(57)【要約】【課題】  いわゆる２層シリコンキャパシタの特性と、トランジスタの特性とを、共に良好にすることができる半導体装置の製造方法を提供する。【解決手段】  まず、キャパシタの下部電極４および誘電体層５が形成され、第１のトランジスタの第１のゲート絶縁膜１２（２３）が形成され、第２のトランジスタの第２のゲート絶縁膜１４および第２のゲート電極１３が形成された半導体基板３を用意する。続いて、誘電体層５上および第１のゲート絶縁膜１２上に、導電型不純物が導入された第２のＰｏｌｙＳｉ層２５を同時に形成する。続いて、第２のＰｏｌｙＳｉ層２５のうち、キャパシタの形成予定領域に位置する部分２５ａのみに、導電型不純物イオンを注入する。その後、第２のＰｏｌｙＳｉ層２５をパターニングすることで、キャパシタの上部電極６を形成すると共に、第１のトランジスタの第１のゲート電極１１を形成する。【選択図】        図１
2006140209.tif 000002
【特許請求の範囲】
【請求項１】
下部電極（４）、誘電体層（５）、上部電極（６）が順に積層された構成のキャパシタと、ゲート絶縁膜（１２、１４）およびゲート電極（１１、１３）を有するトランジスタとが同一の半導体基板（３）に形成された半導体装置の製造方法において、
前記半導体基板（３）上の前記キャパシタの形成予定領域に、第１の半導体層（２２）で構成された前記下部電極（４）および前記誘電体層（５）が形成され、前記半導体基板（３）上の前記トランジスタの形成予定領域に、前記ゲート絶縁膜（１２、１４）が形成された前記半導体基板（３）を用意する工程と、
前記誘電体層（５）上および前記ゲート絶縁膜（１２、１４）上に、導電型不純物が導入された第２の半導体層（２５）を同時に形成する工程と、
前記第２の半導体層（２５）のうち、前記キャパシタの形成予定領域に位置する部分（２５ａ）のみに、導電型不純物イオンを注入する工程と、
前記第２の半導体層（２５）をパターニングすることで、前記キャパシタの形成予定領域に前記上部電極（６）を形成すると共に、前記トランジスタの形成予定領域に前記ゲート電極（１１、１３）を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
下部電極（４）、誘電体層（５）、上部電極（６）が順に積層された構成のキャパシタと、第１のゲート絶縁膜（１２）および第１のゲート電極（１１）を有する第１のトランジスタと、第２のゲート絶縁膜（１４）および第２のゲート電極（１３）を有する第２のトランジスタとが同一の半導体基板（３）に形成された半導体装置の製造方法であって、
前記半導体基板（３）上の前記キャパシタの形成予定領域に、第１の半導体層（２２）で構成された前記下部電極（４）および前記誘電体層（５）が形成され、前記半導体基板（３）上の前記第１のトランジスタの形成予定領域に第１のゲート絶縁膜（１２）が形成され、前記第２のトランジスタの形成予定領域に、前記第２のゲート絶縁膜（１４）および前記第２のゲート電極（１３）が形成された前記半導体基板（３）を用意する工程と、
前記誘電体層（５）上および前記第１のゲート絶縁膜（１２）上に、導電型不純物が導入された第２の半導体層（２５）を同時に形成する工程と、
前記第２の半導体層（２５）のうち、前記キャパシタの形成予定領域に位置する部分（２５ａ）のみに、導電型不純物を注入する工程と、
導電型不純物を注入した後、前記第２の半導体層（２５）をパターニングすることで、前記キャパシタの形成予定領域に前記上部電極（６）を形成すると共に、前記第１のトランジスタの形成予定領域に前記第１のゲート電極（１１）を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板（３）を用意する工程では、前記第２のゲート電極（１３）が、前記第１の半導体層（２２）で形成された前記半導体基板（３）を用意することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
下部電極（４）、誘電体層（５）、上部電極（６）が順に積層された構成のキャパシタと、ゲート絶縁膜（１２、１４）およびゲート電極（１１、１３）を有するトランジスタとが同一の半導体基板（３）に形成された半導体装置において、
前記上部電極（６）と前記ゲート電極（１１、１３）とは、導電型不純物を含む半導体層で構成されており、
前記上部電極（６）の方が、前記半導体層中の前記導電型不純物の濃度が高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、いわゆる２層シリコンキャパシタとゲート電極を有するトランジスタとが同一の半導体基板に形成されている半導体装置がある。ここで、いわゆる２層シリコンキャパシタとは、シリコン層（下部電極）、誘電体層、シリコン層（上部電極）が順に積層された構造のキャパシタ（容量素子）であり、シリコン層としては、例えば、ＰｏｌｙＳｉが用いられている。また、ゲート電極を有するトランジスタとしては、例えば、ＭＯＳトランジスタやＩＧＢＴがある。
【０００３】
そして、このような半導体装置の製造方法として、例えば、半導体基板上にシリコン膜を成膜し、このシリコン膜をパターニングすることで、キャパシタの下部電極と、トランジスタのゲート電極とを同時に形成する方法がある（例えば、特許文献１参照）。この方法は、キャパシタの下部電極と、トランジスタのゲート電極とを別々に形成する場合と比較して、製造工程数の削減を図ったものである。
【特許文献１】特開２０００−１３３７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した方法は、いわゆる２層シリコンキャパシタと、１つのトランジスタもしくはゲート絶縁膜の膜厚が同じである複数のトランジスタとが、同一の半導体基板上に形成されている半導体装置の製造方法である。
【０００５】
したがって、いわゆる２層シリコンキャパシタと、ゲート絶縁膜の膜厚が異なる複数のトランジスタとが、同一の半導体基板上に形成されている半導体装置の製造方法としては、上記した方法ではなく、以下に説明する方法が考えられる。なお、ゲート絶縁膜の膜厚が異なる複数のトランジスタを同一の基板上に形成される場合としては、例えば、半導体装置内に、他のトランジスタよりも高耐圧用途のトランジスタが必要な場合である。
【０００６】
図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）、（ｂ）に、このような構成の半導体装置の製造工程を示す。ここでは、図６（ｂ）に示すように、下部電極４、誘電体層５、上部電極６を有するいわゆる２層シリコンキャパシタと、第１のゲート電極１１および第１のゲート絶縁膜１２を有する第１のトランジスタと、第２のゲート電極１３および第２のゲート絶縁膜１４を有する第２のトランジスタとが同一基板に形成されており、第２のゲート絶縁膜１４の方が第１のゲート絶縁膜１２よりも厚い半導体装置の製造方法を説明する。
【０００７】
まず、図４（ａ）に示す工程では、主表面にＰ型ウェル１とＳＴＩ（Shallow Trench Isolation）２とを有する半導体基板３を用意する。半導体基板３はシリコンにより構成されている。また、いわゆるＬＯＣＯＳ酸化膜でなくＳＴＩ２により素子分離されているので、チップサイズの縮小化が図られている。
【０００８】
半導体基板３のうち、ＳＴＩ２が形成されている領域がキャパシタの形成予定領域（図中のＣａｐａ部）であり、Ｐ型ウェル１の領域が第１のトランジスタの形成予定領域（図中の第１Ｔｒ部）および第２のトランジスタの形成予定領域（図中の第２Ｔｒ部）である。
【０００９】
そして、半導体基板３の表面のうち、第１、第２のトランジスタの形成予定領域に厚い酸化膜２１を形成する。この厚い酸化膜２１は、第２のトランジスタにおける第２のゲート絶縁膜１４となる。
【００１０】
続いて、図４（ｂ）に示す工程で、キャパシタの形成予定領域から第１、第２のトランジスタの形成予定領域に至って、半導体基板３の表面上に第１のＰｏｌｙＳｉ層２２を形成する。第１のＰｏｌｙＳｉ層２２は導電型不純物を含んでいる。この第１のＰｏｌｙＳｉ層２２が、キャパシタの下部電極４および第２のトランジスタにおける第２のゲート電極１３となる。
【００１１】
続いて、図４（ｃ）に示す工程で、第１のＰｏｌｙＳｉ層２２をホトリソグラフィおよびエッチングにより、パターニングする。これにより、下部電極４および第２のゲート電極１３を同時に形成する。
【００１２】
続いて、図５（ａ）に示す工程で、第１のトランジスタの形成予定領域に形成されている厚い酸化膜２１を除去し、第２のゲート電極１３の下部にのみ厚い酸化膜２１、すなわち、第２のゲート絶縁膜１４を残す。
【００１３】
続いて、図５（ｂ）に示す工程で、キャパシタの形成予定領域において、下部電極４の上に、シリコン酸化膜５ａ、シリコン窒化膜５ｂ、シリコン酸化膜５ｃが積層された構成の誘電体層５を形成する。また、第１のトランジスタの形成予定領域において、薄い酸化膜２３を形成し、第２のトランジスタの形成予定領域において、第２のゲート電極１３を覆う酸化膜を形成する。この薄い酸化膜２３が第１のトランジスタにおける第１のゲート絶縁膜１２となる。  
【００１４】
続いて、図５（ｃ）に示す工程で、キャパシタの形成予定領域から第１、第２のトランジスタの形成予定領域に至って、半導体基板３の表面上に第２のＰｏｌｙＳｉ層２５を形成する。第２のＰｏｌｙＳｉ層２５は導電型不純物を含んでいる。この第２のＰｏｌｙＳｉ層２５が、キャパシタの上部電極６および第１のトランジスタにおける第１のゲート電極１１となる。
【００１５】
続いて、図６（ａ）に示す工程で、第２のＰｏｌｙＳｉ層２５の表面上に、ホトレジスト２６を形成し、ホトリソグラフィおよびエッチングにより、第２のＰｏｌｙＳｉ層２５をパターニングする。これにより、キャパシタの上部電極６および第１のトランジスタにおける第１のゲート電極１１を形成する。
【００１６】
続いて、図６（ｂ）に示す工程で、上部電極６および第１のゲート電極１１の表面を覆う酸化膜２７、２８や、下部電極４の側壁を覆う酸化膜２９を形成する。以上のようにして、いわゆる２層シリコンキャパシタと、第１のトランジスタと、第２のトランジスタとが同一基板に形成された半導体装置を製造される。
【００１７】
このように製造するのは、以下の理由による。ゲート絶縁膜１２、１４の膜厚が異なる第１、第２のトランジスタを形成する場合では、厚い方の第２のゲート絶縁膜１４を形成した後、薄い方の第１のゲート絶縁膜１２を形成する必要がある。このため、第２のゲート絶縁膜１４、第２のゲート電極１３、第１のゲート絶縁膜１２、第１のゲート電極１１の順に形成しなければならない。
【００１８】
そして、工程数の削減（材料コストの削減）の観点より、ゲート電極をキャパシタの電極と同時に形成するためには、第２トランジスタにおける第２のゲート電極１３をキャパシタの下部電極４と同時に形成し、さらに、第１のトランジスタにおける第１のゲート電極１１をキャパシタの上部電極６と同時に形成することが好ましいからである。
【００１９】
ところで、いわゆる２層シリコンキャパシタでは、下部電極４、上部電極６を構成するＰｏｌｙＳｉ層の不純物濃度を高くする必要がある。不純物濃度が低い場合、いわゆる２層シリコンキャパシタの電気特性（特に、印加電圧による容量変化率）が悪化してしまうからである。
【００２０】
一方、ゲート電極を有する第１、第２のトランジスタでは、ゲート電極１１、１３を構成するＰｏｌｙＳｉ層の不純物濃度を低くする必要がある。不純物濃度が高い場合、ゲート電極１１、１３中の不純物がゲート絶縁膜１２、１４を突き抜けて半導体基板内に導入されることにより、ゲート絶縁膜１２、１４がダメージを受けてしまったり、ゲート電極１１、１３とゲート絶縁膜１２、１４との間の界面に余計な界面準位が形成されたりすることにより、トランジスタの電気特性が悪化してしまうからである。
【００２１】
しかしながら、上記した図４〜図６に示す方法では、キャパシタの電極４、６、トランジスタのゲート電極１１、１３をそれぞれ構成するＰｏｌｙＳｉ層の不純物濃度を同じ濃度にしかできない。このため、ＰｏｌｙＳｉ層の不純物濃度を、キャパシタとトランジスタとにおいて、それぞれ上記した所望の濃度にすることができないという問題が生じる。
【００２２】
なお、上記した問題は、キャパシタとして、いわゆる２層シリコンキャパシタを用いる場合に限らず、上部電極、下部電極がＰｏｌｙＳｉ以外の他の半導体層により構成されたキャパシタを用いる場合においても同様に発生する。
【００２３】
本発明は、上記点に鑑み、キャパシタの特性と、ゲート電極を有するトランジスタの特性とが共に良好である半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）上のキャパシタの形成予定領域に、第１の半導体層（２２）で構成された下部電極（４）および誘電体層（５）が形成され、半導体基板（３）上のトランジスタの形成予定領域に、ゲート絶縁膜（１２、１４）が形成された半導体基板（３）を用意する工程と、誘電体層（５）上およびゲート絶縁膜（１２、１４）上に、導電型不純物が導入された第２の半導体層（２５）を同時に形成する工程と、第２の半導体層（２５）のうち、キャパシタの形成予定領域に位置する部分（２５ａ）のみに、導電型不純物イオンを注入する工程と、第２の半導体層（２５）をパターニングすることで、キャパシタの形成予定領域に上部電極（６）を形成すると共に、トランジスタの形成予定領域にゲート電極（１１、１３）を形成する工程とを有することを特徴としている。
【００２５】
これにより、キャパシタにおける上部電極を構成する第２の半導体層の不純物濃度を高くし、トランジスタにおけるゲート電極を構成する第２の半導体層の不純物濃度を低くすることができる。この結果、本発明によれば、キャパシタの特性と、トランジスタの特性とが共に良好である半導体装置を製造することができる。
【００２６】
また、請求項１に記載の発明は、請求項２に記載の発明と同様に、ゲート絶縁膜の膜厚が異なる複数のトランジスタが同一の半導体基板に形成されている半導体装置を製造する場合に特に有用である。
【００２７】
請求項２に記載の発明では、半導体基板（３）上のキャパシタの形成予定領域に、第１の半導体層（２２）で構成された下部電極（４）および誘電体層（５）が形成され、半導体基板（３）上の第１のトランジスタの形成予定領域に第１のゲート絶縁膜（１２）が形成され、第２のトランジスタの形成予定領域に、第２のゲート絶縁膜（１４）および第２のゲート電極（１３）が形成された半導体基板（３）を用意する工程と、誘電体層（５）上および第１のゲート絶縁膜（１２）上に、導電型不純物が導入された第２の半導体層（２５）を同時に形成する工程と、第２の半導体層（２５）のうち、キャパシタの形成予定領域に位置する部分（２５ａ）のみに、導電型不純物を注入する工程と、導電型不純物を注入した後、第２の半導体層（２５）をパターニングすることで、キャパシタの形成予定領域に上部電極（６）を形成すると共に、第１のトランジスタの形成予定領域に第１のゲート電極（１１）を形成する工程とを有することを特徴としている。
【００２８】
ゲート絶縁膜の膜厚が異なる複数のトランジスタが同一の半導体基板に形成されている半導体装置を製造する場合では、このように製造することで、キャパシタにおける上部電極を構成する第２の半導体層の不純物濃度を高くし、第１のトランジスタにおける第１のゲート電極を構成する第２の半導体層の不純物濃度を低くすることができる。この結果、本発明によれば、キャパシタの特性と、第１のトランジスタの特性とが共に良好である半導体装置を製造することができる。
【００２９】
なお、請求項２に記載の発明に関して、製造工程を削減するという観点では、請求項３に示すように、半導体基板（３）を用意する工程で、第２のゲート電極（１３）が、第１の半導体層（２２）で形成された半導体基板（３）を用意する、すなわち、下部電極（２２）と第２のゲート電極（１３）とを第１の半導体層で同時に形成することが好ましい。
【００３０】
また、請求項４に記載の発明では、上部電極（６）とゲート電極（１１、１３）とは、導電型不純物を含む半導体層で構成されており、上部電極（６）の方が、半導体層中の導電型不純物の濃度が高いことを特徴としている。
【００３１】
本発明は、請求項１に記載の発明により製造される半導体装置である。本発明によれば、キャパシタの特性と、トランジスタの特性とが共に良好となっている。
【００３２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３３】
（第１実施形態）
本実施形態の半導体装置は、図６（ｂ）に示す半導体装置に対して、上部電極６と第１のゲート電極１１とをそれぞれ構成するＰｏｌｙＳｉ層の不純物濃度を異ならせたものであり、その他の構成部は図６（ｂ）に示す半導体装置と同じである。
【００３４】
図１（ａ）〜（ｃ）に、この半導体装置の製造工程を示す。本実施形態の半導体装置の製造工程は、上記した図４〜６に示す製造工程に対して、図５（ｃ）に示す工程と、図６（ａ）に示す工程との間に、図１（ａ）に示す工程を追加したものである。したがって、以下では、図１（ａ）〜（ｃ）に示す工程について主に説明する。
【００３５】
本実施形態では、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）に示す工程を行った後、図１（ａ）〜（ｃ）に示す工程を行う。なお、図５（ｃ）に示す工程において、第２のＰｏｌｙＳｉ層２５の膜厚を、例えば２５０ｎｍとし、第１のＰｏｌｙＳｉ層２２に導入する導電型不純物としてＰ（リン）を用い、不純物濃度を２×１０２０ｃｍ−３とする。
【００３６】
図１（ａ）に示す工程では、ホトレジスト３０を半導体基板３の表面に成膜する。そして、ホトリソグラフィにより、ホトレジスト３０のうち、キャパシタの形成予定領域の部分を開口する。これにより、第２のＰｏｌｙＳｉ層２５のうち、キャパシタの形成予定領域に位置する部分２５ａをホトレジスト３０から露出させる。
【００３７】
その後、この第２のＰｏｌｙＳｉ層２５のホトレジスト３０から露出した部分２５ａに対してのみ、不純物イオンの注入を行う。このとき、第１、第２のトランジスタの形成予定領域に位置する第２のＰｏｌｙＳｉ層２５ｂは、ホトレジスト３０で覆われているため、不純物イオンは打ち込まれない。
【００３８】
また、このときのイオン注入条件は、導電型不純物としてＰを用い、加速電圧を３５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とし、第２のＰｏｌｙＳｉ層２５のホトレジスト３０から露出した部分２５ａにおける不純物濃度を４×１０２０ｃｍ−３とする。
【００３９】
ここで、イオン注入時の加速電圧値について説明する。図２に、種々の大きさの加速電圧でイオン注入して形成したキャパシタにおいて、上部電極６に電圧を印加した場合における誘電体層５でのリークの有無を調査した結果を示す。この調査では、加速電圧値を３５、７０、１５０ＫｅＶとした。
【００４０】
図２に示すように、上部電極６への印加電圧が１５〜３０Ｖのときの誘電体層５を流れる電流の値は、加速電圧が３５、７０ＫｅＶの場合では同等であったが、加速電圧が１５０ＫｅＶの場合では、３５、７０ＫｅＶの場合よりも大きくなっていた。すなわち、加速電圧を１５０ＫｅＶとした場合では、電流リークが発生することがわかった。これは、誘電体層５に対してイオン注入によるダメージが与えられたためである。
【００４１】
したがって、本実施形態では、イオン注入時の加速電圧を３５ＫｅＶとする場合を例として説明したが、イオン注入時の加速電圧を他の大きさにすることもでき、その場合、図２に示す結果からわかるように、７０ＫｅＶ以下にすることが好ましい。  
【００４２】
続いて、図１（ｂ）に示す工程で、ホトレジスト３０を除去する。そして、図６（ａ）に示す工程と同様に、ホトレジスト２６を成膜し、ホトリソグラフィおよびエッチングにより、第２のＰｏｌｙＳｉ層２５をパターニングし、キャパシタと第１のトランジスタの形成予定領域にのみ、第２のＰｏｌｙＳｉ層２５を残す。
【００４３】
これにより、キャパシタの上部電極６および第１のトランジスタにおける第１のゲート電極１１を形成する。
【００４４】
続いて、図１（ｃ）に示す工程で、図６（ｂ）に示す工程と同様に、上部電極６および第１のゲート電極１１の表面、下部電極４の側面に、熱酸化により酸化膜２７、２８、２９を形成する。この酸化膜２７、２８、２９は、不純物のアウトディフージョンを防止するためのものである。また、このときの熱処理条件は、例えば８５０℃とし、酸化膜２７、２８、２９の膜厚を４ｎｍとする。
【００４５】
このようにして、いわゆる２層シリコンキャパシタと、第１のトランジスタと、第２のトランジスタとが同一基板に形成された半導体装置を製造することができる。
【００４６】
本実施形態では、以上説明したように、半導体装置を製造している。すなわち、図５（ｂ）に示す工程で、キャパシタの形成予定領域に、第１のＰｏｌｙＳｉ層２２により構成された下部電極４および誘電体層５が形成され、第１のトランジスタの形成予定領域に薄い酸化膜２３により構成された第１のゲート絶縁膜１２が形成され、第２のトランジスタの形成予定領域に、厚い酸化膜２１により構成された第２のゲート絶縁膜１４および第１のＰｏｌｙＳｉ層２２により構成された第２のゲート電極１３が形成された半導体基板３を用意している。
【００４７】
そして、図５（ｃ）に示す工程で、誘電体層５上および薄い酸化膜２３（第１のゲート絶縁膜１２）上に、導電型不純物が導入された第２のＰｏｌｙＳｉ層２５を同時に形成している。
【００４８】
続いて、図１（ａ）に示す工程で、第２のＰｏｌｙＳｉ層２５のうち、キャパシタの形成予定領域に位置する部分２５ａのみに、導電型不純物イオンを注入している。
【００４９】
さらに、図１（ｂ）に示す工程で、第２のＰｏｌｙＳｉ層２５をパターニングすることで、キャパシタの形成予定領域に第２のＰｏｌｙＳｉ層２５により構成された上部電極６を形成すると共に、第１のトランジスタの形成予定領域に第２のＰｏｌｙＳｉ層２５により構成された第１のゲート電極１１を形成している。
【００５０】
このように、本実施形態では、上記発明が解決する課題の欄に記載した図４〜６に示す製造工程に対して、図１（ａ）に示す工程を追加しているので、キャパシタの上部電極６
と、第１のトランジスタにおける第１のゲート電極１１とを第２のＰｏｌｙＳｉ層２５で形成しても、上部電極６を構成するＰｏｌｙＳｉ層中の不純物濃度を高く、第１のゲート電極１１を構成するＰｏｌｙＳｉ層中の不純物濃度を低くすることができる。
【００５１】
ここで、図３に、本実施形態の製造方法で製造した半導体装置において、キャパシタの上部電極６の印加電圧を変化させた場合におけるいわゆる２層シリコンキャパシタの容量を測定した結果を示す。なお、図３では、参考として、図１（ａ）の工程を行わなかった場合（図４〜６に示す工程の場合）の測定結果も合わせて示している。図１（ａ）の工程を行わなかった場合では、上部電極６を構成するＰｏｌｙＳｉ層の不純物濃度は、第１のトランジスタにおける第１のゲート電極１１を構成するＰｏｌｙＳｉ層の不純物濃度（２×１０２０ｃｍ−３）と同じである。
【００５２】
図３からわかるように、図１（ａ）の工程を行わなかった場合では、容量は、変化電圧１Ｖあたり０．０８６％変化していた。これに対して、本実施形態のように、図１（ａ）の工程を行った場合では、容量は、変化電圧１Ｖあたり０．０１４％しか変化しておらず、図１（ａ）の工程を行わなかった場合と比較して、印加電圧による容量変化率を１／６に低減することができ、高精度化を実現できる。
【００５３】
なお、本実施形態における第１のゲート電極１１を構成するＰｏｌｙＳｉ層中の不純物濃度（２×１０２０ｃｍ−３）は、ゲート電極１１中の不純物がゲート絶縁膜１２を突き抜けたり、ゲート電極１１とゲート絶縁膜１２との間の界面に余計な界面準位が形成されたりしない濃度である。このため、ゲート絶縁膜１２の信頼性等が確保されている。
【００５４】
以上のことから、本実施形態によれば、いわゆる２層シリコンキャパシタの特性と、第１のトランジスタの特性とが共に良好である半導体装置を製造することができる。
【００５５】
（他の実施形態）
上記した実施形態では、第２のトランジスタにおける第２のゲート絶縁膜１４および第２のゲート電極１３を先に形成し、第１のトランジスタにおける第１のゲート絶縁膜１２および第１のゲート電極１１を後に形成し、第２のゲート電極１３を下部電極４と同時に形成し、第１のゲート電極１１を上部電極６と同時に形成する場合を例として説明したが、第１のトランジスタにおける第１のゲート絶縁膜１２および第１のゲート電極１１を先に形成し、第２のトランジスタにおける第２のゲート絶縁膜１４および第２のゲート電極１３を後に形成することもできる。
【００５６】
この場合、第１のゲート電極１１を下部電極４と同時に形成し、第２のゲート電極１３を上部電極６と同時に形成する。
【００５７】
また、上記した実施形態では、第１のＰｏｌｙＳｉ層２２をパターニングすることで、下部電極４と第２のゲート電極１３とを同時に形成する場合を例として説明したが、下部電極４と第２のゲート電極１３とを別々に形成することができる。ただし、製造工程の削減の観点から下部電極４と第２のゲート電極１３とを同時に形成する方が好ましい。
【００５８】
また、上記した実施形態では、上部電極６、下部電極４、ゲート電極１１、１３をＰｏｌｙＳｉで構成する場合を例として説明したが、ＰｏｌｙＳｉの代わりに、いわゆるバルクシリコン（単結晶シリコン）や、他の半導体層で構成することもできる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態における半導体装置の製造工程の一部を示す断面図である。
【図２】図１の製造工程において各加速電圧でイオン注入した場合における誘電体層のリークの有無を調査した結果を示す図である。
【図３】図１の製造工程により製造された半導体装置における印加電圧と容量との関係を示す図である。
【図４】本発明者らが検討した半導体装置の製造工程の一部を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６０】
１…Ｐ型ウェル、２…ＳＴＩ、３…半導体基板、
４…下部電極、５…誘電体層、６…上部電極、
１１…第１のゲート電極、１２…第１のゲート絶縁膜、
１３…第２のゲート電極、１４…第２のゲート絶縁膜、
２１…厚い酸化膜、２２…第１のＰｏｌｙＳｉ層、
２３…薄い酸化膜、２５…第２のＰｏｌｙＳｉ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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