(57)【要約】【課題】  キンク効果を抑制しつつ且つ設計にかかるコストが安価なＳＯＩ半導体装置およびその製造方法を提供する。【解決手段】  ＳＯＩ−ＭＯＳＦＥＴデバイス１は、支持基板２と、支持基板２上に形成された埋め込み酸化膜３と、埋め込み酸化膜３上に形成されたシリコン薄膜とからなるＳＯＩ基板のシリコン薄膜上にゲート絶縁膜８を介して形成されたゲート電極９と、シリコン薄膜におけるゲート電極９下に位置するチャネル領域７と、チャネル領域７を挟むようにシリコン薄膜に形成された一対のＮ+拡散領域６と、チャネル領域７と同じ導電型を持ち、シリコン薄膜における一対のＮ+拡散領域６のうち一方と隣り合う領域であってチャネル領域７と接触する領域に形成されたＰ+拡散領域とを有する。また、チャネル領域７をゲート幅方向で分断する領域に絶縁領域１３を有する。チャネル領域７に蓄積した電荷はＰ+拡散領域１４を介してコンタクト１０から引き抜かれる。【選択図】          図１
2006156862.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン膜と、
前記シリコン膜上にゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン膜における前記ゲート電極下に位置する第１領域と、
前記第１領域を挟むように前記シリコン膜に形成された一対の第１拡散領域と、
前記第１領域と同じ導電型を持ち、前記シリコン膜における前記一対の第１拡散領域のうち一方と隣り合うと共に前記第１領域と接触する第２拡散領域と
を有することを特徴とするＳＯＩ半導体装置。
【請求項２】
前記第２拡散領域は前記第１拡散領域と反対の導電性を有することを特徴とする請求項１記載のＳＯＩ半導体装置。
【請求項３】
前記第１領域を前記ゲート幅方向で分断する領域に形成された絶縁領域をさらに有することを特徴とする請求項１記載のＳＯＩ半導体装置。
【請求項４】
前記絶縁領域は第２拡散領域と隣り合う領域であることを特徴とする請求項３記載のＳＯＩ半導体装置。
【請求項５】
前記絶縁領域を挟んで前記第２拡散領域と反対側に形成された第１拡散領域をさらに有することを特徴とする請求項３記載のＳＯＩ半導体装置。
【請求項６】
前記第２拡散領域は前記第１領域と同じ導電型であって当該第１領域よりも不純物濃度が高いことを特徴とする請求項１記載のＳＯＩ半導体装置。
【請求項７】
前記絶縁領域は酸化シリコン膜であることを特徴とする請求項３記載のＳＯＩ半導体装置。
【請求項８】
前記絶縁領域の前記ゲート幅方向の長さと同じ長さのゲート電極および第１領域が前記ゲート幅方向に追加されていることを特徴とする請求項３記載のＳＯＩ半導体装置。
【請求項９】
前記第１拡散領域および前記第２拡散領域の表面にサリサイド膜を有することを特徴とする請求項１記載のＳＯＩ半導体装置。
【請求項１０】
前記第２拡散領域は前記ゲート幅方向の所定の長さごとに周期的に設けられていることを特徴とする請求項１記載のＳＯＩ半導体装置。
【請求項１１】
前記第２拡散領域および前記絶縁領域は前記ゲート幅方向の所定の長さごとに周期的に設けられていることを特徴とする請求項３記載のＳＯＩ半導体装置。
【請求項１２】
前記ゲート電極は櫛歯型電極であることを特徴とする請求項１記載のＳＯＩ半導体装置。
【請求項１３】
前記櫛歯型電極における各列に前記一対の第１拡散領域を含むトランジスタが形成されており、
前記一対の第１拡散領域のうち少なくとも一方は、ゲート長方向に隣り合う前記トランジスタ間で共用され、
前記第２拡散領域は、前記一対の第１拡散領域のうち一方と隣り合うと共に前記ゲート長方向に隣り合う２つのトランジスタにそれぞれ形成された前記第１領域と接触し、前記ゲート長方向に隣り合うトランジスタ間で共用されることを特徴とする請求項１２記載のＳＯＩ半導体装置。
【請求項１４】
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された第１導電型のシリコン膜とを有するＳＯＩ半導体基板を準備する第１工程と、
前記シリコン膜上の一部にゲート絶縁膜およびゲート電極を形成する第２工程と、
前記シリコン膜における前記ゲート電極下に位置する第１領域を挟む一対の領域に、前記第１領域と接触する一部の領域を除いて前記第１導電型と反対の導電型である第２導電型のイオンを注入することで第１拡散領域を形成する第３工程と、
前記第１領域と接触する一部の領域に前記第１導電型のイオンを注入することで第２拡散領域を形成する第４工程と
を有することを特徴とするＳＯＩ半導体装置の製造方法。
【請求項１５】
前記第１領域をゲート幅方向で分断する第２領域に絶縁領域を形成する第５工程をさらに有することを特徴とする請求項１４記載のＳＯＩ半導体装置の製造方法。
【請求項１６】
前記シリコン膜に素子形成領域を形成すると共に前記第１領域をゲート幅方向で分断する第２領域に絶縁領域を形成する第５工程をさらに有することを特徴とする請求項１４記載のＳＯＩ半導体装置の製造方法。
【請求項１７】
前記第２領域は前記第２拡散領域と隣り合うことを特徴とする請求項１５または１６記載のＳＯＩ半導体装置の製造方法。
【請求項１８】
前記第５工程は前記シリコン膜を酸化することで前記絶縁領域を形成することを特徴とする請求項１５または１６記載のＳＯＩ半導体装置の製造方法。
【請求項１９】
前記第３工程において前記第１領域と接触する一部の領域は、前記ゲート幅方向の所定の長さごとに周期的に配置されることを特徴とする請求項１４記載のＳＯＩ半導体装置の製造方法。
【請求項２０】
前記第５工程は前記ゲート幅方向の所定の長さごとに周期的に前記第１領域を分断する前記第２領域に前記絶縁領域を形成することを特徴とする請求項１５または１６記載のＳＯＩ半導体装置の製造方法。
【請求項２１】
前記第２工程は複数の櫛歯を有する前記ゲート電極および当該ゲート電極下の前記ゲート絶縁膜を形成し、
前記第３工程はゲート長方向に隣り合う前記櫛歯間で共通に前記第１拡散領域を形成し、
前記第４工程はゲート長方向に隣り合う前記櫛歯間で共通に前記第２拡散領域を形成することを特徴とする請求項１４記載のＳＯＩ半導体装置。
【請求項２２】
前記第１拡散領域および前記第２拡散領域の表面をサリサイド化する第５工程をさらに有することを特徴とする請求項１４記載のＳＯＩ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ半導体装置およびその製造方法に関し、特にキンク効果を抑制することができるＳＯＩ半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来技術によるＳＯＩ−ＭＯＳＦＥＴ（Metal-Oxide Semiconductor FieldEffect Transistor）デバイスは、支持基板上に埋込み酸化膜とシリコン薄膜とが形成されたＳＯＩ基板にトランジスタ（ＭＯＳＦＥＴ）が形成された構造を有する。個々のトランジスタは、ＳＯＩ基板のシリコン薄膜におけるアクティブ領域（素子形成領域とも言う）に形成されたソース領域、ドレイン領域およびチャネル領域と、チャネル領域上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを有する。以下の説明では、ソース領域、ドレイン領域およびチャネル領域を含む拡散領域と、ゲート酸化膜と、ゲート電極とからなる構成をボディ部という。
【０００３】
一般的にＳＯＩ−ＭＯＳＦＥＴデバイスは、バルクのシリコンを用いた半導体装置よりも性能効率がよいとされている。これは、個々のトランジスタが電気的な干渉を考慮する必要がない絶縁物に囲まれた形で作成されているためである。換言すれば、トランジスタのボディ部が電気的に浮遊となっているためである。トランジスタのボディ部を電気的に浮遊とすることで、寄生容量を削減したり、リークを削減したり、トランジスタ相互の電気的干渉を解消したりすることができ、結果的にトランジスタをより理想的に動作させることが可能となる。なお、性能効率とは、例えばパフォーマンスと消費電力との比などである。
【０００４】
また、ＳＯＩ−ＭＯＳＦＥＴデバイスの製造方法には、バルクのシリコンを用いた半導体装置（これをＢＬＵＫ−ＭＯＳＦＥＴという）の製造方法を、プロセス工程を変更することなく、容易なレイアウト改修や少ないマスク変更のみで利用することができる。
【０００５】
これらのことから、ＳＯＩ−ＭＯＳＦＥＴデバイスは、設計コストを増大することなく、従来のＢＬＵＫ−ＭＯＳＦＥＴよりも特性が向上された優れた半導体装置であると言える。
【０００６】
しかしながら、ＳＯＩ−ＭＯＳＦＥＴデバイスは、上述のようにトランジスタのボディ部が電気的に浮遊となっているため、電圧電流特性（Ｖd−Ｉd特性）においてドレイン電流（Ｉd）がステップ状に変化する、いわゆるキンク効果が発生してしまうという問題を有する。これにより、特にアナログ信号の動作時に、入力信号に対して出力信号に歪みが重畳されるというような不具合が発生する。また、デジタル回路においても、過渡的に不安定な動作をしてしまうという問題を発生する。
【０００７】
このように従来のＳＯＩ−ＭＯＳＦＥＴデバイスは、回路が不安定に動作してしまう可能性があるという問題を抱えている。
【０００８】
上記のようなキンク効果による問題を解決する技術としては、例えば以下に示す特許文献１または特許文献２に開示されているように、トランジスタの拡散領域外に別の拡散領域（これをチャネルコンタクト領域という）を形成し、これとチャネル領域とを電気的に接続し、チャネル領域に蓄積した電荷（正孔または電子）をチャネルコンタクト領域から引き抜く方法が存在する。この技術において、チャネル領域とチャネルコンタクト領域とは、チャネル領域を延長して形成したくびれ領域（特許文献１における例えば図１参照）や、チャネル領域と電気的に接続された低不純物濃度帯（特許文献２における例えば図１参照）を介して電気的に接続されている。
【特許文献１】特開平８−８４３１号公報
【特許文献２】特開平１１−１３５７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１または特許文献２記載のように、拡散領域外に新たなチャネルコンタクト領域を形成する場合、これとチャネル領域とを電気的に接続するための構成を別途追加しなければならない。このため、特にチップ上という限られた面積に素子をレイアウトする場合、全体のレイアウトを大幅に変更しなければならなくなる。結果、拡散領域形成からメタル（配線や電極等）形成に至るすべてのマスクを変更せざるを得ず、膨大な設計コストを要するという問題が存在する。
【００１０】
そこで本発明は、上記の問題に鑑みてなされたものであり、キンク効果を抑制しつつ且つ設計にかかるコストが安価なＳＯＩ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を達成するために、本発明によるＳＯＩ半導体装置は、支持基板と、支持基板上に形成された絶縁膜と、絶縁膜上に形成されたシリコン膜と、シリコン膜上にゲート絶縁膜を介して形成されたゲート電極と、シリコン膜におけるゲート電極下に位置する第１領域と、第１領域を挟むようにシリコン膜に形成された一対の第１拡散領域と、第１領域と同じ導電型を持ち、シリコン膜における一対の第１拡散領域のうち一方と隣り合うと共に第１領域と接触する第２拡散領域とを有して構成される。
【００１２】
第２拡散領域をゲート電極下の第１領域、すなわちチャネル形成領域と接触させることで、チャネル形成領域に蓄積した電荷（正孔または電子）を第２拡散領域を介して容易に引き抜くことが可能となる。これにより、キンク効果を抑制し、良好な特性を得ることができる。また、トランジスタにおける一方の第１拡散領域とゲート幅方向に隣り合う領域は、従来第１拡散領域として使用されていた領域である。この領域をチャネル形成領域から電荷を引き抜くための配線として機能する第２拡散領域として使用することで、従来通り第１拡散領域として使用する領域のレイアウトを変更する必要がなくなる。これと共に、従来第１拡散領域上のコンタクトとして使用されていたコンタクトを第２拡散領域上のコンタクトとして使用することが可能となるため、第１および第２拡散領域上に形成するコンタクトのレイアウトを変更する必要がなくなる。すなわち、従来用いられているレイアウトおよびマスクを略そのまま用いることが可能となり、設計変更を最小限に抑えることが可能となる。結果、設計コストを最小限に抑えることが可能となる。加えて、コンタクト数を削減する必要がないため、これによる電流特性への影響を回避することができる。さらにまた、本発明では第２拡散領域を含むチャネルコンタクト領域がトランジスタ内部（もしくはゲート幅方向に配列されたトランジスタ間）に設けられているため、従来必要とされたくびれ部や延長領域を必要としない。これにより、基板上における実装面積の増大を最小限に抑えることが可能となる。
【００１３】
また、本発明によるＳＯＩ半導体装置の製造方法は、支持基板と、支持基板上に形成された絶縁膜と、絶縁膜上に形成された第１導電型のシリコン膜とを有するＳＯＩ半導体基板を準備する第１工程と、シリコン膜上の一部にゲート絶縁膜およびゲート電極を形成する第２工程と、シリコン膜におけるゲート電極下に位置する第１領域を挟む一対の領域に、第１領域と接触する一部の領域を除いて第１導電型と反対の導電型である第２導電型のイオンを注入することで第１拡散領域を形成する第３工程と、第１領域と接触する一部の領域に第１導電型のイオンを注入することで第２拡散領域を形成する第４工程とを有して構成される。
【００１４】
シリコン膜において、チャネル形成領域として機能するゲート電極下の第１領域と接触する領域に形成された第２拡散領域は、チャネル形成領域に蓄積した電荷（正孔または電子）を引き抜くための配線領域として機能する。したがって、本発明のように第２拡散領域を形成することで、チャネル形成領域に蓄積した電荷を容易に引き抜きくことが可能な構成が実現される。結果、キンク効果を抑制し、良好な特性を得ることができるＳＯＩ半導体装置を製造することが可能となる。また、トランジスタにおける一方の第１拡散領域とゲート幅方向に隣り合う領域は、従来第１拡散領域として使用されていた領域である。この領域に第２拡散領域を形成することで、従来通り第１拡散領域として使用する領域のレイアウトを変更する必要がなくなる。これと共に、従来第１拡散領域上のコンタクトとして使用されていたコンタクトを第２拡散領域上に形成することが可能となるため、第１および第２拡散領域上に形成するコンタクトのレイアウトを変更する必要がなくなる。すなわち、従来用いられているレイアウトおよびマスクを略そのまま用いることが可能となり、設計変更を最小限に抑えることが可能となる。結果、設計コストを最小限に抑えることが可能となる。加えて、コンタクト数を削減する必要がないため、これによる電流特性への影響が回避されたＳＯＩ半導体装置を製造することができる。さらにまた、本発明では第２拡散領域を含むチャネルコンタクト領域がトランジスタ内部（もしくはゲート幅方向に配列されたトランジスタ間）に設けられているため、従来必要とされたくびれ部や延長領域を必要としない。これにより、基板上における実装面積の増大を最小限に抑えることが可能となる。
【発明の効果】
【００１５】
本発明によれば、キンク効果を抑制しつつ且つ設計にかかるコストが安価なＳＯＩ半導体装置およびその製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００１７】
まず、本発明による実施例１について図面を用いて詳細に説明する。ただし、以下の説明では、Ｎ型のチャネルが形成されるＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴという）がＳＯＩ基板のアクティブ領域に形成された単一ゲートのＳＯＩ半導体装置（ＳＯＩ−ＭＯＳＦＥＴデバイス）を例に挙げて説明する。
【００１８】
〔構造〕
図１は実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の構成を示す上視図である。ただし、説明の簡略化のため、図１にはＳＯＩウェハにおけるＭＯＳＦＥＴの一部を抜粋して示す。また、図２から図５に、図１におけるＩ−Ｉ’断面、II−II’断面、III−III’断面、およびIV−IV’断面の構造を示す。なお、Ｉ−Ｉ’断面はＭＯＳＦＥＴ領域１ａの中央付近をゲート幅方向と垂直な面で切断した際の断面である。II−II’断面はチャネルコンタクト領域１ｂの中央付近をゲート幅方向と垂直な面で切断した際の断面である。III−III’断面はチャネルコンタクト領域１ｂのＭＯＳＦＥＴ領域１ａ側をゲート幅方向と垂直な面で切断した際の断面である。IV−IV’断面はチャネルコンタクト領域１ｂの絶縁領域１３をチャネル長方向と垂直な面で切断した際の断面である。
【００１９】
図１から図５に示すように、ＳＯＩ−ＭＯＳＦＥＴデバイス１は、支持基板２上に埋込み酸化膜３およびシリコン薄膜が順次積層されたＳＯＩ基板におけるアクティブ領域に、ＭＯＳＦＥＴ領域１ａおよびチャネルコンタクト領域１ｂが形成された構成を有する。本実施例ではＭＯＳＦＥＴ領域１ａ内部にチャネルコンタクト領域１ｂが組み込まれた構成を例に挙げている。この構成では、図１に示すように、チャネル領域（チャネル形成領域とも言う）７を挟み込む２つのＮ+拡散領域６のうち一方をゲート幅方向で分断する位置にチャネルコンタクト領域１ｂのＰ+拡散領域１４が配置される。なお、ＳＯＩ基板のシリコン薄膜において、素子が形成されない領域（フィールド領域）は、酸化されるか、もしくは溝が形成された後これに絶縁物が埋め込まれる。これにより、図１に示すように、素子間の電気的接続を遮断するための素子分離絶縁膜４が形成される。
【００２０】
ＭＯＳＦＥＴ領域１ａは主に、チャネル領域７とゲート電極９とＮ+拡散領域６とを含む。ゲート電極９は、図１に示すように、チャネル領域７上に、チャネル領域７に沿って連続して形成される。この際、ゲート電極９がチャネルコンタクト領域１ｂで分断されることは無い。Ｎ+拡散領域６は、図１に示すように、チャネル領域７を挟み込む領域に、チャネル領域７に沿ってそれぞれ形成される。この際、チャネル領域７に対して一方の側に形成されたＮ+拡散領域６は、チャネルコンタクト領域１ｂによって分断される。なお、チャネルコンタクト領域１ｂについては後述において詳細に説明する。また、ここで言うゲート幅方向とは、チャネル幅方向と同一の方向であり、ＭＯＳＦＥＴにおけるソース領域およびドレイン領域（２つのＮ+拡散領域６）を結ぶ方向、すなわちチャネルが形成される方向と垂直で且つ素子分離絶縁膜４の延在面と平行な方向である（図1参照）。これに対し、ゲート長方向とは、チャネル長方向と同一の方向であり、ソース領域およびドレイン領域を結ぶ方向、すなわちチャネルが形成される方向である。
【００２１】
・Ｉ−Ｉ’断面構造
ここで、図１におけるＩ−Ｉ’断面構造を、図２を用いて説明する。図２に示すように、Ｉ−Ｉ’断面構造、すなわちＭＯＳＦＥＴの断面構造は、ＳＯＩ基板におけるアクティブ領域に、チャネル領域７と２つのＮ+拡散領域６とゲート酸化膜８とゲート電極９とが形成された構成を有する。
【００２２】
Ｎ+拡散領域６は、図２に示すように、ソース領域およびドレイン領域であり、チャネル領域７を挟み込む領域にそれぞれ形成される。Ｎ+拡散領域６は、高濃度にＮ型の不純物がドープされた、Ｎ型の導電性を持つ拡散領域である。これに対し、チャネル領域７は、例えばＮ+拡散領域６と比較して低濃度にＰ型の不純物がドープされた、Ｐ型の導電性を持つ拡散領域である。
【００２３】
ゲート酸化膜８は、図２に示すように、チャネル領域７とゲート電極９との間に形成される。ゲート電極９の両側（ゲート幅方向と平行な側面）にはサイドウォール１５が形成される。Ｎ+拡散領域６およびゲート電極９の表面にはサリサイド膜６ａ，９ａがそれぞれ形成される。すなわち、Ｎ+拡散領域６およびゲート電極９の表面をサリサイド化することで、この部分の抵抗が低減されている。これにより、良好な電流特性が実現される。サリサイド化されたＮ+拡散領域６上には、図示しないメタル層と電気的に接続するためのコンタクト１０が形成される。サリサイド化されたゲート電極９上にも図示しないメタル層と電気的に接続するためのコンタクト（図示せず）が形成される。
【００２４】
・領域Ａ
また、本実施例によるチャネルコンタクト領域１ｂの構造を、図１における領域Ａの拡大図である図６を用いて説明する。なお、領域Ａはチャネルコンタクト領域１ｂおよびこの周囲を含む領域である。ただし、図６では、構造の明確化のため、ゲート電極９を破線にて示す。
【００２５】
図６に示すように、チャネルコンタクト領域１ｂは、Ｐ+拡散領域１４と絶縁領域１３とを含む。Ｐ+拡散領域１４は、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６をゲート幅方向で分断する領域であってチャネル領域７と接する領域に形成される。換言すれば、Ｐ+拡散領域１４は、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６とゲート幅方向に隣り合う領域に形成される。絶縁領域１３は、Ｐ+拡散領域１４と隣り合う領域であってチャネル領域７をゲート幅方向で分断する領域に形成される。この絶縁領域１３上にはＭＯＳＦＥＴ領域１ａにおけるゲート電極９（図６における破線）が延在している。
【００２６】
Ｐ+拡散領域１４は、チャネル領域７とＰ+拡散領域１４上のコンタクト１０とを電気的に接続するための配線として機能する。チャネル領域７に蓄積した電荷（本実施例では正孔）はチャネル領域７とＰ+拡散領域１４との接触部分を介してＰ+拡散領域１４に流れ込み、Ｐ+拡散領域１４上に形成されたコンタクト１０を介して外部に引き抜くことができる。なお、チャネル領域７に蓄積した正孔をチャネルコンタクト領域１ｂから引き抜く際は、ソース・ドレイン間（２つのＮ+拡散領域６間）にバイアス電圧を印加する。
【００２７】
このＰ+拡散領域１４はＮ+拡散領域６と反対の導電性を持つ。このため、Ｐ+拡散領域１４、すなわち配線領域とソース／ドレイン領域（Ｎ+拡散領域６）とは電気的に分離される。Ｐ+拡散領域１４はチャネル領域７と同じ導電性を持ち且つチャネル領域７よりも高濃度の拡散領域である。このため、チャネル領域７に蓄積した電荷がよりＰ+拡散領域１４へ流れやすく構成される。
【００２８】
また、図６において、チャネルコンタクト領域１ｂに含まれる絶縁領域１３は、素子分離絶縁膜４と同一の絶縁材料で形成される。すなわち、絶縁領域１３は、酸化されたシリコン薄膜、もしくはアクティブ領域内に形成した溝に埋め込まれた酸化膜よりなる。この絶縁領域１３は、図６に示すように、Ｐ+拡散領域１４とチャネル長方向に隣り合う領域であってチャネル領域７をゲート幅方向で分断する領域に設けられる。これにより、電荷の蓄積領域であるチャネル領域７の体積を削減することができる。結果、キンク効果を低減することができる。
【００２９】
絶縁領域１３を挟んでＰ+拡散領域１４と反対側の領域には、図６に示すように、ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６が延在している。これにより、Ｎ+拡散領域６とＰ+拡散領域１４との間で生じた電位差を用いて、チャネル領域７に蓄積した電荷をＰ+拡散領域１４側から容易に引き抜くことが可能となる。
【００３０】
このような構成を有するチャネルコンタクト領域１ｂは、図１に示すように、例えば所定のゲート幅ごとに周期的に設けられる。これにより、各チャネル領域７に蓄積した電荷を均等に引き抜くことが可能となり、結果、ボディ抵抗のばらつきを防止し、ＭＯＳＦＥＴの特性を均一化することができる。
【００３１】
・II−II’断面構造
次に、図１におけるII−II’断面構造を、図３を用いて説明する。図３に示すように、II−II’断面構造、すなわちチャネルコンタクト領域１ｂの断面構造は、ＳＯＩ基板におけるアクティブ領域に、Ｐ+拡散領域１４と絶縁領域１３とが形成された構成を有する。このほか、このII−II’断面構造には、ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６とゲート電極９とが含まれている。チャネルコンタクト領域１ｂの断面構造において、Ｐ+拡散領域１４は、本来ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６が形成される領域に形成される。この領域は、図１または図６を用いて説明したように、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６をゲート幅方向で分断する領域である。すなわち、チャネルコンタクト領域１ｂでは、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６がＰ+拡散領域１４に置き換えられている。
【００３２】
また、図３に示すチャネルコンタクト領域１ｂの断面構造において、絶縁領域１３は、本来ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７が形成される領域に形成される。この領域は、図１および図６を用いて説明したように、ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７をゲート幅方向で分断する領域である。すなわち、チャネルコンタクト領域１ｂでは、ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７が絶縁領域１３に置き換えられている。絶縁領域１３上には、ゲート電極９が形成される。ゲート電極９の両側（ゲート幅方向と平行な側面）にはサイドウォール１５が形成される。
【００３３】
また、II−II’断面構造において、ＭＯＳＦＥＴ領域１ａのＮ+拡散領域６は、絶縁領域１３を挟んでＰ+拡散領域１４と対向する領域に位置する。Ｎ+拡散領域６、Ｐ+拡散領域１４およびゲート電極９の表面にはサリサイド膜６ａ，１４ａ，９ａがそれぞれ形成される。すなわち、Ｎ+拡散領域６、Ｐ+拡散領域１４およびゲート電極９の表面をサリサイド化することで、この部分の抵抗が低減されている。これにより、良好な電流特性が実現される。サリサイド化されたＮ+拡散領域６およびＰ+拡散領域１４上には、図示しないメタル層と電気的に接続するためのコンタクト１０がそれぞれ形成される。
【００３４】
・III−III’断面構造
次に、図１におけるIII−III’断面構造を、図４を用いて説明する。図４に示すように、III−III’断面構造、すなわちＭＯＳＦＥＴ領域１ａ付近でのチャネルコンタクト領域１ｂの断面構造は、ＳＯＩ基板におけるアクティブ領域に、チャネル領域７とＰ+拡散領域１４とが形成された構成を有する。このほか、このIII−III’断面構造には、ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６とゲート酸化膜８とゲート電極９とが含まれている。チャネルコンタクト領域１ｂの断面構造において、チャネル領域７はＭＯＳＦＥＴ領域１ａにおけるチャネル領域７が延在した領域である。Ｐ+拡散領域１４は図３に示すＰ+拡散領域１４と連続する拡散領域である。チャネル領域７上には、ゲート酸化膜８が形成される。ゲート電極９の両側（ゲート幅方向と平行な側面）にはサイドウォール１５が形成される。
【００３５】
また、図４に示すように、チャネル領域７を挟んでＰ+拡散領域１４と対向する領域には、Ｎ+拡散領域６が形成される。Ｎ+拡散領域６、Ｐ+拡散領域１４、およびゲート電極９の表面にはサリサイド膜６ａ，１４ａ，９ａがそれぞれ形成される。すなわち、Ｎ+拡散領域６、Ｐ+拡散領域１４、およびゲート電極９の表面をサリサイド化することで、この部分の抵抗が低減されている。これにより、良好な電流特性が実現される。サリサイド化されたＮ+拡散領域６およびＰ+拡散領域１４上には、図示しないメタル層と電気的に接続するためのコンタクト１０がそれぞれ形成される。
【００３６】
・IV−IV’断面構造
次に、図１におけるIV−IV’断面構造を、図５を用いて説明する。図５に示すように、IV−IV’断面構造、すなわちチャネル長方向と垂直な面におけるチャネルコンタクト領域１ｂの断面構造は、ＳＯＩ基板におけるアクティブ領域に、チャネル領域７と絶縁領域１３とが形成された構成を有する。このほか、このIV−IV’断面構造には、ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７およびゲート電極９が含まれている。チャネルコンタクト領域１ｂの断面構造において、チャネル領域７はＭＯＳＦＥＴ領域１ａのチャネル領域７が延在した領域である。絶縁領域１３は、図１および図６を用いて説明したように、ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７をゲート幅方向で分断する領域に形成される。絶縁領域１３上には、ゲート電極９が形成される。ゲート電極９上には、図３または図４で説明したように、サリサイド膜９ａが形成されており、この部分の抵抗が低減されている。
【００３７】
〔作用効果〕
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴデバイス１は、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６とゲート幅方向に隣り合う領域にＰ+拡散領域１４を形成し、Ｐ+拡散領域１４上にコンタクト１０を形成し、Ｐ+拡散領域１４がＭＯＳＦＥＴ領域１ａのチャネル領域７と少なくとも一部で接触（または重畳）するように構成される。このため、チャネル領域７とコンタクト１０とが電気的に接続される。これにより、チャネル領域７に蓄積した電荷（正孔）をＰ+拡散領域１４を介してコンタクト１０から引き抜くことが可能となり、結果、キンク効果を抑制し、良好な特性を得ることができる。ここで、本実施例によるＳＯＩ−ＭＯＳＦＥＴデバイス１の電圧電流特性（Ｖd−Ｉd特性）を図７に示す。また、図８に、本実施例によるチャネルコンタクト領域１ｂを設けなかった場合のＳＯＩ−ＭＯＳＦＥＴデバイスの電圧電流特性（Ｖd−Ｉd特性）を示す。
【００３８】
図７および図８を比較すると明らかなように、チャネルコンタクト領域１ｂを設けなかった場合のＳＯＩ−ＭＯＳＦＥＴデバイスでは、あるドレイン電圧［Ｖd］を超えたあたり（図８に示す例では約１．１［Ｖ］程度を超えたあたり）からドレイン電流［Ｉd］がステップ状に変化するキンク効果が生じている。これに対し、図７に示すように、本実施例によるＳＯＩ−ＭＯＳＦＥＴデバイス１では、キンク効果が抑制されている。すなわち、本実施例により良好な特性が実現されている。
【００３９】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴデバイス１は、チャネル領域７から電荷を引き抜くための配線として機能するＰ+拡散領域１４を、Ｎ+拡散領域６とゲート幅方向に隣り合う領域に形成している。すなわち、従来Ｎ+拡散領域として使用されていた領域をＰ+拡散領域１４として使用している。これにより、従来通りＮ+拡散領域６として使用する領域のレイアウトを変更する必要がなくなる。これと共に、従来Ｎ+拡散領域上のコンタクトとして使用されていたコンタクト１０をＰ+拡散領域１４上のコンタクトとして使用することが可能となるため、Ｎ+拡散領域６およびＰ+拡散領域１４上に形成するコンタクト１０のレイアウトを変更する必要がなくなる。すなわち、従来用いられているレイアウトおよびマスクを略そのまま用いることが可能となり、設計変更を最小限に抑えることが可能となる。結果、設計コストを最小限に抑えることが可能となる。加えて、コンタクト数を削減する必要がないため、これによる電流特性への影響を回避することができる。
【００４０】
また、図１の追加分１００に示すように、チャネルコンタクト領域１ｂにおける絶縁領域１３が形成された幅と同じ幅のチャネル領域７およびこれと対応するＮ+拡散領域６をゲート幅方向に追加することで、従来と同等の特性および機能を有するＭＯＳＦＥＴを容易に実現することができる。
【００４１】
〔製造方法〕
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造方法を図面と共に詳細に説明する。図９から図１３は、ＳＯＩ−ＭＯＳＦＥＴデバイス１の製造プロセスを示す断面図である。なお、図９および図１１は各プロセスにおけるＩ−Ｉ’断面（図１と対応）を示している。図１０および図１２は各プロセスにおけるII−II’断面（図１と対応）であって図９または図１１とは異なる断面構造を持つ場合を示している。図１３は各プロセスにおけるIII−III’断面（図１と対応）であって図９から図１２とは異なる断面構造を持つ場合を示している。
【００４２】
本実施例による製造方法では、図９（ａ）に示すように、支持基板２上に埋込み酸化膜３とシリコン薄膜４Ａとが順次積層されたＳＯＩ基板を用いる。支持基板２にはＰ型シリコン基板を用いる。埋込み酸化膜３には例えば厚みが１００〜２００ｎｍ（ナノ・メートル）の酸化シリコン（ＳiＯ2）膜などを用いることができる。シリコン薄膜４Ａの厚みは例えば５０ｎｍとすることができる。ただし、これらの値は一例にすぎず、本発明では種々変更することが可能である。また、ＳＯＩ層（シリコン薄膜４Ａ）の膜厚によって部分空乏型ＳＯＩ（Partially Depleted SOI：以下、ＰＤ−ＳＯＩと言う）と、完全空乏型ＳＯＩ（Fully Depleted SOI：以下、ＦＤ−ＳＯＩと言う）とに分けることができるが、本発明はＰＤ−ＳＯＩとＦＤ−ＳＯＩとに関係なく、効果を発揮するものである。
【００４３】
以上のようなＳＯＩ基板に対し、図９（ｂ）および図１０（ａ）に示すように、素子形成領域７Ａ上に所定パターンの窒化膜（ここでは窒化シリコン（ＳiＮ）膜７Ｂとする）を形成し、これをマスクとして、露出したシリコン薄膜４Ａを酸化することで素子分離絶縁膜４を形成する。なお、酸化されずに残った領域、すなわちＳiＮ膜７Ｂ下の領域は素子形成領域７Ａとなる。また、所定のパターンとは、図１に示すＮ+拡散領域６およびＰ+拡散領域１４上を覆うためのパターンであって、絶縁領域１３上が開口されたパターンである。したがって、図１０（ａ）に示すように、ＳiＮ膜７Ｂをマスクとしてシリコン薄膜４Ａを酸化することで絶縁領域１３が形成される。すなわち、フィールド領域である素子分離絶縁膜４の他に、Ｐ+拡散領域１４と隣り合う領域であってチャネル領域７をゲート幅方向で分断する領域に絶縁領域１３が形成される。その後、ＳiＮ膜７Ｂは除去される。
【００４４】
次に、図９（ｃ）および図１０（ｂ）に示すように、露出した素子形成領域７Ａの表面を酸化することで、素子形成領域７Ａ表面、すなわちＮ+拡散領域６、チャネル領域７およびＰ+拡散領域１４となる領域上にゲート酸化膜８Ａを形成する。この際、ゲート酸化膜８Ａの厚みを例えば２．５ｎｍとする。
【００４５】
次に、図９（ｄ）および図１０（ｃ）に示すように、素子形成領域７Ａのしきい値調整を目的として、素子形成領域７Ａにイオンを注入する。これにより、拡散領域７Ｃが形成される。本実施例ではＮ−ＭＯＳＦＥＴを例に挙げているため、この工程では例えばドーズ量が１×１０12〜３×１０12／ｃｍ2程度となるようにポジティブ・イオン（Ｐ+）を打ち込む。このポジティブ・イオンとしては例えば二フッ化ホウ素・イオン（ＢＦ2+）などがある。
【００４６】
ただし、Ｎ−ＭＯＳＦＥＴとＰ−ＭＯＳＦＥＴとが混在するＳＯＩ−ＭＯＳＦＥＴデバイスを作製する場合、図９（ｄ）および図１０（ｃ）に示す工程は、Ｎ−ＭＯＳＦＥＴ形成領域における素子形成領域７Ａのしきい値を調整する工程（これをＮＭＯＳしきい値調整工程とする）と、Ｐ−ＭＯＳＦＥＴ形成領域における素子形成領域７Ａのしきい値を調整する工程（これをＰＭＯＳしきい値調整工程とする）とに分けて行われる。具体的には、ＮＭＯＳしきい値調整工程では、Ｐ−ＭＯＳＦＥＴ形成領域にマスクをかけておくことで、これの素子形成領域７Ａにポジティブ・イオン（Ｐ+）が入り込むことを防止し、次いで、露出している素子形成領域７Ａに例えばドーズ量が１×１０12〜３×１０12／ｃｍ2程度となるようにポジティブ・イオン（Ｐ+）を打ち込む。一方、ＰＭＯＳしきい値調整工程では、Ｎ−ＭＯＳＦＥＴ形成領域にマスクをかけておくことで、これの素子形成領域７Ａにネガティブ・イオン（Ｎ+）が入り込むことを防止し、次いで、露出している素子形成領域７Ａに例えばドーズ量が１×１０12〜３×１０12／ｃｍ2程度となるようにネガティブ・イオン（Ｎ+）を打ち込む。なお、ポジティブ・イオンとしては上述した二フッ化ホウ素・イオン（ＢＦ2+）などがあり、ネガティブ・イオン（Ｎ+）としては例えばリン・イオン（Ｐ+）などがある。また、それぞれの工程で使用したマスクは、それぞれのしきい値調整が終わり次第、除去する。
【００４７】
以上のように素子形成領域７Ａにイオンを注入することでしきい値調整された拡散領域７Ｃを形成すると、次に、図９（ｅ）および図１０（ｄ）に示すように、チャネル領域７上のゲート酸化膜８Ａおよび絶縁領域１３上に一連のゲート電極９（図１参照）を形成する。このゲート電極９は、図１に示すように、ゲート幅方向に配列されたＭＯＳＦＥＴ領域１ａおよびチャネルコンタクト領域１ｂに跨がって形成される。具体的には、まず、ＣＶＤ法などを用いて、ウェハ上に例えば厚みが１００ｎｍのポリシリコン層を形成する。次に、フォトリソグラフィ法を用いることで、ポリシリコン層上にゲート電極９のパターン（図１参照）が開口されたレジストを形成する。次にレジストをマスクとしてポリシリコン層をエッチングする。これにより、ポリシリコンよりなるゲート電極９が形成される。
【００４８】
次に、図１１（ａ）および図１２（ａ）に示すように、ゲート電極９の側壁（ゲート幅方向と平行な側面）にサイドウォール１５を形成する。これは、例えばＣＶＤ法を用いて窒化膜（例えばＳiＮ膜）を形成し、これをエッチングすることで形成することができる。このエッチングの際、ゲート電極９下およびサイドウォール１５下以外の拡散領域７Ｃ上に形成されたゲート酸化膜８Ａもエッチングする。これにより、Ｎ+拡散領域６およびＰ+拡散領域１４を形成する拡散領域７Ｃ上が開口される。
【００４９】
次に、図１１（ｂ）、図１２（ｂ）および図１３（ａ）に示すように、ゲート電極９、サイドウォール１５および素子分離酸化膜４をマスクとして、拡散領域７ＣにおけるＮ+拡散領域６を形成する領域にネガティブ・イオン（Ｎ+）を注入し、次いで拡散領域７ＣにおけるＰ+拡散領域１４を形成する領域にポジティブ・イオン（Ｐ+）を注入する。本実施例では、例えばドーズ量が１×１０15〜５×１０15／ｃｍ2程度となるように、Ｎ+拡散領域６を形成する拡散領域７Ｃにネガティブ・イオン（Ｎ+）を打ち込む。なお、ネガティブ・イオン（Ｎ+）としては例えばリン・イオン（Ｐ+）などがある。また、例えばドーズ量が１×１０15〜５×１０15／ｃｍ2程度となるように、Ｐ+拡散領域１４を形成する拡散領域７Ｃにポジティブ・イオン（Ｐ+）を打ち込む。なお、ポジティブ・イオン（Ｐ+）としては例えば二フッ化ホウ素・イオン（ＢＦ2+）などがある。
【００５０】
ただし、Ｎ−ＭＯＳＦＥＴとＰ−ＭＯＳＦＥＴとが混在するＳＯＩ−ＭＯＳＦＥＴデバイス１を作製する場合、図１１（ｂ）、図１２（ｂ）および図１３（ａ）を用いて説明した工程は、ネガティブ・イオン（Ｎ+）を注入する工程（これをＮ+拡散工程とする）と、ポジティブ・イオン（Ｐ+）を注入する工程（これをＰ+拡散工程とする）とにそれぞれ分けて行われる。具体的には、先にＮ+拡散工程を行う場合、Ｎ+拡散工程では、Ｎ−ＭＯＳＦＥＴ形成領域におけるＰ+拡散予定領域およびＰ−ＭＯＳＦＥＴ形成領域におけるＰ+拡散予定領域にマスクをかけておくことで、これらにネガティブ・イオン（Ｎ+）が打ち込まれることを防止し、次いで、露出している拡散領域７Ｃに例えばドーズ量が１×１０12〜３×１０12／ｃｍ2程度となるようにネガティブ・イオン（Ｎ+）を打ち込む。一方、Ｐ+拡散工程では、Ｎ−ＭＯＳＦＥＴ形成領域におけるＮ+拡散領域およびＰ−ＭＯＳＦＥＴ形成領域におけるＮ+拡散領域にマスクをかけておくことで、これらにポジティブ・イオン（Ｐ+）が打ち込まれることを防止し、次いで、露出している拡散領域７Ｃに例えばドーズ量が１×１０12〜３×１０12／ｃｍ2程度となるようにポジティブ・イオン（Ｐ+）を打ち込む。なお、ネガティブ・イオン（Ｎ+）としては例えばリン（Ｐ+）などがあり、ポジティブ・イオン（Ｐ+）としては例えば二フッ化ホウ素・イオン（ＢＦ2+）などがある。また、それぞれの工程で使用したマスクは、それぞれのイオン注入が終わり次第、除去する。
【００５１】
以上のように、Ｎ+拡散領域６およびＰ+拡散領域１４を形成すると、次に、図１１（ｃ）、図１２（ｃ）および図１３（ｂ）に示すように、Ｎ+拡散領域６およびＰ+拡散領域１４表面とゲート電極９表面とにサリサイド化を施し、サリサイド膜６ａ，１４ａおよび９ａをそれぞれ形成する。具体的には、例えばコバルト（Ｃo）膜をウェハ全面に形成し、熱処理を行う。これにより、シリコン（Ｓi）とコバルト（Ｃo）とが反応し、ＣoＳi2（サリサイド化）となる。なお、反応しなかったコバルト（Ｃo）は、選択エッチングを行うことで除去する。
【００５２】
最後に、図１１（ｄ）、図１２（ｄ）および図１３（ｃ）に示すように、形成した素子上に層間絶縁膜（例えばＳiＯ2膜）１６を形成し、これのＮ+拡散領域６上とＰ+拡散領域１４上とゲート電極９上とにコンタクトホールを既知のフォトリソグラフィ法およびエッチング法を用いて開口する。次に、コンタクトホールに例えばタングステン（Ｗ）よりなるコンタクト１０を例えばスパッタ法またはＣＶＤ法を用いて埋め込んだ後、層間絶縁膜１６上にメタル１１を形成する。これにより、Ｎ+拡散領域６とＰ+拡散領域１４とゲート電極９との導通が図られる。
【００５３】
〔作用効果〕
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造方法は、チャネル領域７に蓄積した電荷（正孔）を引き抜くための配線領域として機能するＰ+拡散領域１４を、チャネル領域７と接触する領域に形成するように構成されているため、チャネル領域に蓄積した電荷を容易に引き抜きくことが可能な構成が実現される。結果、キンク効果を抑制し、良好な特性を得ることができるＳＯＩ−ＭＯＳＦＥＴデバイス１を製造することが可能となる。また、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６とゲート幅方向に隣り合う領域は、従来Ｎ+拡散領域として使用されていた領域である。この領域にＰ+拡散領域１４を形成することで、従来通りＮ+拡散領域６として使用する領域のレイアウトを変更する必要がなくなる。これと共に、従来Ｎ+拡散領域６上のコンタクトとして使用されていたコンタクト１０をＰ+拡散領域１４上に形成することが可能となるため、Ｎ+拡散領域６およびＰ+拡散領域１４上に形成するコンタクト１０のレイアウトを変更する必要がなくなる。すなわち、従来用いられているレイアウトおよびマスクを略そのまま用いることが可能となり、設計変更を最小限に抑えることが可能となる。結果、設計コストを最小限に抑えることが可能となる。加えて、コンタクト数を削減する必要がないため、これによる電流特性への影響が回避されたＳＯＩ−ＭＯＳＦＥＴデバイス１を製造することができる。さらにまた、本実施例ではＰ+拡散領域１４を含むチャネルコンタクト領域１ｂがＭＯＳＦＥＴ領域１ａ内部（もしくはＭＯＳＦＥＴ間）に設けられているため、従来必要とされたくびれ部や延長領域を必要としない。これにより、基板上における実装面積の増大を最小限に抑えることが可能となる。
【００５４】
なお、上記説明では、ＳＯＩ基板上にＮ−ＭＯＳＦＥＴを形成する場合を主な例として説明したが、本発明はこれに限定されず、例えばＮ−ＭＯＳＦＥＴをＰ−ＭＯＳＦＥＴに置き換えてもよい。この場合、図１４に示すように、Ｎ+拡散領域６およびサリサイド膜６ａはＰ+拡散領域６’およびサリサイド膜６ａ’に置き換えられ、Ｐ+拡散領域１４およびサリサイド膜１４ａは、反対の導電性を持つＮ+拡散領域１４’およびサリサイド膜１４ａ’に置き換えられる。また、チャネル領域７に蓄積する電荷は正孔でなく電子となる。
【００５５】
このほか、上記説明で例示した材料や膜厚などは、本発明によるＳＯＩ半導体装置で用いられる一例に過ぎず、本発明ではこれに限定されず、種々変更することが可能である。
【００５６】
また、本実施例では、ＭＯＳＦＥＴ領域１ａ内部にチャネルコンタクト領域１ｂが組み込まれた構成を例に挙げたが、本発明はこれに限定されず、例えばゲート幅方向に一列に配列した複数のＭＯＳＦＥＴ間にチャネルコンタクト領域１ｂが配置された構成であってもよい。
【実施例２】
【００５７】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付す。また、特記しない構成に関しては実施例１と同様である。
【００５８】
本実施例では、ゲート電極が櫛歯型の形状を有し、櫛歯形状の各列（櫛歯型ゲート電極１９の一つの櫛歯を指す。これをフィンガともいう）に沿ってＮ−ＭＯＳＦＥＴが形成された構造を有する櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａを例に挙げて説明する。
【００５９】
〔構造〕
図１５は実施例１による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａの構成を示す上視図である。ただし、説明の簡略化のため、図１５にはＳＯＩウェハにおけるＭＯＳＦＥＴの一部を抜粋して示す。また、図１６から図１９に、図１５におけるＶ−Ｖ’断面、VI−VI’断面、VII−VII’断面、およびVIII−VIII’断面の構造を示す。なお、Ｖ−Ｖ’断面はＭＯＳＦＥＴ領域１ａの中央付近をゲート幅方向と垂直な面で切断した際の断面である。VI−VI’断面はチャネルコンタクト領域１ｂの中央付近をゲート幅方向と垂直な面で切断した際の断面である。VII−VII’断面はチャネルコンタクト領域１ｂのＭＯＳＦＥＴ領域１ａ側をゲート幅方向と垂直な面で切断した際の断面である。VIII−VIII’断面はチャネルコンタクト領域１ｂの絶縁領域１３をチャネル長方向と垂直な面で切断した際の断面である。
【００６０】
図１５から図１９に示すように、櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａは、支持基板２上に埋込み酸化膜３およびシリコン薄膜が順次積層されたＳＯＩ基板におけるアクティブ領域に、複数列のＭＯＳＦＥＴ領域１ａおよびチャネルコンタクト領域１ｂが形成された構成を有する。本実施例では、ＭＯＳＦＥＴ領域１ａ内部にチャネルコンタクト領域１ｂが組み込まれた構成を例に挙げている。この構成では、図１５に示すように、各チャネル領域７に沿って延在するＮ+拡散領域６をゲート幅方向でそれぞれ分断する位置にチャネルコンタクト領域１ｂのＰ+拡散領域１４が配置される。なお、ＳＯＩ基板のシリコン薄膜において、素子が形成されない領域（フィールド領域）は、酸化されるか、もしくは溝が形成された後これに絶縁物が埋め込まれる。これにより、図１５に示すように、素子間の電気的接続を遮断するための素子分離絶縁膜４が形成される。
【００６１】
ＭＯＳＦＥＴ領域１ａ主に、チャネル領域７と櫛歯型ゲート電極１９とＮ+拡散領域６とを含む。櫛歯型ゲート電極１９の各列は、図１に示すように、チャネル領域７上に、チャネル領域７に沿って連続して形成される。この際、櫛歯型ゲート電極１９の各列がチャネルコンタクト領域１ｂで分断されることは無い。Ｎ+拡散領域６は、図１５に示すように、チャネル領域７を挟み込む領域に、チャネル領域７に沿ってそれぞれ形成される。この際、チャネル領域７に対して一方の側に形成されたＮ+拡散領域６は、チャネルコンタクト領域１ｂによって分断される。また、チャネル長方向に隣り合う列間に形成されたＮ+拡散領域６は、当該ＭＯＳＦＥＴで共用されている。これにより、素子実装面積を縮小することが可能となる。なお、チャネルコンタクト領域１ｂについては後述において詳細に説明する。
【００６２】
・Ｖ−Ｖ’断面構造
ここで、図１５におけるＶ−Ｖ’断面構造を、図１６を用いて説明する。図１６に示すように、Ｖ−Ｖ’断面構造、すなわち各列に形成されたＭＯＳＦＥＴの断面構造は、実施例１において図２を用いて説明した構造と同様である。すなわち、ＭＯＳＦＥＴは、図１６に示すように、ＳＯＩ基板におけるアクティブ領域に、チャネル領域７と２つのＮ+拡散領域６とゲート酸化膜８と櫛歯型ゲート電極１９とが形成された構成を有する。
【００６３】
Ｎ+拡散領域６は、図１６に示すように、ソース領域およびドレイン領域であり、チャネル領域７を挟み込む領域にそれぞれ形成される。Ｎ+拡散領域６は、高濃度にＮ型の不純物がドープされた、Ｎ型の導電性を持つ拡散領域である。これに対し、チャネル領域７は、例えばＮ+拡散領域６と比較して低濃度にＰ型の不純物がドープされた、Ｐ型の導電性を持つ拡散領域である。
【００６４】
ゲート酸化膜８は、図１６に示すように、チャネル領域７と櫛歯型ゲート電極１９との間に形成される。櫛歯型ゲート電極１９における少なくとも各列の両側（ゲート幅方向と平行な側面）にはサイドウォール１５が形成される。Ｎ+拡散領域６および櫛歯型ゲート電極１９の表面にはサリサイド膜６ａ，９ａがそれぞれ形成される。すなわち、Ｎ+拡散領域６および櫛歯型ゲート電極１９の表面をサリサイド化することで、この部分の抵抗が低減されている。これにより、良好な電流特性が実現される。サリサイド化されたＮ+拡散領域６上には、図示しないメタル層と電気的に接続するためのコンタクト１０が形成される。サリサイド化された櫛歯型ゲート電極１９上にも図示しないメタル層と電気的に接続するためのコンタクト（図示せず）が形成される。
【００６５】
・領域Ｂ
図１５に戻り説明する。図１５に示すように、チャネルコンタクト領域１ｂは、実施例１と同様に、Ｐ+拡散領域１４と絶縁領域１３とを含む。ここで、図１５における領域Ｂの拡大図は実施例１において図６を用いて説明した領域Ａの拡大図と同じである。したがって、本実施例では図６を引用して説明する。
【００６６】
図６に示すように、チャネルコンタクト領域１ｂにおけるＰ+拡散領域１４は、櫛歯型ゲート電極１９の各列に形成されたＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６をゲート幅方向で分断する領域であってチャネル領域７と接する領域に形成される。換言すれば、Ｐ+拡散領域１４は、各ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６とゲート幅方向に隣り合う領域に形成される。絶縁領域１３は、Ｐ+拡散領域１４と隣り合う領域であって、櫛歯型ゲート電極１９の各列と対応する各チャネル領域７をゲート幅方向で分断する領域に形成される。この絶縁領域１３上にはＭＯＳＦＥＴ領域１ａにおける櫛歯型ゲート電極１９（図６における破線）が延在している。
【００６７】
Ｐ+拡散領域１４は、各チャネル領域７とＰ+拡散領域１４上のコンタクト１０とを電気的に接続するための配線として機能する。チャネル領域７に蓄積した電荷（本実施例では正孔）はチャネル領域７とＰ+拡散領域１４との接触部分を介してＰ+拡散領域１４に流れ込み、Ｐ+拡散領域１４上に形成されたコンタクト１０を介して外部に引き抜くことができる。なお、チャネル領域７に蓄積した正孔をチャネルコンタクト領域１ｂから引き抜く際は、ソース・ドレイン間（２つのＮ+拡散領域６間）にバイアス電圧を印加する。
【００６８】
このＰ+拡散領域１４はＮ+拡散領域６と反対の導電性を持つ。このため、Ｐ+拡散領域１４、すなわち配線領域とソース／ドレイン領域（Ｎ+拡散領域６）とは電気的に分離される。Ｐ+拡散領域１４はチャネル領域７と同じ導電性を持ち且つチャネル領域７よりも高濃度の拡散領域である。このため、チャネル領域７に蓄積した電荷がよりＰ+拡散領域１４へ流れやすく構成されている。
【００６９】
また、図６において、チャネルコンタクト領域１ｂに含まれる絶縁領域１３は、素子分離絶縁膜４と同一の絶縁材料で形成される。すなわち、絶縁領域１３は、酸化されたシリコン薄膜、もしくはアクティブ領域内に形成した溝に埋め込まれた酸化膜よりなる。この絶縁領域１３は、図６に示すように、Ｐ+拡散領域１４とチャネル長方向に隣り合う領域であって各チャネル領域７をゲート幅方向で分断する領域に設けられる。これにより、電荷の蓄積領域であるチャネル領域７の体積を削減することができる。結果、キンク効果を低減することができる。
【００７０】
絶縁領域１３を挟んでＰ+拡散領域１４と反対側の領域には、図６に示すように、ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６が延在している。これにより、Ｎ+拡散領域６とＰ+拡散領域１４との間で生じた電位差を用いて、チャネル領域７に蓄積した電荷をＰ+拡散領域１４側から容易に引き抜くことが可能となる。
【００７１】
このような構成を有するチャネルコンタクト領域１ｂは、図１５に示すように、例えば各列において所定のゲート幅ごとに周期的に設けられる。これにより、各チャネル領域７に蓄積した電荷を均等に引き抜くことが可能となり、結果、ボディ抵抗のばらつきを防止し、ＭＯＳＦＥＴの特性を均一化することができる。
【００７２】
・VI−VI’断面構造
次に、図１５におけるVI−VI’断面構造を、図１７を用いて説明する。図１７に示すように、VI−VI’断面構造、すなわち各フィンガにおけるチャネルコンタクト領域１ｂ断面構造は、実施例１において図３を用いて説明したII−II’断面構造と同様である。ただし、チャネル長方向に隣り合うチャネルコンタクト領域１ｂ間ではＰ+拡散領域１４が連続して設けられる。具体的に説明すると、図１５におけるVI−VI’断面構造は、ＳＯＩ基板におけるアクティブ領域に、Ｐ+拡散領域１４と絶縁領域１３とが形成された構成を有する。このほか、このVI−VI’断面構造には、ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６と櫛歯型ゲート電極１９とが含まれている。チャネルコンタクト領域１ｂの断面構造において、Ｐ+拡散領域１４は、本来ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６が形成される領域に形成される。この領域は、図１５または図６を用いて説明したように、各列のＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６をゲート幅方向で分断する領域である。すなわち、チャネルコンタクト領域１ｂでは、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６がＰ+拡散領域１４に置き換えられている。
【００７３】
また、図１７に示すチャネルコンタクト領域１ｂの断面構造において、絶縁領域１３は、本来ＭＯＳＦＥＴ領域１ａであればチャネル領域７が形成される領域に形成される。この領域は、図１５および図６を用いて説明したように、各列のＭＯＳＦＥＴ領域１ａにおけるチャネル領域７をゲート幅方向で分断する領域である。すなわち、チャネルコンタクト領域１ｂでは、ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７が絶縁領域１３に置き換えられている。絶縁領域１３上には、櫛歯型ゲート電極１９が形成される。櫛歯型ゲート電極１９の両側（ゲート幅方向と平行な側面）にはサイドウォール１５が形成される。
【００７４】
また、VI−VI’断面構造において、ＭＯＳＦＥＴ領域１ａのＮ+拡散領域６は、絶縁領域１３を挟んでＰ+拡散領域１４と対向する領域に位置する。Ｎ+拡散領域６、Ｐ+拡散領域１４および櫛歯型ゲート電極１９の表面にはサリサイド膜６ａ，１４ａ，９ａがそれぞれ形成される。すなわち、Ｎ+拡散領域６、Ｐ+拡散領域１４および櫛歯型ゲート電極１９の表面をサリサイド化することで、この部分の抵抗が低減されている。これにより、良好な電流特性が実現される。サリサイド化されたＮ+拡散領域６およびＰ+拡散領域１４上には、図示しないメタル層と電気的に接続するためのコンタクト１０がそれぞれ形成される。
【００７５】
・VII−VII’断面構造
次に、図１５におけるVII−VII’断面構造を、図１８を用いて説明する。図１８に示すように、VII−VII’断面構造、すなわちＭＯＳＦＥＴ領域１ａ付近でのチャネルコンタクト領域１ｂの断面構造は、実施例１において図４を用いて説明した構造と同様である。ただし、チャネル長方向に隣り合うチャネルコンタクト領域１ｂ間ではＰ+拡散領域１４が連続して設けられる。具体的に説明すると、図１５におけるVII−VII’断面構造は、ＳＯＩ基板におけるアクティブ領域に、チャネル領域７とＰ+拡散領域１４とが形成された構成を有する。このほか、このVI−VI’断面構造には、ＭＯＳＦＥＴ領域１ａにおけるＮ+拡散領域６とゲート酸化膜８と櫛歯型ゲート電極１９とが含まれている。チャネルコンタクト領域１ｂの断面構造において、チャネル領域７はＭＯＳＦＥＴ領域１ａにおけるチャネル領域７が延在した領域である。Ｐ+拡散領域１４は図１７に示すＰ+拡散領域１４と連続する拡散領域である。チャネル領域７上には、ゲート酸化膜８が形成される。櫛歯型ゲート電極１９の両側（ゲート幅方向と平行な側面）にはサイドウォール１５が形成される。
【００７６】
また、図１８に示すように、チャネル領域７を挟んでＰ+拡散領域１４と対向する領域には、Ｎ+拡散領域６が形成される。Ｎ+拡散領域６、Ｐ+拡散領域１４、および櫛歯型ゲート電極１９の表面にはサリサイド膜６ａ，１４ａ，９ａがそれぞれ形成される。すなわち、Ｎ+拡散領域６、Ｐ+拡散領域１４、および櫛歯型ゲート電極１９の表面をサリサイド化することで、この部分の抵抗が低減されている。これにより、良好な電流特性が実現される。サリサイド化されたＮ+拡散領域６およびＰ+拡散領域１４上には、図示しないメタル層と電気的に接続するためのコンタクト１０がそれぞれ形成される。
【００７７】
・VIII−VIII’断面構造
次に、図１５におけるVIII−VIII’断面構造を、図１９を用いて説明する。図１９に示すように、VIII−VIII’断面構造、すなわちチャネル長方向と垂直な面におけるチャネルコンタクト領域１ｂの断面構造は、実施例１において図５を用いて説明した構造と同様である。具体的に説明すると、図１５におけるVIII−VIII’断面構造は、ＳＯＩ基板におけるアクティブ領域に、チャネル領域７と絶縁領域１３とが形成された構成を有する。このほか、このVIII−VIII’断面構造には、ＭＯＳＦＥＴ領域１ａにおけるチャネル領域７および櫛歯型ゲート電極１９が含まれている。チャネルコンタクト領域１ｂの断面構造において、チャネル領域７はＭＯＳＦＥＴ領域１ａのチャネル領域７が延在した領域である。絶縁領域１３は、図１５および図６を用いて説明したように、各列に沿って形成されたチャネル領域７をゲート幅方向で分断する領域に形成される。絶縁領域１３上にはＭＯＳＦＥＴ領域１ａにおける櫛歯型ゲート電極１９と連続する櫛歯型ゲート電極１９が形成される。櫛歯型ゲート電極１９上には、図１７または図１８で説明したように、サリサイド膜９ａが形成されており、この部分の抵抗が低減されている。
【００７８】
〔作用効果〕
以上のように、本実施例による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａは、ＭＯＳＦＥＴ領域１ａにおける一方のＮ+拡散領域６とゲート幅方向に隣り合う領域にＰ+拡散領域１４を形成し、Ｐ+拡散領域１４上にコンタクト１０を形成し、Ｐ+拡散領域１４がＭＯＳＦＥＴ領域１ａのチャネル領域７と少なくとも一部で接触（または重畳）するように構成される。このため、チャネル領域７とコンタクト１０とが電気的に接続される。これにより、実施例１と同様に、チャネル領域７に蓄積した電荷（正孔）をＰ+拡散領域１４を介してコンタクト１０から引き抜くことが可能となり、結果、キンク効果を抑制し、良好な特性を得ることができる。
【００７９】
また、本実施例による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａは、チャネル領域７から電荷を引き抜くための配線として機能するＰ+拡散領域１４を、Ｎ+拡散領域６とゲート幅方向に隣り合う領域に形成している。すなわち、従来Ｎ+拡散領域として使用されていた領域をＰ+拡散領域１４として使用している。これにより、従来通りＮ+拡散領域６として使用する領域のレイアウトを変更する必要がなくなる。これと共に、従来Ｎ+拡散領域上のコンタクトとして使用されていたコンタクト１０をＰ+拡散領域１４上のコンタクトとして使用することが可能となるため、Ｎ+拡散領域６およびＰ+拡散領域１４上に形成するコンタクト１０のレイアウトを変更する必要がなくなる。すなわち、従来用いられているレイアウトおよびマスクを略そのまま用いることが可能となり、設計変更を最小限に抑えることが可能となる。結果、設計コストを最小限に抑えることが可能となる。加えて、コンタクト数を削減する必要がないため、これによる電流特性への影響を回避することができる。
【００８０】
さらに、本実施例のように櫛歯型ゲート電極１９を用いることで、櫛歯型ゲート電極１９における各列に形成されたＭＯＳＦＥＴのうちチャネル長方向に隣り合うＭＯＳＦＥＴで、これらの間に位置するＮ+拡散領域６を共用することが可能となるため、素子実装面積を縮小することが可能となる。
【００８１】
さらにまた、チャネルコンタクト領域１ｂにおける絶縁領域１３が形成された幅と同じ幅のチャネル領域７およびこれと対応するＮ+拡散領域６を、実施例１と同様に各配列のゲート幅方向に追加することで、従来と同等の特性および機能を有するＭＯＳＦＥＴを容易に実現することができる。
【００８２】
〔製造方法〕
本実施例による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａの製造方法は、実施例１において図９から図１３を用いて説明した方法と同様であるため、ここでは詳細な説明を省略する。ただし、図９から図１３において、ゲート電極９は櫛歯型ゲート電極１９に置き換えられる。
【００８３】
なお、上記説明では、ＳＯＩ基板上にＮ−ＭＯＳＦＥＴを形成する場合を主な例として説明したが、本発明はこれに限定されず、例えばＮ−ＭＯＳＦＥＴをＰ−ＭＯＳＦＥＴに置き換えてもよい。この場合、Ｐ+拡散領域１４は、実施例１と同様に、これと反対の導電性を持つＮ+拡散領域に置き換えられる。また、例えば材料や膜厚などは、本発明によるＳＯＩ半導体装置で用いられる一例に過ぎず、本発明ではこれに限定されず、種々変更することが可能である。
【００８４】
以上で説明した実施例１および実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の構成を示す上視図である。
【図２】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１のＩ−Ｉ’断面図である。
【図３】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１のII−II’断面図である。
【図４】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１のIII−III’断面図である。
【図５】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１のIV−IV’断面図である。
【図６】本発明の実施例１または２によるＳＯＩ−ＭＯＳＦＥＴの領域ＡまたはＢの拡大図である。
【図７】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の電圧電流特性（Ｖd−Ｉd特性）を示すグラフである。
【図８】チャネルコンタクト領域１ｂを設けなかった場合のＳＯＩ−ＭＯＳＦＥＴデバイスの電圧電流特性（Ｖd−Ｉd特性）を示すグラフである。
【図９】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造プロセスを示す断面図であり、各プロセスにおけるＩ−Ｉ’断面を示す図である（１）。
【図１０】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造プロセスを示す断面図であり、各プロセスにおけるII−II’断面を示す図である（２）。
【図１１】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造プロセスを示す断面図であり、各プロセスにおけるＩ−Ｉ’断面を示す図である（３）。
【図１２】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造プロセスを示す断面図であり、各プロセスにおけるII−II’断面を示す図である（４）。
【図１３】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴデバイス１の製造プロセスを示す断面図であり、各プロセスにおけるIII−III’断面を示す図である（５）。
【図１４】本発明の実施例１による他のＳＯＩ−ＭＯＳＦＥＴデバイス１の構成を示す上視図である。
【図１５】本発明の実施例２による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１Ａの構成を示す上視図である。
【図１６】本発明の実施例２による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１ＡのＶ−Ｖ’断面図である。
【図１７】本発明の実施例２による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１ＡのVI−VI’断面図である。
【図１８】本発明の実施例２による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１ＡのVII−VII’断面図である。
【図１９】本発明の実施例２による櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス１ＡのVIII−VIII’断面図である。
【符号の説明】
【００８６】
１  ＳＯＩ−ＭＯＳＦＥＴデバイス
１Ａ  櫛歯型ＳＯＩ−ＭＯＳＦＥＴデバイス
１ａ  ＭＯＳＦＥＴ
１ｂ  チャネルコンタクト領域
２  支持基板
３  埋込み酸化膜
４  素子分離絶縁膜
４Ａ  シリコン薄膜
６、１４’  Ｎ+拡散領域
６’、１４  Ｐ+拡散領域
６ａ、６ａ’、９ａ、１４ａ、１４ａ’  サリサイド膜
７  チャネル領域
７Ａ  素子形成領域
７Ｂ  ＳiＮ膜
７Ｃ  拡散領域
８、８Ａ  ゲート酸化膜
９  ゲート電極
１０  コンタクト
１１  メタル
１３  絶縁領域
１５  サイドウォール
１６  層間絶縁膜
１９  櫛歯型ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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