(57)【要約】【課題】チップ占有面積が小さく、自己共振周波数やＱ値を高くできるオンチップインダクタ及びその製造方法を提供する。【解決手段】互いに対面するように配置される右巻スパイラル構造と左巻スパイラル構造とが、半導体基板に対して水平方向を軸に巻かれて構成される。そして、右巻スパイラル構造の中心端と左巻スパイラル構造の中心端とが接続される。巻軸方向から見て、右巻スパイラル構造を流れる電流の向きと左巻スパイラル構造を流れる電流の向きが等しく、これらの配線がそれぞれ近傍に位置している。【選択図】図２
2006066769.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるインダクタであって、該インダクタは、
半導体基板に対して水平方向を軸に１巻より多く右巻に巻かれる右巻スパイラル構造と、
前記右巻スパイラル構造に対面するように配置され、半導体基板に対して水平方向を軸に１巻より多く左巻に巻かれる左巻スパイラル構造と、
前記右巻スパイラル構造の中心端と前記左巻スパイラル構造の中心端とが接続される接続部、又は、前記右巻スパイラル構造の外側端と前記左巻スパイラル構造の外側端とが接続される接続部と、
を具備することを特徴とするインダクタ。
【請求項２】
請求項１に記載のインダクタにおいて、前記右巻スパイラル構造及び左巻スパイラル構造は、その巻軸が等しいことを特徴とするインダクタ。
【請求項３】
請求項１に記載のインダクタにおいて、前記右巻スパイラル構造及び左巻スパイラル構造は、それぞれ半導体基板に垂直な平面内で巻かれることを特徴とするインダクタ。
【請求項４】
請求項１乃至請求項３の何れかに記載のインダクタにおいて、前記巻軸方向から見て、前記右巻スパイラル構造を流れる電流の向きと前記左巻スパイラル構造を流れる電流の向きが等しいことを特徴とするインダクタ。
【請求項５】
請求項４に記載のインダクタにおいて、前記右巻スパイラル構造の配線と前記左巻スパイラル構造の配線のうち電流の向きが等しい配線が、それぞれ近傍に位置していることを特徴とするインダクタ。
【請求項６】
請求項１乃至請求項５の何れかに記載のインダクタであって、さらに、前記右巻スパイラル構造及び左巻スパイラル構造を複数有し、該複数の右巻及び左巻スパイラル構造はそれぞれ交互に配置され、スパイラル構造の外側端が一方側で隣り合うスパイラル構造の外側端と接続され、スパイラル構造の中心端が反対側で隣り合うスパイラル構造の中心端と接続されることを特徴とするインダクタ。
【請求項７】
請求項６に記載のインダクタにおいて、前記右巻スパイラル構造及び左巻スパイラル構造は、それぞれ２個設けられることを特徴とするインダクタ。
【請求項８】
請求項１乃至請求項７の何れかに記載のインダクタにおいて、該インダクタは、入出力対称であることを特徴とするインダクタ。
【請求項９】
請求項１乃至請求項８の何れかに記載のインダクタにおいて、前記スパイラル構造は、再配線層に設けられることを特徴とするインダクタ。
【請求項１０】
請求項１乃至請求項８の何れかに記載のインダクタにおいて、前記スパイラル構造は、多層基板とビアにより構成されることを特徴とするインダクタ。
【請求項１１】
請求項１０に記載のインダクタにおいて、前記多層基板は、その間に磁性体又は低誘電体からなる絶縁体層を有することを特徴とするインダクタ。
【請求項１２】
請求項１乃至請求項１１の何れかに記載のインダクタにおいて、前記右巻スパイラル構造及び左巻スパイラル構造は、１．５巻又は２．５巻であることを特徴とするインダクタ。
【請求項１３】
半導体基板上にインダクタを形成する方法であって、該方法は、
前記半導体基板上に、半導体基板に対して水平方向を軸に１巻より多く右巻に巻かれる右巻スパイラル構造を提供する過程と、
前記右巻スパイラル構造に対面するように配置され、半導体基板に対して水平方向を軸に１巻より多く左巻に巻かれる左巻スパイラル構造を提供する過程と、
を具備し、
前記右巻スパイラル構造を提供する過程及び左巻スパイラル構造を提供する過程は、
前記半導体基板上に直接又は間に他の層を介して、第１絶縁体層を形成する過程と、
前記第１絶縁体層上に、第１配線層を形成する過程と、
前記第１配線層上に、第２絶縁体層を形成する過程と、
前記第２絶縁体層内に、第１ビアを形成する過程と、
前記第２絶縁体層上に、第２配線層を形成する過程と、
前記第２配線層上に、第３絶縁体層を形成する過程と、
前記第３絶縁体層内に、第２ビアを形成する過程と、
前記第３絶縁体層上に、第３配線層を形成する過程と、
前記第３配線層上に、第４絶縁体層を形成する過程と、
前記第４絶縁体層内に、第３ビアを形成する過程と、
前記第４絶縁体層上に、第４配線層を形成する過程と、
を具備し、
各前記第１乃至第４配線層は、
前記第２配線層と第３配線層間が、前記第２ビアで接続され、
前記第１配線層と第３配線層間が、前記第１ビアと第２ビアとで接続され、
前記第１配線層と第４配線層間が、前記第１ビアと第２ビアと第３ビアとで接続され、
前記右巻スパイラル構造の中心端と前記左巻スパイラル構造の中心端とが接続され、又は、前記右巻スパイラル構造の外側端と前記左巻スパイラル構造の外側端とが接続される、
ように、パターンニングされる、
ことを特徴とするインダクタの製造方法。
【請求項１４】
請求項１３に記載の方法において、前記第１乃至第４配線層は、前記右巻スパイラル構造及び左巻スパイラル構造が、それぞれ半導体基板に垂直な平面内で巻かれるようにパターンニングされていることを特徴とするインダクタの製造方法。
【請求項１５】
請求項１３又は請求項１４に記載の方法であって、さらに、前記右巻スパイラル構造及び左巻スパイラル構造を複数提供する過程を具備し、該複数の右巻及び左巻スパイラル構造はそれぞれ交互に配置され、スパイラル構造の外側端が一方側で隣り合うスパイラル構造の外側端と接続され、スパイラル構造の中心端が反対側で隣り合うスパイラル構造の中心端と接続されるように、前記各第１乃至第４配線層がパターンニングされることを特徴とするインダクタの製造方法。
【請求項１６】
請求項１５に記載の方法において、前記右巻スパイラル構造及び左巻スパイラル構造は、それぞれ２個提供されることを特徴とするインダクタの製造方法。
【請求項１７】
請求項１３乃至請求項１６の何れかに記載の方法において、前記第３絶縁体層を形成する過程は、その間にさらに、
第５配線層を形成する過程と、
前記第５配線層上に、第５絶縁体層を形成する過程と、
前記第５絶縁体層内に、第４ビアを形成する過程と、
前記第５絶縁体層上に、第６配線層を形成する過程と、
を具備し、
各前記第２配線層、第５配線層及び第６配線層は、
前記第５配線層と第６配線層間が、前記第４ビアで接続され、
前記第２配線層と第６配線層間が、前記第２ビアと第４ビアで接続される、
ように、パターンニングされる、
ことを特徴とするインダクタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタ、特にオンチップインダクタ及びその製造方法に関し、より具体的には、半導体基板に対して水平方向を軸に巻かれる複数のスパイラル構造からなるオンチップインダクタ及びその製造方法に関する。
【背景技術】
【０００２】
携帯機器等の小型化・高機能化が進み、高周波回路のインダクタ素子を半導体基板上に設けることが行われている。このようなオンチップインダクタでは、十分なインダクタンスが得られ、高い自己共振周波数とＱ値であることが望まれると同時に、チップ自体の小型化のためにチップ占有面積を少なくすることが望まれている。
【０００３】
従来のオンチップインダクタの例を図１に示す。図１は、従来のオンチップインダクタの概要を説明するため模式的な斜視図である。図１（ａ）は、半導体基板上に半導体基板に対して垂直方向を軸に複数回巻いた配線パターンを有するスパイラル型のインダクタである。図１（ｂ）は、半導体基板上に配線パターンを曲折して設けるメアンダ型のインダクタである。また、図１（ｃ）は、半導体基板に対して水平方向を軸に複数回巻いた配線パターンを有するソレノイド型インダクタである。
【０００４】
図１（ａ）のスパイラル型インダクタの場合、スパイラルの中心端から引き出しパターンが必要であり、この引き出しパターンがスパイラルを横切るように配置せざるを得ないため、インダクタンスが減少するという問題があった。また、図１（ｂ）のメアンダ型のインダクタの場合は、近傍の曲折する各配線に流れる電流の向きがそれぞれ逆向きになるため、相互インダクタンスを打ち消してしまい、インダクタンスが減少するという問題があった。さらに、これらのインダクタは、得られるインダクタンスに対してチップ占有面積が大きかった。また、図１（ｃ）のソレノイド型インダクタは、スパイラル型インダクタ等に比べるとチップ占有面積が小さくなるが、インダクタンスを大きくしづらい。インダクタンスを大きくするためには巻数を増やせば良いが、巻数を増やすと結局チップ占有面積が大きくなってしまっていた。
【０００５】
そこで、非特許文献１や特許文献１や特許文献２等に示すように、半導体基板上に、半導体基板に対して垂直方向を軸に巻かれたスパイラルパターンと、これに対面して反対巻に巻かれたスパイラルパターンとを垂直方向に積層する積層スパイラル構造が考えられた。これらによれば、同一のチップ占有面積に対して大きなインダクタンスが得られるものであった。
【０００６】
【特許文献１】特開平９−３３０８１６号公報
【特許文献２】特開２００３−３４７１２３号公報
【非特許文献１】Ｇｅｅｎ，  Ｍ．Ｗ．；  Ｇｒｅｅｎ，  Ｇ．Ｊ．；  Ａｒｎｏｌｄ，  Ｒ．Ｇ．；  Ｊｅｎｋｉｎｓ，  Ｊ．Ａ．；  Ｊａｎｓｅｎ，  Ｒ．Ｈ．，  “Ｍｉｎｉａｔｕｒｅ  ｍｕｌｔｉｌａｙｅｒ  ｓｐｉｒａｌ  ｉｎｄｕｃｔｏｒｓ  ｆｏｒ  ＧａＡｓ  ＭＭＩＣｓ”，  Ｐａｇｅ（ｓ）：  ３０３−３０６，  Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  （ＧａＡｓ  ＩＣ）  Ｓｙｍｐｏｓｉｕｍ，  １９８９．  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  １９８９．，  １１ｔｈ  Ａｎｎｕａｌ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような積層スパイラル構造では、インダクタンスは大きくできるものの、図１（ａ）に示すようなスパイラル型インダクタと同様なチップ占有面積を必要としていた。
【０００８】
また、自己共振周波数を高くし難いという問題があった。自己共振周波数ωは、１／√（ＬＣ）で定義されるが、キャパシタンスＣは、インダクタが寄生的に持つキャパシタンスである。半導体基板上にインダクタを形成した場合には、キャパシタンスＣには配線・基板間容量と配線間容量が含まれる。したがって、積層スパイラル型は、半導体基板と配線パターンとの間の対向面積が広く寄生容量が大きいため、自己共振周波数が低くなってしまっていた。
【０００９】
さらに、Ｑ値を高くし難いという問題もある。積層スパイラル構造の場合、磁束は半導体基板に対して垂直方向になるが、導電性の高い基板材料を使った場合、この垂直方向の磁束が基板で打ち消されてしまうため、インダクタンスが減少する。したがって、Ｑ値はωＬ／Ｒで定義されるため、インダクタンスＬが減少するとＱ値も減少してしまう。
【００１０】
また、通常、半導体基板上の再配線層等にオンチップインダクタを形成する場合、半導体基板との間の寄生容量を減らすために、なるべく半導体基板から離れた位置、すなわち最上層の配線層を用いる。しかしながら、積層スパイラル構造の場合には、下層のスパイラル構造が半導体基板により近くなるため、寄生容量が増えてしまい、自己共振周波数が低くなってしまっていた。基板と配線パターンとの間の対向面積が広いため、配線パターンが半導体基板により近くなる影響は大きく、スパイラル構造を積層することが自己共振周波数に大きく影響していた。
【００１１】
本発明は、斯かる実情に鑑み、チップ占有面積が小さく、自己共振周波数やＱ値を高くできるインダクタ及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１２】
上述した本発明の目的を達成するために、本発明によるインダクタは、半導体基板に対して水平方向を軸に１巻より多く右巻に巻かれる右巻スパイラル構造と、右巻スパイラル構造に対面するように配置され、半導体基板に対して水平方向を軸に１巻より多く左巻に巻かれる左巻スパイラル構造と、右巻スパイラル構造の中心端と左巻スパイラル構造の中心端とが接続される接続部、又は、右巻スパイラル構造の外側端と左巻スパイラル構造の外側端とが接続される接続部とを具備するものである。
【００１３】
また、右巻スパイラル構造及び左巻スパイラル構造は、その巻軸が等しくても良い。
【００１４】
さらに、右巻スパイラル構造及び左巻スパイラル構造は、それぞれ半導体基板に垂直な平面内で巻かれていても良い。
【００１５】
またさらに、巻軸方向から見て、右巻スパイラル構造を流れる電流の向きと左巻スパイラル構造を流れる電流の向きが等しいことが好ましい。
【００１６】
また、右巻スパイラル構造の配線と左巻スパイラル構造の配線のうち電流の向きが等しい配線が、それぞれ近傍に位置していることが好ましい。
【００１７】
さらに、右巻スパイラル構造及び左巻スパイラル構造を複数有し、該複数の右巻及び左巻スパイラル構造はそれぞれ交互に配置され、スパイラル構造の外側端が一方側で隣り合うスパイラル構造の外側端と接続され、スパイラル構造の中心端が反対側で隣り合うスパイラル構造の中心端と接続されても良い。
【００１８】
また、該オンチップインダクタは、入出力対称であっても良い。
【００１９】
さらに、スパイラル構造は、再配線層に設けられても良い。
【００２０】
また、スパイラル構造は、多層基板とビアにより構成されても良い。
【００２１】
ここで、多層基板は、その間に磁性体又は低誘電体からなる絶縁体層を有するものであっても良い。
【００２２】
なお、右巻スパイラル構造及び左巻スパイラル構造は、１．５巻又は２．５巻であれば良い。
【００２３】
また、本発明のオンチップインダクタを形成する方法は、半導体基板上に、半導体基板に対して水平方向を軸に１巻より多く右巻に巻かれる右巻スパイラル構造を提供する過程と、右巻スパイラル構造に対面するように配置され、半導体基板に対して水平方向を軸に１巻より多く左巻に巻かれる左巻スパイラル構造を提供する過程とからなるものである。そして、右巻スパイラル構造を提供する過程及び左巻スパイラル構造を提供する過程は、半導体基板上に直接又は間に他の層を介して、第１絶縁体層を形成する過程と、第１絶縁体層上に、第１配線層を形成する過程と、第１配線層上に、第２絶縁体層を形成する過程と、第２絶縁体層内に、第１ビアを形成する過程と、第２絶縁体層上に、第２配線層を形成する過程と、第２配線層上に、第３絶縁体層を形成する過程と、第３絶縁体層内に、第２ビアを形成する過程と、第３絶縁体層上に、第３配線層を形成する過程と、第３配線層上に、第４絶縁体層を形成する過程と、第４絶縁体層内に、第３ビアを形成する過程と、第４絶縁体層上に、第４配線層を形成する過程とを具備する。そして、各第１乃至第４配線層は、第２配線層と第３配線層間が、第２ビアで接続され、第１配線層と第３配線層間が、第１ビアと第２ビアとで接続され、第１配線層と第４配線層間が、第１ビアと第２ビアと第３ビアとで接続され、右巻スパイラル構造の中心端と左巻スパイラル構造の中心端とが接続され、又は、右巻スパイラル構造の外側端と左巻スパイラル構造の外側端とが接続されるように、パターンニングされれば良い。
【００２４】
ここで、第１乃至第４配線層は、右巻スパイラル構造及び左巻スパイラル構造が、それぞれ半導体基板に垂直な平面内で巻かれるようにパターンニングされていれば良い。
【００２５】
さらに、右巻スパイラル構造及び左巻スパイラル構造を複数提供する過程を具備し、該複数の右巻及び左巻スパイラル構造はそれぞれ交互に配置され、スパイラル構造の外側端が一方側で隣り合うスパイラル構造の外側端と接続され、スパイラル構造の中心端が反対側で隣り合うスパイラル構造の中心端と接続されるように、各第１乃至第４配線層がパターンニングされても良い。
【００２６】
さらに、第３絶縁体層を形成する過程は、その間にさらに、第５配線層を形成する過程と、第５配線層上に、第５絶縁体層を形成する過程と、第５絶縁体層内に、第４ビアを形成する過程と、第５絶縁体層上に、第６配線層を形成する過程とを具備しても良く、各第２配線層、第５配線層及び第６配線層は、第５配線層と第６配線層間が、第４ビアで接続され、第２配線層と第６配線層間が、第２ビアと第４ビアで接続されるようにパターンニングされれば良い。
【発明の効果】
【００２７】
本発明のインダクタ及びその製造方法には、得られるインダクタンスに対するチップ占有面積を小さくすることが可能であり、自己共振周波数やＱ値を高くすることが可能であるという利点がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を実施するための最良の形態を図示例と共に説明する。なお、図示例等では基本的に半導体集積回路上の多層配線層や再配線層に形成されるオンチップインダクタについて説明するが、本発明はこれに限定されず、集積回路上だけでなく多層プリント基板等、実装基板に形成されるインダクタであっても構わない。したがって、本明細書中における用語「多層基板」には、多層配線層や再配線層、多層プリント基板等の、複数の層からなるあらゆるものが含まれる。
【００２９】
図２は、本発明のオンチップインダクタを示す模式的な斜視図である。本発明のオンチップインダクタは、図２に示すように、右巻スパイラル構造と左巻スパイラル構造を、それらの中心端で接続したものである。右巻スパイラル構造は、配線層４とビア３０，２０，１０、配線層１とビア１１，２１、配線層３とビア２２、配線層２からなり、半導体基板に対して水平方向を軸に平面内で１巻より多く右巻に巻かれている構造となっている。また、左巻スパイラル構造は、右巻スパイラル構造に対面するように配置されており、配線４’とビア３１’，２１’，１１’、配線１’とビア１０’，２０’、配線３’とビア２２’、配線２’からなり、半導体基板に対して水平方向を軸に平面内で１巻より多く左巻に巻かれている構造となっている。
【００３０】
そして、右巻スパイラル構造と左巻スパイラル構造の中心端の配線２，２’が、ビア２２と２２’の間の中間のところで接続されている。中間で対称的に接続することで、オンチップインダクタは入出力対称となる。図示例では配線２と配線２’は中心で接続されて入出力対称となるように構成しているが、本発明はこれに限定されず、ビア２２と２２’の間で左右どちらかにオフセットして構成しても勿論構わない。また、図示例では右巻スパイラル構造の中心端と左巻スパイラル構造の中心端が接続される構成になっているが、本発明はこれに限定されず、外側端同士、すなわち、右巻スパイラル構造の配線４と左巻スパイラル構造の配線４’が中央又は左右どちらかで接続されている構成であっても構わない。
【００３１】
以下に図３を用いて本発明のオンチップインダクタの製造方法を具体的に説明する。図３は、本発明のオンチップインダクタの右巻スパイラル構造の部分の側断面図である。まず、半導体基板５０、例えばＳｉ基板上に、第１絶縁体層５１を堆積する。絶縁体層としては、例えばＳｉＯ２を用いる。なお、絶縁体層として、磁性体や低誘電体を用いても良い。次に、第１絶縁体層５１上にアルミニウム等の導電性物質層５２を堆積し、パターンニングすることで、第１配線層１を形成する。導電性物質としては、アルミニウム以外に金や銅等、低抵抗率物質を使用することも可能である。そして、導電性物質層５２上に、第２絶縁体層５３を堆積する。さらに、第２絶縁体層５３の所定の場所に第１ビア１０，１１を形成する。これらのビアにより後に形成する配線間を接続することで、半導体基板に対して水平方向を軸に巻かれるスパイラル構造が形成できるようにする。そして、第２絶縁体層５３上に導電性物質層５４を堆積し、第２配線層２をパターンニング形成する。さらに、導電性物質層５４上に、第３絶縁体層５５を堆積し、第２ビア２０，２１，２２を形成する。なお、図示例では第３絶縁体層５５は他の絶縁体層よりも膜厚が厚くなっているが、これは第２配線層と第３配線層の距離が近いと相互インダクタンスを打ち消してしまうので、ある程度の距離を設けるためである。これは、他の絶縁体層と同様の膜厚の他の絶縁体層や他の配線層を複数層用いることにより実現しても勿論構わない。本明細書中では、これらをまとめて第３絶縁体層５５と呼ぶ。次に、第３絶縁体層５５の上に、導電性物質層５６を堆積し、パターンニングすることで第３配線層３を形成する。さらに第４絶縁体層５７を堆積し、ビア３０を形成する。そして、導電性物質層５８を堆積し、第４配線層４を第４絶縁体層５７上にパターンニング形成する。このようにして各配線層がビアにより接続され、半導体基板に対して水平方向を軸に右巻に巻かれるスパイラル構造が形成される。具体的には、第２配線層２と第３配線層３がビア２２で接続され、第１配線層１と第３配線層３がビア１１とビア２１とで接続され、第１配線層１と第４配線層４がビア１０とビア２０とビア３０とで接続されている。このように、本発明のオンチップインダクタのスパイラル構造は、多数の絶縁体層と配線層からなる多層基板とビアを用いて構成される。
【００３２】
各配線層は、同じレベルに左巻スパイラル構造の配線層もあり、右巻スパイラル構造と同様にビアによりそれぞれ接続され、半導体基板に対して水平方向を軸に左巻に巻かれるスパイラル構造が形成される。そして、右巻スパイラル構造の中心端である第２配線層２と、左巻スパイラル構造の中心端（図示せず）が同レベルのところで接続されるように第２配線層がパターンニングされている。
【００３３】
図４を用いて、各配線層の配線パターンを説明する。図４（ａ）は、右巻スパイラル構造と左巻スパイラル構造の巻軸が等しく、各スパイラル構造が半導体基板に対して垂直平面内に巻かれるようにパターンニングされた、本発明のオンチップインダクタの各配線層の配線パターンを示す上面模式図である。本発明のオンチップインダクタは、基本的に４つの配線層から構成され、各配線層の配線パターンは図示のように右巻スパイラル構造用の配線と左巻スパイラル構造用の配線の配線長が等しくなるようにパターンニングされ、ビアが所定位置に設けられる。このように、配線１〜配線４で構成される右巻スパイラル構造と、配線１’〜配線４’で構成される左巻スパイラル構造が絶縁体層上に形成される。なお、上述のように、第２配線層と第３配線層の間は、十分な距離を設けることが好ましい。
【００３４】
図４（ｂ）は、右巻スパイラル構造と左巻スパイラル構造が接続される第２層目の配線層の配線パターンが非対称形になっており、オンチップインダクタが入出力非対称になっている配線パターンを示す上面模式図である。同図のように、入出力非対称なインダクタであっても勿論構わない。
【００３５】
このように構成されたオンチップインダクタと従来のソレノイド型インダクタとの相互インダクタンスの影響について、図５を用いて説明する。図５は、従来のソレノイド型インダクタと本発明のインダクタにおける、相互インダクタンスの影響を説明するための図であり、図５（ａ）が従来のソレノイド型インダクタの模式的な斜視図及びその配線部分の断面図、図５（ｂ）が本発明のインダクタの斜視図及びその配線部分の断面図である。図示のように、本発明の配線は、巻軸方向から見てスパイラル構造を流れる電流の向きが等しく、図５（ｂ）に示すように各配線がそれぞれ近傍に位置している。したがって、図５（ａ）に示す従来のソレノイド型インダクタのように一列に並んでいる配線に比べて、本発明では各配線を近傍に位置させているため、１本に対して３本の配線による相互インダクタンスを大きくすることが可能となる。
【００３６】
図１に示したスパイラル型、メアンダ型、ソレノイド型のインダクタと、本発明のインダクタの各特性のシミュレーション結果を表１に示す。表１から分かるように、本発明のインダクタは、最もチップ占有面積が少ない。また、チップ占有面積が少ないにもかかわらず、インダクタンスＬは十分に得ることが可能であり、チップ占有面積が小さいことにより、基板抵抗によるＱ値の減少も防ぐことが可能である。さらに、自己共振周波数も十分高い特性が得られることが分かる。
【００３７】
【表１】
2006066769.tif 000003
【００３８】
なお、より大きなインダクタンスを得たい場合には、チップ占有面積はそのままでも電流の流れる向きが等しい配線間の距離を狭くしたり、電流の流れる向きが異なる配線間の距離を広くしたりすれば良い。さらに、巻数を増やしたり、配線長を長くしたりすることでもインダクタンスを向上可能である。また、配線材料に、低抵抗率物質、例えば金や銅を用いたり、配線の幅や厚みを大きくしたりすることで、Ｑ値を向上することも可能である。さらに、配線間に磁性体や低誘電体からなる絶縁体層を設けることで、インダクタンスやＱ値、自己共振周波数を向上させることも可能である。
【００３９】
ここで、本発明のスパイラル構造の巻数を増やす例を、図６及び図７を用いて説明する。図６は、本発明のオンチップインダクタの変形例であり、スパイラル構造を複数設けた例を説明するための模式的な斜視図である。図示のように、この例では各スパイラル構造が対面するように配置され、半導体基板に対して水平方向を軸に巻かれる右巻スパイラル構造と左巻スパイラル構造を２個ずつ交互に４個設けたものである。右巻スパイラル構造に隣り合う左巻スパイラル構造は中心端で接続され、その反対側で隣り合う右巻スパイラル構造とは外側端で接続され、一連に繋がるように構成されている。これによりインダクタンスの向上が図れる。しかも、この場合でもチップ占有面積は従来の例に比べて小さくすることが可能である。
【００４０】
さらに、図７に示すように、右巻スパイラル構造及び左巻スパイラル構造自体の巻数を増やすことも可能である。図２等に示す本発明のスパイラル構造では、１巻以上、具体的には１．５巻のスパイラルとなっているが、図７のオンチップインダクタの場合、それ以上の２．５巻のスパイラル構造となっている。このように巻数を増やすことも可能である。ただし、スパイラルの中心付近では、反対方向に電流が流れる配線同士の間隔が狭くなるため、相互インダクタンスを打ち消してしまわないように、間隔が十分に開くように構成することが好ましい。
【００４１】
次に、本発明のオンチップインダクタのスパイラル構造の他の変形例を説明する。図８は、本発明のオンチップインダクタの他の変形例の各配線層の配線パターンを説明するための上面模式図である。この例では、配線１〜配線４で構成される右巻スパイラル構造と配線１’〜配線４’で構成される左巻スパイラル構造とが、巻軸は一致しているが、各スパイラル構造が、それぞれ平面内で巻かれておらず、中心に行くに従い右巻スパイラル構造と左巻スパイラル構造が互いに近づくように巻かれている。これにより、各配線間の寄生容量を減少させることが可能となり、自己共振周波数を高くすることが可能となる。ただし、相互インダクタンスは減少するため、Ｑ値も減少してしまう。したがって、これらの構成は用途に応じて種々選択すれば良い。
【００４２】
さらに、図９（ａ）に示すように、半導体基板に垂直な平面内で巻かれるが、各スパイラル構造の巻軸が一致せず、オフセットされた構成であっても良い。このように構成した場合でも、Ｑ値やインダクタンスとのトレードオフはあるものの、自己共振周波数を高くすることが可能となる。さらに、図９（ｂ）に示すように、非平面内で巻かれ、巻軸も一致しないように各スパイラル構造を構成しても良い。
【００４３】
以上説明したように、本発明のオンチップインダクタでは、チップ占有面積を小さくすることができるため、配線と半導体基板間の対向面積を小さくすることが可能であり、さらにその距離を広く取ることが可能なため、自己共振周波数を高くすることが可能である。また、半導体基板に対して水平方向を軸に巻かれるスパイラル構造であるため、垂直方向を軸に巻かれた場合と異なり、磁束が基板で打ち消されてしまうというようなことが起きず、半導体基板の導電性に対してＱ値の影響は受けにくいものとなる。
【００４４】
なお、本発明のオンチップインダクタ及びその製造方法は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述の例では、本発明のオンチップインダクタは多層基板や再配線層に設けることを説明したが、本発明はこれに限定されず、例えばＭＥＭＳ技術により３次元配線で構成しても構わない。
【図面の簡単な説明】
【００４５】
【図１】図１は、従来のオンチップインダクタの例を３種類説明するための模式的な斜視図である。
【図２】図２は、本発明のオンチップインダクタを示す模式的な斜視図である。
【図３】図３は、本発明のオンチップインダクタの右巻スパイラル構造の部分の側断面図である。
【図４】図４は、本発明のオンチップインダクタの各配線層の配線パターンを説明するための上面模式図である。
【図５】図５は、従来のソレノイド型インダクタと本発明のインダクタにおける、相互インダクタンスの影響を説明するための図である。
【図６】図６は、本発明のオンチップインダクタのスパイラル構造を複数設けた例を説明するための模式的な斜視図である。
【図７】図７は、本発明のオンチップインダクタのスパイラル構造自体の巻数を増やした例を説明するための模式的な斜視図である。
【図８】図８は、本発明のオンチップインダクタの他の例の各配線層の配線パターンを説明するための上面模式図である。
【図９】図９は、本発明のオンチップインダクタのさらに他の例の各配線層の配線パターンを説明するための上面模式図である。
【符号の説明】
【００４６】
１，１’    第１配線層
２，２’    第２配線層
３，３’    第３配線層
４，４’    第４配線層
１０，１１，２０，２１，２２，３０，１０’，１１’，２０’，２１’，２２’，３１’    ビア
５０    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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