(57)【要約】【課題】延伸スペーサを利用した半導体デバイスおよびその形成方法を提供する。【解決手段】半導体デバイスは、半導体基板１１０を覆うゲートと、ゲートの側壁上にある誘電体ライナー１５０とを含む。この半導体デバイスは、誘電体ライナー１５０に隣接して誘電体ライナー１５０を越えるように半導体基板１１０に沿って横向きに延伸された延伸スペーサ１７０を含む。半導体デバイスは、半導体基板１１０の上面の下方に位置し、ゲート下のチャネル領域１４５に隣接するソース／ドレインをさらに含む。ソース／ドレインは、誘電体ライナー１５０および延伸スペーサ１７０下で延伸される。半導体デバイスは、ソース／ドレインの一部上を覆い、半導体基板１１０に沿って横向きに延伸するシリサイド領域１９０をさらに含む。従って、延伸スペーサ１７０はソース／ドレインの一部上において誘電体ライナー１５０とシリサイド領域１９０との間に形成される。【選択図】図７
2006148077.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるゲート、誘電体ライナー、延伸スペーサ、ソース／ドレインおよびシリサイド領域を備える半導体デバイスであって、
前記ゲートは前記半導体基板上に形成され、
前記誘電体ライナーは、前記ゲートの側壁上に形成されて前記半導体基板の一部が横向きに延伸され、
前記延伸スペーサは、前記誘電体ライナーに隣接して前記誘電体ライナーを越えるように前記半導体基板に沿って延伸され、
前記ソース／ドレインは、前記半導体基板の上面の下方に形成されて前記ゲート下方にあるチャネル領域に隣接し、前記誘電体ライナーおよび前記延伸スペーサの下で延伸され、
前記シリサイド領域は、前記ソース／ドレインの一部を覆って前記延伸スペーサを越えるように前記半導体基板に沿って横向きに延伸されることを特徴とする半導体デバイス。
【請求項２】
前記ソース／ドレインは低濃度ドレインおよびソース／ドレイン領域を含み、
前記低濃度ドレインは、前記半導体基板の上面の下方に形成され、前記ゲート下方の前記チャネル領域に隣接し、前記誘電体ライナーおよび前記延伸スペーサの下方で延伸され、
前記ソース／ドレイン領域は、前記半導体基板の上面の下方で前記低濃度ドレインに隣接する位置に形成されることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記誘電体ライナー上に形成されたスペーサをさらに備えることを特徴とする請求項１記載の半導体デバイス。
【請求項４】
前記延伸スペーサの厚みは３０Å〜１００Åであることを特徴とする請求項１記載の半導体デバイス。
【請求項５】
半導体基板上にゲートを形成する工程と、
前記ゲートの側壁上に誘電体ライナーを形成し、前記半導体基板の一部を横向きに延伸させる工程と、
延伸スペーサを前記誘電体ライナーに隣接させて前記誘電体ライナーを越えるように前記半導体基板に沿って延伸させる工程と、
前記半導体基板の上面の下方にソース／ドレインを形成し、前記ソース／ドレインを前記ゲート下方にあるチャネル領域に隣接させて前記誘電体ライナーおよび前記延伸スペーサの下方で延伸させる工程と、
前記シリサイド領域を前記ソース／ドレインの一部上へ形成し、前記延伸スペーサを越えるように前記半導体基板に沿って横向きに延伸させる工程と、
を含むことを特徴とする半導体デバイスを半導体基板上に形成する方法。
【請求項６】
前記ソース／ドレインの形成は、
低濃度ドレインを前記半導体基板の上面の下方に設けて前記ゲート下方のチャネル領域へ隣接させ、前記誘電体ライナーおよび前記延伸スペーサの下方で延伸させる工程と、
前記ソース／ドレイン領域を前記半導体基板の上面の下方で前記低濃度ドレインに隣接する位置に形成する工程とを含むことを特徴とする請求項５記載の半導体デバイスを半導体基板上に形成する方法。
【請求項７】
前記誘電体ライナー上にスペーサを形成する工程をさらに含むことを特徴とする請求項５記載の半導体デバイスを半導体基板上に形成する方法。
【請求項８】
前記シリサイド領域を除去した後に、実質的に前記延伸スペーサを除去することを特徴とする請求項５記載の半導体デバイスを半導体基板上に形成する方法。
【請求項９】
前記延伸スペーサの厚みは３０Å〜１００Åであることを特徴とする請求項５記載の半導体デバイスを半導体基板上に形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特に延伸スペーサを利用した半導体デバイスおよびその形成方法に関する。
【背景技術】
【０００２】
過去数十年の間、半導体デバイス（ＭＯＳ電界効果トランジスタなど）のサイズ縮小および固有特徴は、集積回路の速度、機能、密度および単位機能当りのコストにおいて継続的に改善されてきている。トランジスタの設計および固有特性の一つとして、トランジスタのソースとドレインとの間のゲート下方にあるチャネル領域の長さを調整した場合、チャネル領域の抵抗を変えてトランジスタの性能に影響を与えることがある。特に、その他のパラメータが比較的一定に保たれている場合、チャネル領域の長さを短くすると、トランジスタのソース−ドレイン抵抗を減少させ、十分な電圧がトランジスタのゲートに印加されたときに、ソースとドレインとの間の電流量を増加させることがあった。
【０００３】
凹溝のソースおよびドレイン（例えば、ソースおよびドレインの領域が基板の上面の下方に設けられて、その基板を下層に形成する）を有するトランジスタの環境では、ゲートに隣接するスペーサによりチャネル領域の長さを定義することができる。特に、ソースとドレインのソース／ドレイン領域は、一般にゲートおよびスペーサをマスクとしてそれぞれのソース／ドレイン領域を定義するイオン注入工程により形成される。そのため、ゲート近くのスペーサの幅は、ソースおよびドレインのソース／ドレイン領域のサイズおよび位置に直接影響を与えた。スペーサが薄くなったり細くなるほど、チャネル領域近くに形成されるソースおよびドレインのソース／ドレイン領域も近くなる。従って、チャネル領域が短くなって、ソース−ドレイン抵抗も減るためトランジスタの性能が向上する可能性があった。
【０００４】
またトランジスタの性能をさらに強化するため、トランジスタのチャネル領域に歪みを導入してキャリア移動度を向上させていた。これは一般に、ＮＭＯＳ（n-type metal oxide semiconductor）デバイスのチャネル領域中においてソース−ドレイン方向で引っ張り歪みを導入し、ＰＭＯＳ（p-type metal oxide semiconductor）デバイスのチャネル領域中においてソース−ドレイン方向で圧縮歪みを導入することが望ましい。
【０００５】
歪みを発生させる一般の技術には、トランジスタの形成後、基板の上および中に形成されたトランジスタ上に高応力膜を堆積することが含まれる。高応力膜またはストレッサー（stressor）は、チャネル領域上に大きな影響を与え、チャネル領域中のシリコンの格子間隔を変更することによりそこに歪みを導入する。この場合には、ストレッサーをトランジスタ上に堆積する。この方法は非特許文献１により開示されている。
【０００６】
トランジスタの設計特徴により、トランジスタのゲート近くにあるスリムスペーサを利用してチャネル領域内の歪みを高める。上で述べたように、歪みを導入する一般の方法は、トランジスタ上に高応力膜を堆積する方法である。そのため、ゲート近くにあるスペーサが薄いほど、高応力膜（例えばコンタクトエッチングストップ層）がチャネル領域の近くに堆積される。その結果、高応力膜はチャネル領域内に高レベルの歪みを与えることができるため、トランジスタのチャネル領域内の歪み効果を高めることができる。
【０００７】
スリムスペーサをトランジスタ（または他の半導体デバイス）へ入れると決定的な特徴を示すが、トランジスタのゲート近くにあるスリムスペーサには制限もあった。その一般的な制限の一つは、ゲート近くにあるスリムスペーサが、トランジスタのソースおよびドレイン上に形成されるシリサイド領域をトランジスタのチャネル領域へさらに近づけるということである。もしシリサイド領域がソースまたはドレインの軽ドープドレイン（それは一般にチャネル領域に隣接される）を介して拡散されると、シリサイド領域からチャネル領域にかけてソースまたはドレインを透過する電流経路が形成される。その結果、シリサイド領域はチャネル領域と短絡が形成されて、トランジスタ内にシリサイドスパイクが発生する可能性があった。
【０００８】
【非特許文献１】清水〔A. Shimizu〕他、表題“Local Mechanical Stress Control（ＬＭＣ）”、“Digest of Technical Paper of the 2001 International Electron Device Meeting”の４３３頁〜４３６頁で開示されている“A New Technique for CMOS Performance Enhancement”。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ゲート近くにスリムスペーサを形成することにより、チャネル領域を短くするとともに従来技術の様々な欠点を解決する延伸スペーサを利用した半導体デバイスおよびその形成方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体デバイスは、半導体基板を覆うゲートと、ゲートの側壁上にある誘電体ライナーとを含む。この半導体デバイスは、誘電体ライナーに隣接して誘電体ライナーを越えるように半導体基板に沿って横向きに延伸された延伸スペーサを含む。半導体デバイスは、半導体基板の上面の下方に位置し、ゲート下のチャネル領域に隣接するソース／ドレインをさらに含む。ソース／ドレインは、誘電体ライナーおよび延伸スペーサ下で延伸される。半導体デバイスは、ソース／ドレインの一部上を覆い、半導体基板に沿って横向きに延伸されたシリサイド領域をさらに含む。延伸スペーサは、ソース／ドレインの一部上において誘電体ライナーとシリサイド領域との間に形成される。
【００１１】
また、本発明の半導体基板上にデバイスを形成する方法は、半導体基板を覆うゲートと、ゲートの側壁上の誘電体ライナーの形成を含む。また本発明の方法は、誘電体ライナーに隣接して誘電体ライナーを越えるように半導体基板に沿って横向きに延伸された延伸スペーサを含む。さらに本発明の方法は、半導体基板の上面の下方に位置し、ゲート下のチャネル領域に隣接するソース／ドレインを形成することをさらに含む。ソース／ドレインは、誘電体ライナーおよび延伸スペーサ下で延伸される。また本発明の方法は、ソース／ドレインの一部上を覆い、半導体基板に沿って横向きに延伸されるシリサイド領域の形成をさらに含む。
【００１２】
また、本発明の半導体デバイスは、半導体基板上に形成されるトランジスタ内に実施される。このトランジスタは半導体基板上のゲートと、ゲートの側壁上にある第１、第２の誘電体ライナーを含む。トランジスタは、第１、第２の誘電体ライナーに隣接して第１、第２の誘電体ライナーを越えるように半導体基板に沿って横向きに延伸された第１、第２の延伸スペーサをさらに含む。トランジスタは、半導体基板の上面の下方に位置し、ゲート下のチャネル領域に隣接するソースをさらに含む。ソースは、第１の誘電体ライナーおよび第１の延伸スペーサ下で延伸される。トランジスタは、半導体基板の上面の下方に位置し、ゲート下のチャネル領域に隣接するドレインをさらに含む。ドレインは、第２の誘電体ライナーおよび第２の延伸スペーサ下で延伸される。トランジスタは、ソースおよびドレインの一部上を覆う第１、第２シリサイド領域をさらに含み、半導体基板に沿ってそれぞれ第１、第２の延伸スペーサを延伸する。従って、第１の延伸スペーサは、ソースの一部上において第１の誘電体ライナーと第１のシリサイド領域との間に形成される。第２の延伸スペーサは、ドレインの一部上において第２の誘電体ライナーと第２のシリサイド領域との間に形成される。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の好適な実施形態によりその製造および使用を詳細に説明する。しかし、本発明は多くの応用可能な発明概念を提供し、その発明概念は各種特定の条件下でも実施できるものと理解されるべきである。また、ここで説明する特定の実施形態は、本発明の製造および使用の特定方式を示すだけのものであり、本発明の範囲を何ら制限するものではない。
【００１４】
本発明のトランジスタおよびその製造方法は、特定の条件下における好適な実施形態により説明するが、本発明の趣旨はその他の類似する構造および集積回路の半導体デバイスにも適用することができる。例えば本発明の実施形態は、ＮＯＲゲート、ロジックゲート、インバータ、ＸＯＲゲート、ＮＡＮＤゲート、プルアップトランジスタのＰＭＯＳデバイス、プルダウントランジスタのＮＭＯＳデバイスなどの回路を形成するために用いることもできる。
【００１５】
図１〜図７は、本発明の一実施形態による半導体デバイス（トランジスタなど）の製造工程を示す断面図である。図１が示す工程ステップでは、トランジスタの一部が半導体基板（基板とも呼ぶ）上に形成される。この半導体基板は、例えばシリコン・オン・インシュレータ（またはバルクシリコン）基板などであり、下層の基板１１０（例えば、面方位（１００）、（１１０）または（１１１）を有する石英、セラミックなどのＰ型やＮ型のシリコン基板）、埋め込み絶縁層１１５（例えば、約３５００Åの埋め込み酸化層などの絶縁層）および約１５００Åの厚みで埋め込み絶縁層１１５の一部上に形成されているシリコン１２０の上層を含む。埋め込み絶縁層１１５およびシリコン１２０の上層は、従来の工程により下層の基板１１０上に形成する。また、その他の実施形態では基板を面方位（１００）を有するバルクシリコンで形成することもできる。
【００１６】
シャロートレンチ分離領域１２５は埋め込み絶縁層１１５上に形成され、延伸してシリコン１２０の上層およびトランジスタ近くを通す。フォトレジストマスクを用いて埋め込み絶縁層１１５上のそれぞれの領域を定義してシャロートレンチ分離領域１２５を形成する。続いて、シャロートレンチ分離領域１２５をエッチングしてから、二酸化ケイ素、窒化ケイ素およびそれらの組み合わせからなる誘電体材料か、その他適当な誘電体材料で充填する。当該技術に習熟している者なら分かるように、分離領域は、例えばＬＯＣＯＳ（local oxidation of silicon）工程などのその他の従来技術を利用して形成することもできる。
【００１７】
トランジスタのゲートは、ゲート誘電体層１３０およびゲート電極１３５から構成され、従来技術を利用してシリコン１２０の上層上に形成してパターニングを行う。ゲート誘電体層１３０は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化物、含窒素酸化物またはそれらの組み合わせなどである高誘電体材料であることが望ましい。また、ゲート誘電体層１３０は約４よりも大きい比誘電率を有することが望ましい。その他の誘電体材料は、例えば酸化アルミニウム、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、酸化窒化ハフニウムまたはそれらの組み合わせなどを含む。
【００１８】
好適な実施形態において、ゲート誘電体層１３０は酸化層を含む。このゲート誘電体層１３０は、酸化物、水、一酸化炭素またはそれらの組み合わせを含む周囲条件で行うウェット式熱酸化やドライ式熱酸化などのあらゆる酸化工程により形成されるか、テトラエチルオルトシリケートおよび酸素を前駆物質として用いる化学気相成長技術により形成される。本実施形態のゲート誘電体層１３０の厚みは約８〜５０Åであるが、好適には約１６Åであることが望ましい。
【００１９】
ゲート電極１３５は、金属（例えばタンタル、チタニウム、モリブデン、タングステン、白金、アルミニウム、ハフニウム、ルテニウム）、金属シリサイド（例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタルシリサイド）、金属窒化物（例えば窒化チタン、窒化タンタル）、ドープト多結晶シリコン、その他の導電材料またはそれらの組み合わせなどを含む。本実施形態において、アモルファスシリコンを堆積して再結晶化し、多結晶シリコン（ポリシリコンとも呼ぶ）を形成する。好適な一実施形態において、ゲート電極１３５はポリシリコンで、減圧化学気相成長により約４００〜２５００Åの厚さにするが、好適には約１５００Åの厚みに堆積して形成されたドープトポリシリコンまたはノンドープトポリシリコンであることが望ましい。
【００２０】
ゲート誘電体層１３０およびゲート電極１３５は、従来技術のフォトリソグラフィによりパターニングを行う。一般にフォトリソグラフィはフォトレジスト材料を堆積し、その後にマスク、露光および現像を行う。フォトレジストマスクをパターニングした後、エッチング工程を行って不必要なゲート誘電体材料およびゲート電極材料の一部を除去してゲート誘電体層１３０およびゲート電極１３５を形成する。本実施形態においてゲート電極１３５はポリシリコンからなり、ゲート誘電体層１３０は酸化物であり、エッチング工程はウェット方式またはドライ方式の異方性エッチングまたは等方性エッチングを用いても良いが、好適には異方性ドライエッチング工程を用いることが望ましい。
【００２１】
ゲート電極１３５の幅は、構築する半導体デバイスのタイプの関数である。例えば、ＰＭＯＳデバイスのゲート幅とＮＭＯＳデバイスのゲート幅との比率は、バルクシリコンまたは歪みシリコンにおける電子移動度とホール移動度との比率にほぼ等しい。また他の実施形態において、ＰＭＯＳデバイスのゲート幅とＮＭＯＳデバイスのゲート幅との比率は、バルクシリコンまたは歪みシリコンにおける電子移動度とホール移動度との比率の平方根にほぼ等しい。ここで説明されているゲートのサイズと半導体デバイスのその他の特徴は、製造する半導体デバイスのタイプや応用に応じて変えることができる。
【００２２】
図２は、本発明の一実施形態によるトランジスタのソースおよびドレインの低濃度ドレイン１４０を形成したときの状態を示す断面図である。説明を明確に行うため、ソースまたはドレインはソース／ドレインとも呼ぶ。低濃度ドレイン１４０は、シリコン・オン・インシュレータ基板の上面の下方のシリコン１２０の上層中において、ゲート下方のチャネル領域１４５に隣接して形成される。そして、低濃度ドレイン１４０はシリコン・オン・インシュレータ基板内でトランジスタのゲート下方のチャネル領域１４５に隣接する浅接合を形成する。
【００２３】
一般にトランジスタの低濃度ドレイン１４０を形成するには、ゲートをマスクにして、ＰＭＯＳデバイスのボロンイオン（またはその他のＰ型ドーパント）またはＮＭＯＳデバイスのヒ素イオン（またはその他のＮ型ドーパント）をシリコン１２０の上層へ注入する。Ｐ型ドーパントまたはＮ型ドーパントのイオン注入工程は、エネルギーレベルが約１〜５ｋｅＶで、ドーズ量が約２×１０14〜３×１０15原子／ｃｍ2で行われる。一実施形態の低濃度ドレイン１４０の深さは約１００Åである。ここで述べるトランジスタの方位によると、低濃度ドレイン１４０は面方位（１００）を有する。
【００２４】
図３は、本発明の一実施形態によるトランジスタの複数のスペーサを形成したときの状態を示す断面図である。詳しく説明すると、トランジスタは、ゲート近くでシリコン・オン・インシュレータ基板の上面の上方にある誘電体ライナー１５０、スペーサ１６０および延伸スペーサ１７０を含む。誘電体ライナー１５０（第１、第２の誘電体ライナーとも呼ばれる）はゲートの側壁（つまり相対する側壁など）上に形成され、スペーサ１６０（第１、第２のスペーサとも呼ぶ）は誘電体ライナー１５０上に形成される。誘電体ライナー１５０およびスペーサ１６０は、それぞれ単独またはそれらの組み合わせでも、上述したようにトランジスタのゲート近くのスリムスペーサと呼ぶ。
【００２５】
より詳細に説明すると、延伸スペーサ１７０（第１、第２の延伸スペーサとも呼ぶ）は誘電体ライナー１５０に隣接するように形成され、シリコン・オン・インシュレータ基板に沿って誘電体ライナー１５０およびスペーサ１６０を越えるように横向きに延伸される。誘電体ライナー１５０および延伸スペーサ１７０は、一般に一層または多層の酸化層である。この酸化層は酸化物、水、一酸化炭素またはそれらの組み合わせを含む周囲条件で行うウェット方式またはドライ方式の熱酸化などのあらゆる酸化工程により形成されるか、テトラエチルオルトシリケートおよび酸素を前駆物質として用いる化学気相成長技術により形成される。本実施形態の誘電体ライナー１５０の幅は約５０〜４００Åであるが、好適には約１５０Åであることが望ましい。本実施形態の延伸スペーサ１７０の厚みは約１０〜１５０Åであるが、好適には約３０〜１００Åの厚みで約５０〜４００Åの幅であることが望ましい。
【００２６】
もう一つのイオン注入物のスペーサ１６０は、一般に窒化ケイ素、酸窒化ケイ素またはそれらの組み合わせを含む。本実施形態のスペーサ１６０は、シランおよびアンモニアを前駆体ガスとして用いる化学気相成長技術を使用して形成された窒化ケイ素を含む層から構成される。スペーサ１６０の幅と誘電体ライナー１５０の厚みとの比率は５よりも小さいが、好適には３よりも小さいことが望ましい。
【００２７】
スペーサ１６０は、等方性エッチング工程または異方性エッチング工程によりパターニングを行う。等方性エッチング工程を行うときは、リン酸溶液を誘電体ライナー１５０に用いてエッチング停止にする。ゲート電極１３５に隣接する領域において、スペーサ１６０の厚みが大きいため、等方性エッチングによりゲート電極１３５上の窒化ケイ素（それはスペーサ１６０を形成する）と、ゲート電極１３５に隣接していないシリコン・オン・インシュレータ基板の領域とを除去してテーパ状のスペーサ１６０を残す。スペーサ１６０の幅は、トランジスタのゲート長さに応じて変える。本実施形態において、スペーサ１６０の幅とゲート電極１３５の長さとの比率は約０．８〜１．５である。
【００２８】
誘電体ライナー１５０は、例えばフッ化水素酸溶液を用いる等方性ウェットエッチング工程によりパターニングを行う。また、その他のエッチング液として、一般にピラニア溶液と呼ばれる濃硫酸と過酸化水素との混合溶液を使用してもよい。またリン酸と水とのリン酸溶液を使用して誘電体ライナー１５０をパターニングしてもよい。延伸スペーサ１７０は、例えばフッ化水素酸溶液を用いる等方性ウェットエッチング工程を行ってパターニングを行う。また、その他のエッチング液としては、濃縮アンモニアヒドロオキサイドの混合溶液を使用して延伸スペーサ１７０をパターニングしてもよい。
【００２９】
ここで注意しなければならないことは、一般にスペーサの幅は半導体デバイスのタイプにより異なる点である。例えば、大きいスペーサは、入力／出力デバイスの電流量が処理できることが予想されるため、入力／出力デバイスに対して有利である。大きいスペースはＰＭＯＳデバイスに対して有利であり、特にＰＭＯＳデバイスの大きいスペースはその上にある引っ張り圧力を下げることを助けることができる。このような場合、スペーサを約１０％大きく設計する。また、異なる幅のスペーサを製作するためには、追加のマスキング、堆積およびエッチングのステップを加える必要がある。
【００３０】
図４は、本発明の一実施形態によりトランジスタのソースおよびドレインのソース／ドレイン領域１８０を形成したときの状態を示す断面図である。１０００℃を越えるイオン注入工程および急速熱アニール工程を行って、シリコン・オン・インシュレータ基板の上面の下方でシリコン１２０の上層内にソース／ドレイン領域１８０を形成する。一般にトランジスタのソース／ドレイン領域１８０をドーピングするためには、ＰＭＯＳデバイスのホウ素イオン（またはその他のＰ型ドーパント）またはＮＭＯＳデバイスのヒ素イオン（またはその他のＮ型ドーパント）がシリコン１２０の上層へ注入され、ゲートおよびスペーサ１６０をマスクとする。イオン注入工程は、約５〜４０ｋｅＶのエネルギーレベルにより、１×１０13〜５×１０15原子／ｃｍ2で行う。本実施形態のソース／ドレイン領域１８０の深さは約２００Åである。本実施形態のトランジスタ方位は、ソース／ドレイン領域１８０が面方位（１００）を有する。また、追加のイオン注入を行って異なる傾向接合の配置を形成してもよい。
【００３１】
従って、トランジスタはソースおよびドレインと結合したシリコン・オン・インシュレータ基板中の浅接合に関する長所を有する。図４に示すように、低濃度ドレイン１４０を誘電体ライナー１５０、スペーサ１６０および延伸スペーサ１７０の下方で延伸し、ソースとドレインとの間を電性接続してチャネル領域１４５をトランジスタのゲート下に形成する。ソース／ドレイン領域１８０は、低濃度ドレイン１４０およびチャネル領域１４５に隣接して形成される。そのため、トランジスタのソースおよびドレインは、シリコン・オン・インシュレータ基板（誘電体ライナー１５０および延伸スペーサ１７０の下方に延伸する）の表面の下方で、ゲート下のチャネル領域１４５に隣接して形成される。しかしながら、接合の深さは非常に浅いため、浅接合で示されるトランジスタに関する長所が残り、特にトランジスタのオン電流を損なわずに短チャネル効果およびオフ電流またはリークを減らすことができる。
【００３２】
図５は、本発明の一実施形態によりトランジスタのシリサイド領域１９０を形成したときの状態を示す断面図である。一般にシリサイド工程には、ニッケル、コバルト、パラジウム、白金、銅、モリブデン、チタニウム、タンタル、タングステン、エルビウム、ジルコニウムまたはそれらの組み合わせなどである金属層の堆積が含まれ、金属層をシリコンと反応させてシリサイドを形成する。本実施形態のシリサイド工程には、ニッケル、コバルト、白金、パラジウムまたはそれらの組み合わせなどを含む金属を使用する。金属層は、蒸着、スパッタ堆積、化学気相成長などの従来の堆積技術により形成する。
【００３３】
金属層を堆積する前に、ウェーハを洗浄して自然酸化物を除去することが望ましい。洗浄溶液には、フッ化水素酸、硫酸、過酸化水素、アンモニアハイドロオキサイドまたはそれらの組み合わせなどを使用することができる。シリサイド工程は、アニールにより金属層を形成し、選択的に露出されたシリコン領域（例えばソース／ドレイン領域１８０）とポリシリコン領域（例えばゲート電極１３５など）とを反応させてシリサイドを形成してもよい。好適な一実施形態において、金属層はニッケル、白金、パラジウムまたはコバルトを含み、シリサイド工程はニッケルシリサイド、白金シリサイド、パラジウムシリサイド、コバルトシリサイドをそれぞれ形成する。金属層の過剰な材料は、例えば硫酸、過酸化水素、アンモニアヒドロオキサイドなどの溶液で湿式浸漬（wet dip）法を行って除去する。
【００３４】
図５に示すように、シリサイド領域１９０は、ソース／ドレイン領域１８０（一部のソースおよびドレインの一部上にそれぞれ位置する第１のシリサイド領域および第２のシリサイド領域とも呼ぶ）上に形成され、誘電体ライナー１５０および延伸スペーサ１７０を越えるようにシリコン・オン・インシュレータ基板に沿ってゲートから離れる方向へ延伸される。延伸スペーサ１７０は、誘電体ライナー１５０とソース／ドレイン領域１８０の一部上に形成されたシリサイド領域１９０との間に形成される。トランジスタのチャネル領域１４５の長さは誘電体ライナー１５０の幅の範囲内で縮減され、ゲート近くのスペーサ１６０は比較的薄い。そのため、本実施形態のトランジスタはチャネル領域１４５が短いという長所がある。また、延伸スペーサ１７０はチャネル領域１４５とシリサイド領域１９０との間隔を制御して、上述のシリサイドスパイクが発生する可能性を減らすことができる。上述したように、例えばトランジスタのチャネル領域１４５内のストレイン効果（下で述べるコンタクトエッチングストップ層と関係する）が強化されるなど、トランジスタはその他の情況において利益を得ることができ、必要に応じて延伸スペーサ１７０を調整し、例えばトランジスタ内のシリサイドスパイクなどの悪い影響を減らすことができる。
【００３５】
もう一つの実施形態では、シリサイド領域１９０をソース／ドレイン領域１８０の一部上に形成した後に、トランジスタから延伸スペーサ１７０の全てか一部を除去する。延伸スペーサ１７０が定義され、チャネル領域１４５とシリサイド領域１９０との間隔が保持されると、延伸スペーサ１７０を残す必要がない。この場合、延伸スペーサ１７０は、例えばフッ化水素酸溶液で等方性ウェットエッチング工程を行って除去する。その他のエッチング液としては、一般にピラニア溶液と呼ばれる濃硫酸と過酸化水素との混合溶液を使用することもできる。また、リン酸および水からなるリン酸溶液を使用して延伸スペーサ１７０を除去してもよい。
【００３６】
図６は、本発明の一実施形態によるトランジスタ上にコンタクトエッチングストップ層１９４を形成したときの状態を示す断面図である。コンタクトエッチングストップ層１９４（一般には高応力膜で実施される）はトランジスタの一部上に形成され、方向〈１００〉へ沿って引っ張り圧力が形成される。コンタクトエッチングストップ層１９４は、窒化ケイ素またはその他の引っ張り圧力材料で、化学気相成長工程により形成される。この化学気相成長工程は、一般に知られて従来技術で使用されている減圧化学気相成長工程、瞬時熱化学気相成長工程、原子層化学気相成長工程またはプラズマエンハンスト化学蒸着工程などでもよい。
【００３７】
好適な一実施形態のコンタクトエッチングストップ層１９４は、ソース−ドレイン方向に沿って約５０メガパスカル〜約２．０ギガパスカルの間で引っ張り圧力を加える。コンタクトエッチングストップ層１９４の厚みは約３００〜１０００Åである。一実施形態のコンタクトエッチングストップ層１９４は、約１．２ギガパスカルの減圧化学気相成長工程により堆積された窒化ケイ素を含む。他の実施形態のコンタクトエッチングストップ層１９４は、約０．７ギガパスカルのプラズマエンハンスト化学蒸着工程により堆積された窒化ケイ素を含む。
【００３８】
ＰＭＯＳデバイスのコンタクトエッチングストップ層１９４は圧縮応力膜か無応力膜であり、ＮＭＯＳデバイスのコンタクトエッチングストップ層１９４は引っ張り圧力膜である。圧縮応力膜は、ソース−ドレイン方向でＰＭＯＳデバイスのチャネル領域内に圧縮歪みを発生させてホール移動度を向上させる。一般にコンタクトエッチングストップ層１９４は、チャネル領域１４５へ大きな影響を与えてチャネル領域１４５内のシリコン格子の間隔を変えるため、そこに歪みを導入することができる。そして、トランジスタのチャネル領域１４５へ導入した歪み効果により、キャリア移動度を改善してトランジスタの性能を向上させることができる。
【００３９】
図７は、本発明の一実施形態による層間誘電体層１９８を示す断面図である。層間誘電体層１９８はコンタクトエッチングストップ層１９４上に形成される。層間誘電体層１９８は一般に平坦化された表面を有し、化学気相成長などの堆積方法により形成された酸化ケイ素を含む。層間誘電体層１９８の厚みは約１５００〜８０００Åであるが、好適には約３０００〜４０００Åであることが望ましい。また好適な一実施形態において、層間誘電体層１９８は〈１００〉方向に沿って約０．１〜２．０ギガパスカルの引っ張り圧力を加える。その後、金属ラインおよび金属層の形成、ビアおよびプラグの形成、封止などの処理ステップを含む標準的な工程技術を使用してトランジスタの製造を完了する。
【００４０】
従って、容易に達成可能で定量化が可能な半導体デバイスおよびその製造方法を提供することができる。当該技術に習熟しているものなら分かるように、上述した半導体デバイスおよびその関連製造方法は単に説明のために提示したものであり、延伸スペーサを有するスリムスペーサを利用した半導体デバイスを提供することができる他の実施形態も本発明の範囲内に含まれるべきである。
【００４１】
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【図２】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【図３】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【図４】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【図５】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【図６】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【図７】本発明の一実施形態による半導体デバイスの形成を示す断面図である。
【符号の説明】
【００４３】
１１０  基板、１１５  埋め込み絶縁層、１２０  シリコン、１２５  シャロートレンチ分離領域、１３０  ゲート誘電体層、１３５  ゲート電極、１４０  低濃度ドレイン、１４５  チャネル領域、１５０  誘電体ライナー、１６０  スペーサ、１７０  延伸スペーサ、１８０  ソース／ドレイン領域、１９０  シリサイド領域、１９４  コンタクトエッチングストップ層、１９８  層間誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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