(57)【要約】 【課題】  トレンチ内にボイドが発生することを防止することができる半導体素子の製造方法を提供する。【解決手段】  ドライＯ２法（ドライ酸化）により、トレンチ１３の側面１３ａおよび底面１３ｂに犠牲酸化膜１４を形成する。続いて、フッ酸を含む薬液によって犠牲酸化膜１４をエッチングして除去し、トレンチ１３の側面１３ａおよび底面１３ｂを露出させる。犠牲酸化膜１４の形成およびエッチングにより、ドライエッチング時にトレンチ１３の内壁に発生した損傷層が除去される。続いて、シラン系ガスを用いたＣＶＤ法により、半導体層１１とは反対の導電型のシリコン等の半導体材料をトレンチ１３の側面１３ａおよび底面１３ｂにエピタキシャル成長させ、半導体層１５を形成する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層に、側面および底面の面方位が（１００）面となるトレンチを形成する第１の工程と、
ドライ酸化により、前記トレンチの前記側面および前記底面に酸化膜を形成する第２の工程と、
前記酸化膜を除去する第３の工程と、
前記トレンチの前記側面および前記底面に第２導電型の半導体をエピタキシャル成長させる第４の工程と、
を具備することを特徴とする半導体素子の製造方法。
【請求項２】
前記第１の工程において、前記トレンチを、アスペクト比が８〜１３となるように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第４の工程において、前記第２導電型の半導体を０．０５〜０．４μｍ／ｍｉｎの成長速度でエピタキシャル成長させることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１の工程において、前記トレンチの開口幅が０．５μｍ以上となるように前記トレンチを形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドリフト層においてトレンチを形成し、そのトレンチを埋め戻すことにより、ｐ型の半導体領域とｎ型の半導体領域とが交互に並んだスーパージャンクション構造等の構造を形成する半導体素子の製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表される半導体素子において、素子耐圧の向上とオン抵抗の低下との間にはトレードオフの関係がある。高い素子耐圧と低オン抵抗とを実現した構造として、以下に説明するスーパージャンクション（超接合）構造がある。図４は、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの断面構造を示している。このパワーＭＯＳＦＥＴのｎ−型ドリフト層２１の一方の表面にｎ＋型ドレイン層２２が形成され、このｎ＋型ドレイン層２２の表面にはドレイン電極２３が形成されている。
【０００３】
また、ｎ−型ドリフト層２１の他方の表面には、複数のｐ型ベース層２４が選択的に形成され、この各ｐ型ベース層２４の表面にはｎ＋型ソース層２５が選択的に形成されている。このｎ＋型ソース層２５およびｐ型ベース層２４の表面と、ｎ−型ドリフト層２１の表面領域を介して隣り合う他のｐ型ベース層２４およびｎ＋型ソース層２５の表面とを覆うようにゲート絶縁膜２６が形成され、このゲート絶縁膜２６上にゲート電極２７が形成されている。
【０００４】
また、隣り合って形成されたｎ＋型ソース層２５の表面と、これらに挟まれたｐ型ベース層２４の表面の領域上には、ソース電極２８が形成され、ゲート電極２７およびソース電極２８が交互に配置されている。さらに、ｎ−型ドリフト層２１の内部には、トレンチ構造を埋め戻すことにより形成されてｐ型ベース層２４に接続されたｐ型ドリフト層２９が形成されている。このように、ｐ型ドリフト層２９とｎ−型ドリフト層２１とが、ｎ−型ドリフト層２１の表面に沿って交互に繰り返すスーパージャンクション構造が形成されている。
【０００５】
上述したスーパージャンクション構造等の、トレンチ形成を含む工程によって形成される構造を有する半導体素子においては、以下の工程が実行される。すなわち、半導体基板にトレンチを形成し、トレンチ形成時に生じた欠陥領域を除去するためには犠牲酸化が一般的に知られているが、そのひとつの方法として、水素と酸素との反応により水蒸気を生成し、半導体と反応させるパイロジェニック法によって、トレンチの内部に犠牲酸化膜を形成する。続いて、この犠牲酸化膜を除去することにより欠陥領域を除去し、エピタキシャル成長によって半導体単結晶を成長させてトレンチを埋める。
【０００６】
しかし、アスペクト比が一定以上の大きさとなるトレンチを形成し、エピタキシャル成長によってトレンチを埋めようとしても、ボイドが発生し、トレンチが完全には埋まらないという問題があった。図５は、従来の製造方法によってトレンチを形成し、トレンチを埋めた後の断面構造を示している。ｐ型あるいはｎ型の半導体材料からなる半導体層３１の表面上には、トレンチ形成のためのエッチング時にエッチングマスクとなる酸化膜３２が形成されている。半導体層３１の内部には、トレンチ３３が形成され、トレンチ３３の内部は半導体層３１とは反対の導電型の半導体材料からなる半導体層３４が形成されている。
【０００７】
半導体層３４において、表面に近い領域にボイド３４ａが発生し、底面に近い領域にボイド３４ｂが発生している。これらのボイドは、エピタキシャル成長によって半導体層３４を形成する際に発生する。これらのボイドが発生すると、耐圧等の半導体素子の特性に悪影響を与える。ボイド３４ａは、半導体層３４の成長速度を下げることにより、発生を防止することができるが、ボイド３４ｂの発生を防止することはできなかった。
【０００８】
なお、特許文献１には、トレンチ構造を有する半導体装置およびその製造方法が記載されている。特許文献１によれば、単結晶シリコン基板に対してエッチング等によりトレンチを形成し、トレンチの内壁にアモルファスシリコン膜を形成する。続いて、シリコン基板を熱酸化し、その後、多結晶シリコンを堆積してトレンチを埋めることにより、ボイドの発生を防止して素子分離領域を作製することができる。
【０００９】
また、特許文献２〜特許文献４には、スーパージャンクション構造を有する半導体素子の製造方法が記載されている。特許文献２によれば、側壁が底部へ向かってすぼまるＶ字断面のトレンチをｎ型半導体基板に形成し、トレンチ内にｐ型半導体をエピタキシャル成長することにより、ボイドを発生することなくトレンチを埋めることができる。また、特許文献３によれば、トレンチの側壁を傾斜させ、原料ガスとしてジクロロシランを用いて、所定の温度かつ圧力でエピタキシャル成長を行うことにより、ボイドを発生することなくトレンチを埋めることができる。
【００１０】
また、特許文献４によれば、半導体基板の一部をマスクし、選択エピタキシャル成長により、高アスペクト比のトレンチ構造に相当する櫛型の断面形状の凹凸構造を形成し、続いて、選択エピタキシャル成長により、凹凸構造をエピタキシャル層で埋め込む。これにより、エピタキシャル成長時にトレンチの開口部がふさがってしまい、トレンチ内部に空間が残るという問題点を解決している。
【特許文献１】特開平８−７８４０３号公報
【特許文献２】特開２００４−１５８８３５号公報
【特許文献３】特開２００３−２２９５６９号公報
【特許文献４】特開２００２−２０３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述したように、従来の半導体素子の製造方法においては、エピタキシャル成長によってトレンチを埋める際に、トレンチの底面に近い領域でボイドが発生し、トレンチが完全に埋まらないという問題があった。
【００１２】
本発明は、上述した問題点に鑑みてなされたものであって、トレンチ内にボイドが発生することを防止することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１導電型の半導体層に、アスペクト比が８〜１３であり、かつ側面および底面の面方位が（１００）面となるトレンチを形成する第１の工程と、ドライ酸化により、前記トレンチの前記側面および前記底面に酸化膜を形成する第２の工程と、前記酸化膜を除去する第３の工程と、前記トレンチの前記側面および前記底面に第２導電型の半導体をエピタキシャル成長させる第４の工程とを具備することを特徴とする半導体素子の製造方法である。
【００１４】
請求項２に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記第１の工程において、前記トレンチを、アスペクト比が８〜１３となるように形成することを特徴とする。
【００１５】
請求項３に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記第４の工程において、前記第２導電型の半導体を０．０５〜０．４μｍ／ｍｉｎの成長速度でエピタキシャル成長させることを特徴とする。
【００１６】
請求項４に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記第１の工程において、前記トレンチの開口幅が０．５μｍ以上となるように前記トレンチを形成することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、トレンチ形成時に生じた欠陥領域を除去するための犠牲酸化膜をドライ酸化によって形成することにより、エピタキシャル成長によってトレンチを埋める工程において、ボイドが発生することを防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１および図２は、本発明の一実施形態による半導体素子の製造方法を示す断面図である。以下では、図１および図２を用いて、本実施形態による半導体素子の製造方法について説明する。まず、前処理として洗浄を行ったｐ型あるいはｎ型のシリコン等の半導体材料からなる半導体層１１の表面に酸化膜１２を形成する（図１（ａ））。半導体層１１は半導体基板であってもよいし、半導体基板上に堆積された半導体材料からなる層であってもよい。酸化膜１２は、トレンチパターンを形成する際のマスク材として機能する。酸化膜１２を形成する際には、高温の酸素雰囲気中で半導体層１１の表面を酸化することにより形成してもよいし、ＣＶＤ（Chemical Vapor Deposition）法によって、反応炉中でＳｉＯ２等を半導体層１１の表面に堆積させることにより形成してもよい。
【００１９】
続いて、酸化膜１２上にレジストを塗布し、写真および現像工程を経て、レジストをパターンニングする。反応性ガスによるドライエッチング、またはフッ酸を含む薬液によるウェットエッチングにより酸化膜１２をエッチングし、エッチング後、レジストを除去する（図１（ｂ））。この工程により、トレンチ形成用のマスクパターンが形成される。続いて、プラズマエッチング、反応性イオンエッチング等により半導体層１１をエッチングし、スーパージャンクション構造を構成するｐ型およびｎ型の半導体の繰り返し構造を形成するためのトレンチ１３を形成し、面方位が（１００）面となる側面１３ａおよび底面１３ｂを露出させる（図１（ｃ））。トレンチ１３の開口幅Ｗｔは０．５μｍ以上である。
【００２０】
続いて、ＣＤＥ（ケミカルドライエッチング）により、トレンチ１３の内壁をエッチングする（図１（ｄ））。この工程により、角張ったトレンチ１３の底部に丸みをもたせ、半導体素子の動作時の電界集中を緩和させると共に、内壁を滑らかにさせ、トレンチ形成時に生じた損傷層の一部を除去する。続いて、高温の酸素と半導体材料とを反応させて半導体材料の酸化物を生成するドライＯ２法（ドライ酸化）により、トレンチ１３の側面１３ａおよび底面１３ｂに犠牲酸化膜１４を形成する（図２（ａ））。
【００２１】
続いて、フッ酸を含む薬液によって犠牲酸化膜１４をエッチングして除去し、トレンチ１３の側面１３ａおよび底面１３ｂを露出させる（図２（ｂ））。犠牲酸化膜１４の形成およびエッチングにより、ドライエッチング時にトレンチ１３の内壁に発生した損傷層が除去される。続いて、シラン系ガスを用いたＣＶＤ法により、半導体層１１とは反対の導電型のシリコン等の半導体材料をトレンチ１３の側面１３ａおよび底面１３ｂにエピタキシャル成長させ、半導体層１５を形成する（図２（ｃ））。このとき、酸化膜１２は残されたままの状態であり、トレンチ１３以外の部分にはエピタキシャル成長しないようになっている。
【００２２】
図３は、半導体層１５のエピタキシャル成長の途中の状態におけるトレンチ１３の底面１３ｂ近傍の断面を示している。パイロジェニック法によって犠牲酸化膜１４を形成する工程を含む従来の場合には、半導体層１５のエピタキシャル成長において、面方位が（１００）面となるような側壁および底面からの成長が速く、図３（ｂ）のようにボイド１５ａが発生し、エピタキシャル成長を続けてもボイド１５ａが完全に埋まることはない。しかし、本実施形態のように、ドライＯ２法によって犠牲酸化膜１４を形成すると、半導体層１５のエピタキシャル成長時には、図３（ａ）に示されるように溝の形状がＶ字形状となり、エピタキシャル成長を続けるとＶ字形状の溝が狭まりながら、トレンチ１３の底面１３ｂ側から半導体層１１の表面側へ向かってトレンチ１３が徐々に埋まっていき、ボイドを発生することなくトレンチ１３を埋めることができる。
【００２３】
半導体層１５を形成する際のエピタキシャル成長の成長速度は、０．０５〜０．４μｍ／ｍｉｎであることが望ましい。成長速度が０．０５μｍ／ｍｉｎ未満となると、成長速度が遅すぎて半導体素子の量産に適さない。また、成長速度が０．４μｍ／ｍｉｎを超えると、パターン寸法に応じてエピタキシャル成長の成長速度が変化するマイクロローディング効果によって、実質的な成長速度を増加させることはできない。
【００２４】
トレンチ１３において、開口幅（Ｗｔ）と深さ（Ｄｔ）との比であるアスペクト比（＝Ｄｔ／Ｗｔ）は８以上であることが望ましい。パワーデバイスにおける通常の微細加工の下限においてはＷｔ＝０．５μｍであり、８０Ｖ以上の耐圧を得るためにはＤｔ≧４μｍとなるからである。また、本実施形態による半導体素子の製造方法においては、トレンチ１３のアスペクト比が１３となっても、良好な製造結果を得ることができる。
【００２５】
上述したように、本実施形態によれば、トレンチ形成時に生じた欠陥領域を除去するための犠牲酸化膜をドライ酸化によって形成することにより、エピタキシャル成長によってトレンチを埋める工程において、ボイドが発生することを防止することができる。本製造方法は、ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、およびダイオード等の半導体素子の製造に好適である。
【００２６】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図２】同実施形態による半導体素子の製造方法を示す断面図である。
【図３】同実施形態および従来の半導体素子の製造方法におけるトレンチの断面構造を示す断面図である。
【図４】従来の半導体素子の断面構造を示す断面図である。
【図５】従来のトレンチの断面構造を示す断面図である。
【符号の説明】
【００２８】
１１，１５，３１，３４・・・半導体層、１２，３２・・・酸化膜、１３，３３・・・トレンチ、１３ａ・・・側面、１３ｂ・・・底面、１４・・・犠牲酸化膜、２１・・・ｎ−型ドリフト層、２２・・・ｎ＋型ドレイン層、２３・・・ドレイン電極、２４・・・ｐ型ベース層、２５・・・ｎ＋型ソース層、２６・・・ゲート絶縁膜、２７・・・ゲート電極、２８・・・ソース電極、２９・・・ｐ型ドリフト層、３４ａ，３４ｂ・・・ボイド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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