(57)【要約】【課題】  半導体集積回路において、端子電極の後に積層され、素子の平坦化を担う金属層により、端子電極間のクロストークが生じる。【解決手段】  回路素子の近接配置される端子電極２０〜２４に対応して、平坦化金属層に電極領域タイル３０〜３４を生成する。当該タイルは、たかだか１つの端子電極にしか重ならないように定められる。当該タイル３０〜３４とパターンルールによって他のタイルが排除される排他領域とからなる電極領域レイアウト７０が得られる。この電極領域レイアウト７０に、標準タイル７２が二次元的に配列されたパターンを合成する。標準タイル７２は、電極領域レイアウト７２以外の部分に選択的に合成され、２つの端子電極に跨って配置されることが防止される。【選択図】        図７
2006032829.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に回路素子が形成され、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層を有する半導体装置において、
前記平坦化金属層には、互いに分離された金属パターンであるタイルが所定値以上の距離を置いて複数配置され、
前記タイルは、
前記端子電極に応じた位置に配置され、たかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルと、
所定の周期性に従って二次元配列される標準タイルと、
を含み、
前記標準タイルは、前記電極領域タイルによって他の前記タイルが排斥される領域以外の領域に選択的に形成されること、
を特徴とする半導体装置。
【請求項２】
半導体基板上に回路素子が形成され、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層を有する半導体装置において、
前記平坦化金属層には、互いに分離された金属パターンであるタイルが複数配置され、
前記タイルのレイアウトパターンは、所定値以上の寸法を有する標準タイルが二次元配列されたレイアウトの一部を電極領域レイアウトにより置き換えて得られるパターンを有し、
前記電極領域レイアウトは、互いに前記標準タイルの前記寸法よりも近接した前記端子電極の対である近接電極対を少なくとも１つ含んだ端子電極群に対応して設けられ、当該端子電極群のうちのたかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルを少なくとも１つ含み、当該電極領域タイルにより他の前記タイルが排斥される領域内に前記電極群が包含されること、
を特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記各タイルは、その周囲に他の前記タイルを排斥する所定広がりの排他領域を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数のタイルは、隣接する２つの前記タイル間の距離が所定の最小距離から所定の最大距離までとなるように配置され、
前記排他領域は、
個々の前記タイルから前記最小距離以内の固有排他領域を含み、隣接する２つの前記タイルが前記最大距離以内である場合にはそれぞれの前記固有排他領域に挟まれる間隙領域をさらに含むこと、
を特徴とする半導体装置。
【請求項５】
請求項２から請求項４に記載の半導体装置において、
前記近接電極対は、前記回路素子の互いに異なる端子に対応した前記端子電極からなることを特徴とする半導体装置。
【請求項６】
請求項２から請求項５のいずれか１つに記載の半導体装置において、
前記端子電極群は、前記近接電極対の連鎖によって互いに結びつけられた３つ以上の前記端子電極からなることを特徴とする半導体装置。
【請求項７】
半導体基板上に回路素子を形成し、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層が形成される半導体装置の設計方法であって、
前記平坦化金属層に、互いに分離された金属パターンであるタイルを所定値以上の距離を置いて複数配置するレイアウト設計において、
前記端子電極に応じた位置に、たかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルを配置する工程と、
所定形状の標準タイルを所定の周期性に従って二次元配列したパターンを、前記電極領域タイルによって他の前記タイルが排斥される領域以外の領域に選択的に重ね合わせる工程と、
を含むことを特徴とする設計方法。
【請求項８】
半導体基板上に回路素子を形成し、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層が形成される半導体装置の設計方法であって、
前記平坦化金属層に、互いに分離された金属パターンであるタイルを複数配置するレイアウト設計において、
前記端子電極に応じた位置に電極領域レイアウトを形成する工程と、
所定値以上の寸法を有する標準タイルが二次元配列されたレイアウトのうち前記電極領域レイアウトによって他の前記タイルが排斥される領域を除いた部分を、前記電極領域レイアウトに重ね合わせる工程と、
を含み、
前記電極領域レイアウトは、互いに前記標準タイルの前記寸法よりも近接した前記端子電極の対である近接電極対を少なくとも１つ含んだ端子電極群に対応して設けられ、当該端子電極群のうちのたかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルを少なくとも１つ含み、当該電極領域タイルにより他の前記タイルが排斥される領域内に前記電極群が包含されること、
を特徴とする設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の上に回路素子を形成した回路からなる半導体装置及びその設計方法に関し、特に、半導体装置の平坦化技術及び回路特性の改善に関する。
【背景技術】
【０００２】
半導体基板上に回路を集積する半導体装置（集積回路）においては、半導体基板に形成される不純物拡散領域や当該基板上に積層されるポリシリコン等によってトランジスタ、抵抗、キャパシタ等の回路素子が形成される。さらにその上に絶縁層を介して電極層が形成され、この電極層には基板上に形成された個々の回路素子の各端子に対応した電極（端子電極）がパターニングされる。ちなみに、回路素子の端子となる部分とその上部に配置される端子電極との垂直方向の電気的接続は、絶縁層に開けられたスルーホールを介したコンタクトを形成することにより実現される。
【０００３】
基板上に形成された回路素子を接続して回路を構成するために、端子電極間が配線により接続される。配線を形成する金属層（配線金属層）は、端子電極の上にさらに層間膜等を積層した後、蒸着処理等で形成され、これをパターニングして配線が形成される。ちなみに、端子電極と配線との垂直方向の電気的接続も、スルーホールを介したコンタクトを形成することにより実現される。
【０００４】
ここで、配線金属層のパターニングにおいては、エッチング等の処理により不要部分が除去される。その際、配線金属層の下地の凹凸が大きいと、例えば、窪み部分にて当該不要部分の除去が不十分となり、それに起因して配線間の短絡が生じやすくなる。そのため、配線金属層の下地の平坦化が図られる。
【０００５】
その平坦化技術の１つとして、端子電極と配線金属層との間に平坦化を目的とした金属層（平坦化金属層）を形成する方法がある。積層された平坦化金属層は、互いに独立した金属パターンであるタイルに分割される。すなわち、パターニングにより、平坦化金属層には、例えば矩形のタイルの二次元的な配列が形成される。なお、タイルの大きさ（例えば二次元配列の２つの配列方向に関する寸法）や隣接タイルとの間隔は、それぞれ予め定められた範囲内で設定されるが、例えば、下限はおおよそ１μｍ程度、上限は数μｍ程度に設定される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
レイアウト設計において、平坦化金属層におけるタイルの配置は、機械的に決定される。すなわち、例えば、設計者はマスク設計用ＣＡＤ（computer aided design）システムに対して、タイルのサイズ及び間隔、基準となるタイルの位置、及び、縦横各方向への繰り返し数を指定すれば、自動的に、タイルの二次元配列パターンが生成される。
【０００７】
ここで、上述のタイルのサイズに対して、回路素子の端子電極間の距離の方が小さくなることがある。そのため、１つのタイルが複数の端子電極の上にオーバーラップし、それら端子電極がタイルによって互いに容量結合されることが起こる。その結果、単純に寄生容量が増加するといった問題の他、当該端子電極に対応する端子間での信号のクロストークが発生し、信号のＳＮ比（Signal to Noise ratio）が低下したり回路の動作安定性が劣化するおそれがある等の問題がある。特に、端子に回路素子がバイポーラトランジスタのような高周波素子である場合にはクロストークに起因する問題が顕著になる。
【０００８】
本発明は上記問題点を解決することを目的とし、半導体装置の平坦化を実現しつつ、回路特性の改善が図られる半導体装置及びその設計方法を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板上に回路素子が形成され、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層を有するものであって、前記平坦化金属層には、互いに分離された金属パターンであるタイルが所定値以上の距離を置いて複数配置され、前記タイルが、前記端子電極に応じた位置に配置され、たかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルと、所定の周期性に従って二次元配列される標準タイルと、を含み、前記標準タイルが、前記電極領域タイルによって他の前記タイルが排斥される領域以外の領域に選択的に形成されるものである。
【００１０】
他の本発明に係る半導体装置は、半導体基板上に回路素子が形成され、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層を有するものであって、前記平坦化金属層には、互いに分離された金属パターンであるタイルが複数配置され、前記タイルのレイアウトパターンは、所定値以上の寸法を有する標準タイルが二次元配列されたレイアウトの一部を電極領域レイアウトにより置き換えて得られるパターンを有し、前記電極領域レイアウトは、互いに前記標準タイルの前記寸法よりも近接した前記端子電極の対である近接電極対を少なくとも１つ含んだ端子電極群に対応して設けられ、当該端子電極群のうちのたかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルを少なくとも１つ含み、当該電極領域タイルにより他の前記タイルが排斥される領域内に前記電極群が包含される。
【００１１】
別の本発明に係る半導体装置においては、前記各タイルが、その周囲に他の前記タイルを排斥する所定広がりの排他領域を有する。
【００１２】
また別の本発明に係る半導体装置においては、前記複数のタイルが、隣接する２つの前記タイル間の距離が所定の最小距離から所定の最大距離までとなるように配置され、前記排他領域が、個々の前記タイルから前記最小距離以内の固有排他領域を含み、隣接する２つの前記タイルが前記最大距離以内である場合にはそれぞれの前記固有排他領域に挟まれる間隙領域を含む。
【００１３】
また他の本発明に係る半導体装置においては、前記近接電極対が、前記回路素子の互いに異なる端子に対応した前記端子電極からなる。
【００１４】
さらに他の本発明に係る半導体装置においては、前記端子電極群が、前記近接電極対の連鎖によって互いに結びつけられた３つ以上の前記端子電極からなる。
【００１５】
本発明に係る半導体装置の設計方法は、半導体基板上に回路素子を形成し、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層が形成される半導体装置におけるものであって、前記平坦化金属層に、互いに分離された金属パターンであるタイルを所定値以上の距離を置いて複数配置するレイアウト設計において、前記端子電極に応じた位置に、たかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルを配置する工程と、所定形状の標準タイルを所定の周期性に従って二次元配列したパターンを、前記電極領域タイルによって他の前記タイルが排斥される領域以外の領域に選択的に重ね合わせる工程と、を含むものである。
【００１６】
他の本発明に係る半導体装置の設計方法は、半導体基板上に回路素子を形成し、当該回路素子の端子電極より上の層にその下地の凹凸を軽減する平坦化金属層が形成される半導体装置におけるものであって、前記平坦化金属層に、互いに分離された金属パターンであるタイルを複数配置するレイアウト設計において、前記端子電極に応じた位置に電極領域レイアウトを形成する工程と、所定値以上の寸法を有する標準タイルが二次元配列されたレイアウトのうち前記電極領域レイアウトによって他の前記タイルが排斥される領域を除いた部分を、前記電極領域レイアウトに重ね合わせる工程と、を含み、前記電極領域レイアウトは、互いに前記標準タイルの前記寸法よりも近接した前記端子電極の対である近接電極対を少なくとも１つ含んだ端子電極群に対応して設けられ、当該端子電極群のうちのたかだか１つの前記端子電極としか重なり合う部分を有さない電極領域タイルを少なくとも１つ含み、当該電極領域タイルにより他の前記タイルが排斥される領域内に前記電極群が包含される。
【発明の効果】
【００１７】
本発明によれば、端子電極に対応して電極領域タイルが配置される。電極領域タイルは、端子電極に重ならないか、重なるとしても１つの端子電極に対してのみであるので、これによって複数の端子電極が容量結合されることは問題とならない。一方、電極領域タイルを配置することで、その近傍に標準タイルをすることが制限されるので、標準タイルが端子電極にオーバーラップすることが防止される。すなわち、所定の周期性で二次元配置される標準タイルが、端子電極間を容量結合することが回避される。これにより、半導体装置の平坦化を実現しつつ、端子間でのクロストーク等が防止され、回路特性の改善が図られる。
【発明を実施するための最良の形態】
【００１８】
［実施形態１］
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１９】
本実施形態は、ｎｐｎ型バイポーラトランジスタが回路素子として半導体基板上に形成されたものである。図１は、当該トランジスタの模式的な平面図である。図２は、当該トランジスタの模式的な断面図であり、これは図１に示す一点鎖線ξに沿った垂直断面を示している。当該トランジスタはｐ型半導体基板２の主面に形成される。当該トランジスタは、素子分離領域４で囲まれる活性領域内にｎ型拡散層６が形成され、このｎ型拡散層６内にｐ型不純物が拡散されたｐ型拡散層８が形成される。ｐ型拡散層８内にはｎ型不純物が高濃度に導入されたｎ＋エミッタ拡散層１０が形成される。また、ｎ型拡散層６内にはｎ型不純物が高濃度に導入されたｎ＋コレクタ拡散層１２が形成される。なお、図２におけるＬＯＣＯＳ酸化膜１４及びｐ＋拡散層領域１６が素子分離領域４を構成する。
【００２０】
上述の活性領域の各拡散層が形成された後、基板表面にゲート酸化膜１８が形成される。ゲート酸化膜１８の上には第１メタル層が積層され、これをリソグラフィ技術によりパターニングして、エミッタ（Ｅ）、ベース（Ｂ）、コレクタ（Ｃ）に対応する端子電極（エミッタ電極２０、ベース電極２２、コレクタ電極２４）が形成される。エミッタ電極２０、ベース電極２２、コレクタ電極２４はそれぞれゲート酸化膜１８に設けられたコンタクト２６を介して、ｎ＋エミッタ拡散層１０、ｐ型拡散層８、ｎ＋コレクタ拡散層１２に接続される。
【００２１】
第１メタル層の上には絶縁層２８が積層され、その上に第２メタル層が積層される。この第２メタル層は、その下地となる層で生じた凹凸を平坦化する平坦化金属層である。蒸着処理等により形成された第２メタル層はリソグラフィ技術によりパターニングされ、複数の金属パターンが形成される。この金属パターンは、所定のパターンルールに従って、面内に敷き詰めるように配置されるので、以降、タイルと称する。タイルは、後述するように所定の周期性で二次元配列される標準タイルと、第１メタル層で形成される端子電極に応じた位置に配置される電極領域タイルとがあり、図２に示すタイル３０，３２，３４はエミッタ電極２０、ベース電極２２、コレクタ電極２４に応じて設けられた電極領域タイルである。
【００２２】
第２メタル層の上には、絶縁層３６を介して配線層３８が形成される。配線層３８は金属材で形成され、スルーホールを介して下層の端子電極に接続される。
【００２３】
次に電極領域タイルの配置について説明する。電極領域タイルは、端子電極の上に標準タイルがオーバーラップすることを阻止するために配置されるものである。電極領域タイルを配置すると、少なくとも当該電極領域タイルと一致する領域には標準タイルを配置することができなくなり、また、隣接タイル間を分離するために電極領域タイルの周囲に最低限設けられるギャップ領域にも標準タイルを配置することができなくなる。
【００２４】
後述するように、平坦化金属層のレイアウト設計においては、電極領域タイルとその周囲に生じる排他領域とからなるパターン（電極領域レイアウト）が作成され、この電極領域レイアウトが定義された部分以外の部分にだけ選択的に、標準タイルの二次元配列パターンが合成される。
【００２５】
上述の電極領域タイルの周囲のギャップ領域は、タイルを形成するパターンルールにより設定される。このパターンルールは、隣接するタイル間の距離（間隔）を所定範囲内とする旨の規則を含んでおり、当該規則が最低限のギャップを規定する。なお、当該パターンルールにおいて、タイルのサイズや間隔に関するルールは、標準タイルの配列方向に応じた互いに直交する２つの方向（縦方向、横方向と称する）についての寸法で定義できる。例えば、間隔についてのルールは、縦、横各方向について異なるものとすることもできるが、ここでは両方向に同一とし、間隔の範囲として設定される最小距離をｇＬ、最大距離をｇＨと表す。このパターンルールにより、電極領域タイルの各辺から縦、横方向それぞれについて距離ｇＬの範囲内が、他のタイルを配置することができない排他領域となる。
【００２６】
電極領域レイアウトを定めて標準タイルを排除する主な趣旨は、隣接する複数の端子電極に共通の標準タイルがオーバーラップすることによって、それら端子電極相互間に標準タイルとの容量結合を介したクロストーク等の悪影響が生じることを回避する点にある。
【００２７】
従って、各電極領域タイルは、複数の端子電極にオーバーラップするようには配置されない。つまり、１つの電極領域タイルは、たかだか１つの端子電極としかオーバーラップしないようにレイアウトが設計される。
【００２８】
また、標準タイルのサイズより近い距離で隣接した端子電極の対（近接電極対）を少なくとも１つ含んだ端子電極群に対応して、電極領域レイアウトが設定される。どのようなグループを１つの端子電極群と捉えるかは任意であるが、上述の趣旨からは、標準タイルのサイズより離れた２つの端子電極は基本的には同一の端子電極群に属する必要はない。一方、近接電極対の連鎖によって互いに結びつけられた３つ以上の端子電極は、同一の端子電極群として取り扱うことが好適であり、この場合には、その中に互いに標準タイルのサイズより離れた端子電極が含まれ得る。
【００２９】
なお、孤立して存在する端子電極、つまり、他のいずれの端子電極からも標準タイルのサイズ以上離れて単独で存在する端子電極は、標準タイルがオーバーラップしても上述のクロストーク等の問題は生じない。よって、この場合には、敢えて電極領域レイアウトを設定することによって標準タイルを排除しなくても構わない。
【００３０】
また、近接電極対を構成する端子電極同士が、配線で短絡されるものである場合や、同一の回路素子の同じ端子につながるものである場合があり、そのような場合には、当該近接電極対にオーバーラップする標準タイルを排除しなくても構わない。そのような場合であることは、例えば、回路の構成情報を利用することにより判断することが可能である。
【００３１】
図３は、電極領域タイルの配置例を示す模式的な平面図である。同図に示す２つの端子電極５０，５２は縦方向に関して標準パターンのサイズより近い距離に位置する近接電極対であるとする。これら端子電極５０，５２に共通の標準タイルがオーバーラップしないようにするには、それら両端子電極が電極領域タイルの排他領域内に包含されていれば十分である。
【００３２】
図３（ａ）（ｂ）は、端子電極５０，５２それぞれに対応して電極領域タイル５４，５６を配置する例である。図３（ａ）は、電極領域タイル５４，５６毎に生じる排他領域（固有排他領域）５４ａ，５６ａがつながる場合である。
【００３３】
一方、図３（ｂ）は、電極領域タイル５４，５６の固有排他領域５４ａ，５６ａが分離している場合である。この場合において、電極領域タイル５４，５６の距離ｄがパターンルールの最大距離ｇＨ以下であれば、それら電極領域タイル５４，５６の間に他のタイルを配置しなくても、パターンルールは満たされる。よって、ｄ≦ｇＨの場合には、固有排他領域５４ａ，５６ａに挟まれる間隙領域５８も排他領域として差し支えない。
【００３４】
なお、タイルのサイズに関して最小幅ＷＬがパターンルールとして設定されており、ＷＬ＞ｇＨ−２ｇＬである場合には、間隙領域５８へのタイルの配置はパターンルールによって禁則されるので、上述のように間隙領域５８を別段、排他領域としなくてもよい。
【００３５】
また、ｇＬが大きい場合には、図３（ｃ）に示すように、１つの電極領域タイル６０の固有排他領域６０ａ内に２つの端子電極５０，５２を包含するレイアウトとすることもできる。
【００３６】
図３に示した例は、端子電極が縦方向に並ぶものであったが、横方向に並ぶ場合も同様であり、その場合の図３（ａ）（ｂ）に相当するレイアウトでは、２つの電極領域タイルが横方向に並べて配置される。
【００３７】
端子電極群が１つの近接電極対のみからなる場合には、例えば、図３に示した電極領域タイル及びその排他領域からなる電極領域レイアウトを定めることができる。また、３つ以上の端子電極が近接配置される場合には、必要に応じて電極領域タイルを増やして電極領域レイアウトが設定される。
【００３８】
図４は、本実施形態に係るトランジスタの模式的な平面図であり、当該トランジスタに対応した電極領域レイアウトの一例を説明するために図１を簡略化したものである。図４には、素子分離領域４、端子電極（エミッタ電極２０、ベース電極２２、コレクタ電極２４）、及び電極領域タイル３０〜３４が示されている。エミッタ電極２０及びベース電極２２と、ベース電極２２及びコレクタ電極２４とはそれぞれ近接電極対を構成し、それら２つの近接電極対はベース電極２２を介して互いに連鎖している。端子電極が縦方向に並ぶことに対応して、矩形の電極領域タイル３０〜３４も縦方向に並べられる。この例では、電極領域レイアウトは素子分離領域４の内側境界線の形状に一致するように設計されている。つまり、電極領域タイル３０〜３４の素子分離領域４に対向する辺は、素子分離領域４の内側境界線との距離がｇＬとなる位置に置かれる。また、電極領域タイル３０，３４に挟まれる領域が全て排他領域となるように、電極領域タイル３２の位置及び縦方向のサイズ、電極領域タイル３０，３４それぞれの縦方向のサイズが定められる。また、その際、各電極領域タイル３０〜３４が２つの端子電極にオーバーラップしないように留意が払われている。
【００３９】
図５〜図７は、平坦化金属層のレイアウト設計方法の概略を説明するための、模式的な平面図であり、図５は、上述のトランジスタに対応する電極領域レイアウトの模式図、図６は、標準タイルの二次元配列を示す模式図、図７は、電極領域レイアウトと標準タイルの二次元配列とを合成して得られる平坦化金属層のレイアウトの模式図である。これらの図には、平坦化金属層を構成する第２メタル層のパターンに加えて、端子電極を構成する第１メタル層のパターンも示されている。電極領域レイアウト７０は第２メタル層のパターンとして電極領域タイル３０〜３４を有している。第１メタル層のパターン（端子電極２０〜２４）は点線で示している。また、ここでは、第２メタル層の標準タイル７２のパターンに一致させて、第１メタル層にもタイル７４が生成される例を示している。
【００４０】
図５に示す電極領域レイアウトは、第１メタル層のパターンの中から端子電極に対応するものを選択し、さらに上述の所定の条件を満たす近接電極対、端子電極群を特定して、それに対応する電極領域タイルのパターンを決定することにより生成される。この作業は、設計者がＣＡＤシステム上にて行うことができる。また、レイアウト情報や回路構成情報を用いてコンピュータにより当該作業を全自動で行うこともできるし、一部を自動化して設計者の作業を支援するようにもできる。例えば、設計者への支援として、コンタクトと重複を有する第１メタル層のパターンを端子電極の候補として抽出したり、近接電極対や端子電極群を抽出する作業をコンピュータで行うことが可能である。
【００４１】
図６に示す標準タイルの二次元配列のパターンは、基本的に自動生成可能である。すなわち、例えば、設計者はＣＡＤシステムに対して、標準タイルのサイズ及び間隔、基準となる標準タイルの位置、及び、縦横各方向への繰り返し数を指定すれば、自動的に、標準タイルの二次元配列パターンが生成される。
【００４２】
電極領域レイアウトと標準タイルの二次元配列のパターンとを合成して図７のレイアウトを生成する処理は、電極領域レイアウト以外の部分にだけ選択的に標準タイルの二次元配列のパターンを合成する処理である。例えば、電極領域レイアウトを生成し、当該電極領域レイアウトに排他的な属性を与えた上で、これに重ねて標準タイルの二次元配列のパターンを生成すればよい。また、標準タイルを単純に繰り返した二次元配列のパターンのうち、電極領域レイアウトの部分だけを置き換える処理を行ってもよい。
【００４３】
なお、本実施形態では、上述したように、第１メタル層には端子電極以外の部分に、平坦化を目的としてダミー電極が第２メタル層の標準タイルと同様に形成される。その第１メタル層のレイアウト生成も上述の第２メタル層と同様にして行い、端子電極及びその周囲の所定範囲に第１メタル層の標準タイルのパターンが配置されないようにすることができる。
【００４４】
また、上述の実施形態では回路素子としてｎｐｎ型バイポーラトランジスタを例に説明したが、ｐｎｐ型のトランジスタやＭＯＳトランジスタにも同様に適用することができる。
【００４５】
［実施形態２］
本実施形態は、半導体基板上に形成される回路素子がキャパシタである場合についてのものである。図８は、本実施形態に係るキャパシタのレイアウトを示す模式的な平面図である。一方、図９は、当該キャパシタの模式的な垂直断面図である。キャパシタは、半導体基板８０及びその表面のゲート酸化膜８２上に形成される。キャパシタは、絶縁層１００を介して積層された下部電極１０２、上部電極１０４で構成され、各電極１０２，１０４には端子電極１０６，１０８がコンタクト１１０を介して接続される。
【００４６】
端子電極１０６，１０８は絶縁層８４上の第１メタル層で形成され、第１メタル層の上には絶縁層１１２が積層され、その上に第２メタル層が積層される。この第２メタル層は、その下地となる層で生じた凹凸を平坦化する平坦化金属層である。蒸着処理等により形成された第２メタル層はリソグラフィ技術によりパターニングされ、複数のタイルが形成される。第２メタル層の上には絶縁層１１４が積層される。
【００４７】
キャパシタに対応する位置には、下部電極１０２の端子電極１０６上に位置するダミータイル１２０と、上部電極１０４の上に配置されるダミータイル１２２とが形成される。これらダミータイル１２０，１２２は上述した第１の実施形態での電極領域タイルに相当し、キャパシタ上に標準タイルの二次元配列のパターンが生成されることを阻止する。
【００４８】
図１０は、平坦化金属層のレイアウトを示す模式的な平面図である。キャパシタ上のダミータイル１２０，１２２によって禁則される領域を除いて、標準タイル１２４の二次元配列のパターンが生成される。
【００４９】
このようにダミータイル１２０，１２２を形成することで、標準タイル１２４が端子電極１０６，１０８の両方に跨って配置されることが防止され、キャパシタに意図しない寄生容量が生じることが回避される。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態に係るトランジスタの模式的な平面図である。
【図２】第１の実施形態に係るトランジスタの模式的な断面図である。
【図３】電極領域タイルの配置例を示す模式的な平面図である。
【図４】第１の実施形態に係るトランジスタの模式的な平面図である。
【図５】電極領域レイアウトの模式的な平面図である。
【図６】標準タイルの二次元配列を示す模式的な平面図である。
【図７】電極領域レイアウトと標準タイルの二次元配列とを合成して得られる平坦化金属層のレイアウトの模式図である。
【図８】第２の実施形態に係るキャパシタのレイアウトを示す模式的な平面図である。
【図９】第２の実施形態に係るキャパシタの模式的な垂直断面図である。
【図１０】平坦化金属層のレイアウトを示す模式的な平面図である。
【符号の説明】
【００５１】
２  ｐ型半導体基板、４  素子分離領域、６  ｎ型拡散層、８  ｐ型拡散層、１０  ｎ＋エミッタ拡散層、１２  ｎ＋コレクタ拡散層、１４  ＬＯＣＯＳ酸化膜、１６  ｐ＋拡散層領域、１８，８２  ゲート酸化膜、２０  エミッタ電極、２２  ベース電極、２４  コレクタ電極、２６，１１０  コンタクト、２８，３６，８４，１００，１１２，１１４  絶縁層、３０，３２，３４，５４，５６，６０  電極領域タイル、３８  配線層、５０，５２，１０６，１０８  端子電極、５４ａ，５６ａ，６０ａ  固有排他領域、５８  間隙領域、７０  電極領域レイアウト、７２，１２４  標準タイル、７４  タイル、８０  半導体基板、１０２  下部電極、１０４  上部電極、１２０，１２２  ダミータイル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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