(57)【要約】【課題】任意のテストパタンによるテストが可能なメモリテスト回路を提供する。【解決手段】単位メモリアレイがメモリセル（１０４）と比較器（１０５）とセンスアンプ（１０６）とを備えており、複数個のメモリアレイから成るメモリのテスト回路において、センスアンプの出力端子をゲート電極に接続すると共にソース又はドレイン電極の何れか一方をワイヤードオア接続したトランジスタ・アレイを含むメモリデータ可否判定手段（１０１，１０２，１０３）を備え、比較器は、メモリセルとセンスアンプの間に配置され、テストモード時に於いて、メモリセルの出力データと期待値とを比較した結果がセンスアンプの出力端子に出力されるように構成されている。【選択図】図１
2006066041.tif 000002
【特許請求の範囲】
【請求項１】
単位メモリアレイがメモリセルと比較器とセンスアンプとを備えており、複数個のメモリアレイから成るメモリのテスト回路であって、
前記センスアンプの出力端子をゲート電極に接続すると共にソース又はドレイン電極の何れか一方をワイヤードオア接続したトランジスタ・アレイを含むメモリデータ可否判定手段を備え、
前記比較器は、前記メモリセルとセンスアンプの間に配置され、テストモード時に於いて、前記メモリセルの出力データと期待値とを比較した結果が前記センスアンプの出力端子に出力されることを特徴とするメモリテスト回路。
【請求項２】
請求項１記載のメモリテスト回路において、
前記メモリセルは複数個のメモリセルを有するメモリセルアレイであり、
前記比較器は前記複数のメモリセルの個数に応じて複数設けられ、選択信号に応じて選択されたセルに蓄積されたデータについて前記比較動作を行うことを特徴とするメモリテスト回路。
【請求項３】
請求項１乃至２のいずれか１項に記載のメモリテスト回路において、
前記比較器は、前記期待値と前記メモリセルの出力データとの排他的論理和演算を行うと共に否定排他的論理和演算を行うＰＭＯＳトランジスタを含むことを特徴とするメモリテスト回路。
【請求項４】
請求項１乃至２のいずれか１項に記載のメモリテスト回路において、
前記比較器は、前記期待値と前記メモリセルの出力データとの排他的論理和演算を行うと共に否定排他的論理和演算を行うＮＭＯＳトランジスタを含むことを特徴とするメモリテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路における主にメモリテスト回路、特に読み出しデータと出力期待値とを照合する比較器の部分が簡略化された組み込み型メモリテスト回路に関する。
【背景技術】
【０００２】
【特許文献１】特開平６−２０４９５号公報
【０００３】
一般に、従来のメモリテスト回路としては、例えば、上記特許文献１に開示されたものがあり、この文献に開示された一般的な従来技術においては、図５に示すように、メモリ５０１に対して入力アドレス５０６、入力データ５０７を供給する入力パターン発生回路５０３と、出力期待値データ５０９を出力する出力期待値発生回路５０４と、出力期待値データ５０９とメモリ出力データ５０８とを比較する比較器回路５０５とを含む組み込み型メモリテスト回路５０２を備えている。
【０００４】
この組み込み型メモリテスト回路５０２においては、図６に示すように、被テストメモリ６０１の出力データ６０７の正誤を判定するのに、多数の論理一致ゲート（ＸＮＯＲゲート）６０２と論理積ゲート（ＡＮＤゲート）６０３とから構成される比較回路６０４により、メモリ６０１の出力データ６０７と、出力期待値データ６０５とを各ビット毎に比較検証していた。この検証結果は、出力判定結果信号６０６として得られる。
【０００５】
上記文献では、この一般的な従来技術に対し、図７に示すように、メモリの出力判定回路を簡単な構成（全出力の一致を判定する論理積ゲート７０３および論理和ゲート７０４と、上記ゲートの出力と出力期待値とを比較するＸＯＲゲート７０６から構成）にしたことで、半導体集積回路におけるメモリテスト回路の面積オーバヘッドを小さくしたメモリテスト回路を開示している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記構成の回路では、期待値との比較が全出力ビットの論理積あるいは論理和のみに制限されてしまい、メモリに書き込むデータは全ビット“０”、あるいは全ビット“１”の場合に限定されるので、任意のテストパタンでのテストができないという問題が有った。
【０００７】
本発明の課題は、任意のテストパタンによるテストが可能なメモリテスト回路を提供することである。
【課題を解決するための手段】
【０００８】
前記課題を解決する為に、本発明に係るメモリテスト回路は、単位メモリアレイがメモリセルと比較器とセンスアンプとを備えており、複数個のメモリアレイから成るメモリのテスト回路において、センスアンプの出力端子をゲート電極に接続すると共にソース又はドレイン電極の何れか一方をワイヤードオア接続したトランジスタ・アレイを含むメモリデータ可否判定手段を備え、比較器は、メモリセルとセンスアンプの間に配置され、テストモード時に於いて、メモリセルの出力データと期待値とを比較した結果がセンスアンプの出力端子に出力されるように構成されている。
【発明の効果】
【０００９】
本発明に係るメモリテスト回路では、比較器を各ビット毎に設けたことにより、任意のテストパタンによるメモリテストを行うことが可能となり、故障検出率を向上させることが出来る。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施の形態について、図面を用いて説明する。
【実施例１】
【００１１】
図１は、実施例１に於けるメモリテスト回路の構成を示すブロック図である。この回路は、入出力信号として、出力期待値信号ＣＭＰ［ｎ−１：０］とその反転信号ＣＭＰ＿Ｎ［ｎ−１：０］、動作モード切替信号ＴＥＳＴ＿Ｎ、比較判定結果信号ＣＭＰＯＵＴ、メモリ読み出しデータＤＯＵＴ［ｎ−１：０］を備え、ｎ個のメモリアレイ１００、ｎ個のＮＭＯＳトランジスタ１０１、プリチャージ素子１０２、２入力ＮＯＲゲート１０３、で構成される。メモリアレイ１００は、メモリセル１０４、比較器１０５、センスアンプ１０６、から構成される。
【００１２】
０ビット目のメモリアレイ１００に着目する。比較器１０５は、メモリセル１０４のビット線信号ＢＬ［０］とその相補的な反転信号ＢＬ＿Ｎ［０］、および、出力期待値信号ＣＭＰ［０］とその反転信号ＣＭＰ＿Ｎ［０］を入力し、ＢＬ［０］とＣＭＰ［０］の比較を行い（従ってまた、ＢＬ＿［０］とＣＭＰ＿Ｎ［０］の比較を行い）その結果である排他的論理和信号ＥＯＲ［０］と否定排他的論理和ＥＮＯＲ［０］を出力する。
【００１３】
比較器１０５は、４つのＰＭＯＳトランジスタにて構成される。２つのＰＭＯＳトランジスタ１０７と１０８は、ゲートに期待値信号ＣＭＰ［０］が接続され、前記信号ＢＬ［０］とＥＯＲ［０］、前記信号ＢＬ＿Ｎ［０］とＥＮＯＲ［０］、にそれぞれソースとドレインが接続される。また、残りの２つのＰＭＯＳトランジスタ１０９と１１０は、期待値信号の反転信号ＣＭＰ＿Ｎ［０］がゲートに接続され、前記信号ＢＬ［０］とＥＮＯＲ［０］、前記信号ＢＬ＿Ｎ［０］とＥＯＲ［０］、にそれぞれソースとドレインが接続される。
【００１４】
センスアンプ１０６は、前記信号ＥＯＲ［０］を増幅し、メモリ読み出しデータＤＯＵＴ［０］を出力する。
【００１５】
前記データＤＯＵＴ［０］にはプルダウン素子であるＮＭＯＳトランジスタ１０１が接続される。このＮＭＯＳトランジスタ１０１のドレインは、ビット”０”以外の他のビットのＮＭＯＳトランジスタ１０１のドレインにも接続されｎビットのデータが全てワイヤードオア接続され、さらに、プリチャージ素子１０２のドレイン、および、２入力ＮＯＲゲート１０３の一方の入力端子に接続されている。
【００１６】
２入力ＮＯＲゲート１０３の他方の入力端子には、動作モード切替信号ＴＥＳＴ＿Ｎが接続され、このゲートの出力が比較判定結果信号ＣＭＰＯＵＴとなる。  
【００１７】
以下、実施例１のテスト回路の動作について説明する。
【００１８】
図２は、実施例１のテスト回路における各入出力信号の関係を示した図である。この回路はメモリの読み出し動作として、テストモードと、通常動作の、二つの動作モードを持つ。テストモードはメモリに書き込んだ値が正常に読み出されるか否かをテストするモードで、通常動作時は単純にメモリの内容を読み出すモードである。
【００１９】
まず、テストモード時の動作について説明する。テストモード時は、動作モード切替信号ＴＥＳＴ＿Ｎを”０”に設定し、出力期待値信号ＣＭＰ［ｎ−１：０］とその反転信号ＣＭＰ＿Ｎ［ｎ−１：０］としては、メモリの出力ビットの期待値とその反転論理を、それぞれ入力する。０ビット目のメモリアレイ１００に於けるデータ”０”を保持しているメモリセル１０４にアクセスする場合について説明する。メモリセル１０４が正常にそのデータを保持できているかどうかをテストする為に、信号ＣＭＰ［０］には出力期待値として”０”（ＣＭＰ＿Ｎ［０］には”１”）が入力される。
【００２０】
読み出しが開始されると、”０”を保持しているメモリセル１０４によってビット線ＢＬ［０］とその相補的な反転信号ＢＬ＿Ｎ［０］は次第に電位差が生じ、ＢＬ［０］の電位はローレベル、ＢＬ＿Ｎ［０］はハイレベルの電位になる。期待値ＣＭＰ［０］は”０”なので、比較器１０５内のＰＭＯＳトランジスタ１０７と１０８がオン状態、ＰＭＯＳトランジスタ１０９と１１０はオフ状態であり、排他的論理和信号ＥＯＲ［０］にはＢＬ［０］のローレベルの電位が伝搬され、期待値と一致したことが示される。
【００２１】
一方、アクセスしたメモリセル１０４が何らかの原因によりデータ”１”を保持していた場合は、ビット線信号ＢＬ［０］がハイレベル、ＢＬ＿Ｎ［０］がローレベルになるため、前記信号ＥＯＲ［０］にはＢＬ［０］のハイレベルの電位が伝搬され、期待値と不一致であったことが示される。これ以外の論理に対しても同様で、比較器１０５は、前記信号ＥＯＲ［０］には排他的論理和を出力し、前記信号ＥＮＯＲ［０］には否定排他的論理和を出力するように動作する。
【００２２】
このように生成された信号ＥＯＲ［０］の電位はセンスアンプ１０６にて増幅され、期待値と一致した場合は”０”を、期待値と不一致の場合は”１”をＤＯＵＴ［０］に出力する。他のビットも同様の動作を行う。
【００２３】
２入力ＮＯＲゲート１０３の一方の入力には、ｎビット分のＮＭＯＳトランジスタ１０１のドレインノードがワイヤードオア接続されているが、このノードは読み出し開始前に予めプリチャージ素子１０２にてプルアップされている。前述の読み出し動作が完了し、全ビットが期待値と一致した場合、ｎ個のＮＭＯＳトランジスタ１０１は全てオフ状態となるので、ワイヤードオア接続部はプリチャージされたままとなり、２入力ＮＯＲゲート１０３は全ビットが一致したことを示す”０”を比較判定結果信号ＣＭＰＯＵＴに出力する。
【００２４】
一方、１ビットでも不一致があった場合は、その不一致ビットに対応したＮＭＯＳトランジスタ１０１がオン状態となるので、ワイヤードオア接続部はプルダウンされることになり、２入力ＮＯＲゲート１０３は不一致ビットが存在したことを示す”１”を比較判定結果信号ＣＭＰＯＵＴに出力する。
【００２５】
次に、通常動作時について説明する。通常動作時は、動作モード切替信号ＴＥＳＴ＿Ｎを”１”に設定し、出力期待値信号ＣＭＰ［ｎ−１：０］には全て”０”、その反転信号ＣＭＰ＿Ｎ［ｎ−１：０］は全て”１”が入力される。この入力条件により比較器１０５に於いてはＰＭＯＳトランジスタ１０７と１０８だけが常時オン状態なので、ビット線信号ＢＬ［０］とＢＬ＿Ｎ［０］の電位が直接、前記ＥＯＲ［０］とＥＮＯＲ［０］に伝搬されるだけとなり、単純にメモリのデータが読み出されることになる。
【００２６】
以上のように、実施例１によれば、４個のＰＭＯＳトランジスタで構成される比較器１０５を各ビット毎に設けたことにより、任意のテストパタン（Ｎ系やＮ2系など）を入力することができ、故障検出率を向上させることができる。
【００２７】
また、比較器１０５を各ビットのセンスアンプ前段に設置したことにより、ビット線の僅かな電位変動のまま比較結果を得ることができるので、消費電力を低減することができる。
【００２８】
さらに、出力の全ビットを比較判定する回路としては、各ビットの比較結果によって制御されるＮＭＯＳトランジスタ１０１をワイヤードオア接続したことにより、出力ビット数が増えてもそれを単純に並列接続するだけでよいので、回路規模は小さくなり面積的に小さく実現できる。
【００２９】
また、メモリの読み出し経路はテストモード時も通常動作時も基本的に同じなるので、いわゆるアクセス時間は等しくなり、実動作テストが可能となる。
【実施例２】
【００３０】
図３は、実施例２に於けるメモリテスト回路の構成を示すブロック図である。この回路は、第１の実施例で示した回路に対し、カラム選択アドレス信号ＣＯＬＵＭＮを追加し、このＣＯＬＵＭＮ信号に基づいて動作するデコーダ回路２０８と、このデコーダ回路の出力を受ける偶数側ビット線（例えば、ビット線ＢＬ０）用の比較器２０５と奇数側ビット線（例えば、ＢＬ１）用の比較器２０６から構成される。また、メモリセルアレイ２０４は複数（この実施例では２個）のメモリセルから構成される。
【００３１】
メモリアレイ２００に着目して実施例２の回路構成を説明する。偶数側ビット線用の比較器２０５は、デコーダ回路２０８から出力されるデコード信号ＣＭＰ０［０］とその反転信号ＣＭＰ０＿Ｎ［０］、メモリセルアレイ２０４の偶数側ビット線信号ＢＬ０［０］とその反転信号ＢＬ０＿Ｎ［０］を入力する。また、奇数側ビット線用の比較器２０６は、デコーダ回路２０８から出力されるデコード信号ＣＭＰ１［０］とその反転信号ＣＭＰ１＿Ｎ［０］、メモリセルアレイ２０４の奇数側用のビット線信号ＢＬ１［０］とその反転信号ＢＬ１＿Ｎ［０］を入力する。比較器２０５、２０６の出力はいずれも排他的論理和信号ＥＯＲ［０］と否定排他的論理和ＥＮＯＲ［０］に接続される。
【００３２】
以下、メモリアレイ２００に着目して動作を説明する。まず、カラム選択アドレス信号ＣＯＬＵＭＮに偶数側のビット線を選択する信号（例えば”０”）を入力した場合、デコーダ回路２０８は偶数側ビット線用の比較器２０５を活性化させ、奇数側ビット線用の比較器２０６を非活性化させる。具体的には、デコード信号ＣＭＰ０［０］とＣＭＰ０＿Ｎ［０］には出力期待値信号ＣＭＰ［０］とその反転信号ＣＭＰ＿Ｎ［０］がそれぞれそのまま出力され、デコード信号ＣＭＰ１［０］とＣＭＰ１＿Ｎ［０］はいずれも論理”１”が出力される。これにより、偶数側ビット線用の比較器２０５だけが活性化され、ビット線ＢＬ０［０］とその反転信号ＢＬ０＿Ｎ［０］の電位がセンスアンプ２０７に伝搬される。
【００３３】
実施例１の場合と同様に、テストモード時には出力期待値との比較判定結果が２入力ＮＯＲゲート２０３から出力され、通常動作時にはメモリ読み出しデータＤＯＵＴ［ｎ−１：０］が、それぞれ出力される。
【００３４】
一方、前記カラム選択アドレス信号ＣＯＬＵＭＮに奇数側のビット線を選択する信号（例えば”１”）を入力した場合は、偶数側ビット線用の比較器２０５は非活性化され、奇数側ビット線用の比較器２０６は活性化される。具体的には、デコード信号ＣＭＰ０［０］とＣＭＰ０＿Ｎ［０］には信号”１”が出力され、デコード信号ＣＭＰ１［０］とＣＭＰ１＿Ｎ［０］には出力期待値信号ＣＭＰ［１］とその反転信号ＣＭＰ＿Ｎ［１］がそれぞれそのまま出力される。これにより、奇数側ビット線用の比較器２０６が活性化され、ビット線ＢＬ１［０］とその反転信号ＢＬ１＿Ｎ［０］の電位がセンスアンプ２０７に伝搬される。
【００３５】
実施例１の場合と同様に、テストモード時には出力期待値との比較判定結果が２入力ＮＯＲゲート２０３から出力され、通常動作時にはメモリ読み出しデータＤＯＵＴ［ｎ−１：０］が、それぞれ出力される。  
【００３６】
以上説明したように、実施例２によれば、カラム選択アドレスに対する比較器を複数個設け、それをカラムデコーダにより選択することにより、大規模なメモリに対するメモリテスト回路が構成できる。
【００３７】
また、比較器自体がカラムセレクタとして動作するため、余分な追加回路が必要なくなり、高速動作が可能で、面積的にも小さく実現できる。
【００３８】
実施例１では、ＰＭＯＳトランジスタ１０７，１０８，１０９，１１０を使い比較器１０５を構成していたが、図４に示すようにＮＭＯＳトランジスタ３０７，３０８，３０９，３１０を使って比較器３０５を構成することもできる。この場合、実施例１に対して、出力期待値信号ＣＭＰ［ｎ−１：０］とその反転信号ＣＭＰ＿Ｎ［ｎ−１：０］は比較器３０５へ入れ替わって接続され、前記ＣＭＰ［ｎ−１：０］は前記ＮＭＯＳトランジスタ３０９，３１０のゲートへ、前記ＣＭＰ＿Ｎ［ｎ−１：０］は前記ＮＭＯＳトランジスタ３０７，３０８のゲートへ接続することになる。
【図面の簡単な説明】
【００３９】
【図１】実施例１に於けるメモリテスト回路の構成を示すブロック図である。
【図２】実施例１のテスト回路における入出力の関係を示す図である。
【図３】実施例２に於けるメモリテスト回路の構成を示すブロック図である。
【図４】実施例１の回路の変形例である。
【図５】従来技術の説明図である。
【図６】従来技術の説明図である。
【図７】従来技術の説明図である。
【符号の説明】
【００４０】
１００    メモリアレイ
１０１    ＮＭＯＳトランジスタ
１０２    プリチャージ素子
１０３    ２入力ＮＯＲゲート
１０４    メモリセル
１０５    比較回路
１０６    センスアンプ
１０７，１０８，１０９，１１０  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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