(57)【要約】  【課題】  光近接効果を主原因とするゲート長又はゲート幅のばらつきを抑制することによって、微細化プロセスにおいても高性能なＬＳＩを実現する。  【解決手段】  ゲート配線１０５は、Ｐ型不純物拡散領域１０１とＮ型不純物拡散領域１０２との間に、ゲート電極１０３及び１０４よりもゲート長方向の幅が大きいコンタクト部１０５ａを有している。また、ゲート配線１０５は、Ｐ型不純物拡散領域１０１を挟んでコンタクト部１０５ａと対称な形状を有するダミーコンタクト部１０５ｂを有すると共に、Ｎ型不純物拡散領域１０２を挟んでコンタクト部１０５ａと対称な形状を有するダミーコンタクト部１０５ｃを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された素子形成領域と、前記半導体基板に前記素子形成領域を囲むように形成された素子分離領域と、前記素子形成領域上に形成されたゲート電極と、前記素子形成領域の両側方の前記素子分離領域上に前記ゲート電極と接続するように形成されたゲート配線とを備えた半導体装置のレイアウト設計方法であって、
前記ゲート配線が、前記素子形成領域の一側方に前記ゲート電極よりもゲート長方向の寸法が大きい第１部分を有すると共に及び前記素子形成領域の他側方に前記ゲート電極よりもゲート長方向の寸法が大きい第２部分を有するように設計すると共に、前記第１部分と前記素子形成領域との間の距離と、前記第２部分と前記素子形成領域との間の距離とを互いに等しくなるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項２】
請求項１に記載の半導体装置のレイアウト設計方法において、
前記第１部分及び前記第２部分のそれぞれを同一形状に設計することを特徴とする半導体層装置のレイアウト設計方法。
【請求項３】
請求項１に記載の半導体装置のレイアウト設計方法において、
前記第１部分における前記素子形成領域との対向長と前記第２部分における前記素子形成領域との対向長とを同一に設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項４】
半導体基板に形成された素子形成領域と、前記半導体基板に前記素子形成領域を囲むように形成された素子分離領域と、前記素子形成領域上に形成された２本以上の偶数本のゲート電極と、前記素子形成領域の両側方の前記素子分離領域上に前記偶数本のゲート電極と接続するように形成された２本以上の偶数本のゲート配線とを備えた半導体装置のレイアウト設計方法であって、
前記偶数本のゲート配線のうちの半数のゲート配線が前記素子形成領域の一側方に、前記半数のゲート配線のそれぞれと接続されたゲート電極よりもゲート長方向の寸法が大きい第１部分を有すると共に、前記素子形成領域の他側方における前記半数のゲート配線のゲート長方向の寸法が、前記半数のゲート配線のそれぞれと接続されたゲート電極と等しくなるように設計し、
前記偶数本のゲート配線のうちの他の半数のゲート配線が前記素子形成領域の前記他側方に、前記他の半数のゲート配線のそれぞれと接続されたゲート電極よりもゲート長方向の寸法が大きい第２部分を有すると共に、前記素子形成領域の前記一側方における前記他の半数のゲート配線のゲート長方向の寸法が、前記他の半数のゲート配線のそれぞれと接続されたゲート電極と等しくなるように設計し、
前記半数のゲート配線のそれぞれの前記第１部分と前記素子形成領域との間の距離と、前記他の半数のゲート配線のそれぞれの前記第２部分と前記素子形成領域との間の距離とが互いに等しくなるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置のレイアウト設計方法において、
前記第１部分及び前記第２部分のそれぞれと前記素子形成領域との間の距離が、前記ゲート電極の側面に形成される絶縁性サイドウォールの厚さと、前記ゲート電極を形成するためのフォトマスクと前記素子形成領域を形成するためのフォトマスクとの間の重ね合わせズレの最大値との和以上になるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置のレイアウト設計方法において、
前記第１部分及び前記第２部分のそれぞれと前記素子形成領域との間の距離が、前記ゲート電極の側面に形成される絶縁性サイドウォールの厚さと、前記ゲート電極を形成するためのフォトマスクと前記素子形成領域を形成するためのフォトマスクとの間の重ね合わせズレの最大値と、前記ゲート電極を形成する際にゲートフレアリングの影響を受ける最大距離との和以上になるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体装置のレイアウト設計方法において、
前記第１部分及び前記第２部分のそれぞれと前記素子形成領域との間の距離が、前記ゲート電極の側面に形成される絶縁性サイドウォールの厚さから、前記ゲート電極を形成するためのフォトマスクと前記素子形成領域を形成するためのフォトマスクとの間の重ね合わせズレの最大値を差し引いた値以下になるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項８】
半導体基板に形成された素子形成領域と、前記半導体基板に前記素子形成領域を囲むように形成された素子分離領域と、前記素子形成領域上に形成された４本以上の偶数本のゲート電極と、前記素子形成領域の両側方の前記素子分離領域上に前記偶数本のゲート電極と接続するように形成された４本以上の偶数本のゲート配線とを備えた半導体装置のレイアウト設計方法であって、
前記偶数本のゲート配線のうち隣り合う一対のゲート配線が、前記素子形成領域の一側方において第１のブリッジ部によって互いに接続されると共に前記素子形成領域の他側方における前記一対のゲート配線のゲート長方向の寸法が、前記一対のゲート配線のそれぞれと接続されたゲート電極と等しくなるように設計し、
前記偶数本のゲート配線のうち隣り合う他の一対のゲート配線が、前記素子形成領域の他側方において第２のブリッジ部によって互いに接続されると共に、前記素子形成領域の前記一側方における前記他の半数のゲート配線のゲート長方向の寸法が、前記他の一対のゲート配線のそれぞれと接続されたゲート電極と等しくなるように設計し、
前記第１のブリッジ部と前記素子形成領域との間の距離と、前記第２のブリッジ部と前記素子形成領域との間の距離とを互いに等しくなるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項９】
半導体基板に形成された素子形成領域と、前記半導体基板に前記素子形成領域を囲むように形成された素子分離領域と、前記素子形成領域上に形成された複数本のゲート電極と、前記素子形成領域の両側方の前記素子分離領域上に前記複数本のゲート電極と接続するように形成された複数本のゲート配線とを備えた半導体装置のレイアウト設計方法であって、
前記複数本のゲート配線が、前記素子形成領域の一側方において第１のブリッジ部によって互いに接続されると共に前記素子形成領域の他側方において第２のブリッジ部によって互いに接続されるように設計し、
前記第１のブリッジ部と前記素子形成領域との間の距離と、前記第２のブリッジ部と前記素子形成領域との間の距離とを互いに等しくなるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項１０】
請求項８又は９に記載の半導体装置のレイアウト設計方法において、
前記第１のブリッジ部及び前記第２のブリッジ部のそれぞれと前記素子形成領域との間の距離が、前記ゲート電極の側面に形成される絶縁性サイドウォールの厚さと、前記ゲート電極を形成するためのフォトマスクと前記素子形成領域を形成するためのフォトマスクとの間の重ね合わせズレの最大値との和以上になるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項１１】
請求項８又は９に記載の半導体装置のレイアウト設計方法において、
前記第１のブリッジ部及び前記第２のブリッジ部のそれぞれと前記素子形成領域との間の距離が、前記ゲート電極の側面に形成される絶縁性サイドウォールの厚さと、前記ゲート電極を形成するためのフォトマスクと前記素子形成領域を形成するためのフォトマスクとの間の重ね合わせズレの最大値と、前記ゲート電極を形成する際のゲートフレアリングの影響を受ける最大距離との和以上になるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項１２】
請求項８又は９に記載の半導体装置のレイアウト設計方法において、
前記第１のブリッジ部及び前記第２のブリッジ部のそれぞれと前記素子形成領域との間の距離が、前記ゲート電極の側面に形成される絶縁性サイドウォールの厚さから、前記ゲート電極を形成するためのフォトマスクと前記素子形成領域を形成するためのフォトマスクとの間の重ね合わせズレの最大値を差し引いた値以下になるように設計することを特徴とする半導体装置のレイアウト設計方法。
【請求項１３】
半導体基板に形成された素子形成領域と、
前記半導体基板に前記素子形成領域を囲むように形成された素子分離領域と、
前記素子形成領域上に形成されたゲート電極と、
前記素子形成領域の両側方の前記素子分離領域上に前記ゲート電極と接続するように形成されたゲート配線とを備え、
前記ゲート配線は、前記素子形成領域の一側方に前記ゲート電極よりもゲート長方向の寸法が大きい第１部分を有すると共に及び前記素子形成領域の他側方に前記ゲート電極よりもゲート長方向の寸法が大きい第２部分を有しており、
前記第１部分と前記第２部分とは前記素子形成領域を挟んで対称な形状を有していることを特徴とする半導体装置。
【請求項１４】
第１のＮＭＯＳ領域と第１のＰＭＯＳ領域とを有する第１のＣＭＯＳトランジスタペアと、第２のＮＭＯＳ領域と第２のＰＭＯＳ領域とを有し且つ前記第１のＣＭＯＳトランジスタペアと配置向きが１８０°異なる第２のＣＭＯＳトランジスタペアとを並列に接続することによって１つの論理が構成されていることを特徴とする半導体装置。
【請求項１５】
クロックツリーを構成するトランジスタセルの配置向きが前記クロックツリーの階層毎に統一されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化されたトランジスタを有する半導体装置に関し、特に、半導体装置製造プロセスにおけるマスクの重ね合わせズレや光近接効果による寸法ばらつきに対する対策に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の設計における伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度又はプロセスに起因するばらつき等がある。また、ＬＳＩ設計においては全ての条件が最も悪い条件となった場合でもＬＳＩ動作が保障されなければならない。ここで、トランジスタのゲート長及びゲート幅は、トランジスタの動作を規定する重要な要素であり、ゲート長又はゲート幅のばらつきの影響はプロセス上のばらつきの中で非常に大きな割合を占めている。また、トランジスタの微細化の進展に伴い、ゲート長及びゲート幅は縮小化され、それらのばらつきも増大している。それにより、伝搬遅延時間のばらつきが増大して設計マージンが大きくなるために、高性能なＬＳＩを提供することが困難になっている。
【０００３】
一般に、半導体製造プロセスでは、レジスト塗布、露光及び現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行なうためのエッチング工程と、レジスト除去工程とを繰り返し行なうことにより、半導体基板上に集積回路が形成される。トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程及びレジスト除去工程が行なわれる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上の実パターン寸法との間の誤差が大きくなる。
【０００４】
このような問題を解決する技術として、位相シフトマスクを用いた超解像技術や、マスクに描かれた回路パターンを修正することにより光近接効果の影響を補正するＯＰＣ（Optical Proximity Correction）技術などがある。
【特許文献１】特開２００１−６８３９８号公報
【特許文献２】特開２００３−１５８１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、光近接効果は原理的に避けられないものであるため、超解像技術やＯＰＣ技術などの製造・プロセス技術だけによって光近接効果を回避することは困難であり、設計サイドから光近接効果フレンドリな半導体装置の構造が望まれている。
【０００６】
すなわち、本発明の目的は、光近接効果を主原因とするゲート長又はゲート幅のばらつきを抑制することによって、微細化プロセスにおいても高性能なＬＳＩを実現することができる半導体装置の構造及びレイアウト設計方法を提供することにある。
【課題を解決するための手段】
【０００７】
本願発明者らが、ゲート長がばらつく原因を検討したところ、ゲートコンタクトの径がゲート長よりも大きいため、ゲートコンタクトが形成されている部分のゲート配線のゲート長方向の寸法をゲート電極よりも大きく設計しなければならない必要性があることがゲート長がばらつく１つの原因となっていることを見出した。
【０００８】
図１２（ａ）〜（ｄ）は、ゲート配線におけるゲートコンタクト部分がゲート電極よりも太いことに起因してゲート長のばらつきが生じる様子の一例を示す図である。
【０００９】
図１２（ａ）は、トランジスタ構造を有する半導体装置のレイアウトの一例を示す図である。図１２（ａ）に示すように、半導体基板（図示省略）上に、それぞれ素子分離領域（図示省略）によって囲まれたＰ型不純物拡散領域１１及びＮ型不純物拡散領域１２が互いに隣り合うように形成されている。Ｐ型不純物拡散領域１１及びＮ型不純物拡散領域１２のそれぞれの上にはゲート電極１３及びゲート電極１４となる導電パターンが形成されていると共に、当該導電パターンは、各不純物拡散領域１１及び１２の両側方の素子分離領域上にも延びてゲート配線１５を構成している。すなわち、ゲート電極１３及びゲート電極１４はゲート配線１５を介して電気的に接続されている。Ｐ型不純物拡散領域１１上におけるゲート電極１３の両側方にはソース・ドレインコンタクト１６が配置されていると共にＮ型不純物拡散領域１２上におけるゲート電極１４の両側方にはソース・ドレインコンタクト１７が配置されている。ゲート配線１５は、Ｐ型不純物拡散領域１１とＮ型不純物拡散領域１２との間に、ゲート電極１３及び１４よりもゲート長方向の幅が大きいコンタクト部１５ａを有しており、該コンタクト部１５ａ上にゲートコンタクト１８が設けられている。
【００１０】
図１２（ａ）に示すレイアウトを持つ半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合、ゲート配線１５におけるコンタクト部１５ａとそれ以外の部分との間における幅の変化に起因して、図１２（ｂ）に示すように、光近接効果によるゲートフレアリングが発生する。このゲートフレアリングが不純物拡散領域上のゲート電極まで達すると、不純物拡散領域端部のゲート長が太くなるため、電気特性が変化する。具体的には、図１２（ｂ）に示すように、コンタクト部１５ａ近傍のゲート配線１５に生じたゲートフレアリングは、Ｐ型不純物拡散領域１１及びＮ型不純物拡散領域１２のそれぞれにおけるコンタクト部１５ａの近傍領域上のゲート電極１３及びゲート電極１４まで達している。
【００１１】
図１２（ｃ）は、図１２（ａ）に示すレイアウトを持つ半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合において前記フォトリソグラフィー工程でＧＡ（ゲート電極）／ＯＤ（不純物拡散領域）のフォトマスク重ね合わせズレが生じた場合の様子を示している。この場合、図１２（ｃ）に示すように、ゲート長が大きく変化する。具体的には、図１２（ｃ）に示すように、Ｎ型不純物拡散領域１２上のゲート電極１４のゲート長が大きく変化している。
【００１２】
図１２（ｄ）は、図１２（ａ）に示すレイアウトを１８０°回転させたレイアウトを持つ半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合において前記フォトリソグラフィー工程でＧＡ／ＯＤのフォトマスク重ね合わせズレが生じた場合の様子を示している。この場合も、図１２（ｄ）に示すように、ゲート長が大きく変化する。具体的には、図１２（ｄ）に示すように、Ｐ型不純物拡散領域１１上のゲート電極１３のゲート長が大きく変化している。また、図１２（ｃ）及び（ｄ）から、トランジスタ配置向き（チャネルを流れる電流の向き・・・例えば図１２（ｃ）に示す向きを基準（０°）とした場合には図１２（ｄ）に示す向きは１８０°となる）が０°の場合と１８０°の場合とで、各不純物拡散領域上のゲート長が大きく変わってしまっていることが確認できる。すなわち、トランジスタ配置向きによってトランジスタの電気特性が大きく変化してしまうことは明確である。
【００１３】
また、図１２（ｃ）及び（ｄ）に示すように、ＧＡ／ＯＤのフォトマスク重ね合わせズレとゲートフレアリングとが発生した場合には、トランジスタのゲート長が変化するだけではなく実効ゲート幅も変化し、その変化の度合いはトランジスタ配置向きに依存する。
【００１４】
このように、トランジスタ配置向きに依存してトランジスタの電気特性が変動すると、プロセス上のばらつきが大きくなると共にＬＳＩのクロックスキュー等も大きくなるため、微細化が進んでもＬＳＩチップの性能を向上させることが難しくなる。
【００１５】
以上の知見に基づき、本願発明者らは、不純物拡散領域つまり素子形成領域の両側方に形成されるゲート配線のゲートコンタクト部を素子形成領域を挟んで対称にレイアウトするという発明を想到した。
【００１６】
すなわち、本発明によると、ゲート配線におけるゲート長方向の寸法がゲート電極よりも大きい部分が素子形成領域を挟んで対称にレイアウトされている。このため、ゲートフレアリングやＧＡ／ＯＤのフォトマスク重ね合わせズレが生じた場合にも、トランジスタ配置向きが１８０°異なるトランジスタ同士の間でゲート電極の形状を等しくすることができる。従って、トランジスタの電気特性のばらつきを抑制することができる。
【発明の効果】
【００１７】
本発明によると、光近接効果等を原因とするゲート長及びゲート幅のばらつきを抑制することができるため、トランジスタの電気特性のばらつきを抑制することができるので、微細化プロセスにおいても高性能なＬＳＩを実現することができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００１９】
図１（ａ）は、第１の実施形態に係る半導体装置の設計形状を示す平面図であり、図１（ｂ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造後の形状を示す平面図である。
【００２０】
図１（ａ）に示すように、半導体基板（図示省略）上に、それぞれＳＴＩ（Shallow Trench Isolation）などからなる素子分離領域（図示省略）によって囲まれたＰ型不純物拡散領域１０１及びＮ型不純物拡散領域１０２が互いに隣り合うように形成されている。Ｐ型不純物拡散領域１０１及びＮ型不純物拡散領域１０２のそれぞれの上にはゲート電極１０３及びゲート電極１０４となる導電パターン（例えばゲートポリシリコン膜）が形成されていると共に、当該導電パターンは、各不純物拡散領域１０１及び１０２の両側方の素子分離領域上にも延びてゲート配線１０５を構成している。ここで、ゲート電極１０３とＰ型不純物拡散領域１０１とによって、ゲート幅Ｗ１及びゲート長ＬのＰ型トランジスタが構成されると共に、ゲート電極１０４とＮ型不純物拡散領域１０２とによって、ゲート幅Ｗ２及びゲート長ＬのＮ型トランジスタが構成される。また、ゲート電極１０３及びゲート電極１０４はゲート配線１０５を介して電気的に接続されている。
【００２１】
また、図１（ａ）に示すように、Ｐ型不純物拡散領域１０１上におけるゲート電極１０３の両側方にはソース・ドレインコンタクト１０６が配置されていると共にＮ型不純物拡散領域１０２上におけるゲート電極１０４の両側方にはソース・ドレインコンタクト１０７が配置されている。ゲート配線１０５は、Ｐ型不純物拡散領域１０１とＮ型不純物拡散領域１０２との間に、ゲート電極１０３及び１０４よりもゲート長方向の幅が大きいコンタクト部１０５ａを有しており、該コンタクト部１０５ａ上に、上層配線との接続のためのゲートコンタクト１０８が設けられている。
【００２２】
ここで、図１（ａ）に示すように、本実施形態の半導体装置の設計形状の特徴は、ゲート配線１０５が、Ｐ型不純物拡散領域１０１を挟んでコンタクト部１０５ａと対称な形状を有するダミーコンタクト部１０５ｂを有すると共に、Ｎ型不純物拡散領域１０２を挟んでコンタクト部１０５ａと対称な形状を有するダミーコンタクト部１０５ｃを有することである。すなわち、ゲート配線１０５におけるゲート電極１０３及び１０４よりもゲート長方向寸法が大きい部分は、各不純物拡散領域１０１及び１０２のそれぞれの両側方の素子分離領域上において互いに同一の形状を有するように設計されている。また、コンタクト部１０５ａとＰ型不純物拡散領域１０１との間の距離、及びダミーコンタクト部１０５ｂとＰ型不純物拡散領域１０１との間の距離は共にＤ１と等しく、コンタクト部１０５ａとＮ型不純物拡散領域１０２との間の距離、及びダミーコンタクト部１０５ｃとＮ型不純物拡散領域１０２との間の距離は共にＤ２と等しい。
【００２３】
図１（ｂ）は、図１（ａ）に示す設計形状を有する半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【００２４】
図１（ｂ）に示すように、半導体基板上に形成されたゲートポリシリコン膜のパターン形状は設計形状とは大きく異なっている。すなわち、各不純物拡散領域１０１及び１０２のそれぞれの上に形成されたゲート電極１０３及び１０４のゲート長方向の寸法は、ゲート幅方向に亘って均一にはならず、各不純物拡散領域１０１及び１０２の端部に近づくに従って大きくなる。尚、図１（ｂ）に示す製造後の形状においても、コンタクト部１０５ａとダミーコンタクト部１０５ｂとはＰ型不純物拡散領域１０１を挟んで対称な形状を有していると共に、コンタクト部１０５ａとダミーコンタクト部１０５ｃとはＮ型不純物拡散領域１０２を挟んで対称な形状を有している。
【００２５】
図１（ｃ）は、図１（ａ）に示す設計形状を有する半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合において前記フォトリソグラフィー工程でフォトマスクの重ね合わせズレが発生した後にそのまま前記エッチング工程及びレジスト除去工程を実施した場合における、半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【００２６】
図１（ｄ）は、図１（ａ）に示す設計形状を１８０°回転させた設計形状を有する半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合において前記フォトリソグラフィー工程でフォトマスクの重ね合わせズレが発生した後にそのまま前記エッチング工程及びレジスト除去工程を実施した場合における、半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【００２７】
図１（ｃ）及び図１（ｄ）に示すように、フォトリソグラフィー工程でフォトマスクの重ね合わせズレが発生したとしても、各不純物拡散領域１０１及び１０２上のゲート電極１０３及び１０４の形状は、図１（ｃ）に示すトランジスタ配置向き（＝０°）でも図１（ｄ）に示すトランジスタ配置向き（＝１８０°）でも等しい。
【００２８】
本実施形態によると、ゲート配線１０５におけるゲート長方向の寸法がゲート電極１０３及び１０４よりも大きい部分が各不純物拡散領域１０１及び１０２を挟んで対称にレイアウトされている。このため、ゲートフレアリングやＧＡ／ＯＤのフォトマスク重ね合わせズレが生じた場合にも、トランジスタ配置向きが例えば１８０°異なるトランジスタ同士の間であっても各不純物拡散領域１０１及び１０２上のゲート電極１０３及び１０４の形状を等しくすることができる。従って、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが生じた場合にも、トランジスタ配置向きに依存せず、トランジスタ間に電気特性のばらつきが発生することを防止することができる。
【００２９】
尚、上述の効果は、トランジスタ配置向きが１８０°異なる場合のみならず、９０°又は２７０°異なる場合にも得られるものである。
【００３０】
また、本実施形態において、コンタクト部１０５ａ及びダミーコンタクト部１０５ｂがＰ型不純物拡散領域１０１を挟んで対称な形状を有し且つコンタクト部１０５ａ及びダミーコンタクト部１０５ｃがＮ型不純物拡散領域１０２を挟んで対称な形状を有するようにレイアウトした。しかし、これに代えて、コンタクト部１０５ａにおけるＰ型不純物拡散領域１０１との対向長とダミーコンタクト部１０５ｂにおけるＰ型不純物拡散領域１０１との対向長とが等しく、且つコンタクト部１０５ａにおけるＮ型不純物拡散領域１０２との対向長とダミーコンタクト部１０５ｃにおけるＮ型不純物拡散領域１０２との対向長とが等しくなるようにレイアウトしても同様の効果が得られる。
【００３１】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００３２】
図２（ａ）は、第１の実施形態の第１変形例に係る半導体装置の設計形状を示す平面図であり、図２（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の製造後の形状を示す平面図である。
【００３３】
図２（ａ）に示すように、半導体基板（図示省略）上に、それぞれＳＴＩなどからなる素子分離領域（図示省略）によって囲まれたＰ型不純物拡散領域２０１及びＮ型不純物拡散領域２０２が互いに隣り合うように形成されている。Ｐ型不純物拡散領域２０１及びＮ型不純物拡散領域２０２のそれぞれの上にはゲート電極２０３及びゲート電極２０４となる第１の導電パターン（例えばゲートポリシリコン膜）並びにゲート電極２０６及びゲート電極２０７となる第２の導電パターン（例えばゲートポリシリコン膜）が形成されていると共に、当該第１の導電パターン及び第２の導電パターンは、各不純物拡散領域２０１及び２０２の両側方の素子分離領域上にも延びてゲート配線２０５及びゲート配線２０８を構成している。すなわち、ゲート電極２０３及びゲート電極２０４はゲート配線２０５を介して電気的に接続されていると共に、ゲート電極２０６及びゲート電極２０７はゲート配線２０８を介して電気的に接続されている。Ｐ型不純物拡散領域２０１上におけるゲート電極２０３及び２０６の側方には複数のソース・ドレインコンタクト２０９が配置されていると共にＮ型不純物拡散領域２０２上におけるゲート電極２０４及び２０７の側方には複数のソース・ドレインコンタクト２１０が配置されている。
【００３４】
尚、本変形例の半導体装置においては、各不純物拡散領域２０１及び２０２上においてゲート長及びゲート幅の等しい隣り合う２本のゲート電極によって１つのトランジスタを構成する。従って、各不純物拡散領域２０１及び２０２上に４本以上の偶数本のゲート電極が設けられる場合には、トランジスタを並列化させた構造となる。
【００３５】
また、図２（ａ）に示すように、ゲート配線２０５は、Ｐ型不純物拡散領域２０１とＮ型不純物拡散領域２０２との間に、ゲート電極２０３及び２０４よりもゲート長方向の幅が大きいコンタクト部２０５ａを有しており、該コンタクト部２０５ａ上に、上層配線との接続のためのゲートコンタクト２１１が設けられている。尚、Ｎ型不純物拡散領域２０２が設けられていないＰ型不純物拡散領域２０１の側方及びＰ型不純物拡散領域２０１が設けられていないＮ型不純物拡散領域２０２の側方のそれぞれに形成されたゲート配線２０５のゲート長方向の寸法はゲート電極２０３及び２０４と同等である。
【００３６】
また、図２（ａ）に示すように、ゲート配線２０８は、Ｎ型不純物拡散領域２０２が設けられていないＰ型不純物拡散領域２０１の側方にゲート電極２０６及び２０７よりもゲート長方向の幅が大きいコンタクト部２０８ａを有すると共にＰ型不純物拡散領域２０１が設けられていないＮ型不純物拡散領域２０２の側方にゲート電極２０６及び２０７よりもゲート長方向の幅が大きいコンタクト部２０８ｂを有する。また、当該コンタクト部２０８ａ及び２０８ｂのそれぞれの上に、上層配線との接続のためのゲートコンタクト２１２及び２１３が設けられている。尚、Ｐ型不純物拡散領域２０１とＮ型不純物拡散領域２０２との間に形成されたゲート配線２０８のゲート長方向の寸法はゲート電極２０６及び２０７と同等である。
【００３７】
ここで、図２（ａ）に示すように、本変形例の半導体装置の設計形状の特徴は、コンタクト部２０５ａとＰ型不純物拡散領域２０１との間の距離、及びコンタクト部２０８ａとＰ型不純物拡散領域２０１との間の距離は共にＤＰ２と等しく、コンタクト部２０５ａとＮ型不純物拡散領域２０２との間の距離、及びコンタクト部２０８ｂとＮ型不純物拡散領域２０２との間の距離は共にＤＮ２と等しいことである。
【００３８】
図２（ｂ）は、図２（ａ）に示す設計形状を有する半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【００３９】
図２（ｂ）に示すように、Ｐ型不純物拡散領域２０１上のゲート電極２０３及びゲート電極２０６のそれぞれの形状は、向きは１８０°回転しているが、Ｎ型不純物拡散領域２０２上のゲート電極２０４及びゲート電極２０７のそれぞれの形状と同一になっている。
【００４０】
また、図示は省略しているが、本変形例によると、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生した場合においても、Ｐ型不純物拡散領域２０１上のゲート電極２０３及びゲート電極２０６のそれぞれの形状は、向きを１８０°回転させると、Ｎ型不純物拡散領域２０２上のゲート電極２０６及びゲート電極２０７のいずれかの形状と同一になるため、トランジスタ間に特性の差異が生じない。また、当該効果は図２（ａ）に示す設計形状とトランジスタ配置向きが１８０°異なる設計形状を有するトランジスタについても得られる。
【００４１】
以上のように、本変形例によると、第１の実施形態と同様に、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが生じた場合にも、トランジスタ配置向きに依存せず、トランジスタ間に電気特性のばらつきが発生することを防止することができる。
【００４２】
尚、上述の効果は、図２（ａ）に示す設計形状とトランジスタ配置向きが１８０°異なる設計形状を有するトランジスタのみならず、図２（ａ）に示す設計形状とトランジスタ配置向きが９０°又は２７０°異なる設計形状を有するトランジスタについても得られるものである。
【００４３】
また、本実施形態において、２本のゲート配線が不純物拡散領域上つまり素子形成領域上に設けられる場合を対象としたが、これに代えて、４本以上の偶数本のゲート配線が素子形成領域上に設けられる場合を対象としてもよい。この場合、偶数本のゲート配線のうちの半数のゲート配線が、素子形成領域の一側方に、ゲート電極よりもゲート長方向の寸法が大きい第１部分を有し且つ素子形成領域の他側方における前記半数のゲート配線のゲート長方向の寸法がゲート電極と等しくなるように設計する。また、偶数本のゲート配線のうちの他の半数のゲート配線が、素子形成領域の他側方に、ゲート電極よりもゲート長方向の寸法が大きい第２部分を有し且つ素子形成領域の他側方における他の半数のゲート配線のゲート長方向の寸法がゲート電極と等しくなるように設計する。さらに、前記半数のゲート配線のそれぞれの第１部分と素子形成領域との間の距離と、前記他の半数のゲート配線のそれぞれの第２部分と素子形成領域との間の距離とが互いに等しくなるように設計する。
【００４４】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００４５】
図３（ａ）は、第１の実施形態の第２変形例に係る半導体装置の設計形状を示す平面図であり、図３（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の製造後の形状を示す平面図である。
【００４６】
図３（ａ）に示すように、半導体基板（図示省略）上に、それぞれＳＴＩなどからなる素子分離領域（図示省略）によって囲まれたＰ型不純物拡散領域３０１及びＮ型不純物拡散領域３０２が互いに隣り合うように形成されている。
【００４７】
Ｐ型不純物拡散領域３０１及びＮ型不純物拡散領域３０２のそれぞれの上にはゲート電極３０３及びゲート電極３０４となる第１の導電パターン（例えばゲートポリシリコン膜）並びにゲート電極３０６及びゲート電極３０７となる第２の導電パターン（例えばゲートポリシリコン膜）が互いに隣り合うように形成されている。また、当該第１の導電パターン及び第２の導電パターンは、各不純物拡散領域３０１及び３０２の両側方の素子分離領域上にも延びてゲート配線３０５及びゲート配線３０８を構成している。すなわち、ゲート電極３０３及びゲート電極３０４はゲート配線３０５を介して電気的に接続されていると共に、ゲート電極３０６及びゲート電極３０７はゲート配線３０８を介して電気的に接続されている。また、互いに隣り合うゲート配線３０５とゲート配線３０８とは、Ｐ型不純物拡散領域３０１とＮ型不純物拡散領域３０２との間において第１のブリッジ部３０９によって接続されている。尚、Ｎ型不純物拡散領域３０２が設けられていないＰ型不純物拡散領域３０１の側方及びＰ型不純物拡散領域３０１が設けられていないＮ型不純物拡散領域３０２の側方のそれぞれに形成されたゲート配線３０５のゲート長方向の寸法はゲート電極３０３及び３０４と同等であると共に、Ｎ型不純物拡散領域３０２が設けられていないＰ型不純物拡散領域３０１の側方及びＰ型不純物拡散領域３０１が設けられていないＮ型不純物拡散領域３０２の側方のそれぞれに形成されたゲート配線３０８のゲート長方向の寸法はゲート電極３０６及び３０７と同等である。
【００４８】
また、Ｐ型不純物拡散領域３０１及びＮ型不純物拡散領域３０２のそれぞれの上にはゲート電極３１０及びゲート電極３１１となる第３の導電パターン（例えばゲートポリシリコン膜）並びにゲート電極３１３及びゲート電極３１４となる第４の導電パターン（例えばゲートポリシリコン膜）が互いに隣り合うように形成されている。また、当該第３の導電パターン及び第４の導電パターンは、各不純物拡散領域３０１及び３０２の両側方の素子分離領域上にも延びてゲート配線３１２及びゲート配線３１５を構成している。すなわち、ゲート電極３１０及びゲート電極３１１はゲート配線３１２を介して電気的に接続されていると共に、ゲート電極３１３及びゲート電極３１４はゲート配線３１５を介して電気的に接続されている。また、互いに隣り合うゲート配線３１２とゲート配線３１５とは、Ｎ型不純物拡散領域３０２が設けられていないＰ型不純物拡散領域３０１の側方において第２のブリッジ部３１６によって接続されていると共にＰ型不純物拡散領域３０１が設けられていないＮ型不純物拡散領域３０２の側方において第３のブリッジ部３１７によって接続されている。尚、Ｐ型不純物拡散領域３０１とＮ型不純物拡散領域３０２との間に形成されたゲート配線３１２のゲート長方向の寸法はゲート電極３１０及び３１１と同等であると共にＰ型不純物拡散領域３０１とＮ型不純物拡散領域３０２との間に形成されたゲート配線３１５のゲート長方向の寸法はゲート電極３１３及び３１４と同等である。
【００４９】
また、Ｐ型不純物拡散領域３０１上におけるゲート電極３０３、３０８、３１０及び３１３の側方には複数のソース・ドレインコンタクト３１８が配置されていると共にＮ型不純物拡散領域３０２上におけるゲート電極３０４、３０７、３１１及び３１４の側方には複数のソース・ドレインコンタクト３１９が配置されている。
【００５０】
尚、本変形例の半導体装置においては、各不純物拡散領域３０１及び３０２上においてゲート長及びゲート幅の等しい隣り合う４本のゲート電極によって１つのトランジスタを構成する。従って、各不純物拡散領域３０１及び３０２上に４本以上の偶数本のゲート電極が設けられる場合には、トランジスタを並列化させた構造となる。
【００５１】
ここで、図３（ａ）に示すように、本変形例の半導体装置の設計形状の特徴は、第１のブリッジ部３０９とＰ型不純物拡散領域３０１との間の距離、及び第２のブリッジ部３１６とＰ型不純物拡散領域３０１との間の距離は共にＤＰ３と等しく、第１のブリッジ部３０９とＮ型不純物拡散領域３０２との間の距離、及び第３のブリッジ部３１７とＮ型不純物拡散領域３０２との間の距離は共にＤＮ３と等しいことである。
【００５２】
図３（ｂ）は、図３（ａ）に示す設計形状を有する半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【００５３】
図３（ｂ）に示すように、Ｐ型不純物拡散領域３０１上のゲート電極３０３、３０６、３１０及び３１３のそれぞれの形状は、向きは１８０°回転しているが、Ｎ型不純物拡散領域３０２上のゲート電極３０４、３０７、３１１及び３１４のそれぞれの形状と同一になっている。
【００５４】
また、図示は省略しているが、本変形例によると、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生した場合においても、Ｐ型不純物拡散領域３０１上のポリシリコン膜からなるゲート電極３０３、３０８、３１０及び３１３のそれぞれの形状は、向きを１８０°回転させると、Ｎ型不純物拡散領域３０２上のポリシリコン膜からなるゲート電極３０４、３０７、３１１及び３１４のいずれかの形状と同一になるため、トランジスタ間に特性の差異が生じない。また、当該効果は図３（ａ）に示す設計形状とトランジスタ配置向きが１８０°異なる設計形状を有するトランジスタについても得られる。
【００５５】
以上のように、本変形例によると、第１の実施形態と同様に、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが生じた場合にも、トランジスタ配置向きに依存せず、トランジスタ間に電気特性のばらつきが発生することを防止することができる。
【００５６】
尚、上述の効果は、図３（ａ）に示す設計形状とトランジスタ配置向きが１８０°異なる設計形状を有するトランジスタのみならず、図３（ａ）に示す設計形状とトランジスタ配置向きが９０°又は２７０°異なる設計形状を有するトランジスタについても得られるものである。
【００５７】
また、本実施形態において、４本のゲート配線が不純物拡散領域上つまり素子形成領域上に設けられる場合を対象としたが、ゲート配線数は４本以上の偶数本であれば特に限定されるものではない。
【００５８】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００５９】
図４（ａ）は、第１の実施形態の第３変形例に係る半導体装置の設計形状を示す平面図であり、図４（ｂ）は、第１の実施形態の第３変形例に係る半導体装置の製造後の形状を示す平面図である。
【００６０】
図４（ａ）に示すように、半導体基板（図示省略）上に、それぞれＳＴＩなどからなる素子分離領域（図示省略）によって囲まれたＰ型不純物拡散領域４０１及びＮ型不純物拡散領域４０２が互いに隣り合うように形成されている。
【００６１】
Ｐ型不純物拡散領域４０１及びＮ型不純物拡散領域４０２のそれぞれの上には、ゲート電極４０３及びゲート電極４０４となる第１の導電パターン（例えばゲートポリシリコン膜）、ゲート電極４０６及びゲート電極４０７となる第２の導電パターン（例えばゲートポリシリコン膜）、ゲート電極４０９及びゲート電極４１０となる第３の導電パターン（例えばゲートポリシリコン膜）並びにゲート電極４１２及びゲート電極４１３となる第４の導電パターン（例えばゲートポリシリコン膜）が形成されている。また、当該第１の導電パターン、第２の導電パターン、第３の導電パターン及び第４の導電パターンは、各不純物拡散領域４０１及び４０２の両側方の素子分離領域上にも延びてゲート配線４０５、ゲート配線４０８、ゲート配線４１１及びゲート配線４１４を構成している。すなわち、ゲート電極４０３及びゲート電極４０４はゲート配線４０５を介して電気的に接続されており、ゲート電極４０６及びゲート電極４０７はゲート配線４０８を介して電気的に接続されており、ゲート電極４０９及びゲート電極４１０はゲート配線４１１を介して電気的に接続されており、ゲート電極４１２及びゲート電極４１３はゲート配線４１４を介して電気的に接続されている。
【００６２】
また、各ゲート配線４０５、４０８、４１１及び４１４は、Ｎ型不純物拡散領域４０２が設けられていないＰ型不純物拡散領域４０１の側方において第１のブリッジ部４１５によって接続されており、Ｐ型不純物拡散領域４０１とＮ型不純物拡散領域４０２との間において第２のブリッジ部４１６によって接続されており、Ｐ型不純物拡散領域４０１が設けられていないＮ型不純物拡散領域４０２の側方において第３のブリッジ部４１７によって接続されている。
【００６３】
尚、本変形例の半導体装置においては、各不純物拡散領域４０１及び４０２上においてゲート長及びゲート幅の等しい隣り合う４本のゲート電極によって１つのトランジスタを構成する。従って、各不純物拡散領域４０１及び４０２上に４本以上の偶数本のゲート電極が設けられる場合には、トランジスタを並列化させた構造となる。
【００６４】
ここで、図４（ａ）に示すように、本変形例の半導体装置の設計形状の特徴は、第１のブリッジ部４１５とＰ型不純物拡散領域４０１との間の距離、及び第２のブリッジ部４１６とＰ型不純物拡散領域４０１との間の距離は共にＤＰ４と等しく、第２のブリッジ部４１６とＮ型不純物拡散領域４０２との間の距離、及び第３のブリッジ部４１７とＮ型不純物拡散領域４０２との間の距離は共にＤＮ４と等しいことである。
【００６５】
図４（ｂ）は、図４（ａ）に示す設計形状を有する半導体装置を、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【００６６】
図４（ｂ）に示すように、Ｐ型不純物拡散領域４０１上のゲート電極４０３、４０６、４０９及び４１２のそれぞれの形状は、向きは１８０°回転しているが、Ｎ型不純物拡散領域４０２上のゲート電極４０４、４０７、４１０及び４１３のそれぞれの形状と同一になっている。
【００６７】
また、図示は省略しているが、本変形例によると、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生した場合においても、Ｐ型不純物拡散領域４０１上のゲート電極４０３、４０６、４０９及び４１２のそれぞれの形状は、向きを１８０°回転させると、Ｎ型不純物拡散領域４０２上のゲート電極４０４、４０７、４１０及び４１３の形状と同一になるため、トランジスタ間に特性の差異が生じない。また、当該効果は図４（ａ）に示す設計形状とトランジスタ配置向きが１８０°異なる設計形状を有するトランジスタについても得られる。
【００６８】
以上のように、本変形例によると、第１の実施形態と同様に、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが生じた場合にも、トランジスタ配置向きに依存せず、トランジスタ間に電気特性のばらつきが発生することを防止することができる。
【００６９】
尚、上述の効果は、図４（ａ）に示す設計形状とトランジスタ配置向きが１８０°異なる設計形状を有するトランジスタのみならず、図４（ａ）に示す設計形状とトランジスタ配置向きが９０°又は２７０°異なる設計形状を有するトランジスタについても得られるものである。
【００７０】
また、本実施形態において、４本のゲート配線が不純物拡散領域上つまり素子形成領域上に設けられる場合を対象としたが、ゲート配線数は複数本であれば特に限定されるものではない。
【００７１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００７２】
第１の実施形態及びその変形例においては、トランジスタ配置向きが０°、９０°、１８０°及び２７０°のいずれの場合であっても、各不純物拡散領域上に形成されるゲート電極の形状を同等にすることによって、各トランジスタ間の電気特性ばらつきを抑制できる半導体装置の構造及びレイアウト設計方法について説明した。
【００７３】
ところで、ゲート配線におけるゲート長方向の寸法がゲート電極よりも大きい部分と不純物拡散領域との間の距離の取り方によっては各トランジスタ間の電気特性ばらつきを抑制することができない場合がある。
【００７４】
そこで、第２の実施形態においては、ゲート配線におけるゲート長方向の寸法がゲート電極よりも大きい部分と不純物拡散領域との間の距離の最適化方法について説明する。
【００７５】
図５（ａ）は、第２の実施形態に係る半導体装置の設計形状（ゲートポリシリコン膜形状）を示す平面図であり、図５（ｂ）は、ゲート電極の側面に形成された絶縁性サイドウォールの形状を図５（ａ）に示す平面形状に付加して示した平面図であり、図５（ｃ）は、ＧＡ／ＯＤのフォトマスク重ね合わせズレ量を図５（ｂ）に示す平面形状に付加して示した平面図である。
【００７６】
図５（ａ）に示すように、不純物拡散領域５０１上にゲート電極５０２が形成されていると共に、不純物拡散領域５０１の一側方の素子分離領域（図示省略）上に、ゲート電極５０２と接続するゲート配線５０３が形成されている。ここで、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分（例えば第１の実施形態のコンタクト部１０５ａ、ダミーコンタクト部１０５ｂ及び１０５ｃ、第１の実施形態の第１変形例のコンタクト部２０５ａ、２０８ａ及び２０８ｂ、第１の実施形態の第２変形例の第１のブリッジ部３０９、第２のブリッジ部３１６及び第３のブリッジ部３１７、並びに第１の実施形態の第３変形例の第１のブリッジ部４１５、第２のブリッジ部４１６及び第３のブリッジ部４１７）と不純物拡散領域５０１との間の距離がＤ３ａになるように設計されている。
【００７７】
次に、図５（ｂ）に示すように、所定の半導体製造プロセスを経た後、ゲート電極５０２及びゲート配線５０３のそれぞれの側面（周囲）に膜厚Ｄｓｗの絶縁性サイドウォール５０４が形成されると、当該絶縁性サイドウォール５０４が形成されたゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１との間の距離がＤ３ａ−Ｄｓｗとなる。
【００７８】
さらに、実際の半導体製造プロセスではＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生する。ここで、図５（ｃ）に示すように、ＧＡ／ＯＤのフォトマスクの重ね合わせズレの最大値Ｄｍａを幅として持つ領域５０５を考慮すると、絶縁性サイドウォール５０４が形成されたゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１との間の距離（最小値）はＤ３ａ−Ｄｓｗ−Ｄｍａ（図５（ｃ）に示す場合はＤ３ａ−Ｄｓｗ−Ｄｍａ＝０）となる。
【００７９】
そこで、本実施形態においては、トランジスタの設計段階で、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１との間の距離を、絶縁性サイドウォール５０４の膜厚ＤｓｗとＧＡ／ＯＤのフォトマスクの重ね合わせズレの最大値Ｄｍａとの和以上に設定する。
【００８０】
これにより、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分が不純物拡散領域５０１と重なることを回避することができる。従って、トランジスタのゲート長及びゲート幅の変化（ゲート幅は不純物拡散領域５０１の幅によって決定される）を防止できるので、トランジスタの電気特性変動が起こらない。また、当該効果はトランジスタ配置向きが０°、９０°、１８０°又は２７０°のいずれの場合であっても得られる。
【００８１】
また、本実施形態によると、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１との間の距離を、絶縁性サイドウォール５０４の膜厚ＤｓｗとＧＡ／ＯＤのフォトマスクの重ね合わせズレの最大値Ｄｍａとの和以上に設定するため、単一の露光領域内におけるトランジスタの電気特性の変動を防止できるのみならず、ウェハ全体の全ての露光領域におけるトランジスタの電気特性を均一に保つことができる。
【００８２】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００８３】
図６は、図５（ａ）に示す設計形状を持つ半導体装置を所定の半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。尚、図６において、図５（ａ）に示す半導体装置と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８４】
図６に示す半導体装置の製造後の形状は、半導体製造プロセスでゲートフレアリングが発生することを考慮することによって得られたものである。
【００８５】
すなわち、図６に示すように、本変形例においては、トランジスタの設計段階で、ゲートフレアリングの発生を前提として、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１との間の距離を、絶縁性サイドウォール５０４の膜厚ＤｓｗとＧＡ／ＯＤのフォトマスクの重ね合わせズレの最大値Ｄｍａと、ゲート電極５０２を形成する際にゲートフレアリングの影響を受ける最大距離との和以上に設定する。
【００８６】
これにより、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分が不純物拡散領域５０１と重なることを回避することができる。従って、トランジスタのゲート長及びゲート幅の変化（ゲート幅は不純物拡散領域５０１の幅によって決定される）を防止できるので、トランジスタの電気特性変動が起こらない。また、当該効果は、第２の実施形態で考慮していなかったゲートフレアリングが発生する場合であっても、また、トランジスタ配置向きが０°、９０°、１８０°又は２７０°のいずれの場合であっても得られる。
【００８７】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００８８】
図７は、図５（ａ）に示す設計形状を持つ半導体装置を所定の半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。尚、図７において、図５（ａ）に示す半導体装置と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８９】
図７に示すように、本変形例においては、トランジスタの設計段階で、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１との間の距離を、絶縁性サイドウォール５０４の膜厚Ｄｓｗから、ＧＡ／ＯＤのフォトマスクの重ね合わせズレの最大値Ｄｍａを差し引いた値以下に設定する。尚、当該値がマイナス値である場合には当該値の距離だけ、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分と不純物拡散領域５０１とが重なる。
【００９０】
これにより、ゲート配線５０３におけるゲート長方向の寸法がゲート電極５０２よりも大きい部分が不純物拡散領域５０１と必ず重なるようにすることができる。従って、トランジスタ配置向きが０°、９０°、１８０°又は２７０°のいずれの場合であっても、また、ゲートフレアリングが発生した場合であっても、不純物拡散領域５０１上のゲート電極５０２の形状が同一になるため、トランジスタの電気特性に変動が起こらない。
【００９１】
尚、本変形例においては、トランジスタのゲート幅は不純物拡散領域５０１の幅によって決定されるのではなく、ゲート電極５０２となる例えばポリシリコン膜の長さによって決定される。
【００９２】
（第２の実施形態の第３変形例）
以下、本発明の第２の実施形態の第３変形例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【００９３】
本変形例の特徴は、第２の実施形態の第２変形例の特徴を持つゲート配線（つまりゲート配線におけるゲート長方向の寸法がゲート電極よりも大きい部分が不純物拡散領域と必ず重なるようなゲート配線）が不純物拡散領域上に複数本設けられており、該複数本のゲート配線におけるゲート長方向の寸法がゲート電極よりも大きい部分のそれぞれが互いに接続されていることである。
【００９４】
図８は第２の実施形態の第３変形例に係る半導体装置の設計形状を示す平面図である。
【００９５】
図８に示すように、半導体基板（図示省略）上に、それぞれＳＴＩなどからなる素子分離領域（図示省略）によって囲まれたＰ型不純物拡散領域６０１及びＮ型不純物拡散領域６０２が互いに隣り合うように形成されている。
【００９６】
Ｐ型不純物拡散領域６０１及びＮ型不純物拡散領域６０２のそれぞれの上には、ゲート電極６０３及びゲート電極６０４となる第１の導電パターン（例えばゲートポリシリコン膜）、ゲート電極６０５及びゲート電極６０６となる第２の導電パターン（例えばゲートポリシリコン膜）、ゲート電極６０７及びゲート電極６０８となる第３の導電パターン（例えばゲートポリシリコン膜）並びにゲート電極６０９及びゲート電極６１０となる第４の導電パターン（例えばゲートポリシリコン膜）が形成されている。
【００９７】
ここで、ゲート電極６０３、６０５、６０７及び６０９は、Ｎ型不純物拡散領域６０２と隣り合わないＰ型不純物拡散領域６０１の端部において、ゲート配線となる第１のブリッジ部６１１によって接続されている。また、ゲート電極６０４、６０６、６０８及び６１０は、Ｐ型不純物拡散領域６０１と隣り合わないＮ型不純物拡散領域６０２の端部において、ゲート配線となる第２のブリッジ部６１２によって接続されている。さらに、ゲート電極６０３、６０５、６０７及び６０９並びにゲート電極６０４、６０６、６０８及び６１０は、Ｎ型不純物拡散領域６０２と隣り合わないＰ型不純物拡散領域６０１の端部及びＰ型不純物拡散領域６０１と隣り合わないＮ型不純物拡散領域６０２の端部において、Ｐ型不純物拡散領域６０１とＮ型不純物拡散領域６０２との間を跨ぐように設けられ且つゲート配線となる第３のブリッジ部６１３によって接続されている。
【００９８】
本変形例によると、ゲート配線におけるゲート長方向の寸法がゲート電極６０３〜６１０よりも大きい部分（第１のブリッジ部６１１〜第３のブリッジ部６１３）が各不純物拡散領域６０１及び６０２と必ず重なる。従って、トランジスタ配置向きが０°、９０°、１８０°又は２７０°のいずれの場合であっても、また、ゲートフレアリングが発生した場合であっても、ゲート電極６０３〜６１０の形状が同一になるため、トランジスタの電気特性に変動が起こらない。
【００９９】
尚、本変形例においても、トランジスタの実効ゲート幅が、ゲート電極６０３〜６１０となる例えばポリシリコン膜の長さによって決定される。
【０１００】
また、本変形例においては、第１のブリッジ部６１１及び第２のブリッジ部６１２のそれぞれをＰ型不純物拡散領域６０１及びＮ型不純物拡散領域６０２のそれぞれの内側に設けるため、各不純物拡散領域６０１及び６０２からゲート電極６０３〜６１０となる例えばポリシリコン膜が突き出すことがないので、レイアウト面積の削減を図れる。但し、第１のブリッジ部６１１及び第２のブリッジ部６１２のそれぞれをＰ型不純物拡散領域６０１及びＮ型不純物拡散領域６０２のそれぞれの外側に延びるように設けてもよい。
【０１０１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【０１０２】
図９（ａ）は、第１の実施形態に係る半導体装置を構成する第１のＣＭＯＳ（complementary metal-oxide semiconductor ）トランジスタペア及び第２のＣＭＯＳトランジスタペアのそれぞれの設計形状を示す平面図である。
【０１０３】
図９（ａ）に示す第１のＣＭＯＳトランジスタペアにおいては、第１のＰ型トランジスタＴｒｐ１の形成領域である第１のＰ型不純物拡散領域７０１と、第１のＮ型トランジスタＴｒｎ１の形成領域である第１のＮ型不純物拡散領域７０２とが互いに隣り合うように形成されている。すなわち、図９（ａ）に示す第１のＣＭＯＳトランジスタペアは、第１のＰ型トランジスタＴｒｐ１と第１のＮ型トランジスタＴｒｎ１とから構成されている。ここで、各不純物拡散領域７０１及び７０２はそれぞれ、ＳＴＩなどからなる素子分離領域（図示省略）によって囲まれている。第１のＰ型不純物拡散領域７０１及び第１のＮ型不純物拡散領域７０２のそれぞれの上にはゲート電極７０３及びゲート電極７０４となる導電パターン（例えばゲートポリシリコン膜）が形成されていると共に、当該導電パターンは、各不純物拡散領域７０１及び７０２の両側方の素子分離領域上にも延びてゲート配線７０５を構成している。すなわち、ゲート電極７０３及びゲート電極７０４はゲート配線７０５を介して電気的に接続されている。また、ゲート配線７０５は、第１のＰ型不純物拡散領域７０１と第１のＮ型不純物拡散領域７０２との間に、ゲート電極７０３及び７０４よりもゲート長方向の幅が大きいコンタクト部７０５ａを有している。
【０１０４】
図９（ａ）に示す第２のＣＭＯＳトランジスタペアにおいては、第２のＮ型トランジスタＴｒｎ２の形成領域である第２のＮ型不純物拡散領域７０６と、第２のＰ型トランジスタＴｒｐ２の形成領域である第２のＰ型不純物拡散領域７０７とが互いに隣り合うように形成されている。すなわち、図９（ａ）に示す第２のＣＭＯＳトランジスタペアは、第２のＮ型トランジスタＴｒｎ２と第２のＰ型トランジスタＴｒｐ２とから構成されている。ここで、各不純物拡散領域７０６及び７０７はそれぞれ、ＳＴＩなどからなる素子分離領域（図示省略）によって囲まれている。第２のＮ型不純物拡散領域７０６及び第２のＰ型不純物拡散領域７０７のそれぞれの上にはゲート電極７０８及びゲート電極７０９となる導電パターン（例えばゲートポリシリコン膜）が形成されていると共に、当該導電パターンは、各不純物拡散領域７０６及び７０７の両側方の素子分離領域上にも延びてゲート配線７１０を構成している。すなわち、ゲート電極７０８及びゲート電極７０９はゲート配線７１０を介して電気的に接続されている。また、ゲート配線７１０は、第２のＮ型不純物拡散領域７０６と第２のＰ型不純物拡散領域７０７との間に、ゲート電極７０８及び７０９よりもゲート長方向の幅が大きいコンタクト部７１０ａを有している。
【０１０５】
尚、図９（ａ）に示す第１のＣＭＯＳトランジスタペアと第２のＣＭＯＳトランジスタペアとは互いに配置向きが１８０°異なる。
【０１０６】
図９（ｂ）は、図９（ａ）に示す第１のＣＭＯＳトランジスタペアと第２のＣＭＯＳトランジスタペアとを並列に接続することによって構成された１つの論理回路の設計形状（配線接続関係）の一例を示す平面図である。尚、図９（ｂ）においては、図９（ａ）に示す第１のＣＭＯＳトランジスタペア及び第２のＣＭＯＳトランジスタペアの構成要素の符号を一部省略している。
【０１０７】
図９（ｂ）に示すように、第１のＰ型トランジスタＴｒｐ１及び第２のＰ型トランジスタＴｒｐ２はそれぞれ、ソースコンタクト７２１及び７２２を介してＶｄｄ配線７１１に接続されている。また、第１のＮ型トランジスタＴｒｎ１及び第２のＮ型トランジスタＴｒｎ２はそれぞれ、ソースコンタクト７２３及び７２４を介してＶｓｓ配線７１２に接続されている。また、第１のＰ型トランジスタＴｒｐ１は、ドレインコンタクト７４１、第１層金属配線７３１及びビア７５１を介して第２層金属配線７３５に接続されており、第２のＰ型トランジスタＴｒｐ２は、ドレインコンタクト７４２、第１層金属配線７３２及びビア７５２を介して第２層金属配線７３５に接続されており、第１のＮ型トランジスタＴｒｎ１は、ドレインコンタクト７４３、第１層金属配線７３３及びビア７５３を介して第２層金属配線７３５に接続されており、第２のＮ型トランジスタＴｒｎ２は、ドレインコンタクト７４４、第１層金属配線７３４及びビア７５４を介して第２層金属配線７３５に接続されている。さらに、第１のＰ型トランジスタＴｒｐ１及び第１のＮ型トランジスタＴｒｎ１はそれぞれ、ゲートコンタクト７７１（図９（ａ）に示す第１のＣＭＯＳトランジスタペアのコンタクト部７０５ａ上に設けられる）、第１層金属配線７６１及びビア７８１を介して第２層金属配線７６３に接続されており、第２のＰ型トランジスタＴｒｐ２及び第２のＮ型トランジスタＴｒｎ２はそれぞれ、ゲートコンタクト７７２（図９（ａ）に示す第２のＣＭＯＳトランジスタペアのコンタクト部７１０ａ上に設けられる）、第１層金属配線７６２及びビア７８２を介して第２層金属配線７６３に接続されている。
【０１０８】
ここで、図９（ｂ）に示す論理回路は、当該回路を構成する第１のＣＭＯＳトランジスタペア及び第２のＣＭＯＳトランジスタペアのそれぞれの配置向きが１８０°異なるため、図９（ｂ）に示す論理回路のレイアウトと、図９（ｂ）に示す論理回路と配置向きが１８０°異なる論理回路のレイアウトとは同じになる。すなわち、１つの論理回路において互いに配置向きが１８０°異なる２種類のＣＭＯＳトランジスタペアが設けられているため、例えばＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生した場合においても、第１のＣＭＯＳトランジスタペアにおける電気特性ズレと第２のＣＭＯＳトランジスタペアにおける電気特性ズレとが互いに相殺しあうことになる。
【０１０９】
以上のように、本実施形態によると、ＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生した場合又はゲートフレアリングが発生した場合においても、単一露光領域（例えば１チップ領域）内におけるトランジスタの相対的な電気特性変動が生じない半導体装置を製造することができる。
【０１１０】
（第３の実施形態に対する比較例）
以下、本発明の第３の実施形態に対する比較例に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【０１１１】
図１０（ａ）は、本比較例に係る半導体装置を構成するＣＭＯＳトランジスタペアの設計形状を示す平面図である。
【０１１２】
図１０（ａ）に示すＣＭＯＳトランジスタペアにおいては、Ｐ型トランジスタＴｒｐの形成領域であるＰ型不純物拡散領域８０１と、Ｎ型トランジスタＴｒｎの形成領域であるＮ型不純物拡散領域８０２とが互いに隣り合うように形成されている。すなわち、図１０（ａ）に示すＣＭＯＳトランジスタペアは、Ｐ型トランジスタＴｒｐとＮ型トランジスタＴｒｎとから構成されている。ここで、各不純物拡散領域８０１及び８０２はそれぞれ、ＳＴＩなどからなる素子分離領域（図示省略）によって囲まれている。
【０１１３】
Ｐ型不純物拡散領域８０１及びＮ型不純物拡散領域８０２のそれぞれの上にはゲート電極８０３及びゲート電極８０４となる第１の導電パターン（例えばゲートポリシリコン膜）並びにゲート電極８０６及びゲート電極８０７となる第２の導電パターン（例えばゲートポリシリコン膜）が互いに隣り合うように形成されている。また、当該第１の導電パターン及び第２の導電パターンは、各不純物拡散領域８０１及び８０２の両側方の素子分離領域上にも延びてゲート配線８０５及びゲート配線８０８を構成している。すなわち、ゲート電極８０３及びゲート電極８０４はゲート配線８０５を介して電気的に接続されていると共に、ゲート電極８０６及びゲート電極８０７はゲート配線８０８を介して電気的に接続されている。また、互いに隣り合うゲート配線８０５とゲート配線８０８とは、Ｐ型不純物拡散領域８０１とＮ型不純物拡散領域８０２との間においてブリッジ部８０９によって接続されている。
【０１１４】
図１０（ｂ）は、図１０（ａ）に示すＣＭＯＳトランジスタペアによって構成された１つの論理回路の設計形状（配線接続関係）の一例を示す平面図である。尚、図１０（ｂ）においては、図１０（ａ）に示すＣＭＯＳトランジスタペアの構成要素の符号を一部省略している。
【０１１５】
図１０（ｂ）に示すように、Ｐ型トランジスタＴｒｐは、ソースコンタクト８２１及び８２２のそれぞれを介して第１層金属配線８１１に接続されていると共に、Ｎ型トランジスタＴｒｎは、ソースコンタクト８２３及び８２４のそれぞれを介して第１層金属配線８１１に接続されている。また、Ｐ型トランジスタＴｒｐは、ドレインコンタクト８４１、第１層金属配線８３１及びビア８５１を介して第２層金属配線８３２に接続されていると共に、Ｎ型トランジスタＴｒｎは、ドレインコンタクト８４２、第１層金属配線８３１及びビア８５１を介して第２層金属配線８３２に接続されている。さらに、Ｐ型トランジスタＴｒｐ及びＮ型トランジスタＴｒｎはそれぞれ、ゲートコンタクト８７１（図１０（ａ）に示すブリッジ部８０９上に設けられる）、第１層金属配線８６１及びビア８８１を介して第２層金属配線８６２に接続されている。
【０１１６】
ここで、図１０（ｂ）に示す論理回路のレイアウトと、図１０（ｂ）に示す論理回路と配置向きが１８０°異なる論理回路のレイアウトとは当然異なる。
【０１１７】
すなわち、本変形例においては、例えばＧＡ／ＯＤのフォトマスクの重ね合わせズレが発生した場合又はゲートフレアリングが発生した場合、単一露光領域（例えば１チップ領域）内においてトランジスタの相対的な電気特性変動が生じてしまう。
【０１１８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びそのレイアウト設計方法について図面を参照しながら説明する。
【０１１９】
図１１は、第４の実施形態に係る半導体装置、具体的にはＬＳＩのクロックツリーを模式的に示す図である。
【０１２０】
図１１に示すように、本実施形態のクロックツリーは４つの階層ＬＥ１、ＬＥ２、ＬＥ３及びＬＥ４を有している。ここで、階層ＬＥ１、ＬＥ２、ＬＥ３及びＬＥ４はそれぞれ、クロックを伝搬するトランジスタセル群ＣＥ１、ＣＥ２、ＣＥ３及びＣＥ４から構成されている。尚、図１１において、各トランジスタセルの配置向きを「Ｆ」の向きを用いて示している。
【０１２１】
本実施形態のクロックツリーの特徴は、クロックツリーの階層毎にトランジスタセルの配置向きが統一されていることである。すなわち、階層ＬＥ１のトランジスタセル群ＣＥ１の配置向きが例えば０°に統一されているとすれば、階層ＬＥ２のトランジスタセル群ＣＥ２の配置向きは例えば９０°に、階層ＬＥ３のトランジスタセル群ＣＥ３の配置向きは例えば１８０°に、階層ＬＥ４のトランジスタセル群ＣＥ４の配置向きは例えば２７０°に統一されている。
【０１２２】
以上のように、本実施形態によると、クロックツリーの各階層毎に、クロックを伝搬するトランジスタセルの向きを統一しているため、クロック伝搬スピードを各階層毎に相対的に等しくすることができるので、言い換えると、各階層におけるトランジスタの基本能力の差異を相対的に統一することができるので、クロックスキューを抑制することができる。従って、また、クロックスキューの抑制によりマージンを小さく設計できるため、ＬＳＩチップの面積を縮小することができるので、同一面積で比べると従来よりも高性能なＬＳＩを製造することができる。
【産業上の利用可能性】
【０１２３】
本発明は、各種電子機器に搭載されるＬＳＩ、特にＭＩＳ（metal insulator semiconductor ）トランジスタのゲート長及びゲート幅のばらつきが小さい高性能なＬＳＩに利用することができる。
【図面の簡単な説明】
【０１２４】
【図１】図１（ａ）は、本発明の第１の実施形態に係る半導体装置の設計形状を示す平面図であり、図１（ｂ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造後の形状を示す平面図である。
【図２】図２（ａ）は、本発明の第１の実施形態の第１変形例に係る半導体装置の設計形状を示す平面図であり、図２（ｂ）は、本発明の第１の実施形態の第１変形例に係る半導体装置の製造後の形状を示す平面図である。
【図３】図３（ａ）は、本発明の第１の実施形態の第２変形例に係る半導体装置の設計形状を示す平面図であり、図３（ｂ）は、本発明の第１の実施形態の第２変形例に係る半導体装置の製造後の形状を示す平面図である。
【図４】図４（ａ）は、本発明の第１の実施形態の第３変形例に係る半導体装置の設計形状を示す平面図であり、図４（ｂ）は、本発明の第１の実施形態の第３変形例に係る半導体装置の製造後の形状を示す平面図である。
【図５】図５（ａ）は、本発明の第２の実施形態に係る半導体装置の設計形状（ゲートポリシリコン膜形状）を示す平面図であり、図５（ｂ）は、ゲート電極の側面に形成された絶縁性サイドウォールの形状を図５（ａ）に示す平面形状に付加して示した平面図であり、図５（ｃ）は、ＧＡ／ＯＤのフォトマスク重ね合わせズレ量を図５（ｂ）に示す平面形状に付加して示した平面図である。
【図６】図６は、図５（ａ）に示す設計形状を持つ半導体装置を所定の半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【図７】図７は、図５（ａ）に示す設計形状を持つ半導体装置を所定の半導体装置製造プロセスを経て製造した場合における半導体基板上に実際に形成されたパターンの形状を示す平面図である。
【図８】図８は、本発明の第２の実施形態の第３変形例に係る半導体装置の設計形状を示す平面図である。
【図９】図９（ａ）は、本発明の第１の実施形態に係る半導体装置を構成する第１のＣＭＯＳトランジスタペア及び第２のＣＭＯＳトランジスタペアのそれぞれの設計形状を示す平面図である。
【図１０】図１０（ａ）は、比較例に係る半導体装置を構成するＣＭＯＳトランジスタペアの設計形状を示す平面図である。
【図１１】本発明の図１１は、第４の実施形態に係るＬＳＩのクロックツリーを模式的に示す図である。
【図１２】図１２（ａ）〜（ｄ）は、従来技術においてゲートコンタクト部分がゲート電極よりも太いことに起因してゲート長のばらつきが生じる様子の一例を示す図である。
【符号の説明】
【０１２５】
１０１  Ｐ型不純物拡散領域
１０２  Ｎ型不純物拡散領域
１０３、１０４  ゲート電極
１０５  ゲート配線
１０５ａ  コンタクト部
１０５ｂ  ダミーコンタクト部
１０５ｃ  ダミーコンタクト部
１０６、１０７  ソース・ドレインコンタクト
１０８  ゲートコンタクト
２０１  Ｐ型不純物拡散領域
２０２  Ｎ型不純物拡散領域
２０３、２０４、２０６、２０７  ゲート電極
２０５、２０８  ゲート配線
２０５ａ、２０８ａ、２０８ｂ  コンタクト部
２０９、２１０  ソース・ドレインコンタクト
２１１、２１２、２１３  ゲートコンタクト
３０１  Ｐ型不純物拡散領域
３０２  Ｎ型不純物拡散領域
３０３、３０４、３０６、３０７、３１０、３１１、３１３、３１４  ゲート電極
３０５、３０８、３１２、３１５  ゲート配線
３０９、３１６、３１７  ブリッジ部
３１８、３１９  ソース・ドレインコンタクト
４０１  Ｐ型不純物拡散領域
４０２  Ｎ型不純物拡散領域
４０３、４０４、４０６、４０７、４０９、４１０、４１２、４１３  ゲート電極
４０５、４０８、４１１、４１４  ゲート配線
４１５、４１６、４１７  ブリッジ部
４１８、４１９  ソース・ドレインコンタクト
５０１  不純物拡散領域
５０２  ゲート電極
５０３  ゲート配線
５０４  絶縁性サイドウォール
５０５  ＧＡ／ＯＤのフォトマスクの重ね合わせズレの最大値を幅として持つ領域
６０１  Ｐ型不純物拡散領域
６０２  Ｎ型不純物拡散領域
６０３、６０４、６０５、６０６、６０７、６０８、６０９、６１０  ゲート電極
６１１、６１２、６１３  ブリッジ部
７０１、７０７  Ｐ型不純物拡散領域
７０２、７０６  Ｎ型不純物拡散領域
７０３、７０４、７０８、７０９  ゲート電極
７０５、７１０  ゲート配線
７０５ａ、７１０ａ  コンタクト部
７１１  Ｖｄｄ配線
７１２  Ｖｓｓ配線
７２１、７２２、７２３、７２４  ソースコンタクト
７３１、７３２、７３３、７３４、７６１、７６２  第１層金属配線
７３５、７６３  第２層金属配線
７４１、７４２、７４３、７４４  ドレインコンタクト
７５１、７５２、７５３、７５４、７８１、７８２  ビア
７７１、７７２  ゲートコンタクト
Ｔｒｐ１、Ｔｒｐ２  Ｐ型トランジスタ
Ｔｒｎ１、Ｔｒｎ２  Ｎ型トランジスタ
ＬＥ１、ＬＥ２、ＬＥ３、ＬＥ４  クロックツリーの階層
ＣＥ１、ＣＥ２、ＣＥ３、ＣＥ４  トランジスタセル群
【図１】
2006156778.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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