(57)【要約】 【課題】  不揮発性メモリセルの閾値電圧を遷移させる処理時間を短縮し、目的とする閾値電圧分布からの飛び出し不良率を低減する。【解決手段】  不揮発性記憶装置は、メモリアレイと制御回路を有し、メモリアレイは、電気的に閾値電圧を変更可能にされる複数のメモリトランジスタを有し、制御回路は、閾値電圧の変更によって１個のメモリセルトランジスタに４値以上の論理値を記憶可能とする。制御回路は、メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、変更対象とされる全てのメモリセルトランジスタについて、初期分布側から目的の閾値電圧分布に至るまで順次閾値電圧分布単位で閾値電圧を遷移させ、閾値電圧を遷移させるときメモリセルトランジスタのワード線に印加する書き込み電圧のパルス幅と電圧レベルとの積が最初のパルス印加で最大になるように制御する。【選択図】        図１６
2006185483.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと制御回路を有し、
前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数のメモリトランジスタを有し、
前記制御回路は、閾値電圧の変更によって１個の前記メモリセルトランジスタに４値以上の論理値を記憶可能とし、
前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、変更対象とされる全ての前記メモリセルトランジスタについて、初期分布側から目的の閾値電圧分布に至るまで順次閾値電圧分布単位で閾値電圧を遷移させると共に、閾値電圧を遷移させるときメモリセルトランジスタのワード線に印加する書き込み電圧のパルス幅と電圧レベルとの積が最初のパルス印加で最大になるように制御する不揮発性記憶装置。
【請求項２】
前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする請求項１記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを最初のパルスを除いて順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする請求項１記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、閾値電圧単位のパルス幅を最初のパルスから順次小さくする請求項１記載の不揮発性記憶装置。
【請求項５】
メモリアレイと制御回路を有し、
前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数のメモリトランジスタを有し、
前記制御回路は、閾値電圧の変更によって１個の前記メモリセルトランジスタに４値以上の論理値を記憶可能とし、
前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、変更対象とされる全ての前記メモリセルトランジスタについて順次目的とする閾値電圧分布へ遷移させると共に、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧のパルス幅と電圧レベルとの積が最初のパルス印加で最大になるように制御する不揮発性記憶装置。
【請求項６】
前記制御回路は、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする請求項５記載の不揮発性記憶装置。
【請求項７】
前記制御回路は、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧パルスの電圧レベルを最初のパルスを除いて順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする請求項５記載の不揮発性記憶装置。
【請求項８】
前記制御回路は、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、閾値電圧単位のパルス幅を最初のパルスから順次小さくする請求項５記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１個のメモリセルで複数ビットの情報記憶を行う所謂多値記憶が可能な不揮発性記憶装置に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
フラッシュメモリの前不揮発性メモリセルはその電荷蓄積領域に蓄えられた電荷量に応じて閾値電圧が変化する。メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値電圧分布と呼ぶ。例えば、１個の不揮発性メモリセルが２ビットの情報記憶を行うとき、０１，００，１０，１１のデータに各々に対応してメモリ閾値電圧分布が決められている。上記メモリ閾値電圧分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。それら３回に分けた個々の書き込み動作において、書き込み選択のビット線には０Ｖ、非選択のビット線には１Ｖを印加する。特に制限されないが、ワード線に印可する電圧は例えば１７Ｖとされる。前記書き込み高電圧印加時間を長くするにしたがってメモリセルの閾値電圧が上昇される。書き込みの閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。特許文献１及び特許文献２には上述の４値記憶が可能なフラッシュメモリについて記載がある。
【０００３】
【特許文献１】特表１９９６−０２４１３８号公報
【特許文献２】特表２００３−７３４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記多値記憶を行う不揮発性メモリでは、信頼性確保のためにメモリ閾値電圧分布の狭帯化が必要であり、このため２値技術の不揮発性メモリに比べて書き込みベリファイ回数が増し、書き込み時間が長くなる傾向にある。本発明者は多値記憶を行うフラッシュメモリの書き込み時間の短縮について検討した。書き込み電圧を印加した不揮発性メモリセルの書き込み特性は、累積書き込み電圧印加時間の対数に対して線形であることが知られている。よって書込みパルス長を一定とすると、書込みパルス印加毎のメモリ閾値電圧の増加量が徐々に減少し、書込みベリファイ回数が増大する。そこでメモリ閾値電圧の増加量を一定にし、書込みベリファイ回数を最適化するために、書込みパルス毎に書込みバイアス印加時間を累積バイアス印加時間のべき乗に延ばせばよい。しかしながら、このべき乗パルス方式では、ベリファイ回数の最適化は可能だが書込みパルス毎にパルス長が延びるため、書込みバイアス印加時間が指数的に増大してしまう。これに対し、書込みパルス毎にパルス長を一定にするＩＳＰＰ（Incremental Step Pulse Programming）方式がある。ＩＳＰＰでは書込みバイアス電圧をパルス毎に増加させて書込みパルス長を一定に保つようにする書き込み方式である。これにより理想的にはメモリ閾値電圧はパルス印加毎に上昇するため、べき乗パルス方式と同様にベリファイ回数の最適化が可能となり、更に、書き込み時間の短縮にもつながる。
【０００５】
しかしながら、ＩＳＰＰを行った場合の実際の書込みベリファイ毎のメモリ閾値電圧の変動量について検討したところ、ワード線電圧が高い程ベリファイ回数の少ない領域でメモリ閾値電圧の変動量が大きくなることが見出された。このため、書込み動作の初期では書込みバラツキが大きくなり書込み飛び出し不良が発生しやすいことが明らかになった。書き込み飛び出し不良とはメモリセルの閾値電圧が目的の閾値電圧分布の一つ上の分布に入ってしまうことである。しかしながら、この対策としてワード線で電圧を下げると、書込みベリファイをパスするメモリセルが少なくなり、無駄な書込みバイアス印加と書込みベリファイ回数が増大するという問題を生ずることが明らかにされた。
【０００６】
本発明の目的は、不揮発性メモリセルの閾値電圧を遷移させる処理時間の短縮と共に、目的とする閾値電圧分布からの飛び出し不良率を低減することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕不揮発性記憶装置（１）は、メモリアレイ（ＦＡＲＹ１〜ＦＡＲＹ３）と制御回路（ＣＮＴ）を有し、前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数のメモリトランジスタを有し、前記制御回路は、閾値電圧の変更によって１個の前記メモリセルトランジスタに４値以上の論理値を記憶可能とする。更に前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、変更対象とされる全ての前記メモリセルトランジスタについて、初期分布側から目的の閾値電圧分布に至るまで順次閾値電圧分布単位で閾値電圧を遷移させると共に、閾値電圧を遷移させるときメモリセルトランジスタのワード線に印加する書き込み電圧のパルス幅と電圧レベルとの積が最初のパルス印加で最大になるように制御する。具体的な態様では要するに、（Ａ）低電圧側から書込みデータを合成しながら、順番に段階を踏んで書込みを行い、（Ｂ）最初の書込みバイアス印加のみ粗く書込みを行うというものであり、何れの場合も書込み元のメモリ閾値電圧を書込み先に近づける、という点で共通点を有する。
【００１０】
上記した手段によれば、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、変更対象とされる全ての前記メモリセルトランジスタについて、初期分布側から目的の閾値電圧分布に至るまで順次閾値電圧分布単位で閾値電圧を遷移させるということは、上記（Ａ）に代表されるように、低電圧側から書込みデータを合成しながら、順番に段階を踏んで閾値電圧を上げていくということである。これにより、閾値電圧分布単位で閾値電圧を遷移させるとき、遷移元と遷移先の閾値電圧が近づくため、メモリセルが本来持つ書込み特性バラツキより小さいバラツキ領域で、閾値電圧の遷移を行うことができる。要するに、早い書き込み特性を持つメモリセルと遅い書き込み特性を持つメモリセルとの書き込み特性のバラツキは書き込み電圧の累計印加時間が長くなるに従って大きくなるから、遷移元と遷移先の閾値電圧が近づく程書込み特性バラツキが小さくなって、書込みベリファイ回数の抑制が可能になる。特に消去分布から高電圧側に離れた’０１’分布、’００’分布の書込みベリファイ回数を抑制できる。例えば各々のベリファイ回数が２〜３回減らせる。書込み処理時間は１割程度の短縮になる。
【００１１】
また、上記した手段において、閾値電圧を遷移させるときメモリセルトランジスタのワード線に印加する書き込み電圧のパルス幅と電圧レベルとの積が最初のパルス印加で最大になるように制御するということは、上記（Ｂ）に代表されるように、最初の書込みバイアス印加のみ粗く書込みを行うということである。このように最初の書込みパルスのみ粗く書込みを行うことで、２発目以降の書込みパルス印加毎のメモリ閾値電圧の変化量を小さくできるため、書込み飛び出し不良の抑制が可能になり、これによって、書込みワード電圧を高めに設定できるようになり、書込み処理時間の短縮に資することができる。要するに、書き込みパルスを印加した後の時点において不揮発性メモリセルの電荷蓄積領域に蓄積された電子が少ない状態では基板と電荷蓄積領域との間の電位差が比較的大きいままの状態であって、依然として電子がトンネル膜を抜け易い状態にある。この状態のメモリセルは遅い書き込み特性を持つメモリセルの特性と同じであると把握することができる。その逆に、不揮発性メモリセルの電荷蓄積領域に蓄積された電子が多い状態では基板と電荷蓄積領域との間の電位差が比較的小さくなって、電子がトンネル膜を抜け難い状態にあり、この状態のメモリセルは速い書き込み特性を持つメモリセルの特性と同じであると把握することができる。したがって、後者に比べて前者は、その次の書き込みパルスの印加によって飛び出し不良を生ずる蓋然性が高くなる。よって、最初の書込みパルス電圧印加（すなわち初期パルス電圧印加）で、メモリ閾値電圧を出来るだけ書込み先に近づける（換言すれば、初期パルス電圧印後における書込み元と書込み先のメモリ閾値電位差が小さくされる）ことにより、書込み飛び出し不良率の低減、ひいては、書込み処理時間の短縮に資することができる。
【００１２】
本発明の一つの具体的な形態として、前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする。電圧パルスの印加形態は書き込み処理時間の短縮が考慮されたＩＳＰＰを基本とする。
【００１３】
本発明の別の一つの具体的な形態として、前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを最初のパルスを除いて順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする。電圧パルスの印加形態は同じくＩＳＰＰを基本とする。
【００１４】
本発明の更に別の一つの具体的な形態として、前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、閾値電圧単位のパルス幅を最初のパルスから順次小さくする。電圧パルスの印加形態は同じくＩＳＰＰを基本とする。
【００１５】
〔２〕不揮発性記憶装置は、メモリアレイと制御回路を有し、前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数のメモリセルトランジスタを有し、前記制御回路は、閾値電圧の変更によって１個の前記メモリセルトランジスタに４値以上の論理値を記憶可能とする。更に、前記制御回路は、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、変更対象とされる全ての前記メモリセルトランジスタについて順次目的とする閾値電圧分布へ遷移させると共に、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧のパルス幅と電圧レベルとの積が最初のパルス印加で最大になるように制御する。
【００１６】
本発明の一つの具体的な形態として、前記制御回路は、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする。
【００１７】
本発明の別の一つの具体的な形態として、前記制御回路は、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧パルスの電圧レベルを最初のパルスを除いて順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする。
【００１８】
本発明の更に別の一つの具体的な形態として、前記制御回路は、閾値電圧を遷移させるときメモリセルトランジスタに印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、閾値電圧単位のパルス幅を最初のパルスから順次小さくする。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、不揮発性メモリセルの閾値電圧を遷移させる処理時間を短縮できると共に目的とする閾値電圧分布からの飛び出し不良率を低減することができる。
【発明を実施するための最良の形態】
【００２１】
《フラッシュメモリ》
第１図には本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような1個の半導体基板（チップ）に形成される。
【００２２】
フラッシュメモリ１は、例えば４個のメモリバンクＢＮＫ０〜ＢＮＫ３と制御部ＣＮＴを有する。前記メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモリ部としてのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３と、バッファ部としてのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３とを有する。一つのフラッシュメモリアレイに対応してバッファメモリは左右に２分割されて配置される。便宜上右側のバッファメモリにはサフィックス（Ｒ）を付し、左側のバッファメモリにはサフィックス（Ｌ）を付す。
【００２３】
フラッシュメモリ１の外部入出力端子ｉ／ｏ０〜ｉ／ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。フラッシュメモリ１は外部制御信号例えばストローブ信号として、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネーブル信号ＷＥｂを入力し、レディー・ビジー信号Ｒ／Ｂｂを出力する。前記チップイネーブル信号ＣＥｂはフラッシュメモリ１にチップ選択状態を示し、リードイネーブル信号ＲＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのリード動作を指示し、ライトイネーブル信号ＷＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのライト動作を指示する。コマンドラッチイネーブル信号ＣＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にコマンドが供給されることを意味し、アドレスラッチイネーブル信号ＡＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にアドレス信号が供給されることを意味する。前記レディー・ビジー信号Ｒ／ＢｂはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の何れかに対して消去、書き込み、または読み出し動作中であること（ビジー状態）をローレベル（Ｌ）によって示す。フラッシュメモリアレイ（ＦＡＲＹ０〜ＦＡＲＹ３）毎に対するビジー状態またはレディー状態は後述のステータス情報を読み出すことによって外部から認識可能にされている。
【００２４】
前記制御部ＣＮＴは、前記ストローブ信号の状態に応じて外部との信号インタフェース機能などを制御し、また、入力されたコマンドに従って内部動作を制御する。
【００２５】
前記それぞれのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３は、マトリクス配置された多数の不揮発性メモリセルを有する。この不揮発性メモリセルは、特に制限されないが、公知のフローティングゲート型トランジスタ１個で１個のメモリセルを構成する。例えば不揮発性メモリセルは、ウェル領域に形成されたソース及びドレインと、ソースとドレインとの間のチャンネル領域にトンネル酸化膜を介して形成されたフローティングゲート、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートによって構成される。コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。第１図では１個の不揮発性メモリセルＭＣと１本のビット線Ｇ−ＢＬが代表的に図示され、ビット線Ｇ−ＢＬの一端にはスタティックラッチ回路で構成されるセンスランチＳＬが接続される。
【００２６】
第１図のフラッシュメモリ１では記憶情報の５１２バイトを１セクタと呼ぶ。書き込みおよび読み出しの情報記憶単位は２０４８バイト（＝４セクタ）であり、この単位を１ページと呼ぶ。１０２４バイトを１キロバイトとも記す。１ページはページアドレスで指定される。フラッシュメモリはフィールド素子分離のため、消去の情報記憶単位は書き込み単位の２倍（＝４０９６バイト）とされ、これを1ブロックと呼ぶ。消去モードにおける偶数ページアドレスの指定がブロックの指定とされる。
【００２７】
特に制限されないが、フラッシュメモリ１において不揮発性メモリセルは１個で２ビットの情報記憶を行なう。これに従って、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において、ワード線１本に２０４８バイト個の不揮発性メモリセルが接続され、ページアドレス情報は対応するワード線１本に接続する偶数番目または奇数番目の１０２４個のメモリセルを指定し、ページアドレス情報で指定された１０２４個のメモリセルに一対一対応するように１０２４バイト個のセンスラッチＳＬが並設される。ページアドレス情報はメモリバンク全体の中でページアドレスを指定し、その最下位ビットはページアドレスの偶数または奇数を指定し、その上位側はワード線を指定し、最上位２ビットはメモリバンクを指定する。ワード線の選択は図示を省略するワード線選択デコーダが行い、偶数ページまたは奇数ページ単位によるビット線の選択は図示を省略する偶奇ビット線セレクタが行い、この偶奇ビット線セレクタで選択された１０２４バイト本のビット線が１０２４バイト個のセンスラッチＳＬに接続される。消去モードでは偶数ページアドレスがブロックアドレス（１ワード線２ページ分アドレス）とみなされる。
【００２８】
前記不揮発性メモリセルの記憶データは電荷保持領域としてのフローティングゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値電圧分布と呼ぶ。例えば、この例では不揮発性メモリセルは１個で２ビットの情報記憶を行い、記憶情報としてのデータ０１，００，１０，１１に対応する４種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、その閾値電圧が第４閾値電圧分布に属する第４閾値電圧（Ｖｔｈ４）状態としての消去状態（“１１”）、その閾値電圧が第１閾値電圧分布に属する第１閾値電圧（Ｖｔｈ１）状態としての第１の書き込み状態（“１０”）、その閾値電圧が第２閾値電圧分布に属する第２閾値電圧（Ｖｔｈ２）状態としての第２の書き込み状態（“００”）、その閾値電圧が第３閾値電圧分布に属する第３閾値電圧（Ｖｔｈ３）状態としての第３の書き込み状態（“０１”）の中から選ばれる。特に制限されないが、閾値電圧は、Ｖｔｈ４＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３の関係を有する。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。上記メモリ閾値電圧分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。それら３回に分けた個々の書き込み動作において、書き込み選択のビット線には０Ｖ、非選択のビット線には１Ｖを印加する。特に制限されないが、ワード線に印可する書込高電圧は例えば１７Ｖとされる。前記書き込み高電圧印加時間を長くするにしたがってメモリセルの閾値電圧が上昇される。３種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。ビット線に０Ｖを印加するか、１Ｖを印加するかは、センスラッチ回路ＳＬにラッチさせる書き込み制御情報の論理値で決定される。例えばセンスラッチ回路ＳＬのラッチデータが論理値“１”で書き込み非選択、論理値“０”で書き込み選択となるように制御される。書き込み動作時にセンスラッチＳＬに“１”または“０”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御部ＣＮＴがバッファメモリ上の書き込みデータに従って決定する。ブロック一括消去時には、選択ワード線印加電圧が−１６Ｖとされ、非選択ワード線が０Ｖとされ、選択ビット線は２Ｖとされる。記憶情報の読み出しは、ワード線に印加するワード線選択レベルとしての電圧を、３種類設定し、３種類のワード線選択レベルを順次変更しながら最大３回の読出し動作を行い、個々の読み出し動作でメモリセルから読み出される２値（１ビット）の値に基づいて２ビットの記憶情報を判定する。
【００２９】
前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する消去、書き込み及び読み出しの制御は前記制御部ＣＮＴが行なう。書き込みに関しては、書込み元のメモリ閾値電圧を書込み先に近づける、という手法を作用して書き込み処理時間の短縮を図っている。その詳細は後述する。
【００３０】
バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えばＳＲＡＭ（Static Random Access Memory）によって構成され、外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に２値で入力される書き込みデータ及び外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から出力する２値の読み出しデータを一時的に保存する。メモリバンク毎にバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２分割されており、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい最低限の記憶容量を備える。例えば、フラッシュメモリ１の場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２Ｋバイトの記憶容量を有する。前述の如く、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は各メモリバンクに１組配置され、同一メモリバンクに配置されたバッファメモリは同一フラッシュメモリアレイに優先的に対応されて利用される。動作モードによっては優先的に対応されないバッファメモリを利用する場合もある。その制御はコマンドとアドレス信号に従って前記制御部ＣＮＴが制御する。
【００３１】
フラッシュメモリアレイとバッファメモリとの間のデータ入出力は８ビット単位で行われる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において８ビット単位のセンスラッチＳＬの選択は図示を省略するセンスラッチ選択回路で行なう。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は８ビット単位でアクセス可能にされる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲＹ３との間のデータ転送、並びにバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に対するアクセス制御は、外部から与えられるコマンド及びアクセスアドレス情報などに基づいて制御部ＣＮＴが行なう。
【００３２】
《書き込み方式》
書き込みに関しては、書込み元のメモリ閾値電圧を書込み先に近づける、という手法を採用する。ここで採用する方式では、電圧パルスの印加形態は書き込み処理時間の短縮が考慮されたＩＳＰＰを基本とする。先ずこの点から説明する。不揮発性メモリセルの書込み特性はメモリセル毎にバラツキが有る。図２のように書き込み電圧の印加時間に対してメモリ閾値電圧（メモリＶｔｈ）の遷移が速い特性を示すもの（速い書き込み特性）、閾値電圧の遷移が遅い特性を示すもの（遅い書き込み特性）がある。そこで書込みメモリ閾値電圧分布幅を所望の範囲に揃える（すなわちメモリ閾値電圧分布の狭帯化をする）ために、書き込み処理は図３のように、書込みフローは書込みバイアスを加えメモリ閾値電圧を上昇させる「書込みバイアス印加」とメモリ閾値電圧が所望の電圧値まで上昇したか判定する「書込みベリファイ」の繰り返しからなる。書込み動作は全てのメモリセルが書込みベリファイをパスするまで、連続的に繰り返される。よって書込み動作時間を短縮するためには、この繰り返し回数を減らす事が有効である。
【００３３】
任意の書込みワード電圧（ＶＷＷ）を加えた際のフラッシュメモリの書込み特性は、図４のように累積書込みバイアス印加時間の対数に対して線形である事が知られている。よって書込みパルス長を一定とすると、書込みパルス印加毎のメモリ閾値電圧(メモリＶｔｈ)の増加量ΔＶｔｈが徐々に減少し、書込みベリファイ回数が増大する問題がある。そこでΔＶｔｈを一定にし、書込みベリファイ回数を最適化するために、図５のように書込みパルス毎に書込みバイアス印加時間を累積バイアス印加時間のべき乗に延ばす「べき乗パルス方式」がある。このべき乗パルス方式では、ベリファイ回数の最適化は可能だが書込みパルス毎にパルス長（＝ｔＷＰ）が延びるため、書込みバイアス印加時間（＝ΣｔＷＰ）が指数的に増大する問題があった。
【００３４】
書込みパルス毎にワード電圧ＶＷＷが一定であったべき乗パルス方式に対して、書込みパルス毎にパルス長を一定にするＩＳＰＰ方式がある。ＩＳＰＰ方式では、図６のように書込みバイアスをパルス毎にΔＶｗｗだけ増加させ（ＶＷＷｎ＋１＝ＶＷＷｎ＋ΔＶｗｗ）、書込みパルス長を一定に保つ。これにより理想的にはメモリ閾値電圧はパルス印加毎にΔＶｗｗだけ上昇するため、べき乗パルス方式と同様にベリファイ回数の最適化が可能となる。理想的な書込みベリファイ回数Ｎverifyは、書込み特性バラツキをΔＶｔｈｗとすると、Ｎverify＝ΔＶｔｈｗ／ΔＶｗｗで与えられる。
【００３５】
図７図にはＩＳＰＰを行った場合の実際の書込みベリファイ毎のメモリ閾値電圧の変動量ΔＶｔｈを示す。図７に示す通り、ワード電圧ＶＷＷが高い程ベリファイ回数の少ない領域でΔＶｔｈが大きくなる。このため、書込み動作の初期では書込みバラツキが大きくなり書込み飛び出し不良が発生しやすい。しかしこの対策としてワード電圧ＶＷＷを下げると、書込みベリファイをパスし難かったり、無駄な書込みバイアス電圧印加と書込みベリファイ回数が増大する問題がある。
【００３６】
そこで、上述の認識の下で、書込み元のメモリ閾値電圧を書込み先に近づける、という手法を採用する。この手法は（１）低電圧側から書込みデータを合成しながら、順番に段階を踏んで書込みを行うというミックスプログラム（Mix Program）方式、（２）最初の書込みバイアス印加のみ粗く書込みを行う初期パルス印加方式に大別される。何れの場合も書込み元のメモリ閾値電圧を書込み先に近づける、という点で共通点を有している。
【００３７】
《ミックスプログラム（Mix Program）方式》
ミックスプログラム方式とは、消去分布（１１データ分布）のメモリ閾値電圧から、低電圧側の書込み分布に順番に書込みを行う方法である。ミックスプログラム方式では、各閾値電圧分布の書込みを行う際、図８の比較例のように書込み対象のメモリ閾値電圧毎に書込みを行う手法に対して、図９のように書込み対象分布より高電圧側の書込み分布も合わせて書込みを行うものである。図８の比較例と図９のミックスプログラム方式では書き込みデータに対する書き込み処理対象が図１０に示される相違を有することになる。ミックスプログラム方式を採用すると、書込み元のメモリ閾値電圧分布は、必ず書込み先のメモリ閾値電圧分布の一つ低電圧側の分布となる。例えば各メモリ閾値電圧分布の間隔（電位差）が１Ｖ以下であっても、これに対する書込み特性バラツキは最大で閾値電圧分布の間隔に対して１．５倍程度になる。低電圧側から書込みを行う事で、本来の書込み特性バラツキよりもバラツキの小さい領域で書込みを行うことが可能になる。要するに、図２に示されるように、早い書き込み特性を持つメモリセルと遅い書き込み特性を持つメモリセルとの書き込み特性のバラツキは書き込み電圧の累計印加時間が長くなるに従って大きくなるから、遷移元（初期分布）に対して遷移先の閾値電圧がＶＨに対してＶＬのように近づく程書込み特性バラツキがＤＨからＤＬのように小さくなって、書込みベリファイ回数の抑制が可能になる。特に消去分布から高電圧側に離れた’０１’分布、’００’分布の書込みベリファイ回数を抑制できる。例えば各々のベリファイ回数が２〜３回減らせる。書込み処理時間は１割程度の短縮になる。書込みベリファイ回数の低減は書込み処理時間の短縮に資するものとなる。図１１には図２の内容を表現を変えて示している。
【００３８】
《初期パルス印加方式》
書込み元と書込み先のメモリ閾値電圧の電位差を小さくするためには、最初の書込みバイアス印加（初期パルス印加）で、メモリ閾値電圧を出来るだけ書込み先に近づけるのがよい。そのためにはＩＳＰＰのパルス幅を延ばすことが有効だが、全てのパルス幅を延ばすと総書込みバイアス時間が増加する問題がある。そこで、図１２のように、初期パルスのみ、他の書込みパルスに対して、書込みバイアス印加時間を延ばす。すなわち、各閾値電圧分布における書き込み処理において最初の書込みバイアス印加のみ粗く書込みを行う。このように最初の書込みパルスのみ粗く書込みを行うことで、２発目以降の書込みパルス印加毎のメモリ閾値電圧の変化量を小さくできるため、書込み飛び出し不良の抑制が可能になり、これによって、書込みワード電圧を高めに設定できるようになり、書込み処理時間の短縮に資することができる。その理由を説明する。図１３には不揮発性メモリセルＭＣの断面構造が例示される。ＣＧはコントロールゲート、ＦＧはフローティングゲート、ＶＴＮは書き込み時におけるトンネル酸化膜電位、ＶＷＷは書き込みゲート電圧である。書き込みでは電子（エレクトロン）がフローティングゲートＦＧに注入される。書き込みパルスを印加した後の時点において不揮発性メモリセルのフローティングゲートに蓄積された電子が少ない状態では基板とフローティングゲートとの間の電位差が比較的大きいままの状態であって、依然として電子がトンネル膜を抜け易い状態にあり、図１４に示されるようにトンネル酸化膜電位ＶＴＮは大きい状態にある。この状態のメモリセルは遅い書き込み特性を持つメモリセルの特性と同じであると把握することができる。その逆に、不揮発性メモリセルのフローティングゲートＦＧに蓄積された電子が多い状態では基板とフローティングゲートＦＧとの間の電位差が比較的小さくなって、電子がトンネル膜を抜け難い状態にあり、図１４に示されるようにトンネル酸化膜電位ＶＴＮは小さい状態にある。この状態のメモリセルは速い書き込み特性を持つメモリセルの特性と同じであると把握することができる。したがって、後者に比べて前者は、その次の書き込みパルスの印加によって飛び出し不良を生ずる蓋然性が高くなる。よって、最初の書込みパルス電圧印加（すなわち初期パルス電圧印加）で、メモリ閾値電圧を出来るだけ書込み先に近づける（換言すれば、初期パルス電圧印後における書込み元と書込み先のメモリ閾値電位差が小さくされる）ことにより、２パルス目以降は書込み元と書込み先のメモリ閾値電圧が近い領域で書込みを行えるようになり、書込み飛び出し不良率の低減、ひいては、書込み処理時間の短縮に資することができる。図１５には飛び出し不良の概念が例示される。例えばＩＮＩ−ＤＳＢを初期分布、ＲＥＧ−ＤＳＢ１をその上の正規の閾値電圧分布、ＲＥＧ−ＤＳＢ２を更にその上の正規の閾値電圧分布とする。ＶＲｉｎｉは初期分布の閾値電圧を有するメモリセルに対する読み出しワード線電圧、ＶＲｄｓｂ１は閾値電圧分布ＲＥＧ−ＤＳＢ１の閾値電圧を有するメモリセルに対する読み出しワード線電圧である。例えば閾値電圧分布ＲＥＧ−ＤＳＢ１に入れることを目的とする書き込み処理における飛び出し不良とは、メモリセルの閾値電圧が読み出しワード線電圧ＶＲｄｓｂ１を越えてしまうことである。ＩＲＥＧ−ＤＳＢ１が正規の閾値電圧分布ＲＥＧ−ＤＳＢ１に対する飛び出し不良分布の一例となる。
【００３９】
前記ミックスプログラム方式は書込み先のメモリ閾値電圧分布の決定に関するものであり、初期パルス印加方式は書込みバイアスの印加の方法に関するものであり、各々の具体的手段は相違するから、相互に組み合わせて用いる事ができる。図１６にはそれらを組み合わせて用いたときの書き込みゲート電圧ＶＷＷと飛び出し不良率及び書き込みベリファイ回数との関係が例示される。ベリファイ回数は前記比較例方式に比べてミックスプログラム方式の方が少なくなり、飛び出し不良率は初期パルスなしの場に比べて初期パルス方式を用いた方が低下される。例えば初期パルス方式を採用しない場合に飛び出し不良をゼロにしたい場合には書き込みゲート電圧ＶＷＷをＶ１に設定しなければならず、このとき、比較例方式を用いないなら、書き込みベリファイ回数はＮ１となり、ミックスプログラム方式を採用すればＮ２となる。初期パルス方式とミックスプログラム方式の双方を採用すれば書き込みゲート電圧ＶＷＷをＶ２に高くしても書き込み不良率をゼロに保ったまま書き込みベリファイ回数をＮ３に減ずることができる。
【００４０】
前記ミックスプログラム方式によれば所謂ソース浮きの効果を更に期待することができる。即ち、読み出し動作では、ビット線の充放電による電圧センスを行っている。そのためソース線を共通とするような小領域のメモリセルのメモリ閾値電圧に着目すると、そのような小領域の他のメモリセルに追加書込み等により書き込みが行われると、読み出し動作時に当該ソース線に全体として流れる読み出し電流が少なくなって、読み出しメモリセル電流によるソース電位の浮きの減少により、メモリ閾値電圧が下がって見える。同じ原因で、書込み動作初期に書き込みパスしたメモリセルは書込み動作が進むにつれて徐々にメモリ閾値電圧が下がって見える。さらに低電圧側のメモリ閾値電圧分布から書込むことで、高電圧側から書込む場合と比較してこの効果は大きくなると考えられる。書込み飛び出しし易い、書込みパルス回数の少ない領域で書込みベリファイをパスしたメモリセルは、前記ソース浮きの効果により、メモリ閾値電圧が低電圧側にシフトする。これは、前記ソース浮きの効果が飛び出し不良を抑制する方向に作用することを意味する。
【００４１】
図１７には初期パルス印加方式の別の例が示される。ここでは、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを最初のパルスを除いて順次高くし、且つ、パルス幅を最初のパルスを除いて一定とし、最初のパルス幅をそれ以降のパルス幅よりも大きくする。電圧パルスの印加形態は同じくＩＳＰＰを基本とする。更に詳しくは、初期パルスのバイアス時間を延ばすのではなく初期パルスのVWWだけＩＳＰＰから外して任意の高電圧に設定する。これはパルス時間の短縮が可能という点で、書込み動作の高速化に適している。
【００４２】
図１８には初期パルス印加方式の更に別の例が示される。ここでは、前記メモリセルトランジスタの閾値電圧を初期分布から目的の閾値電圧分布に変更するとき、メモリセルトランジスタのワード線に印加する書き込み電圧パルスの電圧レベルを順次高くし、且つ、閾値電圧単位のパルス幅を最初のパルスから順次小さくする。電圧パルスの印加形態は同じくＩＳＰＰを基本とする。要するに、初期パルスのバイアス時間を延ばすと共に、２回目以降の書込みバイアス印加毎に徐々にバイアス印加時間を短くすることで、より飛び出し不良を生じ難くしたものである。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、上記では書き込み制御は制御部ＣＮＴが行うが、データプロセッサなどメモリの外部ロジックで行う等にしてもよい。また、上記説明ではフローティングゲートを用いたメモリセルに適用した場合を説明したが、シリコンナイトライド膜を電荷蓄積領域に用いるメモリセルにも本発明は適用可能である。更に多値記憶は４値に限定されず、それ以上の８値記憶にも本発明は適用可能である。本発明は単体の不揮発性メモリはもとよりマイクロコンピュータなどのオンチップの不揮発性メモリなどに広く適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成を示すブロック図である。
【図２】書き込み電圧の印加時間に対して閾値電圧の遷移が速い特性と遅い特性を退避して示す説明図である。
【図３】書込みバイアス印加と書込みベリファイを繰り返して行う書き込み処理手順を例示するフローチャートである。
【図４】任意の書込みワード電圧を加えた際のフラッシュメモリの書込み特性が累積書込みバイアス印加時間の対数に対して線形である事を示す説明図である。
【図５】ΔＶｔｈを一定にし、書込みベリファイ回数を最適化するためにのべき乗パルス方式を示す説明図である。
【図６】書込みパルス毎にパルス長を一定にするＩＳＰＰ方式を示す説明図である。
【図７】ＩＳＰＰを行った場合の実際の書込みベリファイ毎のメモリ閾値電圧の変動量ΔＶｔｈを示す説明図である。
【図８】書込み対象のメモリ閾値電圧毎に書込みを行う比較例に関する書き込み手法を例示する説明図である。
【図９】書込み対象分布より高電圧側の書込み分布も合わせて書込みを行うミックスプログラム方式による書き込み手法を例示する説明図である。
【図１０】図８の比較例と図９のミックスプログラム方式に各々における書き込みデータに対する書き込み処理対象を示す説明図である。
【図１１】図２の内容を表現を変えて示した説明図である。
【図１２】初期パルス印加方式によるパルス電圧波形の一例を示す波形図である。
【図１３】フラッシュメモリセルの断面構造を例示する断面図である。
【図１４】書き込みに際して不揮発性メモリセルのフローティングゲートに蓄積された電子が少ない状態において電子がトンネル膜を抜け易い状態と不揮発性メモリセルのフローティングゲートに蓄積された電子が多い状態において電子がトンネル膜を抜け難い状との相違を示す説明図である。
【図１５】飛び出し不良の概念を例示する説明図である。
【図１６】ミックスプログラム方式と初期パルス印加方式を組み合わせて用いたときの書き込みゲート電圧ＶＷＷと飛び出し不良率及び書き込みベリファイ回数との関係を例示する説明図である。
【図１７】初期パルス印加方式の別のパルス電圧印加形態を示す説明図である。
【図１８】初期パルス印加方式の更に別のパルス電圧印加形態を示す説明図である。
【符号の説明】
【００４６】
１  フラッシュメモリ
ＦＡＲＹ０〜ＦＡＲＹ３  フラッシュメモリアレイ
ＣＮＴ  制御部
ＭＣ  不揮発性メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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