(57)【要約】【課題】サイドウォールの応力によってキャリア移動度を高めることにより、ＣＭＯＳトランジスタの高速化を図る半導体装置及びその製造方法を提供する。【解決手段】ＮＭＩＳトランジスタのゲート電極１４ａ及びＰＭＩＳトランジスタのゲート電極１４ｂの側面上に、引張応力を有する第１のサイドウォール１６ａ、１６ｂを形成する。その後、基板上の全面に、圧縮応力を有する圧縮応力含有絶縁膜１７を形成する。その後、レジスト１８をマスクにして、圧縮応力含有絶縁膜１７を選択的にエッチングして、ゲート電極１４ｂの側面上に、第２のサイドウォール１７ａを形成する。その後、第２のサイドウォール１７ａを覆うレジスト１９をマスクにして、圧縮応力含有絶縁膜１７を除去する。その後、半導体基板１１上の全面に、実質的に応力が生じない層間絶縁膜２１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタを有する半導体装置において、
前記第１のＭＩＳトランジスタは、
基板に設けられた第２導電型の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１の応力を有する第１のサイドウォールとを備え、
前記第２のＭＩＳトランジスタは、
前記基板に設けられた第１導電型の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された、前記第１の応力とは反対応力の第２の応力を有する第２のサイドウォールとを備え、
前記第１のゲート電極の側面上には、前記第２のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２のゲート電極の側面上には、前記第１の応力を有する前記第１のサイドウォールを挟んで前記第２のサイドウォールが形成されており、
前記第１のサイドウォールが有する第１の応力に比べて、前記第２のサイドウォールが有する第２の応力の方が、応力が大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１のサイドウォールが側面上に形成された前記第１のゲート電極と、前記第２のサイドウォールが側面上に形成された前記第２のゲート電極を覆うように、前記基板上に、実質的に応力が生じない層間絶縁膜が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１又は２記載の半導体装置において、
前記第１のＭＩＳトランジスタ形成領域には、前記第１のサイドウォールが側面上に形成された前記第１のゲート電極を覆うように、前記基板上に前記第２のサイドウォールと同じ絶縁膜からなる第２の応力を有する第１の層間絶縁膜が形成されており、
前記第２のＭＩＳトランジスタ形成領域には、前記第２のサイドウォールが側面上に形成された前記第２のゲート電極を覆うように、前記基板上に実質的に応力が生じない第２の層間絶縁膜が形成されていることを特徴とする半導体装置。
【請求項５】
基板上に、第１導電型の半導体領域及び第２導電型の半導体領域を形成する工程（ａ）と、
前記第２導電型の半導体領域上に第１のゲート絶縁膜を形成するとともに、前記第１導電型の半導体領域上に第２のゲート絶縁膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極の側面上に第１の応力を有する第１のサイドウォールを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第２のゲート電極の側面上に、前記第１の応力とは反対応力の第２の応力を有する第２のサイドウォールを形成する工程（ｅ）とを備え、
前記工程（ｅ）では、前記第１のゲート電極の側面上には、前記第２のサイドウォールが形成されないことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第２のゲート電極の側面上に第１の応力を有する前記第１のサイドウォールを形成し、
前記工程（ｅ）では、前記第２のゲート電極の側面上に、前記第１のサイドウォールを挟んで前記第２のサイドウォールを形成し、
前記第１のサイドウォールが有する第１の応力に比べて、前記第２のサイドウォールが有する第２の応力の方が、応力が大きいことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記工程(ｅ)は、前記基板上に第２の応力を有する絶縁膜を形成する第１の工程と、前記絶縁膜上に、前記第１のＭＩＳトランジスタ形成領域を覆い、前記第２のＭＩＳトランジスタ形成領域に開口を有するマスクパターンを形成する工程と、前記マスクパターンをマスクにして前記絶縁膜の異方性エッチングを行なって前記第２のサイドウォールを形成する工程とを有していることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、少なくとも前記第１のＭＩＳトランジスタ形成領域の前記絶縁膜を選択的に除去して、前記第２のゲート電極の側面上に前記第２のサイドウォールを残存させる工程を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に同一半導体基板上にキャリア移動度を高めたＣＭＯＳトランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体結晶層に応力を与えると、結晶の格子間隔が変化するためにバンド構造が変化し、キャリア移動度が変化することがピエゾ抵抗効果として知られている。キャリア移動度が大きくなるか小さくなるかは、基板の面方向と、キャリアの移動する方向と、応力が引張応力か圧縮応力かの相違とによって異なる。例えば、｛１００｝面を主面とするシリコン基板であるＳｉ（１００）基板内においては、キャリアの移動する方向が［０１１］方向のとき、キャリアが電子の場合はチャネル領域の電子が移動する方向に引張応力を与えるとキャリアの移動度が高まり、キャリアが正孔の場合はチャネル領域の正孔が移動する方向に圧縮応力を与えるとキャリアの移動度が高まり、キャリアの移動度が高められる割合は応力の大きさに比例している。
【０００３】
そこで、従来より、半導体結晶層に応力を印加してキャリア移動度を高めることにより、ＭＩＳ型トランジスタ等の動作速度を高速化するための提案がなされている。たとえば、非特許文献１では、ＣＭＯＳトランジスタのうち、ＰＭＩＳトランジスタのソース・ドレイン領域のみにＳｉＧｅ層を形成することにより、ＮＭＩＳトランジスタとＰＭＩＳトランジスタのそれぞれのチャネル領域に与える応力を変えている。
【０００４】
これにより、ＰＭＩＳトランジスタのチャネル領域には、ＳｉＧｅ層による圧縮応力が印加されるため、キャリアの移動度が高められる。
【非特許文献１】IEEE Electron Device Letters, Vol.25, No.4, 2004,  PP191-193
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＣＭＯＳトランジスタでは、キャリアの移動度を高めるための応力の印加方向がＮＭＩＳトランジスタとＰＭＩＳトランジスタとでは正反対となる。そのため、上記のような従来の製造方法では、ＰＭＩＳトランジスタのソース・ドレイン領域のみにＳｉＧｅ層を形成する必要があるために、選択ＳｉＧｅ成長などの特殊な工程を追加して行うので、製造工程が複雑化し、生産コストが向上するという課題がある。
【０００６】
本発明の目的は、特殊な製造工程を用いることなく、サイドウォールの応力によってキャリア移動度を高めることにより、ＣＭＯＳトランジスタの高速化を図る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタを有する半導体装置において、第１のＭＩＳトランジスタは、基板に設けられた第２導電型の半導体領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１の応力を有する第１のサイドウォールとを備え、第２のＭＩＳトランジスタは、基板に設けられた第１導電型の半導体領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された、第１の応力とは反対応力の第２の応力を有する第２のサイドウォールとを備え、第１のゲート電極の側面上には、第２のサイドウォールが形成されていないことを特徴とする。
【０００８】
上記半導体装置において、第２のゲート電極の側面上には、第１の応力を有する第１のサイドウォールを挟んで第２のサイドウォールが形成されており、第１のサイドウォールが有する第１の応力に比べて、第２のサイドウォールが有する第２の応力の方が、応力が大きいことを特徴とする。
【０００９】
上記半導体装置において、第１のサイドウォールが側面上に形成された第１のゲート電極と、第２のサイドウォールが側面上に形成された第２のゲート電極を覆うように、基板上に、実質的に応力が生じない層間絶縁膜が形成されている。
【００１０】
上記半導体装置において、第１のＭＩＳトランジスタ形成領域には、第１のサイドウォールが側面上に形成された第１のゲート電極を覆うように、基板上に第２のサイドウォールと同じ絶縁膜からなる第２の応力を有する第１の層間絶縁膜が形成されており、第２のＭＩＳトランジスタ形成領域には、第２のサイドウォールが側面上に形成された第２のゲート電極を覆うように、基板上に実質的に応力が生じない第２の層間絶縁膜が形成されている。
【００１１】
本発明の半導体装置の製造方法は、基板上に、第１導電型の半導体領域及び第２導電型の半導体領域を形成する工程（ａ）と、第２導電型の半導体領域上に第１のゲート絶縁膜を形成するとともに、第１導電型の半導体領域上に第２のゲート絶縁膜を形成する工程（ｂ）と、第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）と、第１のゲート電極の側面上に第１の応力を有する第１のサイドウォールを形成する工程（ｄ）と、工程（ｄ）の後に、第２のゲート電極の側面上に、第１の応力とは反対応力の第２の応力を有する第２のサイドウォールを形成する工程（ｅ）とを備え、工程（ｅ）では、前記第１のゲート電極の側面上には、前記第２のサイドウォールが形成されないことを特徴とする。
【００１２】
上記半導体装置の製造方法において、工程（ｄ）では、第２のゲート電極の側面上に第１の応力を有する第１のサイドウォールを形成し、工程（ｅ）では、第２のゲート電極の側面上に、第１のサイドウォールを挟んで第２のサイドウォールを形成し、第１のサイドウォールが有する第１の応力に比べて、前記第２のサイドウォールが有する第２の応力の方が、応力が大きいことを特徴とする。
【００１３】
上記半導体装置の製造方法において、工程(ｅ)は、基板上に第２の応力を有する絶縁膜を形成する第１の工程と、絶縁膜上に、第１のＭＩＳトランジスタ形成領域を覆い、第２のＭＩＳトランジスタ形成領域に開口を有するマスクパターンを形成する工程と、マスクパターンをマスクにして絶縁膜の異方性エッチングを行なって第２のサイドウォールを形成する工程とを有している。
【００１４】
上記半導体装置の製造方法において、工程（ｅ）の後に、少なくとも第１のＭＩＳトランジスタ形成領域の絶縁膜を選択的に除去して、第２のゲート電極の側面上に第２のサイドウォールを残存させる工程を備えている。
【発明の効果】
【００１５】
本発明によれば、第１導電型の第１のＭＩＳトランジスタの第１のゲート電極の側面上には第１の応力を有する第１のサイドウォールが形成され、第２導電型の第２のＭＩＳトランジスタの第２のゲート電極の側面上には第１の応力とは反対応力の第２の応力を有する第２のサイドウォールが形成されるため、それぞれのキャリアの移動度を高めることができ、高速化されたＣＭＯＳトランジスタを備えた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００１７】
図１（ａ）〜図１（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域はＮＭＩＳトランジスタ形成領域AreaAを示し、右側領域はＰＭＩＳトランジスタ形成領域AreaBを示している。
【００１８】
まず、図１（ａ）に示す工程で、半導体基板１１のＮＭＩＳトランジスタ形成領域AreaAにＰウェル領域１１ａを形成し、半導体基板１１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１１ｂを形成する。そして、半導体基板１１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１２を形成する。その後、半導体基板１１上に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜１３と厚さ２００ｎｍのポリシリコン膜を順次形成する。その後、ポリシリコン膜をパターニングして、ＮＭＩＳトランジスタ形成領域AreaAにゲート電極１４ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBにゲート電極１４ｂを形成する。その後、ＮＭＩＳトランジスタ形成領域AreaAに、ゲート電極１４ａ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域又はｎ型エクステンション領域となるｎ型拡散領域１５ａを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、ゲート電極１４ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域又はｐ型エクステンション領域となるｐ型拡散領域１５ｂを形成する。
【００１９】
次に、図１（ｂ）に示す工程で、基板上の全面に、引張応力を生じる条件で厚さ２００ｎｍのシリコン酸化膜からなる引張応力含有絶縁膜を形成した後、引張応力含有絶縁膜をエッチバックすることにより、ゲート電極１４ａ、１４ｂの側面上に、第１のサイドウォール１６ａ、１６ｂを形成する。
【００２０】
次に、図１（ｃ）に示す工程で、基板上の全面に、圧縮応力を生じる条件で厚さ４００ｎｍのシリコン窒化膜からなる圧縮応力含有絶縁膜１７を形成する。その後、圧縮応力含有絶縁膜１７上に、ＮＭＩＳトランジスタ形成領域AreaAを覆い、ＰＭＩＳトランジスタ形成領域AreaBに開口１８ａを有するレジスト１８を形成する。その後、レジスト１８をマスクにして、圧縮応力含有絶縁膜１７を選択的にエッチングして、ＰＭＩＳトランジスタ形成領域AreaBのゲート電極１４ｂの側面上に、第２のサイドウォール１７ａを形成する。このとき、第１のサイドウォール１６ｂの引張応力に比べて、第２のサイドウォール１７ａの圧縮応力が大きくなるように、圧縮応力含有絶縁膜１７を形成する。
【００２１】
次に、図１（ｄ）に示す工程で、レジスト１８を除去する。その後、ＰＭＩＳトランジスタ形成領域AreaBの少なくともゲート電極１４ｂ、第１のサイドウォール１６ｂ及び第２のサイドウォール１７ａを覆い、少なくともＮＭＩＳトランジスタ形成領域AreaAの圧縮応力含有絶縁膜１７上に開口を有するレジスト１９を形成する。その後、レジスト１９をマスクにして、圧縮応力含有絶縁膜１７をウェットエッチングして除去する。これにより、ＮＭＩＳトランジスタ形成領域AreaAのゲート電極１４ａの側面上には、第１のサイドウォール１６ａが形成され、圧縮応力含有絶縁膜からなる第２のサイドウォールは形成されていない構成となる。そして、ＰＭＩＳトランジスタ形成領域AreaBのゲート電極１４ｂの側面上には、第１のサイドウォール１６ｂ及び圧縮応力含有絶縁膜からなる第２のサイドウォール１７ａが形成された構成となる。
【００２２】
次に、図１（ｅ）に示す工程で、レジスト１９を除去した後、ＮＭＩＳトランジスタ形成領域AreaAに、ゲート電極１４ａ、第１のサイドウォール１６ａ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ソース・ドレイン領域２０ａを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、ゲート電極１４ｂ、第１のサイドウォール１６ｂ、第２のサイドウォール１７ａ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域２０ｂを形成する。その後、半導体基板１１上の全面に、実質的に応力が生じない厚さ５００ｎｍのＢＰＳＧ膜からなる層間絶縁膜２１を形成した後、ＣＭＰ法などによって層間絶縁膜２１表面の平坦化を行う。その後は、従来の多層配線技術を用いて、多層配線層を形成する。
【００２３】
以上のような方法によれば、ＮＭＩＳトランジスタ形成領域AreaAには、ゲート電極１４ａの側面上に引張応力を有する第１のサイドウォール１６ａが形成されたＮＭＩＳトランジスタが設けられ、ＰＭＩＳトランジスタ形成領域AreaBにはゲート電極１４ｂの側面上に引張応力を有する第１のサイドウォール１６ｂを介して圧縮応力を有する第２のサイドウォール１７ａが形成されたＰＭＩＳトランジスタが設けられる。これにより、ＮＭＩＳトランジスタのチャネル領域には、第１のサイドウォール１６ａにより引張応力が印加され、ＰＭＩＳトランジスタのチャネル領域には第１のサイドウォール１６ｂの引張応力よりも大きい圧縮応力を有する第２のサイドウォール１７ａにより圧縮応力が印加される。従って、ＮＭＩＳトランジスタ及びＰＭＩＳトランジスタは、それぞれキャリア移動度が向上し、高速なＣＭＯＳトランジスタを有する半導体装置を得ることができる。
【００２４】
なお、本実施形態では、ＰＭＩＳトランジスタのゲート電極１４ｂの側面上に第１のサイドウォール１６ｂ及び第２のサイドウォール１７ａを形成した構成にしているが、第１のサイドウォール１６ｂを選択的に除去し、第２のサイドウォール１７ａだけを形成してもよい。
【００２５】
また、本実施形態では、ＮＭＩＳトランジスタのゲート電極１４ａの側面上には、１層のサイドウォール１６ａを形成し、ＰＭＩＳトランジスタのゲート電極１４ｂの側面上に２層のサイドウォール１６ｂ、１７ａを形成した構成にしているが、ＮＭＩＳトランジスタのゲート電極の側面上に２層のサイドウォールを形成し、ＰＭＩＳトランジスタのゲート電極の側面上に１層のサイドウォールを形成してもよい。このとき、ＮＭＩＳトランジスタのゲート電極の側面上に圧縮応力を有する第１のサイドウォールを挟んで、第１のサイドウォールの圧縮応力よりも大きい引張応力を有する第２のサイドウォールを形成し、ＰＭＩＳトランジスタのゲート電極の側面上には第２のサイドウォールは形成せず、圧縮応力を有する第１のサイドウォールのみを形成することによって、本実施形態と同様な効果を得ることができる。
【００２６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００２７】
図２（ａ）〜図２（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側領域はＮＭＩＳトランジスタ形成領域AreaAを示し、右側領域はＰＭＩＳトランジスタ形成領域AreaBを示している。
【００２８】
まず、図２（ａ）に示す工程で、半導体基板１１のＮＭＩＳトランジスタ形成領域AreaAにＰウェル領域１１ａを形成し、半導体基板１１のＰＭＩＳトランジスタ形成領域AreaBにＮウェル領域１１ｂを形成する。そして、半導体基板１１に、各素子形成領域の活性領域を囲むトレンチ型の素子分離領域１２を形成する。その後、半導体基板１１上に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜１３と厚さ２００ｎｍのポリシリコン膜を順次形成する。その後、ポリシリコン膜をパターニングして、ＮＭＩＳトランジスタ形成領域AreaAにゲート電極１４ａを形成し、ＰＭＩＳトランジスタ形成領域AreaBにゲート電極１４ｂを形成する。その後、ＮＭＩＳトランジスタ形成領域AreaAに、ゲート電極１４ａ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ＬＤＤ領域又はｎ型エクステンション領域となるｎ型拡散領域１５ａを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、ゲート電極１４ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ＬＤＤ領域又はｐ型エクステンション領域となるｐ型拡散領域１５ｂを形成する。
【００２９】
次に、図２（ｂ）に示す工程で、基板上の全面に、引張応力を生じる条件で厚さ２００ｎｍのシリコン酸化膜からなる引張応力含有絶縁膜を形成した後、引張応力含有絶縁膜をエッチバックすることにより、ゲート電極１４ａ、１４ｂの側面上に、第１のサイドウォール１６ａ、１６ｂを形成する。
【００３０】
次に、図２（ｃ）に示す工程で、ＮＭＩＳトランジスタ形成領域AreaAに、ゲート電極１４ａ、第１のサイドウォール１６ａ及びレジスト（図示せず）をマスクにして、ｎ型不純物のイオン注入を行って、ｎ型ソース・ドレイン領域２０ａを形成する。また、ＰＭＩＳトランジスタ形成領域AreaBには、ゲート電極１４ｂ、第１のサイドウォール１６ｂ及びレジスト（図示せず）をマスクにして、ｐ型不純物のイオン注入を行って、ｐ型ソース・ドレイン領域２０ｂを形成する。
【００３１】
次に、図２（ｄ）に示す工程で、基板上の全面に、圧縮応力を生じる条件で厚さ３００ｎｍのシリコン窒化膜からなる圧縮応力含有絶縁膜１７を形成する。その後、圧縮応力含有絶縁膜１７上に、ＮＭＩＳトランジスタ形成領域AreaAを覆い、ＰＭＩＳトランジスタ形成領域AreaBに開口１８ａを有するレジスト１８を形成する。その後、レジスト１８をマスクにして、圧縮応力含有絶縁膜１７を選択的にエッチングして、ＰＭＩＳトランジスタ形成領域AreaBのゲート電極１４ｂの側面上に、第２のサイドウォール１７ａを形成する。このとき、第１のサイドウォール１６ｂの引張応力に比べて、第２のサイドウォール１７ａの圧縮応力が大きくなるように、圧縮応力含有絶縁膜１７を形成する。
【００３２】
次に、図２（ｅ）に示す工程で、レジスト１８を除去する。その後、半導体基板１１上の全面に、実質的に応力が生じない厚さ５００ｎｍのＢＰＳＧ膜からなる層間絶縁膜２１を形成した後、ＣＭＰ法などによって層間絶縁膜２１表面の平坦化を行う。その後は、従来の多層配線技術を用いて、多層配線層を形成する。
【００３３】
以上のような方法によれば、ＮＭＩＳトランジスタ形成領域AreaAにはゲート電極１４ａの側面上に引張応力を有する第１のサイドウォール１６ａが形成されたＮＭＩＳトランジスタが設けられ、ＰＭＩＳトランジスタ形成領域AreaBにはゲート電極１４ｂの側面上に引張応力を有する第１のサイドウォール１６ｂを介して圧縮応力を有する第２のサイドウォール１７ａが形成されたＰＭＩＳトランジスタが設けられる。そして、ＮＭＩＳトランジスタ形成領域AreaAの全面には、ゲート電極１４ａ、第１のサイドウォール１６ａ及び活性領域を覆うように圧縮応力含有絶縁膜１７が形成された構成になっている。これにより、ＮＭＩＳトランジスタのチャネル領域には、第１のサイドウォール１６ａにより引張応力が印加され、ＰＭＩＳトランジスタのチャネル領域には第１のサイドウォール１６ｂの引張応力よりも大きい圧縮応力を有する第２のサイドウォール１７ａにより圧縮応力が印加される。従って、ＮＭＩＳトランジスタ及びＰＭＩＳトランジスタは、それぞれキャリア移動度が向上し、高速なＣＭＯＳトランジスタを有する半導体装置を得ることができる。
【００３４】
なお、本実施形態では、ＰＭＩＳトランジスタのゲート電極１４ｂの側面上に第１のサイドウォール１６ｂ及び第２のサイドウォール１７ａを形成した構成にしているが、第１のサイドウォール１６ｂを選択的に除去し、第２のサイドウォール１７ａだけを形成してもよい。
【００３５】
また、本実施形態では、ＮＭＩＳトランジスタのゲート電極１４ａの側面上には、１層のサイドウォール１６ａを形成し、ＰＭＩＳトランジスタのゲート電極１４ｂの側面上に２層のサイドウォール１６ｂ、１７ａを形成した構成にしているが、ＮＭＩＳトランジスタのゲート電極の側面上に２層のサイドウォールを形成し、ＰＭＩＳトランジスタのゲート電極の側面上に１層のサイドウォールを形成してもよい。このとき、ＮＭＩＳトランジスタのゲート電極の側面上に圧縮応力を有する第１のサイドウォールを挟んで、第１のサイドウォールの圧縮応力よりも大きい引張応力を有する第２のサイドウォールを形成し、ＰＭＩＳトランジスタのゲート電極の側面上には第２のサイドウォールは形成せず、圧縮応力を有する第１のサイドウォールのみを形成した後、全面上を第２のサイドウォールと同じ引張応力を有する絶縁膜で覆うことによって、本実施形態と同様な効果を得ることができる。
【産業上の利用可能性】
【００３６】
以上説明したように、本発明は、チャネル領域にキャリアの移動度を高める応力を与えることにより、高速化されたＣＭＯＳトランジスタの形成等に有用である。
【図面の簡単な説明】
【００３７】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【符号の説明】
【００３８】
１１  半導体基板
１１ａ  Ｐウェル領域
１１ｂ  Ｎウェル領域
１２  素子分離領域
１３  ゲート絶縁膜
１４ａ、１４ｂ  ゲート電極
１５ａ  ｎ型拡散領域
１５ｂ  ｐ型拡散領域
１６ａ、１６ｂ  第１のサイドウォール
１７  圧縮応力含有絶縁膜
１７ａ  第２のサイドウォール
１８  レジスト
１８ａ  開口
１９  レジスト
２０ａ  ｎ型ソース・ドレイン領域
２０ｂ  ｐ型ソース・ドレイン領域
２１  層間絶縁膜
【図１】
2006060175.tif 000003
【図２】
2006060175.tif 000004