(57)【要約】  【課題】  容易に遅延調整が可能な電力増幅装置、およびパワーコンバイニングシステム用の遅延測定方法を提供すること。  【解決手段】  分配器１０は入力されたデジタル信号を複数の系Ａ〜Ｃに分配する。分配された信号はデジタルプリディストーション部２０ａ、２０ｂ、２０ｃにより歪補償され、可変シフトレジスタ３１ａ、３１ｂ、３１ｃに入力される。可変シフトレジスタ３１ａ、３１ｂ、３１ｃは係数制御信号により係数が制御され、入力された信号には所定の遅延量が与えられる。遅延が与えられた信号はデジタルアナログ変換器４０ａ、４０ｂ、４０ｃによりアナログ信号に変換され、アップコンバータ５０ａ、５０ｂ、５０ｃにより無線周波数帯に変換された後、増幅器６０ａ、６０ｂ、６０ｃにより増幅される。増幅された信号が合成器７０によって合成され、デジタル歪増幅装置の出力信号として出力される【選択図】  図１
2006060451.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号が入力され、アナログ信号を出力する電力増幅装置であって、
入力されたデジタル信号を複数の系に分配する分配手段と、
前記分配されたデジタル信号に対して遅延調整を行う遅延調整手段と、
前記遅延調整手段により遅延調整されたデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、
前記変換されたアナログ信号を増幅する増幅手段と、
前記各々の系の前記増幅手段の出力を合成して出力する合成手段と、
を備える電力増幅装置。
【請求項２】
請求項１に記載の電力増幅装置であって、
前記遅延調整手段は段数が可変なシフトレジスタを有し、前記シフトレジスタの段数を調整することにより遅延量が調整される電力増幅装置。
【請求項３】
請求項２に記載の電力増幅装置であって、
前記デジタルアナログ変換手段の入力クロック信号の位相を制御する入力クロック制御手段を更に備える電力増幅装置。
【請求項４】
請求項１に記載の電量増幅装置であって、
前記遅延調整手段はデジタルフィルタを有し、前記デジタルフィルタのフィルタ係数を調整することにより遅延量が調整される電力増幅装置。
【請求項５】
複数の並列ユニットに分配されたデジタル入力信号を加算してアナログ信号として出力するパワーコンバイニングシステムの遅延測定方法であって、
前記出力されたアナログ信号の出力電力を取得し、前記取得した出力電力に基づいて前記並列ユニット間の遅延を測定する遅延測定方法。
【請求項６】
複数の並列ユニットに分配されたデジタル入力信号を加算してアナログ信号として出力するパワーコンバイニングシステムの遅延測定方法であって、
前記出力されたアナログ信号の周波数特性を取得し、前記取得した周波数特性に基づいて前記並列ユニット間の遅延を測定する遅延測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅装置およびパワーコンバイニングシステム用遅延調整システムに関する。
【背景技術】
【０００２】
移動体基地局や放送用送信機等に用いられる電力増幅装置には、非常に高い出力が必要とされている。例えば、ＷＣＤＭＡ用基地局では、１出力あたり４０〜８０Ｗ、デジタル放送用機器では数ｋＷに達する。このような送信機では、パワーアンプデバイス１つでは出力レベルをまかないきれないために、数個のデバイスまたはアンプユニットを並列接続する必要がある。
【０００３】
図５はパワーコンバイニングシステムを用いた電力増幅装置の概略構成を示す図である。図５に示すように、入力された信号は分配器１０１により複数の系（並列ユニット）に分配され、その並列ユニットにおける電力増幅器１０２ａ〜１０２ｃによりそれぞれ増幅され、合成器１０３により合成された信号が出力される。このような従来のパワーコンバイニングシステムでは、各並列ユニット、デバイスの群遅延を正確に制御する必要がある。群遅延を行うための最もベーシックな方法としては、各並列ユニットに遅延線を使用するものである。
【０００４】
しかしながら、各並列ユニットの遅延を整合するように、遅延線を用いた並列パワーコンバイニングシステムを製造、調整することは非常に難しい。そして、この調整が十分でない場合、合成出力電力が減衰したり、出力に周波数特性が発生してしまう。
【０００５】
また、入力がアナログ信号であれば、入出力間の遅延をネットワークアナライザ等を用いて群遅延測定を行い、その測定値（遅延量）から遅延線の長さを理論的に求めることができる。
【０００６】
しかしながら、このような並列パワーコンバイニングシステムを用いた増幅器において、デジタルプリディストーション（例えば、特許文献１）、ＥＥＲ（Envelope Elimination and Restoration）、ＬＩＮＣ（LInear amplification with Non-linear Components）等を用いたシステムでは入力がデジタルになるため、ネットワークアナライザ等を用いた測定も不可能となる。
【特許文献１】特開２００３−３３２８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記従来の事情に鑑みてなされたものであって、容易に遅延調整が可能な電力増幅装置、およびパワーコンバイニングシステム用の遅延測定方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電力増幅装置は、デジタル信号が入力され、アナログ信号を出力する電力増幅装置であって、入力されたデジタル信号を複数の系に分配する分配手段と、前記分配されたデジタル信号に対して遅延調整を行う遅延調整手段と、前記遅延調整手段により遅延調整されたデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、前記変換されたアナログ信号を増幅する増幅手段と、前記各々の系の前記増幅手段の出力を合成して出力する合成手段と、を備える。
【０００９】
この構成により、デジタル入力、アナログ出力の高出力が求められる電力増幅装置においても、容易に遅延調整を行うことが可能となる。
【００１０】
また、本発明の電力増幅装置において、前記遅延調整手段は段数が可変なシフトレジスタを有し、前記シフトレジスタの段数を調整することにより遅延量が調整される。
【００１１】
この構成により、簡易な構成で容易な遅延調整を行うことができる。
【００１２】
また、本発明の電力増幅装置において、前記デジタルアナログ変換手段の入力クロック信号の位相を制御する入力クロック制御手段を更に備える。
【００１３】
この構成により、デジタルアナログ変換手段の入力クロックとしてのサンプリング周波数が低い場合にも、入力クロック信号の位相を制御することにより、高い分解能による遅延制御が可能となる。
【００１４】
また、本発明の電力増幅装置において、前記遅延調整手段はデジタルフィルタを有し、前記デジタルフィルタのフィルタ係数を調整することにより遅延量が調整される。
【００１５】
この構成により、デジタルアナログ変換手段のサンプリングレートが低い場合にも、簡易な構成で容易な遅延調整を行うことができる。
【００１６】
本発明の遅延測定方法は、複数の並列ユニットに分配されたデジタル入力信号を加算してアナログ信号として出力するパワーコンバイニングシステムの遅延測定方法であって、前記出力されたアナログ信号の出力電力を取得し、前記取得した出力電力に基づいて前記並列ユニット間の遅延を測定するものである。
【００１７】
この方法により、デジタル入力、アナログ出力のパワーコンバイニングシステムにおける遅延量を測定することができる。
【００１８】
また、本発明の遅延測定方法は、複数の並列ユニットに分配されたデジタル入力信号を加算してアナログ信号として出力するパワーコンバイニングシステムの遅延測定方法であって、前記出力されたアナログ信号の周波数特性を取得し、前記取得した周波数特性に基づいて前記並列ユニット間の遅延を測定する。
【００１９】
この方法により、デジタル入力、アナログ出力のパワーコンバイニングシステムにおける遅延量を測定することができる。
【発明の効果】
【００２０】
本発明によれば、容易に遅延調整が可能な電力増幅装置、およびパワーコンバイニングシステム用の遅延測定方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデジタル歪補償増幅装置の概略構成を示す図である。図１に示すように、第１の実施形態に係るデジタル歪補償増幅装置は、分配器１０と、デジタルプレディストーション部（以下、ＤＰＤ）２０ａ、２０ｂ、２０ｃと、可変シフトレジスタ（以下、ＶＳＲ）３１ａ、３１ｂ、３１ｃと、デジタルアナログ変換器（以下、ＤＡＣ）４０ａ、４０ｂ、４０ｃと、アップコンバータ（以下、ＵＰＣ）５０ａ、５０ｂ、５０ｃと、電力増幅器６０ａ、６０ｂ、６０ｃと、合成器７０と、を備える。
【００２２】
次に、第１の実施形態に係るデジタル歪補償増幅装置の動作について説明する。分配器１０は、分配手段の一例であり、デジタル歪補償増幅装置に入力されたデジタル信号を複数の系に分配する。なお、本発明の実施形態では、入力信号が系Ａ、系Ｂ、系Ｃの計３つの系に分配されて増幅される場合を例にとって説明する。
【００２３】
各系（系Ａ、系Ｂ、系Ｃ）にそれぞれ設けられたＤＰＤ２０ａ、２０ｂ、２０ｃは、例えば、分配器１０により分配されたベースバンドのデジタル信号に対して歪補電力増幅器６０ａ、６０ｂ、６０ｃの歪の逆特性を加えることによるプリディストーション処理を行う。このプリディストーション処理は所定のサンプリング周波数のクロック信号（ＣＬＫ）が与えられて行われる。
【００２４】
ＶＳＲ３１ａ、３１ｂ、３１ｃは、遅延調整手段の一例であり、ＤＰＤ２０ａ、２０ｂ、２０ｃによってプリディストーション処理が行われた信号に対してそれぞれ所定の遅延量が与えて出力する。
【００２５】
ＤＡＣ４０ａ、４０ｂ、４０ｃは、デジタルアナログ変換手段の一例であり、所定のサンプリング周波数を入力クロックとして、ＶＳＲ３１ａ、３１ｂ、３１ｃの出力信号をそれぞれデジタル信号からアナログ信号に変換する。ＵＰＣ５０ａ、５０ｂ、５０ｃは、ＤＡＣ４０ａ、４０ｂ、４０ｃから出力されたアナログ信号をそれぞれ、ベースバンドから例えば無線周波数（ＲＦ）帯に変換する。
【００２６】
電力増幅器６０ａ、６０ｂ、６０ｃは、増幅手段の一例であり、ＵＰＣ５０ａ、５０ｂ、５０ｃから出力された信号をそれぞれ増幅する。合成器７０は、合成手段の一例であり、電力増幅器６０ａ、６０ｂ、６０ｃからの出力信号、すなわち系Ａ、系Ｂ、系Ｃの出力信号を合成して出力する。
【００２７】
ここで、第１の実施形態のデジタル歪電力増幅装置では、上述したように、ＤＡＣの前に可変長のバッファとしてＶＳＲ３１ａ、３１ｂ、３１ｃが挿入されており、このＶＳＲ３１ａ、３１ｂ、３１ｃの段数の調整を行うことにより、各系の遅延量を調整することができる。
【００２８】
ここで、ＤＡＣのサンプリング周波数をｆｓ、ＶＳＲの段数をｎとすると、（ＤＰＤの出力端からＤＡＣの入力端までの）遅延制御量Ｃ１は式（１）により表される。
Ｃ１  ＝  １／ｆｓ・ｎ  ・・・（１）
【００２９】
なお、この遅延調整をマイクロ波帯の信号に対して行う場合、その遅延制御量はｎｓ（ナノ秒）オーダーとなることから、ＤＡＣ４０ａ、４０ｂ、４０ｃのサンプリング周波数はおよそ１ＧＨｚを要する。
【００３０】
このような本発明の第１の実施形態によれば、パワーコンバイニングシステムのデジタル入力・アナログ出力の電力増幅装置において、簡素な構成で容易に遅延調整を行うことができる。
【００３１】
なお、本実施形態では、各系においてデジタルベースバンドプリディストーションが用いられた場合について説明したが、ＥＥＲ、ＬＩＮＣ等を用いた電力増幅装置等、デジタル入力・アナログ出力の電力増幅装置であれば、容易に遅延調整を行うことが可能な効果を得ることができる。
【００３２】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るデジタル歪補償増幅装置の概略構成を示す図である。同図において、第１の実施形態で説明した図１と重複する部分には同一の符号を付す。
【００３３】
図２に示すように、第２の実施形態に係るデジタル歪補償増幅装置には、遅延調整手段の一例として、ＦＩＲ（Finite Impulse Response）フィルタ３２ａ、３２ｂ、３２ｃがＤＡＣ４０ａ、４０ｂ、４０ｃの前段に設けられている。
【００３４】
遅延調整用にＦＩＲフィルタ３２ａ、３２ｂ、３２ｃを設けることにより、ＤＡＣ４０ａ、４０ｂ、４０ｃを、そのサンプリング周波数が低いものを用いた場合にも、遅延調整を行うことが可能となる。この場合、ＦＩＲフィルタ３２ａ、３２ｂ、３２ｃを必要な遅延調整分解能が得られるようにオーバーサンプリング設計するように係数制御を行う。
【００３５】
ＦＩＲフィルタ３２ａ、３２ｂ、３２ｃは、その係数を制御することにより、遅延量を調整するが可能となる。なお、ＦＩＲフィルタは、そのフィルタ段数に応じて処理時間が発生する。
【００３６】
ここで、ＦＩＲフィルタのフィルタ段数をｍ、係数制御による遅延量をＤｆ、ＤＡＣのサンプリング周波数をｆｓとすると、（ＤＰＤの出力端からＤＡＣの入力端までの）制御遅延量Ｃ２は、式（２）により表される。
Ｃ２  ＝  （ｍ＋Ｄｆ）・１／ｆｓ  ・・・  （２）
【００３７】
したがって、ＦＩＲフィルタのサンプリングレートをオーバーサンプリングするように設計することで、サンプリングレートの低いＤＡＣを使用したとしても、所望の遅延調整を実現することができる。
【００３８】
このような本発明の第２の実施形態によれば、パワーコンバイニングシステムのデジタル入力・アナログ出力の電力増幅装置において、アナログ変換のサンプリング周波数が低い場合においても、簡素な構成で容易に遅延調整を行うことができる。
【００３９】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るデジタル歪補償増幅装置の概略構成を示す図である。同図において、第１の実施形態で説明した図１と重複する部分には同一の符号を付す。
【００４０】
図３に示すように、第３の実施形態に係るデジタル歪補償増幅装置には、ＤＡＣ４０ａ、４０ｂ、４０ｃの入力クロック信号ＣＬＫを制御するＤＤＳ（Direct Digital Synthesizer：ダイレクトデジタルシンセサイザ）３３が設けられている。
【００４１】
ＤＤＳ３３は、入力クロック制御手段の一例であり、ＤＡＣ４０ａ、４０ｂ、４０ｃの入力クロック信号（ＣＬＫ）の数倍の周波数を基準としてその１／２までの範囲の任意の周波数に入力周波数を変換し、かつその初期位相を変更可能な回路である。
【００４２】
本実施形態のデジタル歪補償増幅装置において、ＤＤＳ３３は、入力クロック信号（サンプリング周波数）の周波数を変更せずに初期位相をサンプリング周波数に対して変更する回路として使用される。これにより、おおよそ１波長を数千分の１の分解能で位相制御可能であるため、ＶＳＲ３１ａ、３１ｂ、３１ｃとの併用によりサンプリングレートの数千分の１の分解能でＶＳＲの段数幅の遅延を制御可能である。
【００４３】
ここで、ＤＡＣのサンプリング周波数をｆｓ、ＶＳＲの段数をｎ、ＤＤＳの位相制御量をＣすると、（ＤＰＤの出力端から増幅器の入力端までの）遅延制御量Ｃ３は式（３）により表される。
Ｃ３  ＝  １／ｆｓ・（ｎ＋Ｃ）  ・・・（３）
【００４４】
したがって、サンプリング周波数に対応する程度の大まかな調整はＶＳＲの段数制御により、また、微調整はＤＤＳの位相制御により遅延調整を行うことで、サンプリング周波数の低いＤＡＣを用いた場合であっても、十分な遅延調整を行うことが可能となる。また、フィルタ等で遅延を調整するものではないので、入力された信号の帯域を狭めることなく遅延量を制御することができる。
【００４５】
このような本発明の第３の実施形態によれば、パワーコンバイニングシステムのデジタル入力・アナログ出力の電力増幅装置において、アナログ変換のサンプリング周波数が低い場合においても、簡素な構成で容易に遅延調整を行うことができる。
【００４６】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る遅延測定システムの概略構成を示す図である。同図において、第１〜第３の実施形態で説明した図１〜図３と重複する部分には同一の符号を付す。
【００４７】
図４に示すように、パワーコンバイニングシステムは、分配器１０、複数の系１ａ〜１ｃ、合成器７０を有している。分配器１０は、入力されたデジタル信号を複数の系（本実施形態では３つの系Ａ〜Ｃ）に分配する。系Ａ（１ａ）、系Ｂ（１ｂ）、系Ｃ（１ｃ）は、デジタルアナログ変換機能を有し、それぞれデジタル信号を出力する。合成器７０は、系Ａ〜系Ｃ（１ａ〜１ｃ）からの信号を合成して出力する。すなわち、本実施形態のパワーコンバイニングシステムは、デジタル信号が入力され、アナログ信号を出力するシステムである。
【００４８】
このようなパワーコンバイニングシステムの出力信号を、パワーメータ８１およびスペクトルアナライザ８２により測定することにより、系Ａ〜系Ｃ（１ａ〜１ｃ）の遅延の整合状態を測定する。
【００４９】
パワーメータ８１は、合成器７０からの出力電力レベルを測定する。系Ａ〜系Ｃの遅延がうまく整合できていない場合、出力電力レベルは遅延が整合している場合よりも低くなる。したがって、この出力レベルを取得することにより、各系間の遅延の整合状態を測定することができる。
【００５０】
スペクトルアナライザ８２は、合成器７０からの出力信号の周波数特性を測定する。系Ａ〜系Ｃの遅延がうまく整合できていない場合、出力信号の周波数特性に、キャリア周波数付近で平坦性にバラツキが生じる。したがって、出力信号の周波数特性を取得することにより、各系間の遅延の整合状態を測定することができる。
【００５１】
これにより、デジタル入力・アナログ出力のパワーコンバイニングシステムにおいても、適切な遅延測定を行うことが可能となる。
【００５２】
そして、各系Ａ〜Ｃに遅延調整機能がある場合、図４に示すように、パワーメータ８１およびスペクトルアナライザ８２の測定結果に基づいて、その遅延調整機能に対する制御信号を生成する制御信号生成部９０を設けることにより、容易に遅延調整を行うことができる。
【００５３】
制御信号生成部９０は、パワーメータ８１の出力結果に対しては、測定される出力レベルが最大になるように各系の遅延量を調整するような制御信号を生成する。また、スペクトルアナライザ８２の出力結果に対しては、測定される周波数特性がより平坦になるような制御信号を生成する。
【００５４】
この調整方法の一つとしては、例えば、いずれかの系を固定し、他の系の遅延を順次調整していくことにより、遅延の調整を行う方法が挙げられる。
【００５５】
なお、制御信号生成部９０が生成する制御信号は、例えば、系Ａ〜Ｃ（１ａ〜１ｃ）の回路が、第１の実施形態の系Ａ〜Ｃであれば、その制御信号はＶＳＲ３１ａ〜３１ｃに入力される係数制御信号であり、第２の実施形態の系Ａ〜Ｃであれば、ＦＩＲ３２ａ〜３２ｃに入力される段数制御信号であり、第３の実施形態の系Ａ〜Ｃであれば、ＶＳＲ３１ａ〜３１ｃに入力される係数制御信号およびＤＤＳ３３に入力される位相制御信号である。
【００５６】
なお、パワーメータ８１およびスペクトルアナライザ８２の測定結果は、各系間の遅延整合状態に対して、高い相関が認められる。したがって、パワーメータ８１およびスペクトルアナライザ８２のうち、いずれか一方のみでも遅延測定を行うことが可能であるが、両方の測定を行うことにより、より確実な遅延測定を行うことが可能となる。
【００５７】
このような本発明の第４の実施形態によれば、パワーコンバイニングシステムにおける遅延測定を行うことが可能となり、さらに、測定した遅延に基づいて容易に各系の遅延量を調整することが可能となる。
【産業上の利用可能性】
【００５８】
本発明の電力増幅装置およびパワーコンバイニングシステム用遅延測定方法は、容易に遅延調整が可能な効果を有し、移動体基地局や放送用送信機等に有用である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係るデジタル歪補償増幅装置の概略構成を示す図
【図２】本発明の第２の実施形態に係るデジタル歪補償増幅装置の概略構成を示す図
【図３】本発明の第３の実施形態に係るデジタル歪補償増幅装置の概略構成を示す図
【図４】本発明の第４の実施形態に係る遅延測定システムの概略構成を示す図
【図５】パワーコンバイニングシステムを用いた電力増幅装置の概略構成を示す図
【符号の説明】
【００６０】
１０  分配器
２０ａ、２０ｂ、２０ｃ  デジタルプリディストーション部
３１ａ、３１ｂ、３１ｃ  可変シフトレジスタ
３２ａ、３２ｂ、３２ｃ  ＦＩＲフィルタ
３３  ダイレクトデジタルシンセサイザ
４０ａ、４０ｂ、４０ｃ  デジタルアナログ変換器
５０ａ、５０ｂ、５０ｃ  アップコンバータ
６０ａ、６０ｂ、６０ｃ  増幅器
７０  合成器
８１  パワーメータ
８２  スペクトルアナライザ
９０  制御信号生成部
【図１】
2006060451.tif 000003
【図２】
2006060451.tif 000004
【図３】
2006060451.tif 000005
【図４】
2006060451.tif 000006
【図５】
2006060451.tif 000007