(57)【要約】【課題】駆動能力を低下させず反応時間を自在に制御でき、極めて少ない素子数で実現でき、実装面積の縮小、低消費電力化が可能な適応型インバータを提供する。【解決手段】入力端子、出力端子、及び閾値制御端子を有し、閾値制御端子ＣＮＴに入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータ２と、論理閾値可変インバータ２の入力信号又は出力信号が遷移する時点から所定の時間だけ遅延して、論理閾値可変インバータ２の閾値制御電圧信号の電圧値を当該入力信号又は出力信号の論理レベルに応じた電圧値に切り換える制御信号生成回路３とを備えた構成とする。これにより、論理閾値の動的切替により駆動能力・反応時間を自在に制御できる。【選択図】        図１
2006060690.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータと、
前記論理閾値可変インバータの入力信号又は出力信号が遷移する時点から所定の時間だけ遅延して、前記論理閾値可変インバータの前記閾値制御電圧信号の電圧値を当該入力信号又は出力信号の論理レベルに応じた電圧値に切り換える制御信号生成回路と、
を備えていることを特徴とする適応型インバータ。
【請求項２】
前記制御信号生成回路は、前記論理閾値可変インバータの入力信号が遷移する時点から所定の時間だけ遅延して、遷移後の前記入力信号の電圧値と前記論理閾値可変インバータの論理閾値との差が一定の値となるように、前記論理閾値可変インバータの前記閾値制御電圧信号の電圧値を切り換えることを特徴とする請求項１記載の適応型インバータ。
【請求項３】
前記制御信号生成回路は、
前記論理閾値可変調インバータの入力信号を所定の時間だけ遅延するとともにそれを反転増幅又は非反転増幅した前記閾値制御電圧信号を生成し前記論理閾値可変インバータの閾値制御端子に入力するものであることを特徴とする請求項１又は２記載の適応型インバータ。
【請求項４】
前記制御信号生成回路は、
前記論理閾値可変調インバータの出力信号を所定の時間だけ遅延するとともにそれを反転増幅又は非反転増幅した前記閾値制御電圧信号を生成し前記論理閾値可変インバータの閾値制御端子に入力するものであることを特徴とする請求項１又は２記載の適応型インバータ。
【請求項５】
前記制御信号生成回路は、
前記論理閾値可変調インバータの入力信号又は出力信号の何れかを所定の時間だけ遅延させた遅延信号を生成する遅延回路と、
前記遅延信号を増幅し前記閾値制御電圧信号として前記論理閾値可変インバータの閾値制御端子に出力する増幅回路であって、外部から入力される利得制御電圧信号による利得制御が可能な出力振幅変調回路と、
を備えていること
を特徴とする請求項３又は４記載の適応型インバータ。
【請求項６】
前記出力振幅変調回路は、
利得制御電圧信号により抵抗値の制御が可能な第１の電子制御可変インピーダンス、及び、前記第１の電子制御可変インピーダンスに直列接続され、前記利得制御電圧信号により第１の電子制御可変インピーダンスに対して相補的に抵抗値が制御される第２の電子制御可変インピーダンスからなる可変分圧インピーダンスを備え、
前記可変分圧インピーダンスの両端には、それぞれ、前記遅延回路が出力する遅延信号及びその反転信号が入力され、
前記可変分圧インピーダンスの第１及び第２の電子制御可変インピーダンスの接続ノードが前記論理閾値可変調インバータの閾値制御端子に接続されていること
を特徴とする請求項５記載の適応型インバータ。
【請求項７】
前記第１及び第２の電子制御可変インピーダンスは、入力端子及び出力端子の間に、チャネルを挟む一方の端子と他方の端子とがそれぞれ接続されたＰチャネル型の第１のＭＯＳトランジスタ、並びに、前記入力端子及び出力端子の間に、チャネルを挟む一方の端子と他方の端子とがそれぞれ接続されたＮチャネル型の第２のＭＯＳトランジスタから構成されたトランスミッション・ゲートであり、
前記第１の電子制御可変インピーダンスの第１及び第２のＭＯＳトランジスタのゲートには、それぞれ前記利得制御電圧信号及びその相補電圧信号が入力され、
前記第２の電子制御可変インピーダンスの第２及び第１のＭＯＳトランジスタのゲートには、それぞれ前記利得制御電圧信号及びその相補電圧信号が入力されるものであること
を特徴とする請求項６記載の適応型インバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧の遷移特性とは独立に出力電圧の遷移の反応時間及び駆動能力を調節することが可能な適応型インバータに関する。
【背景技術】
【０００２】
近年、ＬＳＩにおける素子の微細化、高集積化が進み、１個のＬＳＩチップ上に数十億個以上のトランジスタが集積されるようになりつつある。かかるＬＳＩチップの高集積化の進展に伴い、チップ内の素子特性のばらつきにより、安定した回路性能を得ることが困難化するという問題が生じる。すなわち、素子特性のばらつきを考慮して安定した回路性能を確保するためには、素子特性のばらつきによるマージンを考慮した回路設計が必要とされるが、回路規模が極めて大きくなると、マージンを考慮した回路設計は極めて困難となる。そこで、今後のＬＳＩの更なる高集積化・高性能化を進展させるためには、素子特性のばらつきとマージン設計の複雑さを克服することが極めて重要な課題である。
【０００３】
そこで、近年、クロックスキュー等を調節するなどして、高い性能を実現する新しいＬＳＩ高性能化技術が研究・開発されている（非特許文献１〜３参照）。これらは、ＬＳＩの製造後にＬＳＩチップ内部の特性を調節することにより、素子特性のばらつきを吸収し、ＬＳＩの高性能化を実現しようとするものであり、いわゆる、調整機能内蔵ＬＳＩということができる。更に、将来的には、ＬＳＩチップ内に、チップ内の素子特性のばらつきをそのＬＳＩ自身が自動補正する機能を組み込んだ自律適応型ＬＳＩが登場すると見込まれる。自律適応型ＬＳＩにおいては、ＬＳＩチップの製造ばらつきを不確定要素とするマージン設計が不要となる。これにより、ＬＳＩの設計・製造コストの大幅な低減が可能となる。また、ＬＳＩの用途や使用環境の変化などにも自動的に適応して最適な性能を実現する、全く新しいタイプの学習型ＬＳＩへの展開が期待される。
【０００４】
上述の自律適応型ＬＳＩの要素回路技術の一つとして、入力信号の遷移に対する出力信号の遷移の遅延時間（以下、「反応時間」という。）や駆動能力を自由に制御することのできる適応型インバータが必要となる。
【０００５】
出力負荷に応じてインバータの駆動能力を変更する技術としては、インバータの出力側にＭＯＳ容量を接続し、負荷に応じてＭＯＳ容量のキャパシタンスを変化させる技術が公知である（特許文献１参照）。
【０００６】
また、インバータの反応時間を制御する技術としては、インバータの出力端子に接続された容量負荷のキャパシタンスを変化させることで反応時間を制御する技術（特許文献３参照）や、インバータの出力端子に電気的にインピーダンス制御が可能な負抵抗（以下、「電子制御負抵抗」という。）を接続し、この電子制御負抵抗のインピーダンスを制御することで反応時間を制御する技術（特許文献４参照）が公知である。
【０００７】
図１６は特許文献２に記載の適応型インバータの回路構成を表す図である。この適応型インバータは、ＭＯＳトランジスタＭ１，Ｍ２からなるインバータ１００を有し、ＭＯＳトランジスタＭ１側には、ＭＯＳトランジスタＭ３を介して電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＭ２側にはＭＯＳトランジスタＭ４を介して低電圧ＶＳＳが印加されている。ＭＯＳトランジスタＭ３，Ｍ４のゲートには、それぞれ、放電制御電圧信号ＢＰ，ＢＮが印加されている。
【０００８】
また、インバータ１００の出力側には、ＭＯＳトランジスタＭ５，Ｍ６を介してコンデンサＣ１，Ｃ２が接続されている。ＭＯＳトランジスタＭ５，Ｍ６のゲートには、それぞれ、コンデンサＣ１，Ｃ２とインバータ１００の出力側との結合を制御するものであり、ＭＯＳトランジスタＭ５，Ｍ６のコンダクタンスは、制御電圧信号ＶＣＮ，ＶＣＰにより制御される。
【０００９】
インバータ１００の反応時間は、ＭＯＳトランジスタＭ１への供給電流ＩＭ１又はＭＯＳトランジスタＭ２からの供給電流ＩＭ２に比例する。すなわち、供給電流ＩＭ１，ＩＭ２を大きくすれば反応時間は短くなり、逆に供給電流ＩＭ１，ＩＭ２を小さくすれば反応時間は長くなる。供給電流ＩＭ１，ＩＭ２の制御は、放電制御電圧信号ＢＰ，ＢＮにより制御することができる。これにより、インバータ１００における遅延を直接調節し、反応時間を制御することができる。
【００１０】
しかし、供給電流ＩＭ１，ＩＭ２をあまり小さくすると反応時間の制御精度が下がり好ましくない。従って、この場合、制御電圧信号ＶＣＮ，ＶＣＰによりＭＯＳトランジスタＭ５，Ｍ６のコンダクタンスを減少し、コンデンサＣ１，Ｃ２をインバータ１００の出力ノードに接続する。これにより、供給電流ＩＭ１，ＩＭ２が小さい領域でも反応時間を制御することができる。
【００１１】
図１７は特許文献３に記載の適応型インバータの回路構成を表す図である。この適応型インバータは、通常のＣＭＯＳ型のインバータ１１０の出力側に、インバータ１１２，１１３、及び可変インピーダンス１１４がリング状に接続されてなる電子制御負抵抗（以下、「ＥＣＮＲ」という。）１１１が接続された構成からなる。
【００１２】
インバータ１１２のゲインを−Ａ２、インバータ１１３のゲインを−Ａ１、可変インピーダンス１１４のインピーダンスをＺ、Ａ１Ａ２＝１＋Ａ０とすれば、電子制御負抵抗１１１のインピーダンスＺｉｎは、近似的にＺｉｎ＝Ｚ／（１−Ａ１Ａ２）＝−Ｚ／Ａ０で与えられる。従って、ＥＣＮＲ１１１は負のインピーダンスであり、可変インピーダンス１１４のインピーダンスＺを制御することによりＺｉｎの制御が可能である。尚、可変インピーダンス１１４は、通常のトランスミッション・ゲートを用いて構成することができ、トランスミッション・ゲートの２つのゲートに入力する相補的な制御電圧信号によってそのインピーダンスを制御することができる。
【００１３】
インバータ１１０の出力端子はインバータ１１２の入力端子に接続されている。可変インピーダンス１１４を制御することにより、ＥＣＮＲ１１１の負抵抗値を制御することができる。この負抵抗値の変化は、インバータ１１０の出力電圧がインバータ１１２の閾値電圧に達するまでの時間に影響を及ぼし、インバータ１１０の出力端子に現れる信号の遷移時間が制御される。
【００１４】
図１７の適応型インバータの動作を模式的に表すと図１８のようになる。図１８は、インバータ１１０の出力電圧の時間変化を表している。インバータ１１０の出力電圧が点Ａから点Ｂにかけて上昇する。このとき、インバータ１１２の出力電圧はＶｄ、インバータ１１３の出力端子は０に保持されている。従って、インバータ１１０の出力端子から可変インピーダンス１１４を通りインバータ１１３の出力端子に転換電流（diverting current）が流れる。この転換電流により、インバータ１１０の出力電圧の上昇速度は抑制される。点Ｂにおいて、インバータ１１０の出力電圧は閾値電圧Ｖｔｈに達する。これにより、インバータ１１２の出力電圧が０に遷移し、インバータ１１３の出力電圧はＶｄに遷移する。インバータ１１３の出力電圧がＶｄに遷移すると、今度は、インバータ１１３の出力端子から可変インピーダンス１１４を通りインバータ１１０の出力端子に電流が流れる。これにより、インバータ１１０の出力電圧の上昇は加速され、点ＣにおいてＶｄに到達する。
【００１５】
インバータ１１０の出力電圧がＶｄから０に遷移する場合も、同様にして、点Ｄ，Ｅ，Ｆの順に変化する。
【００１６】
このように、インバータ１１０の出力電圧が遷移するとき、インバータ１１０の出力端子には実効負抵抗が働く。この実効負抵抗の値は可変インピーダンス１１４のインピーダンスＺを制御することによって制御することができる。従って、インバータ１１０の出力電圧の遷移時に、インバータ１１０の出力電圧が閾値電圧Ｖｔｈに達するまでの時間、すなわち反応時間を制御することが可能となる。
【特許文献１】特開２００２−１９８７９６号公報
【特許文献２】米国特許第５，０１２，１４２号明細書
【特許文献３】米国特許第５，４７９，１２９号明細書
【特許文献４】特開２００２−２２２９４４号公報
【特許文献５】特願２００３−２０６５１号明細書
【特許文献６】特願２００３−９３６４４号明細書
【非特許文献１】Murakawa, M.; Adachi, T.; Niino, Y.; Kasai, Y.; Takahashi, E.; Takasuka, K.; Higuchi, T.; "An AI-calibrated IF filter: a yield enhancement method with area and power dissipation reductions," Solid-State Circuits, IEEE Journal of, Volume: 38, Issue: 3, March 2003, Pages:495-502
【非特許文献２】Deleganes, D.; Douglas, J.; Kommandur, B.; Patyra, M.; "Designing a 3 GHz, 130 nm, Intel Pentium（登録商標） 4 processor," VLSI Circuits Digest of Technical Papers, 2002. Symposium on, 13-15 June 2002, Pages:130-133
【非特許文献３】Takahashi, E.; Kasai, Y.; Murakawa, M.; Higuchi, T.; "A post-silicon clock timing adjustment using genetic algorithms," VLSI Circuits, 2003. Digest of Technical Papers. 2003 Symposium on, 12-14 June 2003, Pages:13-16
【非特許文献４】有馬裕，浅野種正，「利得係数可変MOSトラン ジスター An Adjustable βＭＯＳトランジスタ (A-MOS)」，第５回システムLSIワークショップ、 ポスター発表、電子情報通信学会集積回路研究専門委員会、pp.271-274、2001年11月 27日
【非特許文献５】Yutaka Arima, Naoki Nakanose, and Tanemasa Asano, "A Logic Threshold Voltage Conversion Circuitry with Variable Channel-Size MOSEFT", The Transactions of The IEICE, Vol. J86-C No.8, pp.894-901, August 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記図１６に示した従来の技術では、インバータの反応時間を変化させるために、ＭＯＳトランジスタＭ３，Ｍ４のコンダクタンスを減少させてインバータへの供給電流を減少させると、インバータの駆動能力が著しく減少する。また、インバータを通して伝搬する信号の電圧振幅の振れが減少し、実際にはインバータの反応時間を長くするよりはむしろ短くさせるという問題が生じる。
【００１８】
また、上記図１６や図１７に示した従来の技術は、もっぱら遅延線への適用を想定したものであり、インバータの反応時間をインバータ単体の場合にくらべて長くすることはできるが、短くすることができない。従って、変化の鈍った入力信号の遷移点を敏感に検出して出力電圧を遷移させるような反応時間の制御を行うことができない。従って、上述のような自律適応型ＬＳＩの要素回路として使用するには、機能的に不十分である。
【００１９】
また、インバータの出力端子に接続したキャパシタや電子制御負抵抗で行う場合、反応時間の制御をインバータの出力端子からの電流の引き込みにより行うため、必然的に出力遷移時におけるインバータの駆動電流が増加する。従って、インバータにおける消費電力が大きくなるといった問題もある。
【００２０】
そこで、本発明の目的は、インバータの駆動能力を大きく低下させることなく反応時間を自在に制御することが可能であり、かつ極めて少ない素子数で実現でき、実装面積の縮小、低消費電力化が可能な適応型インバータを提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係る適応型インバータの第１の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータと、前記論理閾値可変インバータの入力信号又は出力信号が遷移する時点から所定の時間だけ遅延して、前記論理閾値可変インバータの前記閾値制御電圧信号の電圧値を当該入力信号又は出力信号の論理レベルに応じた電圧値に切り換える制御信号生成回路とを備えていることを特徴とする。
【００２２】
論理閾値可変インバータ（Variable Threshold Inverter ： 以下、「ＶＴ−ＩＮＶ」という。）の入力信号が遷移する場合、入力信号が変化し始めた後に論理閾値電圧を過ぎる時点付近に、ＶＴ−ＩＮＶの出力電圧が遷移（ＬレベルからＨレベル又はその逆の遷移をいう。）し始める。入力信号が変化し始める時点から出力電圧が遷移し始めるまでの遅延時間を「反応時間」という。入力信号の変化速度が一定であれば、反応時間は、入力電圧の初期電圧（入力電圧が変化し始める直前の電圧）と論理閾値電圧との差にほぼ比例する。すなわち、初期電圧と論理閾値電圧との差によって反応時間を制御することができる。また、ＶＴ−ＩＮＶの論理閾値電圧の変化は、ＶＴ−ＩＮＶを構成するＭＯＳトランジスタの利得係数の変調により生じているので、ＶＴ−ＩＮＶの駆動能力は論理閾値電圧により変調される。従って、初期電圧と論理閾値電圧との差によってＶＴ−ＩＮＶの駆動能力を制御することができる。
【００２３】
そこで、上記第１の構成においては、制御信号生成回路は、ＶＴ−ＩＮＶの入力信号又は出力信号が遷移した場合、その遷移時から遅れて閾値制御電圧信号の電圧値を切り替え、ＶＴ−ＩＮＶの論理閾値電圧を切り換える。これにより、ＶＴ−ＩＮＶの入力信号又は出力信号の各論理値に対し、独立に初期電圧と論理閾値電圧との差を調節し、反応時間又は駆動能力を調節することが可能となる。
【００２４】
ここで、制御信号生成回路において論理閾値可変インバータの入力信号が遷移する時点から閾値制御電圧信号の電圧値を切り換えるまでの「所定の時間」は、特に限定するものではないが、論理閾値可変インバータの入力信号が切り替わる最小時間間隔よりも短い時間間隔で、且つＶＴ−ＩＮＶの反応時間よりも長い時間に設定される。
【００２５】
本発明に係る適応型インバータの第２の構成は、前記第１の構成において、前記制御信号生成回路は、前記論理閾値可変インバータの入力信号が遷移する時点から所定の時間だけ遅延して、遷移後の前記入力信号の電圧値と前記論理閾値可変インバータの論理閾値との差が一定の値となるように、前記論理閾値可変インバータの前記閾値制御電圧信号の電圧値を切り換えることを特徴とする。
【００２６】
このように、制御信号生成回路が、遷移後の前記入力信号の電圧値と前記論理閾値可変インバータの論理閾値との差が一定の値となるように閾値制御電圧信号の電圧値を切り換えることで、入力信号の立ち上がり及び立ち下がりにおけるＶＴ−ＩＮＶの反応時間を一定とすることができる。
【００２７】
本発明に係る適応型インバータの第３の構成は、前記第１又は２の構成において、前記制御信号生成回路は、前記論理閾値可変調インバータの入力信号を所定の時間だけ遅延するとともにそれを反転増幅又は非反転増幅した前記閾値制御電圧信号を生成し前記論理閾値可変インバータの閾値制御端子に入力するものであることを特徴とする。
【００２８】
この構成によれば、制御信号生成回路における反転増幅又は非反転増幅の利得を調整して閾値制御電圧信号のレベルを調整することにより、論理閾値可変調インバータの反応時間を所定の値に調節することが可能となる。
【００２９】
本発明に係る適応型インバータの第４の構成は、前記第１又は２の構成において、前記制御信号生成回路は、前記論理閾値可変調インバータの出力信号を所定の時間だけ遅延するとともにそれを反転増幅又は非反転増幅した前記閾値制御電圧信号を生成し前記論理閾値可変インバータの閾値制御端子に入力するものであることを特徴とする。
【００３０】
この構成によれば、制御信号生成回路における反転増幅又は非反転増幅の利得を調整して閾値制御電圧信号のレベルを調整することにより、論理閾値可変調インバータの駆動能力を所定の値に調節することが可能となる。
【００３１】
本発明に係る適応型インバータの第５の構成は、前記第３又は４の構成において、前記制御信号生成回路は、前記論理閾値可変調インバータの入力信号又は出力信号の何れかを所定の時間だけ遅延させた遅延信号を生成する遅延回路と、前記遅延信号を増幅し前記閾値制御電圧信号として前記論理閾値可変インバータの閾値制御端子に出力する増幅回路であって、外部から入力される利得制御電圧信号による利得制御が可能な出力振幅変調回路と、を備えていることを特徴とする。
【００３２】
この構成によれば、利得制御電圧信号により出力振幅変調回路における利得を調整することにより、論理閾値可変調インバータの反応時間又は駆動能力を自由に調節することが可能となる。
【００３３】
本発明に係る適応型インバータの第６の構成は、前記第５の構成において、前記出力振幅変調回路は、利得制御電圧信号により抵抗値の制御が可能な第１の電子制御可変インピーダンス、及び、前記第１の電子制御可変インピーダンスに直列接続され、前記利得制御電圧信号により第１の電子制御可変インピーダンスに対して相補的に抵抗値が制御される第２の電子制御可変インピーダンスからなる可変分圧インピーダンスを備え、前記可変分圧インピーダンスの両端には、それぞれ、前記遅延回路が出力する遅延信号及びその反転信号が入力され、前記可変分圧インピーダンスの第１及び第２の電子制御可変インピーダンスの接続ノードが前記論理閾値可変調インバータの閾値制御端子に接続されていることを特徴とする。
【００３４】
この構成によれば、第１及び第２の電子制御可変インピーダンスは、利得制御電圧信号の電圧により分圧比が変化する可変分圧インピーダンスとして機能する。従って、利得制御電圧信号の電圧を制御することにより、第１及び第２の電子制御可変インピーダンスの接続ノードの電圧を制御することができる。そして、当該接続ノードに出力される遅延信号の利得を正から負の範囲にわたり変化させることができる。当該接続ノードは、論理閾値可変調インバータの閾値制御端子に接続されており、当該接続ノードに出力される信号は、閾値制御電圧信号として閾値制御端子に入力される。従って、利得制御電圧信号の電圧により、遅延信号に対する閾値制御電圧信号の利得を制御することができる。
【００３５】
ここで、利得制御電圧信号の電圧は電源電圧と接地電圧の中間の電圧に設定される。
【００３６】
本発明に係る適応型インバータの第７の構成は、前記第６の構成において、前記第１及び第２の電子制御可変インピーダンスは、入力端子及び出力端子の間に、チャネルを挟む一方の端子と他方の端子とがそれぞれ接続されたＰチャネル型の第１のＭＯＳトランジスタ、並びに、前記入力端子及び出力端子の間に、チャネルを挟む一方の端子と他方の端子とがそれぞれ接続されたＮチャネル型の第２のＭＯＳトランジスタから構成されたトランスミッション・ゲートであり、前記第１の電子制御可変インピーダンスの第１及び第２のＭＯＳトランジスタのゲートには、それぞれ前記利得制御電圧信号及びその相補電圧信号が入力され、前記第２の電子制御可変インピーダンスの第２及び第１のＭＯＳトランジスタのゲートには、それぞれ前記利得制御電圧信号及びその相補電圧信号が入力されるものであることを特徴とする。
【００３７】
ここで、利得制御電圧信号の「相補電圧信号」とは、利得制御電圧信号が増加すれば減少し、利得制御電圧信号が減少すれば増加するように、利得制御電圧信号に対して相補的な変化をする信号をいう。
【発明の効果】
【００３８】
以上のように、本発明によれば、ＶＴ−ＩＮＶの入力信号が遷移した場合、制御信号生成回路は、その遷移時から遅れて閾値制御電圧信号の電圧値を切り替えることにより、ＶＴ−ＩＮＶの入力信号のそれぞれの論理値に対し、独立に反応時間を調節することが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００４０】
〔１〕適応型インバータの全体構成
図１は本発明の実施例１に係る適応型インバータの構成を表す図である。本実施例に係る適応型インバータ１は、論理閾値可変インバータ（以下、「ＶＴ−ＩＮＶ」という。）２、及び制御信号生成回路３を備えている。
【００４１】
ＶＴ−ＩＮＶ２は、入力端子ＩＮ、出力端子ＯＵＴ、及び閾値制御端子ＣＮＴを有する３端子素子である。ＶＴ−ＩＮＶ２は、入力端子ＩＮに入力される入力信号に対して、その論理反転電圧の出力信号を出力端子ＯＵＴに出力するものである点においては通常のインバータと同様であるが、閾値制御端子ＣＮＴに入力される閾値制御電圧により、論理閾値を連続的に制御することが可能である点で通常のインバータとは異なる。以下、閾値制御端子ＣＮＴに入力される閾値制御電圧のことを「閾値制御電圧信号」という。
【００４２】
制御信号生成回路３は、入力端子Ｃｉ、出力端子Ｃｏ、及び利得制御端子Ｃｃを有している。制御信号生成回路３の入力端子Ｃｉは、ＶＴ−ＩＮＶ２の入力端子ＩＮに接続され、制御信号生成回路３の入力端子Ｃｏは、ＶＴ−ＩＮＶ２の閾値制御端子ＣＮＴに接続されている。制御信号生成回路３の利得制御端子Ｃｃには、外部回路からの利得制御電圧信号ＶＣｃが入力される。
【００４３】
制御信号生成回路３は、ＶＴ−ＩＮＶ２の入力信号が遷移（ＨからＬ又はＬからＨへの遷移をいう。）する時点から所定の時間だけ遅延して、ＶＴ−ＩＮＶ２の閾値電圧信号の電圧値ＶＣＮＴを、当該入力信号の論理レベルに応じた電圧値に切り換える動作を行う。
【００４４】
〔２〕論理閾値可変インバータ（ＶＴ−ＩＮＶ）
〔２．１〕ＶＴ−ＩＮＶの全体構成
次に、ＶＴ−ＩＮＶ２について、詳細に説明する（非特許文献５，特許文献６参照）。図２は図１のＶＴ−ＩＮＶ２の回路構成を表す図である。図２（ａ）に示す通り、ＶＴ−ＩＮＶ２は、ｐチャネル型のチャネル・サイズ可変調ＭＯＳトランジスタ（Variable channel Size Metal Oxide Semiconductor：以下、「ＶＳ−ＭＯＳ」という。）４、及びｎチャネル型のＶＳ−ＭＯＳ５を備えている。ＶＳ−ＭＯＳ５の詳細に関しては後述する。ＶＳ−ＭＯＳ４，５は、通常のＭＯＳトランジスタと同様、チャネルを挟む２つの端子（ソース及びドレイン）及びゲートを有するほか、チャネル幅を制御するためのチャネル幅制御電圧を入力するための制御ゲートを備えている。
【００４５】
ＶＳ−ＭＯＳ４，５のゲートは、ともに入力端子ＩＮに接続されている。ＶＳ−ＭＯＳ４のチャネルを挟む２つの端子のうち一方には電源電圧Ｖｄが印加され、他方は出力端子ＯＵＴに接続されている。また、ＶＳ−ＭＯＳ５のチャネルを挟む２つの端子のうち一方は接地され、他方は出力端子ＯＵＴに接続されている。また、ＶＳ−ＭＯＳ４，５の制御ゲートは、共に閾値制御端子ＣＮＴに接続されている。すなわち、ＶＴ−ＩＮＶ２は、通常のＣＭＯＳ接続されたＶＳ−ＭＯＳ４，５の制御ゲートが、共通の閾値制御端子ＣＮＴに接続された構成を有する。かかるＶＴ−ＩＮＶ２は、図２（ｂ）の記号により表される。
【００４６】
〔２．２〕チャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）
ここで、ＶＳ−ＭＯＳ４，５についての補足説明を行う。ＶＳ−ＭＯＳは、制御ゲートに加える制御ゲート電圧Ｖｃｇによって、その実効的チャネル・サイズを連続的に変化させることを可能としたＭＯＳトランジスタである。実効的なチャネル・サイズが可変なＭＯＳトランジスタとしては、制御ゲートをメイン・ゲートに対して斜めに設けた構成のものが既に公知である（特許文献４，非特許文献４参照）。また、本発明者は、従来のＬＳＩ製造プロセスを一切変更することなく製造することが可能なＶＳ−ＭＯＳを以前に考案している（特許文献５参照）。
【００４７】
図３は図２のチャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）のレイアウトの一例を表す図である。ＶＳ−ＭＯＳは、ソース（Source）１１、ドレイン（Drain）１２、及びメイン・ゲート（Main Gate）１３を備えており、これらは通常のＭＯＳトランジスタと同様である。ソース１１，ドレイン１２，メイン・ゲート１３には、それぞれ、コンタクト・ホール１１ａ，１２ａ，１３ａが形成されている。
【００４８】
ＶＳ−ＭＯＳでは、更にメイン・ゲート１３の両側に、制御ゲート（Control Gate）１４，１５を備えていることを特徴とする。制御ゲート１４，１５にも、それぞれコンタクト・ホール１４ａ，１５ａが設けられている。
【００４９】
制御ゲート１４，１５は、ソース１１又はドレイン１２の領域を、チャネル幅方向に完全に分断するのではなく、一方の端に幅Ｓｃの隙間１４ｂ，１５ｂが形成されている。この隙間１４ｂ，１５ｂは、メイン・ゲート１３の中心に対して互いに対極の位置に形成されている。尚、隙間１４ｂ，１５ｂの位置については、特に図３のような位置に限定されるものではない。また、制御ゲート１４，１５の形状についても特に限定されるものではないが、通常は矩形でよい。
【００５０】
以上のようなレイアウト構成により、ＶＳ−ＭＯＳは、メイン・ゲート１３の実効的チャネル・サイズを、制御ゲート１４，１５に印加される制御ゲート電圧Ｖｃｇにより変調することが可能となる。ＶＳ−ＭＯＳの変調特性は、図３に示した、制御ゲート１４，１５のゲート長Ｌｃ，制御ゲートの隙間１４ｂ，１５ｂの間隔Ｓｃ，制御ゲート１４，１５とメイン・ゲート１３との間隔Ｓｖ，メイン・ゲート１３のゲート長Ｌ，及びメイン・ゲート１３のゲート幅Ｗ等のレイアウト上の形状パラメータ値により決定される。
【００５１】
次に、ＶＳ−ＭＯＳにおける実効的チャネル・サイズの変調動作の原理について簡単に説明する。図４はデバイス・シミュレーションにより算出されたｎ型のＶＳ−ＭＯＳ内のポテンシャルと電流の分布を表す図である。図４（ａ）はＶｃｇ＝Ｖｇ＝Ｖｄ＝３．０Ｖ、図４（ｂ）はＶｃｇ＝１．０Ｖ，Ｖｇ＝Ｖｄ＝３．０Ｖ、図４（ｃ）はＶｃｇ＝０．０Ｖ，Ｖｇ＝Ｖｄ＝３．０Ｖのバイアス電圧条件等におけるシリコン表面のポテンシャル（０．１Ｖ毎の等高線）と電流（矢印の向きと大きさ）を示している。ここで、Ｖｇはメイン・ゲート１３に印加される電圧（以下、単に「ゲート電圧」という。）、Ｖｄはドレイン１２に印加されるドレイン電圧である。
【００５２】
図４（ａ）の場合、制御ゲート１４，１５のチャネル抵抗は比較的低いので、制御ゲート１４，１５の隙間１４ｂ，１５ｂへの電流集中はあまり生じない。そして、ポテンシャルの等高線は、メイン・ゲート１３の幅方向にほぼ平行となる。その結果、電流はメイン・ゲート１３の長方向に流れ、実効的なチャネル・サイズは通常のＭＯＳトランジスタとほぼ同様である。
【００５３】
図４（ｂ）の場合、制御ゲート１４，１５のチャネル抵抗が隙間１４ｂ，１５ｂの部分の拡散抵抗よりも高くなる。従って、隙間１４ｂ，１５ｂの部分への電流の集中が生じる。メイン・ゲート１３と制御ゲート１４，１５間の拡散領域（幅Ｓｖの部分。以下同じ。）を流れるゲート幅方向に沿った電流によって、ゲート幅方向に電位差が生じる。その結果、ポテンシャルの等高線はメイン・ゲート１３に対してやや斜めとなる。メイン・ゲート１３の電流も、やや斜めに流れるようになる。このときの実効的チャネル・サイズは、チャネル幅がやや狭く、チャネル長がやや長く変形される。
【００５４】
図４（ｃ）の場合、制御ゲート１４，１５はＯＦＦ状態であり、隙間１４ｂ，１５ｂの部分への電流集中は最大となる。拡散領域部やメイン・ゲート１３の部分のゲート幅方向の電位差も最大となる。その結果、ポテンシャルの等高線はメイン・ゲート１３に対して更に斜めとなる。そして、メイン・ゲート１３の中央部の電流は最も斜めに流れるようになる。従って、実効的チャネル・サイズは、チャネル幅が最も狭く、チャネル長が最も長く変形される。
【００５５】
以上のような原理により、ＶＳ−ＭＯＳは制御ゲート電圧Ｖｃｇにより、メイン・ゲート１３の実効的チャネル・サイズが変調される。従って、制御ゲート電圧Ｖｃｇによりドレイン電流Ｉｄを変調することができる。ドレイン電流Ｉｄの変調の程度は、メイン・ゲート１３と制御ゲート１４，１５に挟まれた幅Ｓｖの拡散領域で生じるメイン・ゲート１３の幅方向の電位差の変化量により左右される。すなわち、制御ゲート１４，１５のゲート長Ｌｃ、隙間１４ｂ，１５ｂの間隔Ｓｃ、制御ゲート１４，１５とメイン・ゲート１３との間隔Ｓｖなどのレイアウト形状とメイン・ゲート１３と制御ゲート１４，１５とに挟まれた拡散領域の不純物濃度（ＮＳｖ）を調整することによって、ＶＳ−ＭＯＳの変調特性を設計することができる。
【００５６】
図５は制御ゲート電圧Ｖｃｇに対するＶＳ−ＭＯＳの利得係数βの変調特性の一例を示す図である。このＶＳ−ＭＯＳの利得係数βの変調特性は、ＶＳ−ＭＯＳの形状パラメータ等によって決定される。ｎチャネルのＶＳ−ＭＯＳの場合、制御ゲート電圧Ｖｃｇが０〔Ｖ〕からある一定の閾値までの間は、利得係数βnは略一定値を保つ。これは、制御ゲート１４，１５の下部にチャネルが形成されないため、メイン・ゲート１３の下部では、実効的なチャネル長が最も長く、実効的なチャネル幅が最も狭い状態に保たれるためである。
【００５７】
一方、制御ゲート電圧Ｖｃｇが閾値を超えると、図５のβn（ａ），βn（ｂ）に示したような曲線に沿って利得係数βnが増加する。これは、制御ゲート電圧Ｖｃｇの増加に伴って実効的なチャネル長が短くなり、実効的なチャネル幅が広くなるためである。
【００５８】
ｐチャネルのＶＳ−ＭＯＳの場合、ｎチャネルのＶＳ−ＭＯＳとは正反対の特性を示し、制御ゲート電圧Ｖｃｇの変化に伴って、図５のβp（ａ），βp（ｂ）に示したような曲線に沿って利得係数βnが変化する。
【００５９】
〔２．３〕ＶＴ−ＩＮＶの動作特性
以上のようなＶＳ−ＭＯＳ４，５の特性により、ＶＴ−ＩＮＶ２の入出力電圧特性は図６のようになる。
【００６０】
ＶＴ−ＩＮＶ２の論理閾値電圧Ｖinvは、通常のインバータと同様に、（数１）により表される。
【００６１】
【数１】
2006060690.tif 000003
【００６２】
（数１）において、Ｖtp，Ｖtnは、それぞれ、ｐチャネルのＶＳ−ＭＯＳ４，ｎチャネルのＶＳ−ＭＯＳ５の閾値電圧を表す。βp，βｎは、それぞれ、ＶＳ−ＭＯＳ４，５の利得係数を表す。尚、各々の添字（ｎ，ｐ）は、チャネルのタイプを表す。（数１）により、ＶＴ−ＩＮＶ２の論理閾値電圧Ｖinvは、ＣＭＯＳ論理ゲートを構成するＶＳ−ＭＯＳ４，５の利得係数βp，βnの比で設定することができることが分かる。
【００６３】
ＶＴ−ＩＮＶ２の閾値制御端子ＣＮＴには、閾値制御電圧ＶCNTが印加される。図６（ａ）は閾値制御電圧を固定したときの論理閾値可変調インバータの入力電圧ＶINと出力電圧ＶOUTとの関係を表す図であり、図６（ｂ）は閾値制御電圧ＶCNTと論理閾値電圧Ｖinvとの関係を表す図である。図６に示したように、閾値制御電圧ＶCNTを制御することにより、ＶＳ−ＭＯＳ４，５の利得係数の比βn／βpを連続的に制御することができる。その結果、ＶＴ−ＩＮＶ２の閾値電圧βを連続的に制御することが可能となる。
【００６４】
〔３〕制御信号生成回路
次に、制御信号生成回路３について説明する。図７は図１の制御信号生成回路の構成を表す図である。制御信号生成回路３は、遅延回路２１、及び出力振幅変調回路２２を備えている。
【００６５】
遅延回路２１は、入力端子Ｃｉを介してＶＴ−ＩＮＶ２の入力端子ＩＮに接続されており、入力信号ＶＩＮが入力される。遅延回路２１は、入力された入力信号ＶＩＮを一定の時間だけ遅延させた遅延信号Ｖｄｉｎを出力する。
【００６６】
出力振幅変調回路２２は、遅延回路２１から遅延信号Ｖｄｉｎが入力され、外部回路からは利得制御端子Ｃｃを介して利得制御電圧信号ＶＣｃが入力される。利得制御電圧信号ＶＣｃはアナログ信号である。出力振幅変調回路２２は、遅延信号Ｖｄｉｎを増幅して閾値制御信号を生成し出力する。遅延信号Ｖｄｉｎを増幅する際の利得は、利得制御電圧信号ＶＣｃにより制御することができる。
【００６７】
図８は図７の制御信号生成回路３の回路構成の一例を表す図である。遅延回路２１は、２つのインバータ２３，２４を備えている。インバータ２３の伝達時間により、入力信号ＶＩＮを遅延して遅延信号Ｖｄｉｎを生成し、出力振幅増幅回路２２に出力する。インバータ２４は、この遅延信号Ｖｄｉｎを反転し、この反転信号を出力振幅増幅回路２２に出力する。
【００６８】
出力振幅変調回路２２は、２つの電子制御可変インピーダンス２６，２７を直列接続して構成された可変分圧インピーダンス２５を備えている。電子制御可変インピーダンス２６，２７は、それぞれ、利得制御電圧信号ＶＣｃ及びその相補電圧信号（Ｖｄ−ＶＣｃ）により、その抵抗値が相補的に制御される。すなわち、電子制御可変インピーダンス２６の抵抗値が増加すると電子制御可変インピーダンス２７の抵抗値が減少し、電子制御可変インピーダンス２６の抵抗値が減少すると電子制御可変インピーダンス２７の抵抗値が増加する。
【００６９】
電子制御可変インピーダンス２６，２７の一端は共通の接続ノードに接続され、制御信号生成回路３の出力端子Ｃｏを介してＶＴ−ＩＮＶ２の閾値制御端子ＣＮＴに接続されている。また、電子制御可変インピーダンス２６の他端はインバータ２３の出力端子に、電子制御可変インピーダンス２７の他端はインバータ２４の出力端子に接続されている。
【００７０】
これにより、可変分圧インピーダンス２５の両端には遅延信号Ｖｄｉｎ及びその反転信号（Ｖｄ−Ｖｄｉｎ）が入力され、閾値制御端子ＣＮＴには閾値制御電圧信号ＶＣＮＴとして可変分圧インピーダンス２５の両端の電位差２Ｖｄｉｎ−Ｖｄを各電子制御可変インピーダンス２６，２７の抵抗値で分圧した値（２Ｖｄｉｎ−Ｖｄ）Ｒ２７／（Ｒ２６＋Ｒ２７）が出力される。ここで、Ｒ２６，Ｒ２７は、それぞれ電子制御可変インピーダンス２６，２７の抵抗値を表す。閾値制御電圧信号ＶＣＮＴの利得は、利得制御電圧信号ＶＣｃ及びその相補電圧信号（Ｖｄ−ＶＣｃ）によりＲ２６，Ｒ２７を制御することによって制御することが可能である。
【００７１】
電子制御可変インピーダンス２６，２７には、トランスミッション・ゲート（以下、「ＴＧ」という。）を使用することができる。また、遅延信号Ｖｄｉｎの反転信号（Ｖｄ−Ｖｄｉｎ）は、遅延回路２１の入力により代用してもよい。
【００７２】
図９は図７の制御信号生成回路の回路構成の他の一例を表す図である。この例では、遅延回路２１において、遅延信号Ｖｄｉｎの反転信号（Ｖｄ−Ｖｄｉｎ）は、遅延回路２１の入力で代用し、図８におけるインバータ２４は省略している、また、電子制御可変インピーダンス２６，２７には、それぞれ、ＴＧ２８，ＴＧ２９を使用している。
【００７３】
ＴＧ２８，２９は、入出力端子間にソース及びドレインがそれぞれ接続されたＰチャネル型の第１のＭＯＳトランジスタ、並びに、入出力端子間にソース及びドレインがそれぞれ接続されたＮチャネル型の第２のＭＯＳトランジスタから構成されている。ＴＧ２８の第２及び第１のＭＯＳトランジスタのゲートには、それぞれＶＣｃ及びその相補電圧信号（Ｖｄ−ＶＣｃ）が入力される。ＴＧ２９の第１及び第２のＭＯＳトランジスタのゲートには、それぞれＶＣｃ及びその相補電圧信号（Ｖｄ−ＶＣｃ）が入力される。
【００７４】
図１０は図９の制御信号生成回路３の入出力電圧特性を表す図である。利得制御端子Ｃｃに与えられる利得制御電圧信号ＶＣｃによって、制御信号生成回路３の利得は滑らかに変化するとともに、その入出力特性も変化する。
【００７５】
例えば、利得制御電圧信号ＶＣｃが高い場合（ＶＣｃ〜Ｖｄ）は、制御信号生成回路３の利得は負であり、図１０の実線のような反転入出力特性を示す。利得制御電圧信号ＶＣｃが徐々に低くなるにつれ、その振幅はＶｄ／２を中心に縮小される。そして、利得制御電圧信号ＶＣｃがＶｄ／２の場合は、制御信号生成回路３の利得は０となり、入力信号ＶＩＮによらず出力電圧ＶＣｏ（＝閾値制御電圧ＶCNT）は一定（Ｖｄ／２）となる。更に、利得制御電圧信号ＶＣｃが低くなると、制御信号生成回路３の利得は正となり、図１０の破線のような非反転入出力特性となる。更に、利得制御電圧信号ＶＣｃが低くなるとその利得が増大し、振幅が増大する。
【００７６】
尚、図８、図９では、利得制御電圧信号ＶＣｃとともにその相補電圧信号（Ｖｄ−ＶＣｃ）を外部から入力する構成を示したが、制御信号生成回路３に相補電圧生成回路を組み込んでもよい。
【００７７】
図１１は図９の制御信号生成回路３に相補電圧生成回路を付加した回路構成の一例を表す図である。図１１においては、制御信号生成回路３に相補電圧生成回路３０が組み込まれている。相補電圧生成回路３０は、電源Ｖｄと接地間に直列接続された、ｐチャネル型のＭＯＳトランジスタ３０ａ、及びｎチャネル型のＭＯＳトランジスタ３０ｂを備えている。ＭＯＳトランジスタ３０ｂのゲートには利得制御電圧信号ＶＣｃが入力される。ＭＯＳトランジスタ３０ａは、ダイオード接続されており、ゲート及びドレインから相補電圧信号（Ｖｄ−ＶＣｃ）が出力される。
【００７８】
〔４〕適応型インバータの動作
以上のような構成の本実施例に係る適応型インバータ１について、以下その全体動作を説明する。図１２は本発明の実施例１に係る適応型インバータ１の論理閾値の動的制御の一例における論理レベルと論理閾値との関係を表す図である。図１２（ａ）は適応型インバータ１が高速状態（あるいは高駆動能力状態）に調整されている場合、図１２（ｂ）は適応型インバータ１が中速状態（あるいは中駆動能力状態）に調整されている場合、図１２（ｃ）は適応型インバータ１が低速状態（あるいは低駆動能力状態）に調整されている場合を表している。
【００７９】
まず、従来のＣＭＯＳインバータと比較すると、従来のＣＭＯＳインバータでは、その論理閾値は常にほぼＶｄ／２付近に固定されている。それに対し、本実施例に係る適応型インバータ１は、その論理閾値は動的に制御される。
【００８０】
例えば、高速状態（図１２（ａ））においては、閾値制御電圧ＶCNTは図１０の実線のように変化する。また、図６（ｂ）より、論理閾値電圧ＶＩＮＶは閾値制御電圧ＶCNTを反転した特性となる。従って、適応型インバータ１の入力信号ＶＩＮがＬレベルの場合には、適応型インバータ１の論理閾値電圧ＶＩＮＶ（Ｌｏｗ）は、Ｖｄ／２よりも低い電圧となる。一方、適応型インバータ１の入力信号ＶＩＮがＨレベルの場合には、適応型インバータ１の論理閾値電圧ＶＩＮＶ（Ｈｉｇｈ）は、Ｖｄ／２よりも高い電圧となる。
【００８１】
逆に、低速状態（図１２（ｃ））においては、閾値制御電圧ＶCNTは図１０の点線のように変化する。従って、適応型インバータ１の入力信号ＶＩＮがＬレベルの場合には、適応型インバータ１の論理閾値電圧ＶＩＮＶ（Ｌｏｗ）は、Ｖｄ／２よりも高い電圧となる。一方、適応型インバータ１の入力信号ＶＩＮがＨレベルの場合には、適応型インバータ１の論理閾値電圧ＶＩＮＶ（Ｈｉｇｈ）は、Ｖｄ／２よりも低い電圧となる。
【００８２】
中速状態（図１２（ｂ））においては、閾値制御電圧ＶCNTは図１０のＶｄ／２の直線の付近の状態となり、入力信号ＶＩＮによらずほぼ一定値となる。従って、論理閾値電圧ＶＩＮＶもほぼ一定となる。
【００８３】
このように、適応型インバータ１の入力信号ＶＩＮのレベルに応じて論理閾値電圧ＶＩＮＶを制御することにより、入力信号ＶＩＮの遷移時において、遷移前の入力信号ＶＩＮの信号電圧と論理閾値電圧ＶＩＮＶの差を、遷移前の入力信号ＶＩＮの信号電圧に依らずほぼ一定とし、且つその差の値を利得制御電圧信号ＶＣｃにより自由に制御することが可能となる。従って、遷移方向に依らず反応時間を一定としつつ、反応時間を自由に制御することが可能となる。駆動能力に関しても同様である。
【００８４】
図１３は本発明の実施例１に係る適応型インバータ１の動作を表すタイミングチャートである。図１３において、制御信号生成回路３内の遅延回路２１が出力する遅延信号ＶＣｉｄは、常に一定の遅延時間Ｔｄで反応している。また、図１３に論理閾値ＶＩＮＶの時間変化を破線で示した。入力信号ＶＩＮの遷移前の電圧値と論理閾値ＶＩＮＶとの差が、利得制御電圧信号ＶＣｃにより制御され、その結果、反応時間Ｔａ１〜Ｔａ３の制御が為されていることが分かる。
【実施例２】
【００８５】
図１４は本発明の実施例２に係る適応型インバータの構成を表す図である。本実施例に係る適応型インバータ１’は、実施例１と同様、ＶＴ−ＩＮＶ２、及び制御信号生成回路３を備えている。
【００８６】
本実施例においては、制御信号生成回路３には、ＶＴ−ＩＮＶ２の出力信号ＶＯＵＴが入力されている点で実施例１とは異なる。
【００８７】
図１５は本発明の実施例２に係る適応型インバータ１’の動作を表すタイミングチャートである。尚、図１５の例は、図１３の例よりも、適応型インバータ１’の出力側の負荷が大きい場合を想定している。
【００８８】
この場合も、制御信号生成回路３内の遅延回路２１が出力する遅延信号ＶＣｉｄは、常に一定の遅延時間Ｔｄで反応している。但し、適応型インバータ１’では、制御信号生成回路３の入力に、適応型インバータ１’の出力信号ＶＯＵＴが与えられているので、反転信号の遅延信号となっている。論理閾値ＶＩＮＶの時間変化は、図１５に破線で示されている。この場合も、入力信号ＶＩＮの遷移前の電圧値と論理閾値ＶＩＮＶとの差が、利得制御電圧信号ＶＣｃにより制御され、その結果、反応時間Ｔａ４〜Ｔａ６の制御が為されていることが分かる。この論理閾値の変化は、（数１）より、ＶＳ−ＭＯＳ４，５の利得係数βｐ，βｎ（実効ゲート幅／実効ゲート長）の変調によって生じていることから、適応型インバータ１’の駆動能力は論理閾値ＶＩＮＶと同様に変調されている。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１に係る適応型インバータの構成を表す図である。
【図２】図１の論理閾値可変インバータの回路構成を表す図である。
【図３】図２のチャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）のレイアウトの一例を表す図である。
【図４】デバイス・シミュレーションにより算出されたｎ型のＶＳ−ＭＯＳ内のポテンシャルと電流の分布を表す図である。
【図５】制御ゲート電圧Ｖｃｇに対するＶＳ−ＭＯＳの利得係数βの変調特性の一例を示す図である。
【図６】ＶＴ−ＩＮＶの入出力電圧特性を表す図である。
【図７】図１の制御信号生成回路の構成を表す図である。
【図８】図７の制御信号生成回路の回路構成の一例を表す図である。
【図９】図７の制御信号生成回路の回路構成の他の一例を表す図である。
【図１０】図９の制御信号生成回路の入出力電圧特性を表す図である。
【図１１】図１０の制御信号生成回路に相補電圧生成回路を付加した回路構成の一例を表す図である。
【図１２】本発明の実施例１に係る適応型インバータの論理閾値の動的制御の一例における論理レベルと論理閾値との関係を表す図である。
【図１３】本発明の実施例１に係る適応型インバータの動作を表すタイミングチャートである。
【図１４】本発明の実施例２に係る適応型インバータの構成を表す図である。
【図１５】本発明の実施例２に係る適応型インバータの動作を表すタイミングチャートである。
【図１６】特許文献２に記載の適応型インバータの回路構成を表す図である。
【図１７】特許文献３に記載の適応型インバータの回路構成を表す図である。
【図１８】図１７の適応型インバータの動作を模式的に表した図である。
【符号の説明】
【００９０】
１，１’  適応型インバータ
２  論理閾値可変インバータ（ＶＴ−ＩＮＶ）
３  制御信号生成回路
４，５  チャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）
１１  ソース（Source）
１２  ドレイン（Drain）
１３  メイン・ゲート（Main Gate）
１４，１５  制御ゲート（Control Gate）
１１ａ，１２ａ，１３ａ，１４ａ，１５ａ  コンタクト・ホール
１４ｂ，１５ｂ  隙間
２１  遅延回路
２２  出力振幅変調回路
２３，２４  インバータ
２５  可変分圧インピーダンス
２６，２７  電子制御可変インピーダンス
２８，２９  トランスミッション・ゲート（ＴＧ）
３０  相補電圧生成回路
３０ａ，３０ｂ  ＭＯＳトランジスタ
ＩＮ  入力端子
ＯＵＴ  出力端子
ＣＮＴ  閾値制御端子
Ｃｉ  入力端子
Ｃｏ  出力端子
Ｃｃ  利得制御端子
【図１】
2006060690.tif 000004
【図２】
2006060690.tif 000005
【図３】
2006060690.tif 000006
【図４】
2006060690.tif 000007
【図５】
2006060690.tif 000008
【図６】
2006060690.tif 000009
【図７】
2006060690.tif 000010
【図８】
2006060690.tif 000011
【図９】
2006060690.tif 000012
【図１０】
2006060690.tif 000013
【図１１】
2006060690.tif 000014
【図１２】
2006060690.tif 000015
【図１３】
2006060690.tif 000016
【図１４】
2006060690.tif 000017
【図１５】
2006060690.tif 000018
【図１６】
2006060690.tif 000019
【図１７】
2006060690.tif 000020
【図１８】
2006060690.tif 000021