(57)【要約】【課題】  より多い電流を発生して、クロックがより遅くなるある沈みの時間遅延を補償することができるクロックツリーの動的な平衡方法を提供する。【解決手段】クロックツリー回路において、制御可能なバッファを前記クロックツリー回路の特定なレベルに差込み、且つ何れか二つの位相の異なるクロックを接収する制御器を提供し、前記制御器の出力バスC[x:0]により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの排列を制御する。【選択図】図３
2006060523.tif 000002
【特許請求の範囲】
【請求項１】
クロックツリー回路において、制御可能なバッファを前記クロックツリー回路の特定なレベルに差込み、且つ何れか二つの位相の異なるクロックを接収する制御器を提供し、前記制御器の出力バスC[x:0]により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの排列を制御し、だから、制御可能なバッファの出力端にはもっと多い電流が発生し、前記クロックツリー回路の沈みのより遅いクロックの時間遅延を補償することを特徴とする、
クロックツリーの動的な平衡方法。
【請求項２】
前記制御器は、位相検出器と、充電回路と、電圧検出器と、増/減計数器と、出力バスC[x:0]と、を含むことを特徴とする、請求項１に記載のクロックツリーの動的な平衡方法。
【請求項３】
前記制御可能なバッファは複数行のＰＭＯＳ及びＮＭＯＳから組成され、各行は二つのＰＭＯＳと二つのＮＭＯＳとが直列接続し、クロック入力信号はインバータを通じて各行の頂端のＰＭＯＳと底端のＮＭＯＳとのゲートに別々に入力され、出力バスC[x:0]の制御信号C（0）、C（1）、C（2）、・・C（x）は各行の中央のＰＭＯＳとＮＭＯＳとのゲートに別々に入力され、インバータは各行の中央のＰＭＯＳとＮＭＯＳとの間に別々に差込まれ、中央のＰＭＯＳとＮＭＯＳとの接続する箇所にはクロック出力信号が発生することを特徴とする、請求項１に記載のクロックツリーの動的な平衡方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同期論理回路の設計におけるクロックの位相差を平衡する方法に係り、クロックツリー回路を平衡することにより同期論理回路の設計におけるクロックの位相差を調整する回路に関するものである。
【背景技術】
【０００２】
同期回路を設計するときに、全てのメモリ素子は同一のクロックを使用するに仮定することが一般的であり、各メモリ素子のクロックは状態が同時に変換し（ハイレベルからローレベルに変換し、又はローレベルからハイレベルに変換し）、且つ残りの全ての論理ブロックが同一のクロック区間を使用するので、クロックの状態変換の準備時間と保持時間とは、メモリ素子と、フリップフロップと、ラッチとなどによって見積もることができる。しかしながら、クロックは、素子の異なる長さの電線と、特定な素子の異なる入力コンデンサーとに接続されるので、上記仮設が実際に実現できない。
【０００３】
図１に示すクロックは、クロック源0から沈み（sink）1に伝導する時間が沈みnに伝導する時間よりも速く、それは、沈みnまでの電線の長さが沈み1までの電線の長さよりも長いからである。より長い電線はより高い抵抗及びキャパシタンスを有するので、クロックが遅延する。
【０００４】
目下、回路設計者はクロックツリー合成ツールを使用し、「平衡されたクロックツリー」を発生し、それは、クロック源0の出力を複数のグループに分け、各グループはクロック源0の枝になり、このような分割プロセスを各枝に重複に使用すると、図２に示すように、クロックツリーが形成される。クロックツリー合成ツールは、電線の抵抗とキャパシタンス、及び素子の入力キャパシタンスを考慮して電線の長さを調整することにより、クロック源0から各沈みまでの電線の長さを同様にするので、各沈みのクロックは同様な時間遅延を有する。このような観念は、早期のH-ツリー法及び最近のSteiner-ツリー法に既に応用された。クロックツリー回路を発生すると、クロック0（クロックツリーのルート）から各沈み（クロックツリーの葉）までの遅延は全て同様である。
【０００５】
「平衡されたクロックツリー」により時間遅延を補償できない場合には、回路設計者が適当な枝（ホット枝）にバッファ２０を差込むので、図２に示すように、「バッファツリー」が発生される。一つのバッファは二つのインバータを含む。
【０００６】
上記の方法は回路全体の温度及び電圧が同様であると仮設し、つまり、上記の方法はクロックツリー回路を静的なものと見られるが、事実上、仕事中のＩＣチップはそうではない。
【０００７】
仕事中のＩＣチップは、ある回路ブロックがより多いスイッチング動作を有するので、異なる区域では表面温度が異なる。温度の異なりは、半導体素子の正孔/電子の流動性に影響し、電線の抵抗も変更される。それらの現象はクロック0から各沈みまでのタイミングを乱す。一方、より多い動作を発生する（より多い熱が発生）回路はより大きい電圧低下を形成し、このより大きい電圧低下はローカルＶｄｄ（電源供給）をチップの他の部位より低くするので、ある関連回路（例えば、差し込まれたバッファ）の応答は他の正常なＶｄｄを持つ素子よりも遅い。電圧低下及び温度上昇は、上記の「平衡された」クロックツリー回路を平衡不能にする。
【０００８】
各箇所の温度が異なり且つ電圧低下になる回路を補償するために、ＣＡＥによる設計では、クロックツリー回路にバッファの差込みが多すぎるので、クロックの平衡が悪くなり、それは、能動素子（例えば、バッファ）が受動素子（例えば、電線）より電圧及び温度に影響され易い。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、制御可能なバッファをクロックツリー回路の特定なレベルに差込み、且つ制御器により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの組合を制御して異なる位相差を持つ二つのクロックを調整することにより、より多い電流を発生して、クロックがより遅くなるある沈みの時間遅延を補償することができる、クロックツリーの動的な平衡方法を提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するためになされた本願の発明は、クロックツリー回路において、制御可能なバッファを前記クロックツリー回路の特定なレベルに差込み、且つ何れか二つの位相の異なるクロックを接収する制御器を提供し、前記制御器の出力バスC[x:0]により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの排列を制御し、だから、制御可能なバッファの出力端にはもっと多い電流が発生し、前記クロックツリー回路の沈みのより遅いクロックの時間遅延を補償することを特徴とするクロックツリーの動的な平衡方法であることを要旨としている。
【００１１】
本願の発明では、前記制御器は、位相検出器と、充電回路と、電圧検出器と、増/減計数器と、出力バスC[x:0]と、を含むことを特徴とする請求項１に記載のクロックツリーの動的な平衡方法であることを要旨としている。
【００１２】
本願の発明では、前記制御可能なバッファは複数行のＰＭＯＳ及びＮＭＯＳから組成され、各行は二つのＰＭＯＳと二つのＮＭＯＳとが直列接続し、クロック入力信号はインバータを通じて各行の頂端のＰＭＯＳと底端のＮＭＯＳとのゲートに別々に入力され、出力バスC[x:0]の制御信号C（0）、C（1）、C（2）、・・C（x）は各行の中央のＰＭＯＳとＮＭＯＳとのゲートに別々に入力され、インバータは各行の中央のＰＭＯＳとＮＭＯＳとの間に別々に差込まれ、中央のＰＭＯＳとＮＭＯＳとの接続する箇所にはクロック出力信号が発生することを特徴とする請求項１に記載のクロックツリーの動的な平衡方法であることを要旨としている。
【発明の効果】
【００１３】
本発明に係るクロックツリーの動的な平衡方法によれば、制御可能なバッファをクロックツリー回路の特定なレベルに差込み、且つ制御器により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの組成を制御して異なる位相差を持つ二つのクロックを調整することにより、より多い電流を発生して、クロックがより遅くなるある沈みの時間遅延を補償することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
【００１５】
図３に示すのはクロックツリー回路であり、それは、制御可能なバッファ３１がクロックツリー回路の特定なレベルに差し込まれ、且つ前記バッファ３１を制御するための制御器５０を有する。
【００１６】
図４に示すのは制御可能なバッファ３１の一例であり、それは複数行のＰＭＯＳとＮＭＯＳとの組合である。各行は二つのＰＭＯＳと二つのＮＭＯＳとが直列接続する。クロック入力信号Clk_inはインバータ４１を通じて各行の頂端のＰＭＯＳ４２と底端のＮＭＯＳ４５とのゲートに別々に入力される。出力バスC[x:0]の制御信号C（0）、C（1）、C（2）、・・C（x）は各行の中央のＰＭＯＳ４３とＮＭＯＳ４４とのゲートに別々に入力される。インバータ４６は各行の中央のＰＭＯＳ４３とＮＭＯＳ４４との間に別々に差込まれる。
【００１７】
各制御信号C（0）、C（1）、C（2）、・・C（x）は「１」（ハイレベル）の場合には、コピーされたクロック入力信号Clk_inは、クロック出力信号Clk_outとして各行の出力端４７に発生する。各制御信号C（0）、C（1）、C（2）、・・C（x）は「０」（ローレベル）の場合には、各行の出力端４７が高抵抗値になる。
【００１８】
だから、制御信号C（0）、C（1）、C（2）、・・C（x）は、どの行を直列接続するかを制御してクロック出力信号Clk_outを発生することができる。クロック出力信号Clk_outを発生し直列接続する行数が多いほど、出力する電流が多い。クロック出力信号Clk_outはクロックツリーの次レベルに出力する。
【００１９】
次に、図５を参照する。位相ラッチ回路（ＰＬＬ）に一制御器５０を設計し、異なる沈み（sink）を持つ二つのクロックが前記制御器５０に入力する。前記制御器５０は位相検知器５１により二つの入力クロックの間の位相差を比較して、一充電回路５２により適当な電圧を発生して、電圧検知器５３により「増加」、「保持」や「減少」などの命令を増/減計数器５４に入力し出力バスC[x:0]を制御する。出力バスC[x:0]のは制御信号C（0）、C（1）、C（2）、・・C（x）を含み、C（0）、C（1）、C（2）、・・C（x）を各行の中央のＰＭＯＳ４３とＮＭＯＳ４４とのゲートに別々に出力する。
【００２０】
次に、図６を参照する。制御器５０により何れか二つの沈みのクロックを接収し、且つそれらの位相差を比較して出力バスC[x:0]が発生し、前記出力バスC[x:0]をクロックツリーの特定なレベルに伝送することにより、直列接続する行数を調整してクロック出力信号Clk_outを提供するので、適当な出力電流が関連の沈みｘを駆動し、二つのクロックの間の位相差が補償される。
【００２１】
次に、図６を参照する。何れか二つのクロックに制御器５０を使用することができるので、制御回路が形成される。
【００２２】
本発明の精神および請求範囲は、特許請求の範囲に限定され、上記の実施形態に限定されない。
【図面の簡単な説明】
【００２３】
【図１】不平衡なクロックツリー回路の概略図である。
【図２】平衡なクロックツリー回路の概略図である。
【図３】本発明に係る動的に平衡なクロックツリー回路の概略図である。
【図４】本発明に係る制御できるバッファの概略図である。
【図５】本発明に係る制御器のブロック図である。
【図６】本発明に係る制御回路を持つ動的に平衡なクロックツリー回路の概略図である。
【符号の説明】
【００２４】
２０      バッファ                  ３１      バッファ
４１      インバータ                ４２      ＰＭＯＳ
４３      ＰＭＯＳ                  ４４      ＮＭＯＳ
４５      ＮＭＯＳ                  ４６      インバータ
４７      出力端                    ５０      制御器
５１      位相検出器                ５２      充電回路
５３      電圧検出器                ５４      増/減計数器
【図１】
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【図２】
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【図３】
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【図４】
2006060523.tif 000006
【図５】
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【図６】
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