(57)【要約】【課題】  画素毎に１ビットのメモリ回路を有する構成において階調表示を実現する。【解決手段】  画素１１０は、画素電極１１８と共通電極１０８とで液晶１０５を挟持した液晶素子１５０のほか、データビットを保持するメモリ回路１２０と、メモリ回路１２０に保持されたデータビットがＨレベルである場合に、階調制御信号Ｇ＃の論理反転信号を出力する一方、保持されたデータビットがＬレベルである場合に、Ｈレベル信号を出力するＮＡＮＤ回路１３０と、ＮＡＮＤ回路１３０による出力信号の論理レベルに応じて、液晶素子１５０をオンさせる信号Ｖonまたはオフさせる信号Ｖoffを選択して、画素電極１１８に印加する選択回路１４０とを有する。階調制御信号Ｇ＃は、パルス幅変調されているので、メモリ回路１２０に保持されたデータビットがＨレベルであれば、画素電極１１８には、信号ＶonとＶoffとが階調制御信号Ｇ＃のパルス幅に応じて比率で印加される。【選択図】    図２
2006350053.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する電気光学装置であって、
前記画素毎に、
１ビットを保持する第１メモリ回路と、
前記第１メモリ回路に保持されたビットの論理レベルが一方である場合に、前記複数の
画素をまとめたブロック毎に供給される階調制御信号のうち、当該画素が属するブロック
に供給された階調制御信号の電圧または電流の実効値にしたがった階調表示となり、
前記ビットの論理レベルが他方である場合には、当該ビットにしたがってオンまたはオ
フの表示となる電気光学素子と、
を具備することを特徴とする電気光学装置。
【請求項２】
前記階調制御信号を対応するブロックに出力する階調制御信号出力回路を、さらに備え
、
前記階調制御信号出力回路は、
前記ブロックの階調を規定するデータを記憶する第２メモリ回路を有し、
前記第２メモリ回路に記憶されたデータに基づいて前記階調制御信号を生成する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記階調制御信号は、一定周期において所定のパルス幅となる論理信号である
ことを特徴とする請求項１または２に記載の電気光学装置。
【請求項４】
前記第１メモリ回路に保持されたビットの論理レベルが一方である場合に、前記階調制
御信号を選択する一方、前記ビットの論理レベルが他方である場合には、当該ビットを選
択するゲート回路と、
前記ゲート回路による論理レベルにしたがって、前記電気光学素子をオンまたはオフさ
せる信号のいずれかを選択して前記電気光学素子に供給する選択回路と、
を、さらに有することを特徴とする請求項３に記載の電気光学装置。
【請求項５】
前記ゲート回路は、４つのトランジスタ構成のＮＡＮＤ回路であり、
前記４つのトランジスタのうち、２つのトランジスタが隣接する画素同士で共有された
ことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記階調制御信号は、前記電気光学素子をオンまたはオフさせる信号が一定周期におい
て所定の割合で配分された信号であり、
前記第１メモリ回路に保持されたビットの論理レベルが一方である場合に、前記階調制
御信号を選択して、前記電気光学素子に供給する一方、
前記ビットの論理レベルが他方である場合に、前記電気光学素子をオンまたはオフさせ
る信号のいずれかを選択して前記電気光学素子に供給する選択回路と、
をさらに有することを特徴とする請求項１または２に記載の電気光学装置。
【請求項７】
前記階調制御信号を対応するブロックに出力する階調制御信号出力回路を、さらに備え
、
前記階調制御信号出力回路は、
前記ブロックの階調を規定するデータを記憶する第２メモリ回路を有し、
前記第２メモリ回路に記憶されたデータに基づいて前記階調制御信号を生成する
ことを特徴とする請求項６に記載の電気光学装置。
【請求項８】
前記画素は、少なくとも３以上の異なる原色に対応して、
前記各ブロックが原色毎に規定された
ことを特徴とする請求項１に記載の電気光学装置。
【請求項９】
前記各ブロックは、キャラクタ表示単位毎に規定された
ことを特徴とする請求項１に記載の電気光学装置。
【請求項１０】
複数の画素を有し、前記画素毎に１ビットを保持するメモリ回路を備える電気光学装置
の駆動方法であって、
前記画素を、
前記第１メモリ回路に保持されたビットの論理レベルが一方である場合に、前記複数の
画素をまとめたブロック毎に供給される階調制御信号のうち、当該画素が属するブロック
に供給された階調制御信号の電圧または電流の実効値にしたがった階調表示とし、
前記ビットの論理レベルが他方である場合には、当該ビットにしたがってオンまたはオ
フの表示とする
ことを特徴とする電気光学装置の駆動方法。
【請求項１１】
請求項１乃至９のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に１ビットのメモリ回路を有する構成において階調表示を可能とする
技術に関する。
【背景技術】
【０００２】
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置
には、この要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。この
ような電気光学素子を用いた表示装置は、もともと低消費電力であるが、近年の電子機器
には、連続使用時間の拡大や電池の小型化など様々な理由により、表示装置単体のさらな
る低消費電力化も強く求められている。
一方、この種の表示装置は、表示内容に関係なく、１フレーム毎に各画素の状態を書き
換える（リフレッシュする）ので、各画素を駆動する駆動回路やその制御回路などによっ
て電力が消費されて、低消費電力化を阻害する要因があった。
そこで、画素毎に１ビットを記憶するスタティックメモリを内蔵させるとともに、当該
メモリに記憶されたビットにしたがって画素をオンまたはオフさせる技術が提案された（
特許文献１参照）。  この技術では、メモリのリフレッシュが不要となるので、静止画を
表示するであれば、駆動回路等を動作させないで済み、その分、低消費電力化が図られる
。
【０００３】
ところで、この技術において画素は、瞬間的にみるとオフまたはオンの２値表示しかで
きないので、階調表示する場合には、１フィールドの期間を複数のサブフィールドの期間
に分割するとともに、１フィールドのうち、オンさせるサブフィールドの期間の割合を制
御する駆動方法（サブフィールド駆動方法）が採用される（特許文献２参照）。
【特許文献１】特開２００２−２９７０８２号公報（図１参照）
【特許文献２】特開２００１−１５９８８３号公報（図７参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記サブフィールド駆動方法では、画素に対してオフまたはオンを指示するビットの書
き込み回数が、１フレームにおいて１回だけであった駆動方法と比較すると、サブフィー
ルドの分割数にまで増えるので、その分、書き込み回数が増加し、低消費電力化を大きく
阻害する。
また、階調を規定するディジタルデータを記憶するとともに、当該データに応じて面積
階調等により画素を階調表示させる構成も考えられなくもないが、この構成では、画素毎
にスタティックメモリを２個以上内蔵させる必要があり、構成が極めて複雑化するので、
実際問題としてほぼ実現が極めて困難である。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎に１
ビットのメモリを有する構成において、階調表示を可能とする電気光学装置、その駆動方
法および電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、複数の画素を有する電気光学装置であって、前
記画素毎に、１ビットを保持する第１メモリ回路と、前記第１メモリ回路に保持されたビ
ットの論理レベルが一方である場合に、前記複数の画素をまとめたブロック毎に供給され
る階調制御信号のうち、当該画素が属するブロックに供給された階調制御信号の電圧また
は電流の実効値にしたがった階調表示となり、前記ビットの論理レベルが他方である場合
には、当該ビットにしたがってオンまたはオフの表示となる電気光学素子と、を具備する
ことを特徴とする。この構成によれば、ブロックに含まれる画素のうち、第１メモリ回路
に保持されたビットの論理レベルが一方であるものが、同一の階調制御信号によって同一
の階調表示となる。
【０００６】
本発明にあっては、前記階調制御信号を対応するブロックに出力する階調制御信号出力
回路を、さらに備え、前記階調制御信号出力回路は、前記ブロックの階調を規定するデー
タを記憶する第２メモリ回路を有し、前記第２メモリ回路に記憶されたデータに基づいて
前記階調制御信号を生成する構成としても良い。なお、前記階調制御信号は、一定周期に
おいて所定のパルス幅となる論理信号であることが望ましい。
前記階調制御信号が論理信号である構成において、前記第１メモリ回路に保持されたビ
ットの論理レベルが一方である場合に、前記階調制御信号を選択する一方、前記ビットの
論理レベルが他方である場合には、当該ビットを選択するゲート回路と、前記ゲート回路
による論理レベルにしたがって、前記電気光学素子をオンまたはオフさせる信号のいずれ
かを選択して前記電気光学素子に供給する選択回路と、をさらに有する構成としても良い
。
さらに、前記ゲート回路は、４つのトランジスタ構成のＮＡＮＤ回路であり、前記４つ
のトランジスタのうち、２つのトランジスタが隣接する画素同士で共有された構成とすれ
ば、構成の簡易化を図ることができる。
【０００７】
また、本発明において、前記階調制御信号は、前記電気光学素子をオンまたはオフさせ
る信号が一定周期において所定の割合で配分された信号であり、前記第１メモリ回路に保
持されたビットの論理レベルが一方である場合に、前記階調制御信号を選択して、前記電
気光学素子に供給する一方、前記ビットの論理レベルが他方である場合に、前記電気光学
素子をオンまたはオフさせる信号のいずれかを選択して前記電気光学素子に供給する選択
回路と、をさらに有する構成としても良い。
この構成では、前記階調制御信号を対応するブロックに出力する階調制御信号出力回路
を、さらに備え、前記階調制御信号出力回路は、前記ブロックの階調を規定するデータを
記憶する第２メモリ回路を有し、前記第２メモリ回路に記憶されたデータに基づいて前記
階調制御信号を生成する構成としても良い。
【０００８】
本発明にあっては、前記画素は、少なくとも３以上の異なる原色に対応して、前記各ブ
ロックが原色毎に規定された構成としても良いし、前記各ブロックは、キャラクタ表示単
位毎に規定された構成としても良い。
また、本発明において、前記第１または第２メモリ回路は、スタティックメモリである
構成が望ましい。
なお、本発明は、電気光学装置のみならず、電気光学装置の駆動方法としても、さらに
は、当該電気光学装置を有する電子機器としても概念することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
＜第１実施形態＞
まず、本発明の第１実施形態に係る電気光学装置について説明する。この電気光学装置
は、電気光学素子として液晶素子を有する液晶装置であって、各種トランジスタや画素電
極が形成された素子基板と、共通電極が形成された対向基板とが互いに電極形成面が対向
するように、一定の間隙を保って貼付され、この間隙にＴＮ（twisted nematic）型の液
晶が挟持された構成となっている。
【００１１】
図１は、この電気光学装置１０の電気的な構成を示すブロック図である。
この図に示されるように、電気光学装置１０の表示領域１００では、３２０行のワード
線３１１が、それぞれ行（Ｘ）方向に延在する一方、７２０（＝２４０×３）列のビット
線２１１が列（Ｙ）方向に延在するように設けられている。画素１１０は、３２０行のワ
ード線３１１と７２０列のビット線２１１との交差に対応して設けられる。さらに、画素
１１０は、Ｘ方向に沿ってみた場合に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の順番で、同一列
が同一色となるように縦ストライプ状に配列している。このため、電気光学装置１０では
、Ｘ方向に互いに隣接する３個のＲ、Ｇ、Ｂの画素１１０によって１つのドットをカラー
表示することが可能となっている。
【００１２】
本実施形態において、画素１１０の単位でみれば、縦３２０行×横７２０列でマトリク
ス状に配列し、表示ドットでみれば、縦３２０行×横２４０列で配列することになるが、
本発明をこの配列に限定する趣旨ではない。また、１つのドットを構成するＲＧＢの画素
３列を、ドット列と称することにする。画素１１０の詳細については後述する。
一方、表示領域１００には、液晶素子をオンさせる信号Ｖon、オフさせる信号Ｖoff、
及び、共通電極に供給される信号Ｌcomが、それぞれ各画素１１０に共通に供給されてい
る。
なお、図１では省略されているが、列毎に設けられるビット線２１１には、相補ビット
線が一対一に設けられて、ビット線２１１に供給されるデータビットの論理レベルを反転
させたビットが供給される構成となっている。
【００１３】
Ｙアドレスデコーダ３５０は、ＹアドレスＡｄｙで指定された行のワード線３１１に対
し、Ｈレベルの行選択信号を排他的に出力するものである。ここで、本実施形態において
、Ｙアドレスデコーダ３５０は、表示領域１００における３２０行のワード線３１１に加
えて、仮想的な３２１行目のワード線を階調制御用として用いる。
なお便宜的に、表示領域１００において、上から数えて１、２、３、…、３２０行目の
ワード線３１１に供給される行選択信号を、Ｗ１、Ｗ２、Ｗ３、…、Ｗ３２０とそれぞれ
表記し、階調制御用として用いる行選択信号をＷ３２１と表記している。
【００１４】
Ｘアドレスデコーダ２４０は、ＸアドレスＡｄｘで指定されたドット列に対応するサン
プリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ２４０のいずれかを排他的にＨレベルとして出力
するものである。
サンプル・ホールド回路２５０は、原則的（行選択信号Ｗ３２１がＬレベルである場合
）には、Ｈレベルとなったサンプリング信号に対応するドット列であって、Ｒ、Ｇ、Ｂの
３列のビット線２１１に対し、データビットＤｒ、Ｄｇ、Ｄｂを、それぞれサンプリング
して供給する一方、それ以外のビット線２１１については、ハイインピーダンス状態とす
る。
ここで、データビットＤｒは、ＹアドレスＡｄｙで指定された行と、ＸアドレスＡｄｘ
で指定されたドット列との交差に対応する表示ドットのうち、Ｒの画素１１０に記憶すべ
き１ビットのデータであり、同様に、データビットＤｇ、Ｄｂは、同一表示ドットのうち
、それぞれＧ、Ｂの画素１１０に記憶すべき１ビットのデータである。
【００１５】
サンプル・ホールド回路２５０は、例外的（行選択信号Ｗ３２１がＨレベルである場合
）には、１及び２列目の表示ドット列に対応する１〜６列目のビット線に、階調ビットＱ
ｒ０、Ｑｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０及びＱｂ１を供給する。
ここで、階調ビットＱｒ０、Ｑｒ１の２ビットは、Ｈレベルのデータビットを記憶して
いるＲの画素１１０の階調を規定する。同様に、階調ビットＱｇ０、Ｑｇ１の２ビットは
、Ｈレベルのデータビットを記憶しているＧの画素１１０の階調を規定し、階調ビットＱ
ｂ０、Ｑｂ１の２ビットは、Ｈレベルのデータビットを記憶しているＢの画素１１０の階
調を規定するものである。
【００１６】
ここで便宜的に、表示領域１００において、左から数えてｊ列目のドット列を構成する
Ｒ、Ｇ、Ｂの３列のビット線２１１に供給されるビットを、それぞれＸｒｊ、Ｘｇｊ、Ｘ
ｂｊと表記する。なお、ｊは、表示ドットが配列する列を一般的に示す場合の記号であっ
て、１≦ｊ≦２４０を満たす整数である。
これらのうち、１及び２列目のドット列に対応するビットＸｒ１、Ｘｇ１、Ｘｂ１、Ｘ
ｒ２、Ｘｇ２、Ｘｂ２については、行選択信号Ｗ３２１がＨレベルであれば、画素のオン
またはオフを規定するデータビットではなく、それぞれ階調ビットＱｒ０、Ｑｒ１、Ｑｇ
０、Ｑｇ１、Ｑｂ０、Ｑｂ１となる。
【００１７】
階調制御信号出力回路４５０は、階調信号Ｐ１、Ｐ０等にしたがって、Ｈレベルのデー
タビットを記憶したＲの画素１１０の階調を規定する階調制御信号Ｇｒを、ビット線２１
１と対をなす階調制御線２１３に供給し、同様に、Ｈレベルのデータビットを記憶したＧ
、Ｂの画素１１０の階調を規定する階調制御信号Ｇｇ、Ｇｂを、ビット線２１１と対をな
す階調制御線２１３にそれぞれ供給するものである。なお、階調制御信号出力回路４５０
の詳細については後述する。
また、ＸアドレスＡｄｘ、ＹアドレスＡｄｙ、データビットＤｒ、Ｄｇ、Ｄｂ、階調ビ
ットＱｒ０、Ｑｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０、Ｑｂ１及び階調信号Ｐ１、Ｐ０は、それ
ぞれ図示しない上位制御回路から供給される。
【００１８】
次に、画素１１０の詳細について説明する。各画素１１０は、Ｒ、Ｇ、Ｂの原色にそれ
ぞれ対応している点を除けば、構成的には互いに同一である。そこで、画素１１０につい
ては、ｉ行ｊ列に位置するドットであって、いずれかの原色に対応するもので代表させて
説明する。図２は、その構成を示す回路図である。
なお、ｉは、表示ドットの配列行を一般的に示す場合の記号であって、１≦ｉ≦３２０
を満たす整数である。
【００１９】
図２に示されるように、画素１１０は、スタティック型のメモリ回路１２０、ＮＡＮＤ
回路１３０、選択回路１４０および液晶素子１５０を有する。
このうち、メモリ回路（第１メモリ回路）１２０は、ｎチャネル型ＴＦＴ（薄膜トラン
ジスタ）１２２、１２４と、ＮＯＴ回路１２６、１２８を備える。ＴＦＴ１２２について
は、そのソースがビット線２１１に接続され、そのドレインがＮＯＴ回路１２６の入力端
に接続され、そのゲートがワード線３１１に接続されている。ＮＯＴ回路１２６の出力端
は、ＮＯＴ回路１２８の入力端に接続され、ＮＯＴ回路１２８の出力端は、ＮＯＴ回路１
２６の入力端に帰還されている。したがって、メモリ回路１２０は、ワード線３１１に供
給された行選択信号ＷｉがＨレベルになると、ＴＦＴ１２２がオンして、ビット線２１１
に供給されたビットＸｊを出力端Ｑ（ｉ，ｊ）にて保持する構成となっている。
なお、メモリ回路１２０は相補型であるので、ＴＦＴ１２４については、そのソースが
相補ビット線２１２に接続され、そのドレインがＮＯＴ回路１２８の入力端に接続され、
そのゲートがワード線３１１に接続されている。
また、Ｘｊとは、ｊ列目のドット列を構成する列のビット線２１１に供給されるビット
Ｘｒｊ、Ｘｇｊ、Ｘｂｊについて色を特定しないで一般的に表記したものであり、／Ｘｊ
は、当該ビットの論理レベルを反転したものを示す。
【００２０】
ゲート回路たるＮＡＮＤ回路１３０の一方の入力端は、メモリ回路１２０の出力端Ｑ（
ｉ、ｊ）に接続され、他方の入力端は、階調制御信号Ｇ＃が供給される階調制御線２１３
に接続されている。ここで、階調制御信号Ｇ＃は、ｊ列目のドット列を構成するＲ、Ｇ、
Ｂの３画素に供給される階調制御信号Ｇｒ、Ｇｇ、Ｇｂについて色を特定しないで一般的
に表記したものである。したがって、＃は、ｒ、ｇ、ｂのいずれかである。
換言すれば、本実施形態においては、画素１１０がＲ、Ｇ、Ｂの原色毎にブロック化さ
れて、各ブロックにおいて、それぞれ異なる階調制御信号Ｇｒ、Ｇｇ、Ｇｂが供給される
構成となっている。
【００２１】
選択回路１４０は、トランスミッションゲート１４２、１４４およびＮＡＮＤ回路１３
０による否定論理積信号を論理反転するＮＯＴ回路１４６を有する。ここで、トランスミ
ッションゲート１４２の入力端には信号Ｖonが供給される一方、トランスミッションゲー
ト１４４の入力端には信号Ｖoffが供給されて、トランスミッションゲート１４２、１４
４の出力端は、画素毎に個別に形成された画素電極１１８に共通接続されている。
このうち、トランスミッションゲート１４２の反転制御ゲートは、ＮＡＮＤ回路１３０
の出力端に接続される一方、トランスミッションゲート１４２の正転制御ゲートは、ＮＯ
Ｔ回路１４６の出力端に接続されている。また、トランスミッションゲート１４４の正転
制御ゲートは、ＮＡＮＤ回路１３０の出力端に接続される一方、トランスミッションゲー
ト１４４の反転制御ゲートは、ＮＯＴ回路１４６の出力端に接続されている。
したがって、ＮＡＮＤ回路１３０による否定論理積信号がＬレベルである場合、トラン
スミッションゲート１４２のみがオンして、信号Ｖonが画素電極１１８に供給される一方
、否定論理積信号がＨレベルである場合、トランスミッションゲート１４４のみがオンし
て、信号Ｖoffが画素電極１１８に印加される構成となっている。
【００２２】
液晶素子１５０は、画素毎に個別の画素電極１１８と全画素にわたって共通の共通電極
１０８との間に、ＴＮ型の液晶１０５が挟持された構成となっている。また、本実施形態
において、共通電極１０８には、１フレーム毎（約１６．７ミリ秒毎）に極性反転する信
号Ｌcomが印加されている。
なお、特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で
例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一
方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。このため、画
素電極１１８と共通電極１０８との間を通過する光は、両電極間の電圧実効値がゼロであ
れば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつ
れて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型
において、入射側と背面側とに、それぞれ偏光軸が配向方向に一致するように偏光子を配
置させると、当該電圧実効値がゼロに近ければ、光の透過率が最大となる一方、電圧実効
値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小になる（ノーマ
リーホワイトモード）。
【００２３】
ここで、共通電極１０８に印加される信号Ｌcomが、図５に示されるように、１フレー
ム（１Ｆ）毎に極性反転する場合、液晶素子１５０をオンさせる信号Ｖonは、当該信号Ｌ
comとは論理レベルを反転した関係となる一方、液晶素子１５０をオフさせる信号Ｖoffは
、当該信号Ｌcomとは論理レベルが同一の関係となる。
【００２４】
続いて、階調制御信号出力回路４５０について説明する。図３は、この階調制御信号出
力回路４５０の構成を示すブロック図である。
この図において、ＳＲＡＭ（第２メモリ回路）４６１〜４６６は、行選択信号Ｗ３２１
がＨレベルになったときのデータビットを取り込んで、保持・出力するものである。詳細
には、ＳＲＡＭ４６１は、行選択信号Ｗ３２１がＨレベルとなったときのビットＸｒ１を
取り込むとともに、その出力端Ｑから、取り込んだビットをＱｒ０として保持し続けて出
力するものであり、同様に、ＳＲＡＭ４６２〜４６６は、行選択信号Ｗ３２１がＨレベル
となったときのビットＸｇ１、Ｘｂ１、Ｘｒ２、Ｘｇ２、Ｘｂ２を取り込むとともに、各
出力端Ｑから、取り込んだビットをＱｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０、Ｑｂ１として保持
し続けて出力するものである。
【００２５】
図３においてＣＭＰと表記された比較回路４７１は、階調制御信号Ｇｒを、表示領域１
００におけるＲの画素１１０に対し階調制御線２１３を介して共通に供給するものである
。詳細には、比較回路４７１は、ＳＲＡＭ４６１から出力されたビットＱｒ０の論理レベ
ルと階調信号Ｐ０の論理レベルとを比較して両者がいずれもＨレベルである場合、または
、ＳＲＡＭ４６２から出力されたビットＱｒ１の論理レベルと階調信号Ｐ１の論理レベル
とを比較して両者がいずれもＨレベルである場合に、階調制御信号ＧｒをＨレベルとする
。
また、比較回路４７２は、階調制御信号Ｇｇを、表示領域１００におけるＧの画素１１
０に対し共通に供給するものであり、ビットＱｇ０の論理レベルと階調信号Ｐ０の論理レ
ベルとを比較して両者がいずれもＨレベルである場合、または、ビットＱｇ１の論理レベ
ルと階調信号Ｐ１の論理レベルとを比較して両者がいずれもＨレベルである場合に、階調
制御信号ＧｇをＨレベルとする。同様に、比較回路４７３は、階調制御信号Ｇｂを、表示
領域１００におけるＢの画素１１０に対し共通に供給するものであり、ビットＱｂ０の論
理レベルと階調信号Ｐ０の論理レベルとを比較して両者がいずれもＨレベルである場合、
または、ビットＱｂ１の論理レベルと階調信号Ｐ１の論理レベルとを比較して両者がいず
れもＨレベルである場合に、階調制御信号ＧｂをＨレベルとする。
【００２６】
なお、比較回路４７１、４７２及び４７３の構成は互いに同一であり、例えば図４に示
されるように構成となっている。すなわち、比較回路４７１を例に挙げれば、入力端Ｄ０
に供給された論理信号（ビットＱｒ０）と階調信号Ｐ０との論理積信号を求めるＡＮＤ回
路４７５と、入力端Ｄ１に供給された論理信号（ビットＱｒ１）と階調信号Ｐ１との論理
積信号を求めるＡＮＤ回路４７６と、両論理積信号同士の論理和信号を、階調制御信号Ｇ
ｒとして出力するＯＲ回路４７７とによって構成される。
【００２７】
また、本実施形態において、Ｘアドレスデコーダ２４０や、サンプル・ホールド回路２
５０、Ｙアドレスデコーダ３５０、階調制御信号出力回路４５０および画素１１０におけ
る構成素子は、すべてポリシリコンプロセスにより同時に形成することが可能である。
【００２８】
次に、本実施形態に係る電気光学装置の動作について説明する。
まず、電気光学装置１０では、各画素１１０のメモリ回路１２０に、データビットが記
憶された状態が前提となるので、このメモリ回路１２０へのデータビットの記憶動作につ
いて説明する。
本実施形態では、メモリ回路１２０に対するデータビットの記憶動作は、表示ドットを
構成するＲ、Ｇ、Ｂの３画素を１単位として実行される。ここで例えばｉ行ｊ列の表示ド
ットを構成するＲ、Ｇ、Ｂの３画素のデータビットを記憶させる場合、上位制御回路は、
ｉ行目を指定するＹアドレスＡｄｙとともに、ｊ列目のドット列を指定するＸアドレスＡ
ｄｘを出力し、さらに、記憶させるべきデータビットＤｒ、Ｄｇ、Ｄｂを出力する。
【００２９】
このＸアドレスＡｄｘによってＸアドレスデコーダ２４０は、サンプリング信号Ｓｊを
Ｈレベルとする。これにより、サンプル・ホールド回路２５０は、記憶させるべきデータ
ビットＤｒ、Ｄｇ、Ｄｂをサンプリングして、ｊ列目のドット列を構成するＲ、Ｇ、Ｂの
３列のビット線２１１に、それぞれビットＸｒｊ、Ｘｇｊ、Ｘｂｊとして供給する。なお
、サンプル・ホールド回路２５０は、記憶させるべきデータビットＤｒ、Ｄｇ、Ｄｂを論
理反転させて、ｊ列目のドット列を構成するＲ、Ｇ、Ｂの３列の相補ビット線２１２に、
それぞれデータビット／Ｘｒｊ、／Ｘｇｊ、／Ｘｂｊとして供給する動作も併せて実行す
る。
【００３０】
一方、ｉ行目を指定するＹアドレスＡｄｙによって、Ｙアドレスデコーダ３５０は、行
選択信号ＷｉだけをＨレベルとする。行選択信号ＷｉがＨレベルになると、ｉ行目に位置
する７２０個の画素１１０においては、それぞれＴＦＴ１２２、１２４がオンになる。こ
のうち、ｊ列目のドット列に対応するＲの画素１１０については、ビット線２１１にビッ
トＸｒｊが供給されるので、メモリ回路１２０によって当該ビットＸｒｊが書き込まれる
。ｊ列目のドット列に対応するＧ、Ｂの画素１１０についても、それぞれビットＸｇｊ、
Ｘｂｊが供給されるので、メモリ回路１２０によって当該ビットがそれぞれ書き込まれる
。
なお、ｉ行目に位置する画素１１０のうち、ｊ列目のドット列以外のものについては、
ビット線２１１及び相補ビット線２１２が、それぞれハイインピーダンス状態であるので
、ＴＦＴ１２２、１２４がオンするものの、メモリ回路１２０において記憶されたデータ
ビットが変更されることはない。
また、行選択信号ＷｉがＬレベルとなっても、書き込まれたデータビットは、ＮＯＴ回
路１２６、１２８によって保持され続けることになる。
【００３１】
電源投入直後にあっては、このような書き込み動作が、縦３２０行×横２４０列の表示
ドットのすべてに対して実行されて、すべての画素１１０のメモリ回路１２０において、
ＨまたはＬレベルのいずれかのデータビットが保持される。
また、表示内容が変更されるときにも、変更後の表示ドットを構成するＲ、Ｇ、Ｂの３
画素のデータビットＤｒ、Ｄｇ、Ｄｂが、ＸアドレスＡｄｘ及びＹアドレスＡｄｙととも
に上位制御回路から供給されて、メモリ回路１２０に保持されたデータビットが書き換え
られる。
【００３２】
また、本実施形態において、Ｒ、Ｇ、Ｂの画素１１０のうち、Ｈレベルのデータビット
が保持された画素を階調表示させるためには、階調制御信号出力回路４５０におけるＳＲ
ＡＭ４６１〜４６６に、それぞれ階調ビットＱｒ０、Ｑｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０、
Ｑｂ１がそれぞれ記憶された状態が前提となるので、ＳＲＡＭ４６１〜４６６への階調ビ
ットの記憶動作についても説明する。
本実施形態では、ＳＲＡＭ４６１〜４６６への階調ビットの記憶動作は、Ｒ、Ｇ、Ｂ毎
に階調を指定する２ビットずつの計６ビットを１単位として実行される。階調ビットＱｒ
０、Ｑｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０、Ｑｂ１を記憶させる場合、上位制御回路は、これ
ら６ビットの階調ビットとともに、３２１行目を指定するＹアドレスＡｄｙを出力する。
【００３３】
このＹアドレスＡｄｙによって、Ｙアドレスデコーダ３５０は、行選択信号Ｗ３２１だ
けをＨレベルとする。行選択信号Ｗ３２１がＨレベルになると、サンプル・ホールド回路
２５０は、例外的動作となるので、階調ビットＱｒ０、Ｑｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０
、Ｑｂ１を、１及び２列目のドット列を構成するＲ、Ｇ、Ｂの計６列のビット線２１１に
、それぞれビットＸｒ１、Ｘｇ１、Ｘｂ１、Ｘｒ２、Ｘｇ２、Ｘｂ２として供給する。
【００３４】
一方、行選択信号Ｗ３２１がＨレベルになると、階調制御信号出力回路４５０のＳＲＡ
Ｍ４６１〜４６６には、それぞれビットＸｒ１、Ｘｇ１、Ｘｂ１、Ｘｒ２、Ｘｇ２、Ｘｂ
２（すなわち階調ビットＱｒ０、Ｑｒ１、Ｑｇ０、Ｑｇ１、Ｑｂ０、Ｑｂ１）が、書き込
まれる。
電源投入直後にあっては、この書き込み動作が実行されて、ＳＲＡＭ４６１〜４６７に
階調ビットがそれぞれ記憶される。
また、Ｈレベルのデータビットを記憶しているＲ、Ｇ、Ｂの画素１１０の階調を変更す
るときにも、変更後のＲ、Ｇ、Ｂの階調をそれぞれ規定する計６ビットの階調ビットが、
３２１行目を規定するＹアドレスＡｄｙとともに上位制御回路から供給されて、ＳＲＡＭ
４６１〜４６６に保持された階調ビットが書き換えられる。
【００３５】
ところで、信号Ｌcom、Ｖon及びＶoffの波形が、図５に示されるように変化する場合に
、階調信号Ｐ０、Ｐ１は、同図に示されるような波形となる。すなわち、階調信号Ｐ０は
、１フレームの開始タイミングから期間Ｔ１だけ経過したタイミングまでＨレベルとなり
、以降、１フレームの終了タイミングまでＬレベルとなる。また、階調信号Ｐ１は、階調
信号Ｐ０を論理反転した関係にある。
なお、本実施形態では、階調信号Ｐ０、Ｐ１は、１フレームの開始タイミングから期間
Ｔ１だけ経過したタイミングで論理レベルが変化するが、本実施形態では、１フレームに
おいて階調信号Ｐ０がＨレベルとなる期間Ｔ１よりも、Ｌレベルとなる期間Ｔ２が長くな
るように、論理レベルが変化するタイミングが、１フレームの中心から時間的の手前のタ
イミングとなるように設定されている。
【００３６】
次に、ＳＲＡＭ４６１〜４６６に記憶された階調ビットの内容に対して、階調制御信号
がどのように変化するかについて検討する。ここでは、階調制御信号Ｇｒ、Ｇｇ、Ｇｂに
ついて、色を特定しないで一般的に表記した階調制御信号Ｇ＃について検討する。
この階調制御信号Ｇ＃は、ＳＲＡＭに記憶された階調ビットＱ＃０、Ｑ＃１の論理レベ
ルと、Ｒ、Ｇ、Ｂの３ブロックについて共通の階調信号Ｐ０、Ｐ１の論理レベルとを比較
回路が比較した結果で規定される。詳細には、階調制御信号Ｇ＃がＨレベルとなる場合と
は、階調ビットＱ＃０の論理レベルと階調信号Ｐ０の論理レベルとがいずれもＨレベルで
ある場合、または、階調ビットＱ＃１の論理レベルと階調信号Ｐ１の論理レベルとがいず
れもＨレベルである場合である。
【００３７】
したがって、図５に示されるように、階調制御信号Ｇ＃は、階調ビット（Ｑ＃１、Ｑ＃
０）が（０、０）であれば常時Ｌレベルとなり、（０、１）であれば階調信号Ｐ０と同一
となり、（１、０）であれば階調信号Ｐ１と同一となり、（１、１）であれば常時Ｈレベ
ルとなる。
なお、ここではＲ、Ｇ、Ｂを特定せずに、＃を用いて一般化して説明したが、実際には
、それぞれＲ、Ｇ、Ｂに対応して階調制御信号Ｇｒ、Ｇｇ、Ｇｂが、生成されることにな
る。例えば、Ｒブロックに供給される階調制御信号Ｇｒは、ＳＲＡＭ４６１に記憶された
階調ビットＱｒ０の論理レベルと階調信号Ｐ０の論理レベルとがいずれもＨレベルである
場合、または、ＳＲＡＭ４６２に記憶された階調ビットＱｒ１の論理レベルと階調信号Ｐ
１の論理レベルとがいずれもＨレベルである場合に、Ｈレベルとなるように生成される。
【００３８】
続いて、このような階調制御信号Ｇｒ、Ｇｇ、Ｇｂが、それぞれＲ、Ｇ、Ｂのブロック
に供給された場合に、Ｒ、Ｇ、Ｂの画素１１０の液晶素子１５０がどうなるか、という観
点で説明する。
まず、画素１１０のメモリ回路１２０に保持されたデータビットがＬレベルである場合
、階調制御信号Ｇ＃にかかわらず、ＮＡＮＤ回路１３０による否定論理積信号は、Ｈレベ
ルになるので、トランスミッションゲート１４２がオフし、トランスミッションゲート１
４４がオンする結果、画素電極１１８には、共通電極１０８と同一論理信号である信号Ｖ
offが印加される。このため、液晶素子１５０に印加される電圧ＶＬＣ、ここでは、共通
電極１０８の電位から画素電極１１８の電位を差し引いた電圧がゼロとなるので、ノーマ
リーホワイトモードであれば、当該画素は、対応する色において最も明るい状態となる。
【００３９】
一方、画素１１０のメモリ回路１２０に保持されたデータビットがＨレベルである場合
、ＮＡＮＤ回路１３０による否定論理積信号の論理レベルは、階調制御信号Ｇ＃に依存す
る。詳細には、メモリ回路１２０に保持されたデータビットがＨレベルである場合、否定
論理積信号の論理レベルは、階調制御信号Ｇ＃がＨレベルであればＬレベルとなる一方、
階調制御信号Ｇ＃がＬレベルであればＨレベルとなる。
否定論理積信号がＬレベルであれば、トランスミッションゲート１４２がオンし、トラ
ンスミッションゲート１４４がオフするので、画素電極１１８には、共通電極１０８と論
理反転の関係にある信号Ｖonが印加される。このため、液晶素子１５０に印加される電圧
ＶＬＣは、信号ＬcomがＬレベルであれば−Ｖccとなり、信号ＬcomがＨレベルであれば＋
Ｖccとなる。一方、否定論理積信号がＨレベルであれば、上述したように、液晶素子１５
０に印加される電圧ＶＬＣはゼロとなる。
なお、本実施形態における電源電位は、高位側をＶccとし、低位側を接地電位Ｇndとし
ている。このため、接地電位を電圧の基準（ゼロ）とした場合に、論理レベルのＨレベル
は電圧Ｖccに相当し、Ｌレベルは電圧ゼロに相当する。
【００４０】
階調ビット（Ｑ＃１、Ｑ＃０）が（０、０）であると、階調制御信号Ｇ＃は常時Ｌレベ
ルとなるが、このような階調制御信号Ｇ＃がブロックに供給されると、当該ブロックにお
いてＨレベルのデータビットが保持された画素１１０は、１フレームの全期間にわたって
、対応する色において最も明るい状態（オフ状態）となる。
また、階調ビット（Ｑ＃１、Ｑ＃０）が（０、１）であると、階調制御信号Ｇ＃は１フ
レームの開始から期間Ｔ１を経過したタイミングでＨからＬレベルに変化するが、このよ
うな階調制御信号Ｇ＃がブロックに供給されると、当該ブロックにおいてＨレベルのデー
タビットが保持された画素１１０は、１フレームの期間のうち、階調制御信号Ｇ＃がＨレ
ベルとなっている期間Ｔ１だけ最も暗い状態となり、階調制御信号Ｇ＃がＬレベルとなっ
ている期間Ｔ２だけ最も明るい状態となって、１フレームを単位としてみたときには、最
も暗い状態となる期間Ｔ１と、最も明るい状態となる期間Ｔ２との割合に応じた明るさと
なる。
【００４１】
一方、階調ビット（Ｑ＃１、Ｑ＃０）が（１、０）であると、階調制御信号Ｇ＃は１フ
レームの開始から期間Ｔ１を経過したタイミングでＬからＨレベルに変化するが、このよ
うな階調制御信号Ｇ＃がブロックに供給されると、当該ブロックにおいてＨレベルのデー
タビットが保持された画素１１０は、１フレームの期間のうち、階調制御信号Ｇ＃がＬレ
ベルとなっている期間Ｔ１だけ最も明るい状態となり、階調制御信号Ｇ＃がＨレベルとな
っている期間Ｔ２だけ最も暗い状態となって、１フレームを単位としてみたときには、最
も明るい状態となる期間Ｔ１と、最も暗い状態となる期間Ｔ２との割合に応じた明るさと
なる。
そして、階調ビット（Ｑ＃１、Ｑ＃０）が（１、１）であると、階調制御信号Ｇ＃は常
時Ｈレベルとなるが、このような階調制御信号Ｇ＃がブロックに供給されると、当該ブロ
ックにおいてＨレベルのデータビットが保持された画素１１０は、１フレームの全期間に
わたって、対応する色において最も暗い状態（オン状態）となる。
【００４２】
本実施形態では、階調ビット（Ｑ＃１、Ｑ＃０）が（０、１）であるときに階調制御信
号Ｇ＃がＨレベルとなる期間Ｔ１よりも、階調ビット（Ｑ＃１、Ｑ＃０）が（１、０）で
あるときに階調制御信号Ｇ＃がＨレベルとなる期間Ｔ２の方が長くなるように、１フレー
ムにおいて階調信号Ｐ０（Ｐ１）がＨ（Ｌ）レベルとなる期間Ｔ１を設定してあるので、
１フレームを単位としてみたときの画素の明るさは、階調ビット（Ｑ＃１、Ｑ＃０）が（
０、０）、（０、１）、（１、０）、（１、１）となる順番で、暗くなるように規定され
る。これにより、本実施形態では、４階調表示が可能となる。
なお、図５においてハッチングが施された領域は、１フレームの期間のうち、液晶素子
１５０がオンする期間、すなわち、最も暗くなる期間を示している。
【００４３】
本実施形態では、階調制御信号がＲ、Ｇ、Ｂのブロック毎に個別に規定されるので、各
ブロックにおいて、すなわち、各色において、Ｈレベルのデータビットがメモリ回路１２
０に記憶された画素１１０同士については、当該色のブロックに供給される階調制御信号
Ｇ＃で規定された階調となる一方、Ｌレベルのデータビットがメモリ回路１２０に記憶さ
れた画素１１０については、階調制御信号Ｇ＃とは無関係にオフ状態となる。
したがって、本実施形態によれば、画素１１０のメモリ回路１２０に記憶されるデータ
ビットが１ビットであるにもかかわらず、ブロック毎に同一階調となる４階調表示が可能
となる。
【００４４】
さらに、本実施形態では、画素１１０のメモリ回路１２０に書き込まれたデータビット
は、次回書き換えられるまで保持される。このため、例えば静止画を表示する場合、デー
タの書き換えに伴う電力消費が生じないので、消費電力を極めて低く抑えることができる
。また、階調制御信号Ｇ＃（信号Ｐ０、Ｐ１）の期間Ｔ１を調整することにより、Ｈレベ
ルのデータビットを保持する画素１１０の階調を変化させることもできる。さらに、階調
制御信号Ｇ＃は、１フレームにおいて２回論理反転するだけなので、この論理反転に伴う
消費電力の増加についても抑えることが可能となる。
【００４５】
＜第１実施形態の応用＞
第１実施形態では、画素１１０毎にＮＡＮＤ回路１３０を設けたが、このＮＡＮＤ回路
１３０は、一般に良く知られているように、相補構成であればｐチャネル型およびｎチャ
ネル型のトランジスタを２つずつ、計４個のトランジスタで構成される。このうち、２個
のトランジスタを隣接する画素同士で共用することにより、ＮＡＮＤ回路１３０を構成す
るのに要するトランジスタの総数を削減することが可能となる。
【００４６】
図６は、同一列において上下に隣接する画素１１０同士で、ＮＡＮＤ回路を構成する４
つのトランジスタのうち、２個のトランジスタを共用した構成を示す図であり、詳細には
、（ｉ−１）行ｊ列、ｉ行ｊ列、及び、（ｉ＋１）行ｊ列に位置するドットのうち、いず
れかの原色に対応するもの、すなわち、列方向に互いに隣接する３つの画素１１０の構成
を示す図である。なお、ここでいう（ｉ−１）、ｉ、（ｉ＋１）は、表示ドットが配列す
る行を一般的に示す場合の記号であって、１≦ｉ≦３２０を満たす整数である。
【００４７】
さて、図６において、ｐチャネル型のＴＦＴ１３２、１３４と、ｎチャネル型のＴＦＴ
１３６、１３８とが、図２におけるＮＡＮＤ回路１３０に相当している。
このうち、ＴＦＴ１３２が同一列であって（ｉ−１）行とｉ行とに位置する画素１１０
同士で共用される一方、ＴＦＴ１３８が同一列であってｉ行と（ｉ＋１）ｉ行とに位置す
る画素１１０同士で共用されている。
このため、１列分のＮＡＮＤ回路を構成するトランジスタ数は、（２×３２０＋３２０
＋１）個となり、単純に１画素毎に４つのトランジスタでＮＡＮＤ回路を構成する場合と
比較して、ＮＡＮＤ回路に要するトランジスタ数を約３／４に削減することが可能となる
。
【００４８】
また、図６においては、信号Ｖon、Ｖoffを、行毎に引き出すのではなく、隣接行同士
で交互に引き出しているので、配線が簡略化されている。なお、図６においては、信号Ｖ
on、Ｖoffを隣接行同士で交互に引き出している関係上、トランスミッションゲート１４
２、１４４の配置が、隣接する行同士で対称形となっている。
【００４９】
＜第２実施形態＞
次に、本発明の第２実施形態に係る電気光学装置について説明する。
図７は、第２実施形態に係る電気光学装置の電気的な構成を示すブロック図である。第
２実施形態において、第１実施形態と相違する主な点は、信号Ｖonが表示領域１００に供
給されない点と、代わりに信号Ｖon、Ｖoffが階調制御信号出力回路４５０に供給される
点とである。このため、第２実施形態では、細部でみると、画素１１０の構成と、階調制
御信号出力回路４５０の構成とが第１実施形態と相違している。そこで以下については、
これらの相違点を中心に説明することにする。
【００５０】
まず、第２実施形態における画素１１０の構成について図８を参照して説明する。この
図に示されるように、第２実施形態において、画素１１０にはＮＡＮＤ回路１３０が存在
しないので、メモリ回路１２０の出力端が直接、選択回路１４０の入力端、すなわちＮＯ
Ｔ回路１４６の入力端に接続されている。
また、トランスミッションゲート１４３の入力端には信号Ｖoffが供給される一方、ト
ランスミッションゲート１４５の入力端は階調制御線２１３に接続されて、階調制御信号
Ｇ＃が供給されるとともに、トランスミッションゲート１４３、１４５の出力端が、画素
電極１１８に共通接続されている。
さらに、トランスミッションゲート１４３の正転制御ゲートは、ＮＯＴ回路１４６の出
力端に接続される一方、トランスミッションゲート１４３の反転制御ゲートは、メモリ回
路１２０の出力端に接続されている。また、トランスミッションゲート１４５の反転制御
ゲートは、ＮＯＴ回路１４６の出力端に接続される一方、トランスミッションゲート１４
５の正転制御ゲートは、メモリ回路１２０の出力端に接続されている。
したがって、第２実施形態では、メモリ回路１２０に保持されたデータビットがＨレベ
ルである場合、トランスミッションゲート１４５のみがオンして、階調制御信号Ｇ＃が画
素電極１１８に印加される一方、保持されたデータビットがＬレベルである場合、トラン
スミッションゲート１４３のみがオンして、信号Ｖoffが画素電極１１８に印加される構
成となっている。
【００５１】
次に、第２実施形態における階調制御信号出力回路４５０の構成について図９を参照し
て説明する。この図に示されるように、第２実施形態では、比較回路４７１、４７２及び
４７３の各出力側において、ＮＯＴ回路４８１、トランスミッションゲート４８２、４８
３からなる選択回路がそれぞれ設けられている。
このうち、比較回路４７１の出力側に設けられた選択回路について説明すると、ＮＯＴ
回路４８１は、比較回路４７１による出力信号を論理反転して、トランスミッションゲー
ト４８２の正転制御ゲートと、トランスミッションゲート４８３の反転制御ゲートとにそ
れぞれ供給するものである。また、トランスミッションゲート４８２の反転制御ゲート及
びトランスミッションゲート４８３の正転制御ゲートは、それぞれ比較回路４７１の出力
端Ｏｕｔに接続されている。そして、トランスミッションゲート４８２の入力端には信号
Ｖoffが供給される一方、トランスミッションゲート４８３の入力端には信号Ｖonが供給
されて、トランスミッションゲート４８２、４８３の出力端が、Ｒの画素１１０に対応す
る階調制御線２１３に接続されている。
このため、比較回路４７１の出力側に設けられた選択回路は、当該比較回路４７１から
出力される信号がＨレベルであれば信号Ｖonを選択する一方、Ｌレベルであれば信号Ｖof
fを選択して、選択した信号を階調制御信号Ｇｒとして出力する構成となっている。
比較回路４７２（４７３）の出力側に設けられた各選択回路についても同様であり、当
該比較回路４７２（４７３）から出力される信号の論理レベルに応じて信号Ｖonまたは信
号Ｖoffのいずれかを選択して、選択した信号を階調制御信号Ｇｇ（Ｇｂ）として出力す
る構成となっている。
【００５２】
比較回路４７１、４７２、４７３の出力信号は、第１実施形態における階調制御信号Ｇ
ｒ、Ｇｇ、Ｇｂに相当する。このため、Ｒ、Ｇ、Ｂを特定しない場合、比較回路の出力信
号は、階調ビット（Ｑ＃１、Ｑ＃０）が（０、０）であれば、常時Ｌレベルとなり、（０
、１）であれば階調信号Ｐ０と同一となり、（１、０）であれば階調信号Ｐ１と同一とな
り、（１、１）であれば常時Ｈレベルとなる。
したがって、第２実施形態において階調制御信号Ｇ＃は、図１０に示されるように、階
調ビット（Ｑ＃１、Ｑ＃０）が（０、０）であれば信号Ｖoffと同一となり、また、階調
ビット（Ｑ＃１、Ｑ＃０）が（０、１）であれば、１フレームの開始から期間Ｔ１だけ経
過するタイミングまでは信号Ｖonと同一であり、当該タイミングから１フレームの終了ま
での期間Ｔ２では信号Ｖoffと同一となる。さらに、第２実施形態において階調制御信号
Ｇ＃は、同図に示されるように、階調ビット（Ｑ＃１、Ｑ＃０）が（１、０）であれば、
１フレームの開始から期間Ｔ１だけ経過するタイミングまでは信号Ｖoffと同一であり、
当該タイミングから１フレームの終了までの期間Ｔ２において信号Ｖonと同一となり、ま
た、階調ビット（Ｑ＃１、Ｑ＃０）が（１、１）であれば信号Ｖonと同一となる。
なお、ここではＲ、Ｇ、Ｂを特定せずに、＃を用いて一般化して説明したが、第２実施
形態においても、それぞれＲ、Ｇ、Ｂに対応して階調制御信号Ｇｒ、Ｇｇ、Ｇｂが、生成
されることになる。
【００５３】
第２実施形態では、画素１１０が図８に示される構成であり、画素１１０のメモリ回路
１２０に保持されたデータビットがＨレベルである場合には、トランスミッションゲート
１４５のみがオンするので、階調制御信号Ｇ＃そのものが、画素電極１１８に印加される
ことになる。したがって、第２実施形態において、メモリ回路１２０に保持されたデータ
ビットがＨレベルである場合、液晶素子１５０に印加される電圧ＶＬＣは、図１０に示さ
れるように、階調ビット（Ｑ＃１、Ｑ＃０）に対して第１実施形態と同様な印加波形とな
る。
また、メモリ回路１２０に保持されたデータビットがＬレベルである場合、画素電極１
１８には、トランスミッションゲート１４３のみがオンするので、信号Ｖoffが画素電極
１１８に印加される結果、液晶素子１５０に印加される電圧ＶＬＣはゼロになる。
【００５４】
したがって、第２実施形態においても、画素１１０のメモリ回路１２０に記憶されるデ
ータビットが１ビットであるにもかかわらず、ブロック毎に同一階調となる４階調表示が
可能となる。
さらに、第２実施形態では、第１実施形態におけるＮＡＮＤ回路１３０が不要となるの
で、１つの画素１１０における構成トランジスタ数が削減される結果、構成の簡易化や歩
留まりの向上も期待することが可能となる。
【００５５】
＜第２実施形態の応用＞
ところで、第２実施形態において、階調ビット（Ｑ＃１、Ｑ＃０）が（０、１）である
場合の階調制御信号Ｇ＃は、図１０に示されるように、共通電極１０８に印加される信号
Ｌcomを期間Ｔ１だけ遅延させた信号に相当する。
このため、信号Ｌcomを供給する上位制御回路が、当該信号Ｌcomに対して期間Ｔ１だけ
遅延した信号と、当該遅延信号を論理反転した信号とを、階調制御信号出力回路４５０に
供給する一方、階調制御信号出力回路４５０が、ＳＲＡＭに記憶した階調ビット（Ｑ＃１
、Ｑ＃０）が（０、１）であれば、前者の遅延信号を選択する一方、階調ビット（Ｑ＃１
、Ｑ＃０）が（１、０）であれば、後者の遅延信号の論理反転信号を選択して、それぞれ
選択した信号を階調制御信号Ｇ＃として出力する構成としても良い。
また、階調制御信号出力回路４５０は、信号Ｌcomを入力するとともに、当該信号Ｌcom
を期間Ｔ１だけ遅延させて、同様に、ＳＲＡＭに記憶した階調ビット（Ｑ＃１、Ｑ＃０）
に応じて選択する構成としても良い。
【００５６】
＜ブロック化等＞
なお、上述した第１及び第２実施形態では、メモリ回路１２０に保持されたデータビッ
トがＨレベルである場合に階調表示を行う一方、Ｌレベルである場合に、オフ表示とする
構成であったが、保持されたデータビットがＬレベルである場合に階調表示を行う構成と
しても良いし、データビットがＨレベルである場合に、オフ表示またはオン表示のいずれ
かとする構成としても良い。
また、実施形態では、原色のＲ、Ｇ、Ｂ毎にブロック化して、これらの各ブロックに階
調制御信号Ｇｒ、Ｇｇ、Ｇｂをそれぞれ供給する構成としたが、本発明は、これに限られ
ない。例えば、電気光学装置１０を後述するような携帯電話機の表示部として用いるよう
な場合、図１１に示されるように、単に、隣接する行を上からまとめて、ブロックＢｒ１
、Ｂｒ２、Ｂｒ３とし、これらのブロックにそれぞれ階調制御信号を供給しても良い。あ
るいは、待ち受け表示領域を、図１２に示されるように、さらに、メールの着信アイコン
や、電波強度アイコン、日付（曜日）、時刻、バッテリー残量アイコンなど、表示キャラ
クタ単位をまとめて、それぞれブロックＢｒ１１、Ｂｒ１２、Ｂｒ１３、Ｂｒ１４及びＢ
ｒ１５とし、他の領域をブロックＢｒ１６として、これらのブロックにそれぞれ階調制御
信号を供給しても良い。このようにブロック化すると、アイコンや数字・文字のような表
示キャラクタ単位毎に階調を変化させることも可能となる。
【００５７】
また、実施形態では、２つの中間階調を、１つのパルス幅を持つ信号と、これを論理反
転させた信号とを、階調制御信号として表したが、階調に応じて期間Ｔ１を変化させた構
成としても良い。このように中間階調に応じて期間Ｔ１を変化させると、中間階調数を増
やすことが可能となる。
なお、階調制御信号出力回路４５０におけるＳＲＡＭの個数は、ブロック数や階調数で
定まる。すなわち、ＳＲＡＭの個数Ｌは、ブロック数をＭ、階調数をＮとした場合、次式
で表される。
Ｌ＝Ｍ×ｌｏｇ２Ｎ
例えば上述した第１および第２実施形態では、ブロック数Ｍが３、階調数が４（＝２２
）であるので、Ｌは「６」である。
【００５８】
また、上述した実施形態にあっては、信号Ｌcomを１フレームの周期でレベル反転する
ことにより液晶素子１５０を交流駆動したが、本発明は、これに限られず、例えば、２フ
レーム以上の周期でレベル反転する構成としても良い。
さらに、液晶素子１５０はノーマリーホワイトモードとしたが、電圧無印加状態におい
て最も暗い状態となるノーマリーブラックモードとしても良い。
ＲＧＢの３原色でカラー表示するだけでなく、紫やエメラルドグリーンなどの原色を追
加して４原色以上でカラー表示する構成としても良いし、単に、表示領域１００で区切っ
て白黒表示する構成としても良い。
【００５９】
くわえて、透過型に限られず、反射型や、両者の中間的な半透過半反射型であっても良
い。さらに、ＴＮ型のほか、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収
に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分
子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。くわえて、
電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液
晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）
の構成や、いわゆるＩＰＳ（面内スイッチング方式、ＦＳＳを含む）方式としても良い。
さらに、電気光学素子としては、液晶素子のほかに、ＥＬ（エレクトロルミネッセンス
）素子や、電気泳動素子、電子放出素子、デジタルミラー素子などや、プラズマディスプ
レイなどにも適用可能である。すなわち、本発明は、オンまたはオフを指示する２値的な
データビットを記憶する電気光学装置のすべてに適用可能である。
ここで例えば、ＥＬ素子は、液晶素子とは異なり電流駆動素子であるので、１フレーム
における階調制御信号の電流実効値によって階調が規定されることになる。
【００６０】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器につ
いて説明する。図１３は、実施形態に係る電気光学装置１０を用いた携帯電話１２００の
構成を示す斜視部である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受
話口１２０４、送話口１２０６とともに、上述した電気光学装置１０の表示領域１００を
備えるものである。なお、電気光学装置１０のうち、表示領域１００以外の構成要素につ
いては外観としては現れない。
【００６１】
なお、電気光学装置１０が適用される電子機器としては、図１３に示される携帯電話の
他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（
またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳
、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネ
ルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、
上述した電気光学装置１０が適用可能であることは言うまでもない。そして、いずれの電
子機器においても、メモリ回路に記憶されたデータビットおよび階調制御信号にしたがっ
た階調表示が可能となる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における画素の構成を示す図である。
【図３】同電気光学装置における階調制御信号出力回路の構成を示す図である。
【図４】同階調制御信号出力回路における比較回路の構成を示す図である。
【図５】同電気光学装置の動作を示す信号波形図である。
【図６】同電気光学装置における画素の別例を示す図である。
【図７】本発明の第２実施形態に係る電気光学装置の構成を示すブロック図である。
【図８】同電気光学装置における画素の構成を示す図である。
【図９】同電気光学装置における階調制御信号出力回路の構成を示す図である。
【図１０】同電気光学装置の動作を示す信号波形図である。
【図１１】同電気光学装置のブロック化の例を示す図である。
【図１２】同電気光学装置のブロック化の例を示す図である。
【図１３】実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。
【符号の説明】
【００６３】
１０…電気光学装置、１０５…液晶、１０８…共通電極、１１８…画素電極、１２０…
メモリ回路（第１メモリ回路）、１３０…ＮＡＮＤ回路、１３２、１３４、１３６、１３
８…ＴＦＴ、１４０…選択回路、１５０…液晶素子、２１１…ビット線、２１３…階調制
御線、３１１…ワード線、４５０…階調制御信号出力回路、４６１〜４６６…ＳＲＡＭ（
第２メモリ回路）、１２００…携帯電話
【図１】
2006350053.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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