(57)【要約】  【課題】ソース−ドレイン間の電位差を小さくしてメモリセルのゲート長を短くすることができる不揮発性半導体記憶装置の書込方法を提供する。  【解決手段】ドレイン付近にバンド間トンネリングによるホットエレクトロン（ＢＢＨＥ）を発生させ、このホットエレクトロンを電荷蓄積層に注入してビットデータの書き込みを行う。ゲート電圧Ｖｇ、セルウェル電圧Ｖｓｕｂ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄの関係をＶｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄとし、Ｖｇ−Ｖｄがバント間トンネル電流の発生電位差以上となり、且つ、Ｖｓｕｂ−Ｖｄがトンネル絶縁膜の障壁電位と比べてほぼ同等以上となるようにする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
書き込み時に、「Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ」の関係を有し、「Ｖｇ−Ｖｄ」が前記チャネル領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄを、それぞれゲート電極、ｎ型ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項２】
半導体基板に形成されたｐ型ウェルと、前記ｐ型ウェル表面に所定間隔を開けて形成されたｎ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
書き込み時に、「Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄ」の関係を有し、「Ｖｄ−Ｖｇ」が前記チャネル領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄを、それぞれゲート電極、ｐ型ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットホールを発生させ、このホットホールを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項３】
前記電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄのうち、２つの電圧を外部電源から供給することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置の書込方法。
【請求項４】
前記電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄのうち、少なくともＶｄを外部電源から供給することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置の書込方法。
【請求項５】
前記電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄのうち、ＶｓおよびＶｄを外部電源から供給することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置の書込方法。
【請求項６】
前記Ｖｓは電源電圧であり、Ｖｄは接地電圧である請求項５に記載の不揮発性半導体記憶装置の書込方法。
【請求項７】
請求項１または請求項２の書込方法で書き込まれるメモリセルをＮＯＲ型またはＮＡＮＤ型に接続してアレイ化したことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリセルのゲート長の短縮化を実現した不揮発性半導体記憶装置およびその書込方法に関する。
【背景技術】
【０００２】
近年、ランダムアクセス読み出しが可能な所謂コードストレージ用のＮＯＲフラッシュメモリのスケーリングの限界について懸念が高まってきている。
【０００３】
ＩＴＲＳ(International Technology Roadmap for Semiconductors) の２００４年での技術予測によれば、半導体プロセス技術としては２０ｎｍプロセスの時代になっていると予測される２０１８年においても、ＮＯＲ型フラッシュメモリのメモリセルのゲート長は１３０ｎｍを実現することが困難であると指摘されている。
【０００４】
ＮＯＲ型フラッシュメモリのゲート長がスケーリングできない大きな要因の一つは、書き込み動作にチャネルホットエレクトロン（ＣＨＥ）注入を用いていることにある。すなわち、チャネルホットエレクトロンを効率よく発生させるためには、メモリセルのソース−ドレイン間にトンネル絶縁膜（シリコン酸化膜）の障壁電圧以上の比較的大きな電位差が必要とされる。この電位差のためにドレインからソースに向けて比較的大きな空乏層が形成されるため、ゲート長を短くすると、ドレインからソースへ空乏層がつながってしまい（パンチスルー）、ホットエレクトロンが発生しなくなってしまうという問題があるからである。
【０００５】
これに対して、トンネル絶縁膜としてシリコン酸化膜よりも障壁電圧の低い材質のものを用いることでソース−ドレイン間の電位差Ｖｄｓを小さくする提案がなされている（たとえば特許文献１）。また、書き込み動作をチャネルホットエレクトロン注入以外の方式で行うＮＯＲ型フラッシュメモリも提案されている（たとえば特許文献２）。
【特許文献１】特開２００１−２３７３３０号公報
【特許文献２】特開平９−００８１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のものは、前記材質の電荷リーク特性がシリコン酸化膜に比べて劣る等の理由のために、不揮発性半導体メモリのトンネル絶縁膜として実用にいたっていない。
【０００７】
また、特許文献２のものは、チャネルホットエレクトロン注入に代えてバンド間トンネルで誘起したホットエレクトロン（ＢＢＨＥ）注入で書き込みを行うものであるが、この方式であっても、ホットエレクトロンのエネルギをトンネル絶縁膜の障壁電位以上にするためにはソース−ドレイン間の電位差Ｖｄｓを比較的大きな値（たとえば４Ｖ）にする必要があり、これによってゲート長の短縮化が制約をうけるという問題点があった。
【０００８】
この発明は、ソース−ドレイン間の電位差Ｖｄｓを小さくしてメモリセルのゲート長を短くすることができる不揮発性半導体記憶装置およびその書込方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
書き込み時に、「Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ」の関係を有し、「Ｖｇ−Ｖｄ」が前記チャネル領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄを、それぞれゲート電極、ｎ型ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロン（ＢＢＨＥ）を発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴とする。
【００１０】
（２）  半導体基板に形成されたｐ型ウェルと、前記ｐ型ウェル表面に所定間隔を開けて形成されたｎ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
書き込み時に、「Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄ」の関係を有し、「Ｖｄ−Ｖｇ」が前記チャネル領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄを、それぞれゲート電極、ｐ型ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットホールを発生させ、このホットホールを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴とする。
【００１１】
（３）  前記電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄのうち、２つの電圧を外部電源から供給することを特徴とする。
【００１２】
（４）  前記電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄのうち、少なくともＶｄを外部電源から供給することを特徴とする。
【００１３】
（５）  前記電圧Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄのうち、ＶｓおよびＶｄを外部電源から供給することを特徴とする。
【００１４】
（６）  前記Ｖｓは電源電圧であり、Ｖｄは接地電圧であることを特徴とする。
【００１５】
（７）  （１），（２）の書込方法で書き込まれるメモリセルをＮＯＲ型またはＮＡＮＤ型に接続してアレイ化したことを特徴とする。
【発明の効果】
【００１６】
この発明によれば、書込時に電圧が「Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ（ｐチャネル）」または「Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄ（ｎチャネル）」の関係になるように設定したことにより、すなわち、ソース電圧Ｖｓをセルウェル電圧Ｖｓｕｂとドレイン電圧Ｖｄの間の電圧にしたことにより、バンド間トンネリングによるホットエレクトロンまたはホットホールを効率よく発生させることができるとともに、ソース−ドレイン間の電位差を小さくすることができ、ゲート長を短縮化することが可能になる。
なお、高速書込のためには、セルウェル電圧Ｖｓｕｂとドレイン電圧Ｖｄの電位差はトンネル絶縁膜の障壁電位と同等またはそれ以上であることが好ましい。
【００１７】
また、この発明によれば、電圧Ｖｇ、Ｖｓｕｂ、Ｖｓ、Ｖｄのいずれかを外部電源から供給されるものとすることにより、チップ内で電圧を発生するための昇圧回路の数を少なくすることができる。これにより、チップ面積の縮小が可能となり、不揮発性半導体記憶装置のコストダウンが可能になる。
【００１８】
特に、書き込み時に最も電流を消費するドレイン電圧Ｖｄを外部電源から供給することにより、チップ内部の昇圧回路は電流供給能力の小さいものでよくなり、さらにチップ面積を小さくすることができる。
【００１９】
また、この発明によれば、セルウェルに適切なバックゲート電圧を印加することにより、ソース電圧Ｖｓを電源電圧、ドレイン電圧Ｖｄを接地電圧とすることができるとともに、４つの電圧のうち２つを外部から供給される電圧とし、且つ、残りの２つの電圧（ゲート電圧Ｖｇ、セルウェル電圧Ｖｓｕｂ）を電源電圧と同じ極性の電圧とすることができる。
【発明を実施するための最良の形態】
【００２０】
図面を参照して本発明の実施形態について説明する。
図１はこの発明が適用されるｐチャンネルＭＯＮＯＳメモリセルの構造図を示す図である。このメモリセルは、ｐ型半導体基板１１上に形成されたｎ型ウェル（セルウェル）１２、このｎ型ウェル１２の表面付近に所定の間隔を開けて形成されたｐ＋領域（ソース）１３およびｐ＋領域（ドレイン）１４、これら２つのｐ型領域１３、１４の間に形成されたチャネル領域２０、および、このチャネル領域２０の上方にチャネル領域２０を覆うように形成されたＯＮＯ膜およびゲート電極１８を有している。
【００２１】
ＯＮＯ膜は、酸化シリコンからなるトンネル絶縁膜１５、窒化シリコンからなり注入された電荷（電子）を蓄積する電荷トラップ層１６、および、酸化シリコンからなる絶縁膜１７からなっている。これら３層の膜厚は、トンネル絶縁膜１５が約２．５〜５ｎｍ程度、電荷トラップ層１６が約１０ｎｍ程度、絶縁膜１７が約５ｎｍ程度である。また、ゲート電極１８は、ポリシリコンで構成されている。なお、ゲート長は、後述する書込電位配置により、極めて短くすることができ６０ｎｍ以下が実現可能である。
【００２２】
次に、図２を参照して上記ｐチャネルＭＯＮＯＳメモリセルをＮＯＲ接続のアレイ状に接続した構造の不揮発性半導体記憶装置のアーキテクチャについて説明する。
この不揮発性半導体記憶装置では、２つのセルウェル１２がペアになっている。各セルウェル１２には、Ｘ方向１ｋＢ＝８ｋ（８１９２）個×Ｙ方向６４個＝５１２ｋ（５２４２８８）個のメモリセルが形成されている。メインビットライン２１は８ｋ本であり、セレクトゲート２４を介して２つのセルウェル１２のうちの一方のサブビットライン２５に接続される。８ｋ本のメインビットライン２１には、それぞれラッチが接続されている。このラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート２４は、セルウェル１２とは別のセレクトゲートウェル（ｎ型ウェル）２０内に形成されており、ｐチャネルＭＯＳトランジスタで構成されている。セレクトゲートウェル２０の電位は通常ＶＣＣ（たとえば１．８Ｖ）に設定されている。セレクトゲート２４のゲート電極は、非選択時にＶＣＣが印加され、選択時に−２．２Ｖが印加される。−２．２Ｖが印加されると、ゲートが導通し、メインビットライン２１を各メモリセルのドレインにつながるサブビットライン２５に接続する。ワード線は、各メモリセルのゲート電極をＸ方向に接続しており、各セルウェル１２毎に６４本設けられている。ソースラインは、各セルウェル１２内の５１２ｋ個のメモリセルに共通である。
【００２３】
なお、電圧ＶＣＣおよび電圧ＧＮＤ（接地電圧）は、メモリセル外部の電源回路から供給されるものである。
【００２４】
図２のＮＯＲ接続の不揮発性半導体記憶装置において、書き込み（プログラム・ベリファイ）、読み出し、消去を行う動作を図３〜図１４を参照して説明する。図３〜図１４は、書き込み（プログラム・ベリファイ）、読み出し、消去動作時の電位配置および動作原理を示す図である。
【００２５】
この不揮発性半導体記憶装置では、ＢＢＨＥ注入による書き込み時に、ソース電圧Ｖｓをセルウェル電圧Ｖｓｕｂよりも低くしてドレイン電圧Ｖｄに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Ｖｔｈ（絶対値）を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を０．１μｍ以下、たとえば６０ｎｍ程度まで短くしたセル構造を実現している。
【００２６】
また、セルウェルに適切なバックゲート電圧を印加することにより、書き込みおよび読み出し時に最も高速な動作が要求されるビットラインをＧＮＤ−ＶＣＣで動作させることができるようにしている。これにより、ビットラインの制御回路を高速で標準的な正のＶＣＣ回路で構成することができ、高速化かつ構成の簡略化を可能にしている。
【００２７】
まず書き込み動作のうちのプログラム動作について説明する。先に説明したようにＭＯＮＯＳメモリセルでは、電荷トラップ層１６として電気電導性が低い窒化膜を用いているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。
メモリセルへの書き込み（プログラム）は、電荷トラップ層１６へ電子を注入することによって行う。電子の注入は、ゲート電極１８とドレイン１４の間に正負の高電圧を印加することによるＢＢＨＥ注入で行い、電子は電荷トラップ層１６に注入される。
【００２８】
電荷トラップ層１６への電荷の注入は、正電位のゲート電極１８と負電位のドレイン１４の高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるホットエレクトロン（BBHE:Band-to-Band tunneling induced Hot Electron）注入で行う。ただし、ドレイン（＝ビット線）を正電位の範囲で制御できるようにするため、セルウェル１２に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。
【００２９】
具体的には、図３，図４，図５に示すように、セルウェル１２にバックゲート電圧Ｖｓｕｂｗとして＋４Ｖを印加し、ドレイン１４（ビット線）を接地電位とする（Ｖｄｗ＝０）。そして、ゲート１８（ワード線）にゲート電圧Ｖｇｗとして１０Ｖを印加する。このときソース１３（ソース線）には、ＶＣＣ（＝１．８Ｖ）を印加しておく。
【００３０】
図６は、書き込み時の１つのメモリセルの電位配置を示す図である。上記の電位配置にすることにより、ドレイン１４とセルウェル１２との接合面に空乏層の領域２１が発生するとともに、ドレイン１４内でバンド間トンネリング（ＢＴＢＴ）によるエレクトロン（電子）／ホールペアが生成される。この電子が、空乏層領域２１の強電界によって加速され高エネルギを持ったホットエレクトロンとなる。その一部がゲート電極１８に印加された正電圧に吸引されて、トンネル絶縁膜１５を乗り越えて電荷トラップ層１６に注入される。
【００３１】
この電荷の注入は、ソース１３・ドレイン１４間がオフしている状態で行われるため、１０-2程度の注入効率を確保することができ、従来のチャネルホットエレクトロン注入方式に比べて×１０3 程度の高効率を得ることができる。
【００３２】
この場合において、ソース１３にはＶＣＣ（たとえば１．８Ｖ）が印加されており、ソース−ドレイン間の電位差は１．８Ｖ程度であるため、ゲート長を短くしてもドレイン１４近傍の空乏層がソース１３に到達して導通（パンチスルー）してしまうことがない。また、セルウェル１２に４Ｖのバックゲート電圧が印加されているため、チャネルに放出された電子が基板側に引き寄せられてソース−ドレイン間のしきい値電圧Ｖｔｈ（絶対値）が相対的に高くなるバックゲート効果が生じるため、書き込み時の導通をさらに抑制することができる。
【００３３】
また、上記のように、プログラム時にセルウェル１２に適当な正のバックゲート電圧を印加することにより、ドレイン（ビット線）を０Ｖ〜ＶＣＣ（正電位）の範囲で制御すればよくなり、書き込み時に高速な動作を要求されるＹ系（ビット線）の周辺回路を高性能のＶＣＣトランジスタを用いた正電圧回路で形成することができ高速書き込みおよび回路構成の簡略化を実現することができる。
【００３４】
ここで、ビットの書き込み（電子の注入）は、しきい値Ｖｔｈが所定の電圧になるまでベリファイしながら少しずつ繰り返し行うため、書き込みが行われたビットのしきい値はほぼ同一であり、電子を注入しすぎて、セルがデプレッション化してしまうことはない。
【００３５】
次に、図３、図７、図８を参照して、書き込み動作のうちのベリファイ時の動作について説明する。ベリファイは、ビットの書き込み時に、しきい値Ｖｔｈが所定電位になっているかを確認するため、プログラムと交互に繰り返し実行される動作である。
【００３６】
高速書き込みを実現するためには、上記プログラムとベリファイの動作切り換えを高速に行う必要がある。上記プログラム時の動作では、セルウェル１２にバックゲート電圧を印加しており、プログラム／ベリファイの切り換え時に寄生容量の大きいセルウェルの電圧をＶＣＣ〜４Ｖに高速に変化させることは困難である。そこで、この実施形態では、セルウェル１２にバックゲート電圧（４Ｖ）を印加したままベリファイを行うようにしている。
ベリファイ動作では、セルウェル１２の電圧が４Ｖのままであるため、ワード線２２（ゲート電極１８）は、通常の読み出し時の電圧（−２．２Ｖ；後述）よりも高い電圧、例えば−５Ｖに設定される。この状態で、ソースライン２３とビットライン２１，２５をＶＣＣに充電したのち、ソースライン２３をＧＮＤに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットライン２１，２５は放電されＧＮＤになる。プログラムが完了していない場合にはビットライン２１，２５はＶＣＣのままである。このビットラインの電位をラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットライン電圧を決定する。すなわち、ラッチされた電位がＶＣＣのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
【００３７】
このように、セルウェル１２にバックゲート電圧（４Ｖ）が印加された状態でベリファイを行うようにしたことにより、プログラム／ベリファイの切り換えが高速に行われ、ビットの高速書き込みを実現することができる。
【００３８】
一方、読み出し（リード）動作は、書き込み動作に比べて高速の動作が要求され、ビット線のみならずワード線の高速切り換えも必要であるため、セルウェル１２に印加されるバックゲート電圧を通常の電圧（ＶＣＣ＝１．８Ｖ）とし、ワード線に印加する読み出し電圧を−２．２Ｖとしている。
【００３９】
次に、図３，図９，図１０を参照して、読み出し動作について説明する。読み出し時には、セルウェル１２にバックゲート電圧としてＶＣＣを印加し、ソース線２３（ソース１３）にＶＣＣ（＝１．８Ｖ）を印加する。読み出し対象のビットライン２１，２５（ドレイン１４）をＧＮＤにしたのち、読み出し対象のワード線２２（ゲート１８）をＶＣＣから読み出し電圧Ｖｇｒ＝−２．２Ｖに変化させる。これにより、この電位配置でセルがプログラム状態であればビットライン２１，２５はＶＣＣに上昇し、非プログラム状態であればＧＮＤのままである。
【００４０】
次に消去動作について説明する。消去の方法は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルによる引き抜きと、基板ホットホール注入による消去方法とがある。
【００４１】
まず、図３，図１１，図１２を参照してＦＮトンネルによる引き抜きについて説明する。消去は、セルウェル１２単位で行われる。セルウェル１２およびソース線２３はＶＣＣのままワードライン２２（ゲート１８）に−１３Ｖの高電圧を印加し、ビットライン２５（ドレイン１４）をフローティングにする。これにより、ゲート１８とセルウェル１２との間に大きな電位差が生じ、電荷トラップ層１６にトラップされている電子がＦＮトンネル効果によってトンネル絶縁膜１５を通過してセルウェル１２に飛び移ることにより引き抜かれる。
【００４２】
次に、図３，図１３，図１４を参照して、基板ホットホール注入による消去方法を説明する。セルウェル１２は−１Ｖ、セレクトゲートを閉じてサブビットライン２５（ドレイン１４）をオープンにする。ワードライン２２（ゲート１８）に−１３Ｖを印加し、ソース線２３（ソース１３）に−４Ｖを印加する。このように電圧を印加することにより、ｐ型基板１１、ｎウェル１２およびソース１３がｐｎｐバイポーラトランジスタとして機能し、ｐ型半導体基板１１からソース１３に向けてホールが放出される。一方、ゲート電極１８には負の高電圧が印加されているため、ホールの一部はゲート電極方向に引き寄せられトンネル絶縁膜１５を通過して電荷トラップ層１６に突入する。このホールの正電荷により電子の負電荷がキャンセルされ、その結果電荷トラップ層１６の電荷はイレーズされる。
【００４３】
以上の電位配置および動作により、Ｙ系の回路をＧＮＤ−ＶＣＣで動作する高速の回路で構成することができる。
【００４４】
以上説明したように、この実施形態では、バックゲート電圧を印加してソースにドレイン電圧とソース電圧の中間の電圧を印加したことにより、ドレイン−ソース間に掛かる電圧が下がることと、バックゲート効果により等価的にＶｔｈ（絶対値）が高くなるためにパンチスルーしにくくなり、これによって、ゲート長のスケーラビリティ（短ゲート化）を大幅に改善することが可能になり、ＮＯＲ型の構造において、０．１μｍ以下のゲート長を実現することも困難でなくなった。
【００４５】
また、この実施形態では、高速の書き込みを実現するために次の２点を実現している。
（１）セルウェル１２に適切なバックゲート電圧を印加することで、ビット線へ印加される電圧を０Ｖ〜ＶＣＣ（１．８Ｖ）の間で全ての動作を行うことがてきる。これにより、高速書き込みに対して重要な役割を担うＹ系の回路を高性能のＶＣＣトランジスタで形成でき、負電圧も扱わないので特別な回路構成も必要とならないようにする。
【００４６】
（２）さらに、書き込み時には４Ｖ程度のバックゲート電圧を印加するが、ベリファイをこのバックゲート電圧印加状態で行うようにした。これにより、プログラムとベリファイとの切り換えを容量の大きい電源回路を用いずに高速に行うことが可能になった。
【００４７】
またさらに、ＭＯＮＯＳメモリセルは、以下の点で、通常のフローティングゲート型フラッシュメモリ（たとえば特開平９−８１５３号公報記載のもの）に比べて以下の優れた効果を奏する。
【００４８】
フローティングゲート型に比べてＭＯＮＯＳ型は欠陥性の不良に強い。すなわち、フローティングゲート型では、トンネル絶縁膜（ボトム酸化膜）に極微小なリークを生じるような欠陥があった場合でも、このリークによってフローティングゲート内の電荷が全て流れだしてしまい、記憶内容が失われてしまう。１０年間の記憶保持を必要とする不揮発性メモリにおいては、他のデバイスに比べて許容されるリークレベルが非常に小さく（例えばＤＲＡＭに比べて８桁小さいリークレベルが要求される）、極微小な欠陥を発生させないプロセスを実現することが非常に困難となっている。
【００４９】
これに対して、ＭＯＮＯＳ型では窒化膜という絶縁膜中に電荷をトラップしているので、上層あるいは下層の酸化膜に小さな欠陥が存在しても、欠陥近傍の電荷が流れだす可能性があるにしても、全ての電荷が流れだしてしまうことはない。したがって、ＭＯＮＯＳ構造はフローティングゲート型に比べて欠陥に対する耐性が非常に大きい。
【００５０】
なお、本実施形態では、ｐチャネルＭＯＮＯＳ構造のメモリセルに対する書込方法について説明しているが、図３の電位配置等の極性を反転することにより、この発明をｎチャネルＭＯＮＯＳメモリに適用することも可能である。
【００５１】
また、本実施形態では、図１に示したＭＯＮＯＳ構造のメモリセルに対する書込方法を説明しているが、これ以外にも、フローティングゲート型の不揮発性半導体メモリ、ナノクリスタル層に電荷を保持する不揮発性半導体メモリ等に適用することができる。
【００５２】
また、本発明は、ＮＯＲ型のメモリセルアレイだけでなくＮＡＮＤ型のメモリセルアレイにも適用することができる。
【００５３】
なお、図７等に示した電圧値は一例であり、本発明の条件に合致する電圧であればどのような電圧でもよい。また、この場合において、書き込み時に、外部供給電圧を印加するのはドレインとソースに限定されない。
【実施例】
【００５４】
出願人は、ｐチャネルＭＯＮＯＳメモリセルを試作して書込性能を評価した。図１５，図１６は、試作したメモリセルの縦断面の透過型電子顕微鏡（ＴＥＭ）写真である。図１６は、図１５の写真のＯＮＯ膜付近の拡大図である。
このメモリセルは、トンネル絶縁膜、電荷トラップ層、電荷トラップ層上の絶縁膜の膜厚は、それぞれ３ｎｍ、８ｎｍ、６ｎｍであり、図１において説明したスケールとほぼ一致している。ゲート長は６２ｎｍである。ポリシリコンのゲート電極は、導電性を確保するために２００ｎｍの厚みに製膜している。
【００５５】
この構造のメモリセルに、ゲート電圧Ｖｇ＝１１Ｖ、セルウェル電圧（バックゲート電圧）Ｖｓｕｂ＝４．２Ｖ、ソース電圧Ｖｓ＝１．８Ｖ、ドレイン電圧Ｖｄ＝０Ｖの条件で書込テストを行ったところ、図２０のような結果を得た。この結果によれば、１μ秒で書込が完了しており、ゲート長の短縮化および書き込み速度の高速化の双方を満足していることがわかる。
【図面の簡単な説明】
【００５６】
【図１】この発明が適用されるｐチャネルＭＯＮＯＳメモリセルの構造を示す図
【図２】同ｐチャネルＭＯＮＯＳメモリセルをＸＹに配列してＮＯＲ接続アレイを構成した場合のアーキテクチャを示す等価回路図
【図３】同ＮＯＲ接続アレイにおける書込（プログラム）時，ベリファイ時，消去時，読出時の電位配置を示す図
【図４】プログラム時の等価回路における電位配置を示す図
【図５】プログラム時の断面構造における電位配置を示す図
【図６】プログラム時の１つのメモリセルの電位配置とＢＴＨＥ注入の原理を示す図
【図７】ベリファイ時の等価回路における電位配置を示す図
【図８】ベリファイ時の断面構造における電位配置を示す図
【図９】読出時の等価回路における電位配置を示す図
【図１０】読出時の断面構造における電位配置を示す図
【図１１】ＦＮトンネルによる消去時の等価回路における電位配置を示す図
【図１２】ＦＮトンネルによる消去時の断面構造における電位配置を示す図
【図１３】基板ホットエレクトロン注入による消去時の等価回路における電位配置を示す図
【図１４】基板ホットエレクトロン注入による消去時の断面構造における電位配置を示す図
【図１５】試作したｐチャネルＭＯＮＯＳメモリセルの縦断面の透過型電子顕微鏡写真を示す図
【図１６】同透過型電子顕微鏡写真の拡大図
【図１７】同ｐチャネルＭＯＮＯＳメモリセルの試験結果である書込時間としきい値電圧の関係を示す図
【符号の説明】
【００５７】
１１…ｐ型半導体基板
１２…ｎ型ウェル（セルウェル）
１３…ソース（ｐ＋領域）
１４…ドレイン（ｐ＋領域）
１５…トンネル絶縁膜
１６…電荷トラップ層（窒化膜）
１７…上部絶縁層
１８…ゲート
２０…セレクトゲートウェル（ｎ型ウェル）
２１…メインビット線
２２…ワード線
２３…ソース線
２４…セレクトゲート
２５…サブビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１７】
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【図１５】
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【図１６】
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