(57)【要約】【課題】不具合が生じても製造スピードを低下させずに、従来よりも歩留まりを向上させる半導体製品の製造システムを提供する。【解決手段】制御装置１および複数の処理装置２によって構成される半導体製品製造システム１００に、ＩＣタグとの通信が可能な検査装置２Ｔを設ける。処理装置２は、設定値に基づいて半導体製品の回路をアンテナとともにウェハーＷＦに形成する。ただし、このアンテナは、その回路に所定の電力を供給するための第一の信号を受信しかつその第一の信号の出力値としてその回路から得られる第二の信号を外部に発信するものである。検査装置２Ｔは、ウェハーＷＦに対して第一の信号を発信する。そして、その第一の信号に対するレスポンスである第二の信号を受信する。制御装置１は、受信した第二の信号に基づいて回路が不良であるか否かをチェックし、その回路が不良であると判別された場合に、設定値を補正して処理装置２に指定し直す。【選択図】図１
2006066806.tif 000002
【特許請求の範囲】
【請求項１】
基板を加工して半導体製品を製造する半導体製品製造システムであって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に形成する回路形成手段と、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信する信号発信手段と、
前記基板に形成されている前記アンテナから発信された前記第二の信号を受信する、信号受信手段と、
受信した前記第二の信号に基づいて前記回路が不良であるか否かをチェックする不良チェック手段と、
前記回路が不良であると判別された場合に、前記設定値を補正する設定値補正手段と、
補正された前記設定値を前記回路形成手段に対して指定し直す設定値指定手段と、
を有することを特徴とする半導体製品製造システム。
【請求項２】
１枚の基板を加工して複数個の半導体製品を製造する半導体製品製造システムであって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に複数個形成する回路形成手段と、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信する信号発信手段と、
前記基板に形成されている前記各アンテナから発信された前記第二の信号を受信する、信号受信手段と、
受信した前記各第二の信号に基づいて、前記基板に形成されている前記回路のうち不良であるものの割合を算出する不良割合算出手段と、
前記割合が所定の値以上である場合に、前記設定値を補正する設定値補正手段と、
補正された前記設定値を前記回路形成手段に対して指定し直す設定値指定手段と、
を有することを特徴とする半導体製品製造システム。
【請求項３】
前記設定値補正手段は、前記回路に不良が生じた要因を、前記回路形成手段が当該回路を形成したときの処理条件の実測値と前記設定値とを比較することによって特定し、特定した当該要因に基づいて前記設定値を補正する、
請求項１または請求項２記載の半導体製品製造システム。
【請求項４】
基板を加工して半導体製品を製造する半導体製品製造方法であって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に形成し、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信し、
前記基板に形成されている前記アンテナから発信された前記第二の信号を受信し、
受信した前記第二の信号に基づいて前記回路が不良であるか否かをチェックし、
前記回路が不良であると判別された場合に、前記設定値を補正する、
ことを特徴とする半導体製品製造方法。
【請求項５】
１枚の基板を加工して複数個の半導体製品を製造する半導体製品製造方法であって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に複数個形成し、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信し、
前記基板に形成されている前記各アンテナから発信された前記第二の信号を受信し、
受信した前記各第二の信号に基づいて、前記基板に形成されている前記回路のうち不良であるものの割合を算出し、
前記割合が所定の値以上である場合に、前記設定値を補正する、
ことを特徴とする半導体製品製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハーなどの基板を加工して半導体製品を製造するシステムおよび方法に関する。
【背景技術】
【０００２】
ＩＣチップなどの半導体製品の半導体特性は、製品そのものの品質に関わるものであるので、一定の範囲内に属するものでなければ商品として出荷したりパソコンなどの装置の部品として使用したりすることはできない。よって、半導体製品の製造過程において半導体特性の検査を行うことは、非常に重要である。
【０００３】
従来は、係る検査を、プローバーのような接触式の検査装置を使用して行っていた。ところが、接触式の検査装置によると、ウェハーに傷を付けたり静電気を発生させたりして欠陥のある半導体製品を産み出してしまうおそれがあった。つまり、検査を行うことによって、全体として、半導体製品の歩留まりをさらに低下させてしまっていた。
【０００４】
そこで、特許文献２に記載されるように、ウェハー上に半導体回路装置（半導体製品）とともに通信用のアンテナを一体的に形成し、非接触でその半導体回路装置の検査を行う方法が提案されている。
【０００５】
そのほか、ウェハー上にＩＣチップとアンテナとを一体形成する方法として、特許文献１に記載されるような方法が提案されている。非接触でＩＣチップの検査を行う方法として、特許文献３に記載されるような方法が提案されている。
【特許文献１】特開２００２−４２０９３号公報
【特許文献２】特開２００３−２７３１７９号公報
【特許文献３】特開２００３−５７３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、半導体製品は連続的な処理によって次々に製造されるので、従来の検査方法によると、製造プロセスにおいて一度不具合が発生してしまうと、不良品が出来上がる割合が高い状態がずっと続いてしまう。よって、歩留まりを低下させてしまう。または、不具合の発生をすぐに見つけることができたとしても、一旦製造ラインの処理を停止させ、不具合の原因を解消しなければならない。よって、全体として、半導体製品の製造スピードを低下させてしまう。
【０００７】
本発明は、このような問題点に鑑み、不具合が発生した場合であっても製造スピードを低下させることなく、従来よりも歩留まりを向上させることができる半導体製品の製造システムおよび製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体製品製造システムは、ウェハーを加工して半導体製品を製造する半導体製品製造システムであって、プロセス条件について指定された設定値に基づいて、前記半導体製品の回路を、第一の信号を受信すると当該回路に所定の電力を供給しかつこれにより当該回路から得られる出力値を示す第二の信号を外部に発信するためのアンテナとともに、前記ウェハーに形成する、回路形成手段と、前記回路と前記アンテナとが形成された前記ウェハーに対して前記第一の信号を発信する信号発信手段と、前記ウェハーに形成されている前記アンテナから発信された前記第二の信号を受信する、信号受信手段と、受信した前記第二の信号に基づいて前記回路が不良であるか否かをチェックする不良チェック手段と、前記回路が不良であると判別された場合に、前記設定値を補正する設定値補正手段と、補正された前記設定値を前記回路形成手段に対して指定し直す設定値指定手段と、を有することを特徴とする。
【０００９】
１枚のウェハーを加工して複数個の半導体製品を製造する場合には、次のように構成するのが望ましい。前記回路形成手段は、前記設定値に基づいて、前記複数個の半導体製品の回路を前記アンテナとともに前記ウェハーに形成する。前記不良チェック手段は、受信した前記各第二の信号に基づいて、前記ウェハーに形成されている前記回路のうち不良であるものの割合を算出する。前記設定値補正手段は、前記割合が所定の値以上である場合に、前記設定値を補正する。
【発明の効果】
【００１０】
本発明によると、不具合が発生した場合であっても製造スピードを低下させることなく、従来よりも歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１１】
図１は本発明に係る半導体製品製造システム１００の全体的な構成を示す図、図２はウェハーＷＦ上に形成されるＩＣチップ６０の例を示す図、図３は制御装置１のハードウェア構成の例を示す図、図４は制御装置１の機能的構成の例を示す図、図５はＩＣチップ６０を製造する工程の例を示す図、図６は回路６１とともにアンテナ６２を形成した製造途中のＩＣチップ６０の例を示す図である。
【００１２】
本発明に係る半導体製品製造システム１００は、半導体製品を製造するＣＩＭ（Computer Integrated Manufacturing）であって、図１に示すように、制御装置１、製造ラインＭＬ、および通信回線３などによって構成される。製造ラインＭＬは、複数の処理装置２およびコンベアＣＹなどによって構成される。
【００１３】
以下、図２に示すようにシリコンウェハーまたは化合物半導体ウェハーなどのウェハーＷＦからＩＣ（Integrated Circuit）チップ６０を製造する場合の、特に前工程（拡散工程）における処理内容を例に、半導体製品製造システム１００を説明する。
【００１４】
制御装置１は、図３に示すように、ＣＰＵ１ａ、ＲＡＭ１ｂ、ＲＯＭ１ｃ、ハードディスク１ｄ、および各種インタフェースなどによって構成されており、処理装置２およびコンベアＣＹなどの制御のために用いられる。
【００１５】
ハードディスク１ｄには、図４に示すような処理装置制御部１０１、実施条件受信部１０２、半導体特性受信部１０３、良否判別部１０４、好適レシピ判別部１０５、およびデータ管理部１０６などの機能を実現するためのプログラムおよびデータがインストールされている。これらのプログラムおよびデータは、必要に応じてＲＡＭ１ｂにロードされ、ＣＰＵ１ａによって実行される。制御装置１として、ワークステーションまたはパーソナルコンピュータなどが用いられる。
【００１６】
ＩＣチップ６０は、多数の工程の処理をウェハーＷＦに施すことによって製造される。前工程においては、主に図５に示すような処理が順に施される。すなわち、まず、研磨処理などが施されたウェハーＷＦに薄膜５１を成膜する（丸数字１）。成膜されたウェハーＷＦにフォトレジスト５２を塗布する（丸数字２）。予め作成された設計図に基づいてウェハーＷＦに露光することによって回路のマスクパターンを転写する（丸数字３）。
【００１７】
感光された部分以外のフォトレジスト５２を除去する（丸数字４）。ただし、これは、フォトレジスト５２としてネガ型レジストを用いた場合であって、ポジ型レジストを用いた場合は、感光された部分のフォトレジスト５２を除去する。フォトレジスト５２が除去された部分をエッチングし、ウェハーＷＦにマスクパターンを形成する（丸数字５）。ウェハーＷＦに残っているフォトレジスト５２を剥離して取り除く（丸数字６）。ウェハーＷＦに形成された回路の電気的な特性（半導体特性、トランジスタ特性）の検査を行う（丸数字７）。
【００１８】
これらの処理によって、ＩＣチップ６０の１層目の回路が形成される。そして、丸数字１〜７の処理を必要に応じて繰り返し行うことによって、回路の層が積み重ねられてＩＣが形成され、ＩＣチップ６０を製造するための前工程が完了する。丸数字７の検査は、必ずしも１つの層の回路を形成するごとに行う必要はなく、数層の回路を形成するごとに行うようにしてもよい。そのほか、これらの工程の間または前後に、必要に応じて、洗浄処理、焼きしめ処理、および不純物導入処理などが適宜行われる。
【００１９】
図１に戻って、製造ラインＭＬには、上に述べた各工程の処理を施すための様々な処理装置２が設けられている。例えば、処理装置２として、チャンバー内のガスをプラズマ化して化学反応によって薄膜５１をウェハーＷＦに成膜するＰ−ＣＶＤ（Plasma Chemical vapor deposition）装置２Ａ、スパッタリング法によって薄膜５１をウェハーＷＦに成膜するスパッター装置２Ｂ、フォトレジストをウェハーＷＦに塗布するフォトレジスト塗布装置２Ｃ、マスクパターンをウェハーＷＦに転写するステッパー２Ｄ、現像処理を行う現像機（ディベロッパー）２Ｅ、エッチングを行うエッチング装置２Ｆ、フォトレジスト５２をウェハーＷＦから剥離する剥離装置２Ｇ、および電気的な特性の検査を行う検査装置２Ｔなどの装置が設けられている。
【００２０】
これらの処理装置２は、制御装置１と通信回線３を介して接続されており、制御装置１からの制御命令に従って各々が行うべき処理をウェハーＷＦに対して施す。コンベアＣＹも制御装置１と接続されており、制御装置１からの制御命令に従って、ある工程の処理が施されたウェハーＷＦを、次の工程の処理を行うための処理装置２に運搬する。これらの工程の処理の中で、同じ処理装置２が複数の工程の処理を担当する場合もある。
【００２１】
Ｐ−ＣＶＤ装置２Ａ、スパッター装置２Ｂ、フォトレジスト塗布装置２Ｃ、ステッパー２Ｄ、現像機２Ｅ、エッチング装置２Ｆ、および剥離装置２Ｇとして、従来からある処理装置が用いられる。
【００２２】
ただし、本実施形態では、図５の丸数字７の工程において、半導体特性の検査を、従来のような接触式のプローバー（プローブカード）を使用せずに、ＩＣタグの原理を用いた非接触方式によって行う。そのために、検査装置２Ｔとして、無線方式のＩＣタグリーダが用いられる。また、丸数字３の工程において、ステッパー２Ｄは、必要に応じて、図６に示すように、回路６１のマスクパターンとともに、所定の周波数の信号を受信するとそのウェハーＷＦに形成されている回路に電力を供給しかつこれにより得られる出力値を信号として外部に発信するためのアンテナ６２を形成するためのマスクパターンを、転写する。
【００２３】
丸数字７の工程で得られた検査結果は、ＩＣチップ６０の歩留まりが向上するように制御装置１が各処理装置２を制御するために使用される。次に、制御装置１がどのようにして各処理装置２を制御するのかについて説明する。
【００２４】
図７はデータ管理部１０６が管理するデータベースなどの例を示す図、図８は回路６１の半導体特性データＳＣＤの例を示す図、図９はＰ−ＣＶＤ装置２ＡのレシピデータベースＳＲ１の例を示す図、図１０は剥離装置２ＧのレシピデータベースＳＲ２の例を示す図、図１１はスパッター装置２ＢのレシピデータベースＳＲ３の例を示す図、図１２はＩＣチップ６０の工程表情報ＰＬＤの例を示す図、図１３はある成膜工程におけるプロセス条件データベースＪＤ１の例を示す図、図１４はあるフォトレジスト剥離工程におけるプロセス条件データベースＪＤ２の例を示す図、図１５はある成膜工程におけるプロセス条件データベースＪＤ３の例を示す図である。
【００２５】
図４のデータ管理部１０６は、図７に示すように、レシピデータベースＳＲ、工程表情報ＰＬＤ、プロセス条件データベースＪＤ、半導体特性データＳＣＤ、検査結果データベースＫＲ、および修正履歴情報ＴＲＤなどのデータベースおよびデータを記憶し管理している。
【００２６】
半導体特性データＳＣＤは、図８に示すような、ウェハーＷＦに形成された回路の理想的な半導体特性を示す半導体特性関数Ｆｒ（Ｖ）、Ｆｓ（Ｉ）、および、良品とみなすことができる半導体特性の許容範囲を決める半導体特性許容上限関数Ｆｏ（Ｖ）および半導体特性許容下限関数Ｆｕ（Ｖ）を示している。この半導体特性データＳＣＤは、ＩＣチップ６０を製造する過程にある検査工程（図５の丸数字７の工程）ごとに１つずつ用意されている。
【００２７】
レシピデータベースＳＲは、処理装置２ごとに１つずつ設けられている。「レシピ」とは、処理装置２における製法、処置方法、または配合法などを意味する。つまり、処理装置２が処理を行う際の、温度、真空度、使用する気体の種類およびガス流量、使用する液体およびその流量、加圧する電圧、または電源の出力周波数などに関する事項の設定条件である。半導体製品製造システム１００で製造される半導体製品には、１つの工程ごとにどのような設定条件で処理を行うのが好適であるかのを示すレシピが用意されている。以下、このような好適なレシピをその半導体製品の「標準レシピ」と記載する。
【００２８】
レシピデータベースＳＲには、ＩＣチップ６０をはじめ、半導体製品製造システム１００で製造される種々の半導体製品の標準レシピの内容を示すレシピ情報７が格納されている。また、これ以外にも、環境の様々な変化に対処するために、各設定条件の値を様々に組み合わせた多数のレシピのレシピ情報７が格納されている。
【００２９】
例えば、Ｐ−ＣＶＤ装置２ＡのレシピデータベースＳＲ１には、図９に示すようなレシピ情報７１が格納されている。「レシピＩＤ」は、そのレシピ情報７１を他のレシピ情報７１と識別するための識別情報である。「出力周波数」は、ＲＦ電源の出力周波数を示している。「ガス流量値」に属する３つの項目はそれぞれ、チャンバー内のシラン、アンモニア、および水素の各ガスの流量を示している。「真空度」および「温度」は、チャンバー内の真空度を示している。
【００３０】
剥離装置２ＧのレシピデータベースＳＲ２には、図１０に示すようなレシピ情報７２が格納されている。「レシピＩＤ」は、そのレシピ情報７２を他のレシピ情報７２と識別するための識別情報である。「剥離時間」は、フォトレジストの剥離を行う時間を示している。「剥離液設定温度」に属する２つの項目はそれぞれ、剥離のために使用する２種類の剥離液の温度を示している。「洗浄シャワー流量」に属する２つの項目はそれぞれ、使用後の２種類の剥離液を洗浄する際のシャワー流量を示している。
【００３１】
スパッター装置２ＢのレシピデータベースＳＲ３には、図１１に示すようなレシピ情報７３が格納されている。「レシピＩＤ」は、そのレシピ情報７３を他のレシピ情報７３と識別するための識別情報である。「ＤＣ  Ｐｏｗｅｒ値」は、スパッタリングターゲットおよびウェハーＷＦに印加する直流電圧の大きさを示している。「ガス流量値」に属する２つの項目はそれぞれ、チャンバー内のアルゴンおよび窒素のガス流量を示している。「真空度」および「温度」は、チャンバー内の真空度を示している。
【００３２】
データ管理部１０６は、上に述べたＰ−ＣＶＤ装置２Ａ、スパッター装置２Ｂ、および剥離装置２ＧのレシピデータベースＳＲ以外にも、フォトレジスト塗布装置２Ｃ、ステッパー２Ｄ、現像機２Ｅ、エッチング装置２Ｆ、および検査装置２Ｔなどの処理装置２ごとにレシピデータベースＳＲを有しており、各レシピデータベースＳＲには、それぞれの処理装置２で実行される処理のためのレシピ情報７が多数格納されている。
【００３３】
図７の工程表情報ＰＬＤは、半導体製品製造システム１００で製造される半導体製品ごとに１つずつ用意されている。この工程表情報ＰＬＤは、その半導体製品が製造されるまでの処理工程を示している。
【００３４】
例えば、ＩＣチップ６０の工程表情報ＰＬＤとして、図１２のような工程表情報ＰＬＤが用意されている。工程表情報ＰＬＤの１つの行が１つの工程に対応している。また、上の行から順に処理が行われる。「処理装置」は、その行の工程の処理を実行する処理装置２を示している。「標準レシピ」は、その行の工程の処理を実行する際に使用するその半導体製品（ここでは、ＩＣチップ６０）の標準レシピのレシピ情報７のレシピＩＤを示している。なお、前に説明したように、複数の工程の処理を同じ処理装置２が実行する場合がある。このような場合であっても、それぞれの工程の目的に応じて、使用するレシピ情報７が異なる場合がある。
【００３５】
プロセス条件データベースＪＤには、各処理装置２で処理が実行されたときの実際の処理条件（プロセス条件）を示すプロセス条件情報８Ｐが格納される。プロセス条件情報８Ｐの具体的な内容については、後に説明する。
【００３６】
図７の検査結果データベースＫＲは、検査工程ごとに１つずつ設けられており、検査装置２Ｔで実行された検査の結果に関する情報（後述の特性検査情報８Ｒ）が格納される。修正履歴情報ＴＲＤは、半導体製品製造システム１００で製造される半導体製品ごとに１つずつ用意されており、各半導体製品を製造する途中で、使用するレシピを、いつ、どのように変更したのかを示す履歴を示している。これについても、後に説明する。
【００３７】
処理装置制御部１０１は、各処理装置２およびコンベアＣＹの制御を次のように行う。図１２の工程表情報ＰＬＤに従って、ある工程の処理が施されたウェハーＷＦが次の工程に搬送されるように、コンベアＣＹを制御する。例えば、研磨処理などが施されたウェハーＷＦを次のＰ−ＣＶＤ装置２Ａに運搬し、そのＰ−ＣＶＤ装置２Ａで処理が施されたウェハーＷＦを次のフォトレジスト塗布装置２Ｃに搬送し、…というように運搬作業を実行ようにコンベアＣＹを制御する。
【００３８】
半導体製品製造システム１００の運転を開始してしばらくは、各処理装置２を、目的の半導体製品のそれぞれの工程における標準レシピのレシピ情報７に基づいて処理が実行されるように制御する。処理装置２の制御は、各処理装置２に、処理の実行命令を示す信号とともに各処理のためのレシピ情報７を送信することによって行う。
【００３９】
例えば、ＩＣチップ６０をウェハーＷＦに形成する各工程の処理を行うに当たっては、図１２の工程表情報ＰＬＤに示される標準レシピのレシピ情報７に基づいて、次のようにして各処理装置２などを制御する。
【００４０】
コンベアＣＹがウェハーＷＦを工程表情報ＰＬＤに従ってＰ−ＣＶＤ装置２Ａに運搬してくると、処理装置制御部１０１は、レシピＩＤが「Ａ４４」であるレシピ情報７１（図９参照）に従ってそのウェハーＷＦに成膜処理を施すようにそのＰ−ＣＶＤ装置２Ａに対して命令する。成膜処理が施されたウェハーＷＦが次のフォトレジスト塗布装置２Ｃに運搬されると、今度は、レシピＩＤが「Ｃ７７」であるレシピ情報７に従ってそのウェハーＷＦにフォトレジストの塗布処理を施すようにそのフォトレジスト塗布装置２Ｃに対して命令する。以下、下流の工程についても同様に、工程表情報ＰＬＤに基づいて各処理装置２を制御する。
【００４１】
ただし、運転を開始した後、好適レシピ判別部１０５によって標準レシピ以外のレシピを使用したほうが好適であると判別された場合は、その好適なレシピのレシピ情報７に基づいて制御を行う。これについては、後に説明する。
【００４２】
各処理装置２は、処理装置制御部１０１から送信されてきた命令に従って、前の工程の処理装置２から送られてきたウェハーＷＦに対して処理を施す。
【００４３】
例えば、図９のレシピＩＤが「Ａ４４」であるレシピ情報７１に従って処理を行うべき旨の指令を受信したＰ−ＣＶＤ装置２Ａは、出力周波数が８０ＨｚになるようにＲＦ電源を調整し、シラン、アンモニア、および水素のガス流量がそれぞれ４０ｓｃｃｍ、１００ｓｃｃｍ、および３００ｓｃｃｍになりかつ真空度および温度がそれぞれ「３．０×１０-4Ｐａ」および３００℃になるようにチャンバー内の状態を調整し、成膜処理をウェハーＷＦに施す。
【００４４】
また、検査装置２Ｔは、制御装置１からの指令に従って、例えば次のように半導体検査を行う。まず、その指令に従って、所定の複数のゲート電圧をウェハーＷＦに形成されている各回路に掛けるための検査信号の電波ＲＶ１を、その周波数または出力の大きさを切り換えながら、１つ前の工程の処理装置２から送られてきたウェハーＷＦに向けて順次発信する。例えば、−２０Ｖ、−１０Ｖ、−５Ｖ、０Ｖ、５Ｖ、１０Ｖ、および２０Ｖなどのゲート電圧がそのウェハーＷＦの回路に掛かるように、検査信号の電波を順次発信する。
【００４５】
すると、そのウェハーＷＦにおいて、検査装置２Ｔから発信された電波ＲＶ１が、直前の成膜工程ないしフォトレジスト剥離工程などによって形成されたアンテナ６２（図６参照）によって受信される。アンテナ６２は、受信した電波ＲＶ１を電力に変換し、そのアンテナ６２に接続されている回路にゲート電圧を印加する。これにより、回路にドレイン電流が流れる。すると、今度は、アンテナ６２は、その回路に流れたドレイン電流の値を示す結果信号の電波ＲＶ２を検査装置２Ｔに発信する。
【００４６】
検査装置２Ｔは、これらの電波ＲＶ２を受信すると、ウェハーＷＦに形成されている回路ごとに、印加したゲート電圧の値とそれにより発生したドレイン電流の値とを対応付ける。これにより、回路ごとの特性検査情報８Ｒが得られる。そして、これらの特性検査情報８Ｒを制御装置１に送信する。なお、検査装置２Ｔは、担当する検査工程によっては、設計に係るすべての層が形成された回路を検査する場合もあれば、途中の層までしか形成されていない回路（つまり、製造途中の回路）の検査を行う場合もある。制御装置１において、検査装置２Ｔから送信されてきた特性検査情報８Ｒは、その検査工程に対応する検査結果データベースＫＲ（図７参照）に格納される。
【００４７】
検査装置２Ｔ以外の各処理装置２は、ウェハーＷＦに処理を施したときの実際の処理環境（処理条件、プロセス条件）の実測値をプロセス条件情報８Ｐとして制御装置１に送信する。例えば、Ｐ−ＣＶＤ装置２Ａは、処理を施したときのＲＦ電源の出力周波数、反射波、およびチャンバー内のシランなどのガス流量、真空度、および温度のそれぞれの実測値と使用したレシピ情報７のレシピＩＤとを示す情報を、プロセス条件情報８Ｐとして制御装置１に送信する。なお、プロセス条件情報８Ｐの各項目の値とレシピ情報７のそれに対応する各項目の値とは、一致するのが理想的である。しかし、実際には、レシピ情報７に従って処理装置２を制御しても、周囲の環境および処理装置２の各部の状態などによって、実際には理想通りの条件下で処理が行われないことがある。
【００４８】
制御装置１において、実施条件受信部１０２は、処理装置２からのプロセス条件情報８Ｐを受信すると、その処理装置２に対応するプロセス条件データベースＪＤにそのプロセス条件情報８Ｐの内容を格納する。このとき、処理装置２が実行したそれぞれの処理を識別するための「セットＩＰ」という識別情報を発行し、プロセス条件情報８Ｐと対応付ける。例えば、Ｐ−ＣＶＤ装置２Ａ、剥離装置２Ｇ、およびスパッター装置２Ｂから受信したプロセス条件情報８Ｐ１、８Ｐ２、８Ｐ３は、それぞれ、図１３、図１４、図１５に示す各プロセス条件データベースＪＤ１、ＪＤ２、ＪＤ３に格納される。
【００４９】
図１６は回路６１の半導体特性を表す曲線の例を示す図、図１７は修正処理の流れの例を説明するフローチャートである。
【００５０】
半導体特性受信部１０３は、検査装置２Ｔが行った、ウェハーＷＦに形成されている回路の検査の結果を示す特性検査情報８Ｒを受信する。すると、良否判別部１０４は、そのウェハーＷＦの品質の良否を、例えば次のようにして判別する。
【００５１】
今回の検査工程に対応する半導体特性データＳＣＤ（図８参照）を、データ管理部１０６から呼び出す。図１６に示すように、検査されたウェハーＷＦ上の各回路の特性検査情報８Ｒに示されるゲート電圧とドレイン電流との関係を示す点（図中の黒丸）を、ゲート電圧軸およびドレイン電流軸からなる２次元空間にプロットする。隣り合う２点間を結ぶことによって、Ｆｓ１、Ｆｓ２のような曲線を得る。なお、図１６には、ウェハーＷＦ上にある多数の回路のうちの２つの回路の曲線を例示しているが、実際には、回路の個数分の曲線が得られる。
【００５２】
得られた曲線は、回路の電気的な特性すなわち半導体特性を示していると言える。これらの曲線は、呼び出した半導体特性データＳＣＤの半導体特性関数Ｆｒ（Ｖ）と一致するのが望ましい。しかし、実際には、両者にずれがある場合がほとんどである。そこで、これらの曲線が半導体特性許容上限関数Ｆｏ（Ｖ）が示す曲線および半導体特性許容下限関数Ｆｕ（Ｖ）が示す曲線の間に収まっているか否かをチェックする。
【００５３】
その回路の曲線が両関数の示す曲線の間に収まっている場合は、その回路の半導体特性は良好である、と判別する。一方、収まらない場合は、その回路の半導体特性は不良である、と判別する。つまり、曲線Ｆｓ１のように半導体特性関数Ｆｒ（Ｖ）に近い特性を有する回路については良好であると判別し、曲線Ｆｓ２のように異常な特性（ここでは、ＩＯ値の立ち上がり異常）を有する回路については不良であると判別する。
【００５４】
そして、良否判別部１０４は、不良であると判別された回路の個数（以下、「不良品個数」と記載する。）が所定の数未満である場合は検査したウェハーＷＦを良好であると判別し、その所定の数以上である場合は不良であると判別する。例えば、そのウェハーＷＦに形成された全回路数に対する不良品個数の割合が所定値（例えば、２０％）以上であった場合に、ウェハーＷＦを不良であると判別する。
【００５５】
好適レシピ判別部１０５は、ウェハーＷＦが不良であると良否判別部１０４によって判別された場合に、半導体特性の悪い回路の個数すなわち不良品個数を減らして歩留まりを増加させ得るレシピを、例えば、図１７に示すような手順で判別する。
【００５６】
そのウェハーＷＦの不良を見つけた検査工程よりも前の工程の中から、その不良の原因を生じさせている工程を判別する（＃１０１）。係る判別は、例えば次のようにして行う。
【００５７】
各工程の処理でそのウェハーＷＦに対して使用したレシピ情報７とその処理が実行されたときのプロセス条件情報８Ｐとを比較する。そして、プロセス条件情報８Ｐとの差が所定の値以上であるレシピ情報７を使用した工程を、不良の原因を生じさせている工程であると判別する。
【００５８】
例えば、ある成膜工程において、レシピＩＤが「Ａ４４」であるレシピ情報７１（図９参照）に基づいてＰ−ＣＶＤ装置２ＡによってウェハーＷＦに成膜処理が施されたとする。また、その成膜処理が施されたときの実際の環境が、セットＩＰが「ＰＮ９７」であるプロセス条件情報８Ｐ（図１３参照）に示される条件であったとする。このレシピ情報７１とプロセス条件情報８Ｐとの互いに対応する項目同士を比較すると、成膜処理が行われたときのチャンバー内の実際の温度が、レシピ情報７１に示される温度（つまり、理想の温度）よりも１０℃低いことが分かる。そして、両者の差（ここでは、１０℃の温度差）が所定の値以上である場合は、ウェハーＷＦの不良の原因がその成膜工程で発生していると判別する。なお、所定の値は、理論および経験則などに基づいて、各工程の項目ごとに予め設定しておく。
【００５９】
図１７に戻って、ステップ＃１０１で得られた判別結果などに基づいて、どの工程でどのような不良要因があったのかを特定する（＃１０２）。そして、特定した工程において理想に近い条件下で処理を実行し、その不良要因を取り除くためには、どのような条件設定をすればよいのか（つまり、どのレシピを使用すれば好適であるのか）を判別する（＃１０３）。
【００６０】
なお、そのウェハーＷＦの各回路の特性検査情報８Ｒが示す（すなわち、例えば図１６の曲線Ｆｓ２のような）半導体特性に基づいて半導体特性の不良の要因を推定し、その要因にも鑑みてどのような条件設定をすればよいのかを判別してもよい。不良の要因は、例えば、特性検査情報８Ｒの曲線の形状または位置などに基づいて理論的または経験的に推定することができる。または、不良の見つかった回路の配線および層間経路などを追跡し、その追跡結果にも鑑みてどのような条件設定をすればよいのかを判別してもよい。
【００６１】
このようにして判別されたレシピのレシピ情報７は、不良要因を発生させていた工程を担当する処理装置２の制御のために使用されることになる。つまり、好適レシピ判別部１０５は、検査によって見つかった不良要因を低減できるレシピを求め、これを、その後に送られてくるウェハーＷＦの処理のためにフィードバックする役割を果たしている。
【００６２】
例えば、上のステップ＃１０１で述べた例のように、成膜工程の処理が行われたときのチャンバー内の実際の温度が「Ａ４４」のレシピ情報７１に示される温度よりも１０℃低かったとする。この場合は、現在よりも約１０℃高い温度に設定すれば、チャンバー内の温度を理想に近づけることができると考えられる。そこで、好適レシピ判別部１０５は、「Ａ４４」の温度よりも約１０℃高い温度が設定されているレシピ情報７１（ここでは、「Ａ４５」のレシピ情報７１）を、好適なレシピであると判別する。そして、処理装置制御部１０１は、今後はその新たに好適であると判別されたレシピ情報７１に従ってウェハーＷＦに成膜処理が施されるように、Ｐ−ＣＶＤ装置２Ａを制御する。
【００６３】
そのほか、Ｐ−ＣＶＤ装置２Ａのチャンバー内の真空度の低下によってシリコン窒化膜の膜質が低下したことや、剥離装置２Ｇのチャンバー内の温度（室温）の低下によってフォトレジストを十分に剥がせなかったことなどの、種々の不具合が、回路の不良を発生させた要因となり得る。このような場合も、上に説明した手順で、不良要因を特定し、それを解消するための好適なレシピを判別し、そのレシピを、これ以降にウェハーＷＦへの処理のためにフィードバックして適用する。
【００６４】
図１８は半導体製品製造システム１００の全体的な処理の流れの例を説明するフローチャートである。次に、ウェハーＷＦからＩＣチップ６０を製造する際の半導体製品製造システム１００の処理の手順を、フローチャートを参照して説明する。
【００６５】
図１８において、半導体製品製造システム１００全体の運転が始まり、ＩＣチップ６０を製造するためのウェハーＷＦが１枚ずつ順に製造ラインＭＬに流れ出すと、制御装置１は、各工程を担当する各処理装置２を、図７の工程表情報ＰＬＤに設定されている標準レシピのレシピ情報７に基づいて制御する（＃１）。すると、各処理装置２は、制御装置１からの命令に従ってウェハーＷＦに対して所定の処理を施す（＃２）。ただし、検査装置２Ｔは、ウェハーＷＦに形成された回路の検査処理を行う。
【００６６】
検査装置２Ｔ以外の各処理装置２は、１枚のウェハーＷＦに対して所定の工程の処理を行うごとに、そのときの実際の処理条件を示すプロセス条件情報８Ｐを制御装置１に送信する（＃４）。検査装置２Ｔは、１枚のウェハーＷＦに対して検査処理を行うごとに、その検査結果を示す特性検査情報８Ｒを制御装置１に送信する（＃５）。制御装置１は、これらのプロセス条件情報８Ｐおよび特性検査情報８Ｒを、それぞれ、所定のプロセス条件データベースＪＤおよび検査結果データベースＫＲに格納する。
【００６７】
制御装置１は、特性検査情報８Ｒを受信するごとに、検査対象のウェハーＷＦに形成されている回路の不良品個数が所定の数以上であるか否かを判別する（＃６）。所定の数未満である場合は（＃７でＹｅｓ）、ＩＣチップ６０の製造が終わって半導体製品製造システム１００を停止させるまで、レシピを変更することなくステップ＃２〜＃７の処理を継続して行う。
【００６８】
一方、所定の数以上である場合は（＃７でＮｏ）、不良品個数が減少するように、つまり、歩留まりが向上するように、ＩＣチップ６０を製造する工程の制御方法の修正を行う（＃８）。この修正処理の手順は、前に図１７で説明した通りである。すなわち、不具合を生じている工程や要因を特定し、その不具合が解消されるように、その工程の処理装置２で使用するレシピをより好ましい別のレシピに変更する。
【００６９】
そして、制御装置１は、不具合を生じている工程の処理装置２の制御を、変更されたレシピのレシピ情報７に基づいて制御する（＃９）。これにより、その後に製造されるＩＣチップ６０の不良を減らし、歩留まりを向上させることができる。どのように修正を行ったのかを示す履歴を、ＩＣチップ６０に対応する修正履歴情報ＴＲＤに書き込んで保存しておく（＃１０）。この履歴は、ＩＣチップ６０の出荷後に不具合が生じた際の調査のためなどに用いられる。
【００７０】
以降、ＩＣチップ６０の製造が継続されている間（＃３でＮｏ）、その処理装置２は、変更されたレシピのレシピ情報７に従って所定の処理を実行することになる（＃２）。もちろん、その後、再び不良が発生してレシピが変更された場合は、新たに変更されたそのレシピのレシピ情報７に従って処理を実行することになる。
【００７１】
なお、レシピを何度変更してもすぐに不良が発生する場合がある。係る要因として、いずれかの処理装置２の故障が考えられる。このような場合は、作業員は、半導体製品製造システム１００を一旦停止して、不具合の要因を調査する。
【００７２】
このようにして製造されたＩＣチップ６０は、後工程の各処理が施され、ＣＰＵまたはメモリなどの製品に加工される。
【００７３】
本実施形態によると、ＩＣチップの回路の半導体特性の検査を、従来のような接触式の検査装置を使用せず、非接触によって行う。これにより、検査工程で製造途中のＩＣチップを破損することなく、しかも一連の処理工程をインライン上で連続的に進めることができる。また、一連の処理工程を進めながら不具合の発生を検知し、すぐに各処理装置２の設定（レシピ）を変更することができる。よって、製造スピードを低下させることなく従来よりも歩留まりを向上させることができる。
【００７４】
また、接触式の検査装置を使用する場合は、ウェハーのサイズが大きくなりまたは半導体製品のサイズが小さくなるのに合わせて、新たな検査装置を用意しなければならないので、設備投資が高騰する傾向にあった。しかし、本実施形態の半導体製品製造システム１００によると、ウェハーのサイズが大きくなったり半導体製品のサイズが小さくなったりしても、新たな検査装置を用意する必要はないので、従来よりも設備投資の金額を低く抑えることができる。
【００７５】
本実施形態の半導体製品製造システム１００によって製造されたＩＣチップ６０を用いたＣＰＵまたはＲＡＭなどの製品は、アンテナ６２が形成されたままパソコンなどの装置に組み込まれて出荷されることになる。よって、これらの製品の出荷後にパソコンなどの装置に不具合が発生した場合も、装置を解体することなく、どの部分が不具合の原因となっているのかを、ＩＣタグリーダなどを使用して容易に特定することができる。また、ＩＣチップ６０に製造者、製造年月日、製造工場、または製造装置などを示す情報を記録しておけば、不具合の原因である製品と同じロットの製品を追跡しアフターサービスを容易に行うことができる。
【００７６】
本実施形態では、不具合を生じさせている処理装置２を見つけると、その不具合に関する情報をその処理装置２の設定値（レシピ）のみを変更した。つまり、フィードバックを行ったが、他の処理装置２で不具合が生じるのを事前に防止するためにまたは他の処理装置２での処理の精度をより向上させるために、フィードフォワードをも行うようにしてもよい。
【００７７】
例えば、製造ラインＭＬ（図１参照）に、同じタイプのＰ−ＣＶＤ装置２Ａが複数台設けられているとする。このような構成において、いずれか１台のＰ−ＣＶＤ装置２Ａで不具合を検知した場合に、制御装置１は、そのＰ−ＣＶＤ装置２Ａで使用するレシピを変更するだけでなく、その不具合の内容に応じて、不具合が発生していない他のＰ−ＣＶＤ装置２Ａで使用するレシピをも変更する。つまり、例えば、チャンバー内の実際の温度がレシピに示される温度よりも１０℃低くなるという不具合が検知された場合は、そのＰ−ＣＶＤ装置２Ａで使用するレシピを現在のレシピよりも約１０℃高い温度の設定値を有するレシピに変更するとともに、他のＰ−ＣＶＤ装置２Ａのレシピも、現在のレシピよりも若干高い温度の設定値を有するレシピに変更する。同様に、他の処理装置２（スパッター装置２Ｂ、フォトレジスト塗布装置２Ｃなど）のレシピも若干高い温度の設定値を有するレシピに変更してもよい。
【００７８】
ＩＣチップ６０の製造が終わった後そのまま引き続いて他の半導体製品の製造を行う場合も、ＩＣチップ６０の製造において検知した処理装置２の不具合の情報に基づいて当該他の半導体製品のレシピを変更してもよい。また、半導体製品製造システム１００を共用して同時期にＩＣチップ６０とともに他の半導体製品の製造も行う場合にも、ＩＣチップ６０の製造において検知した処理装置２の不具合の情報に基づいて当該他の半導体製品のレシピを変更してもよい。
【００７９】
ウェハーＷＦにＴＥＧ（Test Experimental Group）を形成する場合にも、そのＴＥＧの回路にアンテナ６２を設けておき、非接触で検査を行うことができるようにしてもよい。
【００８０】
本実施形態では、ＩＯ値の立ち上がり異常の有無に基づいて回路６１の不良の有無を判別したが、飽和電流とゲート電極配線抵抗との理想的な関係（図８（ａ）の半導体特性関数Ｆｓ）と検査装置２Ｔによる検査で得られた回路６１の実際の飽和電流とゲート電極配線抵抗との関係とを比較することによってゲート電極配線抵抗の異常の有無を検知し、その検知結果に基づいて回路６１の不良の有無を判別してもよい。
【００８１】
半導体製品製造システム１００は、ＩＣチップ６０の製造だけでなく、液晶ディスプレイのＴＦＴアレイ部、イメージセンサー、およびアモルファル太陽電池などの製造のためにも使用することができる。また、本実施形態では、１枚のウェハーＷＦから複数のＩＣチップ６０を製造する場合について説明したが、もちろん、１枚のウェハーＷＦから１つの半導体製品を製造する場合にも適用できる。
【００８２】
その他、半導体製品製造システム１００、制御装置１、製造ラインＭＬ、処理装置２の全体または各部の構成、処理内容、処理順序などは、本発明の趣旨に沿って適宜変更することができる。
【００８３】
以上説明した実施形態に関し、さらに以下の付記を開示する。
（付記１）基板を加工して半導体製品を製造する半導体製品製造システムであって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に形成する回路形成手段と、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信する信号発信手段と、
前記基板に形成されている前記アンテナから発信された前記第二の信号を受信する、信号受信手段と、
受信した前記第二の信号に基づいて前記回路が不良であるか否かをチェックする不良チェック手段と、
前記回路が不良であると判別された場合に、前記設定値を補正する設定値補正手段と、
補正された前記設定値を前記回路形成手段に対して指定し直す設定値指定手段と、
を有することを特徴とする半導体製品製造システム。
（付記２）１枚の基板を加工して複数個の半導体製品を製造する半導体製品製造システムであって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に複数個形成する回路形成手段と、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信する信号発信手段と、
前記基板に形成されている前記各アンテナから発信された前記第二の信号を受信する、信号受信手段と、
受信した前記各第二の信号に基づいて、前記基板に形成されている前記回路のうち不良であるものの割合を算出する不良割合算出手段と、
前記割合が所定の値以上である場合に、前記設定値を補正する設定値補正手段と、
補正された前記設定値を前記回路形成手段に対して指定し直す設定値指定手段と、
を有することを特徴とする半導体製品製造システム。
（付記３）前記設定値補正手段は、前記回路に不良が生じた要因を、前記回路形成手段が当該回路を形成したときの処理条件の実測値と前記設定値とを比較することによって特定し、特定した当該要因に基づいて前記設定値を補正する、
付記１または付記２記載の半導体製品製造システム。
（付記４）前記回路形成手段は、複数台の処理装置によって構成されており、
前記設定値は、前記処理装置ごとの設定値である個別設定値によって構成されており、
前記設定値補正手段は、前記要因として、不具合のある前記処理装置を特定し、特定した当該処理装置の前記個別設定値を補正する、
付記３記載の半導体製品製造システム。
（付記５）前記各処理装置の複数の前記個別設定値を記憶する個別設定値記憶手段を有し、
前記回路形成手段は、前記設定値として、前記個別設定値記憶手段に記憶されている前記個別設定値の中から、前記処理装置ごとに前記個別設定値を１つずつ指定され、
前記設定値補正手段は、特定した前記処理装置の前記個別設定値を、前記個別設定値記憶手段に記憶されている前記個別設定値の中から当該処理装置における前記実測値と前記個別設定値との差を小さくし得るものを選択することによって、補正する、
付記４記載の半導体製品製造システム。
（付記６）前記回路形成手段は、複数の処理工程によって前記回路を前記基板に形成し、
前記設定値補正手段は、特定した前記処理装置の前記個別設定値とともに、前記回路形成手段を構成する他の処理装置の前記個別設定値をも補正する、
付記４または付記５記載の半導体製品製造システム。
（付記７）基板を加工して半導体製品を製造する半導体製品製造方法であって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に形成し、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信し、
前記基板に形成されている前記アンテナから発信された前記第二の信号を受信し、
受信した前記第二の信号に基づいて前記回路が不良であるか否かをチェックし、
前記回路が不良であると判別された場合に、前記設定値を補正する、
ことを特徴とする半導体製品製造方法。
（付記８）１枚の基板を加工して複数個の半導体製品を製造する半導体製品製造方法であって、
前記半導体製品の回路に所定の電力を供給するための第一の信号を受信しかつ当該第一の信号の出力値として当該回路から得られる第二の信号を外部に発信するためのアンテナとともに当該回路をプロセス条件について指定された設定値に基づいて前記基板に複数個形成し、
前記回路と前記アンテナとが形成された前記基板に対して前記第一の信号を発信し、
前記基板に形成されている前記各アンテナから発信された前記第二の信号を受信し、
受信した前記各第二の信号に基づいて、前記基板に形成されている前記回路のうち不良であるものの割合を算出し、
前記割合が所定の値以上である場合に、前記設定値を補正する、
ことを特徴とする半導体製品製造方法。
【産業上の利用可能性】
【００８４】
本発明は、半導体製品の歩留まりを従来よりも向上させ、安価で高品質の半導体製品を提供するために好適に用いられる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る半導体製品製造システムの全体的な構成を示す図である。
【図２】ウェハー上に形成されるＩＣチップの例を示す図である。
【図３】制御装置のハードウェア構成の例を示す図である。
【図４】制御装置の機能的構成の例を示す図である。
【図５】ＩＣチップを製造する工程の例を示す図である。
【図６】回路とともにアンテナを形成した製造途中のＩＣチップの例を示す図である。
【図７】データ管理部が管理するデータベースなどの例を示す図である。
【図８】回路の半導体特性データの例を示す図である。
【図９】Ｐ−ＣＶＤ装置のレシピデータベースの例を示す図である。
【図１０】剥離装置のレシピデータベースの例を示す図である。
【図１１】スパッター装置のレシピデータベースの例を示す図である。
【図１２】ＩＣチップの工程表情報の例を示す図である。
【図１３】ある成膜工程におけるプロセス条件データベースの例を示す図である。
【図１４】あるフォトレジスト剥離工程におけるプロセス条件データベースの例を示す図である。
【図１５】ある成膜工程におけるプロセス条件データベースの例を示す図である。
【図１６】回路の半導体特性を表す曲線の例を示す図である。
【図１７】修正処理の流れの例を説明するフローチャートである。
【図１８】半導体製品製造システムの全体的な処理の流れの例を説明するフローチャートである。
【符号の説明】
【００８６】
１００  半導体製品製造システム
１０１  処理装置制御部（設定値指定手段）
１０４  良否判別部（不良チェック手段、不良割合算出手段）
１０５  好適レシピ判別部（設定値補正手段）
２Ａ  Ｐ−ＣＶＤ装置（回路形成手段）
２Ｂ  スパッター装置（回路形成手段）
２Ｃ  フォトレジスト塗布装置（回路形成手段）
２Ｄ  ステッパー（回路形成手段）
２Ｅ  現像機（回路形成手段）
２Ｆ  エッチング装置（回路形成手段）
２Ｇ  剥離装置（回路形成手段）
２Ｔ  検査装置（信号発信手段、信号受信手段）
６０  ＩＣチップ（半導体製品）
６１  回路
６２  アンテナ
７  レシピ情報（設定値、個別設定値）
７１〜７３  レシピ情報（個別設定値）
ＲＶ１  電波（第一の信号）
ＲＶ２  電波（第二の信号）
ＷＦ  ウェハー（基板）
【図１】
2006066806.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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