(57)【要約】【課題】  広い範囲の高周波域（ＧＨｚ帯）でインピーダンスが低減されて、半導体素子のさらなる高周波化に対応するデカップリングキャパシタに適用できるキャパシタ部品を提供する。【解決手段】  基板１０上に、下部電極１２、誘電体層１４及び上部電極１６によりそれぞれ構成される複数のキャパシタ素子Ｃ１〜Ｃ３が並んで配置され、複数のキャパシタ素子Ｃ１〜Ｃ３の各下部電極１２は、共通電極となる下部電極用再配線層２２にそれぞれ接続され、各上部電極１６は共通電極となる上部電極用再配線層２６にそれぞれ接続されており、複数のキャパシタ素子Ｃ１〜Ｃ３がキャパシタ部品の状態で電気的に並列に接続されている。複数のキャパシタ素子Ｃ１〜Ｃ３の間でインピーダンスを変えることで、広い範囲の高周波域でインピーダンスが低減される。【選択図】  図３
2006185935.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に並んで配置され、下部電極、誘電体層及び上部電極によりそれぞれ構成される複数のキャパシタ素子と、
前記複数のキャパシタ素子の上方に形成され、前記複数のキャパシタ素子の各下部電極にそれぞれ電気的に接続されて共通電極となる下部電極用再配線層と、
前記複数のキャパシタ素子の上方に形成され、前記複数のキャパシタ素子の各上部電極にそれぞれ電気的に接続されて共通電極となる上部電極用再配線層とを有し、
前記複数のキャパシタ素子は、前記キャパシタ部品の状態で電気的に並列に接続されていることを特徴とするキャパシタ部品。
【請求項２】
前記複数のキャパシタ素子は、それらの間でインピーダンスが異なっていることを特徴とする請求項１に記載のキャパシタ部品。
【請求項３】
前記下部電極に到達する深さで前記上部電極と前記誘電体層とに設けられた開口部の側面に絶縁層が被覆されて構成される下部電極用接続ビアと、
前記下部電極用接続ビアの側面から前記上部電極上に繋がって形成された前記絶縁層と、
前記上部電極の接続部上の前記絶縁層の部分に形成された上部電極用接続ビアとを有し、
前記下部電極用再配線層は、前記下部電極用接続ビアを介して前記下部電極に接続され、前記上部電極用再配線層は、前記上部電極用接続ビアを介して前記上部電極に接続されていることを特徴とする請求項１又は２に記載のキャパシタ部品。
【請求項４】
前記複数のキャパシタ素子の間で、前記下部電極用接続ビア及び前記上部電極用接続ビアの数が異なっており、前記下部電極用接続ビア及び前記上部電極用接続ビアは電気極性が交互に並ぶように配列されていることを特徴とする請求項３に記載のキャパシタ部品。
【請求項５】
前記複数のキャパシタ素子には、前記下部電極及び前記上部電極が、電気極性が交互に並ぶように割り当てられた部分電極に分割されたものが含まれ、かつ、前記複数のキャパシタ素子の間で前記部分電極の分割数が異なっていることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタ部品。
【請求項６】
前記下部電極用再配線層は、
前記絶縁層上に形成されて、前記複数のキャパシタ素子の各下部電極に前記下部電極用接続ビアを介して接続されて共通電極となる第１下部電極用再配線層と、
前記第１下部電極用再配線層の上方に２層目配線として形成された第２下部電極用再配線層とにより構成され、
前記上部電極用再配線層は、
前記絶縁層上に形成されて、前記複数のキャパシタ素子の各上部電極に前記上部電極用接続ビアを介して接続された第１下部電極用再配線層と、
前記第１上部電極用再配線層の上方に２層目配線として形成され、前記各上部電極の共通電極となる第２上部電極用再配線層とにより構成されることを特徴とする請求項３に記載のキャパシタ部品。
【請求項７】
前記第２上部電極用再配線層及び前記第２下部電極用再配線層には、それぞれ外部接続端子が突出して設けられていることを特徴とする請求項６に記載のキャパシタ部品。
【請求項８】
前記誘電体層は、ＢＳＴ、ＳＴＯ、ＰＺＴ、ＢＴＯ、ＡｌＯｘ、ＳｉＯｘ、ＮｂＯｘ、ＴｉＯｘ、及びＴａＯｘの群から選択される金属酸化物層、又はそれらの金属酸化物のフィラーを含有する樹脂層よりなることを特徴とする請求項１乃至７のいずれか一項に記載のキャパシタ部品。
【請求項９】
前記下部電極及び前記上部電極は、銅（Ｃｕ）、タンタル（Ｔａ）、クロム（Ｃｒ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、及びニッケル（Ｎｉ）の群から選択される材料からなる単層金属膜又は積層金属膜から形成されることを特徴とする請求項１乃至７のいずれか一項に記載のキャパシタ部品。
【請求項１０】
前記キャパシタ部品は、半導体素子が実装される回路基板に内蔵されてデカップリングキャパシタとなることを特徴とする請求項１乃至９のいずれか一項に記載のキャパシタ部品。
【請求項１１】
前記キャパシタ部品は、前記外部接続端子が上側になって絶縁層に埋設された状態で回路基板上に実装され、前記外部接続端子の先端部に前記回路基板の配線層が電気的に接続されることを特徴とする請求項７に記載のキャパシタ部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ部品に係り、さらに詳しくは、高速動作する半導体素子などが実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減するデカップリングキャパシタに適用できるキャパシタ部品に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサをはじめとするデジタルＬＳＩは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルＬＳＩでは、ＬＳＩのインピーダンスが急激に変動したときなどにＬＳＩの電源電圧が不安定になりやすい。また、高速動作デジタルＬＳＩでは、さらなる高周波（ＧＨｚ帯）領域での安定した動作が要求されており、高周波ノイズによるＬＳＩの誤動作防止が必要となる。
【０００３】
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、回路基板におけるＬＳＩの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
【０００４】
そのようなデカップリングキャパシタとして、例えば特許文献１及び２には、多層回路基板にデカップリング用のキャパシタを内蔵させて形成する方法が記載されている。
【特許文献１】特開平１１−６８３１９号公報
【特許文献２】特開２００３−６８９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デカップリングキャパシタの特性としては、広い範囲の高周波域でインピーダンスが十分に低いものが望まれる。しかしながら、１つのキャパシタ部品では、ＥＳＬ（等価直列インダクタンス）をもつため共振周波数よりも高い周波数域においては周波数が大きくなるにつれてそのインピーダンスも増加してしまい、インピーダンスの低い高周波域は狭くなる。
【０００６】
この対策として、相互にインピーダンスの異なる複数のキャパシタ部品を回路基板に実装し、それらを電気的に並列に接続することにより、それらの合成インピーダンスによって広い高周波域でインピーダンスを低減する手法がある。
【０００７】
しかしながら、回路基板に複数のキャパシタ部品を実装すると、ＬＳＩチップとキャパシタ部品との間で配線の引き回しが必要であることから、これらのリード間では比較的大きな寄生インダクタンスが存在する。また、ＬＳＩチップの直下にデカップリングキャパシタを配置してＬＳＩチップとの配線距離を最短にするとしても、寄生インダクタンスの低減には限界があり、広い範囲の高周波域（ＧＨｚ帯）でインピーダンスを低減することは困難を極める。
【０００８】
本発明は以上の課題を鑑みて創作されたものであり、広い範囲の高周波域（ＧＨｚ帯）でインピーダンスが低減されて、半導体素子のさらなる高周波化に対応するデカップリングキャパシタに適用できるキャパシタ部品を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明はキャパシタ部品に係り、基板と、前記基板上に並んで配置され、下部電極、誘電体層及び上部電極によりそれぞれ構成される複数のキャパシタ素子と、前記複数のキャパシタ素子の上方に形成され、前記複数のキャパシタ素子の各下部電極にそれぞれ電気的に接続されて共通電極となる下部電極用再配線層と、前記複数のキャパシタ素子の上方に形成され、前記複数のキャパシタ素子の各上部電極にそれぞれ電気的に接続されて共通電極となる上部電極用再配線層とを有し、前記複数のキャパシタ素子は、前記キャパシタ部品の状態で電気的に並列に接続されていることを特徴とする。
【００１０】
本発明のキャパシタ部品は、基板上に並んで配置された複数のキャパシタ素子から構成され、複数のキャパシタ素子は部品状態で再配線されて電気的に並列に接続されている。そして、複数のキャパシタ素子の間でインピーダンスを僅かに変え、それらのキャパシタ素子を部品状態で微細な再配線によって電気的に並列接続することにより、インダクタンスの小さい並列回路を構成することができ、広い範囲の高周波域（ＧＨｚ帯）でインピーダンスの低いキャパシタ部品とすることができる。
【００１１】
これにより、高速動作する半導体素子のデカップリングキャパタとしての十分な性能を奏するようになる。基板として例えばシリコンウェハを用いることにより、高度なフォトリソグラフィ技術によって微細な再配線層を部品状態で形成することができる。
【００１２】
複数のキャパシタ素子の間でインピーダンスを変える方法とてしては、下部電極及び上部電極にそれぞれ接続される接続用ビア（電極端子）の数をキャパシタ素子の間で相互に異なるように設定する。各キャパシタ素子においては、複数の接続ビア（電極端子）が電気極性（＋，−）が交互に並ぶように配置される。これにより、隣り合う２組（＋，−で１組）の接続用ビア（電極端子）では、電界方向に沿った電流によって生じるインダクタンスが相互に打ち消されることからキャパシタ素子のインピーダンスを低減させることができる。このようにして、複数のキャパシタ素子の間で接続用ビア（電極端子）の数を変えることにより、相互にインピーダンスの異なるキャパシタ素子を得ることができる。
【００１３】
あるいは、各キャパシタ素子の上部電極及び下部電極を部分電極に分割し、電極分割の数が複数のキャパシタ素子の間で相互に異なるように設定してもよい。各キャパシタ素子において、部分電極は電気極性（＋，−）が交互に並ぶように割り当てられて分割される。これにより、１つのキャパシタ素子において極性の異なる隣り合う部分電極では、上部部分電極と下部部分電極の間に生じる電界の方向が互いに逆方向となることからインダクタンスが相互に打ち消されてキャパシタ素子のインピーダンスを低減させることができる。このようにして、複数のキャパシタ素子の間で電極分割の数を変えることにより、相互にインピーダンスの異なるキャパシタ素子を得るようにしてもよい。
【発明の効果】
【００１４】
以上説明したように、本発明のキャパシタ部品は、広帯域の高周波域（ＧＨｚ帯）で低インピーダンスが得られ、高速動作する半導体素子に対してのデカップリングキャパシタとして十分な性能を奏するようになる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１６】
（第１のキャパシタ部品）
図１（ａ）は本発明の実施形態の第１のキャパシタ部品を模式的に示す斜視図、図１（ｂ）は同じく図１（ａ）の平面図、図２は図１（ｂ）のＩ−Ｉに沿った断面図である。
【００１７】
本実施形態の第１のキャパシタ部品は複数のキャパシタ素子から構成されるものであり、図１（ａ）及び図（ｂ）には、基板１０の上に３つの第１〜第３キャパシタ素子Ｃ１，Ｃ２，Ｃ３が並んで配置されて構成されたキャパシタ部品１が例示されている。第１〜第３キャパシタ素子Ｃ１，Ｃ２，Ｃ３は、下部電極１２、誘電体層１４及び上部電極１６からそれぞれ構成されている。
【００１８】
図２を加えて参照すると、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３では、上部電極１６と誘電体層１４に下部電極１２の接続部１２ａに到達する深さの開口部１２ｘが設けられている。その開口部１２ｘの側面には第１絶縁層１８が形成されて、開口部１２ｘの底部が露出する下部電極用接続ビアＶ１が構成されている。さらに、第１絶縁層１８は下部電極用接続ビアＶ１の側面から上部電極１６上に繋がって形成され、上部電極１６の接続部１６ａ上の第１絶縁層１８の部分に上部電極用接続ビアＶ２が設けられている。このようにして、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３には下部電極用接続ビアＶ１と上部電極用接続ビアＶ２がそれぞれ形成されている。なお、図１（ａ）及び（ｂ）では図２の第１絶縁層１８が省略されて描かれている。
【００１９】
図１（ａ）及び（ｂ）に示すように、第１キャパシタ素子Ｃ１は、下部電極用接続ビアＶ１と上部電極用接続ビアＶ２が１個ずつ設けられた２端子型となっている。また、第２キャパシタ素子Ｃ２は、下部電極用接続ビアＶ１と上部電極用接続ビアＶ２が４個ずつ設けられた８端子型となっている。さらに、第３キャパシタ素子Ｃ３は、下部電極用接続ビアＶ１と上部電極用接続ビアＶ２が１８個ずつ設けられた３６端子型となっている。そして、下部電極用接続ビアＶ１及び上部電極用接続ビアＶ２に、下部電極１２及び上部電極１６に接続される電極端子（配線層）がそれぞれ設けられる。このように、本実施形態の第１のキャパシタ部品１では、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３の間で下部電極用接続ビアＶ１（電極端子）と上部電極用接続ビアＶ２（電極端子）の数が異なっている。
【００２０】
例えば、上部電極用接続ビアＶ２内に設けられる電極端子がプラス（＋）極性に割り当てられ、下部電極用接続ビアＶ１内に設けられる電極端子がマイナス（−）極性に割り当てられる。電気極性が交互に並んで配置される複数の上部電極用接続ビアＶ２（＋）及び下部電極用接続ビアＶ１（−）の各電極端子に所定の大きさの電圧信号が印加されると、隣り合う極性の異なる２組の電極端子（＋，−で１組）では、一方の組の電極端子に対応する電界の方向に沿った電流によって生じるインダクタンスと、他方の組の電極端子に対応する電界の方向に沿った電流によって生じるインダクタンスとが相互に打ち消しあって相互インダクタンスが相殺されることによってキャパシタ素子のインピーダンスが低減される。また、キャパシタ素子のインピーダンスは、そのような電気極性の異なる２組の接続ビア（電極端子）の数が多くなるにつれて低下する特性を有する。
【００２１】
このようにして、本実施形態のキャパシタ部品１では、複数のキャパシタ素子Ｃ１，Ｃ２，Ｃ３の間で、上部電極用接続ビアＶ２と下部電極用接続ビアＶ１の数を変えることにより、複数のキャパシタ素子Ｃ１，Ｃ２，Ｃ３においてインピーダンスが相互に異なるようにしている。
【００２２】
本発明のキャパシタ部品の技術思想の一つは、図３に示すように、接続ビア（電極端子）の数が相互に異なる複数のキャパシタ素子Ｃ１，Ｃ２，Ｃ３の各下部電極１２を下部電極用接続ビアＶ１を通して共通電極となる下部電極用再配線２２に接続し、かつ複数のキャパシタ素子Ｃ１，Ｃ２，Ｃ３の各上部電極１６を上部電極用接続ビアＶ２を通して共通電極となる上部電極用再配線層２６に接続することにより、第１〜第３キャパシタ素子Ｃ１，Ｃ２，Ｃ３を電気的に並列に接続することにある。
【００２３】
すなわち、図４に示すように、まず、下部電極用接続ビアＶ１を介して下部電極１２に接続される第１下部電極用再配線層２２が第１絶縁層１８上に形成される。この第１下部電極用再配線層２２は第１〜第３キャパシタ素子Ｃ１，Ｃ２，Ｃ３の各下部電極１２に接続される共通電極となって再配線される。また、上部電極用接続ビアＶ２を介して第１〜第３キャパシタ素子Ｃ１，Ｃ２，Ｃ３の各上部電極１６に個別に接続される第１上部電極用再配線層２６が第１絶縁層１８上に形成される。
【００２４】
さらに、図５に示すように、第１上部電極用再配線層２６上及び第１下部電極用再配線層２２の接続部上に開口部１８ｘが設けられた第２絶縁層１８ａが形成される。次いで、第２絶縁層１８ａの開口部１８ｘを介して第１上部電極用再配線層２６に接続されて２層目配線となる第２上部電極用再配線層２６ａと、第１下部電極用再配線層２２に接続されて２層目配線となる第２下部電極用再配線層２２ａが第２絶縁層１８ａ上に形成される。
【００２５】
第２上部電極用再配線層２６ａは、複数のキャパシタ素子Ｃ１，Ｃ２，Ｃ３の各上部電極１６に第１上部電極用再配線層２６を介して接続される共通電極として形成される。さらに、第２上部電極用再配線層２６ａ及び第２下部電極用再配線層２２ａに上部電極用外部接続端子２８ａ及び下部電極用外部接続端子２８ｂがそれぞれ突出して設けられる。
【００２６】
前述したように、本実施形態のキャパシタ部品１では、複数のキャパシタ素子Ｃ１，Ｃ２，Ｃ３において、上部電極用接続ビアＶ２（電極端子）と下部電極用接続ビアＶ１（電極端子）の数を各キャパシタ素子の間で変えることにより、複数のキャパシタ素子においてインピーダンスが相互に異なるようにしている。
【００２７】
さらに、本実施形態の第１のキャパシタ部品１では、基板１０（シリコンウェハやガラスなど）上に複数のキャパシタ素子を形成し、その部品状態で微細な再配線層を形成して複数のキャパシタ素子を電気的に並列に接続するので、インダクタンスの小さなキャパシタ部品が得られる。しかも、多端子化によって複数のキャパシタ素子の間でインピーダンスを変えるので、並列接続される各キャパシタ素子の間でインピーダンスを細かくずらすことが可能になり、それらの合成インピーダンスは広い範囲の高周波域（ＧＨｚ帯）で低くなる。
【００２８】
これにより、高速動作する電子部品用のデカップリングキャパシタとして十分な性能を奏するようになる。
【００２９】
なお、前述した実施形態では３つのキャパシタ素子から構成されるキャパシタ部品を例示したが、キャパシタ素子の数や各キャパシタ素子に設ける接続ビア（電極端子）の数は任意に設定できることはいうまでもない。
【００３０】
（第２のキャパシタ部品）
図６（ａ）は本発明の実施形態の第２のキャパシタ部品を模式的に示す斜視図、図６（ｂ）は図６（ａ）の平面図である。第２のキャパシタ部品が第１のキャパシタ部品と異なる点は、キャパシタ部品の複数のキャパシタ素子の間で電極数が異なるように電極分割することにある。第２のキャパシタ部品では、第１のキャパシタ部品と同一要素については同一符号を付してその説明を省略する。
【００３１】
図６（ａ）及び（ｂ）に示すように、本実施形態の第２のキャパシタ部品１ａは、前述した第１のキャパシタ部品と同様に、基板１０の上に複数のキャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａが並んで配置されて構成されている。第１キャパシタ素子Ｃ１ａでは、下部電極１２及び上部電極１６は分割されておらず、第１のキャパシタ部品１のキャパシタ素子と同様な構造の上部電極用接続ビアＶ２と下部電極用接続ビアＶ１とがそれぞれ４個ずつ設けられている。
【００３２】
第２キャパシタ素子Ｃ２ａでは、下部電極及び上部電極が２つの下部部分電極１２ａ、１２ｂ及び上部部分電極１６ａ、１６ｂにそれぞれ分割され、分割された部分電極は電気極性（＋，−）が相互に並ぶように割り当てられる。２つの下部部分電極１２ａ、１２ｂ及び上部部分電極１６ａ、１６ｂには、上部電極用接続ビアＶ２と下部電極用接続ビアＶ１とがそれぞれ２個ずつ設けられている。
【００３３】
また、第３キャパシタ素子Ｃ３ａでは、下部電極及び上部電極がそれぞれ４つの下部部分電極１２ａ〜１２ｄ及び上部部分電極１６ａ〜１６ｄに分割され、分割された部分電極は電気極性（＋，−）が相互に並ぶように割り当てられる。４つの下部部分電極１２ａ〜１２ｄ及び上部部分電極１６ａ〜１６ｄには、上部電極用接続ビアＶ２と下部電極用接続ビアＶ１とがそれぞれ１個ずつ設けられている。
【００３４】
そして、図７に示すように、第１のキャパシタ部品１の技術思想と同様に、第２のキャパシタ部品１ａにおいても、まず、電極分割の数が相互に異なる複数のキャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａの下部電極１２及び下部部分電極１２ａ〜１２ｄが下部電極用接続ビアＶ１を通して共通電極となる下部電極用再配線２２に接続される。また、複数のキャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａの上部電極１６及び上部部分電極１６ａ〜１６ｄが上部電極用接続ビアＶ２を通して共通電極となる上部電極用再配線層２６に接続される。これにより、第１〜第３キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａは電気的に並列に接続される。
【００３５】
第１〜第３キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａが再配線されて電気的に並列に接続される様子を、図６（ｂ）の第２キャパシタ素子Ｃ２ａのＩＩ−ＩＩで示す鎖線に沿った切り開き断面図（図８）を参照しながら説明する。すなわち、図８に示すように、第２キャパシタ素子Ｃ２ａでは、下部電極及び上部電極がそれぞれ２つの下部部分電極１２ａ，１２ｂ及び上部部分電極１６ａ，１６ｂにそれぞれ分割されており、第１のキャパシタ部品１と同様な構成の下部電極用接続ビアＶ１及び上部電極用接続ビアＶ２が設けられる。さらに、２つの下部部分電極１２ａ、１２ｂに下部電極用接続ビアＶ１を介してそれぞれ接続される第１下部電極用再配線層２２が第１絶縁層１８上に形成される。この第１下部電極用再配線層２２は第１〜第３キャパシタ素子Ｃ１ａ、Ｃ２ａ、Ｃ３ａの下部電極１２及び下部部分電極１２ａ〜１２ｄにそれぞれ接続される共通電極となって再配線される。また、上部電極用接続ビアＶ２を介して上部部分電極１６ａ，１６ｂに個別に接続される第１上部電極用再配線層２６が第１絶縁層１８上に形成される。
【００３６】
さらに、図９に示すように、第１上部電極用再配線層２６及び第１下部電極用再配線層２２の各接続部上に開口部１８ｘが設けられた第２絶縁層１８ａが形成される。次いで、第２絶縁層１８ａの開口部１８ｘを介して第１上部電極用再配線層２６に接続される第２上部電極用再配線層２６ａと、第１下部電極用再配線層２２に接続される第２下部電極用再配線層２２ａとが第２絶縁層１８ａ上に形成される。第２上部電極用再配線層２６ａは、複数のキャパシタ素子Ｃ１ａ、Ｃ２ａ，Ｃ３ａの上部電極１６及び上部部分電極１６ａ〜１６ｄの共通電極として形成される。さらに、第２上部電極用再配線層２６ａ及び第２下部電極用再配線層２２ａに上部電極用外部接続端子２８ａ及び下部電極用外部接続端子２８ｂがそれぞれ突出して設けられる。
【００３７】
このようにして、本実施形態の第２のキャパシタ部品１ａでは、各キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａの上部電極及び下部電極が分割され、その部分電極が再配線層によって電気的に並列に接続されて構成される。
【００３８】
第２のキャパシタ部品１ａの各キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａでは、図６（ｂ）で示したように、上下の電極で一組となる各部分電極は電気極性が交互に並ぶように配置されているので、隣り合って配置される部分電極の間では、上下の各電極間に生じる電界の方向は互いに逆方向となる。このため、一方の上下の部分電極の電界の方向に沿った電流によって生じるインダクタンスと、他方の上下の部分電極の電界の方向に沿った電流によって生じるインダクタンスとは、互いに打ち消し合うようになる。また、キャパシタ素子のインピーダンスはそのような電極分割の数が多くなるにつれて低下する特性を有する。
【００３９】
このようにして、本実施形態の第２のキャパシタ部品１ａでは、各キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａの間で電極分割の数を相互に変えることで、複数のキャパシタ素子の間でインピーダンスが相互に異なるようにしている。さらに、キャパシタ部品１ａ内で微細な再配線層を形成して各キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａを電気的に並列に接続している。このため、第２のキャパシタ部品１ａは、第１のキャパシタ部品１と同様に、各キャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａの間でインピーダンスが僅かに異なり、しかもインダクタンスが低いものとなり、広い範囲の高周波域（ＧＨｚ帯）でインピーダンスが低減されるようになり、デカップリングキャパシタとしての十分な性能を奏するようになる。
【００４０】
なお、第２のキャパシタ部品１ａにおいても、３つのキャパシタ素子Ｃ１ａ，Ｃ２ａ，Ｃ３ａから構成されるものを例示したが、キャパシタ素子の数や各キャパシタ素子の電極分割の数は任意に設定できることはいうまでもない。
【００４１】
図１０は本実施形態のキャパシタ部品のインピーダンス特性をシュミュレーションしたものである。キャパシタ部品として、インピーダンスの僅かに異なる４つのキャパシタ素子が並列に接続されたものを使用した。図１０において、実線で示されているものが４つのキャパシタ素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の個別のインピーダンス特性である。４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量はそれぞれ１０ｎＦ、５ｎＦ、１ｎＦ、０．５ｎＦであり、ＥＳＬ（等価直列インダクタンス）はそれぞれ１００ｐＨ、５０ｐＨ、２５ｐＨ、１０ｐＨである。
【００４２】
図１０に示すように、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３，Ｃ４では、インピーダンスを僅かに変えることによって、それらの共振周波数が相互にずれていることが分かる。このような４つのキャパシタＣ１，Ｃ２，Ｃ３、Ｃ４が並列に接続されて構成された本実施形態のキャパシタ部品Ｃ1,2,3,4のインピーダンス特性が破線で示されており、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３，Ｃ４のインピーダンスを変えることにより、広帯域の高周波域（１００ＭＨｚ〜数ＧＨｚ）でインピーダンスが低減されるようになる。
【００４３】
これは、前述したように、本実施形態では、基板（シリコンウェハやガラスなど）上に多端子化又は電極分割によってインピーダンスの異なる複数のキャパシタ素子を形成し、基板上で微細な再配線層を形成して複数のキャパシタ素子を並列に接続することにより、インピーダンスが僅かに異なってインダクタンスが非常に小さいキャパシタ部品が得られるからである。
【００４４】
本実施形態と違って、回路基板上にインピーダンスの異なる複数のキャパシタ部品を表面実装し、回路基板の配線工程で複数のキャパシタ部品を電気的に並列に接続する方法では、回路基板の配線やキャパシタ部品単体のインダクタンスが大きく、インダクタンスを数十ｐＨ以下に低下させることはできない。つまり、そのような方法（比較例）で実装されるキャパシタ部品は、広い範囲の高周波域（ＧＨｚ帯）でインピーダンスを小さくすることは困難である。
【００４５】
図１１には比較例のキャパシタ部品のインピーダンス特性が示されており、３つのキャパシタ部品Ｃ1，Ｃ2，Ｃ3の個別のインピーダンス特性（実線）と、３つのキャパシタを合成したインピーダンス特性（破線）が示されている。３つのキャパシタ部品Ｃ１，Ｃ２，Ｃ３の静電容量はそれぞれ１５ｎＦ、５ｎＦ，１ｎＦであり、ＥＳＬはそれぞれ１５０ｐＨ、１００ｐＨ、８０ｐＨである。
【００４６】
図１１に示すように、比較例の方法では、１００ＭＨｚ〜数ＧＨｚの広い範囲の高周波域においてインピーダンスを低下させることはできず、数百ＭＨｚ前後の周波数でしかインピーダンスを小さくすることができない。この比較例からも本発明の技術思想が有効であることが理解される。
【００４７】
図１２は本実施形態のキャパシタ部品における各キャパシタ素子の共振周波数の設定の好適な一例を示すものである。本願発明者は、高周波域が１００ＭＨｚ〜１ＧＨｚの場合において、キャパシタ部品の各キャパシタ素子の共振周波数をどの程度ずらして設定すると、合成インピーダンスがフラットな状態で低減されるかについて検討した。図１２には、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３，Ｃ４のインピーダンス特性が実線で示されており、合成インピーダンスが破線で示されている。複数のキャパシタ素子の共振周波数を無限に細かくずらすことが理想ではあるが、約２００ＭＨｚおきに共振周波数をもつ複数のキャパシタ素子を並列に接続すると合成インピーダンスがフラットになる。すなわち、高周波域が１００ＭＨｚ〜１ＧＨｚの場合、各キャパシタ素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の共振周波数をそれぞれ２００ＭＨｚ，４００ＭＨｚ，６００ＭＨｚ，８００ＭＨｚに設定するときに合成インピーダンスがフラットな状態で低減される。
【００４８】
各キャパシタ素子の静電容量やインダクタンスの値も考慮する必要はあるが、複数のキャパシタ素子の共振周波数を、使用する高周波数の２０％（１ＧＨｚの場合は２００ＭＨｚ）程度ずらして設定することにより、合成インピーダンスを広い範囲の高周波域で小さくフラットにすることができる。
【００４９】
これに対して、図１３に示すように、１００ＭＨｚと１ＧＨｚに共振周波数をもつ２つのキャパシタ素子Ｃ1，Ｃ2を並列に接続する場合は、２次共振が発生し、それらの合成インピーダンスが１００ＭＨｚと１ＧＨｚの間の周波数域でインピーダンスが大きくなる帯域が存在するので、デカップリングキャパシタとしての効果は十分に得られない。
【００５０】
（本実施形態のキャパシタ部品の製造方法）
次に、本発明の実施形態のキャパシタ部品の製造方法について説明する。図１４〜図１７は本発明の実施形態のキャパシタ部品の製造方法を示す断面図である。本実施形態では、多端子化されたキャパシタ素子と電極分割されたキャパシタ素子とが基板上に混在して配置されて並列接続されるキャパシタ部品の製造方法について説明する。
【００５１】
図１４（ａ）に示すように、まず、基板の好適な一例として、外層部がシリコン酸化層１０ａで被覆されたシリコン基板（シリコンウェハ）１０を用意する。あるいは、基板としてガラス基板を使用してもよく、その場合は外面に絶縁層を形成する必要はない。その後に、図１４（ｂ）に示すように、電解めっき又はスパッタ法により、シリコン基板１０のシリコン酸化層１０ａの上に銅（Ｃｕ）層を形成して、キャパシタの下部電極を構成する導電層１１を形成する。
【００５２】
次いで、図１４（ｃ）に示すように、スパッタ法により、厚が例えば６００ｎｍのタンタル層１３を導電層１１上に形成する。さらに、図１４（ｄ）に示すように、タンタル層１３を陽極酸化することにより、タンタル層１３の表層部に膜厚が５０〜３００ｎｍのタンタル酸化層１３ａを形成する。
【００５３】
続いて、図１５（ａ）に示すように、下部電極を画定するためのレジスト膜１５をタンタル酸化層１３ａ上にパターニングした後に、そのレジスト膜１５をマスクにして、タンタル酸化層１３ａ、タンタル層１３及び導電層１１をドライエッチング又はウェットエッチングによってエッチングする。その後に、レジスト膜１５が除去される。これにより、図１５（ｂ）に示すように、タンタル層１３及び導電層１１により下部電極１２が構成され、その上にタンタル酸化層１３ａがパターニングされてキャパシタ用の誘電体層１４となる。このとき、多端子化されるキャパシタ素子が形成される多端子領域Ａでは下部電極１２が１つのパターンで形成され、電極分割されるキャパシタ素子が形成される電極分割領域Ｂでは３つの下部部分電極１２ａ〜１２ｃに分割されて形成される。
【００５４】
なお、上記した例では、誘電体層１４としてタンタル層１３を陽極酸化して得られるタンタル酸化層１３ａを使用しているが、ＢＳＴ（Ba,Sr）TiO3)、ＳＴＯ（SrTiO3）、ＰＺＴ（Pb(Zr,Ti)O3）、ＢＴＯ（BaTiO3）、ＡｌＯｘ（アルミナ）、ＳｉＯｘ（酸化シリコン）、ＮｂＯｘ（酸化ニオブ）、又はＴｉＯｘ（酸化チタン）などの金属酸化物層、もしくはそれらの金属酸化物のフィラーを含有する樹脂を使用してもよい。これらの誘電体層は、スパッタ法、ＭＯＣＶＤ(有機金属ＣＶＤ)法、ゾル・ゲル法などによって成膜される。
【００５５】
また、下部電極１２の材料としては、銅（Ｃｕ）やタンタル（Ｔａ）の他に、クロム（Ｃｒ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、又はニッケル（Ｎｉ）などが使用され、下部電極１２は単層金属膜であってもよいし、それらの金属材料の組み合わせからなる積層金属膜であってもよい。
【００５６】
次いで、図１５（ｃ）に示すように、下部電極用接続ビアを形成するための開口部が設けられたレジスト膜１５ａを誘電体層１４上に形成した後に、そのレジスト膜１５ａをマスクにして誘電体層１４及びタンタル層１３をエッチングする。その後に、レジスト膜１５ａが除去される。これにより、図１５（ｄ）に示すように、多端子領域Ａでは、下部電極１２の導電層１１に到達する深さの複数の開口部１４ｘが形成され、電極分割領域Ｂでは、分割された各下部部分電極１２ａ〜１２ｃの各導電層１１に到達する深さの開口部１４ｙがそれぞれ形成される。
【００５７】
次いで、図１６（ａ）に示すように、例えばセミアディティブ法により、誘電体層１４の上に上部電極１６及び上部部分電極１６ａ〜１６ｃをパターニングして形成する。多端子領域Ａでは、上部電極１６が開口部１４ｘ上に開口部が設けられた状態で下部電極１２に対応するように形成される。また、電極分割領域Ｂでは、上部部分電極１６ａ〜１６ｃが下部部分電極１２ａ〜１２ｃにそれぞれ対応して分割されると共に、開口部１４ｙ上に開口部が設けられて形成される。
【００５８】
詳しく説明すると、まず、図１５（ｄ）の構造体の上面にスパッタ法によりＣｒ層／Ｃｕ層よりなるシード層（不図示）を形成した後に、上部電極及び上部部分電極が形成される部分に開口部が設けられたレジスト膜（不図示）を形成する。続いて、シード層をめっき給電層に利用する電解めっきによってレジスト膜の開口部にＣｕなどからなる金属層パターン（不図示）を形成する。さらに、レジスト膜を除去した後に、金属層パターンをマスクにしてシード層をエッチングすることにより、上部電極１６及び上部部分電極１６ａ〜１６ｃを得る。なお、上部電極１６も下部電極１２と同様な各種の金属材料を使用することができる。
【００５９】
これにより、前に形成された開口部１４ｘ，１４ｙ（図１５（ｄ））と上部電極１６及び上部部分電極１６ａ〜１６ｃの開口部とによって、多端子領域Ａでは下部電極１２の導電層１１の接続部を露出させる複数の開口部１２ｘが形成され、電極分割領域Ｂでは複数の下部部分電極１２ａ〜１２ｃの導電層１１の接続部をそれぞれ露出させる開口部１２ｙが形成される。
【００６０】
続いて、図１６（ｂ）に示すように、開口部１２ｘ、１２ｙの底部、上部電極１６及び上部部分電極１６ａ〜１６ｃの接続部に開口部が設けられた第１絶縁層１８をパターニングする。これにより、下部電極１２及び下部部分電極１２ａ〜１２ｃの接続部をそれぞれ露出させる下部電極用接続ビアＶ１と、上部電極１６及び上部部分電極１６ａ〜１６ｃの接続部をそれぞれ露出させる上部電極用接続ビアＶ２が形成される。下部電極用接続ビアＶ１の側面は第１絶縁層１８で被覆され、後に下部電極接続ビアＶ１内に形成される配線層と上部電極１６及び上部部分電極１６ａ〜１６ｃとが電気的に絶縁される。
【００６１】
第１絶縁層１８の形成方法としては、感光性を有するエポキシ樹脂やポリイミド樹脂などからなる絶縁フィルム又は塗布層を図１６（ａ）の構造体の上面側に形成した後に、フォトリソグラフィによってパターニングする方法がある。あるいは、非感光性の絶縁フィルムや塗布層を使用する場合は、レーザやドライエッチングによりパターニングしてもよい。
【００６２】
次いで、図１６（ｃ）に示すように、前述したセミアディティブ法などにより、下部電極１２及び下部部分電極１２ａ〜１２ｃにそれぞれ接続される第１下部電極用再配線層２２と、上部電極１６及び上部部分電極１６ａ〜１６ｃに接続される第１上部電極用再配線層２６とを第１絶縁層１８上に形成する。第１下部電極用再配線層２２は、複数の下部電極用接続ビアＶ１を通して各下部電極１２及び下部部分電極１２ａ〜１２ｃに接続される共通電極として形成される。また、第１上部電極用再配線層２６は、上部電極用接続ビアＶ２を介して上部電極１６及び上部部分電極１６ａ〜１６ｃにそれぞれ個別に接続される。
【００６３】
続いて、図１７（ａ）に示すように、第１上部電極用再配線層２６及び第１下部電極用再配線層２２上にビアホール１８ｘが設けられた第２絶縁層１８ａを形成する。
【００６４】
次いで、図１７（ｂ）に示すように、セミアディティブ法などにより、第２絶縁層１８ａのビアホール１８ｘを介して、第１上部電極用再配線層２６に接続される第２上部電極用再配線層２６ａと、第１下部電極用再配線層２２に接続される第２下部電極用再配線層２２ａとを第２絶縁層１８ａ上に形成する。各上部電極１６及び上部部分電極１６ａ〜１６ｃに独立して接続された第１上部電極用再配線層２６は、それらの共通電極となる２層目の第２上部電極用再配線層２６ａに接続される。
【００６５】
また、各下部電極１２及び下部部分電極１２ａ〜１２ｃに接続されてそれらの共通電極となる第１下部電極用再配線層２２は２層目の第２下部電極用再配線層２２ａに接続される。
【００６６】
その後に、第２上部電極用再配線層２６ａ及び第２下部電極用再配線層２２ａに、上部電極用外部接続端子２８ａ及び下部電極用外部接続端子２８ｂがそれぞれ設けられる。
【００６７】
以上により、本実施形態の第３のキャパシタ部品１ｂが得られる。第３のキャパシタ部品１ｂは、多端子化されたキャパシタ素子及び電極分割されたキャパシタ素子の各下部電極及び上部電極が、共通電極となる再配線層にそれぞれ接続されて電気的に並列に接続される。
【００６８】
なお、基板上に多端子化された複数のキャパシタ素子と電極分割された複数のキャパシタ素子とを同時に形成し、それらを並列に接続する方法を説明したが、多端子型又は電極分割型のみで構成される前述した第１，第２のキャパシタ部品１，１ａであっても同様な方法で製造することができる。
【００６９】
特に、基板としてシリコンウェハを使用する場合、高度なフォトリソグラフィ技術を使用するいわゆるウェハプロセスを採用できるので、多数の微細な接続用ビア（電極端子）を形成したり、多数の微細な電極に分割したりする場合であっても、微細な再配線層によってインダクタンスの小さな並列回路を容易に形成することができる。
【００７０】
次に、本実施形態のキャパシタ部品を回路基板上に実装する方法について説明する。図１８〜図２４は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図である。なお、キャパシタ部品１ｂは図１７（ｂ）の第３のキャパシタ部品１ｂと同一であるので、外部接続端子２８ａ，２８ｂ以外の要素の符号は省略する。
図１８に示すように、まず、ガラスエポキシ樹脂などの絶縁材料よりなるコア基板４０を用意する。このコア基板４０には貫通孔４０ｘが設けられており、その貫通孔４０ｘを介して相互接続される第１配線層４２がコア基板４０の両面側に形成されている。
【００７１】
その後に、図１９に示すように、前述した本実施形態のキャパシタ部品１ｂの外部接続端子２８ａ，２８ｂを上側にして（フェイスアップ）、キャパシタ部品１ｂを接着層（不図示）によってコア基板４０上に固着する。本実施形態では、コア基板４０の両面側にキャパシタ部品１ｂが実装される。次いで、図２０に示すように、コア基板４０の両面側に樹脂フィルムをそれぞれ貼着し、真空雰囲気（又は減圧雰囲気）で１５０〜２００℃の温度で加熱しながら加圧（熱プレス）することにより、コア基板４０の両面側のキャパシタ部品１ｂをそれぞれ被覆する第１絶縁層４４を形成する。第１絶縁層４４の材料の好適な一例としては、粒径が１〜５μｍのフィラーを含有するエポキシ樹脂が使用される。そのような第１絶縁層４４は、熱膨張係数が５０ｐｐｍ／℃以下であり、キャパシタ部品１の基板１０（シリコン）の熱膨張係数（３ｐｐｍ／℃）に近似させることができるので、熱応力に基づく回路基板の反りの発生が防止される。また、第１絶縁層４４の膜厚は、例えば、キャパシタ部品１の厚みが５０μｍ程度の場合、１５０μｍ程度に設定される。
【００７２】
続いて、図２１に示すように、コア基板４０の両面側の第１絶縁層４４をキャパシタ部品１ｂの外部接続端子２８ａ，２８ｂの先端部が露出するまでそれぞれ研磨する。次いで、図２２に示すように、コア基板４０の両面側の第１絶縁層４４をレーザなどでそれぞれ加工することにより、コア基板４０の両面側の第１配線層４２に到達する深さの第１ビアホール４４ｘをそれぞれ形成する。
【００７３】
さらに、同じく図２２に示すように、コア基板４０の両面側に、セミアディティブ法などにより、キャパシタ部品１ｂの外部接続端子２８ａ，２８ｂの先端部に接続される第２配線層４２ａをそれぞれ形成する。第２配線層４２ａは、第１ビアホール４４ｘを介して第１配線層４２にも接続される。
【００７４】
次いで、図２３に示すように、コア基板４０の両面側に第２配線層４２ａ上に第２ビアホール４４ｙが設けられた第２絶縁層４４ａをそれぞれ形成する。さらに、コア基板４０の両面側の第２絶縁層４４ａ上に第２ビアホール４４ｙを介して第２配線層４２ａに接続される第３配線層４２ｂをそれぞれ形成する。その後に、図２４に示すように、コア基板４０の両面側の第３配線層４２ｂの接続部に開口部４６ｘが設けられたソルダレジスト膜４６をそれぞれ形成した後に、その開口部４６ｘ内の第３配線層４２ｂの部分にＮｉ／Ａｕめっき層を形成して接続部４８を得る。
【００７５】
以上により、本実施形態のキャパシタ部品１ｂがコア基板４０の両面側に絶縁層４４に埋設された状態で実装された回路基板２が得られる。この回路基板２の上側又は下側の接続部４８には半導体素子（チップ）５０がバンプ５０ａを介して電気的に接続される。そして、実施形態のキャパシタ部品１ｂは、回路基板２における半導体素子５０の電源ラインとグランドラインとの間に接続されてデカップリングキャパシタとして機能する。
【００７６】
一般に、回路基板の製造工程では、ウェハプロセスで使用されるような高度なフォトリソグラフィ技術を適用することは難しいので、本実施形態のような多端子化や電極分割された複数のキャパシタ素子を回路基板の製造工程で微細な再配線層によって並列接続することは困難を極める。
【００７７】
しかしながら、本実施形態では、キャパシタ部品１ｂの基板１０（シリコンウェハ）上でインピーダンスの僅かに異なる複数のキャパシタ素子を高度なフォトリソグラフィ技術による微細な再配線層によって並列接続してインダクタンスの小さい並列回路を構成することができる。従って、広い範囲の高周波域（ＧＨｚ帯）でインピーダンスの低いデカップリングキャパシタを回路基板２に容易に内蔵することができる。
【００７８】
さらには、回路基板２上ではキャパシタ部品１ｂの各キャパシタ素子の並列接続を行う必要がなく、かつ半導体素子５０の直下にキャパシタ部品１ｂが配置されることから、半導体素子５０とキャパシタ部品１ｂとは比較的簡易な配線層によって最短の配線距離で接続される。従って、回路基板２の全体のインダクタンスも低減されるようになり、高速動作する半導体素子用のデカップリングキャパシタとして十分な性能を奏するようになる。
【図面の簡単な説明】
【００７９】
【図１】図１（ａ）は本発明の実施形態の第１のキャパシタ部品を模式的に示す斜視図、図１（ｂ）は同じく図１（ａ）の平面図である。
【図２】図２は本発明の実施形態の第１のキャパシタ部品のキャパシタ素子の接続ビアの様子を示す断面図であり、図１（ｂ）のＩ−Ｉに沿った断面図に相当する。
【図３】図３は本発明の実施形態の第１のキャパシタ部品の複数のキャパシタ素子が電気的に並列に接続される様子を模式的に示す斜視図である。
【図４】図４は本発明の実施形態の第１のキャパシタ部品の複数のキャパシタ素子に接続される再配線層の形成方法を示す断面図（その１）である。
【図５】図５は本発明の実施形態の第１のキャパシタ部品の複数のキャパシタ素子に接続される再配線層の形成方法を示す断面図（その２）である。
【図６】図６（ａ）は本発明の実施形態の第２のキャパシタ部品を模式的に示す斜視図、図６（ｂ）は同じく図６（ａ）の平面図である。
【図７】図７は本発明の実施形態の第２のキャパシタ部品の複数のキャパシタ素子が電気的に並列に接続される様子を模式的に示す斜視図である。
【図８】図８は本発明の実施形態の第２のキャパシタ部品の複数のキャパシタ素子に接続される再配線層の形成方法を示す断面図（その１）であり、図６（ｂ）のＩＩ−ＩＩの鎖線に沿った切り開き断面図に相当する。
【図９】図９は本発明の実施形態の第２のキャパシタ部品の複数のキャパシタ素子に接続される再配線層の形成方法を示す断面図（その２）である。
【図１０】図１0は本発明の実施形態のキャパシタ部品のインピーダンス特性を示すものである。
【図１１】図１１は比較例のキャパシタ部品のインピーダンス特性を示すものである（その１）。
【図１２】図１２は本発明の実施形態のキャパシタ部品における各キャパシタ素子の共振周波数の設定の好適な一例を示すものである。
【図１３】図１３は比較例のキャパシタ部品のインピーダンス特性を示すものである（その２）。
【図１４】図１4（ａ）〜（ｄ）は本発明の実施形態のキャパシタ部品の製造方法を示す断面図（その１）である。
【図１５】図１５（ａ）〜（ｄ）は本発明の実施形態のキャパシタ部品の製造方法を示す断面図（その２）である。
【図１６】図１６（ａ）〜（ｃ）は本発明の実施形態のキャパシタ部品の製造方法を示す断面図（その３）である。
【図１７】図１７（ａ）及び（ｂ）は本発明の実施形態のキャパシタ部品の製造方法を示す断面図（その４）である。
【図１８】図１８は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その１）である。
【図１９】図１９は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その２）である。
【図２０】図２０は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その３）である。
【図２１】図２１は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その４）である。
【図２２】図２２は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その５）である。
【図２３】図２３は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その６）である。
【図２４】図２４は本発明の実施形態のキャパシタ部品を回路基板に実装する方法を示す断面図（その７）である。
【符号の説明】
【００８０】
１，１ａ,１ｂ…キャパシタ部品、２…回路基板、１０…基板、１０ａ…シリコン酸化層、１１…導電層、１２…下部電極、１２ａ〜１２ｄ…下部部分電極、１２ｘ、１２ｙ，１４ｘ，１４ｙ，４６ｘ…開口部、１３…タンタル層、１３ａ…タンタル酸化層、１４…誘電体層、１５，１５ａ…レジスト膜、１６…上部電極、１６ａ〜１６ｄ…下部部分電極、１８…第１絶縁層、１８ａ…第２絶縁層、２２…第１下部電極用再配線層、２２ａ…第２下部電極用再配線層、２６…第１上部電極用再配線層、２６ａ…第２上部電極用再配線層、２８ａ…上部電極用外部接続端子、２８ｂ…下部電極用外部接続端子、４０…コア基板、４０ｘ…貫通孔、４２…第１配線層、４２ａ…第２配線層、４２ｂ…第３配線層、４４…第１絶縁層、４４ａ…第２絶縁層、４４ｘ…第１ビアホール、４４ｙ…第２ビアホール、４６…ソルダレジスト膜、４８…接続部、Ｖ１…下部電極用接続ビア、Ｖ２…上部電極用接続ビア、Ｃ１，Ｃ２，Ｃ３，Ｃ１ａ，Ｃ２ａ，Ｃ３ａ…キャパシタ素子。
【図１】
2006185935.tif 000003
【図２】
2006185935.tif 000004
【図３】
2006185935.tif 000005
【図４】
2006185935.tif 000006
【図５】
2006185935.tif 000007
【図６】
2006185935.tif 000008
【図７】
2006185935.tif 000009
【図８】
2006185935.tif 000010
【図９】
2006185935.tif 000011
【図１０】
2006185935.tif 000012
【図１１】
2006185935.tif 000013
【図１２】
2006185935.tif 000014
【図１３】
2006185935.tif 000015
【図１４】
2006185935.tif 000016
【図１５】
2006185935.tif 000017
【図１６】
2006185935.tif 000018
【図１７】
2006185935.tif 000019
【図１８】
2006185935.tif 000020
【図１９】
2006185935.tif 000021
【図２０】
2006185935.tif 000022
【図２１】
2006185935.tif 000023
【図２２】
2006185935.tif 000024
【図２３】
2006185935.tif 000025
【図２４】
2006185935.tif 000026