(57)【要約】【課題】  より安定したセンス動作を行う。【解決手段】  センスアンプは、ビット線対に直接または間接に接続される第１および第２電流経路を有するカレントミラー回路２５，２７と、第１および第２電流経路に接続されて読み出すべきメモリセルを流れる電流を所定の基準電流と比較する電流比較回路３，５と、を有し、カレントミラー回路は、ゲートおよびドレインが短絡されてソース−ドレイン間に基準電流が流れる第１トランジスタ２５or２７と、ゲートが第１トランジスタのゲートと共通接続されてソース−ドレイン間に読み出すべきFBC３を通過する電流が流れる第２トランジスタ２７or２５と、を有する。活性化するワード線が変化しても常にセンスアンプ１内のカレントミラー回路のゲートとドレインが短絡されたトランジスタの電流経路にダミーセル５を接続するため、より安定なセンス動作が可能になる。【選択図】  図３
2006073055.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなるセルアレイと、
読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、
前記センスアンプは、
対になる第１および第２ビット線に直接または間接に接続される第１および第２電流経路を有するカレントミラー回路を有し、
前記カレントミラー回路は、
ゲートおよびドレインが短絡され、ソース−ドレイン間に前記基準電流が流れる第１トランジスタと、
ゲートが前記第１トランジスタのゲートと共通接続され、ソース−ドレイン間に前記読み出すべきメモリセルを通過する電流が流れる第２トランジスタと、を有することを特徴とする半導体記憶装置。
【請求項２】
ワード線により個別に選択可能で、前記メモリセルのサイズ、形状および電気特性が同一で、予め所定の値が書き込まれる基準セルを備え、
前記基準電流は、前記基準セルにより生成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルに流れる電流に比例する所定の定電流を生成する基準電流源を備え、
前記基準電流は、前記基準電流源により生成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記基準電流源は、前記メモリおよび前記センスアンプと同一の回路構成で、かつ前記センスアンプ内の素子サイズと比例関係にある素子サイズを持つ素子を用いて形成されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１および第２ビット線に対応して設けられる一対のセンスノードと、
前記一対のセンスノード間の電位差が所定値に達したときに、前記一対のセンスノードの電位をラッチするダイナミックラッチ回路と、
前記ダイナミックラッチ回路のラッチ出力を所定のタイミングで出力するとともに、前記第１および第２ビット線側に帰還させて、読み出しを行ったメモリセルに再書き込みを行う出力制御回路と、を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルのデータをセンスするセンスアンプを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
トレンチキャパシタ(trench capacitor)やスタックットキャパシタ(stacked capacitor)を有する従来の１トランジスタと１キャパシタからなるDRAMセルは微細化に伴ってその作製が困難になることが懸念されているが、それに替わり得るメモリセルとして、SOI（Silicon on Insulator）の上などに形成されたFET (Field Effect Transistor)のフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている（特許文献１，２参照）。
【０００３】
この種のFBCは、1ビットの情報を記憶する素子単位が1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)のみであるために、1ビット分の占有面積が小さく、限られたシリコン面積上に大容量の記憶素子を形成することができて、記憶容量の増大に寄与できると考えられている。
【０００４】
PD-SOI上に形成したFBCの書き込み及び読み出しの原理は、N型のMISFETを例にとると、以下のように説明できる。「１」書きの状態をボディに正孔が多い状態、逆に正孔が少ない状態を「０」と定義する。
【０００５】
FBCは、例えばSOI上に形成されたnFETからなり、ソースはGND(0V)であり、ドレインはビット線(BL)に接続され、ゲートはワード線(WL)である。FBCのボディは電気的にフローティングである。「１」を書き込むためにはトランジスタを飽和状態で動作させる。例えばワード線WLを1.5V、ビット線BLを1.5Vにバイアスする。このような状態ではインパクトイオン化によりドレイン近傍において電子・正孔対が大量に発生する。これらのうち、電子はドレイン端子に吸い込まれて行くが、正孔はポテンシャルが低いボディに蓄えられる。インパクトイオン化でホールが発生される電流と、ボディとソースとの間のpn接合のフォワード電流が釣り合った状態でボディ電圧は平衡状態に達する。大体、0.7V程度である。
【０００６】
次に、「０」データを書き込み方法を説明する。「０」を書き込むためには、ビット線BLを負の電圧に引き下げる。例えば、-1.5Vに下げる。この動作により、ボディのp領域とBLにつながったn領域が大きくフォワードにバイアスされるので、ボディに蓄えられていた正孔の多くはn領域に吐き出される。これにより正孔の数が減った状態が「０」状態である。データの読み出しは、ワード線WLを例えば1.5V、BLを例えば0.2Vに低く設定し、トランジスタを線形領域で動作させ、ボディに蓄えられている正孔の数の違いによりトランジスタの閾値電圧(Vth)が異なる効果(ボディ効果)を利用して電流差を検知して「１」と「０」を識別する。
【０００７】
読み出し時に、ビット線電圧をこの例では0.2Vと低く設定する理由は、ビット線電圧を高くして飽和状態にバイアスしてしまうと、「０」を読み出す場合にインパクトイオン化によりデータが「１」に化けてしまい、「０」を正しく検知できなくなる恐れがあるためである。
【０００８】
FBCメモリは、複数のFBCからなるセルアレイと、セルアレイ内の特定のFBCから読み出されたデータをセンスするセンスアンプとを有する。従来のFBCメモリ内のセンスアンプは、複数のビット線から1本を選択し、その選択されたビット線に対してセンスアンプを配置する構成になっている。このような構成を取ることが可能な理由は、FBCが非破壊読み出しが可能であるという前提に立っているためである。言い換えると、ワード線が選択されても、読み出しを行わないセルのデータは破壊されることがなく、再びワード線が保持レベルに戻れば、データは元のままに保持されつづけるという特徴がFBCにはあると考えられているためである。
【０００９】
しかしながら、その後のFBCの特性評価において、FBCは完全に非破壊読み出しセルとは言えないことが判明してきた。それは、チャージポンピング現象がセルの特性に影響を及ぼすことが分かってきたためである。この現象は、トランジスタのゲートを複数回ポンピングして、シリコン表面を反転状態と蓄積状態を交互に繰り返すと、シリコン表面のSiO2との界面で正孔が徐々に消滅してゆく現象である。1回の反転・蓄積の状態変化で消滅する正孔の数はSi-SiO2界面の界面準位の密度Nitに依存する。例えば、Nit=1×1010cm-2と仮定すると、セルトランジスタのW/L=0.1μm/0.1μmの場合、Si-SiO2界面の面積は1個のセル当たり1.0×1010cm2になるので、1セルあたりの界面準位は平均して1個程度あることになる。
【００１０】
FBCの「１」と「０」の間の正孔の数の差は約1000個程度であるため、約1000回WLをポンピングすると「１」データが完全に「０」データに変わってしまうことを意味する。実際には、500回程度で「１」のデータの読み出し余裕がなくなり、不良を起こす危険性が高まる。従って、FBCは破壊読み出しセル(destructive read-out cell)ではないが完全な非破壊読出しセル(non-destructive read-out cell)でもない、言わば‘準破壊’読出しセル(quasi non-destructive read-out cell)であることが判明した。
【００１１】
このようなFBCに対して、従来方式のセンスアンプ回路を適用すれば、ワード線が選択されても、データを書き戻さないため、リフレッシュの間に500回程度のワード線が立ち上がると、「１」データが「０」に変化してしまう不良を起こすことになる。従って、そのセルが読み出し/書き込みのために選択されたかどうかは別として、ワード線が活性化された「１」データセル全てに対して何らかのチャージポンピング現象に対する対策を施したセンスアンプの設計が必要になる。
【００１２】
また、従来のセンスアンプは、リフレッシュのときに同時に活性化されるセンスアンプの数が少ないため、リフレッシュのビジー率が高くなるという欠点も持っている。
【特許文献１】特開2003-68877公報
【特許文献２】特開2002-246571公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上述した問題を解決するためになされたものであり、その目的は、トランジスタの閾値のばらつきなどのデバイスの電気的特性の変動に影響されずに、より安定したセンス動作を行うことが可能なセンスアンプを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、複数のメモリセルからなるセルアレイと、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、前記センスアンプは、対になる第１および第２ビット線に直接または間接に接続される第１および第２電流経路を有するカレントミラー回路を有し、前記カレントミラー回路は、ゲートおよびドレインが短絡され、ソース−ドレイン間に前記基準電流が流れる第１トランジスタと、ゲートが前記第１トランジスタのゲートと共通接続され、ソース−ドレイン間に前記読み出すべきメモリセルを通過する電流が流れる第２トランジスタと、を有する。
【発明の効果】
【００１５】
本発明によれば、接続切替回路を設けることにより、トランジスタの閾値のばらつきなどのデバイスの電気的特性の変動に影響されずに、より安定したセンス動作を行うことができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置の内部構成を示す回路図である。図２は図１の半導体記憶装置内に設けられるセンスアンプの内部構成を示す詳細回路図である。図３は図２のセンスアンプ内部に設けられるセンスコア部の内部構成を示す詳細回路図である。
【００１８】
図１の半導体記憶装置は、略中央に列設される複数のセンスアンプ１と、これらセンスアンプ１の左右に配置されるセルアレイ２とを備えている。図１では省略しているが、本実施形態の半導体記憶装置は、カラムデコーダやロウデコーダなどの読み出し／書き込み制御回路を備えている。
【００１９】
図１に示すように、セルアレイ２は、センスアンプ１の左右にそれぞれ配置される256本のワード線と、1024本のビット線とを有する。隣接する２本のビット線が対になっている。偶数番目のワード線と各ビット線の真線（true line）との交点付近、および奇数番目のワード線と各ビット線の補線（complement line）との交点付近にはそれぞれFBC３が設けられている。このように、図１の半導体記憶装置は、Folded方式に対応したセル配置になっている。
【００２０】
センスアンプ１の左右のセルアレイ２はそれぞれ、ビット線をFBC３のソース電位に短絡するビット線イコライズトランジスタ４と、ダミーセル５とを有する。ビット線イコライズトランジスタ４は、イコライズ信号線EQLL0,EQLL1,EQLR0,EQLR1とビット線との交点付近にそれぞれ接続されている。ダミーセル５は、ダミーワード線DWLL0,DWLL1,DWLR0,DWLR1とビット線との交点付近にそれぞれ接続されている。ダミーセル５には、後述する回路により、FBC３の読み出し動作に先立って、ワード線方向に１個おきにデータ「１」と「０」が書き込まれる。
【００２１】
ビット線対のうち一方と、隣接する他のビット線対のうち一方との間には、NMOSトランジスタ６が接続されている。これらNMOSトランジスタ６のゲートには、信号AVL0,AVR0,AVL1,AVR1が供給されている。これらNMOSトランジスタ６は、「１」を記憶するダミーセル５が接続されたビット線と「０」を記憶するダミーセル５が接続されたビット線とを短絡して、中間電位を生成するために用いられる。
【００２２】
図２に示すように、センスアンプ１は、センスコア部７と、その周辺の回路部分とを有する。センスコア部７と一対にビット線との間にはそれぞれ、NMOSトランジスタからなるトランスファゲート８が接続されている。これらトランスファゲート８は、φTLとφTRにより開閉を切り替える。以下では、トランスファゲート８よりもセンスコア部７側の経路をセンスノードSN0,BSN0,SN1,BSN1と呼ぶ。
【００２３】
センスコア部７の周辺回路には、これらセンスノードとビット線とを交差接続するか否かを切り替えるトランスファゲート９が設けられている。トランスファゲート９内のNMOSトランジスタは、信号FBL0,FBL1,FBR0,FBR1により制御され、トランスファゲート９内のPMOSトランジスタは、信号BFBL0,BFBL1,BFBR0,BFBR1で制御される。
【００２４】
ビット線BLL0,BBLL0,BLR0,BBLR0には、各ビット線を負の電圧VBLLに落とすトランジスタ１０が接続されている。これらトランジスタ１０は、信号DCWL0, DCWL1によりオン・オフ制御され、ビット線BLL0,BBLL0,BLR0,BBLR0につながっているダミーセル５に「０」を書き込む制御を行う。また、隣接するビット線BLL1,BBL1,BLR1,BBLR1には、各ビット線を正の電圧ＶBLHに設定するトランジスタ１１が接続されている。これらトランジスタ１１は、信号BDCWL0, BDCWL1によりオン・オフ制御され、ビット線BLL1,BBL1,BLR1,BBLR1につながっているダミーセル５に「１」を書き込む。
【００２５】
例えば、センスアンプ１の左側のセルアレイ２中のワード線WLL0が活性化されたとする。この場合、ダミーワード線DWLL1と信号AVL1も同時に活性化される。これにより、ビット線BLL0, BLL1にFBC３がつながると同時に、ビット線BBLL0に「０」が書かれているダミーセル５がつながり、ビット線BBLL1には「１」が書かれているダミーセル５がつながる。そして、トランジスタ６がオンして、ビット線BBLL0, BBLL1がショートされる。従って、2個のダミーセル５に流れる電流は平均化されて「１」と「０」のセル電流の中間電流がビット線BBLL0, BBLL1に流れることと等価になる。これによって、センスノードSN0, SN1の電位は、センスノードBSN0, BSN1に現れる基準電位に対して、「０」セルの場合は大きくなり、「１」セルの場合は小さくなる。これらの電位差が十分大きくなった(develop)ところで、信号BSANは低レベルになり、信号SAPが高レベルになる。
【００２６】
図３に示すように、センスコア部７は、カレントミラー回路で構成される電流負荷回路２１と、一対のセンスノードSN0,BSN0に接続されるダイナミックラッチ回路２２，２３と、を有する。ダイナミックラッチ回路２２を構成する２個のNMOSトランジスタの接続ノードには信号BSANが入力され、ダイナミックラッチ回路２３を構成する２個のPMOSトランジスタの接続ノードには信号SAPが入力される。ダイナミックラッチ回路２２，２３は、一対のセンスノードSN0, BSN0またはSN1, BSN1の電位差が十分に大きくなり、信号BSANは低レベルになって、信号SAPが高レベルになったときに、ラッチ動作を行う。
【００２７】
電流負荷回路２１は、電圧VBLHとセンスノードSN0の間に直列接続されるPFET２４，２５と、電圧VBLHとビット線BSN0の間に直列接続されるPFET２６，２７と、PFET２５のゲートとセンスノードSN0の間に接続されるPFET２８と、PFET２７のゲートとセンスノードBSN0の間に接続されるPFET２９とを有する。PFET２４，２６のゲートには信号BLOADONが供給され、PFET２８のゲートには信号CMが供給され、PFET２９のゲートには信号BCMが供給される。PFET２５，２７は互いにゲートが短絡されており、カレントミラー回路を構成している。
【００２８】
電流負荷回路２１は、後述するように、その内部のカレントミラー回路内のゲート−ドレインが短絡されたPFET２５または２７を通過する電流経路に必ずダミーセル５が接続されるように、カレントミラー回路とセンスノードとの接続を切り替える。この接続の切替は、トランジスタ２８，２９により行う。以下では、カレントミラー回路を構成する２つのトランジスタ２５，２７のうち、ゲート−ドレインが短絡されたトランジスタを、カレントミラー接続されたトランジスタと呼ぶこともある。
【００２９】
データ線対DQ0,BDQ0,DQ1,BDQ1とセンスノードSN0,BSN0,SN1,SN1との間にはNFET３０，３１が接続されている。これらNFET３０，３１は、カラム選択線CSL01によりオン・オフ制御される。
【００３０】
図４は本実施形態の半導体記憶装置の動作タイミングの一例を示す図である。図１のセンスアンプ１よりも右側のセルアレイ２のワード線WLR1とダミーワード線DWLR0が活性化された場合を示している。左側のセルアレイ２は非活性のままであるため、左側のビット線イコライズ信号EQLL0,WQLL1はハイレベルのままであるが、活性化された右側のビット線イコライズ信号EQLR0,WQLR1はともにハイレベルからロウレベルに低下し、ビット線はフローティングになる。
【００３１】
また、非活性側のダミーセル５の平均化信号AVL0,AVL1はハイレベルのままである。活性側のダミーセル５の平均化信号AVR0は、ダミーセル５の選択側であり、ハイレベルを維持するが、平均化信号AVR1はロウレベルになり、セルにつながるビット線をすべて独立に分離する。
【００３２】
ビット線とセンスノード間のトランスファゲート９を制御している信号のうち、非活性側信号φTLは時刻ｔ１でロウレベルになり、対応するトランスファゲート９は遮断されるが、活性側信号φTRはハイレベルのままであり、対応するトランスファゲート９は接続状態を維持する。
【００３３】
時刻ｔ１でワード線とダミーワード線が活性化するのとほぼ同時刻に、カレントミラー回路の接続を切り替える信号CMがロウレベルになるが、信号BCMはハイレベルを維持する。この動作により、ダミーセル５が接続されるセンスノードSN0側がカレントミラー接続されるように構成される。すなわち、センスノードSN0側がカレントミラー回路内のゲート−ドレインが短絡されたトランジスタに接続される。
【００３４】
また、ほぼ同時刻ｔ１に、信号BLOADONがロウレベルになり、正の電圧VBLHからセンスノードSN0,BSN0に等しい負荷電流が流れる。このときのセンスノードSN0,BSN0での電圧変化は図５のような電圧波形図になる。
【００３５】
図５に示すように、一対のセンスノードSN0,BSN0間に十分な電位差が生成されたとき（時刻ｔ２）に、信号BSANは負の電圧VBLLになり、信号SAPは正の電圧VBLHになる。これにより、ダイナミックラッチ回路２２により、一対のセンスノードSN0,BSN0間の信号増幅が行われる。
【００３６】
それと略同時（時刻ｔ２）に、信号φTRがロウレベルになって、トランスファゲート８が遮断される。また、信号FBR1がハイレベルで、信号BFBR1がロウレベルになり、右側のセルアレイ２内のFBC３に接続されたビット線とセンスノードSN0との間のトランスファゲート９がオンする。これにより、ダイナミックラッチ回路２２で増幅された信号がFBC３側にフィードバックされて、データの再書き込みが行われる。
【００３７】
それと略同時（時刻ｔ２）に、信号DCWR0がハイレベルに、信号BDCWR0がロウレベルになり、それぞれ対応するダミービット線に接地電圧VBLLと正の電圧VBLHが供給される。これにより、ダミービット線に接続されているダミーセル５にデータ「０」と「１」がそれぞれ書き込まれる。このとき、トランスファゲート８は遮断しているため、ダミーセル５につながっているビット線とセンスノードは分離しており、ダミーセル５への書き込みはセンスノードの状態とは無関係に行える。すなわち、センスノードに読み出された信号がラッチされていて、その状態がFBC３に再書き込みされるのと略同時に、ダミーセル５への書き込みも行われる。
【００３８】
図６はワード線WLR0とダミーワード線DWLR1が活性化された場合のタイミング図である。図６では、信号AVR0,AVR1の論理と、信号FBR0,FBR1の論理と、信号BFBR0,FBFR1の論理と、信号DCWR0,DCWR1の論理と、信号BDCWR0,BDCWR1の論理が図４と入れ替わっている。
【００３９】
図４では、センスアンプ１に入力される信号CMがロウレベルで、信号BCMがハイレベルであったが、図６では、信号BCMがロウレベルで、信号CMがハイレベルになる。これら信号CM,BCMの論理の入れ替えにより、電流負荷回路２１内のカレントミラー回路とセンスノードとの接続関係が図５と逆になり、ダミーセル５が接続されているセンスノードBSN0側がカレントミラー回路内のゲート−ドレインが短絡されたPFETの電流経路に接続される。
【００４０】
以上により、ダミーセル５側から常に基準電位を生成してFBC３側に伝達することになり、トランジスタの閾値のばらつき等の影響をより受けにくくなる。
【００４１】
図７および図８は電流負荷回路２１の接続関係を等価的に表した回路図であり、図７は図６に対応する回路図（ワード線WLR0とダミーワード線DWLR1が活性化された場合）図８は図４に対応する回路図（ワード線WLR1とダミーワード線DWLR0が活性化された場合）、を示している。
【００４２】
本実施形態のセンスアンプ１は、256本のワード線WLR0〜WLR255を活性化するが、偶数番目のワード線を活性化するか、奇数番目のワード線を活性化するかによって、選択するダミーワード線が異なる。例えば、偶数番目のワード線を活性化する場合にはダミーワード線DWLR1を選択し、奇数番目のワード線を活性化する場合にはダミーワード線DWLR0を選択する必要がある。
【００４３】
本実施形態は、偶数番目のワード線を活性化する場合も、奇数番目のワード線を活性化する場合も、図７および図８に示すように、カレントミラー回路を構成する２つのトランジスタ２５，２７のうち、ゲートとドレインが短絡されたトランジスタを通過する電流経路には必ずダミーセル５が接続され、他方のトランジスタには必ずFBC３が接続される。
【００４４】
図９（ａ）は図７および図８におけるダミーセル５側の電流経路上の各トランジスタのI-V特性を示す図、図９（ｂ）はFBC３側の電流経路上の各トランジスタのI-V特性を示す図である。
【００４５】
活性側のダミーセル５は、信号AVR0により平均化が図られており、ダミーセル５の閾値はＶth1/2である。このため、図９（ａ）に示すように、PFETのゲート電圧は、Ｖrefで表される。
【００４６】
一方、FBC３はデータ「０」が記憶されているか、「１」が記憶されているかによって、I-V特性が異なるため、PFETとNFETとの接続ノードの電圧は、Ｖ0かＶ1になる。このため、FBC３に「０」が記憶されているか、「１」が記憶されているかによって、PFETとNFETとの接続ノードの電圧と基準電圧Ｖrefとの電圧差は、ΔV1かΔV0になる。
【００４７】
一方、図１０および図１１は活性化するワード線の種類によってカレントミラー回路とダミーセル５との接続関係が変化する例を示す回路図である。図１０の回路では、カレントミラー回路内のゲートとドレインが短絡されるPFET２５or２７の電流経路にダミーセル５が接続され、図１１の回路では、同PFET２５or２７の電流経路にFBC３が接続されている。
【００４８】
図１０の場合は図７および図８と同様に、ダミーセル５が接続されたセンスノード側で基準電位を生成することになるが、図１１の場合はFBC３が接続されたセンスノード側で基準電位を生成することになる。
【００４９】
図１０の場合のI-V特性は図９と同様になるが、図１１の場合のI-V特性は図１２のようになる。図１２（ａ）は電流負荷回路２１内のFBC３側の電流経路上の各トランジスタのI-V特性を示す図、図１２（ｂ）は電流負荷経路２１内のダミーセル５側の電流経路上の各トランジスタのI-V特性を示す図である。
【００５０】
図１１の回路の場合、FBC３に「０」が記憶されているか、「１」が記憶されているかによって、NFETのI-V特性が異なる。したがって、PFETとNFETの接続ノードの電圧も、VREF0かVREF1になる。
【００５１】
同様に、PFETとNFETの接続ノードの電圧は、FBC３に記憶されているデータに応じて、図１２（ｂ）に示すように、電圧V0かV1になる。この場合、信号レベルは、ΔV1＝V1−Ｖref1か、ΔV0＝Ｖref0−V0となる。いずれも、「１」が記憶されたFBC３セル側のセンスノードがダミーセル５側のセンスノードよりも低くなり、「０」が記憶されたFBC３セル側のセンスノードがダミーセル５側のセンスノードよりも高くなる。
【００５２】
図１０に示すように、活性化するワード線の種類に応じてカレントミラー回路とセンスノードとの接続関係が変化する場合でも、センスアンプ１は正常なセンス動作を行うことができるが、図７に示すようにワード線の活性化の違いにもかかわらず、ダミーセル５が接続される側のセンスノードが常にカレントミラー回路内のゲートとドレインが短絡されたPFETに接続されるようにすることで、より変化の小さい安定したセンスアンプ１を構成することができる。
【００５３】
このように、本実施形態では、活性化するワード線が変化しても常にセンスアンプ１内のカレントミラー回路のゲートとドレインが短絡されたトランジスタの電流経路にダミーセル５を接続するため、センスアンプ１内のトランジスタの閾値ばらつき等のデバイス特性の変動に影響されずに、より安定なセンスマージンを確保でき、センスアンプ１によるセンス動作の安定化が図れる。
【００５４】
（第２の実施形態）
第２の実施形態は、ダミーセル５の代わりに、基準電圧VREFを用いてFBC３をセンスするものである。
【００５５】
図１３は本発明の第２の実施形態に係る半導体記憶装置の内部構成を示す回路図である。図１４は図１３の半導体記憶装置内に設けられるセンスアンプ１周辺の詳細な回路図である。第２の実施形態のセンスアンプ１は、図３と同様の回路で構成されている。
【００５６】
図１３および図１４では、図１および図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１３の半導体記憶装置は、図１からダミーセル５とダミーワード線を省略する代わりに、ビット線に基準電圧VREFCELLを供給するためのトランジスタ３１と制御信号PASSL0,PASSL1,PASSR0,PASSR1とが設けられている。
【００５７】
第２の実施形態は、センスアンプ１の一対のセンスノードのうち、FBC３が接続されているセンスノードとは異なるセンスノードに基準電圧VREFCELLを供給する。どのセンスノードに基準電圧VREFCELLを供給するかは、制御信号PASSL0,PASSL1,PASSR0,PASSR1がゲートに供給されるトランジスタ３１により決定される。
【００５８】
図１５および図１６は第２の実施形態に係る半導体記憶装置の動作タイミング図であり、図１５はワード線WLR1が活性化された場合、図１６はワード線WLR0が活性化された場合を示している。
【００５９】
図１５の時刻t1において、ワード線WLR1が活性化され、信号CMがロウレベルになり、信号PASSR0がハイレベルになる。これにより、FBC３が接続されるセンスノードBSN0と対になるセンスノードSN0に基準電圧VREFCELLが供給されて、第１の実施形態のダミーセル５を流れる電流と等価の電流がセンスノードSN0に流れ、FBC３に記憶されていたデータがセンスされる。
【００６０】
図１７および図１８は電流負荷回路２１の接続関係を等価的に表した回路図であり、図１７は図１６に対応する回路図（ワード線WLR0が活性化された場合）、図１８は図１５に対応する回路図（ワード線WLR1が活性された場合）、の回路図を示している。
【００６１】
図１７および図１８に示すように、基準電圧VREFCELLは、電流源Ｉrefを設けるのと等価である。電流源Ｉrefには、一対のセンスノードのどれに基準電圧VREFCELLを供給するかを切替制御するトランジスタ３１が直列接続されている。
【００６２】
図１７および図１８のいずれの場合も、カレントミラー回路内のゲート−ドレインが短絡されたトランジスタ２５or２７は電流源Ｉref側に接続されている。これにより、図７および図８と同様に、より安定なセンスマージンを確保できる。
【００６３】
ここで、図１７および図１８の比較例として、ワード線WLR0, WLR1のどちらを活性化するかによって、カレントミラー回路内のゲート−ドレインが短絡されたトランジスタ側にFBC３が接続されたり、電流源Ｉrefが接続されたりする場合の特性について検討する。図１９はワード線WLR0が活性化された場合の等価回路図、図２０はワード線WLR1が活性化された場合の等価回路図である。図１９の場合、カレントミラー回路内のゲート−ドレインが短絡されたトランジスタ２５or２７が電流源側のセンスノードに接続されているのに対し、図２０の場合、同トランジスタがFBC３側のセンスノードに接続されている。
【００６４】
図２１は図１９の回路のI-V特性図、図２２は図２０の回路のI-V特性図である。図２１（ａ）および図２２（ｂ）は電流源Ｉref側の電流経路上の各トランジスタのI-V特性を示し、図２１（ｂ）および図２２（ａ）はFBC３側の電流経路上の各トランジスタのI-V特性を示している。
【００６５】
図２１の場合、FBC３に「０」と「１」のいずれが記憶されていても、電流源Ｉrefから常に一定の電流を供給することにより、特に困難なく電流負荷回路２１の設計が可能である。図１７および図１８の回路のI-V特性も、図２１と同様になる。
【００６６】
ところが、図２０の回路の場合、FBC３に「０」が記憶されているか、「１」が記憶されているかにより、カレントミラー回路の基準電圧が変化し、一方のセンスノードは基準電圧Vref0かＶref1になる。他方のセンスノード側には電流源が接続されているため、この他方のセンスノードの電圧はV0かV1になる。図２０の回路の場合、図２２に示すように、電圧V0はプラスの電圧領域に動作点を持たないため、0Vまで低下する。ところが、信号量ΔV0とΔV1はともに確保できるため、正しくセンスを行うことはできる。
【００６７】
このように、図１９および図２０のように、FBC３に記憶されているデータの種類によりカレントミラー回路と電流源Ｉrefとの接続関係が変化する場合でも、センス動作は可能であるが、図１７および図１８に示すように、カレントミラー回路と電流源との接続関係が常に同一になるようにすれば、より電圧変動が少なく、各トランジスタの閾値ばらつき等のデバイスパラメータの変動に対して、より安定なセンス動作を行うセンスアンプ１を実現できる。
【００６８】
以下、図１７および図１８に示す電流源Ｉrefの内部構成について説明する。図２３は電流源Ｉrefの内部構成の一例を示す回路図である。図２３の電流源Ｉrefは、正の電圧VBLHと接地電圧VSLとの間に直列接続されるPFET４１、PFET４２、NFET４３およびFBC４４と、同じく正の電圧VBLHと接地電圧VSLとの間に直列接続されるPFET４５、NFET４６およびNFET４７と、NFET４６との間でカレントミラー回路を構成するNFET４８と、信号BLOADONの反転信号をNFET４７のゲートに供給するインバータ５０とを有する。FBC４４は、複数並列接続されている。
【００６９】
図２３の回路は、図１７および図１８の回路と基本的な回路構成は同じであるが、素子サイズが比例関係にある。図２３において、Ｗ0〜Ｗ4はチャネル幅、Ｌ0〜Ｌ4はチャネル長を表している。図２３の各トランジスタのチャネル幅／チャネル長は互いに異なっている。FBC４４はＷ0／Ｌ0、PFET４２はＷ2×ｎ／Ｌ2、PFET４５はＷ2×n×Ｎ／Ｌ2、NFET４３はＷ3×n／Ｌ3、NFET４６はＷ4／Ｌ4、NFET４８はＷ4×Ｍ／Ｌ4、NFET４９はＷ0×n／Ｌ0である。
【００７０】
Ｗ4／Ｌ4はどのような値でもよいが、Ｗ2×ｎ×Ｎ／Ｌ2のPFETが流す電流に相当する電流を流せるだけの十分な大きさが必要である。
【００７１】
図２３のPFET４２，４５はカレントミラー回路を構成している。このカレントミラー回路内の左側の電流経路には、閾値がＶth0（「０」データの閾値電圧）とＶth1（「１」データの閾値電圧）の真ん中の値Ｖth1/2を持ち、かつ寸法がほぼ同じFBC４４がn個並列に接続されている。このような回路構成により、カレントミラー回路の左側の電流経路には、ダミーセル５n個分の電流が流れる。
【００７２】
正の電圧VBLHから接地電圧VSLに至る電流パスは、ダミーセル５n個分のFBC４４と、n個分のNMOSトランスファゲート４３と、n個分のPMOSカレントミラートランジスタ４２と、n個分のPMOSスイッチトランジスタ４１との駆動に対応している。この電流パスを流れる電流を、カレントミラー回路４２，４５でＮ倍に増幅し、その後にカレントミラー回路４６，４８でさらにＭ倍に増幅している。結果として、ダミーセル５の電流をn×Ｎ×Ｍ倍増幅することになり、基準電圧端子ＶREFCELLには、基準電流Ｉrefとしてn×Ｎ×Ｍ個分のダミーセル電流が流れることになる。
【００７３】
ここで、n×Ｎ×Ｍがセンスアンプ１の個数とすれば、これらセンスアンプ１に流れる電流が基準電圧端子VREFCELLから引き抜かれるため、n×Ｎ×Ｍ個のセンスアンプ１に必要なダミーセル５電流を供給するために正しくセンスできることになる。
【００７４】
図２４は電流源Ｉrefの第１の変形例を示す回路図である。図２４の電流源Ｉrefは、各トランジスタ４１〜４５の倍率がｎ／２である点で図２３の電流源Ｉrefと異なっている。閾値Ｖth1を持つデータ「１」のセル電流Ｉ1の(n/2)×Ｎ×Ｍ倍が基準電流として流れる。データ「０」のセル電流がほぼゼロの場合には、Ｉref＝(n/2)×Ｎ×Ｍ×Ｉ1がダミーセル５電流の合計に相当する。
【００７５】
図２５は電流源Ｉrefの第２の変形例を示す回路図である。図２５の電流源Ｉrefは、各トランジスタ４４のチャネル長ＬとチャネルＷを図２３および図２４よりも大きくしたものである。これらトランジスタのボディ電圧を調整することで、適当な基準電流Ｉrefを供給することができる。ボディ電位VCBは、チップ内部の発生回路で生成する場合と外部から印加する場合がある。
【００７６】
図２３〜図２５の電流源Ｉrefはいずれも、２つのカレントミラー回路を有するが、４対以上の偶数個のカレントミラー回路を設けても同様の効果が得られる。
【００７７】
このように、第２の実施形態では、ダミーセル５を用いずに、基準電圧VREFCELLを用いてFBC３の記憶データをセンスするが、それによる効果は多岐にわたる。代表的な効果として以下の（１）〜（５）がある。
【００７８】
（１）ダミーセル５が不要となるため、セル面積を削減できる。
【００７９】
（２）ダミーワード線が不要となるため、ロウデコーダとワード線駆動回路の回路規模を削減できる。
【００８０】
（３）ダミーセル５への書き込み動作が不要となり、半導体記憶装置の動作周波数を高速化できる。
【００８１】
（４）ダミーセル５への書き込み動作が不要となり、消費電力を削減できる。
【００８２】
（５）ダミーセル５への書き込み回路が不要となり、半導体記憶装置のサイズを縮小できる。
【００８３】
（その他の実施形態）
図３のセンスアンプ１内のダイナミックラッチ回路２２には、信号BSAN, SAPが供給されているが、その代わりに、トランジスタ５１，５２を介して電圧VBLL, VBLHを供給してもよい。この場合のセンスアンプ１周辺の回路図は図２６のようになり、センスアンプ１の内部構成は図２７のようになる。
【００８４】
図２６では、センスアンプ１に入力される信号の種類が図２と異なっており、信号BSAN, SAPの代わりに、信号SEN, VBLL, SEP, VBLHが入力されている。
【００８５】
図２７では、信号SEN,SEPによりオン・オフするトランジスタ５１，５２と、これらトランジスタに接続された電圧VBLL,VBLHとが新たに追加になった他は、図３の回路と同様である。
【００８６】
同様に、図１４の回路内のセンスアンプ１も、図２７と同様の回路にすることができ、その場合の回路図は図２８のようになる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る半導体記憶装置の内部構成を示す回路図。
【図２】図１の半導体記憶装置内に設けられるセンスアンプの内部構成を示す詳細回路図。
【図３】図２のセンスアンプ内部に設けられるセンスコア部の内部構成を示す詳細回路図。
【図４】本実施形態の半導体記憶装置の動作タイミングの一例を示す図。
【図５】ワード線およびセンスノードの電位変化を示す図。
【図６】ワード線WLR0とダミーワード線DWLR1が活性化された場合のタイミング図。
【図７】図４に対応する電流負荷回路２１の接続関係を等価的に表した回路図。
【図８】図４に対応する電流負荷回路２１の接続関係を等価的に表した回路図。
【図９】（ａ）は図７および図８におけるダミーセル５側の電流経路上の各トランジスタのI-V特性を示す図、（ｂ）はFBC３側の電流経路上の各トランジスタのI-V特性を示す図。
【図１０】カレントミラー回路内のゲートとドレインが短絡されるPFET２５or２７の電流経路にダミーセル５が接続された場合のカレントミラー回路とダミーセルとの接続関係を示す回路図。
【図１１】PFET２５or２７の電流経路にFBC３が接続された場合のカレントミラー回路とダミーセルとの接続関係を示す回路図。
【図１２】（ａ）は電流負荷回路２１内のFBC３側の電流経路上の各トランジスタのI-V特性を示す図、（ｂ）は電流負荷経路２１内のダミーセル５側の電流経路上の各トランジスタのI-V特性を示す図。
【図１３】本発明の第２の実施形態に係る半導体記憶装置の内部構成を示す回路図。
【図１４】図１３の半導体記憶装置内に設けられるセンスアンプ１周辺の詳細な回路図。
【図１５】ワード線WLR1が活性化された場合の第２の実施形態に係る半導体記憶装置の動作タイミング図。
【図１６】ワード線WLR0が活性化された場合の第２の実施形態に係る半導体記憶装置の動作タイミング図。
【図１７】図１５に対応する電流負荷回路２１の接続関係を等価的に表した回路図。
【図１８】図１６に対応する電流負荷回路２１の接続関係を等価的に表した回路図。
【図１９】ワード線WLR1が活性化された場合の等価回路図。
【図２０】ワード線WLR0が活性化された場合の等価回路図。
【図２１】図１９の回路のI-V特性図。
【図２２】図２０の回路のI-V特性図。
【図２３】電流源Ｉrefの内部構成の一例を示す回路図。
【図２４】電流源Ｉrefの第１の変形例を示す回路図。
【図２５】電流源Ｉrefの第２の変形例を示す回路図。
【図２６】トランジスタ５１，５２を介して電源電圧VBLL, VBLHを供給する場合のセンスアンプ１周辺の回路図。
【図２７】図２６に対応するセンスアンプの内部構成を示す回路図。
【図２８】図１４の変形例を示すセンスアンプの内部構成を示す回路図。
【符号の説明】
【００８８】
１  センスアンプ
２  セルアレイ
３  FBC
５  ダミーセル
７  センスコア部
２１  電流負荷回路
２２，２３  ダイナミックラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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