(57)【要約】【課題】製造時のパターンの合わせずれ等により、メモリセルの特性にばらつきが生じても、正しくデータを読み出すことが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、センスアンプ（S/A）１の両側に配置されたメモリセルアレイ２を有し、メモリセルアレイ２は、複数のワード線WL0,WL1と、ダミーワード線DWLLo,DWLLe,DWLRo,DWLReと、これらワード線およびダミーワード線に交差する方向に配置される複数のビット線BL0〜BL3と、ワード線およびビット線の交点付近に形成されるFBC３，４とを有する。読み出し対象のメモリセル４と対応するダミーセル３のビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の配置順序を揃える。これにより、読み出し対象メモリセル４とダミーセル３とで、電気特性を合わせることができ、メモリセル４のデータを正しく読み出すことができる。【選択図】図１
2006156986.tif 000002
【特許請求の範囲】
【請求項１】
２種類のしきい値電圧のいずれかを設定可能なMIS型のトランジスタを用いて構成されるメモリセルと、
前記メモリセルとサイズ、形状および電気特性が同一で、前記メモリセルに記憶されたデータを判別するのに用いられる基準セルと、
前記メモリセルのゲートに接続されるワード線と、
前記基準セルのゲートに接続される基準ワード線と、
前記メモリセルおよび前記基準セルのソースにそれぞれ接続されるソース線コンタクトと、
前記メモリセルおよび前記基準セルのドレインにそれぞれ接続されるビット線コンタクトと、を備え、
前記メモリセルに接続される前記ソース線コンタクト、前記ワード線および前記ビット線コンタクトの配置順序と、前記メモリセルに対応する前記基準セルに接続される前記ソース線コンタクト、前記基準ワード線および前記ビット線コンタクトの配置順序とは互いに等しいことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルから読み出したデータをセンスして増幅するセンスアンプと、
前記センスアンプを挟んで両側に、前記センスアンプに接続されるビット線対と、を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線対の一方のビット線側には、前記ビット線コンタクト、前記ワード線および前記ソース線コンタクトが決まった順序で繰り返し配置され、
前記ビット線対の他方のビット線側には、前記ビット線コンタクト、前記ワード線および前記ソース線コンタクトが決まった順序で繰り返し配置され、
同一のビット線上に前記メモリセルと前記基準セルとが接続されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルから読み出したデータをセンスして増幅する一対のセンスアンプと、
前記一対のセンスアンプを構成する個々のセンスアンプに対応して設けられ、前記個々のセンスアンプに交互に接続され、前記一対のセンスアンプの間に配置されるビット線対と、を備え、
前記ビット線対を構成する二本のビット線を、前記一対のセンスアンプの間で短絡しないように互いに交差させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記トランジスタは、
基板上に埋め込み絶縁膜を介して形成される半導体層と、
前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、を有することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準セルとの電位の比較により、メモリセルに記憶されたデータの論理を判別する半導体記憶装置に関する。
【背景技術】
【０００２】
キャパシタにデータを格納するDRAMセルに替わるメモリセルとして、Silicon On Insulator (SOI)などの上に形成されたトランジスタのフローティングボディ（以下、ボディ）に多数キャリアを蓄積して情報を記憶するFBCが提案されている。
【０００３】
FBCでは、"1"を書き込む場合には、トランジスタを５極管動作させてインパクトイオン化により発生したホールをボディに蓄積して、ボディの電位を高くし、トランジスタのしきい値電圧を低くする。"0"を書き込む場合には、ボディに蓄積されているホールを、ボディ−ドレイン間のPNダイオードをフォワードバイアスして放電することにより、ボディの電位を低くし、トランジスタのしきい値電圧を高くする。
【０００４】
FBCは、隣接するセルとの間で、ビット線コンタクトとソース線コンタクトを共用することで、セル面積の削減を図っている。より具体的には、列状に配置されたワード線の左側にソース線コンタクトが配置され、右側にビット線コンタクトが配置されるようなFBCと、ワード線の左側にビット線コンタクトが配置され、右側にソース線コンタクトが配置されるようなFBCとの２種類がメモリセルアレイ中に設けられる。
【０００５】
このようなFBCを設計図通りにセルを製造できれば問題ないが、実際には、リソグラフィ工程でパターンの合わせずれやショートニングが起こり、隣接するセル同士で、ゲート−ドレイン間の長さやゲート−ソース間の長さに差が生じる。メモリセルアレイ中の上述した２種類のFBCは、ソース線コンタクト、ワード線およびビット線コンタクトの配置順序が互いに異なるため、ソース線コンタクトとチャネル間の拡散層の抵抗や、ビット線コンタクト−チャネル間の拡散層の抵抗に差が生じ、Ｖg−Ｉd特性が異なってしまう。
【０００６】
このような製造時の位置ずれにより、メモリセルアレイ中に２つの異なる特性をもつFBCが混在することになる。
【０００７】
FBCのボディに書き込まれたデータを読み出すために、ダミーセルを用いる従来の半導体メモリでは、上述したサイズの違いにより、ダミーセルと読み出し対象のFBCの特性が互いに著しく異なってしまい、誤ったデータを読み出すおそれがある（特許文献１参照）。
【０００８】
また、各ワード線ごとにそれぞれダミーセルを設ける従来の半導体メモリでは、上述した製造時の合わせずれの問題は解消できるが、ビット線ごとにセンスアンプを設けなければならないため、センスアンプの数が増えて実現が困難になる。
【特許文献１】特開2003-68877公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、製造時のパターンの合わせずれ等により、メモリセルの特性にばらつきが生じても、正しくデータを読み出すことが可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、２種類のしきい値電圧のいずれかを設定可能なMIS型のトランジスタを用いて構成されるメモリセルと、前記メモリセルとサイズ、形状および電気特性が同一で、前記メモリセルに記憶されたデータを判別するのに用いられる基準セルと、前記メモリセルのゲートに接続されるワード線と、前記基準セルのゲートに接続される基準ワード線と、前記メモリセルおよび前記基準セルのソースにそれぞれ接続されるソース線コンタクトと、前記メモリセルおよび前記基準セルのドレインにそれぞれ接続されるビット線コンタクトと、を備え、前記メモリセルに接続される前記ソース線コンタクト、前記ワード線および前記ビット線コンタクトの配置順序と、前記メモリセルに対応する前記基準セルに接続される前記ソース線コンタクト、前記基準ワード線および前記ビット線コンタクトの配置順序とは互いに等しいことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、製造時のパターンの合わせずれ等により、メモリセルの特性にばらつきが生じても、メモリセルに書き込まれたデータを正しく読み出すことができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１３】
（第１の実施形態）
図１は本発明の第１の実施形態による半導体記憶装置の概略構成を示す回路図、図２は図１のレイアウトの一例を示す図である。
【００１４】
図１の半導体記憶装置は、センスアンプ（S/A）１の両側にメモリセルアレイ２が配置されたOPEN-BL方式を採用している。メモリセルアレイ２は、複数のワード線WL0,WL1,WL2,WL3と、ダミーワード線DWLLo,DWLLe,DWLRo,DWLReと、これらワード線およびダミーワード線に交差する方向に配置される複数のビット線BL0〜BL3と、ワード線およびビット線の交点付近に形成されるFBC３，４とを有する。以下では、ダミーワード線上のFBCをダミーセル３と呼び、残りのデータ書き込み用のセルをメモリセル４と呼ぶ。
【００１５】
図１の例では、センスアンプ１の左側に２本のワード線WL0,WL1と、２本のダミーワード線DWLLe,DWLLoとを配置し、センスアンプ１の右側に２本のワード線WL2,WL3と、２本のダミーワード線DWLRe,DWLRoとを配置している。
【００１６】
FBC３，４は例えば図３に示すような断面構造を有する。シリコン基板１１上に、シリコン酸化膜等の絶縁膜１２が形成され、この絶縁膜１２の上面に、シリコン基板１１と分離されたｎ拡散層１３，１４とｐ拡散層１５が形成される。ｎ拡散層１３，１４はソース領域およびドレイン領域になり、ｐ拡散層１５はチャネルボディになる。ｐ拡散層１５の上面には、ゲート絶縁膜１６を介してゲート電極１７が形成されている。FBC３，４の基板材料としては、SOI基板が用いられる。
【００１７】
図４はバックゲートを有するFBCの断面構造の一例を示す図である。図４のFBCは、バックゲート電極１８の上面に、SiO2等の絶縁膜１９を介して形成されるフローティングボディ１５を備えている。フローティングボディ１５の上には絶縁膜１６を介してゲート電極１７が配置されている。
【００１８】
図１のFBC３，４は、図３のような構造でもよいし、図４のような構造でもよい。
【００１９】
図１のFBC３，４は、図２に示すように、ビット線に接続されるビット線コンタクト２１と、ワード線に接続されるゲート２２と、接地線に接続されるソース線コンタクト２３とを有する。図１の左右方向に隣接するFBC３，４のうち一方では、ビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の順に配置されているのに対し、他方では、ソース線コンタクト２３、ゲート２２およびビット線コンタクト２１の順に配置されている。このように、左右方向に隣接するFBC３，４はソース、ゲートおよびドレインの並びが逆になっている。
【００２０】
図２はFBC３，４の理想的なレイアウト配置を示しているが、リソグラフィ工程でのマスクパターンの合わせずれ等が生じると、図５に示すように、隣接する２つのFBCで、ビット線コンタクト２１とゲート２２との距離と、ゲート２２とソース線コンタクト２３との間の距離に差異が生じてしまう。
【００２１】
そこで、本実施形態では、ダミーセル３と読み出し対象のメモリセル４とで、ビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の配置順序が必ず同じになるようにしている。具体的には、図１に示す左側２番目のワード線WL0上のメモリセル４に対しては、右側３番目のダミーワード線DWLRoを対応づける。同様に、左側１番目のワード線WL1上のメモリセル４に対しては、右側４番目のダミーワード線DWLReを対応づける。
【００２２】
同様に、右側１番目のワード線WL2上のメモリセル４に対しては、左側４番目のワード線DWLLoを対応づける。同様に、センスアンプ１の右側２番目のワード線WL3上のメモリセル４に対しては、左側３番目のダミーワード線DWLLeを対応づける。
【００２３】
このように、センスアンプ１の両側に配置されるビット線対の一方のビット線と交差する偶数番目のワード線に接続されるメモリセル４に対応するダミーセル３は、他方のビット線と交差する奇数番目のダミーワード線に接続される。また、一方のビット線と交差する奇数番目のワード線に接続されるメモリセル４に対応するダミーセルは、他方のビット線と交差する偶数番目のダミーワード線に接続される。
【００２４】
図１では、センスアンプ１の両側にそれぞれ２本のワード線と２本のダミーワード線を配置する例を示したが、ワード線とダミーワード線の数には特に制限はない。ただし、センスアンプ１の各側におけるワード線の数とダミーワード線の数はそれぞれ同一にするのが望ましい。また、異なるメモリセル４が同一のダミーセル３を共有してもよい。
【００２５】
このように、第１の実施形態では、読み出し対象のメモリセル４がビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の順に配置されている場合には、同じ順序、すなわち、ビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の順に配置されているダミーセル３を用いてデータ読み出しを行う。また、読み出し対象のメモリセル４がソース線コンタクト２３、ゲート２２およびビット線コンタクト２１の順に配置されている場合には、同じ順序、すなわちソース線コンタクト２３、ゲート２２およびビット線コンタクト２１の順に配置されているダミーセル３を用いてデータ読み出しを行う。
【００２６】
これにより、読み出し対象メモリセル４とダミーセル３とで、Vg-Id特性等の電気特性を合わせることができ、メモリセル４のデータを正しく読み出すことができる。
【００２７】
（第２の実施形態）
第２の実施形態は、FOLDED-BL方式を採用する点に特徴がある。
【００２８】
図６は本発明の第２の実施形態による半導体記憶装置の概略構成を示す回路図、図７は図６のレイアウトの一例を示す図である。
【００２９】
図６の半導体記憶装置は、両側に配置されたセンスアンプ１と、これらセンスアンプ１から内側に交互に配置される複数のビット線対３１，３２と、これらビット線対と交差する方向に配置される複数のワード線WL0〜WL3および複数のダミーワード線DWLLo,DWLLe,DWLRo,DWLReと、これらビット線およびワード線の交点付近に形成されるFBC３，４とを有する。図６のように、両側のセンスアンプ１から交互にビット線対が内側に配置される方式は、一般にFOLDED-BL方式と呼ばれる。
【００３０】
FBC４は読出対象のメモリセルであり、FBC３はメモリセル４のデータを判別するのに用いられるダミーセルである。ビット線対を構成する２本のビット線のそれぞれには、ダミーセル３とメモリセル４の両方が接続される。ダミーセル３とメモリセル４は、サイズ、形状および電気特性が同一である。
【００３１】
ビット線対の一方のビット線３１に接続されるFBC３とダミーセル４には、ビット線コンタクト２１、ワード線（ダミーワード線）およびソース線コンタクト２３が順に接続されている。他方のビット線３２に接続されるFBC３とダミーセル４には、ソース線コンタクト２３、ワード線（ダミーワード線）およびビット線コンタクト２１が順に接続されている。
【００３２】
このように、ビット線対の一方のビット線３１と他方のビット線３２で、ワード線等の並び順が異なっている。したがって、このままでは、読出対象のメモリセル４とダミーセル３とのワード線等の並びを一致させることができない。
【００３３】
そこで、図６では、ビット線対を構成する２本のビット線３１，３２を途中で交差させている。ビット線対３１，３２は、少なくとも一方のビット線をコンタクトを介して上層または下層の配線層に接続し、両ビット線が短絡しないように交差される。
【００３４】
ビット線対３１，３２を交差させることにより、第１の実施形態と同様に、ダミーセル３と読み出し対象のメモリセル４とで、ソース線コンタクト、ワード線およびビット線の並び順序を揃えることができる。
【００３５】
図６では、ワード線WL0上のメモリセル４を読み出す場合には、ダミーワード線DWLRe上のダミーセル３を用いる。また、ワード線WL1のメモリセル４を読み出す場合には、ダミーワード線DWLRo上のダミーセル３を用いる。これらワード線WL0，WL1とダミーワード線DWLRo，DWLReに接続されるメモリセル４とダミーセル３には、ビット線コンタクト、ワード線（基準ワード線）およびソース線コンタクトが順に接続されている。
【００３６】
また、ワード線WL2のメモリセル４を読み出す場合には、ダミーワード線DWLLe上のダミーセル３を用いる。また、ワード線WL3のメモリセル４を読み出す場合には、ダミーワード線DWLLo上のダミーセル３を用いる。これらワード線WL2，WL3とダミーワード線DWLLo，DWLLeに接続されるメモリセル４とダミーセル３には、ソース線コンタクト、ワード線（基準ワード線）およびワード線コンタクトが順に接続されている。
【００３７】
このように、ビット線３１については、交差位置を基準として、一方の側の奇数番目のワード線に接続されるメモリセル４は、他方の側の奇数番目の基準ワード線に接続される基準セル３に対応付けられる。また、一方の側の偶数番目のワード線に接続されるメモリセル４は、他方の側の偶数番目の基準ワード線に接続される基準セル３に対応づけられる。
【００３８】
図６では、ビット線３１，３２の交差位置の両側にそれぞれ２本のワード線を配置しているが、ワード線とダミーワード線の数には特に制限はない。ただし、交差位置の両側で、ワード線の数とダミーワード線の数を一致させるのが望ましい。
【００３９】
ただし、ワード線の数とダミーワード線の数を一致させる必要はない。異なるワード線に接続されたメモリセルが同じダミーセルを共有してもよい。
【００４０】
このように、第２の実施形態では、FOLDED-BL方式の半導体記憶装置におけるビット線対３１，３２を途中で交差させて、ダミーセル３と読み出し対象メモリセル４の向きを揃えるようにしたため、製造工程で合わせずれ等が生じても、読み出し対象メモリセル４のデータを正しく読み出すことができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態による半導体記憶装置の概略構成を示す回路図。
【図２】図１のレイアウトの一例を示す図。
【図３】FBCの断面構造を示す断面図。
【図４】バックゲートを有するFBCの断面構造の一例を示す図。
【図５】パターンの合わせずれが起きた例を示すレイアウト図。
【図６】本発明の第２の実施形態による半導体記憶装置の概略構成を示す回路図。
【図７】図６のレイアウトの一例を示す図。
【符号の説明】
【００４２】
１  センスアンプ
２  メモリセルアレイ
３，４  FBC
２１  ビット線コンタクト
２２  ゲート
２３  ソース線コンタクト
３１，３２  ビット線対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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