(57)【要約】【課題】  高誘電体膜上にシリコン含有の電極を有し、長期信頼性の優れたＭＩＳＦＥＴ、ＭＩＳキャパシタで成る高性能な半導体装置の製造を可能にする。【解決手段】  半導体基板上に高誘電体膜を形成する工程、この高誘電体膜に対して酸化性雰囲気中の第１の熱処理（第１のＰＤＡ）を施す工程、第１のＰＤＡ後に、前記高誘電体膜表面に窒化シリコン層を形成する工程、前記窒化シリコン層により被覆された高誘電体膜および窒化シリコン層に対して第２の熱処理（第２のＰＤＡ）を施す工程、窒化シリコン層上にシリコン含有の半導体膜もしくは導電体膜を形成する工程、を通して高誘電体ゲート絶縁膜およびゲート電極等を形成することで、長期信頼性の優れた高性能のＭＩＳＦＥＴ等が実現できる。【選択図】  図４
2006140374.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に高誘電体膜を形成する工程と、
前記高誘電体膜に対して酸化性雰囲気中の第１の熱処理を施す工程と、
前記第１の熱処理後に、前記高誘電体膜表面に窒化シリコン層を形成する工程と、
前記窒化シリコン層により被覆された前記高誘電体膜および前記窒化シリコン層に対して第２の熱処理を施す工程と、
前記窒化シリコン層上にシリコン含有の半導体膜もしくは導電体膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の熱処理および第２の熱処理は、希釈酸素ガスの雰囲気中で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記高誘電体膜がハフニウム（Ｈｆ）と酸素（Ｏ）の化学結合を有した絶縁膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記高誘電体膜がＨｆＡｌ１−ｙＳｉｙＯｘの化学式（ｘ、ｙは、０＜ｘ、０≦ｙ≦１を満たす実数）で表される高誘電体膜材料で成ることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記窒化シリコン層は原子層気相成長法により形成することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記高誘電体膜および窒化シリコン層は、ＭＩＳＦＥＴのゲート絶縁膜あるいはＭＩＳキャパシタの容量絶縁膜を構成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、詳しくは、高誘電体膜を有するＭＩＳＦＥＴ又はＭＩＳキャパシタの製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を構成するＭＩＳＦＥＴの微細化、高集積化が精力的に進められており、設計基準６５ｎｍノードから４５ｎｍノードに向けての技術開発が精力的に進められている。そして、ＭＩＳＦＥＴの駆動電流確保の観点からゲート絶縁膜の薄膜化が求められ、ゲート絶縁膜としてこれまで広く用いられてきた二酸化シリコン（ＳｉＯ２）膜あるいは酸窒化シリコン膜は、その膜厚を２ｎｍ以下にすることが必要となっている。しかし、このような極薄の絶縁膜を用いた場合、半導体基板とゲート電極（あるいはキャパシタ電極）とにより挟まれて成るゲート絶縁膜（あるいは容量絶縁膜）に流れるリーク電流はトンネル電流となって増加し、ＭＩＳＦＥＴの場合には、そのソース／ドレイン電流に対して無視できない値となり、ＭＩＳＦＥＴの高性能化と低消費電力化の両立が難しくなり、ＭＩＳキャパシタの場合には、電荷を蓄積する本来の動作が困難になるという問題が生じる。
【０００３】
そこで、上記極薄の絶縁膜、特にＭＩＳＦＥＴのゲート絶縁膜のリーク電流を低減させるために、例えばＳｉＯ２膜に比べて誘電率の大きな絶縁膜（以下、高誘電体膜と呼称する）を上記ゲート絶縁膜に用いる方法が種々に検討されている。この高誘電体膜の材料すなわち高誘電体膜材料としては、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）といった金属酸化物やハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）といった金属シリケート、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）といった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物、等が挙げられる。なかでも、ハフニウム（Ｈｆ）を構成元素に含むＨｆＯ２、ＨｆＡｌ１−ｙＳｉｙＯｘ（ここで、ｙ＝１の場合がＨｆＳｉＯｘとなり、ｙ＝０の場合がＨｆＡｌＯｘになる）及びこれらの窒化物（以下、Ｈｆ系高誘電体膜材料と呼称する）は、熱的安定性が比較的良好であるため、従来のＬＳＩ製造プロセスへの導入が比較的容易であると考えられている。上記の高誘電体膜材料から成る高誘電体（薄）膜は比誘電率が１０以上になり、ＳｉＯ２膜の比誘電率３．９に比べて大きい。このため、実効的なゲート絶縁膜の膜厚（ＳｉＯ２膜への電気的換算膜厚：ＥＯＴ（Equivalent Oxide Thickness））を小さい値に保ちつつ物理的膜厚を大きくできる。そして、上述したトンネル電流によるゲート漏れ電流を抑制することができる。
【０００４】
しかし、上記高誘電体膜をＭＩＳＦＥＴあるいはＭＩＳキャパシタに適用する場合には、上記高誘電体膜の絶縁性、半導体基板たとえばシリコン基板と高誘電体膜の界面の電気的な安定性、更には高誘電体膜とゲート電極あるいはキャパシタ電極との界面の安定性、等を向上させることが必須である。
そこで、例えば、上記高誘電体膜はシリコン基板の熱酸化により形成したＳｉＯ２膜に比べて膜中の不純物あるいは欠陥が多いため、それ等を低減させるべくその成膜後に適宜な熱処理（以下、ＰＤＡ；Post Deposition Annealingという）が施される（例えば、非特許文献１参照）。また、上記シリコン基板と高誘電体膜の界面には界面準位が非常に多くなり電荷の表面移動度が低下する。それを防止するために、通常では、シリコン基板と高誘電体膜との間に、例えば１ｎｍ以下の極薄の酸化シリコン膜あるいは酸窒化シリコン膜が界面層として介挿される。そして、上記ゲート電極あるいはキャパシタ電極を構成する例えばシリコンを含む半導体膜あるいは導電体膜と、例えば上記Ｈｆ系高誘電体膜材料から成る高誘電体膜との固相反応あるいは化学反応により起ってくる、高誘電体膜中の（負）電荷生成あるいはＳｉＯ生成を防止するために、高誘電体膜表面に極薄の窒化シリコン層（以下、キャップ層ともいう）を形成することがなされる（例えば、非特許文献２参照）。
【非特許文献１】Extended Abstract International Workshop on Gate Insulator,2003,p.150
【非特許文献２】2004 Symposium on VLSI Technology Digest of Technical Papers,p.210
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記高誘電体膜表面に形成するキャップ層（極薄の窒化シリコン層）は、特にゲート電極あるいはキャパシタ電極がシリコン（Ｓｉ）電極で成る場合、すなわち、単一ポリシリコン構造、高融点金属とのポリサイド構造あるいはサリサイド構造、そしてポリメタル構造のように高誘電体膜の表面側にシリコン層が形成されるＳｉゲート電極あるいはＳｉキャパシタ電極の場合には、上述したように高誘電体膜とＳｉ電極間の反応を効果的に抑制させる機能を有する。更に、このキャップ層は、Ｓｉゲート電極／高誘電体膜ゲート絶縁膜のゲート・スタック構造のＭＩＳＦＥＴにおいて生じるフェルミ・レベル・ピニング現象を低減させる機能を有するものである。これによりｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの閾値の電圧制御が、ＳｉＯ２膜をゲート絶縁膜とした従来のＭＩＳＦＥＴと同様に非常に容易になる。なお、ＳｉＯ２膜をゲート絶縁膜としたＭＩＳＦＥＴでは上記フェルミ・レベル・ピニング現象は生じることではない。このような機能を有するキャップ層は、高誘電体ゲート絶縁膜あるいは高誘電体容量絶縁膜の形成にとって必須なものになってきている。ここで、高誘電体ゲート絶縁膜、高誘電体容量絶縁膜とは、それぞれ、高誘電体膜を含んで構成されるゲート絶縁膜、容量絶縁膜のことである。
【０００６】
しかし、上記キャップ層を形成した高誘電体ゲート絶縁膜を有するＭＩＳＦＥＴでは、その長期信頼性における不良モードであるＰＢＴＩ（Positive Bias Temperature Instability）に問題の生じることが判ってきた。この不良モードは、特にｎチャネル型ＭＩＳＦＥＴの長期信頼性において致命的となり、同様に、これまで数多く報告されているｐチャネル型ＭＩＳＦＥＴの場合のＮＢＴＩ（Negative Bias Temperature Instability）の不良モードと共に解決すべき大きな問題となってきている。そして、長期信頼性に優れた相補型ＭＩＳＦＥＴを有する高性能の半導体装置の製造方法の開発が強く望まれている。
【０００７】
本発明は、上述の事情に鑑みてなされたもので、例えばＨｆ系高誘電体膜上にシリコン含有の半導体膜あるいは導電体膜から成る電極を有するＭＩＳＦＥＴあるいはＭＩＳキャパシタにおいて、高性能で長期信頼性に優れた高誘電体ゲート絶縁膜あるいは高誘電体容量絶縁膜を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、高誘電体膜を備えた半導体装置の製造方法にかかる発明は、半導体基板上に高誘電体膜を形成する工程と、前記高誘電体膜に対して酸化性雰囲気中の第１の熱処理を施す工程と、前記第１の熱処理後に、前記高誘電体膜表面に窒化シリコン層を形成する工程と、前記窒化シリコン層により被覆された前記高誘電体膜および前記窒化シリコン層に対して第２の熱処理を施す工程と、前記窒化シリコン層上にシリコン含有の半導体膜もしくは導電体膜を形成する工程と、を有する構成になっている。
【０００９】
上記発明において、前記第１の熱処理および第２の熱処理は、希釈酸素ガスの雰囲気中で行うとよい。
【００１０】
また、上記発明は、前記高誘電体膜がハフニウム（Ｈｆ）と酸素（Ｏ）の化学結合を有した絶縁膜であると好ましく、更には、前記高誘電体膜がＨｆＡｌ１−ｙＳｉｙＯｘの化学式（ｘ、ｙは、０＜ｘ、０≦ｙ≦１を満たす実数）で表される高誘電体膜材料で成る場合に好適である。
【００１１】
そして、上記発明において、前記窒化シリコン層は原子層気相成長法により形成すると好適となる。また、前記高誘電体膜および窒化シリコン層はＭＩＳＦＥＴのゲート絶縁膜あるいはＭＩＳキャパシタの容量絶縁膜を構成する。
【発明の効果】
【００１２】
本発明の構成によれば、Ｈｆ系高誘電体膜上にシリコン含有の半導体膜もしくは導電体膜から成る電極を有するＭＩＳＦＥＴあるいはＭＩＳキャパシタにおいて、その長期信頼性が向上し、高性能の半導体装置が再現性よくしかも安価に製造できる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して本発明の好適な実施形態について詳細に説明する。図１乃至図３は、本発明の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図であり、半導体装置を構成するＨｆ系高誘電体膜材料をゲート絶縁膜とするＭＩＳＦＥＴの製造方法について示す。ここで、ＭＩＳＦＥＴはｎチャネル型とｐチャネル型の相補型ＭＩＳＦＥＴである。
【００１４】
半導体基板として例えばｎ導電型のシリコン基板１１を用意し、各素子領域間を分離するための素子分離領域１２をＳＴＩ（Shallow Trench Isolation）で形成する。その後、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する素子活性領域に、それぞれｐ導電型不純物のイオン注入およびｎ導電型不純物のイオン注入を行い、アニール処理を施してｐウェル層１３およびｎウェル層１４を形成する。引続いて、希弗酸等の化学薬液によるシリコン基板１１表面の自然酸化膜の除去および洗浄等の前処理を行った後、公知の熱酸化、熱酸窒化あるいはプラズマ酸窒化等により、例えば０．５ｎｍ〜１ｎｍ程度の膜厚のＳｉＯ２膜あるいは酸窒化膜（ＳｉＯＮ膜）等の界面層１５を形成する（図１（ａ））。
【００１５】
上記界面層１５の形成において、希釈酸素の雰囲気での熱酸化あるいは低温（例えば、３００℃温度）でのプラズマ酸化を行い、膜厚が１ｎｍ以下のＳｉＯ２膜を形成した後に、その表面層をプラズマ窒化法により窒化し、界面層１５の表面をいわゆる窒素含有層に改質するようにしてもよい。このプラズマ窒化法では、原料ガスであるＮ２ガスのμ波プラズマ、ＥＣＲ（Electron Cyclotron  Resonance）プラズマ、ＩＣＰ（Inductively Coupled Plasma）、（マグネトロン型）ＲＦプラズマまたはヘリコン波プラズマのようなプラズマ励起により窒素の活性種を生成し、この活性種を上記ＳｉＯ２膜の表面に曝露させる。上記活性種には窒素原子イオン、分子イオンあるいは中性の窒素ラジカル等が含まれるが、ここで、活性種に窒素の中性ラジカルのみを取り出して窒素含有層を形成すると好適である。この窒素ラジカルは、例えば、リモートプラズマあるいはμ波ダウンストリーム型のプラズマ装置により容易に生成できる。
【００１６】
次に、高誘電体膜１６として、膜厚が２ｎｍ〜３ｎｍ程度になるＨｆＡｌ１−ｙＳｉｙＯｘあるいはＨｆＯ２の薄膜を形成する。高誘電体膜１６には上記の高誘電体膜材料の薄膜の他、これらの膜を窒化処理した膜を用いることも可能である。上記の高誘電体膜１６の成膜には原子層気相成長（ＡＬＤ；Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いると良い。例えば、ＨｆＡｌ１−ｙＳｉｙＯｘ（ｘ、ｙは、０＜ｘ、０≦ｙ≦１を満たす実数）を高誘電体膜１５の薄膜材料に用い、上記ＡＬＤ法を用いる場合には、基板温度が３００℃、成膜の原料ソース（プリカーサ）として四塩化ハフニウム（ＨｆＣｌ４）、ジクロルシラン（ＤＣＳ；ＳｉＨ２Ｃｌ２）あるいはテトラクロロシラン（ＳｉＣｌ４）、トリメチルアルミニウム（ＴＭＡ）等を用い、水蒸気（Ｈ２Ｏ）またはオゾン（Ｏ３）を酸化剤として上記薄膜を形成する（図１（ｂ））。
【００１７】
次に、上記高誘電体膜１６に対して、以下のような第１のＰＤＡ（Post Deposition Annealing）を施す。すなわち、不活性ガスである希ガスあるいは窒素ガスにより酸素ガスを５０ｐｐｍ〜５ｖｏｌ．％の範囲で希釈し、この希釈酸素ガス１７を高誘電体膜１６表面に曝してランプ式急速昇降温アニール（ＲＴＡ）処理を数秒間行う。ここで、窒素ガスにより酸素を０．２ｖｏｌ．％に希釈した希釈酸素ガス１７中、９００℃温度のＲＴＡが好適であり、上記条件において例えば１秒間程度のＰＤＡが良い（図１（ｃ））。上記第１のＰＤＡは酸化剤であるＮＯ２、ＮＯガスの雰囲気中で行ってもよい。
【００１８】
このＰＤＡにより、高誘電体膜１６中の炭素あるいは水素等の不純物の除去、高誘電体膜１６中の酸素欠損による薄膜欠陥の修復等がなされてその絶縁性が向上する。そして、後述するが、このＰＤＡを施した高誘電体膜１６を高誘電体ゲート絶縁膜にしたＭＩＳＦＥＴのＰＢＴＩおよびＮＢＴＩが大きく改善されるようになる。
【００１９】
このようにした後に、上記高誘電体膜１６表面に極薄の窒化シリコン層であるキャップ層１８を形成する（図１（ｄ））。ここで、このキャップ層１８の成膜にはＡＬＤ法を用い、キャップ層１８の膜厚は１ｎｍ以下（ＥＯＴで約０．５ｎｍ以下）にすると良い。上記ＡＬＤ法を用いる場合には、基板温度が５５０℃程度、成膜の原料ソースとして水素量の少ないジクロルシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）あるいはヘキサクロロジシラン（ＨＣＤ；Ｓｉ2Ｃｌ6）、そしてアンモニア（ＮＨ３）、アンモニアラジカルあるいはヒドラジン（Ｎ２Ｈ４）を用いる。あるいは上記プラズマ窒化で説明した窒素ラジカルを用いても良い。
【００２０】
上記キャップ層の形成において、その膜厚は０．４ｎｍ〜０．８ｎｍが好適である。キャップ層の膜厚が０．４ｎｍ未満になると、シリコンを含んで成るＳｉゲート電極あるいはＳｉキャパシタ電極との界面反応の阻止材としての機能が低下し、膜厚が０．８ｎｍを超えると、ｐチャネル型ＭＩＳＦＥＴの不良ノードであるＮＢＴＩが大きくなるからである。
【００２１】
次に、上記キャップ層１８および高誘電体膜１６に対して第２のＰＤＡを施す。例えば、不活性ガスにより酸素ガスを５０ｐｐｍ〜５ｖｏｌ．％の範囲で希釈し、その希釈酸素ガス１９をキャップ層１８表面に曝しＲＴＡを数秒間行う。この場合も、第１のＰＤＡと同様に、窒素ガスにより酸素を０．２ｖｏｌ．％に希釈した希釈酸素ガス１７中、９００℃温度のＲＴＡが好適である。そこで、上記条件において例えば１秒間のＰＤＡを行うと良い（図２（ａ））。上記第２のＰＤＡは酸化剤であるＮＯ２、ＮＯガスの雰囲気中で行ってもよい。あるいは、水素を含有しない不活性ガス（窒素ガス、希ガス）の雰囲気中で行ってもよい。ここで、第２のＰＤＡは、キャップ層１８が全て酸化されないような条件で行うのが好ましい。キャップ層１８が全て酸化されると、その下層の界面層１５の膜厚が増加するようになり、高誘電体ゲート絶縁膜のＥＯＴが大きくなるからである。
【００２２】
この第２のＰＤＡにより、キャップ層１８および高誘電体膜１６中の水素あるいは塩素等の不純物が効率的に除去され、後述するが、この第２のＰＤＡを施した高誘電体膜１６を高誘電体ゲート絶縁膜にしたＭＩＳＦＥＴのＰＢＴＩが最も大きく改善されるようになる。そして、ｎチャネル型ＭＩＳＦＥＴの長期信頼性が大幅に向上する。
【００２３】
以後は、通常の製造方法によりスタック構造のゲート電極およびソース／ドレイン領域を形成する。以下の説明では、上記ゲート電極およびソース／ドレイン領域をサリサイド構造に形成する場合について示す。
キャップ層１８表面にシリコン膜２０を堆積させる。このシリコン成膜には、熱ＣＶＤ法である減圧式ＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法を用い、その反応ガスとしてモノシラン（ＳｉＨ４）ガスあるいはその窒素希釈ガスを用いる。そして、例えば、成膜温度が５５０℃〜６００℃、成膜圧力が２Ｐａ程度の条件で成膜し、膜厚が例えば１５０ｎｍ程度の多結晶シリコン膜あるいは無定形シリコン膜を形成する（図２（ｂ））。ここで、シリコン膜２０の成膜では、熱触媒分解式ＣＶＤ（Ｃａｔ−ＣＶＤ）やプラズマＣＶＤ等の成膜方法を用いることもできる。
【００２４】
このシリコン膜２０の成膜において、高誘電体膜１６は窒化シリコンから成るキャップ層１８により保護されているために、上述したように高誘電体膜１６の膜質の変質、劣化あるいは長期信頼性低下が生じることはない。
通常では、上記モノシランガス、あるいはジシランガスのようなシリコン（Ｓｉ）化合物ガスを原料ガスとしたＣＶＤ法によるシリコン膜の成膜においては、中間生成物であるＳｉＨ２等がその被成膜表面で熱分解し、中間生成物であるＳｉ活性種の解離吸着と水素の発生が起る。ここで、被成膜表面が高誘電体膜の場合には、特に上記膜上にシリコン膜が成長を始める初期段階において、上記シリコン成膜において高誘電体膜表面で活性状態になったＳｉ活性種等の中間生成物あるいはこの発生した水素が高誘電体膜表面を還元したその内部に多量に侵入するようになる。そして、このような多量の水素が上述したＰＢＴＩの不良モードを増大させるようになる。また、その表面で活性な状態になった上記解離吸着のＳｉが膜中の酸素と反応し、上記膜よりも比誘電率の小さいＳｉＯｘを含む低誘電率層を形成したりする。
しかし、上記キャップ層１８が高誘電体膜１６表面を予め保護しているために、上記水素の侵入および低誘電率層の形成は大きく抑制されるようになる。
【００２５】
上述したようなシリコン膜の成膜方法により、キャップ層１８上にシリコン膜２０を成膜し、次いで、例えばイオン注入および熱処理（８５０℃程度）で、シリコン膜２０に導電型不純物を導入後、公知のフォトリソグラフィ技術およびエッチング技術を用いて、上記シリコン膜２０で成るゲートシリコン層２１をパターニング形成する。その後、ｐウェル層１３表面にｎ導電型不純物イオンを注入し熱処理を施してｎ型エクステンション領域２２を形成し、同様にして、ｎウェル層１４表面にｐ導電型不純物イオンを注入し熱処理を施してｎ型エクステンション領域２３を形成する（図２（ｃ））。
【００２６】
次に、例えば膜厚が１００ｎｍ程度の酸化シリコン膜を公知のＣＶＤ技術を用い成膜後、公知のエッチバックの方法を用いて、上記ゲートシリコン層２１の側壁部に絶縁膜から成る側壁絶縁膜２４を形成する。同時に、このエッチバックにより、キャップ層１８、高誘電体膜１８あるいは界面層１６の一部が側壁絶縁膜２４に対して自己整合的にエッチング除去され、ゲートシリコン層２１下にキャップ層１８、高誘電体膜１８および界面層１６から成る高誘電体ゲート絶縁膜２５が形成される。
引き続いて、公知のイオン注入技術を用いてｐウェル層１３表面にｎ導電型不純物を導入後、活性化のための熱処理（例えば、８５０〜９００℃）を施すことでｎ型ソ−ス・ドレイン拡散層２６を形成する。同様に、公知のイオン注入技術を用いてｎウェル層１４表面にｐ導電型不純物を導入後、活性化のための熱処理（８５０℃程度）を施すことでｐ型ソ−ス・ドレイン拡散層２７を形成する（図３（ａ））。
【００２７】
この後、サリサイド技術といわれる公知の自己整合シリサイド形成技術を用いて、シリサイド層２８をゲートシリコン層２１上、ｎ型ソース・ドレイン拡散層２６上およびｎ型ソース・ドレイン拡散層２６上に形成する。このサリサイド形成は、例えば、希弗酸等による所定の前洗浄を実施後、ニッケル（Ｎｉ）と窒化チタン（ＴｉＮ）をそれぞれ約１０ｎｍ堆積し、５００℃程度の熱処理を約３０秒施した後、未反応金属を除去洗浄することで行う（図３（ｂ））。
【００２８】
このようにして、界面層１５、高誘電体膜１６およびキャップ層１８から成る高誘電体ゲート絶縁膜２５、ゲートシリコン層２１およびシリサイド層２８から成るゲート電極２９、ｎ型ソ−ス・ドレイン拡散層２６およびシリサイド層２８から成るソ−ス・ドレイン領域を有するｎチャネル型ＭＩＳＦＥＴ、同様に、界面層１５、高誘電体膜１６およびキャップ層１８から成る高誘電体ゲート絶縁膜２５、ゲートシリコン層２１およびシリサイド層２８から成るゲート電極２９、ｐ型ソ−ス・ドレイン拡散層２７およびシリサイド層２８から成るソ−ス・ドレイン領域を有するｐチャネル型ＭＩＳＦＥＴが形成され、これらの相補型ＭＩＳＦＥＴが形成される。
【００２９】
次に、このようにして形成したＭＩＳＦＥＴの長期信頼性について、図４を参照して説明する。図４は、ＰＢＴＩの評価の結果であり、縦軸にＭＩＳＦＥＴの寿命を示し、横軸に加速試験のためにゲートに印加するストレスゲート電圧を示している。ここで、加速試験条件は標準の条件であり、ＭＩＳＦＥＴを温度１２５℃で保管し、そのソース、ドレインおよびウェル層の電位を接地電位に固定し、ゲート電位を上記ストレスゲート電圧に固定して、ＭＩＳＦＥＴの閾値のシフト量が３０ｍＶ変動する時間を外挿法で求め、上記ストレスゲート電圧でのＭＩＳＦＥＴのトランジスタ寿命とした。
【００３０】
図４において、○印は、図１（ｃ）で説明したところの第１のＰＤＡを高誘電体膜１６に施すと共に、更に、図２（ａ）で説明したところの第２のＰＤＡをキャップ層１８および高誘電体膜１６に施した場合の結果であり、▲印は、上記第１のＰＤＡを高誘電体膜１６に施さなかった場合の結果であり、◆印は、上記第１のＰＤＡのみを高誘電体膜１６に施した場合の結果である。この図から明らかなように、ＭＩＳＦＥＴの寿命は、第１のＰＤＡと第２のＰＤＡを行う場合が最も長くなる。そして、第１のＰＤＡを行わないとその寿命が最も短くなる。このようなＰＤＡの効果は、ＮＢＴＩの場合にも同様な傾向として出ている。
【００３１】
ＭＩＳＦＥＴの長期信頼性において、ＰＢＴＩはゲート絶縁膜中の水素に大きく影響される。上記第１のＰＤＡは高誘電体膜１６中の水素量を低減させる効果を有するといえる。そして、第２のＰＤＡは、キャップ層１８中の水素量そして高誘電体ゲート絶縁膜２５中の水素量を低減させる効果を有する。上記ＮＢＴＩはＮ−Ｈ結合物質に大きく影響されることから、上記ＰＤＡの水素低減効果が同様に働いたものと思われる。また、キャップ層１８をＡＬＤ法で形成すると、他のＣＶＤ法で窒化シリコン膜を成膜する場合よりも膜中の水素量が低減する。このために、このＡＬＤ法により成膜した窒化シリコン層のキャップ層１８も、本発明の長期信頼性を有するＭＩＳＦＥＴの形成に有効に作用している。
【００３２】
上記の加速試験の結果から、例えば６５ｎｍノードレベルのＭＩＳＦＥＴの実際の動作電圧を１Ｖ程度と想定し、図４においてストレス電圧を１Ｖまで外挿して実際のＭＩＳＦＥＴ寿命を求めると、▲印の場合は１０年（約３．１５×１０８秒）の寿命が達成できないが、本発明を用いた第１のＰＤＡおよび第２のＰＤＡを適用した上記○印および◆印の場合は１０年を充分に達成できることが明らかである。
【００３３】
上記の実施の形態では、半導体装置を構成するＭＩＳＦＥＴにおける、Ｓｉゲート電極／高誘電体ゲート絶縁膜の構造の場合について種々に説明しているが、Ｓｉキャパシタ電極／高誘電体膜材料の構造を有するＭＩＳキャパシタにおいても、全く同様にして形成することができる。このようにして、単位面積当たりの容量値が非常に高くしかも長期信頼性に優れたキャパシタを半導体装置に用いることができる。例えば、その詳細構造の説明は省略するが、いわゆる１トランジスタ、１キャパシタ構成のＤＲＡＭのメモリセルのキャパシタに効果的に適用することが可能になる。また、アナログ回路を搭載する半導体装置に必要な大容量のキャパシタを形成する場合にも効果的に適用できるようになる。
【００３４】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を限定するものでない。当業者においては、上記実施の形態に様々な変形・変更を施せることや、上記と同様の効果を達成するために様々な構成を採用できることが理解されよう。また、様々な技術分野の当業者において、本発明が上記実施の形態以外の用途における他の課題や適合性に対する解法を示唆していることがわかるであろう。開示目的のために本明細書に記載された実施の形態に対して本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能であり、それらの全てを特許請求の範囲でカバーすることが本出願人の意図するところである。
【００３５】
例えば、上記高誘電体ゲート絶縁膜あるいは高誘電体容量絶縁膜には、Ｈｆ系高誘電体膜の他に、Ｚｒ系高誘電体膜でも、更に他の高誘電体膜でも、そして、上述したプラズマ窒化のような窒化処理を施した高誘電体膜に対しても同様にして適用できるようになる。そして、上記界面層１５は、図１（ｃ）に示した工程の第１のＰＤＡを通してシリコン基板表面に形成するようにしてもよい。また、この第１のＰＤＡあるいは第２のＰＤＡは、６００℃程度以下の温度において酸素プラズマあるいは酸素ラジカル雰囲気で行ってもよい。
【００３６】
また、ＭＩＳＦＥＴのゲート電極が、上記実施の形態の高融点金属シリサイド層／シリコン膜の構造以外に、シリコン膜単層構造、高融点金属シリサイド単層構造あるいは高融点金属／シリコン膜の構造、更には、シリコン・ゲルマニウム合金の構造、高融点金属シリサイド層／シリコン・ゲルマニウム合金膜の構造、あるいは高融点金属／シリコン・ゲルマニウム合金膜の構造であっても、本発明は同様に適用できる。そして、上記種々の構造をＭＩＳキャパシタ電極として用いてもよい。
【００３７】
また、ＣＶＤによるシリコン膜の成膜において、導電型不純物を含有するホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガスあるいはジボラン（Ｂ２Ｈ６）ガスを同時に反応室に導入して成膜時に導電型不純物をシリコン膜にドーピングするようにしてもよい。また、ＣＶＤで用いるシリコン化合物の原料ガスは、シリコンのハロゲン化合物たとえばジクロールシラン（ＳｉＨ２Ｃｌ２）のような塩素化合物、ジフルオロシラン（ＳｉＨ２Ｆ２）のようなフッ素化合物を含んでいてもよい。あるいは、上記シリコンの化合物とゲルマン（ＧｅＨ４）ガス、水素ガスとの混合ガスを含んでいてもよい。
【００３８】
更には、本発明は、シリコン半導体基板、化合物半導体基板等の半導体基板上に高誘電体ゲート絶縁膜あるいは高誘電体容量絶縁膜を有するＭＩＳＦＥＴあるいはＭＩＳキャパシタを形成する場合に限定されるものではない。その他に、表示デバイスを形成する液晶表示基板、プラズマディスプレイ基板上に上記ＭＩＳＦＥＴあるいはＭＩＳキャパシタを形成する場合にも同様に適用できることに言及しておく。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。
【図２】図１に示す工程の続きの工程別素子断面図である。
【図３】図２に示す工程の続きの工程別素子断面図である。
【図４】上記実施の形態のＰＢＴＩの加速試験におけるＭＩＳＦＥＴ寿命とストレスゲート電圧の関係を示すグラフである。
【符号の説明】
【００４０】
１１  シリコン基板
１２  素子分離領域
１３  ｐウェル層
１４  ｎウェル層
１５  界面層
１６  高誘電体膜
１７，１９  希釈酸素ガス
１８  キャップ層
２０  シリコン膜
２１  ゲートシリコン層２１
２２  ｎ型エクステンション層
２３  ｐ型エクステンション層
２４  側壁絶縁膜
２５  高誘電体ゲート絶縁膜
２６  ｎ型ソース・ドレイン拡散層
２７  ｐ型ソース・ドレイン拡散層
２８  シリサイド層
２９  ゲート電極
【図１】
2006140374.tif 000003
【図２】
2006140374.tif 000004
【図３】
2006140374.tif 000005
【図４】
2006140374.tif 000006