(57)【要約】【課題】  低電圧化によるスイッチ回路の特性劣化を改善する。【解決手段】  第１トランジスタ（ＭＰ１）と、第２トランジスタ（ＭＮ１）とが並列接続されたスイッチ回路において、上記第１トランジスタの基板とソース電極とを結合可能な第３トランジスタ（ＭＰ２）と、上記第１トランジスタの基板とドレイン電極とを結合可能な第４トランジスタ（ＭＰ３）と、上記第２トランジスタの基板とソース電極とを結合可能な第５トランジスタ（ＭＮ２）と、上記第２トランジスタの基板とドレイン電極とを結合可能な第６トランジスタ（ＭＮ３）とを設ける。上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタがオンされることにより、上記第１トランジスタ及び上記第２トランジスタのバックバイアス効果によるしきい値Ｖｔｈの上昇が抑制され、スイッチ回路の安定動作が確保される。【選択図】        図１
2006148640.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１トランジスタと、上記第１導電型とは異なる第２導電型の第２トランジスタとが並列接続されたスイッチ回路であって、
上記第１トランジスタの基板ゲート領域とソース電極とを結合可能な第１導電型の第３トランジスタと、
上記第１トランジスタの基板ゲート領域とドレイン電極とを結合可能な第１導電型の第４トランジスタと、
上記第２トランジスタの基板ゲート領域とソース電極とを結合可能な第２導電型の第５トランジスタと、
上記第２トランジスタの基板ゲート領域とドレイン電極とを結合可能な第２導電型の第６トランジスタと、を含むスイッチ回路。
【請求項２】
上記第３トランジスタのゲート電極と、上記第４トランジスタのゲート電極とは、上記第１トランジスタのゲート電極に共通接続され、
上記第５トランジスタのゲート電極と、上記第６トランジスタのゲート電極とは、上記第２トランジスタのゲート電極に共通接続された請求項１記載のスイッチ回路。
【請求項３】
上記第１トランジスタのオフ期間に、上記第１トランジスタの基板ゲート領域を高電位側電源に結合可能な第１導電型の第７トランジスタと、
上記第２トランジスタのオフ期間に、上記第２トランジスタの基板ゲート領域を低電位側電源に結合可能な第８トランジスタと、を含む請求項２記載のスイッチ回路。
【請求項４】
上記第７トランジスタは基板ゲート領域とソース電極が結合され、上記第８トランジスタは基板ゲート領域とソース電極が結合された請求項３記載のスイッチ回路。
【請求項５】
上記第１トランジスタのゲート電極の信号を論理反転して上記第７トランジスタのゲート電極に伝達可能な第１インバータと、
上記第２トランジスタのゲート電極の信号を論理反転して上記第８トランジスタのゲート電極に伝達可能な第２インバータと、を含む請求項４記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路、さらにはＭＯＳトランジスタによるスイッチ回路の改良技術に関する。
【背景技術】
【０００２】
ＭＯＳトランスファスイッチとしては、ｐチャネル型ＭＯＳトランジスタ型、ｎチャンネル型ＭＯＳトランジスタ型、ＣＭＯＳ型を挙げることができる。ｐチャネル型ＭＯＳトランジスタ型は１個のｐチャネル型ＭＯＳトランジスタにより形成され、ｎチャンネル型ＭＯＳトランジスタ型は１個のｎチャンネル型ＭＯＳトランジスタにより形成され、ＣＭＯＳ型は、ｐチャネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが並列接続されて成る。ＭＯＳトランスファスイッチは、半導体集積回路において数多く使用されている。例えば特許文献１では、信号伝達経路にＣＭＯＳ型のトランスファスイッチが設けられている。
【０００３】
【特許文献１】特開平５−２８９２号（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年の半導体製品に対する低消費電力化の要求に伴い、素子の低電圧化が進んでいる。低電圧化が進むにつれて、これまでは使用可能であったＭＯＳトランスファスイッチが利用できなくなる場合がある。ＭＯＳトランスファスイッチにおいても、低電圧化によって電源電圧の１／２付近では、ｎチャンネル型ＭＯＳトランジスタ、及びｐチャネル型ＭＯＳトランジスタの双方がオフしてしまい、スイッチとしての役目を果たさなくなるケースがある。
【０００５】
すなわち、ＭＯＳトランスファスイッチの場合、電源電圧の低電圧化が進むと、ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）によるスイッチと、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）との動作領域が重ならなくなり、スイッチオフ領域が形成される。このスイッチオフ領域の存在により、ＣＭＯＳ型のスイッチを用いても０〜Ｖｄｄの全範囲でスイッチ動作することができなくなる。また、Ｖｄｄの１／２付近の電圧において使用する場合は、ｐチャネル型ＭＯＳトランジスタ、ｎチャンネル型ＭＯＳトランジスタともにバックバイアス効果により、しきい値Ｖｔｈが上昇するため、低電圧化によるオフ領域はさらに拡大する。
【０００６】
本発明の目的は、低電圧化によるスイッチ回路の特性劣化を改善するための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、第１導電型の第１トランジスタと、上記第１導電型とは異なる第２導電型の第２トランジスタとが並列接続されたスイッチ回路において、上記第１トランジスタの基板ゲート領域（バックゲート）とソース電極とを結合可能な第１導電型の第３トランジスタと、上記第１トランジスタの基板ゲート領域とドレイン電極とを結合可能な第１導電型の第４トランジスタと、上記第２トランジスタの基板ゲート領域とソース電極とを結合可能な第２導電型の第５トランジスタと、上記第２トランジスタの基板ゲート領域とドレイン電極とを結合可能な第２導電型の第６トランジスタとを設ける。
【００１０】
上記の手段によれば、上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタがオンされることにより、上記第１トランジスタ及び上記第２トランジスタの基板ゲート領域の電位は、上記スイッチ回路の入力電位（ソース電極の電位）及び出力電位（ドレイン電極の電位）に等しくされ、上記第１トランジスタ及び上記第２トランジスタのバックバイアス効果によるしきい値Ｖｔｈの上昇が抑制され、Ｖｄｄ／２付近の入力電圧においても上記第１トランジスタ及び上記第２トランジスタはオフせず、スイッチ回路の安定動作が確保される。
【００１１】
このとき、上記第３トランジスタのゲート電極と、上記第４トランジスタのゲート電極とは、上記第１トランジスタのゲート電極に共通接続され、上記第５トランジスタのゲート電極と、上記第６トランジスタのゲート電極とは、上記第２トランジスタのゲート電極に共通接続される。
【００１２】
スイッチ回路のオフ時のリーク電流の低減を図るには、上記第１トランジスタのオフ期間に、上記第１トランジスタの基板ゲート領域を高電位側電源に結合可能な第１導電型の第７トランジスタと、上記第２トランジスタのオフ期間に、上記第２トランジスタの基板ゲート領域を低電位側電源に結合可能な第８トランジスタとを設けると良い。
【００１３】
このとき、上記第７トランジスタは基板ゲート領域とソース電極が結合され、上記第８トランジスタは基板ゲート領域とソース電極が結合される。
【００１４】
上記第１トランジスタのゲート電極の信号を論理反転して上記第７トランジスタのゲート電極に伝達可能な第１インバータと、上記第２トランジスタのゲート電極の信号を論理反転して上記第８トランジスタのゲート電極に伝達可能な第２インバータとを設けることができる。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１６】
すなわち、低電圧化によるスイッチ回路の特性劣化を改善することができる。
【発明を実施するための最良の形態】
【００１７】
図１には、本発明に係るスイッチ回路の構成例が示される。
【００１８】
図１に示されるスイッチ回路１０は、ｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１とが並列接続される。ｐチャネル型ＭＯＳトランジスタＭＰ１のソース電極と、ｎチャンネル型ＭＯＳトランジスタのソース電極とに入力端子ｉｎが結合され、ｐチャネル型ＭＯＳトランジスタＭＰ１のドレイン電極と、ｎチャンネル型ＭＯＳトランジスタのドレイン電極とに出力端子ｏｕｔが結合される。スイッチ制御信号端子ｃｎｔを介して取り込まれた信号はｐチャネル型ＭＯＳトランジスタＭＰ１のゲート電極に伝達される。スイッチ制御信号端子ｃｎｔを介して取り込まれた信号はインバータＩＮＶ１を介してｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極に伝達される。これにより、ｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１とは、スイッチ制御信号端子ｃｎｔを介して入力された信号によってオンオフ制御される。ここで、上記ｐチャネル型ＭＯＳトランジスタＭＰ１が本発明における第１トランジスタに対応し、上記ｎチャンネル型ＭＯＳトランジスタＭＮ１が本発明における第２トランジスタに対応する。
【００１９】
そして、上記ｐチャネル型ＭＯＳトランジスタＭＰ１の基板ゲート領域とソース電極とを短絡可能なｐチャネル型ＭＯＳトランジスタＭＰ２が設けられる。このｐチャネル型ＭＯＳトランジスタＭＰ２のゲート電極は、上記ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート電極に結合される。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ１の基板ゲート領域とドレイン電極とを短絡可能なｐチャネル型ＭＯＳトランジスタＭＰ３が設けられる。このｐチャネル型ＭＯＳトランジスタＭＰ３のゲート電極は、上記ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート電極に結合される。これにより、上記ｐチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３は、上記ｐチャネル型ＭＯＳトランジスタＭＰ１に連動してオンオフ動作される。尚、上記ｐチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３の基板ゲート領域は高電位側電源Ｖｄｄに結合される。ここで、上記ｐチャネル型ＭＯＳトランジスタＭＰ２が本発明における第３トランジスタに対応し、上記ｐチャネル型ＭＯＳトランジスタＭＰ３が本発明における第４トランジスタに対応する。
【００２０】
さらに、上記ｎチャンネル型ＭＯＳトランジスタＭＮ１の基板ゲート領域とソース電極とを短絡可能なｎチャンネル型ＭＯＳトランジスタＭＮ２が設けられる。このｎチャンネル型ＭＯＳトランジスタＭＮ２のゲート電極は上記ｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極に結合される。また、上記ｎチャンネル型ＭＯＳトランジスタＭＮ１の基板ゲート領域とドレイン電極とを短絡可能なｎチャンネル型ＭＯＳトランジスタＭＮ３が設けられる。このｎチャンネル型ＭＯＳトランジスタＭＮ３のゲート電極は上記ｎチャンネル型ＭＯＳトランジスタＭＮ１のゲート電極に結合される。これにより、上記ｎチャンネル型ＭＯＳトランジスタＭＮ２，ＭＮ３は、上記ｎチャンネル型ＭＯＳトランジスタＭＮ１に連動してオンオフ動作される。尚、上記ｎチャンネル型ＭＯＳトランジスタＭＮ２，ＭＮ３の基板ゲート領域は低電位側電源Ｖｓｓに結合される。ここで、上記ｎチャンネル型ＭＯＳトランジスタＭＮ２が本発明における第５トランジスタに対応し、上記ｎチャンネル型ＭＯＳトランジスタＭＮ３が本発明おける第６トランジスタに対応する。
【００２１】
ここで、図１に示される回路の比較対象とされる回路について説明する。
【００２２】
例えば、図７（Ａ）に示されるようにｐチャネル型ＭＯＳトランジスタＭＰ１によって形成されたＭＯＳトランスファスイッチの場合、図２に示されるように、入力電圧ＶｉｎがＶｔｈｐ〜Ｖｄｄの範囲でスイッチとして働き、図７（Ｂ）に示されるようにｎチャンネル型ＭＯＳトランジスタＭＮ１によって形成されたＭＯＳトランススイッチの場合、図３に示されるように、入力電圧Ｖｉｎが、０〜（Ｖｄｄ−Ｖｔｈｎ）の範囲でスイッチとして働き、図７（Ｃ）に示されるようにｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１とが並列接続されて成るＭＯＳトランスファスイッチの場合、ＰＭＯＳ型とＮＭＯＳ型スイッチの並列合成コンダクタンスとなり、入力電圧Ｖｉｎが、０〜Ｖｄｄの全範囲で動作することが可能である。ここで、Ｖｔｈｐはｐチャネル型ＭＯＳトランジスタのしきい値、Ｖｔｈｎはｎチャネル型ＭＯＳトランジスタのしきい値、Ｖｄｄは高電位側電源である。
【００２３】
しかしながら、電源電圧の低電圧化が進むと、図３に示されるように、ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）によるスイッチと、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）との動作領域が重ならなくなり、スイッチオフ領域が形成される。このスイッチオフ領域の存在により、ＣＭＯＳ型のスイッチを用いても０〜Ｖｄｄの全範囲でスイッチ動作することができなくなる。また、Ｖｄｄの１／２付近の電圧において使用する場合は、ｐチャネル型ＭＯＳトランジスタ、ｎチャンネル型ＭＯＳトランジスタともにバックバイアス効果により、しきい値Ｖｔｈが上昇するため、低電圧化によるオフ領域はさらに拡大する。
【００２４】
これに対して図１に示される回路構成においては、スイッチ制御信号端子ｃｎｔを介して取り込まれた信号によってこのスイッチ回路１０がオンされたとき、ｐチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３及びｎチャンネル型ＭＯＳトランジスタＭＮ２，ＭＮ３のオンによりｐチャネル型ＭＯＳトランジスタＭＰ１及びｎチャンネル型ＭＯＳトランジスタＭＮ１の基板ゲート領域の電位は、入力端子ｉｎ及び出力端子ｏｕｔの電位に等しくされる。ｐチャネル型ＭＯＳトランジスタＭＰ１及びｎチャンネル型ＭＯＳトランジスタＭＮ１のバックバイアス効果によるしきい値Ｖｔｈの上昇が抑制される。このようにｐチャネル型ＭＯＳトランジスタＭＰ１及びｎチャンネル型ＭＯＳトランジスタＭＮ１のバックバイアス効果によるしきい値Ｖｔｈの上昇が抑制されることにより、Ｖｄｄ／２付近の入力電圧においてもｐチャネル型ＭＯＳトランジスタＭＰ１及びｎチャンネル型ＭＯＳトランジスタＭＮ１はオフせず、スイッチ回路１０の安定動作が可能とされる。
【００２５】
上記例によれば、以下の作用効果を得ることができる。
【００２６】
（１）ｐチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３及びｎチャンネル型ＭＯＳトランジスタＭＮ２，ＭＮ３が設けられていない場合には、図３に示されるようにスイッチオフ領域が形成されるのに対して、ｐチャネル型ＭＯＳトランジスタＭＰ１及びｎチャンネル型ＭＯＳトランジスタＭＮ１のバックバイアス効果によるしきい値Ｖｔｈの上昇が抑制されることにより、図４に示されるようにスイッチのオフ領域が減少されるため、低電圧化されてもスイッチ回路１０の安定動作が可能とされる。
【００２７】
（２）上記（１）の作用効果により、図１に示されるスイッチ回路１０によれば、低電圧化によるスイッチ回路１０の特性劣化を改善することができる。
【００２８】
図５には上記スイッチ回路１０の別の構成例が示される。
【００２９】
図５に示されるスイッチ回路１０が図１に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタＭＰ２の基板ゲート領域と、ｎチャンネル型ＭＯＳトランジスタＭＮ２の基板ゲート領域とが入力端子ｉｎに結合される。また、ｐチャネル型ＭＯＳトランジスタＭＰ３の基板ゲート領域と、ｎチャンネル型ＭＯＳトランジスタＭＮ３の基板ゲート領域とが出力端子ｏｕｔに結合される。これにより、ｐチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３、及びｎチャンネル型ＭＯＳトランジスタＭＮ２，ＭＮ３におけるバックバイアス効果が軽減される。
【００３０】
図６には上記スイッチ回路１０の別の構成例が示される。
【００３１】
図６に示されるスイッチ回路１０が図１に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタＭＰ４、ｎチャンネル型ＭＯＳトランジスタＭＮ４、インバータＩＮＶ２，ＩＮＶ３が設けられている点である。上記ｐチャネル型ＭＯＳトランジスタＭＰ４は、ソース電極が高電位側電源Ｖｄｄに結合され、ドレイン電極が上記ｐチャネル型ＭＯＳトランジスタＭＰ１の基板ゲート領域に結合される。ｐチャネル型ＭＯＳトランジスタＭＰ４の基板ゲート領域はソース電極に結合される。ｐチャネル型ＭＯＳトランジスタＭＰ４のゲート電極は、インバータＩＮＶ２に結合され、上記スイッチ制御信号端子ｃｎｔを介して取り込まれた信号がインバータＩＮＶ２で論理反転されてから上記ｐチャネル型ＭＯＳトランジスタＭＰ４のゲート電極に伝達されるようになっている。これにより、このスイッチ回路１０がオフ状態の期間に高電位側電源Ｖｄｄの電圧がｐチャネル型ＭＯＳトランジスタＭＰ１の基板ゲート領域に印加される。
【００３２】
また、上記ｎチャネル型ＭＯＳトランジスタＭＮ４は、ソース電極が低電位側電源Ｖｓｓに結合され、ドレイン電極が上記ｎチャネル型ＭＯＳトランジスタＭＮ１の基板ゲート領域に結合される。ｎチャネル型ＭＯＳトランジスタＭＮ４の基板ゲート領域はソース電極に結合される。ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート電極は、インバータＩＮＶ３に結合され、上記スイッチ制御信号端子ｃｎｔを介して取り込まれた信号がインバータＩＮＶ１，ＩＮＶ２を介して上記ｐチャネル型ＭＯＳトランジスタＭＰ４のゲート電極に伝達されるようになっている。これにより、このスイッチ回路１０がオフ状態の期間にｎチャネル型ＭＯＳトランジスタＭＮ１の基板ゲート領域は低電位側電源Ｖｓｓの電圧レベルに固定される。
【００３３】
このようにスイッチ回路１０のオフ期間において、ｐチャネル型ＭＯＳトランジスタＭＰ１の基板ゲート領域が高電位側電源Ｖｄｄの電圧レベルに固定され、ｎチャンネル型ＭＯＳトランジスタＭＮ１の基板ゲート領域が低電位側電源Ｖｓｓの電圧レベルに固定されることにより、ｐチャネル型ＭＯＳトランジスタＭＰ４及びｎチャンネル型ＭＯＳトランジスタＭＮ１のしきい値が高くなるため、図１に示される回路構成に比べて、スイッチ回路１０のオフ時におけるリーク電流が低減される。
【００３４】
ここで、上記ｐチャネル型ＭＯＳトランジスタＭＰ４が本発明における第７トランジスタに対応し、上記ｎチャンネル型ＭＯＳトランジスタＭＮ４が本発明における第８トランジスタに対応する。
【００３５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３６】
また、本発明は半導体集積回路に広く適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明にかかるスイッチ回路の構成例回路図である。
【図２】一般的なスイッチ回路の特性図である。
【図３】低電圧時におけるスイッチ回路の特性図である。
【図４】図１に示されるスイッチ回路における低電圧時の特性図である。
【図５】本発明にかかるスイッチ回路の別の構成例回路図である。
【図６】本発明にかかるスイッチ回路の別の構成例回路図である。
【図７】図１に示されるスイッチ回路の比較対象とされる回路の構成例回路図である。
【符号の説明】
【００３８】
１０  スイッチ回路
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４  ｐチャネル型ＭＯＳトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４  ｎチャンネル型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３  インバータ
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2006148640.tif 000003
【図２】
2006148640.tif 000004
【図３】
2006148640.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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