(57)【要約】【課題】  トレンチゲート構造を持つ半導体装置において、溝とドレイン層との間の部分の抵抗成分を低減することが可能な半導体装置及びその製造方法を提供する。【解決手段】  ソース電極膜２４とドレイン電極膜２３との間に電圧を印加するとともに、ゲート電極膜１６とソース電極膜２４との間に閾値以上の電圧を印加すると、ドレイン電極膜２３からソース電極２４へ電流が流れる。このとき、チャネルとＮ＋型ドレイン層１１との間においては、Ｎ−型ドリフト層１３よりも抵抗成分が低いＮ型埋込導電領域１２が主な電流経路となる。したがって、抵抗成分の低いＮ型埋込導電領域１２を形成すると共に、オンしているときにＮ型埋込導電領域１２を経路として電流が流れるようにしているので、とドレイン層との間の部分の抵抗成分を低減することが可能になる。【選択図】  図１
2006156461.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の導電層と、
前記第１の導電層上に積層して形成した前記第１導電型の第２の導電層と、
前記第２の導電層上に積層して形成した前記第１導電型とは反対型の第２導電型の第３の導電層と、
前記第３の導電層の表面から、前記第３の導電層を貫通して、前記第２の導電層と前記第３の導電層との境界面よりも深いところまで達するように形成した溝と、
前記溝の表面上に形成したゲート絶縁膜と、
前記ゲート絶縁膜の表面上に形成したゲート電極膜と、
前記第３の導電層の内部に、前記第３の導電層の表面に露出すると共に前記ゲート絶縁膜に接するように形成した前記第１導電型の第１の導電領域と、
前記ゲート絶縁膜の下方に、前記ゲート絶縁膜に接するように形成されると共に、前記第１の導電層よりも不純物濃度が低く、且つ、前記第２の導電層よりも不純物濃度が高い前記第１導電型の第２の導電領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の導電層が、半導体基板からなり、
前記第２の導電層が、前記半導体基板上に前記第１導電型の半導体をエピタキシャル成長させることによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の導電層が、前記第２の導電層に向かって部分的に張り出していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２の導電領域が、前記第１の導電層と接するように形成されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記溝が、前記第１の導電層と前記第２の導電層との境界面まで達するように形成され、
前記第２の導電領域が、前記溝の、前記ゲート絶縁膜よりも下方の空間を埋めるように形成されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
さらに、前記溝の底面から、前記第１の導電層と前記第２の導電層との境界面まで達するように形成した別の溝を備え、
前記第２の導電領域が、前記別の溝を充填するように形成されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置
【請求項７】
前記別の溝の幅が、前記溝の幅よりも狭くなるように形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の導電領域が、前記第１導電型の不純物を前記第２の導電層に対して注入し、この不純物を加熱して拡散させることによって形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項９】
前記第２の導電領域が、前記第１導電型の前記不純物を前記溝の底面から前記第２の導電層に対して注入深さを変えつつ複数回注入し、これらの不純物を同時に加熱して拡散させることによって形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２の導電領域の幅が、前記溝の幅よりも狭くなるように形成されていることを特徴とする請求項８又は請求項９に記載の半導体装置。
【請求項１１】
さらに、前記第１の導電層の前記第２の導電層を形成した側とは反対側に、前記第１の導電層に積層するように形成された前記第２導電型の第４の導電層を備えたことを特徴とする請求項１乃至請求項１０のいずれかに記載の半導体装置。
【請求項１２】
第１導電型の第１の導電層と、
前記第１の導電層上に積層して形成した前記第１導電型とは反対型の第２導電型の第２の導電層と、
前記第２の導電層の表面から、前記第２の導電層の所定深さのところまで達するように形成した溝と、
前記溝の表面上に形成したゲート絶縁膜と、
前記ゲート絶縁膜の表面上に形成したゲート電極膜と、
前記第２の導電層の内部に、前記第２の導電層の表面に露出すると共に前記ゲート絶縁膜に接するように形成した前記第１導電型の第１の導電領域と、
前記ゲート絶縁膜の下方に、前記ゲート絶縁膜に接するように形成されると共に、前記第１の導電層よりも不純物濃度が低い前記第１導電型の第２の導電領域と、
前記第２の導電領域と前記第１の導電層との間に介在するように形成されるとともに、前記第２の導電領域よりも不純物濃度が低い前記第１導電型の第３の導電領域と、
を備えたことを特徴とする半導体装置。
【請求項１３】
前記第１の導電層が、半導体基板からなり、
前記第２の導電層が、前記半導体基板上に前記第２導電型の半導体をエピタキシャル成長させることによって形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記溝が、前記第１の導電層と前記第２の導電層との境界面まで達するように形成され、
前記第３の導電領域と前記第２の導電領域とが、前記溝の、前記ゲート絶縁膜よりも下方の空間を埋めるように形成されていることを特徴とする請求項１２又は請求項１３に記載の半導体装置。
【請求項１５】
さらに、前記溝の底面から、前記第１の導電層と前記第２の導電層との境界面まで達するように形成した別の溝を備え、
前記第３の導電領域と前記第２の導電領域とが、前記別の溝を充填するように形成されていることを特徴とする請求項１２に記載の半導体装置
【請求項１６】
前記別の溝の幅が、前記溝の幅よりも狭くなるように形成されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第３の導電領域と前記第２の導電領域とが、前記第１導電型の不純物を前記第２の導電層に対して注入し、この不純物を加熱して拡散させることによって形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記第３の導電領域と前記第２の導電領域との少なくともいずれか一方が、前記第１導電型の前記不純物を前記第２の導電層に対して注入深さを変えつつ複数回注入し、これらの不純物を同時に加熱して拡散させることによって形成されていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２の導電領域及び前記第３の導電領域の幅が、前記溝の幅よりも狭くなるように形成されていることを特徴とする請求項１２乃至請求項１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記第３の導電領域が、前記半導体基板上に前記第１導電型の半導体をエピタキシャル成長させることによって形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項２１】
前記第２の導電領域が、前記第３の導電領域上に前記第１導電型の半導体をエピタキシャル成長させることによって形成されていることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第３の導電領域が、前記半導体基板上に前記第１導電型の半導体を堆積することによって形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項２３】
前記第２の導電領域が、前記第３の導電領域上に前記第１導電型の半導体を堆積することによって形成されていることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
さらに、前記第１の導電層の前記第２の導電層を形成した側とは反対側に、前記第１の導電層に積層するように形成された前記第２導電型の第３の導電層を備えたことを特徴とする請求項１２乃至請求項２３のいずれかに記載の半導体装置。
【請求項２５】
第１導電層となる第１導電型の半導体基板を準備する第１の工程と、
前記半導体基板の第１の主面上に、エピタキシャル成長によって第１導電型の第２の導電層を形成する第２の工程と、
前記第２の導電層上に第１の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する第４の工程と、
前記第１の絶縁膜の所定部分を選択的に除去し、前記第２の導電層を部分的に露出させる第５の工程と、
前記第２の導電層の露出した部分をエッチングし、前記第２の導電層の表面から、前記第２の導電層を貫通して前記半導体基板まで達する溝を形成する第６の工程と、
前記溝の内面上に第１導電型の半導体材料をエピタキシャル成長させ、前記溝を前記半導体材料で埋める第７の工程と、
前記半導体材料の、前記半導体基板の表面から所定の高さよりも上方の部分をエッチングし、前記半導体基板の表面から所定の高さまでの範囲に導電領域を形成する第８の工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をエッチングで除去する第９の工程と、
前記第２の導電層の表面及び前記溝の内面、及び、前記導電領域の上面上に第３の絶縁膜を形成する第１０の工程と、
前記第３の絶縁膜の表面上にポリシリコンを、少なくとも前記溝の内部空間が埋まる厚さとなるまで堆積することによってポリシリコン膜を形成する第１１の工程と、
前記ポリシリコン膜をエッチバックし、前記溝の内部にゲート電極膜を形成する第１２の工程と、
前記第３の絶縁膜の表面、及び、前記ポリシリコン膜の上面上に第４の絶縁膜を形成する第１３の工程と、
前記第２の導電層に第１の導電型とは反対の第２導電型の不純物を注入して拡散し、前記第２の導電層の表面所定の深さまでの範囲に第３の導電層を形成する第１４の工程と、
前記第３の導電層に第２導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に第１の導電領域を形成する第１５の工程と、
前記第３の導電層に第１導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に、かつ、前記ゲート絶縁膜に接するように第２の導電領域を形成する第１６の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２６】
第１導電層となる第１導電型の半導体基板を準備する第１の工程と、
前記半導体基板の第１の主面上に、エピタキシャル成長によって第１導電型の第２の導電層を形成する第２の工程と、
前記第２の導電層上に第１の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する第４の工程と、
前記第１の絶縁膜の所定部分を選択的に除去し、前記第２の導電層を部分的に露出させる第５の工程と、
前記第２の導電層の露出した部分をエッチングし、前記第２の導電層の表面から、前記第２の導電層の所定部位まで達する溝を形成する第６の工程と、
前記溝の内面上にゲート絶縁膜を形成する第７の工程と、
前記溝の底面部から前記第２の導電層の内部に第１導電型の不純物を、所定回数、深さを変えて打ち込んで拡散し、導電領域を形成する第８の工程と、
前記第１の絶縁膜の表面上にポリシリコンを、少なくとも前記溝の内部空間が埋まる厚さとなるまで堆積することによってポリシリコン膜を形成する第９の工程と、
前記ポリシリコン膜をエッチバックし、前記溝の内部にゲート電極膜を形成する第１０の工程と、
前記ゲート絶縁膜の表面、及び、前記ポリシリコン膜の上面上に第３の絶縁膜を形成する第１１の工程と、
前記第２の導電層に第１の導電型とは反対の第２導電型の不純物を注入して拡散し、前記第２の導電層の表面所定の深さまでの範囲に第３の導電層を形成する第１２の工程と、
前記第３の導電層に第２導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に第１の導電領域を形成する第１３の工程と、
前記第３の導電層に第１導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に、かつ、前記ゲート絶縁膜に接するように第２の導電領域を形成する第１４の工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特にトレンチゲートを持つものに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴの構成を有する半導体装置において、トレンチゲート構造を持つものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。このような半導体装置の一例を図３７に示す。図３７は、従来技術に係る半導体装置の例を示す斜視図である。図３７の符号において、１０はＭＯＳＦＥＴ、１１はＮ＋型ドレイン層、１３はＮ−型ドリフト層、１４はゲート絶縁膜、１５はＰ型ボディ層、１６はゲート電極膜、１７はＮ＋型ソース領域、１８はＰ＋型拡散領域、１９はＢＰＳＧ膜、２３はドレイン電極膜、２４はソース電極膜、２５は溝を示している。
【０００３】
ＭＯＳＦＥＴ１０は、Ｎ＋型ドレイン層１１上にＮ−型ドリフト層１３を積層し、さらにＮ−型ドリフト層１３上にＰ型ボディ層１５を形成している。また、Ｐ型ボディ層１５上には、Ｎ＋型ソース領域１７及びＰ＋型拡散領域１８を形成している。Ｎ−型ドリフト層１３はエピタキシャル成長で形成された単結晶シリコンの層で形成したものである。また、Ｐ型ボディ層１５、Ｎ＋型ソース領域１７及びＰ＋型拡散領域１８は、Ｎ−型ドリフト層１３の内部に不純物を拡散することによって形成されている。
【０００４】
Ｎ＋型ソース領域１７は、Ｐ＋型拡散領域１８を挟み込むとともに、溝２５内面上のゲート絶縁膜１４に隣接するように形成される。Ｐ＋型拡散領域１８は、２つのＮ＋型ソース領域１７に挟まれるように形成されており、またＮ＋型ソース領域１７よりもやや深く形成される。溝２５は、Ｎ＋型ソース領域１７及びＰ＋型拡散領域１８を形成したエピタキシャル成長で形成した層の表面から、Ｐ型ボディ層１５を貫通してＮ−型ドリフト層１３まで達するように形成されている。
【０００５】
さらに、溝２５の内面上には、ゲート絶縁膜１４が形成されている。さらに、ゲート絶縁膜１４で囲まれる空間を充填するようにゲート電極膜１６を形成している。また、ゲート絶縁膜１４の上部は、ゲート電極膜１６を上方から覆うとともに、溝２５の外まで延びて隣接するＮ＋型ソース領域１７の表面の一部を覆っている。くわえて、ゲート絶縁膜１４上には、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ  Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１９を形成している。
【０００６】
また、ＢＰＳＧ膜１９及びＰ＋型拡散領域１８の表面、ならびにＮ＋型ソース領域１７の露出している表面上には、ソース電極膜２４を形成している。くわえて、Ｎ＋型ドレイン層１１の表面上にはドレイン電極膜２３を形成している。なお、Ｐ＋型拡散領域１８及びＮ＋型ソース領域１７は、ストライプ状に形成されており、溝２５もこれらに対して平行に、かつストライプ状に形成されている。（このような構造の一例として、例えば、特許文献１参照。）
【０００７】
ここで、ＭＯＳＦＥＴ１０において、ソース電極膜２４とドレイン電極膜２３との間に電圧を印加するとともに、ゲート電極膜１６とソース電極膜２４との間に閾値（ＶＧＳ（ｔｈ））以上の電圧を印加すると、Ｐ型ボディ層１５のゲート絶縁膜１４との境界面の近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜２３からソース電極２４へ電流が流れる。
【０００８】
ところで、このような半導体装置の構造の微細化が進むにつれて、Ｎ−型ドリフト層１３の抵抗成分の大きさが問題となってきている。すなわち、以前から問題とされていた上記のチャネルにおける抵抗成分は、半導体装置の微細化を進めるにつれて相対的に小さくすることができた。これに対して、Ｎ−型ドリフト層１３の溝２５とＮ＋型ドレイン層１１との間の部分の抵抗成分が相対的に大きくなって来ている。これは、１００Ｖ乃至２００Ｖくらいの、パワー半導体装置として中程度の耐圧を持つものにおいて顕著になっている。したがって、チャネルの抵抗成分とドリフト層の抵抗成分をバランス良く低減できる構造が必要となっている。
【特許文献１】特開２００１−７３２６号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで本発明は、上記の課題を鑑みてなされたものであり、トレンチゲート構造を持つ半導体装置において、溝とドレイン層との間の部分の抵抗成分を低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するための手段として、本発明は、第１導電型の第１の導電層と、前記第１の導電層上に積層して形成した前記第１導電型の第２の導電層と、前記第２の導電層上に積層して形成した前記第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層の表面から、前記第３の導電層を貫通して、前記第２の導電層と前記第３の導電層との境界面よりも深いところまで達するように形成した溝と、前記溝の表面上に形成したゲート絶縁膜と、前記ゲート絶縁膜の表面上に形成したゲート電極膜と、前記第３の導電層の内部に、前記第３の導電層の表面に露出すると共に前記ゲート絶縁膜に接するように形成した前記第１導電型の第１の導電領域と、前記ゲート絶縁膜の下方に、前記ゲート絶縁膜に接するように形成されると共に、前記第１の導電層よりも不純物濃度が低く、且つ、前記第２の導電層よりも不純物濃度が高い前記第１導電型の第２の導電領域と、を備えたことを特徴とするものとした。
【００１１】
したがって、上記手段によれば、半導体装置のオン時において、第１導電型の導電領域が抵抗成分の低い電流経路として機能するので、溝と第１の導電層との間の抵抗成分を特に低減することが可能になる。
【００１２】
なお、上記の手段において、前記第１の導電層が、半導体基板からなり、前記第２の導電層が、前記半導体基板上に前記第１導電型の半導体をエピタキシャル成長させることによって形成することができる。
【００１３】
また、上記の手段において、前記第３の導電層が、前記第２の導電層に向かって部分的に張り出しているようにできる。
【００１４】
また、上記の手段において、前記第２の導電領域が、前記第１の導電層と接するように形成することもできる。
【００１５】
さらに、上記の手段において、前記溝が、前記第１の導電層と前記第２の導電層との境界面まで達するように形成され、前記第２の導電領域が、前記溝の、前記ゲート絶縁膜よりも下方の空間を埋めるように形成することもできる。
【００１６】
くわえて、上記の手段において、さらに、前記溝の底面から、前記第１の導電層と前記第２の導電層との境界面まで達するように形成した別の溝を備え、前記第２の導電領域が、前記別の溝を充填するように形成することができる。
【００１７】
さらに、上記の手段において、前記別の溝の幅が、前記溝の幅よりも狭くなるように形成することができる。
【００１８】
また、上記の手段において、前記第２の導電領域が、前記第１導電型の不純物を前記第２の導電層に対して注入し、この不純物を加熱して拡散させることによって形成することができる。
【００１９】
さらに、上記の手段において、前記第２の導電領域が、前記第１導電型の前記不純物を前記溝の底面から前記第２の導電層に対して注入深さを変えつつ複数回注入し、これらの不純物を同時に加熱して拡散させることによって形成することができる。
【００２０】
くわえて、上記の手段において、前記第２の導電領域の幅が、前記溝の幅よりも狭くなるように形成することできる。
【００２１】
また、上記の手段において、前記第１の導電層の前記第２の導電層を形成した側とは反対側に、前記第１の導電層に積層するように形成された前記第２導電型の第４の導電層を備えたものにできる。
【００２２】
また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層上に積層して形成した前記第１導電型とは反対型の第２導電型の第２の導電層と、前記第２の導電層の表面から、前記第２の導電層の所定深さのところまで達するように形成した溝と、前記溝の表面上に形成したゲート絶縁膜と、前記ゲート絶縁膜の表面上に形成したゲート電極膜と、前記第２の導電層の内部に、前記第２の導電層の表面に露出すると共に前記ゲート絶縁膜に接するように形成した前記第１導電型の第１の導電領域と、前記ゲート絶縁膜の下方に、前記ゲート絶縁膜に接するように形成されると共に、前記第１の導電層よりも不純物濃度が低い前記第１導電型の第２の導電領域と、前記第２の導電領域と前記第１の導電層との間に介在するように形成されるとともに、前記第２の導電領域よりも不純物濃度が低い前記第１導電型の第３の導電領域と、を備えたことを特徴とするものとした。
【００２３】
したがって、上記手段によれば、半導体装置のオン時において、第１導電型の導電領域が抵抗成分の低い電流経路として機能するので、溝と第１の導電層との間の抵抗成分を特に低減することが可能になる。
【００２４】
なお、上記手段において、前記第１の導電層が、半導体基板からなり、前記第２の導電層が、前記半導体基板上に前記第２導電型の半導体をエピタキシャル成長させることによって形成することができる。
【００２５】
また、上記手段において、前記溝が、前記第１の導電層と前記第２の導電層との境界面まで達するように形成され、前記第３の導電領域と前記第２の導電領域とが、前記溝の、前記ゲート絶縁膜よりも下方の空間を埋めるように形成することができる。
【００２６】
くわえて、上記手段において、さらに、前記溝の底面から、前記第１の導電層と前記第２の導電層との境界面まで達するように形成した別の溝を備え、前記第３の導電領域と前記第２の導電領域とが、前記別の溝を充填するように形成することができる。
【００２７】
さらに、上記手段において、前記別の溝の幅が、前記溝の幅よりも狭くなるように形成することができる。
【００２８】
また、上記手段において、前記第３の導電領域と前記第２の導電領域とが、前記第１導電型の不純物を前記第２の導電層に対して注入し、この不純物を加熱して拡散させることによって形成することができる。
【００２９】
さらに、上記手段において、前記第３の導電領域と前記第２の導電領域との少なくともいずれか一方が、前記第１導電型の前記不純物を前記第２の導電層に対して注入深さを変えつつ複数回注入し、これらの不純物を同時に加熱して拡散させることによって形成することができる。
【００３０】
くわえて、上記手段において、前記第２の導電領域及び前記第３の導電領域の幅が、前記溝の幅よりも狭くなるように形成することができる。
【００３１】
さらに、上記手段において、前記第３の導電領域が、前記半導体基板上に前記第１導電型の半導体をエピタキシャル成長させることによって形成形成されたものにできる。
【００３２】
また、上記手段において、前記第２の導電領域が、前記第３の導電領域上に前記第１導電型の半導体をエピタキシャル成長させることによって形成されたものにできる。
【００３３】
さらに、上記手段において、前記第３の導電領域が、前記半導体基板上に前記第１導電型の半導体を堆積することによって形成されたものにできる。
【００３４】
くわえて、上記手段において、前記第２の導電領域が、前記第３の導電領域上に前記第１導電型の半導体を堆積することによって形成されたものにできる。
【００３５】
また、上記手段において、さらに、前記第１の導電層の前記第２の導電層を形成した側とは反対側に、前記第１の導電層に積層するように形成された前記第２導電型の第３の導電層を備えたものにできる。
【００３６】
また、本発明は、半導体装置の製造方法において、第１導電層となる第１導電型の半導体基板を準備する第１の工程と、前記半導体基板の第１の主面上に、エピタキシャル成長によって第１導電型の第２の導電層を形成する第２の工程と、前記第２の導電層上に第１の絶縁膜を形成する第３の工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する第４の工程と、前記第１の絶縁膜の所定部分を選択的に除去し、前記第２の導電層を部分的に露出させる第５の工程と、前記第２の導電層の露出した部分をエッチングし、前記第２の導電層の表面から、前記第２の導電層を貫通して前記半導体基板まで達する溝を形成する第６の工程と、前記溝の内面上に第１導電型の半導体材料をエピタキシャル成長させ、前記溝を前記半導体材料で埋める第７の工程と、前記半導体材料の、前記半導体基板の表面から所定の高さよりも上方の部分をエッチングし、前記半導体基板の表面から所定の高さまでの範囲に導電領域を形成する第８の工程と、前記第１の絶縁膜及び前記第２の絶縁膜をエッチングで除去する第９の工程と、前記第２の導電層の表面及び前記溝の内面、及び、前記導電領域の上面上に第３の絶縁膜を形成する第１０の工程と、前記第３の絶縁膜の表面上にポリシリコンを、少なくとも前記溝の内部空間が埋まる厚さとなるまで堆積することによってポリシリコン膜を形成する第１１の工程と、前記ポリシリコン膜をエッチバックし、前記溝の内部にゲート電極膜を形成する第１２の工程と、前記第３の絶縁膜の表面、及び、前記ポリシリコン膜の上面上に第４の絶縁膜を形成する第１３の工程と、前記第２の導電層に第１の導電型とは反対の第２導電型の不純物を注入して拡散し、前記第２の導電層の表面所定の深さまでの範囲に第３の導電層を形成する第１４の工程と、前記第３の導電層に第２導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に第１の導電領域を形成する第１５の工程と、前記第３の導電層に第１導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に、かつ、前記ゲート絶縁膜に接するように第２の導電領域を形成する第１６の工程と、
を有するものとした。
【００３７】
さらに、本発明は、半導体装置の製造方法において、第１導電層となる第１導電型の半導体基板を準備する第１の工程と、前記半導体基板の第１の主面上に、エピタキシャル成長によって第１導電型の第２の導電層を形成する第２の工程と、前記第２の導電層上に第１の絶縁膜を形成する第３の工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する第４の工程と、前記第１の絶縁膜の所定部分を選択的に除去し、前記第２の導電層を部分的に露出させる第５の工程と、前記第２の導電層の露出した部分をエッチングし、前記第２の導電層の表面から、前記第２の導電層の所定部位まで達する溝を形成する第６の工程と、前記溝の内面上にゲート絶縁膜を形成する第７の工程と、前記溝の底面部から前記第２の導電層の内部に第１導電型の不純物を、所定回数、深さを変えて打ち込んで拡散し、導電領域を形成する第８の工程と、前記第１の絶縁膜の表面上にポリシリコンを、少なくとも前記溝の内部空間が埋まる厚さとなるまで堆積することによってポリシリコン膜を形成する第９の工程と、前記ポリシリコン膜をエッチバックし、前記溝の内部にゲート電極膜を形成する第１０の工程と、前記ゲート絶縁膜の表面、及び、前記ポリシリコン膜の上面上に第３の絶縁膜を形成する第１１の工程と、前記第２の導電層に第１の導電型とは反対の第２導電型の不純物を注入して拡散し、前記第２の導電層の表面所定の深さまでの範囲に第３の導電層を形成する第１２の工程と、前記第３の導電層に第２導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に第１の導電領域を形成する第１３の工程と、前記第３の導電層に第１導電型の不純物を選択的に注入して拡散し、前記第３の導電層の表面所定の深さまでの範囲に、かつ、前記ゲート絶縁膜に接するように第２の導電領域を形成する第１４の工程と、を有することを特徴とするものとした。
【００３８】
したがって、上記手段によれば、溝と第１の導電層との間に抵抗成分の低い第１導電型の導電領域を持つ半導体装置を製造することが容易にできる。
【発明の効果】
【００３９】
本発明によれば、溝と第１の導電層との間に抵抗成分の低い導電領域を形成したので、スイッチング特性の良い半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００４０】
本発明は、半導体装置において、溝と第１の導電層との間に抵抗成分の低い導電領域を形成するところなどに大きな特徴がある。
【００４１】
以下に、この特徴を有する実施例について図面を参照しながら詳しく説明する。なお、以下の説明では、ＭＯＳＦＥＴについて取り上げるが、本発明はトレンチゲートを持つＩＧＢＴにも好ましく適用できる。また、本発明は、以下に説明する実施例に限定されるものではなく、各請求項に記載した範囲を逸脱しない限りにおいて種々の変形を加えることが可能である。例えば、導電領域の幅やトレンチの深さ、ゲート絶縁膜の厚さなどに関する具体的な構成については、実施例として記載したものに限定されるものではなく、各請求項に記載した範囲において変更可能である。
【実施例１】
【００４２】
図１は、本発明の実施例１に係るＭＯＳＦＥＴを示す断面図である。また、図１において、１０は半導体装置、１１はＮ＋型ドレイン層、１２はＮ型埋込導電領域、１３はＮ−型ドリフト層、１４はゲート絶縁膜、１５はＰ型ボディ層、１６はゲート電極膜、１７はＮ＋型ソース領域、１８はＰ＋型拡散領域、１９はＢＰＳＧ膜、２０は底面部、２１は側面部、２２はシリコン酸化膜、２３はドレイン電極膜、２４はソース電極膜、２５は溝、２６は境界面を示している。
【００４３】
ＭＯＳＦＥＴ１０は、Ｎ＋型ドレイン層１１上にＮ−型ドリフト層１３を積層し、さらにＮ−型ドリフト層１３上にＰ型ボディ層１５を形成している。また、Ｐ型ボディ層１５内には、Ｎ＋型ソース領域１７及びＰ＋型拡散領域１８を形成している。さらに、溝２５をＰ型ボディ層１５の表面から、Ｐ型ボディ層１５及びＮ−型ドリフト層１３を貫通して、Ｎ＋型ドレイン層１１とＮ−型ドリフト層１３との境界面に達するように形成している。溝２５の内部には、この境界面からＰ型ボディ層１５とＮ−型ドリフト層１３との境界面よりも下になるようにＮ型埋込導電領域１２を形成している。さらに、この上にゲート絶縁膜１４、ゲート電極膜１６及びシリコン酸化膜２２からなるトレンチゲート構造を形成している。
【００４４】
Ｎ＋型ドレイン層１１は、Ｎ型のシリコン基板から形成されている。Ｎ−型ドリフト層１３は、Ｎ＋型ドレイン層１１となるシリコン基板の表面にＮ型のシリコンをエピタキシャル成長させることによって形成している。なお、Ｎ＋型ドレイン層１１は、シリコン基板以外のものを利用して形成することも可能である。例えば、シリコン基板の表面にエピタキシャル成長でＮ型層を形成した後に、このシリコン基板を研削や研磨などによって除去し、残ったエピタキシャル成長によるＮ型層をＮ＋型ドレイン層１１として利用することもできる。
【００４５】
Ｐ型ボディ層１５は、ゲート電極膜１６とソース電極膜２４との間に閾値以上の電圧を印加したときに、ゲート絶縁膜１４の近傍部分に電流が流れるチャネルが現れる。つまり、ＭＯＳＦＥＴ１０がオンしたときに、電流が流れる経路として機能する。また、Ｐ型ボディ層１５は、シリコン基板の表面にエピタキシャル成長させた層にＰ型の不純物を注入し、高温で拡散させることによって形成したものである。
【００４６】
なお、Ｐ型ボディ層１５の下端側の一部を、Ｎ−型ドリフト層１３に向かって突き出すように形成することによって、ＭＯＳＦＥＴ１０の耐圧を設定することもできる。一般的に、Ｐ型ボディ層１５の突き出た部分は、周囲の構造よりもより電界強度が高くなる。したがって、ある基準値以上の電圧が印加されたときにこの部分でブレークダウンするように予め設計しておけば、この部分でＭＯＳＦＥＴ１０の耐圧を所定の基準値に決定することができる。
【００４７】
Ｎ＋型ソース領域１７は、上記のエピタキシャル成長で形成した層の表面からＰ型ボディ層１５よりも浅いところまでの範囲に、ゲート絶縁膜１４に隣接するように形成されている。また、ＭＯＳＦＥＴ１０がオンしてＰ型ボディ層１５にチャネルが現れたときには、電流が流れる経路として機能する。また、Ｎ＋型ソース領域１７は、上記のエピタキシャル成長で形成した層にＰ型ボディ層１５を形成した後に、Ｎ型の不純物を注入し、高温で拡散させることによって形成したものである。なお、隣り合う溝２５同士に挟まれたメサ部の幅を縮めるために溝２５よりも浅いソース溝を形成し、このソース溝の内部にソース電極膜２４を形成しても良い。
【００４８】
Ｐ＋型拡散領域１８は、上記のエピタキシャル成長で形成した層の表面からＮ＋型ソース領域１７よりもやや深いところまでの範囲に、隣り合う２つのＮ＋型ソース領域１７の間に介在するように形成している。また、Ｐ＋型拡散領域１８は、上記のエピタキシャル成長させた層にＰ型ボディ層１５を形成した後に、Ｐ型の不純物を注入して高温で拡散させることによって形成したものである。
【００４９】
溝２５は、通常のトレンチゲート構造における溝と異なり、その内部にＮ型埋込導電領域１２を形成するために、Ｐ型ボディ層１５の表面からＰ型ボディ層１５及びＮ−型ドリフト層１３を貫通して、Ｎ＋型ドレイン層１１とＮ−型ドリフト層１３との境界面に達するように深く形成している。また、溝２５は、ＭＯＳＦＥＴ１０を平面的に見たときに、ストライプ模様を呈するように多数平行に形成されている。また、隣接する溝２５同士に挟まれているＮ＋型ソース領域１７及びＰ＋型拡散領域１８もストライプ状に多数平行に形成されている。なお、溝２５は、格子模様や、レンガ積み模様をなすように形成することもでき、円環やＥ字を呈するように形成することも可能である。もちろん、溝２５をこれらのように形成する場合には、Ｎ＋型ソース領域１７及びＰ＋型拡散領域１８の形状及び配置も、溝２５の形状及び配置に合わせる必要がある。
【００５０】
Ｎ型埋込導電領域１２は、ＭＯＳＦＥＴ１０がオンしてＰ型ボディ層１５のゲート絶縁膜１４との境界面の近傍に反転層が形成されてチャネルが現れたときに、このチャネルとＮ＋型ドレイン層１１との間の主な電流経路となる。そのために、Ｎ型埋込導電領域１２の不純物濃度は、Ｎ＋型ドレイン層１１よりも低く、且つ、Ｎ−型ドリフト層１３よりも高くなるように設定されている。さらに、Ｎ型埋込導電領域１２は、溝２５の内部にＮ型シリコンをエピタキシャル成長させて形成している。また、上記のトレンチゲート構造の下に位置するように、溝２５の内部空間の下側部分を充填するように形成される。
【００５１】
ゲート絶縁膜１４は、ゲート電極膜１６とＮ＋型ソース領域１７やＰ型ボディ層１５など導電性のあるものとを絶縁するものである。また、Ｎ型埋込導電領域１２を形成した後に、Ｎ型埋込導電領域１２の上面及び溝２５の内面上に、シリコン酸化膜を成膜したものである。シリコン酸化膜２２は、ゲート絶縁膜１４とは異なるプロセスによって形成された膜であるが、ゲート電極膜１６とソース電極膜２４とを絶縁するために形成され、実質的にゲート絶縁膜の一部として機能する。
【００５２】
なお、図１においては、ゲート絶縁膜１４の底面部２０と側面部２１とを同じ厚さとして記載しているが、これらの厚さを異なるものとしても良い。例えば、Ｎ−型ドリフト層１３などにおけるオン抵抗（ＲＤＳ（ｏｎ））を大きくせずに、ゲート電極膜１６とドレイン電極膜２３の間の静電容量を小さくするために、プロセスが若干複雑になるが、底面部２０を側面部２１よりも厚くすることが望ましい。また、底面部２０においても、溝２５の隅に近い部分を特に厚くすることが望ましい。くわえて、ＭＯＳＦＥＴ１０をさらに微細化するために、シリコン酸化膜２２を溝２５からはみ出さないように形成する、又は、その上面が溝２５の上端よりも低くなるように形成しても良い。くわえて、ゲート絶縁膜１４及びシリコン酸化膜２２のいずれかの部分をシリコンチッ化膜に代替することも可能である。
【００５３】
ゲート電極膜１６は、ソース電極膜２４との間に閾値以上の電圧が印加されたときに、ＭＯＳＦＥＴ１０をオンさせる機能と持つ。また、ゲート絶縁膜１４で囲まれる空間内をポリシリコンで埋めることによって形成されている。先の述べたように、ゲート電極膜１６はゲート絶縁膜１４及びシリコン酸化膜２２によって導電性がある周囲のものから絶縁されているが、図１に示していない部分においてゲート電極パッドと電気的に接続されている。なお、ゲート電極膜１６は、ポリシリコン以外の材料、例えばＷなどの金属や、ＷＳｉ２などのシリサイドによって形成することもできる。
【００５４】
ＢＰＳＧ膜１９は、ゲート電極膜１６とソース電極膜２４とを絶縁するために形成されている。なお、ＢＰＳＧ膜１９に代えてＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を形成しても良い。また、ＢＰＳＧ膜１９を形成せずにシリコン酸化膜２２だけでこれらを絶縁することも可能である。
【００５５】
ドレイン電極膜２３は、Ｎ＋型ドレイン層１１であるシリコン基板の、Ｎ−型ドリフト層１３を形成した反対側の主面を覆うように形成している。ソース電極膜２４は、Ｎ＋型ソース領域１７、Ｐ＋型拡散領域１８及びＢＰＳＧ膜１９の露出した部分を覆うように、Ａｌ−Ｓｉを蒸着させることによって形成している。なお、ソース電極２４は、Ａｌ−Ｓｉ−Ｃｕで形成しても良く、Ｔｉや、Ｗ、Ａｌ、ＴｉＮなどの金属膜を積層した積層膜として形成しても良い。また、ドレイン電極膜２３は、Ｔｉ−Ｓｉ−Ａｇを蒸着させることによって形成している。なお、ドレイン電極膜２３は、Ｔｉ−Ｓｉ−Ａｕで形成しても良く、Ｔｉや、Ｗ、Ａｌ、ＴｉＮなどの金属膜を積層した積層膜として形成しても良い。
【００５６】
以上の構成を有するＭＯＳＦＥＴ１０の動作は以下に述べるようになる。すなわち、ソース電極膜２４とドレイン電極膜２３との間に電圧を印加するとともに、ゲート電極膜１６とソース電極膜２４との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１５のゲート絶縁膜１４との境界面の近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜２３からソース電極２４へ電流が流れる。このとき、チャネルとＮ＋型ドレイン層１１との間においては、Ｎ−型ドリフト層１３よりも抵抗成分が低いＮ型埋込導電領域１２が主な電流経路となる。また、ゲート電極膜１６とソース電極膜２４との間の電圧を閾値より低くすれば、このチャネルが消滅して、ドレイン電極２３とソース電極膜２４との間には電流が流れない。
【００５７】
したがって、ＭＯＳＦＥＴ１０は、図３７に示したＭＯＳＦＥＴ１０には存在しない、抵抗成分の低いＮ型埋込導電領域１２を形成すると共に、オンしているときにＮ型埋込導電領域１２を経路として電流が流れるようにしているので、抵抗成分の低いＭＯＳＦＥＴ１０を提供することができる。
【００５８】
なお、この実施例１については、以下のような変形が可能である。図１０は、実施例１のＰボディ層の変形例を示す断面図である。図１１は、実施例１のＮ型埋込導電領域の変形例を示す断面図である。また、図１０及び図１１の符号は全て図１の符号と同じものを示す。
【００５９】
図１０に示した変形例では、Ｐ型ボディ層１５がＮ−型ドリフト層１３に向かって張り出すように湾曲している。この変形例では、チャネルが生成する領域におけるオン抵抗が低減する利点がある。また、Ｐ型ボディ層１５の最も張り出した部分でブレークダウンが起きるように意図的に設計することによって、ＭＯＳＦＥＴ１０の耐圧を設定することも可能である。この場合、Ｐ型ボディ層１５の最も張り出した部分が角のように急激に突き出した形状にすることが好ましい。
【００６０】
図１１に示した変形例では、Ｎ型埋込導電領域１２がＮ＋型ドレイン層１１と離れている。実施例１では、溝２５を従来型のＭＯＳＦＥＴよりも深く形成する必要がある。溝を深く形成する場合、溝の形成のためのエッチング工程の管理が格段に困難になり、溝の深さがばらついてしまう。したがって、この変形例のように溝がやや浅く形成すると、Ｎ型埋込導電領域１２を形成する利点が多少減るが、溝の深さのバラツキを抑えることが可能なる。
【実施例２】
【００６１】
次に、本発明の実施例２について説明する。図２は、本発明の実施例２に係るＭＯＳＦＥＴを示す断面図である。また、図２において、２７は段差、Ａは電界集中点を示し、その他の符号は図１の符号と同じものを示す。
【００６２】
ＭＯＳＦＥＴ１０は、溝２５にその下部の幅が狭くなるような段差２７を形成し、Ｎ型埋込導電領域１２を段差２７よりも下方の部分に形成している。したがって、Ｎ型埋込導電領域１２の幅は、ゲート絶縁膜１４の幅よりも狭くなっている。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。
【００６３】
実施例２のＭＯＳＦＥＴ１０は、段差２７を形成したので、実施例１のＭＯＳＦＥＴ１０よりもプロセスが複雑になるが、ゲート電極膜１６の角部に近いＮ−型ドリフト層１３の電界を実施例１のものよりも緩和することができる。
【００６４】
その理由について説明する。トレンチゲート構造を持つＭＯＳＦＥＴでは、ゲート絶縁膜の周囲のシリコン層または領域の電界強度が高くなる傾向がある。さらに、ゲート電極膜の角部に最も近い部分の電界強度がその周囲の部分よりも高くなることは周知の通りである。実施例２の場合であれば、Ａのところに電界が集中する。また、Ｎ型埋込導電領域１２の電界強度は、Ｎ−型ドリフト層１３よりも高くなることが分かっている。したがって、電界が集中するＡの近くにＮ型埋込導電領域１２が存在すると、Ａの電界強度をさらに高くするので、ＭＯＳＦＥＴ１０の耐圧を低下させることになる。そこで、実施例２のＭＯＳＦＥＴ１０では、Ｎ型埋込導電領域１２の幅を狭くすることによって、Ａで示した部分とＮ型埋込導電領域１２との距離を大きくして、実施例１のものよりも電界を緩和できることになる。
【実施例３】
【００６５】
次に、本発明の実施例３について説明する。図３は、本発明の実施例３に係るＭＯＳＦＥＴを示す断面図である。また、図３の符号は全て図１の符号と同じものを示す。
【００６６】
ＭＯＳＦＥＴ１０は、Ｎ−型ドリフト層１３とＰ型ボディ層１５との境界面２６がゲート絶縁膜１４の底面部２０よりも低いところに位置しており、ゲート絶縁膜１４の側面部２１の下側は、Ｎ型埋込導電領域１２とは逆導電型であるＰ型ボディ層１５と接している。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。
【００６７】
したがって、実施例３の構成によれば、オン抵抗が若干大きくなるが、図２のＡで示した領域におけるＮ型埋込導電領域１２からの電界的影響をＰ型ボディ層１５の存在によって緩和することができる。
【実施例４】
【００６８】
次に、本発明の実施例４について説明する。図４は、本発明の実施例４に係るＭＯＳＦＥＴを示す断面図である。また、図４の符号は全て図２の符号と同じものを示す。
【００６９】
ＭＯＳＦＥＴ１０は、Ｎ型埋込導電領域１２の幅がゲート絶縁膜１４の幅よりも狭くなっていると共に、Ｎ−型ドリフト層１３とＰ型ボディ層１５との境界面２６がゲート絶縁膜１４の底面部２０よりも低いところに位置している。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。
【００７０】
したがって、実施例４の構成によれば、実施例２及び実施例３の特徴的構造を併せ持っているので、両方の効果を発揮することができる。
【実施例５】
【００７１】
次に、本発明の実施例５について説明する。図５は、本発明の実施例５に係るＭＯＳＦＥＴを示す断面図である。また、図５の符号において、２８はＮ型拡散導電領域を示し、その他は図１の符号と同じものを示す。
【００７２】
ＭＯＳＦＥＴ１０は、図１のＮ型埋込導電領域１２に相当するものとしてＮ型拡散導電領域２８を形成しているところに特徴がある。すなわち、溝２５を、Ｎ＋型ドレイン層１１とＮ−型ドリフト層１３との境界面までではなく、Ｎ−型ドリフト層１３の所定深さのところまで形成している。さらに、Ｎ＋型ドレイン層１１とゲート絶縁膜１４との間にＮ型拡散導電領域２８を介在させている。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。
【００７３】
Ｎ型拡散導電領域２８は、溝２５とゲート絶縁膜を形成した後に、Ｎ型の不純物を溝２５の底面部から深さを変えて４回注入し、高熱で拡散することによって形成している。また、Ｎ型拡散導電領域２８の不純物濃度は、Ｎ型埋込導電領域１２と同じものにする。なお、不純物の注入で形成する拡散領域の数は、Ｎ＋型ドレイン層１１とゲート絶縁膜１４との距離に応じて適宜変更することができる。また、実施例２に基づいて説明したように、図２のＡに相当する領域とＮ型拡散導電領域２８との距離を確保するために、Ｎ型拡散導電領域２８の幅をゲート絶縁膜１４の幅（＝ゲート電極膜１６の幅＋ゲート絶縁膜１４の厚さ×２）よりも狭くすることが望ましい。
【００７４】
したがって、実施例５の構成によれば、例えば溝２５が非常に微細でＮ型埋込導電領域１２を形成しにくい場合などに、Ｎ型埋込導電領域１２と同等の機能を持つＮ型拡散導電領域２８を形成することによって実施例２と同じ効果を発揮させることができる。
【実施例６】
【００７５】
次に、本発明の実施例６について説明する。図６は、本発明の実施例６に係るＭＯＳＦＥＴを示す断面図である。また、図６の符号は全て図５の符号と同じものを示す。
【００７６】
ＭＯＳＦＥＴ１０は、Ｎ型拡散導電領域２８を形成すると共に、Ｎ−型ドリフト層１３とＰ型ボディ層１５との境界面２６がゲート絶縁膜１４の底面部２０よりも低いところに位置している。その他の部分の構成は、図５のＭＯＳＦＥＴ１０と同じである。
【００７７】
したがって、実施例６の構成によれば、実施例３及び実施例５の特徴的構造を併せ持っているので、両方の効果を発揮することができる。
【実施例７】
【００７８】
次に、本発明の実施例７について説明する。図７は、本発明の実施例７に係るＭＯＳＦＥＴを示す断面図である。また、図７の符号において、２９はＮ型下層導電領域、３０は境界面を示し、その他は図１の符号と同じものを示す。
【００７９】
ＭＯＳＦＥＴ１０は、図１などのＮ−型ドリフト層１３に対応する層を形成しておらず、Ｎ＋型ドレイン層１１とＰ型ボディ層１５とが接している。溝２５は、Ｐ型ボディ層１５の表面からＰ型ボディ層１５を貫通して、Ｎ＋型ドレイン層１１とＰ型ボディ層１５との境界面３０まで達するように形成されている。したがって、ゲート絶縁膜１４の側面部２１の下側は、Ｎ型埋込導電領域１２とは逆導電型であるＰ型ボディ層１５と接している。溝２５の内部には、この境界面３０上に溝２５の内部にＮ型シリコンを堆積することによってＮ型下層導電領域２９を形成している。さらに、Ｎ型下層導電領域２９の上には、溝２５の内部に、Ｎ型下層導電領域２９よりも高濃度不純物のＮ型シリコンを堆積することによってＮ型埋込導電領域１２を形成している。また、Ｎ型埋込導電領域１２上には、ゲート絶縁膜１４、ゲート電極膜１６及びシリコン酸化膜２２からなるトレンチゲート構造を形成している。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。
【００８０】
Ｎ型下層導電領域２９は、Ｎ型埋込導電領域１２とＮ＋型ドレイン層１１との間の主な電流経路となる。Ｎ型埋込導電領域１２は、Ｎ型下層導電領域２９上に形成しているが、この領域が持つ機能は図１のＮ型埋込導電領域１２と同じである。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。なお、Ｎ型埋込導電領域１２の不純物濃度は、Ｎ＋型ドレイン層１１よりも低く、且つ、Ｎ型下層導電領域２９よりも高くなるように設定されている。その他の部分の構成は、図１のＭＯＳＦＥＴ１０と同じである。
【００８１】
さらに、実施例７のＭＯＳＦＥＴ１０の製造方法の概要について説明する。Ｎ＋型ドレイン層１１となるＮ型シリコン基板上に、Ｎ型下層導電領域２９に相当する不純物濃度のＮ型シリコンをＮ＋型ソース領域１７及びＰ＋型拡散領域１８の表面に相当する厚さになるまでエピタキシャル成長させている。そして、Ｎ型埋込導電領域１２の下端部に相当する深さを持つ溝２５を形成し、次に、Ｐ型の不純物をＮ＋型ドレイン層１１まで達するように深く拡散させてＰ型ボディ層１５を形成している。
【００８２】
したがって、実施例７の構成によれば、溝２５の内部に形成する構造が実施例３のものよりも複雑になるが、図２のＡで示した領域におけるＮ型埋込導電領域１２からの電界強度を深いところまで形成したＰ型ボディ層１５によってさらに緩和することができる。
【００８３】
なお、実施例７の構成は、他の製造方法によって形成することも可能である。図１２は、実施例７のＰボディ層の第１の変形例を示す断面図である。図１３は、実施例７のＰボディ層の第２の変形例を示す断面図である。
【００８４】
図１２に示した変形例では、Ｐ型不純物の拡散時間を短縮し、不純物の拡散範囲を小さくしている。したがって、Ｐボディ層１５がＮ＋型ドレイン層１１まで達しておらず、各々のＮ型下層導電領域２９が層状に繋がっている。この変形例では、実施例７の構造よりも電界強度を緩和する効果がやや低いが、Ｐボディ層１５の形成に要する時間を短縮することができる。図１３に示した変形例では、逆にＰ型不純物の拡散時間をやや過剰なほど長くしているので、Ｐボディ層１５がＮ型埋込導電領域１２の下まで回り込んでいる。Ｐ型ボディ層１５で電界緩和を十分に図ることが強く求められるときに、このようにしてＰ型ボディ層１５を形成すると、Ｐ型不純物の拡散工程に若干のバラツキを生じても、Ｐボディ層１５がＮ＋型ドレイン層１１まで達するように形成される利点がある。  
【実施例８】
【００８５】
次に、本発明の実施例８について説明する。図８は、本発明の実施例８に係るＭＯＳＦＥＴを示す断面図である。また、図８の符号は全て図７の符号と同じものを示す。
【００８６】
ＭＯＳＦＥＴ１０は、Ｎ型埋込導電領域１２の幅がゲート絶縁膜１４の幅よりも狭くなっていると共に、Ｎ−型ドリフト層１３がなく、Ｎ＋型ドレイン層１１とＰ型ボディ層１５とが接している。その他の部分の構成は、図７のＭＯＳＦＥＴ１０と同じである。
【００８７】
したがって、実施例８の構成によれば、実施例２及び実施例７の特徴的構造を併せ持っているので、両方の効果を発揮することができる。
【実施例９】
【００８８】
次に、本発明の実施例９について説明する。図９は、本発明の実施例９に係るＭＯＳＦＥＴを示す断面図である。また、図９の符号において、３１はＮ型拡散導電領域を示し、その他は図１の符号と同じものを示す。
【００８９】
ＭＯＳＦＥＴ１０は、図５のＮ型拡散導電領域２８と同様に、Ｎ型不純物の注入、拡散でＮ型拡散導電領域２８及びＮ型下層拡散導電領域３１を形成している。その他の部分の構成は、図５のＭＯＳＦＥＴ１０と同じである。
【００９０】
Ｎ型拡散導電領域２８は、図５のＮ型拡散導電領域２８と同じ機能を有する。Ｎ型下層拡散導電領域３１は、４つ積み上げるように形成した拡散領域の最も下に位置する。また、Ｎ型拡散導電領域２８の不純物濃度は、Ｎ＋型ドレイン層１１よりも低く、且つ、Ｎ型下層拡散導電領域３１よりも高くなるように設定している。したがって、Ｎ型下層拡散導電領域３１はＮ型下層導電領域２９と同様の機能を果たす。
【００９１】
したがって、実施例９の構成によれば、拡散領域の構造が若干大きくなるが、実施例５及び実施例８の特徴的構造を併せ持っているので、両方の効果を発揮することができる。
【００９２】
次に、本発明に係る半導体装置の製造方法について説明する。なお、実施例１乃至実施例９においては、多くのプロセスにおいて共通しているので、実施例１及び実施例５を代表例として取り上げる。図１５乃至図３０は、実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１）〜（１６）である。図１５乃至図３０において、３２はシリコン酸化膜、３３はシリコン酸化膜、３４は開口部、３５はＮ型エピタキシャル層、３６はポリシリコン膜、３７はＢＰＳＧ膜を示す。
【００９３】
実施例１の製造方法については、まず、Ｎ＋型ドレイン層１１となるＮ型の半導体基板を準備し、この半導体基板の一方の主面上にＮ型シリコンをエピタキシャル成長させる。なお、エピタキシャル成長で形成する層の不純物濃度は、上記の半導体基板の不純物濃度よりも低くなるようにする。形成したＮ型シリコンの層はＮ−型ドリフト層１３となる。
【００９４】
そして、図１５に示すように、Ｎ−型ドリフト層１３上に熱酸化でシリコン酸化膜３２を形成し、さらにその上にデポジションでシリコン酸化膜３３を形成する。次に、図１６に示すように、シリコン酸化膜３３上にパターニングしたフォトレジスト膜を形成し、さらにこのフォトレジスト膜をマスクとして溝を形成する部位のシリコン酸化膜３２，３３をエッチングで除去して開口部３４を形成する。開口部３４の形成後にフォトレジスト膜を除去する。
【００９５】
さらに、図１７に示すように、シリコン酸化膜３２，３３をマスクとしてＮ−型ドリフト層１３をエッチングし、Ｎ＋型ドレイン層１１まで達するように溝２５を形成する。そそして、図１８に示すように、溝２５の内面上にＮ型シリコンをエピタキシャル成長させてＮ型エピタキシャル層３５を形成する。なお、Ｎ型エピタキシャル層３５の不純物濃度は、Ｎ＋型ドレイン層１１の不純物濃度よりも低くする。また、溝２５の内部は、Ｎ型エピタキシャル層３５で埋まるようにする。
【００９６】
次に、図１９に示すように、所定部位よりも上方のＮ型エピタキシャル層３５をエッチングで除去する。残ったＮ型エピタキシャル層３５は、Ｎ型埋込導電領域１２となる。さらに、図２０に示すように、シリコン酸化膜３２，３３もエッチングで除去する。
【００９７】
そして、図２１に示すように、Ｎ型埋込導電領域１２の上面、溝２５の内面及びＮ−型ドリフト層１３の表面上に熱酸化によってゲート酸化膜１４を形成する。次に、図２２に示すように、ゲート酸化膜１４の表面上にデポジションでポリシリコン膜３６を形成する。なお、溝２５の内部は、ポリシリコン膜３６で埋まるようにする。
【００９８】
さらに、図２３に示すように、所定部位よりも上方のポリシリコン膜３６をエッチングで除去する。残ったポリシリコン膜３６は、ゲート電極膜１６となる。次に、図２４に示すように、ゲート電極膜１６の表面、及び露出しているゲート酸化膜１４の表面上に熱酸化でシリコン酸化膜２２を形成する。なお、シリコン酸化膜２２はデポジションで形成することもできる。
【００９９】
そして、図２５に示すように、シリコン酸化膜２２の、Ｐ型ボディ層１５の形成範囲に対応する部分にホウ素を注入して高熱で拡散し、Ｐ型ボディ層１５を形成する。さらに、図２６に示すように、シリコン酸化膜２２の、Ｐ＋型拡散領域１８の形成範囲に対応する部分にホウ素を注入して高熱で拡散し、Ｐ＋型拡散領域１８を形成する。なお、Ｐ＋型拡散領域１８の不純物濃度は、Ｐ型ボディ層１５の不純物濃度よりも高くなるようにする。
【０１００】
次に、図２７に示すように、シリコン酸化膜２２の、Ｎ＋型ソース領域１７の形成範囲に対応する部分にヒ素を注入して高熱で拡散し、Ｎ＋型ソース領域１７を形成する。なお、Ｎ＋型ソース領域１７は、Ｐ＋型拡散領域１８よりも先に形成しても良い。そして、
図２８に示すように、ゲート酸化膜１４の表面上にデポジションでＢＰＳＧ膜３７を形成する。
【０１０１】
次に、図２９に示すように、ＢＰＳＧ膜３７及びシリコン酸化膜２２の内、ゲート絶縁膜の溝２５の上方とその周辺に形成した部分を除いてエッチングで順次除去する。そして、図３０に示すように、Ｎ＋型ソース領域１７、Ｐ＋型拡散領域１８及びＢＰＳＧ膜１９の露出している表面上に、スパッタリングでソース電極膜２４を形成する。さらに、Ｎ＋型ドレイン層１１の露出している表面上に、ドレイン電極膜２３を金属蒸着で形成する。なお、これらの電極の材料については先に述べた通りである。
【０１０２】
なお、溝２５を形成するときの制御性を高めたい場合には、Ｎ型シリコンをエピタキシャル成長させる工程や、溝を形成するためのエッチング工程、Ｎ型拡散導電領域２８形成するを分割して行うと良い。例えば、Ｎ型シリコンを本来必要な厚さの数分の１だけ成長させ、次に溝を形成するためのエッチングを行い、くわえて溝の内部にＮ型シリコンを堆積させるなどという工程を繰り返しても良い。このようにすると、１回のエッチングで形成する溝の深さが数分の１になるので、制御性を向上することができる。
【０１０３】
さらに、Ｎ型拡散導電領域２８については、以下のように形成しても良い。まず、Ｎ型拡散導電領域２８の厚さに相当するＮ型シリコンをエピタキシャル成長させる。次に、Ｎ型拡散導電領域２８を形成する部分以外の部分をエッチングで除去する。さらに、残ったＮ型拡散導電領域２８を埋め込むように、Ｎ−型ドリフト層１３相当の不純物濃度のＮ型シリコンをエピタキシャル成長させる。このようにすれば、上述の製造方法による場合と同様のＮ型拡散導電領域２８を形成できる。これは、実施例７などにも適用可能である。
【０１０４】
続けて、実施例９の製造方法について説明する。図３１乃至図３５は、実施例９に係るＭＯＳＦＥＴの製造方法を示す断面図（１）〜（５）である。図３１乃至図３５において、用いた符号は、、３８は拡散導電領域の形成予定領域、３９ａ，３９ｂ，３９ｃ，３９ｄは注入不純物を示し、その他に符号は図１及び図９で用いたものと同じものを示す。
【０１０５】
実施例９の製造方法については、図３１に示したプロセスが実施例１の図１６で示したプロセスに相当し、図３１に示すプロセスまでは実施例１と全て同じである。図３１に相に示したプロセスを終えたら、図３２に示すように、シリコン酸化膜３２，３３をマスクとしてＮ−型ドリフト層１３をエッチングし、Ｎ−型ドリフト層１３の拡散導電領域の形成予定領域３８の上端まで達するように溝２５を形成する。これは言い換えるならば、Ｎ型拡散導電領域２８を形成する余地を残して溝２５を形成することになる。
【０１０６】
そして、図３３に示すように、溝２５の内面上にゲート絶縁膜１４を形成する。次に、図３４に示すように、溝２５の底面部からＮ−型ドリフト層１３にＮ型の不純物を４回注入する。このとき、注入不純物３９ａ，３９ｂ，３９ｃ，３９ｄに示すように、それぞれの不純物の注入深さを変える。
【０１０７】
次に、図３５に示すように、注入不純物３９ａ，３９ｂ，３９ｃ，３９ｄを加熱して拡散させ、柱状のＮ型拡散導電領域２８を形成する。なお、加熱して１つのＮ型拡散導電領域２８が形成されたときに、Ｎ型拡散導電領域２８の幅がゲート絶縁膜１４の幅を越えないように、注入不純物３９ａ，３９ｂ，３９ｃ，３９ｄの間隔や、これらの不純物に対する加熱時間に関して十分留意する必要がある。
【０１０８】
以上の説明においては、全てＭＯＳＦＥＴを事例として取り上げたが、本発明はＩＧＢＴに対して適用することもできる。図３６は、実施例１０に係るＩＧＢＴを示す断面図である。図３６において、４０はＩＧＢＴ、４１はＰ＋型コレクタ領域、４２はＮ＋型バッファ領域、４３はＮ−型ドリフト領域、４４はＮ＋型エミッタ領域、４５はエミッタ電極、４６はコレクタ電極を示し、その他の符号は図１と同じものを示す。
【０１０９】
実施例１０のＩＧＢＴ４０では、Ｎ型埋込導電領域１２をゲート絶縁膜１４とＮ＋型バッファ領域４２との間に介在するように形成している。この実施例においても、Ｎ型埋込導電領域１２が実施例１などと同様の効果を発揮する。なお、Ｎ型埋込導電領域１２をゲート絶縁膜１４とＰ＋型コレクタ領域４１との間に介在するように形成することも可能である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施例１に係るＭＯＳＦＥＴを示す断面図である。
【図２】本発明の実施例２に係るＭＯＳＦＥＴを示す断面図である。
【図３】本発明の実施例３に係るＭＯＳＦＥＴを示す断面図である。
【図４】本発明の実施例４に係るＭＯＳＦＥＴを示す断面図である。
【図５】本発明の実施例５に係るＭＯＳＦＥＴを示す断面図である。
【図６】本発明の実施例６に係るＭＯＳＦＥＴを示す断面図である。
【図７】本発明の実施例７に係るＭＯＳＦＥＴを示す断面図である。
【図８】本発明の実施例８に係るＭＯＳＦＥＴを示す断面図である。
【図９】本発明の実施例９に係るＭＯＳＦＥＴを示す断面図である。
【図１０】実施例１のＰボディ層の変形例を示す断面図である。
【図１１】実施例１のＮ型埋込導電領域の変形例を示す断面図である。
【図１２】実施例７のＰボディ層の第１の変形例を示す断面図である。
【図１３】実施例７のＰボディ層の第２の変形例を示す断面図である。
【図１４】実施例９の下層拡散導電領域及び拡散導電領域の変形例を示す断面図である。
【図１５】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１）である。
【図１６】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（２）である。
【図１７】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（３）である。
【図１８】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（４）である。
【図１９】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（５）である。
【図２０】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（６）である。
【図２１】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（７）である。
【図２２】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（８）である。
【図２３】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（９）である。
【図２４】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１０）である。
【図２５】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１１）である。
【図２６】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１２）である。
【図２７】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１３）である。
【図２８】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１４）である。
【図２９】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１５）である。
【図３０】実施例１に係るＭＯＳＦＥＴの製造方法を示す断面図（１６）である。
【図３１】実施例９に係るＭＯＳＦＥＴの製造方法を示す断面図（１）である。
【図３２】実施例９に係るＭＯＳＦＥＴの製造方法を示す断面図（２）である。
【図３３】実施例９に係るＭＯＳＦＥＴの製造方法を示す断面図（３）である。
【図３４】実施例９に係るＭＯＳＦＥＴの製造方法を示す断面図（４）である。
【図３５】実施例９に係るＭＯＳＦＥＴの製造方法を示す断面図（５）である。
【図３６】実施例１０に係るＩＧＢＴを示す断面図である。
【図３７】従来技術に係る半導体装置の例を示す斜視図である。
【符号の説明】
【０１１１】
１０    ＭＯＳＦＥＴ
１１    Ｎ＋型ドレイン層
１２    Ｎ型埋込導電領域
１３    Ｎ−型ドリフト層
１４    ゲート酸化膜
１５    Ｐ型ボディ層
１６    ゲート電極膜
１７    Ｎ＋型ソース領域
１８    Ｐ＋型拡散領域
１９    ＢＰＳＧ膜
２０    底面部
２１    側面部
２２    シリコン酸化膜
２３    ドレイン電極膜
２４    ソース電極膜
２５    溝
２６    境界面
２７    段差
２８    Ｎ型拡散導電領域
２９    Ｎ型下層導電領域
３０    境界面
３１    Ｎ型下層拡散導電領域
３２    シリコン酸化膜
３３    シリコン酸化膜
３４    開口部
３５    Ｎ型エピタキシャル層
３６    ポリシリコン膜
３７    ＢＰＳＧ膜
３８    拡散導電領域の形成予定領域
３９ａ  注入不純物
３９ｂ  注入不純物
３９ｃ  注入不純物
３９ｄ  注入不純物
４０    ＩＧＢＴ
４１    Ｐ＋型コレクタ領域
４２    Ｎ＋型バッファ領域
４３    Ｎ−型ドリフト領域
４４    Ｎ＋型エミッタ領域
４５    エミッタ電極
４６    コレクタ電極
Ａ      電界集中点
【図１】
2006156461.tif 000003
【図２】
2006156461.tif 000004
【図３】
2006156461.tif 000005
【図４】
2006156461.tif 000006
【図５】
2006156461.tif 000007
【図６】
2006156461.tif 000008
【図７】
2006156461.tif 000009
【図８】
2006156461.tif 000010
【図９】
2006156461.tif 000011
【図１０】
2006156461.tif 000012
【図１１】
2006156461.tif 000013
【図１２】
2006156461.tif 000014
【図１３】
2006156461.tif 000015
【図１４】
2006156461.tif 000016
【図１５】
2006156461.tif 000017
【図１６】
2006156461.tif 000018
【図１７】
2006156461.tif 000019
【図１８】
2006156461.tif 000020
【図１９】
2006156461.tif 000021
【図２０】
2006156461.tif 000022
【図２１】
2006156461.tif 000023
【図２２】
2006156461.tif 000024
【図２３】
2006156461.tif 000025
【図２４】
2006156461.tif 000026
【図２５】
2006156461.tif 000027
【図２６】
2006156461.tif 000028
【図２７】
2006156461.tif 000029
【図２８】
2006156461.tif 000030
【図２９】
2006156461.tif 000031
【図３０】
2006156461.tif 000032
【図３１】
2006156461.tif 000033
【図３２】
2006156461.tif 000034
【図３３】
2006156461.tif 000035
【図３４】
2006156461.tif 000036
【図３５】
2006156461.tif 000037
【図３６】
2006156461.tif 000038
【図３７】
2006156461.tif 000039