(57)【要約】【課題】半導体装置及びその製造方法が開示される。【解決手段】隣接したセルに殆ど影響を与えることなく、選択されたセルを動作させることができる半導体装置及びその製造方法において、半導体装置は、基板に形成された少なくとも２個のトランジスタ及び前記少なくとも２個のトランジスタのうち、選択されたトランジスタの動作によって前記選択されたトランジスタと隣接するトランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物が具備される。前記電荷捕獲用構造物で電荷を捕獲することによって隣接するトランジスタのしきい電圧の上昇を最小化することができる。【選択図】図２
2006148073.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された少なくとも２個のトランジスタと、
前記少なくとも２個のトランジスタのうち、選択されたトランジスタの動作によって前記選択されたトランジスタと隣接するトランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物と、を具備することを特徴とする半導体装置。
【請求項２】
前記電荷捕獲用構造物は、
前記選択されたトランジスタと隣接トランジスタとの間に位置し、素子分離膜によって画定されるアクティブ領域と、
前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、で構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電荷捕獲用ウェルは、前記トランジスタのソース／ドレインと同じ不純物タイプで形成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電荷捕獲用ウェルは、前記トランジスタのソース／ドレインと異なる不純物タイプで形成されることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第１配線ラインを更に含むことを特徴とする請求項２記載の半導体装置。
【請求項６】
前記電荷捕獲用構造物は、
前記選択されたトランジスタと隣接トランジスタとの間に位置して素子分離膜によって画定されるアクティブ領域と、
前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記電荷捕獲用パターンは、前記トランジスタのゲートと同じ物質で形成されることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する第２配線ラインを更に含むことを特徴とする請求項６記載の半導体装置。
【請求項９】
前記電荷捕獲用構造物は、
前記選択されたトランジスタと隣接トランジスタとの間に具備される素子分離膜と、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記電荷捕獲用パターンは、前記トランジスタのゲートと同じ物質で形成されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する配線ラインを更に含むことを特徴とする請求項９記載の半導体装置。
【請求項１２】
基板上にアクセストランジスタ及び前記アクセストランジスタと離隔されて前記アクセストランジスタのゲートに電圧を印加するためのコントロールゲート電極用ウェルが具備される単位セルと、
前記単位セルのうち、選択されたセルのプログラミング動作によって隣接するセルのアクセストランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物と、を具備することを特徴とする半導体装置。
【請求項１３】
前記各単位セルにおけるアクセストランジスタのゲート電極は、前記コントロールゲート電極用ウェルの上部まで延長されたことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記電荷捕獲用構造物は、
前記隣接する単位セル間に位置して素子分離膜によって画定されるアクティブ領域と、
前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、で構成されることを特徴とする請求項１２記載の半導体装置。
【請求項１５】
前記電荷捕獲用ウェルは、前記アクセストランジスタのソース／ドレインと同じ不純物タイプで形成されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記電荷捕獲用ウェルは、前記アクセストランジスタのソース／ドレインと異なる不純物タイプで形成されることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第１配線ラインを更に含むことを特徴とする請求項１４記載の半導体装置。
【請求項１８】
前記電荷捕獲用ウェルは、前記各単位セルを取り囲む形状を有することを特徴とする請求項１４記載の半導体装置。
【請求項１９】
前記電荷捕獲用構造物は、
前記隣接する単位セル間に位置して素子分離膜によって画定されるアクティブ領域と、
前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項１２記載の半導体装置。
【請求項２０】
前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第１配線ラインを更に含むことを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記電荷捕獲用ウェルは、前記各単位セルを取り囲む形状を有することを特徴とする請求項１９記載の半導体装置。
【請求項２２】
前記電荷捕獲用パターンは、前記アクセストランジスタのゲートと同じ物質で形成されることを特徴とする請求項１９記載の半導体装置。
【請求項２３】
前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する第２配線ラインを更に含むことを特徴とする請求項１９記載の半導体装置。
【請求項２４】
前記電荷捕獲用パターンは、前記電荷捕獲用ウェル内で前記各単位セルを取り囲む形状を有することを特徴とする請求項１９記載の半導体装置。
【請求項２５】
前記電荷捕獲用構造物は、
前記隣接する単位セル間に具備される素子分離膜と、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項１２記載の半導体装置。
【請求項２６】
前記電荷捕獲用パターンは、前記アクセストランジスタのゲートと同じ物質で形成されることを特徴とする請求項２５記載の半導体装置。
【請求項２７】
前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する配線ラインを更に含むことを特徴とする請求項２５記載の半導体装置。
【請求項２８】
基板上にアクセストランジスタ及び前記アクセストランジスタと離隔されて前記アクセストランジスタのゲートに電圧を印加するためのコントロールゲート電極用ウェルを含む単位セルをそれぞれ形成する段階と、
前記単位セルのうち、選択されたセルのプログラミング動作によって隣接するセルのアクセストランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物を形成する段階と、を行うことを特徴とする半導体装置の製造方法。
【請求項２９】
前記電荷捕獲用構造物を形成する段階は、
前記各単位セルの間に位置して素子分離膜によって画定されるアクティブ領域に不純物をドーピングさせて電荷捕獲用ウェルを形成する段階を含むことを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３０】
前記電荷捕獲用ウェルは、前記アクセストランジスタのソース／ドレインを形成するためのイオン注入工程時に同時に形成されることを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３１】
前記電荷捕獲用構造物は、
前記単位セル間に位置して素子分離膜によって画定されるアクティブ領域に不純物をドーピングさせて電荷捕獲用ウェルを形成する段階と、
前記素子分離膜上に電荷捕獲用パターンを形成する段階と、を行って形成することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３２】
前記電荷捕獲用構造物は、前記単位セル間に具備される素子分離膜に電荷捕獲用パターンを形成する段階を行って形成することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３３】
前記電荷捕獲用パターンは、前記アクセストランジスタのゲートパターニング時に同時に形成されることを特徴とする請求項３２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、より詳細には、１回プログラミングが可能な不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、モバイル用ＬＣＤドライバー集積回路（ＬＣＤ  Ｄｒｉｖｅｒ  ＩＣ、以下、ＬＤＩ）の需要が急激に増加している。前記ＬＤＩの製造原価を節減するために、ＣＯＭ及びＳＥＧドライバー回路及びパワー回路を一つのチップに具現している。又、前記ＬＤＩドライバー集積回路では、高電圧トランジスタで構成されるＣＭＯＳ構造及び低電圧トランジスタＣＭＯＳ構造がそれぞれ具備される。又、各ユーザに合わせて集積回路を使用することができるように小規模のＯＴＰセル（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ｃｅｌｌ）が具備される。
【０００３】
前記ＯＴＰセルは、１回にかぎりユーザがプログラムでき、ＵＶで消去できるＥＥＰＲＯＭで構成される。特に、前記ＯＴＰセルは、ポリＥＥＰＲＯＭ構造のセルを主に使用している。前記シングルポリＥＥＰＲＯＭ構造のセルは、動作時の特性に優れ、半導体工程が単純であるという長所がある。反面、前記シングルポリＥＥＰＲＯＭ構造のセルは、スタック型構造に対して単位セルが占める面積が広いという短所がある。しかし、前記ＯＴＰセルは、数〜数百ビット程度の小さい個数のセルで構成されるので、単位セルの面積はそれほど重要ではない。
【０００４】
以下では、前記シングルポリＥＥＰＲＯＭ構造のセル動作について簡単に説明する。
【０００５】
まず、セルのデータを消去する動作は、前記シングルポリＥＥＰＲＯＭ構造の単位セルが形成されているウェーハ上にＵＶ光を照射する。これによって、前記フローティングゲート電極内に充電されている電荷が中性化される。即ち、前記全セルは、バルク基板側に電荷が漏洩されることによって、前記セルのデータが消去される。前記データが消去されているセルのトランジスタは、動作電圧（Ｖｃｃ）より低いしきい電圧を有する。これをオン状態とし、この際のしきい電圧は、例えば、１〜２Ｖを維持する。
【０００６】
又、前記セルにデータをプログラミングする動作を行うために、まず、プログラミング対象セルは、動作条件でホットエレクトロン（Ｈｏｔ  ｅｌｅｃｔｒｏｎ）がゲート酸化膜を通じて注入され、フローティングゲート電極に電荷が充電される。前記のようにプログラミングされたセルトランジスタは、動作電圧より高いしきい電圧を有する。これをオフ状態とし、この際のしきい電圧は、例えば、６〜８Ｖを維持する。
【０００７】
ところが、前記シングルポリＥＥＰＲＯＭ構造の単位セルが配列されている場合には、前記選択されたセルをプログラミングする時に生成された過剰のホットエレクトロンが隣接セルに移動することによって、隣接フローティングゲート電極に捕獲される現象が頻繁に発生される。前記のように、隣接フローティングゲート電極にホットエレクトロンが捕獲される場合には、前記隣接フローティングゲート電極のしきい電圧が共に上昇される。前記選択されたセルの動作によって隣接セルに影響を与える現象をゲートディスターブ現象という。
【０００８】
従来の不揮発性メモリ装置において、選択されたセルのコントロールゲートに１５Ｖを印加して動作電圧を５Ｖに印加してプログラミングした場合、選択されたセルのプログラミングする時間が増加すると、隣接するセルのしきい電圧も共に上昇する。しかし、前記選択されたセルと隣接しないセルのしきい電圧は殆ど変化しない。
【０００９】
前記のように、セルのゲートディスターブ特性が良くない場合に、選択されたセルではない所望しないセルまでプログラミングされる不良が頻繁に発生される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の第１目的は、隣接したセルに影響を殆ど与えることなく、選択されたセルを動作させることができる半導体装置を提供することにある。
【００１１】
本発明の第２目的は、隣接したセルに影響を殆ど与えることなく、選択されたセルを動作させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記第１目的を達成するための本発明の半導体装置は、基板に形成された少なくとも２個のトランジスタ及び前記少なくとも２個のトランジスタのうち、選択されたトランジスタの動作によって前記選択されたトランジスタと隣接するトランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物を具備する。
【００１３】
前記第１目的を達成するための本発明の他の形態の半導体装置は、基板上にアクセストランジスタ及び前記アクセストランジスタと離隔されて前記アクセストランジスタのゲートに電圧を印加するためのコントロールゲート電極用ウェルが具備される単位セルと、前記単位セルのうち、選択されたセルのプログラミング動作によって隣接するセルのアクセストランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物を具備する。
【００１４】
前記第２目的を達成するための本発明の半導体装置を製造する方法において、まず、基板上にアクセストランジスタ及び前記アクセストランジスタと離隔されて前記アクセストランジスタのゲートに電圧を印加するためのコントロールゲート電極用ウェルを含む単位セルをそれぞれ形成する。前記単位セルのうち、選択されたセルのプログラミング動作によって隣接するセルのアクセストランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物を形成して半導体装置を完成する。
【００１５】
前記半導体装置は、セルの動作時に隣接するセルのしきい電圧上昇を防止するための電荷捕獲用構造物が具備されている。即ち、セルをプログラミングする時に前記電荷捕獲用構造物によって過剰のホットエレクトロンが漏洩されることによって、隣接セルのしきい電圧が上昇しないことになる。そのため、前記しきい電圧の上昇による動作不良及び信頼性低下を最小化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
【００１７】
（第１実施例）
図１は、本発明の第１実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。図２は、図１のＩ−Ｉ’に沿って切断した断面図である。図３は、図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【００１８】
図１乃至図３を参照すると、基板１０５に素子分離領域及びアクティブ領域１０４を画定するための素子分離膜１０２が具備される。前記素子分離膜１０２は、基板を部分的に熱酸化させて形成される熱酸化膜で構成されることもでき、基板に形成されたトレンチ内に化学気相蒸着されるシリコン酸化膜で構成されることもできる。図２及び図３では、熱酸化膜で構成される素子分離膜１０２が開示されている。
【００１９】
一つの単位セルには、３個の孤立されたアクティブ領域１０４が具備される。具体的に、アクセストランジスタが形成されるための第１アクティブ領域１０４ａ、コントロールゲート電極用ウェルが形成されるための第２アクティブ領域１０４ｂ、及びグラウンド電圧が印加されるための第３アクティブ領域１０４ｃがそれぞれ具備される。
【００２０】
又、前記単位セルの間には、電荷捕獲用ウェルを形成するための第４アクティブ領域１０４ｄが具備される。前記第４アクティブ領域１０４ｄは、前記各単位セルを完全に取り囲む形態を有する。
【００２１】
前記基板１０５の第１アクティブ領域１０４ａ上にアクセストランジスタが具備される。前記アクセストランジスタは具体的にはゲート絶縁膜１０６及びフローティングゲート電極１０８で構成されるゲートと前記ゲート両側の基板下にソース／ドレイン１１０で構成される。通常、前記アクセストランジスタはＮ型トランジスタで構成される。又、前記フローティングゲート電極は、ポリシリコンで構成される。以下では、前記アクセストランジスタがＮ型トランジスタである場合に限定して説明する。
【００２２】
又、前記基板１０５の第２アクティブ領域１０４ｂには、前記アクセストランジスタのフローティングゲート電極１０８に電圧を印加するためのコントロールゲート電極用ウェル１１２が具備される。前記コントロールゲート電極用ウェル１１２は、高濃度のＮ型不純物で構成される。
【００２３】
前記図示されたように、フローティングゲート電極１０８上にコントロールゲート電極が積層されていないため、単位セル内にはフローティングゲート電極１０８に提供される一つの導電膜パターンのみを具備する。従って、スタック型不揮発性メモリ装置とは異なり、コントロールゲート電極を形成するための蒸着工程及びパターニング工程を省略することができるので、半導体装置の製造工程に所要される費用が減少される。
【００２４】
前記アクセストランジスタのゲート絶縁膜１０６及びフローティングゲート電極１０８は、前記コントロールゲート電極用ウェル１１２の上部まで延長されている。従って、前記コントロールゲート電極用ウェル１１２に印加される電圧が前記フローティングゲート電極１０８に一部印加されることになって、前記フローティングゲート電極１０８がしきい電圧以上の電圧レベルを有することになる。これによって、前記アクセストランジスタがターンオンされ、この時に発生するホットエレクトロンが前記フローティングゲート電極に注入される。
【００２５】
前記第３アクティブ領域１０４ｃには、前記ソース／ドレインにドーピングされている不純物とは反対タイプの不純物で形成されるグラウンド用ウェル１２８が具備されている。具体的に、前記グラウンド用ウェル１２８は、Ｐ型不純物で形成される。
【００２６】
前記第４アクティブ領域１０４ｄには、特定セルを選択してプログラミングする時に前記選択されたセルから生成される過剰のホットエレクトロンのうち、基板１０５の表面下の素子分離膜１０２から溢れるホットエレクトロンを捕獲するための電荷捕獲用ウェル１１４が具備される。前記電荷捕獲用ウェル１１４は、前記第４アクティブ領域１０４ｄの基板１０５の表面下にドーピングされた不純物で構成される。前記第４アクティブ領域１０４ｄが前記各単位セルを完全に取り囲む形態を有するので、前記電荷捕獲用ウェル１１４も前記各単位セルを完全に取り囲む形態を有する。
【００２７】
前記電荷捕獲用ウェル１１４は、前記アクセストランジスタのソース／ドレイン１１０と同じ不純物タイプで形成されることが好ましい。即ち、前記アクセストランジスタがＮ型トランジスタなので、前記電荷捕獲用ウェル１１４は、Ｎ型不純物で形成されることが好ましい。しかし、前記電荷捕獲用ウェル１１４は、前記アクセストランジスタのソース／ドレイン１１０と反対タイプの不純物で形成されることもできる。
【００２８】
前記第４アクティブ領域１０４ｄの両側には、前記第４アクティブ領域１０４ｄを画定するための素子分離膜１０２が具備されている。前記第４アクティブ領域１０４ｄの両側の素子分離膜１０２上には、電荷捕獲用パターン１１６が具備される。前記電荷捕獲用パターン１１６は、前記各単位セルを完全に取り囲む形態を有する。前記電荷捕獲用パターン１１６は、導電物質で形成される。好ましくは、前記電荷捕獲用パターン１１６は、前記アクセストランジスタのフローティングゲート電極１０８と同じ物質で形成される。
【００２９】
前記フローティングゲート電極及び基板上には、層間絶縁膜１３０が覆われている。前記層間絶縁膜１３０には、前記ソース／ドレイン１１０に電圧を印加するための第１コンタクト１１８及び前記コントロールゲート電極用ウェル１１２に電圧を印加するための第２コンタクト１２０が具備される。そして、前記グラウンド用ウェル１２８にグラウンド電圧を印加するための第３コンタクト１２２が具備される。
【００３０】
又、前記層間絶縁膜１３０には、前記電荷捕獲用ウェル１１４に捕獲された電荷を外部にドレインさせる動作電圧又はグラウンド電圧を印加するための第１配線１２４が具備される。具体的に、前記電荷捕獲用ウェル１１４がＮ型不純物で形成される場合には、前記第１配線１２４を通じて前記電荷捕獲用ウェル１１４に動作電圧（Ｖｃｃ）を印加することによって、捕獲された電荷をドレインさせることができる。反対に、前記電荷捕獲用ウェル１１４がＰ型不純物で形成される場合には、前記第１配線１２４を通じて前記電荷捕獲用ウェル１１４にグラウンド電圧（Ｖｓｓ）を印加することによって、捕獲された電荷をドレインさせることができる。
【００３１】
前記層間絶縁膜１３０には、前記電荷捕獲用パターン１１６と接続して前記電荷捕獲用パターン１１６に捕獲された電荷を外部にドレインさせるための電圧を印加する第２配線１２６が具備される。具体的に、前記第２配線１２６を通じて前記電荷捕獲用パターン１１６に前記コントロールゲート電極用ウェル１１２に印加するプログラミング電圧レベルの電圧を印加することによって、前記電荷捕獲用パターン１１６に捕獲された電荷を外部にドレインさせることができる。
【００３２】
図示されていないが、前記アクセストランジスタのソース１１０及び前記グラウンド用ウェル１２８を電気的に連結する第３配線（図示せず）が具備される。前記アクセストランジスタのドレイン１１０と接続する第１コンタクト１１８上には、前記第１コンタクト１１８と電気的に連結されるビットライン（図示せず）が具備される。前記コントロール電極用ウェル１１２と接続する第２コンタクト１２０上には、前記第２コンタクト１２０と電気的に連結され、前記コントロール電極用ウェル１１２にプログラミング電圧を印加するためのワードライン（図示せず）が具備される。前記ワードラインは、前記ビットラインと互いに垂直に配置される。又、前記グラウンド用ウェル１２８と接続する第３コンタクト１２２上には、前記グラウンド用ウェル１２８にグラウンドレベル電圧を印加する導電ライン（図示せず）が具備される。前記導電ラインは、前記ワードラインと平行に配置される。
【００３３】
以下では、前記第１実施例によるシングルポリＥＥＰＲＯＭ構造の単位セル動作について簡略に説明する。
【００３４】
まず、選択されたセルに該当するワードラインにプログラミング電圧（例えば、１２．５〜１５Ｖ）を印加する。これによって、前記選択されたセルのコントロール電極用ウェル１１２は、プログラミング電圧レベルを有することになり、前記フローティングゲート電極１０８は、約５Ｖ〜７Ｖ程度の電圧レベルを有する。
【００３５】
前記フローティングゲート電極１０８の電圧がしきい電圧以上に上昇されることによって、前記アクセストランジスタがターンオンされながら、ソースからドレインに電流が流れることになる。この際、過度なエネルギーを有するホットエレクトロンがゲート絶縁膜１０６を通じてフローティングゲート電極１０８に注入されることによって、フローティングゲート電極１０８に電荷が充電される。
【００３６】
ところが、過度なエネルギーを有する前記ホットエレクトロンの一部は、前記フローティングゲート電極１０８内に充電されるのみならず、層間絶縁膜１３０を通じて隣接領域まで移動する。前記層間絶縁膜１３０を通じて移動するホットエレクトロンは、前記フローティングゲート電極１０８を取り囲むように形成されている前記電荷捕獲用パターン１１６で捕獲される。この際、前記電荷捕獲用パターン１１６には、動作電圧（Ｖｃｃ）が印加されているので、捕獲された電荷は外部にドレインされる。従って、前記ホットエレクトロンの大部分は、隣接セルのフローティングゲート電極１０８まで移動することができない。
【００３７】
又、前記プログラミング時に発生されたホットエレクトロンの一部は、ドレイン領域下部の基板１０５を通じて移動する。前記基板１０５を通じて移動したホットエレクトロンは、前記セル境界部位で形成されている第４アクティブ領域１０４ｄの電荷捕獲用ウェル１１４で捕獲される。この際、前記電荷捕獲用ウェル１１４には、前記プログラミング電圧と同等のレベルの電圧が印加されているので、前記電荷捕獲用ウェル１１４に捕獲された電荷は外部にドレインされる。そのため、前記ホットエレクトロンの大部分は、隣接したセルに具備されたアクセストランジスタのソース／ドレイン１１０及びフローティングゲート電極１０８に移動することができない。
【００３８】
前記のように、選択されたセルをプログラミングする時に過度なエネルギーを有するホットエレクトロンが層間絶縁膜又は基板表面下に移動しても、隣接したセルに殆ど影響が及ばない。そのため、前記選択されたセルをプログラミングする時に電荷が移動することによって、隣接したセルのアクセストランジスタのしきい電圧が変化するゲートディスターブ現象を最小化することができる。
【００３９】
図４は、図１に図示された本発明の第１実施例によるシングルポリＥＥＰＲＯＭ装置１００の製造方法を説明するための断面図である。
【００４０】
図４を参照すると、基板１０５にロコス（ＬＯＣＯＳ）工程又はトレンチ素子分離工程を行って、アクティブ領域１０４を画定する素子分離膜１０２を形成する。前記工程を行って一つのセル内に孤立された第１乃至第３アクティブ領域１０４ａ、１０４ｂ、１０４ｃを形成する。又、前記各セルの境界部位を取り囲む形状の第４アクティブ領域１０４ｄを形成する。
【００４１】
その後、前記第２アクティブ領域１０４ｂの部位にＮ型不純物をドーピングさせてコントロールゲート電極用Ｎ−ウェル（図示せず）を形成する。又、前記第３アクティブ領域１０４ｃ部位に選択的にＰ型不純物をドーピングさせて、グラウンド用Ｐ−ウェル（図示せず）を形成する。
【００４２】
前記アクティブ領域１０４が画定された基板１０５上にゲート絶縁膜１０６及び導電膜を形成する。その後、前記ゲート導電膜をパターニングしてフローティングゲート電極１０８及び電荷捕獲用パターン１１６をそれぞれ形成する。前記フローティングゲート電極１０８は、第１及び第２アクティブ領域１０４ａ、１０４ｂ上に架けるように形成される。又、前記電荷捕獲用パターン１１６は素子分離膜１０２上に位置して、前記各セルを取り囲むように形成される。
【００４３】
前記基板１００の第１アクティブ領域１０４ａ、第２アクティブ領域１０４ｂ、及び第４アクティブ領域１０４ｄにＮ型不純物をドーピングさせる。前記工程によって、第１アクティブ領域１０４ａには、ソース／ドレイン１１０が形成されることによって、アクセストランジスタが完成する。そして、前記第２アクティブ領域１０４ｂには、フローティングゲート電極１０８と接続するためのコンタクト領域が画定され、前記第４アクティブ領域１０４ｄには電荷捕獲用ウェル１１４が形成される。
【００４４】
前記電荷捕獲用ウェル１１４は、Ｐ型不純物でも形成されることができるので、前記Ｎ型不純物ドーピング工程時に前記第４アクティブ領域１０４ｄはドーピングしなくても良い。前記電荷捕獲用ウェル１１４をＰ型不純物で形成する場合、Ｐ型不純物を選択的にドーピングさせる工程を後続で更に行うこともできる。又は、以前の前記第３アクティブ領域１０４ｃをＰ型不純物でドーピングする工程で前記第４アクティブ領域１０４ｄも共にＰ型不純物を選択的にドーピングさせることもできる。
【００４５】
その後、図１乃至図３に示すように、前記フローティングゲート電極１０８が形成されている基板１０５上に、層間絶縁膜１３０を形成する。その後、前記アクセストランジスタのソース／ドレイン１１０に電圧を印加するための第１コンタクト１１８を形成する。前記コントロールゲート電極用ウェル１１２に電圧を印加するための第２コンタクト１２０を形成する。前記グラウンド用ウェル１２８にグラウンド電圧を印加するための第３コンタクト（図示せず）を形成する。
【００４６】
前記層間絶縁膜１３０に電荷捕獲用ウェル１１４と接続して、前記電荷捕獲用ウェル１１４に捕獲された電荷を外部にドレインさせるために、動作電圧又はグラウンド電圧を印加する第１配線１２４を形成する。
【００４７】
前記層間絶縁膜１３０に前記電荷捕獲用パターン１１６と接続して前記電荷捕獲用パターン１１６に捕獲された電荷を外部にドレインさせるための電圧を印加する第２配線１２６を形成する。
【００４８】
以上説明したように、電荷捕獲用パターン１１６は、セルのフローティングゲート電極１０８の形成時に同時に形成されることができ、前記電荷捕獲用ウェル１１４は、セルのソース／ドレイン１１０形成時に同時に形成されることができる。そのため、前記電荷捕獲用パターン１１６及び電荷捕獲用ウェル１１４を形成するために、別に工程が追加されない。従って、工程費用が殆ど増加されることなく、隣接セルのディスターブを最小化することができる。
【００４９】
（第２実施例）
図５は、第２実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。以下で説明する第２実施例は、電荷捕獲用パターン及び電荷捕獲用ウェルの形状を除いては、前記第１実施例と同じ構成を有する。
【００５０】
図５を参照すると、前記電荷捕獲用パターン２１６は、各セルを取り囲む形状を有しておらず、前記フローティングゲート電極２０８と平行な方向にのみ具備される。即ち、前記電荷捕獲用パターン２１６は、前記フローティングゲート電極２０８の両側と離隔しながら、前記フローティングゲート電極２０８と平行に位置する。
【００５１】
そして、前記第４アクティブ領域２０４ｄは、各セルを完全に取り囲む形状を有しておらず、前記フローティングゲート電極２０８と平行な方向の境界部位にのみ具備される。そのため、電荷捕獲用ウェル２１４も、各セルを取り囲む形状を有しておらず、前記フローティングゲート電極２０８と平行な方向にのみ位置する。即ち、前記フローティングゲート電極２０８の両側と離隔しながら、前記フローティングゲート電極２０８と平行に位置する。
【００５２】
セルのゲートディスターブ現象は、選択されたセルとワードラインと平行な方向（即ち、前記フローティングゲート電極と垂直な方向）に隣接するセルで主に発生される。そのため、前記のように電荷捕獲用パターン及び電荷捕獲用ウェルを前記フローティングゲート電極と平行な方向にのみ配置しても、セルのゲートディスターブ現象を充分に減少させることができる。又、前記フローティングゲート電極と垂直な方向には、前記電荷捕獲用パターン及び電荷捕獲用ウェルが配置されるので、前記フローティングゲート電極と平行な方向に隣接したセル間の間隔を更に狭くすることができるという長所がある。
【００５３】
（第３実施例）
図６は、本発明の第３実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。図７は、図６のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【００５４】
図６及び図７を参照すると、基板３０５に素子分離領域及びアクティブ領域を画定するための素子分離膜３０２が具備されている。一つの単位セルには、３個の孤立されたアクティブ領域が具備されている。
【００５５】
前記基板３０５の第１アクティブ領域３０４ａ上には、アクセストランジスタが具備される。前記アクセストランジスタは、具体的にゲート絶縁膜３０６及びフローティングゲート電極３０８で構成されるゲートと前記ゲート両側の基板下にソース／ドレイン３１０で構成される。通常、前記アクセストランジスタは、Ｎ型トランジスタで構成される。
【００５６】
又、前記基板の第２アクティブ領域３０４ｂには、前記アクセストランジスタのフローティングゲート電極３０８に電圧を印加するためのコントロールゲート電極用ウェル３１２が具備される。前記コントロールゲート電極用ウェル３１２は、高濃度のＮ型不純物で形成される。
【００５７】
前記アクセストランジスタのゲート絶縁膜及びフローティングゲート電極３０８は、前記コントロールゲート電極用ウェル３１２の上部まで延長されている。
【００５８】
前記第３アクティブ領域には、前記ソース／ドレイン３１０にドーピングされている不純物とは異なるタイプの不純物で形成されるグラウンド用ウェル３２８が具備されている。具体的に、前記グラウンド用ウェル３２８はＰ型不純物で形成される。
【００５９】
各単位セルの間に形成されている素子分離膜上に電荷捕獲用パターン３１６が具備される。前記電荷捕獲用パターン３１６は、前記フローティングゲート電極３０８と離隔され、前記フローティングゲート電極３０８と平行に配置される。好ましくは、前記電荷捕獲用パターン３１６が前記各単位セルを完全に取り囲む形態を有する。前記電荷捕獲用パターン３１６は、導電性物質で形成される。好ましくは、前記電荷捕獲用パターン３１６は、前記アクセストランジスタのゲートと同じ物質で形成される。
【００６０】
前記基板３０５上には、前記ゲートをカバーする層間絶縁膜３３０が具備されている。前記層間絶縁膜３３０には、前記ソース／ドレイン３１０に電圧を印加するための第１コンタクト３１８及び前記コントロールゲート電極用ウェル３１２に電圧を印加するための第２コンタクト３２０が具備されている。そして、前記グラウンド用ウェル３２８にグラウンド電圧を印加するための第３コンタクト３２２が具備されている。
【００６１】
前記層間絶縁膜３３０には、前記電荷捕獲用パターン３１６と接続して前記電荷捕獲用パターン３１６に捕獲された電荷を外部にドレインさせるための電圧を印加する配線３２６が具備される。
【００６２】
具体的に、前記配線３２６を通じて前記電荷捕獲用パターン３１６に前記コントロールゲート電極３１２に印加するプログラミング電圧レベルの電圧を印加することによって、前記電荷捕獲用パターン３１６に捕獲された電荷を外部にドレインさせることができる。
【００６３】
第３実施例によるシングルポリＥＥＰＲＯＭ装置は、各単位セルの間にアクティブ領域が具備されない。そのため、前記各単位セル間に電荷捕獲用ウェルを形成するためのアクティブ領域を形成する空間的余裕がない場合に有用である。
【００６４】
以下では、前記第３実施例によるシングルポリＥＥＰＲＯＭ装置の製造方法を簡単に説明する。
【００６５】
まず、基板３０５にロコス工程又はトレンチ素子分離工程を行ってアクティブ領域を画定する素子分離膜３０２を形成する。前記工程を行って一つのセル内に孤立された第１乃至第３アクティブ領域３０４ａ、３０４ｂ、３０４ｃを形成する。
【００６６】
その後、前記第２アクティブ領域３０４ｂの部位に、Ｎ型不純物をドーピングさせてコントロールゲート電極用Ｎ−ウェル３１２を形成する。又、前記第３アクティブ領域部位に選択的にＰ型不純物をドーピングさせてグラウンド用Ｐ−ウェル３２８を形成する。
【００６７】
前記基板上にゲート絶縁膜３０６及び導電膜を形成する。その後、前記ゲート導電膜をパターニングして、フローティングゲート電極３０８及び電荷捕獲用パターン３１６をそれぞれ形成する。前記フローティングゲート電極３０８は、第１及び第２アクティブ領域３０４ａ、３０４ｂ上に架けるように形成される。又、前記電荷捕獲用パターン３１６は、素子分離膜３０２上に位置して前記各セルを取り囲むように形成される。
【００６８】
前記基板３０５の第１アクティブ領域３０４ａ、第２アクティブ領域３０４ｂにＮ型不純物をドーピングさせる。前記工程によって、第１アクティブ領域３０４ａには、ソース／ドレイン３１０が形成されることによって、アクセストランジスタが形成される。そして、前記第２アクティブ領域３０４ｂには、コントロールゲート電極用ウェル３１２と接続するためのコンタクト領域が画定される。
【００６９】
その後、前記フローティングゲート電極が形成されている基板上に層間絶縁膜を形成してコンタクト及び配線を形成することによって、シングルポリＥＥＰＲＯＭ装置を完成する。
【００７０】
（第４実施例）
図８は、本発明の第４実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。図９は、図８のＩＶ−ＩＶ’に沿って切断した断面図である。
【００７１】
図８及び図９を参照すると、基板４０５に素子分離領域及びアクティブ領域を画定するための素子分離膜４０２が具備されている。一つの単位セルには、３個の孤立されたアクティブ領域が具備されている。又、前記単位セルの間には、第４アクティブ領域４０４ｄが具備されている。具体的に、前記第４アクティブ領域４０４ｄは、前記単位セルの境界部位で前記単位セルを完全に取り囲む形態を有する。図示されていないが、前記第４アクティブ領域４０４ｄは、前記単位セルのフローティングゲート電極４０８と平行な方向の境界部位にのみ配置され、前記単位セルの一部分のみを取り囲む形態を有することもできる。
【００７２】
前記基板４０５の第１アクティブ領域４０４ａ上には、アクセストランジスタが具備されている。前記アクセストランジスタは、具体的には、ゲート絶縁膜４０６及びフローティングゲート電極４０８で構成されるゲートと前記ゲート両側の基板下のソース／ドレイン４１０で構成される。通常、前記アクセストランジスタは、Ｎ型トランジスタで構成される。
【００７３】
又、前記基板４００の第２アクティブ領域４０４ｂには、前記アクセストランジスタのフローティングゲート電極４０８に電圧を印加するためのコントロールゲート電極用ウェル４１２が具備される。前記コントロールゲート電極用ウェル４１２は、高濃度のＮ型不純物で形成される。
【００７４】
前記アクセストランジスタのゲート絶縁膜４０６及びフローティングゲート電極４０８は、前記コントロールゲート電極用ウェル４１２の上部まで延長されている。
【００７５】
前記第３アクティブ領域４０４ｃには、前記ソース／ドレイン４１０にドーピングされている不純物とは異なるタイプの不純物で形成されるグラウンド用ウェル４２８が具備されている。
【００７６】
前記第４アクティブ領域４０４ｄには、選択されたセルから生成される過剰のホットエレクトロンのうち、素子分離膜４０２から溢れるホットエレクトロンを捕獲するための電荷捕獲用ウェル４１４が具備される。前記電荷捕獲用ウェル４１４は、基板表面下にドーピングされた不純物で形成される。前記電荷捕獲用ウェル４１４は、前記アクセストランジスタのソース／ドレイン４１０と同じ不純物タイプで形成されることが好ましい。しかし、前記電荷捕獲用ウェル４１４は、前記アクセストランジスタのソース／ドレイン４１０と互いに異なる不純物タイプで形成されることもできる。
【００７７】
前記基板上には、フローティングゲート電極４０８をカバーする層間絶縁膜４３０が具備されている。前記層間絶縁膜４３０には、前記ソース／ドレイン４１０に電圧を印加するための第１コンタクト４１８及び前記コントロールゲート電極用ウェル４１２に電圧を印加するための第２コンタクト４２０が具備されている。そして、前記グラウンド用ウェル４２８にグラウンド電圧を印加するための第３コンタクト４２２が具備されている。
【００７８】
又、前記層間絶縁膜４３０には、電荷捕獲用ウェル４１４と接続して前記電荷捕獲用ウェル４１４に捕獲された電荷を外部にドレインさせるために、動作電圧又はグラウンド電圧を印加する配線４２４が具備される。
【００７９】
第４実施例によるシングルポリＥＥＰＲＯＭ装置は、電荷捕獲用パターンが具備されない。そのため、前記第４アクティブ領域を画定するための素子分離膜の面積が狭くて、前記素子分離膜上に正確に電荷捕獲用パターンをパターニングするのが困難な場合に有用である。
【００８０】
以下では、前記第４実施例によるシングルポリＥＥＰＲＯＭ装置の製造方法を簡単に説明する。
【００８１】
基板４００にロコス工程又はトレンチ素子分離工程を行ってアクティブ領域を画定する素子分離膜４０２を形成する。前記工程を行って一つのセル内に孤立された第１乃至第３アクティブ領域４０４ａ、４０４ｂ、４０４ｃを形成する。又、前記各セルの境界部位を取り囲む形状の第４アクティブ領域４０４ｄを形成する。
【００８２】
その後、前記第２アクティブ領域４０４ｂの部位にＮ型不純物をドーピングさせてコントロールゲート電極用Ｎ−ウェル４１２を形成する。又、前記第３アクティブ領域４０４ｃの部位に選択的にＰ型不純物をドーピングさせてグラウンド用Ｐ−ウェル４２８を形成する。
【００８３】
前記基板上にゲート絶縁膜４０６及び導電膜を形成する。その後、前記ゲート導電膜をパターニングしてフローティングゲート電極４０８を形成する。前記フローティングゲート電極４０８は、第１及び第２アクティブ領域４０４ａ、４０４ｂ上に架けるように形成される。
【００８４】
前記基板４００の第１アクティブ領域４０４ａ、第２アクティブ領域４０４ｂ、及び第４アクティブ領域４０４ｄにＮ型不純物をドーピングさせる。前記工程によって、第１アクティブ領域には、ソース／ドレインが形成されることによって、アクセストランジスタが完成される。そして、前記第２アクティブ領域には、フローティングゲート電極４０８と接続するためのコンタクト領域が画定され、前記第４アクティブ領域４０４ｄには電荷捕獲用ウェル４１４が形成される。
【００８５】
その後、前記フローティングゲート電極４０８が形成されている基板４００上に層間絶縁膜４３０を形成してコンタクト及び配線を形成することによってシングルポリＥＥＰＲＯＭ装置を完成する。
【産業上の利用可能性】
【００８６】
前述したように、本発明によると、セルをプログラミングする時に前記電荷捕獲用構造物によって過剰のホットエレクトロンが外部に漏洩されることによって隣接セルのしきい電圧が上昇しない。そのため、前記しきい電圧の上昇による動作不良及び信頼性低下を最小化することができる。又、前記電荷捕獲用構造物を形成するための追加的な工程が要求されないので、半導体装置の製造原価を上昇させない。
【００８７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。
【図２】図１のＩ−Ｉ’に沿って切断した断面図である。
【図３】図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【図４】図１に図示された本発明の第１実施例によるシングルポリＥＥＰＲＯＭ装置の製造方法を説明するための断面図である。
【図５】本発明の第２実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。
【図６】本発明の第３実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。
【図７】図６のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図８】本発明の第４実施例によるシングルポリＥＥＰＲＯＭ装置を示す平面図である。
【図９】図８のＩＶ−ＩＶ’に沿って切断した断面図である。
【符号の説明】
【００８９】
１０２  素子分離膜
１０４  アクティブ領域
１０４ａ  第１アクティブ領域
１０４ｂ  第２アクティブ領域
１０４ｃ  第３アクティブ領域
１０４ｄ  第４アクティブ領域
１０５  基板
１０６  ゲート絶縁膜
１０８  フローティングゲート電極
１１２  コントロールゲート電極用ウェル
１１４  電荷捕獲用ウェル
１２２  第３コンタクト
１２６  第２配線
１２８  グラウンド用ウェル
１３０  層間絶縁膜
【図１】
2006148073.tif 000003
【図２】
2006148073.tif 000004
【図３】
2006148073.tif 000005
【図４】
2006148073.tif 000006
【図５】
2006148073.tif 000007
【図６】
2006148073.tif 000008
【図７】
2006148073.tif 000009
【図８】
2006148073.tif 000010
【図９】
2006148073.tif 000011