(57)【要約】  【課題】  強誘電体材料よりなる容量絶縁膜を備えた容量素子において、容量絶縁膜を薄膜化する場合であっても、容量絶縁膜の分極特性の劣化が抑制された容量素子を提供する。【解決手段】  下部電極１８ａ、強誘電体よりなる容量絶縁膜１９ａ、及び上部電極２０ａがこの順に形成されてなる容量素子２５ａであって、上部電極２０ａ及び下部電極１８ａのうちの少なくとも一方における容量絶縁膜１９ａと接している部分は、貴金属の酸化物よりなる導電体であり、貴金属の酸化物は、ストイキオメトリ組成よりも酸素が少ない組成を有していることを特徴とする。【選択図】 図１
2006032562.tif 000002
【特許請求の範囲】
【請求項１】
下部電極、強誘電体よりなる容量絶縁膜、及び上部電極がこの順に形成されてなる容量素子であって、
前記上部電極及び前記下部電極のうちの少なくとも一方における前記容量絶縁膜と接している部分は、貴金属の酸化物よりなる導電体であり、
前記貴金属の酸化物は、ストイキオメトリ組成よりも酸素が少ない組成を有していることを特徴とする容量素子。
【請求項２】
前記貴金属の酸化物は、構成元素として、６００℃以上において前記貴金属の酸化物から脱離する酸素を有していることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記貴金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ及びＯｓのうちから選ばれた１種類又は複数種類の金属よりなることを特徴とする請求項１に記載の容量素子。
【請求項４】
下部電極、強誘電体よりなる容量絶縁膜、及び上部電極がこの順に形成されてなる容量素子であって、
前記容量絶縁膜は、ストイキオメトリ組成よりもビスマスが多い組成を有しているビスマス層状ペロブスカイトよりなることを特徴とする容量素子。
【請求項５】
下部電極、強誘電体よりなる容量絶縁膜、及び上部電極がこの順に形成されてなる容量素子であって、
前記容量絶縁膜における前記下部電極又は前記上部電極に接している少なくとも一方の面の近傍領域の誘電率は、前記容量絶縁膜における膜厚方向中央の近傍領域の誘電率よりも高いことを特徴とする容量素子。
【請求項６】
前記少なくとも一方の面の近傍領域は、２０ｎｍ以下の膜厚を有していることを特徴とする請求項５に記載の容量素子。
【請求項７】
基板上に形成されたソース領域及びドレイン領域を有するトランジスタと、
前記基板上に、前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に、下端がソース領域又は前記ドレイン領域と電気的に接続するように形成されたプラグコンタクトと、
下面が前記プラグコンタクトの上端と接続する請求項１乃至６のうちのいずれか１項に記載の容量素子とを備えていることを特徴とする半導体記憶装置。
【請求項８】
基板上に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備え、
前記下部電極及び前記上部電極のうちの少なくとも一方における前記容量絶縁膜と接している部分は、貴金属の酸化物よりなる導電体であり、
前記貴金属の酸化物は、堆積した前記貴金属を主成分とする金属材料膜に対して、酸素を含む雰囲気中で熱処理を行なうことにより形成されることを特徴とする容量素子の形成方法。
【請求項９】
基板上に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
熱処理を行なうことにより、前記容量絶縁膜を結晶化する工程とを備え、
前記容量絶縁膜を形成する工程は、
前記結晶化された容量絶縁膜が、ストイキオメトリ組成よりもビスマスが多い組成を有するように、ビスマスを含む誘電体溶液を前記下部電極の上に塗布して前記容量絶縁膜を形成する工程を含むことを特徴とする容量素子の形成方法。
【請求項１０】
基板上に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
前記下部電極を形成する工程と前記容量絶縁膜を形成する工程との間、及び前記容量絶縁膜を形成する工程と前記上部電極を形成する工程との間のうちの少なくとも一方に、前記容量絶縁膜の誘電率よりも高い誘電率を有する層を形成する工程とを備えることを特徴とする容量素子の形成方法。
【請求項１１】
前記容量絶縁膜は、第１の誘電体溶液が塗布されることによって形成されるものであり、
前記高い誘電率を有する層は、第２の誘電体溶液が塗布されることによって形成されるものであり、
前記第２の誘電体溶液は、結晶化処理を経ると、前記容量絶縁膜の誘電率よりも高い誘電率を有するように調整された溶液組成をもっていることを特徴とする請求項１０に記載の容量素子の形成方法。
【請求項１２】
前記容量絶縁膜及び前記高い誘電率を有する層は、気相成長によって形成されることを特徴とする請求項１０に記載の容量素子の形成方法。
【請求項１３】
基板上に、ソース領域及びドレイン領域を有するトランジスタを形成する工程と、
前記基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、下端が前記ソース領域又は前記ドレイン領域と電気的に接続するようにプラグコンタクトを形成する工程と、
下面が前記プラグコンタクトの上端と接続するように、請求項８乃至１２のうちのいずれか１項に記載の容量素子の形成方法を用いて、下部電極、容量絶縁膜及び下部電極がこの順に形成されてなる容量素子を形成する工程を備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体材料よりなる容量絶縁膜を備えた容量素子及びその形成方法、並びに強誘電体材料よりなる容量絶縁膜を備えた容量素子を含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置を構成する、強誘電体材料よりなる容量絶縁膜を備えた容量素子からなる強誘電体メモリの開発は、プレーナ型構造を使用した１〜６４ｋｂｉｔの小容量のものが量産され始め、最近では、スタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のものが開発の中心となってきている。スタック型構造の強誘電体メモリを実現するためには、集積度の大幅な向上、すなわち微細化が不可欠であり、容量絶縁膜を構成する強誘電体膜を形成する工程とトランジスタを形成する工程及び配線を形成する工程との整合を図ることが重要である。従来の技術においては、強誘電体膜を構成する金属元素が強誘電体膜から電極中へ拡散することが原因となり、強誘電体膜の組成がストイキオメトリ組成からずれることを補償するために、強誘電体膜を構成する金属元素を電極中に含有させることが提案されている。このようにすることで、強誘電体膜から元素が拡散することによって強誘電体膜の分極特性の劣化を防止して、高集積な強誘電体メモリが実現されている（例えば特許文献１）。
【０００３】
以下に、強誘電体メモリにおける容量素子の構造に、前記特許文献１に開示された構成を適用した例について、図１７を参照しながら説明する。
【０００４】
図１７は、強誘電体メモリにおける容量素子の構造に、前記特許文献１に開示された構成を適用した場合の容量素子の構造を示す要部断面図である。
【０００５】
図１７に示すように、半導体基板１０１上には、図示していないメモリセルトランジスタが形成されており、該メモリセルトランジスタを覆うように第１の層間絶縁膜１０２が形成されいる。該第１の層間絶縁膜１０２には、メモリセルトランジスタと接続するように第１のコンタクトプラグ１０３が形成されている。第１の層間絶縁膜１０２の上には、下面が第１の層間絶縁膜１０２の上端と接続する下部電極１０４が形成されている。該下部電極１０４の上には、強誘電体膜よりなる容量絶縁膜１０５が形成されており、該容量絶縁膜１０５の上には上部電極１０６が形成されている。このように、下部電極１０４、容量絶縁膜１０５及び上部電極１０６よりなる容量素子１０７が形成されている。また、第１の層間絶縁膜１０２の上には、容量素子１０７を覆うように第２の層間絶縁膜１０８が形成されており、該第２の層間絶縁膜１０８には、下端が上部電極１０６の上面と接続する第２のコンタクトプラグ１０９が形成されている。第２の層間絶縁膜１０８の上には下面が第２のコンタクトプラグ１０９の上端と電気的に接続する配線１１０が形成されている。
【０００６】
このような構造を有する容量素子１０７において、下部電極１０４又は上部電極１０６に、容量絶縁膜１０５を構成する元素のうちの少なくとも１つを含有させていることにより、容量絶縁膜１０５を構成する強誘電体膜を結晶化させるための熱処理を行なった場合においても、該強誘電体膜の構成元素が下部電極１０４又は上部電極１０６に拡散することを防いでいる。このようにして、強誘電体膜の分極特性の劣化を防止している。
【特許文献１】特開平１１−３３０３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した従来例の場合では、下部電極中又は上部電極中に、強誘電体膜の構成元素を含有させる必要があるので、これらの電極を形成する工程が複雑になるという問題がある。具体的には、下部電極又は上部電極をスパッタ法によって形成するためには、スパッタターゲットを新たに用意しなければならない。また、下部電極又は上部電極をＣＶＤ法によって形成する場合においても、原料を追加し、所望の組成を得るための精密な組成制御が必要となる。組成制御の安定性を確保することは困難であり、強誘電体膜の分極特性の劣化抑制に対して一様に効果は期待できるとしても、強誘電体膜の分極特性の劣化を完全に抑制できるという段階には未だに至っていない。
【０００８】
前記に鑑み、本発明の目的は、強誘電体材料よりなる容量絶縁膜を備えた容量素子において、容量絶縁膜を薄膜化する場合であっても、容量絶縁膜の分極特性の劣化が抑制された容量素子及びその製造方法、並びに該容量素子を含む半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記の課題を解決するために、本発明に係る第１の容量素子は、下部電極、強誘電体よりなる容量絶縁膜、及び上部電極がこの順に形成されてなる容量素子であって、上部電極及び下部電極のうちの少なくとも一方における容量絶縁膜と接している部分は、貴金属の酸化物よりなる導電体であり、貴金属の酸化物は、ストイキオメトリ組成よりも酸素が少ない組成を有していることを特徴とする。
【００１０】
本発明に係る第１の容量素子によると、上部電極及び下部電極のうち少なくとも一方における容量絶縁膜と接する部分は、貴金属の酸化物よりなる導電体であって、該貴金属の酸化物の組成がストイキオメトリ組成よりも酸素が少ない組成を有しており、該貴金属の酸化物から酸素が脱離しやすい状態になっている。このため、容量絶縁膜を形成した後の熱処理工程において、強誘電体よりなる容量絶縁膜から下部電極又は上部電極へ酸素が拡散することを防止することができる。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できる。
【００１１】
本発明に係る第１の容量素子において、貴金属の酸化物は、構成元素として、６００℃以上において貴金属の酸化物から脱離する酸素を有していることが好ましい。
【００１２】
このようにすると、容量絶縁膜を形成した後に行なわれる６００℃以上の熱処理工程において、該貴金属の酸化物から酸素が脱離しやすくなる。
【００１３】
本発明に係る第１の容量素子において、貴金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ及びＯｓのうちから選ばれた１種類又は複数種類の金属よりなることが好ましい。
【００１４】
このようにすると、６００℃以上の熱処理工程において、該貴金属の酸化物から酸素が脱離しやすくなる。
【００１５】
前記の課題を解決するために、本発明に係る第２の容量素子は、下部電極、強誘電体よりなる容量絶縁膜、及び上部電極がこの順に形成されてなる容量素子であって、容量絶縁膜は、ストイキオメトリ組成よりもビスマスが多い組成を有しているビスマス層状ペロブスカイトよりなることを特徴とする。
【００１６】
本発明に係る第２の容量素子によると、容量絶縁膜が、ストイキオメトリ組成よりもビスマスが多い組成を有しているビスマス層状ペロブスカイトよりなるため、容量素子を形成する工程における容量絶縁膜となる強誘電体膜を形成した後の熱処理工程において、強誘電体膜を構成する揮発性の高いビスマスが下部電極又は上部電極に拡散して、強誘電体膜を構成するビスマスが減少しても、強誘電体膜にはビスマスがストイキオメトリ組成よりも多く含有されているので、熱処理工程後の容量絶縁膜中のビスマスの量は、適正な値に維持される。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できる。
【００１７】
前記の課題を解決するために、本発明に係る第３の容量素子は、下部電極、強誘電体よりなる容量絶縁膜、及び上部電極がこの順に形成されてなる容量素子であって、容量絶縁膜における下部電極又は上部電極に接している少なくとも一方の面の近傍領域の誘電率は、容量絶縁膜における膜厚方向中央の近傍領域の誘電率よりも高いことを特徴とする。
【００１８】
本発明に係る第３の容量素子によると、容量絶縁膜における下部電極又は上部電極に接している面のうち少なくとも一方の面の近傍領域の誘電率が、容量絶縁膜における膜厚方向中央の領域の誘電率よりも高いため、容量素子を形成する工程における容量絶縁膜となる強誘電体膜を形成した後の熱処理工程において、強誘電体膜から酸素又はビスマスなどの揮発性の高い元素が下部電極又は上部電極に拡散して、これらの電極近傍における界面層が形成されても、電圧低下が抑制される。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止することができる。
【００１９】
本発明に係る第３の容量素子において、少なくとも一方の面の近傍領域は、２０ｎｍ以下の膜厚を有していれば、容量絶縁膜を構成する強誘電体の分極特性の劣化を効果的に防止することができる。
【００２０】
前記の課題を解決するために、本発明に係る半導体記憶装置は、基板上に形成されたソース領域及びドレイン領域を有するトランジスタと、基板上に、トランジスタを覆うように形成された層間絶縁膜と、層間絶縁膜中に、下端がソース領域又は前記ドレイン領域と電気的に接続するように形成されたプラグコンタクトと、下面がプラグコンタクトの上端と接続する第１〜第３のうちのいずれかの容量素子とを備えていることを特徴とする。
【００２１】
本発明に係る半導体記憶装置によると、半導体記憶装置における容量素子を構成する強誘電体の分極特性の劣化を防止することができる。
【００２２】
前記の課題を解決するために、本発明に係る第１の容量素子の形成方法は、基板上に下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備え、下部電極及び上部電極のうちの少なくとも一方における前記容量絶縁膜と接している部分は、貴金属の酸化物よりなる導電体であり、貴金属の酸化物は、堆積した貴金属を主成分とする金属材料膜に対して、酸素を含む雰囲気中で熱処理を行なうことにより形成されることを特徴とする。
【００２３】
本発明に係る第１の容量素子の製造方法によると、上部電極及び下部電極のうち少なくとも一方における容量絶縁膜と接する部分が、ストイキオメトリ組成よりも酸素が少ない組成を有する貴金属の酸化物よりなる導電体となる。このため、貴金属の酸化物から酸素が脱離しやすい状態になっているので、容量絶縁膜を形成した後の熱処理工程において、強誘電体よりなる容量絶縁膜から下部電極又は上部電極へ酸素が拡散することを防止することができる。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できる。
【００２４】
前記の課題を解決するために、本発明に係る第２の容量素子の形成方法は、基板上に下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程と、熱処理を行なうことにより、容量絶縁膜を結晶化する工程とを備え、容量絶縁膜を形成する工程は、結晶化された容量絶縁膜が、ストイキオメトリ組成よりもビスマスが多い組成を有するように、ビスマスを含む誘電体溶液を下部電極の上に塗布して容量絶縁膜を形成する工程を含むことを特徴とする。
【００２５】
本発明に係る第２の容量素子の形成方法によると、ストイキオメトリ組成よりもビスマスが多い組成を有しているビスマス層状ペロブスカイトよりなる容量絶縁膜を形成するため、容量素子を形成する工程における容量絶縁膜となる強誘電体膜を形成した後の熱処理工程において、強誘電体膜を構成する揮発性の高いビスマスが下部電極又は上部電極に拡散して、強誘電体膜を構成するビスマスが減少しても、強誘電体膜にはビスマスがストイキオメトリ組成よりも多く含有されているので、熱処理工程後の容量絶縁膜中のビスマスの量は、適正な値に維持される。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できる。
【００２６】
前記の課題を解決するために、本発明に係る第３の容量素子の形成方法は、基板上に下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程と、下部電極を形成する工程と容量絶縁膜を形成する工程との間、及び容量絶縁膜を形成する工程と上部電極を形成する工程との間のうちの少なくとも一方に、容量絶縁膜の誘電率よりも高い誘電率を有する層を形成する工程とを備えることを特徴とする。
【００２７】
本発明に係る第３の容量素子の製造方法によると、容量絶縁膜における下部電極又は上部電極に接している面のうち少なくとも一方の面の近傍領域の誘電率が、容量絶縁膜における膜厚方向中央の領域の誘電率よりも高いため、容量素子を形成する工程における容量絶縁膜となる強誘電体膜を形成した後の熱処理工程において、強誘電体膜から酸素又はビスマスなどの揮発性の高い元素が下部電極又は上部電極に拡散して、これらの電極近傍における界面層が形成されても、電圧低下が抑制される。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止することができる。
【００２８】
本発明に係る第３の容量素子の形成方法において、容量絶縁膜は、第１の誘電体溶液が塗布されることによって形成されるものであり、高い誘電率を有する層は、第２の誘電体溶液が塗布されることによって形成されるものであり、第２の誘電体溶液は、結晶化処理を経ると、容量絶縁膜の誘電率よりも高い誘電率を有するように調整された溶液組成をもっていることが好ましい。
【００２９】
このようにすると、容量絶縁膜及び高い誘電率を有する層を容易に形成することができる。
【００３０】
本発明に係る第３の容量素子の形成方法において、容量絶縁膜及び高い誘電率を有する層は、気相成長によって形成されることが好ましい。
【００３１】
このようにすると、容量絶縁膜及び高い誘電率を有する層を容易に形成することができる。
【００３２】
前記の課題を解決するために、本発明に係る半導体記憶装置の製造方法は、基板上に、ソース領域及びドレイン領域を有するトランジスタを形成する工程と、基板上に、トランジスタを覆うように層間絶縁膜を形成する工程と、層間絶縁膜中に、下端がソース領域又はドレイン領域と電気的に接続するようにプラグコンタクトを形成する工程と、下面がプラグコンタクトの上端と接続するように、第１〜第３の容量素子の形成方法を用いて、下部電極、容量絶縁膜及び下部電極がこの順に形成されてなる容量素子を形成する工程を備えることを特徴とする。
【００３３】
本発明に係る半導体記憶装置の製造方法によると、半導体記憶装置における容量素子を構成する強誘電体の分極特性の劣化を防止することができる。
【発明の効果】
【００３４】
本発明に係る第１の容量素子及びその製造方法によると、上部電極及び下部電極のうち少なくとも一方における容量絶縁膜と接する部分は、貴金属の酸化物よりなる導電体であって、該貴金属の酸化物の組成がストイキオメトリ組成よりも酸素が少ない組成を有しており、該貴金属の酸化物から酸素が脱離しやすい状態になっている。このため、容量絶縁膜を形成した後の熱処理工程において、強誘電体よりなる容量絶縁膜から下部電極又は上部電極へ酸素が拡散することを防止することができる。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できる。
【００３５】
本発明に係る第２の容量素子及びその製造方法によると、容量絶縁膜が、ストイキオメトリ組成よりもビスマスが多い組成を有しているビスマス層状ペロブスカイトよりなるため、容量素子を形成する工程における容量絶縁膜となる強誘電体膜を形成した後の熱処理工程において、強誘電体膜を構成する揮発性の高いビスマスが下部電極又は上部電極に拡散して、強誘電体膜を構成するビスマスが減少しても、強誘電体膜にはビスマスがストイキオメトリ組成よりも多く含有されているので、熱処理工程後の容量絶縁膜中のビスマスの量は、適正な値に維持される。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できる。
【００３６】
本発明に係る第３の容量素子及びその製造方法によると、容量絶縁膜における下部電極又は上部電極に接している面のうち少なくとも一方の面の近傍領域の誘電率が、容量絶縁膜における膜厚方向中央の領域の誘電率よりも高いため、容量素子を形成する工程における容量絶縁膜となる強誘電体膜を形成した後の熱処理工程において、強誘電体膜から酸素又はビスマスなどの揮発性の高い元素が下部電極又は上部電極に拡散して、これらの電極近傍における界面層が形成されても、電圧低下が抑制される。したがって、容量絶縁膜を構成する強誘電体の分極特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００３８】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る容量素子及びその形成方法、並びにその容量素子を含む半導体記憶装置及びその製造方法について、図１、図２（ａ）〜（ｃ）、並びに図３（ａ）及び（ｂ）を参照しながら説明する。
【００３９】
図１は、本発明の第１の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。
【００４０】
図１に示すように、シリコン基板１１におけるシリコン酸化膜よりなる素子分離層１２によって区画された素子形成領域には、シリコン基板１１の表層部に形成されたソース領域又はドレイン領域となる不純物拡散層１３とシリコン基板１１上に形成されたゲート絶縁膜１４ａ及びゲート電極１４とからなるメモリセルトランジスタが形成されている。シリコン基板１１の上には、メモリセルトランジスタを覆うように第１の層間絶縁膜（例えばリン（Ｐ）又はボロン（Ｂ）などが添加されたシリコン酸化膜（ＢＰＳＧ膜））１５が形成されており、該第１の層間絶縁膜１５の上には、ＳｉＮよりなる第１の水素バリア膜１６が形成されている。第１の層間絶縁膜１５及び第１の水素バリア膜１６には、これらを貫通すると共に下端が不純物拡散層１３と接続するタングステンよりなる第１のコンタクトプラグ１７が形成されている。
【００４１】
また、図１に示すように、第１の水素バリア膜１６の上には、下面が第１のコンタクトプラグ１７の上端と電気的に接続され、酸化イリジウムよりなる下部電極１８ａが形成されている。該下部電極１８ａの上には、強誘電体（ＳＢＴ（ＳｒＢｉＴａＯ）又はＢＬＴ（ＢｉＬａＴｉＯ））膜よりなる容量絶縁膜１９ａが形成されており、該容量絶縁膜１９ａの上には、酸化イリジウムよりなる上部電極２０ａが形成されている。このように、下部電極１８ａ、容量絶縁膜１９ａ及び上部電極２０ａよりなる容量素子２１ａが形成されている。
【００４２】
また、図１に示すように、第１の水素バリア膜１６の上には、容量素子２１ａを覆うようにＳｉＮよりなる第２の水素バリア膜２２が形成されており、該第２の水素バリア膜２２を覆うように第２の層間絶縁膜（例えばＯ3 及びＴＥＯＳで形成されたシリコン酸化膜（Ｏ3 −ＴＥＯＳ膜）２３が形成されている。第２の層間絶縁膜２３には、該第２の層間絶縁膜２３及び第２の水素バリア膜２２を貫通すると共に下端が上部電極２０ａの上面と電気的に接続するタングステンよりなる第２のコンタクトプラグ２４が形成されている。第２の層間絶縁膜２３の上には、下面が第２のコンタクトプラグ２４の上端と電気的に接続され、上層よりＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線２４が形成されている。
【００４３】
ここで、以上のような構造を有する本発明の第１の実施形態に係る容量素子及び該容量素子を含む半導体記憶装置の特徴について説明する。
【００４４】
上部電極２０ａ及び下部電極１８ａのうちの少なくとも一方における強誘電体膜よりなる容量絶縁膜１９ａと接している部分は、ストイキオメトリ組成よりも酸素が少ない（欠乏している）組成を有する酸化イリジウム（ＩｒＯx ：０＜ｘ＜２）よりなる。
【００４５】
したがって、本発明の第１の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置は以下の効果を有する。すなわち、上部電極２０ａ又は下部電極１８ａにおける容量絶縁膜１９ａと接している部分が、ストイキオメトリ組成よりも酸素が少ない組成を有する酸化イリジウム（ＩｒＯx ：０＜ｘ＜２）よりなり、この酸化イリジウム（ＩｒＯx ：０＜ｘ＜２）は、ストイキオメトリ組成を有する酸化イリジウム（ＩｒＯ2 ）と比較して、酸素が脱離しやすくなっており、酸素の脱離が６００℃以上で生じる。このため、ＳＢＴよりなる強誘電体膜を用いる場合は、結晶化温度が８００℃程度であり、ＢＬＴよりなる強誘電体膜を用いる場合は、結晶化温度が７００℃程度であるので、ＳＢＴ又はＢＬＴよりなる強誘電体膜の結晶化のための熱処理の際に、容量絶縁膜１９ａを構成する強誘電体膜からの酸素が、上部電極２０ａ中又は下部電極１８ａ中に拡散することを防ぐことができる。これにより、強誘電体膜の分極特性の劣化を防止することできる。
【００４６】
次に、図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る容量素子の形成方法及びその容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【００４７】
まず、図２（ａ）に示すように、シリコン基板１１上におけるシリコン酸化膜よりなる素子分離層１２によって区画された素子形成領域において、シリコン基板１１の表層部のソース領域又はドレイン領域となる不純物拡散層１３とシリコン基板１１上のゲート絶縁膜１４ａ及びゲート電極１４とからなるメモリセルトランジスタを形成する。続いて、シリコン基板１１の上に、メモリセルトランジスタを覆うように第１の層間絶縁膜（例えばリン（Ｐ）又はボロン（Ｂ）などが添加されたシリコン酸化膜（ＢＰＳＧ膜））１５を形成した後、該第１の層間絶縁膜１５の上に、ＳｉＮよりなる第１の水素バリア膜１６を形成する。続いて、第１の層間絶縁膜１５及び第１の水素バリア膜１６に、これらを貫通すると共に下端が不純物拡散層１３と接続するタングステンよりなる第１のコンタクトプラグ１７を形成する。
【００４８】
次に、図２（ｂ）に示すように、第１の水素バリア膜１６の上に、下面が第１のコンタクトプラグ１７の上端と電気的に接続するように、酸化イリジウムよりなる下部電極１８ａを形成する。この際、酸素を含有する雰囲気下、スパッタ法により、下部電極１８ａの表面部分に、酸化イリジウム（ＩｒＯx （０＜ｘ＜２））を形成する。
【００４９】
次に、図２（ｃ）に示すように、下部電極１８ａの上に、スピンコート法により、ＳＢＴよりなる強誘電体溶液を塗布した後、溶媒が揮発する温度程度（１５０〜３００℃）で熱処理を行なうことにより、後に容量絶縁膜１９ａとなる強誘電体膜１９a-1 を形成する。続いて、ＲＴＰ（Rapid Thermal Processing ）法により、結晶成長の基点となる核を形成するための仮焼結を行なう。なお、強誘電体材料の種類によって核を形成する温度又は雰囲気は異なるが、強誘電体膜１９a-1 がＳＢＴ材料よりなる場合は、およそ６５０℃程度での酸素雰囲気中で仮焼結を行なう。なお、強誘電体膜１９a-1 の形成は、スパッタリング法、ＭＯＣＶＤ法又はレーザーアブレーション法などによって行なってもよい。
【００５０】
次に、図３（ａ）に示すように、強誘電体膜１９a-1 の上に、Ｉｒよりなる上部電極２０ａを形成する。続いて、下部電極１８ａ、強誘電体膜１９a-1 及び上部電極２０ａに対してパターニングを行なった後、強誘電体膜１９a-1 を高温で熱処理して結晶化させることにより、結晶化した強誘電体膜よりなる容量絶縁膜１９ａを形成する。なお、結晶化温度は、強誘電体膜１９a-1 がＳＢＴ材料よりなる場合は、およそ６５０℃〜８００℃程度である。また、本実施形態では、強誘電体膜１９a-1 を塗布した直後と前記のパターニング後に、熱処理を行なう場合について説明したが、強誘電体膜１９a-1 を形成した後であれば、熱処理を行なう順序は本実施形態の順序に限られず、熱処理の回数も１回以上行なえばよい。このようにして、下部電極１８ａ、容量絶縁膜１９ａ及び上部電極２０ａよりなる容量素子２１ａが形成される。
【００５１】
次に、図３（ｂ）に示すように、第１の水素バリア膜１７の上に、容量素子２５ａを覆うように、ＳｉＮよりなる第２の水素バリア膜２２を堆積した後、該第２の水素バリア膜２２のパターニングを行なう。続いて、第１の水素バリア膜１７の上に、第２の水素バリア膜２１ａを覆うように、第２の層間絶縁膜（Ｏ3 −ＴＥＯＳ膜）２３を形成する。続いて、第２の層間絶縁膜２３及び第２の水素バリア膜２２に、エッチングによって上部電極２０ａの上面に到達するコンタクトホールを形成した後、該コンタクトホールにタングステンを埋め込むことにより、下端が上部電極２０ａの上面に接する第２のコンタクトプラグ２４を形成する。続いて、第２の層間絶縁膜２３及び第２のコンタクトプラグ２４の上に、下面が第２のコンタクトプラグ２４の上端と電気的に接続するように、上層よりＴｉＮ／Ａｌ／ＴｉＮ／Ａｌの積層膜よりなる配線２５を形成する。このようにして、図３（ｂ）に示す構造を有する容量素子及びその容量素子を含む半導体記憶装置が形成される。
【００５２】
以上のように、本発明の第１の実施形態に係る容量素子の形成方法及びその容量素子を含む半導体記憶装置の製造方法によると、酸素を含有する雰囲気中でのスパッタ法により、下部電極１８ａにおける容量絶縁膜１９ａと接する部分を酸化イリジウム（ＩｒＯx （０＜ｘ＜２））とする。この酸化イリジウム（ＩｒＯx （０＜ｘ＜２））は、ストイキオメトリ組成よりも酸素が少ない組成を有しているので、ストイキオメトリ組成である酸化イリジウム（ＩｒＯ2 ）と比較して、酸化イリジウム（ＩｒＯx （０＜ｘ＜２））から酸素が脱離しやすい状態となっており、酸化イリジウム（ＩｒＯx （０＜ｘ＜２））からの酸素の脱離が６００℃以上で生じる。このため、強誘電体膜１９a-1 を高温で熱処理することで結晶化させる工程において、容量絶縁膜１９ａを構成する強誘電体膜１９a-1 からの酸素が下部電極１８ａ中に拡散することを防ぐことができる。これにより、容量絶縁膜１９ａの分極特性の劣化を防止することできる。
【００５３】
なお、本実施形態においては、ストイキオメトリ組成よりも酸素が少ない組成を有している酸化イリジウムとしてＩｒＯx （０＜ｘ＜２）で説明したが、より効果的な酸素の脱離を起こさせるために、酸化イリジウムとしてＩｒＯx （１＜ｘ＜２）とすることが望ましい。
【００５４】
また、本実施形態に係る容量素子及びその形成方法、並びにその容量素子を含む半導体記憶装置及びその製造方法においては、上部電極２０ａが容量規定口となる場合、すなわち上部電極２０ａが下部電極１８ａより小さい構造である場合について説明したが、後述する図４に示すように、下部電極１８ａが容量規定口となる構造としてもかまわない。
【００５５】
また、本実施形態に係る容量素子及びその形成方法、並びにその容量素子を含む半導体記憶装置及びその製造方法においては、容量絶縁膜１９ａとして、後述する第２及び第３の実施形態における容量絶縁膜１９ｂ及び容量絶縁膜１９ｃを適用してもよい。
【００５６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る容量素子及びその形成方法、並びに、その容量素子を含む半導体記憶装置及びその製造方法について、図４、図５（ａ）〜（ｃ）、図６（ａ）及び（ｂ）、並びに図７（ａ）及び（ｂ）を参照しながら説明する。
【００５７】
図４は、本発明の第２の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。なお、図４に示す構成部分のうち前述の図１に示した構成部分と共通する部分は同様であるので、その説明は繰り返さない。したがって、以下では、本発明の第１の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置と異なる点を中心に説明する。
【００５８】
図４に示すように、第１の水素バリア膜１６及び第１のプラグコンタクト１７の上には、酸素バリア層（上層より順に形成されたＩｒＯ2 ／Ｉｒ／ＴｉＡｌＮ）とＰｔとが下から順に積層された構造を有する下部電極１８ｂが形成されており、また、第１の水素バリア膜１６の上には、下部電極１８ｂの側面を覆うようして、埋め込み絶縁膜２６が形成されている。また、下部電極１８ｂ及び埋め込み絶縁膜２６の上には、ストイキオメトリ組成よりもビスマスが多い組成、ここでは、ビスマスを過剰に含む組成を有するビスマス層状ペロブスカイトよりなる容量絶縁膜１９ｂが形成されている。容量絶縁膜１９ｂの上には、Ｐｔよりなる上部電極２０ｂが形成されている。このように、下部電極１８ｂ、容量絶縁膜１９ｂ及び上部電極２０ｂよりなる容量素子２１ｂが形成されている。なお、図４に示すその他の構造は、図１に示した構造と同様である。また、ここでは、第１の実施形態における図１に示した構造とは異なって、上部電極２０ｂが容量規定口となる構造、すなわち下部電極１８ｂが上部電極２０ｂよりも小さい構造となっている。但し、本実施形態においても、図１に示したように、下部電極１８ｂが容量規定口となる構造としてもかまわない。
【００５９】
以上のように、本発明の第１の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置によると、容量絶縁膜１９ｂを構成するビスマス層状ペロブスカイトが、ストイキオメトリ組成であるＳｒＢｉ2Ｔａ2Ｏ9 に対して、ビスマス（Ｂｉ）を過剰に含む組成を有していることにより、容量素子２１ｂを形成する工程における容量絶縁膜１９ｂとなる強誘電体膜の形成後の熱処理工程において、強誘電体膜から揮発性の高いビスマスが下部電極１８ｂ又は上部電極２０ｂに拡散し、強誘電体膜を構成するビスマスが減少しても、強誘電体膜にはビスマスが過剰に含有されているので、熱処理工程後の容量絶縁膜１９ｂ中のビスマスの量は、適正な値に維持され、容量絶縁膜１９ｂを構成する強誘電体の分極特性の劣化を防止できる。
【００６０】
次に、図５（ａ）〜（ｃ）、図６（ａ）及び（ｂ）、並びに図７（ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の形成方法、及びその容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。なお、図５（ａ）〜（ｃ）、図６（ａ）及び（ｂ）、並びに図７（ａ）及び（ｂ）における構成部分のうち、図２（ａ）〜（ｃ）及び図３（ａ）及び（ｂ）に示した構成部分と共通する部分は同様であるので、その説明は繰り返さない。したがって、以下では、本発明の第１の実施形態に係る容量素子の形成方法及びその容量素子を含む半導体記憶装置の製造方法と異なる点を中心に説明する。
【００６１】
まず、図５（ａ）では、第１の実施形態における図２（ａ）に示す工程と同様の工程を行なう。
【００６２】
次に、図５（ｂ）に示すように、第１の水素バリア膜１６及び第１のコンタクトプラグ１７の上に、酸素バリア層（上層より順に形成されたＩｒＯ／Ｉｒ／ＴｉＡｌＮ）及びＰｔを下から順に積層してなる下部電極１８ｂを形成した後、所望のマスクを用いて第１のコンタクトプラグ１６が被覆されるようにパターニングする。
【００６３】
次に、図５（ｃ）に示すように、第１の水素バリア膜１６の上に、下部電極１８ｂを覆うように、埋め込み絶縁膜（例えばＯ3 −ＴＥＯＳ膜）を成膜した後、ＣＭＰ法によって、下部電極１８ｂの上に存在している埋め込み絶縁膜を研磨除去して下部電極１８ｂの表面を露出させることにより、図５（ｃ）に示すような埋め込み絶縁膜２６を形成する。ここでは、下部電極１８ｂが埋め込み絶縁膜２６中に埋め込まれた構造としているが、必ずしも埋め込む構造とする必要はない。
【００６４】
次に、図６（ａ）に示すように、下部電極１８ｂ及び埋め込み絶縁膜２６の上に、ビスマスが過剰に添加された強誘電体溶液（溶液組成：Ｓｒ0.8Ｂｉ2.44Ｔａ2Ｏx）をスピンコート法にて塗布した後、溶媒が揮発する温度程度（１５０〜３００℃）で熱処理を行なうことにより、後に容量絶縁膜１９ｂとなる強誘電体膜１９b-1 を形成する。次に、ＲＴＰ法により、結晶成長の基点となる核を形成するための仮焼結を行なう。強誘電体材料の種類によって核を形成する温度又は雰囲気は異なるが、強誘電体膜１９b-1 がＳＢＴ材料よりなる場合には、およそ６５０℃程度で酸素雰囲気中である。なお、強誘電体膜１９b-1 の形成は、スパッタリング法、ＭＯＣＶＤ法又はレーザーアブレーション法により行なってもよい。
【００６５】
次に、図６（ｂ）に示すように、容量絶縁膜１９ｂとなる強誘電体膜１９b-1 の上に、Ｐｔよりなる上部電極２０ｂを形成した後、埋め込み絶縁膜２６、強誘電体膜１９b-1 及び上部電極２０ｂに対してパターニングを行なう。ここでは、埋め込み絶縁膜２６、強誘電体膜１９b-1 及び上部電極２０ｂに対して同じマスクを用いてパターニングを行なっているが、それぞれに対して、別々のマスクを用いてパターニングを行なってもよい。
【００６６】
次に、図７（ａ）に示すように、強誘電体膜１９b-1 を高温で熱処理して結晶化させることにより、結晶化された強誘電体膜よりなる容量絶縁膜１９ｂを形成する。結晶化の温度は、強誘電体膜１９b-1 がＳＢＴ材料よりなる場合には、およそ６５０℃〜８００℃程度である。なお、本実施形態では、強誘電体膜１９b-1 を塗布した直後と前記の図６（ｂ）のパターニング後に、熱処理を行なう場合について説明したが、強誘電体膜１９b-1 を形成した以降であれば、熱処理を行なう順序は本実施形態の順序に限られず、熱処理の回数も１回以上であればよい。このようにして、下部電極１８ｂ、容量絶縁膜１９ｂ及び上部電極２０ｂからなる容量素子２１ｂが形成される。
【００６７】
次に、図７（ｂ）に示すように、埋め込み絶縁膜２６、下部電極１８ｂ、容量絶縁膜１９ｂ及び上部電極２０ｂを覆うように、ＳｉＮよりなる第２の水素バリア膜２２を形成する。続いて、第２の水素バリア膜２２のパターニングを行なった後、第２の水素バリア膜２２を覆うように第２の層間絶縁膜（Ｏ3 −ＴＥＯＳ膜）２３を形成する。続いて、第２の層間絶縁膜２３及び第２の水素バリア膜２２に、エッチングによって上部電極２０ｂの上面に到達するコンタクトホールを形成した後、該コンタクトホールにタングステンを埋め込むことにより、下端が上部電極２０ｂの上面に接する第２のコンタクトプラグ２４を形成する。続いて、第２の層間絶縁膜２３及び第２のコンタクトプラグ２４の上に、下面が第２のコンタクトプラグ２４の上端と電気的に接続するように、上層よりＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線２５を形成する。このようにして、図７（ｂ）に示す構造を有する容量素子及びその容量素子を含む半導体記憶装置が形成される。
【００６８】
以上のように、本発明の第２の実施形態に係る容量素子の形成方法、及びその容量素子を含む半導体記憶装置の製造方法によると、強誘電体膜１９b-1 の形成方法として、ビスマスが過剰に添加された強誘電体溶液（Ｓｒ0.8Ｂｉ2.44Ｔａ2、強誘電体膜１９b-1 から揮発性の高いビスマスが下部電極１８ｂ又は上部電極２０ｂに拡散し、強誘電体膜１９b-1 を構成するビスマスが減少しても、強誘電体膜１９b-1 にはビスマスが過剰に含有されているので、熱処理工程後の容量絶縁膜１９ｂ中のビスマスの量は、適正な値に維持され、容量絶縁膜１９ｂを構成する強誘電体の分極特性の劣化を防止できる。
【００６９】
また、本実施形態においては、強誘電体膜ＳｒyＢｉzＴａ2Ｏx中に含まれる過剰ビスマスとして、強誘電体の特性向上が図れる範囲（２．２＜Ｚ＜２．６）とすることが望ましい。
【００７０】
なお、本実施形態において、下部電極１８ｂ又は上部電極２０ｂにおける容量絶縁膜１９ｂと接する部分に、第１の実施形態と同様に、ＩｒＯx （０＜ｘ＜２）が形成されていてもよい。
【００７１】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る容量素子及びその形成方法、並びに、その容量素子を含む半導体記憶装置及びその製造方法について、図８、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）、並びに図１２を参照しながら説明する。
【００７２】
図８は、本発明の第３の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。なお、図８に示す構成部分のうち前述の図４に示した構成部分を共通する部分は同様であるので、その説明は繰り返さない。したがって、以下では、本発明の第２の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置と異なる点を中心に説明する。
【００７３】
図８に示すように、下部電極１８ｂ及び埋め込み絶縁膜２６の上に形成されている容量絶縁膜１９ｃは、下部電極１８ｂに隣接する領域２７ａと容量絶縁膜１９ｃの膜厚方向の中央部分を含む領域２７ｂとを有しており、領域２７ａの誘電率が、領域２７ｂの誘電率よりも高くなっている。また、容量絶縁膜１９ｃは強誘電体（ＳＢＴ）よりなり、領域２７ａにおけるビスマス組成比が領域２７ｂにおけるビスマス組成比よりも大きくなっている。さらに、容量絶縁膜１９ｃを構成するＳＢＴにおけるビスマス組成比は、上部電極２０ｂが形成されている側から下部電極１８ｂが形成されている側に向かって徐々に増加している。
【００７４】
ここで、図９（ａ）及び（ｂ）は、下部電極１８ｂ、容量絶縁膜１９ｃ及び上部電極２０ｂよりなる容量素子２１ｃを変形した例を示す断面拡大図である。
【００７５】
まず、図９（ａ）に示すように、容量絶縁膜１９c-1 における上部電極２０ｂに隣接する領域２７ｄの誘電率を、容量絶縁膜１９c-1 の膜厚方向の中央部分を含む領域２７ｃの誘電率よりも高くしてもよい。この場合は、容量絶縁膜１９c-1 を構成するＳＢＴにおけるビスマス組成比は、上部電極２０ｂが存在している側から下部電極１８ｂが存在している側に向かって、徐々に減少している。
【００７６】
また、図９（ｂ）に示すように、容量絶縁膜１９c-2 における下部電極１８ｂに隣接する領域２７ｅの誘電率を、容量絶縁膜１９c-2 の膜厚方向の中央部分を含む領域２７ｆの誘電率よりも高くすると共に、容量絶縁膜１９c-2 における上部電極２０ｂに隣接する領域２７ｇの誘電率を、容量絶縁膜１９c-2 の膜厚方向の中央部分を含む領域２７ｆの誘電率よりも高くしてもよい。この場合は、容量絶縁膜１９c-2 を構成するＳＢＴにおけるビスマス組成比は、上部電極２０ｂが存在している側から下部電極１８ｂが存在している側に向かって、徐々に減少し、途中から徐々に増加している。
【００７７】
以上のように、本発明の第３の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置によると、下部電極１８ｂ及び上部電極２０ｂのうちの少なくとも一方に隣接する領域（２７ａ、２７ｄ、２７ｅ、又は２７ｇ）の誘電率が、容量絶縁膜（１９ｃ、１９c-1 、又は１９c-2 ）における中央部分を含む領域（２７ｂ、２７ｃ、又は２７ｆ）の誘電率よりも高い。このため、容量素子２１ｃを形成する工程における、容量絶縁膜（１９ｃ、１９c-1 又は１９c-2 ）となる強誘電体膜の形成後の熱処理工程において、容量絶縁膜（１９ｃ、１９c-1 又は１９c-2 ）から酸素又はビスマスなどの揮発性の高い元素が下部電極１８ｂ又は上部電極２０ｂに拡散して電極界面層が形成されても、電圧低下が抑制されるので、容量絶縁膜（１９ｃ、１９c-1 又は１９c-2 ）を構成する強誘電体の分極特性の劣化を防止することができる。また、容量絶縁膜（１９ｃ、１９c-1  又は１９c-2 ）を構成するＳＢＴのビスマス組成比が、上部電極２０ｂが形成されている側から下部電極１８ｂが形成されている側に向かって、徐々に増加（図８の場合）、徐々に減少（図９（ａ）の場合）、又は徐々に減少して途中から徐々に増加（図９（ｂ）の場合）するので、下部電極１８ｂ又は上部電極２０ｂの近傍によって電荷が集中することによる耐圧性の劣化又はリーク電流の増大という悪影響を防ぐこともできる。
【００７８】
また、下部電極１８ｂと隣接している領域２７ａ及び２７ｅ、又は上部電極２０ｂと隣接している領域２７ｄ及び２７ｇの厚さは、２０ｎｍ以下であれば十分にその機能を発揮することができ、５ｎｍ以下としてもよい。
【００７９】
次に、図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）、並びに図１２は、本発明の第３の実施形態に係る容量素子の形成方法、及びその容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。なお、図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）、並びに図１２における構成部分のうち、前述の図５（ａ）〜（ｃ）、図６（ａ）及び（ｂ）、並びに図７（ａ）及び（ｂ）に示した構成部分と共通する部分は同様であるので、その説明は繰り返さない。したがって、以下では、本発明の第２の実施形態に係る容量素子の形成方法、及びその容量素子を含む半導体記憶装置の製造方法と異なる点を中心に説明する。
【００８０】
まず、図１０（ａ）に示す工程は、前述した図５（ａ）〜（ｃ）を用いた説明と同様に行なう。
【００８１】
次に、図１０（ｂ）に示すように、下部電極１８ｂ及び埋め込み絶縁膜２６の上に、ビスマスが過剰に添加された第１の強誘電体溶液（ＳＢＴ溶液）をスピンコート法にて塗布した後、溶媒が揮発する温度程度（１５０〜３００℃）で熱処理を行なうことにより、後に容量絶縁膜１９ｃにおける領域２７ａとなるビスマスが過剰に添加された強誘電体膜２７a-1 を形成する。次に、強誘電体膜２７a-1 の上に、第１の強誘電体溶液よりもビスマスの含有量が少ない第２の強誘電体溶液（ＳＢＴ溶液）をスピンコート法にて塗布した後、溶媒が揮発する温度程度（１５０〜３００℃）で熱処理を行なうことにより、後に容量絶縁膜１９ｃにおける領域２７ｂとなると共に強誘電体膜２７a-1 よりもビスマス含有量が少ない強誘電体膜２７b-1 を形成する。なお、第１の強誘電体溶液と第２の強誘電体溶液との平均の組成は、Ｓｒ0.8Ｂｉ2.44Ｔａ2 Ｏxとなっている。次に、ＲＴＰ法により、結晶成長の基点となる核を形成するための仮焼結を行なう。強誘電体材料の種類により核を形成する温度又は雰囲気は異なるが、強誘電体膜２７a-1 及び強誘電体膜２７b-1  を構成するＳＢＴ材料よりなる場合には、およそ６５０℃程度で酸素雰囲気中である。なお、強誘電体膜２７a-1 及び強誘電体膜２７b-1  の形成は、スパッタリング法、ＭＯＣＶＤ法又はレーザーアブレーション法によって行なってもよい。
【００８２】
次に、図１１（ａ）に示すように、容量絶縁膜１９ｃの一部を構成する強誘電体膜２７b-1 の上に、Ｐｔからなる上部電極２０ｂを形成した後、埋め込み絶縁膜２６、強誘電体膜２７a-1 、強誘電体膜２７b-1 及び上部電極２０ｂに対してパターニングを行なう。なお、ここでは、埋め込み絶縁膜２６、強誘電体膜２７a-1 、強誘電体膜２７b-1 及び上部電極２０ｂに対して同じマスクを用いてパターニングを行なっているが、それぞれに対して、別々のマスクを用いてパターニングを行なってもよい。
【００８３】
次に、図１１（ｂ）に示すように、強誘電体膜２７a-1 及び強誘電体膜２７b-1  を高温で熱処理して結晶化させることにより、結晶化された強誘電体膜よりなる容量絶縁膜１９ｃを形成する。容量絶縁膜１９ｃは、下部電極１８ｂに隣接する領域２７ａとそれ以外の領域２７ｂとを有している。結晶化の温度は、強誘電体膜２７a-1 及び強誘電体膜２７b-1  がＳＢＴ材料よりなる場合には、およそ６５０℃〜８００℃程度である。なお、本実施形態では、強誘電体膜２７a-1 及び強誘電体膜２７b-1  を塗布した直後と前記図１１（ａ）のパターニング後に、熱処理を行なう場合について説明したが、強誘電体膜２７a-1 及び強誘電体膜２７b-1  を形成した以降であれば、熱処理を行なう順序は本実施形態の順序に限られず、熱処理の回数も１回以上であればよい。このようにして、下部電極１８ｂ、容量絶縁膜１９ｃ及び上部電極２０ｃよりなる容量素子２１ｃが形成される。
【００８４】
次に、図１２に示すように、埋め込み絶縁膜２６、下部電極１８ｂ、容量絶縁膜１９ｃ及び上部電極２０ｂを覆うように、ＳｉＮよりなる第２の水素バリア膜２２を形成する。続いて、第２の水素バリア膜２２のパターニングを行なった後、第２の水素バリア膜２２を覆うように、第２の層間絶縁膜（Ｏ3 −ＴＥＯＳ膜）２３を形成する。続いて、第２の層間絶縁膜２３及び第２の水素バリア膜２２に、エッチングによって上部電極２０ｂの上面に到達するコンタクトホールを形成した後、該コンタクトホールにタングステンを埋め込むことにより、下端が上部電極２０ｂの上面に接するタングステンよりなる第２のコンタクトプラグ２４を形成する。続いて、第２の層間絶縁膜２３及び第２のコンタクトプラグ２４の上に、上層よりＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線２５を形成する。このようにして、図１２に示す構造を有する容量素子及びその容量素子を含む半導体記憶装置が形成される。
【００８５】
なお、前述した図９（ａ）の構造を実現するためには、図１０（ｂ）に示した工程において、第２の強誘電体溶液を先に塗布した後に、第１の強誘電体溶液を塗布すればよい。また、前述した図９（ｂ）の構造を実現するためには、図１０（ｂ）に示す工程において、第２の強誘電体溶液を塗布した後に、さらに、第１の強誘電体溶液を塗布すればよい。
【００８６】
以上のように、本発明の第３の実施形態に係る容量素子の形成方法、及びその容量素子を含む半導体記憶装置の製造方法によると、下部電極１８ｂの上に、ビスマスが過剰に添加された強誘電体膜２７a-1 の上に、強誘電体膜２７a-1 よりもビスマス含有量が少ない強誘電体膜２７b-1 を形成しているので、下部電極１８ｂが形成されている側から上部電極２０ｂに向かっての距離に対する強誘電体膜２７a-1 及び強誘電体膜２７b-1 中のビスマス含有量は、図１３（ａ）における実線に示す通りである。そして、図１１（ｂ）における熱処理によって、容量絶縁膜２１ｃ中のビスマス組成比は、図１３（ａ）における破線に示す通りである。
【００８７】
すなわち、容量絶縁膜１９ｃを構成するＳＢＴのビスマス組成比は、上部電極２０ｂが形成されている側から下部電極１８ｂが形成されている側に向かって、徐々に増加している。したがって、下部電極１８ｂが形成されている側から上部電極２０ｂが形成されている側に向かっての距離に対する容量絶縁膜１９ｃの誘電率は、図１３（ｂ）における実線に示す通りである。また、容量絶縁膜１９ｃにおける下部電極１８ｂに隣接する領域２７ａの誘電率が、容量絶縁膜１９ｃの中央を含む領域２７ｂの誘電率よりも高くなっている。したがって、容量絶縁膜１９ｃを構成する強誘電体膜２７a-1 及び強誘電体膜２７b-1 を形成した後の熱処理工程（図１１（ｂ））において、容量絶縁膜１９ｃから酸素又はビスマスなどの揮発性の高い元素が下部電極１８ｂに拡散して電極界面層が形成されても、電圧低下が抑制されるので、容量絶縁膜１９ｃを構成する強誘電体の分極特性の劣化を防止することができる。また、容量絶縁膜１９ｃを構成するＳＢＴのビスマス組成比が、上部電極２０ｂが形成されている側から下部電極１８ｂが形成されている側に向かって徐々に増加していることにより、下部電極１８ｂの近傍で電荷が集中することによる耐圧性の劣化又はリーク電流の増大といった悪影響を防ぐこともできる。なお、強誘電体の分極特性の劣化を防止することができる効果と、耐圧性の劣化又はリーク電流の増大といった悪影響を防ぐことができる効果とは、図９（ａ）又は図９（ｂ）の構造を形成する場合であっても、下部電極１８ｂ又は上部電極２０ｂに対して、同様に得ることができる。
【００８８】
なお、本実施形態においては、領域２７ａの誘電率は３８０であり、領域２７ｃの誘電率は３２０となるが、強誘電体の特性向上が図れる範囲に設定するため、領域２７ａの誘電率は領域２７ｃの誘電率の１．１倍以上でかつ２．５倍以下であることが望ましい。
【００８９】
なお、本実施形態において、下部電極１８ｂ又は上部電極２０ｂにおける容量絶縁膜１９ｃと接している部分には、第１の実施形態と同様に、ＩｒＯx （０＜ｘ＜２）が形成されていてもよい。
【００９０】
（実施例１）
以下に、本発明の実施例１に係る容量素子及びその形成方法、並びにその容量素子を含む半導体記憶装置及びその製造方法について、図１、図２（ａ）〜（ｃ）、図３（ａ）及び（ｂ）、並びに図１４を参照しながら説明する。
【００９１】
本発明の実施例１は、第１の実施形態に第２の実施形態を組み合わせた構成を有する。
【００９２】
まず、本発明の実施例１に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図は、図１と同様である。
【００９３】
本実施例では、下部電極１８ｂにおける容量絶縁膜１９ａに接している部分が、ストイキオメトリ組成よりも酸素が少ない（欠乏している）組成を有する酸化イリジウム（ＩｒＯx ：０＜ｘ＜２）よりなることに加えて、特に、容量絶縁膜１９ａを構成する強誘電体（ＳＢＴ）がビスマス層状ペロブスカイトであり、ビスマス組成比が、ストイキオメトリよりもビスマスが過剰である組成であることが特徴である。
【００９４】
次に、本発明の実施例１に係る容量素子の形成方法及びその容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図は、図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）と同様である。
【００９５】
本実施例では、特に、図２（ｂ）に示した下部電極１８ａを形成する工程において、下部電極１８ａの表面部分に、酸素分圧が１０％である雰囲気中でのスパッタ法により、ＩｒＯx（０＜ｘ＜２）を形成する。その後、後処理として、ＲＴＰ法により、６５０℃で１分の熱処理を行なう。
【００９６】
次に、図２（ｃ）に示した強誘電体膜１９a-1 の形成工程において、ビスマスが過剰に添加された強誘電体溶液（溶液組成：Ｓｒ0.8Ｂｉ2.54Ｔａ2Ｏx ）をスピンコート法にて塗布した後、溶媒が揮発する温度程度（１５０〜３００℃）で熱処理を行なうことにより、後に容量絶縁膜１９ａとなる強誘電体膜１９a-1 （Ｓｒ0.8Ｂｉ2.24Ｔａ2Ｏx）を形成する。
【００９７】
本実施例に係る容量素子における効果を以下に説明する。
【００９８】
図１４は、本実施例に係る容量素子（本発明）について、容量絶縁膜の膜厚と分極量（自発分極量２Ｐｒとその不揮発性成分の分極量Ｐｎｖ）又はリラクゼーション率（（２Ｐｒ−Ｐｎｖ）／２Ｐｒ）との関係を示している。なお、図１４においては、本実施例に係る容量素子との比較のために、強誘電体溶液（溶液組成：Ｓｒ0.8Ｂｉ2Ｔａ2Ｏx）を使用して形成された容量素子（従来例）についての値も示している。
【００９９】
図１４から明らかなように、本実施例に係る容量素子では、従来例と比較して、容量絶縁膜の膜厚が薄い領域においても、分極量２Ｐｒ及びＰｎｖの変化がなく、また、リラクゼーション率の劣化もほとんど無いことがわかる。
【０１００】
（実施例２）
以下に、本発明の実施例２に係る容量素子及びその形成方法、並びにその容量素子を含む半導体記憶装置及びその製造方法について、図１５及び図１６を参照しながら説明する。
【０１０１】
本発明の実施例２は、第１の実施形態に第３の実施形態を組み合わせた構成を有する。
【０１０２】
図１５は、本発明の実施例２に係る容量素子及びその容量素子を含む半導体記憶装置の要部断面図である。
【０１０３】
図１５に示すように、シリコン基板３１におけるシリコン酸化膜よりなる素子分離層３２によって区画された素子形成領域には、シリコン基板３１の表層部に形成されたソース領域又はドレイン領域となる不純物拡散層３３とシリコン基板３１上に形成されたゲート絶縁膜３４ａ及びゲート電極３４とからなるメモリセルトランジスタが形成されている。シリコン基板３１の上には、メモリセルトランジスタを覆うように第１の層間絶縁膜（例えばリン（Ｐ）又はボロン（Ｂ）などが添加されたシリコン酸化膜（ＢＰＳＧ膜））３５が形成されている。第１の層間絶縁膜３５には、該第１の層間絶縁膜３５を貫通すると共に下端が不純物拡散層３３と接続するタングステンよりなるコンタクトプラグ３６が形成されている。
【０１０４】
また、図１５に示すように、第１の層間絶縁膜３５の上には、凹部を有する第２の層間絶縁膜（例えばＯ3 及びＴＥＯＳで形成されたシリコン酸化膜（Ｏ3 −ＴＥＯＳ膜）３７が形成されている。第２の層間絶縁膜３７に形成された凹部に沿うように、下から順に、下面が第１のコンタクトプラグ３６の上端と電気的に接続された酸化イリジウムよりなる下部電極３８、強誘電体（ＳＢＴ（ＳｒＢｉＴａＯ）又はＢＬＴ（ＢｉＬａＴｉＯ））膜よりなる容量絶縁膜３９、及び酸化イリジウムよりなる上部電極４０が形成されている。このように、下部電極３８、容量絶縁膜３９及び上部電極４０よりなる段差形状を有する容量素子４１が形成されている。
【０１０５】
本実施例では、下部電極３８における強誘電体よりなる容量絶縁膜３９と接している部分は、ストイキオメトリ組成よりも酸素が少ない（欠乏している）組成を有する酸化イリジウム（ＩｒＯx ：０＜ｘ＜２）である。また、容量絶縁膜３９を構成する強誘電体（ＢＬＴ）がビスマス層状ペロブスカイトよりなり、そのビスマス組成比は、ストイキオメトリ組成よりもビスマスが過剰である組成である。
【０１０６】
また、本実施例では、特に、下部電極３８を形成する際には、酸素分圧が７０％である雰囲気中でのスパッタ法により、下部電極３８の表面部分に、ＩｒＯx （０＜ｘ＜２）を形成する。その後の処理としては、ＲＴＰ法によって、６５０℃で１分の熱処理を行なう。
【０１０７】
また、容量絶縁膜３９となる強誘電体膜を形成する際には、ＭＯＣＶＤ法によって強誘電体膜を形成する。具体的には、ＭＯＣＶＤ法によって、下部電極３８の上に、ビスマスを過剰に含む層として、組成がＢｉ4.8Ｔｉ3Ｏx である強誘電体膜（膜厚は５ｎｍ）を形成した後、さらにその上に、ＭＯＣＶＤ法によって、組成がＢｉ3.58Ｌａ0.75Ｔｉ3Ｏx である強誘電体膜（膜厚は６５ｎｍ）を形成する。ここで、組成がＢｉ4.8Ｔｉ3Ｏx である強誘電体膜は、第３の実施形態における高い誘電率を有する領域に相当する。
【０１０８】
以下に、本実施例に係る容量素子の効果について説明する。
【０１０９】
図１６は、本実施例に係る容量素子において、下部電極３８の底部幅を種々変えて、分極量（自発分極量２Ｐｒとその不揮発性成分の分極量Ｐｎｖ）を測定した結果を示している。
【０１１０】
図１６から明らかなように、下部電極３８の底部幅が小さくなっても、２Ｐｒ及びＰｎｖはほとんど変化していない。したがって、本発明によって製造された薄膜は種々の立体構造を有する容量素子においても性能を発揮することがわかる。
【０１１１】
一方、図示していないが、比較のために、高い誘電率の領域を設けていない従来の強誘電体膜（Ｂｉ3.59Ｌａ0.75Ｔｉ3Ｏx ）を使用して形成された容量素子については、分極率（２Ｐｒ）及びＰｎｖの下部電極３８の底部幅に依存する性質が非常に大きい。例えば、下部電極３８の底部幅が０．５μｍにおいて、２Ｐｒは１０μＣ／ｃｍ2 以下であるので、従来の強誘電体膜では実用的な値が得られていない。
【０１１２】
なお、本実施例１では、誘電率の高い層として組成がＢｉ4.8Ｔｉ3Ｏx である強誘電体膜を使用したが、ビスマス層状ペロブスカイトであって、その全金属元素中のビスマスの占める比率が、Ｂｉ3.58Ｌａ0.75Ｔｉ3Ｏx 中の全金属元素中のビスマスの占める比率よりも高ければよく、例えばＢｉＯx でもよく、ＢｉＴｉＯx 又はＢｉＬａＯx であってもよい。
【０１１３】
また、本実施例２は、凹部を有した下部電極上に容量絶縁膜を形成した立体構造の容量素子としたが、凸部形状の下部電極を使用してもよいし、第４の実施形態のように平面構造の容量素子としてもよい。
【０１１４】
また、本実施例２では、水素バリア膜が形成されていない場合について説明したが、容量素子４１への水素の拡散が問題となる場合には、容量素子４１を取り囲むように、前述した第１〜第３の実施形態と同様に、水素バリア膜を形成してもよい。
【０１１５】
また、前述した第１の実施形態並びに実施例１及び実施例２において、下部電極１８ａ，３８における強誘電体と接する部分にＩｒＯx （０＜ｘ＜２）を形成する方法としては、Ｉｒよりなる下部電極を形成した後に、酸素雰囲気中での熱処理を行なうようにしてもよい。
【０１１６】
また、上部電極２０ａ，４０における強誘電体と接する部分にＩｒＯx （０＜ｘ＜２）を形成してもよい。この場合、下部電極１８ａ，３８の全体をＩｒとしてもよい。
【０１１７】
また、上部電極２０ａ，４０又は下部電極１８ａ，３８における強誘電体よりなる容量絶縁膜１９ａ，３９と接する部分は、ストイキオメトリよりも酸素が欠乏している組成を有する貴金属の酸化物よりなる導電体であればよい。該貴金属としては、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ及びＯｓのうちから選ばれた１種類又は複数種類以上の金属よりなればよい。例えば、貴金属が、Ｒｕ、Ｒｈ、Ｐｄ又はＯｓである場合には、ＲｕＯx 、ＲｈＯx 、ＰｄＯx 又はＯｓＯx （０＜ｘ＜２）となる。
【０１１８】
また、上部電極２０ａ，４０又は下部電極１８ａ，３８における強誘電体よりなる容量絶縁膜１９ａ，３９と接する部分以外には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ及びＯｓのうちから選ばれた１種類若しくは複数種類以上の金属、これらの酸化物、ＴｉＡｌＮ又はＴｉＮを用いてもよい。
【０１１９】
なお、前述した第１〜第３の実施形態並びに実施例１及び実施例２において、強誘電体の材料として、ＳＢＴ又はＢＬＴ以外に、ＳＢＴＮ（ＳｒＢｉＴａＮｂＯx ）又はＢＬＴＶ（ＢｉＬａＴｉＶＯx ）などを用いてもよい。
【０１２０】
また、第１若しくは第２のコンタクトプラグ１７，２４又はコンタクトプラグ３６の材料には、ポリシリコンを用いてもよい。
【０１２１】
また、第１又は第２の水素バリア膜１６，２２の材料には、ＳｉＯＮ、ＴｉＡｌＯ又はＡｌ2Ｏ3等の水素バリア性を有する絶縁性材料を用いてもよい。
【０１２２】
なお、前述した第１〜第３の実施形態並びに実施例１においては、集積化プロセスで問題となる強誘電体の水素劣化を抑制する効果を有する第１又は第２の水素バリア膜１６，２２を含む形態で説明したが、強誘電体の水素劣化が問題とならない場合には、必ずしも、第１又は第２の水素バリア膜１６，２２を設けなくともよい。
【産業上の利用可能性】
【０１２３】
以上のように、本発明に係る容量素子及びその形成方法、並びにその容量素子を含む半導体記憶装置及びその製造方法によると、強誘電体材料よりなる容量絶縁膜を備えた容量素子における強誘電体の分極特性の劣化を防止することができるので、高集積強誘電体メモリの実現に有用である。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図４】本発明の第２の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図６】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図８】本発明の第３の実施形態に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。
【図９】本発明の第３の実施形態に係る容量素子の構造の変形例を示した拡大図である。
【図１０】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図１１】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図１２】本発明の第３の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法を示す要部工程断面図である。
【図１３】本発明の第３の実施形態に係る容量素子の形成方法、及び、その容量素子を含む半導体記憶装置の製造方法における効果を説明するための図であって、（ａ）は下部電極の表面から上部電極に向かっての距離と強誘電体膜中のビスマス含有量及びビスマス組成比との関係図であり、（ｂ）は下部電極の表面から上部電極に向かっての距離と容量絶縁膜の誘電率との関係図である。
【図１４】本発明の実施例１に係る容量絶縁膜の膜厚と分極量との関係図である。
【図１５】本発明の実施例２に係る容量素子及びその容量素子を含む半導体記憶装置の構造を示す要部断面図である。
【図１６】本発明の実施例２に係る下部電極の底部幅と分極量との関係図である。
【図１７】従来例に係る強誘電体膜よりなる容量素子を備えた半導体装置の構造を示す要部構造断面図である。
【符号の説明】
【０１２５】
１１、３１    シリコン基板
１２、３２    素子分離層
１３、３３    不純物拡散層
１４ａ、３４ａ  ゲート絶縁膜
１４、３４    ゲート電極
１５、３５    第１の層間絶縁膜
１６    第１の水素バリア膜
１７    第１のコンタクトプラグ
１８ａ、１８ｂ、３８    下部電極
１９ａ、１９ｂ、１９ｃ、１９ｃc-1、１９ｃc-2、３９    容量絶縁膜
１９a-1、１９b-1、    強誘電体膜
２０ａ、２０ｂ、４０      上部電極
２１ａ、２１ｂ、２１ｃ、４１    容量素子
２２    第２の水素バリア膜
２３    第２の層間絶縁膜
２４    第２のコンタクトプラグ
２５    配線
２６    埋め込み絶縁膜
２７ａ    容量絶縁膜における下部電極に隣接する領域
２７ｂ、２７ｃ、２７ｆ    容量絶縁膜の中央を含む領域
２７ｄ、２７ｇ    容量絶縁膜における上部電極に隣接する領域
２７a-1    ビスマスが過剰に添加された強誘電体膜
２７b-1    ビスマス含有量が少ない強誘電体膜
１０１    半導体基板
１０２    第１の層間絶縁膜
１０３    第１のコンタクトプラグ
１０４    下部電極
１０５    容量絶縁膜
１０６    上部電極
１０７    容量素子
１０８    第２の層間絶縁膜
１０９    第２のコンタクトプラグ
１１０    配線
【図３】
2006032562.tif 000003
【図４】
2006032562.tif 000004
【図５】
2006032562.tif 000005
【図６】
2006032562.tif 000006
【図７】
2006032562.tif 000007
【図８】
2006032562.tif 000008
【図９】
2006032562.tif 000009
【図１０】
2006032562.tif 000010
【図１１】
2006032562.tif 000011
【図１２】
2006032562.tif 000012
【図１３】
2006032562.tif 000013
【図１４】
2006032562.tif 000014
【図１５】
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【図１６】
2006032562.tif 000016
【図１７】
2006032562.tif 000017
【図１】
2006032562.tif 000018
【図２】
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