(57)【要約】【課題】電力を無駄にしない予備リソースを提供する。【解決手段】一実施形態において、集積回路チップ(100)は、半導体基板(102)と、該半導体基板上に形成された金属層(106)と、未使用の予備リソース(400、500、600)とを備える。該予備リソースは、アースか又は供給電圧へと接続され、それにより、該リソースを介して電流が流れなくなり、且つ、該リソースによって電力が浪費されなくなる。該予備リソースを、チップの動作を修正するために、集積回路内へと接続することができる。【選択図】図５
2006140481.tif 000002
【特許請求の範囲】
【請求項１】
集積回路チップ（１００）であって、
半導体基板（１０２）と、
前記半導体基板上に形成された金属層（１０６）と、
未使用の予備リソース（４００、５００、６００）であって、該予備リソースを介して電流が流れないように、且つ、該予備リソースによって電力が浪費されないように、電気的に接続される、予備リソース
とを備え、
前記集積回路チップの動作を修正するために、前記予備リソースを前記集積回路内へと接続することができる、集積回路チップ。
【請求項２】
前記集積回路チップは、複数の予備リソースを備える、請求項１に記載の集積回路チップ。
【請求項３】
前記集積回路チップは、何万個もの予備リソースを備える、請求項１に記載の集積回路チップ。
【請求項４】
前記予備リソースは、半導体チップ上において提供されるトランジスタ（４０４）を含む、請求項１に記載の集積回路チップ。
【請求項５】
前記トランジスタは、各々がアースに接続されたゲート、ソース、及びドレインを備える、請求項４に記載の集積回路チップ。
【請求項６】
前記トランジスタは、各々が供給電圧に接続されたゲート、ソース、及びドレインを備える、請求項４に記載の集積回路チップ。
【請求項７】
集積回路を形成する半導体基板を製造するステップ（７０２）と、
前記半導体基板上に、前記集積回路内へと接続するために利用可能な予備リソースを形成するステップ（７０４）と、
前記半導体基板上に金属層を形成するステップ（７０６）であって、該金属層は、前記予備リソースを電気的に接続し、それにより、前記予備リソースを介して電流が流れなくなることからなる、ステップ
とを含む、方法。
【請求項８】
前記金属層を形成するステップは、トランジスタのゲートと、ソースと、ドレインとをアースに接続する金属層を形成するステップを含むことからなる、請求項７に記載の方法。
【請求項９】
前記金属層を形成するステップは、トランジスタのゲートと、ソースと、ドレインとを供給電圧に接続する金属層を形成するステップを含むことからなる、請求項７に記載の方法。
【請求項１０】
前記集積回路の動作を修正するために、前記予備リソースを前記集積回路に接続する新規の金属層を形成するステップを更に含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、予備リソースを備えた集積回路に関し、特に、未使用の予備リソースを通して電流が流れないように、且つ、未使用の予備リソースによって電力が浪費されないように、電気的に接続されることが可能な予備リソースを備えた集積回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）設計は、アーキテクチャを規定することからシリコン基板か又はチップ（ダイ）上におけるトランジスタの物理的な配置を決定することに至るまでの作業の範囲を含む、複雑で且つ時間を要するプロセスである。設計プロセス中に、ＩＣの適正な動作を確証するための試験が行われる。例えば、ＩＣ動作を、ＩＣ設計の、１つか又は複数のソフトウェアモデルを用いてシミュレートすることができる。
【０００３】
そのようなシミュレーション試験は、設計におけるエラーを明らかにすることができるが、該設計における他のエラーが依然として存在する可能性がある。従って、実際のＩＣチップが製造されるまで、エラーか又はバグが、発見されない可能性がある。具体的には、物理的なＩＣチップ上において試験を行うことができ、その試験によって、チップ設計におけるエラーが明らかとなる。このような場合には、ＩＣチップの一部か又は全体を、設計し直す必要がある可能性がある。
【０００４】
ＩＣチップを設計し直すことに関連した時間と費用とに起因して、そのようなチップ上に、チップの動作を修正するために使用されることが可能な予備リソース（又は予備回路資源）を提供することが、今や一般的な慣例である。具体的には、トランジスタのような、追加的で且つ最初のうちは使用されない、典型的には何千もの半導体デバイスを、所望の機能を成し遂げるために電気的に接続されることが可能なシリコンチップ（ダイ）上において提供することができる。そのようなリソースによって、チップ（ダイ）は設計し直される必要がないため、そのような努力に関連したコストが節約される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
予備リソースを提供することは、設計の時間と費用とを節約するが、予備リソースを提供することが電力を無駄にする可能性がある。具体的には、予備リソースは、ＩＣの余剰部分に電力を提供する供給電圧に接続されるので、予備リソースは、電流を漏出させる可能性があり、そのことが結果として、電力損失に繋がる。そのような構成が、図１内において示される。その図内に示されるように、予備リソース１０は、ＦＥＴのような半導体デバイス１４のスタック（積み重なり）１２を備える。各デバイススタック１２は、供給電圧（ＶＤＤ）とアース（ＧＮＤ）とに接続され、そのことにより、電流の漏れが生じるようになる。
【０００６】
そのような漏れは、最近のチップ製造技術によって、増加してきている。従って、設計者は、必要以上に電力を無駄にするか（典型的には、予備リソースのわずかな部分しか実際には用いられない）、又はチップ（ダイ）上に提供される予備リソースの数を低減するかの選択に直面させられる可能性があり、それによって、ＩＣチップの動作を修正することができることの容易性とフィレキシビリティ（柔軟性）とが低減されている。
【課題を解決するための手段】
【０００７】
一実施形態において、集積回路チップは、半導体基板と、該半導体基板上に形成された金属層と、未使用の予備リソースとを備える。該予備リソースは、該リソースを介して電流が流れないように、且つ、該リソースによって電力が浪費されないように電気的に接続される。該予備リソースを、チップの動作を修正するために、集積回路内へと接続することができる。
【発明の効果】
【０００８】
電力を無駄にしない予備リソースを提供することができる。
【実施例】
【０００９】
開示された集積回路は、添付の図面に関連付けて、より良く理解することができる。図面内における構成要素は、必ずしも縮尺通りというわけではない。
【００１０】
上記において認識されるように、例えばチップ設計においてバグが発見される場合には、チップの動作を変更するために、集積回路（ＩＣ）チップの基板上か又はチップ（ダイ）上において予備リソースを提供することができる。しかしながら、残念なことに、そのようなリソースは、電力を浪費する。何故ならば、そのようなリソースは、典型的には、供給電圧とアースとに接続され、それゆえに、電流が漏出するからである。しかしながら、後述されるように、そのような電流漏れが低減されるか又は阻止される場合には、そのような電力の浪費を低減することができるか、又は排除することすらできる。後述されるように、そのような結果を、予備リソースの各ノードがアースか又は供給電圧に接続される場合に、達成することができる。いずれの構成においても、例えば、リソースとチップ構成要素の余剰部分との間の接続を提供する新規の金属層を提供することによって、リソースが回路内へと統合されない限り、且つ、リソースが回路内へと統合されるまで、リソースを介して電流は流れない。
【００１１】
次に図面を参照すると、該図面内において、同様の番号は、対応する部分を示す。例えば、図２と図３とは、例示的なＩＣチップ１００を示し、該ＩＣチップ１００は、マイクロプロセッサを含むことができる。チップ１００は、一般的には、複数の材料層を含む。具体的には、チップ１００は、複数の半導体層１０４を含む半導体（例えばシリコン）基板又はチップ（ダイ）１０２と、該チップの上部に形成される複数の金属層１０６とを備える。図３において示されるように、その例示的なチップ１００は、６つのそのような金属層１０６を備える。
【００１２】
複数の予備リソース（図２又は図３内に図示せず）が、チップ１０２上において提供される。例によれば、チップ１０２上において、何万個ものそのようなリソースを提供することができる。これらのリソースは、典型的には、電界効果トランジスタ（ＦＥＴ）のような１つか又は複数のトランジスタを含む。半導体チップ１０２と、ＦＥＴのようなその様々な構成要素との設計を変更するために、かなりの時間とリソースとが通常必要とされるが、層１０６のような金属層の構成を修正することは、一般的にはそれほど難しくない。従って、１つか又は複数の金属層１０６の修正によって、チップ１０２の予備リソースを活用することは、比較的簡単である。
【００１３】
次に図４を参照すると、ＩＣチップ１００上において提供されることが可能な例示的な予備リソース４００が示される。該リソース４００は、複数のデバイススタック４０２を備える。該デバイススタック４０２は、各々がＦＥＴのような複数の半導体デバイス４０４を含む。図４内に示されるように、従来技術において慣例であるように、各デバイス４０４の各々のゲート、ソース、及びドレインは、アースに（ＧＮＤ）に接続され、より具体的にはハード結線（ハードワイヤード）され、それにより、供給電圧（ＶＤＤ）に接続されるトランジスタが存在しないようにする。従って、図４内に示される状態において、デバイス４０４はどれも電力を消費しない。
【００１４】
例えばチップ設計におけるバグを訂正するために、例えば試験がチップ１００上において行われてきた後に、いくつかのポイントにおいてチップの機能が修正されるべきであることが判断される場合には、所望の機能を提供するために、必要に応じて予備リソースを接続することができる。例えば、それらのリソースを用いて、ＡＮＤ及びＯＲゲート、ＮＡＮＤ及びＮＯＲゲート、インバータ、ラッチ等を作成することができる。これを成し遂げるために、予備リソースに電力を供給してチップの論理を変更するために、該予備リソース（例えば、リソース４００）がＩＣの余剰部分に電気的に接続される。そのような接続を、該リソースに関連付けられた導体を追加するか及び／又は切断することによってか、又は１つか又は複数の金属層（例えば、層１０６）を再構成することによって、達成することができる。
【００１５】
図５は、予備リソース５００の別の例を示す。この例において、リソース５００は、Ｎチャンネルデバイス５０２とＰチャンネルデバイス５０４とを含むインバータを備える。図５において示されるように、Ｎチャンネルデバイス５０２のゲート５０６、ソース５０８、及びＰ基板５１０は、それぞれ、アースに接続される。Ｐチャンネルデバイス５０４のゲート５１２、及びソース５１４もまたアースに接続されが、ＰチャンネルデバイスのＮウェル５１６は、例えば問題となるＩＣの設計がそのような構成を（例えば、予備リソース５００が標準的なライブラリセルに隣接する場合に）必要とすることから、電源ＶＤＤに接続される。図５において示される構成によって電力損失を低減するために、トランジスタのゲートには電圧が供給されない。Ｎウェル５１６はＶＤＤに接続されるが、この構成において、リソースを介して電流が流れることがほとんどできないので、かなりの電力が無駄にされない。
【００１６】
次に図６を参照すると、ＩＣチップ１００上において提供されることが可能な予備リソース６００の更なる一例が示される。リソース６００は、図４において示されるリソース４００に類似している。従って、リソース６００は、複数のデバイススタック６０２を備える。該複数のデバイススタック６０２は、各々が、ＦＥＴのような複数の半導体デバイス６０４を含む。しかしながら、この実施形態において、各デバイス６０４の各々のゲート、ソース、及びドレインは、アースの代りに供給電圧（ＶＤＤ）に接続される（ハード結線される）。図４の構成と同様に、この構成によって、結果として、デバイス６０４を介して電流が流れないので、従って、図６に示される状態において電力が消費されない。
【００１７】
ここでもまた、所望であればチップの動作を修正するために、予備リソース６００をＩＣに接続することができる。例えば、予備リソース６００を、該リソースに関連付けられた導体を追加するか及び／又は切断することによってか、又は１つか又は複数の金属層（例えば層１０６）を再構築することによって、ＩＣの余剰部分に電気的に接続することができる。
【００１８】
上述の接続構成によって、ＩＣチップ上において提供される予備リソースは、使用されていない時には、ほとんど電力を浪費しないか又は全く電力を浪費しない。従って、チップの動作を修正するために利用可能なリソースの数を低減する必要なく、電力の無駄をかなり低減することができる。この接続方式によって、結果として、フレキシブルな設計を有する節電チップとなる。
【００１９】
上記の事柄を考慮して、図７において提供されるような方法を説明することができる。その図において示されるように、方法７００は、集積回路を形成する半導体基板を製造するステップ（７０２）と、半導体基板上に、集積回路内へと接続するために利用可能な予備リソースを形成するステップ（７０４）と、半導体基板上において金属層を形成するステップ（７０６）であって、該金属層は、予備リソースを電気的に接続し、それにより、該リソースを介して電流が流れなくなることからなる、ステップとを含む。
【図面の簡単な説明】
【００２０】
【図１】従来技術の予備リソースの一例の回路図である。
【図２】予備リソースを備える集積回路チップの一実施形態の斜視図である。
【図３】チップの様々な層を示す、図１のチップの部分側面図である。
【図４】図２と図３とにおいて示されるチップの予備リソースの一例の回路図である。
【図５】図２と図３とにおいて示されるチップの予備リソースの別の例のブロック図である。
【図６】図２と図３とにおいて示されるチップの予備リソースの更なる一例の回路図である。
【図７】集積回路上に予備リソースを提供するための方法の一実施形態を示す流れ図である。
【符号の説明】
【００２１】
１００  集積回路チップ
１０２  半導体基板
１０６  金属層
４００  予備リソース
４０４  トランジスタ
５００  予備リソース
６００  予備リソース
【図１】
2006140481.tif 000003
【図２】
2006140481.tif 000004
【図３】
2006140481.tif 000005
【図４】
2006140481.tif 000006
【図５】
2006140481.tif 000007
【図６】
2006140481.tif 000008
【図７】
2006140481.tif 000009