(57)【要約】      （修正有）【課題】デバイス性能を向上させるだけでなく、製造工程を簡素化する新しいデバイス構造とダブルゲートデバイス形成工程を提供する。【解決手段】ダブルゲートデバイスの形成方法において、約３０ｎｍ未満の厚さを有している埋込絶縁層１４が第１基板上１２に形成される。第２基板は埋込絶縁層上に形成される。パッド層は第２基板を覆うように形成される。マスク層はパッド層を覆うように形成される。第１溝は、パッド層，第２基板，埋込絶縁層を貫いて、基板12内に延びるように形成される。第１溝は、第１分離部２６で充填される。第２溝は、第１分離部２６内に形成され、導電材料で充填される。ＭＯＳ型トランジスタは第２基板上に形成される。下部ゲート５０は、埋込絶縁層の下に形成され、第２基板上に形成された上部ゲート３６に対して自己整合される。【選択図】図１１
2006148141.tif 000002
【特許請求の範囲】
【請求項１】
３０ｎｍ未満の厚さを有する埋込絶縁層がその上に形成された第１基板と、前記埋込絶縁層の上にある第２基板と、前記第２基板と前記埋込絶縁層とを貫いて延びると共に前記第１基板を途中まで貫いて延びる第１分離領域と、前記第１分離領域内に基板接点とを備えたことを特徴とする半導体構造。
【請求項２】
前記第１分離領域は、前記埋込絶縁層の下方に約１０ｎｍより大きい延長部を有するものであることを特徴とする請求項１記載の半導体構造。
【請求項３】
前記第１基板上にバルク領域を備え、前記埋込絶縁層と前記第２基板は、前記バルク領域に拡大しないものであることを特徴とする請求項１記載の半導体構造。
【請求項４】
前記第２基板の上面が、前記バルク領域の上面を超える段高さを有していることを特徴とする請求項３記載の半導体構造。
【請求項５】
前記第２基板は、約１０ｎｍと約２０ｎｍとの間の厚さを有するものであることを特徴とする請求項１記載の半導体構造。
【請求項６】
前記埋込絶縁層と前記第２基板とをその上に備えた第１領域と、バルク領域との面積の比率が実質的に０.５未満であることを特徴とする請求項１記載の半導体構造。
【請求項７】
約３０ｎｍの厚さを有するように第１基板上に埋込絶縁層を形成し、前記埋込絶縁層上に第２基板を形成し、前記第２基板上にマスク層を形成し、前記第２基板と前記埋込絶縁層を貫いて前記第１基板内に延びる第１溝を形成し、前記第１溝を第１分離部で充填し、前記第１分離部及び前記マスク層の余分な部分を除去し、第２溝が前記第１基板を露出するように前記第１分離部に前記第２溝を形成し、導電材料で前記第２溝を充填すると共に、余分な導電材料を除去することを特徴とする半導体構造の形成方法。
【請求項８】
前記埋込絶縁層及び前記第２基板がバルク領域に拡大しないように、前記第２基板上に第１ゲート誘電体を形成すると同時に、前記バルク領域内の前記第１基板上に第２ゲート誘電体を形成するステップと、前記第１ゲート誘電体上に第１ゲート電極を形成すると同時に、前記第２ゲート誘電体上に第２ゲート電極を形成するステップと、前記第１ゲート電極及び前記第１ゲート誘電体の対向する両側壁に沿って一対の第１スペーサを形成すると同時に、前記第２ゲート電極及び前記第２ゲート誘電体の対向する両側壁に沿って一対の第２スペーサを形成するステップと、前記第１スペーサ側にある前記第２基板に第１ソース／ドレイン領域を形成すると同時に、前記第２スペーサ側にある前記第１基板に第２ソース／ドレイン領域を形成するステップとを備えたことを特徴とする請求項７記載の半導体構造の形成方法。
【請求項９】
前記埋込絶縁層及び前記第２基板の形成方法は、第１熱酸化物層を形成するために前記第１基板を熱酸化するステップと、前記第１基板と前記第２基板との間を隔てる前記第１酸化物層に前記第１基板と前記第２基板とを結合するステップと、前記第２基板を化学機械研磨（ＣＭＰ）するステップと、第２熱酸化物層を形成する前記第２基板を熱酸化するステップと、前記第２熱酸化物層を除去するステップとから構成されることを特徴とする請求項７記載の半導体構造の形成方法。
【請求項１０】
ダブルゲート構造を有するダブルゲート領域を備えた半導体チップであって、前記ダブルゲート構造は、実質的に３０ｎｍ未満の厚さを有する埋込絶縁層を備えた第１基板と、前記埋込絶縁層の上方にある第２基板と、前記第２基板と前記埋込絶縁層を横断して第１基板内に延びる第１分離領域と、前記第１分離領域内にある基板接点とから構成されたものであることを特徴とする半導体チップ。
【請求項１１】
前記バルク領域の合計面積に対する前記ダブルゲート領域の面積の比率が実質的に０.５未満であるように、前記バルク領域は前記ダブルゲート構造を有しないものであることを特徴とする請求項１０記載の半導体チップ。
【請求項１２】
複数のダブルゲート領域にある複数のダブルゲート構造と、前記ダブルゲート構造を有しない複数のバルク領域とを備え、半導体チップ上で、前記バルク領域の合計面積に対する前記ダブルゲート領域の合計面積の比率が実質的に０.５未満であるように構成されたことを特徴とする請求項１０記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスに関し、さらに具体的にはダブルゲートＭＯＳデバイスに関する。
【背景技術】
【０００２】
ダブルゲートＭＯＳデバイスは、短チャネル効果を減少させるという性能を理由に、近年より一層の関心を集めている。ＭＯＳデバイスの微細化は今後１０年続くであろう。この微細化によって、デバイス挙動に関する物理的な限界が、プレーナ型デバイスについて予測されたものに到達し、そして一部それを上回るに至っている。それゆえ、いわゆる短チャネル効果が問題点となるが、この問題点はデバイスレイアウト（デバイス回路配置）の変更により解決される。サブ５０ｎｍデバイスにとって、ダブルゲートデバイスレイアウトは、短チャネル効果の問題点を処理するための最も有望な概念の一つである。そのため、ダブルゲートデバイスは近年より一層の注目を集めている。ダブルゲートデバイスには、シリコン層の両側に反転チャネルを形成するためにバイアスをかけられた２つのゲートが平行に設けられている。シリコン層が十分薄いと仮定すれば、これら２つの反転チャネルが重なり合うこととなる。ドレインからソースへの電界の侵入が減少され、短チャネル効果が抑制される。
【０００３】
ダブルゲートＭＯＳデバイスについて３つの異なるレイアウトがある。第１のレイアウトでは、チャネルと電流がウェハ平面に存在する、すなわち１つのゲートはチャネル層の上にあり、もう１つのゲートはチャネル層の下にある。第２のレイアウトはいわゆるフィン型ＦＥＴレイアウトである。シリコンチャネル層は、ウェハ表面に直立した状態になっているが、電流は依然としてウェハ平面を流れる。第３のレイアウトは、フィン型ＦＥＴのように、ナノメートルの数十分の一の厚さを有するシリコンの隆起部を備えており、この隆起部がトランジスタの能動領域となる。このレイアウトでは、電流の流れはウェハ表面に対して垂直方向になる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１に示す従来型のダブルゲートデバイス１は、上述の一のゲートと他のゲートとを用いた第１のレイアウトを備えている。ダブルゲートデバイス１は、ソース・ドレイン８と、上部ゲート２と、下部ゲート４と、チャネル６とから構成される。チャネル６は、上部ゲート２と下部ゲート４との間にあり、一般的には酸化膜３により隔てられている。ダブルゲートデバイス１は、ダブルゲート構造体を製造するために、エピタキシーを含む複合的な工程を必要とする。従来方法の一つでは、埋込酸化膜３は最初に形成される。続いて、空洞がチャネル６とソース・ドレイン領域８のために形成される。その後、チャネル６とソース・ドレイン領域８は、種シリコンからエピタキシャル成長される。従来型のダブルゲートデバイスとその形成方法はいくつかの欠点を有している。この形成方法は複雑であり、コストも掛かる。一般的に、チャネル厚Ｔは、所望のスレッショルド電圧を得るために従来方法を使用するのが困難であるような、約１０ｎｍの範囲にある。従来型のダブルゲートデバイスは、下部ゲート電圧が例えば２.５Ｖ付近まで高くなるとインアクティブ（非アクティブ）になることもある。これは性能アップを大きく制限する。
【０００５】
ダブルゲートデバイスは、下部ゲート電圧の調整によって異なる用途に使用され得る。一般に、高性能を望むときは、デバイスがより高速動作するように、一層高い下部ゲート電圧を適用してもよいが、サブスレッショルド漏れ電流と消費電力が高くなってしまう。低電力を望むときには、例えば、回路をスタンバイモードにすれば、一層低い下部ゲート電圧を適用することができる。しかし、回路速度は低くなる。
【０００６】
ダブルゲートデバイスは、スケーリング（拡大縮小）が進むうちに、その優れたデバイス挙動から、半導体技術において主流の技術になるだろう。本発明は、新しいデバイス構造とダブルゲートデバイス形成工程を提供する。
【課題を解決するための手段】
【０００７】
本発明の好適な実施例は、ダブルゲートデバイス構造とダブルゲートデバイスの形成方法とを提示する。
【０００８】
本発明の特徴によると、約３０ｎｍ未満の厚さを有している埋込絶縁層が第１基板上に形成される。第２基板は埋込絶縁層上に形成される。パッド層は第２基板上に形成される。マスク層はパッド層上に形成される。第１溝は、パッド層，第２基板，埋込絶縁層を貫いて、第１基板内に延びるように形成される。第１溝は、第１分離部で充填される。第２溝は、第１分離部内に形成され、導電材料で充填される。ＭＯＳ型トランジスタは第２基板上に形成される。下部ゲートは、埋込絶縁層の下に形成され、第２基板上に形成された上部ゲートに対して自己整合される。
【０００９】
本発明の好適な実施例は、極めて薄い埋込絶縁層と薄いチャネルとを備えている。この薄い埋込酸化物と薄いチャネルは、より低い段高さが充填されることを必要としないため、デバイス性能を向上させるだけでなく、製造工程を簡素化する。本発明の好適な実施例は、ＳＴＩを介して基板接点を形成することによって、ＳＴＩと基板接点とを形成する工程を統合する。適用可能な下部ゲート電圧は増大される。従って、デバイス性能は大幅に向上する。
【発明を実施するための最良の形態】
【００１０】
好適な実施例に係る製造と使用について以下詳細に説明する。ただし、本発明が、さまざまな特定の状況下で具体化され得る多くの応用可能な発明の概念を提供することは、十分理解されるべきである。説明された具体的な実施例は、本発明を実施するための具体的な方法に関する一態様にすぎず、発明の範囲を限定するものではない。
【００１１】
図２乃至図11には、好適な実施例の製造における中間段階についての断面図が図示されており、種々の図及び本発明の各実施例の全体にわたって、同様の参照番号は同様の構成を指定するために使用されている。
【００１２】
図２は、埋込絶縁薄層を有する構造、すなわち望ましくは第１基板12上に形成された、埋込酸化膜（ＢＯＸ）14と第２基板16とを示している。第１基板12は、予めドーピングされたシリコン基板であることが好ましい。また、Ｇｅ（ゲルマニウム），ＳｉＧｅ（シリコンゲルマニウム），ＳｉＧｅＣ（シリコン・ゲルマニウム・カーバイド）又はそれと同類のものとすることもできる。ｎ形ＭＯＳデバイスを得るためには、基板12はｐ形ドーピングされ、一方、ｐ形ＭＯＳデバイスを得るためには、基板12はｎ形ドーピングされ、これらのドーピングは高エネルギー注入によるのが好ましい。ＢＯＸ14は、３０ｎｍ未満の厚さを有する熱酸化物であることが好ましく、約１０ｎｍと３０ｎｍとの間の厚さであればなお好ましい。ましてや約２０ｎｍの厚さであることが好ましいことは言うまでもない。第２基板16はドーピングされたシリコンであることが好ましいが、例えばＧｅ，ＳｉＧｅ，ＳｉＧｅＣ，及びそれらの化合物などのその他の材料を使用してもよい。第１基板12及び第２基板16は、同じ材料又は異なる材料のどちらから構成されてもよい。第２基板16の厚さは、約２０ｎｍ未満が好ましく、約１０ｎｍと２０ｎｍとの間であればなお好ましい。
【００１３】
好適な実施例においては、ＢＯＸ14と基板16とがそのようなものとして形成される、すなわち第１基板12上に薄い熱酸化物が形成される。この薄い熱酸化物が、結果として得られる構造体における埋込酸化物14になり、それゆえ、当該薄い熱酸化物の厚さが約３０ｎｍ未満となる。次に、当該基板は、シリコン・オン・インシュレータ（ＳＯＩ）構造を形成する第２基板16と結合される。当該第２基板は、基板16について期待される厚さよりも一般的に非常に厚いので、例えば約７０ｎｍのように比較的小さい厚さまで第２基板16を薄くするために、化学機械研磨（ＣＭＰ）が実施される。より良い精密制御には第２基板をさらに薄くすることが必要とされる。それには以下の方法を使用するのがよい。第２の熱酸化物は第２基板16の表面上で成長される。その厚さは時間と温度に依存する。第２の熱酸化物は約２０ｎｍに成長可能であり、そのうえエッチングによって除去可能であることが好ましい。熱酸化とエッチングのステップは、第２基板16の厚さが所望のものとなるまで繰り返される。この工程を経て、半導体チップがＢＯＸ14及び基板16によって均一に覆われる。ダブルゲートデバイスが必要でない箇所には、ＢＯＸ14及び基板16を除去してもよい。
【００１４】
ダブルゲートデバイスに関する従来の形成方法と比較して、ＢＯＸ14及び基板16は非常に薄い。このことは幾つかの利点をもたらす。第１に、デバイス性能が強化される。第２に、ＢＯＸ14及び基板16の構成がデバイスの薄型化を増大させる。当該薄型化の増大に伴って、高低差を均すために追加工程が必要とされることはない。半導体チップに関して、形成された能動素子を備えた能動領域は、図２Ａに示したように、ダブルゲート領域とバルク領域といった２つのグループに分割される。ダブルゲートデバイスはダブルゲート領域13に形成される。例えばアナログやバイポーラデバイス，Ｉ／Ｏ（入出力）デバイス，及び静電気放電（ＥＳＤ）デバイスなどの非ダブルゲートデバイスは、バルク領域15に形成される。ダブルゲート領域13とバルク領域15との間が段高さＴ1となる。従来技術においては、埋込酸化物14は、通常約１００ｎｍ程度の厚さを有している。また基板16の厚さが通常２０ｎｍを超えることから、付加された基板16の厚さと一体になって、前記段高さが実質的には１２０ｎｍ以上になる。この大きな段高さは、例えばそれ以降に形成された層に関する段差被覆性などの問題を引き起こす。そのため、バルク領域はダブルゲート領域と同じ高さまで充填される必要がある。一般的に、層は、２つの領域13，15が同じ高さになるまで、バルク領域においてエピタキシャル成長される。本発明の好適な実施例においては、ＢＯＸ14と基板16との結合厚さＴ１は、実質的には５０ｎｍ未満となる。この高さの相違は、例えば段差被覆性などの問題を引き起こさない。そのため、表面を一様な高さにする必要がなく、当該段高さが維持される。ある実施例では、半導体チップにおいて、バルク領域15の合計範囲に対するダブルゲート領域13の合計範囲の比率は、能動領域の残余ともなり、実質的に０.５未満となるのが好ましく、この比率は設計検討事項とはいえ、必要とされるダブルゲートデバイスの数によって決定される。
【００１５】
好適な実施例において、半導体チップは、ダブル領域13がチップ全体を覆った状態で形成される。分離工程は、バルク領域としたい箇所にあるＢＯＸ14と基板16とを除去するよう機能する。他の実施例においては、ＢＯＸ14及び基板16が、ダブルゲートデバイスのみとしたい箇所に形成されるだけであってもよい。
【００１６】
また、図２には基板16上に形成されたパッド層18とマスク層20とが示されている。パッド層18は熱工程を経て形成されるのが好ましく、パッド層18が約３０ｎｍと約１００ｎｍとの間の厚さになるまで熱酸化するのが好ましい。パッド層18は、より少ない歪みが生じるように、基板16とマスク層20との緩衝の役割をするために使用される。また、パッド層18は、その後に形成されたマスク層20のためのエッチング停止層として作用する。好適な実施例においては、マスク層20は、減圧化学気相蒸着法（ＬＰＣＶＤ法）によって、窒化シリコンから形成される。また、マスク層20は窒化シリコン20とみなされる。他の実施例においては、マスク層20はシリコンの熱窒化，プラズマ化学気相蒸着法（ＰＥＣＶＤ法）又は窒素水素化物を使用するプラズマ陽極窒化により形成される。マスク層20は約４０ｎｍと約８０ｎｍとの間の厚さを有することが好ましい。
【００１７】
溝22は、図３に示したように、マスク層すなわち窒化シリコン20，パッド層18，基板16，埋込酸化物14を貫いて異方性エッチングされ、基板12内に延びている。溝22は、約６０ｎｍから約２２０ｎｍまでの幅Ｗを有しているのが好ましい。溝22の延長部は、約１０ｎｍより大きい深さＤ１を有しているのが好ましい。第２基板16の上面と溝22の底面との間が段高さＤ２となる。この高低差Ｄ２は約５０ｎｍ未満であることが好ましい。溝22はデバイスを分離するので、ＰウェルとＮウェルとを、またｎ形ＭＯＳデバイスとｐ形ＭＯＳデバイスとを分離するために使用してもよい。一の溝22はウェル毎に他の溝から離される。このウェルは中間にあるＰウェルであることが好ましい。
【００１８】
図４は、高密度プラズマ（ＨＤＰ）法を用いて充填された溝22を示している。当該充填材料は酸化シリコンであることが好ましい。その他の材料としては、例えば酸窒化シリコンなどが利用可能である。ＣＭＰは余分なＨＤＰ材料24を除去するよう作用し、図５に示すような構造体が形成される。このＨＤＰ24が残った部分は、浅溝型素子分離（ＳＴＩ）26を形成する。図６は、窒化シリコン20を選択的にエッチング除去していることと、その結果露出しているパッド層18を示している。このとき、ＳＴＩ26はパッド層18よりも高くなり得る。しかしながら、ＳＴＩ26の高さは、後処理のための次の洗浄工程により、最終的には低く下げられる。
【００１９】
図７はＳＴＩ26内に形成された溝28を示している。溝28は、約４０ｎｍから約２００ｎｍまでの幅Ｗ１を有しているのが好ましい。ＳＴＩ26を貫いて異方性エッチングする。このエッチングは、溝28が基板12に達しそこで止まるように、選択して行われるのが好ましい。続いて、導電層30が、図８に示すように、溝28を充填すると共に当該構造体を覆う状態で形成される。導電層30は、多結晶シリコン層や、タングステン層、又は下にある基板との接触に利用される他の周知の導電性材料とすることができる。また、２より多い材料からなる層又は合成物層とすることもできる。望ましくは、多結晶シリコン30の層は、図８に示すように、溝28を充填すると共に当該構造体を覆う状態で形成される。多結晶30は、ＣＶＤ又はその他周知の方法により形成することができる。その後、多結晶30は上面部がエッチングされて、その残余の多結晶が基板接点32になる。その結果として生じる構造体が図９に示されている。基板接点32が下部ゲートを電気的に接続するので、当該抵抗率が低くなるようにドーピングされるのが好ましい。この多結晶32を通じて下部ゲートへ電圧を供給できる。基板接点32の構成は、金属１をデバイスに接触させるために一般的に用いられる、接点プラグの後構造と一体化させることもできる。本発明の一実施例においては、接点開口部と基板接点32とが、望ましくはタングステンなどの同一のプラグ材料で充填される。
【００２０】
本発明の好適な実施例は、ＳＴＩ26と基板接点32とを形成する工程を統合した。ＳＴＩ26と基板接点32とをばらばらに形成する代わりに、それらが同一の工程で同時に形成される。
【００２１】
ＳＯＩ構造は、埋込酸化物14とＳＴＩ26とにより特徴付けられた領域に存在する。その結果、典型的な構造を備えるＭＯＳデバイスがＳＯＩ構造上に形成可能である。ＭＯＳデバイスの形成に関する一つの好ましい実施例が説明される。しかしながら、ＭＯＳデバイスの構成は周知であり、当業者であれば他の実施例を思い付くだろう。まずパッド層18が除去される。次に、ゲート誘電体34が基板16上に形成される。ゲート誘電体34は、熱酸化又はその他の方法で形成され得る。ゲート電極36がゲート誘電体層34上に形成される。ゲート電極36は多結晶シリコンが好ましいが、金属、若しくはチタン，タングステン，コバルト，アルミニウム，ニッケル又はこれらの組み合わせからなる金属化合物でもよい。このとき、ゲート誘電体34及びゲート電極36は、ゲート構造を形成するために、パターン形成される。ゲート誘電体34の下にある基板16は、最終的には、結果として生じるトランジスタのチャネル領域になる。基板16の厚さＴ２は約２０ｎｍ未満であるので、チャネル厚も約２０ｎｍ未満になる。
【００２２】
また、図10は、ゲート誘電体34及びゲート電極36の側壁に沿って形成された一対のスペーサ38を示している。スペーサ38は、後述するソース／ドレイン形成工程に用いられるセルフアラインマスクとしての役目を果たす。スペーサは、例えば、ブランケット、又は基板16とゲート電極36とを含む領域を覆うように誘電体層を選択的に蒸着した後、水平面から誘電体を除去するために異方性エッチングしてスペーサ38を残すなどの周知の方法により形成される。好適な実施例においては、スペーサ38の脇に位置する基板16の領域についてのドーピングが、一部又は全部のトランジスタのソース・ドレイン領域40を形成するよう作用し得る。その他の実施例においては、他のソース・ドレイン40の形成方法を使用してもよい。しかしながら、少なくともソース・ドレイン40の部分が第２基板16内にあるのが好ましい。ソース領域40とドレイン領域40との間に残った基板16が、ダブルゲートデバイスのチャネル41になる。
【００２３】
図11はケイ素化合物42の構成とエッチング停止層（ＥＳＬ）44とを示している。ケイ素化合物42は、ソース・ドレイン領域40を覆うように形成され、さらに同様にゲート電極36を覆うように形成されるのがよい。好適な実施例においては、ケイ素化合物42は、例えばチタン，コバルト，ニッケル，タングステン，又はこれらと同等のものなどの金属からなる薄層を、ソース・ドレイン40及びゲート電極36の露出面を含むデバイスを覆うように蒸着することにより形成された珪化金属である。次に、当該デバイスを加熱して、金属がシリコンとどこで接触していても生じる珪化反応を引き起こす。反応後、窒化金属の層が珪化物と金属との間に形成される。反応しない金属は、ケイ素化合物，ＳｉＯ２（酸化シリコン）及びシリコン基板を腐食させないエッチング液の使用を経て選択的に除去される。
【００２４】
エッチング停止層（ＥＳＬ）44は、デバイスを覆うように蒸着された次のブランケットである。ＥＳＬ44は減圧化学気相蒸着法（ＬＰＣＶＤ法）を使用して形成されるが、例えばプラズマ化学気相蒸着法（ＰＥＣＶＤ法）や熱ＣＶＤ法などの他のＣＶＤ法を使用してもよい。ＥＳＬ44は誘電体であり、この材料は、誘電特性だけでなく、チャネル41へ歪みを与える能力でも選択され得る。結果として生じるダブルゲートデバイスの性能は、歪チャネルを備えることにより向上するだろう。
【００２５】
続いて、図11に示すように、時にプリメタル絶縁層（ＰＭＤ）又は配線層間絶縁層（ＩＭＤ）としても知られる層間絶縁体（ＩＬＤ）が、前の工程で形成された構造体の表面を覆うように蒸着される。このＩＬＤ層46が、例えば、テトラエチル・オルトシリケート（ＴＥＯＳ），ＣＶＤ，ＰＥＣＶＤ，ＬＰＣＶＤ又は他の周知の蒸着技術などを用いて蒸着された低誘電率材料又は二酸化シリコンであるのが好ましい。ＩＬＤ層46は、トランジスタとその上方にある金属配線との間を絶縁するよう作用する。フォトレジスト材料（図示せず）は、ソース・ドレイン領域40，ゲート電極36及び多結晶32へ向けて接触開口部を形成するために、ＩＬＤ層46を覆うように形成されると共にパターン化される。ＩＬＤ層46の露出部がエッチング除去されて、ＩＬＤ層に接触開口部が開口する。ここで留意すべきは、ＥＳＬ44は、ＩＬＤ層46のエッチング中にエッチング停止層として動作し、下方にあるケイ素化合物42を保護する。次に、接触開口部内にあるＥＳＬ44の露出部がエッチングされる。ＥＳＬ44はＩＬＤ層46に比べてかなり薄いという理由から、工程管理と終点検出は、例えば、下方にあるケイ素化合物42を貫く過度のエッチングの見込み量を制限するなど、より精密に制御される。
【００２６】
また、図11は、金属プラグ47，48が接触開口部内に形成された後のデバイスを示している。金属プラグ47，48は、ダブルゲートデバイスを金属層（望ましくは金属層Ｍ１）へ接続するものであり、タングステン，アルミニウム，銅，又はその他周知の代替品から形成可能である。なお、金属プラグ48は、例えば、チタン／窒化チタン又は窒化タンタルなどの保護層及び接着層や、その他周知の層を包含する複合構造となり得る。
【００２７】
このようにして、ダブルゲートデバイスは形成される。ゲート36（上部ゲート36とも呼ばれる）の下方にある基板12内の半導体材料が下部ゲート50を形成する。特別な工程段階を経ずとも下部ゲート50が上部ゲート36を自動的に整合するので、ダブルゲートは自己整合される。上部ゲート36は、金属プラグ48を通じて制御可能である。下部ゲート50は、金属プラグ49及び多結晶32を通じて制御可能である。
【００２８】
図11に示すデバイスは、ダブルゲート領域13に形成されるのが好ましい。非ダブルゲートデバイスは、バルク領域15に形成可能である。ダブルゲート領域13及びバルク領域15におけるデバイスの構成が集積化可能であるために、製造コストが抑えられる。図12は、ダブルゲート領域13とバルク領域15との両方を備えた半導体チップを示している。好適な実施例においては、ＢＯＸ14上のＭＯＳ型トランジスタ60は、バルク領域15内のＭＯＳ型トランジスタ62と同時に形成され、これらの構成中、同様の参照番号は同時に形成された構成を示すために使用されている。
【００２９】
上述のステップでＢＯＸ14上に形成されたデバイスは、ｎ形ＭＯＳデバイス又はｐ形ＭＯＳデバイスとなり得る。図13は、ｎ形ＭＯＳとｐ形ＭＯＳとの両方の構成を示している。当業者であれば、下付き文字が異なっていても同じ番号が付されている特徴部は、実際には同じ工程によって形成された材料であることに気づくだろうが、下付き文字１，２は、図13における左右に関する特徴部を区別するために、それぞれ使用されることに注意すべきである。
【００３０】
第２基板161，162は、第１基板121，122よりそれぞれ狭い面積を有しているのが好ましく、その面積比が約０.５未満であることが好ましい。第２基板161上のｎ形ＭＯＳデバイス96が下方にある第１基板としてのＰウェル領域121を有し、かつ第２基板162上のｐ形ＭＯＳデバイス98が下方に横たわるＮウェル領域122を有していることが好ましい。分離領域72，74，76は、第２基板161，162とＢＯＸ141，142との境界を明確にする。分離領域72，74，76は、溝型素子分離部、望ましくは浅溝型素子分離（ＳＴＩ）部である。第１基板接点82及び第２基板接点84は、第１分離領域72と第３分離領域76とにそれぞれ形成される。基板接点82，84は、接点プラグ92，94を介して金属層Ｍ１へそれぞれ接続する。ｎ形ＭＯＳデバイス96及びｐ形ＭＯＳデバイス98は、第２溝部74により分離される。分離領域72，74，76は、実質的には同一又は異なる深さを有していてもよい。望ましくは、分離領域74は、実際には約１０ｎｍよりも大きい長さＴ３にわたって、対応する第１基板の中まで延長するのがよく、その結果、効果的に領域を左右に分離する。
【００３１】
図12に示された構造と同様に、図13に示された構造も、バルク領域15と一体化可能である。第１基板12の上面と第２基板16の上面との間となる高低差Ｔ1に起因して、分離領域72，76の上面も、バルク領域15における基板12の上面を超える段高さを有している。
【００３２】
本発明の好適な実施例は、極めて薄い埋込酸化物14と薄いチャネル41とを備えている。極めて薄い埋込酸化物14と薄いチャネル41との形成によって、下部段高さが同じ高さにされることを必要としないので、製造工程が簡素化される。加えて、デバイス性能が向上する。本発明の好適な実施例は、ＳＴＩを介して基板接点を形成することによって、ＳＴＩと基板接点とを形成する工程を統合した。適用可能な下部ゲート電圧は、デバイスがインアクティブ（非アクティブ）になる前に、約１.８Ｖまで増大される。従って、デバイス性能は大幅に向上する。
【００３３】
本発明とその利点は詳細に説明されたが、様々な変形例、すなわち添付された特許請求の範囲により定義される本発明の思想と適用範囲を逸脱しない範囲において代用及び変更が可能であることが理解されるべきである。さらに、本発明の応用範囲は、明細書中で説明された工程，設備，製品，物質の組成，手段，方法，ステップについての具体的な実施例に限定されない。当業者であれば、本発明に基づいて実施可能なように説明された該当する実施例のように、現在存在する又は将来的に開発される、工程，設備，製品，物質の組成，手段，方法，ステップが、同じ機能を十分に果たす、又は同じ結果を十分に得るということが、本発明の開示内容から容易に分かるだろう。それゆえ、添付された特許請求の範囲は、工程，設備，製品，物質の組成，手段，方法，ステップのような適用範囲内のものを包含することを意味する。
【図面の簡単な説明】
【００３４】
【図１】従来型のダブルゲートＭＯＳデバイスを示す図である。
【図２】本発明の好適な実施例の製造における第１中間段階についての断面図である。
【図２Ａ】本発明の好適な実施例の製造における第１中間段階についての別の断面図である。
【図３】本発明の好適な実施例の製造における第２中間段階についての断面図である。
【図４】本発明の好適な実施例の製造における第３中間段階についての断面図である。
【図５】本発明の好適な実施例の製造における第４中間段階についての断面図である。
【図６】本発明の好適な実施例の製造における第５中間段階についての断面図である。
【図７】本発明の好適な実施例の製造における第６中間段階についての断面図である。
【図８】本発明の好適な実施例の製造における第７中間段階についての断面図である。
【図９】本発明の好適な実施例の製造における第８中間段階についての断面図である。
【図１０】本発明の好適な実施例の製造における第９中間段階についての断面図である。
【図１１】本発明の好適な実施例の製造における第１０中間段階についての断面図である。
【図１２】ダブルゲート領域とバルク領域とを備えた半導体チップの概略図である。
【図１３】Ｎ形ＭＯＳデバイスとＰ形ＭＯＳデバイスの両方の構成を示す図である。
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
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