(57)【要約】【課題】ＳＯＩウェハを用いた半導体装置にも適用でき、半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、プロセスに起因する重金属等の汚染を十分に低減することのできる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１の表層部に半導体素子が形成され、半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置１００であって、トレンチの側壁絶縁膜が、ＣＶＤにより形成された酸化膜２ａからなり、トレンチ内に、多結晶シリコン３が埋め込まれてなる半導体装置１００とする。【選択図】        図１
2006060063.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置であって、
前記トレンチの側壁絶縁膜が、ＣＶＤにより形成された酸化膜からなり、
前記トレンチ内に、多結晶シリコンが埋め込まれてなることを特徴とする半導体装置。
【請求項２】
前記酸化膜が、ＢＰＳＧ膜、ＮＳＧ膜、ＰＳＧ膜およびＢＳＧ膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置であって、
前記トレンチの外周側の側壁にのみ、側壁絶縁膜が形成され、
前記トレンチ内に、多結晶シリコンが埋め込まれてなることを特徴とする半導体装置。
【請求項４】
前記多結晶シリコンが、ノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンのいずれかであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板が、埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置の製造方法であって、
前記半導体基板に半導体素子を形成する工程と、
前記半導体素子の周りを取り囲むトレンチを形成する工程と、
ＣＶＤにより、前記トレンチの側壁に酸化膜を形成する工程と、
前記トレンチ内に、多結晶シリコンを埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記酸化膜が、ＢＰＳＧ膜、ＮＳＧ膜、ＰＳＧ膜およびＢＳＧ膜のいずれかであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置の製造方法であって、
前記半導体基板に半導体素子を形成する工程と、
前記半導体素子の周りを取り囲むトレンチを形成する工程と、
前記トレンチに側壁絶縁膜を形成する工程と、
前記トレンチの内周側の側壁絶縁膜を除去する工程と、
前記トレンチ内に、多結晶シリコンを埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記多結晶シリコンが、ノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンのいずれかであることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板が、埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板であることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置であって、プロセスに起因する重金属等の汚染を低減した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高速化や高集積化のために、埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板（ＳＯＩウェハ）が用いられている。このＳＯＩ構造の半導体基板において、プロセスに起因する重金属等の汚染を低減する方法が、例えば、特開平４−１１６８１６号公報（特許文献１）、特開平５−５５２３０号公報（特許文献２）および特開平５−８２５２５号公報（特許文献３）に開示されている。
【０００３】
特許文献１に開示された方法では、２枚のウェハを貼り合せて製造するＳＯＩウェハにおいて、貼り合せ前に一方のウェハ表面に重金属のゲッタリング効果を有する積層欠陥を作り込んで、プロセスに起因する重金属等の汚染を低減する。しかしながら、数μｍ〜十数μｍ程度の薄いＳＯＩ層を持つＳＯＩウェハに上記方法を適用した場合、埋め込み絶縁膜上に形成された積層欠陥が、ＳＯＩ層にある半導体素子に掛かってしまう危険がある。このように積層欠陥が半導体素子に掛かった場合には、リーク電流が増大し、当該半導体装置の製造歩留まりが低下する。
【０００４】
特許文献２に開示された方法では、埋め込み酸化膜と該酸化膜上のＳＯＩ層との界面に、炭素を核として酸素が析出するように構成し、これをゲッタリングサイトとしている。この点欠陥をゲッタリングサイトとする方法は、上記の薄いＳＯＩ層を持つＳＯＩウェハにも適用可能であるが、ゲッタリングサイトの量を多くすることが困難であり、ゲッタリング能力が低い。
【０００５】
特許文献３に開示された方法では、部分的に埋め込み酸化膜のない領域を形成し、支持基板もしくは裏面側にゲッタリング手段が付与された構造として、プロセスに起因する重金属等の汚染を低減する。しかしながら、この方法では十分なゲッタリング能力を確保できるものの、埋め込み酸化膜のない領域が存在するため、リーク電流や浮遊容量を低減できるＳＯＩウェハの利点が阻害されてしまう。
【特許文献１】特開平４−１１６８１６号公報
【特許文献２】特開平５−５５２３０号公報
【特許文献３】特開平５−８２５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、半導体素子の高速化や高集積化のために用いられるＳＯＩウェハについては、半導体素子に悪影響があったり、ゲッタリング能力が不十分であったり、ＳＯＩウェハの利点が阻害されたりして、プロセスに起因する重金属等の汚染を低減する十分な方法が、まだ確立されていない。
【０００７】
そこで本発明は、特にＳＯＩウェハを用いた半導体装置にも適用でき、半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、プロセスに起因する重金属等の汚染を十分に低減することのできる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１〜５に記載の発明は、半導体装置に関する発明である。
【０００９】
請求項１に記載の発明は、半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置であって、前記トレンチの側壁絶縁膜が、ＣＶＤにより形成された酸化膜からなり、前記トレンチ内に、多結晶シリコンが埋め込まれてなることを特徴としている。
【００１０】
上記半導体装置は、素子分離のために形成するトレンチを利用して、トレンチ内に埋め込まれる多結晶シリコンをゲッタリングサイトとして使用するものである。このために、トレンチの側壁絶縁膜を、一般的に用いられる緻密な熱酸化膜とせず、熱酸化膜より密度が低く重金属等の元素を透過できるＣＶＤ（Chemical Vapor Deposition）により形成された酸化膜としている。多結晶シリコンは、一般的なトレンチ埋め込み材料であるが、重金属等の元素に対してゲッタリング能力を有している。上記半導体装置では、トレンチの側壁絶縁膜として形成されたＣＶＤ酸化膜が重金属等の元素を透過できるため、トレンチ内に埋め込まれた多結晶シリコンを、ゲッタリングサイトとして機能させることができる。
【００１１】
素子分離のためのトレンチは、半導体素子の形成領域を取り囲んで、半導体素子の形成領域に隣接して形成するため、トレンチ内に埋め込まれた多結晶シリコンは、半導体素子に隣接するゲッタリングサイトとなる。従って、重金属等の元素の拡散距離が短い近年の低温化された熱処理工程に対しても、十分なゲッタリング能力を確保することができ、プロセスに起因する重金属等の汚染を低減して、信頼性の高い半導体装置とすることができる。また、ゲッタリングサイトである多結晶シリコンと半導体素子の間にはＣＶＤにより形成された酸化膜があり、多結晶シリコンと半導体素子の間隔も適宜設定できるため、半導体素子に悪影響が及ぶこともない。
【００１２】
上記トレンチ内に埋め込まれる多結晶シリコンをゲッタリングサイトとする半導体装置は、ＳＯＩウェハを用いた半導体装置にも適用でき、ＳＯＩ層の厚さや埋め込み絶縁膜とは無関係に、十分なゲッタリング能力を確保することができる。従って、ＳＯＩウェハの利点が阻害されることもない。
【００１３】
以上のようにして、上記半導体装置は、半導体素子に悪影響が無く、ＳＯＩウェハを用いてもＳＯＩウェハの利点が阻害されることなく、プロセスに起因する重金属等の汚染を十分に低減した半導体装置とすることができる。
【００１４】
請求項２に記載のように、トレンチの側壁絶縁膜としてＣＶＤにより形成される前記酸化膜は、ＢＰＳＧ膜、ＮＳＧ膜、ＰＳＧ膜およびＢＳＧ膜のいずれかであることが好ましい。
【００１５】
ＢＰＳＧ膜、ＮＳＧ膜、ＰＳＧ膜およびＢＳＧ膜は、いずれも、一般的な半導体装置の製造工程で用いられるＣＶＤ酸化膜であり、重金属等の元素の透過能力を持っている。従って、半導体装置の製造工程で一般的な上記いずれかの膜を利用することで、上記半導体装置の製造コストを低減することができる。
【００１６】
請求項３に記載の発明は、半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置であって、前記トレンチの外周側の側壁にのみ、側壁絶縁膜が形成され、前記トレンチ内に、多結晶シリコンが埋め込まれてなることを特徴としている。
【００１７】
上記半導体装置も、請求項１に記載の半導体装置と同様に、素子分離のために形成するトレンチを利用して、トレンチ内に埋め込まれる多結晶シリコンをゲッタリングサイトとして使用するものである。請求項１に記載の半導体装置では、トレンチの側壁絶縁膜をＣＶＤにより形成された酸化膜としていたが、上記半導体装置では、トレンチの内周側には側壁絶縁膜を形成せず、トレンチの外周側にのみ側壁絶縁膜を形成している。トレンチの外周側に形成する側壁絶縁膜は、熱酸化膜であってもよい。半導体素子の形成領域にある重金属等の元素は、内周側の側壁絶縁膜が無いためトレンチ内に埋め込まれた多結晶シリコンまで自由に拡散することができ、当該半導体装置においても、トレンチ内に埋め込まれた多結晶シリコンをゲッタリングサイトとして機能させることができる。
【００１８】
当該半導体装置についても、請求項１に記載の半導体装置と同様にして、低温化された熱処理工程に対しても、十分なゲッタリング能力を確保することができ、プロセスに起因する重金属等の汚染を低減して、信頼性の高い半導体装置とすることができる。多結晶シリコンと半導体素子の間隔も適宜設定できるため、半導体素子に悪影響が及ぶこともない。また、ＳＯＩウェハを用いた半導体装置にも適用でき、ＳＯＩウェハの利点が阻害されることもない。
【００１９】
従って、上記半導体装置も、半導体素子に悪影響が無く、ＳＯＩウェハを用いてもＳＯＩウェハの利点が阻害されることなく、プロセスに起因する重金属等の汚染を十分に低減した半導体装置とすることができる。
【００２０】
請求項４に記載のように、ゲッタリングサイトとして機能するトレンチ内に埋め込まれた多結晶シリコンは、例えば、ノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンのいずれかを用いることができる。
【００２１】
請求項１に記載の半導体装置の場合には、半導体素子の形成領域との間にＣＶＤにより形成された酸化膜が介在しているため、上記いずれの多結晶シリコンであってもよい。請求項３に記載の半導体装置の場合には、半導体素子の形成領域との間に側壁絶縁膜が介在していないため、半導体素子の形成領域との組み合わせにおいて好適な導電型と不純物濃度を有する上記いずれかの多結晶シリコンが選択されて用いられる。
【００２２】
以上説明した理由で、請求項５に記載したように、上記半導体装置は、前記半導体基板が埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板である場合に好適である。
【００２３】
請求項６〜１０に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００２４】
請求項６に記載の発明は、半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置の製造方法であって、前記半導体基板に半導体素子を形成する工程と、前記半導体素子の周りを取り囲むトレンチを形成する工程と、ＣＶＤにより、前記トレンチの側壁に酸化膜を形成する工程と、前記トレンチ内に、多結晶シリコンを埋め込む工程とを有することを特徴としている。
【００２５】
これによって、請求項１に記載の半導体装置を製造することができる。
【００２６】
また、請求項８に記載の発明は、半導体基板の表層部に半導体素子が形成され、前記半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されてなる半導体装置の製造方法であって、前記半導体基板に半導体素子を形成する工程と、前記半導体素子の周りを取り囲むトレンチを形成する工程と、前記トレンチに側壁絶縁膜を形成する工程と、前記トレンチの内周側の側壁絶縁膜を除去する工程と、前記トレンチ内に、多結晶シリコンを埋め込む工程とを有することを特徴としている。
【００２７】
これによって、請求項３に記載の半導体装置を製造することができる。
【００２８】
上記半導体装置の製造方法によって得られる半導体装置の効果については、上述したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３０】
（第１の実施形態）
図１は、本実施形態における半導体装置１００の模式的な断面図である。
【００３１】
図１に示す半導体装置１００は、ＳＯＩ（Silicon On Insulator）ウェハを用いた半導体装置で、半導体基板１は、単結晶シリコン（Ｓｉ）からなる支持基板１ａ、 シリコン酸化膜（ＳｉＯ２）からなる埋め込み絶縁膜１ｂおよび単結晶シリコン（Ｓｉ）からなるＳＯＩ層１ｃで構成されている。
【００３２】
図１の半導体装置１００は、半導体基板１の表層部に半導体素子が形成され、半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されている。図１の半導体素子形成領域では、半導体素子として、拡散領域４，ゲート酸化膜６，ゲート電極７および配線９を模式的に図示している。尚、図１において、符号５はＬＯＣＯＳ酸化膜であり、符号８は層間絶縁膜であり、符号１０はパッシベーション膜である。また、半導体装置１００におけるトレンチ分離領域は、ＣＶＤにより形成された酸化膜２ａからなる側壁絶縁膜と、トレンチ内に埋め込まれた多結晶シリコン３とで構成されている。
【００３３】
図１に示す半導体装置１００は、素子分離のために形成するトレンチを利用して、トレンチ内に埋め込まれた多結晶シリコン３をゲッタリングサイトとして使用するものである。このために、トレンチの側壁絶縁膜を、一般的に用いられる緻密な熱酸化膜とせず、熱酸化膜より密度が低く、重金属等の元素を透過できるＣＶＤ（Chemical Vapor Deposition）により形成された酸化膜２ａとしている。トレンチの側壁絶縁膜としてＣＶＤにより形成される酸化膜２ａには、例えば、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phospho-Silicate Glass）膜およびＢＳＧ（Boro-Silicate Glass）膜を用いることができる。ＢＰＳＧ膜、ＮＳＧ膜、ＰＳＧ膜およびＢＳＧ膜は、いずれも、一般的な半導体装置の製造工程で用いられるＣＶＤ酸化膜であり、重金属等の元素の透過能力を持っている。従って、半導体装置の製造工程で一般的な上記いずれかの膜を利用することで、図１の半導体装置１００の製造コストを低減することができる。尚、上記酸化膜に限らず、重金属等の元素を通過させうる、任意のＣＶＤ酸化膜も適用可能である。
【００３４】
多結晶シリコン３は、一般的なトレンチ埋め込み材料であるが、重金属等の元素に対してゲッタリング能力を有している。図１の半導体装置１００では、トレンチの側壁絶縁膜として形成されたＣＶＤ酸化膜２ａが重金属等の元素を透過できるため、トレンチ内に埋め込まれた多結晶シリコン３を、ゲッタリングサイトとして機能させることができる。尚、多結晶シリコン３は、半導体素子形成領域との間にＣＶＤ酸化膜２ａが介在しているため、例えば、ノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンのいずれであってもよい。これらいずれの多結晶シリコン材料も、重金属等の元素に対してゲッタリング能力を有している。
【００３５】
図１の半導体装置１００のように、素子分離のためのトレンチは、半導体素子の形成領域を取り囲んで、半導体素子の形成領域に隣接して形成するため、トレンチ内に埋め込まれた多結晶シリコン３は、半導体素子に隣接するゲッタリングサイトとなる。従って、重金属等の元素の拡散距離が短い近年の低温化された熱処理工程に対しても、十分なゲッタリング能力を確保することができ、プロセスに起因する重金属等の汚染を低減して、信頼性の高い半導体装置とすることができる。また、ゲッタリングサイトである多結晶シリコン３と半導体素子の間にはＣＶＤにより形成された酸化膜２ａがあり、多結晶シリコン３と半導体素子の間隔も適宜設定できるため、半導体素子に悪影響が及ぶこともない。
【００３６】
また、トレンチ内に埋め込まれる多結晶シリコン３をゲッタリングサイトとする半導体装１００は、ＳＯＩ層１ｃの厚さや埋め込み絶縁膜１ｂとは無関係に、十分なゲッタリング能力を確保することができる。従って、ＳＯＩウェハの利点が阻害されることもない。
【００３７】
以上のようにして、図１に示す半導体装置１００は、半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されることなく、プロセスに起因する重金属等の汚染を十分に低減した半導体装置とすることができる。
【００３８】
次に、図１に示す半導体装置１００の製造方法を説明する。
【００３９】
図２（ａ）〜（ｄ）と図３（ａ）〜（ｄ）は、半導体装置１００の製造方法を示す工程別断面図である。
【００４０】
最初に、図２（ａ）に示すように、支持基板１ａ、 埋め込み絶縁膜１ｂおよびＳＯＩ層１ｃで構成からなるＳＯＩ構造の半導体基板１を準備し、ＳＯＩ層１ｃの表面を、５００Å程度の熱酸化膜１ｄで覆う。
【００４１】
次に、図２（ｂ）に示すように、熱酸化膜１ｄ上にフォトレジスト膜を形成し、半導体素子形成領域において所定の開口部を有するマスク４ｍにパターニングする。次に、マスク４ｍを用いて、例えばボロン（Ｂ）を４０ｋｅＶのエネルギーで１×１０１３ｃｍ−２程度イオン注入し、ｐ導電型不純物イオンの注入領域４ｐをＳＯＩ層１ｃに選択的に形成する。その後、フォトレジストからなるマスク４ｍを除去する。
【００４２】
図示を省略するが、同様にして、別位置に所定の開口部を有するフォトレジスト膜マスクを形成し、例えばリン（Ｐ）を１００ｋｅＶのエネルギーで５×１０１３ｃｍ−２程度イオン注入し、ｎ導電型不純物イオンの注入領域をＳＯＩ層１ｃに選択的に形成する。その後、フォトレジスト膜マスクを除去する。
【００４３】
次に、図２（ｃ）に示すように、窒素（Ｎ２）雰囲気で、例えば１１５０℃で３００ｍｉｎ熱処理を行い、ボロンの拡散領域４およびリンの拡散領域（図示省略）を形成する。
【００４４】
次に、図２（ｄ）に示すように、熱酸化膜１ｃ上に、窒化シリコン（Ｓｉ３Ｎ４）膜１ｅを、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法で１５０〜２００ｎｍの厚さ堆積する。次いで、Ｓｉ３Ｎ４膜１ｅ上にフォトレジスト膜を形成し、所定の開口部を有するマスク２ｍにパターニングする。次に、フォトレジスト膜マスク２ｍを用いてＳｉ３Ｎ４膜１ｅと熱酸化膜１ｄをドライエッチングし、トレンチ分離領域に位置するＳＯＩ層１ｃを露出させる。
【００４５】
続いて、フォトレジスト膜マスク２ｍを除去した後、Ｓｉ３Ｎ４膜１ｅをマスクとしてＳＯＩ層１ｃをドライエッチングし、埋め込み絶縁膜１ｂに達するトレンチを形成する（図示省略）。次いで、ケミカルドライエッチングによりトレンチ表面のダメージ層を１５０ｎｍ程度除去する。
【００４６】
次に、図３（ａ）に示すように、ＬＰ−ＣＶＤ法により、トレンチの側壁に５００ｎｍの厚さで酸化膜２ａを形成する。酸化膜２ａは、ＢＰＳＧ膜、ＮＳＧ膜、ＰＳＧ膜およびＢＳＧ膜のいずれの膜であってもよい。次いで、ＬＰ―ＣＶＤ法により、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）３を堆積して、トレンチを埋め戻す。多結晶シリコン３は、ノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンのいずれであってもよい。
【００４７】
次に、所定の開口部を有するフォトレジスト膜マスク５ｍを用いて、Ｓｉ３Ｎ４膜１ｅをドライエッチングして選択的に除去し、熱酸化膜１ｄを露出させる。
【００４８】
続いて、フォトレジスト膜マスク５ｍを除去した後、残されたＳｉ３Ｎ４膜１ｅをマスクとして、例えば１０００℃で４００〜５００ｍｉｎ熱酸化を行う。
【００４９】
これによって、図３（ｂ）に示すように、厚いＬＯＣＯＳ酸化膜５が選択的に形成される。次いで、Ｓｉ３Ｎ４膜１ｅをリン酸（Ｈ３ＰＯ４）でエッチング除去する。
【００５０】
続いて、熱酸化膜１ｄを希フッ酸（ＨＦ）により除去する。その後、例えば８５０℃で熱酸化して厚さ４０ｎｍの酸化膜を形成し、その後希ＨＦによりこれを除去するいわゆる犠牲酸化を行う。
【００５１】
次に、図３（ｃ）に示すように、例えば８５０℃で熱酸化を行い、所定の厚さのゲート酸化膜６を形成する。
【００５２】
次に、図３（ｄ）に示すように、ゲート電極７、層間絶縁膜８、配線９およびパッシベーション膜１０を形成する。
【００５３】
以上で、素子分離のために形成するトレンチを利用して、トレンチ内に埋め込まれた多結晶シリコン３をゲッタリングサイトとして使用する、図１の半導体装置１００が製造される。
【００５４】
（第２の実施形態）
第１実施形態の半導体装置は、素子分離に用いるトレンチの側壁絶縁膜として重金属等の元素が透過可能なＣＶＤ酸化膜を形成し、トレンチ内に埋め込まれた多結晶シリコンをゲッタリングサイトとして使用するものであった。本実施形態は、トレンチの外周側にのみ側壁絶縁膜が形成されてなる半導体装置とその製造方法に関する。以下、本実施形態について、図に基づいて説明する。
【００５５】
図４は、本実施形態における半導体装置１０１の模式的な断面図である。尚、図４の半導体装置１０１において、図１の半導体装置１００と同様の部分については同じ符号を付け、その説明は省略する。
【００５６】
図４に示す半導体装置１０１も、ＳＯＩウェハを用いた半導体装置であり、半導体基板１の表層部に半導体素子が形成され、半導体素子の形成領域が、周りを取り囲むトレンチにより周囲から分離されている。
【００５７】
図４に示す半導体装置１０１も、図１に示す半導体装置１００と同様に、素子分離のために形成するトレンチを利用して、トレンチ内に埋め込まれる多結晶シリコン３をゲッタリングサイトとして使用するものである。図１に示す半導体装置１００では、トレンチの側壁絶縁膜をＣＶＤにより形成された酸化膜２ａとしていたが、図４の半導体装置１０１では、トレンチの内周側には側壁絶縁膜を形成せず、トレンチの外周側にのみ側壁絶縁膜２ｂを形成している。半導体素子の形成領域にある重金属等の元素は、内周側の側壁絶縁膜が無いためトレンチ内に埋め込まれた多結晶シリコン３まで自由に拡散することができる。このため、図４の半導体装置１０１においても、トレンチ内に埋め込まれた多結晶シリコン３をゲッタリングサイトとして機能させることができる。
【００５８】
図４の半導体装置１０１においては、トレンチの外周側に形成する側壁絶縁膜２ｂは、図１の半導体装置１００と異なり、熱酸化膜であってもよい。また、図１の半導体装置１００と同様のＢＰＳＧ膜、ＰＳＧ膜およびＢＳＧ膜や窒酸化膜等、絶縁性のある膜であれば任意の膜が適用可能である。一方、図４の半導体装置１０１では、トレンチに埋め込まれた多結晶シリコン３と半導体素子形成領域との間に側壁絶縁膜が介在していない。このため、多結晶シリコン３としては、例えばノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンのうち、半導体素子形成領域との組み合わせにおいて好適な導電型と不純物濃度を有するいずれかの多結晶シリコンが選択されて用いられる。
【００５９】
図４の半導体装置１０１についても、図１の半導体装置１００と同様にして、低温化された熱処理工程に対しても、十分なゲッタリング能力を確保することができ、プロセスに起因する重金属等の汚染を低減して、信頼性の高い半導体装置とすることができる。多結晶シリコン３と半導体素子の間隔も適宜設定できるため、半導体素子に悪影響が及ぶこともない。また、ＳＯＩ層１ｃの厚さや埋め込み絶縁膜１ｂとは無関係に、十分なゲッタリング能力を確保することができ、ＳＯＩウェハの利点が阻害されることもない。
【００６０】
従って、図４に示す半導体装置１０１も、図１の半導体装置１００と同様に、半導体素子に悪影響が無く、ＳＯＩウェハを用いてもＳＯＩウェハの利点が阻害されることなく、プロセスに起因する重金属等の汚染を十分に低減した半導体装置とすることができる。
【００６１】
次に、図４に示す半導体装置１０１の製造方法を説明する。
【００６２】
図５（ａ）〜（ｄ）と図６（ａ），（ｂ）は、半導体装置１０１の製造方法を示す工程別断面図である。
【００６３】
図４の半導体装置１０１の製造における初期の工程は、図１の半導体装置１０１の製造で説明した図２（ａ）〜（ｄ）の工程と同様である。すなわち、図２（ａ）に示すＳＯＩ構造の半導体基板１を準備し、ＳＯＩ層１ｃの表面を熱酸化膜１ｄで覆う。次に、図２（ｂ）に示すイオン注入を行う。その後、窒素（Ｎ２）雰囲気で熱処理して、図２（ｃ）に示すボロンの拡散領域４やリンの拡散領域（図示省略）を形成する。次に、図２（ｄ）に示す窒化シリコン（Ｓｉ３Ｎ４）膜１ｅを形成した後、フォトレジスト膜マスク２ｍを用いてＳｉ３Ｎ４膜１ｅと熱酸化膜１ｄをドライエッチングし、トレンチ分離領域に位置するＳＯＩ層１ｃを露出させる。続いて、Ｓｉ３Ｎ４膜１ｅをマスクとしてＳＯＩ層１ｃをドライエッチングし、埋め込み絶縁膜１ｂに達するトレンチを形成する（図示省略）。次いで、ケミカルドライエッチングによりトレンチ表面のダメージ層を１５０ｎｍ程度除去する。
【００６４】
図４の半導体装置１０１の製造においては、次に、図５（ａ）に示すように、例えば１０００℃で熱酸化して、トレンチの側壁に５００ｎｍの厚さの熱酸化膜である側壁絶縁膜２ｂを形成する。
【００６５】
次に、図５（ｂ）に示すように、フォトレジスト膜マスク２ｎを用いて外周側の側壁絶縁膜２ｂを覆い、半導体素子形成領域側にある内周側の側壁絶縁膜を希フッ酸（ＨＦ）液でウェットエッチングして選択的に除去する。これによって、トレンチの内周側にあるＳＯＩ層１ｃを露出させる。
【００６６】
次に、図５（ｃ）に示すように、ＬＰ―ＣＶＤ法により、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）３を堆積して、トレンチを埋め戻す。多結晶シリコン３は、例えば、ノンドープ多結晶シリコン、リン（Ｐ）ドープ多結晶シリコンおよびボロン（Ｂ）ドープ多結晶シリコンから、半導体素子形成領域との組み合わせにおいて好適な導電型と不純物濃度を有するいずれかの多結晶シリコンが選択される。
【００６７】
続いて、所定の開口部を有するフォトレジスト膜マスク５ｎを用いて、Ｓｉ３Ｎ４膜１ｅをドライエッチングして選択的に除去し、熱酸化膜１ｄを露出させる。
【００６８】
続いて、フォトレジスト膜マスク５ｎを除去した後、残されたＳｉ３Ｎ４膜１ｅをマスクとして、例えば１０００℃で４００〜５００ｍｉｎ熱酸化を行う。
【００６９】
これによって、図５（ｄ）に示すように、厚いＬＯＣＯＳ酸化膜５が選択的に形成される。次いで、Ｓｉ３Ｎ４膜１ｅをリン酸（Ｈ３ＰＯ４）でエッチング除去する。
【００７０】
続いて、熱酸化膜１ｄを希フッ酸（ＨＦ）により除去する。その後、例えば８５０℃で熱酸化して厚さ４０ｎｍの酸化膜を形成し、その後希ＨＦによりこれを除去するいわゆる犠牲酸化を行う。
【００７１】
次に、図６（ａ）に示すように、例えば８５０℃で熱酸化を行い、所定の厚さのゲート酸化膜６を形成する。
【００７２】
次に、図６（ｂ）に示すように、ゲート電極７、層間絶縁膜８、配線９およびパッシベーション膜１０を形成する。
【００７３】
以上で、素子分離のために形成するトレンチを利用して、トレンチ内に埋め込まれた多結晶シリコン３をゲッタリングサイトとして使用する、図４の半導体装置１０１が製造される。
【００７４】
（他の実施形態）
上記実施形態の半導体装置は、いずれも、埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、ＳＯＩ構造でない通常の単結晶シリコンウェハを用いた半導体装置であってもよい。単結晶シリコンウェハの表層部に形成された素子分離のためのトレンチを、上記と同様にしてゲッタリングサイトとして使用することで、半導体素子に悪影響が無く、プロセスに起因する重金属等の汚染を十分に低減した半導体装置とすることができる。
【図面の簡単な説明】
【００７５】
【図１】第１実施形態における半導体装置の模式的な断面図である。
【図２】（ａ）〜（ｄ）は、図１の半導体装置の製造方法を示す工程別断面図である。
【図３】（ａ）〜（ｄ）は、図１の半導体装置の製造方法を示す工程別断面図である。
【図４】第２実施形態における半導体装置の模式的な断面図である。
【図５】（ａ）〜（ｄ）は、図４の半導体装置の製造方法を示す工程別断面図である。
【図６】（ａ），（ｂ）は、図４の半導体装置の製造方法を示す工程別断面図である。
【符号の説明】
【００７６】
１００，１０１  半導体装置
１  半導体基板
１ａ  支持基板
１ｂ  埋め込み絶縁膜
１ｃ  ＳＯＩ層
２ａ  側壁絶縁膜（ＣＶＤにより形成された酸化膜）
２ｂ  （トレンチの外周側にのみ形成された）側壁絶縁膜
３  多結晶シリコン
４  拡散領域
５  ＬＯＣＯＳ酸化膜
６  ゲート酸化膜
７  ゲート電極
８  層間絶縁膜
９  配線
１０  パッシベーション膜
【図１】
2006060063.tif 000003
【図２】
2006060063.tif 000004
【図３】
2006060063.tif 000005
【図４】
2006060063.tif 000006
【図５】
2006060063.tif 000007
【図６】
2006060063.tif 000008