(57)【要約】【課題】記憶手段に記憶される画像データのセキュリティを向上させることが可能な画像形成装置を提供する。【解決手段】第１の記憶手段（画像メモリ）にアクセスする際のアドレス値を変換する変換テーブルを記憶した揮発性の第２の記憶手段（ＳＲＡＭ）を備え、記憶制御手段（第一ＳＲＡＭ制御手段、第二ＳＲＡＭ制御手段）は、第２の記憶手段を介して第１の記憶手段にアクセスする。【選択図】図３
2006148204.tif 000002
【特許請求の範囲】
【請求項１】
原稿を読み取る読取手段と、前記読み取られた原稿の画像データを記憶する不揮発性の第１の記憶手段と、当該第１の記憶手段に対する画像データの記憶及び読み出しを制御する記憶制御手段と、前記記憶された画像データの印刷が可能な画像形成手段と、を備えた画像形成装置において、
前記第１の記憶手段にアクセスする際のアドレス値を変換する変換テーブルを記憶した揮発性の第２の記憶手段を備え、
前記記憶制御手段は、前記第２の記憶手段を介して前記第１の記憶手段にアクセスすることを特徴とする画像形成装置。
【請求項２】
前記第１の記憶手段は、磁気抵抗メモリであることを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記第１の記憶手段は、強誘電体メモリであることを特徴とする請求項１に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置に係り、特に、入力された電子データを保存可能な記憶手段を備える画像形成装置に関する。
【背景技術】
【０００２】
従来、デジタル複写機において、画像データを保存するための記憶手段として、ＥＤＯＤＲＡＭ（Extended Data Out Dynamic Random Access Memory）、ＦｉｒｓｔＰａｇｅモードＤＲＡＭやＳＤＲＡＭ（Synchronous DRAM）等の高速アクセスが可能な揮発性の半導体メモリが広く利用されている。しかしながら、保存する画像データのサイズが増大するに従って、メモリ容量を増設する必要があるため、コストが増加してしまうという問題があった。
【０００３】
そこで、より大容量の画像データを記憶するために、上記半導体メモリと比較してビットあたりの単価が安価なＨＤＤ（Hard Disk Drive）を使用し、このＨＤＤへの記憶を補助するための一時的なバッファメモリとしてＳＤＲＡＭ等の揮発性の半導体メモリを使用する方法が提案されているが、ＨＤＤコントローラを接続するシステムバスの速度制約等の理由から、高速な処理に適用することは困難となっている。
【０００４】
一方、ＭＲＡＭ（Magnetoresistive Random Access Memory；磁気抵抗メモリ）、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）と呼ばれる、高速アクセスが可能、且つ、高集積性を備えた、不揮発性メモリが近年開発されており、高速データ処理が必要な画像用メモリとして利用できる可能性が出てきている。
【０００５】
しかしながら、上述したＭＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリを、画像データを保存するための記憶手段として用いる場合、一旦記録された画像データは電力を切断したとしても消去されずに保持されるため、データ漏洩等のセキュリティ上の問題がある。
【０００６】
そのため、画像データを一旦暗号化した後に記憶手段に記憶させるか、画像データを書き込んだ後に記憶媒体上の画像データを上書き及び／又は書き換える必要がある。また、記憶手段に記憶された画像データへのアクセスに際し、記憶手段に対するアドレス信号を変換することでセキュリティを向上させる技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１７５４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したような暗号化や、記憶媒体上の画像データを上書き及び／又は書き換える方法では、ハードウェア構成又はソフトウェアによる制御が複雑となる。また、特許文献１の発明は、電力切断時でもアドレス変換設定は消去されないため、変換設定が解読された際にはデータ漏洩等のセキュリティ上の問題が発生する可能性がある。
【０００８】
本発明の課題は、記憶手段に記憶される画像データのセキュリティを向上させることが可能な画像形成装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に記載の発明は、
原稿を読み取る読取手段と、前記読み取られた原稿の画像データを記憶する不揮発性の第１の記憶手段と、当該第１の記憶手段に対する画像データの記憶及び読み出しを制御する記憶制御手段と、前記記憶された画像データの印刷が可能な画像形成手段と、を備えた画像形成装置において、
前記第１の記憶手段にアクセスする際のアドレス値を変換する変換テーブルを記憶した揮発性の第２の記憶手段を備え、
前記記憶制御手段は、前記第２の記憶手段を介して前記第１の記憶手段にアクセスすることを特徴としている。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、
前記第１の記憶手段は、磁気抵抗メモリであることを特徴としている。
【００１１】
また、請求項３に記載の発明は、請求項１の記載の発明において、
前記第１の記憶手段は、強誘電体メモリであることを特徴としている。
【発明の効果】
【００１２】
請求項１の発明によれば、第１の記憶手段にアクセスする際のアドレス値を変換する変換テーブルを記憶した揮発性の第２の記憶手段を備え、記憶制御手段は、第２の記憶手段を介して第１の記憶手段にアクセスすることとしている。このことにより、第２の記憶手段に供給する電力を切断することにより、第２の記憶手段に記憶された変換テーブルが消去されるため、第１の記憶手段に記憶された画像データへのアクセスは不可能となる。したがって、第１の記憶手段に記憶された画像データのセキュリティを向上させることができる。
【００１３】
請求項２の発明によれば、第１の記憶手段は、磁気抵抗メモリであるとしている。このことにより、磁気抵抗メモリに画像データを記憶することができる。
【００１４】
請求項３の発明によれば、第１の記憶手段は、強誘電体メモリであるとしている。このことにより、強誘電体メモリに画像データを記憶することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して、本発明を実施するための最良の形態を詳細に説明する。
図１に本実施の形態の画像形成装置１００の構成を模式的に示す。この画像形成装置１００は、例えば、複写機、プリンタ、ファクシミリ及びこれらの諸機能を有する複合機であって、電子写真方式により転写紙Ｐに画像の形成を行う。
【００１６】
図１に示すように、画像形成装置１００は、原稿給紙部１、スキャナ部２、プリンタ部３、供給部４、搬送手段５、表示入力部６（図２参照）、これら各部を制御する画像制御部７（図２参照）を有して構成されている。なお、画像制御部７の構成については後述する。
【００１７】
原稿給紙部１は、原稿給紙台１１、原稿搬送機構（図示略）等を有し、原稿給紙台１１に載置された原稿Ｏを原稿搬送機構により１枚ずつスキャナ部２に搬送する。
【００１８】
スキャナ部２は、透明なコンタクトガラス２１の下部にＣＣＤ（Charge Coupled Device）２２や光源２３を備え、図２に示すスキャナ制御部２４によりＣＣＤ２２等を駆動制御して、コンタクトガラス２１に載置された原稿Ｏの画像データを読み取る。具体的には原稿Ｏを光源２３からの照明により走査し、その反射光をＣＣＤ２２により結像して光電変換することにより画像データを生成し、図２に示す読取処理部７１へ出力する。
【００１９】
ここで、スキャナ部２に読み取られる画像は、図形や写真等のイメージデータに限らず、文字や記号等のテキストデータ等も含む。なお、ユーザは、原稿給紙部１から原稿Ｏを給紙する他、直接コンタクトガラス２１に原稿Ｏを載置することができる。
【００２０】
プリンタ部３は、回転可能に設けられた感光ドラム３１の周囲に露光部３２、現像部３３、定着部３４等を備える。また、露光部３２は、ＬＤ（Laser Diode）等からなる光源を備え、図２に示すプリンタ制御部３５により、プリンタ部３内の上述した各構成要素（以下、プリント部３６という（図２参照））が駆動制御され、電子写真方式により転写紙Ｐに画像が形成される。具体的には、ＬＤから発せられるレーザビームＬにより感光ドラム３１を露光走査させて画像データに基づく静電潜像を形成し、現像部３３によりトナー等の現像材を感光ドラム３１に吸着させ、これを転写紙Ｐに転写し、定着部３４において転写紙Ｐにトナーを熱定着させることにより画像を形成する。
【００２１】
供給部４は、転写紙Ｐが収容又は載置される複数の給紙トレイ４１と手差しトレイ４２とを備えている。給紙トレイ４１、手差しトレイ４２に収容又は載置された転写紙Ｐはそれぞれ搬送経路５０ａ又は搬送経路５０ｂを介してプリンタ部３に供給される。なお、図１には、２つの給紙トレイ４１をプリンタ部３の下方に上下に並べて配置したものを示したが、給紙トレイ４１の数や配置はこれに限定されるものではない。また、手差しトレイ４２は、画像形成装置１００の他側部に設けられており、同じく他側部に大容量の給紙トレイを設けることもできる。
【００２２】
搬送手段５は搬送経路５０ａ、５０ｂ、５０ｃ、５０ｄ及び搬送ローラ（図示略）等を備えている。転写紙Ｐは、供給部４から搬送経路５０ａ、５０ｂ、５０ｃに沿ってプリンタ部３内の各部に搬送され、プリンタ部３から搬送経路５０ｄに沿って画像が形成された転写紙Ｐが排紙トレイ４３に排出される。
【００２３】
次に、図２を参照して上述した画像形成装置１００の機能的構成を説明する。
図２に示すように、画像形成装置１００は、表示入力部６、画像制御部７及び上述したスキャナ部２、プリンタ部３等を有して構成されている。
【００２４】
表示入力部６は、入力制御部６１、ＬＣＤ（Liquid Crystal Display）６２等を備えている。ここで、入力制御部６１は、制御部７７からの表示信号を受信して、ＬＣＤ６２における表示制御を行う。また、ＬＣＤ６２上のタッチパネルから入力される操作信号を制御部７７へ出力する。
【００２５】
ＬＣＤ６２は、入力制御部６１から入力される表示信号の指示に従って画面上に各種操作ボタンや画像の状態表示、各機能の動作状況等の表示を行う。ＬＣＤ６２の表示画面は、透明なシートパネルにより覆われており、指又は専用のスタイラスペンで触れることにより入力される位置情報を入力情報として入力制御部６１に出力する、タッチパネルにより構成されている。
【００２６】
画像制御部７は、読取処理部７１、圧縮ＩＣ７２、伸長ＩＣ７３、書込処理部７４、画像メモリ７５、ＳＲＡＭ７６、制御部７７を有して構成されている。
【００２７】
読取処理部７１は、ＣＣＤ２２から画像データを受信し、この受信した画像データを圧縮ＩＣ７２に出力する。圧縮ＩＣ７２は、制御部７７からの制御信号に応じて画像データを圧縮し、この生成した圧縮データを制御部７７に出力する。
【００２８】
伸長ＩＣ７３は、制御部７７から入力される圧縮データを伸長して画像データとし、この画像データを書込処理部７４に出力する。書込処理部７４は、伸長ＩＣ７３から入力される画像データ又は制御部７７から直接入力される画像データに基づいてＰＷＭ(Pulse Width Modulation)信号を生成し、プリンタ部３に出力する。プリンタ制御部３５は、入力された画像データに基づいてプリント部３６を駆動制御して、転写紙Ｐに画像を形成する。
【００２９】
画像メモリ７５は、ＭＲＡＭ、ＦｅＲＡＭ等の不揮発性の記憶媒体で構成されており、制御部７７の制御により、圧縮ＩＣ７２で圧縮される圧縮データの記憶や、伸長ＩＣ７３で伸長された画像データを記憶する。以下、画像メモリ７５に記憶される圧縮データ及び画像データを単にデータという。
【００３０】
ＳＲＡＭ７６は、画像メモリ７５にアクセスする際のアドレス信号を異なる値に変換するためのアドレス変換テーブルを記憶しており、当該ＳＲＡＭ７６を介して画像メモリ７５に対するデータの読み出し、書き込みが行われる。なお、本実施形態ではＳＲＡＭとしたが、他の揮発性の記憶媒体を用いることとしてもよく、好ましくは高速アクセスが可能な揮発性の記憶媒体を用いることが好ましい。ＳＲＡＭ７６の動作については後述する。
【００３１】
制御部７７は、図２に示すようにシステム制御部７７１とメモリ制御部７７２とを有して構成されている。
【００３２】
システム制御部７７１は、不図示のＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等から構成され、ＲＯＭ等に記憶される各種プログラムに従い、画像形成装置１００を構成するスキャナ部２、プリンタ部３等各部の動作を集中制御し、画像形成機能を発揮させる。
【００３３】
また、システム制御部７７１は、乱数生成器７７１１を備えており、この乱数発生器７７１１で生成される乱数に基づいて変換テーブルを生成し、ＳＲＡＭ７６に記憶させる。
【００３４】
メモリ制御部７７２は、データの読み出し又は書き込みの際の画像メモリ７５へのアクセスを制御する。以下、図３を参照して、本メモリ制御部７７２について説明する。
【００３５】
図３に示すように、メモリ制御部７７２は、画像処理Ｉ／Ｆ７７２１、第一ＳＲＡＭ制御回路７７２２、書き込みＩ／Ｆ７７２３、第二ＳＲＡＭ制御回路７７２４、ＣＰＵＩ／Ｆ７７２５、セレクタ７７２６、第一タイミング調整部７７２７、第二タイミング調整部７７２８、第三タイミング調整部７７２９、画像メモリＩ／Ｆ７７３０、８ｂｉｔ−６４ｂｉｔ変換器７７３１、第四タイミング調整部７７３２、６４ｂｉｔ−８ｂｉｔ変換器７７３３、第五タイミング調整部７７３４等を有して構成されている。
【００３６】
画像処理Ｉ／Ｆ７７２１は、スキャナ部２から画像データＳＤＡＴ［７：０］とともに出力される画像データ同期信号（ＳＩＮＤ（Ｉｎｄｅｘ信号）、ＳＨＶ（水平画像有効領域信号）、ＳＶＶ（直画像有効領域信号））を同期させ、該同期された画像データ同期信号（ＳＩＮＤ１、ＳＨＶ１、ＳＶＶ１）とともに、スキャナ部２から入力される画像データ（ＳＤＡＴ［７：０］）を出力する。
【００３７】
図４（ａ）に、画像処理Ｉ／Ｆ７７２１に入力される画像データ同期信号（ＳＩＮＤ、ＳＨＶ、ＳＶＶ）及び画像データ（ＳＤＡＴ［７：０］）の一例を示す。ここで、画像データＳＤＡＴ［７：０］は、所定のクロック毎に各画素のデータが出力されるようになっている。
【００３８】
図３に戻り、第一ＳＲＡＭ制御回路７７２２は、画像処理Ｉ／Ｆ７７２１から入力される画像データ同期信号（ＳＩＮＤ１、ＳＨＶ１、ＳＶＶ１）に基づいてＳＲＡＭ制御信号（ＳＣＡ［ｎ：０］（アドレス信号）、／ＳＣＳ（チップセレクト信号）、／ＳＲＥ（リードイネーブル信号））を生成し出力する。
【００３９】
図５を参照して、第一ＳＲＡＭ制御回路７７２２の動作を説明する。
第一ＳＲＡＭ制御回路７７２２は、ＳＶＶ１が有効の時、ＳＨＶ１の立ち上がりを検出し、図５下図に示すように８クロック毎にＳＣＡ［ｎ：０］をインクリメントするとともに、同タイミングで／ＳＣＳ及び／ＳＲＥを生成し出力する。なお、後述する８ｂｉｔ−６４ｂｉｔ変換器７７３１での画像データの８ｂｉｔから６４ｂｉｔへの変換処理に対応させるため、本回路では８クロック毎としている。
【００４０】
図３に戻り、書き込みＩ／Ｆ７７２３は、プリンタ部３から出力される画像データ同期信号（ＰＩＮＤ（Ｉｎｄｅｘ信号）、ＰＶＶ（直画像有効領域信号））を同期させ、該同期された画像データ同期信号（ＰＩＮＤ１、ＰＶＶ１）を出力する。また、書き込みＩ／Ｆ７７２３は、ＰＨＶ生成回路７７２３ａを有しており、このＰＨＶ生成回路７７２３ａは、プリンタ部３から出力される画像データ同期信号（ＰＩＮＤ）に基づいて、画像データ同期信号（ＰＨＶ（水平画像有効領域信号））を生成して出力する。
【００４１】
また、画像データ同期信号（ＰＩＮＤＯ、ＰＨＶＯ、ＰＶＶＯ）を生成し、後述する画像メモリＩ／Ｆ７７３０を介して画像メモリ７５から読み出した画像データ（ＰＤＡＴ［７：０］）とともにプリンタ部３に出力する。図４（ｂ）に、書き込みＩ／Ｆ７７２３に入力される画像データ同期信号（ＰＩＮＤ、ＰＶＶ）、書き込みＩ／Ｆ７７２３から出力される画像データ同期信号（ＰＩＮＤＯ、ＰＨＶＯ、ＰＶＶＯ）及び画像データ（ＰＤＡＴ［７：０］）の一例を示す。
【００４２】
第二ＳＲＡＭ制御回路７７２４は、書き込みＩ／Ｆ７７２１から入力される画像データ同期信号（ＰＩＮＤ１、ＰＶＶ１、ＰＨＶ１）に基づいて、ＳＲＡＭ制御信号（ＰＣＡ［ｎ：０］（アドレス信号）、／ＰＣＳ（チップセレクト信号）、／ＰＲＥ（リードイネーブル信号））を生成し出力する。
【００４３】
ＣＰＵＩ／Ｆ７７２５は、不図示のＣＰＵから出力される各種信号（ＣＡ［ｎ：０］（アドレス信号）、ＣＳ（チップセレクト信号）、ＷＥ（ライトイネーブル信号）、ＲＥ（リードイネーブル信号）、ＣＤ［７：０］（データ））に基づいて、ＳＲＡＭ制御信号を含む各種信号（ＰＨＶＳＥＴ、ＰＨＶＲＥＳＥＴ、ＣＰＵＩＦＣＡ［７：０］（アドレス信号）、／ＣＰＵＩＦＣＳ（チップセレクト信号）、／ＣＰＵＩＦＲＥ（リードイネーブル信号）、／ＣＰＵＩＦＷＥ１（ライトイネーブル信号））を生成して出力する。ここで、ＰＨＶＳＥＴ、ＰＨＶＲＥＳＥＴは、ＰＨＶ生成回路７７２３ａが生成するＰＨＶ１信号の領域幅を調整するための信号であって、該信号をＣＰＵＩ／Ｆ７７２５を介して制御することでＰＨＶ１信号の領域幅を設定することが可能となっている。
【００４４】
また、ＣＰＵＩ／Ｆ７７２５を介して、ＳＲＡＭ７６から出力されるＭＣＡ［７：０］の状態をダンプすることが可能となっており、該ダンプの結果がＣＤ［７：０］として出力される。さらに、システム制御部７７１で生成される変換テーブルが、該ＭＣＡ［７：０］を介してＳＲＡＭ７６に記憶させることが可能となっている。
【００４５】
セレクタ７７２６は、第一ＳＲＡＭ制御回路７７２２、第二ＳＲＡＭ制御回路７７２４、Ｉ／Ｆ７７２５の各々で生成されたＳＲＡＭ制御信号のうち、有効とする信号を選択して当該有効としたＳＲＡＭ制御信号（ＭＣＡ（アドレス信号）、／ＳＲＣＳ（チップセレクト信号）、／ＳＲＲＥ（リードイネーブル信号））をＳＲＡＭ７６に出力する。具体的には、ＳＶＶが有効の場合には第一ＳＲＡＭ制御回路７７２２から入力されたＳＲＡＭ制御信号をＳＲＡＭ７６に出力する。また、ＰＶＶが有効の場合には第二ＳＲＡＭ制御回路７７２４から入力されたＳＲＡＭ制御信号を、ＣＰＵＩ／Ｆ７７２５から出力された信号が有効な場合にはこのＣＰＵＩ／Ｆ７７２５から入力されたＳＲＡＭ制御信号をＳＲＡＭ７６に出力する。
【００４６】
第一タイミング調整部７７２７は、フリップフロップのパイプライン構造等で構成されており、セレクタ７７２６から出力されたＭＣＡの下位８ｂｉｔ（ＭＣＡ［７：０］）と、それ以外のアドレスライン（ＭＣＡ［ｎ：８］）とのタイミングを調整し、調整されたアドレス信号（ＭＣＡＯ［ｎ：８］）を出力する。
【００４７】
第二タイミング調整部７７２８は、セレクタ７７２６を介してＳＲＡＭ７６に出力される各種信号（ＣＰＵＩＦＣＡ［７：０］、／ＣＰＵＩＦＣＳ、／ＣＰＵＩＦＲＥ）に対する、ＣＰＵＩＦＷＥ１の入力タイミングを調整し、調整されたライトイネーブル信号（／ＳＲＷＥ）をＳＲＡＭ７６に出力する。
【００４８】
ＳＲＡＭ７６は、セレクタ７７２６及び第二タイミング調整部７７２８から入力されるＳＲＡＭ制御信号に基づいて、入力されたアドレス信号（ＭＣＡ［７：０］）が示すアドレス値を、異なるアドレス値に変換し、この変換されたアドレス値を示すデータ信号（ＭＣＡＯ［７：０］）を画像メモリ７５に対するアドレス信号として出力する。
【００４９】
ここで、ＳＲＡＭ７６には、入力されたアドレス信号（ＭＣＡ［７：０］）の値（以下、入力アドレス値という）を変換するためのアドレス変換テーブルが予め記憶されており、該アドレス変換テーブルに基づいて入力アドレス値が変換されるものとする。この変換テーブルは、乱数生成器７７１１で生成される乱数に基づいて画像形成装置１００の電源投入時毎にシステムシステム制御部７７１により生成されるものであり、該生成された変換テーブルがＣＰＵＩ／Ｆ７７２５から出力されるデータ信号（ＭＣＡＯ［７：０］）を介してＳＲＡＭ７６に記憶される。このように、乱数に基づいてアドレス変換テーブルを生成することにより、元のアドレス値から予測し難い値に変換することが可能となるため、画像データのセキュリティを向上させることができる。なお、乱数生成器７７１１により生成される乱数の値は、重複しないことがアドレス変換の効率上好ましい。
【００５０】
第三タイミング調整部７７２９は、画像処理Ｉ／Ｆ７７２１から出力される画像データ同期信号（ＳＨＶ１、ＳＶＶ１）又は書き込みＩ／Ｆ７７２３から出力される画像データ同期信号（ＰＨＶ１、ＰＶＶ１）を遅延させて、第一タイミング調整部７７２７及びＳＲＡＭ７６から出力されるアドレス信号（ＭＣＡＯ［ｎ：０］）と同じタイミングで画像メモリＩ／Ｆ７７３０に入力されるようタイミングを調整する。ここで、調整後の画像データ同期信号をそれぞれＳＨＶ２及びＳＶＶ２、ＰＨＶ２及びＰＶＶ２としている。
【００５１】
画像メモリＩ／Ｆ７７３０は、第一タイミング調整部７７２７から出力されるアドレス信号（ＭＣＡ［ｎ：８］）及びＳＲＡＭ７６から出力されるアドレス信号（ＭＣＡ［７：０］）に基づいて、画像メモリ制御信号（ＩＭＡ［ｎ：０］を生成し出力する。
【００５２】
また、画像メモリＩ／Ｆ７７３０は、データ書き込み時（つまり、ＳＶＶ２有効時）においては、第三タイミング調整部７７２９から入力されるＳＨＶ２に基づいてＩＣＳ＃（チップセレクト信号）及びＩＷＥ＃（ライトイネーブル信号）を生成し出力する。ここで、上述した画像データ同期信号（ＳＩＮＤ、ＳＨＶ、ＳＶＶ）と同時にスキャナ部２から出力される画像データ（ＳＤＡＴ［７：０］）は、８ｂｉｔ−６４ｂｉｔ変換器７７３１及び第四タイミング調整部７７３２を経由して画像メモリＩ／Ｆ７７３０に入力され、画像メモリＩ／Ｆ７７３０により画像データ（ＩＤＡＴ［６３：０］）として、上述した信号（ＩＭＡ［ｎ：０］、ＩＣＳ＃、ＩＷＥ＃）に基づき画像メモリ７５に記憶される。
【００５３】
ここで、８ｂｉｔ−６４ｂｉｔ変換器７７３１は、シフトレジスタ等であって、スキャナ部２から入力される８ｂｉｔの画像データ（ＳＤＡＴ［７：０］）を６４ｂｉｔの画像データに変換する。図６は、８ｂｉｔから６４ｂｉｔへのデータの変換を説明する図である。図に示すように、８ｂｉｔ−６４ｂｉｔ変換器７７３１は、スキャナ部２から入力される８ｂｉｔの画像データをＦＦ８段通すことで６４ｂｉｔの画像データを生成し、この生成された６４ｂｉｔの画像データを８クロック毎に出力する（図中、破線部内参照）。
【００５４】
図３に戻り、第四タイミング調整部７７３２は、８ｂｉｔ−６４ｂｉｔ変換器７７３１で変換された６４ｂｉｔの画像データを遅延させて、画像メモリＩ／Ｆから出力される信号（ＩＭＡ［ｎ：０］、ＩＣＳ＃、ＩＷＥ＃）と同じタイミングで画像メモリ７５に入力されるようタイミングを調整する。
【００５５】
また、画像メモリＩ／Ｆ７７３０は、データ読み出し時（つまり、ＰＶＶ２有効）においては、第三タイミング調整部７７２９から入力されるＰＨＶ２に基づいてＩＣＳ＃（チップセレクト信号）及びＩＲＥ＃（リードイネーブル信号）を生成し、信号（ＩＭＡ［ｎ：０］、ＩＣＳ＃、ＩＲＥ＃）に基づいて画像メモリ７５から画像データ（ＩＭＤ［６３：０］）を読み出す。
【００５６】
ここで、読み出された画像データ（ＩＭＤ［６３：０］）は、まず６４ｂｉｔ−８ｂｉｔ変換器７７３３に入力される。６４ｂｉｔ−８ｂｉｔ変換器７７３３は、シフトレジスタ等であって、６４ｂｉｔの画像データ（ＩＭＤ［６３：０］）を８ｂｉｔの画像データに変換する。図７は、６４ｂｉｔから８ｂｉｔへのデータの変換を説明する図である。図に示すように、６４ｂｉｔ−８ｂｉｔ変換器７７３３は、画像メモリ７５から入力される６４ｂｉｔの画像データをＦＦ８段通し、１クロック毎に各ＦＦの値を選択して出力することで８ｂｉｔの画像データを生成し出力する。
【００５７】
図３に戻り、６４ｂｉｔ−８ｂｉｔ変換器７７３３で変換された８ｂｉｔの画像データは、第五タイミング調整部７７３４に入力され、該入力された８ｂｉｔの画像データと、書き込みＩ／Ｆ７７２３から入力される画像データ同期信号（ＰＩＮＤ１、ＰＨＶ１、ＰＶＶ１）と、のタイミングを調整し画像メモリＩ／Ｆ７７３０を介して、画像データ（ＰＤＡＴ［７：０］）、画像データ同期信号（ＰＩＮＤＯ、ＰＨＶＯ、ＰＶＶＯ）としてプリンタ部３に出力する。
【００５８】
図７に、ＳＲＡＭ７６を介して画像メモリ７５にアクセスする際のタイミングチャートの一例を示す。ここで、スキャナ部２で読み取られた画像データを画像メモリ７５に記憶させる際の信号処理を示している。
【００５９】
図に示すように、画像処理Ｉ／Ｆを介し、セレクタ７７２６から出力されたＳＲＡＭ制御信号（ＭＣＡ［７：０］、／ＳＲＣＳ、／ＳＲＲＥ）は、ＳＲＡＭ７６に入力されることで異なるアドレス値に変換され、この変換されたアドレス値を示すデータ信号（ＭＣＡＯ［７：０］）が画像メモリ７５に対するアドレス信号として出力される。
【００６０】
画像メモリＩ／Ｆ７７３０は、データ信号（ＭＣＡＯ［７：０］）と、該データ信号とタイミングを合わせて入力されるＭＣＡＯ［ｎ：８］とに基づいて画像メモリ７５に対するアドレス信号（ＩＭＡ［ｎ：０］）を生成するとともに、第三タイミング調整部７７２９から入力されるＳＨＶ２に基づいてＩＣＳ＃及びＩＷＥ＃を生成し、これら信号を画像処理Ｉ／Ｆ７７２１を介して入力された画像データ（ＩＭＤ［６３：０］）とタイミングを合わせて出力することで画像メモリ７５に画像データの記憶を行う。
【００６１】
以上のように、画像メモリ７５へのアクセスを揮発性のＳＲＡＭ７６を介して画像メモリ７５にアクセスを行うようにしたことにより、電力切断等によるＳＲＡＭ７６内の変換テーブルの消去時には画像メモリ７５に記憶された画像データへのアクセスを不可能とすることができる。そのため、画像メモリ７５に記憶された画像データのセキュリティを向上させることができる。
【００６２】
上記本実施の形態における画像形成装置１００の細部構成および詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明による画像形成装置の一実施形態の構成を示す図である。
【図２】画像形成装置の要部構成を示すブロック図である。
【図３】メモリ制御部の要部構成を示すブロック図である。
【図４】（ａ）画像処理Ｉ／Ｆに入力される画像データ同期信号（ＳＩＮＤ、ＳＨＶ、ＳＶＶ）及び画像データ（ＳＤＡＴ［７：０］）を示すタイミングチャートである。（ｂ）書き込みＩ／Ｆに入力される画像データ同期信号（ＰＶＶ、ＰＩＮＤ）及び書き込みＩ／Ｆから出力される画像データ同期信号（ＰＶＶＯ、ＰＩＮＤＯ、ＰＨＶＯ）、画像データ（ＰＤＡＴ［７：０］）を示すタイミングチャートである。
【図５】第一ＳＲＡＭ制御回路の動作を説明するためのタイミングチャートである。
【図６】画像データを８ｂｉｔから６４ｂｉｔに変換する際の処理を説明するための図である。
【図７】画像データを６４ｂｉｔから８ｂｉｔに変換する際の処理を説明するための図である。
【図８】画像メモリにアクセスする際の信号処理を説明するためのタイミングチャートである。
【符号の説明】
【００６４】
１００  画像形成装置（画像形成装置）
１  原稿給紙部
１１  原稿給紙台
２  スキャナ部（読取手段）
２１  コンタクトガラス
２２  ＣＣＤ
２３  光源
２４  スキャナ制御部
３  プリンタ部（画像形成手段）
３１  感光ドラム
３２  露光部
３３  現像部
３４  定着部
３５  プリンタ制御部
３６  プリント部
４  供給部
４１  給紙トレイ
４２  トレイ
４３  排紙トレイ
５  搬送手段
６  表示入力部
６１  入力制御部
６２  ＬＣＤ
７  画像制御部
７１  読取処理部
７２  圧縮ＩＣ
７３  伸長ＩＣ
７４  書込処理部
７５  画像メモリ（第１の記憶手段）
７６  ＳＲＡＭ（第２の記憶手段）
７７  制御部
７７１  システム制御部
７７１１  乱数生成器
７７２  メモリ制御部（記憶制御手段）
７７２１  画像処理Ｉ／Ｆ
７７２２  第一ＳＲＡＭ制御回路
７７２３  書き込みＩ／Ｆ
７７２３ａ  ＰＨＶ生成回路
７７２４  第二ＳＲＡＭ制御回路
７７２５  ＣＰＵＩ／Ｆ
７７２６  セレクタ
７７２７  第一タイミング調整部
７７２８  第二タイミング調整部
７７２９  第三タイミング調整部
７７３０  画像メモリＩ／Ｆ
７７３１  ８ｂｉｔ−６４ｂｉｔ変換器
７７３２  第四タイミング調整部
７７３３  ６４ｂｉｔ−８ｂｉｔ変換器
７７３４  第五タイミング調整部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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