(57)【要約】【課題】記憶素子の抵抗値及び抵抗比の製造時及び使用時の影響を考慮した最適な特性を有する半導体記憶装置の設計方法及び製造方法を得る。【解決手段】ステップＳ１において電流型センスアンプのセンス時間が決定する。ステップＳ２において、ＭＲ比の変動を重視した第１の用途、ＲＡの変動を重視した第２の用途、ＭＲ比及びＲＡ双方の変動を重視する第３の用途のうち、いずれの用途を重視するかを決定する。ステップＳ３において、ステップＳ２で決定した重視用途に基づき、ＭＲ比，ＲＡとセンス時間の関係を示すセンス時間一定曲線を参考にして、最適ＭＲ／ＲＡ領域（値）を決定する。ステップＳ４でＴＭＲ面積を入力した後、ステップＳ５において、ステップＳ３で決定したＭＲ／ＲＡ領域（値）にあるＭＲ比，ＲＡを設定する。【選択図】図２４
2006156765.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗値と低抵抗値とが設定可能な記憶素子を有する半導体記憶装置の設計方法であって、
(a) 前記記憶素子を流れる電流値を検知して読み出しデータを出力する電流型センスアンプのセンス時間を設定するステップを備え、
(b) 前記記憶素子の前記高抵抗値と前記低抵抗値との差を前記低抵抗値で除した抵抗比と、前記記憶素子の前記低抵抗値に基づき決定される低抵抗係数とのうち、前記抵抗比の変動を重視する第１の用途、前記低抵抗係数の変動を重視する第２の用途、前記抵抗比及び前記低抵抗係数双方の変動を重視する第３の用途のうち、いずれかの用途を決定するステップと、
(c) 前記第１〜第３の用途のうち、前記ステップ(b) で決定した用途に適合し、かつ前記センス時間が許容範囲内に収まるように、前記抵抗比と前記低抵抗係数との抵抗相関関係を決定するステップと、
(d) 前記ステップ(c) で決定した前記抵抗相関関係との関係を満足する前記抵抗比及び前記低抵抗係数に設定された前記記憶素子を設計するステップと、
を備える半導体記憶装置の設計方法。
【請求項２】
請求項１記載の半導体記憶装置の設計方法であって、
前記記憶素子はＭＴＪ（Magnetic Tunneling Junction）構造を有する記憶素子を含み、
前記低抵抗係数は前記低抵抗値に前記ＭＴＪ構造の平面構造の面積を乗算した値を含み、
前記ステップ(c) は、
前記ＭＴＪ構造に用いる磁性材料により決定される前記抵抗比の限界を超えない範囲で、前記抵抗相関関係を決定するステップを含む、
半導体記憶装置の設計方法。
【請求項３】
高抵抗値と低抵抗値とが設定可能な記憶素子を有する半導体記憶装置の製造方法であって、
(e) 請求項１あるいは請求項２記載の半導体記憶装置の設計方法により前記半導体記憶装置を設計するステップと、
(f) 前記ステップ(e) で設計された前記記憶素子を形成するステップと、
(g) 前記ステップ(e) で設計された前記電流型センスアンプを形成するステップと、
を備える半導体記憶装置の製造方法。
【請求項４】
請求項３記載の半導体記憶装置の製造方法で製造された半導体記憶装置。
【請求項５】
高抵抗値と低抵抗値とが設定可能な記憶素子と、
前記記憶素子を流れる電流値を予め設定されたセンス時間で検知して読み出しデータを出力する電流型センスアンプとを備え、
前記記憶素子において、前記高抵抗値と前記低抵抗値との差を前記低抵抗値で除した抵抗比、及び前記記憶素子の前記低抵抗値に基づき決定される低抵抗係数が規定され、前記抵抗比及び前記低抵抗係数は、前記抵抗比が５％変化する状況下で前記センス時間の劣化が遅い方を基準として１０％以内に収まるようによう設定される、
半導体記憶装置。
【請求項６】
高抵抗値と低抵抗値とが設定可能な記憶素子と、
前記記憶素子を流れる電流値を予め設定されたセンス時間で検知して読み出しデータを出力する電流型センスアンプとを備え、
前記記憶素子において、前記高抵抗値と前記低抵抗値との差を前記低抵抗値で除した抵抗比、及び前記記憶素子の前記低抵抗値に基づき決定される低抵抗係数が規定され、前記抵抗比及び前記低抵抗係数は、前記低抵抗係数が１０％変化する状況下で前記センス時間の劣化が遅い方を基準として１０％以内に収まるようによう設定される、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＴＪ（Magnetic Tunneling Junction）素子等の記憶素子を有する半導体記憶装置の設計方法及び製造方法並びに記憶素子を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＲＡＭとは、非特許文献１および非特許文献２に記載のような、２つの磁性層（フリー層およびピン層）とこれら２つの磁性層に挟まれたトンネル絶縁層とを備えたＭＴＪ素子を記憶素子とする半導体記憶装置のことを指す。ＭＲＡＭにおいては、ＭＴＪ素子の上方に上部配線としてビット線が、下方に下部配線としてディジット線がそれぞれ設けられており、これらビット線およびディジット線の発生させる磁界がＭＴＪ素子の磁気特性を変化させる。なお、ビット線およびディジット線は、直交して配置される。
【０００３】
上記のようなＭＴＪ素子は、外部磁場により反転可能なフリー層のスピンが、ピン層のスピンと平行である時、電子がトンネル絶縁層をトンネリングする確率が上がり、より多くの電子がトンネリング伝導するため電流が大きくなるため抵抗値が比較的低い低抵抗値として観測される。一方、フリー層のスピンとピン層のスピンとが反平行であると電子がトンネル絶縁層をトンネリングする現象が抑制されるため抵抗値が比較的高い高抵抗値として観測される。その結果、例えば、高抵抗値と低抵抗値で５０〜７０％の差が生まれる。この差がＭＲ（MagnetoRegistance）比となる。
【０００４】
【非特許文献１】R.Scheuerlein et al.,「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」 ISSCC 2000/SESSION 7/TD:EMERGING MEMORY & DEVICE TECHNOLOGIES/PAPER TA 7.2,pp.128-129
【非特許文献２】P.K.Naji et al.,「A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM」 ISSCC 2001/SESSION 7/TECHNOLOGY DIRECTIONS:ADVANCED TECHNOLOGIES/7.6,pp.122-123
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＴＪ素子はその使用用途等においては、その抵抗値及びＭＲ比が変化する可能性がある。しかしながら、従来のＭＴＪ素子を有する半導体記憶装置の設計・製造段階においてＭＴＪ素子の抵抗値及びＭＲ比の製造時及び使用時の影響の考慮が何らなされていないという問題点があった。
【０００６】
この発明は上記問題点を解決するためになされたもので、ＭＴＪ素子等の記憶素子を有する半導体記憶装置の設計・製造段階において上記記憶素子の抵抗値及び抵抗比（ＭＲ比）の製造時及び使用時の影響を考慮した最適な特性を有する半導体記憶装置の設計方法及び製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る請求項１記載の半導体記憶装置の設計方法は、高抵抗値と低抵抗値とが設定可能な記憶素子を有する半導体記憶装置の設計方法であって、(a) 前記記憶素子を流れる電流値を検知して読み出しデータを出力する電流型センスアンプのセンス時間を設定するステップを備え、(b) 前記記憶素子の前記高抵抗値と前記低抵抗値との差を前記低抵抗値で除した抵抗比と、前記記憶素子の前記低抵抗値に基づき決定される低抵抗係数とのうち、前記抵抗比の変動を重視する第１の用途、前記低抵抗係数の変動を重視する第２の用途、前記抵抗比及び前記低抵抗係数双方の変動を重視する第３の用途のうち、いずれかの用途を決定するステップと、(c) 前記第１〜第３の用途のうち、前記ステップ(b) で決定した用途に適合し、かつ前記センス時間が許容範囲内に収まるように、前記抵抗比と前記低抵抗係数との抵抗相関関係を決定するステップと、(d) 前記ステップ(c) で決定した前記抵抗相関関係との関係を満足する前記抵抗比及び前記低抵抗係数に設定された前記記憶素子を設計するステップとを備えている。
【発明の効果】
【０００８】
この発明における請求項１記載の半導体記憶装置はステップ(c) において、ステップ(b) で決定した用途に適合し、かつセンス時間が許容範囲内に収まるように、抵抗比と低抵抗係数との抵抗相関関係を決定するため、所望する用途において電流型センスアンプのセンス時間に悪影響を与えない抵抗比及び低抵抗係数をもつ記憶素子を有する半導体記憶装置を設計することができる。
【発明を実施するための最良の形態】
【０００９】
＜発明の原理＞
（ＭＴＪ素子）
図１及び図２はＭＴＪ素子の抵抗特性を示す説明図である。図１に示すように、フリー層１４とピン層１２とのスピン７が平行な場合、前述したように低抵抗値Ｒlowを示す。一方、図２に示すように、ピン層１２とフリー層１４とのスピン７が反平行な場合、前述したように高抵抗値Ｒhighを示す。通常、図１で示す平行の状態を情報“０”、図２で示す反平行の状態を情報“１”に割り当てることにより、データ記憶が可能となる。
【００１０】
図３はＭＴＪ素子の一般的な構造を示す断面図である。同図に示すように、下部電極１１上に、ピン層１２、絶縁層１３及びフリー層１４からなるＭＴＪ構造８を形成し、フリー層１４上にハードマスク層１５を形成する。この際、ＭＴＪ構造８はパターニングされたハードマスク層１５をマスクとしたエッチング等により形成することができる。例えば、ピン層１２を５０ｎｍ程度の膜厚で形成し、絶縁層１３をアルミナ(Ａｌ2Ｏ3)等により１ｎｍ以下の膜厚で形成し、フリー層１４を５０ｎｍ程度の膜厚で形成する。これら下部電極１１、ＭＴＪ構造８及びハードマスク層１５によりＭＴＪ素子Ｍ１を構成する。
【００１１】
図４はＭＴＪ素子Ｍ１の周辺構造を示す断面図である。なお、図４において、説明の都合上、層間絶縁膜等の図示省略しており、図４の余白分は絶縁層に相当する。ＭＴＪ素子Ｍ１のハードマスク層１５はコンタクトプラグ５４を介して上部配線となるビット線５５に電気的に接続され、ＭＴＪ素子Ｍ１の下部電極１１はストラップ層５０及びコンタクトプラグ５６を介して下部配線となるソース線５７と電気的に接続される。なお、ストラップ層５０下方のＭＴＪ素子Ｍ１対応部分には書き込み時に用いられる下部配線であるデジット線５８が設けられる。
【００１２】
（ＭＴＪ素子の抵抗値）
上述したＭＴＪ素子Ｍ１のＭＴＪ構造８を設計するに辺り、設定したＭＴＪ抵抗値（低抵抗値Ｒlow、高抵抗値Ｒhigh）を実現するためには、ピン層１２，フリー層１４間の絶縁層１３膜厚を調整する必要がある。すなわち、絶縁層１３の膜厚によって絶縁層１３にける障壁度合を調整することによりＭＴＪ抵抗値を変化させることができる。
【００１３】
また、絶縁障壁を変化させるパラメータとしては、絶縁層１３に直接、接している磁性材料も影響するため、磁性材料を変更することによってもＭＴＪ抵抗値を少し変化させることができる。
【００１４】
（ＭＴＪ素子のＭＲ比）
ＭＲ比とは、高抵抗値Ｒhigh及び低抵抗値Ｒlowにより以下の式(1)により決定する抵抗比を意味する。
【００１５】
【数１】
2006156765.tif 000003
【００１６】
ＭＲ比は、物理的には、アップスピンとダウンスピンの状態密度のズレ量で決定するため、理想的にはピン層１２，フリー層１４の磁性材料が決定すれば、ＭＲ比は一意に決定することになる。
【００１７】
しかし、実際には、絶縁層１３と磁性層（ピン層１２あるいはフリー層１４）との界面で反射されてしまう電子の影響や、界面の荒さに対応して発生する磁力正の影響が存在するため、絶縁層１３の膜厚やピン層１２及びフリー層１４の構造に大きく異存する傾向がある。実際にはＭＴＪ抵抗値の指標となる低抵抗値係数であるＲＡ（Resistance Area Products）が比較的小さい場合、ＭＲ比には限界があることが実験等により確認されている。なお、ＲＡは以下の式(2)を満足する抵抗である。なお、式(2)において、ＳTMRはＴＭＲ面積（ＭＴＪ構造８の平面形状の面積）を意味する。
【００１８】
【数２】
2006156765.tif 000004
【００１９】
（電流型センスアンプ）
ＭＴＪ素子の抵抗の高低（低抵抗値Ｒlowと高抵抗値Ｒhighとの差）によって情報を記憶している。しかし、最終的には上記抵抗の高低を判断し、データ“１”，“０”の出力（通常、電源電圧Ｖccか０Ｖ）を出力しなければ、他の回路との整合がとれない。そこで、ＭＴＪ素子が電気的に接続されるビット線に流れる電流差に基づき、電圧値として読み出しデータＤoutが出力可能な電流型センスアンプを設ける必要がある。
【００２０】
図５は電流型センスアンプの一例を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ１１はゲート電極に基準電圧Ｖrefを受け、ソース電極が読み出しビット線ＢＬに接続され、ドレイン電極はＰＭＯＳトランジスタＱ１２のドレイン電極及びゲート電極に接続される。なお、ビット線ＢＬには選択されたセルＭＣ１（ＭＴＪ素子）が接続される。ＰＭＯＳトランジスタＱ１２はソース電極が電源に接続される。
【００２１】
一方、ＮＭＯＳトランジスタＱ２１はゲート電極に基準電圧Ｖrefを受け、ソース電極が参照ビット線ＢＬｒに接続され、ドレイン電極はＰＭＯＳトランジスタＱ２２のドレイン電極及びゲート電極に接続される。なお、参照ビット線ＢＬｒには参照用セルＭＣｒが接続される。ＰＭＯＳトランジスタＱ２２はソース電極が電源電圧Ｖccに接続される。参照セルＭＣｒの抵抗値は低抵抗値Ｒlow及び高抵抗値Ｒhighの中間値に設定される。
【００２２】
ＰＭＯＳトランジスタＱ１２のゲート電極は差動増幅器４ａの負入力及び差動増幅器４ｂの正入力に接続され、ＰＭＯＳトランジスタＱ２２のゲート電極は差動増幅器４ａの正入力及び差動増幅器４ｂの負入力に接続される。これら差動増幅器４ａ及び４ｂにより第１差動部４を構成する。
【００２３】
差動増幅器４ａの出力であるセンス電圧ＳＡが第２増幅部である差動増幅器５の負入力に、差動増幅器４ｂの出力である反転センス電圧バーＳＡが差動増幅器５の正入力にそれぞれ付与され、差動増幅器５より読み出しデータＤoutが出力される。
【００２４】
このような構成の電流型センスアンプ３は、ビット線ＢＬ及び参照ビット線ＢＬｒを流れる電流Ｉｓ及びＩrefの電流量の差に基づきＰＭＯＳトランジスタＱ１２のゲート電圧バーＳｉｎとＰＭＯＳトランジスタＱ２２のゲート電圧Ｓｉｎとの電位差が生じ（メモリセルＭＣ１が低抵抗値Ｒlow時はＩｓ＞Ｉrefで（バーＳｉｎ）＜Ｓｉｎ）、この電位差が第１差動部４によってセンス電圧ＳＡと反転センス電圧バーＳＡに増幅され、さらに、差動増幅器５により増幅することにより、読み出しデータＤoutを得ることができる。
【００２５】
図６は電流型センスアンプ３の動作を示すタイミング図である。同図に示すように、ワード線ＷＬが“Ｈ”レベル（１．２Ｖ程度）で選択され、ビット線ＢＬに定電圧（０．４Ｖ程度）が付与されると、低抵抗値Ｒlow（高抵抗値Ｒhigh）に基づく読み出し電流Ｉｓ（低抵抗時電流ＩatＬＲあるいは高抵抗時電流ＩatＨＲ）及び参照電流Ｉrefがビット線ＢＬ及び参照ビット線ＢＬｒに流れる結果、センス電圧ＳＡ，バーＳＡ間に電位差が生じ、この電位差を差動増幅器５が検知・増幅することにより読み出しデータＤoutが得られる。
【００２６】
上述した動作を行う電流型センスアンプ３のセンス時間は、ビット線ＢＬを流れる電流量Ｉｓと参照ビット線ＢＬｒを流れる電流量との差、すなわち定電圧設定時における低抵抗値Ｒlow状態のＭＴＪ素子を流れる低抵抗時電流ＩatＬＲと、高抵抗値Ｒhigh状態のＭＴＪ素子を流れる高抵抗時電流ＩatＨＲとの電流量の差（実際には高抵抗時電流ＩatＨＲ（あるいは低抵抗時電流ＩatＬＲ）と基準電流Ｉrefとの差）により決定する。
【００２７】
すなわち、高抵抗時電流ＩatＨＲと低抵抗時電流ＩatＬＲとの電流量の差（電流差）が大きいと、電流型センスアンプ３のセンス時間が短くなり、高速動作が可能となる。
【００２８】
（センス時間とＭＲ比，ＲＡの関係）
図７は電流型センスアンプ３のセンス時間を実現する場合のＭＲ比（％）とＲＡ（Ωμｍ2）との関係を示すグラフである。図７において、センス時間５ｎｓ，５．２ｎｓ，６〜１０ｎｍを満足する場合のＭＲ比、ＲＡの関係をセンス時間一定曲線で示している。
【００２９】
図８は低抵抗値Ｒlow、高抵抗値Ｒhigh、ＭＲ比とセンス時間との関係を表形式で示した説明図である。なお、図８において、ＴＭＲ面積は一定の場合を示している。
【００３０】
同図に示すように、初期状態において、低抵抗値Ｒlowが１０ｋΩ、高抵抗値Ｒhighが１３ｋΩ、ＭＲ比が３０％の場合には、ＭＴＪ素子が接続されるビット線の電圧を定電圧＝１Ｖに設定した場合の低抵抗時電流ＩatＬＲは１００μＡ、高抵抗時電流ＩatＨＲが７７μＡとなり、その電流差は２３μＡであった場合を設定する。
【００３１】
この際、初期状態と同じＭＲ比（３０％）でＭＴＪ素子が高抵抗化した場合を想定する。図７に示すように、低抵抗値Ｒlowが２０ｋΩ、高抵抗値Ｒhighが２６ｋΩにそれぞれ高抵抗化すると、定電圧Ｖ＝１Ｖに設定した場合の低抵抗時電流ＩatＬＲは５０μＡ、高抵抗時電流ＩatＨＲが３８μＡとなり、その電流差は１２μＡと減少するため、センス時間は初期状態より悪化する。
【００３２】
次に、初期状態より高いＭＲ比（８５％）でＭＴＪ素子が高抵抗化した場合を想定する。図８に示すように、低抵抗値Ｒlowが２０ｋΩ、高抵抗値Ｒhighが３７ｋΩにそれぞれ高抵抗化すると、定電圧Ｖ＝１Ｖに設定した場合の低抵抗時電流ＩatＬＲは５０μＡ、高抵抗時電流ＩatＨＲが２７μＡとなり、その電流差は２３μＡを維持するため、センス時間は初期状態を維持することができる。
【００３３】
このように、ＭＴＪ抵抗値の高抵抗化をＭＲ比の増加により補うことができる。ただし、図７に示すように、ＲＡがある値（センス時間が６〜１０ｎｓで、ＲＡ１０4〜１０5Ωμｍ2程度）以上で増加する場合、ＭＲ比を大きく上昇させる必要がある。
【００３４】
（ＴＭＲ平面形状のバラツキ）
図９はＴＭＲ平面形状のバラツキを示す説明図である。同図(a) に示す正常なＴＭＲ平面形状６ａに対し、(b) に示すＴＭＲ平面形状６ｂはエッジ部近傍領域に瘤９が出来ている、(c) に示すＴＭＲ平面形状６ｃはＴＭＲ平面形状６ａに比べ縦横比が異なる形状を呈しており、(d) に示すＴＭＲ平面形状６ｄはエッジ部分にラウンド部を有している。
【００３５】
元来、ＴＭＲ平面形状のエッジ部分ではスピンはエッジに沿った方向に向かう傾向があるため、ＴＭＲ平面形状６ｂのエッジ部近傍の瘤９、ＴＭＲ平面形状６ｃの縦横比の変形、ＴＭＲ平面形状６ｄのエッジ部のラウンド形状等により、正常な平面形状のＴＭＲ平面形状６ａに比べ、スピンの向きにロスが生じる。このように、ＴＭＲ平面形状が正常形状からバラツクとエッジ部分のスピンの方向の影響が大きくなり、結果的にＭＲ比が減少することになる。
【００３６】
（絶縁層１３の膜厚のガタツキ）
前述したように、絶縁層１３の膜厚のバラツキはＲＡに直接の影響を与える。また、絶縁層１３のガタツキ（形成高さが波のように上下して形成される）により、ネールカップリング現象（絶縁層１３のガタツキによりピン層１２と形成高さが同等または下方に位置するフリー層１４が一部存在する結果、ピン層１２，フリー層１４間、フリー層１４，ピン層１２間をトンネル電流が行き来する現象）が生じ、ローカルに閉ループ（ピン層１２からのトンネル電流がピン層１２に戻る）を形成することになり、ＭＲ比も低下させる要因となる。
【００３７】
ピン層１２を形成する膜のバラツキはＭＲ比，ＲＡの観点からは大きな影響を与えることはないが、ガタツキはその上部に形成される絶縁層１３のガタツキに影響を与えるため、間接的にＭＲ／ＲＡのバラツキの要因となる。
【００３８】
（寄生抵抗の存在）
ＭＴＪ構造８が精度良く得ることにより、ＴＭＲ抵抗ＲTRM（低抵抗値Ｒlow、高抵抗値Ｒhigh）が設計通りの値にできた場合でも、ＴＭＲ抵抗ＲTRMに寄生抵抗が形成されるとＭＲ比に影響を与えてしまう。
【００３９】
図１０は寄生抵抗の存在によるＭＲ比の影響を示す説明図である。同図に示すように、ＴＭＲ抵抗ＲTRMに直列に寄生抵抗Ｒext１が形成されると、見かけ上、ＲＡは増加する。そして、寄生抵抗Ｒext１が存在する場合のＭＲ比である寄生抵抗付きＭＲextは以下の式(3)で求められた結果、寄生抵抗Ｒextが存在しない場合のＭＲ比である寄生抵抗無しＭＲ０Ｒに比べて小さくなる。すなわち、ＭＲ比及びＲＡが共に寄生抵抗によって影響を受ける。
【００４０】
【数３】
2006156765.tif 000005
【００４１】
（寄生リークパスの存在）
図１１は寄生リークパスの存在によるＭＲ比の影響を示す説明図である。同図に示すように、ＴＭＲ抵抗ＲTRMに並列に寄生抵抗Ｒext２が形成されると、ＴＭＲ電流ＩTMRと共にリーク電流Ｉleakが流れるため、見かけ上、ＲＡは小さくなる。
【００４２】
そして、リーク電流Ｉleakが存在する場合のＭＲ比である寄生リーク付きＭＲleakは以下の式(4)で求められた結果、リーク電流Ｉleakが存在しない場合のＭＲ比である寄生抵抗無しＭＲ０Ｌに比べて小さくなる。
【００４３】
【数４】
2006156765.tif 000006
【００４４】
＜実施の形態１＞
（ＭＲ比が変動する状況に適したＭＴＪ素子構造）
図３で示した構造のＭＴＪ素子Ｍ１において、図９で示したＴＭＲ平面形状６ｂ〜６ｄのように、ＴＭＲ平面形状にバラツキが生じる場合、ＭＲ比が変動するがＲＡはあまり変動しない。また、室温ＲＴ（３０℃）〜１５０℃間の高温下では、ＭＲ比が下がるがＲＡはほとんど劣化しない。
【００４５】
図１２は温度変化に伴う、ＭＲ比、ＲＡの関係（抵抗相関関係）を示すグラフである。同図に示すＭＲ比の温度変化Ｌ２１から明らかなように、温度が室温ＲＴ〜８０℃〜１５０℃に変化した場合、ＭＲ比は３５％〜３２％〜３０％と変化する。一方、ＲＡ（低抵抗値Ｒlow）の温度変化Ｌ２２から明らかなように、温度が室温ＲＴ〜８０℃〜１５０℃に変化しても、ＲＡはほぼ一定となっている。なお、Ｌ２３は高抵抗値ＲhighのＲＡ相当値を示している。
【００４６】
したがって、室温から１５０℃程度の温度変化が伴う環境化においては、図１３に示すように、ＭＲ比の変動に対しＲＡがほとんど変動しない領域Ａ１に位置する関係（抵抗相関関係）のＭＲ比，ＲＡを選択することが望ましい。
【００４７】
例えば、図１４に示すように、図１３の領域Ａ１に該当するＭＴＪ素子使用時に室温ＲＴ時のＭＲ／ＲＡ値Ｐ１に設定してセンス時間は９ｎｓを実現するように設計すれば、１５０℃時に変化してもＭＲ／ＲＡ値Ｐ２（センス時間１０ｎｓ）を採ることになる。すなわち、センス時間の劣化を、センス時間の遅い１５０℃のＭＲ／ＲＡ値Ｐ２から見て１０％以内に抑えることができる。
【００４８】
図１５は温度変化（室温ＲＴ〜１５０℃）におけるセンス時間変化を示す説明図である。図１５に示すように、図１３の領域Ａ１内に該当する１５０℃時にＭＲ／ＲＡ値Ｐ１１〜Ｐ１３（センス時間１０ｎｓ）を採るＭＴＪ素子を設計すれば、上記温度変化時におけるＭＲ比の変化はＣ１〜Ｃ３に収まるため、センス時間の劣化を１５０℃側のＭＲ／ＲＡ値Ｐ１１〜Ｐ１３から見て１０％以内に抑えることができる。
【００４９】
一方、図１３の領域Ａ１外に該当する１５０℃時にＭＲ／ＲＡ値Ｐ１４〜Ｐ１６（センス時間１０ｎｓ）を採るＭＴＪ素子を設計すれば、上記温度変化時におけるＭＲ比の変化はＣ４〜Ｃ６に収まるため、センス時間の劣化は１ｎｓ以上となり、１５０℃側のＭＲ／ＲＡ値Ｐ１４〜Ｐ１６から見て１０％以内に抑えることができないことになる。
【００５０】
このように、ＭＲ比が変動する状況に適したＭＲ／ＲＡ値を有する構造のＭＴＪ素子が実施の形態１であり、特に、図１４，図１５で示すように、ＭＲ／ＲＡ値Ｐ１（Ｐ２），Ｐ１１〜Ｐ１３を設定することにより、ＭＲ比が５％変化する場合にもセンス時間の劣化が遅い方基準として１０％内に収まるという、第１の用途に最適なＭＲ／ＲＡ値を有する構造のＭＴＪ素子を得ることができる。
【００５１】
＜実施の形態２＞
（ＲＡが変動する状況に適したＭＴＪ素子構造）
図１６は実験結果に基づく絶縁層１３の膜厚とＲＡとの関係を示すグラフである。同図に示すように、絶縁層１３の膜厚の増大に伴いＲＡも増大する傾向にある。具体的には絶縁層１３の膜厚が０．３ｎｍ増すごとに、ＲＡが１０倍の大きさとなる傾向にある。このように、絶縁層１３の膜厚のバラツキはＲＡに大きな影響を与える。
【００５２】
したがって、絶縁層１３のバラツキが無視できない製造状況下でＭＴＪ素子を製造する場合においては、図１７に示すように、ＲＡの変動に対しＭＲ比がほとんど変動しない領域Ａ２に位置する関係のＭＲ比，ＲＡを選択することが望ましい。
【００５３】
図１８は絶縁層１３の膜厚とＲＡとの関係を模式的に示すグラフである。同図に示すように、絶縁層１３の膜厚は設計基準ＳＴから±０．１ｎｍ程度のバラツキが生じる場合のＲＡのバラツキをΔＲＡとする。
【００５４】
図１９は絶縁層１３のバラツキに伴うセンス時間変化を示す説明図である。図１９に示すように、図１７の領域Ａ２内に該当するＭＲ／ＲＡ値Ｐ２１〜Ｐ２２（センス時間９〜１０ｎｓ）を採るＭＴＪ素子を設計すれば、上記絶縁層１３のバラツキによりΔＲＡの変化はＣ１１〜Ｃ１２に収まるため、センス時間の劣化を遅い方のセンス時間１０ｎｓを基準として１０％以内に抑えることができる。
【００５５】
一方、図１７の領域Ａ２外に該当するＭＲ／ＲＡ値Ｐ２４〜Ｐ２６（センス時間８ｎｓ〜９ｎｓ）を採るＭＴＪ素子を設計すれば、上記温度変化時におけるＭＲ比の変化はＣ２４〜Ｃ２６となり、センス時間の劣化は１ｎｓ以上となり、遅いほうのセンス時間１０ｎｓを基準として１０％以内に抑えることができないことになる。
【００５６】
このように、ＲＡが変動する状況に適したＭＲ／ＲＡ値を有する構造のＭＴＪ素子が実施の形態２であり、特に、図１９のＭＲ／ＲＡ値Ｐ２１，Ｐ２２に示すように、絶縁層１３のバラツキに伴う所定のＲＡ変化によってもセンス時間変化が所定の基準内に収まるＭＲ／ＲＡ値を有する構造のＭＴＪ素子を理想構造としている。
【００５７】
実際の製造基準して、製造時における絶縁層１３の膜厚のズレが±０．０１ｎｓに設定される。このときのＲＡの変動が約１０％であることから、ＲＡが１０％変化する場合にもセンス時間の劣化が遅い方基準として１０％内に収まるＭＲ／ＲＡ値を設定することにより、製造段階時における絶縁層１３の膜厚にズレが生じても、センス時間に関する許容範囲（１０％以内の劣化）を満足するＭＴＪ素子を有する半導体記憶装置を精度良く得ることができる。
【００５８】
＜実施の形態３＞
（ＭＲ比，ＲＡが共に変動する状況に適したＭＴＪ素子構造）
図３で示した構造のＭＴＪ素子Ｍ１において、図１１で示したリーク電流Ｉleakが発生した場合、ＲＡ，ＭＲ比が共に変動する。
【００５９】
図２０はリーク電流ＩleakとＭＲ比との関係を示すグラフである。同図に示すように、リーク電流Ｉleakの上昇に伴いＭＲ比は低くなる傾向を示す。
【００６０】
図２１はリーク電流Ｉleakと低抵抗値Ｒlowとの関係を示すグラフである。同図に示すように、リーク電流Ｉleakの上昇に伴い、低抵抗値Ｒlow、すなわち、ＲＡは低くなる傾向を示す。
【００６１】
図２２はリーク電流Ｉleakの変動によるＭＲ比及びＲlowの関係を示すグラフである。なお、同図において、Ｌ１１はセンス時間一定曲線を示している。同図に示すように、リーク電流変動に伴い、Ｒlow／ＭＲは、センス時間一定曲線Ｌ１１のラウンド部分１８の接線方向に変化する。
【００６２】
図２２で示す傾向に基づき、リーク電流Ｉleakが伴う環境化、すなわちＭＲ比及びＲＡ双方が変化する状況下においては、図２３に示すように、各センス時間一定曲線のラウンド部分を含む領域Ａ３に位置する関係のＭＲ比，ＲＡを選択することが望ましい。
【００６３】
このように、リーク電流によってＲＡ，ＭＲ比双方が変動する状況に適したＭＲ／ＲＡ値を有する構造のＭＴＪ素子が実施の形態３である。
【００６４】
＜実施の形態４＞
図２４はこの発明の実施の形態４であるＭＴＪ素子を有する半導体記憶装置（ＭＲＡＭ）の製造方法を示すフローチャートである。以下、同図を参照してその製造手順を説明する。
【００６５】
まず、ステップＳ１において、電流型センスアンプの動作特性を決定する。このステップＳ１によって電流型センスアンプのセンス時間が決定される。
【００６６】
次に、ステップＳ２において、半導体記憶装置の製造時及び使用時の環境における重視用途を決定する。すなわち、半導体記憶装置の高温環境使用等のＭＲ比の変動を重視した第１の用途、半導体記憶装置の製造時にＭＴＪ素子の絶縁層に生じるバラツキの影響等によるＲＡの変動を重視した第２の用途、半導体記憶装置の製造時あるいは使用時にリーク電流の影響等のＭＲ比及びＲＡ双方の変動を重視する第３の用途のうち、いずれの用途を重視するかを決定する。
【００６７】
そして、ステップＳ３において、ステップＳ２で決定した重視用途に基づき、ＭＲ比，ＲＡとセンス時間の関係を示すセンス時間一定曲線を参考にして、最適ＭＲ／ＲＡ領域（あるいは最適ＭＲ／ＲＡ値）を決定する。すなわち、重視用途が上記第１の用途の場合は実施の形態１のＭＴＪ素子のＭＲ／ＲＡ領域（値）を決定し、重視用途が上記第２の用途の場合は実施の形態２のＭＴＪ素子のＭＲ／ＲＡ領域を決定し、重視用途が上記第３の用途の場合は実施の形態３のＭＴＪ素子のＭＲ／ＲＡ領域を決定する。
【００６８】
その後、ステップＳ４でＴＭＲ面積を入力した後、ステップＳ５において、ステップＳ３で決定したＭＲ／ＲＡ領域（値）にあるＭＲ比，ＲＡを設定する。
【００６９】
上述したステップＳ１〜Ｓ５による設計方法によりＭＲ比，ＲＡが設定された後、ステップＳ６において、ステップＳ４で入力したＴＭＲ面積、ステップＳ５で設定したＭＲ比，ＲＡを満足するＭＴＪ素子及びその周辺部を実際に形成する。
【００７０】
以下、製造段階におけるＭＲ比，ＲＡの設定方法について説明する。ＭＲ比の設定はピン層１２，フリー層１４に用いる磁性材料の組合せによって行う。磁性材料としては、例えば、ＣｏＦｅ、ＣｏＦｅＢ、その混合（ピン層１２，フリー層１４のうち一方をＣｏＦｅ、他方をＣｏＦｅＢ）等が考えられる。
【００７１】
図２５はピン層１２，フリー層１４の磁性材料としてＣｏＦｅ及びＣｏＦｅＢを用いた場合のＭＲ比を示すグラフである。同図に示すように、ＣｏＦｅＢを用いた方がＣｏＦｅを用いた場合にくらべ、十分高いＭＲ比が得られることがわかる。したがって、ステップＳ５で設定されたＭＲ比を満足する磁性材料の組合せでピン層１２，フリー層１４を形成することにより、ステップＳ５で設定されたＭＲ比を満足させるＭＴＪ素子を得ることができる。
【００７２】
ＲＡの設定は、アルミナで形成される絶縁層１３の膜厚設定によって行う。膜厚とＲＡとの関係は図１６で示した通りである。したがって、ステップＳ５で設定されたＲＡを満足する膜厚で絶縁層１３を形成することにより、ステップＳ５で設定されたＲＡを満足させるＭＴＪ素子を得ることができる。
【００７３】
なお、ＭＴＪ素子の周辺部であるビット線、デジット線等の形成は既存の方法で製造する。
【００７４】
その後、ステップＳ７において、ステップＳ１で設定した動作特性を満足する電流型センスアンプを形成する。電流型センスアンプの形成も既存の方法で製造することができる。
【００７５】
このように、実施の形態４の半導体記憶装置の製造方法によれば、重視する用途に最適な構造のＭＴＪ素子を有する半導体記憶装置を設計・製造することができる。
【００７６】
＜実施の形態５＞
実施の形態５は実施の形態４の製造方法のステップＳ３の改良を図った製造方法である。
【００７７】
図２６〜図２８は電流型センスアンプ３のセンス時間を実現する場合のＭＲ比（％）及びＲＡ（Ωμｍ2）とＭＴＪ構造との関係を示したグラフである。
【００７８】
電流型センスアンプのセンス時間、ＭＲ比、ＲＡについては図７で示したグラフと同様であるため、説明を省略する。これらの図において、Ｌ１はＭＴＪ構造８（フリー層１４／絶縁層１３／ピン層１２）の組合せ材料がＣｏＦｅＢ／ＡｌＯ／ＣｏＦｅＢの場合のＭＲ比限界線、Ｌ２はＭＴＪ構造８の組合せ材用がＣｏＦｅ／ＡｌＯ／ＣｏＦｅＢの場合のＭＲ比限界線、Ｌ３はＭＴＪ構造８の組合せ材用がＣｏＦｅ／ＡｌＯ／ＣｏＦｅの場合のＭＲ比限界線を示している。
【００７９】
同図に示すように、ＭＴＪ構造８の組合せ材料によってＭＲ比限界線Ｌ１〜Ｌ３を超える領域のＭＲ比の設定は実質的には不可能である。そこで、最もＭＲ比の設定範囲が広いＭＲ比限界線Ｌ１に基づき、ＭＲ比限界線Ｌ１を超えずにＭＲ比限界線Ｌ１下にある領域をＭＲ／ＲＡ領域と設定するようにしたのが実施の形態５である。
【００８０】
以下、実施の形態５における図２４のステップＳ３の動作について説明する。実施の形態５のステップＳ３において、ステップＳ２で決定した重視用途及びＭＴＪ構造８の組合せ材料のＭＲ比限界線Ｌ１（図２６〜図２８）に基づき、最適ＭＲ／ＲＡ領域（あるいは最適ＭＲ／ＲＡ値）を決定する。
【００８１】
すなわち、重視用途が上記第１の用途（ＭＲ比の変動を変動を重視する用途）の場合は、図２６に示すように、実施の形態１のＭＴＪ素子構造（図１３の領域Ａ１）のうち、ＭＲ比限界線Ｌ１下近傍領域である例えば領域Ａ４をＭＴＪ素子のＭＲ／ＲＡ領域として決定する。
【００８２】
また、重視用途が上記第２の用途（ＲＡの変動を重視する用途）の場合は、図２７に示すように、実施の形態２のＭＴＪ素子構造（図１７の領域Ａ２）のうち、ＭＲ比限界線Ｌ１下の領域である例えば領域Ａ５をＭＴＪ素子のＭＲ／ＲＡ領域として決定する。
【００８３】
さらに、重視用途が上記第３の用途（ＭＲ比及びＲＡ双方の変動を重視する用途）の場合は、図２８に示すように、実施の形態３のＭＴＪ素子構造（図２３の領域Ａ４）のうち、ＭＲ比限界線Ｌ１下の領域である例えば領域Ａ６をＭＴＪ素子のＭＲ／ＲＡ領域として決定する。
【００８４】
このように、実施の形態５の半導体記憶装置の製造装置は、ＭＴＪ構造８に用いる組合せ材料により規定されるＭＲ比限界線Ｌ１を考慮して、重視用途に適合したＭＲ／ＲＡ領域を設定することにより、重視する用途に最適な構造のＭＴＪ素子を、製造時に用いるＭＴＪ構造８用の磁性材料の組合せに適合させて設計・製造することができる。
【００８５】
また、ＭＲ比限界線Ｌ１〜Ｌ３とセンス時間一定曲線との関係から、ＭＴＪ構造８の組合せ材料によって実現可能な電流型センスアンプによる最速センス時間を認識することができるため、ＭＲ限界線Ｌ１〜Ｌ３それぞれを超えない半導体デバイス第１〜第３の用途に応じて最速センス時間が実現可能な最適ＭＲ／ＲＡ値をそれぞれ設定することができる。
【００８６】
＜その他＞
なお、本実施の形態では、高抵抗値Ｒhigh及び低抵抗値Ｒlowによって情報記憶を行う記憶素子としてＭＴＪ素子を示したが、同様な情報を行い、ＭＲ比，ＲＡに相当する抵抗指標が存在する全ての記憶素子、例えば、相変化メモリ（非結晶状態で抵抗値が高くなり、結晶状態で抵抗値が低くなるメモリ）等にも本発明を適用することができるのは勿論である。
【図面の簡単な説明】
【００８７】
【図１】ＭＴＪ素子の抵抗特性を示す説明図である。
【図２】ＭＴＪ素子の抵抗特性を示す説明図である。
【図３】ＭＴＪ素子の一般的な構造を示す断面図である。
【図４】ＭＴＪ素子の周辺構造を示す断面図である。
【図５】電流型センスアンプの一例を示す回路図である。
【図６】電流型センスアンプの動作を示すタイミング図である。
【図７】電流型センスアンプのセンス時間を実現する場合のＭＲ比とＲＡとの関係を示すグラフである。
【図８】低抵抗値、高抵抗値、ＭＲ比とセンス時間との関係を表形式で示した説明図である。
【図９】ＴＭＲ平面形状のバラツキを示す説明図である。
【図１０】寄生抵抗の存在によるＭＲ比の影響を示す説明図である。
【図１１】寄生リークパスの存在によるＭＲ比の影響を示す説明図である。
【図１２】温度変化に伴う、ＭＲ比、ＲＡの関係を示すグラフである。
【図１３】実施の形態１のＭＴＪ素子におけるＭＲ／ＲＡ領域を示すグラフである。
【図１４】実施の形態１のＭＴＪ素子におけるＭＲ／ＲＡ値の設定例を示すグラフである。
【図１５】実施の形態１のＭＴＪ素子におけるＭＲ／ＲＡ値の設定の良否例を示すグラフである。
【図１６】ＭＴＪ構造の絶縁層の膜厚とＲＡとの関係を示すグラフである。
【図１７】実施の形態２のＭＴＪ素子におけるＭＲ／ＲＡ領域を示すグラフである。
【図１８】ＭＴＪ構造の絶縁層の膜厚とＲＡとの関係の詳細を示すグラフである。
【図１９】実施の形態２のＭＴＪ素子におけるＭＲ／ＲＡ値の設定の良否例を示すグラフである。
【図２０】リーク電流とＭＲ比との関係を示すグラフである。
【図２１】リーク電流と低抵抗値との関係を示すグラフである。
【図２２】リーク電流変動によるＭＲ比及びＲlowの関係を示すグラフである。
【図２３】実施の形態３のＭＴＪ素子におけるＭＲ／ＲＡ領域を示すグラフである。
【図２４】この発明の実施の形態４であるＭＴＪ素子を有する半導体記憶装置の製造方法を示すフローチャートである。
【図２５】ピン層，フリー層の磁性材料としてＣｏＦｅ及びＣｏＦｅＢを用いた場合のＭＲ比を示すグラフである。
【図２６】ＭＲ比限界線を考慮した実施の形態１のＭＴＪ素子におけるＭＲ／ＲＡ領域を示すグラフである。
【図２７】ＭＲ比限界線を考慮した実施の形態２のＭＴＪ素子におけるＭＲ／ＲＡ領域を示すグラフである。
【図２８】ＭＲ比限界線を考慮した実施の形態３のＭＴＪ素子におけるＭＲ／ＲＡ領域を示すグラフである。
【符号の説明】
【００８８】
３  電流型センスアンプ、５  差動増幅器、８  ＭＴＪ構造、１１  下部電極、１２  ピン層、１３  絶縁層、１４  フリー層、１５  ハードマスク層、Ｍ１  ＭＴＪ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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