(57)【要約】【課題】シンプルな製造プロセスによる新規なトランジスタ構造を提供する。【解決手段】本発明によるトランジスタは、半導電性金属酸化物チャネル層（５１）と、半導電性金属酸化物チャネル層（５１）に提供されたソース領域（６４）およびドレイン領域（６５）と、ソース領域（６４）とドレイン領域（６５）との間、かつ半導電性金属酸化物層（５１）の上のゲート構造とを備える。その半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される。【選択図】  図３
2006060209.tif 000002
【特許請求の範囲】
【請求項１】
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造と
を備えた、トランジスタ。
【請求項２】
前記トランジスタがメモリトランジスタである、請求項１に記載のトランジスタ。
【請求項３】
前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、請求項１に記載のトランジスタ。
【請求項４】
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造であって、該半導電性金属酸化物層にオーバーレイする強誘電体材料層と、該強誘電体材料層にオーバーレイする上部電極導電層とを備えた、ゲート構造と
を備えた、強誘電性トランジスタ。
【請求項５】
前記半導電性金属酸化物層と前記強誘電体材料層との間に下部電極導電層をさらに備える、請求項４に記載の強誘電性トランジスタ。
【請求項６】
前記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、請求項４または５に記載の強誘電性トランジスタ。
【請求項７】
前記半導電性金属酸化物層と前記強誘電体材料層との間に誘電体層をさらに備える、請求項４に記載の強誘電性トランジスタ。
【請求項８】
前記半導電性金属酸化物層と前記強誘電体材料層との間に抵抗性層をさらに備える、請求項４に記載の強誘電性トランジスタ。
【請求項９】
前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、請求項４に記載の強誘電性トランジスタ。
【請求項１０】
前記半導電性金属酸化物層が、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、請求項４に記載の強誘電性トランジスタ。
【請求項１１】
前記強誘電体材料が、ＰＺＴと、ＳＢＴと、ＰＧＯと、ＢａＴｉＯ３と、ＬｉＮｂＯ３と、ＳＴＯと、ＢＳＴと、ＢＳＴＯと、ＳＢＴＮと、ＰＬＴと、ＰＬＺＴとからなる群から選択される、請求項４に記載の強誘電性トランスタ。
【請求項１２】
前記強誘電体材料を保護するキャップ層をさらに備える、請求項４に記載の強誘電性トランジスタ。
【請求項１３】
前記キャップ層が、窒化シリコンまたは酸化アルミニウムである、請求項１２に記載の強誘電性トランジスタ。
【請求項１４】
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、トランジスタを製造する方法。
【請求項１５】
前記ドレイン領域および前記ソース領域が、前記ゲートスタックの形成の前に形成される、請求項１４に記載の方法。
【請求項１６】
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程であって、該ゲートスタックが、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備えた、工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、強誘電性トランジスタを製造する方法。
【請求項１７】
前記ドレイン領域および前記ソース領域が、前記ゲートスタックの形成の前に形成される、請求項１６に記載の方法。
【請求項１８】
前記ゲートスタックが、前記半導電性金属酸化物層と前記強誘電体材料層との間に下部電極導電層をさらに備える、請求項１６に記載の方法。
【請求項１９】
前記ゲートスタックが、前記半導電性金属酸化物層と前記強誘電体材料層との間に誘電体層をさらに備える、請求項１６に記載の方法。
【請求項２０】
前記ゲートスタックが、前記半導電性金属酸化物層と前記強誘電体材料層との間に抵抗性層をさらに備える、請求項１６に記載の方法。
【請求項２１】
前記ゲートスタックを形成する工程が、
多層ゲートスタックを堆積する工程と、
フォトリソグラフィにより該ゲートスタックをパターニングする工程と、
該ゲートスタックをエッチングする工程と
を包含する、請求項１６に記載の方法。
【請求項２２】
前記ドレイン領域およびソース領域を形成する工程が、高ドーピング濃度に注入する工程を包含する、請求項１６に記載の方法。
【請求項２３】
前記ソース領域および前記ドレイン領域にＬＤＤイオン注入を行う工程をさらに包含する、請求項１６に記載の方法。
【請求項２４】
前記ゲートスタックの側壁に誘電体スペーサをさらに備える、請求項１６に記載の方法。
【請求項２５】
前記誘電体スペーサが、窒化シリコンまたは酸化アルミニウム材料からなる、請求項１６に記載の方法。
【請求項２６】
前記電極導電層が、金属の層、導電性酸化物の層、または金属と導電性酸化物との多層である、請求項１６に記載の方法。
【請求項２７】
前記導電性酸化物層が、導電性ペロブスカイト型酸化物、または高温超伝導体酸化物、または、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の酸化物膜を備える、請求項１６に記載の方法。
【請求項２８】
前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、請求項１６に記載の方法。
【請求項２９】
前記半導電性金属酸化物層が、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、請求項１６に記載の方法。
【請求項３０】
前記強誘電体材料が、ＰＺＴと、ＳＢＴと、ＰＧＯと、ＢａＴｉＯ３と、ＬｉＮｂＯ３と、ＳＴＯと、ＢＳＴと、ＢＳＴＯと、ＳＢＴＮと、ＰＬＴと、ＰＬＺＴとからなる群から選択される、請求項１６に方法。
【請求項３１】
強誘電性メモリトランジスタを製造する方法であって、
半導電性金属酸化物層を用意することと、
該半導電性金属酸化物層の上に、該半導電性金属酸化物層の上に犠牲層を備えた置換ゲートスタックを形成することと、
該置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成することと、
該置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することと、
該置換ゲートスタックの該犠牲層部分を除去することと、
該ゲートスタックの残部を形成することであって、該ゲートスタックの残部は、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備える、こととを
包含する、方法。
【請求項３２】
前記置換ゲートスタックが、前記半導電性金属酸化物層と前記犠牲層との間に配置された下部電極導電層をさらに備える、請求項３１に記載の方法。
【請求項３３】
前記置換ゲートスタックが、前記半導電性金属酸化物層と前記犠牲層との間に配置されたゲート誘電体層をさらに備える、請求項３１に記載の方法。
【請求項３４】
前記犠牲層が、窒化シリコンまたは二酸化シリコンを含む、請求項３１に記載の方法。
【請求項３５】
ソース／ドレインコンタクトのための導電層を形成することをさらに包含する、請求項３１に記載の方法。
【請求項３６】
前記置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することが、
誘電体膜を堆積することと、
該堆積された誘電体膜を平坦化することにより、該置換ゲートスタックの該上部を露出することと
を包含する、請求項３１に記載の方法。
【請求項３７】
前記ゲートスタックの残部を形成することが、
前記強誘電体材料層を堆積することと、
該強誘電体材料層を平坦化することと、
前記上部電極導電層を堆積することと、
フォトリソグラフィにより該上部電極導電層をパターニングすることと、
該上部電極導電層をエッチングすることと
を包含する、請求項３１に記載の方法。
【請求項３８】
前記置換ゲートスタックを形成することが、
該置換ゲートスタックを堆積することと、
フォトリソグラフィにより該置換ゲートスタックをパターニングすることと、
該置換ゲートスタックをエッチングすることと
を包含する、請求項３１に記載の方法。
【請求項３９】
前記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、請求項３１に記載の方法。
【請求項４０】
前記導電性酸化物層が、導電性ペロブスカイト型酸化物、高温超伝導体酸化物、または、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の酸化物膜を備える、請求項３１に記載の方法。
【請求項４１】
前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、請求項３１に記載の方法。
【請求項４２】
前記半導電性金属酸化物層が、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、請求項３１に記載の方法。
【請求項４３】
前記強誘電体材料が、ＰＺＴと、ＳＢＴと、ＰＧＯと、ＢａＴｉＯ３と、ＬｉＮｂＯ３と、ＳＴＯと、ＢＳＴと、ＢＳＴＯと、ＳＢＴＮと、ＰＬＴと、ＰＬＺＴとからなる群から選択される、請求項３１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイスおよび不揮発性メモリトランジスタに関し、より詳しくは、強誘電体ゲートトランジスタ構造およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体材料は、ランダムに分布した多数の永久分極領域からなる。電場存在下において、電場方向に分極した要素を備えた領域は、網目状分極を生じ得るように、非整列領域を犠牲にして成長する。電場が減少した場合には分極も減少するが、分極の減少は、電場がゼロになる場合にも残留分極が残存するように電場の減少よりも遅い。この残留分極は、電場がゼロの条件下（換言すると、入力電圧が切られた場合）においても存在し、強誘電性トランジスタなどの強誘電性不揮発性メモリデバイスの基礎となる。
【０００３】
強誘電性トランジスタは、典型的には、強誘電体ゲートにより制御された半導体電界効果トランジスタ（ＦＥＴ）であり、その半導体電界効果トランジスタでは、シリコン基板と接触した強誘電体膜を用い、強誘電体膜の適切な分極はトランジスタのシリコンチャネルに反転層を作成し得る。基本的な強誘電体ゲートにより制御された電界効果トランジスタは、金属−強誘電体シリコン（ＭＦＳ）ＦＥＴである。用語ＭＦＳは、トランジスタのシリコン（Ｓ）チャネル上の強誘電体（Ｆ）ゲート誘電体上に堆積された金属（Ｍ）ゲート電極からなる強誘電性トランジスタのゲートスタック内の層を示す。
【０００４】
しかしながら、強誘電体／シリコン界面の要求のために、上記のＭＦＳトランジスタの効果的なトランジスタ動作を達成することは困難である。シリコン基板の上に強誘電体膜を直接堆積する場合には、強誘電体層からの金属および酸素が強誘電体−シリコン界面に拡散し得て、それにより、強誘電体膜の分極に影響を及ぼす界面に捕獲された電荷が生成され、強誘電性トランジスタの動作が不安定になり得る。その上、強誘電体膜の熱膨張係数および格子構造はシリコンと互換性がないために、シリコン基板の真上にクリーンな界面を備えた高性能な強誘電体膜を形成することは非常に困難である。
【０００５】
直接型の強誘電体／シリコン界面によりもたらされる不利な点に対応するために、界面層（例えば、強誘電体膜とシリコン基板の間における、ゲート誘電体、金属層、導電性の金属酸化物、またはドープされた導電性の金属酸化物）の追加などの様々な設計が提案されてきた。
【０００６】
ゲート誘電体界面の設計により、シリコン基板と接触した強誘電体層の表面界面および表面状態の問題を克服することはできるが、より高い動作電圧およびフローティングゲート層の底部における捕獲された電荷などの別の問題を伴う。これらのトランジスタの動作電圧は、ゲート誘電体をまたぐ電圧の量だけ強誘電体層のプログラミング電圧よりも高い。また、強誘電体薄膜に電圧が印加される場合には、ゲートスタックに電流が流れ得て、このフローティング電極に電荷が捕獲されうる。捕獲された電荷は、下部電極と強誘電体膜との界面において分極電荷を中和し得て、この構造のメモリ保持時間が短縮され得る。
【０００７】
金属界面の設計は、金属−強誘電体−金属シリコン（ＭＦＭＳ）デバイスにおけるショットキーダイオードの形成に基づく。ゲートユニットの金属下部電極（または、非常に浅い接合層）とシリコン基板との間に、ショットキー障壁が形成される。ショットキー型の強誘電体ゲートメモリトランジスタは、下部電極とソースおよびドレイン領域との間に空間を、また、ゲートの下に非常に浅いｎ型チャネルを必要とする。従って、ショットキー型の強誘電体ゲートメモリトランジスタの駆動電流は比較的低くなり得る。
【０００８】
強誘電性トランジスタの別の新規な設計では、強誘電体材料とシリコン基板との間に、導電性の酸化物界面層、導電性の金属酸化物界面層、またはドープされた導電性の金属酸化物界面層を用いる。それは、第１の発明者らによるタイトルが、「Ｃｏｎｄｕｃｔｉｖｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｇａｔｅ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｔｒａｎｓｉｓｔｏｒ」および「Ｉｎ２Ｏ３  ｔｈｉｎ  ｆｉｌｍ  ｒｅｓｉｓｔｉｖｉｔｙ  ｃｏｎｔｒｏｌ  ｂｙ  ｄｏｐｉｎｇ  ｍｅｔａｌ  ｏｘｉｄｅ  ｉｎｓｕｌａｔｏｒ  ｆｏｒ  ＭＦＭｏｘ  ｄｅｖｉｃｅ  ａｐｐｌｉｃａｔｉｏｎｓ」の同時係属出願に開示されており、これらの出願は本明細書において援用される。導電性の酸化物界面層は、誘電性の界面層の不利な点を有さず、ショットキーダイオード形成の金属界面層の不利な点を有し得ない。導電性の酸化物界面層により、強誘電体膜の特性と、強誘電体層との起こりうる格子整合による強誘電性トランジスタの動作とが改善され得る。それにより、強誘電性界面における酸素拡散の問題が低減されるか、またはなくなり、強誘電性トランジスタの信頼性と、別の誘電体および金属膜とともに改善する可能なエッチング選択性とが改善される。
【０００９】
導電性酸化物の明らかな有利な点にもかかわらず、従来技術の強誘電性トランジスタの全ての設計では、三次元集積における困難とともに比較的複雑なデバイス製造プロセスにつながるシリコン導電チャネルを用いている。
【発明の開示】
【課題を解決するための手段】
【００１０】
適切な条件下において、特定の導電性の金属酸化物材料は半導体として振る舞う。それに従って、本発明は、トランジスタの導電性チャネルとして半導電性（ｓｅｍｉｃｏｎｄｕｃｔｉｖｅ）金属酸化物を用いた新規なトランジスタ構造を開示する。シリコンの導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタの製造プロセスはよりシンプルになり得、三次元構造を実現することができて回路密度が増大する。
【００１１】
開示された半導電性金属酸化物トランジスタは、強誘電性不揮発性メモリデバイスにおいて大きな可能性を有し得る。よりシンプルな製造プロセスと、より高密度のメモリのための可能な三次元構造とに加えて、本発明の強誘電性半導電性金属酸化物トランジスタは強誘電体材料と優れた界面特性を提供することができ、それにより、場合によって、ゲート誘電体を省くことによる強誘電体膜特性の改善およびフローティングゲート効果の低減が起こる。半導電性金属酸化物は強誘電体層との可能な格子整合の利点と、別の誘電体および金属膜による可能なエッチング選択性の改善とをさらに有することができ、その利点により、強誘電性界面における酸素拡散の問題が低減されるか、またはなくなり、強誘電性トランジスタの信頼性が改善される。
【００１２】
半導電性金属酸化物膜は、好適には、トランジスタ動作条件において半導体特性を示す金属酸化物（例えば、Ｉｎ２Ｏ３またはＲｕＯ２）である。半導電性金属酸化物膜は、伝導度を変えるためにｎ型またはｐ型の不純物種がドープされる。ドーパント濃度および製造プロセスにおける別のパラメータを変えることにより、半導電性金属酸化物膜は、動作に適した印加された場の関数としての抵抗の変化可能性などの適切な特性、および強誘電性トランジスタ性能の最適化を達成することができる。
【００１３】
本発明の強誘電性トランジスタは、金属−強誘電体−半導電性金属酸化物ＦＥＴであり得る。このトランジスタのゲートスタックは、基板上の半導電性金属酸化物チャネル上に堆積された強誘電体層上に堆積された金属上部電極（または、上部電極）を有する。本発明の強誘電性トランジスタは、金属−強誘電体−金属−半導電性金属酸化物ＦＥＴであり得る。このトランジスタのゲートスタックは、基板上の半導電性金属酸化物チャネル上に堆積された金属下部電極（または、下部電極）上に堆積された強誘電体層上に堆積された金属上部電極（または、上部電極）を有する。本発明の強誘電性トランジスタは、金属−強誘電体−ゲート誘電体−半導電性金属酸化物ＦＥＴまたは金属−強誘電体−金属−ゲート誘電体−半導電性金属酸化物ＦＥＴなどの半導電性金属酸化物チャネル上のゲート誘電体または抵抗性酸化物も含み得る。
【００１４】
ゲートエッチングプロセスまたはゲート置換プロセスにより、本発明の強誘電性トランジスタの製造プロセスを実行することができる。ゲートエッチングプロセスにおいて、多層ゲートスタックを堆積し、エッチングし、その一方で、ゲート置換プロセスにおいて、デバイスの別の部分の製造のためのプレイスホルダー（ｐｌａｃｅ  ｈｏｌｄｅｒ）として置換ゲートスタックを堆積し、次いで置換ゲートスタックを除去し、機能性ゲートスタックを堆積する。
【００１５】
本発明は。さらに以下の手段を提供する。
【００１６】
（項目１）
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造と
を備えた、トランジスタ。
【００１７】
（項目２）
上記トランジスタがメモリトランジスタである、項目１に記載のトランジスタ。
【００１８】
（項目３）
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、項目１に記載のトランジスタ。
【００１９】
（項目４）
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造であって、該半導電性金属酸化物層にオーバーレイする強誘電体材料層と、該強誘電体材料層にオーバーレイする上部電極導電層とを備えた、ゲート構造と
を備えた、強誘電性トランジスタ。
【００２０】
（項目５）
上記半導電性金属酸化物層と上記強誘電体材料層との間に下部電極導電層をさらに備える、項目４に記載の強誘電性トランジスタ。
【００２１】
（項目６）
上記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、項目４または５に記載の強誘電性トランジスタ。
【００２２】
（項目７）
上記半導電性金属酸化物層と上記強誘電体材料層との間に誘電体層をさらに備える、項目４に記載の強誘電性トランジスタ。
【００２３】
（項目８）
上記半導電性金属酸化物層と上記強誘電体材料層との間に抵抗性層をさらに備える、項目４に記載の強誘電性トランジスタ。
【００２４】
（項目９）
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、項目４に記載の強誘電性トランジスタ。
【００２５】
（項目１０）
上記半導電性金属酸化物層が、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目４に記載の強誘電性トランジスタ。
【００２６】
（項目１１）
上記強誘電体材料が、ＰＺＴと、ＳＢＴと、ＰＧＯと、ＢａＴｉＯ３と、ＬｉＮｂＯ３と、ＳＴＯと、ＢＳＴと、ＢＳＴＯと、ＳＢＴＮと、ＰＬＴと、ＰＬＺＴとからなる群から選択される、項目４に記載の強誘電性トランスタ。
【００２７】
（項目１２）
上記強誘電体材料を保護するキャップ層をさらに備える、項目４に記載の強誘電性トランジスタ。
【００２８】
（項目１３）
上記キャップ層が、窒化シリコンまたは酸化アルミニウムである、項目１２に記載の強誘電性トランジスタ。
【００２９】
（項目１４）
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、トランジスタを製造する方法。
【００３０】
（項目１５）
上記ドレイン領域および上記ソース領域が、上記ゲートスタックの形成の前に形成される、項目１４に記載の方法。
【００３１】
（項目１６）
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程であって、該ゲートスタックが、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備えた、工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、強誘電性トランジスタを製造する方法。
【００３２】
（項目１７）
上記ドレイン領域および上記ソース領域が、上記ゲートスタックの形成の前に形成される、項目１６に記載の方法。
【００３３】
（項目１８）
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に下部電極導電層をさらに備える、項目１６に記載の方法。
【００３４】
（項目１９）
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に誘電体層をさらに備える、項目１６に記載の方法。
【００３５】
（項目２０）
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に抵抗性層をさらに備える、項目１６に記載の方法。
【００３６】
（項目２１）
上記ゲートスタックを形成する工程が、
多層ゲートスタックを堆積する工程と、
フォトリソグラフィにより該ゲートスタックをパターニングする工程と、
該ゲートスタックをエッチングする工程と
を包含する、項目１６に記載の方法。
【００３７】
（項目２２）
上記ドレイン領域およびソース領域を形成する工程が、高ドーピング濃度に注入する工程を包含する、項目１６に記載の方法。
【００３８】
（項目２３）
上記ソース領域および上記ドレイン領域にＬＤＤイオン注入を行う工程をさらに包含する、項目１６に記載の方法。
【００３９】
（項目２４）
上記ゲートスタックの側壁に誘電体スペーサをさらに備える、項目１６に記載の方法。
【００４０】
（項目２５）
上記誘電体スペーサが、窒化シリコンまたは酸化アルミニウム材料からなる、項目１６に記載の方法。
【００４１】
（項目２６）
上記電極導電層が、金属の層、導電性酸化物の層、または金属と導電性酸化物との多層である、項目１６に記載の方法。
【００４２】
（項目２７）
上記導電性酸化物層が、導電性ペロブスカイト型酸化物、または高温超伝導体酸化物、または、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の酸化物膜を備える、項目１６に記載の方法。
【００４３】
（項目２８）
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、項目１６に記載の方法。
【００４４】
（項目２９）
上記半導電性金属酸化物層が、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目１６に記載の方法。
【００４５】
（項目３０）
上記強誘電体材料が、ＰＺＴと、ＳＢＴと、ＰＧＯと、ＢａＴｉＯ３と、ＬｉＮｂＯ３と、ＳＴＯと、ＢＳＴと、ＢＳＴＯと、ＳＢＴＮと、ＰＬＴと、ＰＬＺＴとからなる群から選択される、項目１６に方法。
【００４６】
（項目３１）
強誘電性メモリトランジスタを製造する方法であって、
半導電性金属酸化物層を用意することと、
該半導電性金属酸化物層の上に、該半導電性金属酸化物層の上に犠牲層を備えた置換ゲートスタックを形成することと、
該置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成することと、
該置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することと、
該置換ゲートスタックの該犠牲層部分を除去することと、
該ゲートスタックの残部を形成することであって、該ゲートスタックの残部は、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備える、こととを
包含する、方法。
【００４７】
（項目３２）
上記置換ゲートスタックが、上記半導電性金属酸化物層と上記犠牲層との間に配置された下部電極導電層をさらに備える、項目３１に記載の方法。
【００４８】
（項目３３）
上記置換ゲートスタックが、上記半導電性金属酸化物層と上記犠牲層との間に配置されたゲート誘電体層をさらに備える、項目３１に記載の方法。
【００４９】
（項目３４）
上記犠牲層が、窒化シリコンまたは二酸化シリコンを含む、項目３１に記載の方法。
【００５０】
（項目３５）
ソース／ドレインコンタクトのための導電層を形成することをさらに包含する、項目３１に記載の方法。
【００５１】
（項目３６）
上記置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することが、
誘電体膜を堆積することと、
該堆積された誘電体膜を平坦化することにより、該置換ゲートスタックの該上部を露出することと
を包含する、項目３１に記載の方法。
【００５２】
（項目３７）
上記ゲートスタックの残部を形成することが、
上記強誘電体材料層を堆積することと、
該強誘電体材料層を平坦化することと、
上記上部電極導電層を堆積することと、
フォトリソグラフィにより該上部電極導電層をパターニングすることと、
該上部電極導電層をエッチングすることと
を包含する、項目３１に記載の方法。
【００５３】
（項目３８）
上記置換ゲートスタックを形成することが、
該置換ゲートスタックを堆積することと、
フォトリソグラフィにより該置換ゲートスタックをパターニングすることと、
該置換ゲートスタックをエッチングすることと
を包含する、項目３１に記載の方法。
【００５４】
（項目３９）
上記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、項目３１に記載の方法。
【００５５】
（項目４０）
上記導電性酸化物層が、導電性ペロブスカイト型酸化物、高温超伝導体酸化物、または、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の酸化物膜を備える、項目３１に記載の方法。
【００５６】
（項目４１）
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ２と、Ｇａ２Ｏ３と、ＳｒＴｉＯ３と、ＬａＦｅＯ３と、ＣｒｘＴｉｙＯ３とからなる群から選択される、項目３１に記載の方法。
【００５７】
（項目４２）
上記半導電性金属酸化物層が、Ｍｏと、Ｗと、Ｔｃと、Ｒｅと、Ｒｕと、Ｏｓと、Ｒｈと、Ｉｒと、Ｐｄと、Ｐｔと、Ｉｎと、Ｚｎと、Ｓｎと、Ｎｄと、Ｎｂと、Ｓｍと、Ｌａと、Ｖとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目３１に記載の方法。
【００５８】
（項目４３）
上記強誘電体材料が、ＰＺＴと、ＳＢＴと、ＰＧＯと、ＢａＴｉＯ３と、ＬｉＮｂＯ３と、ＳＴＯと、ＢＳＴと、ＢＳＴＯと、ＳＢＴＮと、ＰＬＴと、ＰＬＺＴとからなる群から選択される、項目３１に記載の方法。
【００５９】
（摘要）
本発明は、トランジスタ導電チャネルとして半導電性金属酸化物を用いた新規なトランジスタ構造を開示する。シリコン導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタの製造プロセスはよりシンプルになり得、三次元集積構造を実現することができて回路密度が増大する。開示された半導電性金属酸化物トランジスタは、強誘電体材料との優れた界面特性と、起こりうる強誘電体層との格子整合のさらなる利点を有する強誘電性不揮発性メモリデバイスにおいて大きな可能性を有し得る。そのさらなる利点により、酸素拡散の問題を除去するかまたはなくし、それにより強誘電性メモリトランジスタの信頼性が改善される。半導電性金属酸化物膜は、好適にはトランジスタ動作条件下において半導体特性を示す金属酸化物であり、例えば、Ｉｎ２Ｏ３またはＲｕＯ２である。本発明の強誘電性トランジスタは、基板上の半導電性金属酸化物チャネル上に堆積された強誘電体層上に堆積された金属上部電極のゲートスタックを有する金属−強誘電体−半導電性金属酸化物ＦＥＴであり得る。下部電極およびゲート誘電体の追加層を用いることにより、本発明の強誘電性トランジスタは、金属−強誘電体−金属（選択任意）−ゲート誘電体（選択任意）−半導電性金属酸化物ＦＥＴでもあり得る。
【発明を実施するための最良の形態】
【００６０】
本発明は、導電性チャネルとして半導電性金属酸化物基板を有するトランジスタ構造を開示する。シリコンの導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタデバイスの製造プロセスはよりシンプルになり得、三次元集積構造を実現することができて回路密度が増大する。本発明の半導電性金属酸化物チャネルを有するトランジスタは、好適には、強誘電性不揮発性メモリ電界効果トランジスタとして用いられる。
【００６１】
金属酸化物半導体は、雰囲気中における種々のガスの存在への感度が高いために、ガス検出材料として用いられてきた。検出されるガス種と半導体金属酸化物の検出膜とにおける化学反応により半導体金属酸化物膜の膜抵抗が著しく変化するという原理に基づいて、典型的なガスセンサーは動作する。膜抵抗は、ガス濃度の直接測定となる。半導体金属酸化物ガスセンサーは、ＣＯ、アルコール、および酸素などのガスを検出するために用いられ得る。
【００６２】
半導体金属酸化物の高感度は、その半導体特性に起因する。それは、半導電性金属酸化物を不良半導体として分類することができるためである。ｎ型またはｐ型の不純物ドーピングにより、それらの酸化物の伝導度は著しく変化し得る。ドープされた半導電性金属酸化物およびドープしていない半導電性金属酸化物は、ガスセンサー用途に対して研究されてきた。ガス検出に用いられる典型的な半導体金属酸化物は、優れた触媒、エレクトロクロミックおよびガス検出特性を有するモリブデン酸化物（ＭｏＯ３）と、優れた半導体特性のために種々のガス検出に用いられるタングステン酸化物（ＷＯ３）と、感光性を有し、所定の波長の光が照射されるときに伝導度が変化するチタン酸化物ＴｉＯ２とである。センサー用途に適した別の半導体酸化物材料は、スズ酸化物（ＳｎＯ２）、鉄酸化物（Ｆｅ２Ｏ３）、インジウム酸化物（Ｉｎ２Ｏ３）、セシウム酸化物（ＣｅＯ２）、亜鉛酸化物（ＺｎＯ２）、ガリウム酸化物（Ｇａ２Ｏ３）、ＳｒＴｉＯ、ＬａＦｅＯ３、Ｃｒ１．８Ｔｉ０．２Ｏ３である。
【００６３】
本発明は、製造プロセスをシンプルにし、三次元集積への適合性を改善する半導電性金属酸化物チャネルを用いたトランジスタ、特に強誘電性メモリトランジスタを開示する。本発明の強誘電性トランジスタは、シリコン導電層を置換する半導電性金属酸化物導電層を有する強誘電性電界効果トランジスタである。本発明の半導電性金属酸化物トランジスタは、半導電性金属酸化物膜に提供されたソース領域およびドレイン領域とを備え、強誘電性トランジスタは、ソース領域とドレイン領域との間に強誘電体ゲート構造をさらに備える。
【００６４】
図１は、従来技術のｎ型チャネル金属−強誘電体シリコンＭＦＳトランジスタの概略図を示す。ｎ型の高濃度の不純物イオンを有するソース領域１４およびドレイン領域１５とともに、ｐ型シリコン基板１３上に強誘電体膜１２がゲート絶縁膜として形成される。金属ゲート電極１１が、強誘電体膜１２一面に形成される。ＭＦＳトランジスタは、アイソレーショントレンチ１６により絶縁される。上記強誘電性トランジスタにおける基本的な不利な点は、優れた強誘電体／シリコン界面を製造することが困難であることである。
【００６５】
直接型の強誘電体／シリコン界面によりもたらされる不利な点に対応するために、強誘電体膜とシリコン基板との間にゲート誘電体が挿入され得る。強誘電性トランジスタは、金属−強誘電体−酸化物（または絶縁体）シリコン（ＭＦＯＳまたはＭＦＩＳ）ＦＥＴと称される。図２Ａは、シリコン基板１３と強誘電体膜１２との間に形成されたゲート酸化物層２７を用いたＭＦＯＳメモリトランジスタを示す。もしくは、図２Ｂに示される金属−強誘電体−金属−酸化物（または絶縁体）シリコン（ＭＦＭＯＳまたはＭＦＭＩＳ）トランジスタのように、強誘電体膜１２とゲート酸化物層２７との間に金属フローティングゲート層２８が追加され得る。フローティングゲート２８に適切な導電性材料（例えば、ＰｔまたはＩｒ）は、通常、強誘電体薄膜の堆積を可能にし、かつゲート誘電体およびチャネルへの強誘電体材料の拡散を防ぐように、選択される。上部電極または上部ゲートと称される別の電極１１に関連して、フローティングゲート層２８は下部電極または下部ゲートとも称される。この強誘電性トランジスタの設計における基本的な不利な点は、ゲート誘電体の絶縁により引き起こされる、起こりうるフローティングゲート効果である。
【００６６】
Ｎａｋａｏらによるタイトルが「Ｎｏｎｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｕｔｉｌｉｚｉｎｇ  ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｆｉｌｍ」の米国特許番号第５，３０３，１８２号に開示された金属−強誘電体−金属シリコン（ＭＦＭＳ）デバイスなどのショットキーダイオードの形成などの強誘電体／シリコン界面の問題を改善するために、別の界面層が用いられ得る。強誘電体層とシリコン基板との間に薄い金属層が配置され、この金属層とシリコン基板との間にショットキー障壁が形成される。ゲートとソース／ドレイン領域との間隔の不足を防ぐために、ショットキー型の強誘電体ゲートメモリトランジスタは、下部電極と、ソースおよびドレイン領域またはゲート下部の非常に浅いｎ型チャネルとの間に空間を必要とする。従って、ショットキー型の強誘電体ゲートメモリトランジスタの駆動電流は比較的低くなり得る。Ｈｓｕらによるタイトルが「Ｏｎｅ  ｔｒａｎｓｉｓｔｏｒ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｃｅｌｌ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｋｉｎｇ  ｔｈｅ  ｓａｍｅ」の米国特許番号第５，７３１，６０８号、その係属出願および分割出願（５，９６２，８８４；６，１１７，６９１；６，０１８，１７１；５，９４２，７７６；５，９３２，９０４；６，１４６，９０４；６，０１１，２８５；６，５３１，３２５号）は本明細書において援用されるが、金属下部電極からソースおよびドレインへの５０ｎｍ〜３００ｎｍの距離を開示し、それにより、起こりうる高いリーク電流が、金属接触の外周における鋭い端によりショットキーダイオードの金属端において場の強度が増加するために、低減される。もしくは、Ｗｉｌｅｒらによるタイトルが「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｆａｂｒｉｃａｔｉｎｇ  ｉｔ」の米国特許番号第６，５３８，２７３号は、ショットキー型の強誘電体ゲートメモリトランジスタにおける半導体表面の表面の下部のソースおよびドレインのくぼみを開示する。
【００６７】
ゲート誘電体の代わりに導電性酸化物を有する強誘電性トランジスタを開示する、本出願の第一の発明者によるタイトルが「Ｃｏｎｄｕｃｔｉｖｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｇａｔｅ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｔｒａｎｓｉｓｔｏｒ」の同時係属出願において、導電性金属酸化物の界面層が用いられ得る。ゲート誘電体を導電性酸化物と置換することにより、強誘電体層の下部ゲートは、導電性酸化物を介してシリコン基板まで導電性を有する。従って、フローティングゲート効果はない。フローティングゲート内に捕獲された電荷に関連したリーク電流と関連したメモリ保持の劣化はなくなる。その上、ゲート誘電体がないために、強誘電性トランジスタの動作電圧は、強誘電体層のプログラミング電圧に低減され得る。
【００６８】
第１の発明者らによるタイトルが「Ｉｎ２Ｏ３  ｔｈｉｎ  ｆｉｌｍ  ｒｅｓｉｓｔｉｖｉｔｙ  ｃｏｎｔｒｏｌ  ｂｙ  ｄｏｐｉｎｇ  ｍｅｔａｌ  ｏｘｉｄｅ  ｉｎｓｕｌａｔｏｒ  ｆｏｒ  ＭＦＭｏｘ  ｄｅｖｉｃｅ  ａｐｐｌｉｃａｔｉｏｎｓ」の別の同時係属出願は、ゲート誘電体に代えて、強誘電性トランジスタの性能を最適化する適切な抵抗値に製造された抵抗性酸化物膜を用いた新規な界面層の設計も開示する。ゲート誘電体を抵抗性酸化物膜と置換することにより、かつ、膜抵抗値を最適化することにより、強誘電体層の下部ゲートは、シリコン基板に電気接続される。従って、フローティングゲート効果をなくすことができ、メモリ保持特性が改善される。その上、ゲート誘電体がないために、強誘電性トランジスタの動作電圧は低減され得る。
【００６９】
開示された導電性酸化物は、好適には導電性金属酸化物であるが、金属要素なしの導電性酸化物であり得る。導電性酸化物は、シリコン基板と優れた界面を生じ得て、堆積された強誘電体膜と優れた格子整合を有するように、特に、ペロブスカイト型結晶構造を有する格子に選択され得る。
【００７０】
その上、強誘電体膜に対して電極の役目をする導電性酸化物は、強誘電体膜の特性を改善し得て、従って、強誘電性トランジスタの動作を改善し得る。強誘電体膜は、通常、反応ガスとして酸素を用いた堆積プロセス、または酸素雰囲気中におけるアニールプロセスなどの雰囲気の酸化において形成され、それにより、堆積された強誘電体膜の安定性が改善される。従って、強誘電体膜の電極材料は、好適には、酸化に耐性のある貴金属（例えば、ＰｔおよびＩｒ）である。導電性酸化物は、既に酸化に耐性がある。さらに、酸素が高濃度にあるため、導電性酸化物膜は、強誘電体／導電性酸化物界面における酸素の移動および集積を抑えることができ、それにより、疲労などの信頼性、および強誘電体の制御性、従って、その分極特性が改善される。
【００７１】
導電性金属酸化物のさらなる利点は、エッチングの選択性である。金属酸化物の蒸気圧が、通常、非常に高いために、酸素は、導電性金属酸化物のエッチングガスとして用いることができる。従って、導電性金属酸化物は、別の誘電体膜と高選択性のエッチング速度においてエッチングされ得る。その上、導電性金属酸化物膜（例えば、ＲｕＯ２）は、通常、金属膜のエッチングに用いられるＦおよびＣｌなどのハロゲンと容易に反応し得ないため、導電性金属酸化物および金属は、高選択性のエッチング速度を有し得る。
【００７２】
適切な条件下において、先に開示した導電性金属酸化物は、種々のガスセンサー用途に広範に用いられる半導体として振舞うことができる。従って、本発明は、半導電性金属酸化物と強誘電体層との間の優れた界面の有利な点を得た半導体金属酸化物強誘電性メモリトランジスタを開示する。さらに、デバイスチャネルとして金属酸化物材料を用いることにより、水平方向または垂直方向に本発明のトランジスタを平面状に製造することができ、また、三次元構造のデバイスの多数の層を積層することができる。
【００７３】
本発明の第１の実施形態は、半導電性金属酸化物強誘電性トランジスタを示す図３に示される。本発明のゲートスタックは、ゲート上部電極６３と、基板６９上に堆積された半導電性金属酸化物層５１上に配置され、かつ、互いに反対の型の高濃度な不純物イオンを有するソース領域６４とドレイン領域６５との間に配置された、強誘電体膜６２とを備える。強誘電性トランジスタは、アイソレーション基板６９により絶縁される。本発明のトランジスタの導電性チャネル層は、Ｉｎ２Ｏ３またはＲｕＯ２などの半導電性金属酸化物を用いて製造される。この例における半導電性金属酸化物は、ｎ型（ｐ型）半導電性金属酸化物材料を形成するためにｐ型（ｎ型）不純物がドープされ得る。
【００７４】
図４は、ｎ型チャネルの半導電性金属酸化物強誘電性トランジスタの動作を示す。図４Ａにおいて、ゲート電極６３に正電圧が印加される場合において、電子が強誘電体膜の上部に、また、正孔が強誘電体膜の下部に引張られるとともに、強誘電体膜６２の分極が生じる。次いで、電子は、下部電極および強誘電体ゲートスタック下部のシリコン表面に集積する。これにより、高導電性チャネル６７が形成される。従って、強誘電性トランジスタは「ＯＮ」である。換言すると、ソース６４とドレイン６５との間にバイアス電圧が印加される場合に、トランジスタを介して電流が流れる。強誘電性トランジスタメモリは、不揮発性である。不揮発性とは、この正電圧が取り除かれた後でさえ、強誘電体膜６２の残留分極のために、トランジスタがＯＮ状態のままであるということを意味する。
【００７５】
図４Ｂにおいて、ゲート電極６３に負電圧が印加される場合において、正孔が強誘電体ゲートの上部に、また、電子が強誘電体膜の下部に引張られるとともに、上記分極と反対の強誘電体膜６２の分極が生じる。次いで、正孔は、下部電極および強誘電体ゲートスタック下部のシリコン表面に集積する。導電性チャネル６７は存在せず、強誘電性トランジスタは「ＯＦＦ」である。換言すると、ソース領域６４とドレイン領域６５との間に非導電状態が生じ、負電圧が取り除かれた後でさえこの状態は維持される。
【００７６】
本発明の第２の実施形態において、下部電極が含まれる。従って、半導電性金属酸化物ゲート強誘電性トラジスタのゲートスタックは、図５に示されるように、ゲート上部電極１６３と、強誘電体膜１６２と、ゲート下部電極６１とを備える。下部電極６１は、半導電性金属酸化物チャネル５１に接続される。従って、下部電極６１は、電気絶縁されておらず、フローティングゲートのように電荷を蓄積することはできない。従って、このデバイスの電荷保持時間は、強誘電性薄膜を介した電流の流れと独立である。
【００７７】
本発明の代替実施形態において、ゲート誘電体が含まれる。従って、半導電性金属酸化物ゲート強誘電性トランジスタのゲートスタックは、図６に示されるように、ゲート上部電極１６３と強誘電体膜１６２とゲート誘電体８１とを備えるか、または、図７に示されるように、ゲート上部電極１６３と強誘電体膜１６２と下部電極６１とゲート誘電体８１とを備える。ゲート誘電体も、タイトルが「Ｉｎ２Ｏ３  ｔｈｉｎ  ｆｉｌｍ  ｒｅｓｉｓｔｉｖｉｔｙ  ｃｏｎｔｒｏｌ  ｂｙ  ｄｏｐｉｎｇ  ｍｅｔａｌ  ｏｘｉｄｅ  ｉｎｓｕｌａｔｏｒ  ＭＦＭｏｘ  ｄｅｖｉｃｅ  ａｐｐｌｉｃａｔｉｏｎｓ」の同時係属出願に開示されるような抵抗性材料であり得る。
【００７８】
本発明の半導電性金属酸化物は、好適には、インジウム酸化物（Ｉｎ２Ｏ３）、ルテニウム酸化物（ＲｕＯ２）、タングステン酸化物（ＷＯ３）、モリブデン酸化物（ＭｏＯ３）、チタン酸化物（ＴｉＯ２）、スズ酸化物（ＳｎＯ２）、鉄酸化物（Ｆｅ２Ｏ３）、セシウム酸化物（ＣｓＯ２）、亜鉛酸化物（ＺｎＯ２）、ガリウム酸化物（Ｇａ２Ｏ３）、ＳｒＴｉＯ、ＬａＦｅＯ３、およびＣｒ１．８Ｔｉ０．２Ｏ３などの半導体特性を示す金属酸化物である。
【００７９】
半導電性金属酸化物膜も、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ，Ｏｓ，Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｓｒ−ＲｕまたはＳｒ−Ｃｏからなる群から選択されたいずれか１つの金属の酸化物膜（例えば、ＩｒＯ２およびＲｕＯ２）、または、塩化ナトリウム（ＮａＣｌ）型結晶構造の面心立方金属酸化物（例えば、ＮｄＯ、ＮｂＯ、ＳｍＯ、ＬａＯ、および、ＶＯ）であり得る。半導電性金属酸化物を形成する好適な方法は、堆積による。しかしながら、拡散によるドーピングおよびイオン注入などの別の方法も用いられ得る。例えば、半導電性金属酸化物は、ホウ素（Ｂ）またはフッ素（Ｆ）をドープしたＺｎＯ、および、アンチモン（Ｓｂ）またはフッ素（Ｆ）をドープしたＳｎＯ２であり得る。
【００８０】
半導電性金属酸化物は、ランタン・ストロンチウム・コバルト酸化物（ＬＳＣＯ）などの任意数の導電性ペロブスカイト型酸化物からなり得る。シンプルなペロブスカイト型酸化物の典型例は、ＳｒＲｕＯ３またはＬａＮｉＯ３などの一般式ＡＢＯ３により表され、ここで、ＡＢは、（Ａ＝Ｃａ、Ｓｒ）（Ｂ＝Ｖ、Ｃｒ、Ｆｅ、Ｒｕ）、（Ａ＝Ｌａ）（Ｂ＝Ｔｉ、Ｃｏ、Ｎｉ、Ｃｕ）、（Ａ＝Ｈ、Ｌｉ、Ｎａ、Ｋ）（Ｂ＝Ｒｅ、Ｍｏ、Ｎｂ）、および、（Ａ＝Ｌａ１−ｘＳｒｘ）（Ｂ＝Ｖ、Ｍｎ、Ｃｏ）の任意の組み合わせである。導電性ペロブスカイト型酸化物の別の例は、一般式Ａ２Ｂ２Ｏ７により表され、ここで、（Ａ＝Ｂｉ、Ｐｄ）（Ｂ＝Ｒｕ１−ｘＢｉｘ、Ｒｕ１−ｘＰｂｘ）であり得る。層状のペロブスカイト型酸化物の例には、ＣａＴｉＯと、ＳｒＲｕＯ３、ＳｒＩｒＯ３、Ｓｒ２ＲｕＯ４、およびＳｒ２ＩｒＯ４などの（Ｓｒ（Ｒｕ，Ｉｒ，Ｃｒ）Ｏ３）（ＳｒＯ）ｎと、Ｂａ２ＲｕＯ４とが含まれる。半導電性金属酸化物膜には、Ｌａ１−ｘＳｒｘＣｕＯ４、Ｎｄ１−ｘＣｅｘＣｕＯ４、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２Ｃａｎ−１ＣｕｎＯ２ｎ＋４、（Ｎｄ１−ｘＣｅｘ）２ＣｕＯ４などの高温超伝導酸化物が含まれ得る。例えば、本明細書において援用されるＳｕｚｕｋｉによるタイトルが「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ａｎｄ  ｏｘｉｄｅ  ｍｕｌｔｉ-ｌａｙｅｒｅｄ  ｓｔｒｕｃｔｕｒｅ」の米国特許番号第６，１５１，２４０号を参照のこと。
【００８１】
本発明に開示された強誘電体材料は、好適には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＳＴＯ、ＢＳＴ、ＢＳＴＯ、ＳＢＴＮ、ＰＬＴ、またはＰＬＺＴのいずれかであるが、ヒステリシス効果を示す全ての強誘電体材料が導電性酸化物強誘電性トランジスタに用いられ得る。好適な強誘電性化合物は、好ましい順に、ＰＧＯ、ＳＢＴ、および、ＰＺＴである。強誘電体層は、好適には、窒化シリコン（Ｓｉ３Ｎ４）または酸化アルミニウム（Ａｌ２Ｏ３）などのパッシベーション層で覆われており、それにより、水素の反応を防ぐ。
【００８２】
下部電極および上部電極は、好適には、アルミニウム、白金、またはイリジウムなどの金属層であり、さらに好適には、導電性層、導電性酸化物層、導電性金属酸化物層、または、導電性酸化物／金属もしくは導電性金属酸化物／金属などの多層である。
【００８３】
本発明の範囲内において、開示された半導電性金属酸化物強誘電性トランジスタ構造は、ＳＯＩまたはＳＩＭＯＸ基板と、ハローまたはＬＤＤソースおよびドレインと、ゲートスタックに対する側壁スペーサと、シャロートレンチアイソレーション（ＳＴＩ）またはＬＯＣＯＳアイソレーションと、チタンシリサイド、コバルトシリサイド、またはニッケルシリサイドなどのシリサイド形成と、レイズドソースおよびドレインと、パッシベーションと、タングステンまたはアルミニウム接触と、アルミニウムまたは銅メタライゼーションとなどの最先端技術の全ての拡張技術も組み入れ得る。
【００８４】
本発明は、半導電性金属酸化物強誘電性トランジスタの製造プロセスをさらに開示する。ある特定のプロセスと関連して、半導電性金属酸化物強誘電性トランジスタの製造プロセスについて以下に示し、説明するが、本発明は、示された詳細に制限されることを意図しない。半導体製造の一般的なプロセスは長年行われてきたが、デバイスまたは構造を製造する異なった方法が多数あるために、本発明の範囲内かつ本発明の意味から逸脱することなしに、製造プロセスの細部において種々の変更がなされ得る。
【００８５】
半導電性金属酸化物強誘電性トランジスタの一製造プロセスは、ゲートスタックを形成するエッチングプロセスを用い、
−半導体金属酸化物チャネル層を用意する工程と、
−半導体金属酸化物層上にゲートスタックを形成する工程と、
−半導体金属酸化物内のゲートスタックの互いに反対側にソース領域およびドレイン領域を形成する工程とを含むゲートエッチングプロセスである。
【００８６】
次いで、そのデバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する。パッシベーション後において、先のデバイスの上部に別のデバイスも製造され得て、それにより三次元メモリ構造が形成される。
【００８７】
−半導体基板の用意：図８Ａ
この製造プロセスは、基板（シリコンウェーハ基板、ガラス基板、複合半導体基板、または、適切な基板のいずれか）、好適にはシリコン基板から開始する。基板上に薄い誘電体層を堆積し、それによりデバイス絶縁が提供される。好適には、誘電体層は、熱酸化プロセス、または堆積プロセス（スパッタリングプロセス、または、プラズマ化学気相堆積プロセスもしくは低圧化学気相堆積プロセスなどの化学気相堆積プロセス）により堆積された二酸化シリコンである。好適には、誘電体層の厚みは５０ｎｍ〜２００ｎｍの間にある。誘電体基板（例えばガラス基板）を用いる場合には、必要とされるデバイス絶縁がすでに基板に提供されているために、この誘電体層は必要とされ得ない。次いで、誘電体層の上に、Ｉｎ２Ｏ３またはＲｕＯ２などの半導電性金属酸化物の薄い層を堆積する。好適には、半導電性金属酸化物の厚みは２０ｎｍ〜１００ｎｍの間にある。好適には、適切なドーパントおよびドーパント濃度を達成するために、半導電性金属酸化物層に適切な不純物を適切にドープする。次いで、半導電性金属酸化物層をパターニングし、それによりアクティブなデバイス領域を形成する。好適には、パターニングプロセスは、フォトレジストマスクを用いて半導電性金属酸化物層をエッチングし、アクティブなデバイス製造のためのアイランドを残すフォトリソグラフィプロセスである。
【００８８】
図８Ａは、半導電性金属酸化物材料のアクティブなデバイス領域２１４とともに、基板２１０と誘電体層２１６とを示す。簡略化のために、外周デバイス、およびアクティブ領域のスレッショルド電圧調節などの重要であるが本発明と関連しない細部は示さない。
【００８９】
−基板上のゲートスタックの形成：図８Ｂ
次いで、強誘電体膜／上部電極の多層ゲートスタックを堆積する。本発明の代替実施形態において、下部電極および／またはゲート誘電体は加えられ得て、多層ゲートスタックは、選択が任意のゲート誘電体と、選択が任意の下部電極と、強誘電体膜と、上部電極との３層または４層を含み得る。好適には、ゲート誘電体は、３ｎｍ〜５０ｎｍの厚みであり、シリコン酸化物、窒化シリコン、またはハフニウム酸化物および酸化アルミニウムなどの誘電体材料である。好適には、強誘電体層は、５０ｎｍ〜３００ｎｍの厚みであり、ＰＧＯ、ＰＺＴ、ＳＴＯ、ＢＳＴ、ＢＳＴＯ、ＳＢＴ、ＳＢＴＮ、ＰＬＴ、またはＰＬＺＴであるが、ヒステリシス効果を示す任意の強誘電体材料でもあり得る。好適には、上部電極および下部電極は、５０ｎｍ〜２００ｎｍの厚みであり、アルミニウム、白金、またはイリジウムであるが、任意の導電性金属材料または導電性金属酸化物材料でもあり得る。その上、電極層（下部電極または上部電極のいずれか）は、金属および導電性酸化物の多層であり得る。
【００９０】
次いで、多層ゲートスタックを強誘電体ゲートスタック（例えば、図８Ｂに示されるように上部電極２１３と強誘電体２１２）にパターニングする。好適には、多層ゲートスタックのパターニングは、フォトリソグラフィにより行われ、そのフォトリソグラフィでは、多層ゲートスタックの上に、パターニングされたマスクを提供し、次いで、パターニングされたマスクに従って多層ゲートスタックをエッチングし、次いで、パターニングされたマスクを除去する。好適には、パターニングされたマスクは、フォトレジスト層であり、そのフォトレジスト層は、被覆され、かつ、フォトマスクからフォトレジスト上にパターンを転写するためにフォトマスクの下でＵＶ光にさらされる。エッチングプロセス中において、フォトレジストマスクは、多層ゲートスタックを保護し、それにより、フォトレジストから多層ゲートスタック上にパターンを転写する。次いで、フォトレジストマスクがはがされ得る。好適には、多層ゲートスタックのエッチングは、反応性イオンエッチングまたはウェットエッチングにより果たされる。
【００９１】
強誘電性トランジスタが低濃度ドーピング領域（ＬＤＤ）イオン注入を必要とし得るかし得ないかに関わらず、次の工程は、ソース領域２１８およびドレイン領域２１９へのＬＤＤイオン注入である。次の工程は、側壁スペーサの形成である。ゲートスタックの上に、窒化シリコン、二酸化シリコン、または酸化アルミニウムなどの誘電体材料の層を約２０ｎｍ〜約８０ｎｍの間の厚みにまで堆積し、次いで、異方性エッチングを行うことにより強誘電体ゲートスタック上に誘電体側壁スペーサ２２０を残す（図８Ｄ）。側壁スペーサは、水素の拡散などの特性劣化から強誘電体材料を守るために用いられ得る。
【００９２】
−ゲートスタックの互いに反対側における、ドレイン領域およびソース領域の形成：図８Ｅ
次いで、ドーピングイオンを注入することにより、ソース領域２２１とドレイン領域２２２とが形成される（図８Ｅ）。次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する（図８Ｆ）。全体の構造上に、約１０００ｎｍ〜約２０００ｎｍの厚みにまで、二酸化シリコンなどのパッシベーション層２３５を堆積する。パッシベーション層を平坦化し得て、それにより基板のトポロジーが改善される。次いで、約４００℃〜約５００℃の間の温度において約１５分〜約６０分間その構造をアニールする。次いで、好適にはフォトリソグラフィにより、パッシベーション層をパターニングし、コンタクトホールを形成する。次いで、製造プロセスは、ソース２２１へのコンタクト２４１と、ゲートスタック（上部電極２１３および強誘電体２１２）へのコンタクト２４３と、ドレイン２２２へのコンタクト２４２との第１のレベルのメタライゼーションに続く。
【００９３】
本発明の代替実施形態（下部電極および／またはゲート誘電体のゲートスタックを備えた強誘電性トランジスタ）のゲートエッチングプロセスは、上記のゲートエッチングプロセスと類似し、ゲート下部電極とゲート誘電体を追加する工程を含む。
【００９４】
もしくは、強誘電体ゲートスタックは、本明細書において援用される、Ｈｓｕらによるタイトルが「Ｍｅｔｈｏｄ  ｏｆ  ｍａｋｉｎｇ  ｍｅｔａｌ  ｇａｔｅ  ｓｕｂ−ｍｉｃｒｏｎ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ」の米国特許番号第６，２７４，４２１号に類似したゲート置換プロセスにより製造され得る。製造プロセスは、ゲートスタックを形成するために置換プロセスを用い、
−半導体基板を用意する工程と、
−犠牲層を備えた置換ゲートスタックを形成する工程と、
−置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と、
−置換ゲートスタックの上部を露出する間において、置換ゲートスタックを囲む領域を充填する工程と、
−置換ゲートスタックの犠牲層部分を除去する工程と、
−ゲートスタックの残部を形成する工程とを包含する。
【００９５】
次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する。
【００９６】
−半導体基板の用意：図９Ａ
ゲートエッチングプロセスと同様に、製造プロセスは、基板（シリコンウェーハ基板、ガラス基板、複合半導体基板、または、適切な基板のいずれか）、好適にはシリコン基板の用意から開始する。基板上に薄い誘電体層を堆積し、それによりデバイス絶縁が提供される。好適には、誘電体層は、熱酸化プロセス、または堆積プロセス（スパッタリングプロセス、または、プラズマ化学気相堆積プロセスもしくは低圧化学気相堆積プロセスなどの化学気相堆積プロセス）により堆積された二酸化シリコンである。好適には、誘電体層の厚みは５０ｎｍ〜２００ｎｍの間にある。誘電体基板（例えばガラス基板）を用いる場合には、誘電体層は必要とされ得ない。次いで、誘電体層の上に、Ｉｎ２Ｏ３またはＲｕＯ２などの半導電性金属酸化物の薄い層を堆積する。好適には、半導電性金属酸化物の厚みは２０ｎｍ〜１００ｎｍの間にある。次いで、半導電性金属酸化物層をパターニングし、それによりアクティブなデバイス領域を形成する。好適には、パターニングプロセスは、フォトレジストマスクを用いて半導電性金属酸化物層をエッチングし、アクティブなデバイス製造のための領域を残すフォトリソグラフィプロセスである。
【００９７】
図９Ａは、半導電性金属酸化物材料のアクティブなデバイス領域３１４とともに、基板３１０と誘電体層３１６とを示す。簡略化のために、外周デバイス、起こりうるウェル形成プロセス、およびアクティブ領域のスレッショルド電圧調節などの重要であるが本発明と関連しない細部は示さない。
【００９８】
−基板上の犠牲層を備えた置換ゲートスタックの形成：図９Ｂ
次いで、多層置換ゲートスタックを堆積する。置換ゲートスタックは、デバイスの連続した製造のためのプレイスホルダーの役目をし、機能ゲートスタックの製造の前に除去され得る。従って、多層置換ゲートスタックは、置換ゲート犠牲層を備える。下部電極またはゲートスタックのゲート誘電体が含まれた本発明の別の実施形態において、置換ゲートスタックも、下部電極または多層ゲートスタックのゲート誘電体を備える。好適には、置換ゲート犠牲層は、約５０ｎｍ〜約２００ｎｍの厚みであり、窒化シリコンまたは二酸化シリコンである。置換ゲート犠牲層は、機能ゲートスタックのためのプレイスホルダーの役目を果たすために、犠牲層の厚みは、機能ゲートスタックの残りの総厚みにより部分的に決定される。
【００９９】
次いで、図９Ｂに示されるように、多層置換ゲートスタックを、置換ゲート層３３０を備えた強誘電体ゲートスタックにパターニングする。好適には、多層ゲートスタックのパターニングは、フォトリソグラフィおよび反応性イオンエッチングにより行われる。
【０１００】
強誘電性トランジスタが低濃度ドーピング領域（ＬＤＤ）イオン注入を必要とし得るかし得ないかに関わらず、次の工程は、選択が任意のＬＤＤイオン注入および起こりうる側壁スペーサの形成である。
【０１０１】
−置換ゲートスタックの互いに反対側におけるドレイン領域およびソース領域の形成：図９Ｃ
次いで、ドーピングイオンの注入により、ソース領域３２１およびドレイン領域３２２が形成される。Ｐｔ、Ｉｒ、Ｔｉ、ＴｉＮ、ＴａＮなどの金属３５０の薄い層またはそれらの金属材料の多層を用いて、ソース領域およびドレイン領域のためのコンタクトが製造され得る。好適には、スパッタリングプロセスなどの指向性技術により金属層を堆積する。スパッタリングプロセスにより、平坦な表面上に金属の均一な層を堆積し、窒化シリコンの犠牲ゲートの鉛直方向の３つの側壁上に堆積される金属はわずかであるか、堆積されない。非アクティブ領域から金属をエッチングするために、フォトレジストマスクを用いたフォトリソグラフィを用いることができる（図９Ｄ）。
【０１０２】
−置換ゲートスタックの上部を露出する間における、置換ゲートスタックを囲む領域の充填：図９Ｅ
全体の構造上に、二酸化シリコンなどの誘電体層３３５を堆積する。次いで、好適には化学機械研磨（ＣＭＰ）プロセスにより、誘電体層を平坦化する。好適には、誘電体層の厚みは、置換ゲート層３３０および半導電性金属酸化物３１４よりも約５０％厚く、それにより、平坦化の間におけるディッシングを防ぐ。ＣＭＰプロセスは、窒化シリコンの犠牲ゲート上の金属層３５０において停止し、犠牲ゲート上の金属は、完全に除去され得るか、または除去され得ない（図９Ｅ）。
【０１０３】
−置換ゲートスタックの犠牲層部分の除去：図９Ｆ
周囲の構造への損傷を防ぐために、好適には選択性ウェットエッチングプロセスにより、置換ゲート層３３０および残存する金属層３５０除去し、それによりゲートトレンチ３３７を露出させる。ゲートトレンチの側壁における金属も、ウェットエッチングプロセスにより除去される。
【０１０４】
強誘電体ゲートスタックを守るために、ゲートトレンチの側壁にスペーサ３４０を製造する。スペーサ形成は、好適には、窒化シリコンまたは酸化アルミニウムの層を約５ｎｍ〜約２０ｎｍの厚みにまで堆積することにより行われる。次いで、プラズマ反応性イオンエッチングにより異方性エッチングを行う（図９Ｆ）。
【０１０５】
−ゲートスタックの残部の形成：図９Ｈ
次いで、ゲートトレンチに強誘電体層を堆積する。強誘電体層は、好適にはＰＧＯ、ＰＺＴ、ＳＴＯ、ＢＳＴ、ＢＳＴＯ、ＳＢＴ、ＳＢＴＮ、ＰＬＴまたはＰＬＺＴであるが、ヒステリシス効果を示す任意の強誘電体材料であり得る。強誘電体層３１２を平坦化する次のＣＭＰプロセスの間におけるディッシング効果を最小限にするために、強誘電体層の厚みは、好適にはゲートトレンチの厚みよりも幾分厚い（図９Ｇ）。
【０１０６】
次いで、強誘電体層３１２の上に上部電極を製造する。好適には、上部電極の形成は上部電極材料のブランケット層を堆積することにより行われ、次いで、フォトリソグラフィおよび反応性イオンエッチング技術を用いて上部電極へとパターニングする。好適には、上部電極は、５０ｎｍ〜２００ｎｍの厚みであり、アルミニウム、白金、またはイリジウムであるが、任意の導電性の材料であり得る（図９Ｈ）。
【０１０７】
次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する（図９Ｉ）。全体の構造上に、約３００ｎｍ〜約５００ｎｍの厚みにまで、二酸化シリコンなどのパッシベーション層を堆積する。次いで、約４００℃〜約５００℃の温度において約１５分〜約６０分間その構造をアニールする。次いで、好適にはフォトリソグラフィにより、パッシベーション層をパターニングし、それによりコンタクトホールを形成する。次いで、製造プロセスは、ソース３２１へのコンタクト３４１と、ゲートスタック（上部電極３１３、強誘電体３１２、下部電極３１１、および導電性酸化物３０１）へのコンタクト３４３と、ドレイン３２２へのコンタクト３４２との第１のレベルのメタライゼーションに続く。
【０１０８】
平坦な表面を得るために、ＣＭＰ平坦化工程が加えられ得る。三次元メモリ構造を形成を目的として、より高いレベルのメモリトランジスタ製造のために上記の工程を繰返し得る（図９Ｊ）。
【０１０９】
本発明の代替実施形態（追加の下部電極またはゲート誘電体のゲートスタックを有した強誘電性トランジスタ）のゲート置換プロセスは、ゲート下部電極またはゲート誘電体を追加する工程を除いて、上記の置換プロセスと類似する。
【０１１０】
デバイス製造の方法とともに、新規の強誘電性トランジスタおよびそのメモリセル用途について開示した。本発明の好適な実施形態を開示したが、添付の特許請求の範囲において定められる本発明の範囲内において、それらのさらなる変更および修正がなされ得るということが理解され得る。その上、不揮発性メモリ用途の強誘電性トランジスタに関連して本発明を開示したが、本明細書に開示された本発明の概念による別の用途も、当業者には明らかであり得る。
【図面の簡単な説明】
【０１１１】
【図１】従来技術の強誘電体ゲートにより制御された半導体電界効果トランジスタ（ＦＥＴ）を示し、金属−強誘電体シリコン（ＭＦＳ）ＦＥＴである。
【図２Ａ】従来技術の金属−強誘電体−酸化物シリコンＭＦＯＳトランジスタの概略図を示す。
【図２Ｂ】従来技術の金属−強誘電体−金属−酸化物シリコンＭＦＭＯＳトランジスタの概略図を示す。
【図３】本発明の半導電性金属酸化物強誘電性トランジスタの概略図を示す。
【図４Ａ】本発明の半導電性金属酸化物強誘電性トランジスタの動作を示す。
【図４Ｂ】本発明の半導電性金属酸化物強誘電性トランジスタの動作を示す。
【図５】半導体金属酸化物チャネル上に堆積された上部電極／強誘電体／下部電極のゲートスタックを有する本発明の半導電性金属酸化物強誘電性トランジスタの別の実施形態を示す。
【図６】半導体金属酸化物チャネル上に堆積された上部電極／強誘電体／ゲート誘電体のゲートスタックを有する本発明の半導電性金属酸化物強誘電性トランジスタの別の実施形態を示す。
【図７】半導体金属酸化物チャネル上に堆積された上部電極／強誘電体／下部電極／ゲート誘電体のゲートスタックを有する本発明の半導電性金属酸化物強誘電性トランジスタの別の実施形態を示す。
【図８Ａ】ゲートエッチングプロセスの例示的な製造プロセスの途中工程を示す。
【図８Ｂ】ゲートエッチングプロセスの例示的な製造プロセスの途中工程を示す。
【図８Ｃ】ゲートエッチングプロセスの例示的な製造プロセスの途中工程を示す。
【図８Ｄ】ゲートエッチングプロセスの例示的な製造プロセスの途中工程を示す。
【図８Ｅ】ゲートエッチングプロセスの例示的な製造プロセスの途中工程を示す。
【図８Ｆ】ゲートエッチングプロセスの例示的な製造プロセスの途中工程を示す。
【図９Ａ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｂ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｃ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｄ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｅ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｆ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｇ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｈ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｉ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【図９Ｊ】ゲート置換プロセスの例示的な製造プロセスの途中工程を示す。
【符号の説明】
【０１１２】
５１  半導電性金属酸化物層
６１、  下部電極
６２、１６２  強誘電体膜
６３、１６３、２１３、３１３  上部電極
６４、２１８、２２１、３２１  ソース領域
６５、２１９、２２２、３２２  ドレイン領域
６７  導電性チャネル
６９、２１０、３１０  基板
８１  ゲート誘電体
２１２、３１２  強誘電体
２１４、３１４  アクティブなデバイス領域
２１６、３１６  誘電体層
２２０、３４０  スペーサ
２３５  パッシベーション層
２４１、２４２、２４３、３４１、３４２、３４３  コンタクト
３３０  置換ゲート層
３３７  ゲートトレンチ
３５０  金属
【図１】
2006060209.tif 000003
【図２Ａ】
2006060209.tif 000004
【図２Ｂ】
2006060209.tif 000005
【図３】
2006060209.tif 000006
【図４Ａ】
2006060209.tif 000007
【図４Ｂ】
2006060209.tif 000008
【図５】
2006060209.tif 000009
【図６】
2006060209.tif 000010
【図７】
2006060209.tif 000011
【図８Ａ】
2006060209.tif 000012
【図８Ｂ】
2006060209.tif 000013
【図８Ｃ】
2006060209.tif 000014
【図８Ｄ】
2006060209.tif 000015
【図８Ｅ】
2006060209.tif 000016
【図８Ｆ】
2006060209.tif 000017
【図９Ａ】
2006060209.tif 000018
【図９Ｂ】
2006060209.tif 000019
【図９Ｃ】
2006060209.tif 000020
【図９Ｄ】
2006060209.tif 000021
【図９Ｅ】
2006060209.tif 000022
【図９Ｆ】
2006060209.tif 000023
【図９Ｇ】
2006060209.tif 000024
【図９Ｈ】
2006060209.tif 000025
【図９Ｉ】
2006060209.tif 000026
【図９Ｊ】
2006060209.tif 000027