(57)【要約】【課題】  レイアウト面積の増加を抑えつつ、バイアス電流回路における出力電流の広いダイナミックレンジを確保することができる半導体装置を実現する。【解決手段】  本発明の半導体装置は、第１のリファレンス電流がリファレンス入力に供給される第１のカレントミラー回路と、第１のリファレンス電流と異なる電流値の第２のリファレンス電流がリファレンス入力に供給される第２のカレントミラー回路と、第１のカレントミラー回路の出力および第２のカレントミラー回路の出力が接続された出力端子を具備し、第１および第２のカレントミラー回路が、複数の状態を示す制御信号に基づいて、出力端子に流れるバイアス電流をそれぞれ生成する。【選択図】  図１
2006020098.tif 000002
【特許請求の範囲】
【請求項１】
第１のリファレンス電流がリファレンス入力に供給される第１のカレントミラー回路と、
前記第１のリファレンス電流と異なる電流値の第２のリファレンス電流がリファレンス入力に供給される第２のカレントミラー回路と、
前記第１のカレントミラー回路の出力および前記第２のカレントミラー回路の出力が接続された出力端子を具備し、
前記第１および前記第２のカレントミラー回路が、前記出力端子に流れるバイアス電流を、複数の状態を示す制御信号に基づいて、それぞれ生成することを特徴とする半導体装置。
【請求項２】
前記第１および前記第２のカレントミラー回路は、
ゲート端子およびドレイン端子が前記リファレンス入力に接続され、ソース端子が電源に接続される第１のＭＯＳ−ＦＥＴと、
ドレイン端子が前記出力に接続され、ソース端子が前記電源に接続され、ゲート端子が前記第１のＭＯＳ−ＦＥＴのドレイン端子に接続される複数の第２のＭＯＳ−ＦＥＴを備え、
前記複数の第２のＭＯＳ−ＦＥＴのそれぞれは、前記制御信号の状態に基づいて導通状態または非道通状態に設定されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御信号の前記複数の状態は一次元の順序列を構成し、ある状態から他の状態への状態遷移は前記順序列上で隣の状態への遷移に限られ、
前記第１および前記第２のカレントミラー回路における前記複数の第２のＭＯＳ−ＦＥＴは、前記制御信号の前記順序列上の１つの状態に一意に対応し、前記制御信号の前記状態遷移によって択一的に導通または非道通状態に遷移されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１または前記第２のカレントミラー回路における前記複数の前記第２のＭＯＳ−ＦＥＴのうち少なくとも１つは、前記制御信号の状態にかかわりなく導通状態に設定されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１および前記第２のカレントミラー回路における前記複数の第２のＭＯＳ−ＦＥＴは、それらのトランジスタサイズが等比数列を成すように形成されていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路を用いた半導体装置に関する。
【背景技術】
【０００２】
大きな出力電流を必要とするバイアス回路や能動負荷などの定電流回路として、カレントミラー回路を用いた電流逓倍回路が一般に広く使用されている。電流逓倍回路は、出力電流が所望の値となるようカレントミラーの出力トランジスタを複数並列に接続して構成されている（例えば、特許文献１を参照。）。
【０００３】
一方、近年、携帯電話などに代表される携帯機器において、送信出力段のバイアス電流回路として、２〜３桁のダイナミックレンジを持つ出力電流（バイアス電流）をカバーすることが必要になっている。また、このような応用では、バイアス電流切り替え時に発生するスイッチングノイズを抑制するために、バイアス電流回路の出力トランジスタでＯＮおよびＯＦＦを複数同時に行うことは避けなければならない、という制約がある。このため、デコード方式による出力トランジスタの選択が採用できず、結果的に、必要な電流ステップに対応した数の出力トランジスタを並列接続することが必要となる。
【０００４】
しかしながら、上述したような従来の電流逓倍回路の構成には、出力電流とリファレンス電流の比に比例してレイアウト面積が増加するという本質的な問題があった。特に、スイッチングノイズを抑制するために、並列接続した出力トランジスタをスイッチで順次選択する場合は、１つのバイアス電流回路で広いダイナミックレンジ（例えば、数百μＡ〜数十ｍＡの出力電流。）をカバーしようすると、コア回路の大半をバイアス電流回路が占めてしまうほどにレイアウト面積が増加するという問題があった。
【特許文献１】特開平１１−２３４１３５号公報（図１２、図１４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、レイアウト面積の増加を抑えつつ、出力電流の広いダイナミックレンジを確保することができるバイアス電流回路を持った半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１のリファレンス電流がリファレンス入力に供給される第１のカレントミラー回路と、前記第１のリファレンス電流と異なる電流値の第２のリファレンス電流がリファレンス入力に供給される第２のカレントミラー回路と、前記第１のカレントミラー回路の出力および前記第２のカレントミラー回路の出力が接続された出力端子を具備し、前記第１および前記第２のカレントミラー回路が、前記出力端子に流れるバイアス電流を、複数の状態を示す制御信号に基づいて、それぞれ生成することを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、レイアウト面積の増加を抑えつつ、半導体装置のバイアス電流回路における出力電流の広いダイナミックレンジを確保することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【０００９】
図１は、本発明の実施例に係わる半導体装置を示す回路図である。ここでは、一例として、指数関数的に増加する１５ステップの電流値を１５個の出力トランジスタ（以下、「Ｑ１〜Ｑ１５」という。）で生成する回路を示した。
【００１０】
本発明の実施例に係わる半導体装置は、リファレンス入力に電流値の異なるリファレンス電流（以下、「Ｉｔｅｆ１〜Ｉｒｅｆ３」という。）が供給される３つのカレントミラー回路（以下、「ＣＭ１１〜ＣＭ１３」という。）を備えている。
【００１１】
ＣＭ１１のリファレンス入力にはＩｒｅｆ１が接続され、ＣＭ１１の出力は出力端子（以下、「ＯＵＴ」という。）に接続されている。
【００１２】
ＣＭ１２のリファレンス入力にはＩｒｅｆ２が接続され、ＣＭ１２の出力はＯＵＴに接続されている。
【００１３】
ＣＭ１３のリファレンス入力にはＩｒｅｆ３が接続され、ＣＭ１３の出力はＯＵＴに接続されている。
【００１４】
ＣＭ１１は、リファレンス入力に接続された基準トランジスタ（以下、「Ｑ２１」という。）と、出力に接続された５つの出力トランジスタＱ１〜Ｑ５を備えている。
【００１５】
Ｑ２１のドレイン端子およびゲート端子はＣＭ１１のリファレンス入力に接続され、Ｑ２１のソース端子は電源（以下、「Ｖｓｓ」という。）に接続されている。
【００１６】
Ｑ１のドレイン端子はＣＭ１１の出力に接続され、Ｑ１のゲート端子はＱ２１のドレイン端子に接続され、Ｑ１のソース端子はＶｓｓに接続されている。
【００１７】
Ｑ２のドレイン端子はＣＭ１１の出力に接続され、Ｑ２のゲート端子はスイッチ素子Ｓ２を介してＱ２１のドレイン端子に接続され、Ｑ２のソース端子はＶｓｓに接続されている。
【００１８】
Ｑ３〜Ｑ５は、Ｑ２と同様に接続されている。Ｑ２との違いは、それぞれのゲート端子がスイッチ素子Ｓ３〜Ｓ５のそれぞれを介してＱ２１のドレイン端子に接続されていることである。
【００１９】
Ｓ２〜Ｓ５はミラー比を切り替えるための１４ビットの制御信号（以下、「ＳＴＥＰ」という。）に基づいてそれぞれＯＮ／ＯＦＦが行われ、これにより、ＣＭ１１の出力を流れるミラー電流の値が制御される。
【００２０】
図１に示した“ＳＴＥＰ［２：５］”という表記は、１４ビットあるＳＴＥＰ［２：１５］のうち、４ビットがＳ２〜Ｓ５の制御に使用されることを意味している。“ＳＴＥＰ［６：１０］”および“ＳＴＥＰ［１１：１５］”も同様である。
【００２１】
ＣＭ１２は、リファレンス入力に接続された基準トランジスタ（以下、「Ｑ２２」という。）と、出力に接続された５つの出力トランジスタＱ６〜Ｑ１０を備えている。
【００２２】
Ｑ２２のドレイン端子およびゲート端子はＣＭ１２のリファレンス入力に接続され、Ｑ２２のソース端子はＶｓｓに接続されている。
【００２３】
Ｑ６のドレイン端子はＣＭ１２の出力に接続され、Ｑ６のゲート端子はスイッチ素子Ｓ６を介してＱ２２のドレイン端子に接続され、Ｑ６のソース端子はＶｓｓに接続されている。
【００２４】
Ｑ７〜Ｑ１０は、Ｑ６と同様に接続されている。Ｑ６との違いは、それぞれのゲート端子がスイッチ素子Ｓ７〜Ｓ１０のそれぞれを介してＱ２２のドレイン端子に接続されていることである。
【００２５】
Ｓ６〜Ｓ１０はＳＴＥＰに基づいてＯＮ／ＯＦＦが行われ、これにより、ＣＭ１２の出力を流れるミラー電流の値が制御される。
【００２６】
ＣＭ１３は、リファレンス入力に接続された基準トランジスタ（以下、「Ｑ２３」という。）と、出力に接続された５つの出力トランジスタＱ１１〜Ｑ１５を備えている。
【００２７】
ＣＭ１３の構成はＣＭ１２と同様であり、Ｑ１１〜Ｑ１５のゲート端子がそれぞれＳ１１〜Ｓ１５を介してＱ２３のドレイン端子に接続されている。
【００２８】
Ｓ１１〜Ｓ１５はＳＴＥＰに基づいてＯＮ／ＯＦＦが行われ、これにより、ＣＭ１３の出力を流れるミラー電流の値が制御される。
【００２９】
表１は、図１の各トランジスタのサイズとそこを流れる電流値を示したものである。
【表１】
2006020098.tif 000003
【００３０】
Ｑ１〜Ｑ１５のサイズは、Ｑ２１〜Ｑ２３のサイズを１とした場合の比率で示してある。したがって、Ｑ１〜Ｑ１５がＯＮの時にそこを流れるそれぞれの電流値は、Ｉｒｅｆ×（サイズ比）となる。
【００３１】
例えば、Ｑ１３がＯＮの時にＱ１３を流れる電流値は、表１に示したように、１．６ｍＡ×４．００＝６．４ｍＡとなる。
【００３２】
次に、上述した構成を持つ半導体装置の動作について説明する。
【００３３】
まず、ＳＴＥＰに基づいて、Ｑ２〜Ｑ１５のＯＮ／ＯＦＦが制御され、ＯＮした出力トランジスタがそのサイズ比に対応したミラー電流をそれぞれの出力に生成する。
【００３４】
次に、ＣＭ１１〜ＣＭ１３の出力はすべてＯＵＴに接続されているので、ＯＮした出力トランジスタが生成するミラー電流の総和がバイアス電流（以下、「Ｉｂｉａｓ」という。）としてＯＵＴを流れる。
【００３５】
表２は、ＳＴＥＰの状態に対応したＩｂｉａｓとＯＮしている出力トランジスタのレイアウト面積を示したものである。
【表２】
2006020098.tif 000004
【００３６】
ここで重要なことは、ＳＴＥＰの各状態にＳ２〜Ｓ１５の各スイッチが一意に対応しており、ＳＴＥＰの状態遷移は常に１ずつ増減することである。
【００３７】
つまり、表２に示したように、ＳＴＥＰの状態を１次元の順序列と見なして、状態遷移は常に隣の状態への遷移だけに限定され、Ｓ２〜Ｓ１５のＯＮ／ＯＦＦは選択的であり、同時に２つ以上の遷移は行われない、ということである。これはＩｂｉａｓ切り替え時のスイッチングノイズを可能な限り抑制するためである。
【００３８】
例えば、ＳＴＥＰの状態８はＳ８の動作に対応しており、ＳＴＥＰが状態７から状態８へ遷移してくる時にはＳ８はＯＮし、ＳＴＥＰが状態８から状態７へ遷移する時にはＳ８はＯＦＦする。
【００３９】
また、ＳＴＥＰが状態８から状態９へ遷移する時、または、状態９から状態８へ遷移してくる時には、Ｓ８はＯＮしたままである。
【００４０】
したがって、ＳＴＥＰが状態８である場合には、Ｓ２〜Ｓ８はすべてＯＮしており、Ｓ９〜Ｓ１５はすべてＯＦＦしており、ＩｂｉａｓはＱ１〜Ｑ８を流れるミラー電流の総和となる。
【００４１】
表１に示したように、Ｑ１〜Ｑ５、Ｑ６〜Ｑ１０、およびＱ１１〜Ｑ１５は、それらのトランジスタサイズがそれぞれ等比数列を成すように設定され、Ｉｒｅｆ１〜Ｉｒｅｆ３も等比数列を成すよう設定されている。
【００４２】
したがって、Ｉｂｉａｓは、次の式のようにＳＴＥＰの状態に応じて等比級数的に増加する。
【数１】
2006020098.tif 000005
【００４３】
ここで、ｓは表２に示したＳＴＥＰの状態を表す番号である。
【００４４】
さらに重要なことは、本発明の実施例に係わる半導体装置では、異なる電流値を有する３つのリファレンス電流、すなわち、表１に示したように、Ｉｒｅｆ１＝０．１ｍＡ、Ｉｒｅｆ２＝０．４ｍＡ、およびＩｒｅｆ３＝１．６ｍＡを用いているので、出力トランジスタのレイアウト面積を大幅に抑制できることである。
【００４５】
図２は、本発明の実施例に係わる半導体装置におけるレイアウト面積の抑制効果を示すグラフである。
【００４６】
図中、実線は本実施例のレイアウト面積を示し、波線は従来のレイアウト面積を示している。横軸は表２に示したＳＴＥＰの状態を表す番号であり、縦軸はそれぞれの状態においてＯＮしている出力トランジスタのレイアウト面積の総和である。
【００４７】
このグラフから、本実施例では、同じダイナミックレンジを有する従来の回路構成に対して、レイアウト面積を約１／１０に削減できることがわかる。
【００４８】
図３は、本発明の実施例に係わる半導体装置を用いた送信出力回路を示すブロック図である。
【００４９】
ここでは、一例として、外部アンテナ３３を有する送信出力回路３１の利得をバイアス電流回路３２で制御している。バイアス電流回路３２として本実施例を採用することにより、レイアウト面積の増加を抑えつつ、広い出力ダイナミックレンジを持った送信出力回路を実現することができる。
【００５０】
上記実施例によれば、レイアウト面積の大部分を占める出力トランジスタのサイズを大幅に抑制できるので、レイアウト面積の増加を抑えつつ、出力電流の広いダイナミックレンジを持った半導体装置を実現することができる。
【００５１】
さらに、上記実施例によれば、同時に２つ以上の出力トランジスタがＯＮ／ＯＦＦされることはないので、出力電流切り替え時のスイッチングノイズを大幅に削減することができる。
【００５２】
上述の実施例では、（１）に示したＩｂｉａｓを１５ステップで実現する回路例を示したが、本発明はこれに限られるものではなく、単調増加関数を模したバイアス電流回路であればどのようなものでも原理的には適用可能である。また、ＣＭ１１〜ＣＭ１３の出力トランジスタはそれぞれ５つであるとしたが、本発明はこれに限られるものではない。
【００５３】
さらに、上記実施例では、それぞれ４倍となる３つのリファレンス電流を用いるとしたが、本発明はこれに限られるものではなく、目標とするバイアス電流値およびステップ数と、達成すべきレイアウト面積に基づいて実装することが可能である。
【００５４】
さらに、Ｑ１はＳＴＥＰの状態にかかわらず常にＯＮしているとしたが、本発明はこれに限られるものではなく、他の出力トランジスタ同様にスイッチ素子を介して接続しても良い。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例に係わる半導体装置を示す回路図。
【図２】本発明の実施例に係わる半導体装置におけるレイアウト面積を示すグラフ。
【図３】本発明の実施例に係わる半導体装置を用いた送信出力回路を示すブロック図。
【符号の説明】
【００５６】
ＣＭ１１〜ＣＭ１３  カレントミラー回路
Ｉｂｉａｓ  バイアス電流
Ｉｒｅｆ１〜Ｉｒｅｆ３  リファレンス電流
ＯＵＴ  出力端子
Ｑ１〜Ｑ１５  出力トランジスタ
Ｑ２１〜Ｑ２３  基準トランジスタ
Ｓ２〜Ｓ１５  スイッチ素子
ＳＴＥＰ  制御信号
【図１】
2006020098.tif 000006
【図２】
2006020098.tif 000007
【図３】
2006020098.tif 000008