(57)【要約】【課題】工程数を増やさなくても寸法精度が高くなり、かつトランジスタを小型化できる半導体装置を提供する。【解決手段】半導体基板１と、半導体基板１に形成されたＬＯＣＯＳ酸化膜２と、ＬＯＣＯＳ酸化膜２上に形成された絶縁膜８と、絶縁膜８及びＬＯＣＯＳ酸化膜２に形成された接続孔８ｂと、接続孔８ｂの下に位置する半導体基板１に形成された不純物領域７ｂと、絶縁膜８上に形成され、接続孔８ｂを介して不純物領域７ｂに接続する配線９ｂとを具備する。不純物領域７ｂをソース又はドレインとすると、ＬＯＣＯＳ酸化膜２の相互間に形成されたゲート電極４の周辺部を、ＬＯＣＯＳ酸化膜２上に位置させることができるため、チャネル領域１０ｃの寸法の誤差を、ＬＯＣＯＳ酸化膜２の寸法誤差のみに起因させることができる。従って、チャネル領域１０ｃの寸法精度を高くすることができる。【選択図】      図２
2006185996.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜上に形成された絶縁膜と、
前記絶縁膜及び前記ＬＯＣＯＳ酸化膜に形成された接続孔と、
前記接続孔の下に位置する前記半導体基板に形成された不純物領域と、
前記絶縁膜上に形成され、前記接続孔を介して前記不純物領域に接続する配線と、
を具備する半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜に形成された開口部と、
前記開口部の下に位置する前記半導体基板に形成された不純物領域と、
前記ＬＯＣＯＳ酸化膜上及び前記開口部内に形成された絶縁膜と、
前記絶縁膜に形成され、前記不純物領域上に位置する接続孔と、
前記接続孔内及び前記絶縁膜上に形成された配線と、
を具備する半導体装置。
【請求項３】
前記不純物領域は、トランジスタのソース又はドレインとして機能する請求項１又は２に記載の半導体装置。
【請求項４】
第１素子領域及び第２素子領域を有する半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜上に形成された絶縁膜と、
前記第１の素子領域上に位置し、前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に形成された第１の接続孔と、
前記第２の素子領域上に位置し、前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に形成された第２の接続孔と、
前記第１の素子領域に形成され、前記第１の接続孔の下に位置する第１導電型の不純物領域と、
前記第２の素子領域に形成され、前記第２の接続孔の下に位置する第２導電型の不純物領域と、
前記第１の接続孔内及び前記絶縁膜上に形成された第１の配線と、
前記第２の接続孔内及び前記絶縁膜上に形成された第２の配線と、
を具備する半導体装置。
【請求項５】
半導体基板にＬＯＣＯＳ酸化膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜上に絶縁膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に接続孔を形成する工程と、
前記絶縁膜をマスクとして前記半導体基板に不純物を導入することにより、前記接続孔の下に位置する不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記不純物領域を形成する工程の後に、前記接続孔内及び前記絶縁膜上に配線を形成する工程を具備する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ＬＯＣＯＳ酸化膜を形成する工程と、前記絶縁膜を形成する工程の間に、
前記半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
を更に具備する請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
半導体基板にＬＯＣＯＳ酸化膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜に開口部を形成する工程と、
前記ＬＯＣＯＳ酸化膜をマスクとして前記半導体基板に不純物を導入することにより、前記開口部の下に位置する不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項９】
前記不純物領域を形成する工程の後に、
前記開口部内及び前記ＬＯＣＯＳ酸化膜上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程と、
前記接続孔内及び前記絶縁膜上に配線を形成する工程と、
を具備する請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板にＬＯＣＯＳ酸化膜を形成することにより、第１導電型トランジスタが形成される第１素子領域、及び第２導電型トランジスタが形成される第２素子領域それぞれを、他から分離するとともに、前記第１素子領域内及び前記第２素子領域内それぞれの前記半導体基板において、チャネル領域と、ソース又はドレインとなる第１の領域とを前記ＬＯＣＯＳ酸化膜で分離し、かつドレイン又はソースとなる第２の領域を前記ＬＯＣＯＳ酸化膜で覆う工程と、
前記第１素子領域及び前記第２素子領域それぞれにおいて、前記チャネル領域にゲート酸化膜を形成する工程と、
前記第１素子領域及び前記第２素子領域それぞれにおいて、前記ゲート酸化膜上にゲート電極を形成する工程と、
前記第1素子領域上及び前記第２素子領域上に、絶縁膜を形成する工程と、
前記第1素子領域上及び前記第２素子領域上それぞれにおいて、前記絶縁膜に、前記第1の領域上に位置する第1の接続孔を形成するとともに、前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に、前記第２の領域上に位置する第２の接続孔を形成する工程と、
前記第２素子領域を第１のレジスト膜で覆う工程と、
前記第１のレジスト膜及び前記絶縁膜をマスクとして、前記半導体基板に第１導電型の不純物を導入することにより、前記第１素子領域の前記第１及び第２の領域それぞれに、第１及び第２の不純物領域を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記第１素子領域を第２のレジスト膜で覆う工程と、
前記第２のレジスト膜及び前記絶縁膜をマスクとして、前記半導体基板に第２導電型の不純物を導入することにより、前記第２素子領域の前記第１及び第２の領域それぞれに、第３及び第４の不純物領域を形成する工程と、
前記第２のレジスト膜を除去する工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、工程数を増やさなくても寸法精度が高くなり、かつトランジスタを小型化できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図７の各図は、Ｎ型の高耐圧トランジスタを有する半導体装置を製造する方法の第１の従来例を説明する断面図である。まず、図７（Ａ）に示すように、ドレインが形成されるドレイン領域１０１ｂとチャネル領域１０１ａの間に位置するシリコン基板１０１に、パンチスルーストッパー領域となる不純物領域１０６を形成する。次いで、ソースが形成されるソース領域１０１ｃ及びその周囲に不純物を導入し、低濃度不純物領域１０５を形成する。次いで、ＬＯＣＯＳ酸化膜１０２を形成する。ＬＯＣＯＳ酸化膜１０２は、トランジスタが形成される素子領域を他の領域から分離し、かつ、素子領域内のドレイン領域１０１ｂをチャネル領域１０１ａから分離している。
【０００３】
次いで、図７（Ｂ）に示すように、シリコン基板１０１を熱酸化することにより、チャネル領域１０１ａ、ドレイン領域１０１ｂ及びソース領域１０１ｃそれぞれ上に、高耐圧トランジスタのゲート酸化膜１０３を形成する。ゲート酸化膜１０３は厚く、そのままではドレイン領域１０１ｂ、ソース領域１０１ｃへのＮ型不純物（例えばリン）の導入に影響がでる。このため、ドレイン領域１０１ｂ及びソース領域１０１ｃからゲート酸化膜１０３を除去する。
【０００４】
次いで、ゲート酸化膜１０３上を含む全面上にポリシリコン膜を形成する。次いで、このポリシリコン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４が形成される。ゲート電極１０４の端部は、レジストパターンの位置ずれに起因してソース領域１０１ｃ上にはみ出る可能性があるが、これを防止するために、ゲート電極１０４の端部がゲート酸化膜１０３の端部より内側に位置するようにレイアウトを設計している。その後、レジストパターンを除去する。
【０００５】
次いで、図７（Ｃ）に示すように、ゲート電極１０４、ゲート酸化膜１０３及びＬＯＣＯＳ酸化膜１０２をマスクとして不純物を導入することにより、ソース領域１０１ｃ及びドレイン領域１０１ｂそれぞれに、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。ゲート電極１０４の端部がゲート酸化膜１０３の端部より内側に位置しているため、ゲート電極１０４の端部と不純物領域１０７ａの間に距離があるが、低濃度不純物領域１０５が形成されているため、ゲート電極１０４の下方に位置するチャネル領域と不純物領域１０７ａは導通することができる。
【０００６】
なお、本図に示す高耐圧トランジスタがＰ型の高耐圧トランジスタである場合、不純物イオンとして、貫通性がよいボロンイオンを用いることができるため、ドレイン領域１０１ｂ及びソース領域１０１ｃからゲート酸化膜１０３を除去しなくてもよく、かつ低濃度不純物領域１０５を形成しなくてもよい場合がある。
【０００７】
図８は、Ｎ型の高耐圧トランジスタを有する半導体装置を製造する方法の第２の従来例を説明する断面図である。まず、パンチスルーストッパー領域となる不純物領域１０６を、チャネル領域１０１ａとドレイン領域１０１ｂの間、及びチャネル領域１０１ａとソース領域１０１ｃそれぞれの間に形成する。次いで、ＬＯＣＯＳ酸化膜１０２を形成する。ＬＯＣＯＳ酸化膜１０２は、トランジスタが形成される素子領域を他の領域から分離し、かつ、素子領域内のドレイン領域１０１ｂ及びソース領域１０１ｃそれぞれを、チャネル領域１０１ａから分離している。
【０００８】
次いで、シリコン基板１０１を熱酸化することにより、チャネル領域１０１ａ、ドレイン領域１０１ｂ及びソース領域１０１ｃ上にゲート酸化膜１０３を形成する。その後、ドレイン領域１０１ｂ及びソース領域１０１ｃそれぞれからゲート酸化膜１０３を除去する。次いで、ゲート酸化膜１０３上にゲート電極１０４を形成する。次いで、ゲート電極１０４及びＬＯＣＯＳ酸化膜１０２をマスクとしてシリコン基板１０１に不純物を導入することにより、ドレイン領域１０１ｂ及びソース領域１０１ｃそれぞれに、不純物領域１０７ａ，１０７ｂを形成する（例えば特許文献１参照）。
【特許文献１】特開２００２−２０８６９４号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記した第１の従来例では、Ｎ型の高耐圧トランジスタには、チャネル領域とソースとなる不純物領域を導通させるために、低濃度不純物領域を形成する必要があった。従って、第２の従来例と比べて工程数が増えていた。
【００１０】
また、第２の従来例ではチャネル領域の寸法ばらつきが、ＬＯＣＯＳ酸化膜の寸法ばらつきのみで決まるのに対し、第１の従来例では、ＬＯＣＯＳ酸化膜の寸法ばらつきとゲート電極の寸法ばらつきで決まっていた。このため、第１の従来例では、高耐圧トランジスタの特性のばらつきが大きくなっていた。
【００１１】
また、第２の例では、チャネル領域とソース領域の間にＬＯＣＯＳ酸化膜を形成していたため、第１の例と比べて高耐圧トランジスタが大型化していた。
【００１２】
本発明は上記のような事情を考慮してなされたものであり、その目的は、工程数を増やさなくても寸法精度が高くなり、かつトランジスタを小型化できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置は、
半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜上に形成された絶縁膜と、
前記絶縁膜及び前記ＬＯＣＯＳ酸化膜に形成された接続孔と、
前記接続孔の下に位置する前記半導体基板に形成された不純物領域と、
前記絶縁膜上に形成され、前記接続孔を介して前記不純物領域に接続する配線とを具備する。
【００１４】
この半導体装置によれば、ＬＯＣＯＳ酸化膜及び絶縁膜に形成された接続孔の下に、不純物領域を位置させているため、この不純物領域をソース又はドレインとすると、ＬＯＣＯＳ酸化膜の相互間に形成されたゲート電極の周辺部を、ＬＯＣＯＳ酸化膜上に位置させることができる。このようにすると、チャネル領域の寸法は、ＬＯＣＯＳ酸化膜の相互間の寸法で定義されるため、チャネル領域の寸法の誤差を、ＬＯＣＯＳ酸化膜の寸法誤差のみに起因させることができる。従って、第１の従来例と比較して、チャネル領域の寸法精度を高くすることができる。
【００１５】
また、ＬＯＣＯＳ酸化膜に形成された接続孔の下に、不純物領域を位置させているため、この不純物領域をソース又はドレインとすると、第２の従来例と比較して、半導体装置を小型化することができる。
【００１６】
本発明に係る他の半導体装置は、半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜に形成された開口部と、
前記開口部の下に位置する前記半導体基板に形成された不純物領域と、
前記ＬＯＣＯＳ酸化膜上及び前記開口部内に形成された絶縁膜と、
前記絶縁膜に形成され、前記不純物領域上に位置する接続孔と、
前記接続孔内及び前記絶縁膜上に形成された配線とを具備する。
【００１７】
本発明に係る他の半導体装置は、第１素子領域及び第２素子領域を有する半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜上に形成された絶縁膜と、
前記第１の素子領域上に位置し、前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に形成された第１の接続孔と、
前記第２の素子領域上に位置し、前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に形成された第２の接続孔と、
前記第１の素子領域に形成され、前記第１の接続孔の下に位置する第１導電型の不純物領域と、
前記第２の素子領域に形成され、前記第２の接続孔の下に位置する第２導電型の不純物領域と、
前記第１の接続孔内及び前記絶縁膜上に形成された第１の配線と、
前記第２の接続孔内及び前記絶縁膜上に形成された第２の配線とを具備する。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板にＬＯＣＯＳ酸化膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜上に絶縁膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に接続孔を形成する工程と、
前記絶縁膜をマスクとして前記半導体基板に不純物を導入することにより、前記接続孔の下に位置する不純物領域を形成する工程とを具備する。
【００１９】
不純物領域を形成する工程の後に、接続孔内及び絶縁膜上に配線を形成する工程を具備してもよい。ＬＯＣＯＳ酸化膜を形成する工程と、絶縁膜を形成する工程の間に、半導体基板上にゲート酸化膜を形成する工程と、ゲート酸化膜上にゲート電極を形成する工程とを更に具備してもよい。
【００２０】
本発明に係る他の半導体装置の製造方法は、半導体基板にＬＯＣＯＳ酸化膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜に開口部を形成する工程と、
前記ＬＯＣＯＳ酸化膜をマスクとして前記半導体基板に不純物を導入することにより、前記開口部の下に位置する不純物領域を形成する工程とを具備する。
【００２１】
不純物領域を形成する工程の後に、開口部内及びＬＯＣＯＳ酸化膜上に、絶縁膜を形成する工程と、絶縁膜に、不純物領域上に位置する接続孔を形成する工程と、接続孔内及び絶縁膜上に配線を形成する工程とを具備してもよい。
【００２２】
本発明に係る他の半導体装置の製造方法は、半導体基板にＬＯＣＯＳ酸化膜を形成することにより、第１導電型トランジスタが形成される第１素子領域、及び第２導電型トランジスタが形成される第２素子領域それぞれを、他から分離するとともに、前記第１素子領域内及び前記第２素子領域内それぞれの前記半導体基板において、チャネル領域と、ソース又はドレインとなる第１の領域とを前記ＬＯＣＯＳ酸化膜で分離し、かつドレイン又はソースとなる第２の領域を前記ＬＯＣＯＳ酸化膜で覆う工程と、
前記第１素子領域及び前記第２素子領域それぞれにおいて、前記チャネル領域にゲート酸化膜を形成する工程と、
前記第１素子領域及び前記第２素子領域それぞれにおいて、前記ゲート酸化膜上にゲート電極を形成する工程と、
前記第1素子領域上及び前記第２素子領域上に、絶縁膜を形成する工程と、
前記第1素子領域上及び前記第２素子領域上それぞれにおいて、前記絶縁膜に、前記第1の領域上に位置する第1の接続孔を形成するとともに、前記ＬＯＣＯＳ酸化膜及び前記絶縁膜に、前記第２の領域上に位置する第２の接続孔を形成する工程と、
前記第２素子領域を第１のレジスト膜で覆う工程と、
前記第１のレジスト膜及び前記絶縁膜をマスクとして、前記半導体基板に第１導電型の不純物を導入することにより、前記第１素子領域の前記第１及び第２の領域それぞれに、第１及び第２の不純物領域を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記第１素子領域を第２のレジスト膜で覆う工程と、
前記第２のレジスト膜及び前記絶縁膜をマスクとして、前記半導体基板に第２導電型の不純物を導入することにより、前記第２素子領域の前記第１及び第２の領域それぞれに、第３及び第４の不純物領域を形成する工程と、
前記第２のレジスト膜を除去する工程とを具備する。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態で形成される半導体装置は、非対称型の高耐圧トランジスタを有している。
【００２４】
まず、図１（Ａ）に示すように、シリコン基板１上に酸化シリコン膜２１をＣＶＤ法により形成し、更に酸化シリコン膜２１上に窒化シリコン膜２２をＣＶＤ法により形成する。次いで、窒化シリコン膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜２２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜２２をエッチングする。これにより、窒化シリコン膜２２には開口部が形成される。この開口部は、高耐圧トランジスタが形成されるトランジスタ形成領域の周囲の上方、及び、ドレインが形成されるドレイン領域１０ａとチャネル領域１０ｃの間の上方それぞれに形成される。なお、トランジスタ形成領域の周囲上に位置する開口部は、ソースが形成されるソース領域１０ｂ上まで広がっている。その後、レジストパターンを除去する。
【００２５】
次いで、窒化シリコン膜２２をマスクとして、シリコン基板１にＮ型の不純物（例えばリン）を注入する。これにより、シリコン基板１には、ドレイン領域１０ａとチャネル領域１０ｃの間、及びソース領域１０ｂそれぞれに位置する不純物領域６が形成される。なお、不純物領域６は、素子分離膜が形成される領域下にも形成される。
【００２６】
次いで、図１（Ｂ）に示すように、窒化シリコン膜２２をマスクとしてシリコン基板１を熱酸化する。これにより、シリコン基板１には、窒化シリコン膜２２の開口部内に位置するＬＯＣＯＳ酸化膜２が形成される。トランジスタ形成領域の周囲に位置するＬＯＣＯＳ酸化膜２は、トランジスタ形成領域を他の領域から分離するために設けられており、また、一部がソース領域１０ｂ上に張り出している。ドレイン領域１０ａとチャネル領域１０ｃの間に位置するＬＯＣＯＳ酸化膜２は、ゲート電極（後述）とドレインとなる不純物領域（後述）の間の耐圧を確保するために設けられている。
【００２７】
その後、図１（Ｃ）に示すように、窒化シリコン膜２２及び酸化シリコン膜２１を除去する。次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、チャネル領域１０ｃに位置するゲート酸化膜３が形成される。なお、ドレイン領域１０ａにも熱酸化膜３ａが形成される。
【００２８】
次いで、図１（Ｄ）に示すように、チャネル領域１０ｃの上方を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターン５２が形成される。次いで、レジストパターン５２をマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。
【００２９】
その後、図２（Ａ）に示すように、レジストパターン５２を除去する。次いで、トランジスタ形成領域上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜８を、ＣＶＤ法により形成する。
【００３０】
次いで、図２（Ｂ）に示すように、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、層間絶縁膜８及びＬＯＣＯＳ酸化膜２をエッチングする。これにより、ドレイン領域１０ａ上に位置する層間絶縁膜８及び熱酸化膜３ａには、接続孔８ａが形成され、ソース領域１０ｂ上に位置する層間絶縁膜８及びＬＯＣＯＳ酸化膜２には、接続孔８ｂが形成される。なお、ゲート電極４上に位置する層間絶縁膜８にも、接続孔（図示せず）が形成される。その後、レジストパターンを除去する。
【００３１】
次いで、層間絶縁膜８をマスクとして、シリコン基板１にＮ型の不純物イオン（例えばリン）を注入する。これにより、ドレイン領域１０ａ、ソース領域１０ｂそれぞれに位置するシリコン基板１には、接続孔８ａ，８ｂを介してＮ型の不純物イオンが注入され、ドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。その後、シリコン基板１を熱処理し、不純物領域７ａ，７ｂのＮ型不純物を拡散し、かつ活性化する。このようにして、トランジスタ形成領域には、非対称型の高耐圧トランジスタが形成される。
【００３２】
次いで、図２（Ｃ）に示すように、接続孔それぞれの中及び層間絶縁膜８上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜８上にはＡｌ合金配線９ａ，９ｂ，９ｃが形成される。その後、レジストパターンを除去する。
【００３３】
このようにして形成される高耐圧トランジスタは、以下の構造を有している。ＬＯＣＯＳ酸化膜２は、高耐圧トランジスタの周囲、及び、高耐圧トランジスタのチャネル領域と不純物領域７ａ，７ｂそれぞれとの間に形成されている。不純物領域７ａはドレインとして機能し、不純物領域７ｂはソースとして機能する。不純物領域７ａとチャネル領域１０ｃの間、及び不純物領域７ｂとチャネル領域１０ｃの間には、それぞれＬＯＣＯＳ酸化膜２の下に位置する不純物領域６が形成されている。
【００３４】
チャネル領域上には、ゲート酸化膜３、及びゲート酸化膜３上に位置するゲート電極４が形成されている。ゲート電極４は、周辺部がＬＯＣＯＳ酸化膜２上に位置している。シリコン基板１上、ＬＯＣＯＳ酸化膜２上及びゲート電極４上には、層間絶縁膜８が形成されている。シリコン基板１上に位置する層間絶縁膜８には接続孔８ａが形成されている。ＬＯＣＯＳ酸化膜２上に位置する層間絶縁膜８、及びＬＯＣＯＳ酸化膜２には、接続孔８ｂが形成されている。不純物領域７ａは接続孔８ａの下に位置しており、不純物領域７ｂは接続孔８ｂの下に位置している。また、ゲート電極４上に位置する層間絶縁膜８には、接続孔（図示せず）が形成されている。
【００３５】
層間絶縁膜８上及び接続孔８ａ内には、不純物領域７ａに接続するＡｌ合金配線９ａが形成されており、層間絶縁膜８上及び接続孔８ｂ内には、不純物領域７ｂに接続するＡｌ合金膜９ｂが形成されている。また、層間絶縁膜８上及びゲート電極４上に位置する接続孔内には、ゲート電極４に接続するＡｌ合金配線９ｃが形成されている。
【００３６】
以上、本実施形態によれば、ＬＯＣＯＳ酸化膜２及び層間絶縁膜８に形成された接続孔８ｂの下に、不純物領域７ｂを位置させているため、ＬＯＣＯＳ酸化膜２の相互間に形成されたゲート電極４の周辺部を、ＬＯＣＯＳ酸化膜２上に位置させることができる。このようにすると、チャネル領域１０ｃの寸法は、ＬＯＣＯＳ酸化膜２の相互間の寸法で定義されるため、チャネル領域１０ｃの寸法の誤差を、ＬＯＣＯＳ酸化膜２の寸法誤差のみに起因させることができる。従って、第１の従来例と比較して、チャネル領域１０ｃの寸法精度が高くなる。
【００３７】
また、チャネル領域１０ｃと不純物領域７ａを繋ぐ不純物領域６と、チャネル領域１０ｃと不純物領域７ｂを繋ぐ不純物領域６とを、同一工程で形成している。従って、第１の従来例と比較して、工程数が少なくなる。
【００３８】
また、ＬＯＣＯＳ酸化膜２及び層間絶縁膜８に形成された接続孔８ｂの下に、不純物領域７ｂを位置させているため、第２の従来例と比較して、高耐圧トランジスタを小型化することができる。
【００３９】
図３の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４０】
まず、図３（Ａ）に示すように、シリコン基板１に、不純物領域６、ＬＯＣＯＳ酸化膜２、ゲート酸化膜３、及びゲート電極４を形成する。これらの形成方法は、第１の実施形態と同一である。次いで、ＬＯＣＯＳ酸化膜２上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン５４が形成される。レジストパターン５４は、ソース領域１０ｂ上に位置するＬＯＣＯＳ酸化膜２上に開口部を有しているが、それ以外の領域を覆っている。次いで、レジストパターン５４をマスクとしてＬＯＣＯＳ酸化膜２をエッチングする。これにより、ＬＯＣＯＳ酸化膜２には、ソース領域１０ｂ上に位置する開口部２ａが形成される。
【００４１】
その後、図３（Ｂ）に示すように、レジストパターン５４を除去する。次いで、ＬＯＣＯＳ酸化膜２及びゲート電極４をマスクとして、シリコン基板１にＮ型の不純物イオンを注入する。これにより、ドレイン領域１０ａ及びソース領域１０ｂには、不純物領域７ａ，７ｂが形成される。
【００４２】
次いで、図３（Ｃ）に示すように、ＬＯＣＯＳ酸化膜２上、開口部２ａの中、ゲート電極４上、及び不純物領域７ｂ上を含む全面上に、層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８に接続孔８ａ，８ｂ、及びゲート電極４上に位置する接続孔を形成する。接続孔８ｂの下部は、開口部２ａの中に位置している。次いで、Ａｌ合金配線９ａ，９ｂ，９ｃを形成する。これらの形成方法は、第１の実施形態と同一である。
【００４３】
この第２の実施形態においても、ＬＯＣＯＳ酸化膜２に形成された開口部２ａの下に不純物領域７ｂを位置させているため、ＬＯＣＯＳ酸化膜２の相互間に形成されたゲート電極４の周辺部を、ＬＯＣＯＳ酸化膜２上に位置させることができる。従って、第１の従来例と比較して、チャネル領域１０ｃの寸法精度が高くなる。また、第１の実施形態と同様に、第２の従来例と比較して高耐圧トランジスタを小型化することができる。
【００４４】
図４、図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態に係る半導体装置では、Ｐ型の高耐圧トランジスタと、Ｎ型の高耐圧トランジスタが同一のシリコン基板１上に形成されている。Ｐ型の高耐圧トランジスタ、及びＮ型の高耐圧トランジスタそれぞれは、第１の実施形態で示した高耐圧トランジスタと同一の構造を有している。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４５】
まず、図４（Ａ）に示すように、シリコン基板１のＮ型トランジスタ形成領域１ａ及びＰ型トランジスタ形成領域１ｂそれぞれに、酸化シリコン膜２１及び窒化シリコン膜２２を形成する。次いで、Ｎ型トランジスタ形成領域１ａ及びＰ型トランジスタ形成領域１ｂそれぞれにおいて、窒化シリコン膜２２に、第1の実施形態と同一の形状を有する開口部を形成する。これらの形成方法は、第１の実施形態と同一である。
【００４６】
次いで、Ｐ型トランジスタ形成領域１ｂ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン５６が形成される。レジストパターン５６は、Ｐ型トランジスタ形成領域１ｂを覆っているが、Ｎ型トランジスタ形成領域１ａ上に位置する開口部を有している。次いで、レジストパターン５６及び窒化シリコン膜２２をマスクとしてＮ型の不純物イオン（例えばリンイオン）を注入する。これにより、Ｎ型トランジスタ形成領域１ａには不純物領域６が形成される。
【００４７】
その後、図４（Ｂ）に示すように、レジストパターン５６を除去する。次いで、Ｎ型トランジスタ形成領域１ａ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン５８が形成される。レジストパターン５８は、Ｎ型トランジスタ形成領域１ａを覆っているが、Ｐ型トランジスタ形成領域１ｂ上に位置する開口部を有している。次いで、レジストパターン５８及び窒化シリコン膜２２をマスクとしてＰ型の不純物イオン（例えばボロンイオン）を注入する。これにより、Ｐ型トランジスタ形成領域１ｂには不純物領域１６が形成される。不純物領域１６の形状は不純物領域６の形状と略等しい。
【００４８】
その後、図５（Ａ）に示すように、レジストパターン５８を除去する。次いで、Ｎ型トランジスタ形成領域１ａ、Ｐ型トランジスタ形成領域１ｂそれぞれにＬＯＣＯＳ酸化膜２を形成する。Ｎ型トランジスタ形成領域１ａ、Ｐ型トランジスタ形成領域１ｂそれぞれにおけるＬＯＣＯＳ酸化膜２の形状は、第１の実施形態に係るＬＯＣＯＳ酸化膜２の形状に略等しい。
【００４９】
次いで、Ｎ型トランジスタ形成領域１ａにゲート酸化膜３及びゲート電極４を形成するとともに、Ｐ型トランジスタ形成領域１ｂにゲート酸化膜１３、ゲート電極１４を形成する。ゲート酸化膜１３、ゲート電極１４それぞれは、ゲート酸化膜３、ゲート電極４と同一工程で形成される。なお、Ｐ型トランジスタ形成領域１ｂのドレイン領域上には、熱酸化膜１３ａが形成される。
【００５０】
次いで、Ｎ型トランジスタ形成領域１ａ上及びＰ型トランジスタ形成領域１ｂ上を含む全面上に、層間絶縁膜８を形成する。次いで、Ｎ型トランジスタ形成領域１ａに、接続孔８ａ，８ｂ、及びゲート電極４上に位置する接続孔（図示せず）を形成するとともに、Ｐ型トランジスタ形成領域１ｂに、ドレイン領域及びソース領域上に位置する接続孔１８ａ，１８ｂ、及びゲート電極１４上に位置する接続孔（図示せず）を形成する。これらの接続孔は、第１の実施形態と同一の工程によって同時に形成される。
【００５１】
次いで、図５（Ｂ）に示すように、Ｎ型トランジスタ形成領域１ａ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン６０が形成される。レジストパターン６０は、Ｎ型トランジスタ形成領域１ａを覆っているが、Ｐ型トランジスタ形成領域１ｂ上には開口部を有している。次いで、レジストパターン６０及び層間絶縁膜８をマスクとして、Ｐ型の不純物イオン（例えばボロンイオン）をシリコン基板１に注入する。これにより、Ｐ型トランジスタ形成領域１ｂのドレイン領域及びソース領域それぞれに位置するシリコン基板１には、Ｐ型の不純物領域１７ａ，１７ｂが形成される。不純物領域１７ａ，１７ｂそれぞれは、Ｐ型の高耐圧トランジスタのドレイン及びソースとして機能する。
【００５２】
その後、図６（Ａ）に示すように、レジストパターン６０を除去する。次いで、Ｐ型トランジスタ形成領域１ｂ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン６２が形成される。レジストパターン６２は、Ｐ型トランジスタ形成領域１ｂを覆っているが、Ｎ型トランジスタ形成領域１ａ上には開口部を有している。次いで、レジストパターン６２及び層間絶縁膜８をマスクとして、Ｎ型の不純物イオン（例えばリンイオン）をシリコン基板１に注入する。これにより、Ｎ型トランジスタ形成領域１ａのドレイン領域及びソース領域それぞれに位置するシリコン基板１には、Ｎ型の不純物領域７ａ，７ｂが形成される。不純物領域７ａ，７ｂそれぞれは、Ｎ型の高耐圧トランジスタのドレイン及びソースとして機能する。
【００５３】
その後、図６（Ｂ）に示すように、レジストパターン６２を除去する。次いで、層間絶縁膜８上に、Ｎ型トランジスタ形成領域１ａの上方に位置するＡｌ合金配線９ａ，９ｂ，９ｃ、及びＰ型トランジスタ形成領域１ｂの上方に位置するＡｌ合金配線１９ａ，１９ｂ，１９ｃを形成する。これらＡｌ合金配線は、第１の実施形態におけるＡｌ合金配線の形成方法と同一の工程により、同時に形成される。なお、Ａｌ合金配線１９ａ，１９ｂそれぞれは、一部が接続孔１８ａ，１８ｂの中に埋め込まれることにより不純物領域１７ａ，１７ｂに接続し、Ａｌ合金配線１９ｃは、一部がゲート電極１４上に位置する接続孔に埋め込まれることにより、ゲート電極１４に接続する。
【００５４】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、Ｎ型の高耐圧トランジスタとＰ型の高耐圧トランジスタが同一の構造を有しているため、少ない工程数で、同一のシリコン基板１上にＮ型の高耐圧トランジスタ及びＰ型の高耐圧トランジスタを形成することができる。
【００５５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｄ）の次のを説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図４】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図５】（Ａ）は図４（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図６】（Ａ）は図５（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図７】（Ａ）は半導体装置を製造する方法の第１の従来例を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図８】半導体装置を製造する方法の第２の従来例を説明する為の断面図。
【符号の説明】
【００５７】
１，１０１…シリコン基板、１ａ…Ｎ型トランジスタ形成領域、１ｂ…Ｐ型トランジスタ形成領域、２，１０２…ＬＯＣＯＳ酸化膜、２ａ…開口部、３，１３，１０３…ゲート酸化膜、３ａ，１３ａ…熱酸化膜、４，１４，１０４…ゲート電極、６，７ａ，７ｂ，１６，１７ａ，１７ｂ，１０６，１０７ａ，１０７ｂ…不純物領域、８…層間絶縁膜、８ａ，８ｂ，１８ａ，１８ｂ…接続孔、９ａ，９ｂ，９ｃ，１９ａ，１９ｂ，１９ｃ…Ａｌ合金配線、１０ａ，１０１ｂ…ドレイン領域、１０ｂ，１０１ｃ…ソース領域、１０ｃ，１０１ａ…チャネル領域、２１…酸化シリコン膜、２２…窒化シリコン膜、５２，５４，５６，５８，６０，６２…レジストパターン、１０５…低濃度不純物領域
【図１】
2006185996.tif 000003
【図２】
2006185996.tif 000004
【図３】
2006185996.tif 000005
【図４】
2006185996.tif 000006
【図５】
2006185996.tif 000007
【図６】
2006185996.tif 000008
【図７】
2006185996.tif 000009
【図８】
2006185996.tif 000010