(57)【要約】【課題】キャパシタ容量およびデータ保持特性をさらに向上させることができる半導体記憶装置とその製造方法を提供する。【解決手段】半導体基板と、半導体基板に形成されたトランジスタＴｒと、半導体基板に形成されたトレンチに形成され、トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタＣｔと、トランジスタを被覆して形成された層間絶縁膜と、層間絶縁膜上に形成され、一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタＣｓと、層間絶縁膜を貫通して形成され、第１記憶ノード電極と第２記憶ノード電極を接続する記憶ノードコンタクトプラグとを有し、第１メモリキャパシタ、第２メモリキャパシタおよびトランジスタを有するメモリセルが複数個配置されている構成とする。【選択図】図１
2006060137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記半導体基板に形成されたトレンチに形成され、前記トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタと、
前記トランジスタを被覆して形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタと、
前記層間絶縁膜を貫通して形成され、前記第１記憶ノード電極と前記第２記憶ノード電極を接続する記憶ノードコンタクトプラグと
を有し、
前記第１メモリキャパシタ、前記第２メモリキャパシタおよび前記トランジスタを有するメモリセルが複数個配置されている
半導体記憶装置。
【請求項２】
前記トランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と
を有し、
前記記憶ノードコンタクトプラグがいずれか一方の前記ソース・ドレイン領域の表面と前記第１記憶ノード電極の表面に接続するように形成されている
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリキャパシタは、
前記トレンチの内壁面の少なくとも一部を被覆して形成された第１容量絶縁膜と、
前記第１容量絶縁膜を介して前記トレンチに埋め込まれて形成された前記第１記憶ノード電極と、
前記第１容量絶縁膜を介して前記第１記憶ノード電極に対向するように前記半導体基板中に形成された第１プレート電極と
を含む請求項１に記載の半導体記憶装置。
【請求項４】
前記第２メモリキャパシタは、
前記層間絶縁膜上に形成された前記第２記憶ノード電極と、
前記第２記憶ノード電極上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２プレート電極と
を含む請求項１に記載の半導体記憶装置。
【請求項５】
前記第１メモリキャパシタは、
前記トレンチの内壁面の少なくとも一部を被覆して形成された第１容量絶縁膜と、
前記第１容量絶縁膜を介して前記トレンチに埋め込まれて形成された前記第１記憶ノード電極と、
前記第１容量絶縁膜を介して前記第１記憶ノード電極に対向するように前記半導体基板中に形成された第１プレート電極と
を含み、
前記第１プレート電極と前記第２プレート電極が電気的に接続されている
請求項４に記載の半導体記憶装置。
【請求項６】
半導体基板にトレンチを形成する工程と、
前記トレンチに第１記憶ノード電極を有する第１メモリキャパシタを形成する工程と、
前記トレンチから所定の距離を離間して前記半導体基板にトランジスタを形成する工程と、
前記トランジスタおよび前記第１メモリキャパシタを被覆して層間絶縁膜を形成する工程と、
前記層間絶縁膜に少なくとも前記第１記憶ノード電極の表面に達する記憶ノードコンタクトホールを開口する工程と、
前記記憶ノードコンタクトホール内に前記第１記憶ノード電極に接続する記憶ノードコンタクトプラグを形成する工程と、
前記層間絶縁膜上に前記記憶ノードコンタクトプラグに接続する第２記憶ノード電極を有する第２メモリキャパシタを形成する工程と
を有し、
前記第１メモリキャパシタを形成する工程、前記トランジスタを形成する工程、前記記憶ノードコンタクトホールを開口する工程および／あるいは前記記憶ノードコンタクトプラグを形成する工程において、前記第１記憶ノード電極および前記第２記憶ノード電極が、前記トランジスタの一方のノードに接続するように形成する
半導体記憶装置の製造方法。
【請求項７】
前記トランジスタを形成する工程は、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と
を有し、
前記記憶ノードコンタクトホールを開口する工程において、前記第１記憶ノード電極の表面およびいずれか一方の前記ソース・ドレイン領域の表面に達する前記記憶ノードコンタクトホールを開口し、
前記記憶ノードコンタクトプラグを形成する工程において、いずれか一方の前記ソース・ドレイン領域の表面と前記第１記憶ノード電極の表面に接続するように前記記憶ノードコンタクトプラグを形成する
請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１メモリキャパシタを形成する工程は、
前記トレンチの内壁面から所定の厚さを含む領域における前記半導体基板中に第１プレート電極を形成する工程と、
前記第１プレート電極が形成された前記トレンチの内壁面を被覆して第１容量絶縁膜を形成する工程と、
前記第１容量絶縁膜を介して前記トレンチを導電体で埋め込んで前記第１記憶ノード電極を形成する工程と
を含む請求項６に記載の半導体記憶装置の製造方法。
【請求項９】
前記第２メモリキャパシタを形成する工程は、
前記層間絶縁膜上に前記記憶ノードコンタクトプラグに接続するように前記第２記憶ノード電極を形成する工程と、
前記第２記憶ノード電極上に第２容量絶縁膜を形成する工程と、
前記第２容量絶縁膜上に第２プレート電極を形成する工程と
を含む請求項６に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１メモリキャパシタを形成する工程は、
前記トレンチの内壁面から所定の厚さを含む領域における前記半導体基板中に第１プレート電極を形成する工程と、
前記第１プレート電極が形成された前記トレンチの内壁面を被覆して第１容量絶縁膜を形成する工程と、
前記第１容量絶縁膜を介して前記トレンチを導電体で埋め込んで前記第１記憶ノード電極を形成する工程と
を含み、
前記第１プレート電極と前記第２プレート電極を電気的に接続する導電層を形成する工程をさらに有する
請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、特にダイナミックランダムアクセスメモリー（ＤＲＡＭ）である半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
近年のＶＬＳＩ等の半導体装置においては３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。
例えば、スイッチング用の１トランジスタ（メタル−酸化物−半導体積層体型電界効果トランジスタ；ＭＯＳＦＥＴ）と１メモリキャパシタから１つのメモリセルが構成されるＭＯＳ型ＤＲＡＭは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量はＤＲＡＭの世代にかかわらず１ビットあたり２０〜３０ｆＦと一定値に保たれている。
従って、メモリキャパシタは微細化するに従い、その占有面積を縮小化しているにもかかわらず、その蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされてきた。
【０００４】
例えば、容量絶縁膜の膜厚を薄くする方法や、容量絶縁膜としてより比誘電率の高い材料を用いて蓄積容量を増加させるなどの方法が開発されている。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間の容量絶縁膜とを有しており、例えば、キャパシタを積み上げ式に構成するスタック型や、半導体基板に対して深さ方向に記憶ノード電極を形成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させることにより、キャパシタの蓄積容量を増加させることができる。
【０００５】
特許文献１には、上記のスタック型のメモリキャパシタを有するＤＲＡＭが開示されている。
シリコン半導体基板に、ＭＯＳトランジスタが形成されており、これを被覆して層間絶縁膜が形成されており、トランジスタの一方のソース・ドレイン領域に接続してビット線が形成されている。これを被覆して層間絶縁膜が形成れており、トランジスタの他方のソース・ドレイン領域に接続して記憶ノードコンタクトプラグが形成されており、これに下層側から記憶ノード電極、容量絶縁膜、プレート電極が積層して、メモリキャパシタが形成されている。
上記のＤＲＡＭは、いわゆるＣＯＢ（Capacitor Over Bitline）型の構造となっている。
【０００６】
また、特許文献２には、上記のトレンチ型のメモリキャパシタを有するＤＲＡＭが開示されている。
図１０はトレンチ型のメモリキャパシタを有するＤＲＡＭの要部断面図である。
シリコンの半導体基板に設けられた活性領域となる半導体領域１１２上に、ゲート絶縁膜１１９を介してゲート電極１２０が形成されており、ゲート電極の両側部における半導体領域１１２中に不純物領域１２１ａを含むソース・ドレイン領域が形成されており、ＭＯＳトランジスタが構成されている。ゲート電極の両側部にはサイドウォール絶縁膜１２２が形成されている。
【０００７】
また、ＭＯＳトランジスタから所定の間隙をおいて、半導体基板にトレンチ１１０ａが形成されており、トレンチ１１０ａの底部から途中の深さまでトレンチ１１０ａの内壁面を被覆して容量絶縁膜（不図示）が形成されている。容量絶縁膜が形成されている領域の半導体基板中には不純物拡散領域であるプレート電極が形成されており、一方、容量絶縁膜の内側には第１導電層（不図示）が埋め込まれて形成されている。
【０００８】
容量絶縁膜の上端からトレンチ１１０ａの縁部近傍まで、トレンチ１１０ａの内壁面を被覆してカラー（Collar）絶縁膜１１５が形成されており、その内側に第１導電層に接続して第２導電層１１７が形成されている。
また、カラー絶縁膜１１５の上端からトレンチ１１０ａの縁部まで、トレンチ１１０ａの内壁面を被覆して、膜厚の薄いＢＳ（埋め込みストラップ：Ｂｕｒｉｅｄ−Ｓｔｒａｐ）絶縁膜１１５ｂが形成されており、その内側に第２導電層１１７に接続して、ＰやＡｓなどの導電性不純物を含有するポリシリコンなどからなる第３導電層１１７ａが形成されている。さらに、ＢＳ絶縁膜１１５ｂを介して第３導電層１１７ａに対向するように、半導体領域１１２中において不純物領域１２１ａに接続するようにＢＳ拡散層１１７ｂが形成されている。
第１導電層、第２導電層１１７および第３導電層１１７ａから記憶ノード電極が構成されており、記憶ノード電極の第１導電層部分とプレート電極が容量絶縁膜を介して対向しており、メモリキャパシタが構成されている。
【０００９】
ＢＳ拡散層１１７ｂは、第３導電層１１７ａに含まれるＰやＡｓなどの導電性不純物が、ウェル形成、素子分離形成およびトランジスタ形成工程の熱処理プロセスにより、シリコン基板のトレンチ１１０ａと第３導電層１１７ａの界面部分に形成された薄いＢＳ絶縁膜１１５ｂを介して半導体領域１１２中に拡散して形成されたものである。
上記のコンタクト構造は埋め込みストラップ（ＢＳ）と呼ばれ、ＢＳ拡散層１１７ｂと薄いＢＳ絶縁膜１１５ｂを介した埋め込み部において、メモリセルトランジスタのソース・ドレイン領域である不純物領域１２１ａとトレンチ型キャパシタの記憶ノード電極を構成する第３導電層１１７ａとの電気的接続が実現されている。
【００１０】
ところで、ＤＲＡＭの集積化に伴い、キャパシタ容量およびデータ保持特性をどう向上させるかという大きな課題の中で、キャパシタ容量の観点からはメモリセルシュリンクによるキャパシタ面積の縮小、データ保持特性の観点ではジャンクションリーク、サブスレッシュホールドリークが問題となる。
上記課題に対しては様々な技術検討が報告されているが、キャパシタ容量とデータ保持特性の両立は非常に困難である。
例えば、キャパシタ容量を増大させるために高誘電率膜を用いると、キャパシタ電極間リークが増大してしまう。また、ジャンクションリークを抑えるために、ストレージノード拡散層濃度を薄くすると、拡散層シート抵抗が上昇し、セルトランジスタの駆動力劣化に繋がる。こういった寄生抵抗によりＤＲＡＭマクロのランダムアクセススピードが低速になり、高性能向けの要求を十分満たせないという問題がある。
【特許文献１】特開２００３−３３２２６１号公報
【特許文献２】特開２００４−４７９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、キャパシタ容量およびデータ保持特性をさらに向上させることが困難であるという点である。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板に形成されたトレンチに形成され、前記トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタと、前記トランジスタを被覆して形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタと、前記層間絶縁膜を貫通して形成され、前記第１記憶ノード電極と前記第２記憶ノード電極を接続する記憶ノードコンタクトプラグとを有し、前記第１メモリキャパシタ、前記第２メモリキャパシタおよび前記トランジスタを有するメモリセルが複数個配置されている。
【００１３】
上記の本発明の半導体記憶装置は、半導体基板に形成されたトランジスタと、半導体基板に形成されたトレンチに形成された第１メモリキャパシタと、トランジスタを被覆する層間絶縁膜上に形成された第２メモリキャパシタを有するメモリセルが複数個配置されている。
ここで、第１記憶ノード電極と第２記憶ノード電極は層間絶縁膜を貫通する記憶ノードコンタクトプラグによって接続されて同電位とされ、ともにトランジスタの一方のノードに接続されている。
【００１４】
本発明の半導体記憶装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチに第１記憶ノード電極を有する第１メモリキャパシタを形成する工程と、前記トレンチから所定の距離を離間して前記半導体基板にトランジスタを形成する工程と、前記トランジスタおよび前記第１メモリキャパシタを被覆して層間絶縁膜を形成する工程と、前記層間絶縁膜に少なくとも前記第１記憶ノード電極の表面に達する記憶ノードコンタクトホールを開口する工程と、前記記憶ノードコンタクトホール内に前記第１記憶ノード電極に接続する記憶ノードコンタクトプラグを形成する工程と、前記層間絶縁膜上に前記記憶ノードコンタクトプラグに接続する第２記憶ノード電極を有する第２メモリキャパシタを形成する工程とを有し、前記第１メモリキャパシタを形成する工程、前記トランジスタを形成する工程、前記記憶ノードコンタクトホールを開口する工程および／あるいは前記記憶ノードコンタクトプラグを形成する工程において、前記第１記憶ノード電極および前記第２記憶ノード電極が、前記トランジスタの一方のノードに接続するように形成する。
【００１５】
上記の本発明の半導体記憶装置の製造方法は、半導体基板にトレンチを形成し、トレンチに第１記憶ノード電極を有する第１メモリキャパシタを形成する。
次に、トレンチから所定の距離を離間して半導体基板にトランジスタを形成し、トランジスタおよび第１メモリキャパシタを被覆して層間絶縁膜を形成する。
次に、層間絶縁膜に少なくとも第１記憶ノード電極の表面に達する記憶ノードコンタクトホールを開口し、記憶ノードコンタクトホール内に第１記憶ノード電極に接続する記憶ノードコンタクトプラグを形成する。
次に、層間絶縁膜上に記憶ノードコンタクトプラグに接続する第２記憶ノード電極を有する第２メモリキャパシタを形成する。
ここで、第１メモリキャパシタを形成する工程、トランジスタを形成する工程、記憶ノードコンタクトホールを開口する工程および／あるいは記憶ノードコンタクトプラグを形成する工程において、第１記憶ノード電極および第２記憶ノード電極が、トランジスタの一方のノードに接続するように形成する。
【発明の効果】
【００１６】
本発明の半導体記憶装置は、キャパシタ容量およびデータ保持特性を向上させることが可能である。
【００１７】
本発明の半導体記憶装置の製造方法は、キャパシタ容量およびデータ保持特性を向上させた半導体記憶装置を製造することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明に係る半導体記憶装置であるランダムアクセスメモリ（ＤＲＡＭ）とその製造方法の実施の形態について、図面を参照して説明する。
【００１９】
第１実施形態
図１は本実施形態に係る半導体記憶装置（ＤＲＡＭ）の等価回路図である。
複数本のワード線（ＷＬ１，ＷＬ２，・・・）とビット線（ＢＬ１，ＢＬ２，・・・）の交差点において、マトリクス状に複数個のメモリセルが設けられている。
各メモリセルは、ゲート電極がワード線（ＷＬ１．ＷＬ２，・・・）に接続されているスイッチング用の１つのトランジスタＴｒと、トランジスタＴｒの一方のソース・ドレインに並列に接続された２つのメモリキャパシタ（Ｃｔ，Ｃｓ）とを有する。トランジスタＴｒの他方のソース・ドレインはビット線（ＢＬ１，ＢＬ２，・・・）に接続されている。
【００２０】
図２（ａ）は本実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す模式断面図であり、図２（ｂ）は要部拡大断面図である。
例えばシリコンの半導体基板に設けられた活性領域となるｐ型の半導体領域１２上に、酸化シリコンなどからなるゲート絶縁膜１９を介して、例えばポリシリコンあるいはポリサイドなどからなるゲート電極２０が形成されており、ゲート電極２０の両側部における半導体領域１２中に、エクステンション領域と呼ばれる低濃度不純物領域（２１ａ，２１ｂ）と高濃度不純物領域２３を含むｎ型のソース・ドレイン領域が形成されており、半導体領域１２にチャネル形成領域を有するｎチャネル型のＭＯＳトランジスタが構成されている。ゲート電極の両側部にはサイドウォール絶縁膜２２が形成されている。
【００２１】
また、ＭＯＳトランジスタから所定の間隙をおいて、半導体基板に、例えば５〜６μｍ程度の深さのトレンチ１０ａが形成されており、トレンチ１０ａの底部から途中の深さまでトレンチ１０ａの内壁面を被覆して、例えばＳｉＮあるいはＳｉＯＮなどからなる第１容量絶縁膜１３が形成されている。第１容量絶縁膜１３が形成されている領域の半導体基板中には不純物拡散領域である第１プレート電極１１が形成されており、一方、第１容量絶縁膜の内側には第１導電層１４が埋め込まれて形成されている。
【００２２】
第１容量絶縁膜１３の上端からトレンチ１０ａの縁部まで、トレンチ１０ａの内壁面を被覆してカラー（Collar）絶縁膜１５が形成されており、その内側に第１導電層１４に接続して第２導電層１７が形成されている。
また、カラー絶縁膜１５の上端近傍は、薄膜化された領域１５ａとなっており、第２導電層１７は薄膜化された領域１５ａの部分で記憶ノードコンタクトに寄与する接触面積が増大されている。
上記の第２導電層１７は、カラー絶縁膜１５の薄膜化された領域１５ａの途中の深さまでの膜厚で形成されており、その上層においてトレンチ１０ａの縁部まで、例えば酸化シリコンなどのトレンチ上部絶縁膜１８が形成されている。
【００２３】
ここで、第１導電層１４および第２導電層１７から、第１記憶ノード電極が構成されており、第１記憶ノード電極の第１導電層１４と第１プレート電極１１とが第１容量絶縁膜１３を介して対向しており、トレンチ型の第１メモリキャパシタＣｔが構成されている。
上記のカラー絶縁膜１５は、トレンチ型の第１メモリキャパシタＣｔとトランジスタを分離するために形成された絶縁膜である。
【００２４】
ＭＯＳトランジスタと第１メモリキャパシタとを被覆して、例えば酸化シリコンからなる第１層間絶縁膜２４が形成されている。
第１層間絶縁膜２４には、これを貫通してトランジスタの高濃度不純物領域に達するビットコンタクトホールＢＣが開口され、例えばポリシリコンなどからなるビットコンタクトプラグ２５が埋め込まれて形成されており、これに接続してビット線２６がパターン形成されている。
【００２５】
ビット線２６を被覆して、例えば酸化シリコンからなる第２層間絶縁膜２７が形成されている。第１層間絶縁膜２４および第２層間絶縁膜２７を合わせて、本発明の層間絶縁膜に相当する。
第２層間絶縁膜２７および第１層間絶縁膜２４と、トレンチ上部絶縁膜１８を貫通して、第１記憶ノード電極を構成する第２導電層１７の表面およびトランジスタの一方のソース・ドレイン領域である低濃度不純物領域２１ａの表面に達するように記憶ノードコンタクトホールＮＣが開口され、記憶ノードコンタクトプラグ２８が第２導電層１７の表面と低濃度不純物領域２１ａの表面の両者に接続するように、埋め込まれて形成されている。記憶ノードコンタクトホールＮＣは、例えばポリシリコン、あるいはチタン／酸化チタンをバリアメタルとしたタングステンなどからなる。
【００２６】
第２層間絶縁膜２７の上層に、例えば酸化シリコンからなる第３層間絶縁膜２９が形成されている。
第３層間絶縁膜２９には、記憶ノードコンタクトプラグ２８の上端近傍を露出させ、スタック型の第２メモリキャパシタの第２記憶ノード電極の型となる開口部２９ａが形成されている。
上記の開口部２９ａの内壁面を被覆して、記憶ノードコンタクトプラグ２８に接続するように、例えばポリシリコンなどからなる第２記憶ノード電極３０が形成されている。第２記憶ノード電極３０の表面には、静電容量を増大するための凹凸が設けられている。
【００２７】
第２記憶ノード電極３０の上層に、例えばＳｉＮあるいはＳｉＯＮなどからなる第２容量絶縁膜３１が形成されており、さらにその上層に例えばポリシリコンなどからなる第２プレート電極３２が形成されている。
このように、第２記憶ノード電極３０と第２プレート電極３２とが第２容量絶縁膜３１を介して対向しており、スタック型の第２メモリキャパシタＣｓが構成されている。
【００２８】
また、例えば不図示の領域において、第１プレート電極１１と第２プレート電極３２が接続されている構成となっていてもよい。
【００２９】
上記の構成の本実施形態の半導体記憶装置（ＤＲＡＭ）によれば、第１記憶ノード電極と第２記憶ノード電極は層間絶縁膜を貫通する記憶ノードコンタクトプラグによって接続されて同電位とされ、ともにトランジスタの一方のノードに接続されており、即ち、トレンチ型の第１メモリキャパシタとスタック型の第２メモリキャパシタを並列に接続した構造となっており、総計のセル容量はそれぞれのキャパシタ容量の総和となる。キャパシタに電荷を蓄積する場合には、第１記憶ノード電極と第２記憶ノード電極が同じ電位となるように蓄積し、放出する場合にも同じ電位となるように放出する。
これによって、キャパシタ容量を従来よりも増大させ、データ保持特性を向上させることが可能である。
【００３０】
記憶ノードコンタクトプラグとキャパシタの記憶ノード電極の表面およびセルトランジスタのソース・ドレイン領域である拡散層との界面においては、接触面積を増大させることが界面抵抗を下げるために重要である。
本実施形態のＤＲＡＭにおいては、カラー絶縁膜１５の上端部分に薄膜化した領域を設けることにより、上記接触面積を増大させており、これによって従来の埋め込みストラップ構造に比べて、界面抵抗を１桁〜２桁下げることが可能である。
また、記憶ノードコンタクトプラグが記憶ノード電極の表面およびセルトランジスタのソース・ドレイン領域である拡散層の両者に接続する表面ストラップ型となっており、界面抵抗低減によってＯＮ電流の増大を図ることができる。
さらに図１０に示すようなＢＳ拡散層が形成されていないので、特に微細化を進めた場合においてトランジスタのパンチスルー特性が改善される。
【００３１】
次に、本実施形態のＤＲＡＭの製造方法について、図３〜７の製造方法の製造工程を示す断面図を参照して説明する。
まず、図３（ａ）に示すように、シリコンの半導体基板１０に、深さ５〜６μｍ程度のトレンチ１０ａをパターン形成する。
次に、図３（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えばＡｓなどのｎ型の導電性不純物をドープした酸化シリコン膜１０ｂを堆積する。
次に、フォトリソグラフィー工程によりトレンチ内部を保護するレジスト膜（不図示）をパターン形成し、得られたレジスト膜をエッチングなどにより上面からトレンチ１０ａの所定の深さまで除去する。次に、レジスト膜で保護されている部分を除く酸化シリコン膜１０ｂを除去し、さらにレジスト膜を除去する。次に、アニール処理を行い、酸化シリコン膜１０ｂからＡｓなどのｎ型の導電性不純物を半導体基板１０中に拡散させ、ｎ型の導電性不純物拡散領域である第１プレート電極１１を形成する。半導体基板において第１プレート電極１１よりも上層に相当する部分はトランジスタなどが形成される活性領域となるｐ型の半導体領域１２となる。
【００３２】
次に、図４（ａ）に示すように、酸化シリコン膜１０ｂを除去した後、例えばＣＶＤ法により、トレンチ１０ａの内壁面を被覆してＳｉＮあるいはＳｉＯＮなどを堆積させ、第１容量絶縁膜１３を形成する。
次に、例えばＣＶＤ法によりトレンチ１０ａの内部を埋め込んでポリシリコンを堆積させ、第１導電層１４を形成する。
この後、エッチングなどにより第１導電層１４を上面から第１プレート電極１１の上端の深さまで除去する。次に、第１導電層１４からはみ出している部分の第１容量絶縁膜１３を除去する。
これにより、第１導電層１４と第１プレート電極１１が第１容量絶縁膜を介して対向するトレンチ型の第１メモリキャパシタＣｔを形成する。
【００３３】
次に、図４（ｂ）に示すように、例えばＴＥＯＳ（tetraethylorthosilicate）を原料とするＣＶＤ法により、トレンチ１０ａの内壁面および第１導電層１４の上面を被覆して酸化シリコンを３０ｎｍの膜厚で堆積させ、異方性エッチングなどによりトレンチ１０ａの外部および第１導電層１４の上部に相当する酸化シリコンを除去してカラー絶縁膜１５を形成する。
次に、フォトリソグラフィー工程によりトレンチ内部を保護するレジスト膜１６をパターン形成し、得られたレジスト膜をエッチングなどにより上面からトレンチ１０ａの上端近傍の所定の深さまで除去する。次に、レジスト膜で保護されている部分を除いて、ウェットエッチングによりカラー絶縁膜１５を薄膜化する。薄膜化されていない部分の膜厚が３０ｎｍであるのに対して、例えば薄膜化された領域１５ａの膜厚は１０ｎｍ程度となる。
【００３４】
次に、図５（ａ）に示すように、レジスト膜１６を除去し、例えばＣＶＤ法によりトレンチ１０ａの内部を埋め込んでポリシリコンを堆積させ、第２導電層１７を形成する。
この後、エッチングなどにより第２導電層１７を上面からカラー絶縁膜１５の薄膜化された領域１５ａの途中の深さまで除去する。
【００３５】
次に、図５（ｂ）に示すように、不図示の領域で素子分離絶縁膜を形成する。このとき、第２導電層１７の上層においてトレンチ１０ａの縁部まで、例えば酸化シリコンなどからなるトレンチ上部絶縁膜１８が形成される。
次に、例えば熱酸化法によりゲート絶縁膜１９を形成し、ＣＶＤ法によりゲート電極２０を形成し、ゲート電極２０およびゲート絶縁膜１９をパターン加工して、ゲート電極をマスクとする不純物イオン注入工程により、ゲート電極２０の両側部における半導体基板の半導体領域１２中に低濃度不純物領域（２１ａ，２１ｂ）を形成する。
次に、ゲート電極２０の両側部にサイドウォール絶縁膜２２を形成し、このサイドウォール絶縁膜２２をマスクとする不純物イオン注入工程により、低濃度不純物領域２１ｂに接続する高濃度不純物領域２３を形成する。このとき、ゲート電極２０とトレンチ部分の間の領域はレジスト膜などで保護して高濃度不純物領域を形成させず、トレンチ側のソース・ドレイン領域が低濃度不純物領域２１ａのみからなるようにする。これは、トレンチ側のソース・ドレイン領域に対する電界強度を下げて、データ保持特性を向上させるためである。
【００３６】
次に、図６（ａ）に示すように、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、第１層間絶縁膜２４を形成する。
次に、トランジスタのソース・ドレイン領域を構成する高濃度不純物領域２３に達するビットコンタクトホールＢＣをパターン開口し、例えばＣＶＤ法などによりポリシリコンなどの導電体を埋め込み、ビットコンタクトプラグ２５を形成する。
次に、例えばＣＶＤ法などにより全面にポリシリコンなどを堆積し、ビットコンタクトプラグ２５に接続するようにパターン加工して、ビット線２６を形成する。
【００３７】
次に、図６（ｂ）に示すように、例えばＣＶＤ法によりビット線２６を被覆して全面に酸化シリコンを堆積させ、第２層間絶縁膜２７を形成する。
次に、第１記憶ノード電極を構成する第２導電層１７の表面およびトランジスタのトレンチ側のソース・ドレイン領域である低濃度不純物領域２１ａの表面に達する記憶ノードコンタクトホールＮＣを開口する。
次に、記憶ノードコンタクトホールＮＣ内に、例えばＣＶＤ法などによりポリシリコンなどの導電体で埋め込み、あるいはスパッタリング法によりチタン／酸化チタンのバリアメタルを形成した後、タングステンなどの導電体で埋め込み、第２導電層１７の表面および低濃度不純物領域２１ａの表面に接続するように記憶ノードコンタクトプラグ２８を形成する。
【００３８】
次に、図７に示すように、第２層間絶縁膜２７の上層に、例えばＣＶＤ法により酸化シリコンを堆積して第３層間絶縁膜２９を形成し、フォトリソグラフィー工程により記憶ノードコンタクトプラグ２８の上端近傍を露出させ、スタック型の第２メモリキャパシタの第２記憶ノード電極の型となる開口部２９ａを形成する。
【００３９】
次に、図２（ａ）に示すように、例えばＣＶＤ法により、開口部２９ａの内壁面を被覆してポリシリコンなどを堆積させ、記憶ノードコンタクトプラグ２８に接続する第２記憶ノード電極３０を形成する。
このとき、表面処理などを施して、第２記憶ノード電極３０の表面に、静電容量を増大するための凹凸が設けることができる。
【００４０】
次に、第２記憶ノード電極３０の上層に、例えばＣＶＤ法によりＳｉＮあるいはＳｉＯＮなどを堆積させて第２容量絶縁膜３１を形成し、さらにその上層に例えばポリシリコンを堆積させて第２プレート電極３２を形成し、第２記憶ノード電極３０と第２プレート電極３２とが第２容量絶縁膜３１を介して対向しており、スタック型の第２メモリキャパシタＣｓを形成する。
以上で、図２（ａ）および（ｂ）に示す構造のＤＲＡＭを製造することができる。
【００４１】
また、例えば不図示の領域において、第１プレート電極１１と第２プレート電極３２が接続されるようにプラグなどを形成することができる。
【００４２】
上記の本実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法によれば、トレンチ型の第１メモリキャパシタとスタック型の第２メモリキャパシタを並列に接続した構造に製造することができる。上記のような簡易な方法により、総計のセル容量はそれぞれのキャパシタ容量の総和となるので、キャパシタ容量を従来よりも増大させ、データ保持特性を向上させることが可能な半導体記憶装置を製造できる。
【００４３】
また、本実施形態のＤＲＡＭの製造方法においては、カラー絶縁膜１５の上端部分に薄膜化した領域を設けることにより、記憶ノードコンタクトプラグとキャパシタの記憶ノード電極の表面の接触面積を増大させることができ、これによって従来の埋め込みストラップ構造に比べて、界面抵抗を１桁〜２桁下げることが可能である。
また、記憶ノードコンタクトプラグが記憶ノード電極の表面およびセルトランジスタのソース・ドレイン領域である拡散層の両者に接続する表面ストラップ型として、界面抵抗低減によってＯＮ電流の増大を図ることができる。
【００４４】
第２実施形態
図８（ａ）は本実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す模式断面図であり、図８（ｂ）は要部拡大断面図である。
本実施形態に係るＤＲＡＭは、トレンチ内において、カラー絶縁膜１５が第１容量絶縁膜１３の上端からトレンチ１０ａの縁部近傍までの範囲で形成されており、カラー絶縁膜１５の上端からトレンチ１０ａの縁部まで、トレンチ１０ａの内壁面を被覆して、例えば１ｎｍ程度の膜厚である薄いＢＳ（埋め込みストラップ：Ｂｕｒｉｅｄ−Ｓｔｒａｐ）絶縁膜１５ｂが形成されており、その内側に第２導電層１７に接続して、ＰやＡｓなどの導電性不純物を含有するポリシリコンなどからなる第３導電層１７ａが形成されている。
また、ＢＳ絶縁膜１５ｂを介して第３導電層１７ａに対向するように、半導体領域１２中において不純物領域２１ａに接続するようにＢＳ拡散層１７ｂが形成されている。
上記の点以外は、実質的に第１実施形態に係る半導体記憶装置（ＤＲＡＭ）と同様である。
【００４５】
上記の構造において、ＢＳ拡散層１７ｂは、第３導電層１７ａに含まれるＰやＡｓなどの導電性不純物が、ウェル形成、素子分離形成およびトランジスタ形成工程の熱処理プロセスにより、シリコン基板のトレンチ１０ａと第３導電層１７ａの界面部分に形成された薄いＢＳ絶縁膜１５ｂを介して半導体領域１２中に拡散して形成されたものである。
上記のコンタクト構造は埋め込みストラップ（ＢＳ）と呼ばれ、ＢＳ拡散層１７ｂと薄いＢＳ絶縁膜１５ｂを介した埋め込み部において、メモリセルトランジスタのソース・ドレイン領域である低濃度不純物領域２１ａとトレンチ型の第１メモリキャパシタＣｔの記憶ノード電極を構成する第３導電層１７ａとの電気的接続が実現されている。
さらに、本実施形態のＤＲＡＭにおいては、記憶ノードコンタクトプラグが記憶ノード電極の表面およびセルトランジスタのソース・ドレイン領域である拡散層の両者に接続する表面ストラップ型ともなっている。この構造により、界面抵抗低減が実現され、ＯＮ電流の増大を図ることができる。
【００４６】
さらに、第１実施形態と同様に、本実施形態の半導体記憶装置（ＤＲＡＭ）によれば、トレンチ型の第１メモリキャパシタとスタック型の第２メモリキャパシタを並列に接続した構造となっており、総計のセル容量はそれぞれのキャパシタ容量の総和となり、キャパシタ容量を従来よりも増大させ、データ保持特性を向上させることが可能である。
【００４７】
第３実施形態
図９（ａ）は本実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す模式断面図であり、図９（ｂ）は要部拡大断面図である。
本実施形態に係るＤＲＡＭは、記憶ノードコンタクトプラグが記憶ノード電極の表面のみと接続しており、表面ストラップ型ではなく、ＢＳ拡散層１７ｂと薄いＢＳ絶縁膜１５ｂを介した埋め込み部において、メモリセルトランジスタのソース・ドレイン領域である低濃度不純物領域２１ａとトレンチ型の第１メモリキャパシタＣｔの第１記憶ノード電極を構成する第３導電層１７ａとの電気的接続が実現されている。
上記の点以外は、実質的に第２実施形態に係る半導体記憶装置（ＤＲＡＭ）と同様である。
【００４８】
第１および第２実施形態と同様に、本実施形態の半導体記憶装置（ＤＲＡＭ）によれば、トレンチ型の第１メモリキャパシタとスタック型の第２メモリキャパシタを並列に接続した構造となっており、総計のセル容量はそれぞれのキャパシタ容量の総和となり、キャパシタ容量を従来よりも増大させ、データ保持特性を向上させることが可能である。
【００４９】
本発明は上記の説明に限定されない。
例えば、メモリセルが１つのトランジスタを有するタイプのＤＲＡＭについて説明しているが、複数個のトランジスタを有するメモリセルにも適用できる。
また、トレンチ型の第１メモリキャパシタと、スタック型の第２メモリキャパシタの構造は上記の実施形態において示したものに限らず、例えばトレンチ型ではプレート電極の配置構造などを変更することができる。また、スタック型ではフィン型や一重や二重などの円筒型などの構造を採用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５０】
本発明の半導体記憶装置は、大容量化および微細化が進められたＤＲＡＭに適用できる。
【００５１】
本発明の半導体記憶装置の製造方法は、大容量化および微細化が進められたＤＲＡＭを製造するのに適用できる。
【図面の簡単な説明】
【００５２】
【図１】図１は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の等価回路図である。
【図２】図２（ａ）は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す模式断面図であり、図２（ｂ）は要部拡大断面図である。
【図３】図３（ａ）および（ｂ）は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法の製造工程を示す断面図である。
【図７】図７は本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）は本発明の第２実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す模式断面図であり、図８（ｂ）は要部拡大断面図である。
【図９】図９（ａ）は本発明の第３実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す模式断面図であり、図９（ｂ）は要部拡大断面図である。
【図１０】図１０は従来例に係るトレンチ型のメモリキャパシタを有するＤＲＡＭの要部断面図である。
【符号の説明】
【００５３】
１０…半導体基板、１０ａ…トレンチ、１０ｂ…酸化シリコン膜、１１…第１プレート電極、１２…半導体領域、１３…第１容量絶縁膜、１４…第１導電層（第１記憶ノード電極）、１５…カラー絶縁膜、１５ａ…薄膜化された領域、１５ｂ…ＢＳ絶縁膜、１６…レジスト膜、１７…第２導電層（第１記憶ノード電極）、１７ａ…第３導電層（第１記憶ノード電極）、１７ｂ…ＢＳ拡散層、１８…トレンチ上部絶縁膜、１９…ゲート絶縁膜、２０…ゲート電極、２１ａ，２１ｂ…低濃度不純物領域、２２…サイドウォール絶縁膜、２３…高濃度不純物領域、２４…第１層間絶縁膜（層間絶縁膜）、２５…ビットコンタクトプラグ、２６…ビット線、２７…第２層間絶縁膜（層間絶縁膜）、２８…記憶ノードコンタクトプラグ、２９…第３層間絶縁膜、３０…第２記憶ノード電極、３１…第２容量絶縁膜、３２…第２プレート電極、ＢＣ…ビットコンタクトホール、ＢＬ１，ＢＬ２…ビット線、Ｃｔ…第１メモリキャパシタ、Ｃｓ…第２メモリキャパシタ、ＮＣ…記憶ノードコンタクトホール、Ｔｒ…トランジスタ、ＷＬ１，ＷＬ２…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006060137.tif 000010
【図９】
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【図１０】
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