(57)【要約】【課題】必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置を提供する。【解決手段】互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、順次直列接続されてなり、第１段のトランジスタ素子Ｔｒ１におけるゲート端子を入力端子とし、ｎ個の抵抗素子Ｒ１〜Ｒｎまたは容量素子が、ＧＮＤ電位と所定電位Ｖｓとの間で、順次直列接続されてなり、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ１〜Ｒｎまたは容量素子の間の接続点Ｐ２〜Ｐｎに、それぞれ、順次接続されてなり、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、出力が取り出されてなる半導体装置１００とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段のトランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子または容量素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子または容量素子の間の接続点に、それぞれ、順次接続されてなり、
前記第ｎ段のトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴とする半導体装置。
【請求項２】
前記第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、抵抗素子を介して、前記直列接続された各段の抵抗素子または容量素子の間の接続点に、それぞれ、順次接続されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１段のトランジスタ素子を除いた各段のトランジスタ素子において、
ゲート端子とＧＮＤ電位側の端子との間に、ダイオードが挿入されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ個のトランジスタ素子が、同じ耐圧を有してなり、
前記ｎ個の抵抗素子または容量素子が、同じ抵抗値または容量値を有してなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記トランジスタ素子が、ＭＯＳ型トランジスタ素子またはＩＧＢＴ素子であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ｎ個のトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記ｎ個の抵抗素子または容量素子が、前記埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、
前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ｎ個の抵抗素子または容量素子が、前記埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなり、
前記互いに絶縁分離されたｎ個の抵抗素子または容量素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段の抵抗素子または容量素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記埋め込み酸化膜に達する（ｎ−１）重の絶縁分離トレンチが形成され、
前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記（ｎ−１）重の絶縁分離トレンチにより区切られた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項６に記載の半導体装置。
【請求項１１】
前記ｎ個の抵抗素子または容量素子が、前記埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなり、
前記互いに絶縁分離されたｎ個の抵抗素子または容量素子が、前記（ｎ−１）重の絶縁分離トレンチにより区切られた各領域に、高段の抵抗素子または容量素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなることを特徴とする請求項６乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ＳＯＩ層が、ｎ導電型であることを特徴とする請求項６乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ｎ個のトランジスタ素子が、底部の酸化膜とそれに連続して形成された厚み方向の酸化膜からなる埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層において、
前記埋め込み酸化膜により区画された、互いに絶縁分離されてなる各領域に形成されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項１５】
前記ｎ個の抵抗素子または容量素子が、前記埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層において、
前記埋め込み酸化膜により区画された、互いに絶縁分離されてなる各領域に形成されてなることを特徴とする請求項１４に半導体装置。
【請求項１６】
前記埋め込み酸化膜により、ｎ重の区画領域が形成され、
前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記ｎ重の区画領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記ｎ個の抵抗素子または容量素子が、前記埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層において、
前記埋め込み酸化膜により区画された、互いに絶縁分離されてなる各領域に形成されてなり、
前記互いに絶縁分離されたｎ個の抵抗素子または容量素子が、前記ｎ重の区画領域に、高段の抵抗素子または容量素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記ＳＯＩ層が、ｎ導電型であることを特徴とする請求項１４乃至１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記半導体装置が、
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、
前記所定電位を浮遊電位として、
前記レベルシフト回路に適用されてなることを特徴とする請求項１乃至１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。
【０００３】
図９（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６）は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源ＶCCは、通常、直流１００〜４００Ｖと高電圧である。特に、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータ制御においては、主電源ＶCCが、直流６５０Ｖもの高電圧となる。主電源ＶCCの高電位側をＶCCH 、低電位側をＶCCL と表した場合、ＶCCHに接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー（ＰＣ：Photo Coupler）や高電圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）９０が用いられる。駆動回路の入出力端子（Ｉ／Ｏ：Input / Output）は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【０００４】
図９（ｂ）は、特許文献１に開示されている、図９（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【０００５】
図９（ｂ）に示す高電圧ＩＣ９０は、制御回路（ＣＵ：Control Unit）、低電位のＧＮＤ電位を基準とするゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６、高電位の浮遊電位を基準とするゲート駆動回路ＧＤＵ１〜３およびレベルシフト回路（ＬＳＵ：Level Shift Unit）から構成されている。制御回路ＣＵは、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、図９（ａ）のどのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる。ゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６は、図９（ａ）の主電源ＶCCの低電位側ＶCCL に接続するＩＧＢＴＱ４〜Ｑ６を駆動する。ゲート駆動回路ＧＤＵ１〜３は、図９（ａ）の主電源ＶCCの高電位側ＶCCHに接続するＩＧＢＴＱ１〜Ｑ３を駆動する。レベルシフト回路ＬＳＵは、ＶCCL レベルの制御回路ＣＵの信号と、ＶCCHレベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を、媒介する働きをする。従って、高電圧ＩＣ９０のレベルシフト回路ＬＳＵを構成する半導体装置は、上記したようにＶCCHレベルとＶCCL レベルの間（０〜６５０Ｖ）の信号を取り扱うため、特に高耐圧（１２００Ｖ程度）が要求される。
【０００６】
図９（ｂ）に示す高電圧ＩＣ９０のように、基準電位の異なる２以上の回路が集積化された半導体装置では、基準電位の異なる各回路の形成領域は、ｐｎ接合分離もしくはＳｉＯ２などの誘電体を用いた誘電体分離により、互いに分離される。一般的に、ｐｎ接合分離を用いた高電圧ＩＣは、寄生トランジスタが形成され易いため、回路の誤動作や素子破壊を引き起こす場合が有る。これに対して、誘電体分離を用いた高電圧ＩＣでは、寄生トランジスタ動作は発生せず、回路の誤動作や素子破壊といった問題は起きない。
【０００７】
図１０に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９１の模式的な断面図を示す。
【０００８】
図１０に示す高電圧ＩＣ９１には、埋め込み酸化膜３を有するＳＯＩ基板１０のＳＯＩ層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１０の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより絶縁（誘電体）分離されている。
【０００９】
高電圧ＩＣ９１のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図１０に示したレベルシフト回路形成領域のＭＯＳ型トランジスタＴｒＬは、耐圧を確保するため、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造をとっている。
【００１０】
レベルシフト回路における高電圧は、図中に示すように、ＭＯＳ型トランジスタＴｒＬのドレイン（Ｄ）に印加される。図１０のＭＯＳ型トランジスタＴｒＬでは、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレイン（Ｄ）とグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１と埋め込み酸化膜３で分圧して、ＳＯＩ層１における電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、ＳＯＩ構造半導体基板を用いて高耐圧の半導体装置を実現するには、断面の縦方向において印加電圧をＳＯＩ層と埋め込み酸化膜に分配して所望の耐圧が得られるように、ＳＯＩ層の濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。
【００１２】
しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要である。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の膜厚の上限は４μｍ程度である。また、ＳＯＩ層の厚さは通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを大きくするとトレンチ加工負荷が増大する。このため、図１０のレベルシフト回路形成領域におけるＭＯＳ型トランジスタＴｒＬでは、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。
【００１３】
そこで本発明は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段のトランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子または容量素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子または容量素子の間の接続点に、それぞれ、順次接続されてなり、前記第ｎ段のトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴としている。
【００１５】
上記半導体装置では、第１段のトランジスタ素子のゲート端子に入力信号を加えることで、同じくＧＮＤ電位と所定電位との間に直列接続されたｎ個の抵抗素子を介して、第２段から第ｎ段のトランジスタ素子も同時に動作させることができる。
【００１６】
上記半導体装置の動作においては、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、上記半導体装置においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００１７】
以上のようにして、上記半導体装置は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。
【００１８】
上記半導体装置においては、請求項２に記載のように、前記第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、抵抗素子を介して、前記直列接続された各段の抵抗素子または容量素子の間の接続点に、それぞれ、順次接続されてなることが好ましい。また、請求項３に記載のように、前記第１段のトランジスタ素子を除いた各段のトランジスタ素子において、ゲート端子とＧＮＤ電位側の端子との間に、ダイオードが挿入されてなることが好ましい。
【００１９】
これらにより、第１段のトランジスタ素子のゲート端子に入力信号を加えた際、上記第２段から第ｎ段のトランジスタ素子の同時動作を、安定化させることができる。
【００２０】
上記半導体装置においては、請求項４に記載のように、前記ｎ個のトランジスタ素子が、同じ耐圧を有してなり、前記ｎ個の抵抗素子または容量素子が、同じ抵抗値または容量値を有してなることが好ましい。
【００２１】
これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子の分担する電圧（耐圧）を均等にして、最小化することができる。
【００２２】
請求項５に記載のように、前記トランジスタ素子は、ＭＯＳ型トランジスタ素子またはＩＧＢＴ素子とすることができる。
【００２３】
請求項６に記載のように、前記半導体装置における互いに絶縁分離されたｎ個のトランジスタ素子は、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されるようにして、構成することができる。
【００２４】
また、前記ＳＯＩ構造半導体基板を用いる場合には、請求項７に記載のように、前記ｎ個の抵抗素子または容量素子も、前記ＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるように構成することができる。
【００２５】
請求項６の構成を持つ半導体装置においては、請求項８に記載のように、前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。
【００２６】
また、請求項９に記載のように、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるｎ個の抵抗素子または容量素子についても、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段の抵抗素子または容量素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。
【００２７】
これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子の担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合う絶縁分離されたトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチが一つ存在するだけであるため、ｎ個のトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、当該半導体装置を小型化することができる。
【００２８】
また、請求項６の構成を持つ半導体装置においては、請求項１０に記載のように、前記埋め込み酸化膜に達する（ｎ−１）重の絶縁分離トレンチが形成され、前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記（ｎ−１）重の絶縁分離トレンチにより区切られた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなるように構成することもできる。
【００２９】
また、請求項１１に記載のように、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるｎ個の抵抗素子または容量素子についても、前記（ｎ−１）重の絶縁分離トレンチにより区切られた各領域に、高段の抵抗素子または容量素子を内に含むようにして、一個ずつ順次配置されてなるように構成することができる。
【００３０】
この場合にも、請求項８および請求項９に記載の半導体装置と同様にして、ＧＮＤ電位から所定電位までの電圧増加に応じて、（ｎ−１）重の絶縁分離トレンチにより区切られた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子の担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。また、請求項８および請求項９に記載の半導体装置に較べて、絶縁分離トレンチの数を一本減らすことができ、占有面積を低減して、当該半導体装置を小型化することができる。
【００３１】
上記請求項６〜１１の構成を持つ半導体装置においては、ｎ個のトランジスタ素子が、通常の耐圧を有するトランジスタ素子であってよい。また、耐圧をあげるため、ＳＯＩ層の不純物濃度を特に低濃度にする必要がない。
【００３２】
このため、請求項１２に記載のように、前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなることが好ましい。
【００３３】
これにより、当該半導体装置の周囲で急峻に変化する電圧ノイズ等が発生しても、埋め込み酸化膜からの空乏層の拡がりが抑制される。従って、前記電圧ノイズ等による誤動作が抑制された半導体装置とすることができる。
【００３４】
請求項１３に記載のように、前記所定電位が正電位の場合には、前記ＳＯＩ層が、ｎ導電型であることが好ましい。
【００３５】
同様にして、請求項１４に記載のように、前記半導体装置における互いに絶縁分離されたｎ個のトランジスタ素子は、底部の酸化膜とそれに連続して形成された厚み方向の酸化膜からなる埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層において、前記埋め込み酸化膜により区画された、互いに絶縁分離されてなる各領域に形成されてなるように、構成することができる。
【００３６】
また、前記ＳＯＩ構造半導体基板を用いる場合には、請求項１５に記載のように、前記ｎ個の抵抗素子または容量素子も、前記埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層において、前記埋め込み酸化膜により区画された、互いに絶縁分離されてなる各領域に形成されてなるように構成することができる。
【００３７】
請求項１４の構成を持つ半導体装置においては、請求項１６に記載のように、前記埋め込み酸化膜により、ｎ重の区画領域が形成され、前記互いに絶縁分離されたｎ個のトランジスタ素子が、前記ｎ重の区画領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。
【００３８】
また、請求項１７に記載のように、前記埋め込み酸化膜により区画された、互いに絶縁分離されてなる各領域に形成されてなるｎ個の抵抗素子または容量素子についても、前記ｎ重の区画領域に、高段の抵抗素子または容量素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。
【００３９】
上記請求項１４〜１７の構成を持つ半導体装置においては、請求項１８に記載のように、前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなることが好ましい。また、請求項１９に記載のように、前記所定電位が正電位の場合には、前記ＳＯＩ層が、ｎ導電型であることが好ましい。
【００４０】
以上の請求項１４〜１９に記載の半導体装置で得られる効果は、請求項６〜１３に記載の半導体装置と同様であり、その説明は省略する。
【００４１】
請求項２０に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、前記レベルシフト回路に好適である。この場合には、前記所定電位は、浮遊電位となる。
【００４２】
前記高電圧ＩＣは、例えば、請求項２１に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項２２に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【発明を実施するための最良の形態】
【００４３】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００４４】
図１は、本発明の半導体装置１００に関する、基本的な等価回路図である。
【００４５】
図１に示す半導体装置１００では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＭＯＳ (Metal Oxide Semiconductor)型トランジスタ素子であってもよいし、ＩＧＢＴ (Insulated Gate Bipolar Transistor)素子であってもよい。上記構成は、各トランジスタ素子Ｔｒ１〜ＴｒｎがＭＯＳ型トランジスタ素子であるとすると、下段のＭＯＳ型トランジスタ素子のドレイン電圧が、その上段にあるＭＯＳ型トランジスタ素子のソースに印加される構成である。
【００４６】
また、ｎ個の抵抗素子Ｒ１〜Ｒｎが、同じＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。このｎ個の抵抗素子Ｒ１〜Ｒｎには微弱な電流が流れて、ＧＮＤ電位と所定電位Ｖｓ間の電圧が、各抵抗素子Ｒ１〜Ｒｎに分割される。図１では、各抵抗素子Ｒ１〜ＲｎでＧＮＤ電位と所定電位Ｖｓ間の電圧を分割しているが、容量素子を用いて分割してもよい。この場合は、消費電流を低減する効果がある。
第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子は、直列接続された各段の抵抗素子Ｒ１〜Ｒｎ間の接続点Ｐ２〜Ｐｎに、それぞれ、順次接続されている。
【００４７】
尚、図１の半導体装置１００では、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、抵抗素子Ｒｇ２〜Ｒｇｎを介して、直列接続された各段の抵抗素子Ｒ１〜Ｒｎ間の接続点Ｐ２〜Ｐｎに、それぞれ、順次接続されている。また、同じく第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおいて、ゲート端子とＧＮＤ電位側の端子との間に、ダイオードＤ２〜Ｄｎが挿入されている。後述するように、これら抵抗素子Ｒｇ２〜ＲｇｎおよびダイオードＤ２〜Ｄｎにより、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えた際、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎの同時動作を、安定化させることができる。
【００４８】
第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１００の入力端子となっている。半導体装置１００の出力は、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【００４９】
図１の半導体装置１００では、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えることで、同じくＧＮＤ電位と所定電位Ｖｓとの間に直列接続されたｎ個の抵抗素子Ｒ１〜Ｒｎを介して、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎも同時に動作させることができる。すなわち、各トランジスタ素子Ｔｒ１〜ＴｒｎをＭＯＳ型トランジスタ素子とし、各トランジスタ素子Ｔｒ１〜ＴｒｎのＧＮＤ電位側をソースとするとと、第１段のトランジスタ素子Ｔｒ１のゲート端子に信号電圧が印加されると、第１段のトランジスタ素子Ｔｒ１のドレイン電位が低下する。それに伴って、第２段のトランジスタ素子Ｔｒ２のソース電位が下がるので、第２段のトランジスタ素子Ｔｒ２のゲート−ソース間のダイオードＤ２に接続点Ｐ２から電流が流れ込む。ゲート−ソース間がツェナー電圧（ここでは５Ｖ）に固定される結果、第２段のトランジスタ素子Ｔｒ２がＯＮになる。これと同様のことが第ｎ段のトランジスタ素子Ｔｒｎまで繰り返されて、極短時間で、全トランジスタ素子Ｔｒ１〜ＴｒｎがＯＮになる。
【００５０】
図１の半導体装置１００の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、図１の半導体装置１００においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図１の半導体装置１００においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが同じ耐圧を有し、ｎ個の抵抗素子Ｒ１〜Ｒｎが同じ抵抗値を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ１〜Ｔｒｎの分担する電圧（耐圧）を均等にして、最小化することができる。
【００５１】
具体的には、例えば、厚さ２μｍ程度の埋め込み酸化膜を有する一般的なＳＯＩ基板を用いて、１５０Ｖ程度の耐圧を有するＭＯＳ型トランジスタ素子は、一般的な製造方法により、容易に形成することができる。従って、絶縁分離トレンチによって互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎを上記ＳＯＩ基板に形成し、直列接続されたｎ段のトランジスタ素子からなる半導体装置１００とすることで、高耐圧の半導体装置を実現することができる。例えば、耐圧１５０Ｖのトランジスタ素子を、図１のように２段、４段、８段直列接続することで、それぞれ、耐圧３００Ｖ、６００Ｖ、１２００Ｖの半導体装置１００とすることができる。従って、耐圧に応じて、ウエハ構造（ＳＯＩ層や埋め込み酸化膜の厚さ、ＳＯＩ層の不純物濃度を変更する必要が無い。また、絶縁分離トレンチの加工深さも一定であり、必要耐圧が１０００Ｖ以上であっても、容易に実現することができる。
【００５２】
以上のようにして、図１に示す半導体装置１００は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。
【００５３】
次に、図１の半導体装置１００のより具体的な適用例を示す。
【００５４】
図２は、図１の基本的な等価回路図で示した半導体装置１００を適用した、高電圧ＩＣ１１０の模式的な平面図である。
【００５５】
図２の高電圧ＩＣ１１０は、図９で説明した高電圧ＩＣ９０と同様のインバータ駆動用の高電圧ＩＣで、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されている。図１で示した半導体装置１００は、図２の高電圧ＩＣ１１０におけるレベルシフト回路に適用される。この場合には、図１の所定電位Ｖｓは、約１２００Ｖの正の浮遊電位としている。
【００５６】
図３は、図２の高電圧ＩＣ１１０における一点鎖線で囲ったレベルシフト回路部と浮遊基準ゲート駆動回路部をより詳細に示す図で、レベルシフト回路に適用された図１の半導体装置１００の各回路素子の配置を示す図である。図４は、図３の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。また、図５は、図３の一点鎖線Ｂ−Ｂにおける断面図で、ダイオードと各トランジスタ素子のゲートに接続する抵抗素子の構造を示す図である。
【００５７】
図４の断面図に示すように、高電圧ＩＣ１１０では、レベルシフト回路に適用された図１の半導体装置１００におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１１のｎ導電型ＳＯＩ層１に形成されている。ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＬＤＭＯＳ（Lateral Double-diffused MOS）型トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。
【００５８】
図５の断面図に示すように、高電圧ＩＣ１１０では、抵抗素子Ｒｇ２〜Ｒｇｎとして、ｐ導電型の拡散抵抗を用いている。各抵抗素子Ｒｇ２〜Ｒｇｎにおいては、電位の影響を抑えるために、高電位側でＳＯＩ層１を同電位に固定している。ｎ導電型の拡散抵抗を用いる場合には、低電位側でＳＯＩ層１を同電位に固定する必要がある。尚、抵抗素子Ｒｇ２〜Ｒｇｎや抵抗素子Ｒ１〜Ｒｎは、拡散抵抗の他に、高抵抗のバルク抵抗や、薄膜ポリシリコン抵抗体を用いてもよい。
【００５９】
また、図３に示すように、高電圧ＩＣ１１０の半導体装置１００においては、埋め込み酸化膜３に達するｎ重の絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。同様にして、埋め込み酸化膜３に達する絶縁分離トレンチにより、互いに絶縁分離されたｎ個の抵抗素子Ｒ１〜Ｒｎ、（ｎ−１）個の抵抗素子Ｒｇ２〜Ｒｇｎ、（ｎ−１）個のダイオードＤ２〜Ｄｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各領域に、高段の抵抗素子を内に含むようにして、一個ずつ順次配置されている。これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合うトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが一つ存在するだけであるため、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの接続配線が容易になると共に、占有面積を低減して、半導体装置１００を小型化することができる。
【００６０】
上記したように、半導体装置１００においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、通常の耐圧を有するトランジスタ素子であってよい。また、耐圧をあげるため、ＳＯＩ層１の不純物濃度を特に低濃度にする必要がない。このため、図４および図５に示すように、図１０の高電圧ＩＣ９１と異なり、ＳＯＩ層１における埋め込み酸化膜３上に、ＳＯＩ層１と同じ導電型で不純物濃度が高い高濃度不純物層１ａを形成することができる。これにより、半導体装置１００の周囲で急峻に変化する電圧ノイズ等が発生しても、埋め込み酸化膜３からの空乏層の拡がりが抑制される。従って、電圧ノイズ等による誤動作が抑制された半導体装置とすることができる。例えば、出力段の浮遊基準ゲート駆動回路でのスイッチングに伴うｄＶ／ｄｔ変動で引き起こされる高周波電位干渉の影響を、シールドすることができる。
【００６１】
以上のようにして、図２〜５に示す高電圧ＩＣ１１０は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。
【００６２】
（他の実施形態）
図６は、レベルシフト回路に適用される別の半導体装置１００ａの各回路素子とその配置を示す図である。
【００６３】
図６に示す半導体装置１００ａは、図３に示す半導体装置１００のｎ重の絶縁分離トレンチＴ１〜Ｔｎにおける最外周の絶縁分離トレンチＴ１を除去したもので、その他の回路素子および配置については、図３の半導体装置１００と同様である。すなわち、図６の半導体装置１００ａにおいては、埋め込み酸化膜３に達する（ｎ−１）重の絶縁分離トレンチＴ２〜Ｔｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、（ｎ−１）重の絶縁分離トレンチＴ２〜Ｔｎにより区切られた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。同様にして、埋め込み酸化膜３に達する絶縁分離トレンチにより、互いに絶縁分離されたｎ個の抵抗素子Ｒ１〜Ｒｎが、（ｎ−１）重の絶縁分離トレンチＴ２〜Ｔｎにより区切られた各領域に、高段の抵抗素子を内に含むようにして、一個ずつ順次配置されている。
【００６４】
図６に示す半導体装置１００ａも、図３に示す半導体装置１００と同様にして、ＧＮＤ電位から所定電位までの電圧増加に応じて、（ｎ−１）重の絶縁分離トレンチＴ２〜Ｔｎにより区切られた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。また、図３の半導体装置１００に較べて、絶縁分離トレンチの数を一本減らすことができ、占有面積を低減して、半導体装置１００ａを小型化することができる。
【００６５】
図３〜５および図６に示す半導体装置１００，１００ａでは、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１１が用いられており、埋め込み酸化膜３に達する絶縁分離トレンチ４，Ｔ１〜Ｔｎによって各素子の絶縁分離がなされていた。この絶縁分離トレンチ４，Ｔ１〜Ｔｎは、一般的に、埋め込み酸化膜３を介してシリコン（Ｓｉ）ウエハを貼り合わせ、研磨により薄いＳＯＩ層１を形成した後、埋め込み酸化膜３に達するトレンチを形成してそれを埋め込むことにより形成する。しかしながら、本発明の半導体装置はこれに限らず、別のＳＯＩ構造半導体基板と絶縁分離方法を採用することができる。
【００６６】
図７（ａ），（ｂ）は、別の半導体装置１０１ａを示す図である。図７（ａ）は、半導体装置１０１ａの模式的な上面図であり、図７（ｂ）は、図７（ａ）の一点鎖線Ｃ−Ｃにおける断面図である。尚、簡単化のために、図７（ａ）においては、互いに絶縁分離された各段のトランジスタ素子Ｔｓ１〜Ｔｓ５を簡略化して図示している。また、各段の抵抗素子等は図示を省略している。
【００６７】
図７（ａ），（ｂ）に示す半導体装置１０１ａでは、ＳＯＩ構造半導体基板１２ａのＳＯＩ層１が底部の酸化膜とそれに連続して形成された厚み方向の酸化膜からなる埋め込み酸化膜５（以下、埋め込み酸化膜５）により区画され、５重の区画領域Ｋ１〜Ｋ５が形成されている。この半導体装置１０１ａにおける絶縁分離方法は、ＥＰＩＣ（Epitaxial Passivated Integration Circuit）法と呼ばれる、いわゆる従来型の誘電体分離法である（電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編「パワーデバイス・パワーＩＣ  ハンドブック」１９９６年）。
【００６８】
図７（ｂ）の絶縁分離構造は、以下のようにして形成する。ＳＯＩ層１となる貼り合わせ前のシリコン（Ｓｉ）ウエハにＶ溝を形成し、表面を酸化（埋め込み酸化膜５の形成）した後、不純物を含有していないポリシリコン５ａを堆積してＶ溝を埋め込む。次に、ポリシリコン５ａを研磨して表面を平坦化した後で支持基板６に貼り合わせ、反対側から埋め込み酸化膜５の先端が露出するまで研磨する。これによって、図７（ｂ）に示す絶縁分離構造ができあがる。尚、表面を酸化（埋め込み酸化膜５の形成）する前に不純物を拡散させることで、図４，５と同様に、ＳＯＩ層１における埋め込み酸化膜５上に、ＳＯＩ層１と同じ導電型で不純物濃度が高い高濃度不純物層を形成することができる。
【００６９】
図７（ａ）に示すように、互いに絶縁分離された５個のトランジスタ素子Ｔｓ１〜Ｔｓ５は、図６の半導体装置１００ａと同様にして、高段のトランジスタ素子を内に含むようにして、５重の区画領域Ｋ１〜Ｋ５に一個ずつ順次配置されている。尚、トランジスタ素子Ｔｓ１〜Ｔｓ５の絶縁分離についても、図７（ｂ）に示す絶縁分離構造が用いられている。また、図示を省略している互いに絶縁分離された各段の抵抗素子等についても、高段の抵抗素子等を内に含むようにして、５重の区画領域Ｋ１〜Ｋ５に一個ずつ順次配置されている。従って、図７（ａ），（ｂ）に示す半導体装置１０１ａも、図３〜５および図６に示す半導体装置１００，１００ａと同様に、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。
【００７０】
図８（ａ）〜（ｃ）は、図７（ａ），（ｂ）の半導体装置１０１ａの変形例で、それぞれ、半導体装置１０１ｂ〜１０１ｄの模式的な断面図である。尚、図８（ａ）〜（ｃ）の半導体装置１０１ｂ〜１０１ｄにおいて、図７（ａ），（ｂ）の半導体装置１０１ａと同様の部分については同じ符号を付した。また、半導体装置１０１ｂ〜１０１ｄの上面図については、図７（ａ）と同様である。
【００７１】
図８（ａ）の半導体装置１０１ｂに用いられているＳＯＩ構造半導体基板１２ｂでは、貼り合わせ前のポリシリコン５ａの表面を酸化して形成した酸化膜５ｂが、図７（ｂ）に示すＳＯＩ構造半導体基板１２ａに対して追加されている。これによって、ＳＯＩ層１と支持基板６の絶縁分離が確実になり、図８（ａ）の半導体装置１０１ｂでは、支持基板６側の電位を確実にフローティングさせることができる。
【００７２】
図８（ｂ）の半導体装置１０１ｃに用いられているＳＯＩ構造半導体基板１２ｃでは、ポリシリコン５ａの代わりに、ＣＶＤによる酸化シリコン膜５ｃを堆積して、Ｖ溝を埋め込んでいる。これによっても、ＳＯＩ層１と支持基板６の絶縁分離が確実になり、図８（ｂ）の半導体装置１０１ｃでは、支持基板６側の電位を確実にフローティングさせることができる。
【００７３】
図８（ｃ）の半導体装置１０１ｄに用いられているＳＯＩ構造半導体基板１２ｄでは、埋め込み酸化膜５を所定の膜厚（例えば１２００Ｖ耐圧のものでは３μｍ以上）として、
図７（ｂ）の半導体装置１０１ａと異なり、不純物を含有したポリシリコン５ｄを堆積してＶ溝を埋め込んでいる。図８（ｃ）の半導体装置１０１ｄでは、支持基板６側の電位をＧＮＤに固定して使用する場合に有利な構造となっている。
【００７４】
図２〜５に示す半導体装置１００は、ＳＯＩ層１がｎ導電型のＳＯＩ構造半導体基板１１を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、ｐ導電型のＳＯＩ構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
【００７５】
また、図２〜８に示す半導体装置１００は、埋め込み酸化膜３および５として酸化膜よりなる絶縁膜を用いたが、絶縁膜であれば酸化膜以外にもＳｉ３Ｎ４等の窒化膜や絶縁性炭素膜およびそれらの複合膜であっても良い。
【００７６】
また図２〜５に示す半導体装置１００は、ＧＮＤ基準ゲート駆動回路、浮遊基準ゲート駆動回路、制御回路、レベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、レベルシフト回路に適用されていた。しかしながら、本発明の半導体装置はこれに限らず、グランド（ＧＮＤ）電位と所定電位との間でレベルシフトが必要な、高耐圧を要する任意の半導体装置に適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の半導体装置に関する、基本的な等価回路図である。
【図２】図１の基本的な等価回路図で示した半導体装置を適用した、高電圧ＩＣの模式的な平面図である。
【図３】図２の高電圧ＩＣにおける一点鎖線で囲ったレベルシフト回路部と浮遊基準ゲート駆動回路部をより詳細に示す図である。
【図４】図３の一点鎖線Ａ−Ａにおける断面図である。
【図５】図３の一点鎖線Ｂ−Ｂにおける断面図である。
【図６】レベルシフト回路に適用される別の半導体装置の各回路素子とその配置を示す図である。
【図７】別の半導体装置１０１ａを示す図で、（ａ）は半導体装置１０１ａの模式的な上面図であり、（ｂ）は（ａ）の一点鎖線Ｃ−Ｃにおける断面図である。
【図８】（ａ）〜（ｃ）は、図７の半導体装置の変形例で、それぞれ、半導体装置の模式的な断面を示す図である。
【図９】（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。（ｂ）は、（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【図１０】ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣの模式的な断面図である。
【符号の説明】
【００７８】
１００，１００ａ，１０１ａ〜１０１ｄ  半導体装置
９０，９１，１１０  高電圧ＩＣ
１０，１１，１２ａ〜１２ｄ  ＳＯＩ構造半導体基板
１  ＳＯＩ層
１ａ  高濃度不純物層
３，５  埋め込み酸化膜
４  絶縁分離トレンチ
【図１】
2006148058.tif 000003
【図２】
2006148058.tif 000004
【図３】
2006148058.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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