(57)【要約】【課題】高周波信号のスルー経路を切り換える際に必要な制御端子の数を削減することができ、その端子制御用の回路構成を簡略化することができるとともに、スルーＦＥＴのオン経路とオフ経路間でのアイソレーション特性を向上して、十分高いアイソレーションを得ることができる半導体装置を提供する。【解決手段】ある特定の１つのスルーＦＥＴ７−ｃと、そのスルーＦＥＴ７−ｃ以外の全てのスルーＦＥＴ５−ａ、６−ｂのそれぞれに接続している全てのシャントＦＥＴ７−ａ、６−ａ、５−ｂ、７−ｂの各１つ７−ａ、７−ｂを、同一の制御端子７に入力された制御信号により同時にＯＮさせることにより、出力端子ＲＦ２、ＲＦ３からＯＦＦしているスルーＦＥＴ５−ａ、６−ｂの信号経路を介して、ＯＮさせたスルーＦＥＴ７−ｃの信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャントＦＥＴ７−ａ、７−ｂを通じてＧＮＤ８、９へ逃がす。【選択図】図２
2006020288.tif 000002
【特許請求の範囲】
【請求項１】
シングルポールＮスルー（Ｎは３以上の整数）のスイッチ回路を半導体により集積化した半導体装置であって、Ｎ個の高周波ポートにそれぞれ高周波を伝達するＮ本の信号ラインと、前記Ｎ本の信号ライン上に設けられ前記Ｎ本の信号ラインによる当該高周波ポートへの前記高周波の伝達をスイッチするＮ個のスルースイッチ素子と、前記スルースイッチ素子毎にその高周波ポート側をコンデンサを介してグランドに接続するＮ−１個のシャントスイッチ素子とを有し、前記Ｎ個のスルースイッチ素子のうち１つのスルースイッチ素子による前記高周波の伝達を行うように制御すると同時に、その制御用信号を用いて、前記高周波の伝達を行うスルースイッチ素子以外のスルースイッチ素子毎に、その高周波ポート側を、前記Ｎ−１個のシャントスイッチ素子のうちの１つのシャントスイッチ素子により、前記コンデンサを介してグランドに接続するように制御することが可能なように構成したことを特徴とする半導体装置。
【請求項２】
前記スルースイッチ素子による前記高周波の伝達を制御するための制御信号と、前記スルースイッチ素子毎に行う高周波ポート側の前記シャントスイッチ素子による前記グランドへの接続を制御するための制御信号とを、共通の制御端子から同時に供給するよう構成したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、ｍ個の前記入出力端子のすべてと接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、前記ｋ個のシャント回路の制御信号として、前記第１から第ｍの基本スイッチ部の制御信号を用いたことを特徴とする半導体装置。
【請求項４】
ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、前記ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、ｍ個の前記入出力端子のいずれかもしくはすべてと接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、前記ｋ個のシャント回路の制御信号として、前記第１から第ｍの基本スイッチ部の制御信号を用いたことを特徴とする半導体装置。
【請求項５】
ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、前記ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、いずれか１つの前記入出力端子と接地間にシャント回路を接続し、前記シャント回路の制御信号として、前記いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の論理和を用いたことを特徴とする半導体装置。
【請求項６】
ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、前記ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、いずれか１つの前記入出力端子と接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、前記ｋ個のシャント回路の制御信号として、前記いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の一部もしくは全てを用いたことを特徴とする半導体装置。
【請求項７】
請求項３から請求項６のいずれかに記載の半導体装置であって、前記スイッチング素子として電界効果トランジスタを用い、前記電界効果トランジスタのゲート電極に前記制御信号を印加することを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、前記電界効果トランジスタによるｎ個のスイッチング素子をマルチゲート電界効果トランジスタで構成し、前記マルチゲート電界効果トランジスタのゲート電極に前記制御信号を印加することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信機等における高周波信号の経路を切り換えるためのスイッチ回路を半導体により集積化した半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話において、携帯電話利用者の増大に伴い、１つの携帯電話方式だけの携帯電話だけでは、その通信回線を確保することが困難になってきた。このため、１つの携帯電話で幾つもの携帯電話通信方式を兼ね備える携帯電話が市場で要望されている。そのため、アンテナ部分には、多くの通信方式の各周波数、各通信方式が他の部位に影響することなく振り分けるスイッチ回路が要望されている。
【０００３】
このような市場からの要望を実現するために、スイッチ回路を半導体により集積化した従来の半導体装置（例えば、特許文献１を参照）は、各信号経路（スルー）において、信号を通そうとするスルーＦＥＴ（電界効果トランジスタ）と信号を遮断させるスルーＦＥＴの各々にシャントＦＥＴを設け、入力された所望の高周波信号が遮断しているスルーＦＥＴを介して他の部位に漏洩する前に、信号を通そうとするシャントＦＥＴを介して、他の周波数あるいは携帯電話方式の部位に影響しないような部位に高周波信号を逃がしてやることにより、スイッチ切り換え端子間の高いアイソレーションを実現してきた。
【０００４】
以上のような従来のスイッチ回路を集積化した半導体装置について、図面を用いて以下に説明する。なお、各図面の回路は、スルーＦＥＴにより信号経路を切り換えるための制御信号回路、および各出力端子を高周波的にＧＮＤに接地させるためのコンデンサ回路についてのみ示しており、各ＦＥＴへの電源供給用の直流電源回路については省略している。
【０００５】
まず、１入力経路に対し３出力経路を切り換えるためのスイッチ機能を有する「Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ（以降、ＳＰ３Ｔとする）スイッチ」を説明する。
【０００６】
図５は従来例１の半導体装置の構成を示す回路図であり、ＳＰ３Ｔスイッチ回路図を示し、このＳＰ３Ｔスイッチ回路の使用方法について述べる。図５において、ＲＦ１は高周波信号の入力端子、ＲＦ２、ＲＦ３、ＲＦ４は高周波信号の出力端子、５、６、７はゲートバイアス端子、５−ａ、６−ｂ、７−ｃはフィードスルーＦＥＴ（スルーＦＥＴと略記する）、５−ａ＿Ｒ、６−ｂ＿Ｒ、７−ｃ＿Ｒはゲート抵抗である。図５では、スルーＦＥＴ５−ａ、６−ｂ、７−ｃとして用いているＦＥＴの種類をＮ型チャネルＦＥＴとしている。
【０００７】
上記で説明した図５に示す半導体装置において、スルーＦＥＴをスイッチ動作させる方法をもとに、入力端子ＲＦ１から出力端子ＲＦ４に高周波（ＲＦ）信号を伝達する動作原理を、図６を用いて以下に説明する。
【０００８】
ＦＥＴをＯＮ状態にするには、ＦＥＴのゲート−ドレイン及びゲート−ソース端子間電位として、０Ｖもしくはショットキー障壁電位（約０．７Ｖ）以下の正電位を印加する。これより、ＦＥＴは順バイアス状態になり、ＦＥＴのチャネルが開いた状態となって、入力端子ＲＦ１−出力端子ＲＦ４間にＲＦ信号が伝達される。また、ＦＥＴをＯＦＦ状態にするには、ＦＥＴのゲート−ドレイン間及びゲート−ソース間の電位を、ＦＥＴの閾値電圧以下に設定する。これにより、ＦＥＴのチャネルが閉じてＦＥＴがＯＦＦ状態になる。
【０００９】
図６は従来例１の半導体装置において入力端子ＲＦ１−出力端子ＲＦ４間をＯＮさせた際の動作を示す回路図であり、外部電源から電位供給された制御信号により、ゲートバイアス端子５、６がＬ（オフ）、ゲートバイアス端子７がＨ（オン）となるようにした状態を示す。上記条件にて抵抗７−ｃ＿Ｒに電圧降下が生じ、その結果スルーＦＥＴ７−ｃがＯＮする。これにより、スルーＦＥＴ７−ｃをＯＮさせると入力端子ＲＦ１−出力端子ＲＦ４の信号経路を通過させることができる。また、上記に示したＳＰ３Ｔスイッチの動作原理の応用例として、Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｆｏｕｒ  Ｔｈｒｏｗ（ＳＰ４Ｔ）スイッチ、Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｆｉｖｅ  Ｔｈｒｏｗ（ＳＰ５Ｔ）スイッチ等がある。
【００１０】
上記のように、ＦＥＴを用いたアンテナスイッチの特性評価項目として挿入損失、アイソレーション、高調波、隣接チャネル漏洩電力比などがある。挿入損失とは、入力端子ＲＦ１から出力端子ＲＦ４へＲＦ信号が伝達される時に、スルーＦＥＴ７−ｃのソース−ドレイン間を通過する際に減衰されるＲＦ信号の度合いである。また、アイソレーションとは、入力端子ＲＦ１から出力端子ＲＦ４へＲＦ信号が伝達される時に、他の出力端子ＲＦ２及びＲＦ３へのＲＦ信号の漏れ度合いを示す。アンテナスイッチとして用いるスイッチ回路の理想的な特性として、低挿入損失、高アイソレーションなものが求められる。挿入損失及びアイソレーションは小信号でも見られる特性評価項目である。
【００１１】
これに対し、図５および図６に示すようなスイッチ回路では、各信号経路上にはスルーＦＥＴが存在するだけであり、各信号経路上に伝達される高周波信号の特定周波数において、挿入損失が悪く、かつスルーＦＥＴのオン経路とオフ経路間でアイソレーションも悪くなる現象が生じる。
【００１２】
これらの問題を防ぐためには、信号経路のスルーＦＥＴより各出力端子近傍にシャントＦＥＴを構成すればよく、次に、ＳＰ３Ｔを例にして特に挿入損失及びアイソレーションを向上させるための手段について説明する。
【００１３】
図７は従来例２の半導体装置の構成を示す回路図であり、各出力端子ＲＦ２、ＲＦ３、ＲＦ４近傍にシャントＦＥＴを構成したＳＰ３Ｔｔｙｐｅのスイッチ回路図を示す。各出力端子近傍に各１個のシャントＦＥＴが構成されている。図７のＳＰ３Ｔｔｙｐｅスイッチ回路を動作させた時、特に入力端子ＲＦ１と出力端子ＲＦ４を通過させたスイッチ動作原理を図８を用いて説明する。
【００１４】
入力端子ＲＦ１と出力端子ＲＦ４間のＯＮ経路上に存在するスルーＦＥＴ７−ｃをＯＮ状態にし、出力端子ＲＦ４と一方の端子がＧＮＤ１０に接続されたコンデンサＣ１０との間にあるシャントＦＥＴ５−ｃをＯＦＦ状態にする。また、ＯＦＦ経路である入力端子ＲＦ１−出力端子ＲＦ２及び入力端子ＲＦ１−出力端子ＲＦ３間においては、ＯＦＦ経路上に存在するスルーＦＥＴ５−ａ及びスルーＦＥＴ６−ｂをＯＦＦ状態にし、出力端子ＲＦ２と一方の端子がＧＮＤ８に接続されたコンデンサＣ８との間にあるシャントＦＥＴ６−ａと、出力端子ＲＦ３と一方の端子がＧＮＤ９に接続されたコンデンサＣ９との間にあるシャントＦＥＴ７−ｂをＯＮ状態にする。この結果、入力端子ＲＦ１から出力端子ＲＦ４にＲＦ信号が伝達され、ＯＦＦ経路へ伝達されるＲＦ信号はコンデンサＣ８およびコンデンサＣ９を通じてＧＮＤ８及びＧＮＤ９に落とされて、ＯＦＦ経路の出力端子へのＲＦ信号の漏れが軽減される。
【特許文献１】特開平９−１５３７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら上記のような従来のスイッチ回路を形成する半導体装置では、図７および図８に示すように、例えばＳＰ３Ｔの場合、３経路上の各ＦＥＴとそれぞれに接続されたシャントＦＥＴのオン、オフを制御するために６個の電圧制御端子が必要となり、このようなスイッチ機能を有する半導体装置のスイッチ動作を制御するための回路構成が複雑になるという問題点があった。
【００１６】
すなわち、図７で示した構成を基に図８で説明したスイッチ回路原理を用いる場合には、各ＦＥＴを制御する端子が独立して動作しなければならず、そのためには、フィードスルーＦＥＴの制御端子５、６、７以外にシャントＦＥＴの制御端子５’、６’、７’の合計６個の制御端子を必要とし、よって制御端子６個が必要か、もしくはそれらの制御端子に対する制御数を減らすために、回路構成の複雑な端子制御用Ｌｏｇｉｃを用いなければならない。
【００１７】
本発明は、上記従来の問題点を解決するもので、高周波信号のスルー経路を切り換える際に必要な制御端子の数を削減することができ、その端子制御用の回路構成を簡略化することができるとともに、スルーＦＥＴのオン経路とオフ経路間でのアイソレーション特性を向上して、十分高いアイソレーションを得ることができる半導体装置を提供する。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、シングルポールＮスルー（Ｎは３以上の整数）のスイッチ回路を半導体により集積化した半導体装置であって、Ｎ個の高周波ポートにそれぞれ高周波を伝達するＮ本の信号ラインと、前記Ｎ本の信号ライン上に設けられ前記Ｎ本の信号ラインによる当該高周波ポートへの前記高周波の伝達をスイッチするＮ個のスルースイッチ素子と、前記スルースイッチ素子毎にその高周波ポート側をコンデンサを介してグランドに接続するＮ−１個のシャントスイッチ素子とを有し、前記Ｎ個のスルースイッチ素子のうち１つのスルースイッチ素子による前記高周波の伝達を行うように制御すると同時に、その制御用信号を用いて、前記高周波の伝達を行うスルースイッチ素子以外のスルースイッチ素子毎に、その高周波ポート側を、前記Ｎ−１個のシャントスイッチ素子のうちの１つのシャントスイッチ素子により、前記コンデンサを介してグランドに接続するように制御することが可能なように構成したことを特徴とする。
【００１９】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記スルースイッチ素子による前記高周波の伝達を制御するための制御信号と、前記スルースイッチ素子毎に行う高周波ポート側の前記シャントスイッチ素子による前記グランドへの接続を制御するための制御信号とを、共通の制御端子から同時に供給するよう構成したことを特徴とする。
【００２０】
以上により、ある特定の１つのスルースイッチ素子と、そのスルースイッチ素子以外の全てのスルースイッチ素子のそれぞれに接続している全てのシャントスイッチ素子の各１つを、同一の制御信号により同時にＯＮさせることにより、出力用の高周波ポートからＯＦＦしているスルースイッチ素子の信号経路を介して、ＯＮさせたスルースイッチ素子の信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャントスイッチ素子およびコンデンサを通じてグランドへ逃がすことができる。
【００２１】
また、本発明の請求項３に記載の半導体装置は、ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、ｍ個の前記入出力端子のすべてと接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、前記ｋ個のシャント回路の制御信号として、前記第１から第ｍの基本スイッチ部の制御信号を用いた構成としたことを特徴とする。
【００２２】
また、本発明の請求項４に記載の半導体装置は、ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、前記ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、ｍ個の前記入出力端子のいずれかもしくはすべてと接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、前記ｋ個のシャント回路の制御信号として、前記第１から第ｍの基本スイッチ部の制御信号を用いた構成としたことを特徴とする。
【００２３】
また、本発明の請求項５に記載の半導体装置は、ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、前記ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、いずれか１つの前記入出力端子と接地間にシャント回路を接続し、前記シャント回路の制御信号として、前記いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の論理和を用いた構成としたことを特徴とする。
【００２４】
また、本発明の請求項６に記載の半導体装置は、ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部からなり、前記ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、前記ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続した回路を半導体により集積化した半導体装置であって、いずれか１つの前記入出力端子と接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、前記ｋ個のシャント回路の制御信号として、前記いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の一部もしくは全てを用いた構成としたことを特徴とする。
【００２５】
また、本発明の請求項７に記載の半導体装置は、請求項３から請求項６のいずれかに記載の半導体装置であって、前記スイッチング素子として電界効果トランジスタを用い、前記電界効果トランジスタのゲート電極に前記制御信号を印加するよう構成したことを特徴とする。
【００２６】
また、本発明の請求項８に記載の半導体装置は、請求項７に記載の半導体装置であって、前記電界効果トランジスタによるｎ個のスイッチング素子をマルチゲート電界効果トランジスタで構成し、前記マルチゲート電界効果トランジスタのゲート電極に前記制御信号を印加するよう構成したことを特徴とする。
【００２７】
以上により、ある特定の１つの基本スイッチ部と、その基本スイッチ部以外の全ての基本スイッチ部のそれぞれに接続している全てのシャント回路の各１つを、同一の制御信号により同時にＯＮさせることにより、入出力端子である高周波ポートからＯＦＦしている基本スイッチ部の信号経路を介して、ＯＮさせた基本スイッチ部の信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャント回路およびコンデンサを通じてグランドへ逃がすことができる。
【発明の効果】
【００２８】
以上のように本発明によれば、ある特定の１つのスルースイッチ素子と、そのスルースイッチ素子以外の全てのスルースイッチ素子のそれぞれに接続している全てのシャントスイッチ素子の各１つを、同一の制御信号により同時にＯＮさせることにより、出力用の高周波ポートからＯＦＦしているスルースイッチ素子の信号経路を介して、ＯＮさせたスルースイッチ素子の信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャントスイッチ素子およびコンデンサを通じてグランドへ逃がすことができる。
【００２９】
また、ある特定の１つの基本スイッチ部と、その基本スイッチ部以外の全ての基本スイッチ部のそれぞれに接続している全てのシャント回路の各１つを、同一の制御信号により同時にＯＮさせることにより、入出力端子である高周波ポートからＯＦＦしている基本スイッチ部の信号経路を介して、ＯＮさせた基本スイッチ部の信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャント回路およびコンデンサを通じてグランドへ逃がすことができる。
【００３０】
以上のため、高周波信号の信号経路を切り換える際に必要な制御端子の数を削減することができ、その端子制御用の回路構成を簡略化することができるとともに、スルースイッチ素子のオン経路とオフ経路間でのアイソレーション特性を向上して、十分高いアイソレーションを得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を示す半導体装置について、携帯電話用スイッチＭＭＩＣを例に挙げて、図面を参照しながら具体的に説明する。
なお、ここでは、高周波ポート数Ｎを３とした場合を説明するが、当然、Ｎを任意の整数とすればいかなる高周波ポート数でも同様に実施が可能である。また、ここでは、スルースイッチ素子およびシャントスイッチ素子として、アクティブ素子である電界効果トランジスタ（ＦＥＴ）を用いた場合を説明するが、当然、制御信号によるスイッチング機能を持ったデバイス（素子）であればＦＥＴ以外（アナログスイッチのようなパッシブ素子も含む）のどんなデバイスであっても、同様に実施が可能である。また、各図面の回路は、スルーＦＥＴにより信号経路を切り換えるための制御信号回路、および各出力端子を高周波的にＧＮＤに接地させるためのコンデンサ回路についてのみ示しており、各ＦＥＴへの電源供給用の直流電源回路については省略している。
（実施の形態１）
本発明の実施の形態１の半導体装置を説明する。
【００３２】
図１は本実施の形態１の半導体装置の構成を示す回路図であり、この半導体装置は、基本的に、前述の問題点を解決するためにシャントＦＥＴを構成し、さらにスルーＦＥＴおよびシャントＦＥＴのオン、オフを制御するための制御回路として制御用Ｌｏｇｉｃを用いずに構成している。
【００３３】
図１において、ＲＦ１は高周波信号を入力する入力端子、ＲＦ２、ＲＦ３、ＲＦ４は高周波信号を出力する高周波ポートである出力端子、５、６、７は制御端子であるゲートバイアス端子、５−ａ、６−ｂ、７−ｃはスルースイッチ素子としてのスルーＦＥＴ、５−ａ＿Ｒ、６−ｂ＿Ｒ、７−ｃ＿ＲはスルーＦＥＴ制御用のゲート抵抗、６−ａ、７−ａ、５−ｂ、７−ｂ、５−ｃ、６−ｃはシャントスイッチ素子としてのシャントＦＥＴ、６−ａ＿Ｒ、７−ａ＿Ｒ、５−ｂ＿Ｒ、７−ｂ＿Ｒ、５−ｃ＿Ｒ、６−ｃ＿ＲはシャントＦＥＴ制御用のゲート抵抗、８、９、１０は共通接続され電位がグランドレベルのグランド（ＧＮＤ）、Ｃ８、Ｃ９、Ｃ１０は高周波信号のみが通過するコンデンサである。
【００３４】
なお、上記のゲートバイアス端子５はＦＥＴ５−ａ、５−ｂ、５−ｃを制御しており、ゲートバイアス端子６はＦＥＴ６−ａ、６−ｂ、６−ｃを制御しており、ゲートバイアス端子７はＦＥＴ７−ａ、７−ｂ、７−ｃを制御している。また、このスイッチ回路としては、ＳＰ３Ｔスイッチ回路以外においても、またＳＰＮＴ（Ｎは３以上であれば良い）スイッチにおいても応用可能である。
【００３５】
さらに、上記の実施の形態１ではバイパスコンデンサを用いているが、バイパスコンデンサを用いない場合にも同様の効果が得られる。ただしこの場合、制御電圧として、オフとなるＦＥＴには負電圧を印加する必要が生じる。また、スイッチ回路に用いられるＦＥＴのドレイン−ゲート間、ソース−ゲート間は対称構造であり、どちらの端子をバイパスコンデンサにつないでも良い。
【００３６】
図１に示した構成を基に、図２に示すように、ゲートバイアス端子７に制御信号を印加供給して、３個のスルーＦＥＴのうちスルーＦＥＴ７−ｃのみをＯＮさせると同時に、シャントＦＥＴ７−ａ、７−ｂをＯＮさせて、入力端子ＲＦ１から入力した高周波信号が出力端子ＲＦ４へ伝達するように制御した場合、この半導体装置におけるスイッチ回路の入力端子ＲＦ１に対する入力信号として、ＧＰＳ条件で、周波数ｆ＝１５７５．４２ＭＨｚ、入力信号電力Ｐｉｎ＝１０ｄＢｍ、ロジックそれぞれＶｌｏｇｉｃ（Ｈ／Ｌ）＝２．７５／０Ｖである時に、挿入損失は０．５ｄＢ、スルーＦＥＴのオン経路とオフ経路間のＩｓｏｌａｔｉｏｎは２５ｄＢであった。また、ＵＳＣＤＭＡ条件で、周波数ｆ＝８９３．４２ＭＨｚ、入力信号電力Ｐｉｎ＝２６ｄＢｍ、ロジックそれぞれＶｌｏｇｉｃ（Ｈ／Ｌ）＝２．７５／０Ｖである時に、挿入損失は０．３ｄＢ、スルーＦＥＴのオン経路とオフ経路間のＩｓｏｌａｔｉｏｎは３３ｄＢであった。また、ＰＣＳ条件で、周波数ｆ＝１９１０ＭＨｚ、入力信号電力Ｐｉｎ＝２６ｄＢｍ、ロジックそれぞれＶｌｏｇｉｃ（Ｈ／Ｌ）＝２．７５／０Ｖである時に、挿入損失は０．３ｄＢ、スルーＦＥＴのオン経路とオフ経路間のＩｓｏｌａｔｉｏｎは２４ｄＢであった。
【００３７】
一方、従来例で説明した図５および図６に示す半導体装置におけるスイッチ回路においては、上記ＧＰＳ条件で、挿入損失０．４ｄＢ、Ｉｓｏｌａｔｉｏｎは１４ｄＢであった。また、上記ＵＳＣＤＭＡ条件で、挿入損失は０．３ｄＢ、Ｉｓｏｌａｔｉｏｎは２２ｄＢであった。また、上記ＰＣＳ条件で、挿入損失は０．３ｄＢ、Ｉｓｏｌａｔｉｏｎは１２ｄＢであった。よって図１に示すようにシャントＦＥＴを構成することにより、スルーＦＥＴのオン経路とオフ経路間のＩｓｏｌａｔｉｏｎが向上することが示されている。
【００３８】
以上のように、ＳＰ３Ｔｔｙｐｅスイッチにおいて、低挿入損失、高アイソレーションを保持できるように、シャントＦＥＴを構成した上で３個の制御端子でシャントＦＥＴを制御できる回路を構成することができる。
【００３９】
以上のようにして、例えば図２に示すように、ある特定の１つのスルーＦＥＴ７−ｃと、そのスルーＦＥＴ７−ｃ以外の全てのスルーＦＥＴ５−ａ、６−ｂのそれぞれに接続している全てのシャントＦＥＴ７−ａ、６−ａ、５−ｂ、７−ｂの各１つ７−ａ、７−ｂを、同一の制御端子７に入力された制御信号により同時にＯＮさせることにより、出力端子ＲＦ２、ＲＦ３からＯＦＦしているスルーＦＥＴ５−ａ、６−ｂの信号経路を介して、ＯＮさせたスルーＦＥＴ７−ｃの信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャントＦＥＴ７−ａ、７−ｂを通じてさらにコンデンサＣ８、９を介してＧＮＤ８、９へ逃がすことができる。
（実施の形態２）
本発明の実施の形態２の半導体装置を説明する。
【００４０】
図３は本実施の形態２の半導体装置の構成を示す回路図である。図３において、ＲＦ１からＲＦ４は高周波信号を入出力する第１から第４の入出力端子、５、６、７は制御信号を入力する制御端子、５−ｇ、５−ｈ、５−ｉ、６−ｊ、６−ｋ、６−ｌ、７−ｍ、７−ｎ、７−ｏはスイッチング素子であり、ｎ（ｎは整数）個直列接続することにより基本スイッチ部としてのトランスファー回路を構成しているＦＥＴ（以下、「トランスファーＦＥＴ」と記す）、５−ｊ、５−ｋ、５−ｌ、５−ｍ、５−ｎ、５−ｏ、６−ｇ、６−ｈ、６−ｉ、６−ｍ、６−ｎ、６−ｏ、７−ｇ、７−ｈ、７−ｉ、７−ｊ、７−ｋ、７−ｌはシャント回路用のＦＥＴ（以下、「シャントＦＥＴ」と記す）、５−ｉ＿Ｒ、５−ｈ＿Ｒ、５−ｇ＿Ｒ、５−ｊ＿Ｒ、５−ｋ＿Ｒ、５−ｌ＿Ｒ、５−ｍ＿Ｒ、５−ｎ＿Ｒ、５−ｏ＿Ｒ、６−ｇ＿Ｒ、６−ｈ＿Ｒ、６−ｉ＿Ｒ、６−ｊ＿Ｒ、６−ｋ＿Ｒ、６−ｌ＿Ｒ、６−ｍ＿Ｒ、６−ｎ＿Ｒ、６−ｏ＿Ｒ、７−ｇ＿Ｒ、７−ｈ＿Ｒ、７−ｉ＿Ｒ、７−ｊ＿Ｒ、７−ｋ＿Ｒ、７−ｌ＿Ｒ、７−ｍ＿Ｒ、７−ｎ＿Ｒ、７−ｏ＿Ｒはゲート抵抗である。
【００４１】
以上のように構成された半導体装置について、その動作を以下に説明する。
基本的な動作は実施の形態１の半導体装置と同様であるが、実施の形態１と異なる点は、図１のスルースイッチ素子に対応するトランスファー回路を複数のトランスファーＦＥＴにより多段化するとともに、図１のシャントスイッチ素子に対応するシャント回路を複数のシャントＦＥＴにより多段化したことである。
【００４２】
すなわち、トランスファー回路は、ＲＦ１−ＲＦ２間ではトランスファーＦＥＴとしてＦＥＴ５−ｉ、５−ｈ、５−ｇにより、ＲＦ１−ＲＦ３間ではトランスファーＦＥＴとしてＦＥＴ６−ｊ、６−ｋ、６−ｌにより、ＲＦ１−ＲＦ４間ではトランスファーＦＥＴとしてＦＥＴ７−ｍ、７−ｎ、７−ｏにより３段構成にしている。
【００４３】
また、シャント回路は、ＲＦ２には、シャントＦＥＴとしてＦＥＴ７−ｇ、７−ｈ、７−ｉにより３段構成とし、ＦＥＴ６−ｇ、６−ｈ、６−ｉにより３段構成として接続し、ＲＦ３には、シャントＦＥＴとしてＦＥＴ５−ｊ、５−ｋ、５−ｌにより３段構成とし、ＦＥＴ７−ｊ、７−ｋ、７−ｌにより３段構成として接続し、ＲＦ４には、シャントＦＥＴとしてＦＥＴ５−ｍ、５−ｎ、５−ｏにより３段構成とし、ＦＥＴ６−ｍ、６−ｎ、６−ｏにより３段構成として接続している。
【００４４】
以上のようにして、実施の形態１の半導体装置の場合と同様に、ある特定の１つのトランスファー回路と、そのトランスファー回路以外の全てのトランスファー回路のそれぞれに接続している全てのシャント回路の各１つを、同一の制御信号により同時にＯＮさせることにより、入出力端子である高周波ポートからＯＦＦしているトランスファー回路の信号経路を介して、ＯＮさせたトランスファー回路の信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャント回路およびコンデンサを通じてグランドへ逃がすことができる。
【００４５】
なお、本実施の形態２の半導体装置を、ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部を有し、ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続し、これらｍ個の入出力端子のいずれかもしくはすべてと接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、そのｋ個のシャント回路の制御信号として、第１から第ｍの基本スイッチ部の制御信号を用いるように構成することも可能である。
【００４６】
また、いずれか１つの入出力端子と接地間にシャント回路を接続し、そのシャント回路の制御信号として、いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の論理和（例えば、ＯＲ回路）を用いるように構成することも可能である。
【００４７】
また、いずれか１つの入出力端子と接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、それらｋ個のシャント回路の制御信号として、いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の一部もしくは全てを用いるように構成することも可能である。
【００４８】
以上のように本実施の形態２の構成によれば、入出力される高周波信号の電圧振幅がＦＥＴで３等分されるため、単一のＦＥＴを用いる場合に比べ、３倍の電圧振幅に耐えることができるようになる。この結果、大信号入力時に従来よりも優れた歪特性を得ることができる。
（実施の形態３）
本発明の実施の形態３の半導体装置を説明する。
【００４９】
図４は本実施の形態３の半導体装置の構成を示す回路図である。図４において、ＲＦ１からＲＦ４は高周波信号を入出力する第１から第４の入出力端子、５、６、７は制御信号を入力する制御端子、５−ｄ、６−ｅ、７−ｆはスイッチング素子であり、基本スイッチ部としてのトランスファー回路用のマルチゲート型のトランスファーＦＥＴ、５−ｅ、５−ｆ、６−ｄ、６−ｆ、７−ｄ、７−ｅはシャント回路用のシャントＦＥＴ、５−ｄ＿Ｒ１、５−ｄ＿Ｒ２、５−ｄ＿Ｒ３、５−ｅ＿Ｒ１、５−ｅ＿Ｒ２、５−ｅ＿Ｒ３、５−ｆ＿Ｒ１、５−ｆ＿Ｒ２、５−ｆ＿Ｒ３、６−ｄ＿Ｒ１、６−ｄ＿Ｒ２、６−ｄ＿Ｒ３、６−ｅ＿Ｒ１、６−ｅ＿Ｒ２、６−ｅ＿Ｒ３、６−ｆ＿Ｒ１、６−ｆ＿Ｒ２、６−ｆ＿Ｒ３、７−ｄ＿Ｒ１、７−ｄ＿Ｒ２、７−ｄ＿Ｒ３、７−ｅ＿Ｒ１、７−ｅ＿Ｒ２、７−ｅ＿Ｒ３、７−ｆ＿Ｒ１、７−ｆ＿Ｒ２、７−ｆ＿Ｒ３はゲート抵抗である。
【００５０】
以上のように構成された半導体装置について、その動作を以下に説明する。
基本的な動作は実施の形態１および実施の形態２の半導体装置の場合と同様であるが、実施の形態１および実施の形態２の場合と異なる点は、トランスファー回路として機能するトランスファーＦＥＴとシャント回路として機能するシャントＦＥＴを、マルチゲート電界効果トランジスタを用いてマルチゲート化し、各マルチゲート電界効果トランジスタのゲート電極にそれぞれ対応する制御端子から制御信号を印加するようにしたことである。
【００５１】
以上により、実施の形態２の半導体装置の場合と同じく、ある特定の１つのトランスファー回路と、そのトランスファー回路以外の全てのトランスファー回路のそれぞれに接続している全てのシャント回路の各１つを、同一の制御信号により同時にＯＮさせることにより、入出力端子である高周波ポートからＯＦＦしているトランスファー回路の信号経路を介して、ＯＮさせたトランスファー回路の信号経路に漏洩しようとする高周波信号を、ＯＮさせたシャント回路およびコンデンサを通じてグランドへ逃がすことができる。
【００５２】
なお、本実施の形態３の半導体装置においても、実施の形態２の場合と同様に、ｎ（ｎは整数）個のスイッチング素子を直列接続して構成した第１から第ｍ（ｍは３以上の整数）の基本スイッチ部を有し、ｍ個の基本スイッチ部の一方の端子を共通に接続して共通端子とし、ｍ個の基本スイッチ部の他方の端子をそれぞれ入出力端子に接続し、これらｍ個の入出力端子のいずれかもしくはすべてと接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、そのｋ個のシャント回路の制御信号として、第１から第ｍの基本スイッチ部の制御信号を用いるように構成することも可能である。
【００５３】
また、いずれか１つの入出力端子と接地間にシャント回路を接続し、そのシャント回路の制御信号として、いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の論理和（例えば、ＯＲ回路）を用いるように構成することも可能である。
【００５４】
また、いずれか１つの入出力端子と接地間にｋ（ｋは（ｍ−１）以下の整数）個のシャント回路を接続し、それらｋ個のシャント回路の制御信号として、いずれか１つの入出力端子に対応する基本スイッチ部の制御信号以外の複数の制御信号の一部もしくは全てを用いるように構成することも可能である。
【００５５】
以上のように本実施の形態３の構成によれば、入出力される高周波信号の電圧振幅が各ゲート電極により３等分されるため、単一のＦＥＴを用いる場合に比べ、３倍の電圧振幅に耐えることができるようになり、大信号入力時に従来よりも優れた歪特性を得ることができる。さらに、ＦＥＴが３段構成の場合と比較して、オン抵抗を低減することができるため、さらなる低挿入損失化を図ることができる。
【００５６】
以上の各実施の形態により、高周波信号のスルー経路を切り換える際に必要な制御端子の数を削減することができ、その端子制御用の回路構成を簡略化することができるとともに、スルーＦＥＴのオン経路とオフ経路間でのアイソレーション特性を向上して、十分高いアイソレーションを得ることができる。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、高周波信号のスルー経路を切り換える際に必要な制御端子の数を削減することができ、その端子制御用の回路構成を簡略化することができるとともに、スルーＦＥＴのオン経路とオフ経路間でのアイソレーション特性を向上して、十分高いアイソレーションを得ることができるものであり、移動体通信機等における高周波信号の経路を切り換えるためのスイッチ回路等に適用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１の半導体装置の構成を示す回路図
【図２】同実施の形態１の半導体装置においてＲＦ１−ＲＦ４間をＯＮさせた際の動作を示す回路図
【図３】本発明の実施の形態２の半導体装置の構成を示す回路図
【図４】本発明の実施の形態３の半導体装置の構成を示す回路図
【図５】従来例１の半導体装置の構成を示す回路図
【図６】同従来例１の半導体装置においてＲＦ１−ＲＦ４間をＯＮさせた際の動作を示す回路図
【図７】従来例２の半導体装置の構成を示す回路図
【図８】同従来例２の半導体装置においてＲＦ１−ＲＦ４間をＯＮさせた際の動作を示す回路図
【符号の説明】
【００５９】
ＲＦ１    入力端子
ＲＦ２、ＲＦ３、ＲＦ４    出力端子（高周波ポート）
５、６、７    ゲートバイアス端子（制御端子）
５’、６’、７’    ゲートバイアス端子（制御端子）
５−ａ、６−ｂ、７−ｃ    スルーＦＥＴ
５−ｂ、５−ｃ    シャントＦＥＴ
６−ａ、６−ｃ    シャントＦＥＴ
７−ａ、７−ｂ    シャントＦＥＴ
５−ａ＿Ｒ、５−ｂ＿Ｒ、５−ｃ＿Ｒ    ゲート抵抗
６−ａ＿Ｒ、６−ｂ＿Ｒ、６−ｃ＿Ｒ    ゲート抵抗
７−ａ＿Ｒ、７−ｂ＿Ｒ、７−ｃ＿Ｒ    ゲート抵抗
５−ｇ、５−ｈ、５−ｉ    トランスファーＦＥＴ
６−ｊ、６−ｋ、６−ｌ    トランスファーＦＥＴ
７−ｍ、７−ｎ、７−ｏ    トランスファーＦＥＴ
５−ｊ、５−ｋ、５−ｌ、５−ｍ、５−ｎ、５−ｏ    シャントＦＥＴ
６−ｇ、６−ｈ、６−ｉ、６−ｍ、６−ｎ、６−ｏ    シャントＦＥＴ
７−ｇ、７−ｈ、７−ｉ、７−ｊ、７−ｋ、７−ｌ    シャントＦＥＴ
５−ｉ＿Ｒ、５−ｈ＿Ｒ、５−ｇ＿Ｒ    ゲート抵抗
５−ｊ＿Ｒ、５−ｋ＿Ｒ、５−ｌ＿Ｒ    ゲート抵抗
５−ｍ＿Ｒ、５−ｎ＿Ｒ、５−ｏ＿Ｒ    ゲート抵抗
６−ｇ＿Ｒ、６−ｈ＿Ｒ、６−ｉ＿Ｒ    ゲート抵抗
６−ｊ＿Ｒ、６−ｋ＿Ｒ、６−ｌ＿Ｒ    ゲート抵抗
６−ｍ＿Ｒ、６−ｎ＿Ｒ、６−ｏ＿Ｒ    ゲート抵抗
７−ｇ＿Ｒ、７−ｈ＿Ｒ、７−ｉ＿Ｒ    ゲート抵抗
７−ｊ＿Ｒ、７−ｋ＿Ｒ、７−ｌ＿Ｒ    ゲート抵抗
７−ｍ＿Ｒ、７−ｎ＿Ｒ、７−ｏ＿Ｒ    ゲート抵抗
５−ｄ、６−ｅ、７−ｆ    トランスファーＦＥＴ
５−ｅ、５−ｆ、６−ｄ、６−ｆ、７−ｄ、７−ｅ    シャントＦＥＴ
５−ｄ＿Ｒ１、５−ｄ＿Ｒ２、５−ｄ＿Ｒ３    ゲート抵抗
５−ｅ＿Ｒ１、５−ｅ＿Ｒ２、５−ｅ＿Ｒ３    ゲート抵抗
５−ｆ＿Ｒ１、５−ｆ＿Ｒ２、５−ｆ＿Ｒ３    ゲート抵抗
６−ｄ＿Ｒ１、６−ｄ＿Ｒ２、６−ｄ＿Ｒ３    ゲート抵抗
６−ｅ＿Ｒ１、６−ｅ＿Ｒ２、６−ｅ＿Ｒ３    ゲート抵抗
６−ｆ＿Ｒ１、６−ｆ＿Ｒ２、６−ｆ＿Ｒ３    ゲート抵抗
７−ｄ＿Ｒ１、７−ｄ＿Ｒ２、７−ｄ＿Ｒ３    ゲート抵抗
７−ｅ＿Ｒ１、７−ｅ＿Ｒ２、７−ｅ＿Ｒ３    ゲート抵抗
７−ｆ＿Ｒ１、７−ｆ＿Ｒ２、７−ｆ＿Ｒ３    ゲート抵抗
８、９、１０    ＧＮＤ
Ｃ８、Ｃ９、Ｃ１０    コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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