(57)【要約】【課題】  マルチキャリア変調方式におけるサブキャリアのマッピングをグレイ符号化しながら、マッピング処理で使用するメモリ使用量を低減して、変復調回路の回路規模を削減する。【解決手段】  マッピング処理手段３０ではマッピング用変換処理回路３１及びマッピング演算回路３２を備え、マッピング用変換回路３１において送信信号に対してマッピングのための符号処理を行い、マッピング演算回路３２においてマッピングパターンへの変換を行う。また、デマッピング処理４０ではデマッピング演算回路４１及びデマッピング用変換処理回路４２を備え、デマッピング演算回路において受信入力に対してマッピングパターンからの変換を行い、デマッピング用変換処理回路においてデマッピングのための符号処理を行う。マッピング処理手段３０及びデマッピング手段処理４０では、演算回路を利用してメモリ使用量を低減することで回路規模を削減する。【選択図】      図１
2006148291.tif 000002
【特許請求の範囲】
【請求項１】
マッピング用変換処理回路とマッピング演算回路とデマッピング演算回路とデマッピング用変換処理回路を備えたマッピング及びデマッピングを行う回路において、
グレイ符号に基づくマッピングパターンを利用するデータ送受信方法であって、
前記マッピング用変換回路が送信信号に対して、
マッピングのための符号処理を行うステップと、
前記マッピング演算回路がマッピングパターンへの変換を行うステップと、
前記デマッピング演算回路が受信入力に対してマッピングパターンからの変換を行うステップと、
前記デマッピング用変換処理回路がデマッピングのための符号処理を行うステップと、
を含むことを特徴とするデータ送受信方法。
【請求項２】
マルチキャリア変調方式を用いたデータ送受信方法において、
送信信号を構成するサブキャリアのマッピングパターンをグレイ符号化するものであって、
マッピング処理では演算回路を用いてマッピング処理を行い、
送信信号を形成することを特徴とし、
前記送信信号の受信処理におけるデマッピング処理では演算回路を用いて受信データを復調すること
を特徴とするデータ送受信方法。
【請求項３】
前記データ送受信方法は、
サブキャリアのマッピング処理では送信データに対してグレイ符号から２進数に変換する回路によるマッピングのための符号処理を行い、
前記符号処理を行った出力ビットパターンを用いてサブキャリアの振幅及び位相を決定するものであって、
伝送された受信信号のデマッピング処理ではサブキャリアの振幅及び位相を示す値を用いて復調したビットパターンに対して２進数からグレイ符号に変換する回路によるデマッピングのための符号処理を行い、
前記変換処理を行った出力値を受信データとすること
を特徴とする請求項１又は請求項２に記載のデータ送受信方法。
【請求項４】
前記データ送受信方法は、
各サブキャリアの信号電力対ノイズ電力比であるＳ／Ｎを推定又は測定して、
前記推定又は測定したＳ／Ｎに応じてＳ／Ｎが高いときはサブキャリアへの割付けビット数を多くするように変更し、
前記割付けビット数として２以上かつ２の倍数のビット数を用いること
を特徴とする請求項１乃至請求項３のいずれか１項に記載のデータ送受信方法。
【請求項５】
前記データ送受信方法は、
各サブキャリアのビット誤り率を評価し、
この評価したビット誤り率に応じてビット誤り率が高いときは、各サブキャリアへの割付けビット数を少なくなるように変更し、
前記割付けビット数として２以上かつ２の倍数のビット数を用いること
を特徴とする請求項１乃至請求項３のいずれか１項に記載のデータ送受信方法。
【請求項６】
前記データ送受信方法は、
マッピング処理において、送信データをグレイ符号から２進数に変換する回路によるマッピングのための符号処理を行った結果の出力ビットパターンに対して、
前記出力ビットパターンと所定の定数とを乗算し、
前記乗算した結果の出力値を別の所定の定数と加算した結果を用いてサブキャリアの振幅及び位相を決定すること
を特徴とする請求項１乃至請求項５に記載のデータ送受信方法。
【請求項７】
前記データ送受信方法は、
伝送信号された受信信号のデマッピング処理においてサブキャリアの振幅及び位相を示す値に対して所定の定数と加算し、
前記加算した結果の出力値に対して別の所定の定数を乗算した結果から得られるビットパターンに対して２進数からグレイ符号に変換する回路によるデマッピングのための符号処理を行い、
前記変換処理を行った出力値を受信データとすることを特徴とする請求項１乃至請求項６に記載のデータ送受信方法。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載のデータ送受信方法を実装したマッピング用変換処理回路、マッピング演算回路、デマッピング演算回路及びデマッピング用変換処理回路を有すること
を特徴とするデータ送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搬送波（キャリア）を用いた通信システムにおけるデータの送受信方法及び前記送受信方法を備えた送受信装置に関する。特に、キャリアのマッピング及びデマッピング方法に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ （Wireless Local Area Network）やＡＤＳＬ（Asymmetric Digital Subscriber Line）といった通信技術の開発によりインターネットが一般家庭にも普及してきており、その技術改良にも拍車がかかっている。現在のところ、無線ＬＡＮの規格では5GHz帯を利用した通信速度54Mbps のIEEE802.11aや2.4GHz帯を利用した通信速度11Mbps のIEEE802.11bが主流であり、さらに2.4GHz帯を利用した通信速度54Mbps のIEEE802.11gも実用化されている。また、ＡＤＳＬでは、従来、ITU-T G.992.1勧告に従った通信速度8MbpsのモデムやITU-T G.992.2に従った通信速度1.5Mbpsのモデムが普及してきたが、最近ではITU-T G.992.5勧告に従ったＡＤＳＬ２＋と呼ばれる通信速度16Mbpsのモデムも開発されている。
【０００３】
IEEE802.11aではキャリアを複数用いるマルチキャリア変調方式の一つであるＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調方式を採用している（例えば、非特許文献１参照）。ＯＦＤＭ変調方式は、周波数利用効率に優れ、マルチパスフェージングに強い変調方式であるため、無線ＬＡＮやディジタル地上波放送などで採用されている方式である。ＯＦＤＭ変調方式では、ＯＦＤＭ信号を構成する複数の搬送波をサブキャリアとしており、データを送信するために各サブキャリアに対して一次変調を行う。一次変調とは、サブキャリアに割り付けるデータのビットパターンに応じて、サブキャリアの振幅及び位相の内、一方又は両方を変調することを指し、この処理をマッピングともいう。IEEE802.11aでは、マッピング方式として1サブキャリア当り１ビットを割り付けるＢＰＳＫ (Binary Phase Shift Keying)、２ビットを割り付けるＱＰＳＫ (Quadrature Phase Shift Keying)、４ビットを割付ける１６−ＱＡＭ  (Quadrature Amplitude Modulation)、６ビットを割り付ける６４−ＱＡＭの４方式を採用している。なお、ＱＰＳＫは４−ＱＡＭとも称される。また、受信側では、受信信号のサブキャリアの振幅及び位相から、マッピング方式に応じてビットパターンを判定し、データを復調する。この処理をデマッピングという。
【０００４】
図２にIEEE802.11a で採用されているＢＰＳＫの信号配置図（コンスタレーション）を示す。コンスタレーションとは、サブキャリアに割り付けたビットパターンb0・・・bn-1に応じて、搬送波の振幅及び位相を、Ｉ（Inphase：同相成分）−Ｑ（Quadrature：直交成分）平面上に示した図である。同様に図３、図４、図５にＱＰＳＫ、１６−ＱＡＭ、６４−ＱＡＭのコンスタレーションを示す。図２乃至図５のコンスタレーションから分かるように、隣接する信号点に割り付けられたビットパターンのハミング距離（符号間距離）は全て１であり、このような符号をグレイ符号と呼ぶ。グレイ符号は、送信側の信号点に対して、伝送路上でノイズが重畳することで、受信側では隣接する信号点へとずれた場合でも１ビットの誤りしか生じないため、ビット誤り率特性に優れた符号として知られている。２進数とグレイ符号との対応については、３ビットの場合を例にとって、図６に示す。このグレイ符号への変換例では、サブキャリアへ割り付けるビットパターンからＩ−Ｑ座標への変換は図７乃至図１０に示す表を参照して行う。
【０００５】
さらに、ＯＦＤＭ信号の平均電力がマッピング方式に依存しないように、変換出力値（Ｉ＋ｊＱ）に対して規格化定数ＫMODを乗算することで、最終的なサブキャリアの振幅及び位相が決定される。
【０００６】
また、特許文献１及び特許文献２においては、ＡＤＳＬなどで用いられているトレリス符号化変調におけるマッピング回路のメモリ使用量削減方法を提案している。トレリス符号化変調は、誤り訂正符号とサブキャリアの一次変調を一体化した技術であり、周波数利用効率を低下することなく電力効率を改善できるという利点を有する技術である。しかし、トレリス符号化変調は畳み込み符号の一種であることから、ビット誤りをランダム化するためにインターリーブ回路が必要なことや、誤り訂正符号とサブキャリアの一次変調を一体化するため、回路構成が複雑になり易いという欠点がある。
【特許文献１】特開平8-265160号公報（段落００１８〜００２５、図７）
【特許文献２】特開2003-37642号公報（段落００１７〜００３１、図６）
【非特許文献１】IEEE 802.11a標準規格、IEEE (1999）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記のように、IEEE802.11aで採用しているサブキャリアのマッピング方法では、図６乃至図９に示す符号化のための変換テーブルを使用しているため、サブキャリアのマッピングを行うために大きなメモリ（ＲＯＭ：Read Only MemoryまたはＲＡＭ：Random Access Memory）が必要となる。ＢＰＳＫを除き、サブキャリアへ割り付けるビット数が２以上かつ２の倍数である場合（ＱＰＳＫ，１６−ＱＡＭ，６４−ＱＡＭ，・・・）には、Ｉ及びＱそれぞれで同じ変換テーブルを使用できることを考慮すると、割付けビットが２ビットの場合には４、４ビットの場合には８、６ビットの場合には１６、の大きさの変換テーブルが必要になる。この変換テーブルに使用するメモリ容量は、割り付けるビット数をＮとすると２N/2に比例する。従って、Ｎが増大するにつれて必要な変換テーブルのメモリ容量はＮについて指数関数的に増大することになる。そのため、通信速度を高速化するためにサブキャリアに割り付けるビット数を増大させようとしても、IEEE802.11aで採用しているサブキャリアのマッピング方法では、変換テーブルに使用するメモリ容量が指数関数的に増大することが原因となって変復調回路の回路規模も増大し、変復調回路を実現できなくなる。このため、変換テーブルを用いる方法を取っている限り、簡単にはサブキャリアに割り付けるビット数を増大させられないという問題があった。また、変復調回路の回路規模が増大すると、変復調処理に要する処理時間の遅延の原因ともなり、要求された処理速度を達成できなくなるなどの問題も発生する。
【０００８】
本発明は、前記のような問題点に鑑みてなされたものであり、データの送受信におけるマッピング及びデマッピングを行う回路の規模を低減させることを目的とする。
【課題を解決するための手段】
【０００９】
前記の問題点を解決するために、本発明では、マッピング処理手段及びデマッピング処理手段を構成する。マッピング手段は、送信データに対してグレイ符号から２進数に変換する回路によるマッピングのための符号処理を行うマッピング用変換処理回路及び所定の演算によってグレイ符号に基づくマッピングパターンへの変換を行うマッピング演算回路を備える。また、デマッピング処理手段は、受信入力に対して別の所定の演算によってグレイ符号に基づくマッピングパターンからの逆変換を行うデマッピング演算回路及び２進数からグレイ符号に変換する回路によるデマッピングのための符号処理を行うデマッピング用変換処理回路を備える。
【００１０】
この構成によれば、グレイ符号に基づくマッピングパターンを利用するノイズに強い送受信方法及び送受信装置を簡単な回路で実現することができる。
【発明の効果】
【００１１】
本発明によれば、マルチキャリア信号のサブキャリアのマッピングをグレイ符号化すると同時に、マッピング方法に用いるメモリ使用量を削減することで回路規模の低減を実現することができる。また、回路規模を低減させるため、変復調処理に要する処理時間の遅延を小さくできる。さらに、マッピングをグレイ符号化することからビット誤り率特性の劣化を生じることも無いため、通信速度の高速化を実現し易くなるという効果も有する。
【発明を実施するための最良の形態】
【００１２】
＜＜実施の形態＞＞
以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明する。図１を参照して、本実施形態による送受信方法及び送受信装置の構成を説明する。本実施形態による送受信方法及び送受信装置では、マッピング処理手段３０及びデマッピング処理手段４０を構成する。
【００１３】
マッピング処理手段３０は、マッピング用変換処理回路３１及びマッピング演算回路３２を備え、マッピング用変換処理回路３１で送信ビットパターンに対してマッピングのための符号処理を行った結果をマッピング演算回路３２の入力とし、マッピング演算回路３２で生成されたサブキャリアの振幅及び位相を示す同相成分Ｉ及び直交成分Ｑを出力する。
【００１４】
また、デマッピング処理手段４０は、デマッピング演算回路４１及びデマッピング用変換処理回路４２を備え、同相成分Ｉ及び直交成分Ｑをデマッピング演算回路４１に入力し、デマッピング演算回路４１の演算結果に対してデマッピング用変換処理回路４２でデマッピングのための符号処理を行って受信ビットパターンを得る。
【００１５】
マッピング処理手段３０及びデマッピング処理手段４０では、演算回路を利用して、変換テーブルの使用をやめた結果、メモリ使用量が減り、マッピングのための回路規模を低減することが可能になった。
【００１６】
マッピング処理及びデマッピング処理において用いるメモリ使用量は、サブキャリアへの割付けビット数のパターン数Ｐの４倍、即ち４Ｐ個用意すればよい。例えばサブキャリアへの割付けビット数を２ビット、４ビット、６ビットの３通り（１ビットの場合は除く）とすればＰ＝３であるため、必要なメモリは４×３＝１２個の定数を記憶するだけのメモリ容量でよい。マッピング処理に限れば２×３＝６個の定数でよいため、IEEE802.11aで採用しているマッピング方法が図７乃至図９に示す１４個の定数を保持しておくメモリが必要であることと比較すると、メモリ使用量を低減することができる。
【００１７】
以下では、まず、本実施形態による送受信方法を実装したマッピング処理手段３０及びデマッピング処理手段４０の構成について説明する。サブキャリアへ割付けるビット数は、送受信装置の処理精度の範囲内である限りいくらでも増大させることができるが、ここでは、説明を簡便にするために最大６ビットまでとした。そのためサブキャリアのマッピング方式はＢＰＳＫ，ＱＰＳＫ，１６−ＱＡＭ及び６４−ＱＡＭの４方式を説明に用いることとしたが、本実施形態は、たとえば割付ビットが８ビットの２５６−ＱＡＭなどより割付ビットが多い方式も同様に実施することができ、割付けビット数に限定されない。なお、本実施形態ではＯＦＤＭ変調方式の利用を前提としたマッピング処理手段及びデマッピング処理手段の構成について説明するが、一般のマルチキャリア変調方式を用いた場合でも基本的なシステム構成は同じである。
【００１８】
〔マッピング処理手段〕
図１１を参照して、マッピング処理手段３０を説明する。マッピング処理は、マッピング用変換処理回路３１、マッピング演算回路３２、定数Ａを記憶したメモリ７０７、定数Ｂを記憶したメモリ７０８及びサブキャリアの割付けビット数判定回路７０５から構成される。なお、定数Ａを記憶したメモリ７０７及び定数Ｂを記憶したメモリ７０８は、一定の領域を持ったメモリの中から割付けビット数に応じて異なるアドレス７０６が、サブキャリアの割付けビット数判定回路７０５によって指定される構成になっている。
【００１９】
〔サブキャリアの割付けビット判定回路〕
図１１を参照してサブキャリアの割付けビット数判定回路７０５を説明する。サブキャリアの割付けビット数判定回路７０５は、ＯＦＤＭ方式での通信（他のマルチキャリアの方式通信でもよい。）における複数のサブキャリアのうちの１つに割り当てられたマッピング処理手段において、キャリアテーブル７０４を参照して自分が属しているサブキャリアは割付けビットを何ビット割付けられているのかを判定する役割を果たす。
【００２０】
このために、サブキャリアの割付けビット数判定回路７０５は、マッピング処理装置が使われている通信装置のキャリアテーブル７０４を参照できるような信号線の接続を持ち、さらに判定結果を示す割付けビット数に対応したビットパターンを出力する信号線でマッピング変換用処理回路３１と接続されている。また、割付けビット数に応じて、使うべき定数Ａ，Ｂが記憶されているアドレスが異なっているが、サブキャリアの割付けビット数判定回路７０５は、サブキャリアの割付けビット数判定回路７０５自身が指定した割付けビット数に対応した定数Ａ，Ｂが記憶されているアドレス７０６を指定する機能もあわせて持つ。
【００２１】
〔マッピング用変換処理回路〕
図１２を参照して、マッピング用変換処理回路３１を説明する。マッピング用変換処理回路３１は、排他的論理和（Exclusive OR、以後はＥｘ−ＯＲと記述）のゲートと論理積（以後は、ＡＮＤと記述）のゲートからなる構成になっている。図１２の例は、６ビットまでの割付けを前提とした例になっていて、６ビットの送信ビットパターンb0b1b2b3b4b5をb0b2b4とb1b3b5とに分割した上で個別にＥｘ−ＯＲ演算をカスケード式に繰り返す処理によるビットパターンの変換処理を行っている。そして、これらの結果とサブキャリアの割付けビット数判定回路７０５から送られてくる３ビットずつのイネーブル信号７０３（e0e2e4及びe1e3e5）との間でＡＮＤ演算を行うような回路構成となっている。こうして得られた出力b0'b2'b4'及びb1'b3'b5'は、それぞれＩ出力演算への入力値及びＱ出力演算への入力値となるように回路が構成されている。
【００２２】
なお、本実施形態の説明においてはサブキャリアへの割付けビット数は最大６ビットとしているが、通信速度を高速化するために割付ビット数を増大させる場合には、下位ビットを増設し、これに対応してＥｘ−ＯＲのビット演算処理を上位ビットと同様にカスケード式に繋げていくことで割付けビット数の増大にも対応可能である。
【００２３】
この回路は、一般にはグレイ符号を元の２進数に変換する回路として知られている回路であり、一見通常の使い方とは逆向きの使い方をしているように見えるが、後記するマッピング演算回路での変換と組み合わせるとグレイ符号化に基づいたマッピングを行うことができる。そして、マッピング処理手段３０で変換処理を行ったビットパターンは、後記するデマッピング処理手段４０で復号することができる。
【００２４】
〔マッピング演算回路〕
図１１に戻って、マッピング演算回路３２について説明する。マッピング演算回路３２は、マッピング用変換処理回路３１からの出力のうちの半分の信号線（b1'b3'b5'）に対して定数Ａを記憶したメモリ７０７に記憶されている定数Ａの乗算を行う乗算器７０９ａ、前記乗算器からの出力を受け取って定数Ｂを記憶したメモリ７０８に記憶されている定数Ｂの加算を行う加算器７１０ａ、マッピング用変換処理回路３１からの出力のうちの残り半分の信号線（b0'b2'b4'）に対して定数Ａを記憶したメモリ７０７に記憶されている定数Ａの乗算を行う乗算器７０９ｂ及び前記乗算器からの出力を受け取って定数Ｂを記憶したメモリ７０８に記憶されている定数Ｂの加算を行う加算器７１０ｂから構成される。乗算器７０９ａ及び７０９ｂは定数Ａを記憶したメモリ７０７、加算器７１０ａ及び７１０ｂは定数Ｂを記憶したメモリ７０８にアクセスできるような接続を持っている。加算器７１０ａ及び７１０ｂからの出力はそれぞれＱ出力とＩ出力として出力される。
【００２５】
乗算器７０９ａ及び７０９ｂは、符号なしの整数を受け取って、定数Ａに記憶されている固定小数点の実数との乗算ができればよい。しかし、符号なしの整数をそのまま処理する乗算器を用いるのではなく、固定小数点の実数同士を乗算できる乗算器を利用することもできる。この場合、符号なし整数を出力する信号線を固定小数点の実数のうちの整数部になるように接続して、整数の上位の桁や小数点以下の桁を０になるようにすればよい。なお、後記するデマッピング演算回路４１における乗算器４０３ａ及び４０３ｂにおけるデマッピング用変換処理回路４２への出力においても、同様に必要な信号線のみを結線して固定小数点の実数の出力から符号なし整数の出力へ変換できる。これらの演算を行う回路は、所定の動作をするものであれば、どのような形態のものでもよい。
【００２６】
前記回路で用いられる定数Ａ及び定数Ｂは、サブキャリアの平均振幅が一定となるように決定することが多い。例えば、サブキャリアの平均振幅が１となるようにした場合には、定数Ａ及び定数Ｂは、仮に有効数字を小数点以下４桁までとして所定の方法で求めると、図１３に示す表の値になる。定数Ａ及びＢの決定法は後記する。なお、定数Ａ及び定数Ｂを記憶しておくメモリは外部から書き込みできるように構成しておくと、出力信号の平均電力を調整できるため、フレキシブルな設計が可能となる。
【００２７】
なお、ＢＰＳＫの場合にはＩ出力のみ必要であり、Ｑ出力は不要なため、Ｑ出力の計算に用いる定数Ｂの値は０とする。このとき、ＢＰＳＫのための定数Ｂは２つ必要になりそうであるが、図１１のマッピング回路では定数Ｂを収納するメモリは１つしかない。しかし、ＢＰＳＫの場合には、この部分に記憶する値はＩ出力を求めるための定数Ｂとし、Ｑ出力に対しての出力は０になるように簡単な論理回路（図示せず）を組んで対応すればよい。そのような論理回路は、たとえば、イネーブル信号７０３において、e0がＯＮでe1がＯＦＦのときにＱ出力に０を出力するようなもので充分である。
【００２８】
〔デマッピング処理手段〕
図１４を参照して、デマッピング処理手段４０を説明する。デマッピング処理手段４０は、デマッピング演算回路４１とデマッピング用変換処理回路４２、定数Ｃを記憶したメモリ４０７、定数Ｄを記憶したメモリ４０８及びサブキャリアの割付けビット数判定回路４０９から構成される。なお、定数Ｃを記憶したメモリ４０７及び定数Ｄを記憶したメモリ４０８のアドレス４１０は、サブキャリアの割付けビット数判定回路４０９が指定する構成になっている。なお、このアドレス４１０は、一定の領域を持ったメモリの中から割付けビット数に応じて指定され、割付けビット数や定数によって異なる。
【００２９】
〔サブキャリアの割付けビット判定回路〕
図１４を参照して、デマッピング処理手段４０におけるサブキャリアの割付けビット数判定回路４０９について説明する。サブキャリアの割付けビット数判定回路４０９は、マッピング処理手段３０におけるサブキャリアの割付けビット数判定回路７０５と類似した構成を持つ。同様に、ＯＦＤＭ方式での通信（他のマルチキャリアの方式通信でもよい。）における複数のサブキャリアのうちの１つのサブキャリアに割り当てられたマッピング処理手段３０において、キャリアテーブル４０６を参照して、サブキャリアの割付けビット数判定回路４０９自身が属しているサブキャリアは割付けビットを何ビット割付けられているのかを判定する役割を果たす。
【００３０】
このために、サブキャリアの割付けビット数判定回路４０９は、マッピング処理装置が使われている通信装置のキャリアテーブル４０６を参照できるような信号線の接続を持つ。そして、割付けビット数に応じて、使うべき定数Ｃ，Ｄが記憶されているアドレスが異なっているが、サブキャリアの割付けビット数判定回路４０９は、自身が指定した割付けビット数に対応した定数Ｃ，Ｄが記憶されているアドレス４１０を指定する機能を持つ。
【００３１】
〔デマッピング演算回路〕
図１４を参照して、デマッピング演算回路４１について説明する。デマッピング演算回路４１は、Ｑ入力に対して定数Ｃを記憶したメモリ４０７に記憶されている定数Ｃの加算を行う加算器４０２ａ、前記加算器からの出力を受け取って定数Ｄを記憶したメモリ４０８に記憶されている定数Ｄの乗算を行う乗算器４０３ａ、Ｉ入力に対して定数Ｃを記憶したメモリ４０７に記憶されている定数Ｃの加算を行う加算器４０２ｂ及び前記加算器からの出力を受け取って定数Ｄを記憶したメモリ４０８に記憶されている定数Ｄの乗算を行う乗算器４０３ｂから構成される。加算器４０２ａ及び４０２ｂは定数Ｃを記憶したメモリ４０７、乗算器４０３ａ及び４０３ｂは、定数Ｄを記憶したメモリ４０８にアクセスできるような接続を持っている。乗算器４０３ａ及び４０３ｂからの出力はデマッピング用変換処理回路４２へと出力される接続になっている。
【００３２】
デマッピング演算回路４１で用いられる定数Ｃ及び定数Ｄは、キャリアテーブル４０６の情報を基にサブキャリアの割付けビット数判定回路４０９が指定したアドレス４１０に記憶されている。定数Ｃ及び定数Ｄについても、サブキャリアの平均振幅に対応した値とする必要がある。仮にサブキャリアの平均振幅を１とすると、定数Ｃ及び定数Ｄは、図１５に示す表の値とすればよい。定数Ｃ及びＤの決定方法については、定数Ａ及びＢの決定方法と共に後記する。なお、定数Ｃ及び定数Ｄについても値を記憶しておくメモリを外部から書き込みできる構成にしておくとよい。
【００３３】
〔デマッピング用変換処理回路〕
図１６を参照して、デマッピング用変換処理回路４２を説明する。デマッピング用変換処理回路４２は、図１６に示されるようなＥｘ−ＯＲのゲートからなる構成になっている。図１６の例では、デマッピング用変換処理回路４２は、Ｑ入力及びＩ入力のそれぞれに対してデマッピング演算回路４１が所定の演算を行った結果の各３ビットの出力を受け取り、個別にＥｘ−ＯＲ演算による変換処理を行っている。ここでは、b0'b2'b4'及びb1'b3'b5'に対して図１６に示す回路によりＥｘ−ＯＲ演算を行った後に、両者を合わせた受信ビットパターンb0b1b2b3b4b5を得ることができる構成になっている。
【００３４】
なお、この回路は、一般には２進数をグレイ符号に変換する回路として知られている回路であり、マッピング用変換処理回路によって符号化したビットパターンを復号化することができる。
【００３５】
図１６に示した例は、割付けビット数が６までの例になっているが、通信速度の高速化のためにサブキャリアへの割付けビット数を増大させた場合には、２進数からグレイ符号への変換処理となるように、bn'とbn-2'をＥｘ−ＯＲ演算してbnが得られる回路を追加することでビット数の増加に対応することが可能である。
【００３６】
〔マッピング演算回路及びデマッピング演算回路の定数設定〕
図１７を参照して、マッピング演算回路３２で用いる定数Ａ，Ｂ及びデマッピング演算回路４１で用いる定数Ｃ，Ｄの決定方法について説明する。ここでは、対象となるサブキャリアの出力において平均振幅が１になるようにするという条件を例にとって、定数の決定方法を説明する。これにより、指定された平均振幅に対して、所定の定数を求めることができる。
【００３７】
まず、サブキャリアの平均振幅が１となるように隣接する信号点間の距離ｒを決める必要がある。ＢＰＳＫの場合は、図２からわかるように、原点から距離１の信号点が２個しか無いため平均距離は２であり、ｒ＝２であることは明らかである。
【００３８】
それに対して、ＱＰＳＫ、１６−ＱＡＭ、６４−ＱＡＭの場合のように多数の信号点が存在する場合は、式（１）から隣接信号点間の距離ｒを求めることができる（Ｓ１０１）。式（１）中のＮは、割付けビット数である。すなわち、ＱＰＳＫではＮ＝２、１６−ＱＡＭではＮ＝４及び６４−ＱＡＭではＮ＝６である。
【数１】
2006148291.tif 000003
式（１）は信号点間の距離ｒを直接求めているのではなく、全ての信号点について原点からの距離（サブキャリアの振幅に等しい）を加算した上で、信号点の個数で割った平均値を求めておいて、この平均値が指定された振幅の値である１になるように係数のｒ／２の値を決定しようというものである。ただし、簡単のため、前記の式では第一象限の信号点で計算しているが、本実施形態のように他の象限においても全く同様に信号点が分布している場合には、計算の結果は全信号点を対象とした場合と同じになる。
【００３９】
たとえば、ＱＰＳＫの場合、４つの信号点が原点から等距離にある。４つの信号点の座標を仮に（１，１），（１，−１），（−１，１），（−１，−１）とすると、原点からの平均の距離は１．４１４２である。この平均距離に対してｒ／２が係数として係っているとすると、原点から信号点の距離の平均値が１になるようにするには、
１．４１４２・ｒ／２＝１
となるようにｒを決めればよい。この場合は、ｒ＝１．４１４２となる。
【００４０】
式（１）は、このような計算をより一般的に記述したものである。この式（１）を用いて計算すると、ＱＰＳＫの場合は前記のようにｒ＝１．４１４２、１６−ＱＡＭの場合はｒ＝０．６６７７、６４−ＱＡＭの場合はｒ＝０．３２８６と求めることができる。
【００４１】
次にコンスタレーションのサイズｋ、即ち、コンスタレーション上に存在する信号点から最大のＩ値と最小のＩ値の差ｋを決定する（Ｓ１０２）。ＢＰＳＫの場合は信号点が２個しか無いため、信号点間の距離ｒがｋと等しく、ｋ＝２となる。これは、最大の値である１と最小の値である−１の差として求めても全く同じ値になる。一方、ＱＰＳＫ、１６-ＱＡＭ、６４-ＱＡＭの場合には次の式からｋを求めることができる。なお、Ｑ値についても同じ値となる。
【数２】
2006148291.tif 000004
式（２）に従って計算すると、ＱＰＳＫの場合はＮ＝２，ｒ＝１．４１４２を代入してｋ＝１．４１４２と求められる。同様に１６-ＱＡＭの場合はＮ＝４，ｒ＝０．６６７７よりｋ＝２．００３１、６４-ＱＡＭの場合はＮ＝６，ｒ＝０．３２８６よりｋ＝２．３００２と求めることができる。
【００４２】
次にｚを求める。ｚは入力ビットパターンを符号なし整数値としてみなした場合のＩ入力またはＱ入力の最大値を表している。ここでいう入力ビットパターンは、単純にその時点で有効になっている割付けビット数だけで決まるものではなく、その回路において最大に割付けが可能な割付けビット数との関係で決まるものである。たとえば、最大に割付けが可能な割付けビット数が６の場合には、Ｉ入力やＱ入力はそれぞれ３ビットが配線されていることになる。この３ビットのＩ入力を考えた場合、ＢＰＳＫでは、１ビットだけが割付けビットになるので、この１ビットを変化させて最大の値を選ぶことでｚを決定することになる。この場合、最上位ビット（ＭＳＢ）側にこの割付けビットの１ビットがくるので、可能なビットパターンは[100]及び[000]しかないことになるが、このうち符号なし整数とみなして大きい数は[100]の方であるので、これを符号なし整数とみなした４をｚの値とする。
【００４３】
ＱＰＳＫでもＩ入力に対応する割付けビットは１ビットなので、全く同様に[100]からｚ＝４が求められる。１６−ＱＡＭでは、Ｉ入力に割付けられる割付けビットは最上位ビットから２ビットになるので、[110]に対応してｚ＝６となり、６４−ＱＡＭではＩ入力に割付けられる割付けビットは３ビットになるので、[111]に対応してｚ＝７となる。このように回路で想定されている最大の割付けビット数が６である場合には、ＢＰＳＫではｚ＝４、ＱＰＳＫではｚ＝４、１６−ＱＡＭではｚ＝６、６４−ＱＡＭではｚ＝７となる。ただし、最大の割付けビット数が変化すると、それに応じてｚの値も変化することになるが、やはり同様に決定できる（Ｓ１０３）。
【００４４】
ｋとｚが決まると、定数Ａ，Ｂを式（３）及び式（４）により求めることができる（Ｓ１０４）。
【数３】
2006148291.tif 000005
図１３に示した定数Ａ，Ｂは、このような手順で平均振幅が１になるようにするという条件下で求めた数値の例となっている。
【００４５】
デマッピング演算回路で用いる定数Ｃ，Ｄの決定方法では、定数Ａ，Ｂにおいて用いたｋ及びｒを用いれば容易に計算できる。定数Ｃは、ｋ及びｒを用いて式（５）に従って計算すれば求められる。式（５）は定数Ｂの計算においてＢ＝−ｋ／２であることを考慮してｋ／２だけ信号点を移動し、さらにｒ／２だけ余分に移動することで元の信号点に戻る移動を行うことを意味する。最後に定数Ｄは定数Ａの逆数として式（６）で表される（Ｓ１０５）。
【数４】
2006148291.tif 000006
以上により、定数Ｃ，Ｄも求めることができる。こうして求めたサブキャリアの出力において平均振幅が１になるようにするという条件下での定数Ｃ，Ｄの例は、図１５に示されている。なお、定数Ａ，Ｂ，Ｃ，Ｄは、サブキャリアへの割付けビット数が８ビット以上の場合にも同様の方法で求めることができる。このようにして計算した定数Ａ，Ｂ，Ｃ，Ｄをマッピング演算回路３２及びデマッピング演算回路４１を設定すれば、本実施例のマッピング及びデマッピングの処理が可能になる。
【００４６】
〔マッピング処理手段の動作〕
図１８を参照して（図１１と図１２も適宜参照）、マッピング処理手段３０の動作を説明する。図１８の８つのステップのうち、Ｓ２０１乃至Ｓ２０３はサブキャリアの割付けビット数判定回路７０５が実行し、Ｓ２０４乃至Ｓ２０６はマッピング用変換処理回路３１が実行し、Ｓ２０７及びＳ２０８はマッピング演算回路３２が実行する。
【００４７】
〔サブキャリアの割付けビット数判定回路の動作〕
サブキャリアの割付けビット数判定回路７０５は、サブキャリア毎の割付けビット数を記憶したキャリアテーブル７０４の情報を基にして、マッピング処理手段３０が対象としているサブキャリアの割付けビット数を判定する（Ｓ２０１）。サブキャリアの割付けビット数判定回路７０５は、マッピング用変換処理回路３１にイネーブル信号７０３を送ると共に（Ｓ２０２）、定数Ａを記憶したメモリ７０７及び定数Ｂを記憶したメモリ７０８のアドレス７０６を指定する（Ｓ２０３）。このとき、マッピング用変換処理回路３１へ送られるイネーブル信号７０３は、割付けビット数に応じて、入力６ビット中、有効なビットのみをＯＮ（１にする）とし、他のビットはＯＦＦ(０にする)となるようなビットパターンとする。このようにしておけば、無効なビットの出力は常にＯＦＦになっている。
【００４８】
〔マッピング用変換処理回路の動作〕
マッピング用変換処理回路３１は、送信ビットパターンb0b1b2b3b4b5の６ビットをＩ出力に対応するb0b2b4とＱ出力に対応するb1b3b5の３ビットずつに分割する（Ｓ２０４）。そして、それぞれについて図１２に示すようにＥｘ−ＯＲの演算を行って送信ビットパターンからマッピングビットパターンに変換する（Ｓ２０５）。
【００４９】
そして、この出力と、サブキャリアの割付けビット数判定回路７０５からのイネーブル信号７０３のビットパターンとでＡＮＤ（論理積）を取り、それぞれ（b0'b2'b4'及びb1'b3'b5'）出力する（Ｓ２０６）。この出力は、それぞれマッピング演算回路３２においてＩ出力及びＱ出力の演算に用いる。このときのイネーブル信号７０３は、ＢＰＳＫの場合にはe0のみＯＮとし、他はＯＦＦとする。同様にＱＰＳＫの場合にはe0e1のみＯＮとし、他はＯＦＦとする。１６−ＱＡＭの場合にはe0e1e2e3のみＯＮとし、他はＯＦＦとする。６４−ＱＡＭの場合にはe0e1e2e3e4e5全てＯＮとする。
【００５０】
〔マッピング演算回路の動作〕
マッピング演算回路３２では、入力ビットパターンb0'b2'b4'及びb1'b3'b5'をそれぞれ、b0'及びb1'をＭＳＢ（Most Significant Bit、最上位ビット）側として、それぞれ１つずつの整数値（ディジット）とみなし、サブキャリアの割付けビット数判定回路７０５によって指定されたアドレス７０６の定数Ａと乗算器７０９ｂを用いて乗算する。例えば、b0'b2'b4'が[110]というビットパターンであった場合には、b0'b2'b4'を６という整数であるとみなして、定数Ａと乗算する。また、b1'b3'b5'についても同様であり、乗算器７０９ａを用いて乗算する（Ｓ２０７）。その乗算結果を加算器７１０ｂ及び７１０ａにおいて、サブキャリアの割付けビット数判定回路７０５によって指定されたアドレス７０６の定数Ｂと加算することで、Ｉ出力７１１及びＱ出力７１２が得られる（Ｓ２０８）。
【００５１】
図１９は、この３ビットについての変換の過程をまとめた例である。割付けビット数が６、すなわち、６４−ＱＡＭの場合には、Ｉ出力及びＱ出力はそれぞれ３ビットの信号から生成されるが、図１９は、この場合の変換の例を示している。図１９では、それぞれの元の送信ビットパターンから、マッピングビットパターンへ変換し、これを符号なし整数とみなす変換を行った結果を列挙している。そして、この結果をＸとすると、このＸに対して、平均の信号出力が１になるように決めた６４−ＱＡＭの定数Ａ，Ｂを用いてＡＸ＋Ｂを計算し、Ｉ出力又はＱ出力へ変換した例をまとめたものである。
【００５２】
そして、この変換した結果の数値の大きさに応じて、図２乃至図５と同様のコンスタレーションの場合と同様の整数を割り当てると、本実施形態における６４−ＱＡＭのコンスタレーションに相当するものを得ることができるが、これを示したものが図２０である。たとえば、元の送信ビットパターンが[010101]であったとすると、Ｉ出力は[000]に対応した−１．１５０１、Ｑ出力は[111]に対応した＋０．４９２９であり、それぞれコンスタレーションの表示のために割り当てた変換値に対応する整数は、−７と＋３となる。図２０において、これに対応する（Ｉ，Ｑ）＝（−７，＋３）の信号点を確認すると[010101]の信号点になっている。他の６３点についても同様の変換を行えば、図２０のコンスタレーションを作成できる。
【００５３】
図２０に示したコンスタレーションは、図５の６４−ＱＡＭのコンスタレーションとは異なっているが、隣接する信号点の間では図５と同様に符号間距離（ハミング距離）が１になっている。これは、本実施形態における変換は基本的なグレイ符号に基づいたコンスタレーションを利用している方法と同等のノイズに強い通信を実現できることを意味している。なお、ＱＰＳＫ、１６−ＱＡＭなど他の割付けビット数でのコンスタレーションについても、６４−ＱＡＭと同様であるので、説明を省略する。
【００５４】
〔デマッピング処理手段の動作〕
図２１を参照して、デマッピング処理手段４０の動作について説明する（適宜、図１４参照）。 図２１の８つのステップのうち、Ｓ３０１及びＳ３０２はサブキャリアの割付けビット数判定回路４０９が実行し、Ｓ３０３及びＳ３０４はデマッピング演算回路４１が実行し、残りのＳ３０５及びＳ３０６はデマッピング用変換処理回路４２が実行する。
【００５５】
〔サブキャリアの割付けビット数判定回路の動作〕
サブキャリアの割付けビット数判定回路４０９は、マッピング処理手段３０におけるサブキャリアの割付けビット数判定回路７０５とほぼ同様の動作をする。まず、サブキャリア毎の割付けビット数を記憶したキャリアテーブル４０６の情報を元にして、デマッピング処理手段４０の対象としているサブキャリアの割付けビット数を判定する（Ｓ３０１）。そして、定数Ｃを記憶したメモリ４０７及び定数Ｄを記憶したメモリ４０８のアドレス４１０を指定する（Ｓ３０２）。
【００５６】
〔デマッピング演算回路の動作〕
デマッピング演算回路４１では、サブキャリアのＩ入力４０１及びＱ入力４００を入力値として、最初に加算器４０２ｂ及び４０２ａを用いて、サブキャリアの割付けビット数判定回路４０９が指定したアドレス４１０に記憶されている定数Ｃとそれぞれ加算する（Ｓ３０３）。そして、その加算結果に対して乗算器４０３ｂ及び４０３ａを用いてサブキャリアの割付けビット数判定回路４０９が指定したアドレス４１０に記憶されている定数Ｄと乗算して（Ｓ３０４）、デマッピング用処理回路４２に出力する。
【００５７】
〔デマッピング用処理回路の動作〕
デマッピング用処理回路４２では、デマッピング演算回路４１からＱ入力４００及びＩ入力４０１に対応する乗算結果を受け取るが、このとき乗算結果は信号伝送により重畳したノイズにより、小数点以下の値も含む実数値となっている。そこで、この値の小数点以下の値は切捨て処理をして、整数部のみから出力ビットパターンb0'b2'b4'及びb1'b3'b5'を得る（Ｓ３０５）。例えば、Ｉ入力４０１の乗算結果が４．１であった場合には、小数点以下を切捨て４とみなして２進表示すると[100]となるため、マッピング処理手段３０ではb0'がＭＳＢ側だったことに合わせて、b0'b2'b4'を[100]のビットパターンとする。b1'b3'b5'についても同様である。そして、b0'b2'b4'及びb1'b3'b5'に対して、図１６に示すＥｘ−ＯＲの演算によってデマッピング用変換処理を行い、６ビットの受信ビットパターンb0b1b2b3b4b5を得る（Ｓ３０６）。
【００５８】
たとえば、平均振幅の値が１とされていて、割付けビット数が６であった場合に、Ｉ入力が−０．１６４３でＱ入力が＋０．４９２９だったとすると、それぞれＣ＝１．３１４４を加算すると、１．１５０１と１．８０７３となる。それに対して、Ｄ＝３．０４３２をかけると３．５０００と５．４９９８となる。それぞれに対して小数点以下切捨てを行うと、３[011]と５[101]となる。これをデマッピングビットパターンから受信ビットに変換すると、それぞれ[010]と[111]になるので、これを組み合わせて、最終的な受信ビットパターンである[011101]が得られる。
【００５９】
＜＜適用例＞＞
本実施形態におけるマッピング方法及びデマッピング方法を用いると、ノイズに強い変調器及び復調器を構成できる。ここで、前記マッピング方法及びデマッピング方法を用いた変調器、復調器及びこれらを含む送受信装置の具体的な適用例について説明する。
【００６０】
〔変調器及び復調器の構成〕
図２２は、変調器の構成を示した説明図であり、スクランブル及び誤り訂正符号化手段１７１、シリアル/パラレル変換手段１７２、マッピング処理手段３０、ＩＦＦＴ処理手段１７４、ガードインターバル付加手段１７５からなる。送信データ１７０に対して、最初にスクランブル及び誤り訂正符号化手段１７１を実施した上で、シリアル/パラレル変換手段１７２を実行すると、変換された送信データ１７０は、サブキャリア毎の送信ビットパターンに分割される。サブキャリア毎に送信ビットパターンに対して、マッピング処理手段３０がマッピングを実行して、全サブキャリアのＩ出力及びＱ出力が得られたら、それらをＩＦＦＴ処理手段１７４に入力して、送信信号の時間波形を生成する。さらに、時間波形の周期性を保つようにしながら、時間波形の一部を信号の前段に挿入するガードインターバル付加手段１７５を実行することで、最終的な送信信号１７６を生成する。なお、このガードインターバル付加手段１７５はマルチパスフェージング環境下におけるシンボル間干渉を防ぐ役割を持つ。
【００６１】
図２３は、復調器の構成を示す。復調器は、ガードインターバル除去手段１４１、ＦＦＴ処理手段１４２、等化処理手段１４３、デマッピング処理手段４０、パラレル/シリアル変換手段１４５、デスクランブル/誤り訂正復号手段１４６から構成される。まず、受信信号１４０のガードインターバル除去手段１４１を実施し、ガードインターバル除去後の受信信号に対してＦＦＴ処理手段１４２を実行して全サブキャリアのＩ入力及びＱ入力を得る。得られたＩ入力及びＱ入力に対して等化処理手段１４３を実行した上で、デマッピング処理手段４０により受信ビットパターンを得た後、パラレル/シリアル変換手段１４５を行い、デスクランブル及び誤り訂正復号手段１４６を実行して、受信データ１４７を得る。なお、等化処理手段１４３は伝送路歪みを補正するためのものである。
【００６２】
〔送受信装置の構成〕
図２４は、本実施形態による送受信方法を実装した変調器及び復調器を備える送受信装置の構成を示す図である。送受信装置１ａ、１ｂは同一構成であり、ここでは送受信装置１ａを基に説明する。送受信装置１ａは結合器１０、バンドパスフィルタ（ＢＰフィルタ）１１ａ、１１ｂ、受信アンプ１２、送信アンプ１９、アナログ／ディジタル変換器（Ａ／Ｄ）１３、ディジタル／アナログ変換器（Ｄ／Ａ）１８、復調器１４、変調器１７、アクセスコントローラ１５、プロトコル変換器１６からなっている。
【００６３】
送受信装置１ａと外部装置（ＰＣなど）間のインターフェースは、例えば、Ethernet（イーサネット（登録商標））、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ（登録商標））等の標準的な規格の通信ケーブルで接続する。プロトコル変換器１６がデータを受け取ると、送受信装置１ａで扱う所定フォーマットの通信パケットに変換する。アクセスコントローラ１５は、プロトコル変換器１６からの通信パケットを受信すると、このデータを変調器１７に出力する。
【００６４】
変調器１７は、別途入力しているキャリアテーブルの割付けビット数情報１５ｂに基づいて、各サブキャリアに上記データを割り付けた上で送信信号を生成する。送信信号はＤ／Ａ１８によりアナログ信号に変換され、送信アンプ１９によって増幅された後、ＢＰフィルタ１１ｂで不要な高周波成分をカットした上で結合器１０を介して信号線２に出力され、送受信装置１ｂに送信される。
【００６５】
なお、結合器１０は信号線２に電力供給のための直流電圧または交流電圧が重畳されている場合に必要な回路であるため、信号線２に電力供給のための直流電圧または交流電圧が重畳されていない場合には不要である。通常、通信のための信号は電力供給用周波数よりも高い周波数によって構成されるため、結合器１０によって通信信号を減衰させることなしに信号線２に重畳させるようにすることが可能である。結合器１０を使用する場合の接続構成例を図２５に示す。結合器１０ではコンデンサで直流電圧や交流電圧をカットし、トランスのインダクタンスとこのコンデンサの静電容量の値で決まる高周波通過特性を持たせ、通信信号のみが送受信装置と授受する。
【００６６】
一方、他の送受信装置である送受信装置１ｂ（図２４参照）から送受信装置１ａへと送信されてきた信号は、ＢＰフィルタ１１ａによって通信帯域以外の信号を抑制し、通信帯域の信号を受信アンプ１２に出力する。受信アンプ１２は受信信号を増幅してＡ／Ｄ１３によってディジタル信号に変換された信号が復調器１４に出力される。
【００６７】
復調器１４では、別途入力しているキャリアテーブルの割付けビット数情報１５ａに基づいて、各サブキャリアに割り付けられているデータを取り出し、アクセスコントローラ１５に出力する。アクセスコントローラ１５では、この取り出したデータを所定フォーマットの通信パケットに変換し、プロトコル変換器１６に出力する。プロトコル変換器１６は、この通信パケットを、前記外部装置とのインターフェース（例えば、Ethernet（登録商標）、ＵＳＢ（登録商標）など）が取れるようにプロトコル変換をして、前記外部装置に情報を出力する。
【００６８】
〔信号線にノイズが重畳されている場合の送受信処理〕
アクセスコントローラ１５は復調器１４及び変調器１７にデータ割付量情報１５ａ、１５ｂを出力するが、この情報で示される割付けビット数情報は常に一定ではなく、一定時間ごとに送受信装置１ａと１ｂ間の通信特性に対するトレーニング（学習ともいう）を行ってサブキャリアごとに受信信号とノイズの比（ｄＢ表現では、比ではなく差で表現される。以後、Ｓ／Ｎと記述）を推定（測定又は判定に該当）するか、あるいは通信時の伝送誤り率を評価し、これらの結果に応じて、サブキャリアごとあるいは全サブキャリアに対して割付けビット数情報を変更する。また、Ｓ／Ｎの推定と伝送誤り率の評価を併用して割付けビット数情報を変更してもよい。
【００６９】
このように、送受信装置１ａと１ｂ間で信号線２の通信特性（伝送誤りやＳ／Ｎ）をダイナミックに評価し、この結果に基づいて変復調の処理（割付けビット数情報の変更）を変更することで伝送エラーを発生させないように通信することが可能になる。以下では、この点を詳細に説明する。
【００７０】
例えば、信号線２が電力線である場合には、図２６に示したように信号線２に重畳されるノイズは低周波ほど高く、高周波、例えば５ＭＨｚ以上ではあまり高くない。送受信装置１ｂから送受信装置１ａにデータを送信するとして、送受信装置１ｂが信号線２に送信した信号の強さが図２６のように一定であっても、信号線２の特性が周波数依存性を持っているため、送受信装置１ａで受信した信号の強さは高周波ほど低下し、かつ変動している。これは、信号線２のインダクタンスや信号線２の往路及び復路間の静電容量による通信信号の減衰や、信号線２の端点での反射などによるものである。
【００７１】
安定した高速通信（例えば通信速度は１Ｍｂｐｓ程度以上）のためには、受信信号とノイズの比（ｄＢ表現では差）であるＳ／Ｎを所定以上とする必要があり、受信信号の高周波帯域での減衰を評価すると、３０ＭＨｚ以下の周波数帯域を通信帯域として使用することが望ましい。なお、信号線２が電力線である場合には、ＥＭＩ（ElectroMagnetic Interference、電磁干渉）の規定として、３０ＭＨｚ以上に対し、１０ｍ離れた地点で放射電界が３０ｄＢμＶ／ｍ以下と定められている。従って、このように、使用する周波数帯域を限定することにより、外部への放射電界つまり放射ノイズを抑制することが可能となる。
【００７２】
ＯＦＤＭ変調方式では、サブキャリアにデータを割り付けて伝送するわけであるが、サブキャリアごとのＳ／Ｎによりその割付けビット数には制限があり、図２７のような関係になっている。信号線２に重畳したノイズのうち、所定の周波数のノイズのレベルが高いと、そのノイズの周波数に合致するサブキャリアのＳ／Ｎが他のサブキャリアよりも低くなり、そのサブキャリアへの割付けビット数がより低くなる。例えば、所要ビット誤り率（ＢＥＲ）を１／１０5に設定すれば、６４-ＱＡＭ、１６-ＱＡＭ、ＱＰＳＫ、ＢＰＳＫではＳ／Ｎがそれぞれ約２６ｄＢ、約２０ｄＢ、約１４ｄＢ、約１０ｄＢ以上必要である。２６ｄＢのＳ／Ｎがあれば、６４-ＱＡＭで６ビットの割付けが可能であり、２０ｄＢのＳ／Ｎがあれば、１６-ＱＡＭで４ビットが割付可能になる。同様に、１４ｄＢでＱＰＳＫの２ビット、１０ｄＢでＢＰＳＫの１ビットの割付けが可能である。なお、Ｓ／Ｎが約１０ｄＢ未満であれば、割付けビットを割付けないで、その搬送波の周波数における通常の通信を行う。
【００７３】
〔Ｓ／Ｎの推定評価〕
次に、図２８を参照して、Ｓ／Ｎの評価について説明する。図２８は、一定時間毎のＳ／Ｎ評価のための処理フロー図であり、送受信装置１ａから送受信装置１ｂにＳ／Ｎを評価するためのトレーニングデータを送信してＳ／Ｎを算出する例を示している。なお、送受信装置１ｂから送受信装置１ａにＳ／Ｎを評価するためのトレーニングデータを送信してＳ／Ｎを算出する場合も同一の手順でトレーニングを行う。
【００７４】
送受信装置１ａから通常のデータを送信する場合は、Ｓ４０１乃至Ｓ４０５の手順により実施しており、Ｓ／Ｎ評価のための処理は割込み処理によって実施する。ここでは、割込み処理として、一定時間で起動する割込み処理を例にしている。図２８に示す処理は、アクセスコントローラ１５によってなされる。通常のデータ送信においては、まずＳ４０１にて、プロトコル変換器１６から取込んだデータを基に送受信装置内のパケットデータを作成する。次にＳ４０２で、作成したパケットデータを変調器１７に出力する。これによって、データが変調され送受信装置１ｂに出力される。送受信装置１ｂから送信されてくるデータについては、Ｓ４０３に示すように復調器１４からのパケットデータを取込む。そして、Ｓ４０４において、誤り訂正符号を用いてビット誤りの評価を実施して、ビット誤りの訂正及び検出を行う。引き続き、Ｓ４０５にて、ビット誤りがあれば、送受信装置１ｂに再送要求をし、伝送誤りがなければ取り込んだデータをプロトコル変換器１６に出力する。
【００７５】
このような通常のデータ通信処理を実施している状態で、Ｓ／Ｎ評価のための割込み処理を実施する。Ｓ４０６で、あらかじめ用意しているトレーニングデータを変調器１７に出力する。この結果、トレーニングデータが変調されて、送受信装置１ｂに送信される。これに対して、送受信装置１ｂは、Ｓ４１０でトレーニングデータを受信し、Ｓ４１１でサブキャリアごとのＳ／Ｎを計算する。この計算については後述する。さらに、Ｓ４１２でサブキャリア番号と割付けビット数を組み合わせてパケットデータに変換し、変調器に出力する。このサブキャリア番号と割付けビット数を組み合わせたものをビット割付け情報とよぶ。この結果、送受信装置１ｂから送受信装置１ａにビット割付け情報（サブキャリア番号と割付けビット数）が送信されてくる。
【００７６】
また、送受信装置１ｂ自体のビット割付け情報を更新するためにもビット割付け情報テーブルの書き換えを実施する。このビット割付け情報は、送受信装置１ａから伝送されてきたデータを送受信装置１ｂの復調器で復調する際に使用する。その後、送受信装置１ａは、送受信装置１ｂから送信されてくるビット割付け情報をＳ４０７で受信し、Ｓ４０８にてビット割付け情報テーブルの書き換えを実施する。この処理が終了すると、Ｓ４０９にてビット割付け情報テーブルの書き換え完了を示すＡＣＫ（確認応答）を送信する。
【００７７】
送受信装置１ｂでは、Ｓ４１３にてＡＣＫを受信し、処理を終了する。この処理が終了すると、送受信装置１ｂから送受信装置１ａにトレーニング情報を送信し、送受信装置１ｂから送受信装置１ａへの伝送に対するＳ／Ｎを評価する。
【００７８】
これは、信号線のＳ／Ｎが対称になっていれば必要はないが、Ｓ／Ｎに対称性がない場合には有効である。ノイズ源が送受信装置１ａの近くにある場合、送受信装置１ａ側のノイズが送受信装置１ｂのノイズより強い。したがって、送受信装置１ａにおけるＳ／Ｎが低くなるため、送受信装置１ｂから送受信装置１ａにデータを送信する場合には、各サブキャリアに割り付けるビットをＳ／Ｎに応じて低くする必要が生じる。このように各送受信装置でのＳ／Ｎに差がある場合には、双方向でのＳ／Ｎ評価を実施し、この結果得られるビット割付け情報を各アクセスコントローラ１５に記憶しておき、変調及び復調に対応して利用する。
【００７９】
データを受信した際にトレーニングデータと通常のデータを区別する必要があるが、これは図２９に示す伝送フォーマットを構成することにより区別できる。この伝送フォーマットは、プリアンブル信号、ヘッダ、データからなっており、ヘッダの中にトレーニング情報か、通常のデータ情報かを示すようにしている。ヘッダでトレーニング情報を示せば、データの中にはトレーニング用データが入っており、ヘッダでデータ情報を示せば、データの中には通常の通信のデータが入っている。なお、ヘッダの中にヘッダ情報の誤り検出を行うためのＣＲＣ（Cyclic Redundancy Check）情報を入れておくことで、トレーニング情報か通常のデータ情報かの判定誤りを防ぐことができる。
【００８０】
トレーニングを行う場合には、トレーニング用データとして"０"または"１"が設定される。そして、この場合、図２４においてアクセスコントローラ１５から変調器１７に出力するビット割付け情報としてサブキャリアごとに１ビットのデータ（ＢＰＳＫである）を出力する。これを用いて変調器１７はＢＰＳＫ変調により、１ビットずつのトレーニング用データを、各サブキャリアに対して１ビットだけ割り付けて伝送する。トレーニングの場合には、各サブキャリアのＳ／Ｎを評価することが目的であるため、全サブキャリアに対してＢＰＳＫ変調を施してデータを送信する。トレーニングの際は、あらかじめＢＰＳＫ変調で伝送することが決まっているため、受信側ではＢＰＳＫで復調する。なお、ＢＰＳＫではどのサブキャリアについても振幅が一定で、位相のみが異なるだけなので、復調処理が簡単であり、回線状態があまりよくないときにも使えるという利点があるが、可能であればより高度なＱＰＳＫ、１６-ＱＡＭなどを利用してトレーニングを実施してもよい。
【００８１】
さて、Ｓ／Ｎの評価は以下のように実施される。ＢＰＳＫの場合、信号線上にノイズもなく減衰もなければ、復調した際の信号点は図２のようになる。しかし、信号線上にはノイズがあり、かつ減衰もする。減衰については、図２３の等化処理手段１４３によって補正されるため、復調された信号は信号点配置において、基本的には真値の周りに復元されることになる。
【００８２】
図３０において、円で示した範囲が復調後の信号点位置である。原点から真値までの距離が信号の強さＳであり、真値から復調後の信号点位置までの距離がノイズの強さＮである。従って、両者の比を計算すればＳ／Ｎが求まる。トレーニングでは変調方式をあらかじめ定めているので、真値がどこにあるかをあらかじめ送受信装置に記憶させておくことができる。上述のように、真値を用いてＳ／Ｎを計算する方式の他には、平均値を用いる方式がある。これは、復調後の信号点位置の平均を算出し、この結果を用いて原点からの距離をＳとし、各復調後の信号点位置からの距離をＮとする方式である。なお、いずれの方式においても、ノイズをより正確に評価（推定あるいは測定）するためには、各サブキャリアに対して何度もトレーニングデータを送信する必要がある。
【００８３】
〔ビット誤り率評価〕
次に、トレーニングをイベントで実施する方式を説明する。このための処理を図３１に示す。図３１の各ステップでは、図２８のＳ４０５と図３１のＳ４０５Ａの処理が異なる以外は図２８と同じなので、図２８のステップと同じ符号を割りあてて、説明を省略する。図２８と異なる点は、一定時間毎にトレーニングを実施するのではなく、通常のデータ伝送を実施し、ビット誤りが多数発生する場合に、トレーニングを実施させるようにしている点である。このために、図３１に示したＳ４０４での誤り訂正符号による誤りチェック結果を元に、Ｓ４０５Ａで所定時間内での誤り発生頻度を算出し、この結果があらかじめ定めた所定値を超えた場合にトレーニングを実施する。
【００８４】
トレーニングについては、図２８と同様に、Ｓ４０６からＳ４１３を実施することにより達成される。このトレーニングが終了したら、通常のデータ通信を実施する。なお、この例では、送受信装置１ｂから送受信装置１ａへのデータ送信時に発生したビット誤りに基づいて、送受信装置１ａから送受信装置１ｂへのトレーニングを示したが、逆に、送受信装置１ａから送受信装置１ｂへのデータ送信時に発生したビット誤りに基づいて、送受信装置１ｂから送受信装置１ａへのトレーニングも同様にして実施される。
【００８５】
このように、ビット誤り率に応じてトレーニングをするようにした方式（イベント駆動のトレーニング）、すなわち、Ｓ／Ｎが悪化したときにトレーニングをする方式を採用すると、一定時間毎にトレーニングを実施する方式に比べ、素早く回線状況の悪化に対応できるので、結果として伝送効率が高くなるという特徴が得られる。
【００８６】
さらに、このイベント駆動のトレーニングと一定時間毎のトレーニングとを併用するとさらに伝送効率が良くなる。つまり、イベント駆動のトレーニングによりＳ／Ｎが悪化したときのトレーニングが可能であり、Ｓ／Ｎが改善した場合には一定時間のトレーニングにより、高いＳ／Ｎ状態でのデータ割付が可能になるため、実効伝送速度をより一層速くできる。イベント駆動のトレーニングのみでは、悪化したときのトレーニングによって決まるデータ割付のみになってしまうため、伝送速度の改善ができないが、両方式を併用することにより、この問題を解決することができる。このための処理は、アクセスコントローラ１５において、イベント駆動のトレーニングを図３１の処理で実施し、一定時間毎のトレーニングを図２８の割込み処理で実施すれば実現できる。
【００８７】
本実施形態による送受信方法を用いて送受信装置を構成することで、サブキャリアごとのＳ／Ｎに応じてサブキャリアのマッピング方式を決定し、高ノイズ環境においてもマッピングをグレイ符号化しておくことでビット誤り率特性の劣化を生じることなく、変復調回路におけるメモリ使用量の低減を図って回路規模を削減することができる。
【図面の簡単な説明】
【００８８】
【図１】マッピング処理及びデマッピング処理を説明する図である。
【図２】ＢＰＳＫのコンスタレーションを示す図である。
【図３】ＱＰＳＫのコンスタレーションを示す図である。
【図４】１６−ＱＡＭのコンスタレーションを示す図である。
【図５】６４−ＱＡＭのコンスタレーションを示す図である。
【図６】２進数とグレイ符号の対応を示す図である。
【図７】ＢＰＳＫの符号化テーブルを示す図である。
【図８】ＱＰＳＫの符号化テーブルを示す図である。
【図９】１６−ＱＡＭの符号化テーブルを示す図である。
【図１０】６４−ＱＡＭの符号化テーブルを示す図である。
【図１１】マッピング処理手段の説明図である。
【図１２】マッピング用変換処理回路の説明図である。
【図１３】定数Ａ及び定数Ｂの例を示す図である。
【図１４】デマッピング処理を説明した説明図である。
【図１５】定数Ｃ及び定数Ｄの例を示す図である。
【図１６】デマッピング用変換処理回路の説明図である。
【図１７】定数Ａ，Ｂ，Ｃ，Ｄの決定方法を示す図である。
【図１８】マッピング処理回路の処理フローを示す図である。
【図１９】本実施形態による送信ビットの変換例を示す図である。
【図２０】本実施形態によって構成される６４-ＱＡＭのコンスタレーションを示す図である。
【図２１】デマッピング処理回路の処理フローを示す図である。
【図２２】変調器の説明図である。
【図２３】復調器の説明図である。
【図２４】送受信装置の構成を示す図である。
【図２５】結合器の接続構成例を示す図である。
【図２６】電力線における通信特性の例を示す図である。
【図２７】ガウス雑音下でのビット誤り率特性を示す図である。
【図２８】一定時間毎のＳ／Ｎ評価のための処理フローを示す図である。
【図２９】応用例における伝送フォーマットを示す図である。
【図３０】ＢＰＳＫのＳ／Ｎ評価を説明するための図である。
【図３１】イベント駆動によるＳ／Ｎ評価のための処理フローを示す図である。
【符号の説明】
【００８９】
１ａ，ｂ  送受信装置
３０  マッピング処理手段
３１  マッピング用変換処理回路
３２  マッピング演算回路
４０  デマッピング処理手段
４１  デマッピング演算回路
４２  デマッピング用変換処理回路
４００  Ｑ入力
４０１  Ｉ入力
４０２ａ，ｂ  加算器
４０３ａ，ｂ  乗算器
４０６  キャリアテーブル
４０７  定数Ｃを記憶したメモリ
４０８  定数Ｄを記憶したメモリ
４０９  サブキャリアへの割付けビット数判定回路
４１０  アドレス
７０３  イネーブル信号
７０４  キャリアテーブル
７０５  サブキャリアの割付けビット数判定回路
７０６  アドレス
７０７  定数Ａを記憶したメモリ
７０８  定数Ｂを記憶したメモリ
７０９ａ，ｂ  乗算器
７１０ａ，ｂ  加算器
７１１  Ｉ出力
７１２  Ｑ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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