(57)【要約】【課題】本発明は、スタンダードセルを用いた半導体集積回路設計において、電源ノイズ抑制効果を有し、電源安定化の実現が可能な半導体集積回路を提供することを目的とする。【解決手段】第１のスタンダードセルと第２のスタンダードセルが隣接して配置された半導体集積回路において、第１のスタンダードセルと第２のスタンダードセルが接する面をまたがって、電源容量を構成するトランジスタを配置することにより、電源ノイズを抑制する。【選択図】図５
2006073696.tif 000002
【特許請求の範囲】
【請求項１】
各々が所定の論理を実現する第１のスタンダードセルと第２のスタンダードセルを備える半導体集積回路であって、
前記第１のスタンダードセルと前記第２のスタンダードセルとの境界に１または複数のゲート電極が配置され、かつ前記１または複数のゲート電極のうち少なくとも一のゲート電極を用いて電源容量となるトランジスタが形成されていることを特徴とする半導体集積回路。
【請求項２】
前記電源容量となるトランジスタは前記一のゲート電極を第１の電位に、ソースとドレインを前記第１の電位と異なる第２の電位に固定されたトランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記一のゲート電極の両側に、電位固定された拡散領域が配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記電源容量となるトランジスタは、前記一のゲート電極をゲートとして第１の電位に、前記電位固定された拡散領域の一方がソースとして他方がドレインとして、前記第１の電位と異なる第２の電位に固定されたトランジスタであることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第１のスタンダードセルと同一の論理を実現する第３のスタンダードセルをさらに備え、
前記第３のスタンダードセルが他のスタンダードセルと隣接する境界に配置されたゲート電極はトランジスタの作成に寄与しないことを特徴とする請求項１記載の半導体集積回路。
【請求項６】
同一の論理を実現し、端面に１または複数のダミーゲート電極を有する第１のスタンダードセルと第３のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、
前記第１のスタンダードセルが有するダミーゲート電極のうち少なくとも１つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第３のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、
前記第３のスタンダードセルを含む複数のスタンダードセルを配置するステップと、
前記複数のスタンダードセルが配置された結果、前記第３のスタンダードセルが端面に有する１または複数のダミーゲート電極のうち、両側が電位固定された拡散領域となったものがあるか否かを検出するステップと、
電位固定された拡散領域となったものがあると検出された場合に、前記第３のスタンダードセルを前記第１のスタンダードセルに置換することによって、電源容量を構成するステップとを備える半導体集積回路の設計方法。
【請求項７】
同一の論理を実現し、端面に１または複数のダミーゲート電極を有する第１のスタンダードセルと第３のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、
前記第１のスタンダードセルが有するダミーゲート電極のうち少なくとも１つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第３のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、
前記第３のスタンダードセルを含む複数のスタンダードセルを配置するステップと、
前記複数のスタンダードセルが配置された結果、前記第３のスタンダードセルが端面に有する１または複数のダミーゲート電極のうち、両側の一方が電位固定された拡散領域であり他方が空き領域となったものがあるか否かを検出するステップと、
電位固定された拡散領域となったものがあると検出された場合に、前記第３のスタンダードセルを前記第１のスタンダードセルに置換することによって、電源容量を構成するステップとを備える半導体集積回路の設計方法。
【請求項８】
同一の論理を実現し、端面に１または複数のダミーゲート電極を有する第１のスタンダードセルと第３のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、
前記第１のスタンダードセルが有するダミーゲート電極のうち少なくとも１つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第３のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、
前記第３のスタンダードセルを含む複数のスタンダードセルを配置するステップと、
前記複数のスタンダードセルが配置された結果、前記第３のスタンダードセルが端面に有する１または複数のダミーゲート電極のうち、両側が空き領域となったものがあるか否かを検出するステップと、
電位固定された拡散領域となったものがあると検出された場合に、前記第３のスタンダードセルを前記第１のスタンダードセルに置換することによって、電源容量を構成するステップとを備える半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルを用いて自動配置・配線して作成する半導体集積回路とその設計方法に関するものである。
【背景技術】
【０００２】
半導体装置内の半導体集積回路を設計するにあたり、一度に半導体集積回路の全体を構築するのではなく、スタンダードセルと呼ばれる機能ブロックを所定の規則をもとに複数組み合せることにより、半導体集積回路を構築する手法がとられることが多い。このようにスタンダードセルを複数組み合せる手法は、セルベース設計と呼ばれている。
【０００３】
セルベース設計においては、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路をはじめとする基本ゲート回路の他に、フリップフロップ回路等の複雑な回路、さらに加算器などの比較的規模の大きいブロック回路など、様々な種類の回路がスタンダードセルとして準備され、必要に応じて用いられる。
【０００４】
セルベース設計のルールとしては、スタンダードセル同士をなるべく近くに隣接して配置できるように、スタンダードセル高さ、電源線太さ、入出力ピン位置などの統一が図られる。
【０００５】
従来のスタンダードセルを用いたブロックレイアウト図について図１１を参照しながら説明する。ブロック２００はセル１Ａとセル２Ａによって構成されている。セル１Ａとセル２Ａはそれぞれ所定の機能（例えば、セル１ＡはＡＮＤ回路、セル２Ａはインバータ回路）を有する。図中の上側にはＰ型拡散領域１１４、１１５、１１６が、下側にはＮ型拡散領域１１７、１１８、１１９が配置されている。
【０００６】
セル１Ａとセル２Ａの境界である１１３を挟んで両側にＰ型拡散領域１１４とＰ型拡散領域１１５が対向している。したがって、ゲート長や拡散領域の形状のばらつきをなくすために、セル境界１１３の上側にダミーゲート電極１１１が配置されている。
【０００７】
また、セル１Ａとセル２Ａの境界である１１３を挟んで両側にＮ型拡散領域１１７とＮ型拡散領域１１８が対向している。したがって、ゲート長や拡散領域の形状のばらつきをなくすために、下側にはダミーゲート電極１１２が配置されている。
【０００８】
次に、従来のセルベース設計における設計手法について図１２を参照しながら説明する。図１２は、図１１のようなブロックレイアウトを構成する場合に用いられる設計フローを示している。ステップ１では、スタンダードセルのレイアウト設計を行う。スタンダードセルはインバータ回路、ＡＮＤ回路、ＮＡＮＤ回路といった基本ゲート回路の他に、フリップフロップ回路等の複雑な回路、さらに加算器などの比較的規模の大きいブロック回路等、様々な種類の回路について設計される。設計されたスタンダードセルはライブラリに格納される。
【０００９】
ステップ２では、ステップ１で作成したスタンダードセルを格納したライブラリを使用してスタンダードセルの自動配置・配線を行う。具体的には、ライブラリ内のスタンダードセルを実現すべき回路機能に応じて配置し、配置されたスタンダードセルの間を配線する。上述の自動配置・配線は面積、クロックスキュー等を考慮して行われる。
【００１０】
なお、本願発明に関連する先行技術として、トランジスタの動作に寄与するゲート電極及びトランジスタの動作に寄与しないゲート電極を同一長さにし、また同一長さにそって同一のゲート間隔で配置し、ゲート電極の両端部を最も長い拡散領域以上設けることで、ゲートや拡散領域の仕上がり形状のばらつきをなくし、高速動作かつ低消費電力の半導体装置を実現する方法が提案されている（特許文献１参照）。
【００１１】
また、スタンダードセル内に電源容量を構成するトランジスタを配置することで、電源ノイズ抑制効果が得られる半導体装置の実現方法が提案されている（特許文献２参照）。
【００１２】
また、スタンダードセルとして容量セルを設け、自動配置することにより、電源ノイズを抑制する設計方法が提案されている（特許文献３参照）。
【特許文献１】特開２００２−２６１２５号公報
【特許文献２】特開２００２−１１０７９８号公報
【特許文献３】特開２０００−２７７６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、プロセスの微細化に伴って、電源配線上に生じる配線抵抗と電流の積による電圧降下は大きくなる一方である。電圧降下が大きくなるとブロックの電源電圧が下がり、電源ノイズの影響を受けやすくなる。最悪の場合には、誤動作が生じることもあり得る。
【００１４】
これを解決するために、特許文献２はスタンダードセル中に容量を構成しており、特許文献３はスタンダードセルとして容量セルを設けている。しかしながら、特許文献２においては、スタンダードセル内に容量をあえて設けるためにスタンダードセルの面積が増加する。また、特許文献３においては、各々のセル内には容量を設けていないが、容量セル自体を配置することになるので半導体集積回路としては結果的に面積が増加する。
【００１５】
また、上述した従来の構成においては、トランジスタが隣接しないところにゲート電極を配置することで、トランジスタのゲート長や拡散領域の形状ばらつきを抑制してはいるが、ダミーゲート電極はその他に何らかの機能を果たしているわけではなく、面積としては無駄に使われているという課題があった。
【００１６】
本発明は、上記課題を解決するために、スタンダードセルを用いた半導体集積回路設計において、ダミーゲート電極を有効活用しつつ面積が増加しないように電源ノイズを効果的に抑制し、電源安定化の実現が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本願発明の半導体集積回路は、各々が所定の論理を実現する第１のスタンダードセルと第２のスタンダードセルを備える半導体集積回路であって、前記第１のスタンダードセルと前記第２のスタンダードセルとの境界に１または複数のゲート電極が配置され、かつ前記１または複数のゲート電極のうち少なくとも一のゲート電極を用いて電源容量となるトランジスタが形成されていることを特徴とする。
【００１８】
また、本願発明の半導体集積回路の設計方法は、同一の論理を実現し、端面に１または複数のダミーゲート電極を有する第１のスタンダードセルと第３のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、前記第１のスタンダードセルが有するダミーゲート電極のうち少なくとも１つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第３のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、前記第３のスタンダードセルを含む複数のスタンダードセルを配置するステップと、前記複数のスタンダードセルが配置された結果、前記第３のスタンダードセルが端面に有する１または複数のダミーゲート電極のうち、(1)両側が電位固定された拡散領域となったもの、(2)両側の一方が電位固定された拡散領域であり他方が空き領域となったもの、(3)両側が空き領域となったもの、があるか否かを検出するステップと、(1)〜(3)のいずれか１つが検出された場合に、前記第３のスタンダードセルを前記第１のスタンダードセルに置換することによって、電源容量を構成するステップを備えている。
【発明の効果】
【００１９】
本発明に基づいた半導体集積回路によれば、セルベース設計において、スタンダードセルの接する面をまたがって電源容量を構成するトランジスタを配置することによって面積を増やすことなく電源ノイズを抑制することができる。
【００２０】
また、本発明に基づいた半導体集積回路の設計方法によれば、セルを置き換えることで、容易に設計でき、かつ面積を増やすことなく電源容量を構成するトランジスタを配置でき、電源ノイズを抑制できる。
【発明を実施するための最良の形態】
【００２１】
（実施の形態１）
以下、本発明の第１の実施の形態の半導体集積回路について、図面を参照しながら説明する。以下の図面において、黒塗りの四角はコンタクトを示している。
【００２２】
図１は本発明の実施の形態１において用いられるスタンダードセル１Ａの構成を示した図であり、ＡＮＤ回路に相当する。図１において、ゲート電極１、２はそれぞれ入力端子ｉｎ１、ｉｎ２に対応している。すなわち、図１のスタンダードセル１Ａはｉｎ１、ｉｎ２が共にＨのとき、Ｈを出力する回路である。
【００２３】
ゲート電極１〜３とＰ型拡散領域１０、１２によってＰｃｈトランジスタ１４、１５、１６が構成されており、ゲート電極１〜３とＮ型拡散領域１１、１３によってＮｃｈトランジスタ１７、１８、１９が構成されている。なお、スタンダードセルの領域を示すものとしてセル枠２０を点線で示している。
【００２４】
Ｐｃｈトランジスタ１５、１６の間にはトランジスタが存在しないため、ゲート電極２とゲート電極３の間の距離はゲート電極１とゲート電極２の間の距離より長くなっている。したがって、ゲート長や拡散領域の形状ばらつきをなくすために、ダミーゲート電極８を配置している。同様に、Ｎｃｈトランジスタ１８、１９の間にダミーゲート電極９を配置している。
【００２５】
また、Ｐｃｈトランジスタ１４のソース領域、Ｐｃｈトランジスタ１６のソース領域、Ｎｃｈトランジスタ１７のソース領域、Ｎｃｈトランジスタ１９のソース領域はそれぞれ、スタンダードセルの端となっている。このため、スタンダードセル１Ａを配置すると、隣に配置されたスタンダードセルと拡散領域が対向する。したがって、ゲート長や拡散領域の形状ばらつきをなくすためにダミーゲート電極４、５、６、７を配置する。
【００２６】
図２は本発明の実施の形態１において用いられる別のスタンダードセル２Ａの構成を示した図であり、インバータ回路に相当する。図２において、ゲート電極２３とＰ型拡散領域２１によってＰｃｈトランジスタが構成されており、ゲート電極２３とＮ型拡散領域２２によってＮｃｈトランジスタが構成されている。ここで、スタンダードセル２Ａを配置すると、Ｐ型拡散領域２１とＮ型拡散領域２２が、図面右側に隣接して配置されたスタンダードセルの拡散領域と対向する。したがって、拡散領域の形状がばらつくことがないように、ダミーゲート電極２４、２５が設けられている。また、左側についても同様にダミーゲート電極が設けられている。なお、スタンダードセルの領域を示すものとしてセル枠２６を点線で示す。
【００２７】
本実施の形態においては、スタンダードセル１Ａ、２Ａに加えて、図３と図４のスタンダードセルをもライブラリに備えている。図３は、スタンダードセル１Ａと同一の論理（ＡＮＤ回路）を実現するスタンダードセル１Ｂであり、大部分の構成はスタンダードセル１Ａと同様であるが、スタンダードセル１Ａにおいてはダミーゲート電極であった、セルの境界に配置されたゲート電極２７を用いて電源容量となるトランジスタ２８を形成している点でスタンダードセル１Ａと異なっている。具体的には、境界に配置された電極２７をＶＤＤに電位固定している点でスタンダードセル１Ａと異なっている。これによって、左側に隣接するセルにおいて拡散領域１１と対向する拡散領域が電位固定されている場合には、ソースとドレインをＶＳＳに、ゲートをＶＤＤに電位固定したトランジスタ２８が形成され、電源容量として利用することができる。
【００２８】
また、図４は、スタンダードセル２Ａと同一の論理（インバータ回路）を実現するスタンダードセル２Ｂであり、大部分の構成はスタンダードセル２Ａと同様であるが、セルの境界に配置されたゲート電極２９を利用して電源容量となるトランジスタ３０を形成している点でスタンダードセル２Ａと異なっている。具体的には、境界に配置されたゲート電極２９をＶＳＳに電位固定している点でスタンダードセル２Ａと異なっている。これによって、右側に隣接するセルにおいて拡散領域２１と対向する拡散領域が電位固定されている場合には、ソースとドレインをＶＳＳに、ゲートをＶＤＤに電位固定したトランジスタ３０が形成され、電源容量として利用することができる。
【００２９】
図５は、スタンダードセル１Ａ、２Ａ、１Ｂ、２Ｂを用いて設計された本発明のブロックレイアウトを示す図である。なお、図５に示されたブロック１００は、図１１に示した従来例のブロック２００に相当する機能を有する。図１〜図４で説明した構成要素については同一の符号を付して、説明を省略する。
【００３０】
上述したように、図１１に示されるような従来の構成の半導体集積回路では、セル１Ａとセル２Ａの接する面１１３をまたがってダミーゲート電極１１１、１１２が設けられているが、有効活用できていない。そこで、本実施の形態１において作成されるブロックでは、図５に示すように、セル１Ｂとセル２Ｂが接する面３１の上部両側のＰ型拡散領域２１、１０が電位固定されており、下部両側のＮ型拡散領域２２、１１が電位固定されているので、境界に配置されたゲート電極２７、２９を用いて、電位固定されたトランジスタ２８、３０を形成している。具体的には、セルの境界に配置され、かつ両側の拡散領域がＶＳＳに電位固定されたゲート電極２７をＶＤＤに電位固定している。また、セルの境界に配置され、かつ両側の拡散領域がＶＤＤに電位固定されたゲート電極２９をＶＳＳに電位固定している。なお、このブロックレイアウトは、スタンダードセル１Ｂとスタンダードセル２Ｂを配置したブロックレイアウトとなっている。
【００３１】
ここで、図１１で示されるスタンダードセル１Ａ、２Ａを配置したブロックレイアウトと、図５で示されるスタンダードセル１Ｂ、２Ｂを配置したブロックレイアウトとは、面積・論理が同一であり、電源容量となるトランジスタが構成されている点のみが異なることになる。したがって、ブロック面積を増やすことなく電源ノイズを抑制することができる。
【００３２】
次にスタンダードセル１Ａ、２Ａ、１Ｂ、２Ｂを用いて、図５のようなブロックを設計するレイアウト設計方法について図面を参照しながら説明する。図６は本実施の形態におけるブロックレイアウトの設計フローを示した図である。
【００３３】
ステップ１はスタンダードセル自体の設計工程である。ステップ１においてスタンダードセル１Ａ、２Ａのような従来と同様のレイアウトのスタンダードセルに加え、スタンダードセル１Ｂ、２Ｂに代表されるような、境界に配置されたゲート電極を電位固定して電源容量となるトランジスタを構成したスタンダードセルも設計する。本実施の形態においては、これら２つのタイプのスタンダードセルの双方を用いてブロックレイアウトが行われることになる。
【００３４】
ステップ２では、スタンダードセル１Ａ、２Ａに代表される従来のレイアウトのスタンダードセルを用いて、スタンダードセルの配置が行われる。これはレイアウトをしてみないと、隣接する２つのセルにおいて電位固定された拡散領域が対向するか否かが分からないからである。その結果、図１１に示されるようなブロックレイアウトが形成される。このブロックレイアウトでは、スタンダードセル１Ａとスタンダードセル２Ａの接する面１１３をまたがってダミーゲート電極１１１、１１２が設けられているが、有効活用できていない。
【００３５】
次にステップ３において、ステップ２で配置したスタンダードセルが接する面の両側で、電位固定された拡散領域が対向しているかを認識する。電位固定された拡散領域が対向していると認識された場合には、ステップ４において、スタンダードセル１Ｂ、２Ｂに示される、セルの境界に配置されたゲート電極を電位固定して電源容量を構成したスタンダードセルへと置き換えられる。置き換えた結果、図５のようなブロックレイアウトが完成する。
【００３６】
このように、スタンダードセルの接する面をまたがるダミーゲート電極の両側で電位固定された拡散領域が対向していることを認識し、境界に配置されたゲート電極が電位固定されている同論理のスタンダードセルに置き換えることによって、ブロック面積を増やすことなくブロックレイアウト設計を容易に行うことができ、電源ノイズを抑制することができる。
【００３７】
以上のように本実施の形態によると、スタンダードセルの接する面をまたがるゲート電極を電位固定し、電源容量を構成するトランジスタとして有効活用することができ、ブロック面積を増やすことなく電源ノイズを抑制することができる。また、ブロック面積を増やすことなく電源ノイズを抑制した半導体集積装置を容易に設計することができる。
【００３８】
また、本実施の形態では、Ｐｃｈトランジスタ形成領域、Ｎｃｈトランジスタ形成領域の両方の境界に配置されたゲート電極を用いて電源容量となるトランジスタを形成する構成としたが、片方のみを用いて電源容量となるトランジスタを形成する構成でもかまわない。例えば、Ｐ型拡散領域、Ｎ型拡散領域のいずれか一方においてのみ電位固定された拡散領域が対向している場合等は、いずれか一方の境界に配置されたゲート電極のみを用いて電源容量となるトランジスタを形成する。
【００３９】
（実施の形態２）
以下、本発明の第２の実施の形態の半導体集積回路について、図面を参照しながら説明する。
【００４０】
第２の実施形態においては、実施の形態１と同様のスタンダードセルをライブラリに備えている。詳細については第１の実施形態で説明しているので省略する。さらに第２の実施形態においては図７と図８のライブラリセルを備えている。
【００４１】
図７は第２の実施形態において用いられるスタンダードセルの一例であるスタンダードセル３Ａを示している。スタンダードセル３Ａにおいては、右側のスタンダードセルと接する面５０の、Ｐｃｈトランジスタ形成領域である上側が空き領域となっており、下側のＮ型拡散領域５１はＶＳＳに電位固定されている。そして、拡散領域の形状がばらつくことのないようにセル内部にダミーゲート電極５３が設けられ、右端のセル境界の上側にダミーゲート電極５２が、下側にダミーゲート電極５４が設けられている。
【００４２】
図８は第２の実施形態において用いられるスタンダードセルの一例であるスタンダードセル３Ｃを示している。スタンダードセル３Ｃはスタンダードセル３Ａと同一の論理を構成するものであり、大部分の構成はスタンダードセル３Ａと同様である。しかしながら、セルの境界に配置されたゲート電極５５を用いて電源容量を構成している点でスタンダードセル３Ａと異なっている。具体的には、セルの境界に配置されたゲート電極５５をＶＳＳに電位固定し、ＶＤＤに電位固定されたＰ型拡散領域５６を挿入している。これによって、右側に隣接するセルにおいて挿入された拡散領域５６と対向する拡散領域がＶＤＤに電位固定されている場合には、ソースとドレインをＶＤＤに、ゲートをＶＳＳに電位固定したトランジスタ５７が形成され、電源容量として利用することができる。
【００４３】
図９は、スタンダードセル１Ａ、１Ｂ、３Ａ、３Ｃを用いて設計された本発明のブロックレイアウトを示す図である。すでに説明した構成要素については同一の符号を付して、説明を省略する。
【００４４】
本実施の形態２において作成されるブロックでは、図９に示すように、スタンダードセル１Ｂとスタンダードセル３Ｃが接する面の上部両側のＰ型拡散領域５６、１０がＶＤＤに電位固定されており、下部両側のＮ型拡散領域５１、１１がＶＳＳに電位固定されており、スタンダードセル３Ａにおいてはダミーゲート電極であった、セルの境界に配置されたゲート電極５５、２７を用いて、電位固定されたトランジスタ５７、２８を形成する。具体的には、両側の拡散領域がＶＤＤに電位固定されたゲート電極５５をＶＳＳに電位固定している。また、両側の拡散領域がＶＳＳに電位固定されたゲート電極２７をＶＤＤに電位固定している。なお、このブロックレイアウトは、図３で示されるスタンダードセル１Ｂと図８で示されるスタンダードセル３Ｃを配置したブロックレイアウトとなっている。
【００４５】
ここで、スタンダードセル１Ａ、３Ａを配置したブロックレイアウトである図１０とスタンダードセル１Ｂ、３Ｃを配置したブロックレイアウトである図９を比較すると、面積・論理が同一であり、電源容量となるトランジスタが構成されている点のみが異なることになる。したがって、ブロック面積を増やすことなく電源ノイズを抑制することができる。
【００４６】
次にスタンダードセル１Ａ、１Ｂ、３Ａ、３Ｃを用いて、図９のようなブロックを設計するレイアウト設計方法について図面を参照しながら説明する。ここで、レイアウト設計方法のフロー図は実施の形態１のフロー図である図６と同一であるので、同じ図面を用いる。しかしながら、実施の形態２では各ステップの詳細が実施の形態１と異なっている。
【００４７】
ステップ１はスタンダードセル自体の設計工程である。ステップ１においてスタンダードセル１Ａ、３Ａに代表される従来と同様のレイアウトのスタンダードセルに加え、スタンダードセル１Ｂ、３Ｃに代表される境界に配置されたゲート電極を電位固定したスタンダードセルも設計する。本実施の形態においては、これら２つのタイプのスタンダードセルの双方を用いてブロックレイアウトが行われることになる。
【００４８】
ステップ２では、スタンダードセル１Ａ、３Ａに代表されるレイアウトのスタンダードセルを用いて、スタンダードセルの配置が行われる。これはレイアウトをしてみないと、隣接する２つのセルにおいて電位固定された拡散領域が対向するか否か、あるいは一方にある電位固定された拡散領域が他方にある空き領域と対向するか否かが分からないからである。その結果、図１０に示されるブロックレイアウトが形成される。このブロックレイアウトではセル境界に配置されたダミーゲート電極が有効活用されていない。
【００４９】
次にステップ３において、ステップ２で配置したスタンダードセルが接する面の両側で、電位固定された２つの拡散領域あるいは電位固定された拡散領域と空き領域とが対向しているかを認識する。電位固定された拡散領域と空き領域が対向していると認識された場合には、空き領域を有するスタンダードセル３Ａを、空き領域に電位固定された拡散領域を挿入し、境界に配置されたゲート電極を電位固定したスタンダードセル３Ｃへと置き換える。本例においては、セル境界の下側においては電位固定された拡散領域が対向しているため、実施の形態１の手法を用いて、他方のスタンダードセル１Ａも境界に配置されたゲート電極を電位固定したスタンダードセル１Ｂへと置き換えられている。置き換えた結果、図９のようなブロックレイアウトが完成する。
【００５０】
このように、スタンダードセルの接する面をまたがるダミーゲート電極の両側で、電位固定された拡散領域と空き領域が対向している場合、空き領域に電位固定された拡散領域を挿入し、境界に配置されたゲート電極を電位固定した同論理のスタンダードセルに置き換えることによって、ブロック面積を増やすことなくブロックレイアウト設計を容易に行うことができ、電源ノイズを抑制することができる。
【００５１】
また、実施の形態２は、実施の形態１と組み合わせた形式で説明したが、Ｐｃｈトランジスタ形成領域、Ｎｃｈトランジスタ形成領域の一方のセル境界で対向する拡散領域が電位固定されている場合に、スタンダードセルの置換を行う必要は必ずしもない。
【００５２】
また、実施の形態２では一方が空き領域で他方が電位固定された拡散領域である場合を説明したが、両側が空き領域の場合でも、同様に電源容量となるトランジスタを形成することができる。
【００５３】
なお、本発明は、対象となるスタンダードセルの論理（インバータ回路、ＡＮＤ回路、ＮＯＲ回路）によらず適用可能であることは言うまでもない。
【産業上の利用可能性】
【００５４】
本発明は、半導体集積回路に関し、スタンダードセルを用いたＬＳＩ設計における半導体集積回路のレイアウト構造とその設計方法に有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明におけるスタンダードセル１Ａのレイアウト図
【図２】本発明におけるスタンダードセル２Ａのレイアウト図
【図３】本発明におけるスタンダードセル１Ｂのレイアウト図
【図４】本発明におけるスタンダードセル２Ｂのレイアウト図
【図５】本発明の第１の実施の形態のブロックレイアウト図
【図６】本発明の第１、第２の実施の形態の設計フロー図
【図７】本発明におけるスタンダードセル３Ａのレイアウト図
【図８】本発明におけるスタンダードセル３Ｃのレイアウト図
【図９】本発明の第２の実施の形態のブロックレイアウト図
【図１０】本発明の第２の実施の形態の設計途中のブロックレイアウト図
【図１１】従来のブロックレイアウト図
【図１２】従来の設計フロー図
【符号の説明】
【００５６】
１、２、３、２３  ゲート電極
４、５、６、７、８、９、２４、２５、５２、５４  ダミーゲート電極
１０、１２、２１、５６  Ｐ型拡散領域
１１、１３、２２、５１  Ｎ型拡散領域
１４、１５、１６、３０、５７  Ｐｃｈトランジスタ
１７、１８、１９、２８  Ｎｃｈトランジスタ
２０、２６、３１、５０  セル枠
２７、２９、５５  電源容量となるトランジスタのゲート電極
【図１】
2006073696.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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