(57)【要約】【課題】データ発生装置をもっと高速動作可能にする。【解決手段】並列データ供給回路１８は、有効ビット幅が４又は５ビットの第１並列データを分周クロックＤＣＬＫに従って供給する。ビット幅調整回路２０は、例えば、ＦＩＦＯなどで構成され、第１並列データを受けて、そのビット幅に関わらず、４ビット幅の第２並列データを生成する。並直列変換回路１２は、ＤＣＬＫをより高速な基準クロックＲＣＬＫに従って第２並列データを直列データに変換する。このとき、第１並列データの有効ビット幅に関係なくＤＣＬＫの周波数は一定なので、遅延ロックループ等を用いて回路を容易に高速化できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
有効ビット幅が選択的に変更される第１並列データを第１クロックに従って供給する並列データ供給手段と、
上記第１並列データを受けてビット幅が一定の第２並列データを生成するビット幅調整手段と、
上記第１クロックより高速な第２クロックに従って上記第２並列データを直列データに変換する並直列変換手段とを具え、
上記有効ビット幅が変更されても上記第１クロックの周波数が一定であることを特徴とするデータ発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の長さの直列データを高速に発生させるのに適したデータ発生装置に関する。
【背景技術】
【０００２】
電子回路が正常に動作しているか試験する方法はいくつかあるが、その１つとしては、被測定電子回路に所望のデジタル・データ列（テスト・パターン）を供給し、回路の出力データが期待通りか確かめるものがある。この場合には、予め所望のデジタル・データ列をメモリに記憶しておき、これに対応する電気信号を発生させることで行われる。別の方法では、所望のアナログ信号を被測定電子回路に供給して試験を行う。この場合には、そのアナログ信号に対応するデジタル・データを用意して、これをデジタル・アナログ変換することによって、所望のアナログ信号が生成される。いずれにしても、所望のデジタル・データ列を生成することが必要であり、こうしたデータの生成及びデータを用いた電子回路の測定については、例えば、米国特許６０３２２７５号に記載されている。
【０００３】
デジタル・データ列を生成するには、メモリに予め記憶したデータを読み出すことによって行われているが、メモリからのデータ読み出し速度には限界がある。そこで、所定のビット幅で並列にデータを読み出して、これを直列に変換することで、所望の速度のデータ列を生成することが行われている。図１は、こうしたデータ生成例を示すもので、並列データ発生回路１０は、分周クロックＤＣＬＫに従って並列データを供給し、並直列変換回路１２は基準クロックＲＣＬＫに従ってこれを直列データに変換する。この例は、並列データが４ビット幅の場合を示す。並直列変換回路１２は、基準クロックＲＣＬＫを受けて４分の１に分周した分周クロックＤＣＬＫを生成し、並列データ発生回路１０に供給している。
【０００４】
図１に示す例では、生成されるデータ列の長さが４の倍数に制限される。しかし、必要とされるデータ列の長さは、一般に任意である。そこで、図２に示されるような任意長のデータ列を生成する方法が知られている。並列データ発生回路１４は、１回につき有効ビット幅が４ビット又は５ビットの並列データを選択的に供給する。また、ビット幅識別信号ＢＷＩを出力する。並直列変換回路１６は、ビット幅識別信号ＢＷＩを受けて、一回で並直列変換するビット幅を制御し、１回につき４ビット幅又は５ビット幅の第１並列データを直列データに変換し、基準クロックＲＣＬＫに従って出力する。このとき、基準クロックＲＣＬＫの周波数が一定であるのに対して、分周クロックＤＣＬＫの周波数は、並直列変換回路１６で変換する第１並列データの有効ビット幅に応じて変更される。
【特許文献１】米国特許６０３２２７５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ロジック回路の高速動作を実現する手法として、位相ロックループ（ＰＬＬ）回路や遅延ロックループ（ＤＬＬ）回路を使用して、クロックの位相を最大で１クロック分遅延することで、見かけ上、クロック遅延をゼロにするといったことが行われている。ところが、図２に示す回路では、並直列変換回路１６が１回で直列に変換するビット幅に応じて分周クロックＤＣＬＫの周期が変更されるので、この変更が原因でノイズが発生する。よって、ＰＬＬやＤＬＬを用いることができず、データ発生回路高速化の妨げとなっている。
【課題を解決するための手段】
【０００６】
本発明のデータ発生回路は、より高速な直列データの生成に適している。並列データ供給手段は、メモリなどから構成され、有効ビット幅が選択的に変更される第１並列データを第１クロックに従って供給する。ビット幅調整手段は、例えば、ＦＩＦＯなどで構成され、第１並列データを受けて、そのビット幅に関わらず、ビット幅が一定の第２並列データを生成する。並直列変換手段は、第１クロックをより高速な第２クロックに従って第２並列データを直列データに変換する。このとき、本発明では、有効ビット幅が変更されても第１クロックの周波数が一定であることを特徴とし、これ故に遅延ロックループ（ＤＬＬ）等を用いて回路を容易に高速化できる。第１クロックは、例えば、第２クロックを分周して生成すると良い。
【０００７】
並列データ供給手段は、ビット幅識別信号をビット幅調整手段に供給し、これを受けてビット幅調整手段は、並列データの書き込み可否を応答するようにすると良い。これによって、もしビット幅調整手段に第１並列データを受ける容量が不足している場合には、一時的に書き込みが中止される。このため、並列データ供給手段は、第１クロック毎に供給する第１並列データのビット幅を常に一定の順番にすることができ、制御が容易になる。
【発明を実施するための最良の形態】
【０００８】
図３は、本発明の実施に適したデータ発生回路の機能ブロック図である。従来例と対応するブロックには同じ符号を付して説明する。なお、図しないが、この回路は、周知のマイクロプロセッサ、ハードディスク、キーボード等から構成される制御手段と接続されている。また、制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。
【０００９】
並列データ発生回路１８は、例えば、所望のデータを記憶するためのメモリを有し、分周クロックＤＣＬＫに従って、１回につき有効ビット幅が４ビット又は５ビットの第１並列データを選択的に供給する。有効ビット幅が４ビットの場合には、第１並列データが５ビットであってもその内の４ビットのみが直列データとして使用される。第１並列データの有効ビット幅を４ビットにするか５ビットにするかは、上述の制御手段によって制御すれば良い。また、並列データ発生回路１８は、ビット幅調整回路２０に、有効ビット幅識別信号ＢＷＩを供給する。
【００１０】
ビット幅調整回路２０は、例えばＦＩＦＯで構成され、第１並列データを受けて、これをビット幅が４ビットで一定の第２並列データに変換し、分周クロックＤＣＬＫに従って並直列変換回路１２に供給する。並直列変換回路１２は、４ビット幅の第２並列データを並直列変換し、基準クロックＲＣＬＫに従って直列データとして出力する。また、並直列変換回路１２は、基準クロックＲＣＬＫを受けて、これを分周した分周クロックＤＣＬＫを出力する。図３の実施例では、４ビットの並列データを直列データに変換しているので、並直列変換回路１２での分周比を４とし、分周クロックＤＣＬＫの周波数を基準クロックＲＣＬＫの周波数の４分の１とすれば良い。このとき、分周クロックＤＣＬＫの周波数は、一定のままで良い。
【００１１】
図４は、ビット幅調整回路２０におけるビット幅調整動作を示すチャート図である。ここでは、分周クロックＤＣＬＫの８クロック分（８ステージ）の動作を示す。また、１９データを１つのサイクルとする並列データを受け、これを直列データに変換する例である。このとき、１９データを用意するには、第１並列データの有効ビット幅が５ビット又は４ビットであるので、例えば、５ビットの並列データを３つ、４ビットの並列データを１つ用いれば良い。ただし、１サイクルの長さは、１９に限られるものでなく、並列データのビット幅の組み合わせによって、任意の長さに設定可能である。
【００１２】
ビット幅調整回路２０は、例えば、８個のレジスタを有し、並列データ発生回路１８から有効ビット幅識別信号ＢＷＩを受けて、第１並列データの書き込み可否信号（Ｗ−ＥＮ）を応答する。これによって、例えば、４個のレジスタしか空いていないのに、次の第１並列データの有効ビット幅が５ビットであれば、次の第１並列データの書き込みは中止する制御が行われる。
【００１３】
図４のステージ１は、初期状態を示し、このときビット幅調整回路２０には有効なデータは書き込まれていない。分周クロックＤＣＬＫを受け、ステージ２に進むと、５ビットの並列データを受けて、５データＤ１〜Ｄ５がビット幅調整回路２０に書き込まれる。ステージ３に進むと、４データＤ１〜Ｄ４が並直列変換回路１２へ出力される一方、５データＤ６〜Ｄ１０が新たにビット幅調整回路２０に書き込まれる。この結果、先に書き込まれ出力されずに残ったデータＤ５と合わせて６個のデータがビット幅調整回路２０に残る。ステージ４に進むと、４データＤ５〜Ｄ８が並直列変換回路１２に出力される一方、５データＤ１１〜Ｄ１５が新たにビット幅調整回路２０に書き込まれる。ステージ５に進むと、４データＤ９〜Ｄ１２が並直列変換回路１２に出力される一方、５データではなく、４データＤ１６〜Ｄ１９が新たにビット幅調整回路２０に書き込まれる。
【００１４】
このように、ステージ２、３及び４の３つのステージでは５ビット幅の並列データ、ステージ５では４ビット幅の並列データがそれぞれ書き込まれ、合計で１９個のデータがビット幅調整回路２０に書き込まれることになる。一方、読み出される並列データの幅は、常に４ビットで一定である。
【００１５】
ステージ６に進むと、４データＤ１３〜Ｄ１６が並直列変換回路１２に出力される一方、２サイクル目の５個のデータＤ１〜Ｄ５が新たにビット幅調整回路２０に書き込まれる。ステージ７に進むと、このステージでは５個のデータを新たにビット幅調整回路２０に書き込む順番に当たるが、４個しかレジスタが空いていないため、書き込みを中止する。ここで、４データだけ書き込むという方法も考えられるが、書き込むデータ幅が分周クロック毎に５・５・５・４という順番を維持した方が制御が容易であるため、書き込み中止という制御が行われる。ただし、制御の複雑さを問わなければ、書き込むデータ幅の分周クロック毎の順番を変更しても良い。ステージ８に進むと、４個のデータを読み出すとともに再び５個のデータが書き込まれる。以下、同様の動作が繰り返される。
【００１６】
このようにビット幅調整回路２０は、並列データ発生回路１８が出力する第１並列データの有効ビット幅に関係なく、常にビット幅が一定の第２並列データを出力する。このため、分周クロックＤＣＬＫの周波数を常に一定にできる。よって、ＤＬＬ等を用いてロジック動作を容易に高速化することができる。
【産業上の利用可能性】
【００１７】
任意長の直列データを従来より高速に生成できるので、高速な直列データを用いた電子回路試験に適している。また、本発明に基いて生成した直列データを複数束ねることにより、高速な並列データを生成し、デジタル・アナログ変換してアナログ信号を生成することにも応用できる。
【図面の簡単な説明】
【００１８】
【図１】従来のデータ発生回路の一例のブロック図である。
【図２】従来のデータ発生回路の他の例のブロック図である。
【図３】本発明によるデータ発生回路の一例のブロック図である。
【図４】本発明によるビット幅調整回路の動作を模式的に示すチャート図である。
【符号の説明】
【００１９】
１２      並直列変換回路
１８      並列データ発生回路
２０      ビット幅調整回路
ＢＷＩ    有効ビット幅識別信号
ＤＣＬＫ  第１クロック（分周クロック）
ＲＣＬＫ  第２クロック（基準クロック）
【図１】
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【図２】
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【図３】
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【図４】
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