(57)【要約】    【課題】  極めて微細なＳＯＩ−ＭＯＳトランジスタおよびその製造方法を得る。    【解決手段】  支持基板１上に厚い酸化膜２、外部から絶縁された半導体膜３１、拡散阻止絶縁膜として作用する薄い酸化膜２１および薄いＳＯＩ層３を順次形成し、ＳＯＩ層３に、ＭＯＳトランジスタのドレイン拡散層９、１０およびソース拡散層８、１１を形成する。上記ＭＯＳトランジスタのチャネルの下方の上記薄い酸化膜２１には、チャネルと同じ導電型を有する高不純物濃度領域３８が形成される。ＭＯＳトランジスタの短チャネル効果が抑制され、ソース・ドレイン耐圧が向上し、さらにドレイン接合容量が低下するので、極めて微細なＭＯＳトランジスタをＳＯＩ層に形成できる。【選択図】  図１
2006066928.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜を表面に形成した支持基板となる第１の単結晶半導体基板と、第２の絶縁膜および半導体膜を順次形成した第２の単結晶半導体基板とを、上記第１の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程と、このウエーハ貼合せ工程後に上記第２の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
第１の絶縁膜を表面に形成した支持基板となる第１の単結晶半導体基板と、第２の絶縁膜および半導体膜を順次形成した第２の単結晶半導体基板とを、上記第１の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第２の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程によりシリコン・オン・インシュレータ構造の半導体基板を製造する半導体基板の製造方法において、上記第１の単結晶半導体基板は、上記第２の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成したものを用いることを特徴とする半導体基板の製造方法。
【請求項３】
第１の絶縁膜を表面に形成した支持基板となる第１の単結晶半導体基板と、第２の単結晶半導体基板とを、上記第１の絶縁膜と第２の単結晶半導体基板とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第２の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程によりシリコン・オン・インシュレータ構造の半導体基板を製造する半導体基板の製造方法において、上記第１の単結晶半導体基板は、上記第２の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成した基板を用いることを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に絶縁膜上の単結晶シリコン膜中にＭＯＳ型電界効果トランジスタ等の素子が形成された、シリコン・オン・インシュレータ(Silicon On Insulator)と呼ばれる構造（以下、ＳＯＩ構造と称する）を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、上記ＳＯＩ構造を有する半導体装置としては、図２に示すような通常のＭＯＳトランジスタ（以下、ＭＯＳと略記する。）が、絶縁膜２の上に形成された構造の半導体装置が知られている。なお、このようなＳＯＩ構造の半導体装置は、例えば、１９８９年、アイ・イー・ディー・エム テクニカルダイジェスト、第８２９〜８３２頁（IEDM Technical Digest, pp829-832, 1989）に記載されている（非特許文献１）。
図２は相補型ＭＯＳの断面構造を示す図であり、図２において、参照符号１は支持基板、２は厚いシリコン（Ｓｉ）酸化膜、３は単結晶Ｓｉ膜、４はゲート絶縁膜、５および６はゲート電極、７はゲート保護絶縁膜、８および９はそれぞれ単結晶Ｓｉ膜３内に形成された、ｎ型低抵抗ソース拡散層およびドレイン拡散層、１０および１１はそれぞれ単結晶Ｓｉ薄膜３内に形成されたｐ型ドレイン拡散層およびソース拡散層、１２は高融点金属珪化膜、１３は配線層間絶縁膜、１４、１５および１６はそれぞれ接地電源金属配線、出力金属配線および電源金属配線を、それぞれ示す。
【０００３】
厚さが１００ｎｍ以下という極めて薄い単結晶Ｓｉ膜３を用いて構成されたＳＯＩ構造を有するＭＯＳトランジスタは、各ソース拡散層およびドレイン拡散層８〜１１の底部が、誘電率がＳｉの約１／３と小さい、厚いＳｉ酸化膜２上に直接形成されているため、通常のＳｉ半導体基板上に形成されたＭＯＳトランジスタよりも、ソースおよびドレイン拡散層底面成分の容量を極度に低減できる。また、ゲート容量に関しても、下地である厚いＳｉ酸化膜２内で電界が降下する成分だけ、容量低減の効果を生じる。従って、従来のこのようなＳＯＩ構造を有する半導体装置は、容量低減に比例してＭＯＳトランジスタの遅延時間が低減されて、高速動作が可能となるという特長を有していた。
【０００４】
さらに、上記極めて薄いＳｉ膜を用いたＭＯＳトランジスタにおいては、ソース・ドレイン拡散層８〜１１の上部を、低抵抗な高融点金属珪化膜１２で置換して、ソース・ドレイン直列抵抗を低減している。
【０００５】
【非特許文献１】１９８９年、アイ・イー・ディー・エム テクニカルダイジェスト、第８２９〜８３２頁（IEDM Technical Digest, pp829-832, 1989）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来のＳＯＩ構造を有する半導体装置は、ドレイン電界が単結晶Ｓｉ薄膜３と下地の厚いＳｉ酸化膜２に分割されるため、単結晶Ｓｉ薄膜３内のドレイン電界は、通常のＳｉ半導体基板に形成されたＭＯＳトランジスタに比べて、むしろ増大する。ここで、図３に、ｎ導電型ＭＯＳトランジスタにおけるゲート電極端部付近のドレイン電界分布を示す。図３はドレイン拡散層９に正の大きな電圧が印加され（この場合、ドレイン電圧ＶDD＝２．５Ｖが印加され）、ゲート電極５にはほぼ接地電位に近い電圧が印加された時の状態を示し、実線は厚さ５００ｎｍの厚い酸化膜２が存在しない不純物濃度１×１０16ｃｍ-3の通常のＳｉ半導体基板を用いた場合の電界分布を示し、破線は同じＳｉ半導体基板を用いた支持基板１上に厚さ５００ｎｍの厚い酸化膜２と厚さ１００ｎｍの単結晶Ｓｉ薄膜を有する、図２に示した超薄膜ＳＯＩ構造の場合の電界分布を示す。
【０００７】
すなわち、図３から明らかなように、通常のＳｉ半導体基板上に作成した場合よりも、従来のＳＯＩ構造上に作成した場合のＭＯＳトランジスタの方のドレイン電界が高い。特に、ゲート電極５直下のドレイン拡散層９の端部において電界集中が強まり、このため通常のＳｉ半導体基板上に形成されたＭＯＳトランジスタに比べて、ソース・ドレイン間耐圧が低下するという問題があった。
【０００８】
また、極めて薄い単結晶Ｓｉ膜３を用いて構成されたＳＯＩ構造を有するＭＯＳトランジスタにおいては、ＭＯＳトランジスタの基板電位の変動を防ぐための基板電極を設置することが困難なため、ＭＯＳトランジスタ動作中に発生した正孔がチャネル部に蓄積して、基板電位浮遊効果、いわゆる寄生バイポーラ効果による閾電圧の変動、あるいは電流・電圧特性におけるキンク現象の発生等が生じるという問題もあった。
【０００９】
さらに、上記極めて薄いＳｉ膜を有する構造のＭＯＳトランジスタにおいて、ソース・ドレイン拡散層８〜１１の上部を置換した高融点金属珪化膜１２自体は低抵抗であるが、高不純物濃度Ｓｉとの接触抵抗が１０Ω／μｍ2程度と無視できない。ＭＯＳトランジスタの微細化にともなう極めて薄い単結晶Ｓｉ層３がさらに薄膜化されて、単結晶Ｓｉ層３が極度に薄くなると、ソース・ドレイン電流経路は実効的に高融点金属珪化膜１２の側面に集中する分布になり、そのため、上記接触抵抗によってソース・ドレイン直列抵抗の低下が制限され、十分低くできないという問題もあった。
【００１０】
また、極めて薄い単結晶Ｓｉ膜に形成されたチャネル領域の不純物濃度を、極めて高くしないと、パンチスルーが起こり、ゲート長が極度に短い微細なＭＯＳＦＥＴを形成するのは困難であった。
【課題を解決するための手段】
【００１１】
本発明の目的は、従来のＳＯＩ構造を有するＭＯＳトランジスタトランジスタにおける上記問題を解決し、ドレイン・ソース間耐圧特性に優れ、寄生バイポーラ効果による閾電圧値の変動、あるいは電流・電圧特性におけるキンク現象の発生等を防止できる半導体装置およびその製造方法を提供することにある。
【００１２】
本発明の他の目的は、単結晶Ｓｉ層が極度に薄くなっても、ソース・ドレイン抵抗が接触抵抗によってより制限されることのない半導体装置およびその製造方法を提供することである。
【００１３】
本発明のさらに他の目的は、チャネル領域の高不純物濃度による障害を防止することができる、極めて微細な半導体装置およびその製造方法を提供することである。
【００１４】
ここにおいて、従来のＳＯＩ構造を有するＭＯＳトランジスタトランジスタにおけるソースおよびドレイン接合底面成分容量の低減効果、すなわち動作速度の向上という特長を損なわせないことは言うまでもない。
【００１５】
上記目的を達成するため、本発明は、支持基板の表面上に形成された第１の絶縁膜、すなわち図１の場合で言えば単結晶Ｓｉ基板である支持基板１の表面に形成された第１の絶縁膜である酸化膜２と、当該第１の絶縁膜上に形成されると共に外部から絶縁された半導体膜すなわちＳｉ膜３１と、当該Ｓｉ膜３１上の第２の絶縁膜である酸化膜２１と、当該第２の絶縁膜２１上に形成された単結晶半導体膜すなわち単結晶Ｓｉ層（ＳＯＩ層）３と、当該単結晶半導体膜３内に所定の間隔を介してそれぞれ形成された上記単結晶半導体膜と反対導電型を有する領域すなわちソースおよびドレイン領域８、９（または１０および１１）と、上記単結晶半導体膜３上に形成された第３の絶縁膜すなわちゲート酸化膜４と、当該第３の絶縁膜上に形成された電極すなわちゲート電極５（または６）とを有することを特徴とするものである。
【００１６】
上記半導体装置において、上記外部から絶縁された半導体膜３１は、上記ソースおよびドレイン領域８、９とは反対導電型の不純物を添加して構成することができる。この場合、上記外部から絶縁された半導体膜３１は、上記単結晶半導体膜３内に形成されたソース、ドレイン領域８、９の、少なくとも底面と接する部分の導入不純物を打ち消す程度に高抵抗に形成してもよい。
【００１７】
また、上記いずれかに記載の半導体装置を同一支持基板上に互いに分離されて複数個形成するために、各半導体装置間の分離領域における上記半導体膜および上記単結晶半導体膜を絶縁膜によって置換して構成することができる。すなわち、図１の場合は、分離領域におけるＳｉ膜３１および単結晶Ｓｉ層３を、酸化膜２２により置換すればよい。さらに、上記第１の絶縁膜２の厚さを、第２の絶縁膜２１、第３の絶縁膜４および上記単結晶半導体膜３の厚さよりも厚くすれば極めて好ましい結果が得られる。
【００１８】
上記半導体装置において、上記電極がゲート電極であり、上記反対導電型を有する領域がそれぞれソース領域およびドレイン領域であるＭＯＳトランジスタとすることができる。この場合、上記ＭＯＳトランジスタのソースおよびドレイン領域の所定領域上に、それぞれ導電性半導体膜を形成するのが好ましい。また、上記ＭＯＳトランジスタは相補型トランジスタであってもよい。
【００１９】
本発明に係る半導体装置の製造方法は、第１の絶縁膜を表面に形成した支持基板となる第１の単結晶半導体基板、すなわち図４で言えば、酸化膜２を表面に形成した支持基板１となる第１のＳｉ半導体基板と、第２の絶縁膜および半導体膜すなわち酸化膜２１および後で外部から絶縁されるＳｉ薄膜３１を順次形成した第２の単結晶半導体基板とを、上記第１の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程と、このウエーハ貼合せ工程後に上記第２の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜すなわちＳＯＩ層３を形成する薄化工程とを有することを特徴とするものである。
【００２０】
また、本発明に係る半導体基板の製造方法は、第１の絶縁膜を表面に形成した支持基板となる第１の単結晶半導体基板、すなわち図４で言えば、酸化膜２を表面に形成した支持基板１となる第１のＳｉ半導体基板と、第２の絶縁膜および半導体膜すなわち酸化膜２１および後で外部から絶縁されるＳｉ薄膜３１を順次形成した第２の単結晶半導体基板とを、上記第１の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第２の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜すなわちＳＯＩ層３を形成する薄化工程によりＳＯＩ構造の半導体基板を形成する半導体基板の製造方法において、上記第１の単結晶半導体基板すなわち支持基板１は、上記第２の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成したものを用いれば好適である。
【００２１】
さらに、本発明に係る半導体基板の製造方法は、第１の絶縁膜を表面に形成した支持基板となる第１の単結晶半導体基板と、第２の単結晶半導体基板とを、上記第１の絶縁膜と第２の単結晶半導体基板とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第２の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程によりＳＯＩ構造の半導体基板を製造する半導体基板の製造方法において、上記第１の単結晶半導体基板は、上記第２の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成した基板を用いることができる。
【００２２】
本発明に係る半導体装置によれば、ＭＯＳトランジスタを形成するＳＯＩ構造の半導体基板自体を、支持基板上に厚い第１の絶縁膜、低不純物濃度の半導体膜、薄い第２の絶縁膜および極めて薄い単結晶半導体膜を積層化した多層構造のＳＯＩ基板とし、低不純物濃度の半導体膜の膜厚を適当な厚さ（使用電源電圧や膜の不純物濃度にも依存するが、電源電圧２Ｖで膜の不純物濃度が１０16ｃｍ-3程度の場合は、３００〜５００ｎｍ程度の膜厚）に設定することにより、ドレイン電界は主にゲート電極直下における極めて薄い単結晶半導体膜と低不純物濃度の半導体膜で大部分分割されて、厚い第１の絶縁膜での電圧降下成分を無視できるように構成することができる。すなわち、ドレイン電界は、従来の超薄膜ＳＯＩ構造のＭＯＳトランジスタよりも、むしろ通常の低不純物濃度のＳｉ基板に形成したＭＯＳトランジスタと類似したドレイン電界分布となる。従って、従来の超薄膜ＳＯＩ構造のＭＯＳトランジスタのようにソース・ドレイン耐圧の低下を生じること無く、かつ、従来の超薄膜ＳＯＩ構造のＭＯＳトランジスタよりも配線容量を低減することができる。
【００２３】
上記多層構造のＳＯＩ基板において、分離領域すなわち活性領域以外の素子間分離領域の半導体膜および極めて薄い単結晶半導体膜を絶縁膜に置換することにより、ドレイン底面接合容量および配線容量は、この置換された絶縁膜および厚い第１の絶縁膜すなわち図１で言えば、素子間分離酸化膜２２と支持基板１直上の厚い酸化膜２による寄生容量となるので、支持基板直上の厚い酸化膜だけによる従来の超薄膜ＳＯＩ構造での寄生容量に比べて、さらに寄生容量が低減する。このように、ゲート直下領域（活性領域）を除いて極めて薄い単結晶半導体膜および低不純物濃度の半導体層を絶縁膜に置換させたＭＯＳトランジスタは、ソース・ドレイン拡散層領域を可能な限り微細化する構造となる。
【００２４】
また、ＭＯＳトランジスタのソースおよびドレイン領域の所定領域上に、それぞれ導電性半導体膜を形成することにより、すなわち図１の場合では、ソース・ドレイン拡散層８〜１１上に積上げた低抵抗の多結晶Ｓｉ膜による引出し電極２３〜２６を形成することにより、ソース・ドレイン拡散層８〜１１からの接続を引出し電極２３〜２６を介して金属電極１４〜１６と行うことができるので、ソース・ドレイン拡散層８〜１１が形成されている極めて薄い単結晶Ｓｉ層３の膜厚が、５０ｎｍ以下と薄い場合においても、ソース・ドレイン接続領域での電流経路は極めて薄い単結晶Ｓｉ層３の膜厚、または上記接触抵抗によって制限されない。従って、従来のＳＯＩ構造のＭＯＳトランジスタに比べてソース・ドレイン直列抵抗を低減することができる。
【００２５】
ＭＯＳトランジスタのソース、ドレイン拡散層が形成されている単結晶シリコン膜（ＳＯＩ層）と多結晶シリコン膜の間に形成された薄い第２の絶縁膜の膜厚は、第１の絶縁膜の膜厚より小さく、また、単層のシリコン酸化膜であってもよく、たとえばシリコン窒化膜とシリコン酸化膜のように、複数の膜の積層膜であってもよい。積層膜からなる場合は、シリコン窒化膜は電荷の拡散を阻止する点ではすぐれているが、トランジスタの安定化という点では、シリコン酸化膜の方がすぐれている。そのため、ＳＯＩ層と直接接する側にシリコン酸化膜、多結晶シリコン側にシリコン窒化膜を、それぞれ配置するのが好ましい。
【００２６】
第２の絶縁膜の膜厚があまり小さいと、拡散バリヤとしての作用が不十分になるので、トンネル効果による電荷の拡散を防止できる３．５ｎｍ以上の膜厚（シリコン酸化膜換算膜厚）を有していることが必要である。しかし、シリコン酸化膜換算膜厚が、ほぼ１００ｎｍより大きくなると、本発明の効果が得られなくなるので、良好な結果が得られる第２の酸化膜の膜厚は、シリコン酸化膜に換算して３．５ｎｍ以上１００ｎｍ以下、好ましくは３．５ｎｍ以上３０ｎｍ以下、さらに好ましくは３．５ｎｍ以上１０ｎｍ以下である。この値は、第２の絶縁膜が単層膜であっても、積層膜であっても同じである。
【００２７】
ソース、ドレイン拡散層直下の多結晶シリコン膜は高抵抗であり、これによって、ソース、ドレイン拡散層と半導体基板の間の寄生容量は従来の１／１０以下に減少された。
【００２８】
また、とチャネル領域直下の多結晶シリコン膜には、ソース、ドレイン拡散層とは逆導電型の不純物が多量にドープされた高濃度不純物領域が形成され、この高濃度不純物領域とドレインの端部の間には、ＳＯＩ層が介在して、寄生容量の増加を防止する。
【００２９】
上記高濃度不純物領域の不純物濃度は、パンチスルー現象の発生を効果的に防止するためには５×１０17／ｃｍ3以上であることが好ましく、イオン注入の際におけるＳＯＩ膜の結晶性の破壊を防止するためには１×１０19／ｃｍ3以下であることが好ましい。このような理由から、上記高濃度不純物領域の不純物濃度は、５×１０17／ｃｍ3〜１×１０19／ｃｍ3に設定される。
【発明の効果】
【００３０】
上記実施例から明らかなように、本発明によれば、極めて薄いＳＯＩ層直下に薄い酸化膜と、外部から絶縁されたＳｉ層を、この薄い酸化膜の下に形成し、さらに、このＳｉ層の下に厚い酸化膜および支持基板を重ねて形成したことにより、前記ＳＯＩ層に形成されたＭＯＳトランジスタの短チャネル効果の抑制、ソース・ドレイン耐圧の向上およびドレイン接合容量の低減に極めて有効である。すなわち、極めて薄ＳＯＩ層直下の薄い酸化膜を介して、外部から絶縁された前記Ｓｉ層が存在することにより、ゲート電極直下のドレイン電界が緩和されて、ソース・ドレイン耐圧が向上する。さらに、チャネル領域直下の薄い酸化膜を介した前記Ｓｉ層をチャネル領域と同一導電型の高濃度とすることにより、チャネル領域のパンチスルー現象を抑制する働きをするため、従来のように短チャネル効果の抑制にチャネル領域を高濃度にする必要がない。このため、伝達コンダクタンスの劣化が生ぜず、従来の超薄膜ＳＯＩ層に形成したＭＯＳトランジスタに比べて２割以上の大電流化を図ることができる。
【００３１】
また、薄い酸化膜直下に設けた、外部から絶縁された前記Ｓｉ層は、電位が固定されない構造となっているため、ドレイン拡散層の接合容量成分は、薄い酸化膜、前記Ｓｉ層、および厚い酸化膜によるそれぞれの容量の直列接続となり、従来のＳＯＩ構造の厚い酸化膜による容量単独よりも低減することができる。
【００３２】
さらに、前記大電流化は、超薄膜ＳＯＩ層の層厚で電流経路が制限されないように厚いソース・ドレイン引出し電極を用いているため、超薄膜ＳＯＩ層の層厚がさらに薄膜化された超微細ＭＯＳトランジスタにおいても制限されることがないという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施例を、図面を参照しながら詳細に説明する。なお、添付図面において要部は他の部分よりも拡大して示されている。また、各部の材質、導電型および製造条件などは実施例の記載に限定されるものではなく、それぞれ多くの変形が可能であることはいうまでもない。
【００３４】
＜実施例１＞
図１は、本発明の一実施例を示す断面図であり、図４〜図６は図１に示した半導体装置の製造方法を説明するための主要工程での断面図である。これらの図は、何れもＭＯＳトランジスタのチャネル方向(チャネル長方向)の断面図である。
【００３５】
図４において、面方位（１００）、抵抗率３０Ω・ｃｍ、直径１２．５ｃｍのｐ型単結晶Ｓｉからなる支持基板１の主表面は、全面にわたって平坦度は２μｍ以下であり、０．５μｍ2の微細領域における平均表面粗さは４ｎｍ以下と極めて平坦であった。この支持基板１の表面に厚さ５００ｎｍのＳｉ酸化膜（以下、単に酸化膜と称する）２を周知の熱酸化法によって形成した。さらに、支持基板１と同一仕様で、表面に厚さ８ｎｍの酸化膜２１および厚さ５００ｎｍのＳｉ薄膜３１が積層して形成されたＳｉ基板３を別途準備した。Ｓｉ薄膜３１は、原料ガスとしてＳｉ2Ｈ6（ジシラン）を用い、温度５２０℃で化学気相蒸着（ＣＶＤ）法によって形成したが、形成された膜は非晶質であり、表面の平均粗さは４ｎｍ以下と極めて平坦であった。
【００３６】
洗浄処理を行って、上記支持基板１およびＳｉ基板３の表面上のゴミ等の異物を除去した後、支持基板１上のＳｉ酸化膜２の表面と、Ｓｉ基板３上のＳｉ薄膜３１の表面とを対向させ、これらの表面を気泡が生じないように無塵環境の下で直接貼合せ、さらに貼合せの接合力を強化するために１１００℃で１時間の熱処理を行った。この熱処理によって貼合せの接合強度は、単結晶Ｓｉ基板の破壊強度と同程度にまで強化された。なお、同時に、この熱処理によってＳｉ薄膜３１は非晶質Ｓｉから多結晶Ｓｉへと変化した。
【００３７】
次に、貼合せた単結晶Ｓｉ基板３の裏面側から、周知の研削および研磨を行って厚さを減少させ、酸化膜２１上に厚さ約５μｍの単結晶Ｓｉ層（ＳＯＩ層）３を形成し、図４に示したＳＯＩ構造を有する半導体基板（ＳＯＩ基板）を得た。得られたＳＯＩ層３の面内厚さ分布を光学的方法によって測定すると共に、測定値を計算機に蓄積した。この測定はＳＯＩ面を１０２４分割し、各分割面ごとにその位置の関数として厚さを求めた。
【００３８】
さらに、このＳＯＩ基板をマイクロ波ドライエッチング装置（不図示）に移し、反応ガスとしてＳＦ6を用い、直径１ｍｍに絞ったプラズマビームによってＳＯＩ層３の全面をＳＯＩ層の膜厚に応じて局所エッチングし、膜厚の差を減少させた。このエッチングは、予め測定しておいた前述の膜厚分布に基づいてエッチング量を制御して行った。この局所エッチングにより、ＳＯＩ層３の厚さは１００ｎｍの設定膜厚に対して５ｎｍ以内の誤差で制御できた。
【００３９】
このような方法により製造された、図４に示したＳＯＩ基板に対して、周知の選択酸化法を用いて、活性領域以外の素子間分離領域に厚い素子間分離酸化膜２２を形成した。この素子間分離酸化膜２２は、底面が下地である厚い酸化膜２に到達するように、膜厚は６００ｎｍに設定した。なお、上記素子間分離酸化膜２２の形成に先立ち、活性領域以外のＳＯＩ層３を選択的に除去し、Ｓｉ薄膜３１のみを選択酸化しても良い。
【００４０】
次に、活性領域上のＳＯＩ層３の表面に厚さ８ｎｍのゲート酸化膜４を形成した後、ｎ型不純物が１０20ｃｍ-3以上の高濃度に添加された厚さ０．３５μｍのＳｉ膜を全面に形成し、パターニングを行ってゲート電極５、６を形成した。本実施例では、ゲート電極長は０．２μｍに設定した。さらに、ゲート電極５，６の露出部を覆うように厚さ０．２μｍのゲート保護絶縁膜７を形成した。
【００４１】
周知の化学気相蒸着（ＣＶＤ）法を用いてＳｉ膜を全面に形成した後、周知のＣＶＤ方およびホトエッチングによって、上記Ｓｉ膜の所望領域のみを選択的に覆う酸化膜（不図示）を形成し、この酸化膜をマスクとしてＰＯＣｌ3を拡散源とする燐の高濃度拡散を行なって、上記Ｓｉ膜の所望領域を低抵抗化し、ｎ型低抵抗Ｓｉ膜１７を形成した。
【００４２】
ｎ型低抵抗Ｓｉ膜１７以外の領域上の酸化膜を除去した後、不純物濃度差を利用して、上記ｎ型低抵抗Ｓｉ膜１７上に酸化膜を再び選択的に形成し、これをマスクとして用い、Ｂ2Ｈ6を拡散源とする気相拡散を行なって、Ｓｉ膜１７のうち、不純物が導入されていない領域をｐ型低抵抗Ｓｉ膜１８とした。次に、例えば、Ｎ2雰囲気中で１０００℃、１０分間程度の熱処理によって、ｎ型低抵抗Ｓｉ膜１７およびｐ型低抵抗Ｓｉ膜１８からＳＯＩ層３への固相拡散を行ない、ｎ型高濃度ソース拡散層８とｎ型高濃度ドレイン拡散層９、およびｐ型のドレイン拡散層１０とソース拡散層１１をそれぞれ形成した。
【００４３】
なお、上記ソースおよびドレイン拡散層８〜１１の形成は、低抵抗Ｓｉ膜１７、１８からの固相拡散によらずに、イオン注入法等の手段によって、ＳＯＩ層３に予め形成してもよい。また、ｎ型低抵抗Ｓｉ膜１７およびｐ型低抵抗Ｓｉ膜１８の選択形成も上記のような熱拡散法ではなく、レジスト膜を選択阻止マスクとして用いたイオン注入法によって形成してもよい。上記製造工程により、図５に示した構造が形成された。
【００４４】
次に、図６に示したように、ゲート電極５、６とは逆のパターンで、かつゲート電極５、６とは１μｍの間隔を有するレジストパターン１９を形成した後、第２のレジスト膜２０を全面に塗布して表面を平坦とし、上記レジスト膜１９、２０を垂直方向に全面ドライエッチングして、ゲート保護絶縁膜７上の低抵抗Ｓｉ膜１７、１８の表面を露出させた。露出された低抵抗Ｓｉ膜１７、１８を等方性ドライエッチングして、ゲート電極５、６上の低抵抗Ｓｉ膜１７および１８を選択的に除去し、図６に示した構造を形成した。
【００４５】
次に、上記レジスト膜１９、２０を除去した後、低抵抗Ｓｉ膜１７、１８をホトリソグラフィ技術によって所望形状にパターニングし、ｎ型ソース引出し電極２３、ｎ型ドレイン引出し電極２４、ｐ型ドレイン引出し電極２５、およびｐ型ソース引出し電極２６を形成した。
【００４６】
最後に、図１に示したように、周知の金属配線形成工程にもとづいて、厚さが７００〜８００ｎｍ程度の厚い配線保護絶縁膜１３の形成、この絶縁膜１３の所望箇所への開口部の形成、アルミニウム（Ａｌ）を主材料とする金属膜の形成とそのパターニングによる接地電位線１４、出力端子線１５、電源電圧供給線１６などを形成した。
【００４７】
このような製造工程を経て製造された薄い酸化膜２１および高抵抗Ｓｉ膜３１を有するの本実施例ＳＯＩ構造の半導体装置によれば、ソース・ドレイン間耐圧が、従来の薄膜ＳＯＩ基板に製造された同一寸法を有するＭＯＳトランジスタの４Ｖに比べて６Ｖと、１．５倍にも向上した。このような耐圧向上は、ゲート電極５、６の直下におけるドレイン拡散層９、１０端部が、薄い酸化膜２１を介して高抵抗Ｓｉ膜３１上に構成されているために得られたものである。
【００４８】
すなわち、本実施例の半導体装置のゲート電極直下におけるドレイン電位は、図３の実線で示した通常の半導体基板を用いた場合と同様に分布して、ＳＯＩ層３および高抵抗Ｓｉ膜３１内でほぼ均一に降下し、下方に形成された厚い酸化膜２の影響は小さい。これに対して、図３の破線で示した従来の薄膜ＳＯＩ基板に形成されたＭＯＳトランジスタのドレイン電位は、ＳＯＩ層３および厚い酸化膜２で完全に吸収され、電界集中がＳＯＩ層３において発生する。従って、上記ドレイン端部における電界集中の程度が、本実施例の半導体装置においては、薄膜ＳＯＩ基板に形成された従来のＭＯＳトランジスタの場合より小さいいため、ソース・ドレイン間耐圧が低下しない。
【００４９】
さらに、本実施例の半導体装置においては、寄生容量となるソース・ドレイン接合容量を０．０９ｆＦ／μｍ2と極めて小さくすることができた。この容量値は従来の超薄膜ＳＯＩ基板に形成した同一寸法のＭＯＳトランジスタの場合とほぼ同等の値であり、通常Ｓｉ基板に形成した従来構造のＭＯＳトランジスタにおける値の１／１０である。このような寄生容量低減効果は、ソース拡散層およびドレイン拡散層を、低抵抗Ｓｉ膜からなる引出し電極２３〜２６を介して外部配線と接続し、かつ、上記引出し電極を、誘電率がＳｉ基板に比べて約１／３と小さい、厚い素子間分離絶縁膜２２および厚い酸化膜２を介して、Ｓｉ支持基板１上に形成したために得られたものである。
【００５０】
ソースおよびドレイン拡散層８〜１１の占有面積は極めて僅かであり、寄生容量に関与する領域の直下は、ほとんど厚い素子間分離絶縁膜２２と厚い酸化膜２上に構成されている。すなわち、本実施例によれば、従来の薄膜ＳＯＩ基板に形成されたＭＯＳトランジスタの、最大の問題であったドレイン耐圧の低下、およびそれに起因する閾電圧値の変動等の寄生バイポーラ効果が根本的に解消され、極めて高い信頼性を有する半導体装置を得ることができた。
【００５１】
さらに、本実施例において用いられた造方法によれば、Ｓｉ薄膜３１は多結晶となるが、このＳｉ薄膜３１は単結晶であっても、同様の効果が期待できる。しかし、多結晶Ｓｉの方が、結晶粒界の働きによって抵抗値の不純物濃度依存性が単結晶Ｓｉに比べてより大きくなること、結晶粒界の働きによって容量も単結晶Ｓｉに比べて小さくなるので寄生容量（直列に接続される）も単結晶Ｓｉより小さくなる．すなわち、多結晶Ｓｉの方が、同一不純物濃度における抵抗の絶対値が大きくなり、容量の絶対値が小さくなるので、Ｓｉ薄膜３１としては単結晶Ｓｉよりも多結晶（又は非晶質）Ｓｉの方が、より好ましい。
【００５２】
本実施例の半導体装置は、図２に示した従来の薄膜ＳＯＩ基板に形成されたＭＯＳトランジスタのように、薄いＳＯＩ層３内に形成された、ソースおよびドレイン拡散層の直列抵抗を低減させるための高融点金属珪化膜１２を形成しなくとも、厚い低抵抗Ｓｉ膜による引出し電極２３〜２６を用いることによって、直列抵抗を低減できた。また、本実施例の半導体装置においても、従来のＳＯＩトランジスタの特長である、優れた耐α線ソフトエラー特性、および相補型トランジスタのラッチアップ現象に無関係であることなどが、損なわれないことは言うまでもない。
【００５３】
なお、本実施例では、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを同一基板上に形成する相補型ＭＯＳトランジスタを例にして説明したが、ｎチャネル型ＭＯＳトランジスタ、またはｐチャネル型ＭＯＳトランジスタのみで構成してもよいことは勿論である。
【００５４】
＜実施例２＞
図７は、本発明の他の実施例を示す断面図である。なお、上記実施例１で示したものと同一の構成部分は、同一の参照符号を用いた。
【００５５】
本実施例では、図４で示したＳＯＩ基板まで製造した段階において、ｎ型ＭＯＳトランジスタの形成予定領域のＳｉ膜３１には硼素イオンを、ｐ型ＭＯＳトランジスタの形成予定領域のＳｉ膜３１には燐イオンを、それぞれ５×１０17ｃｍ-3の不純物濃度となるように、１５０ＫｅＶ以上の高エネルギーイオン注入法により導入し、それぞれｐ型Ｓｉ層領域４１およびｎ型Ｓｉ層領域４２を形成している点が実施例１と相違し、その後は上記実施例１と同様にして相補型ＭＯＳトランジスタの半導体装置を製造した。
【００５６】
このように、チャネル領域を形成するＳＯＩ層３直下に、薄い酸化膜２１を介して各チャネル領域と同一導電型の高濃度Ｓｉ層領域４１、４２を形成したことによって、これらの領域がパンチスルー現象を抑制する働きをするため、閾電圧値のゲート長依存性、いわつる短チャネル現象を緩和することができた。すなわち、ゲート長が０．３μｍのＭＯＳトランジスタにおいても、ゲート長１．０μｍのＭＯＳトランジスタからの閾電圧値の低下は僅かに０．２Ｖであり、０．２μｍゲート長のＭＯＳトランジスタにおいても、ゲート長１．０μｍのＭＯＳトランジスタからの閾電圧値の減少は０．４Ｖであった。
【００５７】
さらに、チャネル領域を形成するＳＯＩ層３の不純物濃度を、１×１０16ｃｍ-3と低濃度にしたにもかかわらず、ｎ型ＭＯＳトランジスタの閾電圧値は、ゲート長が０．２μｍであっても、正の値すなわちエンハンスメントモードを維持することができた。これによって、従来の薄膜ＳＯＩ基板に製造されたＭＯＳトランジスタにおいては、短チャネル現象の緩和およびエンハンスメントモードの維持のためには、チャネルを構成するＳＯＩ層に、１０17〜１０18ｃｍ-3の不純物濃度となるように不純物の導入が不可欠であった欠点が解消できた。
【００５８】
従って、本実施例によれば、チャネルを構成するＳＯＩ層は、低濃度不純物で動作可能であり、伝達コンダクタンスを劣化させずにＭＯＳトランジスタを形成することができ、従来の薄膜ＳＯＩ基板に製造されたＭＯＳトランジスタに比べて、伝達コンダクタンスが約２割増加し、大電流化することができた。しかも、新規の設備を導入する必要がないので、価格の上昇なしに半導体装置を製造することができる。
【００５９】
さらに、本実施例の半導体装置では、ｐ型Ｓｉ層領域４１およびｎ型Ｓｉ層領域４２は外部から絶縁され、電位が固定されない構成となっている。このため、ｐ型Ｓｉ層領域４１、またはｎ型Ｓｉ層領域４２がそれぞれ関与するドレイン拡散層９および１０の接合容量成分は、薄い酸化膜２１とｐ型Ｓｉ層領域４１、または薄い酸化膜２１とｎ型Ｓｉ層領域４２、さらには厚い酸化膜２によるそれぞれの容量の直列接続で決定されるので、厚い酸化膜２による容量単独よりもさらに低減される。
【００６０】
また、ドレイン引出し電極２４または２５に関する容量も、素子間分離絶縁膜２２とｐ型Ｓｉ層領域４１、または素子間分離絶縁膜２２とｎ型Ｓｉ層領域４２、および厚い酸化膜２によるそれぞれの容量の直列接続であり、素子間分離絶縁膜２２と厚い酸化膜２だけよりも容量は大幅に低減され、従来の超薄膜ＳＯＩ基板に形成されたＭＯＳトランジスタに比べても寄生容量がさらに低減される。尚、ｐ型Ｓｉ層領域４１およびｎ型Ｓｉ層領域４２に外部から電位が与えられる構成とした場合には、容量値は直列接続とはならず、Ｓｉ層領域４１、またはＳｉ層領域４２内での電位降下成分がそのまま容量として現れるため、容量低減の効果は生じない。
【００６１】
本実施例において、ｐ型Ｓｉ層領域４１およびｎ型Ｓｉ層領域４２を形成するために行なったイオン注入工程において、不純物濃度が１×１０18〜１×１０20ｃｍ-3となるようにドーズ量を変化させてＭＯＳトランジスタを製造したが、上記特長は向上こそすれ何ら問題は生じなかった。勿論、高濃度にイオン注入を行うためには、製造時間の増加を加味する必要があるが、上記不純物濃度を１×１０20ｃｍ-3以上にする必要はない。
【００６２】
また、薄い酸化膜２１は、後の工程の熱処理条件にもよるが、酸化膜厚の制御し易さの点で５ｎｍ以上、ウエーハの反りの点から５００ｎｍ以下、すなわち５〜５００ｎｍ程度の厚さの範囲内で、かつ、Ｓｉ膜３１にイオン注入により導入された不純物がＳＯＩ層３に拡散するのを防止するのに十分な膜厚を有すればよい。勿論、薄い酸化膜２１はシリコン窒化膜等の他の絶縁膜の単層膜、または積層膜であっても良い。
【００６３】
＜実施例３＞
図８は、本発明の他の実施例を示す断面図である。なお、上記実施例２と同一構成部分については、同一の参照符号を用い、その詳細な説明は省略した。図６から明らかなように、本実施例では、ｐ型Ｓｉ膜４１およびｎ型Ｓｉ膜４２のうち、ソースおよびドレイン拡散層８〜１１が形成される予定の領域、特にソースおよびドレイン拡散層８〜１１の少なくとも底面領域に接する領域を高抵抗にして高抵抗Ｓｉ層領域４３を形成している点が実施例２と相違する。
【００６４】
このような高抵抗Ｓｉ層領域４３の形成方法は、次の通りである。まず、上記実施例２と同様に、図４で示したＳＯＩ層３まで製造した段階において、ｎ型ＭＯＳトランジスタの形成予定領域のＳｉ膜３１には硼素イオンを、ｐ型ＭＯＳトランジスタの形成予定領域のＳｉ膜３１には燐イオンを、それぞれ高エネルギーイオン注入法により導入するが、本実施例の場合にはそれぞれ５×１０18ｃｍ-3の不純物濃度となるようにイオン注入を行って、それぞれｐ型Ｓｉ層領域４１およびｎ型Ｓｉ層領域４２を形成した。なお、実施例２と同じ不純物濃度になるようにイオン注入を行っても良いが、このように高濃度にすることにより、ＳＯＩ構造を有するＭＯＳトランジスタでは負になりがちなしきい値を、正の方向へ制御することができる。
【００６５】
この後、実施例２と同様に相補型ＭＯＳトランジスタを形成するが、本実施例では、ゲート電極５および６を形成した後に、これらのゲート電極をイオン注入のマスクとして、ｎ型ＭＯＳトランジスタのソースおよびドレイン拡散層８、９を形成する予定のｐ型Ｓｉ層領域４１には燐イオンを、ｐ型ＭＯＳトランジスタのソースおよびドレイン拡散層１１、１０が形成される予定のｎ型Ｓｉ層領域４２には硼素イオンを、高エネルギーイオン注入法により導入し、形成予定のソースおよびドレイン拡散層８〜１１の少なくとも底面領域に薄い酸化膜２１を介して隣接するそれぞれのＳｉ層領域４１、４２内の導入不純物を打ち消すことにより高抵抗化させて、高抵抗Ｓｉ層領域４３を形成する。なお、ここで燐イオンおよび硼素イオンを用いずに、酸素イオン或いは窒素イオンを高濃度にイオン注入することにより高抵抗化を行ってもよい。
【００６６】
このように、本実施例の半導体装置によれば、ソースおよびドレイン拡散層８〜１１に薄い酸化膜２１を介して隣接するＳｉ層領域４３は、反対導電型のイオン注入により高抵抗化されている。このため、薄い酸化膜２１を介してｐ型Ｓｉ層領域４１またはｎ型Ｓｉ層領域４２を経路とするソースとドレイン間の容量は無視できるほど低減でき、これにより、従来の薄膜ＳＯＩ基板に形成したＭＯＳトランジスタに比べても寄生容量がさらに低減される。
【００６７】
勿論、実施例２と同様に、チャネル領域となるＳＯＩ層３直下に薄い酸化膜２１を介してチャネル領域と同一導電型の高濃度Ｓｉ層領域４１または４２が形成されているので、この領域がパンチスルー現象を抑制し、閾電圧値のゲート長依存性、所謂短チャネル現象を緩和することができる。また、チャネルを構成するＳＯＩ層は低不純物濃度で動作可能であるため、実施例２と同様に、伝達コンダクタンスが劣化することはなく、従来のＳＯＩ層に形成されたＭＯＳトランジスタに比べて、伝達コンダクタンスは約２割増大した。
【００６８】
＜実施例４＞
図９は、本発明の半導体基板の製造方法の別の実施例を示す図であり、貼合せ工程直前の断面図である。
【００６９】
上記実施例１において、図４に示した貼合せ基板は、支持基板１と、ＳＯＩ層を構成するＳｉ基板３は、同一仕様のＳｉ基板を用いたが、本実施例では仕様の異なる支持基板１ａを用いている点が実施例１と相違する。すなわち、支持基板１ａとして用いるＳｉ基板に、周知のチョクラルスキー（ＣＺ）法に基づく単結晶インゴットの結晶引上げ速度を、通常の結晶引上げ速度に比べて最大で５倍にまで速めて５ｍｍ／分にして形成したインゴットから得られた単結晶鏡面ウエーハを用いている点が異なってる。このインゴットの直径は１３ｃｍ、結晶引上げ方位は＜１００＞、ｐ型で抵抗率は３０Ω・ｃｍに設定した。上記インゴットからの直径１２．５ｃｍの単結晶ウエーハの形成は、周知の半導体基板の製造工程に基づいてダイヤモンドカッターによる切り出し、機械研磨および鏡面研磨などを行って形成した。
【００７０】
このようにして得られたＳｉ基板を用いた支持基板１ａの表面に、実施例１と同様に、厚さ５００ｎｍの酸化膜２を熱酸化法により形成し、別途準備しておいたＳｉ基板３の表面に厚さ８ｎｍの薄い酸化膜２１、この酸化膜２１の上に厚さ５００ｎｍの厚いＳｉ膜３１を、ＣＶＤ法によって実施例１と同様に形成した。Ｓｉ基板３は、１ｍｍ／分と通常の結晶引上げ速度で引き上げたインゴットから単結晶鏡面ウエーハに加工したものであり、仕様は実施例１と同一の、面方位（１００）、抵抗率３０Ω・ｃｍ、直径１２．５ｃｍのｐ型である。
【００７１】
洗浄処理を行った後、実施例１と同様に、上記支持基板１ａ上のＳｉ酸化膜２の表面とＳｉ基板３上のＳｉ薄膜３１の表面とを対向させて貼合せ、熱処理、Ｓｉ基板３側からの研削、研磨および薄膜化を行い、極めて薄いＳＯＩ層３を形成した。
【００７２】
支持基板１ａには多数の微細結晶欠陥が観察され、表面を鏡面仕上げする工程では、微小領域における平均表面粗さは６〜７ｎｍと、比較的大きな値を示したが、Ｓｉ基板３との貼合せ、およびその後の接合強度向上のための熱処理の段階で、上記の表面粗さに基づくボイドの発生は解消され、実施例１で示した半導体装置製造工程には何ら影響がなく、製造された半導体装置の特性においても、何ら差違が見られなかった。
【００７３】
本実施例において、支持基板１ａの製造に要した日数は１２日であり、Ｓｉ基板３を通常の引上げ速度で形成した場合の製造日数の１８日に比べて大幅に短縮できた。この製造日数の短縮は、製造原価の低減に大きく寄与し、ＳＯＩ基板の製造原価を約２割低減することができた。なお、本実施例において、支持基板１ａは転位等の結晶欠陥が存在する有転位結晶基板であっても、表面の微細領域での表面粗さが５ｎｍ程度と小さく、且つ平坦度が確保されていれば何ら問題ない。
【００７４】
また、本実施例の半導体基板の製造方法は、図２に示した従来のＳＯＩ構造の半導体装置に用いるＳＯＩ基板の製造にも、図１０に示すように適用することができる。図１０において、支持基板１ａは単結晶インゴットの結晶引上げ速度を、通常の結晶引上げ速度に比べて最大で５倍にまで速めて５ｍｍ／分にして形成したインゴットから得られた単結晶Ｓｉ基板であり、この支持基板１ａの表面に厚い酸化膜２を形成し、別途準備しておいた通常の引上げ速度１ｍｍ／分で引き上げたインゴットからのＳｉ基板３の鏡面仕上げされた表面と、支持基板１ａ上の酸化膜２とを対向させて、貼合せ、熱処理を行い、Ｓｉ基板３側からの研削、研磨、および超薄膜化を行い、従来の薄いＳＯＩ層を形成すればよい。このように形成することにより、上記本発明に係るＳＯＩ基板と同様に従来のＳＯＩ基板の製造原価の低減という効果を得ることができる。
【００７５】
＜実施例５＞
図１１は、実施例１に示した半導体装置を信号伝送処理装置に適用した場合の一実施例を示すシステム構成図である。この信号伝送処理装置は、ＡＴＭ交換器と呼ばれる非同期伝送方式の信号伝送装置である。
【００７６】
図１１において、参照符号２００は光ファイバを示し、複数（図１１の場合、３２本。）の光ファイバ２００は、それぞれ入力用の光インタフェースＬＩに接続される。各入力用の光インタフェースＬＩは、光信号を電気信号に変換するＯ／Ｅ変換機能、シリアル信号をパラレル信号に変換するＳ／Ｐ変換機能、およびヘッダ交換機能を有する。各入力用の光インタフェースＬＩの複数（図１１の場合、８本。）の出力線２１０はそれぞれバッファメモリ集積回路ＢＦＭＬＳＩに接続される。各バッファメモリ集積回路ＢＦＭＬＳＩは多重器ＭＵＸ、バッファメモリＢＦＭ、分離器ＤＭＵＸを有し、これらの回路は実施例１の本発明に係る半導体装置に基づいて製造された二重ゲート型ＭＯＳトランジスタで構成され、メモリ制御ＬＳＩ２２０および空アドレスＦＩＦＯメモリＬＳＩ２３０により制御される。各バッファメモリ集積回路ＢＦＭＬＳＩの出力線２４０の１本ずつ（計８本）が並列に１個の出力用の光インタフェースＬＩに接続される。各出力用の光インタフェースＬＩは、電気信号を光信号に変換するＥ／Ｏ変換機能、パラレル信号をシリアル信号に変換するＰ／Ｓ変換機能、およびヘッダ交換機能を有し、１本の出力用光ファイバ２５０が接続されている。
【００７７】
このように構成される信号伝送処理装置は、伝送すべき番地と無関係に送られてくる超高速伝送信号を所望番地に超高速で伝送するスイッチの機能を有する装置であり、次のように動作する。光ファイバ２００により超高速で直列的に伝送されてきた情報信号は、入力用の光インタフェースＬＩにおいて電気信号に変換（Ｏ／Ｅ変換）すると共に、ヘッダ交換、および並列化（Ｓ／Ｐ変換）を行い、バッファメモリ集積回路ＢＦＭＬＳＩへ複数の信号線２１０を介して導入される。バッファメモリ集積回路ＢＦＭＬＳＩにおいて、上記電気信号に変換された情報信号は、メモリ制御ＬＳＩ２２０、および空アドレス振分け制御機能を有する空アドレスＦＩＦＯメモリＬＳＩ２３０により制御されて番地付処理され、この番地付処理された複数の電気信号は出力用の光インタフェースＬＩで直列化（Ｐ／Ｓ変換）、ヘッダ交換、および光信号化（Ｅ／Ｏ変換）されて出力用光ファイバ２５０に出力される。
【００７８】
上記バッファメモリ集積回路ＢＦＭＬＳＩは、入力光信号の伝送速度に比べて著しく動作速度が遅いため、入力信号を直接スイッチングできず、入力信号を一時記憶させ、記憶された信号をスイッチングしてから超高速な光信号に変換して所望番地に伝送する方式を用いている。このバッファメモリ集積回路ＢＦＭＬＳＩの動作速度が遅ければ、大きな記憶容量が要求される。しかしながら、本実施例のＡＴＭ交換器においては、バッファメモリ集積回路ＢＦＭＬＳＩを実施例１に基づいて製造した半導体装置で構成することにより、従来のバッファメモリ集積回路に比べて動作速度が３倍と高速なため、記憶容量を従来比で約１／３と低減することが可能となった。しかも、従来のバッファメモリ集積回路に比べて廉価なため、ＡＴＭ交換器の製造原価を低減することができた。
【００７９】
＜実施例６＞
図１２は、実施例１〜実施例３に示した半導体装置を、高速大型計算機を構成するプロセッサや主記憶装置等に適用した場合の一実施例を示す計算機構成図である。図１２において、参照符号５００は命令や演算を処理するプロセッサを示し、このプロセッサ５００、システム制御装置５０１および主記憶装置５０２等に本発明に係る半導体装置を適用した。本発明に係る半導体装置は、従来の高速バイポーラトランジスタを用いた集積回路よりも集積度が高く廉価であるため、本発明に係る半導体装置を１辺が１０〜３０ｍｍの大きさで構成することができた。
【００８０】
これら命令や演算を処理する複数個のプロセッサ５００、システム制御装置５０１、および化合物半導体装置からなるデータ通信インタフェース５０３を同一セラミック基板５０６に実装した。また、データ通信インタフェース５０３、およびデータ通信制御装置５０４を同一セラミック基板５０７に実装した。これらセラミック基板５０６、５０７と、主記憶装置５０２が実装されたセラミック基板５１１とを、１辺の大きさが約５０ｃｍ程度、或いはそれ以下の基板に実装し、大型計算機の中央処理ユニット５０８を形成した。この中央処理ユニット５０８内データ通信や、複数の中央処理ユニット間データ通信、或いはデータ通信インタフェース５０３と入出力プロセッサ５０５を実装した各基板５０９との間のデータの通信は、図中の両端矢印線で示した光ファイバ５１０を介して行われた。
【００８１】
この高速大型計算機では、本発明に係る半導体装置を適用した、命令や演算を処理するプロセサ５００、システム制御装置５０１、および主記憶装置５０２等が並列で、且つ高速に動作し、またデータの通信が光を媒体に行われるため、１秒間当たりの命令処理回数を大幅に増加することができた。
【００８２】
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
〈実施例７〉
図１３〜１５は、本発明の他の実施例を示す工程図である。まず、図１３に示したように、直径１２．５ｃｍ、抵抗率１０Ωｃｍ、面方位（１００）のｐ導電型の単結晶Ｓｉ基板からなる支持基板３１上に、厚さ５００ｎｍの酸化シリコン膜３２、厚さ２００ｎｍの高抵抗多結晶Ｓｉ膜３３、厚さ５ｎｍのシリコン窒化膜と厚さ３ｎｍ厚の薄い酸化シリコン膜からなる重合せ膜３４および、上記支持基板と同一仕様の厚さ１００ｎｍの単結晶Ｓｉ膜３５からなるＳＯＩ基板を形成した。
【００８３】
活性領域以外の単結晶Ｓｉ膜３５に素子間分離絶縁膜３６を、周知の方法によって形成した後、ゲート電極が形成される領域にボロンを選択的にイオン注入して、ｐ型高濃度不純物領域３８を形成した。この際のイオン注入は、単結晶Ｓｉ膜３５を通過し、高抵抗多結晶Ｓｉ膜３３内で、最大不純物濃度２×１０18／ｃｍ3になり、酸化シリコン膜３２に達するように、加速エネルギー１００ＫｅＶという条件で行なった。
【００８４】
周知のＭＯＳトランジスタ製造方法にもとづいて、厚さ５ｎｍのゲート酸化シリコン膜３７、厚さ１００ｎｍのタングステン（Ｗ）膜からなるゲート電極３９およびゲート保護絶縁膜４０を形成した後、このゲート保護絶縁膜４０を阻止マスクとして用いた砒素のイオン注入および熱処理を行って、接合深さが２０ｎｍのｎ型高濃度のソース拡散層４１およびドレイン拡散層４２を形成し、さらにゲート側壁絶縁膜４３を形成した。なお、高濃度のソース拡散層４１とドレイン拡散層４２およびゲート側壁絶縁膜４３は、燐が高濃度に添加された珪燐酸ガラスを全面に堆積した後、熱処理を行ってソース、ドレイン拡散層４１、４２を形成してから異方性ドライエッチングによりゲート側壁絶縁膜４３を形成してもよい。
【００８５】
次に、図１４に示したように、周知のＭＯＳトランジスタ製造方法に基づいて、酸化シリコン膜３２に達する相対的に深い拡散層を、燐の高濃度イオン注入と熱処理によって形成し、第二のソース拡散層４４およびドレイン拡散層４５とした。タングステン膜４６を周知の化学気相反応によって形成して、拡散層４４、４５の露出されている表面を選択的に覆った。なお、上記タングステン膜４６はスパッタリングによってタングステンを全面に堆積した後、パターニングに行ってもよい。
【００８６】
周知の方法を用いて配線保護絶縁膜４７を形成した後、所望個所へ開口部を形成し、ソース金属電極４８とドレイン金属電極４９を含む金属配線を、周知の方法を用いて形成し、図１５に示す半導体装置を形成した。
【００８７】
本実施例において形成された半導体装置は、ｐ型高濃度多結晶Ｓｉ領域３８が薄い重合せ絶縁膜３４を介してチャネル直下に構成されているため、チャネルを構成する単結晶Ｓｉ膜３５の不純物濃度が１×１０15／ｃｍ3と低いにもかかわらず、実効ゲート長０．１μｍ、ドレイン電圧２Ｖという条件においても、パンチスルーを生じることなしに正常に動作することが確認された。また、この条件におけるソース・ドレイン電流も、チャネル不純物濃度を高くしてパンチスルーを防止した同一寸法の従来構造ＳＯＩトランジスタに比べて、約１．５倍の大電流が得られた。さらに、実効ゲート長が０．１μｍと極度に短いにもかかわらず、ドレインコンダクタンスが低ドレイン電圧では大きく、高ドレイン電圧では小さい、いわゆる長チャネル特性が得られた。そのため、本実施例において形成されたトランジスタを用いて製造されたリングオシレータの遅延時間は、従来ＳＯＩトランジスタを用いた場合の特性に比べて約１／２倍となり、はるかに高速な動作特性が達成された。このような大電流および高速動作は、本実施例において形成されたトランジスタの、チャネル領域における不純物濃度が低く、移動度が劣化しないために得られたものと考えられる。製造工程中に高温度の熱処理が行なわれているにもかかわらず、チャネル領域の不純物濃度が低く保たれたのは、多結晶Ｓｉ膜内の高濃度不純物領域３８からのボロンの拡散が、薄い重合せ絶縁膜３４によって完全に阻止されたためと考えられる。
【００８８】
重合せ絶縁膜３４に代えて、同じ膜厚を有する単一の酸化シリコン膜を用いた場合は、ソース・ドレイン電流が従来のＳＯＩトランジスタの１．１から１．２倍程度に過ぎず、窒化シリコン膜と酸化シリコン膜の重合せ膜が、不純物拡散阻止に極めて有効であることが確認された。重合せ絶縁膜３４としては、不純物拡散阻止能力以外に、単結晶Ｓｉ膜３５との間で電荷の充放電が直接起こらないように、比誘電率を考慮して、酸化シリコン膜換算での実効トンネル膜厚が３．５ｎｍ以上であることが好ましく、また、パンチスルー抑制効果を考慮して、シリコン酸化シリコン膜換算で１００ｎｍ以下が好ましく、１０ｎｍ以下にするのが最も好ましい。上記重合せ絶縁膜３４の最適膜厚は、高濃度不純物領域３８に導入された不純物の種類および濃度にも依存する。高濃度不純物多結晶Ｓｉ領域３８への導入不純物濃度は、パンチスルー抑制効果の観点から５×１０17／ｃｍ3以上、イオン注入時の単結晶Ｓｉ膜５への結晶性破壊防止の観点から１×１０19／ｃｍ3以下であることが好ましい。
【００８９】
本実施例において得られたトランジスタを用いて製造されたリングオシレータの高い動作速度は、ドレイン寄生容量の低減効果にも起因する。すなわち、本実施例の半導体装置は、図１６から明らかなように、高濃度不純物領域３８とドレイン拡散層４５の端部間には、重合せ絶縁膜３４と低濃度単結晶Ｓｉ膜３５が介在されている。このような構造のドレイン・支持基板間容量は、高濃度不純物領域３８とドレイン拡散層４５の端部の間に、重合せ絶縁膜３４のみが介在され、低濃度単結晶Ｓｉ膜３５が介在されていない場合のドレイン・支持基板間容量の約１／３に低減されることが認められた。このような顕著な効果は、ドレイン拡散層端部から発し、高濃度不純物領域８に終端する電気力線が、低濃度単結晶Ｓｉ膜３５によって分散され、寄生容量が大きく低減されたために得られたものであり、したがって、高濃度不純物領域３８内における不純物分布を、チャネル中央部直下では高濃度とし、ドレイン接合に接近するに従って低濃度になるようにすれば、ドレイン・支持基板間寄生容量をさらに低減できる。
【００９０】
本実施例において、半導体装置を製造するＳＯＩ基板として多結晶高抵抗Ｓｉ膜３３を有する多層構造のＳＯＩ基板を用いた。上記Ｓｉ膜３３は単結晶膜ではなく多結晶あるいは非晶質膜であることが好ましい。多結晶あるいは非晶質膜は結晶粒界が存在しているため、不純物含有量が同じであっても、極めて活性化され難く、過渡的動作に対する応答が極めて遅い。そのため、高抵抗多結晶Ｓｉ膜３３は接地電位に対して実効的に開放状態にあり、このような理由から、寄生容量を低減するために、上記Ｓｉ膜３３は多結晶あるいは非晶質膜であることが望ましい。
〈実施例８〉
図１６および図１７は本発明の他の実施例を示す断面図である。上記実施例７において、浅いソース拡散層４１およびドレイン拡散層４２の接合深さを５０ｎｍとし、第二のソース拡散層４４およびドレイン拡散層４５を形成する代りに、浅いソース拡散層４１およびドレイン拡散層４２の露出された表面に、高濃度に燐が添加された厚さ１００ｎｍの単結晶Ｓｉ膜を選択エピタキシャル法によって形成して、積上げソース拡散層１４１および積上げドレイン拡散層１５１を形成した。なお、本実施例においては、上記実施例７におけるＷ膜１６の形成は行なわなかった。
【００９１】
以下、上記実施例７と同じの製造工程に従って処理を行ない、図１７に示す半導体装置を完成した。本実施例において形成された半導体装置においては、上記実施例７の場合と同様に、同一寸法の従来のＳＯＩトランジスタに比べて、パンチスルーを生じることなしに、電流を約１．５倍に増大させることができた。このような電流増大の効果は、単結晶Ｓｉ膜が低濃度であるのに加えて、積上げソース拡散層１４１を使用することによってＷ膜１６を省略することができ、ソース抵抗が低減されたためと考えられる。本実施例の半導体装置を用いて形成されたリングオシレータの遅延特性は、上記実施例７の半導体装置を用いた場合と同様に高速であった。このような効果は、高濃度不純物領域３８に終端する電気力線が、上記実施例７の場合と同様に、低濃度単結晶Ｓｉ膜３５によって分散され、寄生容量が著しく低減されたために達成されたことを意味する。
〈実施例９〉
図１８は本発明の他の実施例を示す断面図である。上記実施例８において、積上げソース拡散層１４１および積上げドレイン拡散層１５１を形成した後、タングステン膜４６を全面に形成した後、不要部分を除去して、上記ソースおよびドレイン拡散層１４１、１５１の露出部分上のみに選択的に残した。上記タングステン膜１６はＷ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ、Ａｌ等の金属膜、またはその金属珪化膜であってもよい。タングステン膜４６を上記ソースおよびドレイン拡散層１４１、１５１の露出部分上に選択的に残した後、上記実施例８と同様に処理して半導体装置を製造した。
【００９２】
本実施例によって形成された半導体装置は、上記実施例７の半導体装置と同様に、同一寸法の従来のＳＯＩトランジスタに比べて、パンチスルーを生じることなしに、電流は約１．５倍に増大した。本実施例の半導体装置においては、タングステン膜４６が用いられているため、上記実施例８の半導体装置よりも、さらにソース抵抗が低減されたものと考えられる。
【００９３】
〈実施例１０〉
図１９は、本発明の半導体装置を論理回路装置の構成に適用した例を示すである。図１９は複合ゲート回路の例であるが、本発明の半導体装置によって複合ゲート回路にＮＡＮＤ回路とＮＯＲ回路を含む論理回路に適用した。図１９に示した複合回路は、Ｖｏｕｔ＝Ｖ1・Ｖ2＋Ｖ3・Ｖ4なる論理演算を行う回路であり、上記演算をＮＡＮＤ回路とＮＯＲ回路の組合せで構成することによってトランジスタ数を１／２に低減できた。
【００９４】
本発明の半導体装置を用いることによって、従来の論理回路装置に比べて遅延時間を２０％以上低減することができた。これは、ＳＯＩ構造による寄生容量低減効果および上記各実施例において示した電流の増大と低電圧におけるドレインコンダクタンスの大幅な向上によって得られたものである。
【００９５】
〈実施例１１〉
図２０は、本発明の半導体装置を用いて構成された随時書込み読出し型記憶装置（ＤＲＡＭ）の例を示す図である。一記憶単位であるメモリセルは、図２０（ｂ）に示したように、一つの本発明の半導体装置と一つの容量素子Ｃｓの直列接続により構成され、データ伝達線であるビット線および入出力制御のワード線に接続される。
【００９６】
この随時書込み読出し型記憶装置は、図２１（ａ）に示したように、メモリセルが行列状に配置されたメモリセルアレイと制御用周辺回路から構成されるが、周辺回路も本発明の半導体装置を用いて構成した。メモリセル選択のアドレス信号端子数を低減するため、列アドレス信号と行アドレス信号をずらし多重化して印加するが。ＲＡＳとＣＡＳは、それぞれパルス信号であり、クロック発生器１および２を制御してアドレス信号を行デコーダと列デコーダに振分けている。緩衝回路であるアドレスバッファにより行デコーダおよび列デコーダに振分られたアドレス信号に従って、特定のワード線、およびビット線が選択される。各ビット線には、フリップフロップ型増幅器によるセンスアンプが接続され、メモリセルから読出された信号を増幅する。パルス信号ＷＥは書込みクロック発生器を制御することにより、書込みと読出しの切換えが制御される。Ｄは書込みおよび読出し信号である。
【００９７】
本実施例の随時書込み読出し型記憶装置を、本発明の半導体装置を用いて構成することにより、アクセス時間を従来比で３０％以上低減できる。さらに、リフレッシュ特性も１6メガビットメモリ構成において、最悪で０．５秒と従来に比べて約１０倍に向上することができた。このような高速化は、ＳＯＩ構造による寄生容量の低減および大電流化によって得られたものである。リフレッシュ特性の向上はＳＯＩ構造による接合面積の低減と基板浮遊効果の解消によって閾電圧変動のなくなったためである。
【００９８】
〈実施例１２〉
図２１は本発明の半導体装置を用いて構成された常時書込み読出し型記憶装置（ＳＲＡＭ）の例を示す図である。一記憶単位であるメモリセルは、図２１（ｂ）に示したように、本発明による相補型ＭＯＳ二組と信号の入出力を制御する二つのＭＯＳ（トランスファＭＯＳと称される）で構成される。本ＳＲＡＭは、図２１（ａ）に示したように、メモリセルが行列状に配置されたメモリセルアレイと制御用周辺回路で構成されるが、周辺回路も本発明の半導体装置により構成した。本実施例の構成は基本的に前記実施例５のものとほぼ同一であるが、ＳＲＡＭの高速性、低消費電力性を図るためにアドレス遷移検出器を設け、これによって発生したパルスによって内部回路が制御される。さらに、アドレスバッファからデコーダまでの回路を高速化するため、行デコーダをプリデコーダと主デコーダの二段によって構成されている。チップセレクトは、信号ＣＳ及びＷＥによって、情報の書込みおよび読出し時のデータの競合を避け、かつ書込みサイクル時間と読出しサイクル時間をほぼ同じにして、高速動作を可能にするための回路である。
【００９９】
本実施例の常時書込み読出し型記憶装置を、本発明の半導体装置を用いて構成することにより、電源電圧を３．５Ｖから２．０Ｖに低減でき、かつアクセス時間を従来比で３０％以上低減できた。このような効果は、ＳＯＩ構造による寄生容量の低減と本発明による大電流化、および低電圧におけるドレインコンダクタンスの大幅な向上によって得られたものである。さらに、基板浮遊効果の解消によって閾電圧変動がなくなり、センスアンプの動作範囲が縮小されて高速動作が実現された。
【０１００】
〈実施例１３〉
本実施例は上記実施例７〜９に示した半導体装置を用いて計算機を構成した例であり、図１２を用いて説明する。本実施例は、命令や演算を処理するプロセッサ５００が、複数個並列に接続された高速大型計算機に、本発明の半導体装置を、使用した例である。本実施例では本発明による半導体装置が従来のバイポーラトランジスタを用いた集積回路よりも集積度が高く低価格であるため、命令や演算を処理するプロセッサ５００、システム制御装置５０１および主記憶装置５０２等を１辺が１０から３０ｍｍの本発明の半導体装置で構成した。
【０１０１】
これら命令や演算を処理するプロセッサ５００、システム制御装置５０１および化合物半導体装置からなるデータ通信インタフェース５０３を同一セラミック基板５０６に実装した。また、データ通信インタフェース５０３、およびデータ通信制御装置５０4を同一セラミック基板５０７に実装した。これらセラミック基板５０６、５０７および主記憶装置５０２が実装されたセラミック基板を大きさは、１辺が約５０ｃｍ程度あるいはそれ以下の基板に実装し、計算機の中央処理ユニット５０８を形成した。この中央処理ユニット５０８内データ通信や、複数の中央処理ユニット間データ通信、あるいはデータ通信インタフェース５０３と入出力プロセッサ５０５を実装した基板５０9との間のデータの通信は図中の両端矢印線で示される光ファイバ５１０を介して行われた。
【０１０２】
この計算機では命令や演算を処理するプロセッサ５００、システム制御装置５０１、および主記憶装置５０２等の本発明による半導体装置が並列で、かつ高速に動作し、またデータの通信が光を媒体に行われるため、１秒間当たりの命令処理回数を大幅に増加することができた。
【０１０３】
〈実施例１４〉
本実施例は、本発明の半導体装置を用いて構成された信号伝送処理装置、特に非同期伝送方式（ＡＴＭ交換器と称される）に関する信号伝送処理装置を構成した例であり、図１１を用いて説明する。
【０１０４】
図１１において、光ファイバーによって極めて高速で直列的に伝送されてきた情報信号を電気信号に変換し（Ｏ／Ｅ変換）、かつ並列化（Ｓ／Ｐ変換）させる装置を介して、本発明の半導体装置により構成される集積回路（ＢＦＭＬＳＩ）に導入した。この集積回路で番地付処理された電気信号は、直列化（Ｐ／Ｓ変換）および光信号化（Ｅ／Ｏ変換）されて光ファイバーで出力される。上記ＢＦＭＬＳＩは、多重器（ＭＵＸ）、バッファメモリ（ＢＥＭ）および分離器（ＤＭＵＸ）によって構成される。このＭＦＭＬＳＩは、メモリ制御ＬＳＩおよび空アドレス振分け制御の機能を有するＬＳＩ（空アドレスＦＩＦＯメモリＬＳＩ）によって制御される。本信号伝送処理装置は伝送すべき番地と無関係に送られてくる高速伝送信号を所望番地に高速で伝送するスイッチの機能を有する装置である。ＢＦＭＬＳＩは入力光信号の伝送速度に比べて著しく動作速度が遅いため、入力信号を直接スイッチングできず、入力信号を一時記憶させ、記憶された信号をスイッチングしてから超高速な光信号に変換して所望番地に伝送する方式を用いた。ＢＦＭＬＳＩの動作速度が遅ければ、大きな記憶容量が要求される。本実施例のＡＴＭ交換器に於いては、ＢＦＭＬＳＩが本発明の半導体装置により構成されることにより、従来のＢＦＭＬＳＩに比べて動作速度が３倍と高速であり、かつ低価格であるため、ＢＦＭＬＳＩの記憶容量を従来比で約１/３と低減することがとができ、これにより、ＡＴＭ交換器の製造原価を低減することができた。
【図面の簡単な説明】
【０１０５】
【図１】本発明の一実施例を示す断面図。
【図２】従来のＳＯＩ構造を有する半導体装置を示す断面図。
【図３】従来のＳＯＩ構造および通常のＳｉ基板上に形成されたＭＯＳトランジスタの特性を比較した図。
【図４】本発明の製造方法を説明するための工程図。
【図５】本発明の製造方法を説明するための工程図。
【図６】本発明の製造方法を説明するための工程図。
【図７】本発明の他の実施例を示す断面図。
【図８】本発明の他の実施例を示す断面図。
【図９】本発明の半導体基板の製造方法を示す断面図。
【図１０】本発明の半導体基板の製造方法を従来の製造方法に適用した例を示す断面図。
【図１１】本発明の半導体装置を信号伝送処理装置に適用した一実施例を示図。
【図１２】本発明の半導体装置を高速大型計算機のプロセッサなどに適用した例を示す図。
【図１３】本発明の他の実施例を説明するための工程図。
【図１４】本発明の他の実施例を説明するための工程図。
【図１５】本発明の他の実施例を説明するための工程図。
【図１６】本発明の他の実施例を示す断面図。
【図１７】本発明の他の実施例を示す断面図。
【図１８】本発明の他の実施例を示す断面図。
【図１９】本発明の半導体装置を論理回路装置に適用した例を示す図。
【図２０】本発明の半導体装置を随時書込み読出し記憶装置に適用した例を示す図。
【図２１】本発明の半導体装置を常時書込み読出し記憶装置に適用した例を示す図。
【符号の説明】
【０１０６】
１、１ａ……支持基板、 ２……厚い酸化膜、 ３……ＳＯＩ層、４……ゲ-ト酸化膜、 ５、６……ゲート電極、 ７……ゲート保護絶縁膜、８……ｎ型ソース拡散層、 ９……ｎ型ドレイン拡散層、１０……ｐ型ドレイン拡散層、 １１……ｐ型ソース拡散層、１２……高融点金属珪化膜、 １３……配線保護絶縁膜、１４……接地電位線、 １５……出力端子線、 １６……電源電圧供給線、１７……ｎ型低抵抗Si膜、 １８……ｐ型低抵抗Si膜、１９、２０……レジスト膜、 ２１……酸化膜、 ２２……素子間分離絶縁膜、２３……ｎ型ソース引出し電極、 ２４……ｎ型ドレイン引出し電極、２５……ｐ型ドレイン引出し電極、 ２６……ｐ型ソース引出し電極、３１……Ｓｉ膜、 ３１´……支持基板、 ３３……高抵抗Ｓｉ膜、３３´……重ね会わせ絶縁膜、４１……ｐ型Ｓｉ膜、４１´……浅いソース拡散層、 ４２……ｎ型Ｓｉ膜、４２……ｎ型Ｓｉ膜、４２´……浅いドレイン拡散層、 ４３……高抵抗Ｓｉ層領域、４３´……ゲート側壁絶縁膜、４４……深いソース拡散層、４５……深いドレイン拡散層、４６……金属膜、 ４７……配線保護絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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