(57)【要約】【課題】部品コストの上昇を抑えつつ、ビーム光による走査に供する画像データの転送を高速化させることを可能にする。【解決手段】ビーム光走査装置は、走査用のビーム光を発生するレーザ発信器と、対象画像の主走査方向に沿った各ラインの画像データを同期信号に応答して処理し供給する手段と備える。この装置は更に、前記同期信号の発生から一定時間後に供給された画像データを取得する手段（５５Ａ）と、この取得された画像データに基づく駆動信号により発光手段の駆動を制御する手段（５５Ｂ）とを備える。【選択図】  図４
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【特許請求の範囲】
【請求項１】
走査用のビーム光を発生する発光手段と、
対象画像の主走査方向に沿った各ラインの画像データを同期信号に応答して処理し供給する画像データ供給手段と、
前記同期信号の発生から一定時間後に前記画像データ供給手段により供給された画像データを取得する遅延取得手段と、
この遅延取得手段から出力された画像データに基づく駆動信号により前記発光手段の駆動を制御する制御手段と、を備えたことを特徴とするビーム光走査装置。
【請求項２】
前記遅延取得手段は、先入れ先出し方式のメモリと、このメモリに前記画像データ供給手段から供給された画像データを書き込む書き込み手段と、前記メモリに書き込まれた前記画像データを前記一定時間後に読み出す読み出し手段とを備えたことを特徴とする請求項１に記載のビーム光走査装置。
【請求項３】
前記メモリは、前記１ラインの奇数画素及び偶数画素の画像データを書き込み順に記憶するための１つのメモリであることを特徴とする請求項２に記載のビーム光走査装置。
【請求項４】
前記遅延取得手段は、先入れ先出し方式であって前記１ラインの奇数画素及び偶数画素の画像データを各別に記憶するための２つのメモリと、この２つのメモリに前記画像データ供給手段から供給された画像データを奇数画素及び偶数画素の別に書き込む書き込み手段と、前記２つのメモリに書き込まれた前記画像データを前記一定時間後に奇数画素及び偶数画素の別に読み出す読み出し手段と、この読み出し手段により読み出された奇数画素及び偶数画素の画像データを元の画素列の画像データに合成する手段と、を備えたことを特徴とする請求項１に記載のビーム光走査装置。
【請求項５】
前記発光手段は、前記ビーム光としてレーザビーム光を発生する半導体レーザ発振器であることを特徴とする請求項１〜４の何れか一項に記載のビーム光走査装置。
【請求項６】
前記制御手段は、前記遅延手段から出力された画像データに基づいてパルス幅変調（ＰＷＭ）された前記駆動信号を生成するＰＷＭ回路を備えたことを特徴とする請求項１〜５の何れか一項に記載のビーム光走査装置。
【請求項７】
前記制御手段は、前記遅延手段から出力された画像データに基づいてパルス幅変調（ＰＷＭ）された前記駆動信号を生成するＰＷＭ回路と、このＰＷＭ回路が生成した駆動信号を用いて前記発光手段を駆動するドライバとを備えたことを特徴とする請求項１〜５の何れか一項に記載のビーム光走査装置。
【請求項８】
請求項１乃至７の何れか一項に記載のビーム光走査装置と、
前記発光手段により発光されたビーム光の走査を受けて潜像を形成する像担持体と、
この像担持体に形成された潜像を現像するための現像器と、を備えたことを特徴とする画像形成装置。
【請求項９】
対象画像の主走査方向に沿った各ラインの画像データを同期信号に応答して処理・供給し、
前記同期信号の発生から一定時間後に、供給された画像データを取得し、
この取得された画像データに基づく駆動信号により、走査用のビーム光を発生する発光手段の駆動を制御する、ことを特徴とするビーム光走査方法。
【請求項１０】
前記一定時間後の前記画像データの取得は、先入れ先出し方式のメモリに前記画像データを書き込み、このメモリに書き込まれた前記画像データを一定の遅延時間後に読み出す処理であることを特徴とする請求項９に記載のビーム光走査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビーム光を走査させるビーム光走査装置、このビーム光走査装置を搭載した画像形成装置、及びビーム光走査方法に関し、とくに、ビーム光を発光させるドライバまでの画像データの転送タイミングを調整するようにした、複写機などに好適なビーム光走査装置、画像形成装置、及びビーム光走査方法に関する。
【背景技術】
【０００２】
近年、レーザビーム光（以降、単にビーム光と称す）による走査露光と電子写真プロセスとを組み合わせて画像形成を行なう、デジタル複写機やレーザプリンタなどの画像形成装置が種々開発され、既に実用に供されている。
【０００３】
この画像形成装置は、例えば特許文献１に見られる如く、レーザビーム光により単一の感光体ドラム上を同時に走査露光して当該感光体ドラム上に単一の静電潜像を形成し、この静電潜像を紙に写し取るという原理に基づいている。
【０００４】
図１０は、上述の原理に基づいてレーザ発振器を駆動して感光体ドラム上に静電潜像を生成するときに、レーザドライバに与える駆動信号の生成を示している。
【０００５】
同図に示すように、水平同期センサ２０１は、図示しないポリゴンミラーによって所定の主走査方向に走査される走査ビームの通過タイミングを検知し、水平同期信号ＢＤを発生する。この水平同期信号（ＢＤ：以下、「ＢＤ信号」と呼ぶ）は、レーザ制御部２０２のＰＷＭ（パルス幅変調）回路２０３に接続されている。このＰＷＭ回路２０３は、ＢＤ信号に同期したライン同期信号（ＬＳＹＮＣ：以下、「ＬＳＹＮＣ信号」と呼ぶ）を画像データＩ／Ｆ２０４に出力する。
【０００６】
このＬＳＹＮＣ信号を受信した画像データＩ／Ｆ２０４は、当該ＬＳＹＮＣ信号に同期した画像データ転送クロック（ＣＬＫ＿ＰＩＸ）に同期させて、入力データとしての画像データ（ＤＡＴ＿ＩＮ）をレーザ制御部２０２に出力する。
【０００７】
ＰＷＭ回路２０３は、画像データ（ＤＡＴ＿ＩＮ）を受信し、それに応じたＰＷＭ出力（ＤＡＴ＿ＯＵＴ）をレーザドライバ２０５に出力する。このため、レーザドライバ２０５は、ＰＷＭ出力（ＤＡＴ＿ＯＵＴ）を駆動信号として用い、この駆動信号に基づいて半導体レーザ２０６を駆動する。したがって、半導体レーザ２０６は、駆動信号に応じてパルス状のレーザ光を発生するので、このレーザ光はポリゴンミラーを含む光学系により主走査方向に走査される。これにより、感光ドラム上にその長手方向（主走査方向）に沿った画素毎に潜像が生成される。感光ドラムは、レーザビーム光の主走査方向への走査と同期して回転させられるため、次の走査タイミングにおいては、感光ドラムの回転方向（副走査方向）における次の画素位置に走査ライン位置を移動させて、同様に、水平同期信号ＢＤに同期した潜像生成が繰り返される。これにより、感光ドラムの主走査方向及び副走査方向それぞれに２次元の潜像がマップされ、この潜像が画像として印刷される。
【０００８】
図１１、１２は、上述したＰＷＭ出力（ＤＡＴ＿ＯＵＴ）の生成に係る詳細なタイミングチャートを例示している。
【０００９】
ＬＳＹＮＣ信号の後縁は、ＢＤ信号の前縁に同期して出力される。また、ＢＤ信号の前縁とＬＳＹＮＣ信号の後縁のタイミング（時間）Ｔｓｙｎｃは常に一定である。また、画像データＩ／Ｆ２０４は、ＬＳＹＮＣ信号に同期させた画像データ転送クロック（ＣＬＫ＿ＰＩＸ）に同期させて画像データ（ＤＡＴ＿ＩＮ）をレーザ制御部に転送する（この画像転送クロックが実質的には画像クロックとなる、すなわち、画像クロックの周波数が、１画素あたりの画像周波数である）。レーザ制御部２０２は、入力する画像データ（ＤＡＴ＿ＩＮ）に応じて、レーザドライバ２０５にＰＷＭ出力であるＯＮ／ＯＦＦ信号（ＤＡＴ＿ＯＵＴ）を出力し、レーザを発光させる。
【００１０】
このように、ＢＤ信号とＬＳＹＮＣ信号の発生タイミングは常に一定であるため、レーザ発光もＢＤ信号に同期しており、主走査ずれのない画像を形成することができる。
【特許文献１】特開２００１−９１８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、昨今、「印字速度の高速化」及び「解像度の高精細化」が進んでおり、前述の画像クロックの高速化が要求されることが多い。このため、画像クロックの高速化をしようとすると、それは、とりもなおさず転送クロックを高速化させることでもある。
【００１２】
この転送クロックの高速化は、現在、問題に直面している。例えば、画像データＩ／Ｆ２０４及びその上流の画像処理部２０７は、ＬＳＹＮＣ信号を受信してから処理を開始し、処理完了後、レーザ制御部に画像データ（ＤＡＴ＿ＩＮ）を転送する。ところが、高速化及び高精細化に伴い（当然、ポリゴン回転数が高回転になりレーザビーム光の走査速度も高速になる）、上記処理が間に合わなくなり、正規のデータが転送できなくなり、所定の画像生成ができなくなるという不都合がある。
【００１３】
この問題を解決しようとすると、画像処理部２０７及び画像データＩ／Ｆ２０４の処理を予め先んじて実行し、ライン単位の記憶手段（いわゆるラインメモリ）に保存しておくという対処する場合が想定される。しかしながら、このラインメモリは高価であるため、装置の部品コストの上昇を招くという別の不都合がある。とくに、数ライン分のラインメモリを持たせようとすると、その分、部品コスト上昇は大きくなる。
【００１４】
本発明は、上述した現状の装置が抱える不都合に鑑みてなされたもので、部品コストの上昇を抑えつつ、ビーム光による走査に供する画像データの転送を高速化させることができ、これにより、画像の印字速度の高速化及び画像の解像度の高精細化を図ることができるビーム光走査装置、画像形成装置、及びビーム光走査方法を提供することを、その目的とする。
【課題を解決するための手段】
【００１５】
上述した目的を達成するために、本発明に係るビーム光走査装置は、走査用のビーム光を発生する発光手段と、対象画像の主走査方向に沿った各ラインの画像データを同期信号に応答して供給する画像データ供給手段と、前記同期信号の発生から一定時間後に前記画像データ供給手段により供給された画像データを取得する遅延取得手段と、この遅延取得手段から出力された画像データに基づく駆動信号により前記発光手段の駆動を制御する制御手段と、を備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、各ラインの画像データの転送時にそのデータの取得を一定時間遅延させるだけの比較的簡単な回路構成であり、部品コストの上昇を抑制しながら、画像データの転送を高速化させて画像の印字速度の高速化及び画像の解像度の高精細化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施の形態）
図１〜６を参照して、本発明に係るビーム光走査装置、及び、この装置を一体に搭載した画像形成装置としてのデジタル複写機を説明する。このデジタル複写機は、単独の複写機として実施してもよいし、ＭＦＰ（Multi Function Peripherals）装置の一部と実施してもよい。
【００１９】
図１は、かかるデジタル複写機の構成を模式的に示すものである。このデジタル複写機は、たとえば、画像読取手段としてのスキャナ部１、および、画像形成手段としてのプリンタ部２から構成されている。スキャナ部１は、図示矢印方向に移動可能な第１キャリジ３と第２キャリジ４、結像レンズ５、および、光電変換素子６などから構成されている。
【００２０】
図１に示す構成において、原稿Ｏは透明ガラスからなる原稿台７上に下向きに置かれ、その原稿Ｏの載置基準は原稿台７の短手方向の正面右側がセンタ基準になっている。原稿Ｏは、開閉自在に設けられた原稿固定カバー８によって原稿台７上に押え付けられる。
【００２１】
原稿Ｏは光源９によって照明され、その反射光はミラー１０，１１，１２、および、結像レンズ５を介して光電変換素子６の受光面に集光されるように構成されている。ここで、光源９およびミラー１０を搭載した第１キャリジ３と、ミラー１１，１２を搭載した第２キャリジ４は、光路長を一定にするように２：１の相対速度で移動するようになっている。第１キャリジ３および第２キャリジ４は、キャリジ駆動用モータ（図示せず）によって読取タイミング信号に同期して、図１における右側から左側の方向に移動する。
【００２２】
このように、原稿台７上に載置された原稿Ｏの画像は、スキャナ部１によって１ラインごとに順次読取られ、その読取り出力は、画像処理部５７（図３参照）において画像の濃淡を示す、例えば８ビットのデジタル画像信号に変換される。
【００２３】
プリンタ部２は、光学系ユニット１３、および、被画像形成媒体である用紙Ｐ上に画像形成が可能な電子写真方式を組み合わせた画像形成部１４から構成されている。すなわち、原稿Ｏからスキャナ部１で読取られた画像信号は、画像処理部５７（図３参照）で処理が行なわれた後、半導体レーザ発振器３１（図２参照）からのレーザビーム光（以降、単にビーム光と称す）に変換される。ここに、本実施の形態では、たとえば、半導体レーザ発振器を１個使用するシングルビーム光学系を採用している。
【００２４】
光学系ユニット１３の構成については図２を用いて詳細に説明するが、ユニット内に設けられた１つの半導体レーザ発振器３１は、画像処理部５７から出力されるレーザ変調信号にしたがって発光動作し、そのビーム光は、ポリゴンミラーで反射されて走査光となり、ユニット外部へ出力されるようになっている。
【００２５】
光学系ユニット１３から照射されるビーム光は、像担持体としての感光体ドラム１５上の露光位置Ｘの地点（図１参照）に必要な解像度を持つスポットの走査光として結像され、走査露光に供される。これによって、感光体ドラム１５上には、画像信号に応じた静電潜像が形成される。
【００２６】
感光体ドラム１５の周辺には、その表面を帯電する帯電チャージャ１６、現像器１５、転写チャージャ１８、剥離チャージャ１９、および、クリーナ２０などが配設されている。感光体ドラム１７は、駆動モータ（図示せず）により所定の外周速度で回転駆動され、その表面に対向して設けられている帯電チャージャ１６によって帯電される。帯電された感光体ドラム１５上の露光位置Ｘの地点にビーム光（走査光）がスポット結像される。
【００２７】
感光体ドラム１５上に形成された静電潜像は、現像器１７からのトナー（現像剤）により現像される。現像によりトナー像を形成された感光体ドラム１５は、転写位置の地点で給紙系によりタイミングをとって供給される用紙Ｐ上に転写チャージャ１８によって転写される。
【００２８】
前述した給紙系は、底部に設けられた給紙カセット２１内の用紙Ｐを、給紙ローラ２２と分離ローラ２３とにより１枚ずつ分離して供給する。そして、レジストローラ２４まで送られ、所定のタイミングで転写位置まで供給される。転写チャージャ１８の下流側には、用紙搬送機構２５、定着器２６、画像形成済みの用紙Ｐを排出する排紙ローラ２７が配設されている。これにより、トナー像が転写された用紙Ｐには、定着器２６でトナー像が定着され、その後、排紙ローラ２７を経て外部の排紙トレイ２８に排紙される。
【００２９】
また、用紙Ｐへの転写が終了した感光体ドラム１５は、その表面の残留トナーがクリーナ２０によって取り除かれて、初期状態に復帰し、次の画像形成の待機状態となる。
【００３０】
以上のプロセス動作を繰り返すことにより、画像形成動作が連続的に行なわれる。
【００３１】
以上説明したように、原稿台７上に置かれた原稿Ｏは、スキャナ部１で読取られ、その読取り情報は、プリンタ部２で一連の処理を施された後、用紙Ｐ上にトナー画像として記録されるものである。
【００３２】
次に、光学系ユニット１３について説明する。
【００３３】
図２は、光学系ユニット１３の構成と感光体ドラム１５の位置関係を示している。光学系ユニット１３は、例えば前述したように１つのビーム光発生手段としてのレーザ（半導体レーザ発振器）３１を内蔵しており、このレーザ３１が１走査ラインずつ画像形成を行なう。このレーザ３１はレーザドライバ３２で駆動され、レーザ３１から出力されるビーム光は、図示しないコリメータレンズを通過した後、多面回転ミラーとしてのポリゴンミラー３５に入射する。
【００３４】
ポリゴンミラー３５は、ポリゴンモータドライバ３７で駆動されるポリゴンモータ３６によって一定速度で回転されている。これにより、ポリゴンミラー３５からの反射光は、ポリゴンモータ３６の回転数で定まる角速度で、一定方向に走査することになる。ポリゴンミラー３５によって走査されたビーム光は、ｆ−θレンズのｆ−θ特性により、これを通過することによって、一定速度でビーム光検知装置３８の受光面及び感光体ドラム１５の上を走査することになる。ビーム光検知装置３８は、ビーム光位置検知手段、ビーム光通過タイミング検知手段、及びビーム光パワー検知手段として機能する。
【００３５】
なお、レーザドライバ３２は、それぞれオートパワーコントロール（ＡＰＣ）回路を内蔵しており、後述する主制御部（ＣＰＵ）５１から設定される発光パワーレベルで常にレーザ発振器３１を発光動作させるようになっている。
【００３６】
また、ビーム光検知装置３８には、その取り付け位置およびビーム光の走査方向に対する傾きを調整するための調整モータ３８ａ，３８ｂが設けられている。
【００３７】
ビーム光検知装置３８は、上述のように感光ドラム１５を走査するビーム光の通過位置、通過タイミングおよびパワー（光量）をそれぞれ検知するためのものであり、その受光面が位置的に感光体ドラム１５の表面と同等になるように、感光体ドラム１５の端部近傍に配設されている。このビーム光検知装置３８からの検知信号に基づいてレーザ発振器３１の制御及び発光タイミングの制御（主走査方向の画像形成位置制御）が行なわれる。とくに、この発光タイミングの制御には、本発明に係る、画像データの転送の遅延制御も含まれる。この遅延制御は、ビーム光検知装置３８から出力される、前記ビーム光の通過位置検知に基づく水平同期信号（ＢＤ）を用いて実行される。
【００３８】
これらの制御を行なうための信号を生成するために、ビーム光検知装置３８はビーム光処理回路４０に接続されている。ビーム光処理回路４０は、ビーム光検知装置３８の各種の検知信号を受けて、光ビームの通過位置及び通過タイミングを反映した検知パルス信号を主制御部５１及び後述するレーザ制御部５５に供給する。
【００３９】
次に、制御系について説明する。
【００４０】
図３は、シングルビーム光学系の制御を主体にした制御系を示している。この制御系は、装置全体の電気的な制御を担う主制御部５１を備えている。この主制御部５１は、一例として、ＣＰＵ（中央演算処理装置）、メモリ、クロック回路などを備えて構成される。また、主制御部５１には、外付けのメモリ５２、コントロールパネル５３、外部通信インターフェース（Ｉ／Ｆ）５４、レーザドライバ３２、ポリゴンミラーモータドライバ３７、ビーム光処理回路４０、スキャナ部１、及びレーザ制御部５５がそれぞれ通信可能に接続されている。
【００４１】
このうち、レーザ制御部５５は、図３に示すように、ビーム処理回路４０に接続される一方で、画像データインターフェース（Ｉ／Ｆ）５６にも接続されている。
【００４２】
また、画像処理部５７が画像データインターフェース５６を介して、画像データをレーザ制御部５５に出力可能に接続されている。さらに、画像データＩ／Ｆ５６には、ページメモリ５８を介して外部インターフェース（Ｉ／Ｆ）５９が接続されている。
【００４３】
このため、複写動作の場合は、原稿台７上にセットされた原稿Ｏの画像は、スキャナ部１で読取られ、画像処理部５７へ送られる。画像処理部５７は、スキャナ部１からの画像信号に、例えば周知のシェーディング補正、各種フィルタリング処理、階調処理、ガンマ補正などの処理を施し、この処理後の画像データを画像データＩ／Ｆ５６に出力するようになっている。
【００４４】
画像処理部５７から出力された画像データは、画像データＩ／Ｆ５６へ送られる。画像データＩ／Ｆ５６は、画像データをレーザ制御部５５に送る。
【００４５】
レーザ制御部５５は、図４に示すように、画像データＩ／Ｆ５６を介して入力した画像データを遅延して転送する遅延制御回路５５Ａと、この遅延制御回路５５Ａにより遅延された画像データに基づきＰＷＭ（パルス幅変調）を掛けて変調信号を発生させるＰＷＭ回路５５Ｂとを備える。
【００４６】
このうち、遅延制御回路５５Ａは、書き込み用のデータラッチ回路１０１と、ＦＩＦＯ方式でデータの書き込み及び読み出し可能なメモリ１０２と、読み出し用のデータラッチ回路１０３と、データの書き込み制御（書き込みデータ数及び書き込み位置）に用いる書き込みポインタ１０４、データの読み出し制御（読み出しデータ数及び読み出し位置）に用いる読み出しポインタ１０５と、遅延制御の状態を示すフラグ情報を生成するフラグ生成部１０６とを備える。
【００４７】
また、書き込み用のデータラッチ回路１０１には、画像データ（ＤＡＴ＿ＩＮ）、書き込み許可信号（ＥＮ＿ＷＲ）、及び書き込みデータクロック（ＣＬＫ＿ＷＲ）が与えられている。読み出し用のデータラッチ回路１０３には、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）が与えられている。書き込みポインタ１０４には、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）が与えられている。さらに、読み出しポインタ１０５には、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）が与えられている。
【００４８】
このため、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）に同期して、画像データ（ＤＡＴ＿ＩＮ）がデータラッチ回路１０１にラッチされる。このラッチデータは書き込みポインタ１０４の出力値に応答して、メモリ１０２に書き込まれる。一方、読み出しポインタ１０５の出力値に応じて、かつ、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）に同期して、メモリ１０２から画像データが読み出され、これが遅延制御を受けた画像データ（ＤＡＴ＿ＯＵＴ）としてデータ読み出し用のデータラッチ回路１０３にラッチされる。このラッチされた画像データは、遅延制御を受けたデータＤＡＴ＿ＯＵＴとしてＰＷＭ回路５５Ｂに転送される。
【００４９】
本実施形態にあっては、上述した書き込み許可信号（ＥＮ＿ＷＲ）、書き込みデータクロック（ＣＬＫ＿ＷＲ）、読み出し許可信号（ＥＮ＿ＲＤ）、及び読み出しデータクロック（ＣＬＫ＿ＲＤ）は、主制御部５１から供給されている。しかしながら、これらの許可信号及びクロックを生成する回路をレーザ制御部５５に設けるようにしてもよい。
【００５０】
フラグ生成部１０６は、前述のように、メモリ１０２の状態を表すフラグを生成する部分であり、
ＥＭＰＴＹ：書き込みポインタ値と読み出しポインタ値の差が０（メモリが空）
ＦＵＬＬ：書き込みポインタ値がメモリ最大値と一致（メモリが満杯）
ＯＶＥＲ  ＲＵＮ：書き込みポインタ値がメモリ最大値を超えた場合
ＵＮＤＥＲ  ＲＵＮ：読み出しポインタがメモリ下限値を超えた場合
ＩＮＰＵＴ  ＲＥＡＤＹ：上記以外の場合、
を示している。これらのフラグ状態を示す信号は主制御部５１に送られ、この主制御部５１の制御に用いられる。
【００５１】
上述した構成に加えて、図４に示すように、メモリ１０２にはメモリクリア信号（ＣＬＲ＿ＦＩＦＯ）が供給され、書きこみポインタ１０４には書き込みポインタクリア信号（ＣＬＲ＿ＷＲ）が供給され、さらに、読み出しポインタ１０５には読み出しポインタクリア信号（ＣＬＲ＿ＲＤ）が供給される。これらのクリア信号（ＬＲ＿ＦＩＦＯ、ＣＬＲ＿ＷＲ、ＣＬＲ＿ＲＤ）は、本実施形態にあっては、主制御部５１から供給されるが、レーザ制御部５５にそれらのクリア信号の生成回路を設けるようにしてもよい。
【００５２】
これらのクリア信号のうち、メモリクリア信号（ＣＬＲ＿ＦＩＦＯ）は、メモリ１０２をクリアする信号であり、本信号がメモリ１０２にアサートされると、メモリ１０２の記憶データはクリア（例えばオールゼロ）される。また、書き込みポインタクリア信号（ＣＬＲ＿ＷＲ）は、書き込みポインタ１０４のデータをクリアする信号であり、本信号が書き込みポインタ１０４の制御部にアサートされると、書き込みポインタが保持している書き込みデータはゼロにリセットされる。さらに、読み出しポインタクリア信号（ＣＬＲ＿ＲＤ）は、読み出しポインタ１０５のデータをクリアする信号であり、本信号が読み出しポインタ１０５の制御部にアサートされると、読み出しポインタ１０５が保持している読み出しデータはゼロにリセットされる。
【００５３】
これらのクリア信号を用いる理由を説明する。このメモリ１０２は、書き込みポインタ１０４と、読み出しポインタ１０５によって、書き込みと読み出しの関係が等しく（書き込んだデータ数だけ、データを読み出す）なるように制御される。このとき、クロック（ＣＬＫ＿ＷＲ及びＣＬＫ＿ＲＤ）に重畳するノイズ等に因り、上述した書き込みと読み出しの関係が等しくならない場合が生じる。そのような場合、メモリ容量とデータの数の如何によっては、オーバーラン（OVER RUN）エラーやアンダーラン（UNDER RUN）エラー等のエラーが生じる恐れがある。このエラーは、メモリ１０２から読み出されるデータが所定のデータでないため、所望の画像が得られず、画質の劣化につながる。このため、上述の事態が生じた場合に、上述のクリア信号をアサートし、メモリとポインタを初期状態にした上で、再度画像形成動作を開始するようにする。
【００５４】
また、上述したエラーが起こっていない場合でも、定期的にメモリ１０２とポインタ１０４，１０５をクリアすることで、エラーの影響（画質悪化）を最小限に食い止めることができる。
【００５５】
その最も効果的な例は、１ライン形成毎に、メモリ１０２とポインタ１０４，１０５をクリアする方法である。そのようにすれば、突発的なノイズ等での書き込みと読み出しの関係が崩れたとしても、その被害は１ラインのみである。これを実現するには、BD信号を、メモリクリア信号（ＣＬＲ＿ＦＩＦＯ）、書き込みポインタクリア信号（ＣＬＲ＿ＷＲ）、及び読み出しポインタクリア信号（ＣＬＲ＿ＲＤ）にそれぞれ同期させる接続構成を採ればよい。これによって、１ライン毎に（つまり、ＢＤ信号が出力される毎に）メモリ１０２とポインタ１０４，１０５がクリアされる。
【００５６】
また、別の例としては、ページ印字動作が終了する度に、メモリ１０２とポインタ１０４，１０５をクリアすることも有効である。例えば、ＥＯＰ(End Of Page)信号がローレベルのときに、メモリ１０２とポインタ１０４，１０５をクリアするようにする。すなわち、連続印字動作のときには、用紙と用紙の間（用紙間）で、また、簡潔印字動作のときには、用紙の前後でメモリ１０２とポインタ１０４，１０５をクリアする接続構成を採ればよい。この例の場合、タイミングに時間的な余裕が持てるため、主制御部（ＣＰＵ）５１から各クリア信号をアサートさせることもできる。
【００５７】
図４に示すＰＷＭ回路５５Ｂは、遅延制御回路５５Ａを介して転送されてき画像データに基づいて、パルス信号にＰＷＭ変調を施してＰＷＭ変調信号を生成する。このＰＷＭ変調信号は駆動信号としてレーザドライバ３２に送信される。レーザドライバ３２は、かかる駆動信号に基づいてレーザ発振器３１を駆動する。
【００５８】
一方、図３に戻って説明すると、コントロールパネル５３は、複写動作の起動や、枚数設定などを行なうマンマシンインターフェースである。
【００５９】
本デジタル複写機は、複写動作のみでなく、ページメモリ５８に接続された外部Ｉ／Ｆ５９を介して外部から入力される画像データをも画像として形成できる。なお、外部Ｉ／Ｆ５９から入力される画像データは、一旦ページメモリ５８に格納された後、画像データＩ／Ｆ５６を介してレーザ制御部５５に送られる。
【００６０】
また、本デジタル複写機が、たとえば、ネットワークなどを介して外部から制御される場合には、外部通信Ｉ／Ｆ５４がコントロールパネル５３の役割を果たす。
【００６１】
ポリゴンモータドライバ３７は、前述のビーム光を走査するポリゴンミラー３５を回転させるためのポリゴンモータ３６を駆動するドライバである。主制御部５１は、このポリゴンモータドライバ３７に対し、回転開始、停止と回転数の切換えを行なうことができる。回転数の切換えは、ビーム光検知装置３８でビーム光の通過位置を確認する際に、必要に応じて、所定の回転速度よりも回転数を下げるときに用いる。
【００６２】
レーザドライバ３２は、先に説明したレーザ制御部５５からのビーム光の走査に同期した変調信号にしたがってレーザ光を発光させる以外に、主制御部５１からの強制発光信号により、画像データとは無関係に強制的にレーザ発振器３１を発光動作させる機能を持っている。
【００６３】
また、主制御部５１は、レーザ発振器３１が発光動作するパワーを、各レーザドライバ３２に対して設定する。発光パワーの設定は、プロセス条件の変化などに応じて変更される。
【００６４】
メモリ５２は、制御に必要な情報を記憶するためのものである。例えば、ビーム光の通過位置を検知するための回路特性（増幅器のオフセット値）、及び、ビーム光の到来順序などを記憶しておくことで、電源立ち上げ後、即座に光学系ユニット１３を画像形成が可能な状態にすることができる。
【００６５】
続いて、レーザ制御部５５の作用効果を中心に、本実施形態に係る作用効果を説明する。
【００６６】
水平同期センサを兼ねるビーム光検知装置３８は、ポリゴンミラーによって図示した矢印方向に走査される走査ビーム光の通過タイミングを検知する。このため、ビーム光処理回路４０から水平同期信号（ＢＤ）が発生する。
【００６７】
このＢＤ信号ＢＤは、レーザ制御部５５のＰＷＭ回路５５Ｂにも供給される。このＢＤ信号を受信したＰＷＭ回路５５Ｂは、ＢＤ信号に同期したライン同期信号（ＬＳＹＮＣ）を画像データＩ／Ｆ５６に出力する。
【００６８】
このＬＳＹＮＣ信号を受信した画像データＩ／Ｆ５６は、ＬＳＹＮＣ信号に同期した図示しない画像データ転送クロックに同期させて、画像データ（ＤＡＴ＿ＩＮ）をレーザ制御部５５の遅延回路５５Ａに出力する。図４において、書き込みデータクロック（ＣＬＫ＿ＷＲ）がデータ転送クロックに相当し、また、ＤＡＴ＿ＩＮが画像データを表している。
【００６９】
遅延制御回路５５Ａは、画像データ（ＤＡＴ＿ＩＮ）をＦＩＦＯメモリ１０２に保存できる範囲内の量で書き込み、その後、読み出しデータクロック（ＣＬＫ＿ＲＤ）に同期して、メモリ１０２に保存した画像データ（ＤＡＴ＿ＩＮ）を読み出し、ＰＷＭ回路５５Ｂに、その画像データ（ＤＡＴ＿ＯＵＴ）を送信する。ＰＷＭ回路５５Ｂは、入力した画像データ（ＤＡＴ＿ＩＮ）に応じたＰＷＭ変調信号を駆動信号として出力する。この駆動信号はレーザドライバ３２に出力されるので、レーザドライバ３２がＰＷＭ変調された駆動信号で半導体レーザ３１を駆動し、パルス状のビーム光を発光させる。
【００７０】
この画像データ（ＤＡＴ＿ＩＮ）のＰＷＭ回路５５Ｂへの転送において特徴的なことは、遅延制御回路５５Ａにおけるデータの書き込み及び読み出し処理である。つまり、ＦＩＦＯメモリ１０２に、入力データ、すなわち画像データ（ＤＡＴ＿ＩＮ）を書き込むデータ転送クロックとしての書き込みデータクロック（ＣＬＫ＿ＷＲ）と、ＦＩＦＯメモリ１０２から、当該メモリ１０２に書き込まれている画像データ（ＤＡＴ＿ＩＮ）を読み出すタイミングを司る読み出しデータクロック（ＣＬＫ＿ＲＤ）との周期が必ずしも一致していない点である。すなわち、書き込みデータクロック（ＣＬＫ＿ＷＲ）の周期をＦｗ［ＭＨｚ］、読み出しデータクロック（ＤＡＴ＿ＩＮ）の周期をＦｒ［ＭＨｚ］とした場合に、Ｆｗ≦Ｆｒの関係を保持するように設定されているとも言える。
【００７１】
これは、画像データＩ／Ｆ５６を含むシステム上流側の処理を周期Ｆｗで処理し、実際に画像を形成するレーザ制御部５５のＰＷＭ回路５５Ｂ以降の下流側の処理は周期Ｆｒで処理することを意味する。すなわち、上流側では画像データ（ＤＡＴ＿ＩＮ）を遅い速度で処理し、この処理がある程度が進んだ段階で、下流側で実画像の形成を行うのである。
【００７２】
つまり、各ラインの画像データ（ＤＡＴ＿ＩＮ）をレーザ制御部５５に対して、書き込みが遅く、読み出しが速い処理系を実現できるため、上記のＦＩＦＯメモリ１０２がタイミング遅延手段として機能し、これによりによって、読み出しタイミングを遅延させている。
【００７３】
図５は、ポリゴンミラー３５で反射されるレーザビーム光で感光ドラム１５の画像領域を走査するときの、ＢＤ信号、ＬＳＹＮＣ信号、遅延前の画像データ（ＤＡＴ＿ＩＮ）、及び、遅延後の画像データを用いたＰＷＭ出力（ＰＭＷ変調信号、すなわち駆動信号）の時間的な前後関係の概要を示す。
【００７４】
図５に示す時間関係は詳細には図６に示すタイミングチャートで表される。これを図３のブロック図とともに説明する。
【００７５】
ＢＤ信号を受信したＰＷＭ回路５５Ｂは、ＢＤ信号（水平同期信号）に遅延時間Ｔｓｙｎｃ１を以って同期したＬＳＹＮＣ信号（ライン同期信号）を画像データＩ／Ｆ５６に出力する。ＬＳＹＮＣ信号を受信した画像データＩ／Ｆ５６は、ＦＩＦＯメモリ１０２内にデータを書き込むため、書き込み許可信号（ＥＮ＿ＷＲ）を有効にする。それに伴い、画像データＩ／Ｆ部５６は、ＬＳＹＮＣ信号に同期したデータ転送クロック（すなわち、書き込みデータクロックＣＬＫ＿ＷＲ）に同期させて、画像データ（ＤＡＴ＿ＩＮ）をＦＩＦＯメモリ１０２のデータラッチ１０１に転送する。このデータラッチ１０１は、データ転送クロック（ＣＬＫ＿ＷＲ）に応じてデータをラッチする。
【００７６】
また、書き込み許可信号（ＥＮ＿ＷＲ）及びデータ転送クロック（ＣＬＫ＿ＷＲ）は書き込みポインタ１０４にも接続されている。この書き込みポインタ１０４は、画像データ（ＤＡＴ＿ＩＮ）のメモリ書き込みを司る部分で、データラッチ１０１にラッチされたデータをメモリ１０２に書き込む。書き込みポインタ１０４より、書き込むデータの数や順番（位置）が管理されている。
【００７７】
一方、メモリ１０２に書き込まれた画像データの読み出しの管理、すなわち読み出しデータの順番（位置）や数については、読み出しポインタ１０５で行われる。この読み出しポインタ１０５には、読み出し許可信号（ＥＮ＿ＲＤ）と読み出しクロック（ＣＬＫ＿ＲＤ）が供給される。つまり、本実施形態では、読み出しクロック（ＣＬＫ＿ＲＤ）が画像形成クロックに相当する。
【００７８】
画像データＩ／Ｆ５６が、ＬＳＹＮＣ信号に同期して、読み出し許可を出力すると、ＬＳＹＮＣ信号に同期した読み出しクロック信号（ＣＬＫ＿ＲＤ）が読み出しポインタ１０５に入り、読み出しポインタ１０５は、メモリ１０２に書き込まれた順番に画像データを読み出し、画像データ（ＤＡＴ＿ＯＵＴ）としてＰＷＭ回路５５Ｂに転送する。
【００７９】
上述の読み出し許可信号（ＥＮ＿ＲＤ）を出力するタイミングを、つまり、正確には、読み出しクロック信号が読み出しポインタ１０５で有効になるタイミングＴｓｙｎｃ２をコントロールすることによって、画像データの読み出し（入力と出力）の遅延量を調整することができる。
【００８０】
なお、この遅延量Ｔｓｙｎｃ２としては、
Ｏ＜Ｔｓｙｎｃ２＜メモリ容量最大値
の範囲で設定できる。
【００８１】
このメモリ容量最大値は、原理的には、メモリ１０２の記憶容量の最大値を指すが、メモリ周辺回路の遅延（書き込み動作、読み出し動作の遅延など）があるため、上記最大値から、かかる遅延分を差し引いた時間（又は、この時間に対応したクロック数）になる。この遅延時間は回路構成に依存する量である。一例として、1ラインの画素数が８０００画素のときに（図６の画素数は模式的に示している）、メモリ１０２の容量は５１２画素（最大値）である。なお、１ライン分以上の容量を持つメモリは、一般にラインメモリと呼ばれており、このラインメモリを用いる構成は、本発明に係る遅延制御の対象ではない。本発明で対象とする遅延制御は、同一ライン中で遅延が行なわれる。
【００８２】
上述した遅延時間Ｔｓｙｎｃ２の設定よって上流側の処理がある程度進んだ状態を見計らったタイミングを設定できる。このタイミングは、画像処理部５７によって各ラインの画像データの処理が進み、そのデータがＦＩＦＯメモリ１０２にある程度書き込まれた時間でもある。このため、このタイミングが経過した時点で、ＦＩＦＯメモリ１０２から画像データの読み出しが開始され、各ラインの実画像の形成に処せられる。
【００８３】
また、上述した画像データの読み出しタイミングは、ＢＤ信号及びＬＳＹＮＣ信号に同期しているため、画像生成におけるライン毎の主走査方向の画像ずれは生じない。
【００８４】
なお、図６に示すＥＯＰ（End Of Page）信号は、走査用のビーム光の主走査方向と直交する副走査方向（紙送り方向）の画像領域を表す信号（つまり、１頁内の画像領域を表す信号）である。このＥＯＰ信号で有効ある期間（ハイになる期間）におけるＬＳＹＮＣ信号の数だけラインが形成される。このＥＯＰ信号も例えば主制御部５１から供給される。
【００８５】
以上のように本実施形態によれば、対象画像の主走査方向に沿った各ラインの画像データがＬＳＹＮＣ信号（ライン同期信号）に応答して処理され供給される。これに対して、かかる画像データの取得はＬＳＹＮＣ信号から一定時間Ｔｓｙｎｃ２の後に開始されることから、その画像データを確実に取得して発光手段の駆動に用いることができる。
【００８６】
このため、画像データの転送を高速させた場合でも、同一ライン中における一定時間の遅延時間Ｔｓｙｎｃ２を適宜に設定することにより、画像処理部５７及び画像データＩ／Ｆ５６により各ラインの画像データの処理が終わって確実に供給開始された後で、その画像データを取得することができる。つまり、クロック信号の高速化、すなわち画像データの転送クロックが高速された場合でも、各ラインの画像データの処理が全て終わる前や、その画像データの供給が開始される前に、その先の処理回路（ＰＷＭ回路など）へのデータ転送が開始されてしまうという事態を確実に回避できる。したがって、転送クロックが高速になった場合でも、画像処理される各ラインの画像データを取りこぼし無く、転送させることができる。これにより、各ラインの画像データの転送時にそのデータの取得を一定時間遅延させるだけの比較的簡単な回路構成であり、部品コストの上昇を抑制しながら、画像データの転送を高速化させて画像の印字速度の高速化及び画像の解像度の高精細化を図ることができる。
【００８７】
逆に言えば、「印字速度の高速化」と「解像度の高精細化」に伴い、画像形成クロックが高速化されても、画像データＩ／Ｆ５６とＰＷＭ回路５５Ｂとの間に遅延制御回路５５Ａを介挿させることによって、画像処理部５７や画像データＩ／Ｆ５６の処理が間に合わず、データ読み出しのタイミングとデータの整合性の不一致で所定の画像形成ができなくなるという問題を確実に回避できる。
【００８８】
その一方で、画像データの読み出しの遅延制御を１ラインの転送中に行っているので、従来のように比較的な高価なラインメモリを使用する必要もなく、ＦＩＦＯ方式のメモリで済むので、装置の部品コストを抑制することもできる。
【００８９】
［第２の実施形態］
次に、図７〜９を参照して、本発明に係るビーム光走査装置を一体に組み込んだ画像形成装置の第２の実施形態を説明する。この画像形成装置は、本発明に係るビーム光走査方法も併せて実施している。
【００９０】
なお、この実施形態の説明において、第１の実施例と同一又は同等の構成要素には同一符号を付して、その説明を省略又は簡略化する。
【００９１】
この第２の実施形態に係る画像形成装置は、第１の実施形態の場合と同様に、ＭＦＰ装置の一部の機能を成すデジタル複写機として画像形成装置である。
【００９２】
この第２の実施形態に係る画像形成装置は、第１の実施形態のものと比較して、画像データＩ／Ｆ５６も含んだ上流側のシステムの処理速度（処理周期Ｆｗ［MHｚ］）を、実際に画像を形成するＰＷＭ回路５５Ｂよりも下流側のシステムの処理速度（処理周期Ｆｒ［MHｚ］）よりも下げることができるという特徴がある。具体的には、Ｆｗ＝１／２＊Ｆｒも可能である。例えば、Ｆｗ＝５０ＭＨｚ、Ｆｒ＝１００ＭＨｚである。
【００９３】
これを実現するため、図７に示すように、画像データＩ／Ｆ１０９及びレーザ制御部１１０を備える。このうち、画像データＩ／Ｆ１０９は、前述した画像処理部５７にデータ通信可能に接続されている。このため、画像処理部５７から画像データＩ／Ｆ１０９に対して画像データ（ＤＡＴ＿ＩＮ）がその奇数画素及び偶数画素の順に時系列に転送される。この画像データ（ＤＡＴ＿ＩＮ）を受信した画像データＩ／Ｆ１０９は、その画像データを奇数画素のみから成る画像データＤＡＴ＿ＯＤＤと偶数画素のみから成る画像データＤＡＴ＿ＥＶＥＮの２系統に振り分けて出力する。
【００９４】
レーザ制御部１１０は、図７に示すように、遅延制御回路１１０Ａ及びＰＷＭ回路１１０Ｂを備える。このうち、ＰＷＭ回路１１０Ｂは前述した第１の実施形態と同様に機能する。
【００９５】
これに対し、遅延制御回路１１０Ａは、書き込み用の第１、第２のデータラッチ回路１１１、１１２と、ＦＩＦＯ方式でデータの書き込み及び読み出し可能な第１、第２のメモリ１１３、１１４と、読み出し用の第１、第２のデータラッチ回路１１５、１１６と、データ合成に用いるマルチプレクサ１１７と、データの書き込み制御に用いる書き込みポインタ１１８、データの読み出し制御に用いる読み出しポインタ１１９と、遅延制御の状態を示すフラグ情報を生成するフラグ生成部１２０とを備える。
【００９６】
このうち、書き込み用の第１、第２のデータラッチ回路１１１、１１２は第１、第２のメモリ１１３，１１４に個別に接続され、また、この第１、第２のメモリ１１３，１１４は読み出し用の第１、第２のデータラッチ回路１１５、１１６に個別に接続されている。さらに、この第１、第２のデータラッチ回路１１５、１１６は、２入力１出力のマルチプレクサ１１７に接続されている。
【００９７】
また、書き込み用の第１、第２のデータラッチ回路１１１，１１２には、書き込み許可信号（ＥＮ＿ＷＲ）、及び書き込みデータクロック（ＣＬＫ＿ＷＲ）が与えられている。読み出し用の第１、第２のデータラッチ回路１１５，１１６には、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）が与えられている。書き込みポインタ１１８には、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）が与えられている。さらに、読み出しポインタ１１９には、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）が与えられている。
【００９８】
このため、書き込み用の第１、第２のデータラッチ回路１１１，１１２は、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）に同期して、画像データＩ／Ｆ５６からの画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）をラッチする。このため、第１、第２のデータラッチ回路１１１，１１２にラッチされた画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）は書き込みポインタ１１８の出力値に応答して第１、第２のメモリ１１３，１１４にそれぞれ書き込まれるようになっている。また、読み出し用の第１、第２のデータラッチ回路１１５，１１６は、読み出しポインタ１１９の出力値に応じ、かつ、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）に同期して、第１、第２のメモリ１１３，１１４から画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）をラッチする。このラッチ、すなわち読み出しの際、後述するように、奇数画素データ列及び偶数画素データ列の別にそれぞれ遅延制御が実行される。
【００９９】
この第１、第２のデータラッチ回路１１５，１１６により読み出された画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）はマルチプレクサ１１７に所定タイミングでそれぞれ送られるようになっている。このため、このマルチプレクサ１１７の入力交互切換によって、再び、奇数画素及び偶数画素の順に並んだ時系列の画像データ（ＤＡＴ＿ＯＵＴ）に並び替えられる。このため、このマルチプレクサ１１７から画像データ（ＤＡＴ＿ＯＵＴ）がＰＷＭ回路５５Ｂに転送される。
【０１００】
フラグ生成部１２０は、第１の実施形態のものと同様に、メモリ１１３，１１４の状態を表すフラグを生成する部分である。
【０１０１】
次に、本実施形態に係る作用効果を、遅延制御回路１１０Ａを中心に説明する。
【０１０２】
図８は、ポリゴンミラー３５で反射されるレーザビーム光で感光ドラム１５の画像領域を走査するときの、ＢＤ信号、ＬＳＹＮＣ信号、遅延前の画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）、及び、遅延後の画像データを用いたＰＷＭ出力（ＰＭＷ変調信号、すなわち駆動信号）の時間の前後関係を示す。
【０１０３】
図８に示す時間関係は詳細には図９に示すタイミングチャートで表される。これを図７のブロック図とともに説明する。
【０１０４】
図９に示すように、ＢＤ信号を受信したＰＷＭ回路１１０Ｂは、ＢＤ信号（水平同期信号）に同期したＬＳＹＮＣ信号（ライン同期信号）を画像データＩ／Ｆ１０９に出力する。このＬＳＹＮＣ信号を受信した画像データＩ／Ｆ１０９は、ＦＩＦＯメモリ１１３，１１４にデータを書き込むため、書き込み許可信号（ＥＮ＿ＷＲ）を有効にする。それに伴い、画像データＩ／Ｆ１０９は、ＬＳＹＮＣ信号に同期したデータ転送クロック（ＣＬＫ＿ＷＲ）に同期させて、奇数画素画像データ（ＤＡＴ＿ＯＤＤ）と偶数画素画像データ（ＤＡＴ＿ＥＶＥＮ）を同時に並行して、ＦＩＦＯメモリ１１３，１１４の第１、第２のデータラッチ１１１，１１２にそれぞれ転送する。
【０１０５】
この第１、第２のデータラッチ１１１，１１２はデータ転送クロック（データ書き込みクロック：ＣＬＫ＿ＷＲ）に応じてデータをラッチする。本実施例では、ＣＬＫ＿ＷＲ＝５０ＭＨｚである。
【０１０６】
また、書き込みポインタ１１８は、入力データのメモリ書き込みを司る部分で、第１、第２のデータラッチ１１１，１１２にラッチされたデータを第１、第２のメモリに書き込む。すなわち、奇数画素データ（ＤＡＴ＿ＯＤＤ）は第１のメモリ１１３に、また偶数画素データ（ＤＡＴ＿ＥＶＥＮ）は第２のメモリ１１４にそれぞれ書き込まれる。書き込みポインタ１１８により、書き込んだデータの数や順番が管理されている。
【０１０７】
一方、第１、第２のメモリ１１３，１１４に書き込まれたデータの読み出しの管理（読み出しデータの順番やデータ個数）は、読み出しポインタ１１９で行われる。本実施形態の場合、読み出しクロック（ＣＬＫ＿ＲＤ）が画像形成クロックに相当する。一例として、ＣＬＫ＿ＲＤ＝１００ＭＨｚである。また、第１、第２のメモリ１１３，１１４の夫々のメモリ容量の最大値は、例えば、２５６画素である。
【０１０８】
画像データＩ／Ｆ５６が、ＬＳＹＮＣ信号に同期して、読み出し許可信号（ＥＮ＿ＲＤ）を出力すると、ＬＳＹＮＣ信号に同期した読み出しクロック信号（ＣＬＫ＿ＲＤ）が読み出しポインタ１１９に入る。このため、読み出しポインタ１１９は、第１、第２のメモリ１１３，１１４にそれぞれ書き込まれた順番に、一時記憶した画像データを第１、第２のデータラッチ回路１１５，１１６を介して読み出させる。この読み出した画像データは、奇数画素列データ及び偶数画素列データの別にマルチプレクサ１１７に送られ、このマルチプレクサによって合成される。したがって、この合成された画像データはＰＷＭ回路１１０Ｂに転送される。
【０１０９】
このように、第１の実施形態と同様に、読み出し許可信号（ＥＮ＿ＲＤ）を出力するタイミングを、正確には、読み出しクロック信号（ＣＬＫ＿ＲＤ）が読み出しポインタ１１９で有効になるタイミング（奇数画素データ列用及び偶数画素データ列用の第１、第２のメモリ１１３，１１４からデータを読み出すときの同一ライン中の遅延時間Ｔｓｙｎｃ２）を、コントロールすることによって読み出しデータの遅延量を調整することができる。この結果、第１の実施形態と同等の作用効果を得ることができる。
【０１１０】
これに加えて、画像データの書き込み及び遅延読み出しを奇数画素列及び偶数画素列のデータに２系統に分けて実行しているので、実際に画像を形成するＰＷＭ回路５５Ｂよりも下流側のシステムの処理速度が同じ場合、画像データＩ／Ｆ５６を含んだ上流側のシステムの処理速度は半分で済み、演算負荷を下げることができるという更なる効果がある。この場合でも、上流側のシステムは、擬似的に、下流側のシステムと同一の処理速度を維持できるように見える。さらに、この効果は、「印字速度の高速化」と「解像度の高精細化」が進み、画像生成クロックが一層高周波化された場合でも、上流側のシステムの処理速度は低くて済むので、その高速化及び高精細化の要請があっても、画像処理部及び画像データＩ／Ｆの上流側のシステムの演算負荷はあまり増大させなくても済むという利点もある。
【０１１１】
なお、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載に本発明の要旨を逸脱しない範囲で、さらに従来周知の構成と組み合わせて適宜に実施可能なものである。
【図面の簡単な説明】
【０１１２】
【図１】本発明の１つの実施の形態に係る画像形成装置としてのデジタル複写機の概略を説明する図。
【図２】実施の形態に係る画像形成装置の光学系を説明する図。
【図３】第１の実施の形態に係る制御系の概要を説明するブロック図。
【図４】第１の実施の形態に係る制御系のレーザ制御部の構成を示すブロック図。
【図５】第１の実施の形態において実行される遅延制御の概念を説明するタイミングチャート。
【図６】第１の実施の形態において実行される遅延制御の詳細を説明するタイミングチャート。
【図７】本発明の第２の実施の形態に係る制御系のレーザ制御部の構成を示すブロック図。
【図８】第２の実施の形態において実行される遅延制御の概念を説明するタイミングチャート。
【図９】第２の実施の形態において実行される遅延制御の詳細を説明するタイミングチャート。
【図１０】従来の複写機の制御系のレーザ制御部の構成を示すブロック図。
【図１１】従来の遅延制御の概念を説明するタイミングチャート。
【図１２】従来の遅延制御の詳細を説明するタイミングチャート。
【符号の説明】
【０１１３】
１  スキャナ部
２  プリンタ部
１５  感光ドラム
３１  レーザ
３２  レーザドライバ
３５  ポリゴンミラー
３８  ビーム光検知回路
４０  ビーム光処理回路
５１  主制御部（ＣＰＵ）
５２  メモリ
５５  レーザ制御部
５５Ａ  遅延制御回路
５５Ｂ  ＰＷＭ回路
５６  画像データＩ／Ｆ
５７  画像処理部
１０１、１０３，１１１，１１２，１１５，１１６  データラッチ回路
１０２，１１３，１１４  ＦＩＦＯメモリ
１０４，１１８  書き込みポインタ
１０５，１１９  読み出しポインタ
１０９  画像データＩ／Ｆ
１１７  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006248109.tif 000011
【図１０】
2006248109.tif 000012
【図１１】
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【図１２】
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