(57)【要約】      （修正有）【課題】  高集積フラッシュメモリの書き込み時間、消去時間を短縮する。【解決手段】  行列配置されたプログラム可能な多数のフラッシュメモリセル２ｎｋと、メモリセルを接続するワード線ＷＬｉ及びビット線ＢＬｉと、メモリセルに並列して配置され、ワード線に各々が接続され、その各々がメモリセルと同一構造であってメモリセルとは異なるカプル比を有するベリファイセル４ｎと、ベリファイセルをベリファイするベリファイ手段と、選択されたワード線に接続されたベリファイセルからビット線を介してベリファイセルの出力を読み出す読み出し手段とを具備し、  ベリファイセル４ｎは共通のビット線ＢＬｖｉで接続されると共に、読み出し手段は参照信号を発生するリファレンスセル１６と、リファレンスセルからの参照信号と前記ベリファイセルからの出力を比較する比較回路とを含むことを特徴とする。【選択図】図１
2006185585.tif 000002
【特許請求の範囲】
【請求項１】
行列配置されたプログラム可能な多数のフラッシュメモリセルと、
前記行列配置のメモリセルを接続するワード線及びビット線と、
前記メモリセルに並列して配置され、前記ワード線に各々が接続され、その各々が前記メモリセルと同一構造であって前記メモリセルとは異なるカプル比を有するベリファイセルと、
前記ベリファイセルをベリファイするベリファイ手段と、
選択されたワード線に接続された前記ベリファイセルから前記ビット線を介して前記ベリファイセルの出力を読み出す読み出し手段とを具備し、
前記ベリファイセルは共通のビット線で接続されると共に、前記読み出し手段は参照信号を発生するリファレンスセルと、前記リファレンスセルからの前記参照信号と前記ベリファイセルからの出力を比較する比較回路とを含むことを特徴とするベリファイ機能を備えた不揮発性半導体装置。
【請求項２】
前記ベリファイセルは、前記メモリセルに並列された第１列及び第２列のベリファイセルグループを含むことを特徴とする請求項１記載の不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ベリファイ機能を備えた不揮発性半導体メモリ装置に係り、特にベリファイ用メモリセルを備えた不揮発性半導体メモリ装置に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、或いはフラッシュメモリ等の不揮発性メモリでは、データの書き・消し後、本当にデータの書き・消しが行われたかを確認する必要がある。この確認動作をベリファイと呼ぶ。ベリファイは、書き・消し後のセルの電流をリファレンスセルの電流とをセンスアンプを介して比較することで実行される。一般には、書き・消しを一定時間行い、次にベリファイが実行される。この繰り返しでセルの電流値が規定値に入ると、ベリファイが終了され、書き・消しが終了される。
【０００３】
ここで、単に書き・消しと記載しているが、一般に書き込み動作と消去動作は、独立であり、書き込みに関しては、プログラムベリファイ及び消去に関しては、イレーザブルベリファイの用語が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
フラッシュメモリの集積度が高まるにつれ、書き込み及び消去動作に占めるベリファイの割合が増加し、書き込み、或いは、消去に要する時間が増加している。特に、プログラムベリファイは、ビット単位で実行されるために書き込み時間を低減する阻害要因となっている。
【０００５】
この発明の目的は、上述のような事情に鑑みなされたものであって、高集積フラッシュメモリの書き込み時間、消去時間を大幅に短縮できる不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の態様によると、ベリファイ機能を備えた不揮発性半導体装置は、行列配置されたプログラム可能な多数のフラッシュメモリセルと、前記行列配置のメモリセルを接続するワード線及びビット線と、前記メモリセルに並列して配置され、前記ワード線に各々が接続され、その各々が前記メモリセルと同一構造であって前記メモリセルとは異なるカプル比を有するベリファイセルと、前記ベリファイセルをベリファイするベリファイ手段と、選択されたワード線に接続された前記ベリファイセルから前記ビット線を介して前記ベリファイセルの出力を読み出す読み出し手段とを具備し、
前記ベリファイセルは共通のビット線で接続されると共に、前記読み出し手段は参照信号を発生するリファレンスセルと、前記リファレンスセルからの前記参照信号と前記ベリファイセルからの出力を比較する比較回路とを含むことを特徴としている。
【発明の効果】
【０００７】
ベリファイセルをベリファイするだけでワードラインに接続されたメモリセルのベリファイができ、ワードライン毎にベリファイが可能であることから、ベリファイ時間を大幅に短縮することができる。
【０００８】
また、プログラムベリファイ、イレーズベリファイがベリファイセル又はベリファイビットラインだけで行えるので高集積フラッシュメモリの書き込み時間、消去時間を大幅に短縮できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の一実施例に係る不揮発性半導体装置を説明する。
【００１０】
図１に示されるように、この発明の一実施例に係る不揮発性半導体装置においては、不揮発性メモリセル、図１に示す例においては、ビットデータが書き込まれ、消去されるフラッシュメモリセル２ｎｋがＸ行Ｙ列に配置されている。このＸ行Ｙ列配置のフラッシュメモリセル２ｎｋをベリファイするためのベリファイセル４ｎが更に１列付加されている。メモリセル２ｎｋとベリファイセル４ｎは、後に説明するように略同一のフローティングゲートを備えるフローティングゲート型メモリ構造に形成されるが、そのゲートカップル比が異なるように製造される。メモリセル２ｎｋ及びベリファイセル４ｎのコントロールゲートは、図１に示されるように、各々ワードラインＷＬｉ、ＷＬｉ＋１、ＷＬｉ＋２、…を介してＸデコーダ１０に接続され、メモリセル２ｎｋのドレインは、ビットラインＢＬｉ、ＢＬｉ＋１、…及びビットライン選択用トランジスタ８ｎを介して書き込み及びセンスアンプ６に接続され、メモリセル２ｎｋのソースは、ソースラインＳＬｉ、ＳＬｉ＋１、…を介してグランドに接続されている。ビットライン選択用のトランジスタ８ｎのゲートは、Ｙデコーダ１２に接続されている。
【００１１】
ベリファイセル４ｎのドレインは、ビットラインＢＬｖｉ及びビットライン選択用トランジスタ８ｖを介してベリファイ用のセンスアンプ１４に接続され、ベリファイセル４ｎのソースは、メモリセル２ｎｋと同様にソースラインＳＬｖｉを介してグランドに接続されている。センスアンプ１４には、メモリセル２ｎｋ或いは、ベリファイセル４ｎと同様の構造を有するリファレンスセル１６の出力側が接続されている。
【００１２】
図１に示したメモリセル２ｎｋ及びベリファイセル４ｎは、図２及び図３に示すようなＥＥＰＲＯＭ構造に形成されている。即ち、図２及び図３に示すように、これらのセル２ｎｋ、４ｎにおいては、ｐ型のシリコン基板２０上にｎ型の不純物イオンをドープして高濃度不純物拡散領域（ｎ＋）としてドレイン領域２１及びソース領域２２が形成されている。このドレイン及びソース領域２１、２２を含むシリコン基板２０上には、トンネル酸化膜２３が形成されている。ソース及びドレイン領域２２、２１間のチャネル領域上であって、このトンネル酸化膜２３上には、ポリシリコンから成るフローティングゲート２４が形成されている。フローティングゲート２４以外のトンネル酸化膜２３上には、シリコン酸化物から成る層間絶縁膜２５が形成されている。フローティングゲート２４の露出面を覆い、且つ、層間絶縁膜２５の表面上であって、ソース領域及びドレイン領域２２、２１の上方の領域まで覆うポリシリコンから成るキャップ２６（Cap)が形成されている。このキャップ２６及び層間絶縁膜２５上には、更に、このキャップ２６を含む層間絶縁膜２５の表面には、酸化シリコン／窒化シリコンが積層された構造を有する絶縁層としてのＯＮＯ膜２７が形成されている。また、このＯＮＯ膜２７上には、ポリシリコンからなるコントロールゲート２８が形成されている。
【００１３】
図２及び図３に示すメモリセル２ｎｋとベリファイセル４ｎでは、キャップ２６のデメンションが異なっている。即ち、図２に示すメモリセル２ｎｋでは、キャップ２６は、ソース領域２２及びドレイン領域２１が並ぶ方向に沿った長さＬｘ１と、このソース領域２２及びドレイン領域２１が並ぶ方向に対して直交方向に沿った長さＬｙ１を有し、Ｌｘ１×Ｌｙ１で表わされる略長方形のキャップ面積Ｓ１（＝Ｌｘ１×Ｌｙ１）を有している。これに対して、図３に示すベリファイセル４ｎでは、ソース領域２２及びドレイン領域２１が並ぶ方向に沿った長さＬｘ２と、このソース領域及びドレイン領域が並ぶ方向に対して直交方向に沿った長さＬｙ２を有し、Ｌｘ２×Ｌｙ２で表わされる略長方形のキャップ面積Ｓ２（＝Ｌｘ２×Ｌｙ２）を有している。図２及び図３の比較から明らかなように、メモリセル２ｎｋのキャップ長Ｌｘ１は、ベリファイセル４ｎのキャップ長Ｌｘ２より大きく設定されている。また、メモリセル２ｎｋのキャップ長Ｌｙ１は、ベリファイセル４ｎのキャップ長Ｌｙ２に等しく設定されていることから、メモリセル２ｎｋのキャップ面積Ｓ１は、ベリファイセル４ｎのキャップ面積Ｓ２よりも大きくなる。
【００１４】
上述したような構造を有するメモリセル２ｎｋ及びベリファイセル４ｎでは、ベリファイセル４ｎのゲートカプル比がメモリセル        ２ｎｋのゲートカプル比に比べて小さく設定されている。ゲートカプル比は、チャネル領域及びフローティングゲート２４間のキャパシタンス及びフローティングゲート２４及びコントロールゲート２８間のキャパシタンスが大きいほど大きくなる。図２及び図３に示されるメモリセル２ｎｋ及びベリファイセル４ｎにおいては、チャネル領域及びフローティングゲート２４が対向する面積は同一であることから、両者のチャネル領域及びフローティングゲート２４間のキャパシタンスは等しい。これに対して、メモリセル２ｎｋ及びベリファイセル４ｎにおいては、フローティングゲート２４及びコントロールゲート２８が対向する面積Ｓ１、Ｓ２は異なり、メモリセル２ｎｋの方がベリファイセル４ｎに比べてフローティングゲート２４及びコントロールゲート２８が対向する面積Ｓ１が大きく、したがって、メモリセル２ｎｋの方がベリファイセル４ｎに比べてフローティングゲート２４及びコントロールゲート２８間のキャパシタンスが大きくなる。メモリセル２ｎｋのゲートカプル比がベリファイセル４ｎのゲートカプル比よりも大きくなっている。
【００１５】
上述のように、メモリセル２ｎｋとは異なるゲートカップル比を有するベリファイセル４ｎを半導体装置に組み込み、このベリファイセル４ｎをベリファイするだけで、このベリファイセル４ｎが接続されたワードラインＷＬｉ、ＷＬｉ＋１、…のメモリセル２ｎｋをベリファイすることができる。
【００１６】
なお、上述したカップル比の異なるセルは、単純には、セルのトンネル酸化膜部分の面積とフローティングゲートの表面積を調整して形成するのが最も簡便である。即ち、図２及び図３に示した構造は、ＴＩのＵＳパンテント４，８３３，５１４に示されたものであるが、斜線で示したポリシリコンキャップをフォトマスク上の工夫でアレイセルよりベリファイセルでより短くすれば、カップル比の小さいセルとすることができることは明らかである。
【００１７】
一般に、フラッシュメモリセル２ｎｋへの書き込み或いは消去は、ファウラーノードハイムトンネル電流（以下、Ｆ−Ｎ電流）或いはホットエレクトロン注入（以下、ＨＥ注入）によって行われる。アレイメモリセル２ｎｋに比べてゲートカップル比の小さいベリファイセル４ｎを準備し、各々のフローティングゲート２４への電子注入特性、フローティングゲート２４からの電子引き抜き特性及びフローティングゲート２４へのホットエレクトロンの電子注入特性を調べると、図４（ａ）、（ｂ）及び（ｃ）のようになる。この図４（ａ）、（ｂ）及び（ｃ）から明らかなように、Ｆ−Ｎ電流でもＨＥ注入でも、カップル比の大きいアレイセルの方がその閾値Ｖｔｈの変化が速く、所定時間経過後には、各々閾値が異なっていることが判る。この性質を利用してベリファイセル４ｎへのプログラムの書き込み、及びベリファイセル４ｎからのプログラムの消去をベリファイするだけで各ワードラインＷＬｉ、ＷＬｉ＋１、ＷＬｉ＋２、…に接続されたメモリセル２ｎｋをベリファイすることができる。
【００１８】
まず、プログラムベリファイについて説明する。
【００１９】
始めに書き込み動作が実行される。即ち、ワードラインＷＬｉがＸデコーダ１０で選択されてワードラインＷＬｉに書き込み選択電圧が印加されるとともに書き込みしたいメモリセル２ｎｋのビットラインＢＬｉ、ＢＬｉ＋１…いずれかとベリファイセル４ｎのビットラインＢＬｖｉに接続された選択用トランジスタ８ｖ、８ｎがＹデコーダ１２によって選択され、ビットラインＢＬｉ、ＢＬｉ＋１…いずれかとビットラインＢＬｖｉに書き込み電圧が印加される。このようにして、書き込みしたいメモリセル２ｎｋとベリファイセル４ｎにデータ、例えば、データ“１”が書き込まれる。この書き込み動作では、一定時間の間、選択電圧及び書き込み電圧が印加されてメモリセル２ｎｋ及びベリファイセル４ｎに各々所定範囲の閾値が与えられる。
【００２０】
この書き込み動作の後にベリファイ動作が開始される。ベリファイ動作では、プログラムされたメモリセル２ｎｋが接続されたワードラインＷＬｉのベリファイセル４ｎがＸデコーダ１０によって選択され、ベリファイ電圧が印加される。このベリファイ電圧は、後に説明するようにプログラムされたベリファイセル４ｎの閾値電圧に対応している。その後、ビットラインＢＬｖｉに接続された選択用トランジスタ８ｖがＹデコーダ１２で選択される。したがって、プログラムされたベリファイセル４ｎからの出力がセンスアンプ１４に供給される。このベリファイ動作の際には、リファレンスセル１６もまたＯＮされることから、このリファレンスセル１６から参照電圧がセンスアンプ１４に供給される。センスアンプ１４では、参照出力とベリファイセル４ｎからの出力が比較される。ここで、ベリファイセル４ｎが正しくプログラムされている場合には、例えば、参照出力のレベルに比べてベリファイセル４ｎからの出力のレベルが大きく、センスアンプ１４からは、正しくプログラムされた旨を意味する出力“１”が出力される。また、ベリファイセル４ｎが正しくプログラムされていない場合には、例えば、参照出力のレベルに比べてベリファイセル４ｎからの出力のレベルが小さく、センスアンプ１４からは、正しくプログラムされていない旨を意味する出力“０”が出力される。
【００２１】
消去ベリファイは、書き込みベリファイと略同様に下記のように実行される。ここで、消去動作は、共通ソースや共通ウエル毎に実行される。即ち、ワードラインＷＬｉ、ＷＬｉ＋１、…に消去ゲート電圧が印加されるとともに共通ウエル又は共通ソースに消去ウエル電圧又は消去電圧が印加され、或いは、共通ウエル及び共通ソースに各々消去ウエル電圧及び消去電圧が印加される。このようにして、メモリセル２ｎｋ及びベリファイセル４ｎのデータが消去される。この消去動作では、一定時間の間、選択電圧及び消去電圧が印加されてメモリセル２ｎｋ及びベリファイセル４ｎに各々所定範囲の閾値が与えられる。
【００２２】
この消去動作の後にベリファイ動作が開始される。ベリファイ動作では、データが消去されたベリファイセル４ｎがＸデコーダ１０によって次々に選択され、ベリファイ電圧が印加される。このベリファイ電圧は、後に説明するように消去時のベリファイセル４ｎの閾値電圧に対応している。ビットラインＢＬｖｉに接続された選択用トランジスタ８ｖがＹデコーダ１２で選択されると、消去されたベリファイセル４ｎからの出力がセンスアンプ１４に供給される。このベリファイ動作の際には、ＯＮされているリファレンスセル１６からの参照出力がセンスアンプ１４によってベリファイセル４ｎからの出力と比較される。ここで、ベリファイセル４ｎが正しく消去されている場合には、例えば、参照出力のレベルに比べてベリファイセル４ｎからの出力のレベルが小さく、センスアンプ１４からは、正しく消去された旨を意味する出力“０”が出力される。また、ベリファイセル４ｎが消去されていない場合には、例えば、参照出力のレベルに比べてベリファイセル４ｎからの出力のレベルが大きく、センスアンプ１４からは、正しく消去されていない旨を意味する出力“１”が出力される。このようにしてベリファイセル４ｎの消去されているか否かがベリファイされる。
【００２３】
上述したように、ベリファイセル４ｎをベリファイすることによって、このベリファイセル４ｎとワードラインＷＬｉを共有するメモリセル２ｎｋのプログラム、或いは、消去がベリファイされる。これは、下記のような理由に基づいている。
【００２４】
図５は、多数のセルの閾値の分布を示し、横軸はセルの数に対応するセルカウントが示され、縦軸にはスレショルド電圧Ｖｔｈが示されている。グラフＡ１及びＢ１は、フローティングゲート２４に電子を注入したある時点でのメモリセル２ｎｋ及びベリファイセル４ｎの閾値の分布を示している。また、グラフＡ２及びＢ２は、フローティングゲート２４から電子を引き抜いたある時点でのメモリセル２ｎｋ及びベリファイセル４ｎの閾値の分布を示している。
【００２５】
図４（ａ）及び図５（ａ）のグラフＡ１及びＢ１から明らかなように、フローティングゲート２４に電子を注入した場合には、ベリファイセル４ｎの閾値がある値まで上がれば、カップル比がベリファイセルより大きいメモリセル２ｎｋでは、閾値変化がベリファイセル４ｎよりも速いため、より高い閾値レベルに達している。したがって、ベリファイセル４ｎがその閾値で導通するか否かを調べれば、他のメモリセル２ｎｋは、ベリファイセル４ｎの閾値よりも大きな閾値を有する所定の閾値を有していることとなり、このベリファイセル４ｎに対応するメモリセル２ｎｋがその閾値で導通するか否かを調べる必要がないこととなる。
【００２６】
また、図４（ｂ）及び図５（ａ）のグラフＡ２及びＢ２から明らかなように、フローティングゲート２４から電子を引き抜いた場合には、ベリファイセルの閾値がある値まで下がれば、カップル比がベリファイセルより大きいアレイセルでは、閾値変化がベリファイセルよりも速いため、より低い閾値レベルに達している。したがって、ベリファイセル４ｎがその閾値で導通するか否かを調べれば、他のメモリセル２ｎｋは、ベリファイセル４ｎの閾値よりも小さな閾値を有する所定の閾値を有していることとなり、このベリファイセル４ｎに対応するメモリセル２ｎｋがその閾値で導通するか否かを調べる必要がないこととなる。このような原理から、ワードラインＷＬを共有するビットに対してベリファイセル４ｎを１つを調べるだけでメモリセル２ｎｋのベリファイは保証されることとなる。
【００２７】
ホットエレクトロンをフローティングゲート２４に注入する場合であっても図５（ａ）のグラフＡ１及びＢ１に示したと同様な分布を示すことから、同様にホットエレクトロンを注入してデータをメモリセル２ｎｋに書き込む場合、或いは、消去する場合にあっても、単にベリファイセル４ｎをベリファイするだけでメモリセル２ｎｋをベリファイすることができる。
【００２８】
ここで、リファレンスセル１６がアレイメモリセル２ｎｋと同型のセルに形成し、レファレンスセル１６のカップル比をアレイメモリセル２ｎｋのカップル比に等しくした場合には、ベリファイセル４ｎとのオフセットを調整するためのセンスアンプ１４のセンス比調整をＴＥＧプロセスで調べておく必要がある。なお、リファレンスセル１６もベリファイセル４ｎと同型のセルとすると、その調整は容易となる。
【００２９】
さて、以上から以下のような応用が可能となる。
【００３０】
（１）アレイセル２ｎｋよりカップル比の大きいベリファイセル４ｎからなるビットラインを追加する。
【００３１】
このベリファイセル４ｎは、オーバーイレーズ、オーバープログラムのチェック用に用いることができる。即ち、図５（ｂ）に示すように、ベリファイセル４ｎとアレイセル２ｎｋの閾値分布は、図５（ａ）とは異なっている。即ち、フローティングゲート２４に電子を注入した場合におけるある時点でのメモリセル２ｎｋ及びベリファイセル４ｎの閾値の関係は、グラフＣ１及びＤ１から明らかなように、メモリセル２ｎｋの閾値がある値まで上がれば、カップル比がメモリセル２ｎｋより大きいベリファイセル４ｎでは、閾値変化がメモリセル２ｎｋよりも速いため、より高い閾値レベルに達している。また、フローティングゲート２４から電子を引き抜いた場合におけるある時点でのメモリセル２ｎｋ及びベリファイセル４ｎの閾値の関係は、グラフＣ２及びＤ２から明らかなように、メモリセル２ｎｋの閾値がある値まで下がれば、カップル比がメモリセル２ｎｋより大きいベリファイセル４ｎでは、閾値変化がメモリセル２ｎｋよりも速いため、より低い閾値レベルに達している。
【００３２】
この性質を利用して、図１に示されるベリファイセル４ｎをアレイセル２ｎｋよりカップル比を大きくすることによってベリファイセル４ｎをメモリセル２ｎｋのオーバーイレーズ及びオーバープログラムのチェックに用いることができる。
【００３３】
（２）図１に示す回路においてメモリセルが異なる閾値を有する第１及び第２メモリセルに分類され、これらの第１及び第２メモリセルの各々よりもカップル比の小さい第１及び第２ベリファイセルからなるビットラインを２本以上付加することによって多値化メモリに対処することができる。
【００３４】
ワードラインに印加する電圧を変えて多値化メモリを作る場合、第１レベルを第１ベリファイセルで、また、第２レベルを第２ベリファイセルでというふうにベリファイする。このとき、第１ベリファイセルと第２ベリファイセルのカップル比は必ずしも同じ必要はない。
【００３５】
更に、この発明の実施例によれば、前記ベリファイ手段は、ワード線を選択する手段と、選択されたワード線に接続されたベリファイセルからビット線を介してベリファイセルの出力を読み出す読み出し手段とを含むことを特徴とする不揮発性半導体装置が提供される。
【００３６】
また、この発明の実施例によれば、参照信号を発生するリファレンスセルと、このリファレンスセルからの参照信号とベリファイセルからの出力を比較する比較回路とを含むことを特徴とする不揮発性半導体装置が提供される。
【００３７】
更に、この発明の実施例によれば、ベリファイセルは、メモリセルに並列された第１及び第２のベリファイセルグループを含むことを特徴とする不揮発性半導体装置が提供される。
【図面の簡単な説明】
【００３８】
【図１】この発明の一実施例に係る不揮発性半導体装置の回路構成を示すブロック図である。
【図２】図１に示されたメモリセルの構造を概略的に示す断面図である。
【図３】図１に示されたベリファイセルの構造を概略的に示す断面図である。
【図４】（ａ）、（ｂ）及び（ｃ）は、各々メモリセル及びベリファイセルの電子注入特性、電子引き抜き特性及びホットエレクトロン注入特性を示すグラフである。
【図５】（ａ）、（ｂ）及び（ｃ）は、各々メモリセル及びベリファイセルにおいてゲートカップル比を変えた場合における多数のセルに関する閾値の分布を示すグラフである。
【符号の説明】
【００３９】
２ｎｋ…フラッシュメモリセル、４ｎ…ベリファイセル、ＷＬｉ、ＷＬｉ＋１、ＷＬｉ＋２…ワードライン、ＢＬｉ、ＢＬｉ＋１、ＢＬｖｉ…ビットライン、６…書き込み及びセンスアンプ、８ｎ、８ｖ…ビット選択用トランジスタ、ＳＬｖｉ…ソースライン、１０…Ｘデコーダ、１２…Ｙデコーダ、１４…ベリファイ用のセンスアンプ、１６…リファレンスセル、２０…基板、２１…ドレイン領域、２２…ソース領域、２３…トンネル酸化膜、２４…フローティングゲート、２５…層間絶縁膜、２６…キャップ、２７…ＯＮＯ膜、２８…コントロールゲート
【図１】
2006185585.tif 000003
【図２】
2006185585.tif 000004
【図３】
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【図４】
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【図５】
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