(57)【要約】【課題】  半導体スイッチング素子のコレクタ電流の立ち上がりおよび立下り時における電流変化の傾きを変化できないため、ノイズ発生およびスイッチング損失を最適に設定できない。【解決手段】  半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段(9)とからなる半導体装置において、前記駆動制御手段(9)に、駆動能力の異なる複数個の駆動デバイス(T1〜T6)を備え、その駆動デバイスの中からいずれか１つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段(10)を備える。【選択図】図１１
2006020336.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段とからなる半導体装置において、
前記駆動制御手段に、駆動能力の異なる複数個の駆動デバイスを備え、その駆動デバイスの中からいずれか１つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段を備えたことを特徴とする半導体装置。
【請求項２】
前記特性補正手段は不揮発性メモリである請求項１に記載の半導体装置。
【請求項３】
前記特性補正手段はワンタイムＲＯＭである請求項１または２に記載の半導体装置。
【請求項４】
不揮発性メモリもしくはワンタイムＲＯＭで実現される上記特性補正手段を集積内蔵したことを特徴とする請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の回路構成に関するものであり、特にＩＧＢＴなどの絶縁ゲート型半導体スイッチング素子を駆動するパワーモジュールにおいて、そのパワーモジュールの電気的特性のトリミングを行う回路に関する。
【背景技術】
【０００２】
図１３にインバータ回路用パワーモジュールの構成を示す。駆動制御回路は、ＵPin,ＶPin,ＷPin,ＵNin,ＶNin,ＷNinを入力信号とし、各ＩＧＢＴ１〜ＩＧＢＴ６にそれぞれ駆動信号ＵPout,ＶPout,ＷPout,ＵNout,ＶNout,ＷNout(図１３ではＵPout,ＵNoutのみ明記)を出力する。この図１３では１個の駆動制御回路で６個のＩＧＢＴを駆動するパワーモジュールの例であるが、複数の駆動制御回路を搭載したものもある。
【０００３】
尚、図中右上のダイオードブリッジは本モジュールにＤＣ電源を供給するための整流回路である。又、電流検出用の抵抗Ｒsは、ＩＧＢＴ２のエミッタ回路に挿入されているが、電流損失が大きくなるため、一般には、後で参照する図１５に示すように、第２のエミッタ回路に挿入される。
【０００４】
図１４に前記入力信号ＵPin,ＵNinに係わる入出力動作タイミングチャートを示す。ｔ１は、入力信号ＵPinのハイからローへのレベル反転から、出力信号ＵPoutがローからハイへのレベル反転までに要する遅延時間である。そして、ＩＧＢＴ１の出力電流Ｉupからわかるように、更にｔonPの遅延時間をおいてＩＧＢＴ１がスイッチオンする。前者の遅延時間ｔ１は、駆動制御回路に起因するものであり、後者の遅延時間ｔonPはＩＧＢＴの応答時間によるものである。したがって、入力信号ＵPinのハイからローへのレベル反転からｔconP後にＩＧＢＴ１がスイッチオンする。
【０００５】
ｔ２は、入力信号ＵPinのローからハイへのレベル反転から、出力信号ＵPoutがハイからローへのレベル反転までに要する遅延時間である。そして、ＩＧＢＴ１の出力電流Ｉupからわかるように、更にｔoffPの遅延時間をおいてＩＧＢＴ１がスイッチオフする。従って入力信号ＵPinのローからハイへのレベル反転からｔcoffP後にＩＧＢＴ１がスイッチオフする。
【０００６】
同様に、入力信号ＵNinのローからハイへのレベル反転から、ｔcoffN(＝ｔ3＋ｔoffN)後にＩＧＢＴ２がスイッチオフし、入力信号ＵNinのハイからローへのレベル反転から、ｔconN(＝ｔ4＋ｔonN)後にＩＧＢＴ２がスイッチオンする。尚、この図１４でわかるように、入力信号ＵPin,ＵNinに対し、出力信号ＵPout、ＵNoutはレベルが反転している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したｔ1〜ｔ4およびｔonP、ｔoffP、ｔoffN、ｔonNの遅延時間は一定ではなく、駆動制御回路やＩＧＢＴによってバラツキがある。従って、いかなる場合でも、ＩＧＢＴ１とＩＧＢＴ２とが同時にスイッチオンしないように、ＩＧＢＴ１のオン期間に対し、ＩＧＢＴ２のオフ期間が長くなるようにしている。
【０００８】
そのためには、入力信号ＵPinのロー期間に対し、入力信号ＵNinのハイ期間を図示のごとく設定する必要があり、その結果、入力信号ＵNinには入力休止時間期間(Ｔdead)が含まれるため、高精度なインバータ制御を行う際の阻害要因となっていた。
【０００９】
又、図１３の駆動制御回路に含まれる過電流保護の回路を図１５に示している。ＩＧＢＴ２に接続したセンス抵抗Ｒsに電流Ｉrsが流れることにより、センス抵抗の一端にはＶＲs＝Ｒs・Ｉrsの電位が発生する。その電位ＶＲsが所定のトリップレベルを超えると、過電流保護回路３'により、短絡が発生したと検知され、駆動制御手段４'の動作が停止され、短絡保護が機能する。しかし、センス抵抗にバラツキがあり、過電流保護回路３'で設定されているトリップレベルにもバラツキがあり、そのため短絡電流保護値にもバラツキが生じ、正確な短絡保護が困難であった。
【００１０】
更に、各ＩＧＢＴのコレクタ電流の立ち上がりおよび立下り時における電流変化の傾きが大きくなると、ノイズが多量に発生し、一方、前記傾きが緩やかになると、スイッチング損失が増大する。このようにノイズ発生とスイッチング損失との間にはトレードオフの関係がある。そのため、実際のＩＧＢＴの使用状態に適った駆動が行えるように、従来はＩＧＢＴ毎に、最適となる駆動制御回路を必要とした。
【００１１】
本発明は、上述した課題を解決するためになされたものであり、
デバイスの電気的特性をトリミングすることにより、各デバイス間でのバラツキをなくし高精度のインバータ制御を行える半導体装置と、
短絡保護および過温度保護を高精度で行える半導体装置と、
出力デバイスのコレクタ電流の立ち上がり、および立下りの傾斜を最適に設定できる半導体装置とを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、半導体スイッチング素子の駆動に用いられる半導体装置において、特性補正用入力信号に基づき前記半導体スイッチング素子の特性補正を行う特性補正手段を有することを特徴とする。
【００１３】
本発明の第１の態様は、半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段と、特性補正用入力信号に基づき前記駆動制御手段に対し伝達遅延時間を随意に設定して各半導体素子における遅延時間のバラツキをなくす特性補正手段を有することを特徴とする。
【００１４】
本発明の第２の態様は、半導体スイッチング素子と、この半導体スイッチング素子に流れる電流を検出する電流検出手段と、この電流検出手段からの検出信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過電流保護手段と、前記トリップレベルの補正を行う特性補正手段を有することを特徴とする。
【００１５】
本発明の第３の態様は、半導体スイッチング素子と、この半導体スイッチング素子の動作温度を検出する温度検知手段と、この温度検知手段からの検知信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過温度保護手段と、前記トリップレベルの補正を行う特性補正手段を有することを特徴とする。
【００１６】
本発明の第４の態様(請求項１対応)は、半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段とからなる半導体装置において、
前記駆動制御手段に、駆動能力の異なる複数個の駆動デバイスを備え、その駆動デバイスの中からいずれか１つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段を備えたことを特徴とする。
【発明の効果】
【００１７】
本発明は、半導体スイッチング素子の特性について補正するようにしたので、各半導体装置における種々のバラツキを補正でき、高精度なインバータ装置を提供できる。
【００１８】
本発明の第１の態様は、駆動回路に適切な遅延時間を設定することにより、半導体スイッチング素子における遅延時間のバラツキをなくすようにしたので、入力休止時間期間(Ｔdead)の設定が不要となり、高精度のインバータ制御が可能となる。
【００１９】
本発明の第２の態様は、過電流の判断基準とするトリップレベルを随意に補正できるようにしたので、短絡保護を高精度で行なうことができる。
【００２０】
本発明の第３の態様は、過温度の判断基準とするトリップレベルを随意に補正できるようにしたので、過温度保護を高精度で行なうことができる。
【００２１】
本発明の第４の態様は、駆動回路に電流容量の異なる複数個の駆動デバイスを備え、その中から適切なものを選択できるようにしたので、半導体スイッチング素子のコレクタ電流の立ち上がり、および立下りの傾斜を随意に設定できる。
【００２２】
前記特性補正手段としては、請求項２のごとく不揮発性メモリや、請求項３のごとくワンタイムＲＯＭで簡便に実現できる。また、これらの不揮発性メモリやワンタイムＲＯＭで実現した特性補正手段は、請求項４のごとく容易に半導体装置に集積化して内蔵できる。
【発明を実施するための最良の形態】
【００２３】
実施形態１
図１は、本発明の第１実施形態を示した制御ブロック図を示す。駆動制御回路１は、信号入力端子からの入力信号ＵPinおよび信号入力端子からの入力信号ＵNinの信号に基づき、当該パワーモジュールの出力端子であるＰ２、Ｎ２間にシリアルに接続されたＵ相のＩＧＢＴ１、ＩＧＢＴ２のそれぞれのゲートに出力信号ＵPoutおよびＵNoutを供給する。この図１では、Ｕ相についてのみ記したが、Ｖ相のＩＧＢＴ３、ＩＧＢＴ４およびＷ相のＩＧＢＴ５、ＩＧＢＴ６を駆動するための回路を含む。
【００２４】
駆動制御回路１および特性補正回路２の詳しい回路図を図２に示している。駆動制御回路１において、論理回路１１は、入力信号ＵPinを遅延挿入回路１２内ラインＬ１にロジック信号として出力する。遅延挿入回路１２内において、ラインＬ１とアースとの間に、キャパシタンスＣ１、Ｃ２、Ｃ３がそれぞれスイッチＳ１、Ｓ２、Ｓ３を介して接続される。また、ラインＬ１には電流Ｉ１が供給される。
【００２５】
前記ラインＬ１は反転器ＩＮＶ１を介し、遅延挿入回路１３内のラインＬ２に接続される。この遅延挿入回路１３においても、ラインＬ２とアースとの間に、キャパシタンスＣ４、Ｃ５、Ｃ６がそれぞれスイッチＳ４、Ｓ５、Ｓ６を介して接続されている。また、ラインＬ２には電流Ｉ２が供給される。そのラインＬ２は反転器ＩＮＶ２を介して駆動回路１４に接続される。この駆動回路１４からＩＧＢＴ１を駆動する駆動信号ＵPoutが出力される。
【００２６】
キャパシタンスＣ１、Ｃ２、Ｃ３およびキャパシタンスＣ４、Ｃ５、Ｃ６の各容量は同一であってもよく、あるいは個別に異なる容量であってもよい。また、キャパシタンスの個数は３個に限定されない。
【００２７】
特性補正回路２では、特性補正信号が書込回路２１により、ＥＰＲＯＭ２２に書き込まれ、そのＥＰＲＯＭ２２のデータがレジスタ２３にラッチされる。このレジスタ２３よりのラッチデータｄ１〜ｄ６が前記スイッチＳ１〜Ｓ６の駆動信号として供給される。従って、特性補正信号によって、前記スイッチＳ１〜Ｓ６を所望の状態にスイッチオン、スイッチオフできる。
【００２８】
図２の駆動制御回路１の動作を図３のタイミングチャートに従って説明する。入力信号ＵNinは、図１４のものと異なり、入力休止時間(Ｔdead)は含まれず、入力信号ＵPinとレベルが反転しているだけで完全に同期している。遅延時間ｔ11は、入力信号ＵPinのハイからローへのレベル反転から、出力信号ＵPoutがローからハイへのレベル反転までに要した駆動制御回路１内の遅延時間であり、スイッチＳ１〜Ｓ３がすべてオフのとき、遅延挿入回路１２での遅延時間は０のため、この時の遅延時間ｔ11の大きさは、図１４における遅延時間ｔ１に相当する。
【００２９】
遅延時間ｔ12は、入力信号ＵPinのローからハイへのレベル反転から出力信号ＵPoutがハイから、ローへのレベル反転までに要した駆動制御回路１内の遅延時間であり、スイッチＳ４〜Ｓ６がすべてオフのとき、この遅延挿入回路３３での遅延時間は０のため、この時の遅延時間ｔ12の大きさは、図１４における遅延時間ｔ２に相当する。
【００３０】
図２の駆動制御回路１では、入力信号ＵPinのみに対する回路のみ示しており、他の入力信号ＵNin、ＶPin、ＶNin、ＷPin、ＷNin に対してもそれぞれ同じ回路(遅延挿入回路や特性補正回路)を備える。従って、遅延時間ｔ13は、入力信号ＵNinのローからハイへのレベル反転から出力信号ＵNoutがハイからローへのレベル反転までの遅延時間であり、遅延時間ｔ14は、入力信号ＵNinのハイからローへのレベル反転から出力信号ＵNoutがローからハイへのレベル反転までの遅延時間である。これらの遅延時間もｔ11およびｔ12と同様に随意に設定できる。
【００３１】
ＩＧＢＴ１は、ＵPinのハイからローへの反転レベルから遅延時間ｔ11後に、出力信号ＵPoutがローからハイにレベル反転し、さらにｔonP(ＩＧＢＴ１の応答時間)後にＩＧＢＴ１がスイッチオンする。従って、入力信号ＵPinのハイからローへのレベル反転からｔconP後にＩＧＢＴ１がスイッチオンする。
【００３２】
そして、そのＩＧＢＴ１は、ＵPinのローからハイへの反転レベルから遅延時間ｔ12後に、出力信号ＵPoutがハイからローにレベル反転し、さらにｔoffP(ＩＧＢＴ１の応答時間)後にＩＧＢＴ１がスイッチオフする。従って、入力信号ＵPinのローからハイへのレベル反転からｔcoffP後にＩＧＢＴ１がスイッチオフする。
【００３３】
同様に、ＩＧＢＴ２は、ＵNinのローからハイへの反転レベルから遅延時間ｔ13後に、出力信号ＵNoutがハイからローにレベル反転し、さらにｔoffN(ＩＧＢＴ２の応答時間)後にＩＧＢＴ２がスイッチオフする。従って、入力信号ＵNinのローからハイへのレベル反転からｔcoffN後にＩＧＢＴ２がスイッチオフする。
【００３４】
そして、そのＩＧＢＴ２は、ＵNinのハイからローへの反転レベルから遅延時間ｔ14後に、出力信号ＵNoutがローからハイにレベル反転し、さらにｔonN(これもＩＧＢＴ２の応答時間)後にＩＧＢＴ２がスイッチオンする。従って、入力信号ＵNinのハイからローへのレベル反転からｔconN後にＩＧＢＴ１がスイッチオンする。
【００３５】
入力信号ＵPinおよびＵNinを図３のごとく同期させても、駆動制御回路１における遅延時間やＩＧＢＴ自身の反応時間にバラツキがあるため、ｔconP≠ｔcoffNであり、ＩＧＢＴ１のスイッチオンとＩＧＢＴ２のスイッチオフとが合致しない。同様に、ｔcoffP≠ｔconNであるため、ＩＧＢＴ１のスイッチオフとＩＧＢＴ２のスイッチオンとが合致しない。
【００３６】
しかし、特性補正信号により、
全スイッチをオフ
いずれか１つのスイッチをオン
いずれか２つのスイッチをオン
全スイッチをオン
のどれかを選択することにより、ｔ11およびｔ13の遅延時間を加減でき、この操作により、図３のごとく、ｔconP≒ｔcoffNとすれば、同じタイミングでＩＧＢＴ１はスイッチオンし、ＩＧＢＴ２はスイッチオフする。同様に、ｔ12およびｔ14の遅延時間を加減して、ｔcoffP≒ｔconNとすれば、同じタイミングでＩＧＢＴ１はスイッチオフし、ＩＧＢＴ２はスイッチオンする。
【００３７】
このように、ｔconP≒ｔcoffN、ｔcoffP≒ｔconNとすれば、駆動制御手段１およびＩＧＢＴ自身の応答時間を含めたデバイス全体での遅延時間のバラツキをなくせることができ、そのため、入力休止時間(Ｔdead)が不要であり、高精度なインバータ制御が可能となる。尚、温度変化や経年変化により、遅延時間が僅かながらドリフトするため、そのドリフトをカバーできる程度のＴdeadの設定が望ましい。但し、この場合のＴdeadは従来のものと比較して格段に短いため、高精度なインバータ制御を行う際に障害とならない。
【００３８】
特性補正回路２のＥＰＲＯＭ２２には、不揮発性メモリもしくはワンタイムＲＯＭを用いることができ、そのような特性補正回路２を、この駆動制御回路１に集積内蔵することもできる。
【００３９】
実施形態２
図４は、本発明の第２実施形態を示した制御ブロック図を示し、その詳細を図５に示している。駆動制御回路４は、入力信号Ｃをロジック信号として出力する論理回路４１と、そのロジック信号に従って駆動信号ｃを出力する駆動回路４２とからなる。
【００４０】
過電流保護回路３は比較器３１からなり、その非反転入力部には、ＩＧＢＴ２の第２エミッタに接続したセンス抵抗Ｒsの一端に生じたＶsが入力される。基準電圧Ｖref は、４つの直列接続の抵抗で分圧され、それらの分圧された電圧Ｖref1〜Ｖref3がスイッチＳ１〜Ｓ３によって選択され、比較器３１の反転入力部にトリップレベルとして入力される。この比較器３１の出力は、前記論理回路４１に遮断信号として出力される。
【００４１】
特性補正回路５は前記スイッチＳ１〜Ｓ３のいずれか１つをオンにするための回路であり、その回路構成は、図２の特性補正回路２と同様である。この特性補正回路５もＥＰＲＯＭに不揮発性メモリもしくはワンタイムＲＯＭを用いることができ、本駆動制御回路４に集積内蔵することもできる。
【００４２】
既述したように、従来は、センス抵抗Ｒs、過電流保護回路３で設定されているトリップレベルおよびエミッタの分流比に個体バラツキがあり、そのため短絡電流保護値にもバラツキが生じ、正確な短絡保護が困難であったが、本実施形態では、図６に示すように、トリップレベルをＶref1、Ｖref2、Ｖref3 に変更可能とし、実測結果に基づき適切なトリップレベルを設定することにより、正確な過電流保護が可能となる。尚、変更可能なトリップレベルの個数は３個に限定されない。
【００４３】
実施形態３
図７は、本発明の第３実施形態を示した制御ブロック図を示し、図７の詳細を図８に示す。図７および図８において、図４および図５と共通する要素については共通の符号を付している。過温度保護回路７自身は、過電流保護回路３と同一の回路構成であるが、比較器７１の非反転入力部には温度検知手段８で検出した温度信号Ｖtが取り込まれる。
【００４４】
ＩＧＢＴ１の動作温度が高くなり、前記温度信号Ｖtが所定のトリップレベルを上回れば、所定の遮断信号が駆動制御回路４に供給されることにより、入力信号Ｄに対し、その駆動信号ｄが遮断されるが、この過温度保護回路７においても、過温度保護トリップレベルおよび温度検知手段８のバラツキがあるため正確な過温度保護が困難であった。
【００４５】
そこで本実施形態では、図９に示すように、トリップレベルをＶref1、Ｖref2、Ｖref3 に変更可能とし、実測結果に基づき適切なトリップレベルを設定することにより、正確な過温度保護が可能となる。
【００４６】
実施形態４
図１０は、本発明の第４実施形態を示した制御ブロック図を示し、その詳細を図１１に示す。駆動制御回路９は、入力信号Ｅをロジック信号として出力する論理回路９１と、駆動回路９２とからなる。ＮタイプのＦＥＴトランジスタＴ１、Ｔ３、Ｔ５の各ドレインは、当駆動制御回路９の出力端子に接続され、各ゲートは、各スイッチＳ１、Ｓ３、Ｓ５を介して論理回路９１の出力部か、各トランジスタのソースに接続される。
【００４７】
ＰタイプのＦＥＴトランジスタＴ２、Ｔ４、Ｔ６の各ドレインは、当駆動制御回路９の出力端子に接続され、各ゲートは、各スイッチＳ２、Ｓ４、Ｓ６を介して論理回路９１の出力部か、各トランジスタのソースに接続される。各スイッチＳ１〜Ｓ６は、特性補正回路１０のレジスタよりの信号ｄ１〜ｄ６により駆動される。
【００４８】
入力信号Ｅの立ち下がりにより、トランジスタＴ１、Ｔ３、Ｔ５の内、論理回路９１の出力部に接続されていたトランジスタが駆動され、そして、前記入力信号Ｅの立ち上がりにより、トランジスタＴ２、Ｔ４、Ｔ６の内、論理回路９１の出力部に接続されていたトランジスタが駆動され、それらの駆動されたトランジスタの出力電流が駆動信号ｅとして出力される。
【００４９】
このときのタイミングチャートを図１２に示している。駆動信号ｅ１は、トランジスタＴ１およびＴ２が駆動されたときのものであり、駆動信号ｅ２は、トランジスタＴ３およびＴ４が駆動されたときのものである。トランジスタＴ１およびＴ２に比べ、トランジスタＴ３およびＴ４の駆動能力が大きく、それゆえ、駆動信号ｅ２の立ち上がりおよび立ち下がりが、駆動信号ｅ１と比較して緩くなっている。駆動信号ｅ１およびｅ２におけるＩＧＢＴ２のコレクタ電流をＩ１、Ｉ２に示している。
【００５０】
従来は、ＩＧＢＴの電流容量毎に駆動制御回路の駆動能力を変える必要があったが、本実施形態によれば、種々の駆動容量を持ったＩＧＢＴの中から適切なものを選択することにより、ＩＧＢＴ２のコレクタ(出力)電流の立ち上がり、立ち下がりの傾きを随意に選択できる。この特性補正回路１０もＥＰＲＯＭに不揮発性メモリもしくはワンタイムＲＯＭを用いることができ、本駆動制御回路９に集積内蔵することもできる。
【００５１】
駆動されるトランジスタは、Ｔ１−Ｔ２、Ｔ３−Ｔ４、Ｔ５−Ｔ６の組み合わせ以外に、Ｔ１−Ｔ４のような組み合わせであってもよく、あるいは(Ｔ１＋Ｔ３)−(Ｔ２＋Ｔ４)のように複数個を同時に駆動させるような組み合わせも可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態を示した制御ブロック図
【図２】図１の詳細を示した回路図
【図３】図１における信号のタイミングチャート
【図４】本発明の第２実施形態を示した制御ブロック図
【図５】図４の詳細を示した回路図
【図６】図４における信号のタイミングチャート
【図７】本発明の第３実施形態を示した制御ブロック図
【図８】図７の詳細を示した回路図
【図９】図７における信号のタイミングチャート
【図１０】本発明の第４実施形態を示した制御ブロック図
【図１１】図７の詳細を示した回路図
【図１２】図１０における信号のタイミングチャート
【図１３】従来のパワーモジュールの構成を示した回路図
【図１４】図１３における入出力動作を示したタイミングチャート
【図１５】短絡保護動作時を示したタイミングチャート
【符号の説明】
【００５３】
１  駆動制御回路、２  特性補正回路、３  過電流保護回路、４  駆動制御回路、５  特性補正回路、７  過温度保護回路、８  温度検知手段、９  駆動制御回路、１０  特性補正回路、１１  論理回路、１２  遅延挿入回路、１３  遅延挿入回路、２１  書込回路、２２  ＥＰＲＯＭ、２３  レジスタ、９１  論理回路、９２  駆動回路
【図１】
2006020336.tif 000003
【図２】
2006020336.tif 000004
【図３】
2006020336.tif 000005
【図４】
2006020336.tif 000006
【図５】
2006020336.tif 000007
【図６】
2006020336.tif 000008
【図７】
2006020336.tif 000009
【図８】
2006020336.tif 000010
【図９】
2006020336.tif 000011
【図１０】
2006020336.tif 000012
【図１１】
2006020336.tif 000013
【図１２】
2006020336.tif 000014
【図１３】
2006020336.tif 000015
【図１４】
2006020336.tif 000016
【図１５】
2006020336.tif 000017