(57)【要約】      （修正有）【課題】ランディングプラグコンタクトとストレージノードコンタクトとの間の不整合を防止し、接触抵抗を改善することができる半導体素子のストレージノードコンタクトの形成方法を提供すること。【解決手段】複数のゲート２３とソース／ドレーン領域２５が形成された半導体基板２１のゲート間に酸化膜２６とランディングプラグコンタクトを形成するステップと、ランディングプラグコンタクト及びゲートを含んだ半導体基板の全面上に層間絶縁膜２９を形成するステップと、層間絶縁膜をエッチングしてランディングプラグコンタクトを露出させる第１ストレージノードコンタクトホールを形成するステップと、露出されたランディングプラグコンタクトと酸化膜を除去し、第２ストレージノードコンタクトホールを形成するステップと、第２ストレージノードコンタクトホール内にポリシリコンを埋め込んでストレージノードコンタクト３０を形成するステップとを含む。【選択図】図２Ｅ
2006032919.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートとソース／ドレーン領域が形成された半導体基板において、前記ゲート間にランディングプラグコンタクトを形成する第１ステップと、
前記ランディングプラグコンタクト及び前記ゲートを含んだ前記半導体基板の全面上に層間絶縁膜を形成する第２ステップと、
前記層間絶縁膜をエッチングして前記ランディングプラグコンタクトを露出させる第１ストレージノードコンタクトホールを形成する第３ステップと、
前記第１ストレージノードコンタクトホールにより露出された前記ランディングプラグコンタクトを除去し、第２ストレージノードコンタクトホールを形成する第４ステップと、
前記ランディングプラグコンタクトを除去して形成した前記第２ストレージノードコンタクトホール内にポリシリコンを埋め込む第５ステップとを含むことを特徴とする半導体素子のストレージノードコンタクトの形成方法。
【請求項２】
前記ランディングプラグコンタクトを除去する前記第４ステップは、前記ゲートの損傷を最小限に抑えるために低いバイアス特性を有する高選択ポリシリコンエッチングを行うことを特徴とする請求項１に記載の半導体素子のストレージノードコンタクトの形成方法。
【請求項３】
前記高選択ポリシリコンエッチングを、誘導結合プラズマを用いて行うことを特徴とする請求項２に記載の半導体素子のストレージノードコンタクトの形成方法。
【請求項４】
前記高選択ポリシリコンエッチングを、Ｃｌ２及びＨＢｒガスを用いて行うことを特徴とする請求項２に記載の半導体素子のストレージノードコンタクトの形成方法。
【請求項５】
前記ランディングプラグコンタクトを形成する前記第１ステップの前に、前記ゲート間の前記半導体基板の表面に酸化膜を形成して、前記高選択ポリシリコンエッチングの間、前記半導体基板のエッチングを防止することを特徴とする請求項１に記載の半導体素子のストレージノードコンタクトの形成方法。
【請求項６】
前記ランディングプラグコンタクトを除去する前記第４ステップの後、前記ポリシリコンを埋め込む前記第５ステップの前に、
前記ゲートの側壁に窒化膜スペーサを形成する第６ステップと、
前記窒化膜スペーサが形成された前記半導体基板の表面を洗浄する第７ステップとを更に含むことを特徴とする請求項１に記載の半導体素子のストレージノードコンタクトの形成方法。
【請求項７】
前記窒化膜スペーサを１０ｎｍ以下の厚さに形成することを特徴とする請求項６に記載の半導体素子のストレージノードコンタクトの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、より詳細には、ランディングプラグコンタクトとストレージノードコンタクトとの間の不整合を防止し、接触抵抗を改善することができるストレージノードコンタクトの形成方法に関する。
【背景技術】
【０００２】
近年の半導体素子の高集積化により、パターン形成面積が減少し、ゲート段差が増大するのに伴い、ストレージノードと基板との間の接点に用いるコンタクトを形成することが技術的に困難となってきている。そのため、高いゲート段差に起因する製造工程の困難さを解決するため、即ち、ストレージノードと基板との間の接触マージンを確保するために、ストレージノードの形成前にストレージノードと基板とを接続するストレージノードコンタクトを形成する技術が一般化してきている。
【０００３】
以下、従来のストレージノードコンタクトの形成方法を、図１Ａ〜図１Ｄを参照して説明する。
【０００４】
図１Ａ〜図１Ｄは、従来のストレージノードコンタクトの形成方法を説明するための断面図である。
【０００５】
先ず、図１Ａに示すように、素子分離膜１２が形成された半導体基板１１上に、ゲート絶縁膜１３ａ、ゲート導電膜１３ｂ及びハードマスク窒化膜１３ｃを順次形成し、これらをパターニングしてゲート１３を形成する。その後、各ゲート１３の両側壁にスペーサ１４を形成し、スペーサ１４を含むゲート１３間の基板表面に不純物をイオン注入してソース／ドレーン領域１５を形成する。
【０００６】
次に、ゲート１３を含む基板の全面上に蒸着によって第１層間絶縁膜１７を形成した後にその表面を平坦化し、表面が平坦化された第１層間絶縁膜１７をエッチングして複数のゲート１３及びゲート１３間の基板表面を同時に露出させるランディングプラグコンタクト（Ｌａｎｄｉｎｇ  Ｐｌｕｇ  Ｃｏｎｔａｃｔ）ホール（図示せず）を形成する。その後、ランディングプラグコンタクトホールを埋め込むように第１層間絶縁膜１７上に蒸着によってポリシリコン膜（図示せず）を形成する。そして、ゲート１３のハードマスク窒化膜１３ｃが露出するまで、ポリシリコン膜と第１層間絶縁膜１７とに化学機械研磨（ＣＭＰ）を行い、ゲート１３間の基板表面上にランディングプラグコンタクト１８を形成する。
【０００７】
次に、図１Ｂに示すように、ランディングプラグコンタクト１８及びゲート１３を含む基板の全面上に、特定のランディングプラグコンタクトと接続するビットライン（図示せず）を形成する。その後、公知の方法により、ランディングプラグコンタクト１８及びゲート１３を含む基板上の全面に、蒸着によってビットラインを覆うように第２層間絶縁膜１９を形成する。そして、第２層間絶縁膜１９の表面を平坦化する。
【０００８】
次に、図１Ｃに示すように、公知の方法により、第２層間絶縁膜１９をエッチングしてランディングプラグコンタクト１８を露出させるストレージノードコンタクトホールＨを形成する。
【０００９】
最後に、図１Ｄに示すように、ストレージノードコンタクトホールＨ内にポリシリコンを埋め込んでストレージノードコンタクト２０を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来のストレージノードコンタクトの形成方法は、半導体素子の高集積化による接触面積の減少により、ランディングプラグコンタクト１８とストレージノードコンタクト２０との間の整合が困難であるという問題点を有する。また、ランディングプラグコンタクト１８とストレージノードコンタクト２０との間の接触抵抗が大きいという問題もある。
【００１１】
本発明は、上記従来技術の問題を解決するためになされたものであり、その目的は、ランディングプラグコンタクトとストレージノードコンタクトとの間の不整合を防止し、接触抵抗を改善することができる半導体素子のストレージノードコンタクトの形成方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る半導体素子のストレージノードコンタクトの形成方法は、複数のゲートとソース／ドレーン領域が形成された半導体基板において、前記ゲート間にランディングプラグコンタクトを形成する第１ステップと、前記ランディングプラグコンタクト及び前記ゲートを含んだ前記半導体基板の全面上に層間絶縁膜を形成する第２ステップと、前記層間絶縁膜をエッチングして前記ランディングプラグコンタクトを露出させる第１ストレージノードコンタクトホールを形成する第３ステップと、前記第１ストレージノードコンタクトホールにより露出された前記ランディングプラグコンタクトを除去し、第２ストレージノードコンタクトホールを形成する第４ステップと、前記ランディングプラグコンタクトを除去して形成した前記第２ストレージノードコンタクトホール内にポリシリコンを埋め込む第５ステップとを含むことを特徴としている。
【００１３】
また、前記ランディングプラグコンタクトを除去する前記第４ステップは、前記ゲートの損傷を最小限に抑えるために低いバイアス特性を有する高選択ポリシリコンエッチングを行うことができる。
【００１４】
また、前記高選択ポリシリコンエッチングを、誘導結合プラズマを用いて行うことができる。
【００１５】
また、前記高選択ポリシリコンエッチングを、Ｃｌ２及びＨＢｒガスを用いて行っても良い。
【００１６】
また、前記ランディングプラグコンタクトを形成する前記第１ステップの前に、前記ゲート間の前記半導体基板の表面に酸化膜を形成して、前記高選択ポリシリコンエッチングの間、前記半導体基板のエッチングを防止することができる。
【００１７】
また、前記ランディングプラグコンタクトを除去する前記第４ステップの後、前記ポリシリコンを埋め込む前記第５ステップの前に、前記ゲートの側壁に窒化膜スペーサを形成する第６ステップと、前記窒化膜スペーサが形成された前記半導体基板の表面を洗浄する第７ステップとを更に含むことができる。
【００１８】
また、前記窒化膜スペーサを１０ｎｍ以下の厚さに形成することができる。
【発明の効果】
【００１９】
本発明によると、基板からストレージノードコンタクトまでを一体に形成することにより、従来生じていた不整合の発生を防止し、境界面での接触抵抗を減少させることができる。これにより、半導体素子の電気的特性を安定化することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付の図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００２１】
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体素子のストレージノードコンタクトの形成方法を説明するための断面図である。
【００２２】
尚、以下の説明において、半導体基板に対して種々の処理を行うが、各処理後の半導体基板及びその付加物をあわせて「基板」と称する。
【００２３】
先ず、図２Ａに示すように、素子分離膜２２が形成された半導体基板２１上に、ゲート絶縁膜２３ａ、ゲート導電膜２３ｂ及びハードマスク窒化膜２３ｃを順次形成し、これらをパターニングしてゲート２３を形成する。その後、基板上の全面に蒸着によって絶縁膜を形成し、これをブランケットエッチングして各ゲート２３の両側壁にスペーサ２４を形成する。そして、スペーサ２４を含むゲート２３間の半導体基板２１の表面に不純物をイオン注入してソース／ドレーン領域２５を形成する。
【００２４】
次に、スペーサ２４間の空間を埋め込むように、ゲート２３を含む基板上の全面に蒸着によって第１層間絶縁膜２７を形成した後にその表面を平坦化し、表面が平坦化された第１層間絶縁膜２７をエッチングして複数のゲート２３及びゲート２３間の基板表面を同時に露出させるランディングプラグコンタクトホール（図示せず）を形成する。次に、ランディングプラグコンタクトホールが形成された半導体基板２１の表面を酸化処理して酸化膜２６を形成する。次に、ランディングプラグコンタクトホールを埋め込むように第１層間絶縁膜２７上に蒸着によってポリシリコン膜（図示せず）を形成する。そして、ゲート２３のハードマスク窒化膜２３ｃが露出するまで、ポリシリコン膜と第１層間絶縁膜２７とに化学機械研磨（ＣＭＰ）を行い、ゲート２３間の酸化膜２６の表面上にポリシリコンのランディングプラグコンタクト２８を形成する。
【００２５】
このように、ランディングプラグコンタクト２８を形成する前に、ゲート２３間の半導体基板２１の表面に酸化膜２６を形成するのは、後述する高選択ポリシリコンエッチングを行う時に半導体基板２１がエッチングされるのを防止するためである。
【００２６】
次に、図２Ｂに示すように、ランディングプラグコンタクト２８及びゲート２３を含む基板上の全面に蒸着によって第２層間絶縁膜２９を形成する。そして、第２層間絶縁膜２９の表面を平坦化する。
【００２７】
次に、図２Ｃに示すように、公知の方法により、第２層間絶縁膜２９をエッチングしてランディングプラグコンタクト２８を露出させる第１ストレージノードコンタクトホールＨ１を形成する。
【００２８】
次に、図２Ｄに示すように、第１ストレージノードコンタクトホールＨ１の形成により露出したランディングプラグコンタクト２８を除去して、第１ストレージノードコンタクトホールＨ１を含む第２ストレージノードコンタクトホールＨ２を形成する。ここで、ゲート２３の損傷を最小限に抑えるために、低いバイアス特性を有する高選択ポリシリコンエッチングによってランディングプラグコンタクト２８の除去を行う。高選択ポリシリコンエッチングは、エッチングガスとしてＣｌ２及びＨＢｒガスを用い、誘導結合プラズマエッチングにより行う。
【００２９】
最後に、図２Ｅに示すように、ランディングプラグコンタクト２８を除去した空間及びその上方の第１ストレージノードコンタクトホールＨ１を含む第２ストレージノードコンタクトホールＨ２内にポリシリコンを埋め込んで、ストレージノードコンタクト３０を形成する。ここで、ランディングプラグコンタクト２８の除去後、ポリシリコンの埋め込みによるストレージノードコンタクト３０の形成前に、ゲート２３の側壁に窒化膜スペーサ（図示せず）を形成し、窒化膜スペーサを形成した基板の表面を洗浄しておく。このとき、窒化膜スペーサを１０ｎｍ以下の厚さで形成する。
【００３０】
このように、ストレージノードコンタクト３０を形成する際に、ランディングプラグコンタクト２８を全て除去し、シリコンの半導体基板２１の表面が露出するようにエッチングした後で蒸着によってポリシリコンを形成すると、従来は別々に形成していたランディングプラグコンタクト１８とストレージノードコンタクト２０とを一体に、即ち、半導体基板２１からストレージノードコンタクト３０までをシリコンで一体に形成することができる。これにより、不整合の発生を防止することができ、接触抵抗を改善し、半導体素子の電気的特性を安定化することができる。
【００３１】
このストレージノードコンタクト３０を一体に形成するために解決しなければならない技術的問題点は、ランディングプラグコンタクト２８を除去する際に、ゲート２３を保護している窒化膜及び酸化膜並びに半導体基板２１の損傷を最小限に抑えながら、ポリシリコンのランディングプラグコンタクト２８のエッチングを行うことである。
【００３２】
この問題点を解決するために、ランディングプラグコンタクト２８の除去に低いバイアス特性を有する高選択ポリシリコンエッチングを行う。
【００３３】
また、この高選択ポリシリコンエッチングを行う間に起こる半導体基板２１のエッチングによる損傷を防止するために、後にエッチングによって除去するランディングプラグコンタクト２８を形成する前にあらかじめ半導体基板２１のシリコンの表面を酸化処理して酸化膜２６を形成しておく。即ち、酸化膜２６は、高選択ポリシリコンエッチングを行う間に、半導体基板２１のエッチングによる損傷を防止し、ランディングプラグコンタクト２８のオーバエッチングを可能にするストッパーとしての役割をする。
【００３４】
また、ストレージノードコンタクト３０をポリシリコンで一体に形成する前に行う基板表面の洗浄処理の影響を最小限に抑えるために、薄い窒化膜スペーサをゲート２３の側壁に保護膜として形成して、洗浄処理でのオーバエッチングに対するストッパーとして用いる。
【００３５】
以上、本発明によれば、基板からストレージノードコンタクトまでを一体に形成することにより不整合の発生を防止し、境界面での接触抵抗を減少させることができる。これにより、半導体素子の電気的特性を安定化することができる。
【００３６】
尚、本発明は上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３７】
【図１Ａ】従来のストレージノードコンタクトの形成方法を説明するための断面図である。
【図１Ｂ】従来のストレージノードコンタクトの形成方法を説明するための断面図である。
【図１Ｃ】従来のストレージノードコンタクトの形成方法を説明するための断面図である。
【図１Ｄ】従来のストレージノードコンタクトの形成方法を説明するための断面図である。
【図２Ａ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトの形成方法を説明するための断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトの形成方法を説明するための断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトの形成方法を説明するための断面図である。
【図２Ｄ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトの形成方法を説明するための断面図である。
【図２Ｅ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトの形成方法を説明するための断面図である。
【符号の説明】
【００３８】
２１      半導体基板
２２      素子分離膜
２３ａ    ゲート絶縁膜
２３ｂ    ゲート導電膜
２３ｃ    ハードマスク窒化膜
２３      ゲート
２４      スペーサ
２５      ソース／ドレーン領域
２６      酸化膜
２７      第１層間絶縁膜
２８      ランディングプラグコンタクト
２９      第２層間絶縁膜
３０      ストレージノードコンタクト
【図１Ａ】
2006032919.tif 000003
【図１Ｂ】
2006032919.tif 000004
【図１Ｃ】
2006032919.tif 000005
【図１Ｄ】
2006032919.tif 000006
【図２Ａ】
2006032919.tif 000007
【図２Ｂ】
2006032919.tif 000008
【図２Ｃ】
2006032919.tif 000009
【図２Ｄ】
2006032919.tif 000010
【図２Ｅ】
2006032919.tif 000011