(57)【要約】【課題】  基板の除去の際に第三薄膜に対する不具合が起こり難くなる電子デバイスの製造方法及びこれにより製造された電子デバイス及び圧電デバイスを提供する。【解決手段】  第一工程では、被成膜面１０ａの一部１２を覆うように基板１０を保持しこの被成膜面１０ａ上に第一薄膜２０を成膜する。第二工程では、被成膜面の一部１２を覆わないように、第一薄膜２０が成膜された基板１０を保持し、被成膜面の一部１２の上及び第一薄膜２０の上にさらに第二薄膜４０を成膜する。第三工程では、第二薄膜４０の上に第三薄膜５２，５０を成膜し、積層体７０を得る。第四工程では、エッチャント又は液体を含む研磨剤を用いて基板１０を積層体７０から除去する。そして、第二薄膜４０のエッチング速度又は溶解速度は、第三薄膜５２，５０のエッチング速度又は溶解速度よりも低い。【選択図】  図６
2006073964.tif 000002
【特許請求の範囲】
【請求項１】
被成膜面の一部を覆うように基板を保持し、前記被成膜面上に第一薄膜を成膜する第一工程と、
前記被成膜面の一部を覆わないように、前記第一薄膜が成膜された基板を保持し、前記被成膜面の一部の上及び前記第一薄膜の上にさらに、第二薄膜を成膜する第二工程と、
前記第二薄膜の上に第三薄膜を成膜し、前記基板、前記第一薄膜、前記第二薄膜及び第三薄膜を有する積層体を得る第三工程と、
エッチャントを用いて前記基板をエッチングすることにより前記積層体から前記基板を除去する第四工程と、を備え、
前記第二薄膜の前記エッチャントによるエッチング速度は、前記第三薄膜の前記エッチャントによるエッチング速度よりも低い、電子デバイスの製造方法。
【請求項２】
被成膜面の一部を覆うように基板を保持し、前記被成膜面上に第一薄膜を成膜する第一工程と、
前記被成膜面の一部を覆わないように、前記第一薄膜が成膜された基板を保持し、前記被成膜面の一部の上及び前記第一薄膜の上にさらに、第二薄膜を成膜する第二工程と、
前記第二薄膜の上に第三薄膜を成膜し、前記基板、前記第一薄膜、前記第二薄膜及び第三薄膜を有する積層体を得る第三工程と、
液体を含む研磨剤を用いて前記基板を研磨することにより前記積層体から前記基板を除去する第四工程と、を備え、
前記第二薄膜の前記研磨剤による溶解速度は、前記第三薄膜の前記研磨剤による溶解速度よりも低い、電子デバイスの製造方法。
【請求項３】
前記第一工程における成膜を蒸着法により行う請求項１又は２に記載の電子デバイスの製造方法。
【請求項４】
前記第二工程における成膜をスパッタリング法により行う請求項３に記載の電子デバイスの製造方法。
【請求項５】
前記第一工程ではさらに前記被成膜面が下向きとなるように前記基板を保持し、前記第二工程ではさらに前記被成膜面が上向きとなるように前記基板を保持する請求項１〜４のいずれかに記載の電子デバイスの製造方法。
【請求項６】
前記基板は半導体基板である請求項１〜５のいずれかに記載の電子デバイスの製造方法。
【請求項７】
前記第一工程では前記第一薄膜としてバッファ膜を成膜し、前記第二工程では前記第二薄膜として第一金属膜を成膜し、前記第三工程では前記第三薄膜として圧電膜を成膜する請求項１〜６のいずれかに記載の電子デバイスの製造方法。
【請求項８】
前記第一工程において、前記バッファ膜の上にさらに第二金属膜を成膜する請求項７に記載の電子デバイスの製造方法。
【請求項９】
前記第三工程において、前記圧電膜の上にさらに第三金属膜を成膜する請求項７又は８に記載の電子デバイスの製造方法。
【請求項１０】
前記第一工程、前記第二工程及び前記第三工程によって前記積層体を一対作成し、前記第四工程を行う前に、前記積層体同士を前記第三金属膜同士が向かい合わせとなるように接着し、
前記第四工程において、いずれかの積層体の基板を除去する請求項９に記載の電子デバイスの製造方法。
【請求項１１】
前記第一工程において、前記バッファ膜として、蛍石型結晶構造を有する第一バッファ膜、及び、希土類Ｃ型結晶構造を有する第二バッファ膜をこの順に成膜する請求項７〜１０のいずれかに記載の電子デバイスの製造方法。
【請求項１２】
前記第三工程において、前記圧電膜を成膜する前に、前記第一金属膜上に、前記第三薄膜としてシード膜をさらに成膜する請求項７〜１１のいずれかに記載の電子デバイスの製造方法。
【請求項１３】
前記シード膜はペロブスカイト型結晶構造を有する請求項１２に記載の電子デバイスの製造方法。
【請求項１４】
前記圧電膜はペロブスカイト型結晶構造を有する請求項７〜１３のいずれかに記載の電子デバイスの製造方法。
【請求項１５】
前記第一金属膜は、金又は白金族元素を主成分として含む請求項７〜１４のいずれかに記載の電子デバイスの製造方法。
【請求項１６】
前記バッファ膜、前記第一金属膜及び前記圧電膜の少なくとも一つについてのＸ線ロッキングカーブにおける最大ピークの半値幅が３°以内である請求項７〜１５のいずれかに記載の電子デバイスの製造方法。
【請求項１７】
請求項１〜１６の電子デバイスの製造方法により製造された電子デバイス。
【請求項１８】
バッファ膜、第二金属膜、第一金属膜、及び、圧電膜がこの順に積層された圧電デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法、電子デバイス及び圧電デバイスに関する。
【背景技術】
【０００２】
従来より、ＰＺＴ等の圧電膜を一対の金属膜で挟んだ構造を有する圧電デバイスが知られている。このような圧電デバイスの製造方法として、例えば、非特許文献１等に記載されているように、酸化マグネシウム単結晶基板上に、金属膜、圧電膜、及び金属膜をこの順に成膜する方法が知られている。
【０００３】
また、近年では、特許文献１，２等に記載されているように、酸化マグネシウム単結晶基板に比べて安価かつ機械的強度や耐湿性に優れたシリコン基板上に、金属膜、圧電膜、及び金属膜を順に成膜する方法も提供されている。
【０００４】
ここで、圧電デバイスの圧電特性を向上させるためには、圧電膜の配向性を高めることが必要である。
【０００５】
そして、特許文献３、４等に記載されているように、半導体基板上に配向性の良い圧電膜を成膜するためには、半導体基板上にあらかじめ酸化ジルコニウム等のバッファ膜を成膜し、その後、バッファ膜上に金属膜、及び圧電膜を、好ましくは、バッファ膜上に金属膜、シード膜、及び圧電膜を、この順に成膜すると、この圧電膜を良好に配向させることができることが知られている。
【特許文献１】特開２００３−６０２４８号公報
【特許文献２】特開２００３−２２９６１１号公報
【特許文献３】特開平０８−１０９０９９号公報
【特許文献４】特開平１１−３１２８０１号公報
【特許文献５】特開平９−１１０５９２号公報
【非特許文献１】R. Takayama, Y. Tomita, Preparation of epitaxial Pb(ZrxTi1-x)O3 thin films and their crystallographic, pyroelectric, and ferroelectric properties, J. Appl. Phys., 65(4), pp1666-1670, 1989
【発明の開示】
【発明が解決しようとする課題】
【０００６】
バッファ膜及び金属膜を半導体基板上に成膜する場合において、半導体基板の被成膜面を下向きに保持し、このように下向きとされた半導体基板の被成膜面上にバッファ膜や金属膜を例えば蒸着法によって析出させると、このバッファ膜及び金属膜を十分に配向させることができ、したがって、このバッファ膜上にその後成膜されるシード膜や圧電膜等を、十分に配向させる事ができる。
【０００７】
ところが、このように半導体基板の被成膜面を下向きに保持する場合には、半導体基板を保持具により保持することが必要となり、この保持具によって半導体基板の被成膜面の一部が不可避的に覆われてしまう。なお、基板へバッファ膜や金属膜を高い配向性で成膜するためには基板を高温に加熱することが必要なため、接着剤や静電気力を用いて基板を保持することは困難である。したがって、半導体基板の被成膜面には、バッファ膜や金属膜等が形成されていない非成膜部が生じてしまう。
【０００８】
そして、このように非成膜部が生じた基板を裏返して被成膜面が上向きになるように基板を載置台上に載置し、半導体基板の上面にシード膜や圧電膜等の薄膜を、スパッタ法等によりこの順に成膜して積層体を得る。そうすると、半導体基板における金属膜の非成膜部においてシード膜や圧電膜等の薄膜と半導体基板とが直接接触することとなる。その後、積層体の側面を耐食性の樹脂等で覆い、フッ硝酸等のエッチャントを用いたエッチングや液体を含む研磨剤を用いた研磨により積層体から半導体基板を除去すると、半導体基板と接触していたシード膜や圧電膜等の薄膜が外部に露出してエッチング液や研磨剤と接触し、この薄膜がエッチングされたり溶解されたりしてしまう場合がある。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、被成膜面の一部を覆うように保持した基板上にバッファ膜等の第一薄膜を成膜した後、被成膜面の一部を覆わないように保持した基板の上に圧電膜等の第三薄膜を成膜し、その後、基板を除去する電子デバイスの製造方法において、基板の除去の際に第三薄膜に対する不具合が起こり難くなる電子デバイスの製造方法及びこれにより製造された電子デバイス及び圧電デバイスを提供する。
【課題を解決するための手段】
【００１０】
本発明に係る第一の電子デバイスの製造方法は、以下の第一工程、第二工程、第三工程及び第四工程を備える。
【００１１】
第一工程では、被成膜面の一部を覆うように基板を保持し、被成膜面上に第一薄膜を成膜する。第二工程では、被成膜面の一部を覆わないように、第一薄膜が成膜された基板を保持し、被成膜面の一部の上及び第一薄膜の上にさらに、第二薄膜を成膜する。第三工程では、第二薄膜の上に第三薄膜を成膜し、基板、第一薄膜、第二薄膜及び第三薄膜を有する積層体を得る。第四工程では、エッチャントを用いて基板をエッチングすることにより積層体から基板を除去する。
【００１２】
そして、エッチャントによる第二薄膜のエッチング速度が、エッチャントによる第三薄膜のエッチング速度よりも低くなるように、第二薄膜、第三薄膜及びエッチャントが設定されている。
【００１３】
また、本発明に係る第二の電子デバイスの製造方法は、以下の第一工程、第二工程、第三工程及び第四工程を備える。
【００１４】
第一工程では、被成膜面の一部を覆うように基板を保持し、被成膜面上に第一薄膜を成膜する。第二工程では、被成膜面の一部を覆わないように、第一薄膜が成膜された基板を保持し、被成膜面の一部の上及び第一薄膜の上にさらに、第二薄膜を成膜する。第三工程では、第二薄膜の上に第三薄膜を成膜し、基板、第一薄膜、第二薄膜及び第三薄膜を有する積層体を得る。第四工程では、液体を含む研磨剤を用いて基板を研磨することにより積層体から基板を除去する。
【００１５】
そして、研磨剤による第二薄膜の溶解速度が、研磨剤による第三薄膜の溶解速度よりも低くなるように、第二薄膜、第三薄膜及び研磨剤が設定されている。
【００１６】
本発明によれば、第一工程において、被成膜面の一部を覆うように基板が保持されるので、この被成膜面の一部（以下、非成膜部と呼ぶ）上には第一薄膜が成膜されず、これに対して、非成膜部以外の部分上に第一薄膜が成膜される。
【００１７】
つぎに、第二工程において、非成膜部を覆わないように基板が保持され、この状態で基板の被成膜面の上に第二薄膜が成膜される。これにより、この第二薄膜は、第一薄膜の上だけでなく、非成膜部の上、すなわち、被成膜面の内の第一薄膜が成膜されなかった部分の上にも成膜される。したがって、その後に第三工程において、基板の上に第三薄膜を成膜する工程において、第三薄膜が基板と直接接触しない。
【００１８】
その後、第四工程において、積層体の基板をエッチャントを用いたエッチングにより溶解させて除去する、又は、積層体の基板を液体を含む研磨剤を用いた研磨により除去すると、基板が除去された部分から第一薄膜及び第二薄膜が露出し、第三薄膜は露出しない。
【００１９】
そしてこのエッチャントによる第二薄膜のエッチング速度は第三薄膜のエッチング速度よりも低く、又は、この研磨剤による第二薄膜の溶解速度は第三薄膜の溶解速度よりも低いので、第四工程において、エッチャントや研磨剤によって圧電膜やシード膜等の第三薄膜がエッチャントや研磨剤によって悪影響を受け難くなる。したがって、製造における歩留まりが向上すると共に、第一薄膜，第二薄膜及び第三薄膜を有する電子デバイスの信頼性も向上する。
【００２０】
ここで、第二薄膜のエッチング速度又は溶解速度は、第三薄膜のエッチング速度又は溶解速度よりも３倍以上低いことが好ましく、これにより十分に第三薄膜が保護される。
【００２１】
ここで、上述の２つの製造方法において、第一工程における成膜を蒸着法により行うと、第一薄膜の配向性を高くでき、これによって第二薄膜及び第三薄膜の配向性を高くできる。したがって、特性の良い電子デバイスの製造が可能である。
【００２２】
さらに、第二工程における成膜をスパッタリング法により行うと、下地となる第一薄膜に対する密着性のよい第二薄膜及び第三薄膜等が得られる。
【００２３】
また、第一工程では被成膜面が下向きとなるように基板を保持し、第二工程では被成膜面が上向きとなるように基板を保持することが好ましい。
【００２４】
これによれば、第一工程において蒸着法等を用いて第一薄膜膜の配向性を容易に高くでき、さらに、その後、第二工程においてスパッタリング法等を用いて密着性が良くかつ配向性の高い第二薄膜及び第三薄膜を容易に形成できる。
【００２５】
また、基板が半導体基板であると、第一薄膜、第二薄膜及び第三薄膜の配向性を十分に高くできる。特に、表面に結晶面が配向している半導体基板が好ましい。
【００２６】
さらに、第一工程では第一薄膜としてバッファ膜を成膜し、第二工程では第二薄膜として第一金属膜を成膜し、第三工程では第三薄膜として圧電膜を成膜することが好ましい。これによれば、圧電膜の配向性を十分に高くした圧電デバイスを好適に製造できる。具体的には、基板をエッチング液により除去する際における圧電膜の溶解を防止できる。
【００２７】
ここで、第一工程において、バッファ膜の上にさらに第二金属膜を成膜することが好ましい。
【００２８】
第一工程においては蒸着法等による高配向膜の成膜が可能であり、バッファ膜上に配向性の高い第二金属膜が形成されると、この第二金属膜上に第二工程において成膜される第一金属膜及び圧電膜の配向性をより高くできて好ましい。
【００２９】
ここで、第三工程において、圧電膜の上にさらに第三金属膜を積層することが好ましい。
【００３０】
この場合には、圧電膜を一対の電極で挟んだ圧電デバイスの製造に好適である。
【００３１】
さらにこの場合、第一工程、第二工程及び第三工程によって積層体を一対作成し、第四工程を行う前に、積層体同士を第三金属膜同士が向かい合わせとなるように接着し、第四工程において、いずれかの積層体の半導体基板をエッチング液により溶解させて除去すると、感度に優れた積層型の圧電デバイスを容易に製造できる。
【００３２】
また、第一工程において、バッファ膜として、蛍石型結晶構造を有する第一バッファ膜、及び、希土類Ｃ型結晶構造を有する第二バッファ膜をこの順に成膜することが好ましい。
【００３３】
この場合には、この上に積層される第一金属膜を（１００）面に好適に配向させることができ、圧電膜の配向性の向上に大きく寄与する。
【００３４】
また、第二工程において、圧電膜を成膜する前に、第一金属膜上に、第三薄膜としてシード膜をさらに成膜することも好ましく、これによっても、圧電膜の配向性をより高めることができる。また、本発明によればこのシード膜がエッチャントや研磨剤によって悪影響を受けることも抑制される。
【００３５】
特に、シード膜が、ＰＬＴ等のペロブスカイト型結晶構造を有する膜であると、より一層ＰＺＴ等の圧電膜の配向性を高めることができる。
【００３６】
圧電膜の好適な例は、ＰＺＴ等のペロブスカイト型結晶構造を有する誘電体材料からなる膜である。
【００３７】
また、第一金属膜は、金又は白金族元素を主成分として含むことが好ましい。このような金属は、圧電膜やシード膜に比して耐腐食性が強いので、多くのエッチャントによってエッチングされ難く、また、多くの液体を含む研磨剤によって溶解され難く、したがって、第四工程において、圧電膜やシード膜のエッチングや溶解を抑制しやすい。
【００３８】
第四工程におけるエッチャントは、気体、プラズマ、イオンビーム等の非液体でも良いが、液体であると好ましい。これによれば、基板の除去が効率よく行える。
【００３９】
特に、エッチャントとして、基板を良好にエッチングする一方、バッファ膜及び第一金属膜をエッチングしにくいフッ硝酸等の酸を採用すれば、第四工程において、第三薄膜としての圧電膜やシード膜がエッチングされることをより確実に防止できる。
【００４０】
また、バッファ膜、第一金属膜及び圧電膜の少なくとも一つについてのＸ線ロッキングカーブにおける最大ピークの半値幅が３°以内であると、圧電特性が良好となる。
【００４１】
本発明に係る電子デバイスは、上述の電子デバイスの製造方法により製造された電子デバイスである。
【００４２】
また、本発明に係る圧電デバイスは、バッファ膜、第二金属膜、第一金属膜、及び、圧電膜がこの順に積層された圧電デバイスである。
【００４３】
このような電子デバイスや圧電デバイスは、上述の製造方法によって形成されるものであり、低コストかつ高信頼性の圧電デバイスとなる。
【発明の効果】
【００４４】
本発明によれば、電子デバイスを製造する際に第三薄膜に対する不具合が起きにくくなる。
【発明を実施するための最良の形態】
【００４５】
本発明の実施形態に係る薄膜圧電デバイスの製造方法について図面を参照して説明する。
【００４６】
本実施形態では、被成膜面が下向きとされた半導体基板に対して、バッファ膜（第一薄膜）及び第二金属膜を第一成膜装置で形成し、その後、半導体基板を逆向きにし、基板の上面に対して、第一金属膜（第二薄膜）、シード膜（第三薄膜）、圧電膜（第三薄膜）及び第三金属膜を第二成膜装置で成膜する。以下に詳しく説明する。
【００４７】
（第一成膜装置）
第一成膜装置１００は、図１に示すように、真空ポンプ１４０により排気される真空槽１０１を有し、この真空槽１０１内の上部には、被成膜面１０ａが下向きとなるように半導体基板１０を保持するホルダ（保持具）１０３が配置されている。
【００４８】
ホルダ１０３は、半導体基板１０の被成膜面１０ａと接触するツメ１０３ａを複数有しており、このツメ１０３ａによって、被成膜面１０ａが下向きになるように半導体基板１０が下から保持される。言い換えると、図２に示すように、ホルダ１０３は半導体基板１０の被成膜面の一部（以下、非成膜部と呼ぶ）１２を覆うように半導体基板１０を保持している。
【００４９】
また、このホルダ１０３は、図１に示すように、鉛直な回転軸１０５を介してモータ１０７に接続されており、ホルダ１０３はこのモータ１０７によって鉛直軸周りに回転され、半導体基板１０の被成膜面１０ａをその面内で回転させることができるようになっている。また、上記ホルダ１０３内には、半導体基板１０を被成膜面１０ａとは反対側から加熱するヒータ１０９が内蔵されている。
【００５０】
また、第一成膜装置１００は、酸化性ガス供給装置１１１を備えており、この酸化性ガス供給装置１１１の酸化性ガス供給口１１３は、上記ホルダ１０３の直ぐ下方に配置されている。これによって、酸化性ガスは、半導体基板１０の被成膜面１０ａ近傍でその分圧が高くされるようになっている。ホルダ１０３の更に下方には、各種金属を蒸発させる蒸発部１２０が配置されている。
【００５１】
蒸発部１２０には、それぞれの金属源の他に、各金属源に対して蒸発させるためのエネルギを供給するエネルギ供給装置（電子線発生装置、抵抗加熱装置等）が配置されている。蒸発部１２０は、例えば、Ｚｒ蒸発部、希土類金属元素（ＳｃおよびＹを含む）蒸発部等を含むことができる。
【００５２】
さらに、第一成膜装置１００には、真空槽１０１内に高周波電界を印加するためのＲＦアンテナ１３０と、このＲＦアンテナ１３０を駆動するためのＲＦ電源１３２とが備えられている。
【００５３】
そして、この第一成膜装置１００を用いて被成膜面１０ａ上に、図２に示すように、バッファ膜２０及び、第二金属膜３０をこの順に積層する。以下詳しく説明する。
【００５４】
（半導体基板の準備）
まず、半導体基板１０を用意する。本発明で用いる半導体基板１０は、Ｓｉ、ＳｒＴｉＯ3 等の基板から選択することができるが、安価で強度や耐湿性にも優れたＳｉ基板が好ましい。なかでも、（１００）面を表面に有するＳｉ基板が最も好ましく、この場合、（１００）面を被成膜面とする。Ｓｉ基板を用いる場合、半導体基板１０と、この半導体基板１０上に形成されるバッファ膜２０、第二金属膜３０等の各膜とは、それぞれの膜内に存在する軸同士も平行であることが好ましい。なお、半導体基板１０は単結晶基板が好ましいが、多結晶基板でも実施は可能である。
【００５５】
そして、図１に示すように、第一成膜装置１００のホルダ１０３に対して、半導体基板１０をその被成膜面１０ａが下向きとなるようにセットする。
【００５６】
次に、半導体基板１０としてＳｉ基板を用いる場合、バッファ膜２０の形成前に、半導体基板１０の被成膜面１０ａに表面処理を施すことが好ましい。半導体基板１０の表面処理は、例えば特開平９−１１０５９２号公報や、本出願人による特開平１０−２８７４９４号公報などに記載された処理方法を利用することが好ましい。
【００５７】
このような表面処理後、半導体基板１０の表面のＳｉ結晶はＳｉ酸化物層により被覆されて保護された状態となっている。そして、このＳｉ酸化物層は、バッファ膜２０の形成の際に半導体基板１０の表面に供給されるＺｒ等の金属によって還元され、除去される。
【００５８】
（バッファ膜の成膜）
次に、半導体基板１０をヒータ１０９により真空中で加熱し、Ｚｒや希土類元素等と、酸化性ガスとを半導体基板１０の被成膜面１０ａに供給することにより、被成膜面１０ａ上にバッファ膜２０を蒸着法によりエピタキシャルに形成する（第一工程）。
【００５９】
バッファ膜２０は、バッファ膜２０上に成膜される第二金属膜３０と半導体基板１０とが直接接触することを防止すると共に、第二金属膜３０を所定面、特に（００１）面に配向させるためのシードとしても機能する膜である。
【００６０】
バッファ膜２０の組成は特に限定されないが、蛍石型結晶構造を有する膜が好適に利用でき、例えば、酸化ジルコニウム又は希土類元素の添加により安定化された酸化ジルコニウムが挙げられる。
【００６１】
特に、図２に示すように、半導体基板１０側から順に、第一バッファ膜２２及び第二バッファ膜２４を積層した２層構造とすることが配向性の観点から好ましい。この場合、第一バッファ膜２２は蛍石型結晶構造を有する膜であり、第二バッファ膜２４は希土類Ｃ型の結晶構造、すなわち、立方晶型の結晶構造を有する希土類酸化物膜であることが好ましい。ここで、希土類元素とは、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイド元素からなる。
【００６２】
ここで、第一バッファ膜２２の表面は（００１）面配向し、第二バッファ膜２４の表面には（１１１）ファセット面が形成されることが好ましい。
【００６３】
具体的には、第一バッファ膜２２は、酸化ジルコニウム又は希土類元素により安定化された酸化ジルコニウムであることが好ましい。希土類元素により安定化された酸化ジルコニウムとしては、例えば、イットリウム安定化ジルコニア（ＹＳＺ）が挙げられる。希土類元素により安定化された酸化ジルコニウムにおいて、ジルコニウムと希土類元素との原子数の合計に対するジルコニウムの原子数の割合は８０％以上であることが好ましく、これにより、蛍石型結晶構造となる。
【００６４】
一方、第二バッファ膜２４は、Ｙ２Ｏ３、Ｓｃ２Ｏ３、及び、Ｌａ等のランタノイド系希土類金属を含む酸化物が好ましく、特にＹ２Ｏ３が好ましい。第二バッファ膜２４もジルコニウムを含むことができ、希土類元素とジルコニアとの原子数の合計に対するジルコニウムの原子数の割合は７０％以下であることが好ましい。これにより、希土類Ｃ型構造となる。
【００６５】
また、バッファ膜２０は、上述のように明確に２層に分かれていなくても、半導体基板１０から遠いほど希土類元素が多くてジルコニウムが少ない酸化物とし、半導体基板１０に近いほど希土類元素が少なくジルコニウムが多くなるような酸化物となる、いわゆる傾斜組成構造としても良い。
【００６６】
このようなバッファ膜２０は、基板の被成膜面１０ａに対して、Ｚｒや希土類元素等の金属を蒸発部１２０の金属源から供給すると共に、酸化性ガスを酸化性ガス供給口１１３から供給することにより容易に形成できる。
【００６７】
また、組成の異なる２層からなるバッファ膜２０を形成する場合、まず酸化性ガスに加えてＺｒと希土類元素とを所定の比率で供給して被成膜面上に第一バッファ膜２２を所定の厚さ形成し、その後、Ｚｒが少なくなるようにＺｒの供給量を調節して第二バッファ膜２４を形成することにより積層型バッファ膜２０を連続的に形成することができる。
【００６８】
特に、前半に金属元素としてジルコニアのみを供給し、後半に金属元素として希土類元素のみを供給することにより、例えば、イットリウム等の希土類を殆どを含まない酸化ジルコニウム製の第一バッファ膜２２と、ジルコニウムを殆ど含まない希土類酸化物製の第二バッファ膜２４とを簡易に形成できる。
【００６９】
さらに、バッファ膜２０を傾斜組成構造とする場合には、Ｚｒの供給量を徐々に減らし、最後にはゼロとして、希土類元素酸化物膜の形成に移行すればよい。
【００７０】
バッファ膜２０成膜時の半導体基板１０の加熱温度は、バッファ膜２０の良好な結晶性が得られるように設定すればよく、特に、特開平１１−３１２８０１号公報に記載されているように、バッファ膜２０の表面に（１１１）ファセット面が形成されるように適宜設定することが好ましい。具体的には、バッファ膜２０を結晶化するためには４００℃以上であることが望ましく、７５０℃以上であれば結晶性に優れた膜が得られる。また、ファセット面の寸法は、加熱温度によって制御できる。加熱温度の上限は、半導体基板１０の耐熱性によっても異なるが、通常、１３００℃程度である。ここで用いる酸化性ガスとしては、酸素、オゾン、原子状酸素、ＮＯ2 、ラジカル酸素等のいずれであってもよいが、以下の説明では、酸素を例に挙げる。
【００７１】
バッファ膜２０の形成に際しては、真空ポンプ１４０で継続的に真空槽１０１内を排気しながら、酸素ガスを真空槽１０１内に継続的に供給する。半導体基板１０近傍における酸素分圧は、１０−３〜１０−１Torr（１３３×１０−３〜１３３×１０−１Ｐａ）程度であることが好ましい。酸素分圧の上限を１０−１ Torr（１３３×１０−１Ｐａ）としたのは、真空槽１０１内にある蒸発部１２０中の金属を劣化させることなく、かつその蒸発速度を一定に保つためである。真空槽１０１に酸素ガスを導入するに際しては、半導体基板１０の表面にその近傍からガスを噴射し、基板近傍だけに高い酸素分圧の雰囲気をつくるとよく、これにより少ないガス導入量で基板上での反応をより促進させることができる。このとき真空槽１０１内は継続的に排気されているので、真空槽１０１のほとんどの部分は１０−４〜１０−６ Torr（１３３×１０−４〜１３３×１０−６Ｐａ）の低い圧力になっている。酸素ガスの供給量は、好ましくは標準状態で２〜５０cm3／min、より好ましくは５〜２５cm3／minである。酸素ガス供給量を制御することにより、バッファ膜２０によるファセット面を容易に形成することが可能となり、また、ファセット面の寸法を変更することができる。酸素ガスの最適供給量は、真空槽の容積、ポンプの排気速度その他の要因により決まるので、あらかじめ適当な供給量を求めておく。
【００７２】
各蒸発部１２０の金属源は、電子ビーム等で加熱することにより蒸発され、各原子等が半導体基板１０に供給される。均質でかつファセット面を有する薄膜を形成するために、成膜速度は、０．０５〜１．００nm/s、特に０．１００〜０．５００nm/sとすることが好ましい。成膜速度を制御することにより、ファセット面を容易に形成することが可能となり、また、ファセット面の寸法を変更することができる。
【００７３】
成膜面積が１０cm２ 程度以上である場合、例えば直径２インチ(約5.08cm)の半導体基板に成膜するときには、基板を回転させ、酸素ガスを基板表面の全域に万遍なく供給することにより、成膜領域全域で酸化反応を促進させることができる。これにより、大面積でしかも均質な膜の形成が可能となる。このとき、基板の回転数は１０rpm以上であることが望ましい。回転数が低いと、基板面内で膜厚の分布が生じやすい。基板の回転数の上限は特にないが、通常は真空装置の機構上１２０rpm程度となる。
【００７４】
（第二金属膜の形成）
続いて、この第一成膜装置１００内で、半導体基板１０の下面に成膜されたバッファ膜２０の上に第二金属膜３０をさらにエピタキシャルに成膜する。
【００７５】
第二金属膜３０は、Ａｕ、及び、白金族元素（Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓ、ＲｕおよびＲｈ）からなる群の少なくとも１種を主成分として含むことが好ましく、これらの金属の単体またはこれらの金属を含む合金から構成されることが好ましい。また、第二金属膜３０は、組成の異なる２種以上の薄膜から構成されていてもよい。
【００７６】
第二金属膜３０を十分に配向させるべく、第二金属膜３０の成膜は蒸着により行う。蒸着時の基板温度は３００〜８００℃、好ましくは５００〜７５０℃、より好ましくは６００〜７００℃とすることが好ましい。基板温度が低すぎると、良好な結晶性をもつ第二金属膜３０が得られなくなったり、第二金属膜３０とバッファ膜２０との密着性が悪化したりする。一方、基板温度が高すぎると、第二金属膜３０の表面の凹凸が大きくなったり、ピンホールが発生したりする。
【００７７】
また、第二金属膜３０の成膜速度は、好ましくは０．０１〜１ｎｍ／ｓ、より好ましくは０．０２〜０．１ｎｍ／ｓである。成膜速度が遅すぎると、残留ガス等による第二金属膜３０中へのコンタミネーションが生じやすくなることや、第二金属膜３０の形成に長時間を要して製造時のスループットが低下することなどの問題が起こる。一方、成膜速度が速すぎると、第二金属膜３０の結晶性が悪化したり、結晶粒径が小さくなりすぎたりする。
【００７８】
バッファ膜２０の表面に（１１１）ファセット面が存在する場合、第二金属膜３０はファセット面により構成される凹部を埋めながら成長し、最終的に第二金属膜３０の表面は平坦となり、かつ、半導体基板１０の表面に平行となる。
【００７９】
第二金属膜３０は、通常、膜面と平行に（１００）面が配向した立方晶エピタキシャル膜となる。
【００８０】
ここで、第二金属膜３０の蒸着時に真空槽１０１内に酸素プラズマを形成すると、さらに第二金属膜３０の表面の（１００）面への配向性を格段に向上させることができる。
【００８１】
酸素プラズマを形成するためには、例えば、酸素ガスを真空槽１０１中に導入するとともに、ＲＦアンテナ１３０により真空槽１０１内に高周波電界を印加すればよい。酸素プラズマを導入する期間は、第二金属膜３０の形成開始時（膜厚がゼロのとき）から膜厚が１〜５０ｎｍとなるまでの間、特に５〜２０ｎｍとなるまでの間とすることが好ましい。ただし、酸素プラズマ導入期間を上記のように制御しても、第二金属膜３０の膜厚（最終膜厚）が薄い場合には第二金属膜３０に混入する酸素量が多くなりすぎて好ましくないため、酸素プラズマ導入終了時の膜厚が、最終膜厚の５０％を超えないように、特に２０％を超えないように、酸素プラズマ導入期間を制御することが好ましい。蒸着時の酸素プラズマの導入量は、標準状態の酸素ガスの導入量で表して１〜１００cm3/min、特に５〜５０cm3/minとすることが好ましい。酸素導入期間が短すぎたり酸素プラズマ導入量が少なすぎたりすると、所望の金属薄膜が得られにくい。一方、酸素導入期間が長すぎたり酸素プラズマ導入量が多すぎたりすると、金属薄膜に酸素が多量に混入し、良好な特性が得られなくなる。
【００８２】
第二金属膜３０の厚さは用途により異なるが、好ましくは１０〜５００nm、より好ましくは５０〜１５０nmであり、結晶性、表面性を損なわない程度に薄いことが好ましい。より具体的には、バッファ膜２０のファセット面により構成される凹凸を埋める場合には、厚さを３０nm以上とすることが好ましく、１００nm以上の厚さとすれば、十分な表面平坦性が得られる。この第二金属膜３０は、圧電デバイスの一方の電極の一部として機能する。
【００８３】
なお、第二金属膜３０の比抵抗は、好ましくは１０-7 〜１０3 Ωcm、より好ましくは１０-7 〜１０-2 Ωcmである。
【００８４】
このように、バッファ膜２０の上に第二金属膜３０を成膜すると第二金属膜３０が良好に（１００）面配向し、この第二金属膜３０上に第一金属膜４０を介して圧電膜５０の成膜を行う（詳しくは後述する）と、圧電膜５０の配向性を高めることができる。
【００８５】
ところで、図１に示すように、ホルダ１０３により保持された被成膜面１０ａに対してバッファ膜２０及び第二金属膜３０を成膜すると、被成膜面１０ａの内の非成膜部１２はホルダ１０３のツメ１０３ａによって覆われているので、図２及び３に示すように、半導体基板１０の非成膜部１２の上にはバッファ膜２０及び第二金属膜３０がいずれも形成されない。なお、ホルダ１０３のツメ１０３ａの形状は特に限定されず、例えば、半導体基板１０の被成膜面１０ａにおける周縁部を覆う形状でも良く、この場合に非成膜部１２の形状は、図４のように円環状となる。
【００８６】
続いて、図５のような第二成膜装置２００を用いて、半導体基板１０の第二金属膜３０を上向きにして、第一金属膜、シード膜、圧電膜、第三金属膜の成膜を行う。
【００８７】
（第二成膜装置）
第二成膜装置２００は、真空ポンプ２４０により排気される真空槽２０１を有し、この真空槽２０１内の下部には載置台２０３が設けられている。載置台２０３には、バッファ膜２０及び第二金属膜３０が成膜された半導体基板１０が、第二金属膜３０が上向きとなるように載置される。言い換えると、この載置台２０３は半導体基板１０を、非成膜部１２を覆わないように保持する。この載置台２０３内には、半導体基板１０を加熱するヒータが設けられている。
【００８８】
載置台２０３の上方には、ターゲット２１０を固定する保持部２０７が配置されている。ターゲット２１０は、第一金属膜及び第三金属膜用のターゲットと、シード膜用のターゲットと、圧電膜用のターゲットと、が適宜交換して保持される。
【００８９】
また、第二成膜装置２００は、半導体基板１０とターゲット２１０との間に電圧を印加する電源２２０を有している。さらに、第二成膜装置２００は、真空槽２０１内にアルゴンガスや酸素ガス等を必要に応じて供給するためのアルゴン供給器２３０を有している。
【００９０】
（第一金属膜の成膜）
まず、第二成膜装置２００の載置台２０３上に、半導体基板１０をその第二金属膜３０が上向きとなるようにセットする。また、第一金属膜用のターゲットを保持部２０７にセットする。次に、半導体基板１０を所定のアルゴン雰囲気の減圧中で所定温度に加熱し、電源２２０によってターゲット２１０と半導体基板１０との間に電界を印加し、アルゴンイオンによりターゲットからターゲットを構成する原子等をたたき出し、載置台２０３上に載置された半導体基板１０の上面に第一金属膜４０をエピタキシャルに成膜する（第二工程）。
【００９１】
第一金属膜４０の材料、すなわち、第一金属膜用のターゲットは、Ａｕ、及び、白金族元素（Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓ、ＲｕおよびＲｈ）からなる群の少なくとも１種を主成分として含むことが好ましく、これらの金属の単体またはこれらの金属を含む合金から構成されることがより好ましい。また、第一金属膜４０は、組成の異なる２種以上の薄膜から構成されていてもよい。
【００９２】
また、第二金属膜３０と第一金属膜４０とは同じ材料からなることが好ましいが、異なる材料であっても良い。これら第二金属膜３０及び第一金属膜４０が圧電デバイスにおいて片方の電極として機能する。
【００９３】
半導体基板１０の加熱温度、アルゴン圧力は、良好な結晶性が得られるように設定すればよい。具体的には、半導体基板１０の温度は４００℃以上であることが望ましく、７５０℃以上であれば結晶性に優れた膜が得られ、後述する圧電膜の配向性を高くできる。加熱温度の上限は基板の耐熱性によっても異なるが、通常、１３００℃程度である。
【００９４】
また、均質な薄膜を形成するために、第一金属膜４０の成膜速度は、０．０５〜１．００nm/s、特に０．１００〜０．５００nm/sとすることが好ましい。
【００９５】
第一金属膜４０の厚みは、例えば、１０〜５００ｎｍとすることができる。また、第一金属膜４０の厚みは、第二金属膜３０及び第一金属膜４０を、電極として十分に機能させるために、第二金属膜３０及び第一金属膜４０の合計の厚みが、５０〜５００ｎｍとなるように設定することが好ましい。
【００９６】
そして、特に本工程では、第二金属膜３０が上向きとなるように半導体基板１０を載置台２０３上に載置しており、半導体基板１０の非成膜部１２の上がホルダ１０３等によって覆われない。これにより、半導体基板１０の上面全面に対して第一金属膜４０が成膜される、すなわち、バッファ膜２０や第二金属膜３０の上だけでなく、半導体基板１０の非成膜部１２の上にも第一金属膜４０が成膜される。したがって、半導体基板１０の被成膜面１０ａの上は、図６に示すように、第一金属膜４０にすべて覆われることとなる。
【００９７】
また、半導体基板１０上には、第一成膜装置１００において表面が（１００）面に配向した第二金属膜３０が成膜されているので、この第二金属膜３０上に成膜される第一金属膜４０も、（１００）面に好適に配向する。
【００９８】
（圧電膜の成膜）
続いて、半導体基板１０の第一金属膜上４０に、第二成膜装置２００内で、圧電材料からなるターゲットを用いて圧電膜５０をエピタキシャルに成膜する（第三工程）。
【００９９】
圧電膜５０の材料は、すなわち、圧電膜用のターゲットの材料は特に限定されないが、ペロブスカイト構造を有する圧電材料が好ましく、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）等の鉛系ペロブスカイト等の単純ペロブスカイトや、Ｂｉ４Ｔｉ３Ｏ１２等の層状ペロブスカイトを含む複合ペロブスカイトが挙げられる。
【０１００】
圧電膜５０の厚みは、例えば、５００〜５０００ｎｍとすることができる。
【０１０１】
特に、図６に示すように、圧電膜５０を成膜する前に、圧電膜５０の配向性をより向上させるためのシード膜５２を成膜すると好ましい。シード膜５２は特に限定されないが、ペロブスカイト構造のシード膜５２が好ましく、例えば、ＰＬＴ（ランタンがドープされたチタン酸鉛），PbTiO3（チタン酸鉛）、SrRuO3等、圧電材料として機能するものも機能しないものもいずれも利用できる。シード膜５２も、シード膜５２の原料となるターゲットを用いて第二成膜装置２００により容易に成膜できる。また、シード膜５２自体は、その表面が（００１）面配向することが好ましい。
【０１０２】
この場合、シード膜５２の厚みを１０〜１００ｎｍ、圧電膜５０の厚みを１０００〜３０００ｎｍとすることが好ましい。
【０１０３】
シード膜５２や圧電膜５０の成膜時の半導体基板１０の加熱温度、アルゴン圧力は、良好な結晶性が得られるように設定すればよい。具体的には、４００℃以上であることが望ましく、７５０℃以上であれば結晶性に優れた膜が得られ、圧電膜５０の配向性を高くできる。加熱温度の上限は、基板の耐熱性によっても異なるが、通常、１３００℃程度である。
【０１０４】
このようにして成膜された圧電膜５０の表面は、好適に（００１）面に配向する、すなわち、圧電膜５０は＜００１＞方向に成長するので、圧電デバイスとしたときに高い圧電性能を示す。
【０１０５】
（第三金属膜の成膜）
続いて、圧電膜５０上に第三金属膜６０を成膜する。第三金属膜６０は、第一金属膜４０と同様に成膜することができる。
【０１０６】
また、第三金属膜６０の厚みは、例えば、１０〜５００ｎｍとすることができる。第三金属膜６０は、圧電デバイスの他方の電極として機能する。
【０１０７】
以上の工程により、図６に示す如き、半導体基板１０、バッファ膜２０、第二金属膜３０、第一金属膜４０、シード膜５２、圧電膜５０、第三金属膜６０を有する積層体７０が完成する。
【０１０８】
（接着及びエッチング）
続いて、このような積層体７０を２つ用意し、図７に示すように、電気絶縁性の樹脂等の接着層８０により、第三金属膜６０同士が対面するようにして２つの積層体７０を重ね合わせて接着して複合積層体９０を得る。
【０１０９】
続いて、図８に示すように、接着された複合積層体９０の底面を、耐食性の塩ビ等の樹脂製の支持基板９３上に載置し固定すると共に、複合積層体９０の側面を耐食性の樹脂等の保護膜９４で被覆する。これにより、複合積層体９０の内の一方の積層体７０の半導体基板１０のみが外部に露出することとなる。
【０１１０】
そして、図９に示すように、エッチャントを用いたエッチングにより、又は、液体を含む研磨剤を用いた研磨により外部に露出する半導体基板１０を複合積層体９０から除去する。
【０１１１】
エッチャントは、半導体基板１０を十分にエッチングでき、かつ、そのエッチャントによる第一金属膜４０のエッチング速度が、そのエッチャントによる圧電膜５０やシード膜５２のエッチング速度よりも十分低くなるものから選択される。
【０１１２】
研磨剤は、半導体基板１０を十分に研磨でき、かつ、その液体による第一金属膜４０の溶解速度が、その液体による圧電膜５０やシード膜５２の溶解速度よりも低くなるものから選択される。
【０１１３】
特に、第一金属膜４０のエッチング速度や溶解速度が、圧電膜５０やシード膜５２のエッチング速度や溶解速度の１／３以下であるエッチャントや研磨剤が好ましい。
【０１１４】
具体的には、エッチャントとしては、フッ硝酸等の液体、フッ素等を含むガス、プラズマ、イオン等を用いることができる。また、研磨剤としては、ダイヤモンド粒を含む水スラリー等を用いることができる。
【０１１５】
なお、例えば、フッ硝酸をエッチャントとして用いた場合には、第一金属膜４０としてのＡｕや白金族元素を含む金属のエッチング速度はほぼ０ｎｍ／ｓｅｃであり、ＰＺＴ等の圧電膜５０やＰＬＴ等のシード膜５２のエッチング速度よりもはるかに低い。
【０１１６】
また、水を液体として含む研磨剤を用いた場合には、第一金属膜４０としてのＡｕや白金族元素を含む金属の溶解速度ははほぼ０ｎｍ／ｓｅｃであり、ＰＺＴ等の圧電膜５０やＰＬＴ等のシード膜５２の溶解速度よりもはるかに低い。
【０１１７】
このようなエッチングや研磨を行って半導体基板の除去を行うと、複合積層体９０において、外部には、バッファ膜２０及び第一金属膜４０が露出することとなりシード膜５２や圧電膜５０が露出しない。したがって、この基板除去工程で、これらのバッファ膜２０及び第一金属膜４０よりも内側のシード膜５２や圧電膜５０が、エッチャントによりエッチングされにくくなり、または、研磨剤により溶解され難くなっている。特に、エッチャントとして、半導体基板を十分にエッチングできるフッ硝酸等の酸を用いた場合、シード膜５２や圧電膜５０はこのような酸によりエッチングされやすいので、第一金属膜４０による効果は大きい。
【０１１８】
これに対し、積層体７０を製造する工程において、第一金属膜４０を成膜しない場合には、図１０に示すように、基板の除去後において、シード膜５２を設けた場合にはシード膜５２が、シード膜５２を設けない場合には圧電膜５０が、外部に露出することとなる。したがって、基板の除去後又は基板の除去中において、シード膜５２や圧電膜５０がエッチャントによってエッチングされたり、研磨液によって溶解してしまい、製造不良や歩留まり悪化の原因となる。
【０１１９】
したがって、本実施形態に係る製造方法によれば、このように半導体基板１０のエッチングや研磨時における圧電膜５０等のエッチングや溶解に起因する歩留まりの低下や不良の発生を抑制できる。
【０１２０】
続いて、本実施形態では、支持基板９３及び保護膜９４を除去した後、図１１に示すように、複合積層体９０を公知のフォトリソグラフィー法等によりパターニングし、この複合積層体９０を所望の大きさの複数のチップ９２に区画する。このとき、半導体基板１０が残るようにパターニングする。
【０１２１】
その後、図１２に示すように、各チップ９２の側面及び上面をポリイミド等の絶縁性樹脂で覆って保護膜９４を形成する。さらに、各チップ９２に対して、第二金属膜３０及び第一金属膜４０からなる各電極３５と外部とを電気的に接続する導電部９５ａ，９５ｂを形成し、さらに、各チップ９２に対して、第三金属膜６０からなる各電極と外部とを電気的に接続する導電部９７ａ、９７ｂをそれぞれ形成する。その後、保護膜９４上に、導電部９５ａ，９５ｂに電気的に接続されたパッド９６、及び、導電部９７ａ，９７ｂに電気的に接続されたパッド９８を形成する。
【０１２２】
そして、最後に、図１３に示すように、再びフッ硝酸等の酸等のエッチング液により残った半導体基板を除去することにより、圧電デバイス９９が完成する。
【０１２３】
上述のように、本実施形態に係る圧電デバイスの製造方法によれば、非成膜部（被成膜面の一部）１２を覆うように半導体基板１０を保持しつつ被成膜面にバッファ膜（第一薄膜）２０等を蒸着法により成膜し（第一工程）、その後、非成膜部（被成膜面の一部）１２を覆わないように半導体基板１０を載置台２０３上に載置し、半導体基板１０の上面に、第一金属膜（第二薄膜）４０を成膜し（第二工程）、その後、第二薄膜の上に、圧電膜（第三薄膜）５０を、好ましくは、シード膜（第三薄膜）５２及び圧電膜（第三薄膜）５０を成膜して積層体を得（第三工程）、その後、積層体７０の半導体基板１０を上述のエッチャントや研磨剤により除去している（第四工程）。
【０１２４】
したがって、第一工程においてホルダ１０３に覆われてバッファ膜２０や第二金属膜３０が成膜されなかった非成膜部１２が、第二工程において第一金属膜４０によって覆われる。これにより、その後に第三工程において圧電膜５０やシード膜５２を成膜する場合に圧電膜５０やシード膜５２が半導体基板１０の非成膜部１２と直接接触しない。したがって、半導体基板１０を第四工程においてエッチャントや研磨剤により除去するときに圧電膜５０やシード膜５２が外部に露出しない。このため、エッチング時や研磨時にエッチャントや研磨液によって圧電膜５０やシード膜５２がエッチングや溶解されることが防止される。
【０１２５】
なお、このような圧電デバイスにおいては、バッファ膜２０、第一金属膜４０、第二金属膜３０、シード膜５２及び圧電膜５０の少なくともひとつの膜についてＸ線ロッキングカーブの最大ピークの半値幅が３°以内であることが好ましく、これにより圧電特性が良好となる。この半値幅は、具体的には、例えば、第一金属膜、第二金属膜等の（１００）配向の膜の場合は（２００）面の反射についてのロッキングカーブを、バッファ膜、シード膜、圧電膜等の（００１）面配向の膜の場合は（００２）面の反射のロッキングカーブをＸ線回折装置により取得し、それぞれ最大ピークの半値幅を測定すればよい。このような半値幅の膜構造は、本実施形態のようにバッファ膜を成膜することにより容易に得られ、特に、バッファ膜２０から圧電膜５０までいずれも半値幅が３°以下であることが好ましい。
【０１２６】
また、第一成膜装置１００において、バッファ膜２０に加えてさらに第二金属膜３０が蒸着法により成膜されるので、その後第二成膜装置２００により成膜される第一金属膜４０、シード膜５２、圧電膜５０の配向性をより高められる。
【０１２７】
また、第二工程において、圧電膜５０の上にさらに第三金属膜６０を積層しているので、圧電膜５０を一対の電極で挟んだ圧電デバイスの製造に好適である。
【０１２８】
さらにこの場合、第一工程及び第二工程によって積層体７０を一対作成し、第三工程を行う前に、積層体７０同士を第三金属膜６０同士が向かい合わせとなるように接着し、第三工程において、いずれかの積層体７０の半導体基板１０を除去しているので、感度に優れた積層型の圧電デバイスが効率よく製造されている。
【０１２９】
また、本実施形態に係る圧電デバイスは、上述のようにして製造された圧電デバイスであり、具体的には、バッファ膜２０、第二金属膜３０、第一金属膜４０、シード膜５２、圧電膜５０、及び、第三金属膜６０がこの順に積層された積層体９９ａを含む圧電デバイス９９である。ここで、圧電デバイス９９は、積層体９９ａを接着層８０により積層した構造をとることができる。
【０１３０】
このような圧電デバイス９９は、上述の製造方法によって形成されるものであり、低コストかつ高信頼性の圧電デバイスとなる。
【０１３１】
なお、本発明は上記の実施形態に限定されず様々な変形態様が可能である。
【０１３２】
例えば、上記実施形態では、第一成膜装置１００において、配向性をよくするべく蒸着法によりバッファ膜２０及び第二金属膜３０を成膜しているが、スパッタリング法等で成膜しても本発明の実施は可能である。
【０１３３】
また、上記実施形態では、第二成膜装置２００において、下地と密着性の良い膜を得るべくスパッタリング法により第一金属膜４０、シード膜５２、圧電膜５０、及び第三金属膜６０を成膜しているが、ＭＢＥ法、イオンプレーティング法、イオンビーム蒸着法、ＣＶＤ法、レーザアブレーション法等で成膜しても本発明の実施は可能であり、さらに第一成膜装置と同様な蒸着法や、ゾルゲル法、メッキ法といった湿式成膜法の適用も可能である。
【０１３４】
また、上記実施形態では、シード膜５２や圧電膜５０を、第二成膜装置２００において第一金属膜４０に続いて成膜しているが、シード膜５２や圧電膜５０を他の装置で成膜しても良く、このとき、非成膜部１２を覆うように半導体基板１０を保持しても本発明の実施は可能である。
【０１３５】
また、上記実施形態では、第一金属膜４０の配向性をよくすべく、第一工程において第二金属膜３０を成膜しているが、半導体基板１０、バッファ膜２０、シード膜５２、及び圧電膜５０等の材質や成膜条件等によっては第二金属膜３０を成膜しなくても所望の配向性を有する圧電膜５０を成膜可能である。この場合における積層体同士を接着した状態の断面図を図１４に示す。この場合でも、第一金属膜４０が被成膜面１０ａの全面を覆うので上述と同様の作用効果を奏する。
【０１３６】
また、上記実施形態では、第一工程において半導体基板１０の被成膜面を下向きとしてバッファ膜２０を成膜し、第二工程において半導体基板の被成膜面を上向きとして第一金属膜４０を成膜しているがこれに限られず、第一工程において被成膜面の一部を覆うように半導体基板を保持し、第二工程において被成膜面のこの一部を覆わないように半導体基板を保持するのであれば、第一工程及び第二工程において被成膜面の向きは斜め向きや横向き等でも構わない。
【０１３７】
また、上記実施形態では、最終的に一方及び他方の半導体基板１０の両方をエッチングや研磨により除去しているが、例えば、ＭＥＭＳ用圧電デバイス等、一方の基板のみをエッチングや研磨により除去し、他方の基板を残したままとしてもよい。
【０１３８】
また、上記実施形態では、積層体７０同士を接着することにより、圧電膜５０を一対の電極で挟んだ積層体９９ａを２つ積層してなる圧電デバイス９９を製造しているが、積層体７０同士を接着することなく、圧電膜５０を一対の電極で挟んだ積層体９９ａを一つ有する圧電デバイスの製造にも適用できることは言うまでもない。この場合も、図１５に示すように、半導体基板１０をエッチングや研磨する際に、圧電膜５０やシード膜５２が露出しないので、圧電膜５０やシード膜５２のエッチングや溶解を防ぐことができる。
【０１３９】
また、上記実施形態では、基板として半導体基板を用いているが、ガラス基板等の他の基板を用いても本発明の実施は可能である。
【０１４０】
また、上記実施形態では、第一薄膜としてバッファ膜、第二薄膜として第一金属膜、第三薄膜として圧電膜を成膜することにより、電子デバイスとして圧電デバイスを製造しているが、これら以外の薄膜を成膜して、圧電デバイス以外の電子デバイスを作成することも可能である。特に、焦電性や強誘電性などを有し、配向性の高い第三薄膜を有する電子デバイスを作成する際に本発明の効果が大きく発揮される。
【実施例】
【０１４１】
Ｓｉ（１００）単結晶基板上に、ＺｒＯ2薄膜、Ｙ2Ｏ3薄膜、第一Ｐｔ薄膜をこの順に、以下の手順で成膜した。ここで、ＺｒＯ2薄膜が第一バッファ膜２２に、Ｙ2Ｏ3薄膜が第二バッファ膜２４に、第一Ｐｔ薄膜が第二金属膜３０にそれぞれ該当する。
【０１４２】
まず、表面が（１００）面となるように切断して鏡面研磨したＳｉ単結晶基板（直径２インチ（約５．０８ｍｍ）、厚さ２５０μmの円板状）を用意した。この基板表面を４０％フッ化アンモニウム水溶液により、エッチング洗浄した。
【０１４３】
次に、図１に示す第一成膜装置１００を用い、真空槽１０１内に設置された回転および加熱機構を備えた基板ホルダ１０３に上記半導体基板（Ｓｉ単結晶基板）１０を被成膜面が下向きとなるように保持し、真空槽１０１を１０-6Torr（１３３×１０−６Ｐａ）まで油拡散ポンプにより排気した後、基板洗浄面をＳｉ酸化物を用いて保護するため、基板を２０rpmで回転させ、酸素を基板付近に酸化性ガス供給口１１３から標準状態で１０cm3／minの割合で導入しつつ、半導体基板１０を６００℃に加熱した。これにより基板表面が熱酸化され、基板の被成膜面に厚さ約１nmのＳｉ酸化物膜が形成された。
【０１４４】
次いで、半導体基板１０を９００℃に加熱し、回転させた。回転数は２０rpmとした。このとき、酸化性ガス供給口１１３から酸素ガスを標準状態で１０cm3／minの割合で導入すると共に、金属Ｚｒを蒸発部１２０の金属源から蒸発させて基板の被成膜面に供給し、前工程で形成したＳｉ酸化物の還元とＺｒＯ2薄膜の形成とを行った。
【０１４５】
なお、金属Ｚｒの供給量は、ＺｒＯ2の膜厚に換算して１０nmとした。この薄膜は、Ｘ線回折においてＺｒＯ2の（００２）ピークが明瞭に観察され、（００１）単一配向で高結晶性のＺｒＯ2薄膜であることが確認された。また、このＺｒＯ2薄膜は、ＲＨＥＥＤにおいて完全なストリークパターンを示し、表面が分子レベルで平坦であって、かつ高結晶性のエピタキシャル膜であることが確認された。
【０１４６】
次に、このＺｒＯ2薄膜を形成した単結晶基板を基板とし、基板温度９００℃、基板回転数２０rpm、酸素ガス導入量を標準状態で１０cm3／minの条件で、下向きとされた基板表面に金属Ｙを蒸発部１２０の金属源から供給することにより、Ｙ2Ｏ3薄膜を形成した。金属Ｙの供給量は、Ｙ2Ｏ3に換算して４０nmとした。このＹ2Ｏ3薄膜のＲＨＥＥＤ像は、シャープなスポット状であった。このことから、このＹ2Ｏ3薄膜は、結晶性が良好なエピタキシャル膜であり、かつ、表面に凹凸が存在することがわかる。このＹ2Ｏ3薄膜の断面を、透過型電子顕微鏡により観察したところ、高さ１０nmのファセット面が存在し、ファセット面の比率は９５％以上であった。
【０１４７】
次に、図１の装置内で、Ｏ２ガスを標準状態で１０cm3／min導入して圧力を１×１０−２Ｐａ程度とすると共に、ＲＦアンテナから周波数１３．５６ＭＨｚの電界を１００W発生させて真空槽１０１内で酸素プラズマを発生させ、この状態で、Ｐｔを蒸発部１２０の金属源から蒸発させてＹ2Ｏ3薄膜上に厚さ１０nmの第一Ｐｔ薄膜を形成した。その後、Ｏ２ガスの導入を停止してプラズマの発生を停止させ、さらに、蒸発部１２０からＰｔを発生させて第一Ｐｔ薄膜をその総厚が５０ｎｍ程度になるまで連続的に成膜した。ここで、基板温度は７００℃、基板回転数は２０rpmとした。また、第一Ｐｔ薄膜の成膜速度は、０．０６ｎｍ／ｓとした。
【０１４８】
この第一Ｐｔ薄膜のＲＨＥＥＤ像は、シャープなストリーク状であった。このことから、この第一Ｐｔ薄膜は、結晶性が良好なエピタキシャル膜であり、かつ、表面が分子レベルで平坦であることがわかる。
【０１４９】
また、第一Ｐｔ薄膜表面について、JIS B 0610による十点平均粗さＲｚ（基準長さ１０００nm）を測定したところ、１．１〜１．８nmであり、平坦性に優れていることが直接確認できた。
【０１５０】
続いて、図５に示すようなスパッタリング装置において、基板の第一Ｐｔ薄膜を上向きとし、この基板の上面全面に対して、スパッタリング法により第二Ｐｔ薄膜、ＰＬＴ薄膜、ＰＺＴ薄膜、第三Ｐｔ薄膜を順に積層する。ここで、第二Ｐｔ薄膜が第一金属膜４０に対応し、ＰＬＴ薄膜がシード膜５２に対応し、ＰＺＴ薄膜が圧電膜５０に対応し、第三Ｐｔ薄膜が第三金属膜６０に対応する。
【０１５１】
具体的には、第二Ｐｔ薄膜の成膜においては、基板温度を６００℃とし、真空槽内にアルゴンガスを圧力が０．４Ｐａとなるように導入し、膜厚が第一Ｐｔ薄膜と合わせて約２００ｎｍ程度となるよう成膜にした。
【０１５２】
その後、ＰＬＴ薄膜の成膜においては、基板温度を８００℃とし、真空槽内にアルゴンガス及び酸素ガスを圧力が０．４Ｐａとなるように導入し、膜厚が約２０ｎｍとなるように成膜した。
【０１５３】
さらに、ＰＺＴ薄膜の成膜においては、基板温度を６５０℃とし、真空槽内にアルゴンガス及び酸素ガスを圧力が０．２Ｐａとなるように導入し、膜厚が約２５００ｎｍ（２．５μｍ）となるように成膜した。
【０１５４】
さらに、第三第Ｐｔ薄膜の成膜においては、基板温度を２００℃とし、真空槽内にアルゴンガスを圧力が０．４Ｐａとなるように導入し、膜厚が２００ｎｍとなるように成膜した。
【０１５５】
そしてこのようにして積層体を一組得た後、これらを接着剤により第三Ｐｔ薄膜同士が向かい合うように接着して複合積層体とし、塩ビ製支持基板に一方のシリコン基板が接するように複合積層体を固定すると共に複合積層体の側面を樹脂製の保護膜で覆った。そして、この複合積層体をフッ硝酸に浸して一方のシリコン基板をエッチングにより除去した。
【０１５６】
（比較例）
第二Ｐｔ膜を成膜しなかった以外は、実施例１と同様にして複合積層体を得、一方のシリコン基板を同様にエッチングにより除去した。
【０１５７】
実施例及び比較例の複合積層体の断面をＳＥＭ等で観察したところ、比較例では非成膜部近傍において圧電膜やシード膜のエッチングが見られたが、実施例では圧電膜やシード膜のエッチングは見られなかった。
【図面の簡単な説明】
【０１５８】
【図１】図１は、第一成膜装置を説明する概略構成図である。
【図２】図２は、第一成膜装置で半導体基板に蒸着法により成膜する様子を示す部分断面図である。
【図３】図３は、第一成膜装置で成膜された基板の第二金属膜側の面の一例を示す図である。
【図４】図３は、第一成膜装置で成膜された基板の第二金属膜側の面の他の例を示す図である。
【図５】図５は、第二成膜装置を説明する概略構成図である。
【図６】図６は、第二成膜装置で半導体基板に成膜する様子を示す部分断面図である。
【図７】図７は、図６で得られた積層体同士を接着した状態を示す断面図である。
【図８】図８は、図７の積層構造体を支持板に固定すると共に側面を保護膜で覆った状態を示す断面図である。
【図９】図９は、一方の半導体基板をエッチングにより除去した状態を示す図８に続く断面図である。
【図１０】図１０は、従来の圧電デバイスの製造方法において、半導体基板を除去した状態を示す断面図である。
【図１１】図１１は、図９の積層構造体をパターニングしてチップを形成した状態を示す断面図である。
【図１２】図１２は、チップに電極と保護膜を形成した状態を示す断面図である。
【図１３】図１３は、完成した圧電デバイスを示す断面図である。
【図１４】図１４は、本発明の他の実施形態に係る圧電デバイスの製造方法を示す断面図である。
【図１５】図１５は、本発明のさらに他の実施形態に係る圧電デバイスの製造方法における積層体同士を接着した状態を示す断面図である。
【符号の説明】
【０１５９】
１０…半導体基板、１０ａ…被成膜面、１２…非成膜部（被成膜面の一部）、２０…バッファ膜（第一薄膜）、２２…第一バッファ膜、２４…第二バッファ膜、３０…第二金属膜、４０…第一金属膜（第二薄膜）、５０…圧電膜（第三薄膜）、５２…シード膜（第三薄膜）、６０…第三金属膜、９９…圧電デバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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