(57)【要約】【課題】  原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供する。【解決手段】  素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層（３）とを具備するＭＩＳトランジスタを含む半導体装置である。前記シリサイド層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層（５）を有することを特徴とする。【選択図】      図１
2006060045.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記拡散領域上に形成されたシリサイド層とを具備し、
前記シリサイド層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層を有するＭＩＳトランジスタを含むことを特徴とする半導体装置。
【請求項２】
素子分離領域を有する半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板のソース・ドレイン領域上に形成されたコンタクト層とを具備し、
前記コンタクト層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層を有するＭＩＳトランジスタを含むことを特徴とする半導体装置。
【請求項３】
前記ＭＩＳトランジスタはｎ型であり、前記界面層はＥｒのシリサイドであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成されたｐ型ＭＩＳトランジスタをさらに具備する相補型ＭＩＳトランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ＭＩＳトランジスタはｐ型であり、前記界面層はＰｔのシリサイドであることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記半導体基板上に形成されたｎ型ＭＩＳトランジスタをさらに具備する相補型ＭＩＳトランジスタであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記コンタクト層は、上層が金属からなることを特徴とする請求項１、２、４ないし６のいずれか１項に記載の半導体装置。
【請求項８】
素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第１の界面層を介して形成されたシリサイド層を有するｎ型ＭＩＳトランジスタと、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第２の界面層を介して形成されたシリサイド層を有するｐ型ＭＩＳトランジスタとを具備し、
前記ｎ型ＭＩＳトランジスタにおける前記第１の界面層は、Ｅｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドを含み、前記ｐ型ＭＩＳトランジスタにおける前記第２の界面層は、前記ｎ型ＭＩＳトランジスタにおける前記第１の界面層と同一のシリサイドを含むことを特徴とする半導体装置。
【請求項９】
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ｎ型ＭＩＳトランジスタおよび前記ｐ型ＭＩＳトランジスタのいずれか一方は、前記界面層に接する前記半導体基板中に不純物を有することを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つであり、集積回路の高機能化には、その構成要素であるＣＭＯＳデバイスの高性能化が必要である。素子の性能は、基本的には比例縮小則により高められてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、および素子そのものの動作が困難な状況にある。
【０００３】
ソース・ドレイン領域における課題として、拡散層の極浅化に伴ない、シリサイド／Ｓｉ界面ラフネスに起因し電界集中が起こることにより増大する接合リーク電流を低減する必要がある。また、同時にソース・ドレイン領域のシート抵抗を低減しなければならない。これを達成するために、シリサイド形成前にＳｉをプレアモルファス化して、界面ラフネスを改善する方法が提案されている（例えば、特許文献１参照。）。また、遷移金属シリサイドの複合膜を形成することで、低抵抗化を図ることが提案されている（例えば、特許文献２参照）。いずれの場合も、依然としてシリサイド／Ｓｉ界面に数〜数十ｎｍオーダーのラフネスが存在する。
【０００４】
国際半導体ロードマップにおける３２ｎｍ技術世代のデバイスでは、シリサイドの比抵抗は依然とし１５Ω・ｃｍ2以下の低抵抗であることが要求されており、原子レベルで平坦な界面を有し、かつ低抵抗率を備えた電極シリサイド材料、およびその構造は未だ見出されていない。
【特許文献１】特開２００２−３６８００８号公報
【特許文献２】特開平７−２３５６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層とを具備し、前記シリサイド層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層を有するＭＩＳトランジスタを含むことを特徴とする。
【０００７】
本発明の他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板のソース・ドレイン領域上に形成されたコンタクト層とを具備し、前記コンタクト層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層を有するＭＩＳトランジスタを含むことを特徴とする。
【０００８】
本発明のさらに他の態様にかかる半導体装置は、素子分離領域を有する半導体基板と、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第１の界面層を介して形成されたシリサイド層を有するｎ型ＭＩＳトランジスタと、
前記半導体基板に形成された拡散領域、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極、および前記拡散領域上に第２の界面層を介して形成されたシリサイド層を有するｐ型ＭＩＳトランジスタとを具備し、
前記ｎ型ＭＩＳトランジスタにおける前記第１の界面層は、Ｅｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドを含み、前記ｐ型ＭＩＳトランジスタにおける前記第２の界面層は、前記ｎ型ＭＩＳトランジスタにおける前記第１の界面層と同一のシリサイドを含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。
【００１１】
（実施形態１）
図１は、本実施形態に係る半導体装置の断面図である。
【００１２】
ｐ型シリコン基板上には、シリコン熱酸化膜からなるゲート絶縁膜１を介して、ゲート電極が形成されている。ゲート絶縁膜１の膜厚は、２ｎｍ以下が望ましい。ゲート電極は、リンが高濃度にドーピングされた多結晶シリコン層２、ＥｒＳｉ1.7層５、およびＮｉＳｉ層３が順次積層された構造である。図示するように、ゲート絶縁膜およびゲート電極の側面には、シリコン酸化膜からなるゲート側壁４が３０ｎｍ程度の膜厚で設けられる。ｐ型シリコン基板には、ゲート絶縁膜１を挟んで、ｎ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。
【００１３】
こうした不純物領域の上には、シリサイド層が形成されており、このシリサイド層は基板との界面にＥｒＳｉ1.7層５からなる界面層を有する。ＥｒＳｉ1.7層５とｐ型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはＮｉＳｉ層３が設けられている。ここでは、ＥｒＳｉ1.7層５の膜厚は２ｎｍ程度とし、ＮｉＳｉ層３の膜厚は８ｎｍ程度とした。こうして、ｐ型シリコン基板上にｎ型ＭＯＳトランジスタが構成される。
【００１４】
ゲート電極を構成する多結晶シリコン層２には、不純物として砒素をドーピングしてもよい。また、ゲート電極は、その全てを金属材料、金属窒化物、金属シリサイドまたは金属ジャーマノシリサイドで置き換えることもできる。各デバイスの技術世代に必要とされる閾値電圧に適合するよう、ゲート電極材料を選べばよい。
【００１５】
また、ゲート絶縁膜１としては、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）を用いることもできる。例えば、Ｓｉ3Ｎ4，Ａｌ2Ｏ3，Ｔａ2Ｏ5，ＴｉＯ2，Ｌａ2Ｏ5，ＣｅＯ2，ＺｒＯ2，ＨｆＯ2，ＳｒＴｉＯ3，およびＰｒ2Ｏ3等が挙げられる。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効に用いられ、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。
【００１６】
ここで、Ｓｉ（１００）基板上に堆積されたシリサイド層の界面の電子顕微鏡写真を、図２に示す。図２（ａ）は、従来のＮｉＳｉの場合であり、図２（ｂ）は、ＥｒＳｉ1.7のＴＥＭ写真である。ＮｉＳｉは、ＮｉをＳｉ（１００）基板上に堆積し、４００℃熱処理を行なうことにより形成した。一方、ＥｒＳｉ1.7は、ＥｒをＳｉ（１００）基板上に蒸着し、７００℃熱処理を行なうことにより形成した。特性Ｘ線分析により、ＥｒＳｉ1.7層の組成はＥｒＳｉ1.7であることが確認された。
【００１７】
ＥｒＳｉ1.7は多結晶構造を成しているものの、Ｓｉ基板に対し強く配向し、Ｓｉとの界面は原子レベルで平坦である。ＥｒＳｉ1.7は六方晶のＡｌＢ2型の構造であり、Ｓｉ（１１１）面との格子不整合が非常に小さいがゆえ、Ｓｉ（１１１）基板上にエピタキシャル成長して、原子レベルで平坦な界面を形成することができる。Ｓｉ（１００）基板の場合には、格子不整合がある程度大きいことからＥｒＳｉ1.7はエピタキシャル成長しない。しかしながら、ＥｒＳｉ1.7が多結晶になることによって、その格子不整合が緩和されて、原子レベルで平坦な界面を有する多結晶を形成する。
【００１８】
したがって、ＥｒＳｉ1.7は、Ｓｉ（１００）基板およびＳｉ（１１１）基板のいずれの上においても、原子レベルで平坦なＥｒＳｉ1.7／Ｓｉ界面を形成することができる。図２（ｂ）に示されるように、ＥｒＳｉ1.7／Ｓｉ界面の表面平坦性は５ｎｍ以下である。これに対して、ＮｉＳｉが形成された場合には、図２（ａ）に示されるように界面ラフネスは１０ｎｍにも及んでいる。
【００１９】
図３には、ＮｉＳｉおよびＥｒＳｉ1.7／Ｓｉショットキーダイオードの逆方向リーク電流を示す。ＥｒＳｉ1.7のリーク電流は、ＮｉＳｉに比べて著しく小さいことから、図２で示したＥｒＳｉ1.7界面の平坦性が電気的にも確認された。ＭＯＳＦＥＴにおいては、拡散層／Ｓｉ基板接合界面はシリサイド／Ｓｉ（拡散層）の直下に形成されるため、上部のシリサイド／Ｓｉ（拡散層）界面が平坦であれば、当然ながら、シリサイド起因の拡散層／Ｓｉ基板接合リーク電流は小さい。
【００２０】
本実施形態においては、ＮｉＳｉと拡散層との間にＥｒＳｉ1.7層を挿入して、ＮｉＳｉ／ＥｒＳｉ1.7積層シリサイド構造が形成される。これによって、原子レベルで平坦なシリサイド／Ｓｉ界面が形成でき接合リーク電流を抑えることができた。また、ＥｒＳｉ1.7は、電子に対するショットキー障壁高さが０．２４ｅＶ程度であり、Ｃ５４−ＴｉＳｉ2やＣｏＳｉ2、ＮｉＳｉ、あるいはＰｄ2Ｓｉに比べて障壁高さが低い。このため、チャネル抵抗に対して直列抵抗成分であるコンタクト抵抗が低減される。その結果、高速で動作可能な消費電力の少ないトランジスタが得られる。
【００２１】
本実施形態では、挿入するシリサイドとしてＥｒＳｉ1.7を用いたが、これに限定されるものではない。電子に対するショットキー障壁高さが低く、ＥｒＳｉ1.7と同様の結晶構造（六方晶、ＡｌＢ2型）を有し、かつＳｉ（１１１）基板にエピタキシャル成長する任意の金属のシリサイドを界面層として用いることができる。具体的には、Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，およびＬｕのシリサイドが挙げられ、これらを用いた場合も同様の効果が得られる。
【００２２】
図４乃至図６には、図１で示した半導体装置の製造方法を示す。
【００２３】
まず、ｐ型シリコン基板表面を熱酸化して、シリコン熱酸化膜からなるゲート絶縁膜１を形成する。その上に、多結晶シリコン層をＣＶＤ法により形成して、リソグラフィーにより加工する。リンのイオン注入によりｎ型ＭＯＳトランジスタのソース／ドレイン領域を形成し、ゲート電極とソース・ドレイン領域との絶縁のための側壁４を形成して、図４に示す構造を得る。次いで、図５に示すように、Ｅｒ膜７（膜厚１ｎｍ）およびＮｉ膜６（膜厚４ｎｍ）を全面に順次蒸着する。
【００２４】
さらに、４５０℃で熱処理を行なって、多結晶シリコン層２およびソース・ドレインの上部のＥｒ膜７およびＮｉ膜６をシリサイド化する。ゲート側壁４上の未反応のＥｒおよびＮｉを、硫酸と過酸化水素水との混合液により選択的に除去することによって、図６に示す構造が得られる。
【００２５】
ここでは、Ｅｒ膜７およびＮｉ膜６の膜厚は、それぞれ１ｎｍおよび４ｎｍとしたが、これに限定されるものではない。最終的に形成されるシリサイド層の膜厚を考慮して、各金属膜の膜厚を適宜決定することができる。具体的には、界面層としてのＥｒシリサイド（ＥｒＳｉ1.7）層５の膜厚が１〜５ｎｍ程度となるように、Ｅｒ膜７の膜厚を選択することが望まれる。ＥｒＳｉ1.7層５の膜厚が薄すぎる場合には、基板との界面の平坦性を確保することが困難となる。一方、厚すぎる場合には、高抵抗なＥｒＳｉ1.7によりトランジスタの高速動作が阻害されるおそれがある。ＥｒＳｉ1.7層５の膜厚は、その上に形成されるＮｉＳｉ膜３との合計膜厚の２０ｎｍ程度に留めておくことが望ましい。
【００２６】
Ｎｉシリサイドは、主としてＮｉが拡散種となって、Ｓｉ基板中に拡散していくことによって形成される。上述した例では、ＥｒがＮｉの拡散バリアとなってＮｉの拡散は抑制される。一方、Ｅｒ／Ｓｉの反応では、主にＳｉがＥｒ中に拡散する。よってＮｉ／Ｅｒ積層に蒸着した場合のシリサイド化においては、Ｓｉが主な拡散種となりＥｒＳｉ1.7とＮｉＳｉの積層構造となる。
【００２７】
（実施形態２）
図７は、本実施形態に係る半導体装置の断面図である。
【００２８】
図示する半導体装置は、ゲート側壁４の厚さが５ｎｍ程度と薄く、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図１の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインｎ型ＭＯＳトランジスタである。
【００２９】
このシリサイド層は、基板との界面にＥｒＳｉ1.7層５からなる界面層を有しており、ＥｒＳｉ1.7層５とｐ型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはＮｉＳｉ層３が設けられる。ショットキーＭＯＳトランジスタの場合には、高濃度不純物領域を介さずにチャネル領域とシリサイドが直接接する。このため、通常のＭＯＳトランジスタと比較して、シリサイド／Ｓｉ界面形状に対してトランジスタ特性が極めて敏感に反応してしまう。本実施形態においては、ＥｒＳｉ1.7とＳｉとの界面を原子レベルで平坦に制御できることから、このようなシリサイド／Ｓｉ界面形状のばらつきの影響を抑えることが可能である。
【００３０】
ショットキートランジスタでは、低抵抗なＮｉＳｉなどのシリサイドをソース・ドレイン電極材料として用いた場合、素子の動作時にもソース端に大きなショットキー障壁が残る。このため、拡散層を有する通常のＭＯＳトランジスタほど駆動電流を確保することができない。本実施形態では、電子に対するショットキー障壁が０．２４ｅＶと低いＥｒＳｉ1.7をＳｉとの界面層として有しているため、通常の拡散層を有したＭＯＳトランジスタと同程度の駆動電流を得ることができる。しかも、界面層の上部には低抵抗シリサイドが設けられた積層構造である。その結果、Ｅｒシリサイドなどの希土類金属を用いることによる比抵抗上昇は抑制されて、寄生抵抗を小さくすることができ、トランジスタの低消費電力高速動作が可能となった。
【００３１】
（実施形態３）
図８は、本実施形態に係る半導体装置の断面図である。
【００３２】
ｎ型シリコン基板上には、シリコン熱酸化膜からなるゲート絶縁膜１を介して、ゲート電極が形成されている。ゲート絶縁膜１の膜厚は、２ｎｍ以下が望ましい。ゲート電極は、ボロンを高濃度にドーピングした多結晶シリコン９、ＰｔＳｉ膜５、およびＮｉＳｉ膜３が順次積層された構造である。図示するように、ゲート絶縁膜およびゲート電極の側面には、シリコン酸化膜からなるゲート側壁４が３０ｎｍ程度の膜厚で設けられる。ｎ型シリコン基板中には、ゲート絶縁層を挟むように、ｐ型高濃度不純物領域であるソース領域およびドレイン領域が形成されている。
【００３３】
こうした不純物領域の上にはシリサイド層が形成されており、このシリサイド層は基板との界面にＰｔＳｉ層８からなる界面層を有する。ＰｔＳｉ層８とｎ型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはＮｉＳｉ層３が設けられている。ＰｔＳｉ層５の膜厚は２〜３ｎｍ程度が好ましく、ＮｉＳｉ層３ｎ膜厚は１０ｎｍ程度が望ましい。こうして、ｎ型シリコン基板上にｐ型ＭＯＳトランジスタが構成される。
【００３４】
ＰｔＳｉは、Ｓｉ（１００）面に対してエピタキシャル成長し、ＮｉＳｉよりも熱的に安定であり高温熱処理による凝集などの現象も起こりにくい。これは、ＮｉＳｉの融点が９９０℃程度であるのに対して、ＰｔＳｉの融点が１２３０℃程度と高いことによる。その結果、ＰｔＳｉ／Ｓｉ界面は、２〜５ｎｍの界面ラフネスは有するが、ＮｉＳｉに比較して平坦な界面を形成することができ、シリサイド／Ｓｉ界面の凹凸に起因した接合リーク電流が抑えられる。
【００３５】
ＰｔＳｉの比抵抗は約３５ｎｍと比較的大きいが、上層に設けた低抵抗なＮｉＳｉ層により、前述の実施形態１のＥｒＳｉ1.7の場合と同様に、抵抗を上昇を抑制することができる。また、ＰｔＳｉは、正孔に対するショットキー障壁高さが約０．２ｅＶ程度であり、Ｃ５４−ＴｉＳｉ2やＣｏＳｉ2、あるいはＮｉＳｉに比べて障壁高さが低い。このため、コンタクト抵抗が低減されて、消費電力が低減され高速動作が可能なＰ型ＭＯＳトランジスタが得られる。
【００３６】
図９乃至図１１は、図８で示した半導体装置の製造方法を示す。
【００３７】
まず、ｎ型シリコン基板表面を熱酸化して、シリコン熱酸化膜からなるゲート絶縁膜１を形成する。その上に、多結晶シリコン層をＣＶＤ法により形成して、リソグラフィーにより加工する。ボロンのイオン注入によりｐ型ＭＯＳトランジスタのソース／ドレイン領域を形成し、ゲート電極とソース・ドレイン領域との絶縁のための側壁４を形成して、図９に示す構造を得る。次いで、図１０に示すように、Ｐｔ膜１０（膜厚１ｎｍ）およびＮｉ膜６（膜厚４ｎｍ）を全面に順次蒸着する。
【００３８】
さらに、４５０℃で熱処理を行なって、多結晶シリコン層９およびソース・ドレインの上部のＰｔ膜１０およびＮｉ膜６をシリサイド化する。ゲート側壁４上の未反応のＰｔおよびＮｉを、硫酸と王水により選択的に除去することによって、図１１に示す構造が得られる。
【００３９】
ここでは、Ｐｔ膜１０およびＮｉ膜６の膜厚は、それぞれ１ｎｍおよび４ｎｍとしたが、これに限定されるものではない。最終的に形成されるシリサイド層の膜厚を考慮して、各金属膜の膜厚を適宜決定することができる。具体的には、界面層としてのＰｔＳｉ層８の膜厚が１〜５ｎｍ程度となるように、Ｐｔ膜１０の膜厚を選択することが望まれる。ＰｔＳｉ層８の膜厚が薄すぎる場合には、基板との界面の平坦性を確保することが困難となる。一方、厚すぎる場合には、高抵抗なＰｔＳｉによりトランジスタの高速動作が阻害されるおそれがある。ＰｔＳｉ層８の膜厚は、その上に形成されるＮｉＳｉ膜３との合計膜厚の２０ｎｍ程度に留めておくことが望ましい。
【００４０】
（実施形態４）
図１２は、本実施形態に係る半導体装置の断面図である。
【００４１】
図示する半導体装置は、ゲート側壁４の厚さが５ｎｍ程度と薄く、ソース領域およびドレイン領域の高濃度不純物領域を設けずにシリサイド積層構造に置き換えられている以外は、図８の構造と同様である。かかる構造は、いわゆるショットキー・ソース・ドレインＰ型ＭＯＳトランジスタである。
【００４２】
このシリサイド層は、基板との界面にＰｔＳｉ層８からなる界面層を有しており、ＰｔＳｉ層８とｎ型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはＮｉＳｉ層３が設けられる。本実施形態においては、実施形態２の場合と同様に、ＮｉＳｉに比較して界面ラフネスが小さいＰｔＳｉを設けることによって、シリサイド／Ｓｉ界面形状のばらつきを抑制することが可能である。しかも、ＰｔＳｉは正孔に対する障壁高さが０．２ｅＶ程度と低く、その上部には低抵抗シリサイドが設けられた積層構造である。その結果、実施形態２のＮ型ＭＯＳトランジスタの場合と同様に、駆動電流が確保されて寄生抵抗は低減される。こうして、消費電力が少なく、高速動作が可能なトランジスタが得られる。
【００４３】
（実施形態５）
図１３は、本実施形態にかかる半導体装置の断面図である。
【００４４】
ｐ型シリコン基板には、トランジスタが形成されており、そのゲート電極の構造は実施形態３の場合と同様である。ゲート側壁４は５ｎｍ程度の厚さが望ましく、ゲート電極の上部は、シリコン窒化膜４で覆われている。さらに、ソース領域およびドレイン領域の高濃度不純物領域は存在せず、シリサイド積層構造に置き換えられたショットキー・ソース・ドレインｎ型ＭＯＳトランジスタの構造である。
【００４５】
このシリサイド層は、基板との界面にＥｒＳｉ1.7層５からなる界面層を有しており、ＥｒＳｉ1.7層５とｐ型シリコン基板との界面は、原子レベルで平坦である。なお、界面層の上層にはＣｕ層１２が設けられる。
【００４６】
本実施形態は、実施形態１と同様に、界面ラフネスが原子レベルで制御可能であるＥｒＳｉ1.7を用いることによって、シリサイド／Ｓｉ界面形状のばらつきを抑制することが可能である。すでに説明したように、界面層としてのＥｒＳｉ1.7は正孔に対する障壁高さが、約０．２ｅＶ程度と低い。こうした界面層の上部には、シリサイドよりも低抵抗なＣｕが設けられた積層構造であることから駆動電流を確保することができる。その結果、寄生抵抗を低減することができるため、低消費電力で高速にトランジスタを動作させることが可能となる。
【００４７】
なお、ｎ型ＭＯＳに限らずｐ型ＭＯＳの場合も、同様の効果が得られる。この場合にはＥｒＳｉ1.7をＰｔＳｉに置き換えることで、コンタクト抵抗率も同時に低減されるといった効果が得られる。また、界面層の上層には、Ａｌなどの比抵抗が２０Ω．ｃｍ以下の低抵抗な金属、あるいはその窒化物などを用いることもでき、いずれの場合も同様の効果が得られる。
【００４８】
図１４乃至図１６には、図１３の半導体装置の製造方法を示す。  
まず、ｐ型シリコン基板に素子分離をシャロー・トレンチ法で形成し、表面を熱酸化してシリコン熱酸化膜からなるゲート絶縁膜１を形成する。その後、多結晶シリコン層をＣＶＤにより形成して、リソグラフィーにより加工する。次に、ゲート電極とソース・ドレイン領域との絶縁のための側壁４を形成して、図１４に示す構造を得る。
【００４９】
全面にＳｉＯ2からなる層間絶縁膜を堆積し、ソース・ドレイン部のみリソグラフィーにより層間絶縁膜を除去する。次いで、図１５に示すように、Ｅｒ膜７（１ｎｍ）およびＣｕ膜１２（１μｍ）を全面に順次堆積する。
【００５０】
さらに、４５０℃で熱処理を行なって、Ｓｉ基板と接しているＥｒ膜７のみシリサイドを形成する。その後、ＣＭＰにより、上部の余分なＣｕおよびＥｒを除去することによって、図１６に示す構造が得られる。本プロセスでは、シリサイドのみならず、金属もソース／ドレインに自己整合的に形成することができる。
【００５１】
（実施形態６）
図１７は、本実施形態に係る半導体装置の断面図である。
【００５２】
ｐ型シリコン基板には、ｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ｐ型不純物領域にはｎ型ＭＯＳトランジスタが設けられ、このｎ型ＭＯＳトランジスタの構成は基本的には図１に示したものと同様である。ｎ型不純物領域にはｐ型ＭＯＳトランジスタが設けられ、このｐ型ＭＯＳトランジスタの構成は、基本的には図８に示したものと同様である。
【００５３】
ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとは相補的に働き、これらによってＣＭＯＳデバイスが構成される。ＥｒＳｉ1.7上にＮｉＳｉが形成された積層構造であるので、実施形態１の場合と同様に、下層のＥｒＳｉ1.7によりＳｉ拡散層との界面が原子レベルで平坦に形成することができる。さらに、上層のＮｉＳｉ層によりシリサイド層の比抵抗も低減される。
【００５４】
（実施形態７）
図１８は、本実施形態に係る半導体装置の断面図である。
【００５５】
ｐ型シリコン基板には、ｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ｐ型不純物領域にはｎ型ＭＯＳトランジスタが設けられ、このｎ型ＭＯＳトランジスタの構成は基本的には図１に示したものと同様である。ｎ型不純物領域にはｐ型ＭＯＳトランジスタが設けられる。このｎ型ＭＯＳトランジスタにおいては、ゲート電極とソース・ドレイン拡散層領域の上部にはＮｉＳｉ層３が形成されている。
【００５６】
ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとは相補的に働き、これらによってＣＭＯＳデバイスが構成される。本実施形態においては、ＣＭＯＳ構造のｎ型ＭＯＳ領域にのみＥｒＳｉ1.7／ＮｉＳｉ積層シリサイド構造を適用している。ｎ型ＭＯＳは、ｐ型ＭＯＳに比較して、ソース・ドレイン直下の拡散層深さが浅く、シリサイド／Ｓｉ界面のラフネスによるリークが顕著に現れる。本実施形態では、こうしたｎ型ＭＯＳのシリサイド／Ｓｉ界面ラフネスを効果的に抑制することができ、かつコンタクト抵抗率も低減できる。
【００５７】
（実施形態８）
図１９は、本実施形態に係る半導体装置の断面図である。
【００５８】
ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。ｐ型不純物領域にはｎ型ＭＯＳトランジスタが設けられ、このｎ型ＭＯＳトランジスタの構成は基本的には図１に示したものと同様である。ｎ型不純物領域にはｐ型ＭＯＳトランジスタが設けられ、このｐ型ＭＯＳトランジスタの構成は、基本的には図８に示したものと同様である。
【００５９】
本実施形態においては、ｎ型ＭＯＳ領域にはＥｒＳｉ1.7／ＮｉＳｉ積層シリサイド構造を適用し、原子レベルで平坦なシリサイド／Ｓｉ界面を成している。また、Ｐ型ＭＯＳ領域のソース・ドレイン領域に用いているＰｔＳｉは、Ｓｉ（１００）面に対してエピタキシャル成長し、ＮｉＳｉよりも平坦な界面が形成される。また、上層に設けられたＮｉＳｉ層によって低抵抗化されている。
【００６０】
ＴｉＳｉ2、ＣｏＳｉ2、あるいはＮｉＳｉなどの低抵抗シリサイドの単層をソース・ドレイン電極のコンタクト材として用いた場合には、仕事関数はＳｉ禁制帯中央付近となる。このため、そのショットキー障壁高さは、電子および正孔のどちらに対しても、約０．５乃至０．６ｅＶとなる。この場合には、両方の伝導型で同程度のコンタクト抵抗率を得ることができる。しかしながら、シリコン基板側の不純物濃度が約３×１０20ｃｍ-3の場合のコンタクト抵抗率は、約１×１０-7Ω・ｃｍとなって、国際半導体ロードマップにおける４５ｎｍ技術世代のコンタクト抵抗率の要求値（１×１０-7Ω・ｃｍ）を満たすことができない。
【００６１】
本実施形態においては、ｎ型ＭＯＳでは、電子に対して低いショットキー障壁（０．２乃至０．３ｅＶ）を有する材料であるＥｒＳｉ1.7を用いられる。一方、ｐ型ＭＯＳでは、正孔に対して低いショットキー障壁（０．２乃至０．３ｅＶ）を有する材料であるＰｔＳｉを用いている。このため、同じ不純物濃度が約３×１０20ｃｍ-3の場合のコンタクト抵抗率は、１×１０-8Ω・ｃｍ以下となる。２２ｎｍ技術世代のコンタクト抵抗率の要求は満たされ、低いコンタクト抵抗率も平坦な界面形成と同時に実現することが可能である。
【００６２】
図２０乃至２３には、図１９で示した半導体装置の製造方法を示す。  
まず、ｐ型シリコン基板上に、イオン注入によりｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）を形成する。シャロー・トレンチ法により素子分離を形成し、基板表面を熱酸化してシリコン熱酸化膜からなるゲート絶縁膜１を形成する。その後、ＣＶＤにより多結晶シリコン層を堆積し、リソグラフィーによるパターニングを行なってゲート部を加工する。砒素とボロンのイオン注入により、ｎ型およびｐ型ＭＯＳトランジスタのソース／ドレイン領域およびゲート電極に高不純物濃度領域を形成する。次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁４を形成して、図２０に示す構造を得る。
【００６３】
ＣＶＤ法およびリソグラフィー法によりｐ型ＭＯＳ領域を酸化膜１１でマスクして、図２１に示すように、ｎ型ＭＯＳ領域に選択的にＥｒ膜７（膜厚１ｎｍ）およびＮｉ膜６（膜厚４ｎｍ）をスパッタ蒸着する。
【００６４】
次いで、４５０℃で熱処理を行なってＥｒ膜７およびＮｉ膜６をシリサイド化した後、未反応のＥｒおよびＮｉを硫酸と過酸化水素水の混合液により選択的に除去する。これによって、ｎ型ＭＯＳ領域のゲート電極およびソース・ドレイン領域に、ＥｒＳｉ1.7／ＮｉＳｉ積層構造が形成される。その後、ｐ型ＭＯＳ領域の酸化膜１１をエッチング除去し、ｎ型ＭＯＳ領域を酸化膜１１でマスクする。さらに、図２２に示すように、ｐ型ＭＯＳ領域に選択的に、Ｐｔ膜１０（膜厚１ｎｍ）およびＮｉ膜６（４ｎｍ）をスパッタ蒸着する。
【００６５】
その後、４５０℃にて熱処理を行なって、Ｐｔ膜１０およびＮｉ膜６をシリサイド化した後、未反応のＰｔおよびＮｉを王水と硫酸−過酸化水素水混合液により選択的に除去する。これによって、ｐ型ＭＯＳ領域のゲート電極およびソース・ドレイン領域に、ＰｔＳｉ／ＮｉＳｉ積層構造が形成する。最後に、ｎ型ＭＯＳ領域のキャップ酸化膜１１を剥離すると、図２３に示す構造が得られる。
【００６６】
Ｅｒは大気中で酸化されやすく、酸化防止膜のキャップ層により保護しなければ、シリサイド化した場合に酸素の影響で界面が荒れてしまう。本実施形態の形成プロセスでは、Ｅｒ蒸着後、即座にＮｉをＥｒ上部に蒸着するので、Ｅｒの酸素などによる汚染を回避することができる。
【００６７】
以下の実施形態では、ｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域のいずれにも、ＥｒＳｉ1.7／ＮｉＳｉの積層構造を用いるが、実施形態６および７のように、ｎ型ＭＯＳ領域にのみＥｒＳｉ1.7／ＮｉＳｉ積層構造を適応し、ｐ型ＭＯＳに対しては、ＮｉＳｉまたはＰｔＳｉ／ＮｉＳｉ構造を適応することもできる。
【００６８】
（実施形態９）
図２４は、本実施形態に係る半導体装置の断面図である。
【００６９】
ｐ型シリコン基板上にシリコン酸化膜が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶ｐ型シリコン層が形成され、ＳＯＩ構造を成している。活性領域となる単結晶シリコン層は５〜１０ｎｍ程度が望ましい。このＳＯＩ基板にｎ型とｐ型ＭＯＳトランジスタが形成されて、ＣＭＯＳデバイスを構成している。形成されるトランジスタの構造は実施形態６で説明した図１７の構造と、基本的に同一である。
【００７０】
ソース・ドレイン領域上部には、積層構造を成してシリサイド層が形成されており、ｎ型ＭＯＳおよびｐ型ＭＯＳ領域とも、基板との界面層としてＥｒＳｉ1.7層５を有し、その上層はＮｉＳｉ層３である。本実施形態では、チャネル部は全て空乏化しており、いわゆる完全空乏型ＳＯＩ−ＭＯＳトランジスタである。完全空乏型ＳＯＩデバイスの場合には、活性領域となる単結晶シリコン層の厚みが極薄である。こうした場合には、ソース・ドレイン部のシリサイド／Ｓｉ界面が大きな凹凸を有していると、部分的にシリサイド層が埋め込み酸化膜まで到達して、素子の特性ばらつきの原因となる。また、完全に埋め込み酸化膜層までシリサイドの深さが到達してしまうと、シリサイド／Ｓｉ接触面積は、ＳＯＩ膜厚×ゲート幅となり極端に小さくなってしまうため、コンタクト抵抗が増大しトランジスタの性能が劣化してしまう。
【００７１】
したがって、シリサイド／Ｓｉ界面は原子レベルでの制御が必須である。また、シリサイド形成時に必要なＳｉ膜厚が活性領域となる単結晶シリコン層の厚みより厚い場合には、Ｓ／Ｄのエレベイト構造などを適宜用いればよい。さらに、Ｆｉｎ型トランジスタに代表される三次元構造を有するダブルゲート完全空乏型デバイスにおいても、ショートチャネル効果抑制のため、そのチャネル厚さはゲート長の１／２乃至１／３以下である必要がある。こうした場合にも本実施形態の構造を適用することができ、原子レベルでの界面制御が可能なことから絶大な効果が得られる。
【００７２】
（実施形態１０）
図２５は、本実施形態に係る半導体装置の断面図である。
【００７３】
ｐ型シリコン基板には、ｐ型不純物領域（ｐ型ウェル）およびｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。その上に形成されるトランジスタのゲート電極の構造は、実施形態９で説明した図２４の場合と基本的に同様である。
【００７４】
ｐ型ＭＯＳおよびｎ型ＭＯＳのいずれも、ソース領域とドレイン領域の高濃度不純物領域は存在せず、シリサイド積層構造に置き換えられているショットキー・ソース・ドレインＭＯＳトランジスタの構造である。ソース・ドレイン部は積層構造を成してシリサイド層が形成されている。ｎ型ＭＯＳおよびｐ型ＭＯＳ領域のいずれも、基板との界面層はＥｒＳｉ1.7層５であり、その上層にはＮｉＳｉ層３が設けられている。
【００７５】
本実施形態では、実施形態２と同様に、ＥｒＳｉ1.7によりシリサイド／Ｓｉ界面形状のばらつきを抑えることが可能である。しかも、上部のＮｉＳｉによって、比抵抗上昇を抑制し、寄生抵抗を小さくすることができる。その結果、消費電力が小さなトランジスタが得られる。
【００７６】
また、実施形態７の場合と同様に、ｐ型ＭＯＳにはＥｒＳｉ1.7層５の代わりにＰｔＳｉ層８を界面層として用いることもできる。この場合には、ソース端のショットキー障壁が減少して駆動電流が大幅に増大する。また、実施形態９のＳＯＩ構造との組み合わせることもできる。
【００７７】
（実施形態１１）
図２６は、本実施形態に係る半導体装置の断面図である。
【００７８】
本実施形態では、ｐ型シリコン基板中に、ｐ型不純物領域（ｐ型ウェル）とｎ型不純物領域（ｎ型ウェル）が、分離して形成されている。その上に形成されるトランジスタのゲート電極の構造はｎ型ＭＯＳおよびｐ型ＭＯＳに対して、それぞれリンおよびボロンを高濃度にドーピングした多結晶シリコンとその上部にＰｔＳｉ／ＮｉＳｉの積層シリサイドを有している。
【００７９】
ソース・ドレイン領域は、ｐ型ＭＯＳ領域に関しては実施形態４のｐ型ＰＭＯＳと同じショットキー接合のＰｔＳｉ／ＮｉＳｉの積層構造である。ｎ型ＭＯＳ領域に関しては、ＰｔＳｉ／Ｓｉ界面に数ｎｍの急峻なＮ型不純物高濃度領域を有し、ｐ型ＭＯＳ領域と同じＰｔＳｉ／ＮｉＳｉの積層構造のシリサイドが形成されている。ｎ型不純物高濃度領域は完全に空乏化する厚さである。こうしたｎ型不純物高濃度領域を有することによって、ＰｔＳｉ／Ｓｉ界面に形成されるショットキー障壁が実効的に低く抑えられる。そのため、電子に対して高いショットキー障壁を有するＰｔＳｉを用いても、トランジスタの駆動電流を十分に確保することできる。
【００８０】
急峻な高不純物領域を形成する場合には、ＰｔＳｉ形成時の不純物の界面への偏析効果を用いることが好ましい。ＰｔとＳｉとが反応してＰｔシリサイドが形成する場合、Ｓｉ中の砒素やリンといった不純物は、ＰｔＳｉ中には溶け込まれずに界面に偏析される。うした「雪かき現象」を用いることによって、数ｎｍの急峻なｎ型不純物高濃度領域が形成される。積層ＰｔＳｉ／ＮｉＳｉ構造を採用することにより、実施形態２の場合と同様の効果が得られる。あるいは、ＰｔＳｉの代わりにＥｒＳｉ1.7を用い、ｐ型ＭＯＳに対してはＥｒＳｉ1.7／Ｓｉ界面にＩｎなどのアクセプタ型の不純物を用いて数ｎｍの急峻なｐ型不純物高濃度領域を形成し、ｎ型ＭＯＳに対しては、実施形態１の場合と同様の構造をとってもよい。さらに、上述したようなＳＯＩ構造との組み合わせでもよい。
【００８１】
以上の例では、チャネル領域にはＳｉを用いて説明したが、Ｓｉよりも移動度の大きいＳｉＧｅ、Ｇｅあるいは歪Ｓｉ等を用いても構わない。その他、本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施形態に係る半導体装置の断面図。
【図２】Ｓｉ（１００）基板上に堆積されたシリサイド層の界面の電子顕微鏡写真。
【図３】ショットキーダイオードにおける逆方向リーク電流特性を表わすグラフ図。
【図４】本発明の一実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図５】図４に続く工程を表わす断面図。
【図６】図５に続く工程を表わす断面図。
【図７】本発明の他の実施形態に係る半導体装置の断面図。
【図８】本発明の他の実施形態に係る半導体装置の断面図。
【図９】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図１０】図９に続く工程を表わす断面図。
【図１１】図１０に続く工程を表わす断面図。
【図１２】本発明の他の実施形態に係る半導体装置の断面図。
【図１３】本発明の他の実施形態に係る半導体装置の断面図。
【図１４】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図１５】図１４に続く工程を表わす断面図。
【図１６】図１５に続く工程を表わす断面図。
【図１７】本発明の他の実施形態に係る半導体装置の断面図。
【図１８】本発明の他の実施形態に係る半導体装置の断面図。
【図１９】本発明の他の実施形態に係る半導体装置の断面図。
【図２０】本発明の他の実施形態に係る半導体装置の製造方法の工程を表わす断面図。
【図２１】図２０に続く工程を表わす断面図。
【図２２】図２１に続く工程を表わす断面図。
【図２３】図２２に続く工程を表わす断面図。
【図２４】本発明の他の実施形態にかかる半導体装置の断面図。
【図２５】本発明の他の実施形態にかかる半導体装置の断面図。
【図２６】本発明の他の実施形態にかかる半導体装置の断面図。
【符号の説明】
【００８３】
１…ゲート絶縁膜；  ２…高濃度不純物を含む堆積シリコン層
３…ニッケルシリサイド（ＮｉＳｉ）；  ４…シリコン窒化膜
５…エルビウムシリサイド（ＥｒＳｉ1.7）層；  ６…堆積ニッケル層
７…堆積エルビウム層；  ８…プラチナシリサイド（ＰｔＳｉ）層
９…高濃度ボロンを含む堆積シリコン層；  １０…堆積プラチナ層
１１…シリコン酸化膜（ＳｉＯ2）層；  １２…堆積銅（Ｃｕ）膜。
【図１】
2006060045.tif 000003
【図２】
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【図３】
2006060045.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006060045.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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