(57)【要約】【課題】回路ブロック毎に電源スイッチを設けることなく、トランジスタのリーク電流による待機モード時の消費電力を削減できる半導体集積回路を提供する。【解決手段】低電力セルは、セルの入出力信号のレベルが待機モード時の所定のレベルを有するとき、入出力信号が他のレベルを有するときと比べて電源電流が小さくなるように、回路が構成されている。そのため、低電力セルでは、電源ラインから接地ラインに流れる電源電流を、待機モード時に最も小さくすることが可能になり、その結果、回路セルの外部にリーク電流遮断用の電源スイッチを設けることなく、待機モード時の消費電力を抑えることが可能になる。電源スイッチが不要になることから、電源スイッチのレイアウト設計に要する負担が解消するとともに、電源スイッチの電圧降下に起因するシミュレーション誤差がなくなるため、半導体集積回路の全体の特性を精度良く検証することが可能になる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
待機モードにおいて動作を停止させる回路セルを有する半導体集積回路であって、
上記回路セルは、入出力信号のレベルが上記待機モード時の所定のレベルを有するとき、上記入出力信号が他のレベルを有するときと比べて、電源ラインから接地ラインへ流れる電源電流が小さくなるように構成される、
半導体集積回路。
【請求項２】
導電型が等しくリーク電流特性が異なる少なくとも２種類のトランジスタを有し、
上記回路セルは、上記２種類のうちリーク電流が小さい種類のトランジスタであって、上記電源ラインと上記接地ラインとの間の電流経路上に挿入されるとともに、入力から出力へ信号を伝播する信号経路上に挿入されており、上記待機モード時にオフ状態になるトランジスタを含む、
請求項１に記載の半導体集積回路。
【請求項３】
上記リーク電流が小さい種類のトランジスタは、他の種類のトランジスタと比較して長いチャネル長を持つ、ゲート絶縁型電界効果トランジスタである、
請求項２に記載の半導体集積回路。
【請求項４】
上記リーク電流が小さい種類のトランジスタは、他の種類のトランジスタと比較して高いしきい電圧を持つ、
請求項２に記載の半導体集積回路。
【請求項５】
上記リーク電流が小さい種類のトランジスタは、他の種類のトランジスタと比較してしきい電圧を大きくし得る基板バイアス電圧を入力するための基板バイアス電圧入力ノードを備える、ゲート絶縁型電界効果トランジスタである、
請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に、トランジスタのリーク電流に起因する消費電力の削減を図った半導体集積回路に関するものである。
【背景技術】
【０００２】
低消費電力化や加工寸法の微細化に対応するため、半導体集積回路の電源電圧は年々低下している。電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい電圧が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい電圧も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい電圧を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益が生じる。
【０００３】
このようなリーク電流の増大を防止する技術として、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術が知られている。ＭＴＣＭＯＳでは、例えば特定の機能を果たす回路ブロックごとに、その電源ラインに高しきい電圧のトランジスタスイッチが挿入される。そして回路ブロックが未使用状態になったとき、トランジスタスイッチがオフに設定されて、回路ブロック中の各トランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来、こうしたＭＴＣＭＯＳ技術を取り入れた半導体集積回路を設計するにあたって、電源ラインに挿入するトランジスタスイッチのレイアウト設計は人手により行われている。例えば、特定の機能を果たす回路ブロックごとに、その内部の回路セルの配置や配線をＣＡＤ装置で自動設計し、その後、回路ブロックの外側の電源ラインにトランジスタスイッチを配置する作業が人手で行われている。そのため、レイアウト設計の負担が増えるという問題が生じている。
【０００５】
また、電源電圧の低下に伴って、電源ラインの抵抗成分に生じる僅かな電圧降下が、信号の遅延に大きく影響を与えるようになっている。すなわち、電源電圧が低くなると、トランジスタのしきい電圧に対する信号振幅の余裕が小さくなるため、電源電圧が僅かに低下しても大きな信号遅延が生じる。
【０００６】
トランジスタスイッチが電源ラインに挿入されると、これによる電圧降下が更に加わるため、上記の問題はより深刻になる。特に、外部の電源ラインからの距離が長くなる回路ブロックの中心部での信号遅延が大きくなるため、回路ブロックの単体を設計した段階では正常に動作しても、後から電源ラインにトランジスタスイッチを挿入すると動作しなくなるといった問題が生じる。また、回路ブロックを更に上位階層のブロックに接続した場合に、要求されるタイミングを満たせなくなる問題が生じる。
【０００７】
このように、回路ブロックごとに電源スイッチを設ける方法は、レイアウト設計の負担を増やし、信号遅延の検証が困難になるなどの不利益がある。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路ブロックごとに電源スイッチを設けることなく、リーク電流による消費電力を削減できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体集積回路は、待機モードにおいて動作を停止させる回路セルを有しており、上記回路セルは、入出力信号のレベルが上記待機モード時の所定のレベルを有するとき、上記入出力信号が他のレベルを有するときと比べて、電源ラインから接地ラインへ流れる電源電流が小さくなるように構成される。
【００１０】
上記本発明によれば、上記回路セルにおいて電源ラインから接地ラインに流れる電源電流は、上記待機モード時に最も小さくなる。そのため、上記回路セルの外部にリーク電流を遮断する電源スイッチを設けずに、上記待機モード時の消費電力を抑えることが可能になる。
【００１１】
好適に、上記本発明の半導体集積回路は、導電型が等しくリーク電流特性が異なる少なくとも２種類のトランジスタを有する。また、好適に、上記複数の回路セルの少なくとも一部は、上記２種類のトランジスタのうちリーク電流が小さい種類のトランジスタであって、上記電源ラインと上記接地ラインとの間の電流経路上に挿入されるとともに、入力から出力へ信号を伝播する信号経路上に挿入されており、上記待機モード時にオフ状態になるトランジスタを含む。
【００１２】
上記の構成によれば、上記待機モード時において、上記回路セルの上記電源ラインと上記接地ラインとの間の電流経路に流れる電流が、上記リーク電流の小さい種類のトランジスタのオフ状態のリーク電流特性によって制限される。また、このリーク電流の小さいトランジスタは、セルの入力から出力へ信号を伝播する信号経路上に挿入されたトランジスタであるため、出力の伝播に寄与しない電源スイッチ用トランジスタを別個に設ける場合に比べて、回路面積の増大が抑制される。
【００１３】
なお、上記リーク電流が小さい種類のトランジスタは、他の種類のトランジスタと比較して長いチャネル長を持つゲート絶縁型電界効果トランジスタであっても良い。
【００１４】
また、上記リーク電流が小さい種類のトランジスタは、他の種類のトランジスタと比較して高いしきい電圧を持っても良い。
【００１５】
あるいは、上記リーク電流が小さい種類のトランジスタは、他の種類のトランジスタと比較してしきい電圧を大きくし得る基板バイアス電圧を入力するための基板バイアス電圧入力ノードを備えるゲート絶縁型電界効果トランジスタでも良い。
【発明の効果】
【００１６】
本発明によれば、回路ブロックごとに電源スイッチを設けることなく、リーク電流による消費電力を効果的に削減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照して説明する。
【００１８】
図１は、本発明の実施形態に係る半導体集積回路１の構成例を示す図である。
図１の例において、半導体集積回路１は、待機モードがない（すなわち常に動作状態にある）回路ブロック２と、待機モードを有する回路ブロック３および４とを有している。
【００１９】
回路ブロック２は、回路動作が停止状態にあるときの静的な消費電力が通常の値を持つ回路セル（以降、通常セルと表記する）で構成される。
一方、回路ブロック３および４は、通常セルに比べて静的な消費電力が小さい回路セル（以降、低電力セルと表記する）で構成される。
【００２０】
低電力セルは、回路が果たす機能に関して通常セルと同一である。例えば、ＮＡＮＤ回路やＮＯＲ回路、ＮＯＴ回路などのように、集積回路を構成する上で必要となる基本的機能を備えた回路要素である。
低電力セルが通常セルと異なる点は、電源ラインから接地ラインへ流れる電流（以降、電源電流と表記する）が待機モードにおいて最小となるように、内部の回路が構成されているところにある。
【００２１】
すなわち、低電力セルは、その入出力信号のレベルが待機モード時の所定のレベルを有するとき、入出力信号が他のレベルを有するときと比べて電源電流が小さくなるように、回路が構成される。
例えば、待機モード時に入力信号がローレベルになるインバータ回路セルの場合、入力信号がハイレベルのときよりローレベルのときに電源電流が小さくなるよう回路が構成される。
また、例えば、待機モード時に入力信号がハイレベルになるインバータ回路セルの場合、入力信号がローレベルのときよりハイレベルのときに電源電流が小さくなるよう回路が構成される。
【００２２】
このような低電力セルの回路構成は、例えば、リーク電流特性が異なる複数種類のトランジスタを用いることによって実現可能である。
【００２３】
ここで、半導体集積回路１をＣＭＯＳ型の集積回路とする。
この場合、半導体集積回路１は、例えば、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのそれぞれについて、リーク電流特性が異なる２種類のＭＯＳトランジスタを有する。
【００２４】
通常セルは、これら２種類のＭＯＳトランジスタのうち、リーク電流が大きいＭＯＳトランジスタ（以降、通常トランジスタと表記する）のみを含んでおり、リーク電流が小さいＭＯＳトランジスタ（以降、低リーク電流トランジスタと表記する）は含んでいない。
【００２５】
一方、低電力セルは、２種類のＭＯＳトランジスタ、すなわち、通常トランジスタと低リーク電流トランジスタの両方を含む。
そして、低電力セルにおいては、電源ラインと接地ラインとの間の電流経路上に挿入され、かつ、セルの入力から出力へ信号を伝播する信号経路上に挿入されるトランジスタのうち、待機モード時においてオフ状態になるトランジスタの一部もしくは全部に、低リーク電流トランジスタが用いられる。
これにより、待機モード時の電源電流は、低リーク電流トランジスタの微小なリーク電流によって制限される。
また、セルの信号経路上に低リーク電流トランジスタを挿入することにより、低リーク電流トランジスタを信号の伝播に寄与させることができる。そのため、例えば電源スイッチ用の低リーク電流トランジスタをセル内に設ける構成と比較すると、信号の伝播に寄与しない無駄なトランジスタを追加せずに済み、回路面積の増大が抑えられる。また、電源スイッチ用トランジスタのオンオフを制御する回路が不要になるため、この点でも回路面積の増大が抑えられる。
【００２６】
次に、ＮＡＮＤ演算を行う回路セルを例に挙げて、通常セルと低電力セルの具体的な構成を説明する。
【００２７】
図２は、ＮＡＮＤ演算を行う通常セルの構成例を示す図である。
図２に示す通常セルは、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２とｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２とを有する。これらのトランジスタは、何れも通常トランジスタである。
【００２８】
ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２は、出力ノードＯと接地ラインＧとの間に直列接続される。
ｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２は、出力ノードＯと電源ラインＶＤＤとの間に並列接続される。
ｎ型ＭＯＳトランジスタＱｎ１およびｐ型ＭＯＳトランジスタＱｐ１のゲートは、入力ノードＩ１に接続される。
ｎ型ＭＯＳトランジスタＱｎ２およびｐ型ＭＯＳトランジスタＱｐ２のゲートは、入力ノードＩ２に接続される。
【００２９】
図２に示す通常セルによると、入力ノードＩ１およびＩ２の何れか一方もしくは両方にローレベルの信号が入力された場合、ｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２の一方もしくは両方がオンするとともに、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２の一方もしくは両方がオフするため、出力ノードＯからハイレベルの信号が出力される。入力ノードＩ１およびＩ２の両方にハイレベルの信号が入力される場合、ｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２が両方オフするとともに、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２が両方オンするため、出力ノードＯからローレベルの信号が出力される。したがって、図２に示す通常セルによれば、入力ノードＩ１，Ｉ２に入力される２つの信号のＮＡＮＤ演算結果が出力ノードＯより出力される。
【００３０】
図３は、ＮＡＮＤ演算を行う低電力セルの構成例を示す第１の図であり、低リーク電流トランジスタとしてチャネル長の長いトランジスタを用いる例を示したものである。
【００３１】
図３の例において、低電力セルには、待機モード時の入出力の信号の状態に応じた３つの種類がある。
すなわち、それぞれ待機モードにおいて、図３（Ａ）に示す低電力セルは、入力ノードＩ１にハイレベル、入力ノードＩ２にローレベルの信号を入力し、図３（Ｂ）に示す低電力セルは、入力ノードＩ１にローレベル、入力ノードＩ２にハイレベルの信号を入力し、図３（Ｃ）に示す低電力セルは、入力ノードＩ１およびＩ２にハイレベルの信号を入力する。
【００３２】
図３（Ａ）に示す低電力セルは、図２に示す通常セルにおけるｎ型ＭＯＳトランジスタＱｎ２を、これよりチャネル長が長いｎ型ＭＯＳトランジスタＱｎ２Ａに置き換えたものである。
この低電力セルは、待機モードにおいて、入力ノードＩ１にハイレベル、入力ノードＩ２にローレベルの信号を入力し、ｎ型ＭＯＳトランジスタＱｎ２Ａがオフ状態になる。そのため、電源ラインＶＤＤから接地ラインＧに流れる電源電流は、オフ状態のｎ型ＭＯＳトランジスタＱｎ２Ａに流れる僅かなリーク電流に抑えられる。
【００３３】
図３（Ｂ）に示す低電力セルは、図２に示す通常セルにおけるｎ型ＭＯＳトランジスタＱｎ１を、これよりチャネル長が長いｎ型ＭＯＳトランジスタＱｎ１Ａに置き換えたものである。
この低電力セルは、待機モードにおいて、入力ノードＩ１にローレベル、入力ノードＩ２にハイレベルの信号を入力し、ｎ型ＭＯＳトランジスタＱｎ１Ａがオフ状態になる。そのため、電源ラインＶＤＤから接地ラインＧに流れる電源電流は、オフ状態のｎ型ＭＯＳトランジスタＱｎ１Ａに流れる僅かなリーク電流に抑えられる。
【００３４】
図３（Ｃ）に示す低電力セルは、図２に示す通常セルにおけるｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２を、これよりチャネル長が長いｐ型ＭＯＳトランジスタＱｐ１ＡおよびＱｐ２Ａにそれぞれ置き換えたものである。
この低電力セルは、待機モードにおいて、入力ノードＩ１およびＩ２にハイレベルの信号を入力し、ｐ型ＭＯＳトランジスタＱｐ１ＡおよびＱｐ２Ａが共にオフ状態になる。そのため、電源ラインＶＤＤから接地ラインＧに流れる電源電流は、オフ状態のｐ型ＭＯＳトランジスタＱｐ１ＡおよびＱｐ２Ａに流れる僅かなリーク電流に抑えられる。
【００３５】
このように、図３に示す低電力セルでは、図２に示す通常セルの各トランジスタのうち、待機モードにおいてオフ状態になるトランジスタにチャネル長の長い低リーク電流トランジスタを用いることによって、待機モード時の電源電流の低減が図られている。
【００３６】
なお、ＭＯＳトランジスタのリーク電流を小さくする方法は、上述のようにチャンネル長を長くする方法に限られるものではない。例えば、チャネル形成領域の不純物のドープ量を調節する等により、トランジスタのしきい電圧を高くし、リーク電流の低減を図ることも可能である。
図４に例示する低電力セルは、低リーク電流トランジスタにしきい電圧の高いトランジスタを用いたものである。
【００３７】
図４（Ａ）に示す低電力セルは、図２に示す通常セルにおけるｎ型ＭＯＳトランジスタＱｎ２を、これよりしきい電圧が高いｎ型ＭＯＳトランジスタＱｎ２Ｂに置き換えたものである。
この低電力セルは、待機モードにおいて、入力ノードＩ１にハイレベル、入力ノードＩ２にローレベルの信号を入力し、ｎ型ＭＯＳトランジスタＱｎ２Ｂがオフ状態になる。そのため、電源ラインＶＤＤから接地ラインＧに流れる電源電流は、オフ状態のｎ型ＭＯＳトランジスタＱｎ２Ｂに流れる僅かなリーク電流に抑えられる。
【００３８】
図４（Ｂ）に示す低電力セルは、図２に示す通常セルにおけるｎ型ＭＯＳトランジスタＱｎ１を、これよりしきい電圧が高いｎ型ＭＯＳトランジスタＱｎ１Ｂに置き換えたものである。
この低電力セルは、待機モードにおいて、入力ノードＩ１にローレベル、入力ノードＩ２にハイレベルの信号を入力し、ｎ型ＭＯＳトランジスタＱｎ１Ｂがオフ状態になる。そのため、電源ラインＶＤＤから接地ラインＧに流れる電源電流は、オフ状態のｎ型ＭＯＳトランジスタＱｎ１Ｂに流れる僅かなリーク電流に抑えられる。
【００３９】
図４（Ｃ）に示す低電力セルは、図２に示す通常セルにおけるｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２を、これよりしきい電圧が高いｐ型ＭＯＳトランジスタＱｐ１ＢおよびＱｐ２Ｂにそれぞれ置き換えたものである。
この低電力セルは、待機モードにおいて、入力ノードＩ１およびＩ２にハイレベルの信号を入力し、ｐ型ＭＯＳトランジスタＱｐ１ＢおよびＱｐ２Ｂが共にオフ状態になる。そのため、電源ラインＶＤＤから接地ラインＧに流れる電源電流は、オフ状態のｐ型ＭＯＳトランジスタＱｐ１ＢおよびＱｐ２Ｂに流れる僅かなリーク電流に抑えられる。
【００４０】
ところで、ＭＯＳトランジスタのしきい電圧を高くする方法は、上述のように不純物のドープ量を調節する方法に限らず、例えば、基板バイアス電圧を調節する方法もある。
図５に例示する低電力セルは、しきい電圧を調節するため、低リーク電流トランジスタに基板バイアス電圧の入力ノードを設けたものである。
【００４１】
図５（Ａ）に示す低電力セルは、図２に示す通常セルにおけるｎ型ＭＯＳトランジスタＱｎ２を、ｎ型ＭＯＳトランジスタＱｎ２Ｃに置き換えたものである。
ｎ型ＭＯＳトランジスタＱｎ２Ｃは、基板バイアス電圧を入力ノードＢＳｎから入力する。この基板バイアス電圧は、ｎ型ＭＯＳトランジスタＱｎ２と比較して負方向（接地ラインＧより電位を低くする方向）に調節されており、そのため、ｎ型ＭＯＳトランジスタＱｎ２Ｃはｎ型ＭＯＳトランジスタＱｎ２より高いしきい電圧を有する。
この低電力セルは、待機モードにおいて、入力ノードＩ１にハイレベル、入力ノードＩ２にローレベルの信号を入力し、ｎ型ＭＯＳトランジスタＱｎ２Ｃがオフ状態になる。そのため、待機モード時の電源電流は、オフ状態のｎ型ＭＯＳトランジスタＱｎ２Ｃに流れる僅かなリーク電流に抑えられる。
【００４２】
図５（Ｂ）に示す低電力セルは、図２に示す通常セルにおけるｎ型ＭＯＳトランジスタＱｎ１を、ｎ型ＭＯＳトランジスタＱｎ１Ｃに置き換えたものである。
ｎ型ＭＯＳトランジスタＱｎ１Ｃは、基板バイアス電圧を入力ノードＢＳｎから入力する。この基板バイアス電圧は、ｎ型ＭＯＳトランジスタＱｎ１と比較して負方向（接地ラインＧより電位を低くする方向）に調節されており、そのため、ｎ型ＭＯＳトランジスタＱｎ１Ｃはｎ型ＭＯＳトランジスタＱｎ１より高いしきい電圧を有する。
この低電力セルは、待機モードにおいて、入力ノードＩ１にローレベル、入力ノードＩ２にハイレベルの信号を入力し、ｎ型ＭＯＳトランジスタＱｎ１Ｃがオフ状態になる。そのため、待機モード時の電源電流は、オフ状態のｎ型ＭＯＳトランジスタＱｎ１Ｃに流れる僅かなリーク電流に抑えられる。
【００４３】
図５（Ｃ）に示す低電力セルは、図２に示す通常セルにおけるｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２を、ｐ型ＭＯＳトランジスタＱｐ１ＣおよびＱｐ２Ｃにそれぞれ置き換えたものである。
ｐ型ＭＯＳトランジスタＱｐ１ＣおよびＱｐ２Ｃは、基板バイアス電圧を入力ノードＢＳｐから入力する。この基板バイアス電圧は、ｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２と比較して正方向（電源ラインＶＤＤより電位を高くする方向）に調節されており、そのため、ｐ型ＭＯＳトランジスタＱｐ１ＣおよびＱｐ２Ｃはｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２より高いしきい電圧を有する。
この低電力セルは、待機モードにおいて、入力ノードＩ１およびＩ２にハイレベルの信号を入力し、ｐ型ＭＯＳトランジスタＱｐ１ＣおよびＱｐ２Ｃが共にオフ状態になる。そのため、待機モード時の電源電流は、オフ状態のｐ型ＭＯＳトランジスタＱｐ１ＣおよびＱｐ２Ｃに流れる僅かなリーク電流に抑えられる。
【００４４】
以上述べたように、本実施形態によれば、入出力信号のレベルが待機モード時の所定のレベルを有するとき、入出力信号が他のレベルを有するときと比べて電源電流が小さくなるように、低電力セルの回路が構成されている。
そのため、低電力セルの電源電流を待機モード時に最も小さくすることが可能になり、その結果、回路セルの外部にリーク電流を遮断する電源スイッチを設けることなく、待機モード時の消費電力を抑えることが可能になる。
回路セルの外部にリーク電流遮断用の電源スイッチを設けなくて良いことから、電源スイッチのレイアウト設計が不要になり、設計作業の負担を軽減できる。
また、電源スイッチの電圧降下に起因するシミュレーション誤差がなくなるため、半導体集積回路の全体の特性をシミュレーションによって精度良く検証することが可能になる。
【００４５】
また、本実施形態の低電力セルでは、電源ラインと接地ラインとの間の電流経路上に挿入され、かつ、セルの入力から出力へ信号を伝播する信号経路上に挿入されるトランジスタのうち、待機モード時にオフ状態になるトランジスタの一部もしくは全部を、低リーク電流トランジスタに置き換えても良い。
これにより、待機モード時の電源電流を、低リーク電流トランジスタの微小なリーク電流に抑えることができる。
また、電源スイッチ用の低リーク電流トランジスタをセルの内部に設ける構成と比較して、信号の伝播に寄与しない無駄なトランジスタを追加せずに済むため、回路面積を抑えることができる。
更に、電源スイッチ用トランジスタのオンオフを制御する回路が不要になるため、この点でも回路面積を抑えることができる。
【００４６】
なお、本発明は上述の実施形態にのみ限定されるものではなく、種々のバリエーションを含む。
【００４７】
例えば、上述の実施形態では通常セルと低電力セルとを含む半導体集積回路を示したが、これに限らず、低電力セルのみで全ての回路ブロックを構成しても良い。
【００４８】
上述の実施形態では同一導電型のトランジスタに異なる２種類のトランジスタ（通常トランジスタ、低リーク電流トランジスタ）を持つ例について示したが、これに限らず、３以上の種類のトランジスタを持つことも可能である。
例えば、高速性を要求される回路セルに、通常トランジスタと低リーク電流トランジスタの中間のリーク電流特性を持つトランジスタを用いることにより、要求される動作速度を満たしつつ、待機モード時の消費電力を削減することが可能になる。
【００４９】
上述の実施形態ではＣＭＯＳ型の半導体集積回路を例として示したが、本発明はこれに限定されず、他の種々のタイプの半導体集積回路にも適用可能である。
【００５０】
また、通常セルおよび低リーク電流セルの設計情報は、ゲートレベルの論理合成やレイアウト設計を自動的に実行するＣＡＤ装置において利用できるように、それぞれをライブラリ化することが可能である。すなわち、通常セルのライブラリと低リーク電流セルのライブラリをそれぞれ独立に設けて、これをＣＡＤ装置に読み込ませても良い。これにより、従来の設計環境を用いながら、論理合成やレイアウト設計を容易に自動化することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る半導体集積回路の構成例を示す図である。
【図２】ＮＡＮＤ演算を行う通常セルの構成例を示す図である。
【図３】ＮＡＮＤ演算を行う低電力セルの構成例を示す第１の図である。
【図４】ＮＡＮＤ演算を行う低電力セルの構成例を示す第２の図である。
【図５】ＮＡＮＤ演算を行う低電力セルの構成例を示す第３の図である。
【符号の説明】
【００５２】
１…半導体集積回路、２〜４…回路ブロック、Ｑｎ１，Ｑｎ１Ａ，Ｑｎ１Ｂ，Ｑｎ１Ｃ，Ｑｎ２，Ｑｎ２Ａ，Ｑｎ２Ｂ，Ｑｎ２Ｃ…ｎ型ＭＯＳトランジスタ、Ｑｐ１，Ｑｐ１Ａ，Ｑｐ１Ｂ，Ｑｐ１Ｃ，Ｑｐ２，Ｑｐ２Ａ，Ｑｐ２Ｂ，Ｑｐ２Ｃ…ｐ型ＭＯＳトランジスタ
【図１】
2006032519.tif 000003
【図２】
2006032519.tif 000004
【図３】
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【図４】
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【図５】
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