(57)【要約】【課題】インバータの高電位（入力電位Ｖｉｎ）が低いときでも、大規模な回路を使用することなく、ＰＷＭ信号のデューティ比に比例する出力電圧を得る。【解決手段】パルス幅変調回路５１から発生されたＰＷＭ信号が入力されるＣＭＯＳインバータ７０と、ＣＭＯＳインバータ７１の出力が供給されたローパスフィルタ５３とを備える。ＣＭＯＳインバータ７１は、入力電位Ｖｉｎと接地電位Ｖｓｓの間に直列に接続され、ＰＷＭ信号がそれぞれのゲートに印加されたＰチャネル型のＭＯＳトランジスタＭ１及びＮチャネル型のＭＯＳトランジスタＭ２と、Ｐチャネル型ＭＯＳトランジスタＭ１に並列に接続され、Ｐチャネル型ＭＯＳトランジスタＭ１と共にＣＭＯＳトランスミッションゲートを構成するＮチャネル型ＭＯＳトランジスタＭ３とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力されるデジタルデータの大きさに応じたパルス幅を有するパルスを発生するパルス幅変調回路と、前記パルス幅変調回路から発生されたパルスが入力されるインバータと、前記インバータの出力が供給されたローパスフィルタとを備え、
前記インバータは、高電位と低電位の間に直列に接続され前記パルスがそれぞれのゲートに印加されたＰチャネル型の第１のＭＯＳトランジスタ及びＮチャネル型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続され、前記第１のＭＯＳトランジスタと共にＣＭＯＳトランスミッションゲートを構成するＮチャネル型の第２のＭＯＳトランジスタとを備えることを特徴とするデジタル・アナログ変換回路。
【請求項２】
前記高電位が前記パルスのハイレベルの電位より小さいことを特徴とする請求項１に記載のデジタル・アナログ変換回路。
【請求項３】
前記第２のＭＯＳトランジスタがオンする時に、そのゲートに前記パルスのハイレベルの電位を印加することを特徴とする請求項１に記載のデジタル・アナログ変換回路。
【請求項４】
前記ローパスフィルタは抵抗とキャパシタから成ることを特徴とする請求項１に記載のデジタル・アナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
デジタルＡＶ機器などに用いることができるデジタル・アナログ変換回路に関する。
【背景技術】
【０００２】
従来、パルス幅変調回路の出力であるデジタルデータの大きさに応じたパルス幅を有するパルス（以下、ＰＷＭ信号という）のデューティ比（Ｄｕｔｙ比）に比例するアナログ電圧を出力するデジタル・アナログ変換回路が知られている。
【０００３】
図３はそのようなデジタル・アナログ変換回路の回路図である。５０はデジタルデータが印加される入力端子、５１はそのデジタルデータにパルス幅変調を施してＰＷＭ信号を出力するパルス幅変調回路、５２はＰＷＭ信号のレベルに応じて、ローパスフィルタ５３に入力電位Ｖｉｎ又は接地電位Ｖｓｓ（０Ｖ）を出力するように切り換えるスイッチである。ローパスフィルタ５３は抵抗５４とキャパシタ５５から成る。スイッチ５２の出力はローパスフィルタ５３を介してその高域成分が除去され、出力端子５６から出力信号Ｖｏｕｔが得られる。
【０００４】
このデジタル・アナログ変換回路の動作について図４、図５を参照しなら説明する。図４（ａ）に示すように、ＰＷＭ信号がハイレベルの時、スイッチ５２の切り換えにより入力電位Ｖｉｎがローパスフィルタ５３に印加された状態を相１とする。また、図４（ｂ）に示すように、ＰＷＭ信号がロウレベルの時、スイッチ５２の切り換えにより接地電位Ｖｓｓがローパスフィルタ５３に印加された状態を相２とする。この回路が安定するまで、相１と相２を繰り返すと、相１でキャパシタ５５に流れ込む電荷量ΔＱ１と、相２でキャパシタ５５から流れ出す電荷量ΔＱ２とが等しくなり、ＰＷＭ信号のデューティ比に比例した電圧が、出力電圧Ｖｏｕｔとして現れる。
【０００５】
以下で、出力電圧ＶｏｕｔがＰＷＭ信号のデューティ比に比例することを、数式を用いて証明する。いま、図５に示すように、パルス幅変調回路５１から周期ｔ、デューティ比＝ｎ  のＰＷＭ信号が出力され、回路が安定するまで相１と相２を繰り返したとする。また、相１において、キャパシタ５５に電流Ｉ１が流れ、キャパシタ５５が充電されることで出力電圧ＶｏｕｔがΔＶ１だけ変動したとする。ΔＶ１が十分小さく、ΔＶ１による電流Ｉ１の変動が無視できるとき、次の式（１）が成り立つ。
【０００６】
Ｉ１＝（Ｖｉｎ−Ｖｏｕｔ）／Ｒ    ・・・・（１）
ここで、Ｒは抵抗５４の抵抗値である。ＰＷＭ信号のハイレベルの期間はｔ・ｎであるから、ΔＱ１は次の式（２）で表される。
【０００７】
ΔＱ１＝Ｉ１・ｔ・ｎ＝（Ｖｉｎ−Ｖｏｕｔ）ｔ・ｎ／Ｒ  ・・・・（２）
また、キャパシタ５５について次の式（３）が成り立つ。
【０００８】
ΔＱ１＝Ｃ・ΔＶ１  ・・・・（３）
Ｃはキャパシタ５５の容量値である。したがって、式（２）、（３）から次の式（４）が導かれる。
【０００９】
Ｃ・ΔＶ１＝（Ｖｉｎ−Ｖｏｕｔ）ｔ・ｎ／Ｒ    ・・・・（４）
式（４）をΔＶ１について解くと、式（５）が導かれる。
【００１０】
ΔＶ１＝（Ｖｉｎ−Ｖｏｕｔ）ｔ・ｎ／（Ｃ・Ｒ）  ・・・・（５）
次に、ＰＷＭ信号がロウレベルとなり、相２になったとする。このとき、キャパシタ５５から電流Ｉ２が流れ、キャパシタ５５が放電されることで出力電圧がΔＶ２だけ変動したとする。ΔＶ２が十分小さく、ΔＶ２による電流Ｉ２の変動が無視できるとき、次の式（６）が成り立つ。
【００１１】
Ｉ２＝Ｖｏｕｔ／Ｒ    ・・・・（６）
ＰＷＭ信号がロウレベルの期間はｔ・（１−ｎ）であるから、このときキャパシタ５５に流れ込む電荷量ΔＱ２は、式（６）を代入すると、次式で表される。
【００１２】
ΔＱ２＝Ｉ２・ｔ・（１−ｎ）＝Ｖｏｕｔ・ｔ・（１−ｎ）／Ｒ  ・・・・（７）
また、キャパシタ５５について次の式（８）が成り立つ。
【００１３】
ΔＱ２＝Ｃ・ΔＶ２    ・・・・（８）
したがって、式（７）、（８）から次の式（９）が導かれる。
【００１４】
Ｃ・ΔＶ２＝Ｖｏｕｔ・ｔ・（１−ｎ）／Ｒ  ・・・・（９）
式（９）をΔＶ２について解くと、式（１０）が導かれる。
【００１５】
ΔＶ２＝Ｖｏｕｔ・ｔ・（１−ｎ）／（Ｃ・Ｒ）  ・・・・（１０）
安定時においては、次の式（１１）が成り立つ。
【００１６】
ΔＶ１＝ΔＶ２  ・・・・（１１）
式（５）、（１０）を式（１１）に代入すると、次の式（１２）が成り立つ。
（Ｖｉｎ−Ｖｏｕｔ）ｔ・ｎ／（Ｃ・Ｒ）＝Ｖｏｕｔ・ｔ・（１−ｎ）／（Ｃ・Ｒ）  
・・・・（１２）
式（１２）を解くと、
Ｖｏｕｔ＝ｎ・Ｖｉｎ    ・・・・（１３）
となり、ＰＷＭ信号のデューティ比ｎに比例する出力電圧Ｖｏｕｔが得られる。
【００１７】
また、図６に示すように、図３の回路のスイッチ５２をＣＭＯＳインバータ６０で構成した回路が知られている（特許文献１）。この場合、図３の回路と等価にするために、パルス幅変調回路５１からのＰＷＭ信号を反転させるためのインバータ６１が追加されている。この回路では、ＰＷＭ信号がハイレベルの時にはＣＭＯＳインバータ６０のＰチャネル型ＭＯＳトランジスタＭ１がオンして図４（ａ）の相１の状態となり、ＰＷＭ信号がロウレベルの時にはＣＭＯＳインバータ６０のＮチャネル型ＭＯＳトランジスタＭ２がオンして図４（ｂ）の相２の状態となる。ここで、ＰＷＭ信号のハイレベルはＶｄｄ、ロウレベルは０Ｖとする。また、インバータ６１の高電位側の電源はＶｄｄ、低電位側の電源は０Ｖとする。また、ＣＭＯＳインバータ６０の高電位側の電源はＶｉｎ、低電位側の電源は０Ｖとする。
【特許文献１】特開平６−７７８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、図７に示すように、ＣＭＯＳインバータ６０のＰチャネル型ＭＯＳトランジスタＭ１がオンする時のゲートソース間電ＶGSは、入力電位Ｖｉｎの値に等しい。すると、図６の回路では、入力電位Ｖｉｎが低くなるにつれて、Ｐチャネル型ＭＯＳトランジスタＭ１がオンする時のＶGSが小さくなり、そのオン抵抗が無視できなくなってしまう。
【００１９】
Ｐチャネル型ＭＯＳトランジスタＭ１のオン抵抗をＲｐとすると、式（１）は次の式（１Ａ）で置き換えられる。
【００２０】
Ｉ１＝（Ｖｉｎ−Ｖｏｕｔ）／（Ｒ＋Ｒｐ）    ・・・・（１Ａ）
よって、式（１３）は、次の式（１３Ａ）で置き換えられる。
【００２１】
Ｖｏｕｔ＝ｎ・Ｒ／（（１−ｎ）・（Ｒ＋Ｒｐ）＋ｎ・Ｒ）×Ｖｉｎ・・・・（１３Ａ）
そうすると、ＰＷＭ信号のデューティ比ｎに比例する出力電圧Ｖｏｕｔが得られなくなる。
【００２２】
図８は、図６の回路における出力電圧ＶｏｕｔとＰＷＭ信号のデューティ比ｎ（％）の関係を示すシミュレーション結果である。共通の条件として、Ｖｄｄ＝３Ｖ、Ｒ＝１ＭΩ、ＰＷＭ周期＝１μｓが設定されている。
【００２３】
図８（ａ）に示すように、Ｖｉｎ＝３Ｖのときは、ＰＷＭ信号のデューティ比に比例する理想的な出力電圧Ｖｏｕｔが得られるが、図８（ｂ）に示すように、Ｖｉｎ＝１Ｖのときは、出力電圧Ｖｏｕｔは理想的な特性から大きくはずれてしまう。
【００２４】
そこで、入力電位Ｖｉｎが低いときでもデューティ比ｎに比例する出力電圧Ｖｏｕｔを得るために、アンプを使用した積分器を追加することが考えられるが、回路が大規模になるという問題があった。
【課題を解決するための手段】
【００２５】
そこで、本発明のデジタル・アナログ変換回路は、入力されるデジタルデータの大きさに応じたパルス幅を有するパルスを発生するパルス幅変調回路と、前記パルス幅変調回路から発生されたパルスが入力されるインバータと、前記インバータの出力が供給されたローパスフィルタとを備え、前記インバータは、高電位と低電位の間に直列に接続され前記パルスがそれぞれのゲートに印加されたＰチャネル型の第１のＭＯＳトランジスタ及びＮチャネル型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続され、前記第１のＭＯＳトランジスタと共にＣＭＯＳトランスミッションゲートを構成するＮチャネル型の第２のＭＯＳトランジスタとを備えることを特徴とするものである。
【発明の効果】
【００２６】
本発明によれば、インバータの高電位（入力電位Ｖｉｎ）が低いときでも、前記第１のＭＯＳトランジスタと共にＣＭＯＳトランスミッションゲートを構成するＮチャネル型の第２のＭＯＳトランジスタがオンすることで、大規模な回路を使用することなく、パルス（ＰＷＭ信号）のデューティ比に比例する出力電圧を得ることができる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明のデジタル・アナログ変換回路について図面を参照しながら説明する。図１に示すように、本発明のデジタル・アナログ変換回路は、図６の回路のＣＭＯＳインバータ６０をＣＭＯＳインバータ７０で置き換えたものである。即ち、Ｐチャネル型ＭＯＳトランジスタＭ１に並列に接続されたＮチャネル型ＭＯＳトランジスタＭ３を付け加えたものである。さらに、ＣＭＯＳインバータ６１の出力を反転するＣＭＯＳインバータ７１を設け、このインバータ７１の出力をＮチャネル型ＭＯＳトランジスタＭ３のゲートに印加するようにした。
【００２８】
これにより、Ｐチャネル型ＭＯＳトランジスタＭ１とＮチャネル型ＭＯＳトランジスタＭ３とはＣＭＯＳトランスミッションゲートを構成することになる。ＣＭＯＳインバータ７１の高電位側の電源はＶｄｄ、低電位側の電源は０Ｖとする。他の構成は、図６の回路と同じである。
【００２９】
本発明のデジタル・アナログ変換回路によれば、ＰＷＭ信号がハイレベル（相１の状態）の時、Ｐチャネル型ＭＯＳトランジスタＭ１のゲートには０Ｖが印加され、Ｎチャネル型ＭＯＳトランジスタＭ３のゲートにはＶｄｄが印加され、両方のＭＯＳトランジスタがオンするようになる。一方、ＰＷＭ信号がロウレベル（相２の状態）の時、Ｐチャネル型ＭＯＳトランジスタＭ１のゲートにはＶｄｄが印加され、Ｎチャネル型ＭＯＳトランジスタＭ３のゲートには０Ｖが印加され、両方のＭＯＳトランジスタがオフする。
【００３０】
したがって、入力電位Ｖｉｎ（ＣＭＯＳインバータ７０の高電位側の電源）が低いときは、Ｐチャネル型ＭＯＳトランジスタＭ１のオン抵抗は高くなるが、Ｎチャネル型ＭＯＳトランジスタＭ３のオン抵抗は十分低くなる。これにより、入力電位Ｖｉｎの高低にかかわらず、前記の式（１）が成り立つようになり、常にデューティ比ｎに比例する出力電圧Ｖｏｕｔを得ることができる。
【００３１】
しかも、本発明のデジタル・アナログ変換回路は、図６の回路に１つのＮチャネル型ＭＯＳトランジスタＭ１とＣＭＯＳインバータ７１を追加するだけで構成しているので、大規模な回路修正も不要である。
【００３２】
図２は、図１の回路における出力電圧ＶｏｕｔとＰＷＭ信号のデューティ比ｎ（％）の関係を示すシミュレーション結果である。共通の条件として、Ｖｄｄ＝３Ｖ、Ｒ＝１ＭΩ、ＰＷＭ周期＝１μｓが設定されている。図２（ａ）に示すように、Ｖｉｎ＝３Ｖのときは、ＰＷＭ信号のデューティ比に比例する理想的な出力電圧Ｖｏｕｔが得られる。また、図２（ｂ）に示すように、Ｖｉｎ＝１Ｖのときにも、理想的な出力電圧Ｖｏｕｔが得られる。
【図面の簡単な説明】
【００３３】
【図１】本発明のデジタル・アナログ変換回路の回路図である。
【図２】本発明のデジタル・アナログ変換回路のシミュレーション結果を示す図である。
【図３】従来のデジタル・アナログ変換回路の回路図である。
【図４】従来のデジタル・アナログ変換回路の動作を説明する図である。
【図５】ＰＭＷ信号の波形図である。
【図６】従来のデジタル・アナログ変換回路の他の回路図である。
【図７】図６のＰチャネル型ＭＯＳトランジスタＭ１のバイアス状態を示す図である。
【図８】図６のデジタル・アナログ変換回路のシミュレーション結果を示す図である。
【符号の説明】
【００３４】
５０  入力端子            ５１  パルス幅変調回路      ５２  スイッチ
５３  ローパスフィルタ    ５４  抵抗                  ５５  キャパシタ
５６  出力端子            ６１  ＣＭＯＳインバータ    ７０  ＣＭＯＳインバータ
７１  ＣＭＯＳインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006067481.tif 000009
【図８】
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