(57)【要約】【課題】  酸化膜と窒化膜の多層膜よりなるサイドウォールを有する半導体装置において、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる半導体装置を得る。【解決手段】  半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極上に形成された第１の窒化膜と、ゲート電極及び第１の窒化膜の側面に順番に形成された第１の酸化膜、第２の窒化膜、第２の酸化膜及び第３の窒化膜からなるサイドウォールとを有し、第１の窒化膜は、上部の外径が下部の外径よりも小さく、第１の酸化膜のゲート電極の側面にある部分は、上面から見て第２の窒化膜で覆われ、第２の酸化膜のゲート電極の側面にある部分は、上面から見て第３の窒化膜で覆われている。【選択図】      図３
2006032541.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された第１の窒化膜と、
前記ゲート電極及び前記第１の窒化膜の側面に順番に形成された第１の酸化膜、第２の窒化膜、第２の酸化膜及び第３の窒化膜からなるサイドウォールとを有し、
前記第１の窒化膜は、上部の外径が下部の外径よりも小さく、
前記第１の酸化膜の前記ゲート電極の側面にある部分は、上面から見て前記第２の窒化膜で覆われ、
前記第２の酸化膜の前記ゲート電極の側面にある部分は、上面から見て前記第３の窒化膜で覆われていることを特徴とする半導体装置。
【請求項２】
前記第１の窒化膜は、上面の角が丸まっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の窒化膜は、上方にいくほど外径が小さくなるテーパー形状であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の窒化膜は、上部の外径が下部の外径に比べて階段状に小さくなることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層膜よりなるサイドウォールを有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、トランジスタやメモリセル等の半導体装置において、微細化に伴い、ゲート電極とコンタクトの間隔を狭くする傾向にある。このため、ゲート電極上にコンタクトが乗り上げるＳＡＣ（Self Aligned Contact）構造が用いられる。このＳＡＣ構造では、酸化膜からなる層間絶縁膜との選択比を確保するため、ゲート上のハードカバーやサイドウォールに窒化膜を用いる。
【０００３】
また、フラッシュメモリでは、ゲート−コンタクト間に約２０Ｖの高い電圧が印加されるため、耐圧向上が課題となっている。特に、サイドウォールとして窒化膜のみを用いた場合、ゲートを負バイアスにすると、ゲート近傍の窒化膜にホールが蓄積され、実効的な耐圧が低下するという問題があった。
【０００４】
そこで、ゲートとサイドウォールの窒化膜の間にＯＮＯ膜を設けた半導体装置が提案されている（例えば、特許文献１参照）。この従来の半導体装置の断面図を図９に示す。半導体基板１１上にゲート絶縁膜１２が形成されている。そして、ゲート絶縁膜１２上に、ゲート電極として、ポリシリコン膜１３、ＯＮＯ膜１４、ポリシリコン膜１５、ＷＳｉ膜１６が形成されている。また、ゲート電極上にＳｉＮ膜１７が形成され、ゲート電極及びＳｉＮ膜１７の側壁には、順番に形成されたＳｉＯ２膜１８、ＳｉＮ膜１９、ＳｉＯ２膜２０及びＳｉＮ膜２１からなるサイドウォールが形成されている。
【０００５】
従来の半導体装置を用いてコンタクトエッチングを行った状態を図１０に示す。半導体装置を覆うようにＳｉＯ２からなる層間絶縁膜２２を形成し、この層間絶縁膜２２をフォトリソグラフィ等により異方性エッチングする。この際、エッチングの選択性を持たせることでＳｉＮ膜２１はエッチングされないようにする。これにより、ゲート電極上にコンタクトが乗り上げたＳＡＣ構造を形成することができる。
【０００６】
【特許文献１】特開２００２−２５２２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来の半導体装置では、サイドウォールを構成する酸化膜と窒化膜の多層膜が垂直に形成されているため、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされて、ゲート電極の側面が露出するという問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、酸化膜と窒化膜の多層膜よりなるサイドウォールを有する半導体装置において、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる半導体装置を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極上に形成された第１の窒化膜と、ゲート電極及び第１の窒化膜の側面に順番に形成された第１の酸化膜、第２の窒化膜、第２の酸化膜及び第３の窒化膜からなるサイドウォールとを有し、第１の窒化膜は、上部の外径が下部の外径よりも小さく、第１の酸化膜のゲート電極の側面にある部分は、上面から見て第２の窒化膜で覆われ、第２の酸化膜のゲート電極の側面にある部分は、上面から見て第３の窒化膜で覆われている。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明により、酸化膜と窒化膜の多層膜よりなるサイドウォールを有する半導体装置において、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造工程について図１及び図２を用いて説明する。
【００１２】
まず、図１（ａ）に示すように、半導体基板１１上に、ゲート絶縁膜１２、ポリシリコン膜１３、ＯＮＯ膜１４、ポリシリコン膜１５、ＷＳｉ膜１６、及び、第１の窒化膜であるＳｉＮ膜１７を順番に形成する。
【００１３】
次に、図１（ｂ）に示すように、ＳｉＮ膜１７をフォトリソグラフィ等によりパターニングする。そして、図１（ｃ）に示すように、エッチングによりＳｉＮ膜１７の上面の角を丸くする。
【００１４】
次に、図２（ａ）に示すように、ＳｉＮ膜１７をマスクにして、ＷＳｉ膜１６、ポリシリコン膜１５、ＯＮＯ膜１４、ポリシリコン膜１３及びゲート絶縁膜１２を異方性エッチングする。これにより、ポリシリコン膜１３、ポリシリコン膜１５及びＷＳｉ膜１６からなるゲート電極が形成される。より具体的には、ポリシリコン膜１３がフローティングゲートであり、ポリシリコン膜１５がコントロールゲートである。
【００１５】
次に、図２（ｂ）に示すように、全面に、第１の酸化膜であるＳｉＯ２膜１８、第２の窒化膜であるＳｉＮ膜１９、第２の酸化膜であるＳｉＯ２膜２０、及び、第３の窒化膜であるＳｉＮ膜２１を順番に形成する。ここで、ＳｉＯ２膜１８及びＳｉＯ２膜２０として、ＴＥＯＳ膜又は熱酸化膜を用いることができる。また、ＳｉＮ膜１９及びＳｉＮ膜２１はＣＶＤ法により形成することができる。なお、ＳｉＯ２膜１８を形成する前に、ゲート電極の側壁を保護するために、熱酸化又はラジカル酸化によりゲート電極の側壁に酸化膜を形成してもよい。ただし、ラジカル酸化は酸化力が強く、ゲート電極全体と半導体基板１１を酸化膜で覆うように酸化膜を形成できるため、ＳｉＯ２膜１８及びＳｉＯ２膜２０をラジカル酸化により形成してもよい。
【００１６】
次に、図２（ｃ）に示すように、全面エッチバックにより、ゲート電極及びＳｉＮ膜１７の側壁にサイドウォールを形成する。このサイドウォールは、ＳｉＯ２膜１８、ＳｉＮ膜１９、ＳｉＯ２膜２０及びＳｉＮ膜２１からなる。
【００１７】
このように、ゲート電極と、サイドウォールのＳｉＮ膜２１との間に、ＳｉＯ２膜１８、ＳｉＮ膜１９及びＳｉＯ２膜２０からなるＯＮＯ膜を設ける。このＯＮＯ膜により、ゲート電極に負バイアスを印加した場合でも、窒化膜中の電気伝導を支配している正孔の流れを阻止し、ゲート電極の特にＷＳｉ膜１６近傍の窒化膜にホールが蓄積されるのを防ぎ、実効的な耐圧の低下を防ぐことができる。
【００１８】
ただし、ゲート電極―コンタクト間に電圧が印加された場合でもFN(Fowler-Nordheim)トンネルが起こらないように、ゲート電極側にあるＳｉＯ２膜１８の膜厚は５０Å以上、好ましくは７０Å以上に設定する必要がある。
【００１９】
実施の形態１に係る半導体装置を用いてコンタクトエッチングを行った状態を図３に示す。半導体装置を覆うようにＳｉＯ２からなる層間絶縁膜２２を形成し、この層間絶縁膜２２をフォトリソグラフィ等により異方性エッチングする。この際、エッチングの選択性を持たせることでＳｉＮ膜２１はエッチングされないようにする。これにより、ゲート電極上にコンタクトが乗り上げたＳＡＣ構造を形成することができる。
【００２０】
このコンタクトエッチングでは、酸化膜を選択的に異方性エッチングするため、サイドウォールを構成するＳｉＯ２膜１８及びＳｉＯ２膜２０もエッチングされる。しかし、ＳｉＮ膜１７は、上面の角が丸まっていて、上部の外径が下部の外径よりも小さいため、ＳｉＯ２膜１８のゲート電極の側面にある部分は、上面から見てＳｉＮ膜１９で覆われ、ＳｉＯ２膜２０のゲート電極の側面にある部分は、上面から見てＳｉＮ膜２１で覆われている。これにより、コンタクトエッチングにおいて、ＳｉＯ２膜１８及びＳｉＯ２膜２０は、ゲート電極の側面にある部分まではエッチングされない。
【００２１】
従って、本実施の形態１に係る半導体装置ならば、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる。
【００２２】
なお、フラッシュメモリの構造を例に挙げて説明したが、本発明は、ＭＯＳトランジスタ等に使用しても同様の効果を奏する。
【００２３】
実施の形態２．
図４は、本発明の実施の形態２に係る半導体装置を示す断面図である。図１及び２と同様の構成要素には同じ番号を付し、説明を省略する。
【００２４】
実施の形態２に係る半導体装置では、第１の窒化膜であるＳｉＮ膜１７が、上方にいくほど外径が小さくなるテーパー形状であり、上部の外径が下部の外径よりも小さくなっている。このため、ＳｉＯ２膜１８のゲート電極の側面にある部分は、上面から見てＳｉＮ膜１９で覆われ、ＳｉＯ２膜２０のゲート電極の側面にある部分は、上面から見てＳｉＮ膜２１で覆われている。これにより、コンタクトエッチングにおいて、ＳｉＯ２膜１８及びＳｉＯ２膜２０は、ゲート電極の側面にある部分まではエッチングされない。
【００２５】
従って、実施の形態２に係る半導体装置ならば、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる。
【００２６】
実施の形態３．
本発明の実施の形態３に係る半導体装置の製造工程について図５を用いて説明する。図１及び２と同様の構成要素には同じ番号を付し、説明を省略する。
【００２７】
まず、図５（ａ）に示すように、半導体基板１１上に、ゲート絶縁膜１２、ポリシリコン膜１３、ＯＮＯ膜１４、ポリシリコン膜１５、ＷＳｉ膜１６、及び、第１の窒化膜であるＳｉＮ膜１７を順番に形成する。そして、フォトレジスト２３によりＳｉＮ膜１７の一部を覆った状態で、ＳｉＮ膜１７を途中まで異方性エッチングする。これにより、ＳｉＮ膜１７には凸部が形成される。
【００２８】
次に、図５（ｂ）に示すように、ＳｉＮ膜１７の上にＴＥＯＳ膜２４を形成し、全面エッチバックにより、ＳｉＮ膜１７の凸部の側壁のみにＴＥＯＳ膜２４が残るようにしてサイドウォールを形成する。
【００２９】
次に、図５（ｃ）に示すように、ＳｉＮ膜１７をエッチングして凸部及びＴＥＯＳ膜２４で覆われた部分以外を除去する。そして、残ったＳｉＮ膜１７及びＴＥＯＳ膜２４をマスクにして、ＷＳｉ膜１６、ポリシリコン膜１５、ＯＮＯ膜１４、ポリシリコン膜１３及びゲート絶縁膜１２を異方性エッチングする。これにより、ポリシリコン膜１３、ポリシリコン膜１５及びＷＳｉ膜１６からなるゲート電極が形成される。
【００３０】
そして、APM (ammoniaperoxide-mixture)等によるウェットエッチングによりＴＥＯＳ膜２４を完全に除去して、実施の形態１と同様にサイドウォールを形成すると、図６に示すような実施の形態３に係る半導体装置が形成される。ただし、図７に示すようにＴＥＯＳ膜２４を少しだけ残すか、ウェットエッチングをしないで図８に示すようにＴＥＯＳ膜２４をそのまま残してもよい。
【００３１】
この実施の形態３に係る半導体装置では、第１の窒化膜は、上部の外径が下部の外径に比べて階段状に小さくなっているノッチ形状であり、上部の外径が下部の外径よりも小さいため、ＳｉＯ２膜１８のゲート電極の側面にある部分は、上面から見てＳｉＮ膜１９で覆われ、ＳｉＯ２膜２０のゲート電極の側面にある部分は、上面から見てＳｉＮ膜２１で覆われている。これにより、コンタクトエッチングにおいて、ＳｉＯ２膜１８及びＳｉＯ２膜２０は、ゲート電極の側面にある部分まではエッチングされない。
【００３２】
従って、実施の形態３に係る半導体装置ならば、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図（１）である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図（２）である。
【図３】本発明の実施の形態１に係る半導体装置を用いてコンタクトエッチングを行った状態を示す断面図である。
【図４】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図５】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態３に係る半導体装置の別の例を示す断面図である。
【図８】本発明の実施の形態３に係る半導体装置の更に別の例を示す断面図である。
【図９】従来の半導体装置の断面図を示す断面図である。
【図１０】従来の半導体装置を用いてコンタクトエッチングを行った状態を示す断面図である。
【符号の説明】
【００３４】
１１  半導体基板
１２  ゲート絶縁膜
１３  ポリシリコン膜（ゲート電極）
１５  ポリシリコン膜（ゲート電極）
１６  ＷＳｉ膜（ゲート電極）
１７  ＳｉＮ膜（第１の窒化膜）
１８  ＳｉＯ２膜（サイドウォール）
１９  ＳｉＮ膜（サイドウォール）
２０  ＳｉＯ２膜（サイドウォール）
２１  ＳｉＮ膜（サイドウォール）
【図１】
2006032541.tif 000003
【図２】
2006032541.tif 000004
【図３】
2006032541.tif 000005
【図４】
2006032541.tif 000006
【図５】
2006032541.tif 000007
【図６】
2006032541.tif 000008
【図７】
2006032541.tif 000009
【図８】
2006032541.tif 000010
【図９】
2006032541.tif 000011
【図１０】
2006032541.tif 000012