(57)【要約】      （修正有）【課題】従来のキャパシタ内蔵型プリント回路基板に比べて高い容量密度を有するキャパシタを内蔵することが可能なプリント回路基板及びその製造方法を提供する。【解決手段】パターニングされた導電体を含む複数のポリマーシート32からなるポリマーコンデンサ積層体31を形成する工程と、両面銅張積層体に回路パターン及び層間接続のためのビアホール44を形成し、パターニングされた銅張積層体41を準備する工程と、前記ポリマーコンデンサ積層体31の一面に前記パターニングされた銅張積層体41を積層する工程と、前記ポリマーコンデンサ積層体にビアホール34及び回路パターン35を形成する工程とを含む。【選択図】図５ｂ
2006060187.tif 000002
【特許請求の範囲】
【請求項１】
高誘電定数を有するポリマーシート上に導電パターンが形成された複数のポリマーシートからなるポリマーコンデンサ積層体を形成する工程と、
両面の銅張積層体（ＣＣＬ）に回路パターン及び層間接続のためのビアホールを形成し、パターニングされた銅張積層体を準備する工程と、
前記ポリマーコンデンサ積層体の一面に、前記パターニングされた銅張積層体を積層する工程と、
前記ポリマーコンデンサ積層体にビアホール及び回路パターンを形成する工程とを含むことを特徴とする、キャパシタ内蔵型プリント回路基板の製造方法。
【請求項２】
前記ポリマーコンデンサ積層体を形成する工程は、
第１のポリマーシートに導電パターンを形成する工程と、
前記ポリマーシートに第２のポリマーシートを積層し、前記第２のポリマーシートに導電パターンを形成する工程とを含むことを特徴とする、請求項１記載の製造方法。
【請求項３】
前記ポリマーコンデンサ積層体を形成する工程は、
導電パターンが形成された第１のポリマーシートを提供する工程と、
導電パターンが形成された第２のポリマーシートを提供する工程と、
前記第１のポリマーシートに第２のポリマーシートを積層する工程とを含むことを特徴とする、請求項１記載の製造方法。
【請求項４】
前記ポリマーコンデンサ積層体にビアホール及び回路パターンを形成する工程は、
前記ポリマーコンデンサ積層体の所定の位置にビアホールを形成する工程と、
前記ポリマーコンデンサ積層体のビアホールの内部に導電材を充填する工程と、
前記ポリマーコンデンサ積層体に回路パターンを形成する工程とを含むことを特徴とする、請求項１記載の製造方法。
【請求項５】
所定の数の片面銅張積層体を前記基板の一面または両面に積層する工程と、
前記積層された片面銅張積層体にビアホール及び回路パターンを形成する工程とをさらに含むことを特徴とする、請求項１記載の製造方法。
【請求項６】
導電パターンを含む複数のポリマーシートからなるポリマーコンデンサ積層体を形成する工程と、
前記ポリマーコンデンサ積層体にビアホールを形成する工程と、
メッキによって前記ビアホールを充填し、回路パターンを形成する工程と、
両面銅張積層体にビアホール及び回路パターンを形成し、パターニングされた銅張積層体を準備する工程と、
前記ポリマーコンデンサ積層体の一面または両面に絶縁層を積層する工程と、
前記絶縁層上に、前記パターニングされた銅張積層体を積層する工程と、
前記基板に層間電気接続のためのビアホールを形成する工程と、
メッキによって前記ビアホールの内部を充填し、基板の外層に回路パターンを形成する工程とを含むことを特徴とする、キャパシタ内蔵型プリント回路基板の製造方法。
【請求項７】
前記ポリマーコンデンサ積層体を形成する工程は、
第１のポリマーシートに導電パターンを形成する工程と、
前記ポリマーシートに追加的な第２のポリマーシートを積層し、前記第２のポリマーシートに導電パターンを形成する工程とを含むことを特徴とする、請求項６記載の製造方法。
【請求項８】
前記ポリマーコンデンサ積層体を形成する工程は、
導電パターンが形成された第１のポリマーシートを提供する工程と、
導電パターンが形成された別のポリマーシートを提供し、前記ポリマーシートに積層する工程とを含むことを特徴とする、請求項６記載の製造方法。
【請求項９】
前記ポリマーコンデンサ積層体にビアホール及び回路パターンを形成する工程は、
前記ポリマーコンデンサ積層体の所定の位置にビアホールを形成する工程と、
前記ポリマーコンデンサ積層体のビアホールの内部に導電材を充填する工程と、
前記ポリマーコンデンサ積層体に回路パターンを形成する工程とを含むことを特徴とする、請求項６記載の製造方法。
【請求項１０】
ビアホール及び回路パターンが形成された、追加的なパターニングされた銅張積層体を準備する工程と、
前記基板の一面または両面に絶縁層を積層する工程と、
前記絶縁層上に、前記パターニングされた銅張積層体を積層する工程と、
前記積層された銅張積層体に層間接続のための貫通孔を形成する工程と、
前記貫通孔の内部を導電材で充填する工程とをさらに含むことを特徴とする、請求項６記載の製造方法。
【請求項１１】
導電パターンを含む複数のポリマーシートを積層した形であり、連結のためのビアホールを有するポリマーコンデンサ積層体と、
前記ポリマーコンデンサ積層体の一面または両面に積層され、回路パターン及び層間接続のためのビアホールが形成された回路層とを含むことを特徴とする、キャパシタ内蔵型プリント回路基板。
【請求項１２】
前記ポリマーコンデンサ積層体上には外部の電源ラインまたは接地ラインとの接続のためのビアホールが形成されていることを特徴とする、請求項１１記載のキャパシタ内蔵型プリント回路基板。
【請求項１３】
前記複数のポリマーコンデンサ積層体それぞれの導電パターンは層ごとに交互にシフトされていることを特徴とする、請求項１１記載のキャパシタ内蔵型プリント回路基板。
【請求項１４】
前記複数のポリマーコンデンサ積層体の導電パターンはポリマーコンデンサ積層体ごとにお互い異なるパターンを有することを特徴とする、請求項１１記載のキャパシタ内蔵型プリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ層またはキャパシタ内蔵型プリント回路基板に係り、より具体的には、積層型ポリマーコンデンサ層を内蔵したプリント回路基板の内部構造及びその製造方法であって、従来のキャパシタ内蔵型プリント回路基板に比べて単位面積当たり高い容量密度を実現することができることにより、現在内蔵されずにプリント回路基板上に実装されている高容量ＭＬＣＣ(Multi layered Ceramic Capacitor)を含む、様々なキャパシタンス値を有するキャパシタをプリント回路基板内に内蔵することが可能な、キャパシタ層内蔵型プリント回路基板及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタは、電荷の形でエネルギーを蓄える素子であって、直流電源の場合には電荷は蓄積されるが電流を流さず、交流の場合には電荷が充・放電されながらキャパシタの容量と時間による電荷の変化に比例して電流を流すという特性を持っている。
【０００３】
キャパシタは、上記の特性を用いてデジタル回路、アナログ回路、高周波回路などの電気・電子回路においてカプリング及びデカプリング(Coupling & Decoupling)、フィルタ(Filter)、インピーダンスマッチング(Impedance Matching)、チャージポンプ(Charge Pump)及び復調(Demodulation)など様々な目的で使用される必須的な受動素子として、一般にチップ、ディスクなどの様々な形に製造されてプリント回路基板の表面に実装されて使用されてきた。
【０００４】
ところが、電子機器の小型化、複雑化に伴ってプリント回路基板への受動素子の実装可能面積が小さくなり、かつ電子機器の高速化に伴って周波数が高くなるにつれて、受動素子とＩＣとの間に導体及び半田(Solder)などいろいろの要因によって発生する寄生インピーダンス(Parasitic Impedance)がいろいろの問題を引き起こすことにより、かかる問題点を解決するためにキャパシタをプリント回路基板内に内蔵しようとするいろいろの試みがプリント回路基板会社及び電子・電子部品会社を中心として活発に行われている。
【０００５】
現在まで大部分のプリント回路基板ＰＣＢの表面には、一般的な個別チップ抵抗(Discrete Chip Resistor)または一般的な個別チップキャパシタ(Discrete Chip Capacitor)を実装しているが、最近抵抗またはキャパシタなどの受動素子を内蔵したプリント回路基板が開発されている。
【０００６】
このような受動素子内蔵型プリント回路基板技術は、新しい材料（物質）と工程を用いて基板の外部あるいは内層に抵抗またはキャパシタなどの受動素子を挿入して既存のチップ抵抗及びチップキャパシタの役割を代替する技術をいう。言い換えれば、受動素子内蔵型プリント回路基板は、基板自体の内層あるいは外部に受動素子、例えばキャパシタが埋め込まれている形であって、基板自体の大きさに関係なく受動素子のキャパシタがプリント回路基板の一部分として統合されていると、これを「内蔵型キャパシタ」といい、このような基板をキャパシタ内蔵型プリント回路基板(Embedded Capacitor PCB)という。このようなキャパシタ内蔵型プリント回路基板の最も重要な特徴は、キャパシタがプリント回路基板の一部分として本来備えられているため、基板の表面に実装する必要がないことにある。
【０００７】
図１ａ〜図１ｅは従来の技術の一例に係る重合体厚膜型キャパシタを内蔵したプリント回路基板の製造方法を示す図である。重合体キャパシタペーストを塗布し、熱乾燥（または硬化）させ、重合体厚膜型キャパシタが内蔵されたプリント回路基板を実現する。
【０００８】
第１工程として、ＦＲ−４からなるＰＣＢ内層４２の銅箔にドライフィルムを貼り付けて露光及び現像工程を経た後、前記銅箔をエッチングして陽（＋）の電極用銅箔４４ａ、４４ｂ、陰（−）の電極用銅箔４３ａ、４３ｂ及びそれらの隙間(Clearance)を形成する（図１ａ参照）。
【０００９】
第２工程として、前記のように形成された陰（−）の電極用銅箔４３ａ、４３ｂに、高誘電定数のセラミック粉末を含有した重合体からなるキャパシタペースト４５ａ、４５ｂをスクリーン印刷技術を用いて塗布した後、これを乾燥または硬化させる（図１ｂ参照）。ここで、スクリーン印刷とは、スクイーズ(squeeze)によってインクなどの媒体をステンシルスクリーンに通過させ、基板の表面上にパターンを転写する方法をいう。
【００１０】
この際、前記キャパシタペースト４５ａ、４５ｂは、前記陽（＋）の電極用銅箔４４ａ、４４ｂと陰（−）の電極用銅箔４３ａ、４３ｂとの隙間まで塗布する。
【００１１】
第３工程として、銀(Silver)や銅(Copper)などの導体ペースト(Conductive Paste)からスクリーン印刷技術を用いて陽（＋）の電極４６ａ、４６ｂを形成した後、乾燥または硬化させる（図１ｃ参照）。
【００１２】
第４工程として、前記ＰＣＢの内層４２に対して前記第１工程から前記第３工程まで進んだキャパシタ層を絶縁体４７ａ、４７ｂの間に挿入した後ラミネーションする（図１ｄ参照）。
【００１３】
第５工程として、前記ラミネーションされた製品の導通孔(Through Hole;ＴＨ)及びレーザブラインドビアホール(Laser Blinded Via Hole;ＬＢＶＨ)４９ａ、４９ｂを介して、基板の内層にあるキャパシタを、基板の外部に実装されている集積回路チップ(IC Chip)５２ａ、５２ｂの陽（＋）端子５１ａ、５１ｂと陰（−）端子５０ａ、５０ｂに連結させて内蔵型キャパシタの役割を行うようにする（図１ｅ参照）。
【００１４】
この他にも、セラミック充填感光性樹脂(Ceramic filled photo-dielectric resin)をプリント回路基板にコートして個別内蔵型キャパシタ(embedded discrete type capacitor)を実現する方法が存在するが、米国Ｍｏｔｏｒｏｌａ社が関連特許技術を保有している。この方法は、セラミック粉末含有感光性樹脂を基板にコートした後、銅箔を積層させてそれぞれの上部電極及び下部電極を形成し、その後回路パターンを形成し、感光性樹脂をエッチングして個別キャパシタを実現する。
【００１５】
また、プリント回路基板の表面に実装されたデカプリング・キャパシタ(Decoupling capacitor)を代替することができるよう、プリント回路基板の内層に、キャパシタンス特性を有する別途の誘電層を挿入してキャパシタを実現する方法が存在するが、米国Ｓａｎｍｉｎａ社が関連特許技術を保有している。この方法は、プリント回路基板の内層に電源電極及び接地電極からなる誘電層を挿入して電源分散型デカプリング・キャパシタ(Power distributed decoupling capacitor)を実現する。
【００１６】
前述した技術別にそれぞれいろいろの工程が開発されており、それぞれの工程によって実現方法が相違する。
【００１７】
ハワードらの特許文献１（発明の名称「容量性プリント回路基板及びその製造方法に用いられるキャパシタ薄膜」）は、「借用キャパシタ(borrowed capacitor)」概念を用いて多数の素子と連結され、導電層の間に誘電層が挟まれている状態のリジッドなキャパシタ薄膜層を用いたプリント回路基板を開示している。
【００１８】
また、シスラーらの特許文献２（発明の名称「多層プリント回路基板の製造方法」）には、パワープレーンとグラウンドプレーンとの間に挟まれている完全硬化の誘電体層と、半硬化の誘電層の他に、回路パターンが形成されたコンポネントを積層することにより、バイパスキャパシタを不要とする多層プリント回路基板の製造方法を開示している。
【００１９】
前述した従来の技術に係るキャパシタ内蔵型プリント回路基板は、チップ状のキャパシタをプリント回路基板の一部に内蔵し、あるいは一枚のシート状の誘電体層を、プリント回路基板を構成する層の間に挿入している。
【００２０】
ところが、前述した従来の技術により製造されたキャパシタ内蔵プリント回路基板の場合、その容量密度が単位インチ当たり０．５〜３ｎＦ程度であって、このような容量密度では現在プリント回路基板上に実装されているキャパシタを完全内蔵するのに限界があり、結果として、受動部品実装面積の減少にも限界がある。
【００２１】
従来のキャパシタ内蔵型プリント回路基板に比べて単位面積当たり高い容量密度を実現することにより、現在内蔵されずにプリント回路基板上に実装されるべき高容量ＭＬＣＣなどの高密度キャパシタもプリント回路基板内に内蔵するための技術が要求される。
【００２２】
【特許文献１】米国特許第５，０７９，０６９号明細書
【特許文献２】米国特許第５，０１０，６４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２３】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、多層からなる誘電体層を含むプリント回路基板及びその製造方法を提供することにある。
【００２４】
また、本発明の他の目的は、従来のキャパシタ内蔵型プリント回路基板に比べて高い容量密度を有するキャパシタを内蔵することが可能なプリント回路基板及びその製造方法を提供することにある。
【００２５】
また、本発明の別の目的は、基板上の受動部品実装面積を大幅減らすことが可能なプリント回路基板及びその製造方法を提供することにある。
【００２６】
また、本発明の別の目的は、限定された厚さを有するプリント回路基板内にキャパシタンスを様々に設計することが可能な、キャパシタ内蔵型プリント回路基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、本発明の第１の態様のキャパシタ内蔵型プリント回路基板の製造方法は、パターニングされた導電体（導電パターン）を含む複数のポリマーシートからなるポリマーコンデンサ積層体を形成する工程と、両面銅張積層体に回路パターン及び層間接続のためのビアホールを形成し、パターニングされた銅張積層体を準備する工程と、前記ポリマーコンデンサ積層体の一面に前記パターニングされた銅張積層体を積層する工程と、前記ポリマーコンデンサ積層体にビアホール及び回路パターンを形成する工程とを含むことを特徴とする。
【００２８】
また、本発明の第２の態様のキャパシタ内蔵型プリント回路基板の製造方法は、パターニングされた導電体（導電パターン）を含む複数のポリマーシートからなるポリマーコンデンサ積層体を形成する工程と、前記ポリマーコンデンサ積層体にビアホールを形成する工程と、メッキによって前記ビアホールを充填し、回路パターンを形成する工程と、両面銅張積層体にビアホール及び回路パターンを形成し、パターニングされた銅張積層体を準備する工程と、前記ポリマーコンデンサ積層体の一面または両面に絶縁層を積層する工程と、前記絶縁層上に、前記パターニングされた銅張積層体を積層する工程と、前記基板に層間電気接続のためのビアホールを形成する工程と、メッキによって前記ビアホールの内部を充填し、基板の外層に回路パターンを形成する工程とを含むことを特徴とする。
【００２９】
また、本発明に係るキャパシタ内蔵型プリント回路基板は、パターニングされた導電体を含む複数のポリマーシートを積層した形であり、連結のためのビアホールを有するポリマーコンデンサ積層体と、前記ポリマーコンデンサ積層体の一面または両面に積層され、回路パターン及び層間接続のためのビアホールが形成された回路層とを含むことを特徴とする。
【発明の効果】
【００３０】
本発明のプリント回路基板及びその製造方法によれば、パターニングされた導電体（導電パターン）を含む複数のポリマーシートからなるポリマーコンデンサ積層体を用いることによって、既存のキャパシタ内蔵型基板に比べて高い容量密度（１００ｎＦ／ｍｍ２以上）を持つため、現在電子回路で基板上に実装されて適用される高い容量値を有するキャパシタまで基板の内部に形成することができる。
【００３１】
また、本発明のプリント回路基板及びその製造方法によれば、基板上の受動部品実装面積を大幅減らすことができるうえ、従来の方法に比べて、キャパシタの容量をポリマー層と電極層の面積だけでなく積層数でも調節することができ、設計の自由度を高めることができる。
【００３２】
また、本発明のプリント回路及びその製造方法によれば、限定された厚さを有するプリント回路基板内に、様々なキャパシタンス値を有するキャパシタを内蔵することができる。
【００３３】
また、本発明のプリント回路及びその製造方法によれば、従来のキャパシタ内蔵基板と同様にキャパシタとチップ間の寄生インダクタンスを減らすことができて、ＩＣの高速化による信号の歪み及びエラーを最小化する効果をそのまま保つことができる。
【発明を実施するための最良の形態】
【００３４】
以下、添付図面を参照しながら本発明をより詳細に説明する。
【００３５】
図２〜図５ｄは本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の製造方法を示す図である。
【００３６】
図２において、広い平板型の高誘電率を有するポリマーシート２２にアルミニウムまたは銅などの導電体２３を所定のパターンにパターニングしてポリマーコンデンサ積層体２１を形成する。
【００３７】
導電体２３をパターニングする方法としては、スパッタリングなどのドライプロセスを使用してもよく、スクリーンプリンティングなどのウェットプロセスを使用してもよい。
【００３８】
図３ａに示すように、それぞれ所定の導電体２３ａ、２３ｂがパターニングされた複数のポリマーコンデンサ２１ａ、２１ｂを配列し、これらを貼り合わせる。各ポリマーコンデンサ２１ａ、２１ｂに形成された導電パターン２３ａ、２３ｂは、積層されたキャパシタの形を成すために、その位置がお互いシフトされるように形成しなければならない。図３ａによれば、導電パターン２３ａ、２３ｂが左右にシフトされているが、導電パターンを上下または任意の方向にシフトしてもよい。
【００３９】
選択的に、まずポリマーシート２２ａに導電体２３ａを形成した後、さらにポリマーシート２２ｂを積層し、ここに導電体２３ｂを積層してもよい。
【００４０】
また、図３ａには２つのポリマーコンデンサ２１ａ、２１ｂを積層していると表現しているが、要求されるキャパシタンス値に応じてポリマーコンデンサ積層体の積層数を調節することができる。
より具体的には、一般に、キャパシタンスは、キャパシタの面積と厚さによってそれぞれ異なり、数式１のように計算される。
【００４１】
【数１】
2006060187.tif 000003
式中、εｒは誘電体の誘電定数(dielectric constant)、ε０は８．８５５×１０−８値を有する定数、Ａは誘電体の表面積、Ｄは誘電体の厚さをそれぞれ示す。すなわち、高容量のキャパシタを実現するためには誘電体の誘電定数が高くなければならず、誘電体の厚さが薄いほどかつ表面積が広いほど、高い容量を有するキャパシタを得ることができる。積層されるポリマーコンデンサ積層数が多ければ、誘電体の表面積が広くなる効果をもたらすので、キャパシタンスが増加し、ポリマーコンデンサ積層数が少なければ、キャパシタンス値の低いキャパシタになる。したがって、本発明では、ポリマーコンデンサ積層体の積層数で調節することにより、プリント回路基板に内蔵されるキャパシタの容量を調節することができる。
【００４２】
図３ｂは数個の平板型ポリマーコンデンサ層が積層されて形成されたポリマーコンデンサ積層体３１の断面を示す。単層ポリマーコンデンサを積層することにより形成されたポリマーコンデンサ積層体３１には、高誘電率ポリマーシート３２に、所定の形にパターニングされた導電体３３が挿入される。
【００４３】
図４において、ＦＲ−４等の補強基材４２及びその両面に積層された銅箔からなる銅張積層体（Copper clad laminate）基板の所定の位置に、レーザドリリングまたは機械的ドリリングによってビアホール４４を形成し、ビアホール４４の内部をメッキなどの方法で充填する。その後、銅張積層体基板の両面にドライフィルムを貼り付けて露光及び現像工程を経た後、前記銅箔をエッチングして回路パターン４３を形成し、パターニングされた銅張積層体４１を準備する。
【００４４】
回路パターン４３の形成には、エッチング及びメッキを適切に混合した様々な方法が使用できる。また、銅張積層体基板としては、補強基材がＦＲ−４であり且つプリント回路基板の用途に応じる適切な材質からなる銅張積層体基板が使用できる。
【００４５】
図５ａにおいて、図３ｂのポリマーコンデンサ積層体３１とパターニングされた銅張積層体４１を積層する。
【００４６】
図５ｂにおいて、ポリマーコンデンサ積層体３１に層間接続のためのビアホール３４を形成し、ビアホール３４の内部をメッキあるいは充填剤によって充填する。その後、ポリマーコンデンサ積層体３１の上部にメッキなどの方法で銅箔を形成し、ドライフィルムを貼り付けて露光及び現像した後、銅箔をエッチングして回路パターン３５を形成する。回路パターン３５の形成には、エッチング以外にも、エッチング及びメッキを適切に組み合わせた様々な方法が使用できる。
【００４７】
図５ｃにおいて、ポリマーコンデンサ積層体３１上に、絶縁層５２及び銅箔５３からなる別の片面基板５１、たとえばＲＣＣ(Resin Coated Copper)を積層する。
【００４８】
その後、図５ｄにおいて、銅張積層体基板５１にビアホール５４を加工し、ドライフィルムを貼り付けて露光及び現像した後、銅箔をエッチングして回路パターン５３を形成する。
【００４９】
図５ｄに示すように、本発明に係るコンデンサ内蔵型プリント回路基板は、プリント回路基板の内部に多層の高誘電率誘電体ポリマーシート３１が挿入された構造を有する。
【００５０】
図６ａ〜図６ｆは本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の製造方法を示す。
【００５１】
図２、図３ａ、図３ｂに示した方法で完成したポリマーコンデンサ積層体３１の所定の位置に、図６ａに示すようにドリリングによってビアホール３４を加工する。ドリリング方法としてはレーザドリリングが好ましい。
【００５２】
図６ｂにおいて、ポリマーコンデンサ積層体３１の両面に感光性フィルムをラミネーションし、所定のパターンが形成されたマスクを介して露光してフィルムパターンを形成した後、無電解メッキ及び電解メッキを行って回路パターン６１を形成する。回路パターン６１の形成と同時に、ビアホール３４の内壁はメッキによって充填される。
【００５３】
その後、ポリマーコンデンサ積層体３１の形成工程と同時に、図６ｃに示したような回路パターン６３ａ、６３ｂを有するパターニングされた銅張積層体６２ａ、６２ｂを準備する。
パターニングされた銅張積層体６２ａ、６２ｂは、絶縁層６４ａ、６４ｂの両面に銅箔層が形成された銅張積層体の両面にエッチングレジストパターンを形成した後エッチングし、或いはメッキレジストパターンを形成した後メッキすることにより形成することができる。
【００５４】
図６ｄに示すように、図６ｂのビアホール３４を有するポリマーコンデンサ積層体３１の両面に層間絶縁のための絶縁層、例えばプリプレグ６５ａ、６５ｂを積層し、その上にパターニングされた銅張積層体６２ａ、６２ｂをレイアップした後加圧する。
【００５５】
図６ｅにおいて、パターニングされた銅張積層体６２ａ、６２ｂの回路パターン６３ａ、６３ｂとポリマーコンデンサ積層体３１上に形成された回路パターン６１とを電気的に導通させるための貫通孔６６ａ、６６ｂを加工する。その後、メッキによって貫通孔６６ａ、６６ｂの内部を導電材で充填する。
【００５６】
図６ｆにおいて、追加的に回路層を積層するために、図６ｅに示した基板の一面に層間絶縁のための絶縁層、例えばプリプレグ６５ｃ及びパターニングされた銅張積層体６２ｃを積層した後加圧する。パターニングされた銅張積層体６２ｃは、絶縁層６４ｃと、その上に形成された回路パターン６３ｃとから構成される。
【００５７】
図６ｇにおいて、レーザドリリングによって追加積層された銅張積層体６２ｃ上の回路パターンを別の層の回路パターンと連結するための貫通孔６６ｃを加工し、基板の全体を貫通する貫通孔６７を加工した後、貫通孔６６ｃ、６７の内部をメッキによって導電性充填材で充填する。
【００５８】
図６ｇに示すように、本発明に係るコンデンサ内蔵型プリント回路基板は、プリント回路基板の内部に多層の高誘電率誘電体ポリマーシート３１が挿入された構造を有する。
【００５９】
以上、図６ａ〜図６ｇを参照して、ポリマーコンデンサ積層体３１の両側に回路層を積層する工程について説明したが、実施例によって、必要に応じてポリマーコンデンサ積層体３１の一側にのみ追加層を積層し、あるいは前記のような工程を繰り返し行って必要なだけの追加的なプリプレグ及び回路層を積層することができるのは勿論のことである。
【００６０】
図７ａ〜図７ｄは本発明の第３実施例に係るコンデンサ内蔵型プリント回路基板の製造方法を示す。
【００６１】
前述した実施例と同様に、図７ａに示すように、広い平板型の高誘電率を有するポリマーシート７２ａ、７２ｂそれぞれにアルミニウムまたは銅などの導電体７３ａ、７３ｂを所定のパターンにパターニングしてポリマーコンデンサ７１ａ、７１ｂを形成する。
【００６２】
導電体７３ａ、７３ｂをパターニングする方法としては、スパッタリングなどのドライプロセスを使用してもよく、スクリーンプリンティングなどのウェットプロセスを使用してもよい。
【００６３】
それぞれ所定の導電体７３ａ、７３ｂがパターニングされた複数のポリマーコンデンサ７１ａ、７１ｂを配列し、これらを貼り合わせる。選択的に、まずポリマーシート７２ａに導電体７３ａを形成した後、別のポリマーシート７２ｂを積層し、ここにポリマーシート７２ａの導電体７３ａに対してシフトされた導電パターン７３ｂを形成する方式で積層してもよい。
【００６４】
図７ａに示すように、ポリマーコンデンサ７１ａとポリマーコンデンサ７１ｂを比較すれば、ポリマーコンデンサ７１ｂの導電パターン７３ｂはポリマーコンデンサ７１ａの導電パターン７３ｂから所定のパターンが省略されている。
【００６５】
図７ａに示したポリマーコンデンサ７１ａ、７１ｂをそれぞれお互いシフトさせて複数積層すると、図７ｂに示したような断面を有するポリマーコンデンサ積層体７１になる。
すなわち、一部分７５は導電パターンの一部がポリマーコンデンサ積層体７１の厚さ方向全体にわたって分布するが、一部分７６はポリマーコンデンサ積層体７１の厚さ方向の一部にのみ分布する。
【００６６】
その後、図７ｃのようにドリリングによってビアホール７４を形成し、図７ｄに示すように、メッキによってビアホール７４を充填すると同時に、回路パターン７７を形成する。
その後、図７ｄに示したポリマーコンデンサ積層体の両面に回路パターンが形成された銅張積層体及び絶縁層を順次積層することにより、キャパシタが内蔵されたプリント回路基板を形成することができる。
【００６７】
このような方式で一つの制限された厚さを有するポリマーコンデンサ積層体７１内に、様々な値を有するキャパシタを実現することができるので、非常に高い設計自由度を有することができる。
より具体的に説明すると、キャパシタのキャパシタンス値は、数式１のようにキャパシタの電極の面積に比例する。本発明に係るポリマーコンデンサ積層体は、平板型キャパシタを折り畳んだ形なので、積層されたポリマーコンデンサ積層体の数を増加させると、結果として平板型キャパシタの電極の面積を増加させることと同様の効果を有するため、キャパシタンス値も増加する。
【００６８】
図７ｂにおいて、高いキャパシタンス値が要求される部分７５には、多数の導電体層を構成し電極を連結することにより高容量のキャパシタを実現し、低いキャパシタンス値が要求される部分７６には、少ない層数の導電パターンを構成して低容量のキャパシタを実現することができる。
【００６９】
また、ポリマーコンデンサ積層体に形成される導電パターンの面積を調節することにより、高容量のキャパシタが要求される部分には導電パターンの面積を広く設計し、低容量のキャパシタが要求される部分には導電パターンの面積を狭く設計することにより、制限された厚さ及び面積を有する多層ポリマーコンデンサ内に所望の容量のキャパシタを自由に設計することができる。
【００７０】
図８ａ及び図８ｂは本発明の第４実施例に係るポリマーコンデンサ積層体の断面を示す図である。
図７ａのように形成されたポリマーコンデンサ積層体を積層した後、図８ａに示すように、基板の厚さ方向全体に導電パターンが挿入されている所には、貫通孔８４を形成し、低容量のキャパシタを実現するための導電パターンが挿入されている所には、ブラインドビアホール８５、８５′を形成する。貫通孔８４はレーザドリリングで形成し、ブラインドビアホール８５、８５′はレーザの強度を所望の深さに合わせて適切に調節することにより形成することができる。
次いで、図８ｂに示すように、メッキによってビアホール８４、８５、８５′の内部を充填し、ポリマーコンデンサ積層体８１の外部に回路パターン８６を形成する。
その後、前述した実施例と同様に、図８ｂに示したポリマーコンデンサ積層体の両面に回路パターンが形成された銅張積層体及び絶縁層を順次積層することにより、キャパシタが内蔵されたプリント回路基板を形成することができる。
【００７１】
以上、本発明を実施例によって説明したが、本発明の範囲が前記実施例に限定されず、本発明の範囲内で様々な変形が可能である。本発明の範囲は特許請求の範囲の解釈によってのみ限定される。
【図面の簡単な説明】
【００７２】
【図１ａ】従来の技術の一例に係る重合体厚膜型キャパシタを内蔵したプリント回路基板の製造方法を示す断面図である。
【図１ｂ】従来の技術の一例に係る重合体厚膜型キャパシタを内蔵したプリント回路基板の製造方法を示す断面図である。
【図１ｃ】従来の技術の一例に係る重合体厚膜型キャパシタを内蔵したプリント回路基板の製造方法を示す断面図である。
【図１ｄ】従来の技術の一例に係る重合体厚膜型キャパシタを内蔵したプリント回路基板の製造方法を示す断面図である。
【図１ｅ】従来の技術の一例に係る重合体厚膜型キャパシタを内蔵したプリント回路基板の製造方法を示す断面図である。
【図２】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図３ａ】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図３ｂ】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図４】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図５ａ】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図５ｂ】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図５ｃ】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図５ｄ】本発明の第１実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ａ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ｂ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ｃ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ｄ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ｅ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ｆ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図６ｇ】本発明の第２実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図７ａ】本発明の第３実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図７ｂ】本発明の第３実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図７ｃ】本発明の第３実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図７ｄ】本発明の第３実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図８ａ】本発明の第４実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【図８ｂ】本発明の第４実施例に係るキャパシタ内蔵型プリント回路基板の断面及びその製造方法を示す図である。
【符号の説明】
【００７３】
２１ａ、２１ｂ    ポリマーコンデンサ積層体
２２ａ、２２ｂ    ポリマーシート
２３ａ、２３ｂ    導電体  
３１    ポリマーコンデンサ積層体
３２    ポリマーシート
３３    導電体
３４    ビアホール
３５    回路パターン
４１    パターニングされた銅張積層体
４２    補強基材
４３    回路パターン
４４    ビアホール
５１    銅張積層体基板
５２    絶縁層
５３    銅箔
５４    ビアホール
６１    回路パターン
６２ａ、６２ｂ、６２ｃ    パターニングされた銅張積層体
６３ａ、６３ｂ、６３ｃ    回路パターン
６４ａ、６４ｂ、６４ｃ    絶縁層
６５ａ、６５ｂ、６５ｃ    プリプレグ
６６ａ、６６ｂ、６６ｃ、６７    貫通孔
７１ａ、７１ｂ    ポリマーコンデンサ積層体
７２ａ、７２ｂ    ポリマーシート
７３ａ、７３ｂ    導電体
７４    ビアホール
７５    大容量キャパシタ部
７６    小容量キャパシタ部
７７    回路パターン
８１    ポリマーコンデンサ積層体
８２    ポリマーシート
８４    貫通孔
８５、８５′  ブラインドビア
８６    回路パターン
【図１ａ】
2006060187.tif 000004
【図１ｂ】
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【図１ｃ】
2006060187.tif 000006
【図１ｄ】
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【図１ｅ】
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【図２】
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【図３ａ】
2006060187.tif 000010
【図３ｂ】
2006060187.tif 000011
【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
2006060187.tif 000016
【図６ａ】
2006060187.tif 000017
【図６ｂ】
2006060187.tif 000018
【図６ｃ】
2006060187.tif 000019
【図６ｄ】
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【図６ｅ】
2006060187.tif 000021
【図６ｆ】
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【図６ｇ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８ａ】
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【図８ｂ】
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