(57)【要約】    【課題】  負荷がパーシャルショート状態になっても、負荷短絡時とほぼ同等な消費電力に抑えることができる、フの字特性を有する過電流保護回路を備えた定電圧回路を得る。    【解決手段】  過電流保護回路３が作動して、出力電圧Ｖｏｕｔが所定の電圧まで低下した場合、又は出力電流ｉｏｕｔが所定の電流値まで減少した場合は、電圧低下回路４が作動してスイッチング素子ＳＷをオフさせて抵抗Ｒ３及びＲ４の直列回路に出力電圧Ｖｏｕｔの供給を遮断して分圧電圧Ｖ１を０Ｖに低下させ、出力電流ｉｏｕｔが所定の短絡電流になるようにした。【選択図】  図１
2006350722.tif 000002
【特許請求の範囲】
【請求項１】
制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した第１比例電圧を生成し該第１比例電圧が該基準電圧になるように前記出力トランジスタの動作制御を行う出力電圧制御部と、
前記出力トランジスタから出力される電流が所定値を超えないように前記出力トランジスタに対して出力電流を制限する過電流保護回路部と、
を備えた、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子に出力する定電圧回路において、
前記過電流保護回路部は、
前記出力端子の電圧に比例した第２比例電圧を生成すると共に前記出力トランジスタの出力電流に比例した比例電流を生成して電圧に変換し、該第２比例電圧と該変換した電圧との差分を増幅して前記出力トランジスタの制御電極に出力することにより、前記出力トランジスタから出力された電流が第１所定値以上になると前記出力端子の電圧を低下させながら前記出力トランジスタからの出力電流を所定の短絡電流まで低下させるフの字特性を有する過電流保護回路と、
前記比例電流が前記第１所定値よりも小さい所定の第２所定値になると、前記第２比例電圧を接地電圧まで低下させる電圧低下回路と、
を備えることを特徴とする定電圧回路。
【請求項２】
前記過電流保護回路は、前記出力端子の電圧を分圧して前記第２比例電圧を生成し出力する出力電圧検出回路を備え、前記電圧低下回路は、前記比例電流が前記第２所定値になると、該出力電圧検出回路に対する前記出力端子の電圧の供給を遮断することを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記出力電圧制御部は、前記第２比例電圧を前記第１比例電圧として、前記基準電圧と該第１比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力することを特徴とする請求項２記載の定電圧回路。
【請求項４】
前記出力電圧検出回路は、前記出力端子の電圧を分圧して前記第１比例電圧を生成し、前記出力電圧制御部及び過電流保護回路は、該出力電圧検出回路を共有することを特徴とする請求項２記載の定電圧回路。
【請求項５】
前記過電流保護回路部は、前記出力トランジスタからの出力電流が前記第１所定値と前記第２所定値との間の第３所定値になると、該出力電流を第３所定値に制限しながら前記出力端子の電圧が低下するように前記出力トランジスタの動作制御を行う電流制限回路を備えることを特徴とする請求項１、２、３又は４記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電流を制限する過電流保護回路を備えた定電圧回路に関し、特に出力端子がパーシャルショート状態になった場合に、出力トランジスタ及び負荷における電力損失を大幅に削減できる過電流保護回路を備えた定電圧回路に関する。
【背景技術】
【０００２】
従来、定電圧回路には過電流から負荷、又は出力トランジスタを保護するため過電流保護回路が付加されるのが一般的であった。一般的に使用される過電流保護回路には、出力電流が所定の電流値に達すると、出力電流の増加を抑える電流制限タイプと、出力電流が所定の電流値を超えると、出力電流を低下させながら出力電圧を低下させるようにした、いわゆる「フの字特性」を持ったタイプがあった。
図７は、「フの字特性」を有するタイプの過電流保護回路を備えた定電圧回路の従来例を示した図である。
図７において、シリーズレギュレータをなす定電圧回路１００は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力端子ＯＵＴに接続された負荷１１０に出力する。
【０００３】
定電圧回路１００は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０１、誤差増幅回路ＡＭＰ、エンハンスメント型ＰＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）からなる出力トランジスタＭ１０１、出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２及び過電流保護回路１０２で構成されている。
過電流保護回路１０２は、４つのＰＭＯＳトランジスタＭ１０２，Ｍ１０３，Ｍ１０６，Ｍ１０７、２つのデプレッション型ＮＭＯＳトランジスタＭ１０４，Ｍ１０５、３つの抵抗Ｒ１０３〜Ｒ１０５、及び電流源ｉ１０１で構成されている。ＰＭＯＳトランジスタＭ１０２，Ｍ１０３、デプレッション型ＮＭＯＳトランジスタＭ１０４，Ｍ１０５及び電流源ｉ１０１は差動増幅回路を形成している。
【０００４】
ＰＭＯＳトランジスタＭ１０６のドレイン電流ｉｄ１０６は出力トランジスタＭ１０１のドレイン電流ｉｄ１０１に比例する。ＰＭＯＳトランジスタＭ１０６のドレイン電流ｉｄ１０６は、抵抗Ｒ１０５に供給されて電圧Ｖｂに変換され、該電圧Ｖｂは、前記差動増幅回路の一方の入力端をなすデプレッション型ＮＭＯＳトランジスタＭ１０５のゲートに入力されている。前記差動増幅回路の他方の入力端をなすデプレッション型ＮＭＯＳトランジスタＭ１０４のゲートには、出力電圧Ｖｏｕｔを抵抗Ｒ１０３と抵抗Ｒ１０４で分圧した電圧Ｖａが入力されている。
【０００５】
図８は、過電流保護回路１０２が作動したときの出力電流ｉｏｕｔ（＝ｉｄ１０１）と出力電圧Ｖｏｕｔ、及び出力電流ｉｏｕｔと出力トランジスタＭ１０１の消費電力ＰＷ１０１とのそれぞれの関係を示した図である。
図８から分かるように、出力トランジスタＭ１０１のドレイン電流ｉｄ１０１が増加するに連れて、ＰＭＯＳトランジスタＭ１０６のドレイン電流ｉｄ１０６も増加するため、抵抗Ｒ１０５の電圧降下も大きくなり電圧Ｖｂも大きくなる。電圧Ｖｂが大きくなると、デプレッション型ＮＭＯＳトランジスタＭ１０５のドレイン電圧が低下することからＰＭＯＳトランジスタＭ１０７のインピーダンスが低下し、出力トランジスタＭ１０１のゲート電圧を上昇させて、出力トランジスタＭ１０１のドレイン電流ｉｄ１０１が制限される。
【０００６】
出力トランジスタＭ１０１のドレイン電流ｉｄ１０１が所定の電流（図８では５００ｍＡ）に達すると、ＰＭＯＳトランジスタＭ１０７の働きで出力トランジスタＭ１０１のドレイン電流ｉｄ１０１が増加できなくなり、出力電圧Ｖｏｕｔの低下が始まる（図８のＡ点）。出力電圧Ｖｏｕｔが低下すると、前記差動増幅回路の他方の入力端に入力されている電圧Ｖａも低下するため、デプレッション型ＮＭＯＳトランジスタＭ１０５のゲート電圧Ｖｂは、デプレッション型ＮＭＯＳトランジスタＭ１０４のゲート電圧Ｖａよりも大きくなり、デプレッション型ＮＭＯＳトランジスタＭ１０５のドレイン電圧は更に低下する。この結果、出力トランジスタＭ１０１のドレイン電流ｉｄ１０１が更に減少し、同時に出力電圧Ｖｏｕｔも更に低下する。このような動作を繰り返すことから、過電流保護回路１０２が作動中の出力電流ｉｏｕｔと出力電圧Ｖｏｕｔの関係は、図８の破線のように、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔが同時に減少する。
【０００７】
過電流保護回路１０２が作動中に出力トランジスタＭ１０１で消費される電力ＰＷ１０１を図８の実線で示しており、これは、入力電圧Ｖｉｎが３.６Ｖで定格出力電圧が３Ｖ、過電流保護回路の短絡電流が４０ｍＡとした場合を示している。図８から分かるように、出力トランジスタＭ１０１の消費電力ＰＷ１０１のピーク値は、出力電流ｉｏｕｔが約３００ｍＡの時で約５７０ｍＷである。また、負荷短絡時は消費電力が１４４ｍＷと非常に小さくなっているが、出力電流ｉｏｕｔが３００ｍＡ付近では、電流制限だけの過電流保護回路の場合の最大値１８００ｍＷと比較して、１／３以下と小さくなっているものの、依然としてかなりの電力を消費している。
【０００８】
特に、機器が故障したした場合は、負荷１１０が短絡するケースよりも負荷１１０に流れる電流が小さい、いわゆるパーシャルショート状態になる場合が多い。このため、負荷電流が２００ｍＡから３００ｍＡで安定してしまい、消費電力の大きい範囲の状態を長時間持続する場合があった。このような状態が長時間続くと、出力トランジスタＭ１０１や負荷１１０の発熱によって、機器の温度が上昇し、機器に不具合が発生する恐れがあった。
図９は、従来の過電流保護回路の他の例を示した回路図である（例えば、特許文献１参照。）。
【０００９】
図９の回路は、図１０で示したような特性を示し、第１と第２の２つの「フの字特性」を有しており、Ａ点の出力電流ｉｏｕｔと出力電圧Ｖｏｕｔで、第２のフの字特性から第１のフの字特性に切り替わって、実線で示すような「アの字特性」を有している。
図９のような過電流保護回路では、第２のフの字特性の出力電流を図８の場合よりも急速に低下させることができるため、第１のフの字特性の過電流保護回路が働き出すまでの出力電流領域では、出力トランジスタＱ１の消費電力を通常の「フの字特性」の過電流保護回路よりも小さくすることができる。
【特許文献１】特開平６−２９１５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来のフの字特性の過電流保護回路は、負荷が短絡して出力電圧Ｖｏｕｔが０Ｖ付近まで低下した場合は出力電流が大きく減少し、出力トランジスタや負荷の消費電力を大幅に減少させることができるが、出力電圧が十分に低下しない、いわゆるパーシャルショート状態では消費電力は余り減少させることができなかった。
また、図９で示したような２つの「フの字特性」を切り替えるようにしたものであっても、図１０で示したＡ点付近での消費電力の改善はそれほど期待することができず、更に、短絡電流が大きくなってしまい負荷短絡時の消費電力は反対に増加してしまうという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、負荷がパーシャルショート状態になっても、負荷短絡時とほぼ同等な消費電力に抑えることができる、フの字特性を有する過電流保護回路を備えた定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る定電圧回路は、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した第１比例電圧を生成し該第１比例電圧が該基準電圧になるように前記出力トランジスタの動作制御を行う出力電圧制御部と、
前記出力トランジスタから出力される電流が所定値を超えないように前記出力トランジスタに対して出力電流を制限する過電流保護回路部と、
を備えた、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子に出力する定電圧回路において、
前記過電流保護回路部は、
前記出力端子の電圧に比例した第２比例電圧を生成すると共に前記出力トランジスタの出力電流に比例した比例電流を生成して電圧に変換し、該第２比例電圧と該変換した電圧との差分を増幅して前記出力トランジスタの制御電極に出力することにより、前記出力トランジスタから出力された電流が第１所定値以上になると前記出力端子の電圧を低下させながら前記出力トランジスタからの出力電流を所定の短絡電流まで低下させるフの字特性を有する過電流保護回路と、
前記比例電流が前記第１所定値よりも小さい所定の第２所定値になると、前記第２比例電圧を接地電圧まで低下させる電圧低下回路と、
を備えるものである。
【００１３】
具体的には、前記過電流保護回路は、前記出力端子の電圧を分圧して前記第２比例電圧を生成し出力する出力電圧検出回路を備え、前記電圧低下回路は、前記比例電流が前記第２所定値になると、該出力電圧検出回路に対する前記出力端子の電圧の供給を遮断するようにした。
【００１４】
この場合、前記出力電圧制御部は、前記第２比例電圧を前記第１比例電圧として、前記基準電圧と該第１比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力するようにした。
【００１５】
また、前記出力電圧検出回路は、前記出力端子の電圧を分圧して前記第１比例電圧を生成し、前記出力電圧制御部及び過電流保護回路は、該出力電圧検出回路を共有するようにしてもよい。
【００１６】
また、前記過電流保護回路部は、前記出力トランジスタからの出力電流が前記第１所定値と前記第２所定値との間の第３所定値になると、該出力電流を第３所定値に制限しながら前記出力端子の電圧が低下するように前記出力トランジスタの動作制御を行う電流制限回路を備えるようにしてもよい。
【発明の効果】
【００１７】
本発明の定電圧回路によれば、僅かな部品を追加するだけで、フの字特性を有する過電流保護回路のパーシャルショート状態を検出して負荷短絡状態に移行することができるため、大きな電力を消費するパーシャルショート状態に長く留まることなく、瞬時に負荷短絡時の出力電流に移行することができ、安価に故障時における発熱を大幅に減少させることができ、機器の不具合の発生を防止することができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図であり、図１では、シリーズレギュレータをなす定電圧回路に使用した場合を例にして示している。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力端子ＯＵＴに接続された負荷１０に出力する。
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、誤差増幅回路ＡＭＰと、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、過電流保護回路３と、電圧低下回路４とで構成されている。
【００１９】
過電流保護回路３は、４つのＰＭＯＳトランジスタＭ２，Ｍ３，Ｍ６，Ｍ７、２つのデプレッション型ＮＭＯＳトランジスタＭ４，Ｍ５、３つの抵抗Ｒ３〜Ｒ５、及び電流源ｉ１で構成されている。ＰＭＯＳトランジスタＭ２，Ｍ３、デプレッション型ＮＭＯＳトランジスタＭ４，Ｍ５及び電流源ｉ１は差動増幅回路を形成している。
また、電圧低下回路４は、ＰＭＯＳトランジスタＭ８、デプレッション型ＮＭＯＳトランジスタＭ９、ＡＮＤ回路Ａ１、電流源ｉ２及びスイッチング素子ＳＷで構成されている。なお、基準電圧発生回路２、誤差増幅回路ＡＭＰ及び抵抗Ｒ１，Ｒ２は出力電圧制御部をなし、過電流保護回路３及び電圧低下回路４は過電流保護回路部をなす。また、抵抗Ｒ３及びＲ４は出力電圧検出回路をなす。
【００２０】
入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間に抵抗Ｒ１及びＲ２が直列に接続されている。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し、誤差増幅回路ＡＭＰの非反転入力端に出力する。誤差増幅回路ＡＭＰの反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路ＡＭＰは、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う。また、出力端子ＯＵＴと接地電圧との間には、負荷１０が接続されている。
また、出力端子ＯＵＴと接地電圧との間には、スイッチング素子ＳＷ、抵抗Ｒ３及びＲ４が直列に接続されており、スイッチング素子ＳＷがオンして導通状態のときに、抵抗Ｒ３及びＲ４は出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖ１を生成し、デプレッション型ＮＭＯＳトランジスタＭ４のゲートに供給する。
【００２１】
デプレッション型ＮＭＯＳトランジスタＭ４及びＭ５は差動対をなし、デプレッション型ＮＭＯＳトランジスタＭ４及びＭ５の各ソースは接続され、該接続部と接地電圧との間に電流源ｉ１が接続され、電流源ｉ１は前記差動対に対して所定のバイアス電流を供給する。また、ＰＭＯＳトランジスタＭ２及びＭ３はカレントミラー回路を形成しており、前記差動対の負荷をなしている。ＰＭＯＳトランジスタＭ２及びＭ３の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ２のドレインに接続されている。ＰＭＯＳトランジスタＭ２及びＭ３の各ソースはそれぞれ入力電圧Ｖｉｎに接続されている。入力電圧Ｖｉｎと接地電圧との間には、ＰＭＯＳトランジスタＭ６と抵抗Ｒ５が直列に接続されており、該接続部はデプレッション型ＮＭＯＳトランジスタＭ５及びＭ９の各ゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＭ６のゲートは出力トランジスタＭ１のゲートに接続され、ＰＭＯＳトランジスタＭ６は、出力トランジスタＭ１のドレイン電流ｉｄ１に比例したドレイン電流ｉｄ６を出力する。
【００２２】
入力電圧Ｖｉｎと出力トランジスタＭ１のゲートとの間にＰＭＯＳトランジスタＭ７が接続され、ＰＭＯＳトランジスタＭ７のゲートは、前記差動増幅回路の出力端をなすＰＭＯＳトランジスタＭ３とデプレッション型ＮＭＯＳトランジスタＭ５との接続部に接続されている。また、入力電圧Ｖｉｎと接地電圧との間に、ＰＭＯＳトランジスタＭ８、デプレッション型ＮＭＯＳトランジスタＭ９及び電流源ｉ２が直列に接続され、ＰＭＯＳトランジスタＭ８のゲートは、ＰＭＯＳトランジスタＭ３とデプレッション型ＮＭＯＳトランジスタＭ５との接続部に接続されている。ＰＭＯＳトランジスタＭ８とデプレッション型ＮＭＯＳトランジスタＭ９との接続部は、ＡＮＤ回路Ａ１の一方の入力端に接続され、ＡＮＤ回路Ａ１の他方の入力端には、外部から起動信号Ｓｃが入力されている。スイッチング素子ＳＷは、ＡＮＤ回路Ａ１の出力信号によってスイッチング制御される。
【００２３】
このような構成において、抵抗Ｒ１及びＲ２に流れる電流、並びに抵抗Ｒ３及びＲ４に流れる電流は、出力端子ＯＵＴから負荷１０に出力される出力電流ｉｏｕｔと比較して無視できるほど小さいことから、出力トランジスタＭ１のドレイン電流ｉｄ１は出力電流ｉｏｕｔに等しいものとして説明する。
図２は、図１の定電圧回路１における出力電圧Ｖｏｕｔ‐出力電流ｉｏｕｔの特性例、及び出力トランジスタＭ１の消費電力ＰＷ１‐出力電流ｉｏｕｔの特性例を示した図であり、図２を参照しながら定電圧回路１の動作について説明する。なお、図２の消費電力ＰＷ１‐出力電流ｉｏｕｔの特性は、入力電圧Ｖｉｎが３.６Ｖ、定電圧回路１の定格出力電圧が３Ｖ、過電流保護回路３の短絡電流を４０ｍＡとした場合を例にして示している。
【００２４】
ＡＮＤ回路Ａ１の一方の入力端に入力されている起動信号Ｓｃは、定電圧回路１の起動時はローレベルであるが、出力電圧Ｖｏｕｔが定格電圧まで立ち上がった後はハイレベルになる。また、過電流保護回路３が作動していない状態では、ＰＭＯＳトランジスタＭ８はオフしており、ＰＭＯＳトランジスタＭ８のドレインはローレベルになっていることから、定電圧回路１が正常に作動している間は、ＡＮＤ回路Ａ１の出力端はローレベルになっている。
スイッチング素子ＳＷは、ＰＭＯＳトランジスタ等で構成され、制御電極にローレベルの信号入力されているときはオンして導通状態になり、制御電極にハイレベルの信号が入力されているときはオフして遮断状態になる。すなわち、定電圧回路１が正常に作動している間は、スイッチング素子ＳＷはオンしている。
【００２５】
この状態で、出力トランジスタＭ１のドレイン電流ｉｄ１が増加するに連れて、ＰＭＯＳトランジスタＭ６のドレイン電流ｉｄ６も増加するため、抵抗Ｒ５の電圧降下も大きくなり電圧Ｖ２も大きくなる。電圧Ｖ２が大きくなると、デプレッション型ＮＭＯＳトランジスタＭ５のドレイン電圧が低下することからＰＭＯＳトランジスタＭ７のインピーダンスが低下し、出力トランジスタＭ１のゲート電圧を上昇させて、出力トランジスタＭ１のドレイン電流ｉｄ１が制限される。
【００２６】
出力トランジスタＭ１のドレイン電流ｉｄ１が所定の電流（図２では５００ｍＡ）に達すると、ＰＭＯＳトランジスタＭ７の働きで出力トランジスタＭ１のドレイン電流ｉｄ１が増加できなくなり、出力電圧Ｖｏｕｔの低下が始まる。なお、このときの出力トランジスタＭ１の消費電力は図２のＡ点で約３００ｍＷである。出力電圧Ｖｏｕｔが低下すると、分圧電圧Ｖ１も低下するため、デプレッション型ＮＭＯＳトランジスタＭ５のゲート電圧Ｖ２は、デプレッション型ＮＭＯＳトランジスタＭ４のゲート電圧Ｖ１よりも大きくなり、デプレッション型ＮＭＯＳトランジスタＭ５のドレイン電圧は更に低下する。この結果、出力トランジスタＭ１のドレイン電流ｉｄ１が更に減少し、同時に出力電圧Ｖｏｕｔも更に低下する。
【００２７】
ＰＭＯＳトランジスタＭ８のソースとゲートは、ＰＭＯＳトランジスタＭ７と共通接続されていることから、ＰＭＯＳトランジスタＭ７と同様、ＰＭＯＳトランジスタＭ８のインピーダンスも出力電圧Ｖｏｕｔの低下と共に小さくなり、ＰＭＯＳトランジスタＭ８のドレイン電圧はしだいに上昇して、出力電圧Ｖｏｕｔが所定の電圧まで低下したとき、又は出力電流ｉｏｕｔが所定の電流値まで減少したときにＡＮＤ回路Ａ１の一方の入力端をハイレベルにする。このため、ＡＮＤ回路Ａ１の出力信号はローレベルからハイレベルに反転する。なお、出力電圧Ｖｏｕｔ又は出力電流ｉｏｕｔが所定値に達するまで、すなわち図２のＢ点に達するまでは、出力トランジスタＭ１の消費電力は従来と同じである。
【００２８】
ＡＮＤ回路Ａ１の出力信号がハイレベルに変化すると、スイッチング素子ＳＷがオンからオフに切り換わるため、抵抗Ｒ３と抵抗Ｒ４への電流供給が停止し、分圧電圧Ｖ１は０Ｖまで低下する。すると、過電流保護回路３は、出力電流ｉｏｕｔを短絡電流である４０ｍＡまで一気に減少させるように出力トランジスタＭ１のゲート電圧を制御する。この結果、出力トランジスタＭ１の消費電力ＰＷ１は、図２のＢ点の約５６０ｍＷからＣ点からＤ点のいずれかの値であり、６６〜１４４ｍＷまでの範囲のいずれかの値に一気に低下する。すなわち、図２のＢ点における出力電圧Ｖｏｕｔ又は出力電流ｉｏｕｔの値を、想定されるパーシャルショート時の出力電流ｉｏｕｔ又は出力電圧Ｖｏｕｔよりも大きくなるように設定することで、出力トランジスタＭ１の消費電力ＰＷ１のグラフにおいて、Ａ点からＢ点の部分に長く留まることなく、Ｃ点からＤ点の間の値に移行するため、出力トランジスタＭ１及び負荷１０の発熱を抑えることができる。
【００２９】
なお、図２において、細い破線は過電流保護回路３が作動していない状態、すなわち出力電圧Ｖｏｕｔが定格電圧３Ｖである状態を示し、太い破線は過電流保護回路３が作動しているときの出力電圧Ｖｏｕｔと出力電流ｉｏｕｔの変化を示している。また、実線が出力トランジスタＭ１の消費電力ＰＷ１の変化を示しており、太い実線に繋がって弧を描いている細い実線の部分は、従来回路の出力トランジスタの消費電力を示している。また、図２において、１点鎖線で示している部分は、従来のフの字特性を示しており、２点鎖線で示している部分は、出力トランジスタＭ１の消費電力ＰＷ１の実際には存在しない部分を示している。
【００３０】
なお、図１において、分圧電圧Ｖｆｂに分圧電圧Ｖ１を代用するようにしてもよく、この場合、図１は図３のようになる。
図３における図１との相違点は、図１の抵抗Ｒ１及びＲ２を削除し、誤差増幅回路ＡＭＰの非反転入力端に分圧電圧Ｖ１を入力するようにしたことにあり、これ以外は、図１と同様であるのでその説明を省略する。また、図３では、誤差増幅回路ＡＭＰの非反転入力端及びデプレッション型ＮＭＯＳトランジスタＭ４のゲートにはそれぞれ同じ電圧が入力されるようにしたが、抵抗Ｒ３及びＲ４の代わりに３つ以上の抵抗を直列に接続して、２つ以上の分圧電圧を出力することができるようにして、該異なる分圧電圧を誤差増幅回路ＡＭＰの非反転入力端及びデプレッション型ＮＭＯＳトランジスタＭ４のゲートにそれぞれ対応して入力するようにしてもよい。
【００３１】
図４は、図１の電圧低下回路４の他の回路例を示した図であり、図１の電圧低下回路４の代わりに、図４の回路を使用してもよい。なお、図４において、図１と同じものは同じ符号で示している。
図４の電圧低下回路４は、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３、電流源ｉ３及び抵抗Ｒ１１，Ｒ１２で構成されている。
出力端子ＯＵＴと接地電圧との間に抵抗Ｒ１１とＲ１２が直列に接続されている。出力電圧Ｖｏｕｔが抵抗Ｒ１１及びＲ１２によって分圧された分圧電圧Ｖ３はＰＭＯＳトランジスタＭ１３のゲートに入力されている。また、出力端子ＯＵＴと接地電圧との間には、ＰＭＯＳトランジスタＭ１３と電流源ｉ３が直列に接続されており、ＰＭＯＳトランジスタＭ１３のドレインと電流源ｉ３との接続部は、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２の各ゲートにそれぞれ接続されている。更に、出力端子ＯＵＴと接地電圧との間には、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が直列に接続され、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との接続部は、スイッチング素子ＳＷの制御電極に接続されている。
【００３２】
出力電圧Ｖｏｕｔが定格電圧である場合、抵抗Ｒ１１の両端の電圧が大きいため、ＰＭＯＳトランジスタＭ１３のインピーダンスは小さく、ＰＭＯＳトランジスタＭ１３のドレイン電圧は大きくなる。該ドレイン電圧は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２で構成されたインバータのしきい値を超えており、スイッチング素子ＳＷの制御電極にローレベルの信号が入力されるためスイッチング素子ＳＷはオンして導通状態になっている。
次に、出力電圧Ｖｏｕｔが低下して、抵抗Ｒ１１の両端の電圧が小さくなると、ＰＭＯＳトランジスタＭ１３のインピーダンスは大きくなり、ＰＭＯＳトランジスタＭ１３のドレイン電圧は低下し、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２で構成されたインバータからスイッチング素子ＳＷの制御電極にハイレベルの信号が出力される。このため、スイッチング素子ＳＷはオフし、図１の分圧電圧Ｖ１を０Ｖまで低下させる。
【００３３】
また、定電圧回路１が立ち上がるときには、出力電圧Ｖｏｕｔが上昇するとＰＭＯＳトランジスタＭ１３はオンしてスイッチング素子ＳＷをオンさせるため、図１の起動信号Ｓｃは不要になる。
フの字特性の過電流保護回路に付加する電圧低下回路は様々な方式が考えられるが、フの字特性の途中で分圧電圧Ｖ１を０Ｖまで低下させる方式を採るものは、すべて本発明に含まれることは言うまでもない。
【００３４】
このように、本第１の実施の形態における定電圧回路は、過電流保護回路３が作動して、出力電圧Ｖｏｕｔが所定の電圧まで低下した場合、又は出力電流ｉｏｕｔが所定の電流値まで減少した場合は、電圧低下回路４が作動して分圧電圧Ｖ１を０Ｖに低下させ、出力電流ｉｏｕｔが所定の短絡電流になるようにした。このことから、大きな電力を消費するパーシャルショート状態に長く留まることなく、瞬時に負荷短絡時の短絡電流に出力電流を移行させることができ、負荷がパーシャルショート状態になっても、負荷短絡時とほぼ同等な消費電力に抑えることができる。
【００３５】
第２の実施の形態．
前記第１の実施の形態に電流制限回路を追加してもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態における定電圧回路の例を示した回路図である。なお、図５では、図１の回路構成を有する場合を例にして示しており、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、電流制限回路５を追加したことにあり、これに伴って、図１の定電圧回路１を定電圧回路１ａにした。
図５において、定電圧回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力端子ＯＵＴに接続された負荷１０に出力する。
定電圧回路１ａは、基準電圧発生回路２と、誤差増幅回路ＡＭＰと、出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、過電流保護回路３と、電圧低下回路４と、出力電流ｉｏｕｔが所定の電流値を超えないように制限して出力電圧Ｖｏｕｔのみを低下させる電流制限回路５とで構成されている。
【００３６】
電流制限回路５は、ＰＭＯＳトランジスタＭ２０，Ｍ２１、エンハンスメント型ＮＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ２２，Ｍ２３及び抵抗Ｒ２１で構成されている。
入力電圧Ｖｉｎと接地電圧との間には、ＰＭＯＳトランジスタＭ２０とＮＭＯＳトランジスタＭ２２が直列に接続され、ＰＭＯＳトランジスタＭ２０のゲートは出力トランジスタＭ１のゲートに接続されている。ＮＭＯＳトランジスタＭ２２はＮＭＯＳトランジスタＭ２３とカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２２及びＭ２３の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２２のドレインに接続されている。ＮＭＯＳトランジスタＭ２３のドレインは抵抗Ｒ２１を介して入力電圧Ｖｉｎに接続され、ＮＭＯＳトランジスタＭ２３のソースは接地されている。また、入力電圧Ｖｉｎと出力トランジスタＭ１のゲートとの間には、ＰＭＯＳトランジスタＭ２１が接続され、ＰＭＯＳトランジスタＭ２１のゲートは、抵抗Ｒ２１とＮＭＯＳトランジスタＭ２３との接続部に接続されている。
【００３７】
ＰＭＯＳトランジスタＭ２０のドレイン電流ｉｄ２０は、出力トランジスタＭ１のドレイン電流ｉｄ１に比例した電流である。ＮＭＯＳトランジスタＭ２２とＭ２３で構成されたカレントミラー回路は、ドレイン電流ｉｄ２０に比例した電流を抵抗Ｒ２１に供給し、ＰＭＯＳトランジスタＭ２１のゲートに電圧Ｖ４を供給する。出力電流ｉｏｕｔが増加して所定の制限電流値、例えば４００ｍＡに達すると、ＰＭＯＳトランジスタＭ２１の働きで出力トランジスＭ１のゲート電圧が制御され出力電流ｉｏｕｔの増加を抑え、出力電圧Ｖｏｕｔを低下させる。
図６は、図５の定電圧回路１ａにおける出力電圧Ｖｏｕｔ‐出力電流ｉｏｕｔの特性例、及び出力トランジスタＭ１の消費電力ＰＷ１‐出力電流ｉｏｕｔの特性例を示した図である。なお、図６の消費電力ＰＷ１‐出力電流ｉｏｕｔの特性は、図２と同様に、入力電圧Ｖｉｎが３.６Ｖ、定電圧回路１の定格出力電圧が３Ｖ、過電流保護回路３の短絡電流を４０ｍＡとした場合を例にして示している。
【００３８】
図６を参照しながら定電圧回路１ａの動作について説明する。
出力電流ｉｏｕｔが、制限電流値である４００ｍＡに達すると、前記したように電流制限回路５の働きで出力電圧Ｖｏｕｔが低下する。このときの出力トランジスタＭ１の消費電力ＰＷ１は、図６のＡ点で２４０ｍＷである。出力電圧Ｖｏｕｔが更に低下し、過電流保護回路３のフの字特性と交差するところまで低下すると過電流保護回路３が作動を開始し、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔが共に低下する。このときの出力トランジスタＭ１の消費電力ＰＷ１は、図６のＢ点で約５００ｍＷである。これ以降の動作は前記図１の場合と同じであることからその説明を省略する。
【００３９】
このように、本第２の実施の形態における定電圧回路は、前記第１の実施の形態に電流制限回路を追加したものであり、このような場合においても、前記第１の実施の形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
【図２】図１における出力電圧Ｖｏｕｔ‐出力電流ｉｏｕｔの特性例、及び消費電力ＰＷ１‐出力電流ｉｏｕｔの特性例を示した図である。
【図３】本発明の第１の実施の形態における定電圧回路の他の回路例を示した図である。
【図４】電圧低下回路４の他の回路例を示した図である。
【図５】本発明の第２の実施の形態における定電圧回路の例を示した回路図である。
【図６】図５における出力電圧Ｖｏｕｔ‐出力電流ｉｏｕｔの特性例、及び消費電力ＰＷ１‐出力電流ｉｏｕｔの特性例を示した図である。
【図７】過電流保護回路を備えた定電圧回路の従来例を示した図である。
【図８】図７における出力電圧Ｖｏｕｔ‐出力電流ｉｏｕｔの特性例、及び消費電力ＰＷ１０１‐出力電流ｉｏｕｔの特性例を示した図である。
【図９】従来の定電圧回路の他の例を示した回路図である。
【図１０】図９の定電圧回路の特性例を示した図である。
【符号の説明】
【００４１】
１，１ａ  定電圧回路
２  基準電圧発生回路
３  過電流保護回路
４  電圧低下回路
５  電流制限回路
１０  負荷
Ｍ１  出力トランジスタ
ＡＭＰ  誤差増幅回路
Ｒ１，Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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