(57)【要約】【課題】  ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置において、メモリトランジスタの耐圧劣化を防止する。【解決手段】  半導体基板１上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜（ＯＮＯ膜２）からなるゲート絶縁膜と、ゲート絶縁膜に隣接して半導体基板中に形成された不純物拡散層４と、不純物拡散層４上に形成され、ゲート絶縁膜に隣接する絶縁膜８とを備え、ゲート絶縁膜とこれに隣接する絶縁膜８との境界領域において、窒化シリコン膜の端部が上部酸化シリコン膜の端部よりも後退して形成されている。これにより、ＯＮＯ膜に部分的に絶縁膜の膜厚が薄い場所が生じないようにすることができ、その結果、メモリトランジスタの耐圧劣化が起こらないようにすることが可能となる。【選択図】  図１
2006073858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜からなるゲート絶縁膜と、
前記ゲート絶縁膜に隣接して前記半導体基板中に形成された不純物拡散層と、
前記不純物拡散層上に形成され、前記ゲート絶縁膜に隣接する絶縁膜とを備え、
前記ゲート絶縁膜とこれに隣接する前記絶縁膜との境界領域において、前記窒化シリコン膜の端部が前記上部酸化シリコン膜の端部よりも後退して形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に下方より順に下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜からなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上の所定領域を開口したマスクパターンを形成し、少なくとも前記上部酸化シリコン酸化膜を除去するように前記マスクパターンの開口部をエッチングする工程と、
前記開口部において露出した前記窒化シリコン膜を選択的にエッチングしてサイドエッチを入れる工程と、
前記窒化シリコン膜にサイドエッチを入れた半導体基板を熱酸化して前記開口部に絶縁膜を形成する工程とを含む半導体装置の製造方法。
【請求項３】
前記開口部をエッチングする工程では、前記上部酸化シリコン膜と、前記窒化シリコン膜の少なくとも一部を除去する請求項２記載の半導体装置の製造方法。
【請求項４】
前記開口部をエッチングする工程では、前記上部酸化シリコン膜と、前記窒化シリコン膜と、前記下部酸化シリコン膜の少なくとも一部を除去する請求項２記載の半導体装置の製造方法。
【請求項５】
前記窒化シリコン膜にサイドエッチを入れる工程では、１００℃〜２００℃のりん酸を用いてサイドエッチを入れる請求項２，３または４記載の半導体装置の製造方法。
【請求項６】
前記窒化シリコン膜にサイドエッチを入れる工程では、等方性プラズマエッチングを用いてサイドエッチを入れる請求項２，３または４記載の半導体装置の製造方法。
【請求項７】
前記ＯＮＯ膜上のマスクパターンの所定領域を開口した後、前記開口部に絶縁膜を形成するまでの間に、前記開口部から不純物を導入し、前記半導体基板中に不純物拡散層を形成する工程を含む請求項２，３，４，５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート絶縁膜としてＯＮＯ膜積層構造（上部酸化シリコン層／窒化シリコン層／下部酸化シリコン層）を有した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれ、ゲート絶縁膜としてＯＮＯ膜積層構造を有したメモリトランジスタでソースまたはドレインとなる不純物拡散層をビットラインとして併用する構成の半導体装置が重要視されてきている。
【０００３】
このような構成のメモリとして窒化物読み出し専用メモリ（ＮＲＯＭ）が開発されている（例えば特許文献１）。
【０００４】
上記従来技術に開示された半導体装置の製造方法について、図６，７を参照しながら説明する。
【０００５】
まず、図６（ａ）に示すように、半導体基板１上にＯＮＯ膜２を形成する。次に、図６（ｂ）に示すように、メモリトランジスタのソースまたはドレイン領域となる不純物拡散層を兼ねたビットラインを形成するためのマスクパターン３を形成する。次に、図６（ｃ）に示すように、マスクパターン３の開口部に露出したＯＮＯ膜２の少なくとも上部酸化シリコン層および窒化シリコン層を除去する。
【０００６】
次に、図７（ａ）に示すように、マスクパターン３の開口部から半導体基板１中に不純物を導入してビットラインとなる不純物拡散層４を形成する。次に、図７（ｂ）に示すように、マスクパターン３を除去した後、熱酸化を行うことによりビットライン酸化膜８を形成する。
【０００７】
次に、図示は省略しているが、ワードライン形成工程、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置を完成する。
【特許文献１】特開２００１−７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の製造方法では、ＯＮＯ膜のエッチング工程、ビットライン不純物導入工程、マスク除去工程、ビットライン酸化前洗浄工程等を経ることにより、ＯＮＯ膜の上部酸化シリコン膜の端部（上部酸化シリコン酸化膜薄膜化領域）６が薄膜化し、この薄膜化した部分とバーズビーク端７の位置が重なることにより、部分的に絶縁膜の膜厚が薄い場所が生じ、メモリトランジスタの耐圧劣化につながるという課題があった。
【０００９】
したがって、この発明の目的は、上記課題に鑑みてなされたものであり、ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置の、ＯＮＯ膜とビットライン酸化膜との境界領域において、ＯＮＯ膜に部分的に絶縁膜の膜厚が薄い場所が生じないようにして、メモリトランジスタの耐圧劣化が起こらないようにする半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、この発明の請求項１記載の半導体装置は、半導体基板上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜（ＯＮＯ膜）からなるゲート絶縁膜と、前記ゲート絶縁膜に隣接して前記半導体基板中に形成された不純物拡散層と、前記不純物拡散層上に形成され、前記ゲート絶縁膜に隣接する絶縁膜とを備え、前記ゲート絶縁膜とこれに隣接する前記絶縁膜との境界領域において、前記窒化シリコン膜の端部が前記上部酸化シリコン膜の端部よりも後退して形成されている。
【００１１】
請求項２記載の半導体装置の製造方法は、半導体基板上に下方より順に下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜からなるＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上の所定領域を開口したマスクパターンを形成し、少なくとも前記上部酸化シリコン酸化膜を除去するように前記マスクパターンの開口部をエッチングする工程と、前記開口部において露出した前記窒化シリコン膜を選択的にエッチングしてサイドエッチを入れる工程と、前記窒化シリコン膜にサイドエッチを入れた半導体基板を熱酸化して前記開口部に絶縁膜を形成する工程とを含む。
【００１２】
請求項３記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記開口部をエッチングする工程では、前記上部酸化シリコン膜と、前記窒化シリコン膜の少なくとも一部を除去する。
【００１３】
請求項４記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記開口部をエッチングする工程では、前記上部酸化シリコン膜と、前記窒化シリコン膜と、前記下部酸化シリコン膜の少なくとも一部を除去する。
【００１４】
請求項５記載の半導体装置の製造方法は、請求項２，３または４記載の半導体装置の製造方法において、前記窒化シリコン膜にサイドエッチを入れる工程では、１００℃〜２００℃のりん酸を用いてサイドエッチを入れる。
【００１５】
請求項６記載の半導体装置の製造方法は、請求項２，３または４記載の半導体装置の製造方法において、前記窒化シリコン膜にサイドエッチを入れる工程では、等方性プラズマエッチングを用いてサイドエッチを入れる。
【００１６】
請求項７記載の半導体装置の製造方法は、請求項２，３，４，５または６記載の半導体装置の製造方法において、前記ＯＮＯ膜上のマスクパターンの所定領域を開口した後、前記開口部に絶縁膜を形成するまでの間に、前記開口部から不純物を導入し、前記半導体基板中に不純物拡散層を形成する工程を含む。
【発明の効果】
【００１７】
この発明の請求項１記載の半導体装置によれば、ゲート絶縁膜とこれに隣接する絶縁膜との境界領域において、窒化シリコン膜の端部が上部酸化シリコン膜の端部よりも後退して形成されているので、ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置において、ＯＮＯ膜に部分的に絶縁膜の膜厚が薄い場所が生じないようにすることができ、その結果、メモリトランジスタの耐圧劣化が起こらないようにすることが可能となる。
【００１８】
この発明の請求項２記載の半導体装置によれば、ＯＮＯ膜上の所定領域を開口したマスクパターンを形成し、少なくとも上部酸化シリコン酸化膜を除去するようにマスクパターンの開口部をエッチングする工程と、開口部において露出した窒化シリコン膜を選択的にエッチングしてサイドエッチを入れる工程と、窒化シリコン膜にサイドエッチを入れた半導体基板を熱酸化して開口部に絶縁膜を形成する工程とを含むので、ＯＮＯ膜の上部酸化シリコン膜が薄膜化している領域がバーズビーク端よりもビットライン酸化膜側に位置するようになり、部分的に絶縁膜膜厚の薄い場所が生じないようにでき、メモリトランジスタの耐圧劣化が起こらないようにすることができる。
【００１９】
請求項３では、請求項２記載の半導体装置の製造方法において、開口部をエッチングする工程では、上部酸化シリコン膜と、窒化シリコン膜の少なくとも一部を除去することが好ましい。
【００２０】
請求項４では、請求項２記載の半導体装置の製造方法において、開口部をエッチングする工程では、上部酸化シリコン膜と、窒化シリコン膜と、下部酸化シリコン膜の少なくとも一部を除去することが好ましい。これによりビットラインのＯＮＯ膜除去工程時に、例えばエッチング時間のマージンが大きくなり、安定した加工が容易になるという効果を有する。
【００２１】
請求項５では、請求項２，３または４記載の半導体装置の製造方法において、窒化シリコン膜にサイドエッチを入れる工程では、１００℃〜２００℃のりん酸を用いてサイドエッチを入れることが好ましい。
【００２２】
請求項６では、請求項２，３または４記載の半導体装置の製造方法において、窒化シリコン膜にサイドエッチを入れる工程では、等方性プラズマエッチングを用いてサイドエッチを入れることが好ましい。
【００２３】
請求項７では、請求項２，３，４，５または６記載の半導体装置の製造方法において、ＯＮＯ膜上のマスクパターンの所定領域を開口した後、開口部に絶縁膜を形成するまでの間に、開口部から不純物を導入し、半導体基板中に不純物拡散層を形成する工程を含むことが好ましい。また、請求項６に記載した等方性プラズマエッチングを用いてサイドエッチを入れる場合には、不純物の導入を、マスクパターンの開口部を開口した時に行うか、またはサイドエッチ領域形成後に行うことが好ましい。
【発明を実施するための最良の形態】
【００２４】
この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１は本発明の第１の実施形態に係る半導体装置の断面概略図を示す。
【００２５】
図１において、半導体基板１上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜からなるゲート絶縁膜であるＯＮＯ膜２が形成されている。また、ゲート絶縁膜に隣接して半導体基板１中にはメモリトランジスタのソースまたはドレインとなる不純物拡散層４が形成されている。また、不純物拡散層４上にはＯＮＯ膜２と隣接するビットライン酸化膜（絶縁膜）８が形成されている。
【００２６】
ここで、ＯＮＯ膜２とビットライン酸化膜８との境界領域において、ＯＮＯ膜２の上部酸化シリコン膜の端部よりも、ＯＮＯ膜２の窒化シリコン膜の端部の方が後退した形状となり、上部酸化シリコン膜薄膜化領域６とバーズビーク端７の位置がずれている。
【００２７】
次に、上記半導体装置の製造方法について、図２，３を参照しながら説明する。
【００２８】
図２（ａ）に示すように、半導体基板１上に周知の熱酸化法あるいはＣＶＤ法等を用いてＯＮＯ膜２（上部酸化シリコン層／窒化シリコン層／下部酸化シリコン層）を形成する。次に、図２（ｂ）に示すように、メモリトランジスタのソースまたはドレイン領域となる不純物拡散層を兼ねたビットラインを形成するためのマスクパターン３を形成する。
【００２９】
次に、図２（ｃ）に示すように、周知のドライエッチング技術を用いてマスクパターン３の開口部に露出したＯＮＯ膜の少なくとも上部酸化シリコン層を除去する。このとき、上部酸化シリコン膜だけでなく、窒化シリコン膜の一部を除去してもよい。次に、図２（ｄ）に示すように、周知のイオン注入技術を用いてマスクパターン３の開口部から半導体基板中に不純物を導入してビットラインとなる不純物拡散層４を形成する。
【００３０】
次に、図３（ａ）に示すように、マスクパターン３を除去した後、周知のドライエッチング技術またはウェットエッチング技術を用いて等方性エッチングによりＯＮＯ膜２の窒化シリコン膜をエッチングし、上部酸化シリコン膜端部よりも窒化シリコン膜の端部を後退させ、サイドエッチ領域５ができるようにする。ここで、等方性エッチングの方法としては、例えば１００℃〜２００℃のＨ3ＰＯ4等のりん酸によるエッチングを用いると良い。また、上部酸化シリコン膜の端部と、窒化シリコン膜の端部との距離は例えば５０ｎｍ程度が好ましい。
【００３１】
次に、図３（ｂ）に示すように、炉前洗浄を経た後、熱酸化を行うことによりビットライン酸化膜８を形成する。このとき、上部酸化シリコン膜の端部（上部酸化シリコン薄膜化領域）６は、ＯＮＯ膜のエッチング工程、不純物導入工程、マスク除去工程およびビットライン酸化前洗浄工程等を経ることにより薄膜化しているが、ビットライン酸化前に窒化シリコン膜を上部酸化シリコン膜に対して後退させているため、上部酸化シリコン膜が薄膜化している領域６が、バーズビーク端７よりもビットライン酸化膜８側に位置しており、部分的に絶縁膜の膜厚が薄い場所が生じないようになっている。
【００３２】
ここで、部分的に絶縁膜の膜厚が薄い場所が生じないようになっている理由について以下に説明する。
【００３３】
ビットライン酸化膜は基本的に、その上部にＳｉＮが存在しない場所においては酸化工程時に酸化種（Ｏ2ガス）がシリコン中に届きやすいため厚く形成される。一方、その上部にＳｉＮが存在する場所においては、酸化工程時に酸化種（Ｏ2ガス）がＳｉＮでブロックされるようなイメージでシリコン中に届かなくなりほとんど酸化されない。ただし横から回り込んできた酸化種によってＳｉＮ端の部分では少し酸化が起こりバーズビーク状の形状になる。
【００３４】
ここで、従来例においては、上部酸化シリコン膜薄膜化領域６の下部にはＳｉＮが存在しているため、バーズビーク端と上部酸化シリコン膜薄膜化領域６がオーバーラップするのに対し、本実施形態においては、上部酸化シリコン膜薄膜化領域６の下部にはＳｉＮが存在しない（サイドエッチの効果）ため、バーズビーク端と上部酸化シリコン膜薄膜化領域６がオーバーラップしない。したがって、この領域では酸化工程時に酸化種（Ｏ2ガス）がシリコン中に届きやすくなり、上部酸化シリコン膜薄膜化領域６の下部に形成される酸化膜は厚く形成されることになる。
【００３５】
つまり、バーズビーク端と上部酸化シリコン膜薄膜化領域６がオーバーラップしないため、言いかえれば、上部酸化シリコン膜薄膜化領域６の下部はＳｉＮが存在しないため、ビットライン酸化膜が厚く形成される、ということになる。
【００３６】
次に、図示は省略しているが、ワードライン形成工程、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置を完成する。
【００３７】
なお、上記した不純物の導入は上記工程に限定されるものではなく、マスクパターン３の開口部を開口した時からビットライン酸化膜８を形成するまでの間に行えばよい。
【００３８】
なお、上記した不純物の導入を、マスクパターン３の開口部を開口した時に行う場合またはサイドエッチ領域５形成後に行う場合においては、例えばサイドエッチ領域５を形成する等方性エッチングの方法として等方性プラズマエッチングを用いても良い。
【００３９】
本発明の第１の実施形態によれば、従来の半導体装置の製造方法に比べ、ＯＮＯ膜の上部酸化シリコン膜が薄膜化している領域６がバーズビーク端７よりもビットライン酸化膜８側に位置するようになり、部分的に絶縁膜膜厚の薄い場所が生じないようにでき、メモリトランジスタの耐圧劣化が起こらないようにすることができる効果を有する。
【００４０】
この発明の第２の実施の形態を図４および図５に基づいて説明する。図４および図５は本発明の第２の実施形態に係る半導体装置の製造方法を示す断面概略図である。
【００４１】
図４（ａ）に示すように、半導体基板１上に周知の熱酸化法あるいはＣＶＤ法等を用いてＯＮＯ膜２（上部酸化シリコン層／窒化シリコン層／下部酸化シリコン層）を形成する。次に、図４（ｂ）に示すように、メモリトランジスタのソースまたはドレイン領域となる不純物拡散層を兼ねたビットラインを形成するためのマスクパターン３を形成する。
【００４２】
次に、図４（ｃ）に示すように、周知のドライエッチング技術を用いてマスクパターン３の開口部に露出したＯＮＯ膜の少なくとも上部酸化シリコン層を除去する。このとき、上部酸化シリコン膜だけでなく、窒化シリコン膜の一部を除去してもよく、また、下部酸化シリコン膜の一部まで除去しても構わない。次に、図４（ｄ）に示すように、周知のイオン注入技術を用いてマスクパターン３の開口部から半導体基板中に不純物を導入してビットラインとなる不純物拡散層４を形成する。
【００４３】
次に、図５（ａ）に示すように、マスクパターン３を除去した後、周知のドライエッチング技術またはウェットエッチング技術を用いて等方性エッチングによりＯＮＯ膜２の窒化シリコン膜をエッチングし、上部酸化シリコン膜端部よりも窒化シリコン膜の端部を後退させ、サイドエッチ領域５ができるようにする。ここで、等方性エッチングの方法としては、例えば１００℃〜２００℃のＨ3ＰＯ4等のりん酸によるエッチングを用いると良い。また、上部酸化シリコン膜の端部と、窒化シリコン膜の端部との距離は例えば５０ｎｍ程度が好ましい。
【００４４】
次に、図５（ｂ）に示すように、炉前洗浄を経た後、熱酸化を行うことによりビットライン酸化膜８を形成する。このとき、上部酸化シリコン膜の端部（上部酸化シリコン薄膜化領域）６は、ＯＮＯ膜のエッチング工程、不純物導入工程、マスク除去工程およびビットライン酸化前洗浄工程等を経ることにより薄膜化しているが、ビットライン酸化前に窒化シリコン膜を上部酸化シリコン膜に対して後退させているため、上部酸化シリコン膜が薄膜化している領域６が、バーズビーク端７よりもビットライン酸化膜８側に位置しており、部分的に絶縁膜の膜厚が薄い場所が生じないようになっている。
【００４５】
次に、図示は省略しているが、ワードライン形成工程、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置を完成する。
【００４６】
なお、上記した不純物の導入は上記工程に限定されるものではなく、マスクパターン３の開口部を開口した時からビットライン酸化膜８を形成するまでの間に行えばよい。
【００４７】
なお、上記した不純物の導入を、マスクパターン３の開口部を開口した時に行う場合またはサイドエッチ領域５形成後に行う場合においては、例えばサイドエッチ領域５を形成する等方性エッチングの方法として等方性プラズマエッチングを用いても良い。
【００４８】
本発明の第２の実施形態によれば、第１の実施形態の効果に加え、第１の実施形態の場合よりも、ビットラインのＯＮＯ膜除去工程時に、例えばエッチング時間のマージンが大きくなり、安定した加工が容易になるという効果を有する。
【産業上の利用可能性】
【００４９】
本発明に係る半導体装置およびその製造方法は、メモリトランジスタの耐圧劣化が起こらないようにするものであり、特に、ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置において有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面概略図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面概略図である。
【図３】図２の次の工程の断面概略図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面概略図である。
【図５】図４の次の工程の断面概略図である。
【図６】従来の半導体装置の製造方法を示す断面概略図である。
【図７】図６の次の工程の断面概略図である。
【符号の説明】
【００５１】
１  半導体基板
２  ＯＮＯ膜（上部酸化シリコン膜／窒化シリコン膜／下部酸化シリコン膜）
３  マスク
４  不純物拡散層
５  サイドエッチ領域
６  上部酸化シリコン膜薄膜化領域
７  バーズビーク端
８  ビットライン酸化膜
【図１】
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【図２】
2006073858.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2006073858.tif 000008
【図７】
2006073858.tif 000009