(57)【要約】    【課題】  無効面積の少ない半導体装置を提供する。    【解決手段】  細長のゲート電極４５とは垂直方向に主溝２５を配置し、主溝２５の内部下方位置に埋込領域５５を配置し、上部にオーミック領域５２を配置する。ベース領域５１は、オーミック領域５２を介してソース電極に接続される。ソース領域６１の一部にオーミック領域５２を配置せずに済むので、その分、ベース領域幅を狭くすることができる。【選択図】    図３２
2006066609.tif 000002
【特許請求の範囲】
【請求項１】
主面側に第一導電型の導電層を有する基板本体と、
前記主面側に配置され互いに平行に配置された複数の細長の主溝と、
前記主溝内に配置された第二導電型の半導体充填物と、
前記半導体充填物の上部に形成され、前記半導体充填物よりも高濃度の第二導電型のオーミック領域と、
前記オーミック領域よりも下方に位置する前記半導体充填物で構成された埋込領域と、
前記基板本体上に形成され、前記主溝と交差する方向に互いに平行に配置されたゲート電極と、
前記ゲート電極をマスクにして表面から第二導電型の不純物が導入され、前記第二導電型の不純物が拡散されて前記導電層の内部表面に形成された第二導電型のベース領域と、
前記ゲート電極をマスクにして表面から第一導電型の不純物が導入され、前記第一導電型の不純物が拡散されて前記ベース領域の内部表面に形成された第一導電型のソース拡散領域と、
前記基板本体と前記ゲート電極との間に位置するゲート絶縁膜と、
前記ソース拡散領域と前記オーミック領域と接触されたソース電極と、
前記オーミック領域と前記ベース領域とは接触され、前記ソース電極に印加される電圧は、前記ソース拡散領域と前記オーミック領域と前記ベース領域と前記埋込領域に印加される半導体装置。
【請求項２】
前記ベース領域を同心状に取り囲み、互いに離間して配置された複数のリング状の副溝を有し、
前記各副溝内には前記半導体充填物が配置された請求項１記載の半導体装置。
【請求項３】
最内周の前記副溝内の前記半導体充填物とそれに隣接する前記オーミック領域とは、第二導電型の拡散領域によって接続された請求項１又は請求項２のいずれか１項記載の半導体装置。
【請求項４】
前記導電層に電気的に接続されたドレイン電極を有する請求項１乃至請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記基板本体は、裏面側に前記導電領域と接触した第一導電型のドレイン層を有し、前記ドレイン電極は前記ドレイン層と接触してして配置された請求項４記載の半導体装置。
【請求項６】
前記基板本体は、裏面側に第二導電型のコレクタ層を有し、前記コレクタ層にはコレクタ電極が形成された請求項１乃至請求項３のいずれか１項記載の半導体装置。
【請求項７】
前記基板本体は、裏面側に前記導電層とショットキー接合を形成するショットキー電極を有し、
前記ショットキー接合は、前記ショットキー電極と前記ソース電極の間に、前記導電層と前記ベース領域との間のｐｎ接合を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるように構成された請求項１乃至請求項３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の技術分野にかかり、特に、埋込領域を有する半導体装置の技術分野に関する。
【背景技術】
【０００２】
図３５の符号１０１は、特願２００４−０９５７５４号で出願したＭＯＳトランジスタであり、公開されていない技術であるが、本願の関連発明である。
【０００３】
このＭＯＳトランジスタ１０１は、ｎ型のシリコン単結晶から成る支持基板１１１上に、ｎ型のシリコン単結晶の高抵抗層１１２がエピタキシャル成長によって形成されている。
【０００４】
高抵抗層１１２の内部表面には、比較的高濃度のｎ型の低抵抗領域１２０が形成されており、低抵抗領域１２０の内部表面には、ｐ型のベース領域１５１が複数形成されている。ベース領域と低抵抗領域１２０との間にはｐｎ接合が形成されている。
【０００５】
ベース領域１５１は細長であり互いに平行に配置されている。
ベース領域１５１の表面濃度は低く、金属との接触抵抗が高いため、ベース領域１５１の内部表面の幅方向中央位置に、高濃度ｐ型のオーミック領域１５２が配置され、また、ベース領域１５１の内部表面のオーミック領域１５２の両側又は片側位置には、ｎ型のソース領域１６１が配置されている。
【０００６】
隣り合うベース領域１５１内に位置し、互いに隣接するソース領域１６１の間の位置の上には、ゲート絶縁膜１４２とゲート電極１４５とが配置されている。
【０００７】
オーミック領域１５２とソース領域１６１表面の少なくとも一部は露出されており、ソース電極１６４がその露出部分に接触している。従って、ソース領域１６１とオーミック領域１５２はソース電極１６４によって短絡されており、ベース領域１５１には、オーミック領域１５２に印加された電圧が印加される。
【０００８】
ゲート電極１４５上には絶縁膜１６３が配置されており、ゲート電極１４５とソース電極１６４との間は、その絶縁膜１６３によって絶縁されている。
【０００９】
支持基板１１１の表面にはドレイン電極１６６が配置されている。
ベース領域１５１の底面下には、ｐ型の埋込領域１５５が配置されており、ソース電極１６４とドレイン電極１６６の間に、ベース領域１５１と低抵抗領域１２０との間のｐｎ接合を逆バイアスする極性の電圧を印加すると、埋込領域１５５の間の領域は空乏層で満たされ、埋込領域１５５の底面よりも深い方向に、空乏層が均一に広がるようになっている。
【００１０】
そして、ＭＯＳトランジスタ１０１の遮断時にアバランシェ降伏が生じた場合、アバランシェ電流はオーミック領域１５２を通って流れる。
【００１１】
なお、図中、符号１５６はベース領域１５１や導電領域１２０が位置する活性領域を取り囲むｐ型のガードリング領域であり、符号１５３は、ガードリング領域１５６の上部に配置されたｐ型の到達支援領域である。
【００１２】
以上のように、ベース領域１５１の表面濃度が低いため、ソース電極１６４にオーミック接触させるためのオーミック領域１５２が必要となり、アバランシェ電流を高抵抗のベース領域１５１に横方向に流さないようにそのオーミック領域１５２をソース領域１６１の間に配置すると、順方向の動作に寄与しない部分の面積が大きくなってしまう。
【００１３】
下記はオーミック領域がソース領域の間に配置されている先行技術の例であるが、本願や特願２００４−０９５７５４号とは異なり、埋込領域を有していない。
【特許文献１】特開2002-76339号
【特許文献２】特開2002-141505号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、従来技術の半導体装置では、順方向動作時に不要な面積が大きいという問題を解決しようとするものである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明は、主面側に第一導電型の導電層を有する基板本体と、前記主面側に配置され互いに平行に配置された複数の細長の主溝と、前記主溝内に配置された第二導電型の半導体充填物と、前記半導体充填物の上部に形成され、前記半導体充填物よりも高濃度の第二導電型のオーミック領域と、前記オーミック領域よりも下方に位置する前記半導体充填物で構成された埋込領域と、前記基板本体上に形成され、前記主溝と交差する方向に互いに平行に配置されたゲート電極と、前記ゲート電極をマスクにして表面から第二導電型の不純物が導入され、前記第二導電型の不純物が拡散されて前記導電層の内部表面に形成された第二導電型のベース領域と、前記ゲート電極をマスクにして表面から第一導電型の不純物が導入され、前記第一導電型の不純物が拡散されて前記ベース領域の内部表面に形成された第一導電型のソース拡散領域と、前記基板本体と前記ゲート電極との間に位置するゲート絶縁膜と、前記ソース拡散領域と前記オーミック領域と接触されたソース電極と、前記オーミック領域と前記ベース領域とは接触され、前記ソース電極に印加される電圧は、前記ソース拡散領域と前記オーミック領域と前記ベース領域と前記埋込領域に印加される半導体装置である。
また、本発明は、前記ベース領域を同心状に取り囲み、互いに離間して配置された複数のリング状の副溝を有し、前記各副溝内には前記半導体充填物が配置された半導体装置である。
また、本発明は、最内周の前記副溝内の前記半導体充填物とそれに隣接する前記オーミック領域とは、第二導電型の拡散領域によって接続された半導体装置である。
また、本発明は、前記導電層に電気的に接続されたドレイン電極を有する半導体装置である。
また、本発明は、前記基板本体は、裏面側に前記導電領域と接触した第一導電型のドレイン層を有し、前記ドレイン電極は前記ドレイン層と接触してして配置された半導体装置である。
また、本発明は、前記基板本体は、裏面側に第二導電型のコレクタ層を有し、前記コレクタ層にはコレクタ電極が形成された半導体装置である。
また、本発明は、前記基板本体は、裏面側に前記導電層とショットキー接合を形成するショットキー電極を有し、前記ショットキー接合は、前記ショットキー電極と前記ソース電極の間に、前記導電層と前記ベース領域との間のｐｎ接合を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるように構成された半導体装置である。
【発明の効果】
【００１６】
ソース領域間にオーミック領域を露出させる必要が無いので、その分の面積が不要になる。
アバランシェ電流は埋込領域中を通って流れるので、その上部がオーミック領域に直接接続され、アバランシェ電流を収集するから破壊耐量が高い。
【発明を実施するための最良の形態】
【００１７】
本発明では、ｐ型とｎ型のうち、いずれか一方を第一導電型とし、他方を第二導電型として説明する。第一導電型がｎ型の場合、第二導電型はｐ型であり、それとは逆に第一導電型がｐ型の場合は第二導電型はｎ型となる。
【００１８】
図２６(ａ)〜(ｄ)は、本発明の半導体装置１の断面図であり、図３２は、そのＶＩＩ−ＶＩＩ線断面図に相当する平面図である。図２６(ａ)〜(ｄ)は、それぞれ図３２のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線断面図に相当する。
【００１９】
この半導体装置１の平面形状は長方形又は正方形であり、図２７〜図３２の平面図では、半導体装置１又はその製造途中の状態の上半分だけを示してある。残りの半分である下半分は図示しない。不図示の下半分は上半分と対称である。
【００２０】
図２６(ａ)〜(ｄ)の符号１１は支持基板を示している。支持基板１１は、第一導電型の半導体単結晶から成り、ドレイン層として機能する。
【００２１】
支持基板１１上には第一導電型の半導体単結晶から成る高抵抗層１２がエピタキシャル成長によって形成されている。
【００２２】
これらの半導体単結晶、及び後述する主溝２５や副溝２６内に成長される半導体単結晶はシリコンやゲルマニウム等の単一元素の単結晶の他、ガリウムヒ素等の化合物半導体も含まれる。また、半導体単結晶にはアンチモンやリンやホウ素等のｎ型、ｐ型の不純物が添加されている。下記実施例では半導体単結晶はシリコン単結晶である。
【００２３】
高抵抗層１２の表面の中央部分には、熱拡散法によって第一導電型の低抵抗領域２０が形成されている。
【００２４】
図２６(ａ)〜(ｄ)の符号９は、支持基板１１と高抵抗層１２とから成り、低抵抗領域２０の他、後述するベース領域５１やソース領域６１等の拡散領域や主溝２５等の溝を含む本体基板を示している。
【００２５】
本体基板９の低抵抗領域２０が形成された領域には、細長の主溝２５が互いに平行に複数本形成されており、低抵抗領域２０の外側には、主溝２５を取り囲んで四角リング状の副溝２６が複数本同心状に形成されている。
【００２６】
主溝２５と副溝２６の内部の底面上には、第二導電型の半導体単結晶又は多結晶から成る埋込領域５５とガードリング領域５６がそれぞれ配置されている。
【００２７】
埋込領域５５とガードリング領域５６の上部には、埋込領域５５やガードリング領域５６よりも高濃度の第二導電型のオーミック領域５２と到達支援領域５３とがそれぞれ形成されている。
【００２８】
オーミック領域５２の平面形状は主溝２５よりも幅が広い細長長方形であり、到達支援領域５３の平面形状は、副溝２６よりも幅が広い四角リング形状である。
【００２９】
主溝２５と副溝２６は、オーミック領域５２の幅方向中央部分と到達支援領域５３の幅方向中央部分にそれぞれ位置しており、従って、オーミック領域５２と到達支援領域５３は、主溝２５と副溝２６とからそれぞれ幅方向両側にはみ出している。
【００３０】
本体基板９の表面には、平面形状が長方形のゲート電極４５が主溝２５とは直角な方向に、互いに平行に複数本配置されている。ゲート電極４５と本体基板９の間にはゲート絶縁膜４２が配置されている。
【００３１】
ゲート電極４５には、不純物が添加されて導電性が賦与されたポリシリコンや金属薄膜等の導電性薄膜が用いられる。ゲート絶縁膜４２には、シリコン酸化物やシリコン窒化膜の他絶縁性を有する薄膜が用いられる。ここではゲート絶縁膜４２にはシリコン酸化膜が用いられている。
【００３２】
ゲート電極４５とゲート電極４５の間の位置であって、オーミック領域５２を除く低抵抗領域２０の内部表面には、低抵抗領域２０よりも浅い第二導電型のベース領域５１が配置されている。ベース領域５１の一部は、横方向拡散により、ゲート電極４５の真下に潜り込んでいる。
【００３３】
ベース領域５１の内部表面のゲート電極４５に接する位置には、ベース領域５１よりも浅い第一導電型のソース領域６１が形成されている。このソース領域６１の外周はベース領域５１の外周の内側に位置しており、従って、第一導電型のソース領域６１は、低抵抗領域２０や高抵抗層１２等のベース領域５１の外側の第一導電型の領域とは接触していない。
【００３４】
また、ソース領域６１の一辺はゲート電極４５の真下に潜り込んでいる。ゲート電極４５の幅方向中央部分の真下には低抵抗領域２０が位置しており、従って、ベース領域５１のゲート電極４５の真下に潜り込んだ部分は、ゲート電極４５の真下に潜り込んだソース領域５１と、ゲート電極４５の真下に位置する低抵抗領域２０によって挟まれている。その部分のベース領域５１はチャネル領域と呼ばれている。
【００３５】
図２６(ａ)〜(ｄ)の符号６５は、ソース領域６１とオーミック領域５２の表面に配置されたソース電極である。ソース電極６５とソース領域６１の間の接合とソース電極６５とオーミック領域５２の間の接合はオーミックである。
【００３６】
ベース領域５１の表面濃度は低く、ソース電極６５と接触しても接触抵抗が高いが、オーミック領域５２がベース領域５１に接触しており、オーミック領域５２がソース電極６５に接続されているから、ベース領域５１にはソース電極６５に印加される電圧が印加される。
【００３７】
同図(ａ)〜(ｄ)の符号６６は、支持基板１１の表面に配置されたドレイン電極を示しており、支持基板１１とオーミック接触している。
【００３８】
本発明の半導体装置１の動作を説明すると、第一導電型がｎ型、第二導電型がｐ型の場合、ソース電極６５を接地電位に起き、ドレイン電極６６に正電圧を印加した状態で、ゲート電極４５にしきい値電圧以上の正電圧を印加するとチャネル領域の内部表面のごく薄い領域の極性が反転し、第一導電型の反転層が形成される。ソース領域６１と低抵抗領域２０は、その反転層で接続され、電流が流れる。
【００３９】
それとは異なり、ゲート電極４５に印加する電圧がしきい値電圧よりも小さい場合、反転層は形成されず、電流は流れない。
【００４０】
ソース電極６５が接地電位に接続され、ドレイン電極６６に正電圧が印加された状態では、ベース領域５１と低抵抗領域２０の間(又はベース領域５１と高抵抗層１２の間)とで形成されるｐｎ接合は逆バイアスされており、第一導電型の方では低抵抗領域２０や高抵抗層１２の中に空乏層が広がり、第二導電型の方では埋込領域５５の中に空乏層が広がる。
【００４１】
最内周のガードリング領域５６の幅方向の中央よりも内側の領域を活性領域と呼ぶと、活性領域内に位置する各埋込領域５５は、オーミック領域５２やベース領域５１によって互いに接続されており、ソース電極６５によって同じ電圧が印加される。
【００４２】
本実施例では最内周のガードリング領域５６とその上部の到達支援領域５３は、第二導電型の補助拡散領域５４によってベース領域５１に接続されており、最内周のカードリング領域５６とその上部の到達支援領域５３には、埋込領域５５と同じ電圧が印加される。
【００４３】
活性領域の内部であって、埋込領域５５の底面よりも上部でオーミック領域５２の底面までの深さの範囲内にある第一導電型の領域の不純物総量と、埋込領域５５の第二導電型の領域の不純物総量とは略等しくされており、従って、ｐｎ接合に印加される電圧が大きくなり、活性領域内の埋込領域５５の底面よりも上部でオーミック領域５２の底面までの深さの範囲内にある第一導電型の領域が空乏層で満たされる電圧が印加されるときは同じ深さの範囲内にある第二導電型の領域も同時に空乏層で満たされるようになっている。
【００４４】
ここで、最内周のガードリング領域５６の幅方向の中央から、最外周のガードリング領域５６の幅方向の中央の間のリング状の領域を耐圧領域と呼ぶと、耐圧領域内部でも、ガードリング領域５６の底部よりも上で到達支援領域５３の底面よりも下の部分では、第一導電型の領域と第二導電型の領域の不純物総量は等しくされている。
【００４５】
最内周のガードリング領域５６の上部に位置する到達支援領域５３から横方向に広がった空乏層が、一つ外側の到達支援領域５３に到達すると、その到達支援領域５３や、その下部のガードリング領域５６からも更に外周方向に空乏層が広がる。そして、更に印加電圧が大きくなると、更に一つ外側の到達支援領域５３に到達する。
【００４６】
このように、電圧が大きくなると空乏層は内側から外側に向けて広がり、内側から外側の到達支援領域５３に順次到達する。そして耐圧領域内のガードリング領域５６の底面よりも上部の部分で第一導電型の領域が空乏層で満たされる電圧が印加されるとき、同じ部分の第二導電型のガードリング領域５６も空乏層で満たされる。
【００４７】
埋込領域５５とガードリング領域５６とは同じ深さであり、活性領域内と耐圧領域内で、埋込領域５５やガードリング領域５６の底面よりも上の部分でオーミック領域５２や到達支援領域５３の底面よりも下の部分が空乏層で満たされる。
【００４８】
より大きな電圧が印加されると、空乏層は埋込領域５５やガードリング領域５６の底面よりも深い方向に均一に広がる。
【００４９】
本発明の半導体装置１では、活性領域内を空乏層で満たすための埋込領域５５の上部にオーミック領域５２が配置されており、ベース領域５１内部のソース領域６１の間の位置にオーミック領域５２を形成する必要がない。従って、ソース領域６１を分離しなくて良いため、ソース領域６１間の距離が要らない。
【００５０】
上記のような構造の半導体装置１の製造工程を説明する。
図１〜図２５の(ａ)〜(ｄ)は、それぞれ図２６の(ａ)〜(ｄ)に対応する位置の断面図であり、(ａ)〜(ｃ)は活性領域、(ｄ)は耐圧領域の断面図である。
【００５１】
図１(ａ)〜(ｄ)を参照し、第一導電型の支持基板１１表面には、支持基板１１よりも低濃度の第一導電型の高抵抗層１２がエピタキシャル成長法によって形成されており、高抵抗層１２の表面に一次絶縁膜を形成し、フォトリソグラフ工程とエッチング工程によってその一次絶縁膜をパターニングし、活性領域となる部分よりも内側の領域に開口を形成する。以下も絶縁膜等の薄膜のパターニングはフォトリソグラフ工程とエッチング工程によって行われる。
【００５２】
図１(ａ)の符号１３は一次絶縁膜を示しており、符号１５は開口を示している。開口１５の底面には高抵抗層１２表面を露出している。
【００５３】
支持基板１１と高抵抗層１２は、ここではシリコン単結晶であり、絶縁膜１３は、熱酸化法によって形成したシリコン酸化膜によって構成されている。
【００５４】
次に、図２(ａ)〜(ｄ)に示すように、露出した高抵抗層１２の表面に一次絶縁膜１３よりも薄い一次緩衝膜１８を形成し、高抵抗層１２の表面上から第一導電型の不純物を照射すると、不純物は一次緩衝膜１８を透過し、一次緩衝膜１８の真下位置の高抵抗層１２の内部表面に導入され、その位置に薄い第一導電型の高濃度層１７が形成される。
【００５５】
不純物は一次絶縁膜１３を透過せず、一次絶縁膜１３の真下位置には高濃度層１７は形成されない。ここでは熱酸化法により、シリコン酸化膜から成る一次緩衝膜１８を用いた。
【００５６】
次に、熱酸化処理をすると、高濃度層１７中の不純物は拡散され、図３(ａ)〜(ｄ)に示すように、活性領域内に第一導電型の低抵抗領域２０が形成される。
【００５７】
この熱酸化処理により、高抵抗層１２の表面にはシリコン酸化膜から成る絶縁膜が形成される。
【００５８】
図３(ａ)〜(ｄ)の符号２１は、一次絶縁膜１３や一次緩衝膜１８と一体になった二次絶縁膜を示している。
【００５９】
次に、二次絶縁膜２１をパターニングし、図４(ａ)〜(ｄ)に示すように、活性領域内に位置する複数の細長開口２２と、耐圧領域内に位置し、細長開口２２を同心状に取り囲む複数のリング開口２３を形成する。
【００６０】
図２７は、図４(ａ)〜(ｄ)のＩ−Ｉ線切断面図である。リング開口２３の幅と細長開口２２の幅は等しい。
【００６１】
リング開口２３は長方形であり、細長開口２２は、リング開口２３の平行な二辺に対して平行に配置されている。一例として、細長開口２２の同士の距離とリング開口２３の同士の距離と、リング開口２３とそれに隣接する細長開口２２の辺との間の距離とは互いに等しく、細長開口２２の両端とリング開口２３との間の距離は、それらの距離の半分にされる。
【００６２】
次に、二次絶縁膜２１をマスクとし、ドライエッチングによって高抵抗層１２や低抵抗領域２０を構成するシリコン単結晶をエッチングすると、図５(ａ)〜(ｄ)に示すように、細長開口２２とリング開口２３の真下位置に、細長の主溝２５とリング形状の副溝２６とが形成される。図２８は、図５(ａ)〜(ｄ)のＩＩ−ＩＩ線切断面図である。
【００６３】
主溝２２と副溝２６の深さは同じであり、底面は低抵抗領域２０の底面よりも深く、支持基板１１よりも浅いところに位置している。
【００６４】
主溝２５と副溝２６の底面や側面には高抵抗層１２や低抵抗領域２０を構成する半導体単結晶(ここではシリコン単結晶)が露出している。主溝２５と副溝２６の底面と側面以外の部分は、半導体単結晶は露出していない。
【００６５】
その状態でＣＶＤ法によって露出した半導体単結晶の表面に第二導電型の半導体単結晶又は半導体多結晶を成長させると、図６(ａ)〜(ｄ)に示すように、主溝２５と副溝２６の内部に、それらの第二導電型の半導体単結晶又は半導体多結晶から成る直線状充填物２８とリング状充填物２９がそれぞれ形成される。ここでは、各充填物２８、２９は、エピタキシャル成長された第二導電型のシリコン単結晶によって構成されている。充填物２８、２９の濃度はベース領域５１の表面濃度よりも低い。
【００６６】
図２９は、図６(ａ)〜(ｄ)のＩＩＩ−ＩＩＩ線切断面図である。
結晶成長の直後は、各充填物２８、２９の上部は二次絶縁膜２１表面よりも高く盛り上がっているため、直線状充填物２８とリング状充填物２９の上部をエッチングによって除去し、図７(ａ)〜(ｄ)に示すように、高抵抗層１２や低抵抗領域２０を構成する半導体単結晶の表面高さと略一致させる。
【００６７】
次に、図８(ａ)〜(ｄ)に示すように、細長開口２２又はリング開口２３の底面に露出する直線状充填物２８とリング状充填物２９の上端部の表面に、二次絶縁膜２１よりも薄い二次緩衝膜３０を形成し、二次緩衝膜３０上から第二導電型の不純物を照射すると、その不純物は二次緩衝膜３０を透過し、直線状充填物２８とリング状充填物２９の上端部の内部表面に導入され、第二導電型の高濃度不純物領域３１が形成される。ここでは熱酸化処理によって形成されるシリコン酸化膜を二次緩衝膜３０として用いた。
【００６８】
照射された不純物は二次絶縁膜２１を透過できず、二次絶縁膜２１の底面下には導入されない。
【００６９】
次に、二次絶縁膜２１や二次緩衝膜３０を除去し、図９(ａ)〜(ｄ)に示すように、低抵抗領域２０の表面や高抵抗層１２の表面を含む半導体単結晶の表面と、高濃度不純物領域３１が形成されている充填物２８、２９の表面を露出さる。ここでは二次絶縁膜２１と二次緩衝膜３０はシリコン酸化膜であり、一緒に除去される。
【００７０】
次に、図１０(ａ)〜(ｄ)に示すように、露出した半導体単結晶及び各充填物２８、２９表面に薄い三次緩衝膜３３を形成し、図１１(ａ)〜(ｄ)に示すように、その表面にパターニングしたレジスト膜３５を配置する。
【００７１】
このレジスト膜３５は、最内周のリング状充填物２９の内周の縁部分の上の位置に開口３６を有しており、レジスト膜３５上から第二導電型の不純物を照射すると、開口３６の底面に位置する三次緩衝膜３３を透過し、開口３６の真下位置に導入され、第二導電型の高濃度不純物領域３７が形成される。不純物はレジスト膜３５を透過できず、レジスト膜３５の真下位置には導入されない。
【００７２】
次に、レジスト膜３５と三次緩衝膜３３とを除去し、図１２(ａ)〜(ｄ)に示すように、高抵抗層１２や低抵抗領域２０等の半導体単結晶の表面と、直線状、リング状の各充填物２８、２９の上端部表面を露出させた後、図１３(ａ)〜(ｄ)に示すように、それらの表面に三次絶縁膜４１を形成する。ここでは熱酸化法によって形成されるシリコン酸化膜を三次絶縁膜４１に用いた。
【００７３】
次に、三次絶縁膜４１のパターニングにより、図１４(ａ)〜(ｄ)に示すように、活性領域の外周から一定距離以上内側に位置する部分を除去し、その位置に開口４２を形成する。
【００７４】
この状態では、開口４２の底面で、低抵抗領域２０の表面と、直線状充填物２８の上端部の高濃度不純物領域３１の表面が露出している。他方、開口４２よりも外側にあるリング状充填物２９の上端部の高濃度不純物領域３１や、リング状充填物２９の間に位置する部分は露出していない。
【００７５】
そして、図１５(ａ)〜(ｄ)に示すように、低抵抗領域２０の表面などの開口４２の底面下の露出部分にゲート絶縁膜４２を形成する。ゲート絶縁膜４２は、ここでは、熱酸化法によって形成したシリコン酸化膜である。
【００７６】
次に、図１６(ａ)〜(ｄ)に示すように、ゲート絶縁膜４２や三次絶縁膜４１の表面に導電性薄膜４４を形成する。ここでは、導電性薄膜４４は低抵抗のポリシリコン薄膜である。
【００７７】
次に、導電性薄膜４４をパターニングし、図１７(ａ)〜(ｄ)に示すように、活性領域内に、導電性薄膜４４の残部から成るゲート電極４５を形成する。
【００７８】
図３０は、図１７のＩＶ−ＩＶ線切断面図であり、二点差線はゲート電極４５の位置を示している。ゲート電極４５は細長であり、主溝２５と垂直方向に、主溝２５と重なり合うように配置されている。
【００７９】
次に、耐圧領域と、活性領域の外周付近の部分をレジスト膜で覆い、第二導電型の不純物を照射すると、ゲート絶縁膜４２が露出する部分で、照射された不純物がゲート絶縁膜４２を透過し、図１８(ａ)〜(ｄ)に示すように、第二導電型の高濃度不純物領域４７が形成される。図１８(ｄ)の符号３９はレジスト膜を示している。
【００８０】
そしてレジスト膜３９を除去した後、熱処理すると、第二導電型の高濃度不純物領域３１、３７、４７が拡散され、図１９(ａ)〜(ｄ)に示すように、低抵抗領域２０と高抵抗層１２の内部表面に位置するベース領域５１と、主溝２５の上部に位置するオーミック領域５２と、副溝２６の上部に位置する到達支援領域５３と、最内周の副溝２６の上部の到達支援領域５３と、ベース領域５１とに接触した補助拡散領域５４とが形成される。
【００８１】
オーミック領域５２や到達支援領域５３の表面濃度の方が直線状充填物２８やリング状充填物２９の濃度や、ベース領域５１の表面濃度よりも高い。図１９(ａ)〜(ｄ)の符号５５は、直線状充填物２８のオーミック領域５２よりも下方部分から成る埋込領域を示しており、符号５６は、リング状充填物２９の到達支援領域５３よりも下方部分から成るガードリング領域を示している。
【００８２】
最内周のガードリング領域５６は、補助拡散領域５４によってベース領域５１と電気的に接続されており、最内周のガードリング領域５６はベース領域５１と同電位になるように構成されている。
【００８３】
図３１は、図１９のＶ−Ｖ線切断面図である。  
第二導電型の不純物の横方向拡散により、ベース領域５１の縁は、ゲート電極４５の真下位置まで進入しており、その部分では、ゲート電極４５の真下位置で、ゲート絶縁膜４２とベース領域５１とが接触している。
【００８４】
ただし、横方向拡散による進入距離は短く、ゲート電極４５の一辺から進入したベース領域５１の縁と、それに平行な他の一辺から進入したベース領域５１の縁とは接触せず、ベース領域５１の縁間では、低抵抗領域２０がゲート絶縁膜４２と接触している。
【００８５】
オーミック領域５２の平面形状は主溝２５よりも幅広の直線状であり、到達支援領域５３はリング溝２６よりも幅広のリング形状である。
【００８６】
次に、図２０(ａ)〜(ｄ)に示すように、ベース領域５１の外周付近と耐圧領域とオーミック領域５２上にレジスト膜５８を配置し、ベース領域５１のうち、オーミック領域５２の間に位置し、ゲート電極４５に隣接する部分の上にはレジスト膜５８を配置せず、第一導電型の不純物を照射すると、ゲート電極４５とレジスト膜５８とがマスクとなり、第一導電型の不純物はゲート絶縁膜４２の露出部分を透過し、ベース領域５１の内部表面に部分的に第一導電型の高濃度不純物領域５９が形成される。
【００８７】
レジスト膜５８を除去した後、熱処理を行い、高濃度不純物領域５９中の第一導電型の不純物を拡散させると、図２１(ａ)〜(ｄ)に示すように、オーミック領域５２の間の位置のベース領域５１の内部表面に、第一導電型のソース領域６１が形成される。
【００８８】
ソース領域６１の深さはベース領域５１よりも浅く、ソース領域６１は、ベース領域５１とオーミック領域５２とで形成される第二導電型の領域内に位置し、低抵抗領域２０や高抵抗層１２には接触しないようになっている。
【００８９】
図３２は、図２１(ａ)〜(ｄ)のＶＩ−ＶＩ線切断面図である。
【００９０】
不純物の横方向拡散により、ソース領域６１の縁はゲート電極４５の真下位置まで進入している。ゲート電極４５の真下位置に進入したベース領域５１の縁とソース領域６１の縁とで挟まれたベース領域５１の部分は、上述したようにチャネル領域と呼ばれている。
【００９１】
次に、図２２(ａ)〜(ｄ)に示すように、ゲート電極４５やゲート絶縁膜４２の表面に層間絶縁膜６３を形成する。ここでは層間絶縁膜６３に、ＣＶＤ法によって形成したＳｉＯ2膜を用いたが、窒化膜等の他の絶縁膜であってもよい。
【００９２】
この層間絶縁膜６３とゲート絶縁膜４２をパターニングし、図２３(ａ)〜(ｄ)に示すように、ソース領域６１の一部表面とオーミック領域５２の一部表面を露出させる。また、図示はされていないが、各ゲート電極４５の一部も露出させる。
【００９３】
次に、図２４(ａ)〜(ｄ)に示すように、層間絶縁膜６３表面やソース領域６１の表面等に金属薄膜６４を形成する。この金属薄膜６４はソース領域６１の露出部分と、オーミック領域５２の露出部分と、ゲート電極４５の露出部分とに接触している。金属薄膜６４はアルミニウム薄膜等の金属薄膜であり、スパッタリング法や蒸着法等によって形成される。
【００９４】
次に、金属薄膜６４をパターニングし、耐圧領域上の金属薄膜６４を除去すると共に、活性領域上の金属薄膜６４を二分し、ソース領域６１の露出部分とオーミック領域５２の露出部分の両方に接触したソース電極と、ゲート電極４５の露出部分に接続されたゲート配線膜とを形成する。図２５(ａ)〜(ｄ)の符号６５はソース電極を示している。ゲート電極４５とその上に位置するソース電極６５の間には層間絶縁膜６３が位置しており、ゲート電極４５とソース電極６５とは電気的に絶縁されている。
【００９５】
次に、ソース電極６５やゲート配線膜のボンディングパッドとなる表面を除き、ソース電極６５とゲート電極とが位置する側の表面を保護膜で覆った後、裏面にドレイン電極を形成すると、図２６に示すような本発明の半導体装置１が得られる。図２６の符号６６はドレイン電極であり、保護膜は図示を省略してある。
【００９６】
ソース電極６５は、ソース領域６１とオーミック領域５２にオーミック接続されており、ドレイン電極６６は支持基板１１にオーミック接続されている。
【００９７】
上記実施形態の半導体装置１はＭＯＳＦＥＴであったが、本発明の半導体装置はこれに限られるものではなく、例えば、ｐｎ接合型のＩＧＢＴ(Insulated gate bipolar transistor)やショットキー接合型のＩＧＢＴも含まれる。
【００９８】
図３３(ａ)〜(ｄ)の符号２は、本発明の半導体装置のうちのｐｎ接合型のＩＧＢＴを示しており、それぞれ図２６(ａ)〜(ｄ)に対応する位置の断面図である。
【００９９】
第一例の半導体装置１の支持基板１１は第一導電型であったが、この第二例の半導体装置２の支持基板７２は第二導電型の半導体単結晶であり、他の構成は第一例の半導体装置１と同じである。
【０１００】
この支持基板７２は第一導電型の高抵抗層１２とｐｎ接合を形成しており、半導体装置２が導通するときに、そのｐｎ接合が順バイアスされ、支持基板７２から高抵抗層１２内に少数キャリアが注入され、高抵抗層１２の導通抵抗が低下するようになっている。従って、この第二導電型の支持基板７２は、コレクタ層として機能する。
【０１０１】
図３３(ａ)〜(ｄ)の符号６７は第二導電型の支持基板７２とオーミック接合を形成するコレクタ電極である。
【０１０２】
次に図３４(ａ)〜(ｄ)の符号３は、本発明の第三例の半導体装置を示している。第三例の半導体装置３は、ショットキーバリア型のＩＧＢＴである。
【０１０３】
この半導体装置３では、研磨工程等によって第一例の半導体装置１の支持基板１１が除去され、支持基板１１よりも低濃度の高抵抗層１２が露出され、その表面にショットキー電極６８が形成されている。
【０１０４】
ショットキー電極６８の少なくとも高抵抗層１２と接触する部分は、高抵抗層１２とショットキー接合を形成する材料であり、例えばクロム等である。他の構造は、第一例の半導体装置１と同じである。
【０１０５】
ショットキー接合の極性は、高抵抗層１２とベース領域５１の間のｐｎ接合が逆バイアスされるときに順バイアスされる極性であり、従って、各電極４５、６５、６８に半導体装置３が導通する極性の電圧が印加されるとショットキー接合は順バイアスされ、ショットキー電極６８から高抵抗層１２の内部に少数キャリアが注入され、高抵抗層１２の導通抵抗が低減される。
【０１０６】
なお、支持基板１１が低濃度であり、ショットキー電極６８とショットキー接合を形成できる場合、支持基板１１表面にショットキー電極６８を形成することもできる。この場合も導通抵抗を小さくするために支持基板１１を研磨して厚みを薄くするとよい。
【０１０７】
上記半導体装置１〜３では、導通抵抗を小さくするための低抵抗領域２０が設けられており、ドレインやコレクタ等として機能する導電層が高抵抗層１２と低抵抗領域２０とで構成されていたが、本発明の半導体装置には、低抵抗領域２０は必ずしも必要ではなく、低抵抗領域２０を有していない場合は、高抵抗層１２が導電層となる。
【図面の簡単な説明】
【０１０８】
【図１】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１)
【図２】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２)
【図３】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(３)
【図４】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(４)
【図５】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(５)
【図６】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(６)
【図７】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(７)
【図８】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(８)
【図９】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(９)
【図１０】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１０)
【図１１】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１１)
【図１２】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１２)
【図１３】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１３)
【図１４】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１４)
【図１５】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１５)
【図１６】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１６)
【図１７】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１７)
【図１８】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１８)
【図１９】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(１９)
【図２０】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２０)
【図２１】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２１)
【図２２】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２２)
【図２３】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２３)
【図２４】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２４)
【図２５】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２５)
【図２６】(ａ)〜(ｄ)：本発明の半導体装置の製造工程図を説明するための図(２６)
【図２７】本発明の一例の半導体装置の拡散構造を示す平面図であり、図４(ａ)〜(ｄ)のＩ−Ｉ線切断面図である
【図２８】本発明の一例の半導体装置の拡散構造を示す平面図であり、図５(ａ)〜(ｄ)のＩＩ−ＩＩ線切断面図である
【図２９】本発明の一例の半導体装置の拡散構造を示す平面図であり、図６(ａ)〜(ｄ)のIII−III線切断面図である
【図３０】本発明の一例の半導体装置の拡散構造を示す平面図であり、図１７(ａ)〜(ｄ)のIV−IV線切断面図である
【図３１】本発明の一例の半導体装置の拡散構造を示す平面図であり、図１９(ａ)〜(ｄ)のＶ−Ｖ線切断面図である
【図３２】本発明の一例の半導体装置の拡散構造を示す平面図であり、図２１(ａ)〜(ｄ)のVI−VI線切断面図である
【図３３】(ａ)〜(ｄ)：本発明がｐｎ接合型ＩＧＢＴの場合の断面図
【図３４】(ａ)〜(ｄ)：本発明がショットキーバリア型ＩＧＢＴの場合の断面図
【図３５】本発明の関連技術である半導体装置を説明するための図
【符号の説明】
【０１０９】
２５……主溝
２６……副溝
２８、２９……半導体充填物
４２……ゲート絶縁膜
４５……ゲート電極
５１……ベース領域
５２……オーミック領域
５５……埋込領域
６１……ソース領域
６４……ソース電極
６６……ドレイン電極
６７……コレクタ電極
６８……ショットキー電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006066609.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006066609.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006066609.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2006066609.tif 000026
【図２５】
2006066609.tif 000027
【図２６】
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【図２７】
2006066609.tif 000029
【図２８】
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【図２９】
2006066609.tif 000031
【図３０】
2006066609.tif 000032
【図３１】
2006066609.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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