(57)【要約】【課題】  ＡＤ変換の変換効率を高めることができる逐次比較型ＡＤ変換器を実現する。【解決手段】  アナログ入力電圧Ｖinの推定される最大値Ｖmaxを最大値設定レジスタ１１に、最小値Ｖminを最小値設定レジスタ１２にそれぞれ設定すると、ＤＡＣ４から比較器５へ出力される参照電圧（Ｖmid）が、上記設定された最大値Ｖmaxおよび最小値Ｖminの範囲内に絞り込まれるため、不要な参照電圧（Ｖmid）との比較が行われないので、ＡＤ変換の変換効率を高めることができる。【選択図】  図１
2006140819.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号の電圧をサンプリングして保持するサンプルホールド回路と、
複数の参照電圧を出力するＤＡ変換器と、
前記サンプルホールド回路により保持されている電圧と、前記ＤＡ変換器から出力された参照電圧とを比較する比較器と、
この比較器による比較結果に基づいて前記参照電圧を変更し、前記参照電圧が変更されたときの前記比較器の比較結果をデジタルデータに変換するとともに、その変換された前記デジタルデータを保持する逐次比較制御回路と、
を備えた逐次比較型ＡＤ変換器において、
前記ＤＡ変換器から出力される前記参照電圧の範囲を変更する変更手段を備えたことを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
前記変更手段は、
前記アナログ入力信号の電圧の範囲を書換え可能に記憶する電圧範囲記憶手段を備えており、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている範囲と対応するように変更することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項３】
複数の前記アナログ入力信号を入力する入力手段を備えており、
前記変更手段は、
前記複数のアナログ入力信号それぞれの電圧の範囲を書換え可能に前記電圧範囲記憶手段に記憶し、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている範囲と対応するように各アナログ入力信号毎に変更することを特徴とする請求項２に記載の逐次比較型ＡＤ変換器。
【請求項４】
前記変更手段は、
前記アナログ入力信号の電圧の最大値および最小値を書換え可能に前記電圧範囲記憶手段に記憶し、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている前記最大値および最小値と対応するように変更することを特徴とする請求項２または請求項３に記載の逐次比較型ＡＤ変換器。
【請求項５】
前記変更手段は、
所定のサンプリング周期における前記アナログ入力信号の電圧の推定される変化量を書換え可能に記憶する変化量記憶手段を備えており、前記サンプルホールド回路によりサンプリングして保持された電圧が前記逐次比較制御回路により前記デジタルデータに変換されるまでの処理を１回のＡＤ変換処理とした場合に、前回のＡＤ変換処理により変換された変換値および前記変化量記憶手段に記憶されている前記変化量に基づいて今回のＡＤ変換処理における前記参照電圧の範囲を決定することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項６】
複数の前記アナログ入力信号を入力する入力手段を備えており、
前記変更手段は、
前記複数のアナログ入力信号毎の前記変化量を前記変化量記憶手段に記憶し、各アナログ入力信号の前回のＡＤ変換処理により変換された各変換値および前記変化量記憶手段に記憶されている各変化量に基づいて今回の各アナログ入力信号のＡＤ変換処理において用いる各参照電圧の範囲をそれぞれ決定することを特徴とする請求項５に記載の逐次比較型ＡＤ変換器。
【請求項７】
前記サンプルホールド回路によりサンプリングして保持された電圧を前記デジタルデータに変換する精度を変更する変換精度変更手段を備えたことを特徴とする請求項１ないし請求項６のいずれか１つに記載の逐次比較型ＡＤ変換器。
【請求項８】
複数の前記アナログ入力信号を入力する入力手段を備えており、
前記変換精度変更手段は、前記精度を、前記複数のアナログ入力信号毎に変更可能であることを特徴とする請求項７に記載の逐次比較型ＡＤ変換器。
【請求項９】
前記サンプルホールド回路は、
サンプルホールド用のコンデンサと、前記アナログ入力信号の電圧値と前記コンデンサの容量値とにより決まる電荷を前記コンデンサに急速に充電するためのオペアンプと、前記オペアンプを介さないで前記アナログ入力信号により前記コンデンサを直接充電する直接充電回路とを備えており、前記オペアンプの出力電流により前記コンデンサが充電された後で前記直接充電回路により前記コンデンサを充電することにより、前記オペアンプのオフセットによる誤差を補正するように構成されており、
前記比較器は、
前記コンデンサの電位と前記参照電圧とを比較するように構成されており、
前記逐次比較制御回路は、
ＡＤ変換の誤差が所定の範囲である場合は、前記補正を行わないように前記サンプルホールド回路を制御することを特徴とする請求項１ないし請求項９のいずれか１つに記載の逐次比較型ＡＤ変換器。
【請求項１０】
前記アナログ入力信号の周波数成分以上の信号を除去する帯域制限フィルタを備えており、前記サンプルホールド回路は、前記帯域制限フィルタを通過したアナログ入力信号の電圧をサンプリングして保持することを特徴とする請求項１ないし請求項９のいずれか１つに記載の逐次比較型ＡＤ変換器。
【請求項１１】
前記変更手段は、
所定のサンプリング周期における前記アナログ入力信号の電圧の推定される変化量を、前記帯域制限フィルタのカットオフ周波数に連動して自動的に設定する設定手段を備えており、前記サンプルホールド回路によりサンプリングして保持された電圧が前記逐次比較制御回路により前記デジタルデータに変換されるまでの処理を１回のＡＤ変換処理とした場合に、前回のＡＤ変換処理により変換された変換値および前記設定手段により設定された前記変化量に基づいて今回のＡＤ変換処理における前記参照電圧の範囲を決定することを特徴とする請求項１０に記載の逐次比較型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
一般的な逐次比較型ＡＤ変換器の原理について図１０から図１３を参照して説明する。図１０は、逐次比較型ＡＤ変換器の構成をブロックで示す説明図である。図１１および図１２は、変換精度（分解能）４ｂｉｔの逐次比較処理の流れを示すフローチャートである。図１３は、最大電圧５Ｖおよび最小電圧０Ｖ（電圧範囲が５Ｖ）のアナログ入力電圧を逐次比較処理する場合の流れを示す模式図である。
図１０に示すように、逐次比較型ＡＤ変換器２０は、アナログ入力電圧Ｖinを所定のサンプリング周波数にてサンプリングしてホールドするサンプリングホールド回路（以下、Ｓ／Ｈ回路という）２１と、複数の参照電圧を出力するデジタルアナログ変換器（以下、ＤＡＣという）２２と、Ｓ／Ｈ回路２１によりホールドされた電圧とＤＡＣ２２から出力された参照電圧とを比較する比較器２３と、ＤＡＣ２２を制御する逐次比較制御回路３０とを備える。逐次比較制御回路３０は、比較器２３の比較結果に対応する参照電圧を出力する指示（ＤＡＣ制御信号）をＤＡＣ２２に出力する。また、逐次比較制御回路３０は、比較器２３による比較結果に対応するデジタルデータを格納する逐次比較レジスタ（以下、ＳＡＲという）３１を備える。
【０００３】
ＤＡＣ２２から出力される参照電圧は、次の処理により逐次変更される。
逐次比較制御回路３０は、比較回数Ｎを０にリセットし（図１１のステップ（以下、Ｓと略す）５０）、アナログ入力電圧Ｖinの最大値Ｖmax（固定値）を比較開始時の上限ＶrefPに設定し（Ｓ５１）、最小値Ｖmin（固定値）を下限ＶrefMに設定する（Ｓ５２）。続いて、最大値Ｖmaxと最小値Ｖminを加算した電圧を２等分した電圧（中心値）を参照電圧Ｖmidに設定し（Ｓ５３）、その参照電圧Ｖmidに対応するデジタル出力コードをＤＡＣ制御信号によりＤＡＣ２２へ出力する。続いて、比較器２３は、Ｓ／Ｈ回路２１によりサンプリング・ホールドされたアナログ入力電圧Ｖinと参照電圧Ｖmidとを比較する。そして、逐次比較制御回路３０は、比較器２３からの出力が、アナログ入力電圧Ｖinが参照電圧Ｖmidより大きいという比較結果であるか否かを判定し（Ｓ５４）、肯定判定した場合は（Ｓ５４：Ｙ）、Ｓ５３にて求めた参照電圧Ｖmidを次の比較に用いる最小値Ｖminに設定する（Ｓ５５）。また、比較器２３からの出力が、アナログ入力電圧Ｖinが参照電圧Ｖmidより大きいという比較結果ではないと否定判定した場合は（Ｓ５４：Ｎ）、参照電圧Ｖmidを次の比較に用いる最大値Ｖmaxに設定する（Ｓ５６）。続いて、比較回数Ｎに１を加算し（Ｓ５７）、比較回数Ｎが４になったか否かを判定し（Ｓ５８）、４になっていないと判定した場合は（Ｓ５８：Ｎ）、再度Ｓ５３〜Ｓ５７を実行する。そして、比較回数Ｎが４になったと判定すると（Ｓ５８：Ｙ）、今回入力されたアナログ入力電圧Ｖinに対する逐次比較処理を終了する。
このように、逐次比較型ＡＤ変換器２０は、初回の比較において、アナログ入力電圧Ｖinと、アナログ入力電圧可能範囲の１／２の参照電圧Ｖmidとを比較し、アナログ入力電圧Ｖinの方が参照電圧Ｖmidよりも大きい場合は、今回の比較に使用した参照電圧Ｖmidを新たな最小値Ｖminに設定し、アナログ入力電圧Ｖinの方が参照電圧Ｖmidよりも小さい場合は、今回の比較に使用した参照電圧Ｖmidを新たな最大値Ｖmaxに設定する。
【０００４】
比較器２３による比較結果は、次の処理により逐次デジタルデータに変換され、逐次比較レジスタ３１に格納される。
逐次比較制御回路３０は、ＳＡＲ３１に格納されている４ｂｉｔ分のデータを総て１に初期設定する（図１２のＳ６０）。続いて、上記データの最上位ｂｉｔを０に設定し（Ｓ６１）、比較器２３からの出力が、アナログ入力電圧Ｖinが参照電圧Ｖmidより大きいとうい比較結果を示すものであるか否かを判定し（Ｓ６２）、肯定判定した場合は（Ｓ６２：Ｙ）、最上位ｂｉｔ（４ｂｉｔ目）に１を格納し（Ｓ６３）、否定判定した場合は（Ｓ６２：Ｎ）、最上位ｂｉｔに０を格納する（Ｓ６４）。続いて、ｂｉｔ数の４から１を減算し（Ｓ６５）、その値が０になったか否かを判定する（Ｓ６６）。つまり、４ｂｉｔ分のＡＤ変換が終了した否かを判定する。ここで、０になっていないと判定した場合は（Ｓ６６：Ｎ）、再度Ｓ６１〜Ｓ６５を実行し、３ｂｉｔ目のデータをＳＡＲ３１に格納する。このように、Ｓ６１〜Ｓ６５を３回繰り返すことにより、ＡＤ変換された４ｂｉｔ分のデータをＳＡＲ３１に格納する。
【０００５】
上記図１１および図１２に示した処理を図１３を参照して具体的に説明する。なお、図１３では、参照電圧よりも大きい場合を正とし、小さい場合を負と表示する。
例えば、アナログ入力電圧Ｖinの最大値Ｖmaxが５Ｖ、最小値Ｖminが０Ｖのアナログ信号を変換精度が４ｂｉｔの逐次比較型ＡＤ変換器２０で変換する場合を説明する。参照電圧の最小増減幅は、０．６２５Ｖ（＝５Ｖ／２ｎ−１）である。ここでは、Ｓ／Ｈ回路２１によりサンプリング・ホールドされたアナログ入力電圧Ｖinが３Ｖであると仮定する。
最初に、アナログ入力電圧３Ｖは、参照電圧２．５Ｖ（＝５Ｖ／２）よりも大きいか否かを判定し（Ｓ７０）、最上位ｂｉｔの４ｂｉｔ目を決定する。なお、Ｓ７０の中に記載されている「０１１１」は、このＳ７０における比較を行う前にＳＡＲ３１に格納されている４ｂｉｔを示すが、１ｂｉｔ目〜３ｂｉｔ目が総て１になっているのは、図従来３のＳ６０の初期設定により、４ｂｉｔ総てを１に設定したためであり、４ｂｉｔ目（最上位ｂｉｔ）が０になっているのは、Ｓ６１により、４ｂｉｔ目が０に設定されているからである。このＳ７０では、アナログ入力電圧３Ｖは、２．５Ｖよりも大きいと判定されるから（Ｓ７０：正）、先のＳ６３により４ｂｉｔ目は１に決定され、ＳＡＲ３１に格納されているデータは「１１１１」になる。
【０００６】
続いて、アナログ入力電圧３Ｖは参照電圧３．７５Ｖより大きいか否かを判定し（Ｓ７１）、３ｂｉｔ目を決定する。なお、先のＳ６１により、３ｂｉｔ目が０になるため、Ｓ７１には「１０１１」と記載されている。このＳ７１では、アナログ入力電圧３Ｖは参照電圧３．７５Ｖよりも小さいと判定されるから（Ｓ７１：負）、先のＳ６４により３ｂｉｔ目は０に決定され、ＳＡＲ３１に格納されているデータは「１０１１」になる。続いて、アナログ入力電圧３Ｖは参照電圧３．１２５Ｖより大きいか否かを判定し（Ｓ７３）、２ｂｉｔ目を決定する。なお、先のＳ６１により、２ｂｉｔ目が０になるため、Ｓ７３には「１００１」と記載されている。このＳ７３では、アナログ入力電圧３Ｖは参照電圧３．１２５Ｖよりも小さいと判定されるから（Ｓ７３：負）、先のＳ６４により２ｂｉｔ目が０に決定され、ＳＡＲ３１に格納されているデータは「１００１」となる。
つまり、アナログ入力電圧３Ｖは、「１００１」というデジタルデータに変換され、ＳＡＲ３１に格納される。
【０００７】
しかし、上記従来の逐次比較型ＡＤ変換器２０は、変換精度（分解能）がｎビットに固定されているため、ｎビット未満の変換精度でＡＤ変換したい場合に不要な比較が行われるので、ＡＤ変換時間の無駄が生じてＡＤ変換速度が遅くなるという問題があった。
そこで、係る問題を解決するため、変換精度をユーザーオプションによって任意に設定できるようにした逐次比較型ＡＤ変換器が提案されている（特許文献１）。
【０００８】
【特許文献１】特開平２−１６５７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記特許文献１に記載の逐次比較型ＡＤ変換器は、比較に使用する参照電圧の範囲（最大値Ｖmax−最小値Ｖmin）が固定されているため、その範囲よりも狭い範囲のアナログ入力電圧をＡＤ変換する場合でも同じ範囲の参照電圧が使用され、不要な比較が行われるので、変換効率が悪いという問題がある。
【００１０】
そこでこの発明は、ＡＤ変換の変換効率を高めることができる逐次比較型ＡＤ変換器を実現することを目的とする。
【課題を解決するための手段】
【００１１】
この発明は、上記目的を達成するため、請求項１に記載の発明では、アナログ入力信号（Ｖin）の電圧をサンプリングして保持するサンプルホールド回路（３）と、複数の参照電圧（Ｖmid）を出力するＤＡ変換器（４）と、前記サンプルホールド回路により保持されている電圧と、前記ＤＡ変換器から出力された参照電圧とを比較する比較器（５）と、この比較器による比較結果に基づいて前記参照電圧を変更し、前記参照電圧が変更されたときの前記比較器の比較結果をデジタルデータに変換するとともに、その変換された前記デジタルデータを保持する逐次比較制御回路（１０）と、を備えた逐次比較型ＡＤ変換器において、前記ＤＡ変換器から出力される前記参照電圧の範囲を変更する変更手段（１１，１２、図２のＳ１〜Ｓ１４）を備えたという技術的手段を用いる。
【００１２】
請求項２に記載の発明では、請求項１に記載の逐次比較型ＡＤ変換器において、前記変更手段は、前記アナログ入力信号の電圧の範囲を書換え可能に記憶する電圧範囲記憶手段（１１，１２）を備えており、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている範囲と対応するように変更するという技術的手段を用いる。
なお、上記「対応するように」とは、「一致するように」および「近似するように」を含む意味である。
【００１３】
請求項３に記載の発明では、請求項２に記載の逐次比較型ＡＤ変換器において、複数の前記アナログ入力信号（Ｖin1〜Ｖinn）を入力する入力手段（８）を備えており、前記変更手段は、前記複数のアナログ入力信号それぞれの電圧の範囲を書換え可能に前記電圧範囲記憶手段に記憶し、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている範囲と対応するように各アナログ入力信号毎に変更するという技術的手段を用いる。
【００１４】
請求項４に記載の発明では、請求項２または請求項３に記載の逐次比較型ＡＤ変換器において、前記変更手段は、前記アナログ入力信号の電圧の最大値および最小値を書換え可能に前記電圧範囲記憶手段に記憶し、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている前記最大値および最小値と対応するように変更するという技術的手段を用いる。
なお、上記「対応するように」とは、「一致するように」および「近似するように」を含む意味である。
【００１５】
請求項５に記載の発明では、請求項１に記載の逐次比較型ＡＤ変換器において、前記変更手段（図５のＳ１〜Ｓ１４）は、所定のサンプリング周期における前記アナログ入力信号の電圧の推定される変化量（ずれ量Ｖdeviance）を書換え可能に記憶する変化量記憶手段（１３）を備えており、前記サンプルホールド回路（３）によりサンプリングして保持された電圧が前記逐次比較制御回路（１０）により前記デジタルデータに変換されるまでの処理を１回のＡＤ変換処理とした場合に、前回のＡＤ変換処理により変換された変換値および前記変化量記憶手段に記憶されている前記変化量に基づいて今回のＡＤ変換処理における前記参照電圧（Ｖmid）の範囲を決定するという技術的手段を用いる。
【００１６】
請求項６に記載の発明では、請求項５に記載の逐次比較型ＡＤ変換器において、複数の前記アナログ入力信号（Ｖin1〜Ｖinn）を入力する入力手段（８）を備えており、前記変更手段は、前記複数のアナログ入力信号毎の前記変化量（ずれ量Ｖdeviance）を前記変化量記憶手段（１３）に記憶し、各アナログ入力信号の前回のＡＤ変換処理により変換された各変換値および前記変化量記憶手段に記憶されている各変化量に基づいて今回の各アナログ入力信号のＡＤ変換処理において用いる各参照電圧（Ｖmid）の範囲をそれぞれ決定するという技術的手段を用いる。
【００１７】
請求項７に記載の発明では、請求項１ないし請求項６のいずれか１つに記載の逐次比較型ＡＤ変換器において、前記サンプルホールド回路によりサンプリングして保持された電圧を前記デジタルデータに変換する精度を変更する変換精度変更手段（１４）を備えたという技術的手段を用いる。
【００１８】
請求項８に記載の発明では、請求項７に記載の逐次比較型ＡＤ変換器において、複数の前記アナログ入力信号（Ｖin1〜Ｖinn）を入力する入力手段（８）を備えており、前記変換精度変更手段（１４）は、前記精度を、前記複数のアナログ入力信号毎に変更可能であるという技術的手段を用いる。
【００１９】
請求項９に記載の発明では、請求項１ないし請求項８のいずれか１つに記載の逐次比較型ＡＤ変換器において、前記サンプルホールド回路（３）は、サンプルホールド用のコンデンサ（Ｃ１）と、前記アナログ入力信号の電圧値と前記コンデンサの容量値とにより決まる電荷を前記コンデンサに急速に充電するためのオペアンプ（３ａ）と、前記オペアンプを介さないで前記アナログ入力信号により前記コンデンサを直接充電する直接充電回路（３ｂ）とを備えており、前記オペアンプの出力電流により前記コンデンサが充電された後で前記直接充電回路により前記コンデンサを充電することにより、前記オペアンプのオフセットによる誤差を補正するように構成されており、前記比較器（５）は、前記コンデンサの電位と前記参照電圧とを比較するように構成されており、前記逐次比較制御回路（１０）は、ＡＤ変換の誤差が所定の範囲である場合は、前記補正を行わないように前記サンプルホールド回路を制御するという技術的手段を用いる。
【００２０】
請求項１０に記載の発明では、請求項１ないし請求項９のいずれか１つに記載の逐次比較型ＡＤ変換器において、前記アナログ入力信号（Ｖin）の周波数成分以上の信号を除去する帯域制限フィルタ（２）を備えており、前記サンプルホールド回路（３）は、前記帯域制限フィルタを通過したアナログ入力信号の電圧をサンプリングして保持するという技術的手段を用いる。
請求項１１に記載の発明では、請求項１０に記載の逐次比較型ＡＤ変換器において、前記変更手段は、所定のサンプリング周期における前記アナログ入力信号（Ｖin）の電圧の推定される変化量（ずれ量Ｖdeviance）を、前記帯域制限フィルタ（２）のカットオフ周波数（ｆｃ）に連動して自動的に設定する設定手段を備えており、前記サンプルホールド回路（３）によりサンプリングして保持された電圧が前記逐次比較制御回路（１０）により前記デジタルデータに変換されるまでの処理を１回のＡＤ変換処理とした場合に、前回のＡＤ変換処理により変換された変換値および前記設定手段により設定された前記変化量に基づいて今回のＡＤ変換処理における前記参照電圧（Ｖmid）の範囲を決定するという技術的手段を用いる。
なお、上記括弧内の符号は、後述する実施形態の符号に対応するものである。
【発明の効果】
【００２１】
（請求項１に係る発明の効果）
ＤＡ変換器から出力される参照電圧の範囲が固定して設定されていると、ＡＤ変換の対象であるアナログ入力信号の範囲が上記の設定された範囲よりも狭い場合は、比較に使用されない参照電圧がＤＡ変換器から比較器へ出力され、比較器により不要な比較が行われることになる。
しかし、請求項１に係る発明によれば、ＤＡ変換器から出力される参照電圧の範囲を変更する変更手段を備えるため、ＡＤ変換しようとするアナログ入力信号の電圧の範囲が分かっている場合は、ＤＡ変換器から出力される参照電圧の範囲を、アナログ入力信号の電圧の範囲に変更することができるため、比較に使用されない参照電圧との不要な比較が行われることがない。
従って、ＡＤ変換の変換効率を高めることができる。
なお、上記変更手段には、レジスタ、ＲＡＭ、ＥＥＰＲＯＭなどの記憶データ書き換え可能な記憶媒体とＣＰＵとを接続し、そのＣＰＵに接続された入力装置の操作により、参照電圧の範囲を記憶媒体に書込むような手段、あるいは、スイッチ操作により参照電圧の範囲を切替えるような手段などを含む。
【００２２】
（請求項２に係る発明の効果）
特に、請求項２に係る発明によれば、アナログ入力信号の電圧の範囲を書換え可能に記憶する電圧範囲記憶手段を備えており、ＤＡ変換器から出力される参照電圧の範囲を、電圧範囲記憶手段に記憶されている範囲と対応するように変更することができるため、ＡＤ変換しようとするアナログ入力信号の範囲を予め電圧範囲記憶手段に記憶しておけば、ＤＡ変換器から出力される参照電圧の範囲を変更することができる。
【００２３】
（請求項３に係る発明の効果）
複数のアナログ入力信号それぞれの電圧の範囲を書換え可能に電圧範囲記憶手段に記憶し、ＤＡ変換器から出力される参照電圧の範囲を、電圧範囲記憶手段に記憶されている範囲と対応するように各アナログ入力信号毎に変更することができるため、各アナログ入力信号のＡＤ変換において無駄な比較をなくすことができるので、複数のアナログ入力信号のＡＤ変換にかかる合計時間を短縮することができる。
【００２４】
（請求項４に係る発明の効果）
アナログ入力信号の電圧の最大値および最小値を書換え可能に電圧範囲記憶手段に記憶し、参照電圧の範囲を、電圧範囲記憶手段に記憶されている最大値および最小値と対応するように変更することができるため、アナログ入力信号の電圧の最大値および最小値を求めて電圧範囲記憶手段に記憶させておくだけで参照電圧の範囲を変更することができる。
例えば、後述の発明を実施するための形態にて説明するように、アナログ入力信号の電圧の最大値Ｖmaxを記憶する最大値設定レジスタ１１および最小値Ｖminを記憶する最小値設定レジスタ１２を設け、各レジスタをアドレスバスおよびデータバスを介してＣＰＵと接続する。そして、そのＣＰＵとインターフェースを介して接続された入力装置（例えばキーボードなど）により最大値Ｖmaxおよび最小値Ｖminを入力することにより、参照電圧（Ｖmid）の範囲を変更することができる。つまり、ＤＡ変換器から出力される参照電圧の範囲をユーザの操作により容易に設定し、また、変更することができる。
【００２５】
（請求項５に係る発明の効果）
所定のサンプリング周期におけるアナログ入力信号の電圧の変化量を予め推定できる場合は、その変化量を変化量記憶手段に記憶しておくことにより、前回のＡＤ変換処理により変換された変換値および変化量記憶手段に記憶されている変化量に基づいて今回のＡＤ変換処理における参照電圧の範囲を決定することができる。
つまり、前回のＡＤ変換処理による変換値に対して、推定される変化量を加味（加算または減算）することにより、今回のＡＤ変換処理に用いる参照電圧の範囲を決定することができるため、比較に使用されない参照電圧との不要な比較が行われることがないので、ＡＤ変換の変換効率を高めることができる。
例えば、後述の発明を実施するための形態にて説明するように、ずれ量（変化量）を設定するずれ量設定レジスタ（変化量記憶手段）１３を設け、各レジスタをアドレスバスおよびデータバスを介してＣＰＵと接続する。そして、そのＣＰＵとインターフェースを介して接続された入力装置（例えばキーボードなど）により、ずれ量を入力することにより、参照電圧の範囲を変更することができる。つまり、ＤＡ変換器から出力される参照電圧の範囲をユーザの操作により容易に設定し、また、変更することができる。
【００２６】
（請求項６に係る発明の効果）
複数のアナログ入力信号毎の変化量を変化量記憶手段に記憶しておくだけで、各アナログ入力信号の今回のＡＤ変化処理における各参照電圧の範囲を決定することができるため、複数のアナログ入力信号のＡＤ変換効率を高めることができる。
【００２７】
（請求項７に係る発明の効果）
サンプルホールド回路によりサンプリングして保持された電圧をデジタルデータに変換する精度を変更することができるため、希望する変換精度が高くない場合に高精度の変換が行われ、必要以上の比較動作をすることにより、変換速度が遅くなったり、変換されたデータ量が多くなったりすることがない。つまり、希望する変換精度に設定することができるため、変換に要する時間および変換されたデータ量を必要最小限にすることができる。
特に、請求項１ないし請求項６に係る発明の変更手段と組合せ、ＤＡ変換器から出力される参照電圧の範囲および変換精度の両方を変更することができるようにすれば、より一層変換効率を高めることができる。
【００２８】
（請求項８に係る発明の効果）
複数のアナログ入力信号毎に変換精度を変更することができるため、各アナログ入力信号毎に希望の変換精度を設定することができる。つまり、アナログ入力信号毎に個別に変換精度に設定することができるため、複数のアナログ入力信号のＡＤ変換にかかる合計時間および変換されたデータ量を必要最小限にすることができる。
【００２９】
（請求項９に係る発明の効果）
アナログ入力信号をオペアンプによってインピーダンス変換し、そのオペアンプの出力電流によりコンデンサを充電することによりアナログ入力電圧をホールドするタイプの逐次比較型ＡＤ変換器では、コンデンサの充電後にコンデンサを直接充電することにより、オペアンプのオフセットによる誤差を補正する。
しかし、ＡＤ変換の誤差が上記オフセットによる誤差を許容できる程度の場合は、請求項９に係る発明のようにコンデンサの直接充電による補正を行わないことにより、その分、サンプリング時間を短縮することができる。
【００３０】
（請求項１０に係る発明の効果）
アナログ入力信号の周波数成分以上の信号を除去する帯域制限フィルタを備えており、サンプルホールド回路は、帯域制限フィルタを通過したアナログ入力信号の電圧をサンプリングして保持するため、例えばノイズなどによるアナログ入力信号の急峻な変化を除去することができるので、ＡＤ変換の正確さを高めることができる。
（請求項１１に係る発明の効果）
帯域制限フィルタのカットオフ周波数に連動して変化量が自動的に設定されるため、ユーザは、カットオフ周波数の設定だけを行えば良いので、ＡＤ変換処理を実行する際の手間を省くことができる。
【発明を実施するための最良の形態】
【００３１】
＜第１実施形態＞
この発明の第１実施形態について図を参照して説明する。この実施形態の逐次比較型ＡＤ変換器は、ＤＡＣから出力される参照電圧の最大値および最小値（範囲）を変更できることを特徴とする。
［逐次比較型ＡＤ変換器の主要構成］
この実施形態に係る逐次比較型ＡＤ変換器の主要構成について、それをブロックで示す図１を参照して説明する。なお、図１０に示した従来の逐次比較型ＡＤ変換器２０と同じ構成については説明を省略または簡略化する。
逐次比較型ＡＤ変換器１は、Ｓ／Ｈ回路３と、ＤＡＣ４と、比較器５と、逐次比較制御回路１０とを備える。逐次比較制御回路１０は、最大値設定レジスタ１１と、最小値設定レジスタ１２と、ＳＡＲ１５とを備える。最大値設定レジスタ１１は、ＡＤ変換の対象となるアナログ入力電圧Ｖinの推定される最大値Ｖmax（期待値）を格納するレジスタであり、最小値設定レジスタ１２は、推定される最小値Ｖmin（期待値）を格納するレジスタである。最大値設定レジスタ１１および最小値設定レジスタ１２は、それぞれアドレスバスおよびデータバスを介してＣＰＵ（図示省略）に接続されており、そのＣＰＵは、インターフェースを介して入力装置（例えば、キーボードやマウスなど）に接続されている。ＣＰＵは、ＲＯＭやハードディスクなどの記憶媒体と接続されており、その記憶媒体には、上記入力装置により入力された最大値Ｖmaxおよび最小値Ｖminをそれぞれ最大値設定レジスタ１１および最小値設定レジスタ１２に格納するコンピュータプログラムが格納されている。また、逐次比較制御回路１０には、ＣＰＵおよびＲＯＭが備えられており、そのＲＯＭには、ＤＡＣ４から出力される参照電圧の最大値および最小値、つまり参照電圧の範囲を、最大値設定レジスタ１１および最小値設定レジスタ１２に格納された最大値および最小値に基づいてＣＰＵが演算するためのコンピュータプログラムが格納されている。
つまり、ユーザが上記入力装置により、アナログ入力電圧Ｖinの推定される最大値および最小値を入力すると、その最大値および最小値により定まる範囲と一致、または、近似するように参照電圧の範囲が自動的に変更される。
【００３２】
［ＡＤ変換処理］
次に、逐次比較制御回路１０に備えられたＣＰＵが実行するＡＤ変換処理の流れについて図２および図３のフローチャートを参照して説明する。図２は、逐次比較処理の流れを示すフローチャートであり、図３は、ＤＡＣ４から出力される参照電圧の範囲を設定するための流れを示すフローチャートである。
ＣＰＵは、最大値設定レジスタ１１に格納されている最大値（Ｖmaxレジスタ値）を参照電圧の仮の最大値Ｖmaxに設定し（図２のＳ１）、最小値設定レジスタ１２に格納されている最小値（Ｖminレジスタ値）を参照電圧の仮の最小値Ｖminに設定する（Ｓ２）。続いて、それら仮に設定された最大値Ｖmaxおよび最小値Ｖminが、ＤＡＣ４が出力可能な参照電圧として使用できるように調整する処理を行う（Ｓ３〜Ｓ８）。まず、Ｓ１にて設定した仮の最大値ＶmaxからＳ２にて設定した仮の最小値Ｖminを減算した値が２のべき乗（２Ｘ）で表すことができる数値であるか否か、つまり２で割り切れるか否かを判定する（図３のＳ３）。ここで、２で割り切れると判定した場合は（Ｓ３：Ｙ）、Ｓ９（図２）へ進み、２で割り切れないと判定した場合は（Ｓ３：Ｎ）、変換精度により決定される最小増減幅Ｖlsbを最大値Ｖmaxに加算し、その加算値を新たな最大値Ｖmaxに設定する（Ｓ４）。
【００３３】
例えば、変換精度が４ｂｉｔであり、設定可能な参照電圧の最大値が５Ｖである場合は、参照電圧として増減できる最小増減幅Ｖlsbは０．６２５Ｖ（＝５Ｖ／８）となる。
次に、Ｓ４にて求められた最大値Ｖmaxが総て「１」になったか否か、つまり設定可能な最大値Ｖmaxの上限に達したか否かを判定し（Ｓ５）、上限に達していないと判定した場合は（Ｓ５：Ｎ）、Ｓ３に戻り、Ｓ４にて求めた最大値Ｖmaxから最小値Ｖminを減算した値が２で割り切れるか否かを判定し、割り切れない場合は（Ｓ３：Ｎ）、再度、最大値Ｖmaxに最小増減幅Ｖlsbを加算する（Ｓ４）。つまり、上限に達しない範囲で最大値Ｖmaxの増加を繰り返し、最大値Ｖmaxから最小値Ｖminを減算した値が２で割り切れる値になった場合は（Ｓ３：Ｙ）、次のＳ９へ進む。
また、最大値Ｖmaxが上限に達したと判定した場合は（Ｓ５：Ｙ）、先のＳ２（図２）にて仮に設定した最小値Ｖminから最小増減幅Ｖlsbを減算した値を新たな最小値Ｖminに設定する（Ｓ６）。続いて、Ｓ６にて求められた最小値Ｖminが総て０になったか否か、つまり設定可能な最小値Ｖminの下限に達したか否かを判定し（Ｓ７）、下限に達していないと判定した場合は（Ｓ７：Ｎ）、最大値Ｖmax、つまり上限からＳ６にて求めた最小値Ｖminを減算した値が２で割り切れるか否かを判定する（Ｓ８）。ここで、２で割り切れないと判定した場合は（Ｓ８：Ｎ）、再度、最小値Ｖminから最小増減幅Ｖlsbを減算する（Ｓ６）。つまり、下限に達しない範囲で最小値Ｖminの減少を繰り返し、最大値Ｖmaxから最小値Ｖminを減算した値が２で割り切れる値になった場合は（Ｓ８：Ｙ）、次のＳ９へ進む。
つまり、ユーザが入力した最大値（Ｖmaxレジスタ値）および最小値（Ｖminレジスタ値）に基づいて、ＤＡＣ４から出力される参照電圧の範囲を自動的に設定することができる。
【００３４】
次に、上記Ｓ３〜Ｓ８において求めた最大値Ｖmaxと最小値Ｖminとを加算した値を２で除した値、つまり最大値Ｖmaxおよび最小値Ｖminの中心値Ｖmidを演算する（Ｓ９）。例えば、最大値Ｖmaxが５Ｖであり、最小値Ｖminが０Ｖである場合は、（５Ｖ＋０Ｖ）／２＝２．５Ｖを演算する。このとき、逐次比較制御回路１０からは、中心値Ｖmidに対応する参照電圧を出力させるべくデジタル出力コードをＤＡＣ制御信号としてＤＡＣ４へ出力する。これにより、ＤＡＣ４は、入力したＤＡＣ制御信号をＤＡ変換し、中心値Ｖmidに対応する参照電圧を比較器５へ出力する。そして、比較器５は、Ｓ／Ｈ回路３によりホールドされているアナログ入力電圧Ｖinと、ＤＡＣ４から出力されている参照電圧（Ｖmid）とを比較し、その比較結果に対応する信号を逐次比較制御回路１０へ出力する。そして、逐次比較制御回路１０に備えられたＣＰＵは、比較器５から出力された信号が、アナログ入力電圧Ｖinの方が参照電圧（Ｖmid）よりも大きいという比較結果を示すものであるか否かを判定し（Ｓ１０）、アナログ入力電圧Ｖinの方が参照電圧（Ｖmid）よりも大きいという比較結果を示すものであると判定した場合は（Ｓ１０：Ｙ）、参照電圧（Ｖmid）を新たな最小値Ｖminに設定する（Ｓ１１）。例えば、アナログ入力電圧Ｖinが３Ｖであり、参照電圧（Ｖmid）が２．５Ｖであった場合は、アナログ入力電圧Ｖinが参照電圧（Ｖmid）よりも大きいと判定し（Ｓ１０：Ｙ）、参照電圧（Ｖmid）の２．５Ｖを新たな最小値Ｖminに設定する（Ｓ１１）。
また、アナログ入力電圧Ｖinは参照電圧（Ｖmid）よりも小さいという比較結果を示すものであると判定した場合は（Ｓ１０：Ｎ）、参照電圧（Ｖmid）を新たな最大値Ｖmaxに設定する（Ｓ１２）。例えば、アナログ入力電圧Ｖinが２Ｖであり、参照電圧（Ｖmid）が２．５Ｖであった場合は、アナログ入力電圧Ｖinは参照電圧（Ｖmid）よりも小さいと判定し（Ｓ１０：Ｎ）、参照電圧（Ｖmid）の２．５Ｖを新たな最大値Ｖmaxに設定する（Ｓ１２）。
【００３５】
続いて、最大値Ｖmaxから最小値Ｖminを減算した値が最小増減幅Ｖlsbになったか否か、つまり最大値Ｖmaxおよび最小値Ｖminの中心値Ｖmidを演算できない状態になったか否かを判定する（Ｓ１３）。例えば、変換精度（分解能）が４ｂｉｔ、最大値Ｖmaxが５Ｖ、最小値Ｖminが０Ｖである場合は、０．６２５Ｖ（＝５Ｖ／８）が最小増減幅Ｖlsbになるため、最大値Ｖmaxから最小値Ｖminを減算した値が０．６２５Ｖになったか否かを判定する（Ｓ１３）。ここで、中心値Ｖmidを演算できない状態になっていないと判定した場合は（Ｓ１３：Ｎ）、Ｓ９に戻って再度中心値Ｖmidを演算し、その中心値Ｖmidとの比較を行う（Ｓ１０）。例えば、アナログ入力電圧Ｖinが３Ｖであり、先のＳ１１にて新たに設定された最小値Ｖminが２．５Ｖであった場合は、中心値Ｖmid＝（５Ｖ＋２．５Ｖ）／２＝３．７５Ｖを演算し（Ｓ９）、アナログ入力電圧３Ｖと中心値３．７５Ｖとを比較する（Ｓ１０）。以上のように、アナログ入力電圧Ｖinと参照電圧（Ｖmid）との比較を行い（Ｓ１０）、その比較結果に基づいて新たな最小値Ｖminまたは最大値Ｖmaxを決定し（Ｓ１１、Ｓ１２）、その決定された最小値Ｖminまたは最大値Ｖmaxに基づいて新たな中心値Ｖmidを演算し（Ｓ９）、その新たな中心値Ｖmidである参照電圧（Ｖmid）とアナログ入力電圧Ｖinとを比較するという処理を繰り返す（Ｓ１０）。
そして、中心値Ｖmidを演算できない状態になったと判定すると（Ｓ１３：Ｙ）、Ｓ１３における最後の比較に用いた最大値Ｖmaxを求めるべき変換値ＶSARとしてＳＡＲ１５に格納する（Ｓ１４）。
以上のように、ユーザが設定した最大値Ｖmaxおよび最小値Ｖminに基づいて、比較に必要な参照電圧（Ｖmid）の範囲が決定され、その範囲外の参照電圧（Ｖmid）との比較を行わないようにすることができる。
【００３６】
［実施形態の効果］
以上のように、上記実施形態の逐次比較型ＡＤ変換器１を使用すれば、ユーザが、アナログ入力電圧Ｖinの最大値Ｖmaxを最大値設定レジスタ１１に設定し、最小値Ｖminを最小値設定レジスタ１２に設定するだけで、アナログ入力電圧Ｖinとの比較に用いる参照電圧（Ｖmid）の範囲が自動的に決定され、アナログ入力電圧Ｖinの範囲外の参照電圧（Ｖmid）との比較を行わないようにすることができるため、無駄な比較を省略することができるので、変換精度を維持した状態でＡＤ変換の効率を高めることができる。
また、変換対象となるアナログ入力信号を変更する場合は、逐次比較型ＡＤ変換器１と接続された入力装置により、推定されるアナログ入力電圧Ｖinの最大値Ｖmaxおよび最小値Ｖminを入力することにより、最大値設定レジスタ１１および最小値設定レジスタ１２に格納されている最大値Ｖmaxおよび最小値Ｖminを書換えることにより、新たな参照電圧（Ｖmid）の範囲を自動的に設定することができる。
【００３７】
＜第２実施形態＞
次に、この発明の第２実施形態について図を参照して説明する。この実施形態に係る逐次比較型ＡＤ変換器は、所定のサンプリング周期におけるアナログ入力信号の推定されるずれ量（変化量）と、前回のＡＤ変換処理により変換された変換値とに基づいて、今回のＡＤ変換処理における参照電圧の範囲を決定できることを特徴とする。図４は、この実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。図５は、逐次比較処理の流れを示すフローチャートである。
図４に示すように、逐次比較型ＡＤ変換器１はＳ／Ｈ回路３の入力側に帯域制限フィルタ２を備える。帯域制限フィルタ２は、アナログ入力信号の周波数成分以外の信号（例えばノイズなどによる信号の急峻な変化）を除去する。例えば、帯域制限フィルタ２としては、サンプリング周波数によってカットオフ周波数ｆｃを可変でき、集積化するのに適しているという理由から、スイッチトキャパシタフィルタなどのフィルタを用いることが望ましい。逐次比較制御回路１０に備えられたずれ量設定レジスタ１３は、ユーザにより入力されたずれ量（変化量）を格納する。ずれ量は、所定のサンプリング周期、例えば１周期で変化し得る電圧の最大振れ幅として求めることができ、ずれ量設定レジスタ１３に設定されたずれ量は、ユーザが任意の値に書換えることができる。
【００３８】
次に、ＡＤ変換処理の流れを説明する。逐次比較制御回路１０に備えられたＣＰＵは、第１回目（最初）のＡＤ変換処理では、従来のバイナリサーチ（図１１、図１２）を実行し、その変換値ＶSARを逐次比較レジスタ１５に格納する。続いて、第２回目のＡＤ変換処理では、逐次比較レジスタ１５に格納されている変換値ＶSARに、ずれ量設定レジスタ１３に格納されているずれ量Ｖdevianceレジスタ値（絶対値）とを加算した値を最大値Ｖmaxに設定する（Ｓ１）。続いて、逐次比較レジスタ１５に格納されている変換値ＶSARから、ずれ量Ｖdevianceレジスタ値（絶対値）を減算した値を最小値Ｖminに設定する（Ｓ２）。続いて、第１実施形態のＳ３〜Ｓ８（図３）と同じ処理を実行して最大値Ｖmaxおよび最小値Ｖminをそれぞれ２で割り切れる値に変更する処理を実行する。続いて、第１実施形態のＳ９〜Ｓ１４（図２）と同じ処理を実行してＡＤ変換を行い、最終的な最大値Ｖmaxを変換値ＶSARとして逐次比較レジスタ１５に格納する。
【００３９】
第３回目のＡＤ変換処理では、逐次比較レジスタ１５に格納されている変換値ＶSAR、つまり第２回目のＡＤ変換処理（直前のＡＤ変換処理）による変換値ＶSARに、ずれ量Ｖdevianceレジスタ値を加算した値を最大値Ｖmaxに設定し（Ｓ１）、逐次比較レジスタ１５に格納されている変換値ＶSAR、つまり第２回目のＡＤ変換処理（直前のＡＤ変換処理）による変換値ＶSARから、ずれ量Ｖdevianceレジスタ値を減算した値を最小値Ｖminに設定し（Ｓ２）、最大値Ｖmaxおよび最小値Ｖminの調整を行い（Ｓ３〜Ｓ８）、今回（第３回目）のＡＤ変換処理による変換値ＶSARを逐次比較レジスタ１５に格納する（Ｓ１４）。
以上のように、第２回目以降のＡＤ変化処理では、前回のＡＤ変換処理による変換値ＶSARおよびずれ量Ｖdevianceレジスタ値に基づいて今回のＡＤ変換処理における最大値Ｖmaxおよび最小値Ｖmin、つまり参照電圧（Ｖmid）の範囲を決定することができる。
【００４０】
［第２実施形態の効果］
以上のように、第２実施形態の逐次比較型ＡＤ変換器１を使用すれば、所定のサンプリング周期におけるアナログ入力信号の電圧の推定されるずれ量Ｖdevianceをずれ量設定レジスタ１３に記憶しておくことにより、前回のＡＤ変換処理により変換された変換値ＶSARおよびずれ量設定レジスタ１３に記憶されているずれ量Ｖdevianceに基づいて今回のＡＤ変換処理における参照電圧（Ｖmid）の範囲を決定することができる。
つまり、前回のＡＤ変換処理による変換値ＶSARに対して、ずれ量Ｖdevianceを加味（加算または減算することにより、今回のＡＤ変換処理に用いる参照電圧の範囲を決定することができるため、比較に使用されない参照電圧との不要な比較が行われることがないので、ＡＤ変換の変換効率を高めることができる。
また、アナログ入力信号の周波数成分以上の信号を除去する帯域制限フィルタ２を備えるため、ノイズなどによるアナログ入力信号の急峻な変化を除去することができるので、ＡＤ変換の正確さを高めることができる。
【００４１】
また、帯域制限フィルタ２のカットオフ周波数ｆｃからずれ量（Ｖdevianceレジスタ値）を算出し、それに基づいて参照電圧（Ｖmid）の最大値Ｖmaxおよび最小値Ｖminを決定することもできる。つまり、アナログ入力信号の周波数は、帯域制限フィルタ２により周波数ｆｃ以上の周波数がカットされるため、周波数成分の最大値はｆｃとなる。また、逐次比較型ＡＤ変換器１の入力電圧の最大値は、電源電圧ＶrefPまでである。そこで、ＡＤ変換の周期をＴとすると、その周期Ｔの間に変化し得る最大値は、最大振幅の信号が最高周波数で入力されたときの最大値であるから、ずれ量（Ｖdevianceレジスタ値）は次式で演算される。
ずれ量（Ｖdevianceレジスタ値）＝ＶrefP×ｓｉｎ（２πｆｃＴ）
なお、スイッチトキャパシタフィルタ等のカットオフ周波数を可変にできるフィルタに設定するカットオフ周波数と、ずれ量とを対応付けておき、フィルタのカットオフ周波数を切替えると、ずれ量が自動的に設定されるように構成することもできる。この構成によれば、ＡＤ変換処理を行う際の手間を省くことができる。
【００４２】
＜第３実施形態＞
次に、この発明の第３実施形態について図６を参照して説明する。この実施形態の逐次比較型ＡＤ変換器は、変換精度（分解能）を変更できることを特徴とする。図６は、この実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。
この実施形態の逐次比較型ＡＤ変換器１は、逐次比較レジスタ１５に変換精度レジスタ１４を備える。変換精度レジスタ１４は、ユーザが入力装置により入力した変換精度を示すデータである変換精度Ｖlsbを格納する。入力装置にはＣＰＵが接続されており、そのＣＰＵには、ＲＯＭなどの記憶媒体が接続されている。そのＲＯＭには、入力装置からの入力信号を変換精度Ｖlsbに変換するコンピュータプログラムが記憶されており、ＣＰＵは、そのコンピュータプログラムに従って、入力信号を変換精度Ｖlsbに変換し、それをデータバス６を介して変換精度レジスタ１４に格納する。
逐次比較制御回路１０に備えられたＣＰＵは、第１実施形態と同じＳ１〜Ｓ１４の処理（図２、図３）を実行し、ＡＤ変換された変換値ＶSARをＳＡＲ１５に格納する。このとき、Ｓ４、Ｓ６およびＳ１３の処理において使用される変換精度Ｖlsbには、変換精度レジスタ１４に格納されている変換精度Ｖlsbを使用する。例えば、元々４ｂｉｔの変換精度を有する逐次比較型ＡＤ変換器において、変換精度を３ｂｉｔに変更することにより、１ｂｉｔ分の変換を実行しないで済むため、Ｓ９〜Ｓ１３の処理の実行回数を４回から３回に減らすことができる。
【００４３】
［第３実施形態の効果］
以上のように、第３実施形態の逐次比較型ＡＤ変換器１を使用すれば、ＡＤ変換の精度を変更することができるため、希望する変換精度が高くない場合に余分な変換が行われることにより、変換速度が遅くなったり、変換されたデータ量が多くなったりすることがない。つまり、希望する変換精度に設定することができるため、変換に要する時間および変換されたデータ量を必要最小限にすることができる。
特に、最大値Ｖmaxおよび最小値Ｖminの変更と組み合わせることにより、無駄な変換をより一層確実に排除することができるため、ＡＤ変換をより一層効率良く行うことができる。
【００４４】
＜第４実施形態＞
次に、この発明の第４実施形態について図７を参照して説明する。この実施形態の逐次比較型ＡＤ変換器は、複数のアナログ入力信号をＡＤ変換することができ、最大値、最小値、ずれ量および変換精度を各アナログ入力信号毎に設定することができることを特徴とする。図７は、この実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。
逐次比較型ＡＤ変換器１は、帯域制限フィルタ２の入力側にマルチプレクサ（以下、ＭＰＸという）８を備える。ＭＰＸ８に多重入力されたｎ個のアナログ入力電圧Ｖin1〜Ｖinnは、所定の切替え周期にてＭＰＸ８から順次出力される。逐次比較制御回路１０は、ｎ個の最大値設定レジスタ１１−１〜１１−ｎ、ｎ個の最小値設定レジスタ１２−１〜１２−ｎ、ｎ個のずれ量設定レジスタ１３−１〜１３−ｎ、ｎ個の変換精度レジスタ１４−１〜１４−ｎを備える。つまり、ＡＤ変換対象となるｎ個のアナログ入力電圧に対して、最大値Ｖmax、最小値Ｖmin、ずれ量Ｖdevianceおよび変換精度Ｖlsbをそれぞれ個別に設定できるように構成されている。
【００４５】
この逐次比較型ＡＤ変換器１は、最大値設定レジスタ１１−１〜１１−ｎおよび最小値設定レジスタ１２−１〜１２−ｎに各アナログ入力電圧Ｖin1〜Ｖinn毎に設定された各最大値Ｖmaxおよび最小値Ｖminの範囲内で各アナログ入力電圧のＡＤ変換を行うことができる。そのＡＤ変換処理の内容は、第１実施形態と同じであり、各アナログ入力電圧のＡＤ変換において、アナログ入力電圧の範囲外の参照電圧（Ｖmid）との比較を行わないようにすることができるため、無駄な比較を省略することができるので、変換精度を維持した状態でＡＤ変換の効率を高めることができる。
従って、複数のアナログ入力信号のＡＤ変換にかかる合計時間を短縮することができる。
また、ずれ量設定レジスタ１３−１〜１３−ｎに各アナログ入力電圧Ｖin1〜Ｖinn毎に設定されたずれ量Ｖdevianceに基づいて決定された参照電圧の範囲内で各アナログ入力電圧のＡＤ変換を行うこともできる。そのＡＤ変換処理の内容は、第２実施形態と同じであり、比較に使用されない参照電圧との不要な比較が行われることがないので、ＡＤ変換の変換効率を高めることができる。
従って、複数のアナログ入力信号のＡＤ変換にかかる合計時間を短縮することができる。
さらに、変換精度レジスタ１４−１〜１４−ｎに各アナログ入力電圧Ｖin1〜Ｖinn毎に設定された変換精度Ｖlsbに基づいて各アナログ入力電圧のＡＤ変換を行うこともできる。そのＡＤ変換処理の内容は、第３実施形態と同じであり、ユーザの希望する変換精度に設定することができるため、変換に要する時間および変換されたデータ量を必要最小限にすることができる。
従って、複数のアナログ入力信号のＡＤ変換にかかる合計時間および変換されたデータ量を必要最小限にすることができる。
なお、最大値設定レジスタ１１−１〜１１−ｎおよび最小値設定レジスタ１２−１〜１２−ｎ、ずれ量設定レジスタ１３−１〜１３−ｎ、変換精度レジスタ１４−１〜１４−ｎの３種類のレジスタのうち、いずれか１種類、または、２種類を選択して設けることもできる。
【００４６】
［第４実施形態の効果］
以上のように、第４実施形態の逐次比較型ＡＤ変換器１を使用すれば、複数のアナログ入力信号のＡＤ変換にかかる合計時間を短縮することができる。また、各アナログ入力信号毎に個別に変換精度を設定すれば、ＡＤ変換にかかる合計時間を短縮することができ、かつ、各アナログ入力信号毎のＡＤ変換により生成されるデータ量を必要最小限にすることもできる。
【００４７】
＜第５実施形態＞
次に、この発明の第５実施形態について図８を参照して説明する。この実施形態の逐次比較型ＡＤ変換器は、ＡＤ変換の誤差が所定範囲であるときに変換速度を速くできることを特徴とする。図８（Ａ）は、この実施形態に係る逐次比較型ＡＤ変換器のＳ／Ｈ回路３の一部を示す回路図であり、図８（Ｂ）は、図８（Ａ）に示す回路の動作タイミングを示すタイミングチャートである。なお、Ｓ／Ｈ回路３に対する逐次比較制御回路１０による制御内容以外は、前述の各実施形態の逐次比較型ＡＤ変換器１と共通の構成であるため、その共通部分の説明を省略する。
図８（Ａ）に示すように、Ｓ／Ｈ回路３は、サンプルホールド用のコンデンサＣ１と、アナログ入力電圧Ｖinに対応する電荷をコンデンサＣ１に急速に充電するためのオペアンプ３ａと、このオペアンプ３ａの出力をオン・オフするスイッチＳＷ１と、オペアンプ３ａをバイパスするためのバイパス回路３ｂと、このバイパス回路３ｂの導通・非導通を切り替えるためのスイッチＳＷ２とを備える。そのコンデンサＣ１にかかる電圧が、サンプリングされたアナログ電圧であり、そのアナログ電圧が比較器５に印加される。なお、スイッチＳＷ１，ＳＷ２は、図面上ではスイッチの記号で表示されているが、実際には、ＭＯＳトランジスタまたはＣＭＯＳトランジスタなどの素子がＳＷ１，ＳＷ２として使用される。
【００４８】
サンプリング周期になると、スイッチＳＷ１がオンし、オペアンプ３ａによりインピーダンス変換されたアナログ入力電圧Ｖinによる充電電流がコンデンサＣ１を充電する。オペアンプ３ａには、オフセットによる誤差が存在するため、スイッチＳＷ１がオンした直後にスイッチＳＷ２をオンし、アナログ入力電圧ＶinによりコンデンサＣ１を直接充電する。
ところで、オペアンプ３ａのオフセットによる誤差（例えば、約３〜５ｍＶ程度）が、ＡＤ変換の誤差の範囲内にある場合は、オフセットによる誤差を許容できるため、ＳＷ２によるダイレクトサンプリングを省略することにより、サンプリング時間を短縮することができる。例えば、アナログ入力電圧Ｖinの範囲が０〜５Ｖであり、変換精度が８ｂｉｔ、変換誤差が±３ＬＳＢであるとすると、１ＬＳＢ当りの電圧は、約１９．５ｍＶ（＝５Ｖ／２５６）となり、変換誤差の３ＬＳＢでは、約５８．５ｍＶ（＝１９．５ｍＶ×３）となる。オペアンプ３ａのオフセットが５ｍＶであるとすると、オフセットの５ｍＶは、変換誤差の５８．５ｍＶに対して約８．５％の割合になる。つまり、変換誤差の中にオペアンプ３ａのオフセットによる誤差が含まれることになるため、コンデンサＣ１の充電後にスイッチＳＷ２をオンすることによるダイレクトサンプリングを省略しても変換の正確さを失うことがない。
そこで、ＡＤ変換の誤差がオペアンプ３ａのオフセットによる誤差を許容できる範囲である場合は、ＳＷ２をオンさせないように制御する信号を逐次比較制御回路１０からＳ／Ｈ回路３へ出力し、直接充電回路３ｂによるコンデンサＣ１の直接充電を行わないように制御する。
【００４９】
［第５実施形態の効果］
以上のように、第５実施形態の逐次比較型ＡＤ変換器を使用すれば、ＡＤ変換の誤差がＳ／Ｈ回路３のオペアンプ３ａのオフセットによる誤差を許容できる程度の場合は、直接充電回路３ｂによるコンデンサＣ１の直接充電を行わないように制御することができるため、その分、サンプリング時間を短縮することができる。
【００５０】
＜第６実施形態＞
次に、この発明の第６実施形態について図９を参照して説明する。この実施形態の逐次比較型ＡＤ変換器は、ＤＡＣ４から出力される参照電圧の範囲を必要な範囲に固定し、不要な比較が実行されにようにすることにより、変換速度を速くできることを特徴とする。図９は、参照電圧領域およびその出力コードの関係を示す説明図である。
図９において、Ｅ１〜Ｅ１４は、ＤＡＣ４から出力される参照電圧を示し、１＊＊＊〜０００＊は、参照電圧に対応する出力コードを示す。例えば、参照電圧が参照電圧領域Ｅ４に存在することが予め分かっているとすると、比較器５に入力する参照電圧の領域をＥ９およびＥ１０（１０００〜１０１１）に固定することにより、比較器５における比較は、比較対象のアナログ入力電圧と、参照電圧領域Ｅ９またはＥ１０を構成する参照電圧との比較だけで済み、参照電圧領域Ｅ１またはＥ２を構成する参照電圧との比較と、参照電圧領域Ｅ３またはＥ４を構成する参照電圧との比較とを省略することができる。
つまり、本来３回の比較が必要であったのを２回少ない１回に減少させることができる。また、図２における参照電圧Ｖmidの演算（Ｓ９）と、最大値Ｖmaxから最小値Ｖminを減算した値が最小増減幅Ｖlsbになったか否かの判定（Ｓ１３）とが不要となるため、従来のＡＤ変換処理を流用することが可能になる。
【００５１】
［第６実施形態の効果］
以上のように、第６実施形態の逐次比較型ＡＤ変換器を使用すれば、ＡＤ変換対象となるアナログ入力電圧が予め分かっている場合は、比較に用いる参照電圧の範囲を絞っておくことにより、比較の回数を減少させることができるため、ＡＤ変換の速度を速くすることができる。
【００５２】
＜他の実施形態＞
（１）前述の各実施形態では、ユーザが設定する最大値Ｖmax、最小値Ｖmin、ずれ量Ｖdevianceおよび変換精度Ｖlsbは、コンピュータプログラムに従って各レジスタに設定する場合を説明したが、各設定値を複数に切替えるスイッチと、スイッチの操作により各設定値を切替える回路とを設けた構成にすることもできる。
（２）前述の各実施形態では、ユーザが設定する最大値Ｖmax、最小値Ｖmin、ずれ量Ｖdevianceおよび変換精度Ｖlsbをレジスタに格納する場合を説明したが、ＲＡＭ、ＥＥＰＲＯＭ、フラッシュＲＯＭなどの書換え可能な記憶媒体に格納することもできる。
【図面の簡単な説明】
【００５３】
【図１】この発明の実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。
【図２】逐次比較処理の流れを示すフローチャートである。
【図３】ＤＡＣ４から出力される参照電圧の範囲を設定するための流れを示すフローチャートである。
【図４】第２実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。
【図５】逐次比較処理の流れを示すフローチャートである。
【図６】第３実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。
【図７】第４実施形態に係る逐次比較型ＡＤ変換器の主要構成をブロックで示す説明図である。
【図８】図８（Ａ）は、第５実施形態に係る逐次比較型ＡＤ変換器のＳ／Ｈ回路３の一部を示す回路図であり、図８（Ｂ）は、図８（Ａ）に示す回路の動作タイミングを示すタイミングチャートである。
【図９】第６実施形態における参照電圧領域およびその出力コードの関係を示す説明図である。
【図１０】従来の逐次比較型ＡＤ変換器の構成をブロックで示す説明図である。
【図１１】従来の変換精度（分解能）４ｂｉｔの逐次比較処理の流れを示すフローチャートである。
【図１２】従来の変換精度（分解能）４ｂｉｔの逐次比較処理の流れを示すフローチャートである。
【図１３】最大電圧５Ｖおよび最小電圧０Ｖ（電圧範囲が５Ｖ）のアナログ入力電圧を逐次比較処理する場合の流れを示す模式図である。
【符号の説明】
【００５４】
１・・逐次比較型ＡＤ変換器、２・・帯域制限フィルタ、３・・Ｓ／Ｈ回路、４・・ＤＡＣ、５・・比較器、８・・ＭＰＸ、１０・・逐次比較制御回路、１１・・最大値設定レジスタ、１２・・最小値設定レジスタ、１５・・逐次比較レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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