(57)【要約】【課題】  信頼性を向上することのできる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  本発明のＡＧ−ＡＮＤ型フラッシュメモリは、行列状に配置された複数のメモリセル２００を含み、複数のメモリセル２００の各々がメモリセルトランジスタＴｒを有しており、シリコン基板１と、シリコン基板１上に形成されたゲート絶縁層２と、ゲート絶縁層２上に形成されたアシストゲートＡＧ４と、アシストゲートＡＧ４上に形成され、アシストゲートＡＧ４に達する孔３０ａを有する層間絶縁層３０と、孔３０ａ内を埋めるコンタクトＣＴ２とを備えている。コンタクトＣＴ２とアシストゲートＡＧ４との接続部Ａの真下に存在するゲート絶縁層２ａは、接続部Ａの真下以外の領域に存在するゲート絶縁層２よりも厚い。【選択図】        図２
2006032824.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを含み、前記複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体記憶装置であって、
半導体基板と、
前記半導体基板上に形成された第１絶縁層と、
前記第１絶縁層上に形成されたアシストゲートと、
前記アシストゲート上に形成され、前記アシストゲートに達する孔を有する第２絶縁層と、
前記孔内を埋める導電層とを備え、
前記導電層と前記アシストゲートとの接続部の真下に存在する前記第１絶縁層は、前記接続部の真下以外の領域に存在する前記第１絶縁層よりも厚い、不揮発性半導体記憶装置。
【請求項２】
前記接続部の真下の前記半導体基板の表面に形成された不純物領域をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記アシストゲートは前記メモリセルトランジスタのソース領域またはドレイン領域となる反転層を形成するためのものである、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
行列状に配置された複数のメモリセルを含み、前記複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板表面の所定の領域にｎ型の不純物領域を形成する工程と、
前記半導体基板上に酸化膜よりなる第１絶縁膜を形成する工程と、
アシストゲートを前記第１絶縁膜上に形成する工程と、
前記不純物領域の真上の前記アシストゲートに達する孔を有する第２絶縁膜を前記アシストゲート上に形成する工程と、
前記孔を埋める導電層を形成する工程とを備える、不揮発性半導体記憶装置の製造方法。
【請求項５】
行列状に配置された複数のメモリセルを含み、前記複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板表面の所定の領域にシリコンイオンを注入する工程と、
前記半導体基板上に酸化膜よりなる第１絶縁膜を形成する工程と、
アシストゲートを前記第１絶縁膜上に形成する工程と、
前記所定の領域の真上の前記アシストゲートに達する孔を有する第２絶縁膜を前記アシストゲート上に形成する工程と、
前記孔を埋める導電層を形成する工程とを備える、不揮発性半導体記憶装置の製造方法。
【請求項６】
前記アシストゲートを形成する工程において、前記メモリセルトランジスタのソース領域またはドレイン領域となる反転層を形成するための前記アシストゲートを形成する、請求項４または５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、行列状に配列された複数のメモリセルを含み、複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置の小型化を図るための様々な試みがなされている。不揮発性半導体記憶装置の小型化を図ることのできる技術として、単位メモリセルの物理サイズが４Ｆ2であるＡＧ（アシストゲート）−ＡＮＤ型フラッシュメモリが提案されている。このＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセルトランジスタのビット線（ソース領域およびドレイン領域）が拡散層で形成されるのではなく、ＡＧに電圧を印加した際にシリコン基板に生じる反転層で形成される。これにより、メモリセル領域にビット線を形成するための不純物領域を形成する必要がなくなるので、不揮発性半導体記憶装置の小型化を図ることができる。このような技術は、たとえば非特許文献１に記載されている。
【０００３】
ＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセルトランジスタのゲート電極と、ポリシリコンよりなるＡＧとが、一定の厚さのゲート絶縁層を挟んでシリコン基板上に形成されている。そして、メモリセルトランジスタのゲート電極とＡＧとを覆うように層間絶縁層が形成されており、層間絶縁層上には電圧を印加するための配線であるＡＧＬ（アシストゲート線）が形成されている。ＡＧとＡＧＬとは、層間絶縁層内に形成されたコンタクトによって電気的に接続されている。コンタクトは、装置の小型化を図るため、ゲート絶縁層上にあるＡＧと電気的に接続するように形成されている。このコンタクトは、たとえばプラズマエッチング法を用いてポリシリコンに達する孔を層間絶縁層に開口し、その孔をたとえばＴｉ（チタン）よりなるバリアメタルと、たとえばＷ（タングステン）よりなる導電膜で埋めることにより形成される。
【０００４】
なお、イオン注入により異なる領域のゲート絶縁層の厚さを調整する技術が、たとえば特開平１１−２３８８１０号公報（特許文献１）および特開２０００−２６９３６１号公報（特許文献２）に開示されている。
【特許文献１】特開平１１−２３８８１０号公報
【特許文献２】特開２０００−２６９３６１号公報
【非特許文献１】Y.Sasago,et.al.,:”90-nm-node multi-level AG-AND type flash memory wit cell size of true 2 F2/bit and programming throughput of 10 MB/s“,IEDM Tech.Dig.,(2003)p.823.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記ＡＧ−ＡＮＤ型フラッシュメモリにおいて、ゲート絶縁層の厚さは約５〜１５ｎｍである。また、ＡＧの厚さは約３０〜３００ｎｍである。このように、ゲート絶縁層およびＡＧは非常に薄い。このため、ＡＧとＡＧＬとを電気的に接続するためのコンタクトをゲート絶縁層上のＡＧに形成しようとすると、以下の理由により装置の信頼性が低下するという問題があった。
【０００６】
第１に、孔の開口の際に用いられるプラズマの影響により、ゲート絶縁層には電荷が蓄積されやすい。この電荷がゲート絶縁層に電界を生じさせ、ゲート絶縁層を劣化させる。ゲート絶縁層は薄いので、ゲート絶縁層の劣化によりＡＧとシリコン基板との絶縁性が悪化しやすく、その結果、装置の信頼性が低下するという問題があった。
【０００７】
第２に、孔の開口の際に孔がＡＧを突き抜けてゲート絶縁層に達しやすい。ゲート絶縁層に達した孔にコンタクトが形成されると、バリアメタルのＴｉとポシリシコンのＳｉとが反応してできるＴｉＳｉ2が、ゲート絶縁層に突き刺さるように生成する。これにより、ＡＧとシリコン基板との絶縁性が悪化し、装置の信頼性が低下するという問題があった。
【０００８】
第３に、孔の開口の際に孔がＡＧおよびゲート絶縁層を突き抜けてシリコン基板に達しやすい。シリコン基板に達した孔にコンタクトが形成されると、コンタクトとシリコン基板とがショートし、装置の信頼性が低下するという問題があった。
【０００９】
したがって、本発明の目的は、信頼性を向上することのできる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルを含み、複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体記憶装置であって、半導体基板と、半導体基板上に形成された第１絶縁層と、第１絶縁層上に形成されたアシストゲートと、アシストゲート上に形成され、アシストゲートに達する孔を有する第２絶縁層と、孔内を埋める導電層とを備えている。導電層とアシストゲートとの接続部の真下に存在する第１絶縁層は、接続部の真下以外の領域に存在する第１絶縁層よりも厚い。
【発明の効果】
【００１１】
本発明の不揮発性半導体記憶装置によれば、導電層とアシストゲートとの接続部の真下に存在する第１絶縁層が相対的に厚いので、第１絶縁層が劣化してもアシストゲートとシリコン基板との絶縁性への影響は少ない。また、孔がアシストゲートを突き抜けて第１絶縁層に達しても、アシストゲートと半導体基板との絶縁性への影響は少ない。さらに、孔が半導体基板に達しにくい。以上により、不揮発性半導体記憶装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施の形態について図に基づいて説明する。
【００１３】
図１は、本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの構造を示す平面図である。図１を参照して、本実施の形態の不揮発性半導体記憶装置はＡＧ−ＡＮＤ型フラッシュメモリであって、複数のアシストゲートＡＧ１〜ＡＧ６の各々が行方向（図１中横方向）に延びており、複数のコントロールゲートＣＧ１，ＣＧ２および選択トランジスタＱ１のゲート電極１３の各々が列方向（図１中縦方向）に延びている。図１中左側のメモリセル領域１００において、複数のアシストゲートＡＧ１〜ＡＧ６の各々と、複数のコントロールゲートＣＧ１，ＣＧ２とが互いに交差している部分に１つのメモリセル２００が形成されている。メモリセル領域１００において複数のメモリセル２００は行列状に配置されている。
【００１４】
また、図１中右側の周辺領域において、複数のアシストゲートＡＧ２，ＡＧ４，ＡＧ６の図１中右側の端部の各々には幅広部が形成されており、この幅広部の各々にはコンタクトＣＴ１〜ＣＴ３の各々が形成されている。コンタクトＣＴ１〜ＣＴ３の各々は、複数のアシストゲートＡＧ２，ＡＧ４，ＡＧ６の各々と、アシストゲートライン（図示なし）の各々とを電気的に接続している。選択トランジスタＱ１のゲート電極１３の両脇には、選択トランジスタＱ１のソース領域となる拡散層３およびドレイン領域となる拡散層４の各々が形成されている。拡散層３の各々は、コンタクトＣＴ４〜ＣＴ６の各々を介して所定の配線（図示なし）と電気的に接続されている。
【００１５】
図２は、図１のＩＩ−ＩＩ線に沿った断面図である。図２を参照して、始めにメモリセル領域１００の周辺領域の構造について説明する。
【００１６】
Ｐ型のシリコン基板１の表面には、ｎ型の拡散層４ａ〜４ｃ，３ａ，および３ｂの各々が形成されている。拡散層４ａ〜４ｃの各々は互いに電気的に接続されており、拡散層３ａおよび３ｂは互いに電気的に接続されている。シリコン基板１上には、第１絶縁層としてのゲート絶縁層２が形成されている。ゲート絶縁層２はたとえばシリコン酸化膜よりなっている。ゲート絶縁層２のうち、拡散層４ｃの真上のゲート絶縁層２ａは、他の領域のゲート絶縁層２よりも厚くなっている。これについては後述する。ゲート絶縁層２上にはアシストゲートＡＧ４および絶縁層７ｃが積層して形成されている。アシストゲートＡＧ４および絶縁層７ｃは、メモリセル領域１００からメモリセル領域１００の周辺領域へ向かって延びている。アシストゲートＡＧ４に電圧を印加すると、シリコン基板１の表面には反転層１５ｃが形成される。反転層１５ｃは、メモリセル領域１００のシリコン基板１表面からゲート絶縁層２ａの図２中左側の端部まで延びるように形成される。なお、アシストゲートＡＧ４の端部にはサイドウォール５ｂが形成されており、アシストゲートＡＧ４の図２中右側のシリコン基板１表面には、選択トランジスタＱ１が形成されている。選択トランジスタＱ１において、ソース領域となる拡散層４は拡散層４ａおよび４ｂで構成されており、ドレイン領域となる拡散層３は拡散層３ａおよび３ｂで構成されている。なお、絶縁層７ｃ上の所定の領域には、ＯＮＯ（Oxide-Nitride-Oxide）膜９を介してコントロールゲートＣＧ１，ＣＧ２の各々が形成されている。コントロールゲートＣＧ１，ＣＧ２および選択トランジスタＱ１を覆うように、第２絶縁層としての層間絶縁層３０が形成されている。
【００１７】
メモリセル領域１００の周辺領域において、ゲート絶縁層２ａの真上の層間絶縁層３０には孔１０ａが開口されており、孔１０ａ内には導電層としてのコンタクトＣＴ２が形成されている。コンタクトＣＴ２は、バリアメタル１１ａと、バリアメタル１１ａ上に形成されたタングステン層１８ａとよりなっている。コンタクトＣＴ２はアシストゲートＡＧ４に達しており、たとえばゲート絶縁層２ａにまで達している。
【００１８】
このように、本実施の形態においては、コンタクトＣＴ２とアシストゲートＡＧ４との接続部Ａの真下に存在するゲート絶縁層２ａは、反転層１５ｃが形成される領域の真上に存在するゲート絶縁層２よりも厚くなっている。また、接続部Ａの下のシリコン基板１の表面には、不純物領域である拡散層４ｃが形成されている。
【００１９】
なお、コンタクトＣＴ２の図２中右側には、コンタクトＣＴ５が形成されている。コンタクトＣＴ５は、層間絶縁層３０に開口された孔１０ｂ内に形成されており、バリアメタル１１ｂと、バリアメタル１１ｂ上に形成されたタングステン層１８ｂとよりなっている。
【００２０】
層間絶縁層３０上には配線３１および３２が形成されている。配線３１はコンタクトＣＴ２を介してアシストゲートＡＧ４と電気的に接続されている。また、配線３２はコンタクトＣＴ５を介して選択トランジスタＱ１のドレイン領域となる拡散層３と電気的に接続されている。
【００２１】
図３は、図１のＩＩＩ−ＩＩＩ線に沿った断面図である。図３を参照して、続いてメモリセル領域１００の構造について説明する。
【００２２】
メモリセル領域１００において、シリコン基板１上にゲート絶縁層２が形成されており、ゲート絶縁層２上にはアシストゲートＡＧ２〜ＡＧ５の各々が等間隔で形成されている。アシストゲートＡＧ２〜ＡＧ５の各々は、図３中紙面方向に延びている。アシストゲートＡＧ２〜ＡＧ５の各々に電圧を印加すると、アシストゲートＡＧ２〜ＡＧ５の各々の下に存在するシリコン基板１の表面には反転層１５ａ〜１５ｄの各々が形成される。
【００２３】
アシストゲートＡＧ２〜ＡＧ５の各々は、サイドウォール８ａ〜８ｄの各々によってその側面を覆われており、絶縁層７ａ〜７ｄの各々によってその上部を覆われている。アシストゲートＡＧ２〜ＡＧ５の各々の間におけるゲート絶縁層２上には、フローティングゲートＦＧ１〜ＦＧ３の各々が形成されている。フローティングゲートＦＧ１〜ＦＧ３の各々の高さは、アシストゲートＡＧ２〜ＡＧ５の各々の高さよりも高い。絶縁層７ａ〜７ｄと、フローティングゲートＦＧ１〜ＦＧ３とを覆うように、ＯＮＯ膜９が形成されている。ＯＮＯ膜９上にはコントロールゲートＣＧ１が図３中横方向に延びるように形成されており、コントロールゲートＣＧ１上には層間絶縁層３０が形成されている。
【００２４】
メモリセル領域１００における１つのメモリセルであるメモリセル２００は、メモリセルトランジスタＴｒを有している。メモリセルトランジスタＴｒは、アシストゲートＡＧ３と、アシストゲートＡＧ４と、フローティングゲートＦＧ２およびコントロールゲートＣＧ１とを有している。メモリセル２００は、アシストゲートＡＧ３およびアシストゲートＡＧ４を隣接するメモリセルと共有している。アシストゲートＡＧ３、アシストゲートＡＧ４、フローティングゲートＦＧ２、およびコントロールゲートＣＧ１に所定の電圧を印加することにより、メモリセルトランジスタＴｒの書き込み、読み出し、および消去が行なわれる。これらの動作について、図２および図４〜図６を用いて詳細に説明する。
【００２５】
始めに、メモリセル２００の書き込み動作について説明する。図４は、メモリセルの書き込み動作を説明するための断面図である。
【００２６】
図２および図４を参照して、データの書き込み動作では、選択のメモリセル２００が接続されるコントロールゲート（ワード線）ＣＧ１にたとえば１５Ｖ程度、それ以外のコントロールゲートにたとえば０Ｖを印加する。また、選択のメモリセル２００のアシストゲートＡＧ３にたとえば１Ｖ程度を印加して、選択のメモリセル２００のアシストゲートＡＧ４にたとえば７Ｖ程度を印加する。なお、アシストゲートＡＧ４への電圧の印加は、配線３１に電圧を印加することで行われ、アシストゲートＡＧ３への電圧の印加も同様の方法で行なわれる。これにより、アシストゲートＡＧ３に対向するシリコン基板１の表面部分にソース領域となる反転層１５ｂが形成され、アシストゲートＡＧ４に対向するシリコン基板１の表面部分にドレイン領域となる反転層１５ｃが形成される。たとえばアシストゲートＡＧ２およびＡＧ５のような他のアシストゲートには、たとえば０Ｖを印加することで、これらの他のアシストゲートに対向するシリコン基板１の表面部分には反転層が形成されないようにする。このようにして、選択、非選択のメモリセルのアイソレーションを行う。
【００２７】
この状態で、選択トランジスタＱ１のゲート電極１３に電圧を印加することにより選択トランジスタＱ１をオンすると、拡散層３に印加された４Ｖ程度の電圧が拡散層４ａ〜４ｃを通じて反転層１５ｃに供給される。また、反転層１５ｂには０Ｖの電圧が供給される。これにより、選択のメモリセル２００にはドレインからソースに向かって書き込みの電流が流れ、反転層１５ｂに蓄積した電子がゲート絶縁層２を介してフローティングゲートＦＧ２に効率的に注入され、メモリセル２００にデータが書き込まれる。なお、図４の矢印は、電子が注入される様子を模式的に示している。
【００２８】
次に、メモリセル２００の読み出し動作について説明する。図５は、メモリセルの読み出し動作を説明するための断面図である。
【００２９】
図２および図５を参照して、データの読み出し動作では、選択のメモリセル２００が接続されるコントロールゲート（ワード線）ＣＧ１にたとえば４Ｖ程度、それ以外のコントロールゲートにたとえば０Ｖを印加する。また、選択のメモリセル２００のアシストゲートＡＧ３およびＡＧ４にたとえば５Ｖ程度を印加する。これにより、アシストゲートＡＧ３に対向するシリコン基板１の表面部分にソース領域となる反転層１５ｂが形成され、アシストゲートＡＧ４に対向するシリコン基板１の表面部分にドレイン領域となる反転層１５ｃが形成される。また、他のアシストゲートには、たとえば０Ｖを印加することで、これらの他のアシストゲートに対向するシリコン基板１の表面部分には反転層が形成されないようにしてアイソレーションを行う。
【００３０】
この状態で、選択トランジスタＱ１のゲート電極１３に電圧を印加することにより選択トランジスタＱ１をオンする。すると、拡散層３に印加された１Ｖ程度の電圧が拡散層４ａ〜４ｃを通じて反転層１５ｃに供給される。また、反転層１５ｂには０Ｖの電圧が供給される。この時、フローティングゲートＦＧ２に蓄積された電荷により選択のメモリセル２００のしきい値電圧が変わるので、選択のメモリセル２００のソースおよびドレイン間に流れる電流の状況で、選択のメモリセル２００のデータを判断できる。たとえば、仮にメモリセル２００のしきい値電圧が３Ｖであったとする。このとき、読み出し電圧を４Ｖとすれば、メモリセル２００のソースおよびドレイン間に電流が流れる。しかし、メモリセル２００のしきい値電圧が５Ｖであれば、メモリセル２００のソースおよびドレイン間に電流は流れない。このようにメモリセル２００に蓄えられた電荷によって、メモリセル２００の読み出し動作が行なわれる。なお、図５の矢印は、ソースおよびドレイン間を移動する電子の様子を示している。
【００３１】
次に、メモリセル２００の消去動作について説明する。図６は、メモリセルの消去動作を説明するための断面図である。
【００３２】
図６を参照して、データの消去動作では、選択対象のコントロールゲート（ワード線）ＣＧ１にたとえば−１６Ｖ程度を印加して、シリコン基板１に正の電圧を印加する。アシストゲートＡＧ１〜ＡＧ４にはたとえば０Ｖを印加して、反転層を形成しない。これにより、フローティングゲートＦＧ１〜ＦＧ３に蓄積されたデータ用の電子は、Ｆ−Ｎ（Fowlor Nordheim）トンネル電流によって、ゲート絶縁層２を介してシリコン基板１に放出される。このようにして、複数のメモリセルのデータが一括消去される。なお、図６の矢印は、電子の放出の様子を模式的に示している。
【００３３】
図７は、図２の要部拡大図である。次に、上述したＡＧ−ＡＮＤ型フラッシュメモリにおける図７に示すコンタクトＣＴ２付近の製造方法について、図７〜図１４を用いて説明する。
【００３４】
図８に示すように、始めに、たとえば熱酸化法などを用いて、シリコン基板１上に絶縁層２２を形成する。次に、絶縁層２２上に所定の形状のレジスト５０を形成し、レジスト５０をマスクとして孔５０ａから絶縁層２２を介してシリコン基板１の表面にヒ素（Ａｓ）イオン、リン（Ｐ）イオン、もしくはアンチモン（Ｓｂ）イオンなどを注入する。これにより、シリコン基板１表面の所定の領域にｎ型の不純物領域である拡散層４ｃが形成される。このとき、シリコン基板１表面にイオンを注入することによって拡散層４ｃの領域のシリコンの結晶性が乱され、拡散層４ｃの領域のシリコン基板１はアモルファス化された状態になる。上記のイオンの代わりに、シリコン（Ｓｉ）イオンを注入してもよい。シリコンイオンを注入した場合には拡散層４ｃは形成されないが、シリコンイオンを注入した領域のシリコン基板１を、同様にアモルファス化された状態にすることができる。なお、イオン注入の前に絶縁層２２を形成することによって、イオン注入の際にシリコン基板１の表面が損傷することを抑止できる。
【００３５】
次に、図９に示すように、レジスト５０および絶縁層２２を除去し、熱酸化法によりシリコン基板１上にゲート絶縁層２を形成する。ここで、拡散層４ｃ上に形成されるゲート絶縁層２ａは、以下の原理により相対的に厚くなる。
【００３６】
前工程のイオン注入により、拡散層４ｃの領域のシリコンはアモルファス化された状態になっているので、酸化剤と反応するシリコンが多くなる。これにより、拡散層４ｃの領域のシリコンが増速酸化され、拡散層４ｃ上に形成されるゲート絶縁層２ａが相対的に厚くなる。
【００３７】
また、シリコン基板１の酸化の際には、酸化種である酸素分子から解離した正孔が、シリコン基板１の酸化を抑制する働きをする。ｎ型の不純物領域である拡散層４ｃを形成することによって、拡散層４ｃの電子と正孔とを結合させて正孔を消滅させることができる。その結果、拡散層４ｃの領域のシリコンが増速酸化され、拡散層４ｃ上に形成されるゲート絶縁層２ａが相対的に厚くなる。
【００３８】
次に、図１０に示すように、ゲート絶縁層２上にたとえばポリシリコンよりなる導電層２１と絶縁層７ｃとを積層して形成する。そして、図１１に示すように、導電層２１と絶縁層７ｃとをエッチングし、所定の形状にパターニングする。これにより、ゲート絶縁層２上にアシストゲートＡＧ４が形成される。
【００３９】
次に、図１２に示すように、絶縁層７ｃをマスクとしてイオンを注入することにより、シリコン基板１の表面に拡散層４ａを形成する。続いて、絶縁層７ｃおよびゲート絶縁層２を覆うように絶縁層２３を形成する。次に、図１３に示すように、絶縁層２３をエッチバックすることによりアシストゲートＡＧ４のサイドウォール５ｂを形成する。続いて、サイドウォール５ｂをマスクとしてイオンを注入することにより、シリコン基板１の表面の拡散層４ａ内に拡散層４ｂを形成する。これにより、トランジスタＱ１のソース領域となる拡散層４が形成される。
【００４０】
次に、図１４に示すように、アシストゲートＡＧ４上の絶縁層７ｃ、サイドウォール５ｂ、およびゲート絶縁層２を覆うように、層間絶縁層３０を形成する。続いて、通常の写真製版技術およびエッチング技術により、層間絶縁層３０に孔３０ａ開口する。孔３０ａは拡散層４ｃの真上に開口され、少なくともアシストゲートＡＧ４に達するように開口される。図１４では孔３０ａはゲート絶縁層２ａにまで達している。勿論、孔３０ａはゲート絶縁層２ａまで達しておらずにアシストゲートＡＧ４中で止まっていてもよい。
【００４１】
次に、図７に示すように、孔３０ａの内壁面および底部と、層間絶縁層３０とを覆うように、バリアメタル１１ａを形成する。次に、孔３０ａ内を埋めるように、バリアメタル１１ａ上にタングステン層１８ａを形成する。そして、たとえばＣＭＰ（Chemical Mechanical Polish）法により層間絶縁層３０上の余分なバリアメタル１１ａおよびタングステン層１８ａを除去する。その後、コンタクトＣＴ２と電気的に接続するように、たとえばＡｌよりなる配線３１を層間絶縁層３０上に形成する。以上により、本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリが完成する。
【００４２】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリは、行列状に配置された複数のメモリセル２００を含み、複数のメモリセル２００の各々がメモリセルトランジスタＴｒを有しており、シリコン基板１と、シリコン基板１上に形成されたゲート絶縁層２と、ゲート絶縁層２上に形成されたアシストゲートＡＧ４と、アシストゲートＡＧ４上に形成され、アシストゲートＡＧ４に達する孔３０ａを有する層間絶縁層３０と、孔３０ａ内を埋めるコンタクトＣＴ２とを備えている。コンタクトＣＴ２とアシストゲートＡＧ４との接続部Ａの真下に存在するゲート絶縁層２ａは、接続部Ａの真下以外の領域に存在するゲート絶縁層２よりも厚い。
【００４３】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリによれば、コンタクトＣＴ２とアシストゲートＡＧ４との接続部Ａの真下に存在するゲート絶縁層２ａが相対的に厚いので、ゲート絶縁層２ａが劣化してもアシストゲートＡＧ４とシリコン基板１との絶縁性への影響は少ない。また、孔３０ａがアシストゲートＡＧ４を突き抜けてゲート絶縁層２ａに達しても、アシストゲートＡＧ４とシリコン基板１との絶縁性への影響は少ない。さらに、孔３０ａがシリコン基板１に達しにくい。以上により、ＡＧ−ＡＮＤ型フラッシュメモリの信頼性を向上することができる。
【００４４】
一方、図１５に示すようにゲート絶縁層１０２の厚みが一定である場合には、層間絶縁層１３０に開口された孔１３０ａがアシストゲートＡＧ４およびゲート絶縁層１０２を貫通してシリコン基板１０１にまで達しやすい。孔１３０ａがシリコン基板１０１に達すると、孔１３０ａ内に形成されたコンタクトＣＴ１０２を介して配線１３１とシリコン基板１０１とがショートするという問題が生じる。本実施の形態ではこのような問題を解決することができる。
【００４５】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリは、接続部Ａの真下のシリコン基板１の表面に形成された拡散層４ｃをさらに備えている。これにより、反転層１５ｃと、たとえば拡散層４などの他の領域との電気的な接続をゲート絶縁層２ａ下に形成された拡散層４ｃによって確保することができる。
【００４６】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリにおいて、アシストゲートＡＧ４はメモリセルトランジスタＴｒのソース領域となる反転層１５ｃを形成するためのものである。これにより、ソース領域となる不純物領域を形成する必要がなくなり、メモリセルのサイズを縮小することができる。
【００４７】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリの製造方法は、行列状に配置された複数のメモリセル２００を含み、複数のメモリセル２００の各々がメモリセルトランジスタＴｒを有するＡＧ−ＡＮＤ型フラッシュメモリの製造方法であって、以下の工程を備えている。シリコン基板１表面の所定の領域にｎ型の拡散層４ｃを形成する。シリコン基板１上に酸化膜よりなるゲート絶縁層２を形成する。アシストゲートＡＧ４をゲート絶縁層２上に形成する。拡散層４ｃの真上のアシストゲートＡＧ４に達する孔３０ａを有する層間絶縁層３０をアシストゲートＡＧ４上に形成する。孔３０ａを埋めるコンタクトＣＴ２を形成する。
【００４８】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリの製造方法は、行列状に配置された複数のメモリセル２００を含み、複数のメモリセル２００の各々がメモリセルトランジスタＴｒを有するＡＧ−ＡＮＤ型フラッシュメモリの製造方法であって、以下の工程を備えている。シリコン基板１表面の所定の領域にシリコンイオンを注入する。シリコン基板１上に酸化膜よりなるゲート絶縁層２を形成する。アシストゲートＡＧ４をゲート絶縁層２上に形成する。シリコンイオンを注入した領域の真上のアシストゲートＡＧ４に達する孔３０ａを有する層間絶縁層３０をアシストゲートＡＧ４上に形成する。孔３０ａを埋めるコンタクトＣＴ２を形成する。
【００４９】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリの製造方法によれば、シリコン基板１におけるｎ型の拡散層４ｃもしくはシリコンイオンを注入した領域の上には他の領域よりも厚いゲート絶縁層２ａが形成され、ゲート絶縁層２ａ上に孔３０ａが形成される。これにより、孔３０ａの形成によってゲート絶縁層２ａが劣化しても、アシストゲートＡＧ４とシリコン基板１との絶縁性への影響が少なくなる。また、孔３０ａがアシストゲートＡＧ４を突き抜けてゲート絶縁層２ａに達しても、アシストゲートＡＧ４とシリコン基板１との絶縁性への影響は少なくなる。さらに、孔３０ａがシリコン基板１に達しにくくなる。以上により、ＡＧ−ＡＮＤ型フラッシュメモリの信頼性を向上することができる。
【００５０】
本実施の形態のＡＧ−ＡＮＤ型フラッシュメモリの製造方法においては、アシストゲートを形成する際に、メモリセルトランジスタＴｒのソース領域となる反転層１５ｃを形成するためのアシストゲートＡＧ４を形成する。これにより、ソース領域となる不純物領域を形成する必要がなくなり、メモリセルのサイズを縮小することができる。
【００５１】
なお、本実施の形態においては、拡散層４ｃを形成することによってその上に形成されるゲート絶縁層２ａを相対的に厚くする場合について示したが、本発明はこのような場合に限定されるものではなく、他の手法によってゲート絶縁層２ａを相対的に厚くしてもよい。
【００５２】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの構造を示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿った断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】メモリセルの書き込み動作を説明するための断面図である。
【図５】メモリセルの読み出し動作を説明するための断面図である。
【図６】メモリセルの消去動作を説明するための断面図である。
【図７】図２の要部拡大図である。
【図８】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第１工程を示す断面図である。
【図９】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第２工程を示す断面図である。
【図１０】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第３工程を示す断面図である。
【図１１】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第４工程を示す断面図である。
【図１２】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第５工程を示す断面図である。
【図１３】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第６工程を示す断面図である。
【図１４】本発明の一実施の形態におけるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の第７工程を示す断面図である。
【図１５】ゲート絶縁層の厚みが一定である場合のＡＧ−ＡＮＤ型フラッシュメモリの構造を示す断面図である。
【符号の説明】
【００５４】
１，１０１  シリコン基板、２，２ａ，１０２  ゲート絶縁層、３，３ａ，３ｂ，４，４ａ〜４ｃ  拡散層、５ｂ，８ａ〜８ｄ  サイドウォール、７ａ〜７ｄ，２２，２３  絶縁層、９  ＯＮＯ膜、１０ａ，１０ｂ，３０ａ，５０ａ，１３０ａ  孔、１１ａ，１１ｂ  バリアメタル、１３  ゲート電極、１５ａ〜１５ｄ  反転層、１８ａ，１８ｂ  タングステン層、２１  導電層、３０，１３０  層間絶縁層、３１，３２，１３１  配線、５０  レジスト、１００  メモリセル領域、２００  メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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