(57)【要約】【課題】  パワーダウン状態から定電流を生成するまでの起動時間を短縮することができる自己バイアス回路を提供する。【解決手段】  定電流源として使用される自己バイアス回路であって、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタで構成されるパワーダウン用のスイッチであるトランスファーゲートと、第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタで構成されるカレントミラー回路とを有する定電流生成回路と、定電流生成回路を起動するスタートアップ回路と、トランスファーゲートにパワーダウン信号を与えて定電流生成回路の動作状態を切り換えるパワーダウン回路と、トランスファーゲートが導通した状態において第１のＮＭＯＳトランジスタのゲートにＬレベルを与えて第１のＮＭＯＳトランジスタを遮断するトランスファーゲート制御回路と、トランスファーゲート制御回路の入力を切り換える切り換え回路と、を備えることを特徴とする自己バイアス回路。【選択図】      図１
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【特許請求の範囲】
【請求項１】
定電流源として使用される自己バイアス回路であって、
第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタで構成されるパワーダウン用のスイッチであるトランスファーゲートと、第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタで構成されるカレントミラー回路とを有する定電流生成回路と、
前記定電流生成回路を起動するスタートアップ回路と、
前記トランスファーゲートにパワーダウン信号を与えて前記定電流生成回路の作動状態を切り換えるパワーダウン回路と、
前記トランスファーゲートが導通した状態において前記第１のＮＭＯＳトランジスタのゲートにＬレベルを与えて前記第１のＮＭＯＳトランジスタを遮断するトランスファーゲート制御回路と、
前記トランスファーゲート制御回路の入力を切り換える切り換え回路と、
を備えることを特徴とする自己バイアス回路。
【請求項２】
前記トランスファーゲートは、前記第１のＮＭＯＳトランジスタのソースと前記第１のＰＭＯＳトランジスタのソースとが連結された第１端子と、前記第１のＮＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのドレインとが連結された第２端子とを有し、前記第１端子は前記スタートアップ回路の出力端子に接続され、前記第２端子は前記定電流生成回路の前記第３のＰＭＯＳトランジスタと直列に接続される第２のＮＭＯＳトランジスタのゲートに接続されることを特徴とする、請求項１に記載の自己バイアス回路。
【請求項３】
前記トランスファーゲート制御回路は、比較器と、第１抵抗と、第２抵抗とを有し、前記比較器の非反転入力端子は前記切り換え回路を介して前記第１端子と接続され、前記比較器の反転入力端子は基準電圧と接続され、前記比較器の出力は前記第１のＮＭＯＳトランジスタのゲートと接続されることを特徴とする、請求項２に記載の自己バイアス回路。
【請求項４】
前記比較器は、前記非反転入力端子に入力される前記第１端子の電位と、前記反転入力端子に入力される基準電圧とを比較し、前記第１端子の電位が前記基準電圧よりも低くなった場合にＬレベルを出力して前記第１のＮＭＯＳトランジスタを遮断することを特徴とする、請求項３に記載の自己バイアス回路。
【請求項５】
前記基準電圧は、前記電源端子から供給される電源電圧を前記第１抵抗及び前記第２抵抗で分圧して生成されることを特徴とする、請求項４に記載の自己バイアス回路。
【請求項６】
前記切り換え回路は、第４のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタとで構成され、前記パワーダウン信号がＨレベルの時には前記比較器の前記非反転入力端子に低電位側電源電圧を入力し、前記パワーダウン信号がＬレベルの時には前記比較器の前記非反転入力端子に前記第１端子の電位を入力することを特徴とする、請求項５に記載の自己バイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器、通信機器などの電子回路において使用される自己バイアス回路、特に、スタートアップ機能とパワーダウン機能とを備えた自己バイアス回路に関する。
【背景技術】
【０００２】
電子回路において回路動作の安定を図るためには、安定度が高く、起動時間が短い定電流回路が不可欠なものとなっている。
一般的な定電流回路の一つとして自己バイアス回路がある。図２は、従来の自己バイアス回路の概略構成を示している。図２の自己バイアス回路１０１は、パワーダウン回路１と、スタートアップ回路２と、定電流生成回路３と、高電位側電源端子４と、低電位側電源端子５と、パワーダウン信号入力端子６と、出力端子７とを備えている。
【０００３】
パワーダウン回路１は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２と、ＮＭＯＳトランジスタＭＮ１及びＭＮ２とを有し、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とによりインバータ１ａを構成している。スタートアップ回路２は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＭＰ５と、コンデンサＣ１とを有し、全てが直列に接続されている。定電流生成回路３は、ＰＭＯＳトランジスタＭＰ６、ＭＰ７及びＭＰ８と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４及びＭＮ５と、抵抗Ｒ１とを有し、ＰＭＯＳトランジスタＭＰ６及びＭＰ７によりカレントミラー回路３ａを構成している。また、ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ３とにより、スタートアップ回路２の出力側、すなわち、ＰＭＯＳトランジスタＭＰ５のドレイン端子側であるノードＬ２と、ＮＭＯＳトランジスタＭＮ４のゲート端子側であるノードＬ３との間のスイッチであるトランスファーゲート３ｂを構成している。
【０００４】
自己バイアス回路１０１は、低電位側電源端子５の電源電圧ＶＳＳを基準として高電位側電源端子４に電源電圧ＶＤＤが供給された状態において、パワーダウン信号入力端子６にＬレベルを与えると、定電流生成回路３で定電流を生成して出力端子７に出力する。具体的な動作を説明すると、パワーダウン信号入力端子６にＬレベルが与えられると、パワーダウン回路１のインバータ１ａの出力に相当するノードＬ１のレベルがＨレベルとなり、定電流生成回路３のＮＭＯＳトランジスタＭＮ３がＯＮする。同時に、定電流生成回路３のＰＭＯＳトランジスタＭＰ８もＯＮする。これにより、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡される。ノードＬ２のレベルは、スタートアップ回路２のＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＭＰ５がＯＮ状態であることからＨレベルとなっている。そのため、トランスファーゲート３ｂの導通によりノードＬ３の電位が上昇してＮＭＯＳトランジスタＭＮ４がＯＮとなる。さらに、ＮＭＯＳトランジスタＭＮ４がＯＮとなることにより、ＰＭＯＳトランジスタＭＰ６及びＭＰ７がＯＮとなり、カレントミラー回路３ａがトリガされる。そして、カレントミラー回路３ａの効果により、ＮＭＯＳトランジスタＭＮ５には抵抗Ｒ１と同じ電流が流れるように、ＰＭＯＳトランジスタＭＰ６及びＭＰ７と、ＮＭＯＳトランジスタＭＮ４とによりフィードバックがかかり、最終的にＰＭＯＳトランジスタＭＰ７にはＮＭＯＳトランジスタＭＮ５の閾値電圧Ｖｔｈと抵抗Ｒ１とで定まる定電流Ｉ（＝Ｖｔｈ／Ｒ１）が流れ、この定電流Ｉが出力端子７から出力される。
【０００５】
次に、自己バイアス回路１０１は、低電位側電源端子５の電源電圧ＶＳＳを基準として高電位側電源端子４に電源電圧ＶＤＤが供給された状態において、パワーダウン信号入力端子６にＨレベルを与えるとパワーダウン状態となる。すなわち、定電流生成回路３では定電流を生成せず、出力端子７からは定電流を出力しない状態となる。具体的な動作を説明すると、パワーダウン信号入力端子６にＨレベルが与えられると、パワーダウン回路１のインバータ１ａの出力に相当するノードＬ１のレベルがＬレベルとなり、定電流生成回路３のＮＭＯＳトランジスタＭＮ３はＯＦＦとなる。同時に、定電流生成回路３のＰＭＯＳトランジスタＭＰ８もＯＦＦとなる。これにより、トランスファーゲート３ｂが非導通となってノードＬ２とノードＬ３が遮断される。また、ノードＬ１のレベルがＬレベルであることからＰＭＯＳトランジスタＭＰ２がＯＮとなり、ノードＬ４のレベルがＨレベルとなる。そのため、ＰＭＯＳトランジスタＭＰ６及びＭＰ７がＯＦＦとなり、カレントミラー回路３ａはトリガされない。また、ＮＭＯＳトランジスタＭＮ２がＯＮとなることからノードＬ３のレベルがＬレベルとなり、ＮＭＯＳトランジスタＭＮ４もＯＦＦとなる。さらに、ＮＭＯＳトランジスタＭＮ５のゲートには抵抗Ｒ１を介して低電位側の電源電圧ＶＳＳが印可されているため、ＮＭＯＳトランジスタＭＮ５もＯＦＦとなっている。従って、定電流生成回路３を構成する全てのトランジスタがＯＦＦとなるため、定電流が生成されないパワーダウン状態となる。
【０００６】
バイアス回路に関する発明が、例えば、特許文献１に記載されている。特許文献１に記載のバイアス回路は、電源電圧に基づき基準電圧を発生する基準電圧源回路と、電源投入時の基準電圧源回路の起動時間を短縮するための起動信号を出力するスタートアップ回路とを備えている。このバイアス回路は、電源電圧が変動するような場合、例えば、電源投入直後に電源ＯＦＦされ再度電源投入されるような場合であっても、スタートアップ回路から起動信号を出力して基準電源回路の起動時間を短縮できるようにしている。
【特許文献１】特開２００３−１８８７１１号公報（第６−８頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２に示す従来の自己バイアス回路１０１では、パワーダウン信号入力端子６にＬレベルを与えて定電流を生成する場合、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡された直後にノードＬ２の急激な電位変動がノードＬ３に伝えられ、ノードＬ３の電位が所望の値になるまでに時間を要し、定電流が生成されるまでの起動時間に遅延を生じるという問題がある。これは、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８の動作速度の違いによるものと考えられる。一般に、電子の移動度が正孔の移動度よりも大きいことから、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方が動作速度は速い。従って、ＮＭＯＳトランジスタＭＮ３の高速動作により、ノードＬ２の急激な電位変動がそのままノードＬ３に伝えられるのである。
【０００８】
特許文献１に記載のバイアス回路は、基準電源回路の起動時間を短縮するものであるが、電源電圧が変動するような場合、例えば、電源投入直後に電源ＯＦＦされ再度電源投入されるような場合を対象とするものであり、パワーダウン状態からの起動時間を短縮するものではない。
【課題を解決するための手段】
【０００９】
定電流源として使用される自己バイアス回路であって、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタで構成されるパワーダウン用のスイッチであるトランスファーゲートと、第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタで構成されるカレントミラー回路とを有する定電流生成回路と、定電流生成回路を起動するスタートアップ回路と、トランスファーゲートにパワーダウン信号を与えて定電流生成回路の動作状態を切り換えるパワーダウン回路と、トランスファーゲートが導通した状態において第１のＮＭＯＳトランジスタのゲートにＬレベルを与えて第１のＮＭＯＳトランジスタを遮断するトランスファーゲート制御回路と、トランスファーゲート制御回路の入力を切り換える切り換え回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、トランスファーゲートが導通した状態において、動作速度が速い第１のＮＭＯＳトランジスタを遮断することで、トランスファーゲートの一端、例えば、前記第１のＮＭＯＳトランジスタのソースと前記第１のＰＭＯＳトランジスタのソースとの連結側であるノードＬ２の急激な電位変動が、トランスファーゲートの他端、例えば、前記第１のＮＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのドレインとの連結側であるノードＬ３に伝わりにくくなり、ノードＬ３が低電位側電源レベルＶＳＳに大きく引きずり込まれることが無くなる。これにより、トランスファーゲート両端の電位レベルが早く安定するため、パワーダウン状態からの定電流を生成するまでの起動時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の一実施形態に係る自己バイアス回路の概略構成を示している。図１の自己バイアス回路１００は、従来の自己バイアス回路１０１（図２）にトランスファーゲート制御回路８と、切り換え回路９とを付加したものとなっている。従って、図１では、自己バイアス回路１０１と同一の構造については、図２と同一符号を付してその説明を省略する。
【００１２】
トランスファーゲート制御回路８は、比較器８ａと、抵抗Ｒ２及びＲ３とを有している。比較器８ａの反転入力端子（−）には、低電位側電源端子５の電源電圧ＶＳＳを基準として高電位側電源端子４に供給される電源電圧ＶＤＤを抵抗Ｒ２及びＲ３で分圧して生成される基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝ＶＤＤ×Ｒ３／（Ｒ２＋Ｒ３）で与えられる。比較器８ａの非反転入力端子（＋）には、切り換え回路９を介してノードＬ２の電位が入力される。比較器８ａの出力は、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３のゲートに接続される。切り換え回路９は、ＰＭＯＳトランジスタＭＰ９と、ＮＭＯＳトランジスタＭＮ６とを有している。ＰＭＯＳトランジスタＭＰ９のゲート、及びＮＭＯＳトランジスタＭＮ６のゲートは共通で、パワーダウン信号入力端子６に接続される。ＰＭＯＳトランジスタＭＰ９のドレイン、及びＮＭＯＳトランジスタＭＮ６のドレインは共通で、比較器８ａの非反転入力端子（＋）に接続される。また、ＰＭＯＳトランジスタＭＰ９のソースはノードＬ２に接続され、ＮＭＯＳトランジスタＭＮ６のソースは低電位側電源端子５に接続される。
【００１３】
トランスファーゲート制御回路８の機能は、ノードＬ２の電位変動をモニタして、ノードＬ２の電位が所定のレベル、すなわち、基準電圧Ｖｒｅｆ以下になった場合にＮＭＯＳトランジスタＭＮ３のゲートにＬレベルを与えてＮＭＯＳトランジスタＭＮ３をＯＦＦ状態にするものである。上述したように、パワーダウン信号入力端子６にＬレベルを与えて定電流を生成する場合、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡されると、ノードＬ２の急激な電位変動がノードＬ３に伝えられる。ノードＬ２の急激な電位変動は、ノードＬ３のレベルを一時的に低電位側電源レベルＶＳＳにまで引きずり込み、ノードＬ３の電位が所望の値になるまでに遅延を生じる。このノードＬ３の電位レベルの大幅な低下を緩和するためには、ノードＬ２の電位変動が緩やかにノードＬ３伝わることが望ましく、そのためには、トランスファーゲート３ｂの動作速度を遅らせることが有効となる。既に述べたが、電子の移動度は正孔の移動度よりも大きいことから、一般にＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方が動作速度は速い。そこで、動作速度の速いＮＭＯＳトランジスタＮＭ３をノードＬ２の電位低下に応じてＯＦＦすれば、トランスファーゲート３ｂ全体の動作速度が遅くなり、ノードＬ２の電位変動が緩やかにノードＬ３伝わるようになる。これにより、ノードＬ３のレベルが低電位側電源レベルＶＳＳに大きく引きずられることがなくなり、ノードＬ３の電位が早く収束するようになる。
【００１４】
切り換え回路９の機能は、比較器８ａの非反転入力端子（＋）への入力信号を切り換えるものである。切り換え回路９を備えることにより、パワーダウン状態において確実にＮＭＯＳトランジスタＭＮ３をＯＦＦ状態にすることができる。具体的に説明すると、自己バイアス回路１００においては、パワーダウン時にはパワーダウン信号入力端子６にＨレベルが与えられる。この時、ＰＭＯＳトランジスタＭＰ９はＯＦＦ、ＮＭＯＳトランジスタＭＮ６はＯＮとなり、比較器８ａの非反転入力端子（＋）には低電位側電源レベルＶＳＳが入力される。これにより、比較器８ａの出力がＬレベルとなるため、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３が確実にＯＦＦ状態となる。一方、パワーダウン信号入力端子６にＬレベルが与えられると、ＰＭＯＳトランジスタＭＰ９はＯＮ、ＮＭＯＳトランジスタＭＮ６はＯＦＦ状態となり、比較器８ａの非反転入力端子（＋）にはノードＬ２の電位が入力される。次に、従来の自己バイアス回路１０１と、本実施形態に係る自己バイアス回路１００のそれぞれの場合におけるノードＬ２及びノードＬ３の電位変動について、タイムチャートを基に比較説明する。なお、タイムチャートには、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８の動作状態も合わせて示している。
【００１５】
まず、従来の自己バイアス回路１０１におけるノードＬ２及びノードＬ３の電位変動について説明する。図４は、従来の自己バイアス回路１０１のタイムチャートである。時刻ｔ０において、パワーダウン信号入力端子６にはＨレベルが与えられているとする。この時、ノードＬ２の電位レベルは高電位側電源レベルＶＤＤとほぼ等しい電位Ｖ１、例えば、３Ｖになっており、ノードＬ３の電位レベルは低電位側電源レベルＶＳＳとほぼ等しい電位Ｖ４、例えば、０Ｖになっている。また、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８は共にＯＦＦ状態となっている。次に、時刻ｔ１において、パワーダウン信号入力端子６にＬレベルが与えられたとする。この時、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８は共にＯＮ状態となり、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡される。ノードＬ２とノードＬ３が短絡されると、ノードＬ２の電位レベルが時刻ｔ１からｔ２にかけて一時的に低下していく。これにより、ＰＭＯＳトランジスタＭＰ８のゲート−ソース（ノードＬ２）間電圧Ｖｇｓが小さくなり、ＰＭＯＳトランジスタＭＰ８はＯＦＦ状態に近づく。そして、ＰＭＯＳトランジスタＭＰ８の閾値Ｖｔｈよりゲート−ソース（ノードＬ２）間電圧Ｖｇｓが小さくなる時刻ｔ２でＯＦＦ状態となる。一方、ＮＭＯＳトランジスタＭＮ３については、ノードＬ２の電位が低下することはＮＭＯＳトランジスタＭＮ３のゲート−ソース（ノードＬ２）間電圧Ｖｇｓ’が大きくなることなので、動作速度の速いＮＭＯＳトランジスタＭＮ３はそのままＯＮ状態が維持される。また、ノードＬ３の電位は、ノードＬ２とノードＬ３との短絡により一時的に高電位側電源レベルＶＤＤにほぼ等しい電位Ｖ５、例えば、３Ｖにまで上昇するが、動作速度の速いＮＭＯＳトランジスタＭＮ３がＯＮしていることから、ノードＬ２急激な電位変動がそのままノードＬ３に伝えられ、ノードＬ３のレベルは時刻ｔ２において低電位側電源レベルＶＳＳに近い電位Ｖ２、例えば、０．５Ｖにまで引きずり込まれる。このノードＬ２及びノードＬ３の電位が底を打つ時間、すなわち、時刻ｔ１から時刻ｔ２まで時間は、例えば、１５ｎｓである。その後、スタートアップ回路２の効果により、時刻ｔ２からノードＬ２及びノードＬ３のレベルが上昇し始め、所定の時刻でＰＭＯＳトランジスタＭＰ８が再度ＯＮし、続いて時刻ｔ３でノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３、例えば、１．５Ｖに収束する。この時、自己バイアス回路１０１からなる定電流回路が安定動作となる。
【００１６】
このように、従来の自己バイアス回路１０１では、ノードＬ３が低電位側電源レベルＶＳＳに近い電位Ｖ２にまで大きく引きずり込まれることから、時刻ｔ１でパワーダウン信号入力端子７にＬレベルが与えられてから、時刻ｔ３でノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３に収束するまでに時間を要してしまう。自己バイアス回路１０１における起動時間、すなわち、時刻ｔ１から時刻ｔ３までに要する時間は、例えば、２３０ｎｓである。
【００１７】
次に、本実施形態の自己バイアス回路１００におけるノードＬ２及びＬ３の電位変動について説明する。図３は、本実施形態に係る自己バイアス回路１００のタイムチャートである。時刻ｔ０において、パワーダウン信号入力端子６にはＨレベルが与えられているとする。この時、ノードＬ２の電位レベルは高電位側電源レベルＶＤＤとほぼ等しい電位Ｖ１、例えば、３Ｖになっており、ノードＬ３の電位レベルは低電位側電源レベルＶＳＳとほぼ等しい電位Ｖ４、例えば、０Ｖになっている。また、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３は、切り換え回路９の機能により、比較器８ａの非反転入力端子（＋）に低電位側電源レベルＶＳＳが入力されているため、ＯＦＦ状態となっている。また、ＰＭＯＳトランジスタＭＰ８もＯＦＦ状態となっている。次に、時刻ｔ１において、パワーダウン信号入力端子６にＬレベルが与えられたとする。この時、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３は、切り換え回路９の機能により、比較器８ａの非反転入力端子（＋）にノードＬ２の電位が入力されるため、ＯＮ状態となる。同時にＰＭＯＳトランジスタＭＰ８もＯＮ状態となり、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡される。ノードＬ２とノードＬ３が短絡されると、ノードＬ２の電位レベルが時刻ｔ１からｔ５にかけて一時的に低下していく。これにより、ＰＭＯＳトランジスタＭＰ８のゲート−ソース（ノードＬ２）間電圧Ｖｇｓが小さくなり、ＰＭＯＳトランジスタＭＰ８はＯＦＦ状態に近づく。一方、ＮＭＯＳトランジスタＭＮ３については、トランスファーゲート制御回路８の比較器８ａの機能により、ノードＬ２の電位が時刻ｔ４において設定された基準電圧Ｖｒｅｆ、例えば、２Ｖ以下になった場合に、ＮＭＯＳトランジスタＭＮ３のゲートにＬレベルが与えられＯＦＦ状態となる。これにより、時刻ｔ１からｔ５にかけてノードＬ２の急激な電位変動がノードＬ３に伝わりにくくなる。時刻ｔ５におけるノードＬ３の電位Ｖ６は、例えば、１Ｖであり、従来の自己バイアス回路１０１における電位Ｖ２、例えば、０．５Ｖよりも大きく、ノードＬ３のレベルが低電位側電源レベルＶＳＳに大きく引きずり込まれることは無い。また、ノードＬ２及びノードＬ３の電位が底を打つ時間、すなわち、時刻ｔ１から時刻ｔ５まで時間は、例えば、１３ｎｓであり、従来の自己バイアス回路１０１においてノードＬ２及びノードＬ３の電位が底を打つ時間、すなわち、時刻ｔ１から時刻ｔ２までの時間１５ｎｓに比して早くなっている。その後、スタートアップ回路２の効果により、時刻ｔ５からノードＬ２及びノードＬ３のレベルが上昇し始め、所定の時刻でＰＭＯＳトランジスタＭＰ８が再度ＯＮし、続いて従来の自己バイアス回路１０１における時刻ｔ３よりも早いタイミングでの時刻ｔ６にて、ノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３、例えば、１．５Ｖに収束する。この時、自己バイアス回路１００からなる定電流回路が安定動作となる。
【００１８】
このように、本実施形態の自己バイアス回路１００では、ノードＬ３が低電位側電源レベルＶＳＳに大きく引きずり込まれることが無くなるため、時刻ｔ１でパワーダウン信号入力端子６にＬレベルが与えられてから、時刻ｔ６でノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３に収束するまでの時間が早くなる。自己バイアス回路１００における起動時間、すなわち、時刻ｔ１から時刻ｔ６まで要する時間は、例えば、１８０ｎｓであり、従来の自己バイアス回路１０１における起動時間２３０ｎｓに比して、約２０％の高速化が実現できる。
【００１９】
〔作用効果〕
本実施形態に係る自己バイアス回路は、ノードＬ２の電位レベルに応じて、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３の動作を制御することができるトランスファーゲート制御回路８を備えている。トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡され、ノードＬ２の電位が所定のレベル（基準電圧Ｖｒｅｆ）より低下した場合に、トランスファーゲート制御回路８がＮＭＯＳトランジスタＭＮ３をＯＦＦすることで、ノードＬ２の急激な電位変動がノードＬ３に伝わりにくくなり、ノードＬ３が低電位側電源レベルＶＳＳに大きく引きずり込まれることが無くなる。これにより、ノードＬ２及びノードＬ３のレベルが早く安定するようになり、パワーダウン状態から定電流を生成するまでの起動時間を短縮することができる。
【図面の簡単な説明】
【００２０】
【図１】一実施形態に係る自己バイアス回路の概略構成図。
【図２】従来の自己バイアス回路の概略構成図。
【図３】一実施形態に係る自己バイアス回路のタイムチャート。
【図４】従来の自己バイアス回路のタイムチャート。
【符号の説明】
【００２１】
１・・・パワーダウン回路
１ａ・・・インバータ
２・・・スタートアップ回路
３・・・定電流生成回路
３ａ・・・カレントミラー回路
３ｂ・・・トランスファーゲート
４・・・高電位側電源端子
５・・・低電位側電源端子
６・・・パワーダウン信号入力端子
７・・・出力端子
８・・・トランスファーゲート制御回路
８ａ・・・比較器
９・・・切り換え回路
ＭＰ１〜９・・・ＰＭＯＳトランジスタ
ＭＮ１〜６・・・ＮＭＯＳトランジスタ
Ｃ１・・・コンデンサ
Ｒ１〜３・・・抵抗
１００、１０１・・・自己バイアス回路
【図１】
2006067416.tif 000003
【図２】
2006067416.tif 000004
【図３】
2006067416.tif 000005
【図４】
2006067416.tif 000006