(57)【要約】【課題】製造コストを低減可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルＭＴＪを含む。複数の第１書き込み線ＷＢＬは、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第１方向に沿って設けられる。第１接続線ＣＯＮＷＢＬは、複数の前記第１書き込み線の少なくとも２つを相互に電気的に接続する。【選択図】      図２
2006185577.tif 000002
【特許請求の範囲】
【請求項１】
配線を流れる電流によってメモリセルに情報を書き込み可能な半導体記憶装置であって、
複数のメモリセルと、
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第１方向に沿って設けられた複数の第１書き込み線と、
複数の前記第１書き込み線の少なくとも２つを相互に電気的に接続する第１接続線と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１接続線は前記第１書き込み線の中央部に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１接続線によって相互に電気的に接続される前記第１書き込み線の本数は、リダンダンシ救済によって置換される前記第１書き込み線の本数以上であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数の前記メモリセルは、磁気抵抗素子を含み、且つ周期的に配置され、
前記第１接続線に隣接する前記メモリセルと前記第１接続線との間の距離は、周期的に配置された前記メモリセル相互の間隔よりも大きい、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ前記第１方向と異なる第２方向に沿って設けられた複数の第２書き込み線と、
複数の前記第２書き込み線の少なくとも２つを相互に電気的に接続する第２接続線と、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
相互に隣接する２つの前記第１書き込み線から第１書き込み線対が構成され、
複数の前記第１書き込み線対が配置され、
前記第１書き込み線対のうちの一方を構成する複数の前記第１書き込み線は、前記第１接続線により相互に電気的に接続され、
前記第１書き込み線対のうちの他方を構成する複数の前記第１書き込み線は、第２接続線により相互に電気的に接続される、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
複数の前記第１書き込み線の一端にはそれぞれ第１書き込み回路が接続され、
複数の前記第１書き込み線の他端にはそれぞれ第２書き込み回路が接続され、
前記第１書き込み回路は前記第１書き込み線に書き込み電流を供給するドライブ回路を含み、前記第２書き込み回路は前記第１書き込み線から書き込み電流を引き抜くシンク回路を含むか、あるいは、
前記第１書き込み回路および前記第２書き込み回路は、前記第１書き込み線に書き込み電流を供給するドライブ回路と前記第１書き込み線から書き込み電流を引き抜くシンク回路とを含み、
１回の書き込み動作において、
１つの前記ドライブ回路と複数の前記シンク回路とが動作するか、あるいは、
１つの前記シンク回路と複数の前記ドライブ回路とが動作する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
複数の前記第１書き込み線の一端はそれぞれ第１スイッチ回路を介して第１共通線と電気的に接続され、
複数の前記第１書き込み線の他端はそれぞれ第２スイッチ回路を介して第２共通線と電気的に接続され、
前記第１共通線には第１書き込み回路が接続され、
前記第２共通線には第２書き込み回路が接続され、
前記第１書き込み回路は前記第１共通線に書き込み電流を供給するドライブ回路を含み、前記第２書き込み回路は前記第２共通線から書き込み電流を引き抜くシンク回路を含むか、あるいは、
前記第１書き込み回路および前記第２書き込み回路は、前記ドライブ回路および前記シンク回路を含み、
１回の書き込み動作において、
１つの前記第１スイッチ回路と複数の前記第２スイッチ回路とがオンとされるか、あるいは、
１つの前記第２スイッチ回路と複数の前記第１スイッチ回路とがオンとされる、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第１接続線によって相互に電気的に接続された複数の前記第１書き込み線から第１書き込み線群が構成され、
複数の前記第１書き込み線群が配置され、
書き込み対象の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続された前記第１書き込み線を含まない少なくとも１つの前記第１書き込み線群と接続された前記第１スイッチ回路および前記第２スイッチ回路のうち、
全ての前記第１スイッチ回路はオフとされ、複数の前記第２スイッチ回路はオンとされるか、あるいは、
全ての前記第２スイッチ回路はオフとされ、複数の前記第１スイッチ回路はオンとされる、
ことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１書き込み回路および前記第２書き込み回路を制御する書き込み動作制御信号が前記第１書き込み回路および前記第２書き込み回路に供給されることにより、書き込み動作の開始、または終了、または開始および終了のタイミングが制御されることを特徴とする請求項７または８に記載の半導体記憶装置。
【請求項１１】
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第２方向に沿って設けられた複数の第２書き込み線をさらに具備し、
複数の前記メモリセルは、メモリセルアレイを構成し、
前記メモリセルアレイは、前記第１接続線を境として第１サブアレイおよび第２サブアレイに分割され、
前記第１サブアレイおよび前記第２サブアレイは、各々、同数の複数のブロックに分割され、
前記第１書き込み線に書き込み電流が流れている間に、前記第１サブアレイにおいて各々の前記ブロックに属する少なくとも１つの前記第２書き込み線に書き込み電流が供給される、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
前記第１書き込み回路は前記第１共通線に書き込み電流を供給するドライブ回路を含み、
前記第２書き込み回路は前記第２共通線から書き込み電流を引き抜くシンク回路を含み、
前記第２共通線は共通電位に固定され、
前記第１接続線によって相互に電気的に接続された複数の前記第１書き込み線から複数の第１書き込み線群が構成され、
スタンバイ時において、複数の前記第１書き込み線群のそれぞれにおいて少なくとも１つの前記第２スイッチ回路はオンとされており、
１回の書き込み動作において、複数の前記第１書き込み線群の１つの選択第１書き込み線群に接続された複数の前記第１スイッチ回路と複数の前記第２スイッチ回路のうち、１つの前記第１スイッチ回路がオンとされるとともに全ての第２スイッチ回路がオンとされるか、あるいは１つの前記第２スイッチ回路がオンとされるとともに全ての前記第１スイッチ回路がオンとされる、
ことを特徴とする請求項８に記載に半導体記憶装置。
【請求項１３】
前記第１書き込み線と共通電位端との間に設けられ、スタンバイ時においてオンとされている第３スイッチ回路を複数個さらに具備し、
前記第１接続線によって相互に電気的に接続された複数の前記第１書き込み線から複数の第１書き込み線群が構成され、
１回の書き込み動作において、
複数の前記第１書き込み線群のうちの１つの選択第１書き込み線群に接続された複数の前記第１スイッチ回路と複数の前記第２スイッチ回路のうち、１つの前記第１スイッチ回路と複数の前記第２スイッチ回路とがオンとされるか、あるいは１つの前記第２スイッチ回路と複数の前記第１スイッチ回路とがオンとされ、
前記選択第１書き込み線群と接続された複数の前記第３スイッチ回路は全てオフとされる、
ことを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流によって書き込み動作を行う半導体記憶装置に関し、例えば磁気ランダムアクセスメモリ（Magnetic Random Access Memory : MRAM）の書き込み線の配置・配線構成および書き込み動作に関する。
【背景技術】
【０００２】
ＭＲＡＭ（例えば非特許文献１（IEEE Journal of Solid-State Circuits, Vol.38, No.5, May 2003, pp.769-773））は磁気抵抗効果を利用して情報を記憶するメモリであり、従来のフラッシュメモリなどが電圧印加によって書き込み動作を行っていたのに対して、電流を流すことによって書き込み動作を行うという特徴を持つ。
【０００３】
ＭＲＡＭに使用されるＭＴＪ（magnetic tunnel junction）素子は、トンネル磁気抵抗効果（tunneling magnetic restive effect）を利用した素子であり、一般的には２つの強磁性層で１つの絶縁層を挟んだ構造を有する。一方の強磁性層は基準層と呼ばれ、その磁化方向は固定される。もう一方の強磁性層は記録層と呼ばれ、その磁化方向は固定されない。トンネル磁気抵抗効果とは、２つの強磁性体膜の磁化方向の相対的な関係が平行、反平行の場合でトンネル電流が変化する現象である。２つの磁化方向の方向が平行の場合、トンネル電流が大きくなるため、ＭＴＪ素子の抵抗値は低く、この場合を例えば“０”データとする。一方、２つの磁化方向の方向が反平行の場合、トンネル電流が小さくなるため、ＭＴＪ素子の抵抗値が高く、この場合を例えば“１”データとする。書き込み動作は、電流によって発生する磁界によって基準層の磁化方向を基準層と同一方向または反対方向に変化させることで行われる。
【０００４】
特許文献１（米国特許第6,545,906B1号明細書）には、いわゆるトグル書き込み方式を採用した磁気記憶装置が記載されている。この方式の磁気記憶装置では、ＭＴＪ素子の磁化容易軸方向、ＭＴＪ素子の構造、書き込み電流を流すタイミングが従来のものと異なる。
【０００５】
特許文献２（特願2002-382393号公報）には、いわゆる抵抗分割型のメモリセルが採用された磁気記憶装置が記載されている。この方式では、抵抗分割型のセルでは、１つのメモリセルが、互いに相補のデータを保持する２つのＭＴＪ素子を有し、読み出し信号の値が、２つのＭＴＪ素子の抵抗比によって決まる。
【特許文献１】米国特許第6,545,906B1号明細書
【特許文献２】特願2002-382393号公報
【非特許文献１】「IEEE Journal of Solid-State Circuits」、２００３年５月、Vol.38、No.5、p.769-773
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、書き込み動作に電流を利用する半導体記憶装置において、書き込み動作時における書き込み配線の実効的な抵抗値を低減することで１つのメモリセルアレイの規模を拡大し、それによってチップサイズを縮小することで製造コストを低減可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による半導体記憶装置は、配線を流れる電流によってメモリセルに情報を書き込み可能な半導体記憶装置であって、複数のメモリセルと、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第１方向に沿って設けられた複数の第１書き込み線と、複数の前記第１書き込み線の少なくとも２つを相互に電気的に接続する第１接続線と、を具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルアレイの規模を拡大できることでチップサイズが縮小でき、その結果として製造コストを削減可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明者等は、本発明の開発の過程において、製造コストを低減可能な磁気記憶装置の実現方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１０】
一般的なＭＲＡＭにおいては、書き込み線に電流を流し、その電流によって発生する磁界によって、ＭＴＪ素子への情報の書き込みが行われる。すなわち、種々の半導体メモリとは異なり、電流を間接的に用いた書き込み動作であるため、情報の書き込みに必要な電流量が比較的大きい。具体的には、現状で１ｍＡ〜数十ｍＡの書き込み電流が必要である。
【００１１】
ここで、書き込み線に印加される電圧を一定と仮定すると、オームの法則（Ｖ＝ＲＩ）より、十分な書き込み電流を確保するための書き込み線の抵抗が決定される。そして、書き込み線の長さは、この決定された配線抵抗により決定される。このように決定された長さに応じて、この書き込み線に対して設けられるメモリセルの数の最大値が決定される。つまり、ＭＲＡＭにおいては、メモリセルアレイの規模は書き込みに必要な電流の値によって決定される。
【００１２】
メモリデバイスにおいて、チップサイズを縮小することにより製造コストを低減するためには、メモリセルアレイの規模を可能なだけ大きくする、すなわち、１つの書き込み線に対して設けられるメモリセルの数を多くすることが必要である。書き込み線を長くすればメモリセルの数を増やすことができるが、書き込み線を長くしたことと引き換えに配線抵抗が大きくなる。書き込み配線の両端に印加する電位差を大きくすることで書き込み電流を増大させることは可能である。しかしながら、一般的に電源電圧は各世代毎に固定されており、また電源電圧以上の高電位を使用するためには高耐圧トランジスタの搭載が必要となるために製造コストが増大するため望ましくない。このため、従来は、書き込み線の長さは、書き込み線への印加電圧と書き込み電流とにより決定する長さに制限されていた。すなわち、メモリセルアレイの規模は書き込み電流の大きさにより一意的に決定され、書き込み電流の低減を行うこと以外に、メモリセルアレイ規模を増大させてチップサイズを縮小することにより製造コストを低減させることはできなかった。
【００１３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１は、本発明の各実施形態に共通の半導体記憶装置の構成を概略的に示しており、メモリセルアレイおよび書き込みに関する回路を抽出して示している。図１に示すように、半導体記憶装置は、メモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡは、後に詳述するように、複数のＭＴＪ素子ＭＴＪ、ｘ方向（紙面の左右方向）に延在する複数の書き込みビット線ＷＢＬ、ｙ方向（紙面の上下方向）に延在する複数の書き込みワード線ＷＷＬ（図では各１つのみ図示）を有する。
【００１５】
ＭＴＪ素子ＭＴＪとして、ＭＴＪ素子ＭＴＪに印加される磁界に応じて少なくとも２値の情報を記憶可能な構成とされていれば、あらゆる構成の素子を用いることができる。典型的には、２つの強磁性体膜で１つの絶縁膜を挟んだ構造が用いられる。２つの強磁性体膜の一方は、その磁化方向（スピンの方向）が固定されており、例えばピン層、固着層、基準層等と称される。２つの強磁性体膜の他方は、その磁化方向が磁化容易軸方向に沿って反転可能に構成されており、例えばフリー層、自由層、記憶層等と称される。フリー層とピン層とのスピンの方向が反平行の場合、平行の場合に応じて２値のデータが記録される。
【００１６】
ＭＴＪ素子ＭＴＪへの情報の書き込みは、典型的には、ＭＴＪ素子ＭＴＪを挟むように、交差する２つの書き込み線（書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬ）に電流を流すことにより行われる。この電流によって２つの書き込み線の周りにそれぞれ発生する磁界の合成磁界がＭＴＪ素子に印加され、この合成磁界により、フリー層のスピンの方向が反転し、情報が書き込まれる。書き込まれるべき情報に応じて、２つの書き込み線の一方または両方を流れる電流の方向が決定される。
【００１７】
各書き込みビット線ＷＢＬの両端には、書き込みビット線電流回路（ドライバ／シンカ）ＷＢＬＤが接続される。書き込みビット線電流回路ＷＢＬＤは、それぞれが、電流を流し込むドライバ回路および電流を引き抜くシンク回路を有する。書き込みビット線電流回路ＷＢＬＤには、ロウデコーダＲＤからの制御信号が供給され、この制御信号に応じて、ドライバ回路またはシンク回路のいずれかが動作する。ドライバ回路およびシンク回路のいずれが動作するかは、書き込まれる情報に応じた方向の電流が流れるように決定される。
【００１８】
同様に、書き込みワード線ＷＷＬのそれぞれの両端には書き込みワード線電流回路ＷＷＬＤが接続される。書き込みワード線電流回路ＷＷＬＤは、それぞれがドライバ回路およびシンク回路を有する。書き込みワード線電流回路ＷＷＬＤには、カラムデコーダＣＤからの制御信号が供給される。この制御信号応じて、書き込みの際、ドライバ回路およびシンク回路のいずれかが動作する。ドライバ回路およびシンク回路のいずれが動作するかは、書き込まれる情報に応じた方向の電流が流れるように決定される。
【００１９】
ロウデコーダＲＤおよびカラムデコーダＣＤ（制御部）は、アドレス信号に応じたアドレスのＭＴＪ素子ＭＴＪに情報が書き込まれるように、書き込み線電流回路（書き込みビット線電流回路ＷＢＬＤ、書き込みワード線電流回路ＷＷＬＤ）を制御する。
【００２０】
なお、いずれか一方向のみに書き込み電流が流れれば良い場合、書き込みビット線電流回路ＷＢＬＤ、書き込みワード線電流回路ＷＷＬＤは、電流の流れる方向に応じてドライバ回路またはシンク回路のいずれかの機能を有していればよい。
【００２１】
以上、説明の簡略化のために、書き込みに要する部分のみが抽出して図示され、説明がなされている。例えば読み出しワード線、選択トランジスタ等の読み出しに要する部分は、当業者によれば公知技術を用いることにより実現される。
【００２２】
次に、図２を参照して、本発明の第１実施形態に係る半導体記憶装置について説明する。図２は、本発明の第１実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図２は、図１のメモリセルアレイＭＣＡの部分のみを示している。図２に示すように、メモリセルとしての複数のＭＴＪ素子ＭＴＪが行列状に配置されることによりメモリセルアレイＭＣＡが構成されている。ＭＴＪ素子ＭＴＪは、例えば、紙面の上下方向に沿ってｘ個（ｘは２以上の自然数）、左右方向に沿ってｙ個（ｙは２以上の自然数）配置されている。
【００２３】
図２に示すように、ｘ本の書き込みビット線ＷＢＬが、紙面の横方向に並んだＭＴＪ素子を通るように、紙面の横方向に延在する。同様に、ｙ本の書き込みワード線ＷＷＬが、紙面の縦方向に並んだＭＴＪ素子ＭＴＪを通るように、紙面の縦方向に延在する。書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬは、その交差点のＭＴＪ素子と、それぞれ電気的、または磁気的、または電気的かつ磁気的に接続されている。
【００２４】
書き込みビット線ＷＢＬは、接続線（第１接続線）ＣＯＮＷＢＬにより相互に電気的に接続されている。接続線ＣＯＮＷＢＬは、書き込みワード線ＷＷＬが延在する方向に沿って延在する。接続線ＣＯＮＷＢＬにより相互に接続される書き込みビット線ＷＢＬの本数は、全書き込みビット線ＷＢＬの本数と同じであっても良いし、図５２に示すように、例えば２のｎ乗本（ｎは自然数）ごととすることもできる（図５２は４本を例示）。
【００２５】
接続線ＣＯＮＷＢＬは、メモリセルアレイＭＣＡの中央、端部近傍等、任意の位置に配置することができるが、典型的には図３６のようにメモリセルアレイＭＣＡの中央に位置する。すなわち、書き込みビット線ＷＢＬの中央に位置する。ここで、中央とは中央とその近傍を意味し、例えば、書き込みビット線ＷＢＬの接続線ＣＯＮＷＢＬの右側の部分と左側の部分との長さの比が１０％以下になるような位置を言う。また、図３６に示すように、メモリセルアレイＭＣＡと書き込みビット線ドライバＷＢＬＤとの間にセンスアンプＳＡが設けられている場合でも、同様の位置に接続線ＣＯＮＷＢＬを配置することもできる。すなわち、書き込みビット線ＷＢＬのメモリセルアレイＭＣＡ内の部分の長さＬ１、センスアンプＳＡ内の部分の長さをＬ２とした場合、書き込みビット線ＷＢＬの端から（Ｌ１／Ｌ２）／２となる位置に、接続線ＣＯＮＷＢＬが設けられる。この場合も、書き込みビット線ＷＢＬの接続線ＣＯＮＷＢＬの両側の２つの部分の長さが、ほぼ同じ（例えば１０％程度の差）であれば良く、完全に同じである必要は無い。このように、接続線ＣＯＮＷＢＬを書き込みビット線ＷＢＬの中央とする理由は、接続線ＣＯＢＷＢＬにより分かれる、書き込みビット線ＷＢＬの２つの部分間の抵抗値のバランスを取るためである。
【００２６】
また、図３に示すように、ＭＴＪ素子ＭＴＪおよび書き込みワード線からなる２列の間隔を、接続線ＣＯＮＷＢＬを挟む部分のみ大きくすることも可能である。この場合、例えば、接続線ＣＯＮＷＢＬと、これに隣接するＭＴＪ素子ＭＴＪとの間の距離Ｌａを、ＭＴＪ素子ＭＴＪと、これに隣接する書き込みワード線との間の距離Ｌｂより大きくする。こうすることにより、接続線ＣＯＮＷＢＬを流れる電流により、接続線ＣＯＮＷＢＬに隣接するＭＴＪ素子ＭＴＪに誤書き込みされる可能性を低くすることができる。電流により発生する磁界の大きさは距離の２乗に反比例するため、例えば、書き込み線とＭＴＪ素子との距離を１．５倍にした場合、ＭＴＪ素子に印加される磁界は約４４％まで低減される。
【００２７】
また、図４に示すように、書き込みワード線ＷＷＬが、接続線（第２接続線）ＣＯＮＷＷＬにより相互に電気的に接続される構成とすることも可能である。接続線ＣＯＮＷＷＬは、書き込みビット線ＷＢＬが延在する方向に沿って延在し、典型的にはメモリセルの中央に位置する。
【００２８】
さらに、図５に示すように、接続線ＣＯＮＷＷＬ、ＣＯＮＷＢＬが両方設けられた構成とすることもできる。この場合、接続線ＣＯＮＷＢＬにより接続される書き込みビット線ＷＢＬの本数と、接続線ＣＯＮＷＷＬにより接続される書き込みワード線ＷＷＬの本数とが同じであっても（図５３）異なっていても（図５４）構わない。図５３は、いずれも４本の場合を例示している。図５４は、相互接続される書き込みビット線ＷＢＬの本数が４で、相互接続される書き込みワード線ＷＷＬの本数が２の場合を例示している。また、図５５に例示するように、書き込みワード線ＷＷＬの長さ（書き込みワード線方向ＷＷＬに沿ったＭＴＪ素子ＭＴＪの数）が、書き込みビット線ＷＢＬの長さ（書き込みビット線ＷＢＬ方向に沿ったＭＴＪ素子ＭＴＪの数）より大きくすることもできる。
【００２９】
接続線ＣＯＮＷＢＬは、例えば書き込みビット線ＷＢＬと同じ配線層に設けられていても良いし、他の配線層に設けられていても構わない。同様に、接続線ＣＯＮＷＷＬは、書き込みワード線ＷＷＬと同じ配線層に設けられていても良いし、他の配線層に設けられていても良い。接続線ＣＯＮＷＢＬ、ＣＯＮＷＷＬの両方が設けられる場合は、例えば、図６に示すように、書き込みビット線ＷＢＬと接続線ＣＯＮＷＢＬとを同じ配線層に設け、書き込みワード線ＷＷＬと接続線ＣＯＮＷＷＬとを同じ配線層に設けることができる。図６において、例えば、実線がＭＴＪ素子ＭＴＪの上層の配線層であり、破線がＭＴＪ素子ＭＴＪの下層の配線層である。または、図７に示すように、書き込みビット線ＷＢＬと接続線ＣＯＮＷＷＬとを同じ配線層に設け、書き込みワード線ＷＷＬと接続線ＣＯＮＷＢＬとを同じ配線層に設けてもよい。この場合、各黒点の位置において、２つの配線層を電気的に接続するコンタクトが形成される。
【００３０】
本発明の第１実施形態に係る半導体記憶装置によれば、書き込みビット線ＷＢＬが、接続線ＣＯＮＷＢＬにより相互に電気的に接続されている。このため、書き込み電流を書き込みビット線ＷＢＬに流した際の書き込みビット線ＷＢＬの実効的な配線抵抗が減少する。よって、書き込みビット線ＷＢＬの両端への印加電圧と書き込み電流を維持したままで、書き込みビット線ＷＢＬを長くすることができる。よって、１つの書き込みビット線ＷＢＬに対して設けられるＭＴＪ素子を増やすことができ、メモリセルアレイＭＣＡの規模を増大させることができる。メモリセルアレイＭＣＡの規模が増大することによってチップサイズが縮小でき、その結果として１つのウェハから製造できるチップ数が増加するため、製造コストを削減できる。
【００３１】
また、接続線ＣＯＮＷＷＬにより書き込みワード線ＷＷＬが相互に電気的に接続された場合も、書き込みワード線ＷＷＬの実効的な配線抵抗を減らすことにより、同様の利点を得られる。さらに、接続線ＣＯＮＷＢＬ、ＣＯＮＷＷＬの両方が設けられることにより、書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬを長くすることができる。よって、メモリセルアレイＭＣＡの増大による製造コストの削減の効果がより高くなる。
【００３２】
（第２実施形態）
第２実施形態は、第１実施形態の半導体記憶装置の書き込み線への電流の流し方に関する。
【００３３】
第１実施形態の図２の構成において接続線ＣＯＮＷＢＬの左側のＭＴＪ素子ＭＴＪに書き込まれる場合を例に取り、図８、図９を参照して第２実施形態について以下に説明する。ここで、書き込み対象のＭＴＪ素子（選択ＭＴＪ素子）が接続線ＣＯＮＷＢＬの左側にある場合の代表例として、紙面の上から２本目の書き込みビット線ＷＢＬが通るＭＴＪ素子ＭＴＪに書き込まれる場合について説明する。
【００３４】
図８、図９は、それぞれ、本発明の第２実施形態の主要部の書き込みの際の状態の１つを概略的に示す図である。特に、図８は、選択ＭＴＪ素子を通る書き込みビット線（選択書き込みビット線）ＷＢＬ内を紙面の右に向かって書き込み電流が流れる場合を示している。図９は、選択書き込みビット線ＷＢＬ内を紙面の左に向かって書き込み電流が流れる場合を示している。図８、図９の書き込みビット線電流回路ＷＢＬＤにおいて、鋭角の先端部が書き込みビット線ＷＢＬを向いているものは、ドライバ回路が動作していることを意味する。一方、鋭角の先端部が書き込みビット線ＷＢＬと反対を向いているものは、シンク回路が動作していることを意味する。なお、図８、図９において、書き込みワード線ＷＷＬは省略されている。また、スタンバイ時は、全ての書き込みビット線ＷＢＬは、所定の電位（例えば共通電位（接地電位））にプリチャージされている。
【００３５】
図８に示すように、選択書き込みビット線ＷＢＬ内で紙面の右に向かって書き込み電流が流れる場合、選択書き込みビット線と接続された１対の書き込みビット線電流回路（選択書き込みビット線電流回路）ＷＢＬＤのうち、左側においてはドライバ回路が動作し、右側においてはシンク回路が動作する。一方、選択書き込みビット線電流回路ＷＢＬＤ以外の書き込みビット線電流回路ＷＢＬＤにおいては、シンク回路が動作する。
【００３６】
左側の選択書き込みビット線電流回路ＷＢＬＤから流れてきた書き込み電流は、接続線ＣＯＮＷＢＬを介して他の書き込みビット線ＷＢＬへと分散する。これら分散した電流は、各シンク回路により引き抜かれることにより、書き込みビット線ＷＢＬの接続線ＣＯＮＷＢＬより右側の部分では、右に向かって電流が流れる。また、書き込みビット線ＷＢＬの接続線ＣＯＮＷＢＬより左側の部分では、左に向かって電流が流れる。このように、書き込み電流が全ての書き込みビット線ＷＢＬへと分散するため、各書き込みビット線ＷＢＬを流れる電流は低下する。例えば、各書き込みビット線ＷＢＬのドライバ回路またはシンク回路と接続線ＣＯＮＷＢＬとの間の配線抵抗をＲとした場合、書き込み電流経路の抵抗値はＲ＋Ｒ／（２ｎ−１）に低減される（ｎは相互接続された書き込みビット線ＷＢＬの本数）。書き込みビット線ＷＢＬを相互接続しない従来の場合、書き込み電流経路の抵抗値は２Ｒであるため、ｎに応じて約３３％〜約５０％の抵抗値低減が可能であることが定性的に説明できる。このため、書き込みビット線ＷＢＬの配線抵抗をより大きくする、すなわち書き込みビット線ＷＢＬをより長くすることが可能となる。
【００３７】
図９に示すように、選択書き込みビット線ＷＢＬ内で紙面の左に向かって書き込み電流を流す場合、１対の選択書き込みビット線電流回路ＷＢＬＤのうち、右側においてはドライバ回路が動作し、左側においてはシンク回路が動作する。一方、選択書き込みビット線電流回路ＷＢＬＤ以外の書き込みビット線電流回路においてはドライバ回路が動作する。
【００３８】
右側の選択書き込みビット線電流回路ＷＢＬＤを除く書き込みビット線電流回路ＷＢＬＤから流れ出す書き込み電流は、接続線ＣＯＮＷＢＬを介して、選択書き込みビット線ＷＢＬの接続線ＣＯＮＷＢＬより左側の部分に流れ込む。すなわち、選択書き込みビット線ＷＢＬの接続線ＣＯＮＷＢＬより左側の部分を流れる電流は、全てのドライバ回路が流し込む電流の総和となる。このため、書き込みビット線ＷＢＬの配線抵抗を上げる、すなわち書き込みビット線ＷＢＬを長くしたとしても、選択書き込みビット線ＷＢＬの選択ＭＴＪ素子ＭＴＪを通る部分に十分に大きな電流を流すことができる。換言すれば、十分な書き込み電流を流すことができるとともに、書き込みビット線ＷＢＬをより長くすることができる。
【００３９】
なお、図８の場合に関し、選択書き込みビット線電流回路ＷＢＬＤ以外のビット線電流回路ＷＢＬＤにおいて、全てのシンク回路が動作することは必ずしも必要ではない。すなわち、少なくとも１つ以上のシンク回路が動作していればよい。また、図９の場合に関しても、選択書き込みビット線電流回路ＷＢＬＤ以外のビット線電流回路ＷＢＬＤにおいて、少なくとも１つ以上のドライバ回路が動作していればよい。このことは、以下の各実施形態においても同様に当てはまる。
【００４０】
以上、選択ＭＴＪ素子ＭＴＪが、接続線ＣＯＮＷＢＬの左側にある場合を例に取り説明した。選択ＭＴＪ素子ＭＴＪが、接続線ＣＯＮＷＢＬの右側にある場合も同様である。すなわち、選択書き込みビット線ＷＢＬを右に向かって流れる場合は、左側の選択書き込み線電流回路ＷＢＬＤにおいてはドライバ回路が動作し、右側においてはシンク回路が動作する。これ以外の書き込みビット線電流回路ＷＢＬＤにおいては、ドライバ回路が動作する。一方、選択書き込みビット線ＷＢＬを左に向かって流れる場合は、右側の選択書き込み線電流回路ＷＢＬＤにおいてはドライバ回路が動作し、左側においてはドライバ回路が動作する。これ以外の書き込みビット線電流回路ＷＢＬＤにおいては、シンク回路が動作する。
【００４１】
また、書き込みビット線ＷＢＬに関して、すなわち第１実施形態の図２の例に関して説明したが、図４の例に関しても同様にして、各書き込みワード線電流回路ＷＷＬＤがドライバ回路またはシンク回路のいずれが活性化されるかが決定される。次に、書き込み線において一方向のみに電流が流れれば書き込み動作が行える場合があり、図４の場合を例に取り、以下に説明する。図１０、図１１は、それぞれ、第２実施形態の書き込みの際の状態の１つを概略的に示す図であり、書き込みワード線ＷＷＬの一方向、例えば紙面の上から下に向かう方向にのみ電流が流れる場合を示している。
【００４２】
選択ＭＴＪ素子ＭＴＪが接続線ＣＯＮＷＷＬの上側にある場合、図１０に示すように、選択書き込みワード線ＷＷＬと接続されたドライバ回路のみが動作し、それ以外のドライバ回路は動作しない。一方、シンク回路は全てが動作する。また、選択ＭＴＪ素子ＭＴＪが接続線ＣＯＮＷＷＬの下側にある場合、図１１に示すように、選択書き込みワード線ＷＷＬと接続されたシンク回路のみが動作し、それ以外のシンク回路は動作しない。一方、ドライバ回路は全てが動作する。このような制御により、書き込み電流回路が、ドライバ回路およびシンク回路の一方のみを有している場合でも、書き込み線の選択ＭＴＪ素子ＭＴＪを通る部分に十分な書き込み電流を流しつつ、書き込み線を長くすることができる。なお、図１０、図１１において、書き込みビット線ＷＢＬは省略されている。
【００４３】
さらに、図５の例に関しても、本実施形態において示した各制御を組み合わせることにより、書き込みビット線ＷＢＬ、書き込みワード線ＷＷＬの両方に関して、十分な書き込み電流の確保しつつ、その長さを伸ばすことができる。
【００４４】
次に、書き込みビット線電流回路ＷＢＬＤ、書き込みワード線電流回路ＷＷＬＤの制御について説明する。図５６は、書き込みビット線電流回路とその制御信号を示す図である。図５６に示すように、紙面左側の各書き込みビット線電流回路ＷＢＬＤ１には、制御信号ＬＳＥＬ、ＤＡＴ１、ＷＡＣＴ、およびアドレス信号ＵＳＥＬ（ｍ）、ＳＥＬ（ｎ）が供給される。紙面右側の各書き込みビット線電流回路ＷＢＬＤ２には、制御信号ＲＳＥＬ、ＤＡＴ０、ＷＡＣＴ、およびアドレス信号ＵＳＥＬ（ｍ）、ＳＥＬ（ｎ）が供給される。なお、ｍは、１つの接続線ＣＯＮＷＢＬにより接続された書き込みビット線群の数であり、ｎは１つの接続線ＣＯＮＷＢＬにより相互に接続される書き込みビット線ＷＢＬの数である。以下、１つの接続線ＣＯＮＷＢＬにより接続された書き込みビット線ＷＢＬ、およびこの書き込みビット線ＷＬが通るＭＴＪ素子ＭＴＪを相互接続ユニットと称する。なお、以下の説明において、書き込みビット線ＷＢＬ、および書き込みビット線電流回路ＷＢＬＤに関してのみ説明するが、書き込みワード線ＷＷＬおよび書き込みワード線電流回路に関しても全く同様である。
【００４５】
書き込みビット線電流回路ＷＢＬＤが、制御信号ＬＳＥＬ、ＲＳＥＬ、ＤＡＴ０、ＤＡＴ１、ＵＳＥＬ（ｍ）、ＳＥＬ（ｎ）、ＷＡＣＴの組み合わせに応じて制御される。この結果、選択ＭＴＪ素子ＭＴＪの位置、選択ＭＴＪ素子の接続線ＣＯＮＷＢＬに対する位置、書き込みデータに応じて、図８、９等と同様の状態が形成されるとともに選択ＭＴＪ素子に磁界が印加される。
【００４６】
図４７は、制御信号ＬＳＥＬ、ＲＳＥＬに関して示す図である。制御信号ＬＳＥＬは、全ての書き込みビット線電流回路ＷＢＬＤ１に供給される。制御信号ＬＳＥＬは、選択ＭＴＪ素子ＭＴＪが接続線ＣＯＮＷＢＬの左側にあることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号ＲＳＥＬは、全ての書き込みビット線電流回路ＷＢＬＤ２に供給される。制御信号ＲＳＥＬは、選択ＭＴＪ素子ＭＴＪが接続線ＣＯＮＷＢＬの右側にあることを示す信号であり、このような場合に例えばハイレベルとされる。また、制御信号ＬＳＥＬ、ＲＳＥＬはロウアドレスとして書き込みワード線電流回路ＷＷＬＤ１、ＷＷＬＤ２に供給される。
【００４７】
また、同様に、書き込みワード線電流回路ＷＷＬＤ１には、選択ＭＴＪ素子がＣＯＮＷＷＬの上側にあることを示す信号が供給される。書き込みワード線電流回路ＷＷＬＤ２には、選択ＭＴＪ素子がＣＯＮＷＷＬの下側にあることを示す信号が供給される。
【００４８】
図４８は、制御信号ＤＡＴ０、ＤＡＴ１に関して例示する図である。制御信号ＤＡＴ０は、全ての書き込みビット線電流回路ＷＢＬＤ２に供給され、書き込みデータが“０”であることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号ＤＡＴ１は、全ての書き込みビット線電流回路ＷＢＬＤ１に供給され、書き込みデータが“１”であることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号ＤＡＴ０と制御信号ＤＡＴ１とは、互いに相補な信号である。
【００４９】
図４９は、アドレス信号ＵＳＥＬ（ｍ）に関して例示する図であり、ｍが２５５の場合を例示している。アドレス信号ＵＳＥＬ（０）は、１番目の相互接続ユニットと接続された全ての書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２に供給される。同様に、アドレス信号ＵＳＥＬ（ｘ）は、ｘ＋１番目の相互接続ユニットと接続された全ての書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２に供給される。
【００５０】
図５０は、アドレス信号ＳＥＬ（ｎ）に関して例示する図である。アドレス信号ＳＥＬ（０）は、各相互接続ユニット内で、最もロウアドレスの小さい（上から１番目の）書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２に供給され、このような書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２を選択することを示す信号である。同様に、アドレス信号ＳＥＬ（ｙ）は、各相互接続ユニット内で、ｙ＋１番目にロウアドレスの小さい（上からｙ＋１番目の）書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２に供給され、このような書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２を選択することを示す信号である。
【００５１】
図５１は、信号ＷＡＣＴに関して例示する図である。信号ＷＡＣＴは、全ての書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２に供給される。信号ＷＡＣＴは、書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＣ２の動作または非動作を示す旨の信号である。
【００５２】
本発明の第２実施形態に係る半導体記憶装置によれば、第１実施形態の構成における書き込みの際、複数の書き込み線電流回路内で活性化されるドライバ回路の数とシンク回路の数が異なる。すなわち、選択書き込み線（選択書き込みビット線ＷＢＬ、選択書き込みワード線ＷＷＬ）以外の書き込み線に接続されたドライバ回路またはシンク回路も、書き込み電流の方向に応じて合わせて活性化される。このため、選択ＭＴＪ素子ＭＴＪを通過した書き込み電流が他の書き込み線に分散するので、書き込み線に従来よりも大きな書き込み電流を流すことが可能となる。すなわち、書き込み線を長くすることにより書き込み線の配線抵抗が上がったとしても、十分な書き込み電流を確保できる。また、複数の書き込み線からの電流の総和が選択書き込み線に流れ込むので、書き込み線を長くしたとしても、書き込み線に大きな電圧を印加せずに十分な書き込み電流を確保することができる。
【００５３】
（第３実施形態）
第３実施形態では、第２実施形態の制御に加えて、選択書き込み線に隣接する書き込み線の、選択ＭＴＪ素子ＭＴＪと隣り合う部分には電流が流れないように制御が行われる。
【００５４】
図１２、図１３は、本発明の第３実施形態に係る半導体記憶装置の主要部の書き込みの際の状態の１つをそれぞれ概略的に示す図である。図１２は、紙面の上から２本目に該当する選択書き込みビット線ＷＢＬにおいて、書き込み電流が紙面の右に向かって流れる場合を示しており、第２実施形態の図８の状態に対応している。図１３は、選択書き込みビット線ＷＢＬにおいて、書き込み電流が紙面の左に向かって流れる場合を示しており、第２実施形態の図９の状態に対応している。
【００５５】
図１２に示すように、選択書き込みビット線ＷＢＬと隣接する書き込みビット線ＷＢＬ（隣接書き込みビット線）と接続された書き込みビット線電流回路の、接続線ＣＯＮＷＢＬを境として選択ＭＴＪ素子ＭＴＪがある側ではドライバ回路およびシンク回路の何れもが動作しない。その他の書き込みビット線電流回路においては、シンク回路が動作する。
【００５６】
また、図１３に示すように、隣接書き込みビット線と接続された書き込みビット線電流回路の、接続線ＣＯＮＷＢＬを境として選択ＭＴＪ素子ＭＴＪがある側ではドライバ回路およびシンク回路の何れもが動作しない。その他の書き込みビット線電流回路ＷＢＬＤにおいては、ドライバ回路が動作する。
【００５７】
図１２、図１３の制御とすることにより、隣接書き込みビット線ＷＢＬの選択ＭＴＪ素子ＭＴＪと隣り合う部分には電流が流れない。
【００５８】
本発明の第３実施形態に係る半導体記憶装置によれば、第２実施形態の構成に加え、隣接書き込み線（隣接書き込みビット線ＷＢＬおよび隣接書き込みワード線ＷＷＬ）の選択ＭＴＪ素子ＭＴＪと隣り合う部分には電流が流れない。このため、第２実施形態と同じ効果を得られるとともに、隣接書き込み線の選択ＭＴＪ素子ＭＴＪと隣り合う部分を流れる電流により発生する磁界が選択ＭＴＪ素子ＭＴＪに印加されることを防止できる。よって、ＭＴＪ素子ＭＴＪへの誤書き込みを回避できる。
【００５９】
（第４実施形態）
第４実施形態では、選択ＭＴＪ素子ＭＴＪの位置に応じて、選択書き込み線以外の書き込み線（非選択書き込み線）のいずれか一端のみのドライバ回路またはシンク回路が動作する。
【００６０】
図１４、図１５は、本発明の第４実施形態に係る半導体記憶装置の主要部の書き込みの際の状態の１つを概略的に示す図である。図１４は、紙面の上から２本目に該当する選択書き込みビット線ＷＢＬにおいて、書き込み電流が紙面の右に向かって流れる場合を示しており、第２実施形態の図８の状態に対応している。図１５は、選択書き込みビット線ＷＢＬにおいて、書き込み電流が紙面の左に向かって流れる場合を示しており、第２実施形態の図９の状態に対応している。
【００６１】
図１４に示すように、接続線ＣＯＮＷＢＬの左側のドライバ回路およびシンク回路は、選択書き込みビット線ＷＢＬに接続されたものを除いて全て動作しない。選択書き込みビット線ＷＢＬに接続されたドライバ回路のみが動作する。一方、接続線ＣＯＮＷＢＬの右側では全てのシンク回路が動作する。
【００６２】
また、図１５に示すように、接続線ＣＯＮＷＢＬの左側のドライバ回路およびシンク回路は、選択書き込みビット線ＷＢＬに接続されたものを除いて全て動作しない。選択書き込みビット線ＷＢＬに接続されたシンク回路は活性化されている。一方、接続線ＣＯＮＷＢＬの右側では全てのドライバ回路が動作する。
【００６３】
書き込みの際、選択ＭＴＪ素子ＭＴＪを通る書き込みワード線ＷＷＬに書き込み電流が流れるため、この書き込み電流による磁界が選択ＭＴＪ素子ＭＴＪと同じ列に属する非選択ＭＴＪ素子ＭＴＪにも印加される。この状態で、選択書き込みビット線ＷＢＬ以外の書き込みビット線（非選択書き込みビット線）の、選択書き込みワード線ＷＷＬからの磁界が印加される非選択ＭＴＪ素子ＭＴＪを通る部分に電流が流れると、これら非選択ＭＴＪ素子ＭＴＪに誤書き込みされる恐れがある。そこで、本発明の第４実施形態に係る半導体記憶装置によれば、接続線ＣＯＮＷＢＬを境として選択ＭＴＪ素子ＭＴＪと同じ側のドライバ回路およびシンク回路は、選択書き込みビット線ＷＢＬと接続されたものを除いて動作しない。この結果、選択ＭＴＪ素子ＭＴＪと同じ側で且つ選択書き込みワード線ＷＷＬが通る非選択ＭＴＪ素子ＭＴＪに、書き込みビット線ＷＢＬからの磁界が印加されることが回避される。よって、これら非選択ＭＴＪ素子ＭＴＪが誤書き込みされる可能性を大幅に減少させることができる。
【００６４】
なお、以上、書き込みビット線ＷＢＬに関して、第１実施形態の図２の例に関して説明したが、図４、図５の例に関しても同様にして制御することができる。
【００６５】
（第５実施形態）
第５実施形態は、いわゆるトグル書き込み方式を採用した半導体記憶装置（トグルＭＲＡＭ）に関する。トグルＭＲＡＭは、米国特許第6,545,906B1号明細書（Savtchenko et al.）に記載されている。トグルＭＲＡＭのＭＴＪ素子ＭＴＪの磁化容易軸方向は、書き込みビット線および書き込みワード線からなる平面において、書き込みビット線および書き込みワード線に対して４５°の角度を持った方向に沿う。そして、ＭＴＪ素子の構造および書き込み電流を流すタイミングが従来のものと異なる。
【００６６】
まず、トグル書き込み方式を採用した半導体記憶装置について以下に説明する。図１６は、トグルＭＲＡＭに用いることができるＭＴＪ素子の構造を概略的に示す断面図である。なお、図１６は、フリー層とピン層の磁化方向が平行の状態（パラレル状態）を示している。図１６に示すように、フリー層１０１とピン層１０２により、絶縁性のトンネルバリア層１０３が挟まれる。ピン層１０２は、強磁性金属からなる２つの強磁性層１１１、１１２と、これら強磁性層１１１、１１２に挟まれた常磁性金属からなる常磁性層１１３と、反強磁性金属からなる反強磁性層１１４を有する。これら強磁性層１１１、１１２と常磁性層１１３からなる構造が、反強磁性層１１４上に設けられる。２つの強磁性層１１１、１１２は、反強磁性結合している。
【００６７】
フリー層１０１は、強磁性金属からなる２つの強磁性層１２１、１２２と、これら強磁性層に挟まれた常磁性金属からなる常磁性層１２３と、を有する。２つの強磁性層１２１、１２２は、反強磁性結合している。平行状態において、トンネルバリア層１０３を挟む２つの強磁性層１１１、１２２の磁化方向は平行状態である。
【００６８】
一方、ＭＴＪ素子ＭＴＪが反平行の状態（アンチパラレル状態）の場合、図１７に示すように、トンネルバリア層１０３を挟む２つの強磁性層１１１、１２２の磁化方向は反平行状態である。
【００６９】
次に、トグル書き込み方式による書き込み方法について、以下に概略を説明する。トグル書き込み方式を採用する場合には、まず、書き込み対象となるＭＴＪ素子のデータが読み出され、そのデータと書き込みデータとが一致するならば書き込みを行わず、両者が一致しないときのみ書き込みが行われる。
【００７０】
トグル書き込み方式では、書き込みを行うと、書き込み前のＭＴＪ素子の状態に関わらずＭＴＪ素子の状態が変化する。例えば、書き込みにより、反平行状態のＭＴＪ素子は平行状態に変化し、平行状態のＭＴＪ素子は反平行状態に変化する。
【００７１】
図１８に示すように、ＭＴＪ素子ＭＴＪの状態を反転させるには、書き込みワード線ＷＷＬには、ＩＷＷＬを流し、書き込みビット線ＷＢＬには、ＩＷＢＬを流せばよい。書き込み電流ＩＷＷＬ、ＩＷＢＬを与えるタイミングは、例えば、図１９に示すようなタイミングとする。図１９に示すように、書き込み電流ＩＷＷＬを与えるタイミングと書き込み電流ＩＷＢＬを与えるタイミングとの間に、一定期間Ａのずれが存在する。
【００７２】
以下、図１９の波形図に示す期間Ｔ１〜Ｔ５のそれぞれにおけるＭＴＪ素子ＭＴＪの状態について説明する。なお、以下の書き込み動作の間、ピン層の強磁性層の磁化方向は変化しない。
【００７３】
期間Ｔ１（初期状態）
図２０に示すように、ＭＴＪ素子ＭＴＪは、トンネルバリア膜を挟んで対向する２つの強磁性層の磁化の方向に応じて、平行状態または反平行状態にある。すなわち、図２０〜図２４において、フリー層の２つの強磁性層のうちの第１強磁性層、第２強磁性層が、図１６、図１７の強磁性層１２２、１１１のいずれか一方に対応する。そして、図１６、図１７の強磁性層１２２の磁化方向が、図２０の第１強磁性層の磁化方向に対応する場合、ＭＴＪ素子は初期状態において平行状態である。一方、図１６、図１７の強磁性層１２２の磁化方向が、図２０の第２強磁性層の磁化方向に対応する場合、ＭＴＪ素子は初期状態において反平行状態である。なお、フリー層内の第１強磁性層、第２強磁性層の磁化方向は、互いに反対方向であるため、フリー層内の合成磁化は、ほぼゼロである。
【００７４】
期間Ｔ２（ＩＷＷＬの供給）
図２１に示すように、書き込みワード線ＷＷＬに書き込み電流ＩＷＷＬを流すと、この書き込み電流ＩＷＷＬにより磁界が発生する。この結果、フリー層内の第１強磁性層、第２強磁性層のそれぞれの磁化方向が書き込み電流ＩＷＷＬにより発生した磁界の方向を向こうとすることにより、フリー層に合成磁化方向が現れる。
【００７５】
ここで、フリー層内の２つの強磁性層の反強磁性結合を調整して設計することにより、これら２つの強磁性層のそれぞれの磁化方向が書き込み電流ＩＷＷＬにより発生した磁界方向を向くことがないようにする。フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら時計回りに回転し、書き込み電流ＩＷＷＬにより発生した磁界方向を向こうとする。そして、フリー層の合成磁化方向が、書き込み電流ＩＷＷＬにより発生した磁界方向と一致した時点で、フリー層内の２つの強磁性層の磁化方向の回転が停止する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みビット線ＷＢＬと平行な方向を向く。
【００７６】
期間Ｔ３（ＩＷＷＬ、ＩＷＢＬの供給）
次に、図２２に示すように、書き込みワード線ＷＷＬに書き込み電流ＩＷＷＬを流している状態において、書き込みビット線ＷＢＬに書き込み電流ＩＷＢＬを流すと、これら書き込み電流ＩＷＷＬ、ＩＷＢＬにより合成磁界が発生する。この結果、フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流ＩＷＷＬ、ＩＷＢＬによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、ＭＴＪ素子ＭＴＪの磁化容易軸方向を向く。
【００７７】
期間Ｔ４（ＩＷＢＬの供給）
次に、図２３に示すように、書き込みワード線ＷＷＬに流していた書き込み電流ＩＷＷＬを遮断すると、書き込みビット線ＷＢＬ内を流れる書き込み電流ＩＷＢＬのみによる磁界が発生する。この結果、フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流ＩＷＢＬによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みワード線ＷＷＬと平行な方向を向く。
【００７８】
期間Ｔ５（書き込み完了）
次に、図２４に示すように、書き込みビット線ＷＢＬに流していた書き込み電流ＩＷＢＬを遮断すると、フリー層内の２つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、ＭＴＪ素子ＭＴＪの磁化容易軸方向と一致するまで回転する。
【００７９】
ここで、フリー層内の２つの強磁性層のそれぞれの磁化方向は、期間Ｔ４経過後、初期状態から反対向きに変わりつつあるため、書き込み電流を遮断した後、初期状態から反対向きになるほうがエネルギー的に安定である。その結果、ＭＴＪ素子ＭＴＪの状態が反転する。
【００８０】
なお、本例では、図１９に示すように、書き込みワード線ＷＷＬに電流を流すタイミングを、一定の遅延時間Ａだけ、書き込みビット線ＷＢＬに電流を流すタイミングよりも早くしている。しかし、これとは逆に、書き込みビット線ＷＢＬに電流を流すタイミングを、一定の遅延時間Ａだけ、書き込みワード線ＷＷＬに電流を流すタイミングよりも早くなるように設定してもよい。この場合、磁化方向の回転方向は、上記例とは異なる。しかし、フリー層の合成磁化方向がある時点で印加された書き込みワード線ＷＷＬおよび書き込みビット線ＷＢＬによる磁界の方向を向くように、フリー層内の２つの強磁性層の磁化方向が回転することに変わりはない。
【００８１】
次に、上記したようなトグル書き込み方式が採用された半導体記憶装置に関わる本発明の第５実施形態について以下に説明する。図２５は、本発明の第５実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図２５に示すように、第５実施形態に係る半導体記憶装置は、トグル書き込み方式を採用しており、ＭＴＪ素子ＭＴＪの磁化容易軸の方向は、書き込みビット線および書き込みワード線に対して４５°の角度を持った方向に沿う。また、本実施形態のＭＴＪ素子ＭＴＪは、トグル書き込み方式に適した構成を有しており、例えば図１７に示す構成を有する。図２５は、書き込みビット線ＷＢＬが、接続線ＣＯＮＷＢＬにより相互に電気的に接続された例を示しており、第１実施形態の図２に対応する。これ以外の構成に関しては、第１実施形態の図２と同じである。
【００８２】
また、図２６に示すように、書き込みワード線ＷＷＬが、接続線ＣＯＮＷＷＬにより相互に電気的に接続された構成とすることもできる。図２６は、第１実施形態の図４に対応し、ＭＴＪ素子ＭＴＪの構成および磁化容易軸の方向が異なることを除いて、図４と同じである。
【００８３】
さらに、図２７に示すように、接続線ＣＯＮＷＢＬ、ＣＯＮＷＷＬが両方設けられた構成とすることも可能である。図２７は、第１実施形態の図５に対応し、ＭＴＪ素子ＭＴＪの構成および磁化容易軸の方向が異なることを除いて、図５と同じである。
【００８４】
本発明の第５実施形態に係る半導体記憶装置によれば、ＭＴＪ素子ＭＴＪの磁化容易軸方向の向きと無関係に、書き込み線が接続線により相互に電気的に接続されることにより、第１実施形態と同じ利点を得られる。
【００８５】
（第６実施形態）
第６実施形態は、リダンダンシ回路が設けられた場合に関する。図２８は、本発明の第６実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図２８に示すように、半導体記憶装置は、第１実施形態と同じ構成のメモリセルアレイＭＣＡと、冗長（置換用）メモリセルアレイＲＭＣＡを有する。例えば、半導体記憶装置の動作テストの際に、複数のヒューズ等により構成されるプログラム配線部を用いて内部回路をプログラムしておく。この内部回路により、実際の使用時に不良のＭＴＪ素子またはＭＴＪ素子を含むラインのアドレスが入力されても、冗長メモリセルアレイＭＣＡ内の冗長ＭＴＪ素子ＲＭＴＪに選択が切り替わる。
【００８６】
冗長メモリセルアレイＭＣＡの構成は、メモリセルアレイＭＣＡと同様である。すなわち、複数の冗長ＭＴＪ素子ＲＭＴＪが行列状に配置され、これらＭＴＪ素子ＲＭＴＪを交点として、置換用の書き込みビット線ＲＷＢＬ、書き込みワード線ＷＷＬが交差する。書き込みビット線ＲＷＢＬは、接続線ＣＯＮＲＷＢＬにより相互に電気的に接続される。ここで、接続線ＣＯＮＲＷＢＬにより接続される書き込みビット線ＲＷＢＬの本数は、メモリセルアレイＭＣＡにおいて接続線ＣＯＮＷＢＬにより接続される書き込みビット線ＷＢＬの本数Ｌと同じに設定されている。
【００８７】
不良のＭＴＪ素子ＭＴＪが置換される際、１つの接続線ＣＯＮＷＢＬにより接続されたビット線ＷＢＬおよびこれらが通るＭＴＪ素子ＭＴＪの単位で、書き込みビット線ＲＷＢＬおよび冗長ＭＴＪ素子ＲＭＴＪと置換される。これにより、ＭＴＪ素子が冗長ＭＴＪ素子ＲＭＴＪにより置換されたとしても、置換されていない場合と同等に半導体記憶装置を動作し、且つメモリセルアレイＭＣＡにおいて接続線により得られるのと同じ利点を得ることができる。
【００８８】
なお、上記説明において、１つのメモリセルアレイＭＣＡに対して１つの冗長メモリセルアレイＲＭＣＡが設けられる例を示した。しかしながら、これに限らず、例えば図２９に示すように、１つの冗長メモリセルアレイＲＭＣＡ内の複数の単位のそれぞれが、複数のメモリセルアレイＭＣＡにより置換されていても良い。
【００８９】
また、上記説明において、メモリセルアレイＭＣＡに加えて冗長メモリセルアレイＲＭＣＡを設ける例を示したが、一つのメモリセルアレイ内に冗長用メモリセル部分を設け、例えば図３０に示すように、同一メモリセルアレイ内にて不良メモリセルの置換を行っても良い。
【００９０】
さらに、リダンダンシによる救済単位を書き込み線の相互接続本数よりも小さくすることで、リダンダンシによる救済効率を向上させることが可能である。
【００９１】
本発明の第６実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、メモリセルアレイＭＣＡにおいて複数の書き込み線が接続線により相互に電気的に接続されている。このため、第１実施形態と同じ利点を得られる。また、第６実施形態によれば、冗長メモリセルアレイＲＭＣＡの書き込みビット線ＲＷＢＬも接続線ＣＯＮＲＷＢＬにより相互に電気的に接続され、接続される本数は、メモリセルアレイＭＣＡにおいて相互に接続される書き込みビット線ＷＢＬの本数と同じである。このため、不良の部位が置換された場合でも、接続線により得られる利点が損なわれることはない。
【００９２】
（第７実施形態）
第７実施形態は、いわゆる抵抗分割型のメモリセルが採用された半導体記憶装置に関する。抵抗分割型セルは、特願2002-382393号明細書に記載されている。従来の半導体記憶装置では、１つのメモリセルが１つのＭＴＪ素子を有し、このＭＴＪ素子に定電圧が印加されることにより流れる電流信号、またはＭＴＪ素子に定電流が供給されることによりＭＴＪ素子の両端に現れる電圧信号を用いてデータが読み出される。これに対して、抵抗分割型のセルでは、１つのメモリセルが、互いに相補のデータを保持する２つのＭＴＪ素子を有し、２つのＭＴＪ素子の抵抗比によって情報が識別される。
【００９３】
まず、抵抗分割型セルを採用した半導体記憶装置の概略について以下に説明する。図３１は、抵抗分割型セルを示している。図３１に示すように、１つのメモリセルは、直列接続された２つのＭＴＪ素子ＭＴＪ、／ＭＴＪを有する。それぞれの一端は、書き込みビット線ＷＢＬ、／ＷＢＬと接続される。一方、それぞれの他端は、選択トランジスタＱ、／Ｑを介して相互に接続される。この接続ノードは読み出しビット線ＲＢＬとされる。選択トランジスタＱ、／Ｑのゲートには、読み出しワード線ＲＷＬが接続される。
【００９４】
ＭＴＪ素子ＭＴＪ、／ＭＴＪには、相補なデータが記憶され、例えばＭＴＪ素子ＭＴＪ＝“１”データで、ＭＴＪ素子／ＭＴＪ＝“０”データの状態が、メモリセルが“１”を記憶しているものとする。一方、例えばＭＴＪ素子ＭＴＪ＝“０”データで、ＭＴＪ素子／ＭＴＪ＝“１”データの状態が、メモリセルが“０”を記憶しているものとする。
【００９５】
書き込みに関しては、ＭＴＪ素子ＭＴＪ、／ＭＴＪのデータが反転するように、書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬ、／ＷＢＬの電流の向きを適切に制御することにより行われる。
【００９６】
読み出しは、ＭＴＪ素子ＭＴＪ、／ＭＴＪの抵抗値をそれぞれＲ１、Ｒ２として、書き込みビット線ＷＢＬ、／ＷＢＬ間に電圧Ｖが印加された結果、読み出しビット線ＲＢＬに生じる電位Ｖ・Ｒ２／（Ｒ１＋Ｒ２）を読み取ることにより行われる。この電位が例えば参照電位と比較されることにより、メモリセルが保持するデータが判別される。なお、当然ながら抵抗値Ｒ１、Ｒ２は、それぞれの、ＭＴＪ素子ＭＴＪ、／ＭＴＪが保持しているデータにより、高抵抗値と低抵抗値のいずれかに変化する。
【００９７】
このように、読み出し信号の値は、ＭＴＪ素子の抵抗の絶対値に依存するのではなく、２つのＭＴＪ素子の抵抗比によって決まる。よって、製造工程のばらつき等に起因してＭＴＪ素子の抵抗がばらついた場合にも、読み出される信号電圧の絶対値は変化せず、一定の読み出しマージンが確保される。
【００９８】
次に、上記したような抵抗分割型セルが採用された半導体記憶装置に関わる本発明の第７実施形態について以下に説明する。図３２は、本発明の第７実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図３２に示すように、それぞれが書き込みビット線ＷＢＬ、／ＷＢＬからなる複数の書き込みビット線対が設けられる。各ビット線対における書き込みビット線ＷＢＬ、／ＷＢＬの位置関係は同じであり、例えば紙面の上側に書き込みビット線ＷＢＬ、下側に書き込みビット線／ＷＢＬが位置している。
【００９９】
各ビット線対間には抵抗分割型のメモリセルＭＣが接続される。各メモリセルＭＣは行列上に配置される。抵抗分割型セルは、図３１に示す構成と同じく、書き込みビット線対間に設けられた２つのＭＴＪ素子ＭＴＪ、／ＭＴＪ、２つの選択トランジスタＱ、／Ｑを有する（図示せぬ）。また、２つのＭＴＪ素子ＭＴＪ、／ＭＴＪの接続ノードは、読み出しビット線ＲＢＬと接続される。同じ列に属するメモリセルＭＣのＭＴＪ素子ＭＴＪ、／ＭＴＪをそれぞれ通るように書き込みワード線ＷＷＬが設けられる。
【０１００】
書き込みビット線ＷＢＬは、接続線ＣＯＮＷＢＬにより相互に電気的に接続される。相互に接続される書き込みビット線ＷＢＬの本数は、例えば、図３３に示すように、任意の数とすることができる（図では４本を例示）。また、書き込みビット線／ＷＢＬは、接続線（第２接続線）／ＣＯＮＷＢＬにより相互に電気的に接続される。接続線ＣＯＮＷＢＬ、／ＣＯＮＷＢＬは、典型的には、メモリセルアレイＭＣＡの略中央に位置する。また、図３４に示すように、図５と同様、書き込みワード線ＷＷＬも接続線ＣＯＮＷＷＬにより相互に電気的に接続された構成とすることもできる。例えば本例では、接続線ＣＯＮＷＢＬは書き込みワード線ＷＷＬと同じレイヤで形成され、接続線ＣＯＮＷＷＬは書き込みビット線ＷＢＬと同じレイヤで形成されている。
【０１０１】
なお、図３５に示すように、隣接する書き込みビット線対間で、書き込みビット線ＷＢＬ、／ＷＢＬの位置関係が逆転しても構わない。
【０１０２】
本発明の第７実施形態に係る半導体記憶装置によれば、抵抗分割型のメモリセルを使用した場合においても、書き込みビット線ＷＢＬ相互間、および書き込みビット線／ＷＢＬ相互間が接続されることにより、第１実施形態と同じ利点を得られる。
【０１０３】
（第８実施形態）
第１乃至第７実施形態では、各書き込みビット線ＷＢＬ、各書き込みワード線ＷＷＬに対して書き込みビット線電流回路ＷＢＬＤ、書き込みワード線電流回路ＷＷＬＤが、それぞれ設けられる。これに対して、第８実施形態では、書き込みビット線電流回路ＷＢＬＤ、書き込みワード線回路ＷＷＬＤが、複数の書き込みビット線ＷＢＬ、複数の書き込みワード線ＷＷＬによって、それぞれ共有される。なお、以下の説明では、書き込み方式およびメモリセルの構成として、最も一般的な例が示されている。しかしながら、本実施形態を、第５実施形態（トグル書き込み方式）、第７実施形態（抵抗分割型メモリセル）に適用することももちろん可能である。
【０１０４】
図３８は、本発明の第８実施形態に係る半導体記憶装置の主要部を示す図である。図３８に示すように、各書き込みビット線ＷＢＬの一端は、例えばトランジスタ等のスイッチ回路ＳＷＢＬ１の一端と接続されている。各スイッチ回路ＳＷＢＬ１の他端は、共通線ＶＣＯＮＷＢＬ１と接続されている。共通線ＶＣＯＮＷＢＬ１は、書き込みビット線電流回路ＷＢＬＤ１と接続されている。同様に、各書き込みビット線ＷＢＬの他端は、例えばトランジスタ等のスイッチ回路ＳＷＢＬ２を介して共通線ＶＣＯＮＷＢＬ２と接続されている。共通線ＶＣＯＮＷＢＬ２は、書き込みビット線電流回路ＷＢＬＤ２と接続されている。
【０１０５】
各書き込みワード線ＷＷＬの一端は、スイッチ回路ＳＷＷＬ１の一端と接続されている。各スイッチ回路ＳＷＷＬ１の他端は、共通線ＶＣＯＮＷＷＬ１と接続されている。共通線ＶＯＣＮＷＷＬ１は、書き込みワード線電流回路ＷＷＬＤ１と接続されている。同様に、各書き込みワード線ＷＷＬの他端は、スイッチ回路ＳＷＷＬ２を介して共通線ＶＣＯＮＷＷＬ２と接続されている。共通線ＶＯＣＮＷＷＬ２は、書き込みワード線電流回路ＷＷＬＤ２と接続されている。
【０１０６】
スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２のオン、オフに応じて、所定の書き込みビット線ＷＢＬ、書き込みワード線ＷＷＬに電流が供給される。スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２のオン、オフの制御は、後述の制御回路により行われる。この制御に関しては、後に詳述する。
【０１０７】
メモリセルアレイは、第１実施形態、または第５実施形態、第７実施形態と同じである。また、相互接続線ＣＯＮＷＢＬ、ＣＯＮＷＷＬは、第１実施形態に示したあらゆる形態を取ることができる。例えば、相互接続線ＣＯＮＷＢＬ、ＣＯＮＷＷＬのいずれか一方が設けられていても良いし、両方であってもよい。
【０１０８】
なお、図３８は、１つのメモリセルアレイにおいて、共通線ＶＣＯＮＷＢＬ１、ＶＣＯＮＷＢＬ２、ＶＣＯＮＷＷＬ１、ＶＣＯＮＷＷＬ２が、それぞれ１本の場合を例示している。しかしながら、これらを複数本とすることも可能である。また、メモリセルアレイが複数個設けられ、隣接するメモリセルアレイが、共通線ＶＣＯＮＷＢＬ１、ＶＯＮＷＢＬ２、ＶＣＯＮＷＷＬ１、ＶＣＯＮＷＷＬ２が共有する構成とすることも可能である。
【０１０９】
スタンバイ時、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２は全てオンとされる。このため、書き込みビット線ＷＢＬの電位は、接続線ＶＣＯＮＷＢＬ１、ＶＣＯＮＷＢＬ２の電位（典型的には共通電位）にプリチャージされている。また、書き込みワード線ＷＷＬの電位は、接続線ＶＣＯＮＷＷＬ１、ＶＣＯＮＷＷＬ２の電位（典型的には共通電位）にプリチャージされている。そして、後述のように、書き込みの際、所定のスイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２がオフとされる。
【０１１０】
スタンバイ時の書き込みビット線ＷＢＬ、書き込みワード線ＷＷＬのプリチャージは、以下のようにすることもできる。すなわち、図５７に示すように、各書き込みビット線ＷＢＬの両端（スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２との接続ノード）と共通電位線との間に、例えばトランジスタ等のスイッチ回路ＳＷＰＷＢＬが設けられる。同様に、各書き込みワード線ＷＷＬの両端（スイッチ回路ＳＷＷＬ１、ＳＷＷＬ２との接続ノード）と共通電位線との間に、例えばトランジスタ等のスイッチ回路ＳＷＰＷＷＬが設けられる。そして、スイッチ回路ＳＷＰＷＢＬ、ＳＷＰＷＷＬが、スタンバイ時にオンとされ、書き込み時にオフとされる。
【０１１１】
次に、図３８の回路をより詳細に説明する。なお、以下の説明において、書き込みビット線ＷＢＬ、および書き込みビット電流回路ＷＢＬＤ１、２に関してのみ説明するが、書き込みワード線ＷＷＬおよび書き込みワード線電流回路ＷＷＬＤ１、ＷＷＬＤ２に関しても全く同様である。
【０１１２】
まず、書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＤ２について図３９乃至図４１を用いて説明する。図３９乃至図４１は、図３８の半導体記憶装置の一部を詳細に示す図である。また、図３９乃至図４１は、接続線ＣＯＮＷＢＬにより相互に接続される書き込みビット線ＷＢＬの数が４の場合を例示している。
【０１１３】
図３９は、書き込み電流が書き込みビット線ＷＢＬを両方向に流れる場合を示している。図３９に示すように、書き込みビット線電流回路ＷＢＬＤ１は、電源電位端子と共通電位端子との間に直列接続された電流源Ｉ１と、スイッチ回路ＳＷ１１、ＳＷ１２とから構成される。書き込みビット線電流回路ＷＢＬＤ２は、電源電位端子と共通電位端子との間に直列接続された電流源Ｉ２と、スイッチ回路ＳＷ２１、ＳＷ２２とから構成される。スイッチ回路ＳＷ１１とスイッチ回路ＳＷ１２との接続ノードは、接続線ＶＯＮＣＷＢＬ１と接続されている。スイッチ回路ＳＷ２１とスイッチ回路ＳＷ２２との接続ノードは、接続線ＶＣＯＮＷＢＬ２と接続されている。
【０１１４】
図４０、図４１は、書き込み電流が書き込みビット線ＷＢＬを１方向に流れる場合を示している。通常の書き込み方式の場合、書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬの一方は、両方向に電流が流れる必要がない。また、トグル書き込み方式の場合は、書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬの両方とも、一方向のみに電流が流れれば十分である。このような場合、図４０、図４１の構成の書き込み電流回路を用いることができる。
【０１１５】
図４０、図４１に示すように、書き込みビット線電流回路ＷＢＬＤ２に該当する部分は設けられず、単に接続線ＶＣＯＮＷＢＬ２は共通電位端子と接続されている。そして、図４０の場合、書き込みビット線電流回路ＷＢＬＤ１は図３９と同じである。一方、図４１の場合は、書き込みビット線電流回路ＷＢＬＤ１は、接続線ＶＣＯＮＷＢＬ１と接続された電流源Ｉ１のみを有する。
【０１１６】
次に、図４２乃至図４５を用いて、書き込みの際のスイッチ回路ＳＷＢＬ１、ＳＷＢＬ２の制御について説明する。図４２乃至図４５は、上から２つ目の相互接続ユニット内で上から２番目の書き込みビット線ＷＢＬが通るＭＴＪ素子ＭＴＪ（円にて明示）に書き込まれる場合を示している。また、図４２および図４３は、選択ＭＴＪ素子ＭＴＪが、接続線ＣＯＮＷＢＬより紙面の左側にある場合であり、図４４および図４５は、接続線ＣＯＮＷＢＬより紙面の右側にある場合である。さらに、図４２および図４４は、書き込み電流が紙面の左から右に流れる場合（例えば“１”書き込み）であり、図４３および図４５は、書き込み電流が紙面の右から左に流れる場合（例えば“０”書き込み）である。
【０１１７】
図４２の場合、スイッチＳＷ１１およびスイッチＳＷ２２がオンとされる（円にて明示）。また、複数のスイッチＳＷＢＬ１のうち、選択書き込みビット線ＷＢＬと接続されたもののみがオンとされる。スイッチＳＷＢＬ２は全てオンとされる。
【０１１８】
一方、図４３の場合、スイッチＳＷ１２およびスイッチＳＷ２１がオンとされる。また、選択ＭＴＪ素子を含む相互接続ユニット（選択相互接続ユニット）以外の接続ユニット（非選択相互接続ユニット）と接続されたスイッチＳＷＢＬ１は、全てオンとされる。非選択相互接続ユニットと接続されたＳＷＢＬ２は、全てオフとされる。選択相互接続ユニットと接続されたスイッチＳＷＢＬ１、ＳＷＢＬ２に関しては、選択ビット線ＷＢＬと接続されたスイッチＳＷＢＬ１と、全てのスイッチＳＷＢＬ２がオンとされる。
【０１１９】
図４４の場合、スイッチＳＷ１１およびスイッチＳＷ２２がオンとされる。また、非選択相互接続ユニットと接続されたスイッチＳＷＢＬ２は全てオンとされ、非選択相互接続ユニットと接続されたＳＷＢＬ１は全てオフとされる。選択相互接続ユニットと接続されたスイッチＳＷＢＬ１、ＳＷＢＬ２に関しては、選択ビット線ＷＢＬと接続されたスイッチＳＷＢＬ２と、全てのスイッチＳＷＢＬ１がオンとされる。
【０１２０】
図４５の場合、スイッチＳＷ１２およびスイッチＳＷ２１がオンとされる。また、複数のスイッチＳＷＢＬ２のうち、選択書き込みビット線ＷＢＬと接続されたもののみがオンとされる。スイッチＳＷＢＬ１は全てオンとされる。
【０１２１】
なお、電流が書き込みビット線ＷＢＬの一方向のみに流れれば十分な構成の場合、例えば図４２と図４４において、スイッチＳＷ１１およびスイッチＳＷ２２が常にオンしていても構わない。この場合の書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＤ２の構成は、図４０または図４１と同じになる。
【０１２２】
図４６に示すように、各スイッチ回路ＳＷＢＬ１は、書き込みビット線用書き込み制御回路ＷＢＬＣ１により制御され、各スイッチ回路ＳＷＢＬ２は、書き込みビット線用書き込み制御回路ＷＢＬＣ２により制御される。各書き込みビット線用書き込み制御回路ＷＢＬＣ１には、制御信号ＬＳＥＬ、ＤＡＴ１、ＷＡＣＴ、およびアドレス信号ＵＳＥＬ（ｍ）、ＳＥＬ（ｎ）が供給される。書き込みビット線用書き込み制御回路ＷＢＬＣ２には、制御信号ＲＳＥＬ、ＤＡＴ０、ＷＡＣＴ、およびアドレス信号ＵＳＥＬ（ｍ）、ＳＥＬ（ｎ）が供給される。これらの制御信号、アドレス信号は、第２実施形態と同じである。各スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２が、制御信号ＬＳＥＬ、ＲＳＥＬ、ＤＡＴ０、ＤＡＴ１、ＵＳＥＬ（ｍ）、ＳＥＬ（ｎ）、ＷＡＣＴの組み合わせに応じて制御される。この結果、選択ＭＴＪ素子ＭＴＪの位置、選択ＭＴＪ素子の接続線ＣＯＮＷＢＬに対する位置、書き込みデータに応じて、図４２乃至図４５のいずれかと同様の状態が形成されるるとともに選択ＭＴＪ素子に磁界が印加される。
【０１２３】
本発明の第８実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０１２４】
また、第８実施形態によれば、複数の書き込みビット線ＷＢＬが書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＤ２を共有し、複数の書き込みワード線ＷＷＬが書き込みワード線電流回路ＷＷＬＤ１、ＷＷＬＤ２を共有する。このため、書き込みビット線電流回路ＷＢＬＤ１、ＷＢＬＤ２、書き込みワード線電流回路ＷＷＬＤ１、ＷＷＬＤ２の数が少なくて済む。
【０１２５】
（第９実施形態）
第９実施形態は、読み出し系統の回路に関する。
【０１２６】
一般的に、書き込みビット線と読み出しビット線は同一配線にて実現される。以下、単にビット線と表現した場合は、書き込みビット線と読み出しビット線とが共有されている場合を表す。図５８は、書き込みビット線と読み出しビット線とが同一配線にて実現された例を示している。図５８に示すように、ビット線ＢＬの両端に、書き込み時に所望のビット線を選択するためのトランスファーゲートトランジスタＸＦＥＲが接続される。
【０１２７】
また、ビット線ＢＬの一端は、読み出し時に所望のビット線を選択するためのトランスファーゲートトランジスタＲＸＦＥＲを介して、センスアンプＳＡと接続される。センスアンプＳＡには、また、参照電位が供給される。各メモリセルＭＣは、ビット線ＢＬと共通電位線との間に直列接続されたＭＴＪ素子ＭＴＪと選択トランジスタＴから構成される。
【０１２８】
図５８の読み出し系統回路は、書き込みビット線ＷＢＬが、本発明の各実施形態のように、接続線ＣＯＮＷＢＬによって接続されていない場合に適用できる。したがって、書き込みワード線ＷＷＬのみが相互に接続される場合に用いることができる。
【０１２９】
一方、書き込みビット線ＷＢＬが相互に接続されている場合は、以下に述べる、いわゆるリード／ライト分離型メモリセル（Ｒ／Ｗ分離セル）方式を採用することが必要である。Ｒ／Ｗ分離セル方式は、例えば、特開P2002-170376号公報、USP6,529,404号明細書等に開示されている。
【０１３０】
図５９は、本発明の第９実施形態に係る半導体記憶装置の主要部を示している。より詳しくは、図５９では、書き込みビット線ＷＢＬが相互に接続され、且つＲ／Ｗ分離セル方式が適用されている。図５９に示すように、書き込みビット線ＷＢＬは、接続線ＣＯＮＷＢＬによって相互に接続されている。各ＭＴＪ素子ＭＴＪの一端は書き込みビット線ＷＢＬと接続され、他端は選択トランジスタＴの一端と接続され、選択トランジスタＴの多端は読み出しビット線ＲＢＬと接続される。各読み出しビット線ＲＢＬは、トランスファーゲートトランジスタＲＸＦＥＲを介してセンスアンプの入力端に接続される。
【０１３１】
本実施形態における読み出し動作は、例えば次のように行うことができる。まず、書き込みビット線ＷＢＬの電位を接地電位に設定する。次に、選択トランジスタＴをオンにして、ＭＴＪ素子ＭＴＪのデータを読み出しビット線ＲＢＬに転送する。その後、センスアンプＳＡを活性化させてデータを検知する。書き込み動作はＲ／Ｗ分離セルを適用しない場合と同様である。
【０１３２】
なお、書き込みワード線ＷＷＬは図示していない。書き込みワード線ＷＷＬは読み出し動作には無関係なため、読み出しビット線ＲＢＬを書き込みビット線ＷＢＬと分離／共有するかどうかは、書き込みワード線ＷＷＬが、各実施形態にしたがって相互に接続されるか、接続されないかとは無関係である。
【０１３３】
また本実施形態では、メモリセルＭＣが１つのＭＴＪ素子ＭＴＪと１つの選択トランジスタの直列接続で構成した所謂１Ｔ１Ｒ構成のメモリセルを使用した例を示している。しかしながら、その他の構成のメモリセルにも本実施形態を適用することも当然可能である。
【０１３４】
また、図５８、図５９では、４本のビット線ＢＬおよび読み出しビット線ＲＢＬが１つのセンスアンプＳＡを共有する例を示しているが、１つのセンスアンプＳＡを共有するビット線ＢＬおよび読み出しビット線ＲＢＬの数をこれ以上、例えば８以上とすることもできる。また、ビット線ＢＬおよび読み出しビット線ＲＢＬごとに設けられても良い。さらに、異なる相互接ユニットに属するビット線ＲＢＬが１つのセンスアンプＳＡを共有してもよい。
【０１３５】
本発明の第９実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０１３６】
また、第９実施形態によれば、書き込みビット線ＷＢＬが相互に接続された場合、Ｒ／Ｗ分離セル方式が採用される。このため、書き込みビット線ＷＢＬが相互に接続された場合でも、所望のＭＴＪ素子ＭＴＪからデータを読み出すことができる。
【０１３７】
（第１０実施形態）
第１０実施形態は、メモリセルアレイでのＩ／Ｏの割り当てに関する。
【０１３８】
高いデータ転送レートを実現するため、１回のリード／ライトにおいて、複数のビットの入出力が可能な多ビット品、いわゆるマルチＩ／Ｏの要求がある。これを実現するために、１つのメモリセルアレイにおいて、１回のリード／ライト動作において、２つ以上のメモリセルを選択する方式が用いられることがある。図６０は、従来の場合、すなわち書き込みワード線ＷＷＬが相互に接続されていない場合のＩ／Ｏの割り当てを例示している。なお、ここでは、１つのメモリセルアレイＭＣＡ内に２つのＩ／Ｏが設けられる場合を例に取り説明する。
【０１３９】
書き込みワード線ＷＷＬが相互に接続されない場合、メモリセルアレイＭＣＡは、１つのメモリセルアレイに割り当てられるＩ／Ｏ数と同じ数の領域に分割され、その各々に各Ｉ／Ｏが配置されることが一般的であった。すなわち、図６０に示すように、１つのメモリセルアレイに２つのＩ／Ｏを配置する場合、メモリセルアレイを２つの領域（Ｉ／Ｏブロック）に分割し、例えば左側のＩ／ＯブロックにＩ／Ｏ＜０＞が、右側のＩ／ＯブロックにＩ／Ｏ＜１＞が割り当てられる。そして、各Ｉ／Ｏブロックに属する書き込みビット線ＷＢＬが１回のリード／ライトによって同時に選択される。この結果、１回のリード／ライトによって、複数（図６０の場合、計２個）のメモリセル（ＭＴＪ素子）に書き込むことができる。
【０１４０】
一方、書き込みワード線ＷＷＬが相互に、例えばメモリセルアレイの中央で接続された場合、図６０の分割手法を用いることができない。その理由は、この場合、一方の側（例えば左側）の１本の書き込みワード線ＷＷＬを流れる書き込み電流は、他方の側（例えば右側）では分流されており、各書き込みワード線ＷＷＬを流れる電流値は書き込みに必要な値を下回るからである。なお、Ｉ／Ｏ毎に書き込むことも可能であるが、書き込みに必要な時間が増加する。
【０１４１】
そこで、この問題を克服するために、第１０実施形態では、図６１のようにＩ／Ｏが割り当てられる。図６１は、本発明の第１０実施形態に係る半導体記憶装置の主要部を示している。図６１に示すように、接続線ＣＯＮＷＷＬを境として、メモリセルアレイＭＣＡが２つのサブアレイＳＭＣＡに分割され、各サブアレイＳＭＣＡがさらに、例えば２つのＩ／ＯブロックＢへと分割されている。そして、各サブアレイＳＭＣＡにおいて、一方（例えば左側）のＩ／ＯブロックにＩ／Ｏ＜０＞が割り当てられ、他方（例えば右側）のＩ／ＯブロックにＩ／Ｏ＜１＞が割り当てられる。つまり、１つのメモリセルアレイＭＣＡを２つのサブアレイＳＭＣＡに分割し、その各々に、同様に複数のＩ／Ｏを割り当てる。
【０１４２】
次に、左側のサブアレイＳＭＣＡに配置されているメモリセル（ＭＴＪ素子ＭＴＪ）への書き込み動作を行う場合を説明する。書き込み電流は、図中の矢印で示されるように、左側のサブアレイＳＭＣＡでは１本の書き込みワード線ＷＷＬを流れ、接続線ＣＯＮＷＷＬにて分流され、右側のサブアレイＳＭＣＡでは４本のＷＷＬを流れる。
【０１４３】
また、左側のサブアレイＳＭＣＡのＩ／Ｏ＜０＞のＩ／ＯブロックＢおよびＩ／Ｏ＜１＞のＩ／ＯブロックＢに配置されたそれぞれの書き込みビット線ＷＢＬに書き込み電流が供給される。この結果、左側のサブアレイＳＭＣＡにおいて、Ｉ／Ｏ＜０＞のＩ／ＯブロックＢおよびＩ／Ｏ＜１＞のＩ／ＯブロックＢに配置されている各々のＭＴＪ素子ＭＴＪに同時に書き込まれる。つまり、１回の書き込み動作において、１つのメモリセルアレイＭＣＡ内の左半分または右半分に配置された複数のＩ／Ｏブロックが同時に活性化されて書き込みを行うことができる。
【０１４４】
なお、図６１は、簡略化のため、各Ｉ／ＯブロックＢに１本の書き込みビット線ＷＢＬを示している。しかしながら、書き込みビット線ＷＢＬは、周期的に、複数本設けられており、さらに、相互に接続されていても、されていなくてもよい。
【０１４５】
また、図６１では、各サブアレイＳＭＣＡにおいて、同じ側のブロックに同じＩ／Ｏが割り当てられているが、これに限られない。例えば、各Ｉ／ＯブロックＢに対して、図６１の左からＩ／Ｏ＜０＞、Ｉ／Ｏ＜１＞、Ｉ／Ｏ＜１＞、Ｉ／Ｏ＜０＞のように、接続線ＣＯＮＷＷＬを境界として鏡面対象としてもよい。
【０１４６】
また、１つのメモリセルアレイＭＣＡに２つ以上のＩ／Ｏブロックを配置することも可能である。例えば、１つのメモリセルアレイＭＣＡに４つのＩ／Ｏブロックを配置する場合には、図６２のようにすればよい。図６２は、第１０実施形態の他の例に係る半導体記憶装置の主要部を示している。
【０１４７】
図６２に示すように、メモリセルアレイＭＣＡが接続線ＣＯＮＷＷＬを境として２つのサブアレイＳＭＣＡへと分割され、各サブアレイＳＭＣＡが４つのＩ／Ｏブロックへと分割されている。そして、各サブアレイＳＭＣＡにおいて、Ｉ／ＯブロックＢに左から、Ｉ／Ｏ＜０＞、Ｉ／Ｏ＜１＞、Ｉ／Ｏ＜２＞、Ｉ／Ｏ＜３＞が割り当てられている。
【０１４８】
本発明の第１０実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０１４９】
また、第１０実施形態によれば、メモリセルアレイＭＣＡが接続線ＣＯＮＷＷＬを境として２つのサブアレイＳＭＣＡへと分割され、各サブアレイＳＭＣＡが複数のＩ／ＯブロックＢへと分割されている。このため、書き込みワード線ＷＷＬを相互に接続した場合でも、１つの制御で複数のＭＴＪ素子ＭＴＪに書き込むことが可能となる。
【０１５０】
（第１１実施形態）
第１１実施形態は、第１０実施形態を前提とし、書き込みビット線ＷＢＬについての周辺回路の構成に関する。また、書き込みビット線ＷＢＬに両方向に電流が流れる必要がある場合に関する。以下に示す構成を書き込みワードＷＷＬ線に適用することももちろん可能である。
【０１５１】
図６３は、本発明の第１１実施形態に係る半導体記憶装置の主要部を示している。図６３は、同じＩ／ＯブロックＢに属する各書き込みビット線ＷＢＬが、同じ接続線に接続された場合を示している。
【０１５２】
より詳しくは、以下の通りである。図６３に示すように、メモリセルアレイＭＣＡは、図６１と同じ規則によって、複数のサブアレイＳＭＣＡ、複数のＩ／ＯブロックＢへと分割されている。
【０１５３】
また、書き込みビット線ＷＢＬは、例えば４本ずつ、接続線ＣＯＮＷＢＬによって相互に接続されている。メモリセルアレイＭＣＡの上側には、接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１が設けられる。また、下側にも、接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１が設けられる。
【０１５４】
Ｉ／Ｏ＜０＞を割り当てられたＩ／ＯブロックＢに属する各書き込みビット線ＷＢＬは、トランジスタ等のスイッチ回路（トランスファーゲート）ＳＷＢＬ０を介して接続線ＶＣＯＮＷＢＬ０と接続される。
【０１５５】
同様に、Ｉ／Ｏ＜１＞を割り当てられたブロックに属する各書き込みビット線ＷＢＬは、トランジスタ等のスイッチ回路（トランスファーゲート）ＳＷＢＬ１を介して接続線ＶＣＯＮＷＢＬ１と接続される。
【０１５６】
各接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１には、１本の接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１に接続されるＩ／ＯブロックＢの数と同数の書き込みビット線電流回路ＷＢＬＤが接続されている。
【０１５７】
各書き込みビット線電流回路ＷＢＬＤは、電源供給端と共通電位端との間で直列接続された、定電流源Ｉ、スイッチ回路ＳＷ１、スイッチ回路ＳＷ２から構成される。スイッチ回路ＳＷ１とスイッチ回路ＳＷ２との接続ノードが、接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１と接続される。
【０１５８】
図６３の構成では、各接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１には、２つの書き込みビット線電流回路ＷＢＬＤが接続される。このため、２つの書き込みビット線電流回路ＷＢＬＤの駆動能力の総計が、所要の書き込み電流を流すに足る値であればよい。よって、各書き込みビット線電流回路ＷＢＬＤの駆動能力は、所要の書き込み電流を流すのに要する駆動能力の１／２でよい。ここで、駆動能力は、電流供給能力および電流引抜き能力を指す。
【０１５９】
また、図６３の構成によれば、書き込みビット線電流回路の個数が少ない分、書き込みビット線電流回路が占めるレイアウト面積が削減される。
【０１６０】
また、接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１毎に、１つの書き込みビット線電流回路ＷＢＬＤが設けられる構成とすることもできる。こうすることにより、レイアウト面積を縮小することができる。
【０１６１】
一方、図６４は、書き込みビット線ＷＢＬを接続する接続線が、Ｉ／ＯブロックＢごとに独立している場合を示している。図６４は、第１１実施形態の他の例に係る半導体記憶装置の主要部を示している。
【０１６２】
図６４に示すように、Ｉ／ＯブロックＢごとに、１組の接続線ＶＣＯＮＷＢＬ０、または１組の接続線ＶＣＯＮＷＢＬ１が設けられている。そして、１本の接続線ＶＣＯＮＷＢＬ０、ＶＣＯＮＷＢＬ１に１つの書き込みビット線電流回路ＷＢＬＤが接続される。各書き込みビット線電流回路ＷＢＬＤは、所要の書き込み電流を駆動する能力を有する。
【０１６３】
図６４の構成では、各書き込みビット線電流回路ＷＢＬＤと、対応するＩ／ＯブロックＢとの距離を最短にできる。このため、これらの間の配線の抵抗を小さくできるとともに、この区間の配線に対する寄生容量を小さくできる。よって、配線抵抗の影響を最小限にできるとともに、高速な書き込みを実現できる。また、各Ｉ／ＯブロックＢの上下には、計２本の接続線ＶＣＯＮＷＢＬ０またはＶＣＯＮＷＢＬ１が配置されればよい。このため、配線領域の面積が小さくて済む。
【０１６４】
次に、スイッチ回路ＳＷＢＬ０、ＳＷＢＬ１のレイアウトについて説明する。図６５は、第１１実施形態に係る半導体記憶装置のレイアウトを示している。
【０１６５】
図６５に示すように、１つのスイッチ回路ＳＷＢＬ０、ＳＷＢＬ１の一部を構成する１対のソース／ドレイン拡散領域ＳＤは、他のスイッチ回路ＳＷＢＬ０、ＳＷＢＬ１の一部を構成する１対のソース／ドレイン拡散領域ＳＤから独立している。そして、各１対のソース／ドレイン拡散領域ＳＤ相互間には、１本のゲート電極Ｇが設けられる。ゲート電極Ｇは、書き込みビット線ＷＢＬと同方向に延びている。また、各１対のソース／ドレイン拡散領域ＳＤの一方は、書き込みビット線ＷＢＬと電気的に接続され、他方は接続線ＶＣＯＮＷＢＬ０またはＶＣＯＭＷＢＬ１と電気的に接続される。
【０１６６】
また、同じＩ／ＯブロックＢに属する各スイッチ回路ＳＷＢＬ０、ＳＷＢＬ１の一端は、同じ接続線ＶＣＯＮＷＢＬ０、ＳＷＢＬ１とそれぞれ接続される。このため、ソース／ドレイン拡散層領域ＳＤの寄生容量の削減やレイアウトサイズ縮小の観点から、ソース／ドレイン拡散領域ＳＤが、隣接するスイッチ回路ＳＷＢＬ０、ＳＷＢＬ１相互間で共用されていてもよい。図６６は、第１１実施形態の他の例に係る半導体記憶装置のレイアウトを示している。
【０１６７】
図６６に示すように、１つのスイッチ回路ＳＷＢＬ０、ＳＷＢＬ１用のソース／ドレイン拡散領域ＳＤは、隣接するスイッチ回路ＳＷＢＬ０、ＳＷＢＬ１用のソース／ドレイン拡散ＳＤと共用されている。すなわち、書き込みビット線ＷＢＬと接続されるソース／ドレイン拡散領域ＳＤは、左右両側において、ゲート電極Ｇを挟んで他のソース／ドレイン拡散領域と並んでいる。書き込みビット線ＷＢＬ用のコンタクトの左右両側で、２本のゲート電極Ｇは書き込みビット線ＷＢＬと同じ方向に延び、この２本のゲート電極Ｇが相互に接続されている。ゲート電極Ｇがこのような構造をとっているため、スイッチ回路ＳＷＢＬ０、ＳＷＢＬ１のチャネル幅を縮小せずに、レイアウトを小さくできる。
【０１６８】
Ｉ／ＯブロックＢの相互間において、ソース／ドレイン拡散領域ＳＤは分離される必要がある。このため、この分離されている領域の図面中の上側では、書き込みビット線ＷＢＬは、配置される必要がない。しかしながら、配線パタンの周期性は、リソグラフィ工程における制御性の観点から、崩されないことが望ましい。このため、Ｉ／ＯブロックＢの分離部分には、書き込みビット線と同じパタンのダミービット線ＤＷＢＬが配置されている。これによりメモリセルの周期性を保ちつつ、素子分離領域を設けることができる。
【０１６９】
なお、図６６は、書き込みビット線ＷＢＬ等を示しているが、リソグラフィの観点から、ダミービット線ＤＷＢＬ部分では、ビアプラグなども可能な限り通常のメモリセルと同様に配置することが望ましい。またダミービット線ＤＷＢＬは１本だけでなく複数本配置してもよい。また、ダミービット線ＷＢＬは共通電位などに接続して電位を固定することが望ましい。
【０１７０】
また、本実施形態では、スイッチ回路ＳＷＢＬ０、ＳＷＢＬ１のゲート電極Ｇが、平面において書き込みビット線ＷＢＬと平行方向に配置した例を示している。しかしながら、メモリセルへの書き込み電流が十分小さい場合には、平面において書き込みビット線ＷＢＬと直交する方向に沿ってゲート電極Ｇを配置することもできる。その場合にも、図６６の場合と同様にダミービット線ＤＷＢＬを配置可能であり、それによって生じた領域は、ゲート電極Ｇの引き出し領域や、ゲート電極Ｇと上層の配線との接続をする為のコンタクト配置領域として使用することが可能である。
【０１７１】
また、図６７のように、Ｉ／ＯブロックＢの境界で、メモリセルからなる領域Ｍとダミービット線ＤＷＢＬの領域Ｄとの間に、読み出し用のリファレンスセルからなる領域ＲＦが設けられても良い。
【０１７２】
また、図６８のように、領域ＲＦの代わりに、リダンダンシ用メモリセルからなる領域ＲＤを配置することも可能である。これらの領域ＲＦ、ＲＤはメモリセルアレイＭＣＡの内部にあるため、メモリセルアレイＭＣＡの端部に配置されるよりもリソグラフィの観点から望ましい。
【０１７３】
また、書き込みビット線ＷＢＬの相互接続部分のレイアウトに関しては、書き込みビット線ＷＢＬ以外のレイヤ、例えばＭＴＪ素子ＭＴＪなどに関しては、可能な限り通常メモリセルと同様のレイアウトを配置することがリソグラフィの観点から望ましい。
【０１７４】
また、本実施形態では、定電流源を使用した場合の例を示しているが、必ずしも定電流源を使用しなくても書き込み動作は可能である。
【０１７５】
本発明の第１１実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０１７６】
また、第１１実施形態によれば、１つのメモリセルアレイＭＣＡに複数のＩ／Ｏが割り当てられた場合でも、効率よく周辺回路およびレイアウトを実現できる。
【０１７７】
（第１２実施形態）
第１２実施形態は、読み出し動作に関する。
【０１７８】
図６９は、本発明の第１２実施形態に係る半導体記憶装置の主要部のレイアウトを示している。図６９に示すように、読み出しワード線ドライバＲＷＬＤはメモリセルアレイＭＣＡの例えば左に配置される。すなわち、読み出しワード線ＲＷＬをいわゆるシングルエンド構成として、その一端から駆動する。つまり、１つのメモリセルアレイＭＣＡ内の全てのＩ／ＯブロックＢで読み出しワード線ＲＷＬを共有される。なお、読み出しワード線ドライバＲＷＬＤはメモリセルアレイＭＣＡの右側に配置されていてもよい。
【０１７９】
また、応用例として、メモリセルアレイＭＣＡの一端にＲＷＬドライバを配置することは同じであるが、隣接するメモリセルアレイＭＣＡで読み出しワード線ドライバＲＷＬＤを共有することもできる。
【０１８０】
ここで、読み出しワード線ＲＷＬは、図７０に示すように、書き込みビット線ＷＢＬと異なる方向において、同じ列（または行）に属する選択トランジスタＴのゲート電極と接続されている。
【０１８１】
また、図６９に示すように、メモリセルアレイＭＣＡの左右には、書き込みワード線ＷＷＬ用のスイッチ回路（トランスファーゲート、ＸＦＥＲ）および制御回路ＷＷＬＸＦＥＲが設けられる。一方の回路ＷＷＬＸＦＥＲの外側には、書き込みワード線ＷＷＬ用のソース回路および制御回路ＷＷＬＳＲＣが設けられる。他方の回路ＷＷＬＸＦＥＲの外側には、書き込みワード線ＷＷＬ用のシンク回路および制御回路ＷＷＬＳＮＫが設けられる。
【０１８２】
また、メモリセルアレイＭＣＡの例えば下にセンスアンプＳＡが配置される。メモリセルアレイＭＣＡの上下には、書き込みビット線ＷＢＬ用のスイッチ回路（トランスファーゲート、ＸＦＥＲ）および制御回路ＷＢＬＸＦＥＲが設けられる。回路ＷＢＬＸＦＥＲの外側には、書き込みビット線ＷＢＬ用のソース／シンク回路および制御回路ＷＢＬＳＲＣ／ＳＮＫが設けられる。なお、センスアンプＳＡは、メモリセルアレイＭＣＡの上側に配置されていてもよい。
【０１８３】
または、メモリセルアレイＭＣＡが図６１と同じように、複数のＩ／ＯブロックＢに分割されている場合、例えば図７１のような構成とすることができる。図７１は、第１２実施形態の他の例に係る半導体記憶装置の主要部のレイアウトを示している。
【０１８４】
図７１に示すように、メモリセルアレイＭＣＡは、４つのＩ／Ｏブロックに分割されている。そして、各ブロックには、左から、Ｉ／Ｏ＜０＞、Ｉ／Ｏ＜１＞、Ｉ／Ｏ＜０＞、Ｉ／Ｏ＜１＞が割り当てられており、それぞれ、Ｉ／Ｏ＜０Ｌ＞、Ｉ／Ｏ＜１Ｌ＞、Ｉ／Ｏ＜０Ｒ＞、Ｉ／Ｏ＜１Ｒ＞と記載する。
【０１８５】
読み出しワード線ＲＷＬは、Ｉ／Ｏ＜１Ｌ＞が付されたブロックＢと、Ｉ／Ｏ＜０Ｒ＞が付されたブロックとの間で分断される。そして、メモリセルアレイＭＣＡの左右の外側に、読み出しワード線ドライバＲＷＬＤＬ、ＲＷＬＤＲがそれぞれ設けられる。左側の読み出しワード線ＲＷＬＬは、読み出しワード線ドライバＲＷＬＤＬにより駆動される。右側の読み出しワード線ＲＷＬＲは、読み出しワード線ドライバＲＷＬＤＲにより駆動される。
【０１８６】
なお、図７１では、１つのメモリセルアレイＭＣＡを、図６１と同じ規則で分断した場合を示した。しかしながら、図６２のように、２つ以上のＩ／Ｏを用いた場合も、図７１のように読み出しワード線ＲＷＬＬ、ＲＷＬＲ、読み出しワード線ドライバＲＷＬＤＬ、ＲＷＬＤＲを配置することができる。
【０１８７】
本発明の第１２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０１８８】
また、本実施形態の図７１の構成とすることにより、読み出しワード線ＲＷＬの配線長が図６９の場合の半分となるために配線抵抗および配線容量（寄生容量）は１／２となり、読み出しワード線ＲＷＬの動作が高速化される。
【０１８９】
また、図７１の構成によれば、メモリセルアレイＭＣＡの左部分と、右部分とで独立した制御が可能となるため、メモリセルアレイの左右で所謂インターリーブ動作が可能となる。つまりメモリセルアレイ左右で交互に読み出し動作をインターリーブ動作させることができる。
【０１９０】
また、図７１の構成によれば、例えばトグル書き込み方式を採用した半導体記憶装置の場合、以下の利点を得られる。まず、トグル書き込み方式の場合、書き込みの前に行う読み出し、いわゆるRead before Write動作が必要である。そして、図７１の構成によれば、メモリセルアレイＭＣＡの左部分と右部分とで読み出し動作と書き込み動作を独立して、且つインターリーブ動作させることが可能である。このため、トグル書き込み方式の場合、メモリセルアレイＭＣＡの一方の部分で書き込みを行っている間に、他方の部分で書き込みに備えて読み出しを同時に行うということが可能となる。
【０１９１】
（第１３実施形態）
第１３実施形態は、各書き込み線と、各書き込み線を相互に接続する接続線と、の間を接続制御するスイッチ回路（トランスファーゲート）の動作に関する。
【０１９２】
書き込み線の電位は、書き込み動作における非選択状態やスタンバイ状態などにおいては、特定の電位、例えば共通電位などに固定されていることが望ましい。一方、スイッチングノイズや消費電流の観点からは、同時にスイッチング動作を行われるトランスファーゲートの個数はなるべく少ないほうが望ましい。また当然ではあるが、チップサイズなどの観点からは、回路構成はできる限り単純であることが望ましい。以下では、これらを考慮して構成された本実施形態について述べる。
【０１９３】
［書き込み線を流れる電流が一方向の場合］
最初に、書き込まれる情報によらずに、電流を一方向のみに流される書き込み線に関して説明する。このような書き込み線が書き込みワード線ＷＷＬであるとして、書き込みワード線ＷＷＬについて説明する。
【０１９４】
なお、トグル書き込み方式が採用された場合、書き込みデータによらずに、書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬともに、書き込み電流は一方向にしか流れない。したがって、このような場合、書き込みビット線ＷＢＬにも、以下の構成を適用することが可能である。
【０１９５】
図７２乃至図７４は、本発明の第１３実施形態の第１例に係る半導体記憶装置を示している。また、図７２、図７３、図７４は、スタンバイ状態、接続線ＣＯＮＷＷＬの左側のＭＴＪ素子ＭＴＪに書き込む場合、接続線ＣＯＮＷＷＬの右側のＭＴＪ素子ＭＴＪに書き込む場合、を示している。なお、図７３および図７４では、図面の上から２番目の相互接続ユニット内に配置されているＭＴＪ素子ＭＴＪへの書き込み動作を行う例を示している。
【０１９６】
図７２乃至図７４に示すように、複数のＭＴＪ素子ＭＴＪを通る複数本（例えば４本）の書き込みワード線ＷＷＬが接続線ＣＯＮＷＷＬにより接続されている。各書き込み線ＷＷＬの一端は、例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＳＷＷＬ１を介して接続線ＶＣＯＮＷＷＬ１と接続される。接続線ＶＣＯＮＷＷＬ１の一端は、例えばトランジスタからなるスイッチ回路ＳＷＷ１を介して定電流源ＩＷと接続され、他端は例えばトランジスタからなるスイッチ回路ＳＷＷ２を介して共通電位端と接続されている。
【０１９７】
各書き込みワード線ＷＷＬの他端は、例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＳＷＷＬ２を介して、接続線ＶＯＮＷＷＬ２と接続される。接続線ＶＣＯＮＷＷＬ２は、また、共通電位端と接続されている。
【０１９８】
各書き込みワード線ＷＷＬの一端とスイッチ回路ＳＷＷＬ１との接続ノードは、例えばトランジスタからなるスイッチ回路ＳＷＰＷＷＬ１を介して特定の電位端（例えば共通電位端）と接続されている。
【０１９９】
各書き込み線ＷＷＬの他端とスイッチ回路ＳＷＷＬ２との接続ノードは、例えばトランジスタからなるスイッチ回路ＳＷＰＷＷＬ２を介して特定の電位端（例えば共通電位端）と接続されている。
【０２００】
図７２に示すように、スタンバイ状態では、全てのスイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２はオンとされており、全てのスイッチ回路ＳＷＷＬ１、ＳＷＷＬ２はオフとされている。この結果、全ての書き込みワード線ＷＷＬは、共通電位に固定されている。また、スイッチ回路ＳＷＷ１はオフとされ、スイッチ回路ＳＷＷ２はオンとされている。
【０２０１】
書き込みの際、図７３、図７４に示すように、接続線ＶＣＯＮＷＷＬ１が、共通電位から電気的に切り離され、定電流源ＩＷと接続される。また選択相互接続ユニットにおいては、全てのＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２がオフとされる。
【０２０２】
さらに、接続線ＣＯＮＷＷＬの左側のＭＴＪ素子ＭＴＪに書き込む場合、図７３に示すように制御される。すなわち、選択ＭＴＪ素子ＭＴＪを含んだ相互接続ユニットにおいて、選択書き込みワード線ＷＷＬと接続されたスイッチ回路ＳＷＷＬ１と、全てのスイッチ回路ＳＷＷＬ２がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、スイッチ回路ＳＷＷＬ１、ＳＷＷＬ２が計５個で、スイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２が計８個である。
【０２０３】
一方、接続線ＣＯＮＷＷＬの右側のＭＴＪ素子ＭＴＪに書き込む場合、図７４に示すように制御される。すなわち、選択ＭＴＪ素子ＭＴＪを含んだ相互接続ユニットにおいて、全てのスイッチ回路ＳＷＷＬ１と、選択書き込みワード線ＷＷＬと接続されたスイッチ回路ＳＷＷＬ２がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、スイッチ回路ＳＷＷＬ１、ＳＷＷＬ２が計５個で、スイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２が計８個である。
【０２０４】
このように、動作するスイッチ回路の数は、選択ＭＴＪ素子の位置によらず、計１３個と少ない。このため、スイッチングノイズを最小限に抑制できると共に低消費電流化が可能となる。
【０２０５】
なお、図７２乃至図７４では、書き込みワード線ＷＷＬの両端にスイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２が接続されている。しかしながら、いずれか一方のみとしても同様の動作が可能である。また、１つの相互接続ユニット内で、全ての書き込みワード線ＷＷＬにスイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２を設けずに、少なくとも１本の書き込みワード線ＷＷＬに１つのみ設けることでも同様の動作が可能である。こうすることにより、書き込み時に動作するスイッチ回路の数は、さらに減少する。
【０２０６】
本実施形態の第２例について、図７５乃至図７７を参照して説明する。図７２乃至図７４の例では、書き込みワード線ＷＷＬの電位は、書き込みワード線ＷＷＬごとに設けられたスイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２によって固定される。これに対して、本例では、このようなスイッチ回路を用いずに、スタンバイ時の書き込みワード線ＷＷＬの電位が固定される。本例は、書き込み線（書き込みワード線ＷＷＬ）には一方向の書き込み電流しか流れないために２本の接続線のうち一方を常に共通電位に設定できる、ということを利用している。
【０２０７】
図７５乃至図７７は、第１３実施形態の第２例に係る半導体記憶装置を示している。また、図７５、図７６、図７７は、スタンバイ状態、接続線ＣＯＮＷＷＬの左側のＭＴＪ素子ＭＴＪに書き込む場合、接続線ＣＯＮＷＷＬの右側のＭＴＪ素子ＭＴＪに書き込む場合、を示している。なお、図７６および図７７では、図面の上から２番目の相互接続ユニット内に配置されているＭＴＪ素子ＴＪへの書き込み動作を例示している。
【０２０８】
図７５乃至図７７に示すように、構成は、図７２乃至図７４のスイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２が除かれた構成と同じである。そして、図７５に示すように、スタンバイ状態では、全てのスイッチ回路ＳＷＷＬ１はオンとされており、全てのスイッチ回路ＳＷＷＬ２はオフとされている。この結果、全ての書き込みワード線ＷＷＬは、共通電位に設定された接続線ＶＣＯＮＷＷＬ２に接続され、その電位は共通電位に固定される。
【０２０９】
接続線ＣＯＮＷＷＬの左側のＭＴＪ素子ＭＴＪに書き込む場合、図７６に示すように制御される。すなわち、選択書き込みワード線ＷＷＬと接続されたスイッチ回路ＳＷＷＬ１がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、スイッチ回路ＳＷＷＬ１が１つのみである。
【０２１０】
一方、接続線ＣＯＮＷＷＬの右側のＭＴＪ素子ＭＴＪに書き込む場合、図７７に示すように制御される。すなわち、選択相互接続ユニットにおいて、全てのスイッチ回路ＳＷＷＬ１がオンとされ、選択書き込みワード線ＷＷＬを除く全てのワード線ＷＷＬと接続されたスイッチ回路ＳＷＷＬ２がオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、スイッチ回路ＳＷＷＬ１が４個、スイッチ回路ＳＷＷＬ２が３個で、計７個である。
【０２１１】
このように、動作するスイッチ回路の数は、選択ＭＴＪ素子ＭＴＪの位置に応じて、１個または７個と少ない。このため、スイッチングノイズを最小限に抑制できると共に低消費電流化が可能となる。
【０２１２】
［書き込み線を流れる電流が両方向の場合］
次に、書き込まれる情報に応じて、電流を両方向に流され得る書き込み線に関して説明する。このような書き込み線が書き込みビットＷＢＬであるとして、書き込みワード線ＷＷＬについて説明する。
【０２１３】
図７８乃至図８２は、本発明の第１３実施形態の第３例に係る半導体記憶装置を示している。また、図７８はスタンバイ状態を示している。図７９、図８０は、接続線ＣＯＮＷＢＬの上側のＭＴＪ素子ＭＴＪに書き込む場合を示しており、図７９は、書き込み電流が図面の上から下に流れる場合、図８０は、書き込み電流が図面の下から上に流れる場合を示している。
【０２１４】
図８１、図８２は、接続線ＣＯＮＷＢＬの下側のＭＴＪ素子ＭＴＪに書き込む場合を示しており、図８１は、書き込み電流が図面の上から下に流れる場合、図８２は、書き込み電流が図面の下から上に流れる場合を示している。
【０２１５】
なお、図７９および図８２では、図面の真中の相互接続ユニット内に配置されているＭＴＪ素子ＭＴＪの書き込み動作を行う例を示している。
【０２１６】
図７８乃至図８２に示すように、複数のＭＴＪ素子ＭＴＪを通る複数本（例えば４本）の書き込みビット線ＷＢＬが接続線ＶＣＯＮＷＢＬにより接続されている。各書き込み線ＷＢＬの一端は、例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＳＷＢＬ１を介して接続線ＶＣＯＮＷＢＬ１と接続される。接続線ＶＣＯＮＷＢＬ１は、また、例えばトランジスタからなるスイッチ回路ＳＷＢ１１を介して定電流源ＩＢ１と接続され、例えばトランジスタからなるスイッチ回路ＳＷＢ１２を介して共通電位端と接続されている。
【０２１７】
各書き込み線ＷＢＬの他端は、例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＳＷＢＬ２を介して、接続線ＶＣＯＮＷＢＬ２と接続される。接続線ＶＣＯＮＷＢＬ２は、また、例えばトランジスタからなるスイッチ回路ＳＷＢ２１を介して定電流源ＩＢ２と接続され、例えばトランジスタからなるスイッチ回路ＳＷＢ２２を介して共通電位端と接続されている。
【０２１８】
各書き込みビット線ＷＢＬの一端とスイッチ回路ＳＷＢＬ１との接続ノード、および各書き込みビット線ＷＢＬの他端とスイッチ回路ＳＷＢＬ２との接続ノード、は例えばトランジスタからなるスイッチ回路ＳＷＰＷＢＬを介して特定の電位端（例えば共通電位端）と接続されている。
【０２１９】
図７８に示すように、スタンバイ状態では、全てのスイッチ回路ＳＷＰＷＢＬはオンとされており、全てのスイッチ回路ＳＷＢＬ１、ＳＷＢＬ２はオフとされている。この結果、全ての書き込みビット線ＷＢＬは、共通電位に固定されている。また、スイッチ回路ＳＷＢ１１、ＳＷＢ２１はオフとされ、スイッチ回路ＳＷＢ１２、ＳＷＢ２２はオンとされている。
【０２２０】
接続線ＣＯＮＷＢＬの上側のＭＴＪ素子ＭＴＪに上から下に書き込み電流を流して書き込む場合、図７９、図８１に示すように、接続線ＶＣＯＮＷＢＬ１が、共通電位端から切り離され、定電流源ＩＢ１と接続される。また、接続線ＣＯＮＷＢＬの上側のＭＴＪ素子ＭＴＪに下から上に書き込み電流を流して書き込む場合、図８０、図８２に示すように、接続線ＶＣＯＮＷＢＬ２が、共通電位端から切り離され、定電流源ＩＢ２と接続される。
【０２２１】
さらに、接続線ＣＯＮＷＢＬの上側の選択ＭＴＪ素子ＭＴＪに書き込む場合、図７９および図８０に示すように、選択相互接続ユニットにおいて、全てのＳＷＰＷＢＬがオフとされる。選択相互接続ユニットにおいて、選択書き込みビット線ＷＢＬと接続されたスイッチ回路ＳＷＢＬ１と、全てのスイッチ回路ＳＷＢＬ２がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２が計５個で、スイッチ回路ＳＷＰＷＷＬが計８個である。
【０２２２】
一方、接続線ＣＯＮＷＢＬの下側の選択ＭＴＪ素子ＭＴＪに書き込む場合、図８１および図８２に示すように、選択相互接続ユニットにおいて、全てのＳＷＰＷＢＬがオフとされる。選択相互接続ユニットにおいて、全てのスイッチ回路ＳＷＢＬ１と、選択書き込みビット線ＷＢＬと接続されたスイッチ回路ＳＷＢＬ２とがオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２が計５個で、スイッチ回路ＳＷＰＷＷＬが計８個である。
【０２２３】
［複数のＩ／Ｏを考慮した場合］
また、第１０実施形態（図６１）のように、接続線ＣＯＮＷＢＬを境界としてサブアレイＳＭＣＡのそれぞれに、Ｉ／Ｏ＜０＞、Ｉ／Ｏ＜１＞を割り当てた場合は、以下のように制御することができる。
【０２２４】
図８３乃至図９１は、本発明の第１３実施形態の第４例に係る半導体記憶装置を示している。図８３はスタンバイ状態を示している。図８４乃至図８７は、接続線ＣＯＮＷＢＬの上側の選択ＭＴＪ素子ＭＴＪに書き込む場合を示し、図８８乃至図９１は、接続線ＣＯＮＷＢＬの下側の選択ＭＴＪ素子ＭＴＪに書き込む場合を示している。
【０２２５】
図８３乃至図９１に示すように、図７８と図６１が組み合わされた構成を有する。Ｉ／Ｏ＜０＞を割り当てられたＩ／Ｏブロックに属する各書き込みビット線ＷＢＬの一端、他端は、例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＳＷＢＬ１、ＳＷＢＬ２を介して、接続線ＶＣＯＮＷＢＬ０１、ＶＣＯＮＷＢＬ０２とそれぞれ接続される。
【０２２６】
Ｉ／Ｏ＜１＞を割り当てられたＩ／Ｏブロックに属する各書き込みビット線ＷＢＬの一端、他端は、例えばトランジスタからなるスイッチ回路（トランスファーゲート）ＳＷＢＬ１、ＳＷＢＬ２を介して、接続線ＶＣＯＮＷＢＬ１１、ＶＣＯＮＷＢＬ１２とそれぞれ接続される。
【０２２７】
接続線ＶＣＯＮＷＢＬ０１は、例えばトランジスタからなるスイッチ回路ＳＷＢ０１１を介して定電流源ＩＢ０１と接続され、他端は例えばトランジスタからなるスイッチ回路ＳＷＢ０１２を介して共通電位端と接続されている。
【０２２８】
接続線ＶＣＯＮＷＢＬ０２は、例えばトランジスタからなるスイッチ回路ＳＷＢ０２１を介して定電流源ＩＢ０２と接続され、他端は例えばトランジスタからなるスイッチ回路ＳＷＢ０２２を介して共通電位端と接続されている。
【０２２９】
接続線ＶＣＯＮＷＢＬ１１は、例えばトランジスタからなるスイッチ回路ＳＷＢ１１１を介して定電流源ＩＢ１１と接続され、他端は例えばトランジスタからなるスイッチ回路ＳＷＢ１１２を介して共通電位端と接続されている。
【０２３０】
接続線ＶＣＯＮＷＢＬ１２は、例えばトランジスタからなるスイッチ回路ＳＷＢ１２１を介して定電流源ＩＢ１２と接続され、他端は例えばトランジスタからなるスイッチ回路ＳＷＢ１２２を介して共通電位端と接続されている。
【０２３１】
図示しないが、各書き込みビット線ＷＢＬとスイッチ回路ＳＷＢＬ１、ＳＷＢＬ２との接続ノードは、図７８と同様に、スイッチ回路ＳＷＰＷＢＬを介して共通電位端と接続されている。
【０２３２】
図８３に示すように、スタンバイ状態では、全てのスイッチ回路ＳＷＢＬ１、ＳＷＢＬ２はオフとされている。この結果、全ての書き込みビット線ＷＢＬは、共通電位に固定されている。また、接続線ＶＣＯＮＷＢＬ０１、ＶＣＯＮＷＢＬ０２、ＶＣＯＮＷＢＬ１１、ＶＣＯＮＷＢＬ１２は、それぞれスイッチ回路ＳＷＢ０１２、ＳＷＢ０２２、ＳＷＢ１１２、ＳＷＢ１２２を介して共通電位端に接続されている。
【０２３３】
図８４乃至図９１に示すように、Ｉ／Ｏ＜０＞の選択相互接続ユニットに上から下に書き込み電流を流す場合、接続線ＶＣＯＮＷＢＬ０１が、共通電位端から電気的に切り離され、定電流源ＩＢ０１と接続される。一方、下から上に書き込み電流を流す場合、接続線ＶＣＯＮＷＢＬ０２が、共通電位端から電気的に切り離され、定電流源ＩＢ０２と接続される。
【０２３４】
また、Ｉ／Ｏ＜１＞の選択相互接続ユニットに上から下に書き込み電流を流す場合、接続線ＶＣＯＮＷＢＬ１１が、共通電位端から電気的に切り離され、定電流源ＩＢ１１と接続される。一方、下から上に書き込み電流を流す場合、接続線ＶＣＯＮＷＢＬ１２が、共通電位端から電気的に切り離され、定電流源ＩＢ１２と接続される。
【０２３５】
接続線ＣＯＮＷＢＬの上側の選択ＭＴＪ素子ＭＴＪに書き込む場合、図８４乃至図８７に示すように、Ｉ／Ｏ＜０＞、Ｉ／Ｏ＜１＞の各選択相互接続ユニットにおいて、選択書き込みビット線ＷＢＬと接続されたスイッチ回路ＳＷＢＬ１と、全てのスイッチ回路ＳＷＢＬ２がオンとされる。また、図７９および図８０と同様に、選択相互接続ユニットにおいて、全てのＳＷＰＷＢＬがオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、各選択接続ユニットにおいて、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２が計５個で、スイッチ回路ＳＷＰＷＷＬが計８個である。
【０２３６】
一方、接続線ＣＯＮＷＢＬの下側の選択ＭＴＪ素子ＭＴＪに書き込む場合、図８８乃至図９１に示すように、Ｉ／Ｏ＜０＞、Ｉ／Ｏ＜１＞の各選択相互接続ユニットにおいて、全てのスイッチ回路ＳＷＢＬ１と、選択書き込みビット線ＷＢＬと接続されたスイッチ回路ＳＷＢＬ２がオンとされる。また、図８１および図８２と同様に、選択相互接続ユニットにおいて、全てのＳＷＰＷＢＬがオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路（円により囲まれている）の数は、各選択接続ユニットにおいて、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２が計５個で、スイッチ回路ＳＷＰＷＷＬが計８個である。
【０２３７】
なお、書き込み線を流れる書き込み電流が一方向の場合（図７５乃至図７７）、スイッチ回路ＳＷＰＷＷＬ１、ＳＷＰＷＷＬ２を設けず、スイッチ回路ＳＷＷＬ１、ＳＷＷＬ２、および共通電位端と接続された接続線ＶＣＯＮＷＷＬ１、ＶＣＯＮＷＷＬ２を介して書き込み線ＷＷＬを共通電位に固定する例を示した。しかしながら、書き込み線を流れる電流が両方向の場合、同様の手法で書き込み線の電位を固定した場合、１回の書き込み動作時においてオン／オフするスイッチ回路の数が非常に多くなってしまう。このことは、スイッチングノイズ増大や消費電流増大を招くため、望ましくない。
【０２３８】
なお、本実施形態の各場合において、非選択相互接続ユニットにおいてはスイッチ回路ＳＷＰＷＢＬをオン状態のままとする例を示した。しかしながら、スイッチ回路ＳＷＰＷＢＬのオン／オフ動作はメモリセルアレイＭＣＡごとに行っても事実上は問題無い。これは、１回の書き込み動作期間はトランジスタのリーク電流によって書き込みビット線ＷＢＬの電位が変動するほどには長くないことが一般的であるためである。
【０２３９】
また、スタンバイ時の消費電流を削減するには、各スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２を駆動するドライバ回路の低消費電流化を行うことが効果的である。上記例にあるように、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２は各書き込みワード線ＷＷＬおよび各書き込みビット線ＷＢＬの両側に配置されるため、チップ内に含まれるドライバ回路の数は非常に多い。例えば１つのメモリセルアレイが１０２４本の書き込みワード線ＷＷＬ×１０２４本の書き込みビット線ＷＢＬ（＝１Ｍｂ）で構成された１６ＭｂのＭＲＡＭの場合、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２の数は、１０２４×２×２×１６＝６５５３６個と膨大である。そのため、例えばドライバ回路１つあたりのスタンバイ時の消費電流が１ｎＡだったとしても、チップ全体では６５μＡ以上と大きい。
【０２４０】
これに対して、以下の手法をとることができる。例えば図９２に示すようなドライバ回路を考える。図９２に示すように、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２のゲートには、ドライバ回路ＤＲＶが接続されている。このようなドライバ回路ＤＲＶを構成する各トランジスタ、または少なくとも最終段を構成するトランジスタＴｒのチャネル長を、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２のチャネル長より長くする。こうすることによって、スタンバイ時の消費電流を大幅に削減することができる。
【０２４１】
またドライバ回路ＤＲＶを構成するトランジスタ、ドライバ回路ＤＲＶを構成する各トランジスタ、または少なくとも最終段を構成するトランジスタＴの閾値電圧を、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２の閾値電圧より高くしてもよい。こうすることによっても、スタンバイ時の消費電流を大幅に削減することができる。
【０２４２】
本発明の第１３実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０２４３】
また、第１３実施形態によれば、相互接続ユニットごとに、スイッチ回路ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２のオン／オフが行われる。このため、１回の書き込み動作でオン／オフ制御されるスイッチ回路の数は非常に少ない。よって、スイッチングノイズや消費電流を少なく抑えられる。
【０２４４】
（第１４実施形態）
第１４実施形態は、通常のメモリセルアレイとは別にリダンダンシ専用のメモリセルアレイを配置した、いわゆるブロックリダンダンシ方式を適用した場合のメモリセルアレイ配置の例である。
【０２４５】
図９３は、本発明の第１４実施形態に係る半導体記憶装置を示す図である。図９３は、書き込みワード線ＷＷＬに対してのみブロックリダンダンシ方式が適用された場合を例示している。
【０２４６】
図９３に示すように、複数のメモリセルアレイＭＣＡが相互に離れてチップＣ上に設けられている。ここで、メモリセルアレイＭＣＡは、通常用いられるメモリセル（ＭＴＪ素子ＭＴＪ）から構成される。図面の最も上のメモリセルアレイＭＣＡと隣接して、リダンダンシ用のメモリセルから構成されるリダンダンシ用メモリセルアレイＲＭＣＡが設けられる。書き込みビット線ＷＢＬは図面の縦方向に延び、書き込みワード線ＷＷＬは図面の横方向に延びている。
【０２４７】
リダンダンシ用メモリセルアレイＲＭＣＡの規模は、通常メモリセルアレイＭＣＡの規模よりも小さいことが一般的である。例えばリダンダンシ用メモリセルアレイＲＭＣＡの書き込みワードＷＷＬの本数は、通常メモリセルアレイＭＣＡの書き込みワードＷＷＬの本数よりも少なく、例えば１：８などに設定される。
【０２４８】
その場合、リダンダンシ用メモリセルアレイＭＣＡ内の１本の書き込みビット線ＷＢＬに接続されるメモリセルの数、いわゆるビット線長は、通常メモリセルアレイＭＣＡ内のビット線長より短い。その結果、リダンダンシ用メモリセルアレイＲＭＣＡ内の書き込みビット線ＲＷＢＬの配線抵抗は、通常メモリセルアレイＭＣＡ内の書き込みビット線ＷＢＬのそれよりも小さい（例えば上記の例では１／８）。
【０２４９】
そのため、リダンダンシ用メモリセルアレイＲＭＣＡにおいては、書き込みビット線ＷＢＬを、第１実施形態等に従って相互に接続しなくとも、配線抵抗が小さいため、十分な書き込み電流を流すことができる。このように、通常メモリセルアレイＭＣＡの書き込みビット線ＷＢＬを相互接続し、リダンダンシ用メモリセルアレイＲＭＣＡの書き込みビット線ＲＷＢＬを相互接続しないことによって、リダンダンシ用セルアレイＲＭＣＡにおける書き込み系の制御回路を簡略化できる。よって、チップサイズを小さくすることができる。
【０２５０】
上記では、ロウリダンダンシにブロックリダンダンシ方式を適用した例を示したが、カラムリダンダンシにブロックリダンダンシ方式を適用した場合、リダンダンシ用メモリセルアレイＲＭＣＡ内の書き込みワード線ＷＷＬを相互接続しないことによって、同様に書き込み系の制御回路を簡略化できる。
【０２５１】
もちろん、ブロックリダンダンシ方式を採用した場合でも、リダンダンシ用メモリセルアレイＲＭＣＡの書き込みビット線（書き込みワード線）を相互接続することもできる。
【０２５２】
本発明の第１４実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０２５３】
また、第１４実施形態によれば、ブロックリダンダンシが採用された場合に、規模の小さいリダンダンシ用メモリセルアレイＲＭＣＡにおいては、書き込みワード線ＷＷＬ（および書き込みビット線ＷＢＬ）は相互に接続されない。この結果、リダンダンシ用メモリセルアレイの書き込みワード線ＷＷＬに十分な書き込み電流を流すとともに、書き込み系の制御回路を簡略化できる。
【０２５４】
（第１５実施形態）
第１５実施形態は、高さ方向に沿って並ぶ書き込み線に関する。
【０２５５】
図９４は、本発明の第１５実施形態に係る半導体記憶装置を示す斜視図である。図９４に示すように、書き込み線（例えば書き込みワード線ＷＷＬ）は、高さ方向（半導体基板から離れる方向）に沿って相互に離間して配置されている。そして、書き込みワード線ＷＷＬは、高さ方向に延びる接続線ＣＯＮＷＷＬによって相互に接続されている。接続線ＣＯＮＷＷＬは、例えば、隣接する２本の書き込みワード線ＷＷＬに接するビアプラグの集合によって実現されてもよい。
【０２５６】
図９４では、便宜上、一方の書き込み線（書き込みワード線ＷＷＬ）のみを相互に接続した例を示しているが、書き込みビット線ＷＢＬが相互に接続されていても良い。その場合、例えばメモリセルを、１つのＭＴＪ素子ＭＴＪのみで構成したいわゆる単純クロスポイント型や、１つのＭＴＪ素子ＭＴＪと１つのダイオードで構成した１Ｄ１Ｒ型メモリセルを用いたクロスポイントによって実現することができる。また、例えば図５９のように、読み出しビット線ＲＢＬを設けることも可能である。
【０２５７】
本発明の第１５実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、書き込みビット線ＷＢＬが相互に接続され、または（および）書き込みワード線ＷＷＬが相互に接続される。このため、第１実施形態と同じ効果を得られる。
【０２５８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０２５９】
【図１】本発明の各実施形態に係る半導体記憶装置を示す図。
【図２】第１実施形態に係る半導体記憶装置の主要部を示す図。
【図３】第１実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図４】第１実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図５】第１実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図６】書き込み線および接続線の上下関係の例を示す図。
【図７】書き込み線および接続線の上下関係の他の例を示す図。
【図８】第２実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図９】第２実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１０】第２実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１１】第２実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１２】第３実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１３】第３実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１４】第４実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１５】第４実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図１６】トグルＭＲＡＭに用いられるＭＴＪ素子の構造の一状態を示す図。
【図１７】トグルＭＲＡＭに用いられるＭＴＪ素子の構造の一状態を示す図。
【図１８】書き込み線に流れる電流の方向を示す図。
【図１９】書き込み電流の供給タイミングを示す図。
【図２０】書き込み時のＭＴＪ素子の一状態を示す図。
【図２１】書き込み時のＭＴＪ素子の一状態を示す図。
【図２２】書き込み時のＭＴＪ素子の一状態を示す図。
【図２３】書き込み時のＭＴＪ素子の一状態を示す図。
【図２４】書き込み時のＭＴＪ素子の一状態を示す図。
【図２５】第５実施形態に係る半導体記憶装置の主要部を示す図。
【図２６】第５実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図２７】第５実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図２８】第６実施形態に係る半導体記憶装置の主要部を示す図。
【図２９】第６実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図３０】第６実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図３１】抵抗分割型メモリセルを示す図。
【図３２】第７実施形態に係る半導体記憶装置の主要部を示す図。
【図３３】第７実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図３４】第７実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図３５】第７実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図３６】第１実施形態に係る半導体記憶装置の接続線の位置を示す図。
【図３７】第１実施形態に係る半導体記憶装置の接続線の位置を示す図。
【図３８】本発明の第８実施形態に係る半導体記憶装置の主要部を示す図。
【図３９】図３８の半導体記憶装置の一部を詳細に示す図。
【図４０】図３８の半導体記憶装置の一部を詳細に示す図。
【図４１】図３８の半導体記憶装置の一部を詳細に示す図。
【図４２】第８実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図４３】第８実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図４４】第８実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図４５】第８実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図４６】スイッチ回路とその制御信号を示す図。
【図４７】書き込みビット線電流回路の信号の一部に関して例示する図。
【図４８】書き込みビット線電流回路の信号の一部に関して例示する図。
【図４９】書き込みビット線電流回路の信号の一部に関して例示する図。
【図５０】書き込みビット線電流回路の信号の一部に関して例示する図。
【図５１】書き込みビット線電流回路の信号の一部に関して例示する図。
【図５２】第１実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図５３】第１実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図５４】第１実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図５５】第１実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図５６】書き込みビット線電流回路とその制御信号を示す図。
【図５７】第８実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図５８】書き込みビット線と読み出しビット線とが同一配線にて実現された例を示す図。
【図５９】本発明の第９実施形態に係る半導体記憶装置の主要部を示す図。
【図６０】従来のＩ／Ｏの割り当てを例示する図。
【図６１】本発明の第１０実施形態に係る半導体記憶装置の主要部を示す図。
【図６２】第１０実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図６３】本発明の第１１実施形態に係る半導体記憶装置の主要部を示す図。
【図６４】第１１実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図６５】第１１実施形態に係る半導体記憶装置のレイアウトを示す図。
【図６６】第１１実施形態の他の例に係る半導体記憶装置のレイアウトを示す図。
【図６７】第１１実施形態の他の例に係る半導体記憶装置を示す図。
【図６８】第１１実施形態の他の例に係る半導体記憶装置を示す図。
【図６９】本発明の第１２実施形態に係る半導体記憶装置のレイアウトを示す図。
【図７０】読み出しワード線を示す図。
【図７１】第１２実施形態の他の例に係る半導体記憶装置のレイアウトを示す図。
【図７２】本発明の第１３実施形態の第１例に係る半導体記憶装置の一状態を示す図。
【図７３】第１３実施形態の第１例に係る半導体記憶装置の一状態を示す図。
【図７４】第１３実施形態の第１例に係る半導体記憶装置の一状態を示す図。
【図７５】第１３実施形態の第２例に係る半導体記憶装置の一状態を示す図。
【図７６】第１３実施形態の第２例に係る半導体記憶装置の一状態を示す図。
【図７７】第１３実施形態の第２例に係る半導体記憶装置の一状態を示す図。
【図７８】第１３実施形態の第３例に係る半導体記憶装置の一状態を示す図。
【図７９】第１３実施形態の第３例に係る半導体記憶装置の一状態を示す図。
【図８０】第１３実施形態の第３例に係る半導体記憶装置の一状態を示す図。
【図８１】第１３実施形態の第３例に係る半導体記憶装置の一状態を示す図。
【図８２】第１３実施形態の第３例に係る半導体記憶装置の一状態を示す図。
【図８３】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図８４】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図８５】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図８６】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図８７】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図８８】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図８９】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図９０】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図９１】第１３実施形態の第４例に係る半導体記憶装置の一状態を示す図。
【図９２】第１３実施形態の第４例に係る半導体記憶装置の一部を示す図。
【図９３】本発明の第１４実施形態に係る半導体記憶装置を示す図。
【図９４】本発明の第１５実施形態に係る半導体記憶装置を示す図。
【符号の説明】
【０２６０】
ＭＣＡ…メモリセルアレイ、ＭＴＪ、／ＭＴＪ…ＭＴＪ素子、ＷＷＬ…書き込みワード線、ＷＢＬ、／ＷＢＬ…書き込みビット線、ＷＢＬＤ…書き込みビット線電流回路、ＷＷＬＤ…書き込みワード線電流回路、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、ＣＯＮＷＢＬ、ＣＯＮＷＷＬ、／ＣＯＮＷＢＬ…接続線、１０１…フリー層、１０２…ピン層、１０３…トンネルバリア膜、１１１、１１２、１２１、１２２…強磁性層、１１３、１２３…常磁性層、１１４…反強磁性層、ＲＭＣＡ…冗長メモリセルアレイ、ＲＭＴＪ…冗長ＭＴＪ素子、ＭＣ…メモリセル、Ｑ、／Ｑ…選択トランジスタ、ＲＢＬ…読み出しビット線、ＲＷＬ…読み出しワード線、ＷＢＬＤ１、ＷＢＬＤ２…書き込みビット線電流回路、ＷＷＬＤ１、ＷＷＬＤ２…書き込みワード線電流回路、ＶＣＯＮＷＢＬ１、ＶＣＯＮＷＢＬ２、ＶＣＯＮＷＷＬ１、ＶＣＯＮＷＷＬ２…接続線、ＳＷＢＬ１、ＳＷＢＬ２、ＳＷＷＬ１、ＳＷＷＬ２、ＳＷＰＷＢＬ、ＳＷＰＷＷＬ…スイッチ回路、Ｉ１、Ｉ２…電流源、ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２…スイッチ回路、ＷＢＬＣ１、ＷＢＬＣ２…書き込みビット線用書き込み制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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