(57)【要約】【課題】  内部回路に対して基板のノイズが伝わることを防止しつつ、静電破壊耐圧が高く過電圧に対する保護能力が向上できる半導体集積回路装置を提供する。【解決手段】  電源保護回路を構成する素子の第２のＰウェル３の底面に電源ラインと接続される第２のＮウェル７を埋設していないため、電源ラインを基準としてＩ／Ｏ線やＶｓｓ線に負のサージが入った場合でも、保護素子のＮＭＯＳトランジスタのドレイン領域３２と第２のＮウェル７の間に形成される寄生ＮＰＮトランジスタＴｒ１のコレクタに過電流が集中することがなく、保護素子の破壊を防止でき内部回路の静電破壊耐圧が大幅に向上できる。【選択図】  図１
2006156907.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された半導体集積回路装置であって、
第１導電型の第１ウェルと前記第１ウェル内に形成された第２導電型の第１ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、第２導電型の第２ウェルと前記第２ウェル内に形成された第１導電型の第２ＭＩＳトランジスタとを有し、前記第１ウェルと前記第２ウェルとの底面に接して前記第１ウェルと前記第２ウェルとの下方のみに形成された前記第２ウェルより高濃度の第２導電型の埋め込み層を備えるインバータ回路からなる内部回路と、
接地ラインに入力されたサージ電圧を電源ラインに回避する電源保護回路と、
入出力信号線にサージ電圧が入力された場合に、電源ライン又は接地ラインにサージ電圧を回避する入出力保護回路と
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記インバータ回路は、入出力用のバッファであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記インバータ回路は、
前記第１ウェルと、前記第１ＭＩＳトランジスタのソースとが接地ラインに接続され、
前記第２ウェルと、前記第２ＭＩＳトランジスタのソースとが電源ラインに接続され、
前記第１ＭＩＳトランジスタのゲートと、前記第２ＭＩＳトランジスタのゲートとが入出力信号線に接続され、
前記第１ＭＩＳトランジスタのドレインと、前記第２ＭＩＳトランジスタのドレインとが内部出力線に接続される
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記電源保護回路は、
第１導電型の第３ウェルと前記第３ウェル内に形成された第２導電型の第３ＭＩＳトランジスタとを備え、
前記第３ウェルと、前記第３ＭＩＳトランジスタのゲート及びソースとが前記接地ラインに接続され、
前記第３ＭＩＳトランジスタのドレインが前記電源ラインに接続される
ことを特徴とする請求項1に記載の半導体集積回路装置。
【請求項５】
前記入出力保護回路は、
第１導電型の第４ウェルと前記第４ウェル内に形成された第１ダイオードと、第２導電型の第５ウェルと前記第５ウェル内に形成された第２ダイオードとを備え、
前記第１ダイオードのカソードと、前記第２ダイオードのアノードとが前記入出力接点に接続され、
前記第１ダイオードのアノードが前記接地ラインに接続され、
前記第２ダイオードのカソードが前記電源ラインに接続される
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記電源保護回路では、前記第３ウェルの底面及び前記埋め込み層の側面のうち少なくとも一部に接する前記第３ウェルより高濃度の第１導電型の第１埋め込み層を備えることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項７】
前記電源保護回路では、前記第３ウェルの周辺に形成され、前記第１埋め込み層に接する前記第３ウェルより高濃度の第１導電型の第６ウェルを備えることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記電源保護回路では、前記第３ウェルの内部に形成され、前記第３ＭＩＳトランジスタのドレインの下部に前記第３ウェルより高濃度の第１導電型の第２埋め込み層を備えることを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に半導体集積回路の静電破壊や過電圧防止の保護装置に関する。
【背景技術】
【０００２】
近年の集積回路における素子の高集積化や低電圧化に伴い、基板の電位変動による素子間のノイズが内部回路の特性に影響を与える。
【０００３】
これに対して半導体基板の深部領域と、集積回路が形成される表面領域とを埋め込み層やウェル層で分離する技術が知られている。一般にＭＯＳトランジスタのゲートは静電破壊に対して非常に弱いことから、外部接続の入出力端子や内部回路との間に静電破壊を防止するための保護回路を設けている（例えば、特許文献１）。図５は従来の一例の半導体集積回路装置の断面図である。
【０００４】
図５に示すように、上記従来の半導体集積回路装置は、Ｐ型半導体基板１１１上にＮ型埋め込み層１１２が形成される。Ｎ型埋め込み層１１２上にエピタキシャル層とエピタキシャル層内にＰ型ウェル１１６とＮ型ウェル１１７、Ｐ型ウェル１１８およびＮ型ウェル１１９がそれぞれ形成される。
【０００５】
次に、Ｐ型ウェル１１６の表面に、入力保護用ＮＭＯＳトランジスタ２０２が構成される。ドレイン領域１２５（Ｎ＋型不純物領域）、ソース領域１２２（Ｎ＋型不純物領域）、ゲート酸化膜１２４及びゲート電極１２３が形成される。さらに基板バイアス電圧ＶＢＢ端子に接続されるＰ＋型不純物領域１２１が形成される。ドレイン領域１２５は、入力端子２０１に接続される。ゲート電極１２３とソース領域１２２とは、接地端子ＶＳＳに接続される。
【０００６】
Ｐウェル１１８の表面に、入力初段のインバータのＮＭＯＳトランジスタ２０４が構成される。ドレイン領域１３０（Ｎ＋型不純物領域）、ソース領域１２７（Ｎ＋型不純物領域）、ゲート酸化膜１２９及びゲート電極１２８が形成される。さらにＶＢＢ端子に接続されるＰ＋型不純物領域１２６が形成される。ゲート電極１２８は入力端子２０１に接続され、ソース領域１２７はＶＳＳ端子に接続され、ドレイン領域１３０は、出力端子２０５に接続される。
【０００７】
Ｎウェル１１９の表面に、入力初段のインバータを構成するＰＭＯＳトランジスタ２０３を構成するドレイン領域１３１（Ｐ＋不純物領域）、ソース領域１３４（Ｐ＋不純物領域）、ゲート酸化膜１３３及びゲート電極１３２が形成される。さらに電源電圧ＶＣＣ端子に接続されるＮ＋型不純物領域１３５が形成される。ゲート電極１３２は入力端子２０１に接続され、ソース領域１３４はＶＣＣ端子に接続され、ドレイン領域１３１は出力端子２０５に接続される。
【０００８】
Ｐ型ウェル１１８内において、ソース領域１２７をコレクタ、Ｐ型ウェル１１８をベース、Ｎ＋埋め込み層１１２をエミッタとするＮＰＮ型バイポーラトランジスタＱAが形成される。また、Ｐ型ウェル１１６内において、Ｎ＋埋め込み層１１２をコレクタ、Ｐ型ウェル１１６をベース、ドレイン領域１２５をエミッタとするＮＰＮバイポーラトランジスタＱBが形成される。
【０００９】
このような構成を有する回路において、ＶＳＳ端子を基準として入力端子２０１に負のサージ電圧が印可された場合、ＮＭＯＳトランジスタ２０２のみならず、ＮＰＮバイポーラトランジスタＱA及びＱBによる経路を通ってサージ電流が流れるため、静電破壊耐圧が向上する。
【特許文献１】特開平７−２９９８７号公報  （第４頁  第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の集積回路装置では、電源ラインであるＶＣＣ端子を基準として入力端子２０１に負のサージ電圧が印可された場合、ＮＰＮバイポーラトランジスタＱBのコレクタは入力初段のインバータを構成するＰＭＯＳトランジスタ２０３を構成するＮ＋型不純物領域１３５を介してＶＣＣ端子に接続される。過大なサージ電流がドレイン領域１２５に流れて入力保護用のＮＭＯＳトランジスタ２０２が破壊される。この静電破壊に対してドレイン領域１２５の面積を拡大してＮＭＯＳトランジスタ２０２の静電破壊耐圧を大きくすることも考えられるが、サージ電流の大部分はドレイン領域１２５からＮ型埋め込み層１１２への方向に集中するため破壊が避けられなく、また保護素子の面積が大きくなり、チップ面積が増大するという短所を有する。
【００１１】
また、この従来の集積回路装置の事例では記載されていないが、ＶＣＣ端子に接続された素子の静電破壊を防ぐためＶＣＣ端子とＶＳＳ端子の間に保護素子としてＮＭＯＳトランジスタを接続することがある。この場合も電源ラインであるＶＣＣ端子を基準として入力端子に負のサージ電圧が印可された場合、入力保護素子を介してサージ電圧がＶＳＳ端子に逃れるが、ＶＣＣ端子に接続された保護素子であるＮＭＯＳトランジスタのドレインをエミッタ、ＶＳＳが接続されるＰウェルをベース、Ｎ型埋め込み層をコレクタとした寄生ＮＰＮバイポーラトランジスタが形成され、ＶＣＣ端子接続された保護素子のＮＭＯＳトランジスタが破壊される。
【００１２】
以上のように、従来構造では、電源ラインであるＶＣＣ端子を基準として入力端子負のサージ電圧が印可された場合、保護素子が破壊され内部回路が静電破壊から守られないという問題点がある。
【００１３】
そこで、本発明は、このような問題点に鑑みてなされたものであり、内部回路に対して基板のノイズが伝わることを防止しつつ、静電破壊耐圧が高く過電圧に対する保護能力が向上できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決し上記目的を達成するために、本発明に係る半導体集積回路装置は、第１導電型の半導体基板上に形成された半導体集積回路装置であって、第１導電型の第１ウェルと前記第１ウェル内に形成された第２導電型の第１ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、第２導電型の第２ウェルと前記第２ウェル内に形成された第１導電型の第２ＭＩＳトランジスタとを有し、前記第１ウェルと前記第２ウェルとの底面に接して前記第１ウェルと前記第２ウェルとの下方のみに形成された前記第２ウェルより高濃度の第２導電型の埋め込み層を備えるインバータ回路からなる内部回路と、接地ラインに入力されたサージ電圧を電源ラインに回避する電源保護回路と、入出力信号線にサージ電圧が入力された場合に、電源ライン又は接地ラインにサージ電圧を回避する入出力保護回路とを備えることを特徴としている。
【００１５】
このように、本発明の半導体集積回路装置では、内部回路の第１ウェルと第２ウェルとの底面に接して第１ウェルと第２ウェルとの下方に形成された埋め込み層を有している。そのため、本半導体集積回路装置内に形成される寄生ＮＰＮトランジスタの電流増幅率を低減でき、過電流が集中することがなく保護素子の破壊を防止できて、全体として半導体集積回路の信頼性も向上する。また、電源保護回路と入出力保護回路によりサージ電圧の影響を回避することができる。
【００１６】
ここで、前記インバータ回路は、入出力用のバッファ回路であってよい。また、前記第１ウェルと、前記第１ＭＩＳトランジスタのソースとが接地ラインに接続され、前記第２ウェルと、前記第２ＭＩＳトランジスタのソースとが電源ラインに接続され、前記第１ＭＩＳトランジスタのゲートと、前記第２ＭＩＳトランジスタのゲートとが入出力信号線に接続され、前記第１ＭＩＳトランジスタのドレインと、前記第２ＭＩＳトランジスタのドレインとが内部出力線に接続されてよい。
【００１７】
この構成によれば、インバータ回路は、入出力用のバッファ回路であり、第１ＭＩＳトランジスタと第２ＭＩＳトランジスタを上記接続することにより構成されるという効果がある。
【００１８】
ここで、前記電源保護回路は、第１導電型の第３ウェルと前記第３ウェル内に形成された第２導電型の第３ＭＩＳトランジスタとを備え、前記第３ウェルと、前記第３ＭＩＳトランジスタのゲート及びソースとが前記接地ラインに接続され、前記第３ＭＩＳトランジスタのドレインが前記電源ラインに接続されてよい。
【００１９】
この構成によれば、電源保護回路が第３ＭＩＳトランジスタを上記のように接続することにより構成されるという効果がある。
【００２０】
ここで、前記入出力保護回路は、第１導電型の第４ウェルと前記第４ウェル内に形成された第１ダイオードと、第２導電型の第５ウェルと前記第５ウェル内に形成された第２ダイオードとを備え、前記第１ダイオードのカソードと、前記第２ダイオードのアノードとが前記入出力接点に接続され、前記第１ダイオードのアノードが前記接地ラインに接続され、前記第２ダイオードのカソードが前記電源ラインに接続されてよい。
【００２１】
この構成によれば、入出力保護回路が第１ダイオードと第２ダイオードとを上記のように接続することにより構成されるという効果がある。
【００２２】
ここで、前記電源保護回路では、前記第３ウェルの底面及び前記埋め込み層の側面のうち少なくとも一部に接する前記第３ウェルより高濃度の第１導電型の第１埋め込み層備えてもよい。
【００２３】
この構成によれば、第１埋め込み層の効果により、静電破壊耐圧がより向上されるという効果がある。
ここで、前記電源保護回路では、前記第３ウェルの周辺に形成され、前記第１埋め込み層に接する前記第３ウェルより高濃度の第１導電型の第６ウェルを備えてもよい。
【００２４】
この構成によれば、第６ウェルの効果により、静電破壊耐圧がより向上されるという効果がある。
【００２５】
ここで、前記電源保護回路では、前記第３ウェルの内部に形成され、前記第３ＭＩＳトランジスタのドレインの下部に前記第３ウェルより高濃度の第１導電型の第２埋め込み層を備えてもよい。
【００２６】
この構成によれば、第２埋め込み層の効果により、装置を小型化することが可能とされるという効果がある。
【発明の効果】
【００２７】
本発明に係る半導体集積回路装置によると、内部回路を構成する素子の領域が埋め込み層で半導体基板と電気的に分離されているため、ＭＯＳロジック部等他所において発生した基板電位の変動やそのノイズの影響を防ぐことができ、内部回路の特性は高性能化、高精度化を実現できる。
【００２８】
静電破壊に対しては、入出力保護回路や電源保護回路を構成する素子のウェルの底面に埋め込み層を埋設していないため、保護素子のＭＩＳトランジスタのドレインと埋め込み層の間に形成される寄生バイポーラトランジスタのベース幅を拡大することができる。そのためエミッタからの注入効率が小さくされる。これにより、電源ラインを基準として入出力線や接地線に負のサージが入った場合でも、寄生バイポーラトランジスタのコレクタすなわち保護素子のＭＩＳトランジスタのドレインへ過電流が集中することがなく、保護素子の破壊を防止でき内部回路の静電破壊耐圧が大幅に向上できる。
【００２９】
実験によれば、電源ラインを基準として人体帯電モデル（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）の１．５ｋΩを通して１００ｐＦに充電された電荷を入出力線に印可した場合、従来技術と比較して本発明は静電破壊耐圧が約２倍向上する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の半導体集積回路装置について、図面を参照しながら説明する。ただし、本発明は以下の実施形態に限定されるものではない。
【００３１】
（第１の実施形態）
図１は、本発明の第1の実施形態に係る半導体装置の断面図である。図１に示されるように、本実施形態の半導体集積回路装置は、内部回路と電源保護回路と入出力保護回路を備えている。
【００３２】
図1に示すように、本実施形態の半導体集積回路装置は、Ｐ型半導体基板１にＰ型不純物のイオン注入を用いて第１のＰウェル２、第２のＰウェル３、第３のＰウェル４が同時に形成され、また、Ｎ型不純物のイオン注入を用いて第１のＮウェル５と第３のＮウェル６が同時に形成される。熱処理により第１のＰウェル２、第２のＰウェル３、第３のＰウェル４の不純物濃度は５×１０15〜１×１０17ｃｍ-3、第１のＮウェル５および第３のＮウェル６の不純物濃度は５×１０15ｃｍ-3〜１×１０17ｃｍ-3で、拡散深さは約１〜２μｍ程度でともにほぼ同じ深さとされる。
【００３３】
次に、約２〜４μｍの厚いレジスト膜を用いて加速電圧が５００ｋｅＶ〜２．５ＭｅＶという高い加速電圧で、ドーズ量が５×１０11〜１×１０13ｃｍ-2の条件でＮ型不純物であるリンをイオン注入して、第１のＰウェル２と第１のＮウェル５の底部に接し、第１のＰウェル２と第１のＮウェル５との下方のみに存在する約２〜４μｍの深さとなる第２のＮウェル（第２のＮ埋め込み層）７が形成される。熱処理より第２のＮウェルの不純物濃度は、１×１０17〜５×１０18ｃｍ-3となる。
【００３４】
第１のＰウェル２の表面に、内部回路内の入力用のバッファであるインバータの駆動用のＮＭＯＳトランジスタＱ１を構成するため、熱酸化によって形成された厚さ約８〜２０ｎｍのシリコン酸化膜からなるゲート酸化膜１１と、多結晶シリコンからなるゲート電極１２と、高濃度のＮ型不純物を含むソース領域１３とドレイン領域１４が形成される。また、高濃度のＰ型不純物を含むＰ＋型不純物領域１５が形成される。ゲート電極１２はコンタクトと金属とからなるゲート引き出し金属１６を介して入力又は出力接点となるＩ／Ｏ線に接続される。ソース領域１３はコンタクトと金属とからなるソース電極１７を介して接地線であるＶｓｓ線に接続される。ドレイン領域１４はコンタクトと金属とからなるドレイン電極１８を介して内部出力線に接続される。さらに、高濃度のＰ型不純物を含むＰ＋型不純物領域１５はコンタクトをとる基板電極１９を介してＶｓｓ線へ接続される。
【００３５】
第１のＮウェル５の表面に、内部回路内の入力用のバッファであるインバータの負荷用のＰＭＯＳトランジスタＱ２を構成するため、ゲート酸化膜２０と、多結晶シリコンからなるゲート電極２１と、高濃度のＰ型不純物を含むソース領域２２とドレイン領域２３が形成される。また、高濃度のＮ型不純物を含むＮ＋型不純物領域２４が形成される。ゲート電極２１はコンタクトと金属とからなるゲート引き出し金属２５を介してＩ／Ｏ線に接続される。ソース領域２２はコンタクトと金属とからなるソース電極２６を介して内部回路用の電源電圧ラインのＶｄｄ線に接続される。ドレイン領域２３はコンタクトと金属とからなるドレイン電極２７を介して内部出力線に接続される。さらに、Ｎ＋型拡散領域２４は基板電極２８を介してＶｄｄ線に接続される。
【００３６】
第２のＰウェル３の表面に、電源保護回路のＮＭＯＳトランジスタＱ３を構成するため、ゲート酸化膜２９と、多結晶シリコンからなるゲート電極３０と、高濃度のＮ型不純物を含むソース領域３１とドレイン領域３２が形成される。また、高濃度のＰ型不純物を含むＰ＋型不純物領域３３を形成される。ゲート電極３０はコンタクトと金属とからなるゲート引き出し金属３４を介してＶｓｓ線に接続される。ソース領域３１もコンタクトと金属とからなるソース電極３５を介してＶｓｓ線に接続される。ドレイン領域３２はコンタクトと金属とからなるドレイン電極３６を介して内部回路用の電源電圧ラインのＶｄｄ線に接続される。さらに、高濃度のＰ型不純物を含むＰ＋型不純物領域３３はコンタクトをとる基板電極３７を介してＶｓｓ線へ接続される。
【００３７】
第３のＰウェル４の表面に、入出力保護回路の第１のダイオードＤ１を構成するため、高濃度のＮ型不純物を含むカソード領域３８が形成される。また、高濃度のＰ型不純物を含むアノード領域３９が形成される。カソード領域３８は引き出し金属４０を介してＩ／Ｏ線に接続される。アノード領域３９は引き出し金属４０を介してＶｓｓ線に接続される。
【００３８】
第３のＮウェル６の表面に、入出力保護回路の第２のダイオードＤ２を構成するため、高濃度のＮ型不純物を含むカソード領域４２が形成される。また、高濃度のＰ型不純物を含むアノード領域４３が形成される。カソード領域４２は引き出し金属４４を介してＶｄｄ線に接続される。アノード領域４３は引き出し金属４５を介してＩ／Ｏ線に接続される。
【００３９】
このような断面構造を有する本発明の第１の実施形態において、電源ラインであるＶｄｄ線を基準としてＩ／Ｏ線に正のサージ電圧が印加された場合には、入出力保護回路の第２のダイオードＤ２によりサージ電圧がＶｄｄラインに回避される。
【００４０】
次に、Ｖｄｄ線を基準としてＩ／Ｏ線に負のサージ電圧が印可された場合には、入出力保護回路の第１のダイオードＤ１によりサージ電圧がＶｓｓラインに移る。さらに電源保護回路のＮＭＯＳトランジスタＱ３を介して電源ラインであるＶｄｄ線に回避される。このとき、内部回路のＶｄｄ線の電位変動の影響を受けて、電源保護回路のＮＭＯＳトランジスタＱ３のドレイン領域３２をコレクタ、Ｖｓｓが接続される第２のＰウェル３とＰ型半導体基板１をベース、サージの基準となっているＶｄｄが接続される第２のＮウェル７をエミッタとした寄生のＮＰＮバイポーラトランジスタＴｒ１が形成される。しかしながら、第２のＮウェル７が寄生のＮＰＮトランジスタＴｒ１のコレクタ直下でなく隔離されておりベース幅が大きい。このため、寄生ＮＰＮトランジスタの電流増幅率を低減できる。その結果、コレクタすなわち保護素子のＮＭＯＳトランジスタのドレイン領域３２へ過電流が集中することがなく、保護素子の破壊を防止できて、全体として半導体集積回路の信頼性も向上する。
【００４１】
なお、本発明の第1の実施形態に係る半導体装置の断面図の図１では、内部回路のインバータ入力回路（入力バッファ）しか示していないが、本発明はインバータ出力回路（出力バッファ）に対しても該当する。また、本実施形態においてはＭＯＳトランジスタについて記述したが、これに限定されるものではなくＭＩＳトランジスタでもよい。
【００４２】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体集積回路装置の断面図である。図２に示すように、第２のＰウェル３の表面に形成される電源保護回路のＮＭＯＳトランジスタＱ３は、第２のＰウェル３の底部に加速電圧が１．０ＭｅＶ〜３．０ＭｅＶという高い加速電圧で、ドーズ量が１×１０12〜５×１０13ｃｍ-2の条件でＰ型不純物であるボロンをイオン注入して、第２のＰウェル３の不純物濃度よりも高い１×１０17〜１×１０19ｃｍ-3の不純物濃度である第４のＰウェル（第４のＰ埋め込み層）８が形成される点で、第１の実施形態のＮＭＯＳトランジスタＱ３とは異なる。寄生のＮＰＮバイポーラトランジスタＴｒ１が形成されるメカニズムは第１の実施形態と同じであるが、寄生のＮＰＮトランジスタのベース領域に不純物濃度が高い第４のＰウェル８が追加されているので第１の実施形態よりもエミッタからの注入効率を小さくできる。これにより、寄生ＮＰＮトランジスタの電流増幅率を低減できる優位性がある。そのため、保護素子の静電破壊をより防止できる。
【００４３】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体集積回路装置の断面図である。図３に示すように、第２のＰウェル３の表面に形成される電源保護回路のＮＭＯＳトランジスタＱ３は、第２のＰウェル３の不純物濃度よりも高い１×１０17〜１×１０19ｃｍ-3の不純物濃度である第５のＰウェル９で取り囲まれている点で、第１や第２の実施形態のＮＭＯＳトランジスタＱ３とは異なる。寄生のＮＰＮトランジスタＴｒ１のベース領域の周囲に不純物濃度が高い第５のＰウェル９が追加されており第１や第２の実施形態よりもエミッタ注入効率を小さくできるので、寄生ＮＰＮトランジスタＴｒ１のコレクタの側面へ過電流の回り込みを低減し保護素子の破壊を防止できる。
【００４４】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体集積回路装置の断面図である。図４に示すように、第２のＰウェル３の表面に形成される電源保護回路のＮＭＯＳトランジスタＱ３は、第２のＰウェル３の内側でＮＭＯＳトランジスタＱ３の直下にＰ型不純物であるボロンをイオン注入して、第２のＰウェル３の不純物濃度よりも高い１×１０17〜１×１０19ｃｍ-3の不純物濃度である第６のＰウェル（第６のＰ埋め込み層）１０が形成される点で、第１の実施形態のＮＭＯＳトランジスタＱ３とは異なる。第１の実施形態よりも寄生ＮＰＮトランジスタＴｒ１のベースの不純物濃度が高くエミッタ注入効率が小さいため、寄生ＮＰＮトランジスタＴｒ１の電流増幅率を小さくできコレクタの過電流を低減し保護素子の破壊を防止できる。さらに、第６のＰウェル１０は第２のＰウェル３の内側に形成するため、周囲の拡散層の接合耐圧は第２のＰウェル３の不純物濃度分布で決まり、電源保護回路のＮＭＯＳトランジスタＱ３の面積を縮小することができる。これにより、半導体集積回路装置を小型化できるという優位性がある。
【産業上の利用可能性】
【００４５】
本発明の半導体集積回路装置は、静電破壊や過電圧防止の保護回路として利用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の断面図である。
【図４】本発明の第４の実施形態に係る半導体装置の断面図である。
【図５】従来の一例の半導体集積回路装置の断面図である。
【符号の説明】
【００４７】
１    Ｐ型半導体基板
２    第１のＰウェル
３    第２のＰウェル
４    第３のＰウェル
５    第１のＮウェル
６    第３のＮウェル
７    第２のＮウェル
８    第４のＰウェル
９    第５のＰウェル
１０  第６のＰウェル
１１、２０、２９  ゲート酸化膜
１２、２１、３０  ゲート電極
１３、２２、３１  ソース領域
１４、２３、３２  ドレイン領域
１５、３３  Ｐ＋不純物領域
１６、２５、３４  ゲート引き出し電極
１７、２６、３５  ソース電極
１８、２７、３６  ドレイン電極
１９、２８，３７  基板電極
２４  Ｎ＋型不純物領域
３８、４２  カソード領域
３９、４３  アノード領域
４０、４４  カソード電極
４１、４５  アノード電極
Ｑ１  ＮＭＯＳトランジスタ
Ｑ２  ＰＭＯＳトランジスタ
Ｑ３  ＮＭＯＳトランジスタ
Ｄ１  第１のダイオード
Ｄ２  第２のダイオード
【図１】
2006156907.tif 000003
【図２】
2006156907.tif 000004
【図３】
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【図４】
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【図５】
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