(57)【要約】【課題】  導電パターン１１と固着材２０との接合強度が向上された回路装置およびその製造方法を提供すること。【解決手段】  本形態の回路装置１０Ａは、表面に溝１８が設けられた導電パターン１１と、この導電パターン１１と電気的に接続された回路素子１２と、導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する封止樹脂１３とを有する。更に、導電パターン１１の表面には、微細な溝１８が形成されている。この溝１８を設けることにより、回路素子を固着させる固着材２０と導電パターン１１とが密着する強度を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電パターンと、前記導電パターンから成るダイパッドに固着材を介して固着された回路素子とを具備し、
前記導電ダイパッドの表面に溝を設け、
前記溝に前記固着材を充填することを特徴とする回路装置。
【請求項２】
前記導電パターンおよび前記回路素子を被覆する封止樹脂を具備し、
前記封止樹脂を前記溝に充填することを特徴とする請求項１記載の回路装置。
【請求項３】
前記溝を格子状に設けることを特徴とする請求項１記載の回路装置。
【請求項４】
前記導電パターンは、異なる箇所に電気的接続領域を有する配線を含み、
前記配線が湾曲する箇所に、前記溝を設けることを特徴とする請求項１記載の回路装置。
【請求項５】
前記導電パターンは、積層された第１の配線層および第２の配線層からなり、
前記第１の配線層の表面および前記第２の配線層の裏面に、前記溝が形成されることを特徴とする請求項１記載の回路装置。
【請求項６】
前記溝はエッチングにより形成され、
前記溝の幅を１００μｍ以下にすることを特徴とする請求項１記載の回路装置。
【請求項７】
前記固着材は、半田または導電性ペーストであることを特徴とする請求項１記載の回路装置。
【請求項８】
導電パターンをパターニングし、前記導電パターンの表面に溝を設ける工程と、
前記溝に充填されるように前記導電パターンの表面に塗布された固着材を介して、前記導電パターンに回路素子を固着する工程とを具備することを特徴とする回路装置の製造方法。
【請求項９】
形成予定の導電パターンが凸状に突出するように導電箔の表面に分離溝を設け、前記導電パターンの表面に前記分離溝よりも浅い溝を設ける工程と、
前記溝に充填されるように前記導電パターンの表面に塗布された固着材を介して、回路素子を前記導電パターンに固着する工程と、
前記回路素子が封止されて前記分離溝に充填されるように封止樹脂を形成する工程と、
前記前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去する工程とを具備することを特徴とする回路装置の製造方法。
【請求項１０】
前記溝の幅を１００μｍ以下にすることを特徴とする請求項８または請求項９記載の回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路装置およびその製造方法に関し、特に、導電パターンと他の材料との接着力が強化された回路装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【０００３】
例えば、回路装置として半導体装置を例にして述べると、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰが開発されている。
【０００４】
図１０は、支持基板としてガラスエポキシ基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここではガラスエポキシ基板６５にトランジスタチップＴが実装されたものとして説明していく。
【０００５】
このガラスエポキシ基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０と第２の裏面電極７１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極６７と第１の裏面電極７０が接続されている。更にスルーホールＴＨを介して、第２の電極６８と第２の裏面電極７１が電気的に接続されている。またダイパッド６９にはトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続される。更に、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。トランジスタチップＴを覆うようにガラスエポキシ基板６５に樹脂層７３が設けられている。
【０００６】
前記ＣＳＰ６６は、チップＴから外部接続用の裏面電極７０、７１までの延在構造が簡単であり、安価に製造できるメリットを有する。
【０００７】
しかしながら、上記したＣＳＰ６６は、ガラスエポキシ基板６５をインターポーザとして用いており、このことによりＣＳＰ６６の小型化および薄型化には限界があった。このことから図１１に示すような実装基板を不要にした回路装置８０が開発された（例えば、特許文献１を参照。）。
【０００８】
図１１を参照して、回路装置８０では、固着材８８を介して、導電パターン８１に回路素子８２が固着されている。そして、回路素子８２と導電パターン８１とは、金属細線８４により接続されている。封止樹脂８３は、導電パターン８１の裏面を露出させて回路素子８２、金属細線８４および導電パターン８１を被覆している。従って、回路装置８０は実装基板を不要にして構成されており、ＣＳＰ６６と比較すると、薄型且つ小型に形成されていた。
【特許文献１】特開２００２−０７６２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した回路装置８０では、導電パターン８１の上面が平滑面と成っていたために、導電パターン８１と封止樹脂８３との接着力が弱い問題があった。従って、導電パターン８１が封止樹脂８３から剥離してしまう問題があった。また、半田等の固着材８８を介して回路素子８２が固着される箇所に於いては、この固着材８８と導電パターン８１の表面との接着強度が弱かった。従って、固着材８８の接続信頼性が低下してしまう問題があった。
【００１０】
更に、導電パターン８１の上面が平滑面であったために、固着材を介して回路素子８２を導電パターン８１に固着する工程にて、液状の固着材８８が導電パターン８１の表面から流出してしまう問題があった。導電性の材料から成る固着材８８が流出してしまうと、隣接する導電パターン８１どうしがショートしてしまう。
【００１１】
従って、本発明の目的は、導電パターンと固着材との接合強度が向上された回路装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の回路装置は、導電パターンと、前記導電パターンから成るダイパッドに固着材を介して固着された回路素子とを具備し、前記導電ダイパッドの表面に溝を設け、前記溝に前記固着材を充填することを特徴とする。
【００１３】
更に本発明の回路装置では、前記導電パターンおよび前記回路素子を被覆する封止樹脂を具備し、前記封止樹脂を前記溝に充填することを特徴とする。
【００１４】
更に本発明の回路装置では、前記溝を格子状に設けることを特徴とする。
【００１５】
更に本発明の回路装置では、記導電パターンは、異なる箇所に電気的接続領域を有する配線を含み、前記配線が湾曲する箇所に、前記溝を設けることを特徴とする。
【００１６】
更に、本発明の回路装置では、前記導電パターンは、積層された第１の配線層および第２の配線層からなり、前記第１の配線層の表面および前記第２の配線層の裏面に、前記溝が形成されることを特徴とする。
【００１７】
更に、本発明の回路装置では、前記溝はエッチングにより形成され、前記溝の幅を１００μｍ以下にすることを特徴とする。
【００１８】
更に、本発明の回路装置では、前記固着材は、半田または導電性ペーストであることを特徴とする。
【００１９】
本発明の回路装置の製造方法は、導電パターンをパターニングし、前記導電パターンの表面に溝を設ける工程と、前記溝に充填されるように前記導電パターンの表面に塗布された固着材を介して、前記導電パターンに回路素子を固着する工程とを具備することを特徴とする。
【００２０】
更に、本発明の回路装置の製造方法は、形成予定の導電パターンが凸状に突出するように導電箔の表面に分離溝を設け、前記導電パターンの表面に前記分離溝よりも浅い溝を設ける工程と、前記溝に充填されるように前記導電パターンの表面に塗布された固着材を介して、回路素子を前記導電パターンに固着する工程と、前記回路素子が封止されて前記分離溝に充填されるように封止樹脂を形成する工程と、前記前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去する工程とを具備することを特徴とする。
【００２１】
更に本発明の回路装置の製造方法では、前記溝の幅を１００μｍ以下にすることを特徴とする。
【発明の効果】
【００２２】
本発明の回路装置に依れば、導電パターンの表面に溝を設けることにより、回路素子を固着される固着材と導電パターンとが密着する強度を向上させることができる。従って、回路素子の接続信頼性を向上させることができる。更に、導電パターン８１の表面と封止樹脂とが密着する強度も向上する。
【００２３】
本発明の回路装置の製造方法に依れば、導電パターンの表面に溝を設けることにより、回路素子を固着する工程に於いて、溶融した固着材が外部に流出することを抑止することができる。従って、流出した固着材による導電パターンどうしのショートを防止することができる。
【発明を実施するための最良の形態】
【００２４】
＜第１の実施の形態＞
図１を参照して、本形態の回路装置１０Ａの構成を説明する。図１（Ａ）は回路装置１０Ａの平面図であり、図１（Ｂ）はその断面図である。また、図１（Ｃ）は多層の配線構造を有する回路装置１０Ｂの断面図である。
【００２５】
図１（Ａ）を参照して、本形態の回路装置１０Ａは、表面に溝１８が設けられた導電パターン１１と、この導電パターン１１と電気的に接続された回路素子１２と、導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する封止樹脂１３とを有する。
【００２６】
導電パターン１１はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的には、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が、導電パターン１１の材料として採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、分離溝１７により電気的に分離されている。一例として、回路装置１０の４隅に、回路素子１２が実装されるランド状の導電パターン１１が形成される。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。分離溝１７の幅Ｗ１は、例えば１５０μｍ以上である。
【００２７】
封止樹脂１３から露出する導電パターン１１の裏面には半田等のロウ材から成る外部電極１５が設けられている。また、装置の裏面で外部電極１５が設けられない箇所は、レジスト１６で被覆されている。
【００２８】
回路素子としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子１２Ａ、チップコンデンサ、チップ抵抗等のチップ素子である。これらの回路素子は、固着材２０を介して導電パターン１１の表面に固着される。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、フェイスアップで実装された半導体素子１２Ａは、金属細線１４を介して他の導電パターン１１と電気的に接続されている。
【００２９】
封止樹脂１３は、導電パターン１１の裏面を露出させて回路素子１２、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。また、各導電パターン１１を分離する分離溝１７には封止樹脂１３が充填されている。更に、本発明の回路装置１０は、封止樹脂１３により全体が支持されている。
【００３０】
分離溝１７は、各導電パターン１１の間に設けられて、各導電パターン１１を電気的に分離する働きを有する。そして、分離溝１７の幅Ｗ１は、基本的にどの箇所でもその幅が均一に形成されている。幅Ｗ１は、例えば、１５０μｍ程度以上である。換言すると、各導電パターン１１は、等間隔に離間されている。
【００３１】
固着材２０は、絶縁性接着剤または導電性接着剤から成り、半導体素子１２Ａ等の回路素子を導電パターン１１に固着させる働きを有する。ここで、絶縁性接着剤としてはエポキシ樹脂等を採用することができる。また、導電性接着剤としては、鉛共晶半田、鉛フリー半田、銀ペースト、銅ペースト等を採用することができる。
【００３２】
図１（Ａ）および図１（Ｂ）を参照して、本形態では、導電パターン１１の上面に溝１８が形成されている。ここでは、導電パターン１１の上面全域に渡り、格子状に溝１８が形成されている。ここで、溝１８は、紙面上にて縦方向または横方向のみに、複数本が形成されても良い。溝１８の幅Ｗ２は、例えば５０μｍ〜１００μｍの範囲である。溝１８の幅をこのような範囲にすることにより、その深さは２０μｍ〜３０μｍ程度になる。溝１８の幅を１００μｍ以下にすることにより、エッチングにて形成される溝１８の深さを分離溝１７よりも十分に浅くすることができる。また、原理的には５０μｍ以下の溝１８も形成可能である。
【００３３】
導電パターン１１の表面に溝１８を設けることにより、半導体素子１２Ａを固着させる固着材２０と導電パターン１１の表面とが密着する強度を向上させることができる。これは、導電パターン１１の表面に溝１８が形成されることで、導電パターン１１と固着材２０とが接触する面積が大きくなるからである。更には、溝１８が形成されることにより、導電パターン１１の表面に凹凸が形成され、この凹凸と固着材２０とが嵌合する利点もある。更には、溝１８を設けることにより、導電パターン１１の表面と封止樹脂１３との密着性も向上される。従って、導電パターン１１の剥がれ等が抑止される。
【００３４】
図１（Ａ）を参照すると、導電パターン１１の表面全域に溝１８が形成されているが、局所的に溝１８を設けることも可能である。例えば、固着材２０が接する領域の導電パターン１１の表面のみに、溝１８を設ける場合もある。
【００３５】
図１（Ｃ）の断面図を参照して、他の形態の回路装置１０Ｂを説明する。回路装置１０Ｂでは、第１の配線層１１Ａおよび第２の配線層１１Ｂが絶縁層２１を介して積層されている。そして、絶縁層２１を貫通して形成された接続部１９により、第１の配線層１１Ａと第２の配線層１１Ｂとが電気的に接続されている。こここで、３層以上の配線層が形成されても良い。
【００３６】
回路装置１０Ｂでは、第１の配線層１１Ａの表面および第２の配線層１１Ｂの裏面に溝１８が形成されている。ここでは、幅が１０μｍ程度であり、深さが５μｍ程度の溝１８が形成される。また、第１の配線層１１Ａどうしが離間する距離は、例えば４０μｍ程度である。
【００３７】
第１の配線層１１Ａには、固着材２０を介して、半導体素子１２Ａやチップ素子１２Ｂが固着される。従って、第１の配線層１１Ａの表面に溝１８が形成されることで、第１の配線層１１Ａと固着材２０との密着強度が向上される。更には、封止樹脂１３と第１の配線層１１Ａとの密着強度も向上される。
【００３８】
第２の配線層１１Ｂの裏面には、半田等のロウ材から成る外部電極１５が形成される。また、外部電極１５が形成される領域を除いて、第２の配線層１１Ｂはレジスト１６により被覆されている。第２の配線層１１Ｂの裏面に溝１８が形成されることにより、第２の配線層１１Ｂとレジスト１６との密着強度が向上される。更には、第２の配線層１１Ｂと外部電極１５との密着強度も向上されている。
【００３９】
図２を参照して、他の形態の回路装置１０Ｃを説明する。ここでは、導電パターン１１から成る配線が形成され、この配線１１Ｄが湾曲する箇所に溝１８Ａが形成されている。このことにより、配線１１Ｄの断線を防止することができる。具体的には、ここでは、半導体素子１２Ａやチップ素子１２Ｂを含む複数個の回路素子が、回路装置１０Ｃに内蔵されている。そして、導電パターン１１により、ダイパッド１１Ｅ、ボンディングパッド１１Ｃおよび配線１１Ｄが形成されている。ダイパッド１１Ｅの上面には、半導体素子１２Ａ等の回路素子が固着される。ボンディングパッド１１Ｃは、金属細線１４が接続される。配線１１Ｄは、平面的に異なる箇所に電気的接続領域が形成された導電パターンである。例えば、ボンディングパッド１１Ｃ同士またはダイパッド１１Ｅ同士を接続するように延在する導電パターン１１が配線１１Ｄの一例である。配線１１Ｄを構成することにより、回路装置１０Ｃの内部に所定の機能を有するシステムを構成することができる。
【００４０】
配線１１Ｄは、ダイパッド１１Ｅ等の他の導電パターン１１と比較して、細長く延在している。具体的には、配線１１Ｄの幅は数十μｍ程度の場合がある。従って、直角に曲折する領域（例えば領域Ａ１）の配線１１Ｄは機械的強度が弱く、熱応力により断線してしまう恐れがある。そこで本形態では、湾曲する部分の配線１１Ｄに溝１８Ａを設けている。このように溝１８を設けることにより、配線１１Ｄの弾性を向上させることができる。従って、湾曲する部分の配線１１Ｄに熱応力が作用した場合でも、配線１１Ｄは柔軟に変形することができるので、断線が防止されている。
【００４１】
また、溝１８Ａの深さは、図１（Ａ）等に示したように、分離溝１７よりも浅くても良い。更に、配線１１Ｄを貫通する程度に深く溝１８Ａを形成されても良い。即ち、導電パターン１１を貫通するスリット状の溝１８Ａを、配線１１Ｄが曲折する部分に設けることにより、この部分に作用する応力を更に低減させることができる。
＜第２の実施の形態＞
次に、図３から図８を参照して、図１に示した単層の導電パターン１１を有する回路装置１０Ａの製造方法を説明する。
【００４２】
本発明の第１の工程は、図３から図５に示すように、導電箔４０に分離溝１７を形成することにより凸状に突出する導電パターン１１を形成し、導電パターン１１の表面に溝１８を設けることにある。
【００４３】
本工程では、まず図３（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。導電箔の厚さは、後のエッチングを考慮すると１００μｍ〜３００μｍ程度が好ましい。具体的には、図３（Ｂ）に示す如く、短冊状の導電箔４０に多数のユニットが形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。
【００４４】
まず、図３（Ａ）に示す如く、導電箔４０の上に、耐エッチングマスクであるレジストＰＲを形成する。レジストＰＲは、形成予定の分離溝１７および溝１８に対応する領域の導電箔４０の表面が露出するようにパターンニングされている。このレジストＰＲをエッチングマスクとしてウェットエッチングを行うことにより、レジストＰＲから露出する導電箔４０がエッチングされて分離溝１７が形成される。更に、分離溝１７と共に溝１８も形成される。
【００４５】
図４を参照して、ウェットエッチングにより形成される分離溝１７および溝１８の、幅と深さとの関係を説明する。図４（Ａ）はエッチングにより形成される分離溝１７および溝１８の断面図である。図４（Ｂ）は、分離溝１７および溝１８の、幅と深さの関係を示すグラフである。
【００４６】
図４（Ａ）を参照して、導電箔４０に形成される分離溝１７および溝１８の断面形状を説明する。ウェットエッチングにより形成される両者の断面は、等方性に形成される。従って、分離溝１７および溝１８の深さは、幅とエッチングの条件に支配される。即ち、その幅を大きくすると、深く形成される。一例として、幅Ｗ１が１５０μｍ程度に形成される分離溝１７の深さは６０μｍ程度である。また、幅Ｗ２が５０μｍ程度に形成される溝１８の深さは１０μｍ程度である。
【００４７】
図４（Ｂ）のグラフを参照して、分離溝１７または溝１８の幅と深さとの関連を説明する。同図のグラフは、同じウェットエッチングの条件で、幅の異なる分離溝を複数個形成した結果を示している。そして、各々の分離溝の幅Ｗおよび深さＤをグラフにプロットしてある。また、これらの点の集合体により統計学的手法で算出した近似曲線Ｌ１も描いてある。
【００４８】
先ず、近似曲線に関して説明する。分離溝の幅が０から１５０μｍまでは、幅Ｗの増加に伴ってその深さＤも増加している。そして、幅Ｗが１５０μｍ以上になると、深さＤは一定にとどまっている。即ち、１５０μｍ以上の幅を有する分離溝１７の深さは、ほぼ一定になることを意味している。
【００４９】
溝１８の幅は、１００μｍ以下が好適である。幅が１００μｍ以下程度の領域では、形成される溝１８の深さが急激に浅くなり、分離溝１７と比較して十分に浅い深さの溝１８を得ることができる。例えば、分離溝１７の半分以下の深さを有する溝１８を形成することができる。溝１８の深さが分離溝１７と同程度に成ってしまうと、後の工程にて溝１８が形成された箇所にて導電パターン１１が分離され、所定のパターンが形成されない。溝１８の幅を１００μｍ以下にすることにより、この現象を防止することができる。
【００５０】
更に本工程では、レジストＰＲの開口幅を調節して、分離溝１７および溝１８の深さを調節することにより、深さが異なる両者を同時に形成できる利点がある。
【００５１】
図５を参照して、この工程で形成される具体的な導電パターン１１の形状を説明する。図５（Ａ）は分離溝１７および溝１８が形成された導電箔４０の断面図であり、図５（Ｂ）はその平面図である。
【００５２】
図５（Ａ）を参照して、導電箔４０の表面に分離溝１７が形成されることにより、凸状に突出した導電パターン１１が形成されている。そして、導電パターン１１の表面には、溝１８が形成されている。上述したように、溝１８の深さは、分離溝１７よりも十分に浅く形成されている。一例として、分離溝１７の深さが６０μｍであるのに対して、溝１８の深さは１０μｍ程度である。
【００５３】
図５（Ｂ）に具体的な導電パターン１１を示す。本図は図３（Ｂ）で示したブロック４２の１個を拡大したもの対応する。点線で囲まれた部分の１個が１つのユニット４５である。１つのブロック４２にはマトリックス状に複数のユニット４５が配列され、各ユニット４５毎に同一の導電パターン１１が設けられている。ここでは、２行２列の４個のユニット４５が形成されているが、更に多数個のユニット４５を形成することも可能である。ここでは、導電パターン１１の表面に格子状に溝１８が形成されている。また、本工程が終了した後に、レジストＰＲは剥離される。
【００５４】
本発明の第２の工程は、図６に示す如く、固着材２０を介して回路素子を導電パターン１１に固着することにある。図６（Ａ）は、回路素子が実装された状態を示す断面図である。図６（Ｂ）は、回路素子が実装された状態を示す平面図である。図６（Ｃ）は、固着材２０が導電パターン１１の表面に塗布された状態を示す平面図である。
【００５５】
図６（Ａ）および図６（Ｂ）を参照して、回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、半導体素子１２Ａの裏面が固着材２０を介して導電パターン１１の表面に固着されている。固着材としては、半田等のロウ材または導電性ペーストを用いることができる。
【００５６】
本工程では、導電パターン１１の表面に溝１８が形成されていることにより、固着材２０の過度の広がりが抑止されている。具体的には、半導体素子１２Ａ等の回路素子を固着する際には、液状または半固形状の固着材２０が用いられる。特に固着材２０が半田の場合は、２００℃以上に加熱されて溶融された液状となっている。従って、液状の固着材２０の上部に半導体素子１２Ａが載置されると、固着材２０は周囲に広がる作用を受ける。本形態では、導電パターン１１の表面に設けられた溝１８により、固着材２０の過度の広がりが抑止されている。即ち、溝１８に固着材２０が流入することにより、過度の広がりが阻止されている。
【００５７】
更に本形態では、導電パターン１１の表面に溝１８が形成されていることにより、導電パターン１１の表面と固着材２０との接着強度が向上されている。即ち、溝１８から成る凹凸が導電パターン１１の表面に形成され、この凹凸に固着材２０が嵌合している。
【００５８】
図６（Ｃ）を参照して、固着材２０は、回路素子が固着される領域Ａ１の内部に於いて、対角線上に十字状に塗布されている。そして、固着材２０の上部に回路素子１２を載置してリフローを行うことで、固着材２０は溝１８を介して領域Ａ１の全域に行き渡る。即ち、導電パターン１８の表面に形成された溝１８は、固着材２０が広がる経路として機能している。従って、本形態では、固着材２０が行き渡らないことによるボイドの発生が抑止されている。
【００５９】
更に、固着材２０が塗布される方向に平行に溝１８が設けられても良い。即ち、固着される予定の半導体素子１２Ａの対角線に対して平行に延在する溝１８が形成されても良い。
【００６０】
更に、溝１８を介して固着材２０が行き渡るので、領域Ａ１に対して部分的に固着材２０を塗布するのみで、回路素子２０を固着させることができる。従って、領域Ａ１の全域に対して固着材２０を塗布する場合と比較すると、固着材２０を塗布する工程を簡略化することができる。固着材２０の塗布方法としては、図示したように十字状でもよいし、領域Ａ１の中心部付近のみに固着材が塗布されても良い。または領域Ａ１の内部に、固着材２０が離散化されて塗布されても良い。
【００６１】
本発明の第３の工程は、図７（Ａ）に示す如く、各ユニット４５の回路素子１２を一括して被覆し、分離溝１７に充填されるように封止樹脂１３でモールドすることにある。
【００６２】
本工程では、封止樹脂１３は回路素子１２および複数の導電パターン１１を被覆し、導電パターン１１間の分離溝１７には封止樹脂１３が充填される。また、封止樹脂１３は、導電パターン１１側面の湾曲構造と嵌合して強固に結合する。更に本工程では、導電パターン１１の表面に溝１８が形成されていることにより、封止樹脂１３と導電パターン１１との密着力が向上されている。
【００６３】
本発明の第４の工程は、図７（Ｂ）に示す如く、各導電パターン１１を電気的に分離することにある。ここでは、分離溝１７に充填された封止樹脂１３が露出するまで導電箔４０の裏面を除去して、各導電パターン１１の分離を行う。ここでは、導電箔４０を裏面からエッチングすることにより、各導電パターン１１が分離されている。
【００６４】
本工程では、分離溝１７に充填された封止樹脂１３が露出した時点でエッチングが停止される。また、溝１８は分離溝１７に対して十分に浅く形成されている。従って、溝１８が設けられた箇所では導電パターン１１は分離されない。このことから、分離溝１７が設けられた箇所にて個別に分離された導電パターン１１を得ることができる。
【００６５】
各導電パターン１１が分離された後は、露出する導電パターン１１の裏面に外部電極１５およびレジスト１６が形成される。
【００６６】
本発明の第５の工程は、図８に示す如く、封止樹脂１３を各ユニット４５毎にダイシングにより分離することにある。
【００６７】
本工程では、ブレード４９で各ユニット４５間のダイシングラインに沿って封止樹脂１３をダイシングし、個別の回路装置に分離する。本工程では、ダイシングラインには分離溝に充填された封止樹脂１３しか存在しないので、ブレード４９の摩耗は少ない。更に、金属バリも発生せず極めて正確な外形にダイシングできる。また、本工程では、合わせマーク４７を用いて、ダイシングを行っている。合わせマーク４７は、導電パターン１１と同様のプロセスにより形成され、封止樹脂１３の裏面から外部に露出している。
【００６８】
上述の工程により、図１（Ａ）および図１（Ｂ）に示すような回路装置１０Ａが製造される。
＜第３の実施の形態＞
本形態では、図９を参照して、図１（Ｃ）に示した多層の配線構造を有する回路装置１０Ｂの製造方法を説明する。
【００６９】
図９（Ａ）を参照して、先ず、第１の導電箔５０と第２の導電箔５１とが絶縁層２１を介して積層される。第１の導電箔５０と第２の導電箔５１とは、絶縁層２１を貫通する接続部１９により所定の箇所にて接続されている。ここで、第１の導電箔５０および第２の導電箔５１の厚みは、例えば１０μｍ〜５０μｍの範囲である。また、絶縁層２１の厚みは、例えば１０μｍ〜１００μｍの範囲である。
【００７０】
図９（Ｂ）を参照して、次に、レジストＰＲを介したエッチングにより、第１の導電箔５０および第２の導電箔５１をパターニングする。このエッチングにより、第１の配線層１１Ａおよび第２の配線層１１Ｂが形成される。更に、第１の配線層１１Ａの表面および第１の配線層１１Ｂの裏面に溝１８を形成する。第１の配線層１１Ａ同士が離間する距離（Ｗ３）は、例えば４０μｍ程度である。それに対して、溝１８の幅（Ｗ４）を１０μｍ程度にすると、その深さを５μｍ程度にすることができる。
【００７１】
図９（Ｃ）を参照して、次に、第１の配線層１１Ａに回路素子を固着する。ここでは、半導体素子１２Ａの裏面が固着材２０を介して第１の配線層１１Ａに固着される。そして、チップ素子１２Ｂの両端の電極も、固着材２０を介して第１の配線層１１Ａに固着される。ここで、第１の配線層１１Ａの表面に溝１８が設けられているので、固着材２０と第１の配線層１１Ａとの密着強度が向上されている。また、半導体素子１２Ａの表面に形成された電極は、金属細線１４を介して第１の配線層１１Ａに接続される。
【００７２】
図９（Ｄ）を参照して、次に、回路素子が被覆されるように封止樹脂１３を形成する。本形態では、第１の配線層１１Ａの表面に溝１８が形成されているので、封止樹脂１３と第１の配線層１１Ａとの密着強度が向上されている。
【００７３】
更に、第２の配線層１１Ｂの裏面に外部電極１９およびレジスト１６を形成する。第２の配線層１１Ｂの裏面にも溝１８が形成されている。従って、外部電極１５およびレジスト１６と第２の配線層１１Ｂとの密着強度も向上されている。
【００７４】
上述の工程により、図１（Ｃ）に示すような回路装置１０Ａが製造される。
【図面の簡単な説明】
【００７５】
【図１】本発明の回路装置を示す平面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。
【図２】本発明の回路装置を示す平面図である。
【図３】本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。
【図４】本発明の回路装置を示す断面図（Ａ）、特性図（Ｂ）である。
【図５】本発明の回路装置を示す断面図（Ａ）、平面図（Ｂ）である。
【図６】本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）、平面図（Ｃ）である。
【図７】本発明の回路装置の製造方法を示す断面図（Ａ）、断面図（Ｂ）である。
【図８】本発明の回路装置の製造方法を示す平面図である。
【図９】本発明の回路装置の製造方法を示す断面図（Ａ）−（Ｄ）である。
【図１０】従来の回路装置を示す断面図である。
【図１１】従来の回路装置を示す断面図である。
【符号の説明】
【００７６】
１０            回路装置
１１            導電パターン
１１Ａ          第１の配線層
１１Ｂ          第２の配線層
１２            回路素子
１２Ａ          半導体素子
１２Ｂ          チップ素子
１３            封止樹脂
１４            金属細線
１５            外部電極
１６            レジスト
１７            分離溝
１８            溝
１９            接続部
２０            固着材
２１            絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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