(57)【要約】【課題】インピーダンス整合をとりやすくインダクタンス成分の少ない、フルブリッジ回路を実装した回路装置等を提供する。【解決手段】シート状の導電箔の表面を所定深さ除去して複数の導電路を形成し、導電路に回路素子を配置等し、導電箔の全体を樹脂封入し、導電箔の裏面を所定厚みだけ除去し、導電箔の各導電路に対応する裏面部分に電極を形成してなる回路装置において、第１の導電路と第２の導電路を導電箔の表面内の対称軸に対して線対称な位置に形成し、第３の導電路と第４の導電路を前記対称軸に対して線対称となる位置に形成し、第１の導電路に第１のトランジスタを配設し、第２の導電路に第２のトランジスタを配設し、第３の導電路に第３のトランジスタを配設し、第４の導電路に第４のトランジスタを配設し、第３の導電路に第１のダイオードを配設し、第４の導電路に第２のダイオードを配設するようにする。【選択図】  図１
2006066712.tif 000002
【特許請求の範囲】
【請求項１】
シート状導電箔の表面所定領域を厚み方向に除去することにより前記導電箔の表面に複数の導電路を形成し、
前記導電路に回路素子を配置し、
前記回路素子が配置された前記導電箔の全体及び前記回路素子を樹脂封入し、
前記導電箔の裏面を前記除去部分の底部に達する厚みまで除去することにより前記各導電路を互いに絶縁し、
前記導電箔の前記各導電路に対応する裏面部分に前記各導電路に導通する電極が形成されてなる回路装置であって、
第１の電源と第２の電源との間に制御対象となる負荷を介在させて直列接続される第１及び第４のトランジスタと、前記第１の電源と前記第２の電源との間に制御対象となる負荷を介在させて直列接続される第２及び第３のトランジスタとを含んで構成されるフルブリッジ回路が形成され、
第１の前記導電路及び第２の前記導電路は、前記導電箔の表面内における対称軸に対して線対称な位置に形成され、
第３の前記導電路及び第４の前記導電路は、前記対称軸に対して線対称となる位置に形成され、
前記第１の導電路には前記第１のトランジスタが配設され、
前記第２の導電路には前記第２のトランジスタが配設され、
前記第３の導電路には前記第３のトランジスタが配設され、
前記第４の導電路には前記第４のトランジスタが配設され
てなることを特徴とするフルブリッジ回路を実装した回路装置。
【請求項２】
請求項１に記載の回路装置であって、
前記フルブリッジ回路は、前記第１のトランジスタと前記第３のトランジスタとの間に介在される第１のダイオードと、前記第２のトランジスタと前記第４のトランジスタとの間に介在される第２のダイオードと、を含んで構成され、
前記第３の導電路には前記第１のダイオードが配設され、
前記第４の導電路には前記第２のダイオードが配設され
てなることを特徴とする回路装置。
【請求項３】
請求項２に記載の回路装置であって、
前記導電箔の表面の前記第１の導電路と前記第２の導電路との間に前記第１の電源が接続される第５の導電路が形成され、
前記導電箔の表面の前記第３の導電路と前記第４の導電路との間に前記第２の電源が接続される第６の導電路が形成され、
前記導電箔の表面の前記第１乃至第６の導電路に囲まれる部分に第７乃至第１０の導電路が形成され、
前記第１乃至第４のトランジスタは、その表面にソース電極及びゲート電極を、その裏面にドレイン電極を夫々有し、
前記第１及び第２のダイオードは、その表面にアノード電極を、その裏面にカソード電極を夫々有し、
前記第１のトランジスタのソース電極は、前記第５の導電路に配線を介して接続され、
前記第１のトランジスタのゲート電極は、前記第１の導電路に隣接する第７の導電路に配線を介して接続され、
前記第１のトランジスタのドレイン電極は、前記第１の導電路に接続され、
前記第２のトランジスタのソース電極は、前記第５の導電路に配線を介して接続され、
前記第２のトランジスタのゲート電極は、前記第２の導電路に隣接する第８の導電路に配線を介して接続され、
前記第２のトランジスタのドレイン電極は、前記第２の導電路に接続され、
前記第３のトランジスタのソース電極は、前記第６の導電路に配線を介して接続され、
前記第３のトランジスタのゲート電極は、前記第３の導電路に隣接する第９の導電路に配線を介して接続され、
前記第３のトランジスタのドレイン電極は、前記第３の導電路に接続され、
前記第４のトランジスタのソース電極は、前記第６の導電路に配線を介して接続され、
前記第４のトランジスタのゲート電極は、前記第４の導電路に隣接する第１０の導電路に配線を介して接続され、
前記第４のトランジスタのドレイン電極は、前記第４の導電路に接続され、
前記第１のダイオードのアノード電極は、前記第１の導電路に配線を介して接続され、
前記第１のダイオードのカソード電極は、前記第３の導電路に接続され、
前記第２のダイオードのアノード電極は、前記第２の導電路に配線を介して接続され、
前記第２のダイオードのカソード電極は、前記第４の導電路に接続され
てなることを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかに記載の回路装置であって、
前記導電箔の表面は略正方形であり、
前記導電箔の表面の前記第１の導電路及び前記第２の導電路の面積は等しく、
前記導電箔の表面の前記第３の導電路及び前記第４の導電路の面積は等しく、
前記第３の導電路及び前記第４の導電路の面積は、前記第１の導電路又は前記第２の導電路の面積の約２倍であること
を特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれかに記載の前記回路装置を用いて構成され、記録媒体へのデータの書き込みを行うデータ記録装置であって、
磁気ヘッドと、
前記磁気ヘッドの制御信号を生成する回路基板と、
その一端が装置本体に固定され他端に前記磁気ヘッドが配設されるアーム状の固定部材と、
を有し、
前記固定部材に沿って前記制御信号を伝送するためのフレキシブル基板が配設され、
前記固定部材の前記他端の前記フレキシブル基板の上には前記回路装置が配設され、
前記回路装置の上に前記磁気ヘッドが配設されてなること
を特徴とするデータ記録装置。
【請求項６】
請求項１乃至４のいずれかに記載の前記フルブリッジ回路を実装した回路装置を用いて構成され、記録媒体にデータを書き込むデータ記録装置であって、
磁気ヘッドと、
前記磁気ヘッドの制御信号を生成する回路基板と、
その一端が装置本体に固定され他端に前記磁気ヘッドが配設されるアーム状の固定部材と、
を有し、
前記固定部材に沿って前記制御信号を伝送するためのフレキシブル基板が配設され、
前記固定部材の前記他端の前記フレキシブル基板の上に前記回路装置が配設され、
前記回路装置の裏面側に前記磁気ヘッドが配設され、
前記固定部材の前記磁気ヘッドが対向する部分には前記磁気ヘッドの磁力線が通過する刳り抜き孔が形成されてなること
を特徴とするデータ記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置に関し、とくにインピーダンス整合をとりやすく、かつ、配線等によって生じるインダクタンス成分の少ない及びこの回路装置を用いたデータ記録装置に関する。
【背景技術】
【０００２】
昨今、携帯電話機、携帯型オーディオ機器、ＰＤＡ、デジタルカメラ等の小型の電子機器が普及している。近年、これらの電子機器には、より一層の小型化、多機能化、高性能化等が求められるようになってきている。そしてこれに伴い、これらの電子機器には、より一層の高密度化を可能とするパッケージング技術が要求されるようになってきている。上記要求に応えるべく、ＳＩＰ（System In Package）を始めとする各種のパッケージング技術が開発されている。本出願人らも高密度な実装を目指して各種の取り組みを行っている。一方、これら小型の電子機器には、より高速な通信を行うことや、より高密度でデータ記録を行うことなども求められている。
【特許文献１】特開２００１−２２３３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、電流方向の制御に用いられる回路として、従来からフルブリッジ回路（Ｈブリッジ回路とも称される）が知られている。フルブリッジ回路は、例えばＭＤ（Mini Disc）等に適用される磁気ヘッドを駆動する目的や、ＤＣモータの電流方向制御等に広く適用される回路である。ここでこのフルブリッジ回路を小型の電子機器に実装する場合には、高精度でインピーダンス整合が取られていることが要求される。これは例えばインピーダンス整合が不十分であると、特定周波数帯域において信号強度が減衰してしまう等の問題を引き起こすからである。
【０００４】
しかし例えば従来のディスクリートな回路素子をＰＣＢ（Print Circuit Board）上に配置することによりフルブリッジ回路を構成する場合には、２次元平面内のレイアウト上の制限によりトランジスタやダイオード等の回路素子を非対称に配置せざるを得ず、配線や回路パターン上で生じるインダクタンス成分にばらつきを生じやすいという問題がある。またレイアウト上の制限によって配線や回路パターンの短縮化が難しく、線路上に生じるインダクタンス成分を充分に除去することができずに回路素子を高速動作させることができないといった問題も存在する。
【０００５】
本発明はこのような問題に鑑みてなされたもので、インピーダンス整合をとりやすく、かつ、配線等によって生じるインダクタンス成分の少ない、フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明のうち主たる発明は、シート状導電箔の表面所定領域を厚み方向に除去することにより前記導電箔の表面に複数の導電路を形成し、前記導電路に回路素子を配置し、前記回路素子が配置された前記導電箔の全体及び前記回路素子を樹脂封入し、前記導電箔の裏面を前記除去部分の底部に達する厚みまで除去することにより前記各導電路を互いに絶縁し、前記導電箔の前記各導電路に対応する裏面部分に前記各導電路に導通する電極が形成されてなる回路装置であって、第１の電源と第２の電源との間に制御対象となる負荷を介在させて直列接続される第１及び第４のトランジスタと、前記第１の電源と前記第２の電源との間に制御対象となる負荷を介在させて直列接続される第２及び第３のトランジスタとを含んで構成されるフルブリッジ回路が形成され、第１の前記導電路及び第２の前記導電路は、前記導電箔の表面内における対称軸に対して線対称な位置に形成され、第３の前記導電路及び第４の前記導電路は、前記対称軸に対して線対称となる位置に形成され、前記第１の導電路には前記第１のトランジスタが配設され、前記第２の導電路には前記第２のトランジスタが配設され、前記第３の導電路には前記第３のトランジスタが配設され、前記第４の導電路には前記第４のトランジスタが配設されてなるものである。
【発明の効果】
【０００７】
本発明によれば、インピーダンス整合をとりやすく、かつ、配線等によって生じるインダクタンス成分の少ない、フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の一実施形態による回路装置１について説明する。図１Ａ乃至図１Ｅは回路装置１の構成を示している。図１Ａは回路装置１の平面図、図１Ｂは回路装置１を図１Ａにおける＋Ｙ側から見た側面図、図１Ｃは回路装置１を図１Ａにおける−Ｘ側から見た側面図、図１Ｄは回路装置１を図１Ａにおける−Ｙ側から見た側面図、図１Ｅは回路装置１の裏面図である。なお、本実施形態で説明する回路装置１は、そのパッケージング技術として上述したＩＳＢを用いるものである。
【０００９】
回路装置１には、負荷Ｍと、ＶＤＤ（第１の電源）とＧＮＤ（第２の電源）との間に制御対象となる負荷Ｍを介在させて直列接続される第１及び第４のトランジスタＴＲ１，ＴＲ４と、ＶＤＤ（第１の電源）とＧＮＤ（第２の電源）との間に制御対象となる負荷Ｍを介在させて直列接続される第２及び第３のトランジスタＴＲ２，ＴＲ３と、を含んで構成されるフルブリッジ回路（Ｈブリッジ回路）が実装されている。図２にフルブリッジ回路の等価回路（フルブリッジ回路２００）を示している。フルブリッジ回路２００の負荷Ｍは、例えばＭＤ等の光磁気記録方式の記録媒体へのデータ書き込みを行う磁気ヘッドや双方向駆動されるＤＣモータ等、スイッチング制御がなされた交流入力が要求されるデバイスである。なお、以下の説明において、第１乃至第４のトランジスタＴＲ１〜ＴＲ４は、ＭＯＳ型の電解効果トランジスタ（ＦＥＴ）であるものとする。
【００１０】
上記フルブリッジ回路２００の構成及び動作について説明する。第１のトランジスタＴＲ１と第２のトランジスタＴＲ２のソース電極には、ＶＤＤ（第１の電源）が駆動電圧として印加される。第１のトランジスタＴＲ１のドレイン電極と第１のダイオードＤ１のアノード電極とは接続されている。第２のトランジスタＴＲ２のドレイン電極と第２のダイオードＤ２のアノード電極とは接続されている。第１のダイオードＤ１のカソード電極は第３のトランジスタＴＲ３のドレイン電極に接続されており、これらはまた負荷Ｍの端子Ｍ１にも接続されている。第２のダイオードＤ２のカソード電極はトランジスタＴＲ４のドレイン電極に接続されており、これらはまた負荷Ｍの端子Ｍ２にも接続されている。第３のトランジスタＴＲ３と第４のトランジスタＴＲ４のソース電極は、夫々ＧＮＤ（第２の電源）に接続されている。
【００１１】
第１のトランジスタＴＲ１と第４のトランジスタＴＲ４のペアは、夫々のゲート電極に印加される電圧の外部制御によって同時にＯＮ／ＯＦＦされる。また第２のトランジスタＴＲ２と第３のトランジスタＴＲ３のペアは、夫々のゲート電圧に印加される電圧の外部制御によって同時にＯＮ／ＯＦＦされる。第１のトランジスタＴＲ１と第４のトランジスタＴＲ４のペアが同時にＯＮされる時、第２のトランジスタＴＲ２と第３のトランジスタＴＲ３のペアは同時にＯＦＦされる。逆に第１のトランジスタＴＲ１と第４のトランジスタＴＲ４のペアが同時にＯＦＦされる時、第２のトランジスタＴＲ２と第３のトランジスタＴＲ３のペアは同時にＯＮされる。このように、第１のトランジスタＴＲ１と第４のトランジスタＴＲ４からなるペアと、第２のトランジスタＴＲ２と第３のトランジスタＴＲ３からなるペアについてＯＮ／ＯＦＦ制御が相補的になされることによって負荷Ｍを流れる電流の方向が時間的に切り替えられてスイッチング制御が実現されている。そして、このスイッチング制御によって例えば負荷Ｍが磁気ヘッドである場合は磁気ヘッドによる磁化の方向が時間的に切替制御され、また負荷Ｍが双方向駆動されるＤＣモータである場合には、ＤＣモータの駆動方向が時間的に切替られる。
【００１２】
次に、上記フルブリッジ回路２００が組み込まれた回路装置１の構成について具体的に説明する。図１Ａ乃至図１Ｅに示しているように、回路装置１の上下面は矩形である。回路装置１の全体は扁平な略直方体状を呈している。回路装置１の表面の縦横長さは共に約４ｍｍである。回路装置１の表面には、複数の導電路がパターニングされている。回路を構成しているトランジスタやダイオードなどの回路素子は、これらの導電路のうちのいずれかにダイボンディングされることによって実装されている。
【００１３】
図１Ａに示しているように、回路装置１の表面内の−Ｘ，＋Ｙ側の角隅部分には、第１の導電路１１が形成されている。また回路装置１の表面内の＋Ｘ，＋Ｙ側の角隅部分には、第２の導電路１２が形成されている。また回路装置１の表面内の−Ｘ，−Ｙ側の角隅部分には、第３の導電路１３が形成されている。さらに、回路装置１の表面内の＋Ｘ，−Ｙ側の角隅部分には第４の導電路１４が形成されている。第１の導電路１１と第２の導電路１２は、いずれも略正方形であって、これらは同一面積である。
【００１４】
一方、第３の導電路１３と第４の導電路１４はいずれも略長方形であって、これらは同一面積である。第３の導電路１３又は第４の導電路１４の面積は、第１の導電路１１（又は第２の導電路１２）の面積の約２倍である。第１の導電路１１又は第２の導電路１２は、互いにＹ軸方向に平行に回路装置１の表面内の中央を通る線を対称軸とした場合に線対象となる位置に形成されている。第３の導電路１３及び第４の導電路１４についても、同様に上記対称軸に対して線対称となる位置に形成されている。
【００１５】
第１の導電路１１と第２の導電路１２との間には、第１の導電路１１（又は第２の導電路１２）と同一面積を有する第５の導電路１５が形成されている。第３の導電路１３と第４の導電路１４との間には、第１の導電路１１（又は第２の導電路１２）と同一面積を有する第６の導電路１６が形成されている。回路装置１の表面中央には、第１乃至第６の導電路１１，１２，１３，１４，１５，１６に囲まれた、４つの導電路（第７乃至第１０の導電路１７，１８，１９，２０）が正方形状に配置されて形成されている。なお、第７乃至第１０の導電路１７，１８，１９，２０は、第１の導電路１１（もしくは第２の導電路１２）の面積の約４分の１の面積である。
【００１６】
第１の導電路１１には、上述したフルブリッジ回路２００を構成する第１のトランジスタＴＲ１が配設される。第２の導電路１２には、上述するフルブリッジ回路２００を構成する第２のトランジスタＴＲ２が配設される。第３の導電路１３には、第１のダイオードＤ１と第３のトランジスタＴＲ３とが配設される。第４の導電路１４には、第２のダイオードＤ２と第４のトランジスタＴＲ４とが配設される。
【００１７】
第１のトランジスタＴＲ１の表面には、ソース電極及びゲート電極が形成されている。第１のトランジスタＴＲ１の裏面には、ドレイン電極が形成されている。第１のトランジスタＴＲ１のソース電極は、回路装置１の表面側を経由するように配線４４を施すワイヤーボンディングによって第５の導電路１５（ＶＤＤ）に接続されている。一方、第１のトランジスタＴＲ１のゲート電極は、回路装置１の表面側を経由するワイヤーボンディングによって第７の導電路１７に接続されている。第１のトランジスタＴＲ１のドレイン電極は、Ａｇペーストなどの導電性接着剤によるダイボンディングによって第１の導電路１１に接合されて接続されている。
【００１８】
第２のトランジスタＴＲ２の表面にはソース電極及びゲート電極が、裏面にはドレイン電極が形成されている。第２のトランジスタＴＲ２のソース電極は、回路装置１の表面側を経由するワイヤーボンディングによって第５の導電路１５（ＶＤＤ）に接続されている。第２のトランジスタＴＲ２のゲート電極は、回路装置１の表面側を経由するワイヤーボンディングによって第８の導電路１８に接続されている。第２のトランジスタＴＲ２のドレイン電極は、Ａｇペーストなどの導電性接着剤によるダイボンディングによって第２の導電路１２に接続されている。
【００１９】
第１のダイオードＤ１の表面には、アノード電極が、第１のダイオードＤ１の裏面にはカソード電極が形成されている。第１のダイオードＤ１のアノード電極は、回路装置１の表面側を経由するワイヤーボンディングによって第１の導電路１１に接続されている。第１のダイオードＤ１のカソード電極は、Ａｇペーストなどの導電性接着剤によるダイボンディングによって第３の導電路１３に接続されている。
【００２０】
第３のトランジスタＴＲ３の表面には、ソース電極及びゲート電極が、また裏面には、ドレイン電極が形成されている。第３のトランジスタＴＲ３のソース電極は、回路装置１の表面側を経由するワイヤーボンディングによって第６の導電路１６（ＧＮＤ）に接続されている。第３のトランジスタＴＲ３のゲート電極は、回路装置１の表面側を経由するワイヤーボンディングによって第９の導電路１９に接続されている。第３のトランジスタＴＲ３のドレイン電極は、Ａｇペーストなどの導電性接着剤によるダイボンディングによって第３の導電路１３に接続されている。
【００２１】
第２のダイオードＤ２の表面にはアノード電極が、第２のダイオードＤ２の表面には裏面にはカソード電極が形成されている。第２のダイオードＤ２のアノード電極は、回路装置１の表面側を経由するワイヤーボンディングによって第２の導電路１２に接続されている。第２のダイオードＤ２のカソード電極は、Ａｇペーストなどの導電性接着剤によるダイボンディングによって、第４の導電路１４に接続されている。
【００２２】
第４のトランジスタＴＲ４の表面側にはソース電極及びゲート電極が、裏面側にはドレイン電極が形成されている。第４のトランジスタＴＲ４のソース電極は、回路装置１の表面側を経由するワイヤーボンディングによって第６の導電路１６（ＧＮＤ）に接続されている。第４のトランジスタＴＲ４のゲート電極は、回路装置１の表面側を経由するワイヤーボンディングによって第１０の導電路２０に接続されている。第４のトランジスタＴＲ４のドレイン電極は、Ａｇペーストなどの導電性接着剤によるダイボンディングによって、第４の導電路１４に接続されている。
【００２３】
図１Ｂ乃至図１Ｅに示しているように、回路装置１の裏面側の第１乃至第１０の導電路１１〜２０に対応する裏面側の領域には、半田バンプや半田ボールによって形成された裏面電極２１が設けられている。第１の導電路１１、第２の導電路１２、第５の導電路１５、第６の導電路１６の夫々に対応する裏面側の各領域には、裏面電極２１が夫々４つずつ形成されている。また第３の導電路１３及び第４の導電路１４に対応する裏面側の各領域には、裏面電極２１が夫々８つずつ形成されている。また第７の導電路１７、第８の導電路１８、第９の導電路１９、第１０の導電路２０の夫々に対応する裏面側の各領域には、裏面電極２１が夫々１つずつ形成されている。なお、第１乃至第１０の導電路１１〜２０に対応する裏面側の各領域の表面には、絶縁性樹脂２２が塗布されている。また裏面電極２１は、いずれも絶縁性樹脂２２に設けられた開口部を介して回路装置１の裏面側に突出した状態で設けられている。
【００２４】
図２に示すフルブリッジ回路２００におけるＶＤＤ（第１の電源）は、回路装置１における第５の導電路１５に導通する裏面電極２１に接続される。図２に示すフルブリッジ回路２００に示すＧＮＤ（第２の電源）は、回路装置１における第６の導電路１６（ＧＮＤ）に導通する裏面電極２１に接続される。図２に示すフルブリッジ回路２００における第１のトランジスタＴＲ１のゲート電極は、回路装置１における第７の導電路１７に導通する裏面電極２１に対応する。図２に示すフルブリッジ回路２００における第２のトランジスタＴＲ２のゲート電極は、回路装置１における第８の導電路１８に導通する裏面電極２１に対応する。図２に示すフルブリッジ回路における第３のトランジスタＴＲ３のゲート電極は、回路装置１における第９の導電路１９に導通する裏面電極２１に対応する。図２に示すフルブリッジ回路における第４のトランジスタＴＲ４のゲート電極は、回路装置１における第１０の導電路２０に導通する裏面電極２１に対応する。
【００２５】
図２に示すフルブリッジ回路２００における負荷Ｍの第１の端子Ｍ１は、回路装置１における第３の導電路１３に導通する裏面電極２１に接続される。負荷Ｍの第２の端子Ｍ２は、回路装置１における第４の導電路１４に導通する裏面電極２１に接続される。なお、第１のダイオードＤ１のカソード電極と第３のトランジスタＴＲ３のドレイン電極とは互いに第３の導電路１３を介して導通している。また第２のダイオードＤ２のカソード電極と第４のトランジスタＴＲ４のドレイン電極とは第４の導電路１４を介して導通している。
【００２６】
回路装置１を流れる電流経路を図３Ａ〜図３Ｄに示している。このうち図３Ａは回路装置１の平面図、図３Ｂは回路装置１を図３Ａにおける＋Ｙ側から見た側面図、図３Ｃは回路装置１を図３Ａにおける−Ｘ側から見た側面図、図３Ｄは回路装置１を図３Ａにおける−Ｙ側から見た側面図である。図中、太線の矢印で示しているのが電流経路である。なお、図３Ａ〜図３Ｄには、第１のトランジスタＴＲ１と第４のトランジスタＴＲ４のペアがＯＮされ、かつ、第２のトランジスタＴＲ２と第３のトランジスタＴＲ３のペアがＯＦＦされている場合の電流経路を示してある。
【００２７】
次に、本実施形態の回路装置１の製造方法について、図４に示すプロセスフロー図とともに説明する。回路装置１の製造工程は、導電路１１〜２０を構成するシート状の導電箔４１を準備する工程（以下、準備工程４００）、導電箔４１の表面のうち導電路１１〜２０以外の部分をエッチングにより除去して導電路１１〜２０以外の部分（以下、分離溝と称する）を薄肉に形成し、導電路１１〜２０となる部分を区画する工程（以下、除去工程４１０と称する）、導電路に回路素子ＴＲ１〜ＴＲ４、Ｄ１，Ｄ２を配置して必要な配線を行うことにより実装する工程（以下、素子実装工程４２０と称する）、導電箔４１及び回路素子ＴＲ１〜ＴＲ４、Ｄ１，Ｄ２を樹脂封入する工程（以下、樹脂封入工程４３０と称する）、導電箔４１の裏面を化学的及び／または物理的方法により除去して導電路１１〜２０を分離する工程（以下、分離工程４４０と称する）、回路装置１の裏面を樹脂被覆する工程（以下、裏面被覆工程４５０と称する）、導電箔４１の裏面に裏面電極２１を形成する工程（以下、裏面電極形成工程４６０と称する）、が含まれる。
【００２８】
まず準備工程４００では、シート状の導電箔４１を準備する。導電箔の素材としては、導電路となるべく充分な導電率を有し、かつ、ロウ材の付着性、ボンディング性、メッキ性等に優れるものが選択される。そのような条件を満たす素材としては、Ｃｕ、Ａｌ、Ｆｅ−Ｎｉ等の合金等がある。本実施形態では表面にＡｇがメッキされたＣｕ箔を上記導電箔として用いている。準備する導電箔の厚みは、分離溝の厚みを考慮したものが選択される。本実施形態では１０μｍ〜３００μｍ程度の厚みの導電箔を準備している。
【００２９】
続く除去工程４１０では、導電箔４１の表面のうち導電路１１〜２０以外の部分を厚み方向に除去することにより薄肉に形成する。なお、以下ではこの薄肉に形成された部分を分離溝４２と称する。まず導電箔４１の表面にフォトレジスト４３を塗布し、これを露光することによりパターンを転写・現像する。次にウェットエッチングまたは反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等のドライエッチングによりエッチング（ハーフエッチング）を行う。これにより分離溝４２の部分が薄肉に形成される。なお、上記フォトレジスト４３の塗布に代えてエッチング液に耐食性の有るＡｇ、Ａｕ、Ｐｔ、Ｐｄ等からなる導電被膜を施すようにしてもよい。このようにした場合、導電被膜をそのままダイパッドやボンディングパットとして利用することができるという利点がある。すなわち、例えばＡｇはＡｕやろう材と接着するので、その裏面にＡｕが被覆されている回路素子であれば熱圧着や半田等のろう材を介して導電箔に容易に回路素子を固着することが可能となる。また導電被膜とした場合には、直接Ａｕ細線によるワイヤーボンディングを施すことができる。
【００３０】
続く素子実装工程４２０では、導電箔４１の表面に回路素子ＴＲ１〜ＴＲ４、Ｄ１，Ｄ２を実装する。ここで回路素子ＴＲ１〜ＴＲ４、Ｄ１，Ｄ２はベアのトランジスタやベアのダイオードである。この工程では、まず第１乃至第４のトランジスタＴＲ１〜ＴＲ４、及び第１及び第２のダイオードＤ１，Ｄ２を、該当の導電路１１〜２０にＡｇペーストなどの導電性接着剤によってダイボンディングする。次にワイヤーボンディングを行って、必要な配線４４を施す。ワイヤーボンディングは例えば熱圧着によるボールボンディング、超音波によるウェッジボンディング等によって行う。ワイヤーボンディングにおける配線としては、例えばＡｕ線等の金属細線が用いられる。
【００３１】
続く樹脂封入工程４３０では、回路装置１の全体を絶縁性樹脂（モールド樹脂）２３により樹脂封入する。なお、絶縁性樹脂２３による樹脂封入は、トランスファモールド、インジェクションモールド、ディッピング、塗布等のうちのいずれかの方法によって行われる。絶縁性樹脂２３としては、トランスファモールドの場合にはエポキシ樹脂等の熱硬化性樹脂が用いられる。またインジェクションモールドの場合にはポリイミド樹脂やポリフェニレンサルファイド樹脂等の熱可塑性樹脂が用いられる。本実施形態の回路装置１では、絶縁性樹脂２３の厚みをワイヤーボンディングされた金属細線の最高位から上方に約１００μｍとしている。
【００３２】
なお、本実施形態の回路装置１では、絶縁性樹脂２３が封入されるまでの間、導電路１１〜２０を形成している導電箔４１が回路装置１の形状を保つ支持基板として機能している。つまり、本実施形態の回路装置１では、導電箔４１が支持基板として機能するため、支持基板としてのみ機能させるための特別な部材を必要とせず、従って材料コストを低廉に抑えることができる。また図４には表現していないが、実際には、エッチングの侵食レートの違いによって、分離溝４２の内側面の断面は、導電箔４１側に弓状に湾曲している。このため、分離溝４２に充填される絶縁性樹脂２３のアンカー効果によって絶縁性樹脂２３は導電箔４１と強固に一体化され、絶縁性樹脂２３の剥がれ等が防止されることになる。なお、回路装置１に絶縁性樹脂２３を被覆するより前の時点において回路素子ＴＲ１〜ＴＲ４、Ｄ１，Ｄ２や配線４４にシリコン樹脂等をポッティングするようにしてもよい。
【００３３】
続く分離工程４４０では、回路装置１の裏面の全体を分離溝４２の底部に達するまでエッチングにより均等に除去する。また分離溝４２に充填されている絶縁性樹脂２３が露出するまで裏側表面をさらに研磨もしくは研削するようにしてもよい。これにより導電路１１〜２０は（配線を考慮しなければ）互いに絶縁された状態となる。なお、このような導電路１１〜２０の電気的な分離は、上記方法以外にも、研磨、研削、エッチング、レーザ光照射による金属蒸発等の化学的／物理的方法のいずれかもしくはこれらのうちの２以上の組み合わせによって行うこともできる。回路装置１の裏面を裏面側から３０μｍ程度削ることによって分離溝４２の裏面側に絶縁性樹脂２３を露出させている。このため、回路装置１の裏面側では分離溝４２部分の絶縁性樹脂２３と導電路１１〜２０の裏側表面とが露出した状態となる。なお、導電路１１〜２０の厚みは４０μｍ程度である。
【００３４】
続く裏面被覆工程４５０では、回路装置１の裏面を、後続の電極形成工程において裏面電極２１が形成される部分以外の部分を絶縁性樹脂２２で被覆する。ここではまず裏面電極２１が形成される部分以外の部分にフォトレジストを施した後、絶縁性樹脂２２を塗布し、その後にフォトレジストを除去するようにして絶縁性樹脂２２を被覆する。
【００３５】
続く裏面電極形成工程４６０では、導電路１１〜２０のフォトレジストが除去されて裏面に露出している部分に半田バンプもしくは半田ボールを設けることにより裏面電極２１を形成する。
【００３６】
以上の工程を経ることにより、本実施形態の回路装置１が完成する。なお、回路装置１の生産性を向上させるべく、所定面積を有するシート状導電箔に複数個分の回路装置１を形成し、以上の各工程を経た後にダイシングにより各回路装置１を分離するようにしてもよい。
【００３７】
本実施形態の回路装置１にあっては、第１のトランジスタＴＲ１と第２のトランジスタＴＲ２とが、回路装置１の表面中央を通るＹ軸方向の線（以下、Ｙ対称軸と称する）に対して線対象となる位置に配置されている。また、第３のトランジスタＴＲ３と第４のトランジスタＴＲ４とが、上記Ｙ対称軸に対して線対象となる位置に配置されている。この対称性によって、本実施形態の回路装置１は、従来のＰＣＢ（Print Circuit Board）に実装する場合に比べてインダクタンス成分のばらつきが少ないという利点を有する。また本実施形態の回路装置１では、不要な配線が少なく、これによりインダクタンス成分の発生が少なく、フルブリッジ回路２００を構成する回路素子を高速に動作させることができるという利点を有する。また本実施形態の回路装置１では、第１乃至第４のトランジスタＴＲ１〜ＴＲ４のゲート電極を対称な位置に配置している。これにより本実施形態の回路装置１は、第１乃至第４のトランジスタＴＲ１〜ＴＲ４の各ゲート電極の入力インピーダンスの整合をとりやすいという利点を有する。また本実施形態の回路装置１は、製造方法が単純であるので、製造時のスループットが高いという利点を有する。なお、本実施形態の回路装置１は、第１乃至第４のトランジスタＴＲ１〜ＴＲ４のゲート電極を回路装置1の中央部に集中させて配置している。このため、第１乃至第４のトランジスタＴＲ１〜ＴＲ４を上述した線対称な関係に容易に配置できるという利点を有する。
【００３８】
ところで、本実施形態の回路装置１における導電路は単層構造であるので、多層構造の場合に比べて熱抵抗の大きい基板を用いない分、集積密度が低い分、放熱性が良くなるという利点を有する。また本実施形態の回路装置１は、回路素子において発生した熱が導電箔を伝わって直接パッケージ外に放熱されるため、高い放熱性が得られるという利点を有する。また支持基板が不要であることによっても高い放熱性が得られる。また第１乃至第４のトランジスタＴＲ１〜ＴＲ４はいずれも４つの角隅部分に配置され、各トランジスタＴＲ１〜ＴＲ４が配置されている第１乃至第４の導電路１１〜１４のいずれについても、夫々の２つの側辺が絶縁性樹脂２２に接しているため、これによっても高い放熱性が得られる。
【００３９】
次に、以上に説明した回路装置１を、音楽データを記録再生する機能を備えた携帯型のＭＤ装置等のデータ記録装置に適用した事例について紹介する。
【００４０】
図５は一般的なデータ記録装置５０に実装される磁気ヘッドの構造を示している。磁気ヘッド５１はデータ記録装置５０の本体に内蔵されているアーム状の固定部材５２の先端に設けられている。磁気ヘッド５１のドライバ回路として動作するフルブリッジ回路５３は、データ記録装置５０に内蔵されているＰＣＢ基板等の回路基板５５に実装されている。フルブリッジ回路５３と磁気ヘッド５１とは、固定部材５２に沿って配設されるフレキシブル基板５４を介して接続されている。ここでこのように磁気ヘッド５１とフルブリッジ回路５３とが離間して配設されている場合には、フレキシブル基板５４を引き回すこと等により生じるインダクタンス成分によってフルブリッジ回路５３を高速スイッチング動作させることが困難となる。しかしながら、この問題は磁気ヘッド５１周りを次のように構成することにより解決することができる。
【００４１】
まず、図６Ａとともに第１の実施形態について説明する。この実施形態では、フルブリッジ回路２００を実装した本実施形態の回路装置１を固定部材５２の先端部分まで配設したフレキシブル基板５４上に載置し、さらにその回路装置１の上に磁気ヘッド５１を設けている。なお、この構造では、記録媒体（光磁気ディスク）は固定部材５２の側に位置させることになる。このような構造とすることで、磁気ヘッド５１と回路装置１との間の配線によるインダクタンス成分が無くなり、フルブリッジ回路２００を高速に動作させることが可能となる。また、上記構造によれば、回路装置１で生じた熱は固定部材５２に伝達され、適度な放熱効果も得られる。
【００４２】
次に、図６Ｂとともに第２の実施形態について説明する。この実施形態は、上述した本実施形態の回路装置１を固定部材５２の先端部分まで配設したフレキシブル基板５４上に載置する点は図６Ａの場合と同様の構成である。しかしながら、この実施形態では、回路装置１の裏面側に磁気ヘッド５１を配設し、さらに磁気ヘッド５１の磁力線が通過できるように固定部材５２の磁気ヘッド５１の対向する部分に刳り抜き孔５６を形成するようにしている。なお、記録媒体（光磁気ディスク）は固定部材５２の側に位置させることになる。この実施形態の場合、磁気ヘッド５１と回路装置１との間のワイヤーボンディングによる金属細線の長さを短くすることができる。従ってインダクタンス成分の発生をより一層確実に防ぐことができる。ＭＤ等のデータ記録装置の場合、図７の等価回路に示すように、通常は第１乃至第４のトランジスタＴＲ１〜ＴＲ４の少なくともいずれかのゲート電極の前段に入力電圧を増幅するプリドライバ回路７１を実装することがあるが、上記プリドライバ回路７１は回路装置１に実装することができる。またこの場合、例えば後述する多層構造の回路装置１とすることでプリドライバ回路７１を実装するためのスペースを回路装置１に確保することができる。
【００４３】
ところで、以上に説明した回路装置１は単層構造の導電路からなるものであったが、複数層の導電路を有する多層構造の回路装置１として構成することもできる。多層構造からなる回路装置１の一例として、２層の導電路を有する回路装置１を図８Ａ乃至図８Ｃに示す。ここで図８Ａは回路装置１の平面図であり、図８Ｂは回路装置１を図８Ａにおける＋Ｙ側から見た側面図であり、図８Ｃは回路装置１の裏面図である。なお、このような２層構造の回路装置１を製造する場合には、上述した単層構造の場合の製造工程に対して表裏両面にシート状の導電箔が接合されたガラスエポキシ樹脂等の樹脂製の絶縁基板８１を用意する工程やレーザ照射等により上記絶縁基板の所定位置にスルーホールを形成する工程等が適宜付加されることになる。
【００４４】
このように回路装置１を多層構造とすることで、単層構造の回路装置１に比べて配線パターンの自由度が増大することになり、例えば裏面側にも配線を施すことが可能となる。また電極位置のレイアウトの自由度が増大する。さらに抵抗やコンデンサといった受働素子やＬＳＩ等を配置するスペースを容易に確保することができる。
【００４５】
ところで、以上の実施形態で説明した回路装置１は、第１及び第２のトランジスタＴＲ１，ＴＲ２としてＰチャネル型のトランジスタを用いるものであったが、第１及び第２のトランジスタＴＲ１，ＴＲ２としてＮチャネル型のトランジスタを用いてもよい。
【００４６】
図９Ａ乃至図９Ｅに、第１及び第２のトランジスタＴＲ１，ＴＲ２としてＮチャネル型のトランジスタを用いた回路装置１の構成例を示している。この回路装置１は、図１Ａ乃至図１Ｅとして示したＰチャネル型のトランジスタを用いて構成される回路装置１に比べて以下の点で構成が相違している。まず、第１のトランジスタＴＲ１のドレイン電極は、回路装置１の表面側を経由するワイヤーボンディングによって第５の導電路１５（ＶＤＤ）に接続している。また第１のトランジスタＴＲ１のソース電極は、回路装置１の表面側を経由するワイヤーボンディングによって第１のダイオードＤ１のアノード電極に接続している。また第２のトランジスタＴＲ２のドレイン電極は、回路装置１の表面側を経由するワイヤーボンディングによって第５の導電路１５（ＶＤＤ）に接続している。また第２のトランジスタＴＲ２のソース電極は、回路装置１の表面側を経由するワイヤーボンディングによって第２のダイオードＤ２のアノード電極に接続している。
【００４７】
以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。例えば、第１乃至第４のトランジスタＴＲ１〜ＴＲ４としてＭＯＳ型の電解効果トランジスタ（ＦＥＴ）に代えてバイポーラ型のトランジスタを用いることができる。
【図面の簡単な説明】
【００４８】
【図１】図１Ａは本発明の一実施形態として説明する回路装置１の平面図であり、図１Ｂは図１Ａにおける＋Ｙ側から見た側面図であり、図１Ｃは図１Ａにおける−Ｘ側から見た側面図であり、図１Ｄは図１Ａにおける−Ｙ側から見た側面図であり、図１Ｅは回路装置１の裏面図である。
【図２】本発明の一実施形態として説明する回路装置１に実装されるフルブリッジ回路の等価回路を示す図である。
【図３】図３Ａは本発明の一実施形態として説明する回路装置１の平面図であり回路装置１の電流経路を説明する図であり、図３Ｂは図１Ａにおける＋Ｙ側から見た側面図であり回路装置１の電流経路を説明する図であり、図３Ｃは図１Ａにおける−Ｘ側から見た側面図であり回路装置１の電流経路を説明する図であり、図３Ｄは図１Ａにおける−Ｙ側から見た側面図であり回路装置１の電流経路を説明する図である。
【図４】本発明の一実施形態として説明する回路装置１の製造方法を説明するプロセスフロー図である。
【図５】一般的なＭＤの磁気ヘッド部分の構成を示す図である。
【図６】図６Ａは本発明の一実施形態として説明する、ＭＤ装置の磁気ヘッド周辺の構造を説明する図であり、図６Ｂは本発明の一実施形態として説明する、ＭＤ装置の磁気ヘッド周辺の構造を説明する図である。
【図７】プリドライバ回路を備えたフルブリッジ回路の等価回路を示す図である。
【図８】図８Ａは本発明の一実施形態として説明する、２層の導電路を有する回路装置１の平面図であり、図８Ｂは本発明の一実施形態として説明する回路装置１を図１Ａにおける＋Ｙ側から見た側面図であり、図８Ｃは本発明の一実施形態として説明する、２層の導電路を有する回路装置１の裏面図である。
【図９】図９Ａは本発明の一実施形態として説明する、第１及び第２のトランジスタＴＲ１，ＴＲ２としてＮチャネル型のトランジスタを用いて構成した回路装置１の平面図であり、図９Ｂは図１Ａにおける＋Ｙ側から見た側面図であり、図９Ｃは図１Ａにおける−Ｘ側から見た側面図であり、図９Ｄは図１Ａにおける−Ｙ側から見た側面図であり、図９Ｅは回路装置１の裏面図である。
【符号の説明】
【００４９】
ＴＲ１  第１のトランジスタ
ＴＲ２  第２のトランジスタ
ＴＲ３  第３のトランジスタ
ＴＲ４  第４のトランジスタ
Ｄ１  第１のダイオード
Ｄ２  第２のダイオード
Ｍ  負荷
１１〜２０  導電路
２１  裏面電極
２２  絶縁性樹脂
２３  絶縁性樹脂
【図２】
2006066712.tif 000003
【図６】
2006066712.tif 000004
【図７】
2006066712.tif 000005
【図１】
2006066712.tif 000006
【図３】
2006066712.tif 000007
【図４】
2006066712.tif 000008
【図５】
2006066712.tif 000009
【図８】
2006066712.tif 000010
【図９】
2006066712.tif 000011