(57)【要約】【課題】  半導体基板中への不純物イオンの注入工程時において半導体基板に付着した金属系汚染物を確実に除去できる技術を提供する。【解決手段】  ｎ−型単結晶シリコン層１Ｂの表面に薄い酸化シリコン膜を形成し、その酸化シリコン膜を介してｎ−型単結晶シリコン層１ＢにＢ＋イオンを導入することによってｐ型ウエル５を形成した後、その酸化シリコン膜を除去し、基板１に熱酸化処理を施して新たに酸化シリコン膜４Ｂを形成することで酸化シリコン膜４Ｂ中に金属系汚染物を取り込んだ後に酸化シリコン膜４Ｂを除去する。【選択図】  図６
2006156571.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面を酸化して第１酸化膜を形成する工程、
（ｂ）前記第１酸化膜上にマスキングパターン層を形成する工程、
（ｃ）前記マスキングパターン層をマスクとして前記半導体基板に第１不純物を注入する工程、
（ｄ）前記（ｃ）工程後、前記マスキングパターン層を除去する工程、
（ｅ）前記（ｄ）工程後、前記第１酸化膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板に熱処理を施す工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の前に、
（ｇ）前記半導体基板の前記主面を酸化して第２酸化膜を形成する工程、
（ｈ）前記第２酸化膜を除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｇ）工程および前記（ｈ）工程を複数回繰り返すことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記半導体基板には、予め第１導電型のヒ素が注入されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１不純物は、ホウ素であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、１１００℃以上の熱を伴うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｆ）工程の後に、さらに１０００℃〜１１００℃の熱を伴う熱処理を施す工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記マスキングパターン層を除去した後に、前記半導体基板を洗浄する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項２記載の半導体装置の製造方法において、
前記第２酸化膜の膜厚は、２０μｍ〜５０μｍであることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記半導体基板には予め第１導電型の不純物が注入され、
前記第１不純物は第２導電型であり、
前記（ｆ）工程によって第１半導体層を形成し、
前記（ｆ）工程の後、
（ｉ）前記半導体基板の主面において、前記第１半導体層と接する溝部を形成する工程、
（ｊ）前記溝部内に第１絶縁膜を形成する工程、
（ｋ）前記第１絶縁膜の存在下で前記半導体基板上に第１導電性膜を形成し、前記溝部を前記第１導電性膜で埋め込む工程、
（ｌ）前記第１導電性膜をパターニングして前記溝部内に前記第１導電性膜を残す工程、
（ｍ）前記第１半導体層に第１導電型の第２不純物を注入し、前記溝部と隣接する第１導電型の第２半導体層を形成する工程、
を含み、
前記半導体基板をドレインとし、前記第２半導体層をソースとし、前記第１導電性膜をゲート電極とするＭＩＳＦＥＴを形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第２導電型は、ｐ型であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平１０−２７０３７１号公報には、ｎ型不純物を含む半導体基板に形成した複数の拡散層と、基板表面を酸化させて形成した絶縁体層とを含む縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の製造工程において、絶縁体層を積層すべき第２領域にｎ型不純物を添加する添加工程では、まず、第２領域に予め定める膜厚の薄膜を形成し、次いで、ｎ型不純物に予め定めた加速電圧を与えて薄膜内部にイオン注入した後に、薄膜内部に注入した不純物イオンをその下部の半導体層内に熱的に拡散させることにより、その半導体層の表面に凹凸等の欠陥を誘起することなく不純物の注入位置と面積と深さと不純物濃度とを厳密に制御することを可能とする技術が開示されている。
【０００３】
また、特開２００１−３３９０６３号公報には、トレンチゲート型のＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）の製造工程おいて、ｎ型の半導体基板に対して高速イオン注入を２回行って熱処理をすることで、ｐ型の島状のベース領域をチャネル部の不純物濃度が深さ方向に対してなだらかな変化の分布となるように形成することにより、しきい値のばらつきを少なくし、ピンチ抵抗を低減し、さらにサブショルド係数およびコンダクタンス特性を改善する技術が開示されている。
【特許文献１】特開平１０−２７０３７１号公報
【特許文献２】特開２００１−３３９０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造工程において、半導体基板中への不純物イオンの注入は、半導体基板の表面に形成した酸化膜を介して行われる。酸化膜を形成した後にイオン注入する際、イオン注入装置からＣｕ（銅）、Ｎｉ（ニッケル）およびＡｌ（アルミニウム）などの金属系汚染物が発生し、半導体基板（特に酸化膜表面）に付着することがある。これは、イオン注入装置のノズルが上記のような金属系材料で構成されているため、イオン注入の際、不純物と共に前記金属系汚染物がイオン注入装置から照射されることを本発明者は見出した。そのため、この金属系汚染物を除去するために、濃硫酸１に対して過酸化水素水０．２５〜１を混合したＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液を１３０℃程度に加熱して洗浄を実施するＳＰＭ洗浄やウエット洗浄などの手段が用いられる。
【０００５】
しかしながら、上記金属系汚染物が酸化膜表面だけでなく酸化膜中にまで入り込んでしまう場合もあり、ＳＰＭ洗浄やウエット洗浄等のみでは酸化膜中に入り込んだ金属系汚染物までは完全に除去しきれないことを本発明者らは見出した。金属系汚染物が酸化膜中に残留したままだと、その後の工程で高温を伴う処理によって金属系汚染物が半導体基板中（不純物注入により形成された拡散層）へ拡散する。この結果、半導体装置の耐圧の低下や、その後の工程で形成されるトレンチゲートにおけるゲート絶縁膜上に金属系汚染物が存在していると、ソース・ドレイン間を短絡し、半導体装置の信頼度の低下等の課題が生じることになる。
【０００６】
本発明の目的は、半導体基板中への不純物イオンの注入工程時において半導体基板に付着した金属系汚染物を確実に除去できる技術を提供することにある。
【０００７】
本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面を酸化して第１酸化膜を形成する工程、
（ｂ）前記第１酸化膜上にマスキングパターン層を形成する工程、
（ｃ）前記マスキングパターン層をマスクとして前記半導体基板に第１不純物を注入する工程、
（ｄ）前記（ｃ）工程後、前記マスキングパターン層を除去する工程、
（ｅ）前記（ｄ）工程後、前記第１酸化膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記主面を酸化して第２酸化膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板に熱処理を施す工程。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）半導体基板中への不純物イオンの注入工程時において半導体基板に付着した金属系汚染物を確実に除去できる。
（２）半導体基板中への不純物イオンの注入工程時において半導体基板に付着した金属系汚染物を確実に除去できるので、パワーＭＩＳＦＥＴのゲート耐圧の低下およびソース・ドレイン間の短絡を防ぐことができる。
（３）半導体基板中への不純物イオンの注入工程時において半導体基板に付着した金属系汚染物を確実に除去できるので、パワーＭＩＳＦＥＴの信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
本実施の形態の半導体装置は、たとえばｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。このような本実施の形態の半導体装置について図１〜図１７を用いて製造工程に従って説明する。
【００１４】
まず、図１に示すように、ｎ型（第１導電型）の導電型を有するｎ＋型単結晶シリコン基板１Ａの表面（主面）に、ｎ型の導電型を有する不純物（たとえば、Ａｓヒ素（リン））がドープされたｎ−型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）１を準備する。ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂは、後の工程でパワーＭＩＳＦＥＴのドレイン領域となる。
【００１５】
続いて、たとえばｎ−型単結晶シリコン層１Ｂの表面（主面）を熱酸化することによって酸化シリコン膜（図示は省略）を形成する。次いで、その酸化シリコン膜上に窒化シリコン膜（図示は省略）を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその窒化シリコン膜をエッチングすることにより、その窒化シリコン膜をパターニングする。続いて、基板に熱酸化処理を施すことにより、フィールド絶縁膜４を形成する。続いて、熱リン酸を用いて基板１を洗浄することにより、窒化シリコン膜をウエットエッチングし、除去する。続いて、フッ酸を用いて基板１を洗浄することにより、酸化シリコン膜をウエットエッチングし、除去する。
【００１６】
次に、図２に示すように、基板１に９５０℃程度の熱酸化処理を施すことにより、基板１の表面に膜厚２０ｎｍ程度の薄い酸化シリコン膜（第１酸化膜、スルー膜）４Ａを形成する。続いて、図３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（マスキングパターン層）ＲＥＳＩをマスクとし、酸化シリコン膜４Ａを介してｎ−型単結晶シリコン層１Ｂにｐ型（第２導電型）の不純物（第１不純物）であるＢ＋（ホウ素）イオンを導入（注入）する。それにより、ｐ型ウエル５を形成する。このｐ型ウエル５は、パワーＭＩＳＦＥＴの耐圧を確保するために設けられる。続いて、図４に示すように、たとえばアッシング法によってフォトレジスト膜ＲＥＳＩを除去した後、基板１に対してアンモニア加水を用いた洗浄およびＳＰＭ洗浄を施す。アンモニア加水を用いた洗浄では、基板１の表面に付着している有機物を除去することができ、ＳＰＭ洗浄では、基板１の表面に付着している金属異物を除去することができる。
【００１７】
次に、図５に示すように、フッ酸を用いて基板１を洗浄することにより、酸化シリコン膜４Ａをウエットエッチングし、除去する。金属異物は基板１の表面だけでなく、酸化シリコン膜４Ａ中にまで入り込んでしまう場合がある。そのため、この工程により、上記洗浄工程では完全に除去しきれずに酸化シリコン膜４Ａ中に残留している金属異物を、酸化シリコン膜４Ａをウェットエッチングすることで金属異物も一緒に除去できる。
【００１８】
次に、図６に示すように、基板１に９５０℃程度の熱酸化処理を施すことにより、基板１の表面に酸化シリコン膜（第２酸化膜、犠牲酸化膜）４Ｂを形成する。この時、酸化シリコン膜４Ｂの膜厚が厚くなり過ぎると、ｐ型ウエル５を形成する不純物が酸化シリコン膜４Ｂへ取り込まれてしまうので、本実施の形態では、酸化シリコン膜４Ｂの膜厚は２０ｎｍ〜５０ｎｍ程度とすることを例示できる。
【００１９】
次に、図７に示すように、フッ酸を用いて基板１を洗浄することにより、酸化シリコン膜４Ｂをウエットエッチングし、除去する。これにより、上記酸化シリコン膜４Ａのエッチングによる除去工程で完全に除去しきれなかった金属異物を、再度、新たに形成した酸化シリコン膜４Ｂに取り込み、除去することで僅かに残留している金属異物も一緒に除去できる。よって、酸化シリコン膜を形成した後に、形成した酸化シリコン膜を除去する工程を１回しか行わない場合に比べて、確実に金属系汚染物を除去できる。
【００２０】
上記ｐ型ウエル５を形成する際のｎ−型単結晶シリコン層１ＢへのＢ＋イオン導入時には、イオン注入装置からＣｕ、ＮｉおよびＡｌなどの金属系汚染物が発生し、基板１に付着することがある。基板１からこの金属系汚染物を除去するために上記ＳＰＭ洗浄を実施するわけであるが、金属系汚染物が酸化シリコン膜４Ａ（図３参照）中まで入り込んでしまっている場合には、ＳＰＭ洗浄等のみでは除去しきれない虞がある。その金属系汚染物が酸化シリコン膜４Ａ中に残ったままだと、その後の工程で高温を伴う処理によって金属系汚染物が基板１中へ拡散する。また、ｐ型ウエル５を形成するＢは、Ｃｕなどの金属をゲッタリングしやすいことから、基板１中へ拡散した金属系汚染物はｐ型ウエル５に留まり、パワーＭＩＳＦＥＴの耐圧を低下させてしまう。本実施の形態では、基板１の材料として、Ａｓヒ素を主成分とした基板１で構成されているため、基板側には金属系汚染物はゲッタリングされずに、ｐ型ウエル５が形成された基板１の表面側に付着する。また、図１７に示すように、その後の工程で形成されるトレンチゲートにおけるゲート絶縁膜上に金属系汚染物が存在していると、ソース・ドレイン間を短絡し、半導体装置の信頼度が低下する問題を生じさせる。
【００２１】
そこで、本実施の形態においては、上記ＳＰＭ洗浄を実施した後、酸化シリコン膜４Ａを除去し、続いて熱酸化処理によって酸化シリコン膜４Ｂを形成することにより、基板１に残留している金属系汚染物を酸化シリコン膜４Ｂへ取り込む。次いで、その酸化シリコン膜４Ｂを除去することにより、基板１からその金属系汚染物を除去することができる。
【００２２】
また、酸化シリコン膜４Ｂを成膜する工程および酸化シリコン膜４Ｂを除去する工程は、複数回繰り返してもよい。それにより、より効果的に基板１から金属系汚染物を除去することが可能となる。ただし、酸化シリコン膜４Ｂを成膜する工程および酸化シリコン膜４Ｂを除去する工程を実施し過ぎることにより、ｐ型ウエル５を形成しているＢが酸化シリコン膜４Ｂに取り込まれ、ｐ型ウエル５中の不純物濃度が低下してしまう虞がある。また、さらに効果的に金属系汚染物を基板１から除去することを目的として、その繰り返し回数を２回より多くする場合には、予めｐ型ウエル５を形成する際にｎ−型単結晶シリコン層１Ｂへ導入するＢ＋イオンの濃度を濃くしておいても良い。さらには、金属系汚染物の残留度合いが低いようであれば、酸化シリコン膜４Ｂを成膜する工程および酸化シリコン膜４Ｂを除去する工程は1回でもよい。１回で行う場合は、複数回行う場合に比べて半導体装置の製造コストが安くできる。本発明者らの検討の結果、本実施の形態においては、その繰り返し回数は２回までとすることを例示できる。
【００２３】
次に、図８に示すように、たとえば基板１に１１００℃程度以上の熱処理を施すことにより、ｐ型ウエル（第１半導体層）５を形成する不純物を拡散させる。続いて、基板１に１０００℃〜１１００℃程度の熱処理を施すことにより、ｎ−型単結晶シリコン層１Ｂ上に酸化シリコン膜４Ｃを本実施の形態では、たとえば５００ｎｍ形成する。この酸化シリコン膜４Ｃは、後の工程でトレンチゲートを形成するために、基板１をエッチングする際のマスクとなるので、できるだけ厚く形成することを目的としてできるだけ高い温度を伴う熱処理によって形成することが好ましい。しかしながら、その熱処理時の温度が高すぎると、ｐ型ウエル５を形成している不純物が拡散しすぎてしまうので、前述したように１０００℃〜１１００℃程度の熱処理とすることが好ましい。また、前述したように、これらの熱処理時には、前述した金属系汚染物は除去されているので、その金属系汚染物が基板１中へ拡散してしまう不具合を防ぐことができる。
【００２４】
次に、図９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜４Ｃをエッチングすることにより、酸化シリコン膜４Ｃをパターニングする。続いて、酸化シリコン膜４Ｃをマスクとして基板１（ｎ−型単結晶シリコン層１Ｂ）をエッチングすることにより、活性セル領域においては溝部７を形成し、ゲート配線領域においては溝部８を形成する。この溝部７は、平面において、四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプ状パターンとする。
【００２５】
次に、基板１に熱酸化処理を施すことにより、膜厚７０ｎｍ程度のゲート酸化膜（第１絶縁膜、ゲート絶縁膜）９を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法にて基板上に多結晶シリコン膜（第１導電性膜）を堆積し、その多結晶シリコン膜で溝部７、８を埋め込む。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして多結晶シリコン膜をエッチングする。それにより、活性セル領域においては、多結晶シリコン膜を溝部７内に残し、溝部７内にてその多結晶シリコン膜からゲート電極１１を形成することができる。この時、多結晶シリコン膜は溝部７を埋め込み、パターニングされた酸化シリコン膜４Ｃに形成された開口部内に一部が残り、ゲート電極１１は図９が示される断面においてＴ字状となる。また、ゲート配線領域においては、多結晶シリコン膜は溝部８内を埋め込み、一部が溝部８内から連続して溝部８の外部に残るようにパターニングされ、ゲート電極１１と電気的に接続するゲート引き出し電極１２が形成される。
【００２６】
次に、図１０に示すように、たとえばフッ酸を用いたウエットエッチングによりゲート引き出し電極１２下以外の領域の酸化シリコン膜４Ｃを除去する。続いて、基板１に熱酸化処理を施すことにより、膜厚２０ｎｍ程度の酸化シリコン膜１５を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｎ−型単結晶シリコン層１Ｂにｐ型の不純物（たとえばＢ）を導入する。続いて、基板に熱処理を施すことにより、ｐ−型半導体領域１６を形成する。ゲート電極９が形成された活性セル領域に形成されたｐ−型半導体領域１６は、本実施の形態のパワーＭＩＳＦＥＴのチャネル領域となる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ−型半導体領域１６にｎ型の不純物（たとえばＡｓ（第２不純物））を導入することにより、活性セル領域のｐ−型半導体領域１６にｎ＋型半導体領域（第２半導体層）１７を形成する。また、パワーＭＩＳＦＥＴの終端における耐圧を向上するために、ターミネーション領域にｎ＋型ガードリング領域１８を形成する。ｎ＋型半導体領域１７は、本実施の形態のパワーＭＩＳＦＥＴのソースとなる。ｎ＋型ガードリング領域１８は、平面において活性セル領域およびゲート配線領域を取り囲むように形成される。ここまでの工程により、ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂをドレイン領域とし、ｎ＋型半導体領域１７をソース領域とするパワーＭＩＳＦＥＴを形成することができる。
【００２７】
次に、図１１に示すように、たとえば基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１９を形成する。
【００２８】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして絶縁膜１９および酸化シリコン膜１５をエッチングし、コンタクト溝２０を形成する。コンタクト溝２０は、隣接するゲート電極１０間において、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１７を貫通するように形成される。また、この時、ゲート引き出し電極１２上の絶縁膜１９および酸化シリコン膜１５もパターニングされ、ゲート引き出し電極１２に達するコンタクト溝２１が形成される。さらに、ターミネーション領域においては、ｎ＋型ガードリング領域１８に達する開口部２２が形成される。
【００２９】
続いて、コンタクト溝２０および開口部２２の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ２（二フッ化ホウ素）を導入することによって、コンタクト溝２０および開口部２２の底部を覆うようなｐ＋型半導体領域２３を形成する。本実施の形態において、このｐ＋型半導体領域２３中の不純物濃度は、ｐ型半導体領域１６中の不純物濃度より高くなるようにする。このように、コンタクト溝２０を形成し、絶縁膜１９をマスクとしてコンタクト溝２０から不純物イオンを導入し、コンタクト溝２０の底部に自己整合的にｐ＋型半導体領域２３を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極１１間の微細化を図ることができる。このｐ＋型半導体領域２３は、後の工程で形成される配線をコンタクト溝２０の底部にてｐ−型半導体領域１６とオーミック接触させるためのものである。
【００３０】
ここで、図１２は、上記ｐ＋型半導体領域２３を形成した時点における基板１の要部平面図であり、図中のＡ−Ａ線に沿った断面が図１１に相当するものである。ｐ型ウエル５とｐ−型半導体領域１６とが重なる領域ＰＡは、ハッチングを付して示してある。この領域ＰＡが広くなるほどｐ型ウエル５が形成されている領域が広いということになり、前述した金属系汚染物を基板１の表面に残したまま高温の熱処理を実施してしまうとｐ型ウエル５を形成するＢが金属系汚染物をゲッタリングしやすくなり、パワーＭＩＳＦＥＴの耐圧を低下させやすくなることになる。一方、前述したように本実施の形態では、ｎ−型単結晶シリコン層１ＢへのＢ＋イオン導入工程後に基板１のＳＰＭ洗浄を実施し、さらに酸化シリコン膜４Ａを除去し、熱酸化処理によって基板１の表面に酸化シリコン膜４Ｂを形成することで基板１に残留している金属系汚染物を酸化シリコン膜４Ｂへ取り込み、次いでその酸化シリコン膜４Ｂを除去することで基板１からその金属系汚染物を除去している。その結果、そのような不具合を防ぐことが可能となる。
【００３１】
次に、図１３に示すように、基板１上にバリア導体膜として、たとえばスパッタリング法で膜厚１０００Å〜２２００Å程度のＴｉＷ（チタンタングステン）膜２４を堆積した後、基板１に熱処理を施す。続いて、そのＴｉＷ膜２４上に、たとえばスパッタリング法にて膜厚２６０００Å〜５５０００Å程度のＡｌ（アルミニウム）膜２５を堆積する。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態において、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＴｉＷ膜２４およびＡｌ膜２５をエッチングすることにより、ゲート引き出し電極１２と電気的に接続するゲート配線２６、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１７と電気的に接続するソースパッド（ソース電極）２７、ｎ＋型ガードリング領域１８と電気的に接続する配線２８、およびゲート配線２６と電気的に接続するゲートパッド（ゲート電極）２９（図１４参照）を形成する。なお、そのゲートパッド２９は、図１３では図示されない領域に形成される。また、図１３は、図１４中のＢ−Ｂ線に沿った断面に相当する。
【００３２】
図１４中で図示し、図１３中での図示は省略するが、上記ゲート配線２６、ソースパッド２７、配線２８およびゲートパッド２９を形成した後、基板１の上部に、保護膜として、たとえばポリイミド樹脂膜を塗布し、露光、現像することによって、ソースパッド２７およびゲートパッド２９上のポリイミド樹脂膜を除去し、それぞれ開口部３０、３１を形成する。
【００３３】
次いで、基板１の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板１Ａの裏面を研削する。上記テープを剥がした後、ｎ＋型単結晶シリコン基板１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレイン（ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ａ）の引出し電極（ドレイン電極）となる。
【００３４】
続いて、上記ポリイミド樹脂膜に形成した開口部３０、３１上に、たとえばＡｕ等よりなるバンプ電極を形成した後、ウエハ状態の基板１を、たとえば分割領域（図示は省略）に沿ってダイシングし、個々のチップＣＨＰへと分割する。その後、個々のチップＣＨＰを、たとえば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止（実装）し、本実施の形態の半導体装置を製造する。
【００３５】
ここで、図１５は、ｐ型ウエル５を形成するＢ＋イオンをｎ−型単結晶シリコン層１Ｂへ導入し、基板１に熱処理を施す前におけるＢ＋イオンおよび金属系汚染物の濃度と基板１の表面からの深さとの関係を示したものである。ここでは、金属系汚染物としてＣｕを例示する。また、図１６は、Ｂ＋イオンをｎ−型単結晶シリコン層１Ｂへ導入し、基板１に熱処理を施したにおけるＢ＋イオンおよび金属系汚染物の濃度と基板１の表面からの深さとの関係を示したものである。図１５および図１６に示すように、Ｂ＋イオンについては熱処理によって基板１（−型単結晶シリコン層１Ｂ）中での拡散であるが、Ｃｕについては、熱処理によってほとんど拡散せずに基板１の深さ方向へ進行し、ｐ型ウエル５を形成するＢ＋イオンにゲッタリングされる。ゲッタリングされた場所が、たとえば溝部８の側壁と接する場所であった場合には、パワーＭＩＳＦＥＴのゲート耐圧を低下させ、ゲート破壊を引き起こす虞がある。また、ゲッタリングされた金属系汚染物が溝部８の側壁を跨るような状態で留まった場合には、図１７に示すように、その金属系汚染物がソース・ドレイン間を短絡してしまう虞がある。しかしながら、上記の本実施の形態によれば、その金属系汚染物の基板１への浸入を防ぐことができるので、そのような不具合を未然に防ぐことができる。
【００３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３７】
本発明の半導体装置の製造方法は、たとえばパワーＭＩＳＦＥＴを有する半導体装置の製造工程に適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１５】半導体基板へＢ＋イオン導入後、熱処理を施す前におけるＢ＋イオンおよびＣｕの濃度と半導体基板の表面からの深さとの関係を示す説明図である。
【図１６】半導体基板へＢ＋イオン導入後、さらに熱処理を施した後におけるＢ＋イオンおよびＣｕの濃度と半導体基板の表面からの深さとの関係を示す説明図である。
【図１７】金属系汚染物がパワーＭＩＳＦＥＴのソース・ドレイン間を短絡してしまう状態を説明する要部断面図である。
【符号の説明】
【００３９】
１  半導体基板
１Ａ  ｎ＋型単結晶シリコン基板
１Ｂ  ｎ−型単結晶シリコン層
４  フィールド絶縁膜
４Ａ  酸化シリコン膜（第１酸化膜）
４Ｂ  酸化シリコン膜（第２酸化膜）
４Ｃ  酸化シリコン膜
５  ｐ型ウエル（第１半導体層）
７、８  溝部
９  ゲート酸化膜（第１絶縁膜、ゲート絶縁膜）
１１  ゲート電極
１２  ゲート引き出し電極
１５  酸化シリコン膜
１６  ｐ−型半導体領域
１７  ｎ＋型半導体領域（第２半導体層）
１８  ｎ＋型ガードリング領域
１９  絶縁膜
２０  コンタクト溝
２１  コンタクト溝
２２  開口部
２３  ｐ＋型半導体領域
２４  ＴｉＷ膜
２５  Ａｌ膜
２６  ゲート配線
２７  ソースパッド
２８  配線
２９  ゲートパッド
３０、３１  開口部
ＣＨＰ  チップ
ＰＡ  領域
ＲＥＳＩ  フォトレジスト膜（マスキングパターン層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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