(57)【要約】      （修正有）【課題】  レベルシフト回路において、低電圧源を電源とする信号のレベルを高電圧源の電圧レベルにシフトする場合に、低電圧源を低電圧化した場合にも、前記高電圧源の電圧に起因してトランジスタが破壊することなく、レベルシフト動作を確実に行う。【解決手段】  相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２は、低い閾値電圧を有する低電圧側の素子で構成される。従って、低電圧源ＶＤＤを電圧源とする相補信号ＩＮ、ＸＩＮが一層に低く設定される場合であっても、前記Ｎ型トランジスタＮ１、Ｎ２は確実に動作して、レベルシフト動作は所期通り行われる。前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインは、そのかかる電圧値が、保護回路Ａにより、低電圧源ＶＤＤの電圧以下（Ｎ型トランジスタＮ１、Ｎ２の耐圧以下）に制限される。【選択図】  図１
2006140884.tif 000002
【特許請求の範囲】
【請求項１】
低電圧源を電源とする相補の第１及び第２の信号を入力し、その第１及び第２の信号の電位を高電圧源の電位にレベルシフトするレベルシフト回路であって、
前記相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された２個の信号入力用の低電圧側Ｎ型トランジスタと、
一端が高電圧源に接続され、他端が前記第１及び第２のノードに各々接続され、前記第１及び第２のノードの一方に前記高電圧源の電圧を供給すると同時に、その他方のノードへの前記高電圧源の供給を遮断する電源供給回路と、
前記電源供給回路を制御する電源供給制御回路と、
前記第１のノードと前記第２のノードとを接続する抵抗と、
前記第１及び第２のノードの電位を各々ラッチするラッチ回路と、
前記第１及び第２のノードから前記２個の信号入力用の低電圧側Ｎ型トランジスタを経て接地に至る２つの接地経路に配置され、その両接地経路の一方を接続し且つ他方を切断する断続回路と、
前記断続回路を制御する断続制御回路と、
前記第１及び第２のノードと前記２個の信号入力用の低電圧側Ｎ型トランジスタとの間に配置され、前記２個の低電圧側Ｎ型トランジスタの端子間にかかる電圧を前記２個の低電圧側Ｎ型トランジスタの耐圧以下に制限する保護回路とを備えた
ことを特徴とするレベルシフト回路。
【請求項２】
前記請求項１記載のレベルシフト回路において、
前記保護回路は、前記断続回路を兼用する
ことを特徴とするレベルシフト回路。
【請求項３】
前記請求項１又は２記載のレベルシフト回路において、
前記保護回路は、前記２つの接地経路の各々に１つのＮ型トランジスタが配置されて構成される
ことを特徴とするレベルシフト回路。
【請求項４】
前記請求項１又は２記載のレベルシフト回路において、
前記保護回路は、前記２つの接地経路の各々に２つのＮ型トランジスタが直列に配置されて構成される
ことを特徴とするレベルシフト回路。
【請求項５】
前記請求項１又は２記載のレベルシフト回路において、
前記保護回路は、前記２つの接地経路の各々に１つのＮ型トランジスタと１つのダイオードとが直列に配置されて構成される
ことを特徴とするレベルシフト回路。
【請求項６】
前記請求項４又は５記載のレベルシフト回路において、
前記保護回路は、前記各直列回路を構成する２つの素子同士の接続点と、前記低電圧源とを接続し、前記２つの素子同士の接続点の電位を前記低電圧源の電圧にクランプするクランプ回路を備える
ことを特徴とするレベルシフト回路。
【請求項７】
前記請求項１〜６の何れか１項に記載のレベルシフト回路において、
前記保護回路以外の回路の何れかには、前記高電圧源の電圧に対する耐圧を有する高電圧源側のＮ型トランジスタが含まれ、
前記保護回路は、閾値電圧が前記高電圧源側のＮ型トランジスタの閾値電圧よりも低く設定されたＮ型トランジスタを有する
ことを特徴とするレベルシフト回路。
【請求項８】
前記請求項１又は２記載のレベルシフト回路において、
前記断続制御回路は、前記ラッチ回路でラッチされた前記第１及び第２のノードの電位に基づいて、前記２つの接地経路の一方を接続し且つ他方を切断するよう前記断続回路を制御する
ことを特徴とするレベルシフト回路。
【請求項９】
前記請求項１又は２記載のレベルシフト回路において、
前記断続制御回路は、前記相補の第１及び第２の入力信号を受け、この相補の第１及び第２の入力信号に基づいて、前記２つの接地経路の一方を接続し且つ他方を切断するよう前記断続回路を制御する
ことを特徴とするレベルシフト回路。
【請求項１０】
前記請求項９記載のレベルシフト回路において、
前記断続制御回路は、前記相補の第１及び第２の入力信号を各々反転する２つのインバータ回路から成る
ことを特徴とするレベルシフト回路。
【請求項１１】
前記請求項９記載のレベルシフト回路において、
前記断続制御回路は、前記相補の第１及び第２の入力信号を各々設定時間遅延する２つの遅延回路から成る
ことを特徴とするレベルシフト回路。
【請求項１２】
前記請求項１又は２記載のレベルシフト回路において、
前記ラッチ回路は、第１及び第２のＮＡＮＤ回路を有し、
前記第１のＮＡＮＤ回路は、前記第１のノードの電位と前記第２のＮＡＮＤ回路の出力とが入力され、
前記第２のＮＡＮＤ回路は、前記第２のノードの電位と前記第１のＮＡＮＤ回路の出力とが入力される
ことを特徴とするレベルシフト回路。
【請求項１３】
前記請求項２記載のレベルシフト回路において、
前記断続制御回路は、前記高電圧源を電源として高電圧の制御信号を生成し、
前記断続回路を兼用する保護回路は、前記断続制御回路からの高電圧の制御信号を前記低電圧源の電圧に降下させる降下回路を有する
ことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理レベルを変換するレベルシフト回路に関し、特に、低消費電力で且つ低電圧動作する構成を持つものに関する。
【背景技術】
【０００２】
従来、レベルシフト回路として特許文献１に記載されたものがある。このレベルシフト回路の構成を図９に示す。
【０００３】
同図のレベルシフト回路は、低電圧源ＶＤＤを電源とする入力信号の電位を高電圧源ＶＤＤ３の出力信号にレベルシフトするものであって、入力端子ＩＮからの入力信号ＩＮを反転するインバータＩＮＶ１と、前記入力信号ＩＮと前記インバータＩＮＶ１で反転された反転入力信号ＸＩＮとから成る一対の相補信号がゲートに入力される２個のＮ型トランジスタＮ１、Ｎ２と、一対のＰ型トランジスタＰ１、Ｐ２で構成される電源供給回路Ｂ１と、抵抗として動作するＰ型トランジスタＰ３とを備える。前記電源供給回路Ｂ１は、高電圧源ＶＤＤ３を何れか一方のＰ型トランジスタＰ１、Ｐ２を介して第１のノードＷ１又は第２のノードＷ２に供給する。
【０００４】
また、前記レベルシフト回路は、ラッチ回路Ｃと、断続回路Ｂ２とを備える。前記ラッチ回路Ｃは、第１及び第２の２入力型ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２で構成され、各々、第１及び第２のノードＷ１、Ｗ２の電位をラッチし、ＮＡＮＤ回路ＮＡＮＤ１の出力側は出力端子ＯＵＴに接続される。更に、前記断続回路Ｂ２は、一対のＮ型トランジスタＮ３、Ｎ４で構成され、前記第１及び第２のノードＷ１、Ｗ２から前記一対の相補信号入力用のＮ型トランジスタＮ１、Ｎ２を経て接地に至る接地経路に配置されて、この各接地経路を断続する。前記ラッチ回路Ｃの２個のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２の出力側には各々インバータ回路ＩＮＶ２、ＩＮＶ３が接続され、この両インバータ回路ＩＮＶ２、ＩＮＶ３は、前記電源供給回路Ｂ１を制御する電源供給制御回路として機能すると共に、前記断続回路Ｂ２を制御する断続制御回路として機能して、その出力は前記電源供給回路Ｂ１の２個のＰ型トランジスタＰ１、Ｐ２及び前記断続回路Ｂ２の２個のＮ型トランジスタＮ３、Ｎ４のゲートに入力される。
【０００５】
前記レベルシフト回路において、前記インバータＩＮＶ１は、例えば１．５Ｖなどの低電圧源ＶＤＤで動作する低電圧源側の素子で構成され、その他の素子は、全て、例えば３．３Ｖなどの高電圧源ＶＤＤ３で動作する高電圧源側の素子で構成される。
【０００６】
次に、前記図９に示したレベルシフト回路の動作を説明する。定常時、第１及び第２のノードＷ１、Ｗ２の電位は共にＨ（ＶＤＤ３）レベルにある。入力信号がＬ（０ｖ）レベルの場合には、相補信号入力用のＮ型トランジスタＮ１、Ｎ２は各々ＯＦＦ、ＯＮし、ラッチ回路Ｃの２つの出力（第１及び第２のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２の出力）は、Ｌ（０ｖ）レベル、Ｈ（ＶＤＤ３）レベルにあって、その論理を保持している。この時、断続回路Ｂ２のＮ型トランジスタＮ３、Ｎ４は各々ＯＮ、ＯＦＦし、電源供給回路Ｂ１のＰ型トランジスタＰ１、Ｐ２は各々ＯＦＦ、ＯＮしている。ラッチ回路Ｃの一方のＮＡＮＤ回路ＮＡＮＤ１の出力がＬ（０ｖ）レベルであるので、出力端子ＯＵＴはＬ（０ｖ）レベルである。
【０００７】
前記の状態において、例えば、入力信号がＬ（０ｖ）レベルからＨ（ＶＤＤ）レベルに変化した場合には、相補信号入力用の一方のＮ型トランジスタＮ１がＯＮする。この時、断続回路Ｂ２のＮ型トランジスタＮ３がＯＮ状態にあるので、第１のノードＷ１の電位はＨレベル（ＶＤＤ３）からＬ（０ｖ）レベルに変化する。第１のノードＷ１がＬ（０ｖ）になることにより、ラッチ回路Ｃの論理が逆転し、ＮＡＮＤ回路ＮＡＮＤ１の出力はＨ（ＶＤＤ３）レベルに、ＮＡＮＤ回路ＮＡＮＤ２の出力はＬ（０ｖ）レベルに反転する。これに伴い、断続回路Ｂ２のＮ型トランジスタＮ３がＯＦＦすると共に、電源供給回路Ｂ１の一方のＰ型トランジスタＰ１がＯＮするので、第１のノードＷ１は高電圧源ＶＤＤ３によりＨ（ＶＤＤ３）レベルまでプリチャージされる。一方、電源供給回路Ｂ１の他方のＰ型トランジスタＰ２がＯＦＦして、高電圧源ＶＤＤ３から第２のノードＷ２へのプリチャージを停止すると共に、断続回路Ｂ２のＮ型トランジスタＮ４がＯＮして、第２のノードＷ２を、ＯＦＦ状態のＮ型トランジスタＮ２に接続して、次の入力信号の変化待ち状態となる。ラッチ回路ＣのＮＡＮＤ回路ＮＡＮＤ１の出力がＨ（ＶＤＤ３）レベルであるので、出力端子ＯＵＴはＨ（ＶＤＤ３）レベルとなる。
【特許文献１】特開２００１−２９８３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、今日では、低消費電力化などを図るために、電圧源の電圧をより一層に低電圧化する傾向になる。
【０００９】
しかしながら、前記図９に示した従来のレベルシフト回路は、低電圧源ＶＤＤの電圧を、相補信号入力用の高電圧源側のＮ型トランジスタＮ１、Ｎ２の閾値電圧付近にまで低い電圧に設定すると、この相補信号入力用のＮ型トランジスタＮ１、Ｎ２の動作がし難くなって、レベルシフト回路は所期の動作が困難となる欠点がある。
【００１０】
そこで、例えば、閾値電圧が前記高電圧源側のＮ型トランジスタＮ１、Ｎ２よりも低い低耐圧用の低電圧側のＮ型トランジスタで構成すれば、低電圧源の電圧を前記高電圧源側のＮ型トランジスタＮ１、Ｎ２の閾値電圧よりも低い電圧に設定しても、図９のレベルシフト回路は所期の動作を行うことが可能である。
【００１１】
しかしながら、図９に示した従来のレベルシフト回路では、入力信号の変化待ち状態では、相補信号入力用の一方のＮ型トランジスタＮ１又はＮ２のドレインには、断続回路Ｂ２内でＯＮ状態にあるＮ型トランジスタＮ３又はＮ４を介してノードＷ１又はＷ２の高電圧源ＶＤＤ３の電圧がかかる状態となるため、これ等の相補信号入力用のＮ型トランジスタＮ１、Ｎ２を低電圧源ＶＤＤ側の素子に変更した場合には、これ等の相補信号入力用のＮ型トランジスタＮ１、Ｎ２は破壊されることとなる。
【００１２】
本発明は前記の課題に着目し、その目的は、図９に示したようなレベルシフト回路において、一対の相補入力信号を受けるＮ型トランジスタを低電圧源側の素子に変更しながら、そのＮ型トランジスタの破壊を招くことなく、低電圧源の電圧を低く設定しても確実に動作できるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明では、一対の相補信号入力用のＮ型トランジスタを高電圧源側の素子から低電圧源側のトランジスタに変更すると共に、それらの低電圧源側のＮ型トランジスタにその耐圧以上の電圧がかかることを防止する保護回路を追加する構成を採用する。
【００１４】
すなわち、請求項１記載のレベルシフト回路は、低電圧源を電源とする相補の第１及び第２の信号を入力し、その第１及び第２の信号の電位を高電圧源の電位にレベルシフトするレベルシフト回路であって、前記相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された２個の信号入力用の低電圧側Ｎ型トランジスタと、一端が高電圧源に接続され、他端が前記第１及び第２のノードに各々接続され、前記第１及び第２のノードの一方に前記高電圧源の電圧を供給すると同時に、その他方のノードへの前記高電圧源の供給を遮断する電源供給回路と、前記電源供給回路を制御する電源供給制御回路と、前記第１のノードと前記第２のノードとを接続する抵抗と、前記第１及び第２のノードの電位を各々ラッチするラッチ回路と、前記第１及び第２のノードから前記２個の信号入力用の低電圧側Ｎ型トランジスタを経て接地に至る２つの接地経路に配置され、その両接地経路の一方を接続し且つ他方を切断する断続回路と、前記断続回路を制御する断続制御回路と、前記第１及び第２のノードと前記２個の信号入力用の低電圧側Ｎ型トランジスタとの間に配置され、前記２個の低電圧側Ｎ型トランジスタの端子間にかかる電圧を前記２個の低電圧側Ｎ型トランジスタの耐圧以下に制限する保護回路とを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記保護回路は、前記断続回路を兼用することを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記保護回路は、前記２つの接地経路の各々に１つのＮ型トランジスタが配置されて構成されることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記保護回路は、前記２つの接地経路の各々に２つのＮ型トランジスタが直列に配置されて構成されることを特徴とする。
【００１８】
請求項５記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記保護回路は、前記２つの接地経路の各々に１つのＮ型トランジスタと１つのダイオードとが直列に配置されて構成されることを特徴とする。
【００１９】
請求項６記載の発明は、前記請求項４又は５記載のレベルシフト回路において、前記保護回路は、前記各直列回路を構成する２つの素子同士の接続点と、前記低電圧源とを接続し、前記２つの素子同士の接続点の電位を前記低電圧源の電圧にクランプするクランプ回路を備えることを特徴とする。
【００２０】
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載のレベルシフト回路において、前記保護回路以外の回路の何れかには、前記高電圧源の電圧に対する耐圧を有する高電圧源側のＮ型トランジスタが含まれ、前記保護回路は、閾値電圧が前記高電圧源側のＮ型トランジスタの閾値電圧よりも低く設定されたＮ型トランジスタを有することを特徴とする。
【００２１】
請求項８記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記断続制御回路は、前記ラッチ回路でラッチされた前記第１及び第２のノードの電位に基づいて、前記２つの接地経路の一方を接続し且つ他方を切断するよう前記断続回路を制御することを特徴とする。
【００２２】
請求項９記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記断続制御回路は、前記相補の第１及び第２の入力信号を受け、この相補の第１及び第２の入力信号に基づいて、前記２つの接地経路の一方を接続し且つ他方を切断するよう前記断続回路を制御することを特徴とする。
【００２３】
請求項１０記載の発明は、前記請求項９記載のレベルシフト回路において、前記断続制御回路は、前記相補の第１及び第２の入力信号を各々反転する２つのインバータ回路から成ることを特徴とする。
【００２４】
請求項１１記載の発明は、前記請求項９記載のレベルシフト回路において、前記断続制御回路は、前記相補の第１及び第２の入力信号を各々設定時間遅延する２つの遅延回路から成ることを特徴とする。
【００２５】
請求項１２記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記ラッチ回路は、第１及び第２のＮＡＮＤ回路を有し、前記第１のＮＡＮＤ回路は、前記第１のノードの電位と前記第２のＮＡＮＤ回路の出力とが入力され、前記第２のＮＡＮＤ回路は、前記第２のノードの電位と前記第１のＮＡＮＤ回路の出力とが入力されることを特徴とする。
【００２６】
請求項１３記載の発明は、前記請求項２記載のレベルシフト回路において、前記断続制御回路は、前記高電圧源を電源として高電圧の制御信号を生成し、前記断続回路を兼用する保護回路は、前記断続制御回路からの高電圧の制御信号を前記低電圧源の電圧に降下させる降下回路を有することを特徴とする。
【００２７】
以上により、請求項１〜１３記載の発明では、低電圧源の電圧をより一層に低い電圧に設定した場合であっても、一対の相補信号入力用のＮ型トランジスタが、その閾値電圧の低い低電圧源側のトランジスタで構成されているので、この低電圧源側のトランジスタは所期通りに動作して、レベルシフト動作が確実に行われる。
【００２８】
しかも、前記一対の相補信号入力用のＮ型トランジスタは、保護回路によって、その端子間には、その耐圧以上の電圧がかかることが防止されるので、これ等の相補信号入力用のＮ型トランジスタが破壊されることはない。
【発明の効果】
【００２９】
以上説明したように、請求項１〜１３記載の発明のレベルシフト回路によれば、低電圧源の電圧をより一層に低く設定した場合であっても、その低電圧源を電源とする一対の相補信号入力用のＮ型トランジスタの破壊を招くことなく、所期のレベルシフト動作を確実に行うことができる効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は本実施形態のレベルシフト回路の具体的構成を示す。同図において、ＩＮは信号の入力端子、ＩＮＶ１は前記入力端子ＩＮに入力された信号を反転するインバータである。前記入力端子ＩＮへの入力信号は、例えば１．５ｖの低電圧源ＶＤＤを電圧源としている。
【００３２】
また、図１において、Ｎ１、Ｎ２は第１及び第２の一対の相補信号入力用の低電圧側Ｎ型トランジスタであって、一方のＮ型トランジスタＮ１のゲートには前記入力端子ＩＮに入力された信号（相補信号を構成する第１及び第２の信号のうち一方の信号）ＩＮが入力され、他方のＮ型トランジスタＮ２のゲートには、前記インバータＩＮＶ１の反転信号（相補信号を構成する第１及び第２の信号のうち他方の信号）ＸＩＮが入力される。
【００３３】
図１のレベルシフト回路では、前記インバータ回路ＩＮＶ１、及び前記相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２は、低電圧源ＶＤＤで動作する低電圧側の素子であり、以下に説明するその他の素子は、全て、例えば３．３ｖの高電圧源ＶＤＤ３で動作する高電圧側の素子である。
【００３４】
更に、図１のレベルシフト回路において、Ｂ１は電源供給回路であって、一対のＰ型トランジスタＰ１、Ｐ２から構成される。一方のＰ型トランジスタＰ１は、そのソースが高電圧源ＶＤＤ３に接続され、ドレインが第１のノードＷ１に接続される。他方のＰ型トランジスタＰ２は、そのソースが前記高電圧源ＶＤＤ３に接続され、ドレインが第２のノードＷ２に接続される。この電源供給回路Ｂ１は、何れか一方のＰ型トランジスタＰ１、Ｐ２のＯＮ時には、そのＰ型トランジスタＰ１又はＰ２を経て高電圧源ＶＤＤ３を第１又は第２のノードＷ１、Ｗ２に供給する。前記２個のＰ型トランジスタＰ１、Ｐ２のドレイン同士、即ち、第１及び第２のノードＷ１、Ｗ２は相互に、抵抗として機能するＰ型トランジスタＰ３（抵抗）で相互に接続され、このＰ型トランジスタＰ３のゲートは接地される。
【００３５】
更に、Ｃはラッチ回路であって、第１及び第２の２入力型ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２から成る。前記第１のＮＡＮＤ回路ＮＡＮＤ１は、前記第１のノードＷ１の信号と前記第２のＮＡＮＤ回路ＮＡＮＤ２の出力信号とを受け、前記第２のＮＡＮＤ回路ＮＡＮＤ２は、前記第２のノードＷ２の信号と前記第１のＮＡＮＤ回路ＮＡＮＤ１の出力信号とを受けて、各ノードＷ１、Ｗ２の電位を保持する。前記第１のＮＡＮＤ回路ＮＡＮＤ１の出力側は、出力端子ＯＵＴに接続される。
【００３６】
前記第１及び第２のノードＷ１、Ｗ２から各々前記相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２を経て接地に至る２つの接地経路ＧＰ１、ＧＰ２には、前記相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２と接地との間に、断続回路Ｂ２が配置される。前記断続回路Ｂ２は、２個のＮ型トランジスタＮ３、Ｎ４から成る。その一方のＮ型トランジスタＮ３は、そのソースが接地され、そのドレインは前記相補信号入力用の一方のＮ型トランジスタＮ１に接続される。また、他方のＮ型トランジスタＮ４は、そのソースが接地され、そのドレインは前記相補信号入力用の他方のＮ型トランジスタＮ２に接続される。
【００３７】
加えて、図１に示した前記レベルシフト回路において、前記ラッチ回路Ｃの第１及び第２のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２の出力側には、各々、インバータ回路ＩＮＶ２、ＩＮＶ３が接続される。これ等のインバータ回路ＩＮＶ２、ＩＮＶ３は、前記電源供給回路Ｂ１及び前記断続回路Ｂ２を制御する電源供給及び断続制御回路Ｆを構成する。前記一方のインバータ回路ＩＮＶ２は、前記第１のＮＡＮＤ回路ＮＡＮＤ１の出力信号を受け、その信号の反転信号を前記電源供給回路Ｂ１のＰ型トランジスタＰ１及び断続回路Ｂ２のＮ型トランジスタＮ３の両ゲートに出力する。同様に、他方のインバータ回路ＩＮＶ３は、前記第２のＮＡＮＤ回路ＮＡＮＤ２の出力信号を受け、その信号の反転信号を前記電源供給回路Ｂ１のＰ型トランジスタＰ２及び断続回路Ｂ２のＮ型トランジスタＮ４の両ゲートに出力する。
【００３８】
そして、本実施形態の特徴として、図１のレベルシフト回路には、前記第１及び第２のノードＷ１、Ｗ２と前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインとの間に、それらの相補信号入力用のＮ型トランジスタＮ１、Ｎ２を保護するための保護回路Ａが配置される。この保護回路Ａは、２個のＮ型トランジスタＮ５、Ｎ６から構成される。前記一方のＮ型トランジスタＮ５は、そのソースに前記相補信号入力用の一方のＮ型トランジスタＮ１のドレインが接続され、そのドレインには前記第１のノードＷ１が接続される。また、他方のＮ型トランジスタＮ６は、そのソースに前記相補信号入力用の他方のＮ型トランジスタＮ２のドレインが接続され、そのドレインには前記第２のノードＷ２が接続される。これ等の２つのＮ型トランジスタＮ５、Ｎ６の各ゲートには低電圧源ＶＤＤが接続される。前記保護回路Ａを構成する高電圧源側のＮ型トランジスタＮ５、Ｎ６の閾値電圧は低く、例えば０Ｖ付近に設定される。
【００３９】
以上のように構成されたレベルシフト回路について、以下、その動作を説明する。
【００４０】
定常時、第１及び第２のノードＷ１、Ｗ２の電位は共にＨ（ＶＤＤ３）レベルにある。入力信号がＬ（０ｖ）レベルの場合には、相補信号入力用のＮ型トランジスタＮ１、Ｎ２は各々ＯＦＦ、ＯＮし、ラッチ回路Ｃの第１及び第２のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２の出力は、各々、Ｌ（０ｖ）レベル、Ｈ（ＶＤＤ３）レベルにあって、その論理を保持している。この時、電源供給回路Ｂ１のＰ型トランジスタＰ１、Ｐ２は各々ＯＦＦ、ＯＮし、断続回路Ｂ２のＮ型トランジスタＮ３、Ｎ４は各々ＯＮ、ＯＦＦしている。ここで、保護回路ＡのＮ型トランジスタＮ５、Ｎ６は、共に、そのソースの電圧、すなわち、相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインの電圧を、低電圧源ＶＤＤの電源電圧以下（Ｎ型トランジスタＮ１、Ｎ２の耐圧以下）に制限しているので、これ等の相補信号入力用のＮ型トランジスタＮ１、Ｎ２の端子間には、前記第１及び第２のノードＷ１、Ｗ２の高電源ＶＤＤ３の電圧はかからない。従って、相補信号入力用の一方のＮ型トランジスタＮ１の端子間には低電圧源ＶＤＤの電源電圧を越える電圧はかからず、相補信号入力用のＮ型トランジスタＮ１の破壊を招くことはない。前記ＮＡＮＤ回路ＮＡＮＤ１の出力がＬ（０ｖ）レベルであるので、出力端子ＯＵＴはＬ（０ｖ）レベルである。
【００４１】
前記の状態において、例えば入力信号ＩＮがＬ（０ｖ）からＨ（ＶＤＤ）レベルに変化した場合には、相補信号入力用の一方のＮ型トランジスタＮ１がＯＮし、他方のＮ型トランジスタＮ２がＯＦＦする。この時、断続回路Ｂ２のＮ型トランジスタＮ３はＯＮ状態にあるので、前記相補信号入力用の一方のＮ型トランジスタＮ１のドレインが断続回路Ｂ２のＮ型トランジスタＮ３を経て接地され、これに伴って保護回路ＡのＮ型トランジスタＮ５がＯＮする。その結果、接地経路ＧＰ１が接地に繋がって、第１のノードＷ１の電位はＨレベル（ＶＤＤ３）からＬ（０ｖ）レベルに変化する。第１のノードＷ１がＬ（０ｖ）になると、ラッチ回路Ｃの論理が逆転し、ＮＡＮＤ回路ＮＡＮＤ１の出力はＨ（ＶＤＤ３）レベルに、ＮＡＮＤ回路ＮＡＮＤ２の出力はＬ（０ｖ）レベルに反転する。これにより、断続回路Ｂ２のＮ型トランジスタＮ３がＯＦＦして前記接地経路ＧＰ１が遮断されると共に、電源供給回路Ｂ１のＰ型トランジスタＰ１がＯＮするので、第１のノードＷ１は高電圧源ＶＤＤ３によりＨ（ＶＤＤ３）レベルまでプリチャージされる。一方、電源供給回路Ｂ１のＰ型トランジスタＰ２がＯＦＦして、高電圧源ＶＤＤ３から第２のノードＷ２へのプリチャージが停止されると共に、断続回路Ｂ２のＮ型トランジスタＮ４がＯＮして、次の入力信号の変化待ち状態となる。ＮＡＮＤ回路ＮＡＮＤ１の出力がＨ（ＶＤＤ３）レベルであるので、出力端子ＯＵＴはＨ（ＶＤＤ３）レベルである。図１のレベルシフト回路は、以上のような動作を行うことにより、低電圧源ＶＤＤを電源とする入力信号の論理レベルを高電圧源ＶＤＤ３のレベルに変換した信号を出力する。
【００４２】
ここで、相補信号をゲートに受ける２個のＮ型トランジスタＮ１、Ｎ２は閾値電圧の低い低電圧側のトランジスタで構成されているので、前記相補信号用の低電圧源ＶＤＤの電源電圧をより一層に低く設定した場合であっても、これ等の低電圧側のＮ型トランジスタＮ１、Ｎ２は所期通りに動作して、図１のレベルシフト回路のレベルシフト動作は確実に行われる。
【００４３】
しかも、前記相補信号入力用の一方のＮ型トランジスタＮ１がＯＮして、接地経路ＧＰ１が接地に繋がった際には、第１のノードＷ１はＨレベル（ＶＤＤ３）にあるものの、保護回路Ａの一方のＮ型トランジスタＮ５のゲートには低電圧源ＶＤＤが接続されているので、前記相補信号入力用の一方のＮ型トランジスタＮ１のドレインの電圧は、前記保護回路ＡのＮ型トランジスタＮ５によって低電圧源ＶＤＤの電源電圧以下に制限される。従って、相補信号入力用の一方のＮ型トランジスタＮ１の端子間には低電圧源ＶＤＤの電源電圧を越える電圧（Ｎ型トランジスタＮ１の耐圧を越える電圧）はかからず、相補信号入力用のＮ型トランジスタＮ１の破壊を招くことはない。
【００４４】
また、保護回路Ａを構成する高電圧源側のＮ型トランジスタＮ５、Ｎ６の閾値電圧は低く、例えば０Ｖ付近に設定されているので、低電圧源ＶＤＤの電圧が低く設定されても、保護回路Ａの２個の高電圧源側のＮ型トランジスタＮ５、Ｎ６は正常に動作して、図１のレベルシフト回路は確実に動作することができる。
【００４５】
一方、前記とは逆に、入力信号ＩＮがＨ（ＶＤＤ３）レベルからＬ（０ｖ）レベルに変化した場合の動作も、前述の動作と同様であるので、その説明を省略する。
【００４６】
（第２の実施形態）
図２は、本発明の第２の実施形態のレベルシフト回路の具体的構成を示す図である。
【００４７】
前記第１の実施形態のレベルシフト回路では、図１に示したように、保護回路Ａを構成する２個のＮ型トランジスタＮ５、Ｎ６のゲートに各々低電圧源ＶＤＤを接続したが、本実施形態では、各々のゲートに、入力信号ＩＮとこれをインバータ回路ＩＮＶ１で反転した信号ＸＩＮとを入力したものである。その他の構成は図１と同様であるので、その説明を省略する。
【００４８】
従って、本実施形態においても、例えば入力信号ＩＮがＬ（０ｖ）レベルからＨ（ＶＤＤ）レベルに変化した場合には、相互信号入力の一方のＮ型トランジスタＮ１がＯＮして、第１のノードＷ１のＨ（ＶＤＤ３）レベルの電位が接地経路ＧＰ１を経て低下するが、この際には、保護回路Ａの一方のＮ型トランジスタＮ５のゲートに入力信号ＩＮのＨレベルの電位（低電圧源ＶＤＤの電源電圧）がかかって、この保護回路ＡのＮ型トランジスタＮ５が相互信号入力のＮ型トランジスタＮ１のドレインの電位を低電圧源ＶＤＤの電圧以下（Ｎ型トランジスタＮ１の耐圧以下）に制限するので、相互信号入力のＮ型トランジスタＮ１の破壊を招くことはない。また、相互信号入力の他方のＮ型トランジスタＮ２はＯＦＦするものの、保護回路Ａの他方のＮ型トランジスタＮ６のゲートにＬ（０ｖ）の電圧がかかるので、第２のノードＷ２が高電圧源ＶＤＤ３の電圧であっても、その相互信号入力のＮ型トランジスタＮ２のドレインに高電圧源ＶＤＤ３の高電圧がかかることはない。
【００４９】
入力信号ＩＮがからＨ（ＶＤＤ３）レベルからＬ（０ｖ）レベルに変化した場合も同様である。
【００５０】
（第３の実施形態）
図３は本発明の第３の実施形態のレベルシフト回路の具体的構成を示す図である。
【００５１】
図３では、図１のレベルシフト回路と比較すると、相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２の配置位置と、断続回路Ｂ２を構成する２個のＮ型トランジスタＮ３、Ｎ４の配置位置とが入れ替えられている。すなわち、相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２と第１及び第２のノードＷ１、Ｗ２との間に、保護回路Ａと断続回路Ｂ２とが配置されている。その他の構成は前記第１の実施形態と同じである。
【００５２】
従って、本実施形態のレベルシフト回路では、断続回路Ｂ２を構成するＮ型トランジスタＮ３、Ｎ４と保護回路Ａの２個のＮ型トランジスタＮ５、Ｎ６の双方でもって、相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２のドレインの電位が、低電圧源ＶＤＤよりも低い電位（２個のＮ型トランジスタＮ１、Ｎ２の耐圧以下の電位）に制限される。
【００５３】
尚、以上説明した第１及び第２の実施形態における保護回路Ａの変形例として、図４（ａ）〜（ｆ）に示す保護回路Ａ１〜Ａ７を採用することも可能である。例えば、同図（ａ）の保護回路Ａ１では、各接地経路ＧＰ１、ＧＰ２に配置される素子は、高電圧側のＮ型トランジスタＮ５１と低電圧側のＮ型トランジスタＮ５２との直列回路である。前記高電圧側のＮ型トランジスタＮ５１の閾値電圧は例えば０ｖであり、前記低電圧側のＮ型トランジスタＮ５２の閾値電圧は例えば０．３ｖである。従って、前記高電圧側のＮ型トランジスタＮ５１の製造過程において、その閾値電圧が０ｖにならず、負値（例えば−０．１ｖ）となった場合であっても、低電圧側のＮ型トランジスタＮ５２のソース（即ち、相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレイン）にかかる電圧は、低電圧源ＶＤＤの電圧よりもその閾値電圧分低い電圧（ＶＤＤ−０．３ｖ）に制限される。また、同図（ｅ）では、同図（ａ）の低電圧側のＮ型トランジスタＮ５２はダイオードＤ１に置換されている。更に、同図（ｇ）に示すように、２個の高電圧側のＮ型トランジスタＮ５１のソースを、ダイオードからなるクランプ回路Ｄ２を介して低電圧源ＶＤＤに接続する構成とすれば、高電圧側のＮ型トランジスタＮ５１のソース電圧を低電圧源ＶＤＤの電圧に制限できて、低電圧側のＮ型トランジスタＮ５２を良好に保護できる。同図（ｂ）〜（ｄ）及び（ｆ）のＮ型トランジスタＮ５１、Ｎ５２の各ゲートには、それ等と直列に接続される前記相補入力信号用のＮ型トランジスタＮ１、Ｎ２のゲートに入力される信号ＩＮ又はＸＩＮが入力される。同図（ｅ）〜（ｇ）のダイオードＤ１、Ｄ２は、Ｎ型及びＰ型トランジスタで構成可能である。同図（ｇ）では、同図（ａ）に示した保護回路Ａ１にクランプ回路Ｄ２を追加したが、同図（ｂ）〜（ｆ）の保護回路Ａ２〜Ａ６にクランプ回路Ｄ２を追加しても良いのは勿論である。
【００５４】
（第４の実施形態）
図５は本発明の第４の実施形態のレベルシフト回路の具体的構成を示す図である。
【００５５】
前記第３の実施形態を示す図３のレベルシフト回路では、断続回路Ｂ２と保護回路Ａとを設けたが、本実施形態では、図３に示した断続回路Ｂ２を構成する２個のＮ型トランジスタＮ３、Ｎ４を図３の保護回路Ａを構成する２個のＮ型トランジスタＮ５、Ｎ６としても共用して、この２個のＮ型トランジスタＮ３、Ｎ４により断続回路兼保護回路Ｅを構成したものである。
【００５６】
前記断続回路兼保護回路Ｅでは、Ｎ型トランジスタＮ３、Ｎ４は、例えば３．３Ｖなどの高電圧源ＶＤＤ３で動作する高電圧側の素子で構成され、これ等の高電圧源側のＮ型トランジスタＮ３、Ｎ４の閾値電圧は低く、例えば０Ｖ付近に設定される。
【００５７】
前記断続回路兼保護回路Ｅの各Ｎ型トランジスタＮ３、Ｎ４のゲートには、各々、第１及び第２のレベルシフター（降下回路）ＬＤ１、ＬＤ２が接続される。これ等のレベルシフターＬＤ１、ＬＤ２は、高電圧源ＶＤＤ３で動作する高電圧側の素子で構成されていて、各々、ラッチ回路Ｃに接続された２個のインバータ回路ＩＮＶ２、ＩＮＶ３の出力を受ける。これ等のレベルシフターＬＤ１、ＬＤ２及びインバータ回路ＩＮＶ２、ＩＮＶ３は、前記断続回路兼保護回路Ｅの断続回路部分を制御する断続制御回路Ｆとして機能する。具体的に、第１のレベルシフターＬＤ１は、インバータ回路ＩＮＶ２の出力信号を受けて、その信号の論理レベルを低電圧源ＶＤＤのレベルに変換した信号を前記断続回路兼保護回路Ｅの一方のＮ型トランジスタＮ３のゲートに出力する。同様に、第２のレベルシフターＬＤ２は、インバータ回路ＩＮＶ３の出力信号を受け、その信号の論理レベルを低電圧源ＶＤＤのレベルに変換した信号を前記断続回路兼保護回路Ｅの他方のＮ型トランジスタＮ４のゲートに出力する。
【００５８】
以上のように構成された本実施形態のレベルシフト回路では、相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインの電位は、断続回路兼保護回路Ｅにより低電圧源ＶＤＤ以下の低い電位（Ｎ型トランジスタＮ１、Ｎ２の耐圧以下の電位）に制限されるので、これ等の相補信号入力用のＮ型トランジスタＮ１、Ｎ２が破壊されることはない。
【００５９】
また、断続回路兼保護回路Ｅを構成する高電圧源側のＮ型トランジスタＮ３、Ｎ４の閾値電圧は低く、０Ｖ付近に設定されるので、低電圧源ＶＤＤの電圧が低く設定されても、図５のレベルシフト回路は確実に動作する。
【００６０】
更に、２個のＮ型トランジスタＮ３、Ｎ４のみで保護回路と断続回路を共用しているので、前記第１及び第２の実施形態に比べて、回路面積の縮小が可能である。
【００６１】
（第５の実施形態）
図６は本発明の第５の実施形態のレベルシフト回路の具体的構成を示す図である。
【００６２】
本実施形態のレベルシフト回路が図５のレベルシフト回路と異なる点は次の通りである。図５では、レベルシフターＬＤ１、ＬＤ２を設けて、インバータ回路ＩＮＶ２、ＩＮＶ３の信号のレベルを低電圧源ＶＤＤの電圧に降下させ、その低電圧源ＶＤＤの電圧レベルの信号を断続回路兼保護回路ＥのＮ型トランジスタＮ３、Ｎ４に与えたが、本実施形態では、低電圧源ＶＤＤを電圧源とする入力信号ＩＮ及びその反転信号ＸＩＮを各々インバータ回路より成る遅延回路ＤＩＮＶ１、ＤＩＮＶ２を介して断続回路兼保護回路ＥのＮ型トランジスタＮ３、Ｎ４に与えている。
【００６３】
前記遅延回路ＤＩＮＶ１、ＤＩＮＶ２は、前記断続回路兼保護回路Ｅの断続回路部分を制御する断続制御回路Ｈ１として機能する。また、これ等の遅延回路ＤＩＮＶ１、ＤＩＮＶ２は、例えば１．５ｖなどの低電圧源ＶＤＤで動作する低電圧側の素子で構成される。前記断続制御回路Ｈ１が設けられた結果、２個のインバータ回路ＩＮＶ２、ＩＮＶ３は断続制御機能を持たず、電源供給回路Ｂ１を専用に制御する電源供給制御回路Ｇとなる。
【００６４】
従って、本実施形態のレベルシフト回路では、例えば入力信号がＬ（０ｖ）からＨ（ＶＤＤ）レベルに変化した場合には、相補信号入力用の一方のＮ型トランジスタＮ１がＯＮする。その際、遅延回路ＤＩＮＶ１の持つ所定の遅延時間が経過するまでの期間では、断続回路兼保護回路ＥのＮ型トランジスタＮ３はＯＮ状態にあるので、接地経路ＧＰ１が接地に繋がって、第１のノードＷ１の電位がＨレベル（ＶＤＤ３）からＬ（０ｖ）レベルに変化する。この時、断続回路兼保護回路ＥのＮ型トランジスタＮ３は、そのゲート電位がＨ（ＶＤＤ）レベルにあるので、そのソース電位、すなわち、相補信号入力用の一方のＮ型トランジスタＮ１のドレイン電位を低電圧源ＶＤＤの電圧以下（Ｎ型トランジスタＮ１の耐圧以下）に制限する。従って、この相補信号入力用のＮ型トランジスタＮ１が破壊することはない。
【００６５】
また、前記第１のノードＷ１のＬ（０ｖ）レベルへの変化に伴い、ラッチ回路ＣのＮＡＮＤ回路ＮＡＮＤ２がＬ（０ｖ）レベルとなり、インバータ回路ＩＮＶ３の出力信号によって電源供給回路Ｂ１のＰ型トランジスタＰ２がＯＦＦすると、第２のノードＷ２へのプリチャージが停止すると共に、遅延回路ＤＩＮＶ２の持つ所定の遅延時間が経過すると、相補信号入力用の他方のＮ型トランジスタＮ４は、そのゲート電位がＨ（ＶＤＤ）レベルとなって、ＯＮするので、次の入力信号の待機状態となる。
【００６６】
（第６の実施形態）
図７は本発明の第６の実施形態のレベルシフト回路の具体的構成を示す図である。
【００６７】
本実施形態のレベルシフト回路が図６のレベルシフト回路と相違する点は次の通りである。すなわち、本実施形態では、断続回路兼保護回路ＥのＮ型トランジスタＮ３、Ｎ４のゲートへの入力信号を図６とは異ならせて、入力信号ＩＮを遅延回路ＤＬ１を経て断続回路兼保護回路ＥのＮ型トランジスタＮ４に入力すると共に、入力信号ＩＮの反転信号ＸＩＮを他の遅延回路ＤＬ２を経て断続回路兼保護回路ＥのＮ型トランジスタＮ３に入力したものである。これ等の２個の遅延回路ＤＬ１、ＤＬ２は、断続制御回路Ｈ２を構成しており、例えば１．５ｖなどの低電圧源ＶＤＤで動作する低電圧側の素子で構成される。
【００６８】
本実施形態のレベルシフト回路の動作は、前記第５の実施形態のレベルシフト回路と同一であるので、その説明を省略する。
【００６９】
尚、前記第４〜第６の実施形態では、断続回路兼保護回路Ｅを図８（ａ）〜（ｅ）で置換した断続回路兼保護回路Ｅ１〜Ｅ５の構成を採用することも可能である。同図（ｅ）に示した断続回路兼保護回路Ｅ５は、同図（ａ）の断続回路兼保護回路Ｅ１にクランプ回路Ｄ２を配置した構成を例示しているが、同図（ｂ）〜（ｄ）の断続回路兼保護回路Ｅ２〜Ｅ４にクランプ回路Ｄ２を配置した構成を採用しても良いのは勿論である。
【産業上の利用可能性】
【００７０】
以上説明したように、本発明は、低電圧源の電圧をより一層に低く設定した場合であっても、その低電圧源を電源とする一対の相補信号入力用のＮ型トランジスタの破壊を招くことなく、所期のレベルシフト動作を確実に行うことができるので、低電圧源の下で動作するレベルシフト回路等として有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態のレベルシフト回路の構成を示す図である。
【図２】本発明の第２の実施形態のレベルシフト回路の構成を示す図である。
【図３】本発明の第３の実施形態のレベルシフト回路の構成を示す図である。
【図４】本発明の第１〜第３の実施形態のレベルシフト回路に備える保護回路の変形例を示す図である。
【図５】本発明の第４の実施形態のレベルシフト回路の構成を示す図である。
【図６】本発明の第５の実施形態のレベルシフト回路の構成を示す図である。
【図７】本発明の第６の実施形態のレベルシフト回路の構成を示す図である。
【図８】本発明の第４〜第６の実施形態のレベルシフト回路に備える保護回路の変形例を示す図である。
【図９】従来のレベルシフト回路の構成を示す図である。
【符号の説明】
【００７２】
ＩＮ                        入力端子
ＯＵＴ                      出力端子
ＶＤＤ                      低電圧源
ＶＤＤ３                    高電圧源
Ｄ１、Ｄ２                  ダイオード
Ｎ１、Ｎ２                  一対の相補信号入力用のＮ型トランジスタ
Ｎ５、Ｎ６、Ｎ５１、Ｎ５２  Ｎ型トランジスタ
Ｐ３                        Ｐ型トランジスタ（抵抗）
ＩＮＶ１〜ＩＮＶ３          インバータ回路
ＤＩＮＶ１、ＤＩＮＶ２      遅延回路
ＤＬ１、ＤＬ２              遅延回路
ＮＡＮＤ１、ＮＡＮＤ２      ＮＡＮＤ回路
Ｄ１                        ダイオード
Ｄ２                        クランプ回路
ＬＤ１、ＬＤ２              レベルシフター（降下回路）
Ｗ１                        第１ノード
Ｗ２                        第２ノード
Ａ                          保護回路
Ｂ１                        電源供給回路
Ｂ２                        断続回路
Ｃ                          ラッチ回路
Ｅ                          断続回路兼保護回路
Ｆ                          電源供給及び断続制御回路
Ｇ                          電源供給制御回路
ＧＰ１、ＧＰ２              接地経路
【図１】
2006140884.tif 000003
【図２】
2006140884.tif 000004
【図３】
2006140884.tif 000005
【図４】
2006140884.tif 000006
【図５】
2006140884.tif 000007
【図６】
2006140884.tif 000008
【図７】
2006140884.tif 000009
【図８】
2006140884.tif 000010
【図９】
2006140884.tif 000011