(57)【要約】【課題】  回路の簡素化を図りつつ、高い周波数でのデータ転送を含んだ多様な信号出力動作を可能にした半導体集積回路装置を提供する。【解決手段】  複数の出力ＭＯＳＦＥＴの組み合わせによって複数通りの出力インピーダンスの設定が可能とされる出力回路に対して、入力信号の信号変化タイミングに対応して第１制御信号に基づいて伝送線路の特性インピーダンスよりも小さな第１出力インピーダンスにより出力信号を形成し、上記入力信号の信号変化タイミングにより遅れた第１時間経過後に第２制御信号に基づいて特性インピーダンスに整合された第２出力インピーダンスにより出力信号を形成するようにする。【選択図】  図１
2006140548.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力ＭＯＳＦＥＴの組み合わせによって複数通りの出力インピーダンスが設定される出力回路を備え、
上記出力回路の出力インピーダンスを第１出力インピーダンスとする上記複数の出力ＭＯＳＦＥＴの組み合わせを指定する第１制御信号及び上記出力インピーダンスを上記第１出力インピーダンスとは異なる第２出力インピーダンスとする上記複数の出力ＭＯＳＦＥＴの組み合わせを指定する第２制御信号とを形成し、
上記出力回路に入力される入力信号の信号変化タイミングに対応して上記第１制御信号に基づいて設定された上記第１出力インピーダンスにより出力信号を形成し、上記入力信号の信号変化タイミングにより遅れた第１時間経過後に上記第２制御信号に基づいて設定された第２出力インピーダンスにより出力信号を形成するようにしてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第２出力インピーダンスは、上記出力信号が伝えられる伝送線路の特性インピーダンスに整合するように設定され、
上記第１出力インピーダンスは、上記第２出力インピーダンスよりも小さくなるように設定されてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第１時間は、上記伝送線路の遅延時間の２倍の時間より小さく設定してなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１時間は、半導体集積回路装置の外部から入力された制御信号により設定可能とされてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記第１時間は、書き込み可能とされた記憶素子により形成された制御信号により設定可能とされてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項３において、
上記第１制御信号は、上記第２制御信号に対して一定差分とする演算回路により形成されることを特徴とする半導体集積回路装置。
【請求項７】
請求項３において、
上記第１制御信号は、上記第２制御信号に対して一定比率とする演算回路により形成されることを特徴とする半導体集積回路装置。
【請求項８】
請求項３において、
上記一定差分または一定比率を、半導体集積回路装置の外部から入力された制御信号または書き込み可能とされた記憶素子に形成された制御信号により設定可能とされてなることを特徴とする半導体集積装置。
【請求項９】
請求項３において、
上記第１制御信号は、複数通りの出力インピーダンスのうち最小値に対応したものとされることを特徴とする半導体集積回路装置。
【請求項１０】
請求項３において、
上記第１制御信号に対応してオン状態にされる上記出力ＭＯＳＦＥＴのゲートに伝えられる駆動信号の変化量の調整により出力信号のスルーレートの調整を行うスルーレート制御回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項１１】
請求項３において、
上記第２出力インピーダンスは、外部端子に接続された抵抗素子の抵抗値に基づいて内部回路で形成された第２制御信号により設定されるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項３において、
上記第１出力インピーダンスは、外部端子に接続された抵抗素子の抵抗値に基づいて内部回路で形成された第１制御信号により設定されるものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項３において、
上記出力回路は、複数個から構成され、
上記第１制御信号及び第２制御信号は、全ての出力回路に対して共通に用いられることを特徴とする半導体集積回路装置。
【請求項１４】
請求項３において、
上記出力回路は、複数個が複数のブロックに分けられてなり、
上記各ブロック毎に上記第１制御信号及び第２制御信号が形成されてなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、システム上での高い周波数でのデータ転送を可能にした半導体集積回路装置に利用して好適な回路技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置に形成される出力回路の出力インピーダンスを調整可能とした例として、特開２００２−１５２０３２公報と、特開２００２−３２５０１９公報がある。
【特許文献１】特開２００２−１５２０３２公報
【特許文献２】特開２００２―３２５０１９公報
【０００３】
上記特許文献１においては、出力容量を小さく抑えたまま小さな出力インピーダンスが得られるインピーダンス制御可能な出力回路を提供している。すなわち、同公報図１に示されているように、各々インピーダンス値が異なりドレインが出力端子ＯＵＴに接続された複数のＰＭＯＳＱｐ０〜Ｑｐ７と、対応するＰＭＯＳＱｐ０〜Ｑｐ７を制御する信号を生成する複数の論理ゲート１０〜１７からなる第１の制御信号生成手段と、各々インピーダンス値が異なりドレインが出力端子ＯＵＴに接続された複数のＮＭＯＳＱｎ０〜Ｑｎ７と、対応するＮＭＯＳＱｎ０〜Ｑｎ７を制御する信号を生成する複数の論理ゲート２０〜２７からなる第２の制御信号生成手段とを備え、各論理ゲート１０〜１７，２０〜２７の一方の入力端子には、それぞれ共通にされた出力制御用の信号が入力され、他方の入力端子には選択信号ＵＰ０〜ＵＰ７，ＤＮ０〜ＤＮ７がそれぞれ入力され、信号出力可能な状態に選択された論理ゲートから出力制御用の信号が対応するＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴに出力されるように構成された出力回路である。上記選択信号によって動作するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを選択し、それにより出力回路の出力インピーダンスを増減することが出来るので、例えばプロセスばらつき或いは温度や電源電圧の変化により出力インピーダンスが規定値からズレそうな場合でも、インピーダンスを制御して規定値に収まるように調整することが出来る。
【０００４】
上記特許文献２においては、同公報図５に示されているように、ドライバ（１４０）とプリドライバ（１２０）から構成され、信号伝送媒体（１４８）の伝送線路の特性インピーダンスに整合する出力インピーダンスを備える。プリドライバ（１２０）はドライバに電気的に並列に結合され、制御信号（１１５）に応答して、信号を受信し、増幅するように構成される。すなわち、制御信号が加えられると、プリドライバが、ドライバの信号入力に加えられる信号（１０５）の遷移に応じてクロック・サイクルの一部においてオンになる。プリドライバは、クロック・サイクルの一部において、伝送線路に高周波成分を注入することができるように構成された制御信号によって制御される。同公報図６は、そのような制御信号のタイミング図を示している。制御信号（３００）は、プリドライバが、ドライバからのデータ信号（２００）の遷移とほぼ同時に「オン」になり、プリドライバとその下流構成要素（すなわち、伝送線路及び受信機）とのインピーダンス不整合によって生じる反射信号が並列ドライバの出力に現れる前に、「オフ」になるように構成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速（高周波数）に行うためには、伝送系のインピーダンス整合をとり、反射による転送波形の歪みを抑える必要がある。上記特許文献１に記載された技術では、単に出力インピーダンスを伝送線路のインピーダンスと整合するように設定するだけであり、Gbpsクラスのデータ伝送系において、伝送線路上の誘電正接（誘電損）・表皮効果（抵抗損）などにより高周波減衰が発生して有効なデータが出現している期間（データウィンド）が減少するという点については何等配慮されていない。上記特許文献２に記載された技術では、ドライバとプリドライバのように比較的面積の大きな２つのドライバが必要なため、その分回路の面積が増加してチップサイズが大きくなるという点については配慮されていない。また、例えばプロセスばらつき或いは温度や電源電圧の変化があった場合に、出力インピーダンスが規定値からずれてしまうという点についても配慮されていない。
【０００６】
データ転送レートがGbps(Giga-bit/s)クラスの伝送系においては、伝送線路上の誘電正接（誘電損）・表皮効果（抵抗損）などにより、有効なデータが出現している期間（データウィンド）の減少が深刻になっている。シミュレーションによると、1Gbps程度の現開発製品では辛うじてスペックを満足するものの、1.5Gbps以上が要求される次世代製品では前記のような出力インピーダンスを調整するような手法ではスペックを満足できないことが明らかになった。そこで、かかる伝送線路上の誘電正接（誘電損）・表皮効果（抵抗損）によるデータウィンドの対策を簡単な回路で実現することの検討を行った。
【０００７】
この発明の目的は、回路の簡素化を図りつつ、高い周波数でのデータ転送を含んだ多様な信号出力動作を可能にした半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数の出力ＭＯＳＦＥＴの組み合わせによって複数通りの出力インピーダンスの設定が可能とされる出力回路に対して、入力信号の信号変化タイミングに対応して第１制御信号に基づいて伝送線路の特性インピーダンスよりも小さな第１出力インピーダンスにより出力信号を形成し、上記入力信号の信号変化タイミングにより遅れた第１時間経過後に第２制御信号に基づいて特性インピーダンスに整合された第２出力インピーダンスにより出力信号を形成するようにする。
【発明の効果】
【０００９】
複数の出力ＭＯＳＦＥＴの組み合わせによって複数通りの出力インピーダンスの設定が可能とされる回路機能を有効利用して、その信号出力動作中の出力インピーダンスが変化させることにより、高い周波数でのデータ転送を含んだ多様な信号出力動作を実現することができる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係る半導体集積回路装置に搭載される出力回路の一実施例のブロック図が示されている。同図において、ＩＮは出力回路へのデータ入力信号、ＯＵＴは出力回路からのデータ出力信号、ＣＴＲＬは出力イネーブル信号である。また、ＵＰ１＜０：ｎ＞は（ｎは０以上の整数）、データ出力信号ＯＵＴがハイレベルの時の出力インピーダンスを制御する制御信号である。ＤＮ１＜０：ｎ＞は、データ出力信号ＯＵＴがロウレベルの時の出力インピーダンスを制御する制御信号である。これらの制御信号ＵＰ１＜０：ｎ＞及びＤＮ１＜０：ｎ＞は、上記出力信号が伝えられる伝送線路の特性インピーダンスと整合するような出力インピーダンスとなるような制御信号とされる。
【００１１】
この実施例では、上記制御信号ＵＰ１＜０：ｎ＞及びＤＮ１＜０：ｎ＞とは別に、制御信号ＵＰ２＜０：ｎ＞とＤＮ２＜０：ｎ＞とが追加される。ＵＰ２＜０：ｎ＞は、データ出力信号ＯＵＴがロウレベルからハイレベルへ遷移する時の出力インピーダンスを制御する制御信号である。ＤＮ２＜０：ｎ＞は、データ出力信号ＯＵＴがハイレベルからロウレベルへ遷移する時の出力インピーダンスを制御する制御信号である。
【００１２】
上記データ入力信号ＩＮと出力イネーブル信号ＣＴＲＬは、ナンド（ＮＡＮＤ）ゲート回路Ｇ２を通してプルダウン用の入力信号ＩＩＺＮとされる。上記データ入力信号ＩＮは、上記出力イネーブル信号ＣＴＲＬがインバータ回路ＩＮＶ１によって反転された信号は、ノア（ＮＯＲ）ゲート回路Ｇ１を通してプルアップ用の入力信号ＩＩＺＰとされる。ＤＬＰ、ＤＬＮは遅延回路であり、上記入力信号ＩＩＺＰとＩＩＰＮの遅延信号ＩＰＤＥＬ、ＩＮＤＥＬをそれぞれ形成する。ＳＥＬ１は制御信号ＵＰ１＜０：ｎ＞またはＵＰ２＜０：ｎ＞のいずれか一方を選択する選択回路であり、ＳＥＬ２は制御信号ＤＮ１＜０：ｎ＞またはＤＮ２＜０：ｎ＞のいずれか一方を選択する選択回路である。ＭＯＳＦＥＴ１は制御信号ＵＰ１＜０：ｎ＞またはＵＰ２＜０：ｎ＞によってインピーダンスが可変とされるプルアップ回路、ＭＯＳＦＥＴ２は制御信号ＤＮ１＜０：ｎ＞またはＤＮ２＜０：ｎ＞によってインピーダンスが可変とされるプルダウン回路である。
【００１３】
図１において、例えば出力信号ＯＵＴがロウレベルからハイレベルに遷移する場合、データ信号ＩＮが上記ゲート回路Ｇ１を通過し、信号ＩＩＺＰとして選択回路ＳＥＬ１に入力されると、ＭＯＳＦＥＴ１のインピーダンスは制御信号ＵＰ２＜０：ｎ＞によって制御される。その後データ信号ＩＮが遅延回路ＤＬＰを通過し、信号ＩＰＤＥＬとして選択回路ＳＥＬ１に入力されると、ＭＯＳＦＥＴ１のインピーダンスは制御信号ＵＰ１＜０：ｎ＞によって制御されるように切り換わる。また、出力信号ＯＵＴがハイレベルからロウレベルに遷移する場合は、ＭＯＳＦＥＴ２のインピーダンスは、上記信号ＩＩＺＮに対応し、選択回路ＳＥＬ２によって選択された制御信号ＤＮ２＜０：ｎ＞によって制御され、その後に発生される遅延信号ＩＮＤＥＬに対応し、選択回路ＳＥＬ２により選択された制御信号ＤＮ１＜０：ｎ＞によって制御される。
【００１４】
上記制御信号ＵＰ１＜０：ｎ＞及びＤＮ１＜０：ｎ＞を、出力インピーダンスが上記伝送線路の特性インピーダンスと整合する所定値になるように発生し、制御信号ＵＰ２＜０：ｎ＞及びＤＮ２＜０：ｎ＞を出力インピーダンスが上記所定値より小さくなるように発生すると、上記信号ＩＩＺＰ又はＩＩＺＮに対応して出力信号波形が遷移する時に出力インピーダンスは所定のインピーダンスよりも低くなるので、伝送線路に高周波成分を注入することができ、データウィンドが減少するのを防止することができる。つまり、伝送線路上の誘電正接（誘電損）・表皮効果（抵抗損）を見込んで、高周波成分を注入するこというプリエンファシスを実施することにより受信側での高周波成分の低下を補うようにすることができる。
【００１５】
上記出力回路は１つのプルアップ回路（ＭＯＳＦＥＴ１）と１つのプルダウン回路（ＭＯＳＦＥＴ２）で構成できるので、前記出力時の出力インピーダンスを変化させる特許文献２に比べて回路の面積を小さくでき、その分チップサイズを小さくできる。つまり、半導体集積回路装置に設けられる出力回路は、出力データ幅、つまりは出力ビット数に対応した複数個から構成される。例えば１６ビットバス幅に対応した出力回路では、１６個の出力回路が設けられ、３２ビットバス幅に対応した出力回路では３２個が設けられることになるとともに、比較的大きな負荷を駆動するために比較的大きな素子サイズのＭＯＳＦＥＴが用いられる。このため、２通りのインピーダンスを設定するために２つの回路を組み合わせるようにした特許文献２に対して、本願出力回路においては、その約半分の回路規模とすることができるものとなる。
【００１６】
さらに、この実施例では、インピーダンス制御信号ＵＰ１＜０：ｎ＞及びＤＮ１＜０：ｎ＞により出力インピーダンスを制御可能になっているので、例えばプロセスばらつき或いは温度や電源電圧の変化により出力インピーダンスが規定値からズレそうな場合でも、制御信号ＵＰ１＜０：ｎ＞及びＤＮ１＜０：ｎ＞によりインピーダンスを制御して規定値に収まるように調整することが出来る。
【００１７】
この実施例では、上記のように２通りの出力インピーダンス制御用信号をＵＰ１＜０：ｎ＞及びＵＰ２＜０：ｎ＞（ＤＮ１＜０：ｎ＞及びＤＮ２＜０：ｎ＞）を形成しておき、それを入力信号ＩＮに対応したＩＩＺＰ又はＩＰＤＥＬ（ＩＩＺＮ又はＩＮＤＥＬ）により選択するという単純な構成で出力インピーダンスの切り替えを行うものであるために、上記ＵＰ１＜０：ｎ＞（ＤＮ１＜０：ｎ＞）等をプロセスばらつき或いは温度や電源電圧の変化に対応させて変化させることにより簡単に実現できる。
【００１８】
上記制御信号ＵＰ１＜０：ｎ＞及びＤＮ１＜０：ｎ＞は、一般的には、前記実施例のように上記出力回路が駆動する伝送線路の特性インピーダンスに概ね等しくするのが望ましいが、これに限定されるものではなく、該半導体集積回路装置が実装される状況によっては、伝送線路の特性インピーダンスと異なる値にしてもよい。
【００１９】
図２には、図１の出力回路の動作の一例を概念的に説明するためのタイミング波形図が示されている。同図では、入力信号ＩＮと出力信号ＯＵＴの関係を判り易くするために、入力信号は反転信号／ＩＮとして示されている。出力イネーブル信号ＣＴＲＬがハイレベル（論理１）のときに、入力信号／ＩＮがハイレベル（入力信号ＩＮがロウレベル）になると、それに対応して信号ＩＩＺＰはロウレベルからハイレベルに変化する。この変化タイミングに対応して選択回路ＳＥＬ１により選択されている制御信号ＵＰ２＜ｉ＞（ｉは０からｎの整数）に対応して出力インピーダンスを特性インピーダンスよりも小さくする。これにより、出力信号ＯＵＴをＶPEだけ大きな信号レベルとして出力させる。遅延回路ＤＬＰによって遅延信号ＩＰＤＥＬが遅れてロウレベルからハイレベルに変化すると、それに対応して選択回路ＳＥＬ１は、制御信号ＵＰ１＜ｉ＞の選択に切り替えて、出力インピーダンスを特性インピーダンスに対応したインピーダンスにする。これにより、出力信号ＯＵＴは通常の上記インピーダンス整合状態に対応した出力レベルＶＯに対応したレベルに戻される。
【００２０】
入力信号／ＩＮがロウレベル（入力信号ＩＮはハイレベル）になると、それに対応して信号ＩＩＺＮはハイレベルからロウレベルに変化する。この変化タイミングに対応して選択回路ＳＥＬ２により選択されている制御信号ＤＮ２＜ｉ＞に対応して出力インピーダンスを特性インピーダンスよりも小さくする。これにより、出力信号ＯＵＴをＶPEだけ小さな信号レベルとして出力させる。遅延回路ＤＬＮによって遅延信号ＩＮＤＥＬが遅れてハイレベルからロウレベルに変化すると、それに対応して選択回路ＳＥＬ２は、制御信号ＤＮ１＜ｉ＞の選択に切り替えて、出力インピーダンスを特性インピーダンスに対応したインピーダンスにする。これにより、出力信号ＯＵＴは通常の上記インピーダンス整合状態に対応した出力レベルＶＯに対応したレベルに戻される。
【００２１】
この実施例では、遅延信号ＩＰＤＥＬがロウレベルときに信号ＵＰ２＜ｉ＞を選択し、遅延信号ＩＰＤＥＬがハイレベルときに信号ＵＰ１＜ｉ＞を選択する。逆に、遅延信号ＩＮＤＥＬがハイレベルのときに信号ＤＮ２＜ｉ＞を選択し、遅延信号ＩＮＤＥＬがロウレベルのときに信号ＤＮ１＜ｉ＞を選択する。そして、選択された信号ＵＰ０＜ｉ＞及びＤＮ０＜ｉ＞は、入力信号ＩＮに対応した信号ＩＩＺＰ、ＩＩＺＮのレベルに対応してハイレベル／ロウレベルとされる。したがって、出力信号ＯＵＴがロウレベルからハイレベル変化するとき、ロウレベルからハイレベルに変化する信号ＩＩＺＮによって、信号ＤＮ１＜ｉ＞に対応してオン状態であったＭＯＳＦＥＴ２は全てオフ状態にされ、出力信号ＯＵＴがハイレベルからロウレベル変化するときは、ハイレベルからロウレベルに変化する信号ＩＩＺＰによって、信号ＵＰ１＜ｉ＞に対応してオン状態であったＭＯＳＦＥＴ１は全てオフ状態にされるものである。
【００２２】
図３には、図１の選択回路ＳＥＬ１、ＳＥＬ２及びプルアップ回路ＭＯＳＦＥＴ１、プルダウン回路ＭＯＳＦＥＴ２の具体的一実施例の構成図が示されている。同図の信号ＩＩＺＰ、その遅延信号ＩＰＤＥＬ及び信号ＩＩＺＮ及びその遅延信号ＩＮＤＥＬは、図１、図２のものに対応している。プルアップ回路ＭＯＳＦＥＴ１は、Ｎ＋２個の並列形態にされた複数のＰチャネルＭＯＳＦＥＴから構成される。プルダウン回路ＭＯＳＦＥＴ２は、Ｎ＋２個の並列形態にされた複数のＮチャネルＭＯＳＦＥＴから構成される。
【００２３】
上記Ｎ＋２個のプルアップ回路ＭＯＳＦＥＴ１のうち、１つのＰチャネルＭＯＳＦＥＴのゲートには信号ＩＩＺＰがインバータ回路ＩＮＶ２を通して供給され、残りＮ＋１個のＰチャネルＭＯＳＦＥＴのゲートにはそれぞれ選択回路ＳＥＬ１を通して制御信号ＵＰ１＜０＞〜ＵＰ１＜Ｎ＞又はＵＰ２＜０＞〜ＵＰ２＜Ｎ＞のいずれかが信号ＩＰＤＥＬのハイレベル／ロウレベルにより選択され、信号ＩＩＺＰに対応して出力される。上記Ｎ＋２個のプルダウン回路ＭＯＳＦＥＴ２のうち、１つのＮチャネルＭＯＳＦＥＴのゲートには信号ＩＩＺＮがインバータ回路ＩＮＶ３を通して供給され、残りＮ＋１個のＮチャネルＭＯＳＦＥＴのゲートにはそれぞれ選択回路ＳＥＬ２を通して制御信号ＤＮ１＜０＞〜ＤＮ１＜Ｎ＞又はＤＮ２＜０＞〜ＤＮ２＜Ｎ＞が信号ＩＮＤＥＬのハイレベル／ロウレベルにより選択され、信号ＩＩＺＮに対応して出力される。上記１つのＭＯＳＦＥＴは、上記プルアップ回路及びプルダウン回路の最大出力インピーダンスを設定するものである。
【００２４】
上記複数の並列形態のＭＯＳＦＥＴのうちオン状態にされもののオン抵抗の組み合わせにより、可変抵抗回路としての動作を行わせるものである。例えば４個の抵抗Ｒ１〜Ｒ４の抵抗比を８：４：２：１の様に比例させた並列接続とし、オン状態にさせるＭＯＳＦＥＴの組み合わせの選択を行うことことにより、Ｒ１、Ｒ１／２、Ｒ１／３からＲ１／１５までの１５通りのインピーダンス調整が可能となる。２倍ごとに比例させたインピーダンスとすること、言い換えるならば、２進の重みを持たせた抵抗比とすることで、Ｒ１〜Ｒ４の選択を４ビットのバイナリコードで制御することができる。
【００２５】
図４には、この発明に用いられる選択回路の一実施例の回路図が示されている。同図（ａ）にはプルアップ回路ＭＯＳＦＥＴ１に対応した選択回路ＳＥＬ１の回路図が示され、（ｂ）にはプルダウン回路ＭＯＳＦＥＴ２に対応した選択回路ＳＥＬ２の回路図が示されている。図４（ａ）の選択回路ＳＥＬ１においては、複数ビットからなる制御信号ＵＰ１＜０：Ｎ＞のうちの任意の１ビットの制御信号ＵＰ１｛ｉ｝は、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ３からなるＣＭＯＳスイッチを通してナンドゲート回路Ｇ３の一方の入力に伝えられる。複数ビットからなる制御信号ＵＰ２＜０：Ｎ＞のうちの任意の１ビットの制御信号ＵＰ２｛ｉ｝も、ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチを通して上記ナンドゲート回路Ｇ３の上記一方の入力に伝えられる。上記ゲート回路Ｇ３の他方の入力には、信号ＩＩＺＰが供給される。そして、かかるゲート回路Ｇ３からプルアップ回路の１つのＭＯＳＦＥＴのゲートに伝えられる信号ＵＰ０｛ｉ｝が出力される。
【００２６】
図４（ｂ）の選択回路ＳＥＬ２においては、複数ビットからなる制御信号ＤＮ１＜０：Ｎ＞のうちの任意の１ビットの制御信号ＤＮ１｛ｉ｝は、ＰチャネルＭＯＳＦＥＴＱ５とＮチャネルＭＯＳＦＥＴＱ６からなるＣＭＯＳスイッチを通してノアゲート回路Ｇ４の一方の入力に伝えられる。複数ビットからなる制御信号ＤＮ２＜０：Ｎ＞のうちの任意の１ビットの制御信号ＤＮ２｛ｉ｝も、ＰチャネルＭＯＳＦＥＴＱ６とＮチャネルＭＯＳＦＥＴＱ８からなるＣＭＯＳスイッチを通して上記ナンドゲート回路Ｇ４の上記一方の入力に伝えられる。上記ゲート回路Ｇ４の他方の入力には、信号ＩＩＺＮが供給される。そして、かかるゲート回路Ｇ４からプルダウン回路の１つのＭＯＳＦＥＴのゲートに伝えられる信号ＤＮ０｛ｉ｝が出力される。
【００２７】
図４（ａ）において、上記選択回路ＳＥＬ１を構成する２つのＣＭＯＳスイッチのＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４は、遅延信号ＩＰＤＥＬのハイレベル／ロウレベルにより相補的にオン／オフ状態にされる。遅延信号ＩＰＤＥＬは、ＮチャネルＭＯＳＦＥＴＱ３とＰチャネルＭＯＳＦＥＴＱ２のゲートに供給され、インバータ回路ＩＮＶ４を通してＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ４のゲートに供給される。例えば、遅延信号ＩＰＤＥＬがロウレベルのときには、ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ４がオン状態にされて信号ＵＰ２｛ｉ｝が選択されてゲート回路Ｇ３の一方の入力に伝えられる。そして、遅延信号ＩＰＤＥＬがハイレベルにされると、上記ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ４がオフ状態にされ、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ３がオン状態にされて信号ＵＰ１｛ｉ｝が選択されてゲート回路Ｇ３の一方の入力に伝えられる。
【００２８】
そして、ゲート回路Ｇ３の他方の入力に供給される信号ＩＩＺＰがハイレベルに変化すると、ゲート回路Ｇ３はハイレベルとされた信号ＵＰ２｛ｉ｝に対応したものの出力信号がロウレベルとなり、プルアップ回路ＭＯＳＦＥＴ１を構成するＰチャネルＭＯＳＦＥＴをオン状態にする。つまり、信号ＵＰ２＜０：Ｎ＞のうち、ハイレベルにされているものに対応した複数のＰチャネルＭＯＳＦＥＴがオン状態となって、前記のような出力インピーダンスにより出力信号ＯＵＴをロウレベルからハイレベルに立ち上げる。そして、遅延信号ＩＰＤＥＬがハイレベルにされると、選択回路ＳＥＬ１により信号ＵＰ１｛ｉ｝が選択されるので、信号ＵＰ１＜０：Ｎ＞のうちハイレベルにされているものに対応した複数のＰチャネルＭＯＳＦＥＴがオン状態となって前記のような伝送線路に整合された出力インピーダンスにより出力信号ＯＵＴのハイレベルを維持する。
【００２９】
図４（ｂ）において、上記選択回路ＳＥＬ２を構成する２つのＣＭＯＳスイッチのＭＯＳＦＥＴＱ５とＱ６及びＱ７とＱ８は、遅延信号ＩＮＤＥＬのハイレベル／ロウレベルにより相補的にオン／オフ状態にされる。遅延信号ＩＮＤＥＬは、ＰチャネルＭＯＳＦＥＴＱ５とＮチャネルＭＯＳＦＥＴＱ８のゲートに供給され、インバータ回路ＩＮＶ５を通してＮチャネルＭＯＳＦＥＴＱ７とＰチャネルＭＯＳＦＥＴＱ６のゲートに供給される。例えば、遅延信号ＩＮＤＥＬがハイレベルのときには、ＰチャネルＭＯＳＦＥＴＱ６とＮチャネルＭＯＳＦＥＴＱ８がオン状態にされて信号ＤＮ２｛ｉ｝が選択されてゲート回路Ｇ４の一方の入力に伝えられる。そして、遅延信号ＩＮＤＥＬがロウレベルにされると、ＰチャネルＭＯＳＦＥＴＱ６とＮチャネルＭＯＳＦＥＴＱ８がオフ状態にされ、ＰチャネルＭＯＳＦＥＴＱ５とＮチャネルＭＯＳＦＥＴＱ７がオン状態にされて信号ＤＮ１｛ｉ｝が選択されてゲート回路Ｇ４の一方の入力に伝えられる。
【００３０】
そして、ゲート回路Ｇ４の他方の入力に供給される信号ＩＩＺＮがロウレベルに変化すると、ゲート回路Ｇ４はロウレベルとされた信号ＤＮ２｛ｉ｝に対応したものの出力信号がハイレベルとなり、プルダウン回路ＭＯＳＦＥＴ２を構成するＮチャネルＭＯＳＦＥＴをオン状態にする。つまり、信号ＤＮ２＜０：Ｎ＞のうち、ロウレベルにされているものに対応した複数のＮチャネルＭＯＳＦＥＴがオン状態となって、前記のような出力インピーダンスにより出力信号ＯＵＴをハイレベルからロウレベルに立ち下げる。そして、遅延信号ＩＮＤＥＬがロウレベルにされると、選択回路ＳＥＬ２により信号ＤＮ１｛ｉ｝が選択されるので、信号ＤＮ１＜０：Ｎ＞のうちロウレベルにされているものに対応した複数のＮチャネルＭＯＳＦＥＴがオン状態となって前記のような伝送線路に整合された出力インピーダンスにより出力信号ＯＵＴのロウレベルを維持する。
【００３１】
図５には、この発明に用いられる選択回路の他の一実施例の回路図が示されている。同図（ａ）にはプルアップ回路ＭＯＳＦＥＴ１に対応した選択回路ＳＥＬ１の回路図が示され、（ｂ）にはプルダウン回路ＭＯＳＦＥＴ２に対応した選択回路ＳＥＬ２の回路図が示されている。図５（ａ）の実施例においては、図４（ａ）の選択回路ＳＥＬ１にノアゲート回路Ｇ５が追加される。このようなノアゲート回路Ｇ５の追加に対応して、遅延信号ＩＰＤＥＬが反転されるため、ＣＭＯＳスイッチを前記図４（ａ）と同様に制御するため、すべて前記図４（ａ）とは逆に接続される。つまり、インバータ回路ＩＮＶ４を通した信号はＭＯＳＦＥＴＱ３とＱ２のゲートに供給される。ノアゲート回路Ｇ５の追加によって、信号ＩＳＥＬ１をハイレベルに固定すると、信号ＩＰＤＥＬが無効にされて、ゲート回路Ｇ５の出力信号がロウレベルに固定されてＭＯＳＦＥＴＱ１とＱ３が定常的にオン状態となり、出力インピーダンスを信号ＵＰ１｛ｉ｝に対応した一定とされる。これは、例えば伝送すべき入力信号ＩＮが比較的低い周波数信号のとき、あるいは伝送線路の配線長が短くて、前記誘電正接（誘電損）・表皮効果（抵抗損）などにより高周波減衰が問題にならないようなシステムに搭載されるときに、上記高周波数成分のプリエンファシス機能を停止させるために利用される。
【００３２】
図５（ｂ）の実施例においては、図４（ｂ）の選択回路ＳＥＬ２にナンドゲート回路Ｇ６が追加される。このようなナンドゲート回路Ｇ６の追加に対応して、遅延信号ＩＮＤＥＬが反転されるため、ＣＭＯＳスイッチを前記図４（ｂ）と同様に制御するため、すべて前記図４（ｂ）とは逆に接続される。つまり、インバータ回路ＩＮＶ５を通した信号はＭＯＳＦＥＴＱ５とＱ８のゲートに供給される。ノアゲート回路Ｇ６の追加によって、信号ＩＳＥＬ２をロウレベルに固定すると、信号ＩＮＤＥＬが無効にされて、ゲート回路Ｇ６の出力信号がハイレベルに固定されてＭＯＳＦＥＴＱ５とＱ７が定常的にオン状態となり、出力インピーダンスを信号ＤＮ１｛ｉ｝に対応した一定とされる。これは、例えば前記同様に伝送すべき入力信号ＩＮが比較的低い周波数信号のとき、あるいは伝送線路の配線長が短くて、前記誘電正接（誘電損）・表皮効果（抵抗損）などにより高周波減衰が問題にならないようなシステムに搭載されるときに、上記高周波数成分のプリエンファシス機能を停止させるために利用される。
【００３３】
図５の実施例のような選択回路を用いることにより、上記出力回路を備えた半導体集積回路装置の汎用性を高くすることができる。例えば、半導体集積回路装置の出荷前にそれが搭載される用途が判明していれば、半導体集積回路装置のメーカー側で製造時にボンディングワイヤ又はヒューズの切断等によって上記信号ＩＳＥＬ１、２のレベルを設定すればよい。また、システム実装時に上記出力回路の機能を設定するようにするためには、外部端子からの信号により設定するようにすればよい。この場合、電気的に書き込む可能な記憶素子を用いると、１回限りの設定によって上記出力回路の機能を選択することができる。このように、図５の実施例では、信号ＩＳＥＬ１及びＩＳＥＬ２を追加し、これらの信号をヒューズ信号又は外部端子からの制御信号等を入力することにより、高周波補償を行うか行わないかを選択できる。
【００３４】
図６には、図１の遅延回路ＤＬＰまたはＤＬＮの一実施例の構成図が示されている。この実施例では、遅延回路の遅延時間が可変にされる。遅延回路の遅延時間は前記出力回路が駆動する伝送線路の遅延時間の概ね２倍の時間より小さくするのが望ましい。このようにすると、出力回路から出力された信号の受信装置からの反射波は、送端側で所定のインピーダンスで終端されることになるため、インピーダンス不整合が発生せずにそこでの再反射が発生せず、伝送される信号品質の低下を防止することができる。一方、出力回路が駆動する伝送線路の特性は、半導体集積回路装置が実装されるシステムの伝送線路の長さ等の状況によって異なってくる。従って、遅延回路の遅延時間は、システムに適合すべく可変にして最適に制御できるようになっていることが望ましい。
【００３５】
図６（ａ）の実施例では、制御信号φｉ、／φｉ（ｉは１〜ｎの整数）により、ｎ個のスイッチのうちどのスイッチをオンさせるか選択し、ｎ通りの遅延時間を形成する遅延回路ＤＬ１〜ＤＬｎを構成するインバータの段数を切り換えて、１つの遅延時間を選択できるようにしている。図６（ｂ）の実施例では、制御信号Ｖｐ及びＶｎの電位レベルを制御することにより、ＰチャネルＭＯＳＦＥＴＱＰ及びＮチャネルＭＯＳＦＥＴＱＮに流れる電流をリニアに制御して、インバータＩＮＶ１０とＩＮＶ１１の等価インピーダンスを切り換えて遅延時間を制御できるようにしている。
【００３６】
この実施例では、上記ＭＯＳＦＥＴＱＰとＱＮによりインバータ回路ＩＮＶ１０とＩＮＶ１１にそれぞれ流れる負荷駆動電流を制御して、そこでの遅延時間を制御するものである。インバータ回路ＩＮＶ１０は、出力信号がロウレベルからハイレベルに変化するときの遅延時間をＰチャネルＭＯＳＦＥＴＱＰに流れる電流によって制御し、インバータ回路ＩＮＶ１１は、出力信号がハイレベルからロウレベルに変化するときの遅延時間をＮチャネルＭＯＳＦＥＴＱＮに流れる電流によって制御する。つまり、図６（ｂ）の遅延回路では、信号ＩＩＺＰ（ＩＩＺＮ）がハイレベルからロウレベルに変化するときの遅延時間が電圧ＶｐとＶｎによって制御される。これに対して、信号ＩＩＺＰ（ＩＩＺＮ）がロウレベルからハイレベルに変化するときは上記電圧ＶｐとＶｎには無関係に比較的高速に変化する。
【００３７】
図７には、図１の遅延回路ＤＬＰまたはＤＬＮの他の一実施例の回路図が示されている。この実施例では、制御信号ＤＬＣＴＲＬ０〜ＤＬＣＴＲＬ２により、遅延回路を構成する縦列接続のインバータ回路ＩＮＶ１２とＩＮＶ１３の負荷容量を切り換えて、遅延時間を制御できるようにしている。つまり、制御信号ＤＬＣＴＲＬ０〜ＤＬＣＴＲＬ２に対応したスイッチのオン状態により、容量Ｃ０、Ｃ１及びＣ２が選択的に負荷容量として加えられて遅延時間が長くされる。この実施例では、信号ＩＩＺＰ（ＩＩＺＮ）がロウレベルからハイレベルに変化するときと、ハイレベルからロウレベルに変化するときで制御信号ＤＬＣＴＲＬ０〜ＤＬＣＴＲＬ２に対応した同じ遅延時間にされる。
【００３８】
図８には、この発明に係る出力回路に用いられる制御信号の生成回路の一実施例のブロック図が示されている。上記制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝（ｉは０〜ｎの整数）は、加算（減算）回路により生成される。図８（ａ）においては、上記制御信号ＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝に、固定の一定値を加算または減算してＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生している。このように制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生すると、出力信号波形が遷移する時に出力インピーダンスの逆数（コンダクタンス）を所定のインピーダンスの逆数（コンダクタンス）よりも一定値だけ大きくできる。すなわちインピーダンスを小さくできる。
【００３９】
図８（ｂ）は、加算または減算する一定値を制御できるように構成した例が示されている。つまり、上記制御信号ＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝に、加算（減算）量調整により指定された所定値を加算または減算してＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生している。このようにすると、半導体集積回路装置が実装される状況によって、ヒューズ信号またはその他の制御信号により加算（減算）量調整により指定することにより、出力信号波形が遷移する時の出力インピーダンスを制御することが可能になる。
【００４０】
図９には、この発明に係る出力回路に用いられる制御信号の生成回路の他の一実施例のブロック図が示されている。上記制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝は、乗算（除算）回路により生成される。図９（ａ）においては、上記制御信号ＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝に、固定の一定値を乗算または除算してＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生している。つまり、前記図８の実施例では、制御信号ＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝に対して一定の差分を持つよう制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を生成するのに対して、図９の実施例では、制御信号ＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝に対して一定の比率を持つよう制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を生成する。このように制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生すると、出力信号波形が遷移する時の出力インピーダンスを所定のインピーダンスよりも一定の比で小さくできる。
【００４１】
図９（ｂ）においては、乗算または除算する比率を制御できるように構成した例が示されている。つまり、上記制御信号ＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝に、乗算（除算）量調整により指定された所定値を乗算または除算してＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生している。このようにすると、半導体集積回路装置が実装される状況によって、ヒューズ信号またはその他の制御信号により乗算（除算）量調整により指定することにより、出力信号波形が遷移する時の出力インピーダンスを制御することが可能になる。
【００４２】
図１０には、この発明に用いられる選択回路の他の一実施例の回路図が示されている。この実施例は、プルアップ回路ＭＯＳＦＥＴ１に対応した選択回路ＳＥＬ１の変形例が示されている。この実施例の選択回路ＳＥＬ１においては、前記図４（ａ）の実施例回路に対してスルーレート制御回路が付加される。この実施例では、スルーレート制御信号でイネーブルになるゲート回路Ｇ１０〜Ｇ１２の個数を切り換えて、選択回路の出力信号の立ち上り時間を制御し、出力スルーレートを調整できるようにしている。
【００４３】
図１１には、この発明に用いられる選択回路の他の一実施例の回路図が示されている。この実施例は、プルダウン回路ＭＯＳＦＥＴ２に対応した選択回路ＳＥＬ２の変形例が示されている。この実施例の選択回路ＳＥＬ２においては、前記図４（ｂ）の実施例回路に対してスルーレート制御回路が付加される。この実施例では、スルーレート制御信号でイネーブルになるゲート回路Ｇ１４〜Ｇ１６の個数を切り換えて、選択回路の出力信号の立ち下がり時間を制御し、出力スルーレートを調整できるようにしている。
【００４４】
出力回路においては、伝送されるデータ出力時の遷移時間（立ち上り／立ち下り）についても、パッケージ内での信号反射、パッケージインダクタによる同時出力切り替えノイズの発生（リンギングによる波形の乱れ等）を抑えるために、伝送周波数の限界まで長くするのが望ましい。このため、データ転送時のデータウィンド幅が最も大きくなるように、出力遷移時間（スルーレート）を調整することも重要である。例えば、高速シンクロナスＳＲＡＭ製品においては、スルーレート調整は出力ドライバで行わず、ＬＳＩ実装ボード上の負荷調整等により調整されるものである。図１０及び図１１の実施例では、上記スルーレートの調整も出力回路で行わせることができ、ＬＳＩ実装ボード上の負荷調整等を省略することができる。
【００４５】
図１２には、図１０のスルーレート制御回路を含んだ選択回路ＳＥＬ１の一実施例の回路図が示されている。同図において、ＩＩＺＰはデータ入力端子、ＵＰ０｛ｉ｝は出力端子であり、プルアップ回路ＭＯＳＦＥＴ１の１つのＭＯＳＦＥＴのゲートに接続される。ＵＰ１｛ｉ｝とＵＰ２｛ｉ｝は前記インピーダンス調整コード入力端子であり、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード端子である。
【００４６】
ＮチャネルＭＯＳＦＥＴ４０〜４２が並列形態にされ、共通接続されたドレインは、出力端子ＵＰ０｛ｉ｝に接続される。上記ＮチャネルＭＯＳＦＥＴ４０〜４２の共通接続されたソースには、データ入力端子ＩＩＺＰから供給される出力すべきデータを受けるＮチャネルＭＯＳＦＥＴＱ４３によって回路の接地電位ＶＳＳが供給される。上記出力端子ＵＰ０｛ｉ｝と電源電圧ＶＤＤとの間には、ＰチャネルＭＯＳＦＥＴＱ５３が設けられ、上記データ入力端子ＩＩＺＰから供給される出力すべきデータによってスイッチ制御される。
【００４７】
上記出力端子ＵＰ０｛ｉ｝と電源電圧ＶＤＤとの間には、ＰチャネルＭＯＳＦＥＴ５０〜５２が直列形態に設けられる。上記ＮチャネルＭＯＳＦＥＴ４０〜４２とＰチャネルＭＯＳＦＥＴ５０〜５２のそれぞれのゲートが共通化されてアンド（ＡＮＤ）ゲート回路６０、６１、６２の出力信号が伝えられる。上記アンドゲート回路６０〜６２の一方の入力には、前記ＣＭＯＳスイッチを通したインピーダンス調整コードＵＰ１｛ｉ｝又はＵＰ２｛ｉ｝が供給される。上記アンドゲート回路６０〜６２の他方の入力には、上記入力端子ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞からスルーレート調整コードが供給される。
【００４８】
この実施例のスルーレート制御回路は、インピーダンス調整コード入力端子ＵＰ１｛ｉ｝又はＵＰ２｛ｉ｝により上記プルアップ回路ＭＯＳＦＥＴ１の１つのＭＯＳＦＥＴの選択または非選択が設定され、スルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞のいずれかでＮチャネルＭＯＳＦＥＴ４０〜４２の中でオン状態する組み合わせを選択し、負荷駆動力（オン抵抗）を変化させる。つまり、プルアップ回路ＭＯＳＦＥＴ１の１つのＭＯＳＦＥＴのゲートに伝えられる駆動信号の立ち下り時間の調整を行うようにされる。
【００４９】
図１３には、図１１のスルーレート制御回路を含んだ選択回路ＳＥＬ２の一実施例の回路図が示されている。同図において、ＩＩＺＮはデータ入力端子、ＤＮ０｛ｉ｝は出力端子であり、プルダウン回路ＭＯＳＦＥＴ２の１つのＭＯＳＦＥＴのゲートに接続される。ＤＮ１｛ｉ｝とＤＮ２｛ｉ｝は前記インピーダンス調整コード入力端子であり、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード端子である。
【００５０】
この実施例の選択回路は、前記図１２のＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとの接続関係を入れ替えられた構成となっている。つまり、Ｎチャネル型の出力ＭＯＳＦＥＴをオン状態にするための駆動信号を並列形態にされたＰチャネルＭＯＳＦＥＴ７０〜７２で形成し、それに電源電圧ＶＤＤを供給するためのスイッチとしては、データ入力信号ＩＩＺＮを受けるＰチャネルＭＯＳＦＥＴ７３が用いられる。上記データ入力信号ＩＩＺＮに対応して出力端子ＤＮ０｛ｉ｝をロウレベルにリセットするＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴ８３とされる。そして、ＮチャネルＭＯＳＦＥＴ８０〜８２が直列形態とされて出力端子と回路の接地電位ＶＳＳとの間に設けられる。また、インピーダンス調整コードＤＮ１｛ｉ｝又はＤＮ２｛ｉ｝とスルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞を受けるゲート回路９０〜９２は、アンドゲートに代えてナンドゲートとされる。
【００５１】
図１４には、図１０のスルーレート制御回路を含んだ選択回路ＳＥＬ１の他の一実施例の回路図が示されている。同図において、前記図１２と同様にＩＩＺＰはデータ入力端子、ＵＰ０｛ｉ｝は出力端子であり、プルアップ回路ＭＯＳＦＥＴ１の１つのＭＯＳＦＥＴのゲートに接続される。ＵＰ１｛ｉ｝とＵＰ２｛ｉ｝は前記インピーダンス調整コード入力端子であり、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード端子である。
【００５２】
この実施例のスルーレート制御回路は、インピーダンス調整コードＩＩＺＰにより選択または非選択が指定される。スルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞でＰチャネルＭＯＳＦＥＴ１００〜１０２とＮチャネルＭＯＳＦＥＴ１１０〜１１２によるＣＭＯＳスイッチの中でオンするＰＭＯＳ／ＮＭＯＳの組み合わせを選択し、ＰチャネルＭＯＳＦＥＴ１０３のドレインノード（出力端子ＵＰ０｛ｉ｝）に抵抗ＲＳを介して接続される容量の組み合わせをＣ１０〜Ｃ１２の中から選択する。このようにして、出力端子ＵＰ０｛ｉ｝の時定数を変化させる。つまり、容量値を大きくすると出力端子ＵＰ０｛ｉ｝の立ち下がり遅くなり、それにより駆動されるＰチャネル型の出力ＭＯＳＦＥＴでのスルーレートが小さくされる。
【００５３】
図１５には、図１１のスルーレート制御回路を含んだ選択回路ＳＥＬ２の他の一実施例の回路図が示されている。同図において、前記図１３と同様にＩＩＺＮはデータ入力端子、ＤＮ０｛ｉ｝は出力端子であり、プルダウン回路ＭＯＳＦＥＴ２の１つのＭＯＳＦＥＴのゲートに接続される。ＤＮ１｛ｉ｝とＤＮ２｛ｉ｝は前記インピーダンス調整コード入力端子であり、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード端子である。
【００５４】
この実施例のスルーレート制御回路は、インピーダンス調整コードＩＩＺＰにより選択または非選択が指定される。スルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞でＰチャネルＭＯＳＦＥＴ１２０〜１２２とＮチャネルＭＯＳＦＥＴ１３０〜１３２によるＣＭＯＳスイッチの中でオンするＰＭＯＳ／ＮＭＯＳの組み合わせを選択し、ＮチャネルＭＯＳＦＥＴ１３３のドレインノード（出力端子ＤＮ０｛ｉ｝）に抵抗ＲＳを介して接続される容量の組み合わせをＣ２０〜Ｃ２２の中から選択する。このようにして、出力端子ＤＮ０｛ｉ｝の時定数を変化させる。つまり、容量値を大きくすると出力端子ＤＮ０｛ｉ｝の立ち上りが遅くなり、それにより駆動されるＮチャネル型の出力ＭＯＳＦＥＴでのスルーレートが小さくされる。
【００５５】
図１６には、この発明に係る出力回路の他の一実施例の構成図が示されている。この実施例では、制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝をハイレベル（ＶＤＤ）またはロウレベル（ＶＳＳ）に固定し、並列形態のＭＯＳＦＥＴのすべてがオン状態になるようにして出力信号波形が遷移する時の出力インピーダンスが最小のインピーダンスとなるようにしている。このようにすると、インピーダンス制御信号ＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝を発生する回路が不要となるためレイアウト面積を大幅に低減でき、その分チップサイズを小さくできる。例えば、ＵＰ２｛ｉ｝を形成するためのヒューズ手段や、前記図８、図９の実施例のような加算（減算）回路や乗算（除算）回路が不要となる。
【００５６】
さらに、選択回路ＳＥＬ１またはＳＥＬ２が制御信号をＵＰ２｛ｉ｝またはＤＮ２｛ｉ｝からＵＰ１｛ｉ｝またはＤＮ１｛ｉ｝へ切り換える際に、オフ状態からオン状態に切り換わる出力ＭＯＳを無くすことができるので、制御信号のタイミングスキューによる異常なインピーダンスの発生を防止することができる。また、本実施例に出力スルーレート制御回路（図１０〜図１５）を組み合わせることにより、必要以上のオーバーシュート（高周波成分の過剰注入による波形乱れ）を発生させることなく、低レイアウト面積のプリエンファシス出力回路を構成することができる。
【００５７】
図１７には、この発明に係る出力回路の更に他の一実施例の構成図が示されている。この実施例では、図１６の実施例の変形例であり、出力端子にダイオードＤ１、Ｄ２及び抵抗ＲＯを付加している。このようにすると静電破壊を防止でき、出力ＭＯＳＦＥＴの抵抗特性の非直線性を改善させる等の効果がある。また、電源電圧ＶＤＤＱを用いている。この電源電圧ＶＤＤＱは、出力回路に向けた独立した電源端子であり、半導体集積回路装置の内部回路に出力回路の動作時に電源端子に発生するノイズが内部回路に伝わりにくくする上で有効である。このような電源端子ＶＤＤＱは、前記他の実施例にも同様に適用することができる。これと同様に、回路の接地端子ＶＳＳも、内部回路の接地端子とは独立した接地端子ＶＳＳＱとされる。
【００５８】
図１８には、この発明に係る出力回路を構成するプルアップ回路とプルダウン回路の一実施例の構成図が示されている。同図（ａ）には、レイアウト構造が示され、同図（ｂ）にはそれに対応した等価回路が示されている。この実施例では、出力ピン（ＰＡＤ）は、ＥＳＤ（静電破壊）保護ダイオード（ｐ＋ダイオード、ｎ＋ダイオード）、抵抗素子、ＮＭＯＳ（ＮチャネルＭＯＳＦＥＴ）、ＰＭＯＳ（ＰチャネルＭＯＳＦＥＴ）の順に配置して直線的な一本の配線で接続したレイアウトを基本構成としている。この基本構成の出力バッファを、上記をインピーダンス調整、及びスルーレート調整に必要な個数分だけ、上記直線的な配線と直交する方向に平行に並べてストライプ状に配置することで一つの出力回路を構成することができる。
【００５９】
図１９には、この発明に係る出力回路の一実施例のレイアウト図が示されている。この実施例では、等比分割された出力バッファセル（Ｒ／２、Ｒ、２Ｒ、４Ｒ）をバイナリ（２進）のインピーダンスコードで選択することによりインピーダンスを制御するようにしている。また、インピーダンスの小さいストライプ単位（Ｒ／２，Ｒ）は、ＭＯＳＦＥＴのサイズ（Ｗ）を大きく抵抗サイズを小さくする。一方、インピーダンスの大きなストライプ単位（２Ｒ，４Ｒ）は、ＭＯＳサイズを小さく、抵抗サイズを大きくするように構成している。
【００６０】
すなわち、ＭＯＳＦＥＴのオン抵抗値はゲートサイズ（Ｗ）に反比例し、抵抗素子の抵抗値はレイアウトサイズに比例するため、出力バッファのオン抵抗値と抵抗素子の抵抗値の比率を同じとし、セル内のレイアウトの形状を調整することによって、セル高さ（上記配線方向の長さ）を変えずにインピーダンスを変えるレイアウトとしている。従って、ストライプ単位セルの高さを各インピーダンス分割セルで同じにしても、無駄なスペースを作らずに済むために高集積化を図ることができるという効果が得られる。
【００６１】
図２０には、この発明が適用される半導体メモリの一実施例のブロック図が示されている。同図において、ＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＤＩＮはデータ入力信号、ＣＴＲＬはメモリ制御信号であり、ＤＯＵＴはデータ出力信号である。また、ＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入力信号ＤＩＮを選択セルへ書き込む、または、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力するデータ入出力回路である。上述した出力バッファはデータ入出力回路ＤＩＯ内に含まれる。
【００６２】
図２１には、図２０のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の一実施例のブロック図が示されている。同図において、ＤＩＮはデータ入力信号、ＤＯＵＴはデータ出力信号である。また、ＤＩＢはデータ入力回路、ＤＱＢはデータ出力回路である。ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ出力信号を送信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記実施例における出力回路の出力インピーダンスに相当する。この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥを所定のインピーダンスに制御しており、さらに、出力信号波形が遷移する時にＲＱＥを上記所定のインピーダンスよりも低くなるように制御し、その後一定時間後に出力インピーダンスを上記所定のインピーダンスに戻すようにしている。
【００６３】
この実施例では、ヒューズ回路ＦＵＳＥＣＴを付加し、上記プリエンファシス機能の停止信号、上記出力遷移時の出力インピーダンスの低下量または上記インピーダンスを元に戻す時間（前記遅延時間）をヒューズ信号で制御できるようにしている。つまり、前記図５の制御信号ＩＳＥＬ１とＩＳＥＬ２、図６の制御信号φｉと／φｉまたは図７の制御信号ＤＬＣＴＲＬ０〜ＤＬＣＴＲＬ２が上記ヒューズ回路ＦＵＳＥＣＴにより設定され、前記図８や図９の実施例における加算（減算）量調整、乗算（除算）量調整が上記ヒューズ回路ＦＵＳＥＣＴにより設定される。
【００６４】
図２２には、図２０のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の他の一実施例のブロック図が示されている。同図において、ＤＩＮはデータ入力信号、ＤＯＵＴはデータ出力信号である。また、ＤＩＢはデータ入力回路、ＤＱＢはデータ出力回路である。ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。
【００６５】
ＲＱＥはデータ出力信号を送信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記実施例における出力回路の出力インピーダンスに相当する。この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥを所定のインピーダンスに制御しており、さらに、出力信号波形が遷移する時にＲＱＥを上記所定のインピーダンスよりも低くなるように制御し、その後一定時間後に出力インピーダンスを上記所定のインピーダンスに戻すようにしている。
【００６６】
この実施例では、ＪＴＡＧ（Joint Test Action Groupが提案したIEEE規格1149.1）を利用した制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいて、上記のプリエンファシス機能の停止信号、上記出力インピーダンスの低下量または上記インピーダンスを元に戻す時間を制御できるようにしている。つまり、前記図２１のヒューズ回路ＦＵＳＥＣＴに代えて、上記制御回路ＪＴＲＣＮＴがそれと同様な制御を行うようにされる。
【００６７】
図２３には、図２０のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の更に他の一実施例のブロック図が示されている。同図においては、ＤＩＮはデータ入力信号、ＤＯＵＴはデータ出力信号である。また、ＤＩＢはデータ入力回路、ＤＱＢはデータ出力回路である。ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための抵抗であり、本実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ出力信号を送信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記例における出力回路の出力インピーダンスに相当する。
【００６８】
本実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥを所定のインピーダンスに制御しており、出力信号波形が遷移する時にＲＱＥを上記所定のインピーダンスよりも低くなるように制御し、その後一定時間後に出力インピーダンスを上記所定のインピーダンスに戻すようにしている。そして、本実施例では制御回路ＩＭＣＮＴＰを付加し、ＩＭＣＮＴＰが端子ＺＰに接続された抵抗ＲＰの抵抗値に基づいて、上記の出力インピーダンスの低下量を制御できるようにしている。この場合、前記図８、図９のような信号生成回路を用いるもの他、上記出力信号波形が遷移する時の低下された出力インピーダンスを上記抵抗ＲＰにより直接に設定されてもよい。
【００６９】
図２４には、この発明が適用される半導体メモリの他の実施例のブロック図が示されている。この実施例において、前記図２０の実施例と同様にＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＣＴＲＬはメモリ制御信号であり、ＤＱはデータ入出力信号である。この実施例が、前記図２０の実施例と異なるのは、図２０の実施例ではデータ入力端子ＤＩＮとデータ出力端子ＤＯＵＴとが分離されていたのに対し、この実施例では、両端子がデータ入出力端子ＤＱとして共通化されている点である。
【００７０】
この実施例でＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入出力信号ＤＱを選択セルへ書き込む、または、選択セルの情報を増幅してデータ入出力信号ＤＱを出力するデータ入出力回路である。前述した出力回路はデータ入出力回路ＤＩＯ内に含まれる。
【００７１】
図２５には、図２４のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の一実施例のブロック図が示されている。同図において、ＤＱはデータ入出力信号である。また、ＤＩＢはデータ入力回路、ＤＱＢはデータ出力回路である。ＲＴＥはデータ入出力信号を送受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ入出力信号を送受信する端子の出力インピーダンスを調整するための抵抗であり、例えば前記実施例における出力回路の出力インピーダンスに相当する。
【００７２】
この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥを所定のインピーダンスに制御しており、さらに、出力信号波形が遷移する時にＲＱＥを上記所定のインピーダンスよりも低くなるように制御し、その後一定時間後に出力インピーダンスを上記所定のインピーダンスに戻すようにしている。さらに、この実施例ではヒューズ回路ＦＵＳＥＣＴを付加し、上記の出力インピーダンスの低下量または上記インピーダンスを元に戻す時間をヒューズ信号で制御できるようにしている。
【００７３】
図２６には、図２４のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の他の一実施例のブロック図が示されている。同図において、ＤＱはデータ入出力信号である。また、ＤＩＢはデータ入力回路、ＤＱＢはデータ出力回路である。ＲＴＥはデータ入出力信号を送受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ入出力信号を送受信する端子の出力インピーダンスを調整するための抵抗であり、例えば前記実施例における出力回路の出力インピーダンスに相当する。この実施例では、さらに抵抗ＲＣを追加している。この抵抗ＲＣは、データ入力時とデータ出力時の両方に動作するため、入力インピーダンスと出力インピーダンスの調整に共通に使用することができる。このように共通化すると、その分入出力回路のレイアウト面積を低減できるという効果がある。
【００７４】
この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥ及びＲＣを所定のインピーダンスに制御しており、さらに、出力信号波形が遷移する時にＲＱＥまたはＲＣの少なくとも一方を上記所定のインピーダンスよりも低くなるように制御し、その後一定時間後にインピーダンスを上記所定のインピーダンスに戻すようにしている。そして、この実施例ではヒューズ回路ＦＵＳＥＣＴを付加し、前記図２１と同様に上記のインピーダンスの低下量または上記インピーダンスを元に戻す時間をヒューズ信号で制御できるようにしている。
【００７５】
図２７には、この発明に用いられるインピーダンス制御回路の一実施例のブロック図が示されている。この実施例のインピーダンス制御回路ＩＭＣＮＴは、ＬＳＩ外部端子ＺＰとグランド（回路の接地電位ＶＳＳ）との間につないだ抵抗素子ＲＰの抵抗値とＬＳＩ内のレプリカＭＯＳＦＥＴ１のオン抵抗値が等しくなるように、言い換えるならば、外部端子ＺＰ電圧が電源電圧ＶＤＤの１／２と等しくなるように、参照電圧をＶＤＤ／２とするコンパレータＶＣ１とカウンタＣＮＴ１（ＵＰ／ＤＯＷＮ：アップ／ダウン）、及びそれにより制御されるプルアップレプリカＭＯＳＦＥＴ１にてフィードバックループを構成し、上記カウンタＣＮＴ１をレジスタＲＥＧ１に伝えてプルアップ回路のインピーダンス調整コードＵＰ２＜０：ｎ＞を生成する。つまり、上記フィードバックループより、上記インピーダンス制御端子ＺＰの電圧が、ＶＤＤの１／２に最も近くなるように上記カウンタ回路ＣＮＴ１の計数値が設定される。
【００７６】
プルダウン回路のインピーダンス調整コードＤＮ２＜０：ｎ＞も同様な方法で生成される。つまり、上記プルアップレプリカ回路ＭＯＳＦＥＴ１と同じ構成のプルアップレプリカ回路ＭＯＳＦＥＴ１’とプルダウンレプリカ回路ＭＯＳＦＥＴ２により電源電圧ＶＤＤの分圧回路を構成し、その分圧電圧が電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータＶＣ２、カウンタ回路ＣＮＴ２（ＵＰ／ＤＯＷＮ：アップ／ダウン）、及びそれにより制御されるプルダウンレプリカ回路ＭＯＳＦＥＴ２にてフィードバックループを構成して、レジスタＲＥＧ２からプルダウン回路のインピーダンス調整コードＤＮ２＜０：ｎ＞が生成される。
【００７７】
上記のようにコンパレータＶＣ１の参照電圧は電源電圧ＶＤＤの１／２としてある。これは、プルダウン側のインピーダンスコードを生成する際、外付け抵抗ＲＰの代わりにプルアップレプリカ回路ＭＯＳＦＥＴ１のコピーとなるレプリカ回路ＭＯＳＦＥＴ１’を用いることが出来、回路構成を簡単にできる利点がある。なお、生成されたインピーダンスコードは、必要ならコードシフト回路において任意ビット数だけシフトさせる。シフト量は制御信号にて設定される。これは、ＭＯＳＦＥＴのオン抵抗の非線形性により、入力電位がＶＤＤ／２からずれてくるに従い、終端抵抗値が高めにずれていってしまうという問題があるなら、例えば２ビットシフトによるコードシフトによる補正を入れて解決するようにしてもよい。
【００７８】
同図のインピーダンス制御回路ＩＭＣＮＴは、前記図２１〜図２３等のインピーダンス制御回路ＩＭＣＮＴＱ、ＩＭＣＮＴＴ、ＩＭＣＮＴＰに利用することができる。上記インピーダンス制御回路ＩＭＣＮＴＰにより、信号遷移時の出力インピーダンスを直接に設定する場合、言い換えるならば、前記制御信号ＤＮ２＜０：Ｎ＞を生成する場合、外部端子ＺＰに接続する抵抗ＲＰの抵抗値を上記出力インピーダンスに設定する。この場合、レプリカ部分のＭＯＳサイズは出力バッファのＭＯＳサイズのＭ倍であり（Ｍは正の実数）、出力インピーダンスは外付け抵抗の抵抗値の１／Ｍの値となるように構成されている。
【００７９】
この実施例のインピーダンス制御回路では、Ｑサイクル毎（Ｑは正の実数）に制御信号をアップデートし、プロセスばらつき或いは温度や電源電圧の変化があった際にも自動的に（システム動作状態で）、インピーダンスが規定値に収まるように調整している。このようにすると、半導体集積回路装置ＬＳＩが実装されるシステム状況によって、抵抗ＲＰの抵抗値で、出力インピーダンス、入力インピーダンス及び出力信号波形が遷移する時の出力インピーダンス等を制御することが可能になる。さらに、プロセスばらつき或いは温度や電源電圧の変化があった場合でもこれらのインピーダンスを規定値に収めることが出来る。
【００８０】
図２８には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例では、複数の出力回路を備えており、これら複数の出力回路に対して、共通に設けられた制御信号生成回路で形成されたインピーダンス制御信号ＵＰ１＜０：ｎ＞、ＵＰ２＜０：ｎ＞、ＤＮ１＜０：ｎ＞、ＤＮ２＜０：ｎ＞は、分配系回路を通して複数の出力回路に伝えられる。出力回路は、上記インピーダンス制御信号ＵＰ１＜０：ｎ＞、ＵＰ２＜０：ｎ＞、ＤＮ１＜０：ｎ＞、ＤＮ２＜０：ｎ＞に従い、出力制御系回路で形成された出力データ信号ＩＮとイネーブル信号ＣＴＲＬに対応して出力動作を行う。この実施例インピーダンス制御信号発生回路及び制御信号選択回路を全出力回路または一部の出力回路（例えばバイト毎の出力回路）で共通に備えるように構成している。このようにすると、インピーダンス制御信号発生回路及び制御信号選択回路のレイアウト面積を大幅に低減することができ、その分チップサイズを小さくできる。
【００８１】
図２９には、この発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例では、各出力バイト毎、または特定出力ピン毎に制御信号ＵＰ２＜０：ｎ＞、ＤＮ２＜０：ｎ＞を発生できるようにしている。このようにすると、半導体集積装置が実装される状況によって、各出力バイト毎、または特定出力ピン毎に異なる伝送特性を持つ伝送線路に接続されても、それぞれの特性に合わせて独立にインピーダンスを制御することができる。例えば、高い周波数信号を比較的長い伝送線路に出力させるものと、短い伝送線路に出力させるもの、あるいは比較的低い周波数信号を出力させるもの等に対応させることができる。
【００８２】
図３０には、この発明が適用される半導体メモリの一実施例のチップレイアウト図が示されている。同図において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレー状に配置されたセルアレーであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。
【００８３】
この実施例の半導体メモリは、センタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆuse はヒューズ回路であり、メモリアレー欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。ここで、本発明に係る出力回路は、データ入出力回路ＤＩ／ＤＱ部またはその近傍に配置される。
【００８４】
図３１には、この発明が適用される半導体集積回路装置の一実施例のブロック図が示されている。同図において、ＭＰＵは演算部であり、ＭＥＭはメモリ部、Ｉ／Ｏは入出力部を示している。上述した出力回路はＩ／Ｏ部に適用される。上記演算部ＭＰＵとメモリ部ＭＥＭと本発明を適用した入出力回路Ｉ／Ｏを同一の半導体基板上に形成すると、演算部ＭＰＵはある処理に対してメモリ部ＭＥＭと入出力回路Ｉ／Ｏと高速にデータをやりとりしながら演算を実行できるので、トータルの処理性能を向上できるという効果がある。
【００８５】
図３２には、この発明が適用される半導体集積回路装置を備えたシステムの一実施例の構成図が示されている。半導体集積回路装置は、マザーボード（実装基板）に形成されたプリント配線等を伝送線路として半導体集積回路装置で構成されたマスタとスレーブとが接続される。このため、上記プリント配線等の特性インピーダンスに整合するように上記出力回路の出力インピーダンスが設定され、信号遷移時には一時的に特性インピーダンスよりも小さく制御されることによって、高速な信号伝送を高品質で行うようにすることができる。
【００８６】
図３３には、この発明が適用される半導体集積回路装置を備えたシステムの他の一実施例の構成図が示されている。半導体集積回路装置は、マザーボード（実装基板）に形成されたプリント配線等を伝送線路の一部として半導体集積回路装置で構成されたマスタ（又はスレーブ）が搭載される。そして、上記マザーボードのプリント配線は１ないし複数のコネクタに接続され、かかる１ないし複数コネクタを介して１ないし複数のＤＩＭＭ構成の半導体集積回路装置スレーブが接続される。この実施例でも、その伝送線路に適合するよう出力回路の出力動作に合わせて出力インピーダンスの制御が行われる。
【００８７】
図３４には、この発明が適用された出力回路に対応した入力回路側の受信信号の波形図が示されている。前記のように伝送線路上の誘電正接（誘電損）・表皮効果（抵抗損）を見込んで、高周波成分を注入するこというプリエンファシスを実施することにより受信側での高周波成分の低下を補うようにすることができるので、データウィンドを大きくすることができる。図３５には、同じ条件で上記プリエンファシスを実施しない場合の波形図が比較のために示されている。図３４と図３５の比較から、本願発明の適用によってデータウィンドを著しく拡大できることがわかる。
【００８８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、制御信号ＵＰ１＜０：ｎ＞、ＤＮ１＜０：ｎ＞、ＵＰ２＜０：ｎ＞、ＤＮ２＜０：ｎ＞を生成する回路は、種々の実施形態をとることができるものである。この発明は、汎用メモリとしてのＳＲＡＭのような高速動作を行うものの他、システムＬＳＩ等のような半導体集積回路装置に混載されるＳＲＡＭ等のような回路を備えたものに広く適用することができる。
【図面の簡単な説明】
【００８９】
【図１】この発明に係る半導体集積回路装置に搭載される出力回路の一実施例を示すブロック図である。
【図２】図１の出力回路の動作の一例を概念的に説明するためのタイミング波形図である。
【図３】図１の選択回路及びプルアップ回路、プルダウン回路の具体的一実施例を示す構成図である。
【図４】この発明に用いられる選択回路の一実施例を示す回路図である。
【図５】この発明に用いられる選択回路の他の一実施例を示す回路図である。
【図６】図１の遅延回路の一実施例を示す構成図である。
【図７】図１の遅延回路の他の一実施例を示す回路図である。
【図８】この発明に係る出力回路に用いられる制御信号の生成回路の一実施例を示すブロックである。
【図９】この発明に係る出力回路に用いられる制御信号の生成回路の他の一実施例を示すブロック図である。
【図１０】この発明に用いられる選択回路の他の一実施例を示す回路図である。
【図１１】この発明に用いられる選択回路の他の一実施例を示す回路図である。
【図１２】図１０のスルーレート制御回路を含んだ選択回路の一実施例を示す回路図である。
【図１３】図１１のスルーレート制御回路を含んだ選択回路の一実施例を示す回路図である。
【図１４】図１０のスルーレート制御回路を含んだ選択回路の他の一実施例を示す回路図である。
【図１５】図１１のスルーレート制御回路を含んだ選択回路の他の一実施例を示す回路図である。
【図１６】この発明に係る出力回路の他の一実施例を示す構成図である。
【図１７】この発明に係る出力回路の更に他の一実施例を示す構成図である。
【図１８】この発明に係る出力回路を構成するプルアップ回路とプルダウン回路の一実施例を示す構成図である。
【図１９】この発明に係る出力回路の一実施例を示すレイアウト図である。
【図２０】この発明が適用される半導体メモリの一実施例を示すブロック図である。
【図２１】図２０のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の一実施例を示すブロック図である。
【図２２】図２０のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の他の一実施例を示すブロック図である。
【図２３】図２０のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の更に他の一実施例を示すブロック図である。
【図２４】この発明が適用される半導体メモリの他の実施例を示すブロック図である。
【図２５】図２４のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の一実施例を示すブロック図である。
【図２６】図２４のデータ入出力回路ＤＩＯ内の本発明に係わる部分の回路構成の他の一実施例を示すブロック図である。
【図２７】この発明に用いられるインピーダンス制御回路の一実施例を示すブロック図である。
【図２８】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図２９】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図３０】この発明が適用される半導体メモリの一実施例を示すチップレイアウト図である。
【図３１】この発明が適用される半導体集積回路装置の一実施例を示すブロック図である。
【図３２】この発明が適用される半導体集積回路装置を備えたシステムの一実施例を示す構成図である。
【図３３】この発明が適用される半導体集積回路装置を備えたシステムの他の一実施例を示す構成図である。
【図３４】この発明が適用された出力回路に対応した入力回路側の受信信号の波形図である。
【図３５】この発明が適用されない出力回路に対応した入力回路側の受信信号の波形図である。
【符号の説明】
【００９０】
ＭＯＳＦＥＴ１…プルアップ回路、ＭＯＳＦＥＴ２…プルダンウ回路、ＳＥＬ１，ＳＥＬ２…選択回路、ＤＬＰ，ＤＬＮ…遅延回路、Ｇ１〜Ｇ１７…ゲート回路、Ｃ０〜Ｃ２…容量、ＲＳ，ＲＯ…抵抗、Ｑ１〜Ｑ８，ＱＰ，ＱＮ…ＭＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ１３…インバータ回路、ＩＭＣＮＴ，ＩＭＣＴＱ，ＩＭＣＮＴＴ，ＩＭＣＮＴＰ…インピーダンス制御回路、ＤＩＢ…入力回路、ＤＯＱ…出力回路、ＦＵＳＥＣＴ…ヒューズ回路、ＩＮＣＫＴ…内部回路、ＣＮＴ１，ＣＮＴ２…カウンタ回路、ＶＣ１，ＶＣ２…電圧比較回路、ＲＥＧ１，ＲＥＧ２…レジスタ、ＬＳＩ…半導体集積回路装置、
ＸＡＤＲ…行アドレス信号、ＹＡＤＲ…列アドレス信号、ＸＤＥＣ…行アドレスデコーダ、ＸＤＲ…ワード線ドライバ、ＭＣＡ…メモリセルアレー、ＹＤＥＣ…列アドレスデコーダ、ＹＳＷ…列選択回路、ＤＩＯ…データ入出力回路、ＩＮＣＫＴ…内部回路、ＤＩＢ…データ入力バッファ、ＤＱＰＢ…出力プリバッファ、ＤＱＯ…出力バッファ、ＩＭＣＮＴＴ…インピーダンス制御回路、ＩＭＣＮＴＱ…インピーダンス制御回路、ＪＴＲＣＮＴ…スルーレート制御回路、
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７…セルアレー、ＭＷＤ…メインワードドライバ、ＣＫ／ＡＤＲ／ＣＮＴＬ…入力回路、ＤＩ／ＤＱ…データ入出力回路、Ｉ／Ｏ…入出力回路、ＲＥＧ／ＰＤＥＣ…プリデコーダ等、ＤＬＬＣ…同期化回路、ＪＴＡＧ／ＴＡＰ…テスト回路、ＶＧ…内部電源電圧発生回路、Ｆuse …ヒューズ回路、ＶＲＥＦ…参照電圧発生回路。
【図１】
2006140548.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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