(57)【要約】【課題】  利得を所定の値に設定できる可変利得増幅回路において、低電圧動作時の歪み特性を改善するとともに、低消費電力化を実現し、さらに最小利得領域の製造でのプロセスばらつき耐性を改善する可変利得増幅回路を提案する。【解決手段】  所定の値の固定電流を生成する固定電流生成手段Ｉbias１と、可変電流を生成する可変電流生成手段Ｉbias２と、固定電流生成手段Ｉbias１にて生成された固定電流を逓倍した固定バイアス電流、及び、可変電流生成手段Ｉbias２にて生成された可変電流を逓倍した可変バイアス電流に応じて駆動する一段積みのトランジスタを有した、可変バイアス電流の変化に応じて利得が変化する増幅手段Ｔｒ１，Ｔｒ２，Ｒ１〜Ｒ４を備え、上記所定の値は、可変バイアス電流が略最小値のとき、固定バイアス電流に基づき算出される利得が略一定の値となるよう設定する。【選択図】        図１
2006020073.tif 000002
【特許請求の範囲】
【請求項１】
所定の値の固定電流を生成する固定電流生成手段と、
可変電流を生成する可変電流生成手段と、
前記固定電流生成手段にて生成された固定電流を逓倍した固定バイアス電流、及び、前記可変電流生成手段にて生成された可変電流を逓倍した可変バイアス電流に応じて駆動する一段積みのトランジスタを有した、前記可変バイアス電流の変化に応じて利得が変化する増幅手段を備え、
前記所定の値は、前記可変バイアス電流が略最小値のとき、前記固定バイアス電流に基づく利得が略一定の値となるよう設定されている
ことを特徴とする可変利得増幅回路。
【請求項２】
前記固定電流生成手段からの固定電流及び前記可変電流生成手段からの可変電流を合成した電流を逓倍し、バイアス電流として前記増幅手段に供給するバイアス回路を備える
ことを特徴とする請求項１記載の可変利得増幅回路。
【請求項３】
前記可変電流生成手段を、電圧・電流変換回路より構成した
ことを特徴とする請求項２記載の可変利得増幅回路。
【請求項４】
前記固定電流生成手段からの固定電流を逓倍する固定電流バイアス回路と、
前記可変電流生成手段からの可変電流を逓倍する可変電流バイアス回路と、
前記増幅手段として、前記可変電流バイアス回路からの固定バイアス電流に応じて増幅動作を行う第１の増幅回路と、該第１の増幅回路と負荷抵抗を共通として接続され、前記固定電流バイアス回路からの可変バイアス電流に応じて増幅動作を行う第２の増幅回路とを備え、
前記可変電流バイアス回路からの可変バイアス電流が最小値に近いときは、前記第２の増幅回路が支配的に動作し、前記固定電流バイアス回路からの固定バイアス電流よりも前記可変電流バイアス回路からの可変バイアス電流が十分に大きいときは、前記第１の増幅回路が支配的に動作する
ことを特徴とする請求項１記載の可変利得増幅回路。
【請求項５】
前記第１及び第２の増幅回路の駆動トランジスタ部を２つのトランジスタのカスコード接続により構成した
ことを特徴とする請求項４記載の可変利得増幅回路。
【請求項６】
前記可変電流生成手段を、電圧・電流変換回路より構成した
ことを特徴とする請求項４記載の可変利得増幅回路。
【請求項７】
前記可変電流生成手段を、電圧・電流変換回路より構成した
ことを特徴とする請求項５記載の可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変利得増幅回路に関し、特に移動体無線通信端末などのＲＦ（Radio Frequency）フロントエンド部に適用して好適な可変利得増幅回路に関する。
【背景技術】
【０００２】
近年、携帯電話等の移動体無線通信端末は電子メールやインターネットなど様々な機能が付加されてきた。また、サービス・コンテンツが多様化されることにより、選局、検波、復調、誤り訂正までの、搬送波の受信から、コンテンツデータを出力するまでの機能ブロックを構成する高品位なＲＦフロントエンド部の重要度が高まっている。
【０００３】
図８は、ＲＦフロントエンド部に用いられる従来の可変利得増幅回路の一例を示すものである。図８の例は、差動入力信号を増幅するバイポーラトランジスタＴｒ１及びＴｒ２、並びに差動制御信号に応じて電流を分割制御するための差動電流分割回路として動作するトランジスタＴｒ３〜Ｔｒ６より構成される。
【０００４】
すなわち、図８に示される回路構成は、差動入力信号の正相入力信号が入力される入力端子ＲＦinが、コンデンサ（容量素子）Ｃ１を介してＮＰＮ型トランジスタ（以下、単にトランジスタという。）Ｔｒ１のベース端子に接続され、トランジスタＴｒ１のエミッタ端子は抵抗素子Ｒ１を介してグラウンドＧＮＤに接続される。同様に、差動入力信号の逆相入力信号が入力される入力端子ＲＦinXが、コンデンサＣ２を介してトランジスタＴｒ２のベース端子に接続され、トランジスタＴｒ２のエミッタ端子は抵抗素子Ｒ２を介してグラウンドＧＮＤに接続される。
【０００５】
トランジスタＴｒ１のコレクタ端子には、差動回路を構成するトランジスタＴｒ３，Ｔｒ４のエミッタ端子が共通接続されている。トランジスタＴｒ３及びＴｒ４は、それぞれ制御信号入力端子Ｖctrl，ＶctrlXに入力される直流差動制御信号により駆動する。トランジスタＴｒ３のコレクタ端子は、抵抗素子Ｒ３を介して電源ＶＣＣに接続されるとともに、トランジスタＴｒ４のコレクタ端子には電源ＶＣＣが接続される。そして、トランジスタＴｒ３のコレクタ端子がコンデンサＣ４を介して出力端子ＲＦoutXに接続されて、逆相出力信号が検出される。
【０００６】
同様に、トランジスタＴｒ２のコレクタ端子には、差動回路を構成するトランジスタＴｒ５，Ｔｒ６のエミッタ端子が共通接続されている。トランジスタＴｒ６及びＴｒ５も、それぞれ制御信号入力端子Ｖctrl，ＶctrlXに入力される直流差動制御信号により駆動する。トランジスタＴｒ６のコレクタ端子は、抵抗素子Ｒ４を介して電源ＶＣＣに接続されるとともに、トランジスタＴｒ５のコレクタ端子には電源ＶＣＣが接続される。そして、トランジスタＴｒ６のコレクタ端子がコンデンサＣ３を介して出力端子ＲＦoutに接続されて、同相出力信号が検出される。
【０００７】
バイアス回路部は、固定電流源Ｉ１、トランジスタＴｒ７〜Ｔｒ９及び抵抗素子Ｒ５〜Ｒ９から構成されている。電源ＶＣＣが、固定電流源Ｉ１を介してトランジスタＴｒ７のコレクタ端子と接続され、トランジスタＴｒ７のエミッタ端子は抵抗素子Ｒ５を介してグラウンドＧＮＤに接続されるとともに、そのベース端子が、トランジスタＴｒ７と対をなすトランジスタＴｒ８のベース端子と接続されている。トランジスタＴｒ８のエミッタ端子は、抵抗素子Ｒ６を介してグラウンドＧＮＤに接続されるとともに、そのコレクタ端子は、直列接続されたトランジスタＴｒ９を介して電源ＶＣＣと接続される。トランジスタＴｒ９のベース端子は固定電流源Ｉ１に接続されている。
【０００８】
そして、トランジスタＴｒ９及びＴｒ８の接続点が、抵抗素子Ｒ７を介してトランジスタＴｒ７及びＴｒ８のベース端子の接続点に接続されて、トランジスタＴｒ９及びＴｒ８の接続点が、抵抗素子Ｒ８を介してトランジスタＴｒ１のベース端子に接続されるとともに、抵抗素子Ｒ９を介してトランジスタＴｒ２のベース端子に接続される。
【０００９】
本構成では、トランジスタＴｒ１がトランジスタＴｒ３及びＴｒ４と、またトランジスタＴｒ２がトランジスタＴｒ５及びＴｒ６とカスコード接続になるため、入力及び出力のアイソレーション特性に優れ、広帯域にわたり広い可変利得範囲が得られる。
【００１０】
図９は、従来の可変利得増幅回路の他の例を示す図である。図９に示す可変利得増幅回路と図８の例との相違点は、トランジスタＴｒ３〜Ｔｒ６を接続せずに、抵抗素子Ｒ３を介してトランジスタＴｒ１のコレクタ端子と電源ＶＣＣを接続し、コレクタ端子よりコンデンサＣ４を介して出力端子ＲＦoutXに接続し逆相出力信号を得るととともに、抵抗素子Ｒ４を介してトランジスタＴｒ２のコレクタ端子と電源ＶＣＣを接続し、コレクタ端子よりコンデンサＣ３を介して出力端子ＲＦoutに接続し同相出力信号を得るようしている。さらに、固定電流源Ｉ１に替えて可変電流源Ｉ２が接続されている。
【００１１】
図９に示す可変利得増幅回路は、可変電流源Ｉ２の電流値を可変させ、トランジスタＴｒ１及びＴｒ２を流れるバイアス電流自身を可変にすることで、可変利得特性を実現する増幅回路である。図８に示す可変利得増幅回路に対して、図９の例の回路構成は、トランジスタが一段積みの構成であるため、同じ歪み特性を実現する場合、低消費電力化、低電圧動作に適している。
【００１２】
また、ＣＭＯＳを用いて可変利得増幅回路を構成したものも提案されている（例えば、特許文献１参照。）。特許文献１に記載のものは、予め個別に設定された相互コンダクタンスを有する複数の差動増幅器の入力端子及び出力端子をそれぞれ共通接続し、差動増幅器をプログラマブルな制御信号により選択動作するように構成することによって、利得を所定の値に設定することができ、それにより利得のバラツキを少なくし、補正し易い回路を実現している。
【特許文献１】特開平１１−１７７３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図８に示す可変利得増幅回路の構成は、トランジスタを二段積みにしているため、動作電圧（電源ＶＣＣの電圧）を下げるにつれ、十分なコレクタ−エミッタ間電圧（Ｖｃｅ）を確保することが難しくなり、歪み特性を劣化させるという問題があった。
【００１４】
また、図９に示す可変利得増幅回路の構成は、低電圧動作に適しているものの、バイアス電流を絞った状態の最小利得値が、ウェハ毎の品質ばらつきや同一ウェハ上での切り出し位置による品質ばらつきといったような製造時のプロセスばらつきに大きく依存してしまうという問題があった。これは、バイアス電流が小さい最小利得領域でより大きく影響してくる。
【００１５】
また、特許文献１に記載のものは、回路を構成するのに多くの素子を必要とするので、回路規模が増大し、消費電力も大きくなるという問題があった。また、利得のばらつきを少なくし補正しやすい回路を実現しているものの、最小利得領域において、利得がばらつくたびに逐一補正をしなければならず煩わしい。
【００１６】
斯かる点に鑑み、本発明は、利得を所定の値に設定できる可変利得増幅回路において、低電圧動作時の歪み特性を改善するとともに、低消費電力化を実現し、さらに最小利得領域の製造でのプロセスばらつき耐性を改善することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決し、目的を達成するため、本発明は、所定の値の固定電流を生成する固定電流生成手段と、可変電流を生成する可変電流生成手段と、固定電流生成手段にて生成された固定電流を逓倍した固定バイアス電流、及び、可変電流生成手段にて生成された可変電流を逓倍した可変バイアス電流に応じて駆動する一段積みのトランジスタを有した、前記可変バイアス電流の変化に応じて利得が変化する増幅手段を備え、上記所定の値は、可変バイアス電流が略最小値のとき、固定バイアス電流に基づく利得が略一定の値となるよう設定されていることを特徴とする。
【００１８】
斯かる本発明によれば、トランジスタを一段積みの構成としているので、低電圧動作時の歪み特性の改善、及び低消費電力化を実現することができるとともに、可変バイアス電流が最小値に近いとき、固定バイアス電流に基づき算出される利得が略一定となるようにしたので、最小利得領域における製造過程でのプロセスばらつき耐性を改善することができる。
【発明の効果】
【００１９】
本発明によれば、低電圧動作時の歪み特性の改善、及び低消費電力化を実現することができるとともに、最小利得領域について製造時におけるプロセスばらつき耐性を改善することができる効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の実施の形態の例について説明する。
【００２１】
図１は、本発明の一実施の形態の例の回路構成図を示し、図８又は図９と対応する部分には同一符号を付している。図１の例では、増幅回路部（増幅手段）を、ＮＰＮ型トランジスタ（以下、単にトランジスタと称する。）Ｔｒ１及びＴｒ２からなる差動エミッタ接地ペア回路、エミッタ抵抗Ｒ１，Ｒ２、及びコレクタ抵抗Ｒ３，Ｒ４より構成している。
【００２２】
すなわち、図１において、差動入力信号の正相入力信号が入力される入力端子ＲＦinを、コンデンサ（容量素子）Ｃ１を介してトランジスタＴｒ１のベース端子に接続し、トランジスタＴｒ１のエミッタ端子を、抵抗素子Ｒ１を介してグラウンドＧＮＤに接続する。同様に、差動入力信号の逆相入力信号が入力される入力端子ＲＦinXを、コンデンサＣ２を介してトランジスタＴｒ２のベース端子に接続し、トランジスタＴｒ２のエミッタ端子を、抵抗素子Ｒ２を介してグラウンドＧＮＤに接続する。
【００２３】
トランジスタＴｒ１のコレクタ端子を、抵抗素子Ｒ３を介して電源ＶＣＣに接続するとともに、トランジスタＴｒ１のコレクタ端子を、コンデンサＣ４を介して出力端子ＲＦoutXに接続し、逆相出力信号を検出するようにする。同様に、トランジスタＴｒ２のコレクタ端子を、抵抗素子Ｒ４を介して電源ＶＣＣに接続するとともに、トランジスタＴｒ２のコレクタ端子を、コンデンサＣ３を介して出力端子ＲＦoutに接続し、同相出力信号を検出するようにする。
【００２４】
なお、エミッタ抵抗Ｒ１，Ｒ２、コレクタ抵抗Ｒ３，Ｒ４は、用途に応じて、インダクタンス等、リアクタンス成分を持つ負荷に変えることも可能である。
【００２５】
また、バイアス回路部は、固定電流源Ｉbias１の電流を逓倍するためのＰチャンネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタと称する。）Ｍ１及びＭ２によるカレント・ミラー回路、可変電流源Ｉbias２の電流を逓倍するためのＭＯＳトランジスタＭ３及びＭ４によるカレント・ミラー回路、固定電流源（固定電流生成手段）Ｉbias１及び可変電流源（可変電流生成手段）Ｉbias２の各電流値の和である電流Ｉbiasを、カレント・ミラー回路の関係で逓倍し、増幅回路部にバイアス電流を供給するためのトランジスタＴｒ７及びＴｒ８により構成する。
【００２６】
すなわち、バイアス回路部は、ＭＯＳトランジスタＭ１及びＭ２のゲート端子同士を接続するとともに、それぞれのドレイン端子を電源ＶＣＣと接続し、ＭＯＳトランジスタＭ１のゲート端子と接続されたソース端子を、固定電流源Ｉbias１を介してグラウンドＧＮＤに接続する。また、ＭＯＳトランジスタＭ３及びＭ４のゲート端子同士を接続するとともに、それぞれのドレイン端子を電源ＶＣＣと接続し、ＭＯＳトランジスタＭ３のゲート端子と接続されたソース端子を、可変電流源Ｉbias２を介してグラウンドＧＮＤに接続する。
【００２７】
そして、ＭＯＳトランジスタＭ２及びＭ４のソース端子とトランジスタＴｒ７のコレクタ端子を接続し、トランジスタＴｒ７のエミッタ端子を、抵抗素子Ｒ５を介してグラウンドＧＮＤに接続するとともに、そのベース端子を、トランジスタＴｒ７とカレント・ミラー構成のトランジスタＴｒ８のベース端子と接続する。トランジスタＴｒ８のエミッタ端子は、抵抗素子Ｒ６を介してグラウンドＧＮＤと接続する。さらに、トランジスタＴｒ８のコレクタ端子を、直列接続されたトランジスタＴｒ９を介して電源ＶＣＣと接続するとともに、ベース端子をＭＯＳトランジスタＭ２及びＭ４のソース端子と接続する。
【００２８】
そしてまた、トランジスタＴｒ９及びＴｒ８の接続点を、抵抗素子Ｒ７を介してトランジスタＴｒ７及びＴｒ８のベース端子の接続点に接続するとともに、トランジスタＴｒ９及びＴｒ８の接続点を、抵抗素子Ｒ８を介してトランジスタＴｒ１のベース端子に接続し、また、抵抗素子Ｒ９を介してトランジスタＴｒ２のベース端子に接続する。
【００２９】
なお、バイアス抵抗Ｒ７，Ｒ８，Ｒ９は、トランジスタＴｒ１，Ｔｒ２及びＴｒ７，Ｔｒ８のエミッタサイズの比、及び入力インピーダンスを考慮して決定される。同様に、エミッタ抵抗Ｒ５，Ｒ６についても、トランジスタＴｒ１，Ｔｒ２及びＴｒ７，Ｔｒ８のエミッタサイズの比に合わせて決定される。
【００３０】
ここで、可変電流源Ｉbias２の電流は、０（μＡ）〜Ｉbias２_Max（μＡ）まで可変させることができるものとすると、ＭＯＳトランジスタＭ２及びＭ４のソース電流を合成した電流Ｉbiasは、Ｉbias１（μＡ）〜（Ｉbias１＋Ｉbias２_Max）（μＡ）まで可変することになる。上述のように、トランジスタＴｒ１，Ｔｒ２、及びトランジスタＴｒ７，Ｔｒ８のエミッタサイズの比に対応した電流が、増幅回路部のバイアス電流として供給されることになる。したがって、例えばそれぞれのエミッタサイズの比をＮ倍とすると、トランジスタＴｒ１又はＴｒ２に供給されるバイアス電流は、Ｎ×Ｉbias１〜Ｎ×（Ｉbias１＋Ｉbias２_Max）まで可変する。
【００３１】
出力の負荷インピーダンスをＺlとすると、電流最小、電流最大時の利得Ｇ_Min、Ｇ_Maxは、次式で与えられる。
【００３２】
Ｇ_Min＝（Ｒ３／／Ｚl）／（Ｒ１＋Ｒｅ_Max１）・・・・・・・・・・・（１）
Ｇ_Max＝（Ｒ３／／Ｚl）／（Ｒ１＋Ｒｅ_Min１）・・・・・・・・・・・（２）
ただし、
Ｒｅ_Max１＝（ｋＴ）／（ｑ×Ｎ×Ｉbias１）・・・・・・・・・・・・・（３）
Ｒｅ_Min１＝（ｋＴ）／{（ｑ×Ｎ×（Ｉbias１＋Ｉbias２_Max）}・・・（４）
Ｒ１＝Ｒ２
Ｒ３＝Ｒ４
ｑ：電荷（１．６×１０−１９Ｃ）
ｋ：ボルツマン定数（１．３８×１０−２３Ｊ／Ｋ）
Ｔ：絶対温度（Ｋ）
【００３３】
ここで、固定電流源Ｉbias１がない場合を考えると、（３）式よりリアクタンスＲｅ_Max１は限りなく“無限大”に近づき、（１）式より利得Ｇ_Minは限りなく“０”に近づく。ただし、現実にはトランジスタＴｒ１のベース−コレクタ間容量、あるいは可変電流源Ｉbias２の残留電流の影響により、利得Ｇ_Minを限りなく“０”に近づけることは困難であり、利得Ｇ_Minは製造時のプロセスばらつきに大きく左右される。
【００３４】
そこで、上述のプロセスばらつきの影響が見えないように、電流最小時のバイアス電流、つまり固定電流源Ｉbias１の電流値を設定することにより、安定した可変利得範囲を持つ可変利得増幅回路を構成することができる。
【００３５】
したがって、図１に示す回路構成によれば、トランジスタ一段積みの構成としているので、低電圧動作時の歪み特性の改善、及び低消費電力化を実現することができるとともに、最小利得値を決定するためのバイアス電流を固定電流源として供給し、さらに可変電流源によりバイアス電流を供給するようにしたので、最小利得領域における製造過程でのプロセスばらつき耐性を改善することができる。
【００３６】
次に、図２を参照して本発明の他の実施の形態の例について説明する。図２において、図１と対応する部分には同一符号を付している。この図２の例では、可変電流源Ｉbias２の電流を逓倍する構成のトランジスタＴｒ１及びＴｒ２からなる差動エミッタ接地ペア回路による増幅回路、並びに固定電流源Ｉbias１の電流を逓倍する構成のトランジスタＴｒ１０及びＴｒ１１からなる差動エミッタ接地ペア回路による増幅回路を、コレクタ負荷を共通として接続している。
【００３７】
すなわち、図２に示す回路構成は、図１に示す回路構成に対して、抵抗素子Ｒ３とトランジスタＴｒ１の接続点にトランジスタＴｒ１０のコレクタ端子を接続し、そのエミッタ端子を、抵抗素子Ｒ１０を介してグラウンドＧＮＤに接続する。同様に、抵抗素子Ｒ４とトランジスタＴｒ２の接続点にトランジスタＴｒ１１のコレクタ端子を接続し、そのエミッタ端子を、抵抗素子Ｒ１１を介してグラウンドＧＮＤに接続する。
【００３８】
そして、固定電流源Ｉbias１からの固定電流を逓倍するバイアス回路（固定電流バイアス回路）は、電源ＶＣＣを、固定電流源Ｉbias１を介してトランジスタＴｒ１３のコレクタ端子と接続し、そのエミッタ端子を、抵抗素子Ｒ１３を介してグラウンドＧＮＤに接続するとともに、ベース端子を、トランジスタＴｒ１３とカレント・ミラー構成のトランジスタＴｒ１２のベース端子と接続する。トランジスタＴｒ１２のエミッタ端子は、抵抗素子Ｒ１２を介してグラウンドＧＮＤと接続する。さらに、トランジスタＴｒ１２のコレクタ端子を、直列接続されたトランジスタＴｒ１４を介して電源ＶＣＣと接続するとともに、トランジスタＴｒ１４のベース端子を固定電流源Ｉbias１と接続する。
【００３９】
さらにまた、トランジスタＴｒ１４及びＴｒ１２の接続点を、抵抗素子Ｒ１４を介してトランジスタＴｒ１３及びＴｒ１２のベース端子の接続点に接続するとともに、トランジスタＴｒ１４及びＴｒ１２の接続点を、抵抗素子Ｒ１５を介してトランジスタＴｒ１０のベース端子に接続し、また、抵抗素子Ｒ１６を介してトランジスタＴｒ１１のベース端子に接続する。
【００４０】
そして、コンデンサＣ５を介し、同相入力信号が入力される入力端子ＲＦinとトランジスタＴｒ１０のベース端子を接続する。またコンデンサＣ６を介し、逆相入力信号が入力される入力端子ＲＦinXとトランジスタＴｒ１１のベース端子を接続する。
【００４１】
図１では、固定電流源Ｉbias１の電流を逓倍するためのＭＯＳトランジスタＭ１及びＭ２によるカレント・ミラー回路、可変電流源Ｉbias２の電流を逓倍するためのＭＯＳトランジスタＭ３及びＭ４によるカレント・ミラー回路を設け、トランジスタＴｒ７及びＴｒ８のバイアス回路に電流を供給していたが、図２においては、これらに替えて可変電流源Ｉbias２を設けるようにしている。すなわち、可変電流源Ｉbias２の一端を電源ＶＣＣに接続するとともに、他端をトランジスタＴｒ７のコレクタ端子及びトランジスタＴｒ９のベース端子に接続し、ＭＯＳトランジスタＴｒ７〜Ｔｒ９及び抵抗素子Ｒ５〜Ｒ９によってバイアス回路（可変電流バイアス回路）を構成する。なお、可変電流源Ｉbias２の電流値は、０（μＡ）〜Ｉbias２_Max（μＡ）まで可変させることができるものとする。
【００４２】
上述のように構成した図２において、可変電流源Ｉbias２の電流値を０（μＡ）に絞った場合、トランジスタＴｒ１及びＴｒ２からなる差動増幅回路は、固定電流源Ｉbias１からのバイアス電流でバイアスされるトランジスタＴｒ１０及びＴｒ１１の差動増幅回路に比べ、よりオフに近い状態となるため高い入力インピーダンスを持つ。よって、入力信号の大部分は、トランジスタＴｒ１０及びＴｒ１１の差動増幅回路側で増幅作用が行われることになる。
【００４３】
一方、可変電流源Ｉbias２の電流値を最大のＩbias２_Max（μＡ）に制御した場合、トランジスタＴｒ１及びＴｒ２からなる差動増幅回路には、Ｉvga１_Maxのバイアス電流が供給される。固定電流源Ｉbias１により供給されるＩvga２に対して、Ｉvga１_Maxを十分大きな電流値に設定することにより、トランジスタＴｒ１０及びＴｒ１１の差動増幅回路に比べ、トランジスタＴｒ１及びトランジスタＴｒ２の差動増幅回路の入力インピーダンスを下げることができる。これにより、入力信号電力の大部分は、トランジスタＴｒ１及びＴｒ２の差動増幅回路側で増幅作用が行われることになる。
【００４４】
ここで、バイアス回路の各定数を
Ｉvga１_Max＝Ｎ×Ｉbias２_Max・・・・・・・・・・・・・・・・・・（５）
Ｉvga２＝Ｎ×Ｉbias１・・・・・・・・・・・・・・・・・・・・・・（６）
になるように設定すると、電流最小、電流最大時の利得Ｇ_Min、Ｇ_Maxは次式で与えられる。
【００４５】
Ｇ_Min≒（Ｒ３／／Ｚl）／（Ｒ１０＋Ｒｅ_Max２）・・・・・・・・・（７）
Ｇ_Max≒（Ｒ３／／Ｚl）／（Ｒ１＋Ｒｅ_Min２）・・・・・・・・・・（８）
ただし、
Ｒｅ_Max２＝（ｋＴ）／（ｑ×Ｉvga２）
Ｒｅ_Min２＝（ｋＴ）／（ｑ×Ｉvga１_Max）
Ｒ１＝Ｒ２
Ｒ３＝Ｒ４
Ｒ１０＝Ｒ１１
【００４６】
図１の例と同様、図２の例において、最小利得Ｇ_Minに対して、製造時のプロセスばらつきの影響が見えないように、固定電流源Ｉbias１を設定することにより、安定した可変利得範囲を持つ可変利得増幅回路を構成することができる。
【００４７】
したがって、図２に示す回路構成によれば、図１の場合と比較して構成素子数は多くなるものの、固定電流源によるバイアス回路部及び増幅回路部と、可変電流源によるバイアス回路部及び増幅回路部とを独立して設計できるため、設計性が改善される。その他は図１と同様の作用効果を奏する。
【００４８】
次に、図３を参照して本発明のさらに他の実施の形態の例について説明する。図３において、図２と対応する部分には同一符号を付している。図３に示す回路の基本構成は図２と同様であり、図２との相違点は、トランジスタＴｒ１０及びＴｒ１１の差動エミッタ接地ペア回路による増幅回路に対して、直流バイアス電圧Ｖbias印加されたトランジスタＴｒ１５及びＴｒ１６をそれぞれカスコード接続した構成としている点である。
【００４９】
上述のような構成のトランジスタＴｒ１０及びＴｒ１１の差動エミッタ接地ペア回路側は、利得Ｇ_Min近傍領域にて支配的な動作をする。このような領域では、ベースーコレクタ間容量に起因した入力及び出力のアイソレーション特性の劣化が可変利得範囲に影響を与えることが懸念される。よって、トランジスタＴｒ１０及びＴｒ１１の差動エミッタ接地ペア回路側をカスコード構造とすることで、利得Ｇ_Min近傍領域での入力及び出力のアイソレーション特性を改善でき、可変利得範囲の拡大が期待できる。
【００５０】
したがって、図３に示す回路構成によれば、図２の例の作用効果に加え、入出力アイソレーション特性が改善されたことにより、最小利得領域での安定性を改善することができる。
【００５１】
図４は、本発明のさらに他の実施の形態の例を示す回路構成図である。図４において、その基本構成は図１と同様であり、図１との相違点は、可変電流を生成する回路（可変電流生成手段）として、固定電流源Ｉbias３、トランジスタＴｒ１７及びＴｒ１８の差動エミッタ接地ペア回路及びそのコレクタ負荷としてＭＯＳトランジスタＭ５及びＭ６の能動負荷を用いて、電圧・電流変換回路を構成した点である。
【００５２】
すなわち、図４において、電源ＶＣＣとＭＯＳトランジスタＭ５及びＭ６のそれぞれのソース端子を接続するとともに、ＭＯＳトランジスタＭ５及びＭ６の各ゲート端子をそれぞれのソース端子と接続する。そして、ＭＯＳトランジスタＭ５及びＭ６のソース端子を、トランジスタＴｒ１７及びＴｒ１８のコレクタ端子にそれぞれ接続し、トランジスタＴｒ１７及びＴｒ１８の各エミッタ端子を、固定電流源Ｉbias３を介してグラウンドＧＮＤに接続する。そして、ＭＯＳトランジスタＭ６のゲート端子とＭＯＳトランジスタＭ４のゲート端子を接続して、カレント・ミラー構成とする。
【００５３】
上述の回路構成において、トランジスタＴｒ１７及びＴｒ１８のベース端子にそれぞれ接続されている制御信号入力端子Ｖctrl及びＶctrlX間に差動制御電圧を印加することにより、ＭＯＳトランジスタＭ５及びＭ６にその差分に応じた可変バイアス電流を生成することができる。ただし、ＭＯＳトランジスタＭ５のドレイン電流Ｉm５、ＭＯＳトランジスタＭ６のドレイン電流Ｉm６とすると、固定電流源Ｉbias３の電流値Ｉbias３は、
Ｉbias３＝Ｉm５＋Ｉm６
である。
【００５４】
さらに、ＭＯＳトランジスタＭ６及びＭ４にてカレント・ミラー回路を構成することで、ＭＯＳトランジスタＭ６に流れる可変バイアス電流を逓倍化した後、トランジスタＴｒ７及びＴｒ８で構成されるバイアス回路に供給することができる。
【００５５】
したがって、図４に示す回路構成によれば、図１の例の作用効果に加え、差動制御電圧により可変電流源回路を制御するため、制御電圧におけるノイズ耐性を改善することができる。
【００５６】
図５は、本発明のさらに他の実施の形態の例を示す回路構成図である。図５において、その基本構成は図２と同様であり、図４の場合と同じように、可変電流を生成する回路として、固定電流源Ｉbias３、トランジスタＴｒ１７及びＴｒ１８の差動エミッタ接地ペア回路及びそのコレクタ負荷としてＭＯＳトランジスタＭ５及びＭ６の能動負荷を用い、電圧・電流変換回路を構成している。
【００５７】
すなわち、図５において、電源ＶＣＣとＭＯＳトランジスタＭ５及びＭ６のそれぞれのソース端子を接続するとともに、ＭＯＳトランジスタＭ５及びＭ６の各ゲート端子をそれぞれのソース端子と接続する。そして、ＭＯＳトランジスタＭ５及びＭ６のソース端子を、トランジスタＴｒ１７及びＴｒ１８のコレクタ端子にそれぞれ接続し、トランジスタＴｒ１７及びＴｒ１８の各エミッタ端子を、固定電流源Ｉbias３を介してグラウンドＧＮＤに接続する。
【００５８】
そして、ＭＯＳトランジスタＭ６のゲート端子とＭＯＳトランジスタＭ４のゲート端子を接続して、カレント・ミラー回路を構成し、このＭＯＳトランジスタＭ４のドレイン端子を電源ＶＣＣに接続するとともに、ソース端子をトランジスタＴｒ７のコレクタ端子とトランジスタＴｒ９のベース端子に接続する。
【００５９】
図４の例と同様に、ＭＯＳトランジスタＭ６及びＭ４にてカレント・ミラー回路を構成することで、ＭＯＳトランジスタＭ６に流れる可変バイアス電流を逓倍化した後、トランジスタＴｒ７及びＴｒ８で構成されるバイアス回路に供給することができる。
【００６０】
図５に示す回路構成によれば、図２の例の作用効果に加え、差動制御電圧により可変電流源回路を制御するため、制御電圧におけるノイズ耐性が改善されるという、図４と同様の効果を得ることができる。
【００６１】
図６は、本発明のさらに他の実施の形態の例を示す回路構成図である。図６において、その基本構成は図３と同様であり、図４の場合と同じように、可変電流源を生成する回路として、固定電流源Ｉbias３、トランジスタＴｒ１７及びＴｒ１８の差動エミッタ接地ペア回路及びそのコレクタ負荷にＭＯＳトランジスタＭ５及びＭ６の能動負荷を用いて、電圧・電流変換回路を構成する。そして、ＭＯＳトランジスタＭ６及びＭ４によりカレント・ミラー回路を構成することで、ＭＯＳトランジスタＭ６に流れる可変バイアス電流を逓倍化した後、トランジスタＴｒ７及びＴｒ８で構成されるバイアス回路に供給することができる。
【００６２】
図６に示す回路構成によれば、図３の例の作用効果に加え、差動制御電圧により可変電流源回路を制御するため、制御電圧におけるノイズ耐性が改善されるという、図４と同様の効果を得ることができる。
【００６３】
図７は、図３に示した可変利得増幅回路に関する可変電流対利得特性の一例である。この可変電流は、固定バイアス電流と可変バイアス電流の合成電流である。図７において、可変電流値がおおよそ５Ｅ-４（ｍＡ）より小さい領域では、利得が約−２２（ｄＢ）と安定している。これは、固定電流源Ｉbias１で構成されるバイアス回路からの固定バイアス電流（例えば、Ｉvga２）が大きく作用している結果である。一方、可変電流値が約５Ｅ-４（ｍＡ）より大きい領域では、可変電流源Ｉbias２で構成されるバイアス回路が支配的に作用し、可変バイアス電流（例えば、Ｉvga１）の影響が大きくなることを示している。
【００６４】
固定電流源Ｉbias２のバイアス回路がない場合、可変電流値を小さくしていくと、利得は−３０（ｄｂ）とさらに小さくなるが、プロセスばらつきの影響により、例えば−２８（ｄＢ）や−３４（ｄＢ）などのようにばらつきが出る。そこで、上記ばらつきの影響が現れず利得が安定するように固定電流源Ｉbias１の電流値を決定し、回路へ常に供給しておく。この例では、低電流時の利得が約−２２（ｄＢ）でほぼ一定となるよう設定されており、低電流時の最小利得領域での安定な動作を確保している。図３以外の実施の形態の回路においても、図７とほぼ同様の傾向を示す可変電流対利得特性が得られる。
【００６５】
なお、本発明は上述した実施の形態の例に限られるものではなく、例えばバイポーラトランジスタをＭＯＳトランジスタで代用、あるいは、ＭＯＳトランジスタをバイポーラトランジスタで代用する等、本発明の要旨を逸脱することなくその他種々の構成を取り得ることは勿論である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施の形態の例の回路構成図である。
【図２】本発明の他の実施の形態の例の回路構成図である。
【図３】本発明のさらに他の実施の形態の例の回路構成図である。
【図４】本発明のさらに他の実施の形態の例の回路構成図である。
【図５】本発明のさらに他の実施の形態の例の回路構成図である。
【図６】本発明のさらに他の実施の形態の例の回路構成図である。
【図７】図３の例における可変電流対利得特性を示す線図である。
【図８】従来の可変利得増幅回路の一例を示す図である。
【図９】従来の可変利得増幅回路の他の例を示す図である。
【符号の説明】
【００６７】
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０，Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７，Ｔｒ１８…バイポーラトランジスタ、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…ＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６…抵抗素子、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６…容量素子、Ｉbias１，Ｉbias３…固定電流源、Ｉbias２…可変電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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