(57)【要約】【課題】  半導体装置の内部で発生する熱を効率よく外部へ発散させることによって半導体素子の動作特性の劣化を防止することができる半導体装置及びこの半導体装置の製造方法を提供する。【解決手段】  表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成し、この放熱電極に導通するバイアホールを形成した半導体装置を製造する際に、半導体基板の裏面に凹部を形成し、その後、この凹部とバイアホールの内面とに放熱電極を形成することによって放熱電極に凹部を設けた。【選択図】図5
2006032518.tif 000002
【特許請求の範囲】
【請求項１】
表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成するとともに、この放熱電極に導通するバイアホールを前記半導体基板に形成した半導体装置において、
前記放熱電極に凹部を設け、この凹部に前記バイアホールを形成したことを特徴とする半導体装置。
【請求項２】
前記凹部を複数段設けたことを特徴とする請求項1に記載の半導体装置。
【請求項３】
表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成し、この放熱電極に導通するバイアホールを形成した半導体装置の製造方法において、
前記半導体基板の裏面に凹部を形成し、その後、この凹部と前記バイアホールの内面とに放熱電極を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記凹部を複数段形成した後に、前記放熱電極を形成することを特徴とする請求項3に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び同半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置を構成する半導体素子は、通常、動作する際に熱を発生する。
【０００３】
特に、アンプとして機能する電界効果トランジスタなどの大電流を流すような半導体素子は、動作する際に比較的大きな熱を発生する。
【０００４】
この半導体素子が発生した熱によって半導体装置の温度が上昇してしまうと、アンプの増幅率が低下したり、他の半導体素子との間の相互コンダクタンスが低下するなど、半導体素子の動作特性が劣化するおそれがあった。
【０００５】
そのため、従来より、図7に示す半導体装置100には、半導体基板103の半導体素子形成面（以下、「表面」という。）側で発生した熱を、この半導体基板103の裏面側へ伝搬するとともに、半導体基板103の表面と裏面とを電気的に導通させるバイアホール101と、このバイアホール101を介して半導体基板103の裏面側へ伝搬された熱を外部へ発散させるための放熱電極105とを有していた。
【０００６】
なお、図中に示す符号102は、絶縁膜である。
【０００７】
この放熱電極105は、半導体基板103の裏面から半導体基板103の表面に設けている金属端子104の底面まで貫通した貫通孔の内面に金などの熱伝導性の高い金属膜を蒸着させてバイアホール101を形成する際に、半導体基板の平坦な裏面全体にも同じく金などの金属膜を蒸着させることによって形成していた。
【０００８】
このようにして、放熱電極105とバイアホール101とを導通させることによって半導体基板103の表面付近で発生する熱をこの放熱電極105から外部に発散させることで熱による半導体素子の動作特性が劣化することを防止していた（たとえば、特許文献１参照。）。
【特許文献１】特開平8-78437号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、近年の半導体装置の高集積化にともない、半導体基板上の単位面積に形成する半導体素子の個数が急激に増加しており、さらに、半導体装置の動作も高速化しているため、これらの半導体素子が動作する際に発生する熱量も増大する傾向にあった。
【００１０】
これにより、従来のように単に半導体基板の平坦な裏面に金属膜を形成するだけでは、多数の半導体素子が高速で動作する際に発生する熱を十分に外部へ発散させることができずに半導体素子の特性を劣化させるおそれがあった。
【００１１】
そのため、バイアホールの径を大きく形成することによって放熱効率を向上させなければならなかったので、半導体装置を小型化することが困難であった。
【課題を解決するための手段】
【００１２】
そこで、請求項1に係る本発明では、表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成するとともに、この放熱電極に導通するバイアホールを半導体基板に形成した半導体装置において、放熱電極に凹部を設け、この凹部にバイアホールを形成した。
【００１３】
また、請求項2に係る本発明では、凹部を複数段設けた。
【００１４】
また、請求項3に係る本発明では、表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成し、この放熱電極に導通するバイアホールを形成した半導体装置の製造方法において、半導体基板の裏面に凹部を形成し、その後、この凹部とバイアホールの内面とに放熱電極を形成することとした。
【００１５】
また、請求項4に係る本発明では、凹部を複数段形成した後に、放熱電極を形成することとした。
【発明の効果】
【００１６】
本発明では、以下に記載するような効果を奏する。
【００１７】
請求項1に係る本発明では、表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成するとともに、この放熱電極に導通するバイアホールを半導体基板に形成した半導体装置において、放熱電極に凹部を設け、この凹部にバイアホールを形成したため、放熱電極の放熱面積を拡張するとともに、バイアホールの長さを縮小することで半導体素子が動作する際に発生する熱を効率良く外部へ発散させることができるので、熱によって半導体素子の動作特性が劣化することを未然に防止することができ、さらに、バイアホールの径を小さく形成することによって小型化を図った半導体装置を提供することができる。
【００１８】
また、請求項2に係る本発明では、凹部を複数段設けたため、放熱電極の放熱面積を一層拡張することができるので、半導体素子が動作する際に発生する熱の発散効率をさらに向上させた半導体装置を提供することができる。
【００１９】
また、請求項3に係る本発明では、表面に半導体素子を形成した半導体基板の裏面全体に放熱電極を形成し、この放熱電極に導通するバイアホールを形成した半導体装置の製造方法において、半導体基板の裏面に凹部を形成し、その後、この凹部とバイアホールの内面とに放熱電極を形成することとしたため、放熱電極の面積を拡張するとともに、バイアホールの長さを縮小することで半導体素子が動作する際に発生する熱を効率良く外部へ発散させることができるので、熱によって半導体素子の動作特性が劣化することを未然に防止することができ、さらに、バイアホールの径を小さく形成することによって小型化を図った半導体装置を製造することができる。
【００２０】
また、請求項4に係る本発明では、凹部を複数段形成した後に、放熱電極を形成することとしたため、半導体素子が動作する際に発生する熱の発散効率を一層向上させた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２１】
本発明に係る半導体装置は、表面に半導体素子を形成した半導体基板の裏面全体に、半導体素子が動作する際に発生する熱を外部へ発散させるための放熱電極を有している。
【００２２】
そして、この放熱電極は、半導体基板の表面と裏面とを電気的に導通するバイアホールと接続しており、半導体素子が動作する際に半導体基板の表面付近で発生した熱をこのバイアホールを介して放熱電極から外部へ発散させるようにしている。
【００２３】
特に、この放熱電極は、凹部を形成した半導体基板の裏面全体と、バイアホールの内面とに熱伝導性の高い金属膜を形成することによってバイアホールと導通させた構造をしている。
【００２４】
そして、半導体基板の裏面に設けた凹部にバイアホールの開口部が形成された構造をしている。
【００２５】
このように、放熱電極は、凹部を設けた半導体基板の裏面に形成したことによって、この半導体基板と同様に凹部を有する構造をしている。
【００２６】
そのため、平坦な半導体基板の裏面に形成した従来の放熱電極と比較して、より広い放熱面積を確保することができるようになり、これによって半導体素子が動作する際に発生する熱を効率良く外部へ発散させることができる。
【００２７】
さらに、バイアホールの開口部が半導体基板の裏面に設けた凹部に位置するように形成しているためバイアホールの長さを短縮することができる。
【００２８】
これにより、半導体基板の表面側で発生した熱が半導体基板の裏面側まで伝搬される際の伝搬経路が短縮されるので、これによっても放熱効率を向上させることができる。
【００２９】
その上、バイアホール自体の寄生インピーダンスを低減することができるので、バイアホールの信頼性を向上させることができる。
【００３０】
さらに、バイアホールの長さが短縮されたことによってバイアホールの径を縮小することができるので、半導体装置の小型化を図ることができる。
【００３１】
また、半導体基板に設ける凹部は、その凹面を複数段設けることによって放熱面積をさらに拡張することができ、放熱効率を一層向上させることができる。
【００３２】
また、この凹部の形状を変更すること、又は、凹部の個数を増加させることによっても放熱電極の放熱面積を拡張することができる。
【００３３】
以下に、本発明に係る半導体装置の製造方法について、図1〜図6を参照しながら説明する。
【００３４】
まず、図1に示すように、GaAs（ガリウム・ヒ素）基板１の半導体素子形成面（以下、「表面」という。）に所定の半導体素子（図示略）を形成するとともに、絶縁膜としてSiN（窒化シリコン）膜2をCVD（Chemical Vapor Deposition）法によって形成する。
【００３５】
次に、SiN膜2の表面にレジスト膜（図示略）を形成した後、このレジスト膜に対してフォトリソグラフィー法を用いて所定のパターンを形成し、その後、SiN膜2の所定位置をRIE（Reactive Ion Etching）法を用いて選択的に除去することによりGaAs基板１の表面を部分的に露出させた後、レジスト膜を除去する。
【００３６】
続いて、この露出させた部分のGaAs基板1とSiN膜2とを被覆するように金属膜を形成する。
【００３７】
この金属膜は、スパッタ法によりTi（チタン）とPt（プラチナ）とAu（金）とをこの順に所定の厚さで蒸着させることにより形成する。
【００３８】
次に、SiN膜2の表面の不必要な部分の金属膜をイオンミリングにより除去することによって、後に形成するバイアホール7とGaAs基板１の表面付近で接触する接続端子3を形成する。
【００３９】
次に、図2に示すように、SiN膜2と接続端子3との上面にワックス4を塗布した後、このワックス4の上面に支持基板としてサファイア基板5を取付ける。
【００４０】
次に、このサファイア基板5によってGaAs基板1を支持しながらGaAs基板1が所定の厚さになるまでGaAs基板1の裏面（GaAs基板1の半導体素子形成面とは逆の面。）をバックグラインド法を用いて研摩する。
【００４１】
次に、図3に示すように、GaAs基板1の裏面を部分的に除去することによりGaAs基板1の下面に凹部6を形成する。
【００４２】
この凹部6を形成する際は、まず、GaAs基板1の裏面にレジスト膜を形成した後、このレジスト膜に所定のパターニングを行う。
【００４３】
このとき、このレジスト膜に対してフォトリソグラフィー法を用いて、後に形成するバイアホール7の形成予定位置の周囲をマスキングするようにパターニングを行う。
【００４４】
次に、GaAs基板1の裏面のマスキングをしていない部分に対して、リン酸と過酸化水素との水溶液を用いてエッチングすることにより凹部6を形成する。
【００４５】
次に、この凹部6を形成したGaAs基板1の裏面にレジスト膜を形成した後、このレジスト膜に対してフォトリソグラフィー法を用いてパターニングを行い、その後、凹部6の所定位置をリン酸と過酸化水素との水溶液を用いてエッチングすることによって、図4に示すように、接続端子3の底面にまで達する貫通孔を形成する。
【００４６】
次に、この貫通孔を含むGaAs基板1の裏面全体に、スパッタ法を用いてTiの薄膜とAuの薄膜とを形成した後、この薄膜の表面にメッキ法を用いてAu膜を蒸着させることによりバイアホール7に導通した放熱電極8を形成する。
【００４７】
このように、凹部6を形成したGaAs基板1の裏面全体に放熱電極8を形成したことによって放熱電極8の放熱面は、平坦ではなく段差を備えた構造になるため、平坦な半導体基板の裏面に設けた放熱電極105（図7参照）と比べて放熱面積を拡張することができ、これにより、半導体素子が動作する際に発生する熱の発散効率を向上させることができる。
【００４８】
最後に、ワックス4を溶解した後、サファイア基板5を取り外して、図5に示すような、表面に半導体素子を形成したGaAs基板1の裏面に凹部6を有し、この凹部6にバイアホール７に導通する放熱電極8を形成した半導体装置9を形成する。
【００４９】
また、本実施の形態では、図5に示すように、GaAs基板1の裏面に凹部（以下、「第1の凹部」という。）6を形成した半導体装置9の製造方法について説明を行ったが、本発明では、図6に示すように、この第1の凹部6に、更にバイアホール7に導通する第2の凹部10を形成することができる。
【００５０】
そして、第1の凹部6に、バイアホール7に導通する第2の凹部10を形成し、その後、GaAs基板1の裏面全体に放熱電極8を形成することによって、放熱電極8の放熱面積を拡張することができるとともに、バイアホール7の長さを短縮することができる。
【００５１】
これにより、放熱効率の一層の向上と、バイアホールの寄生インピーダンスの更なる低減とを同時に実現することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る半導体装置の製造工程を示す説明図である。
【図２】本発明に係る半導体装置の製造工程を示す説明図である。
【図３】本発明に係る半導体装置の製造工程を示す説明図である。
【図４】本発明に係る半導体装置の製造工程を示す説明図である。
【図５】本発明に係る半導体装置の製造工程を示す説明図である。
【図６】本発明に係る半導体装置の製造工程を示す説明図である。
【図７】従来の半導体装置を示す断面図である。
【符号の説明】
【００５３】
１  GaAs基板
２  SiN膜
３  接続端子
４  ワックス
５  サファイア基板
６  凹部（第1の凹部）
７  バイアホール
８  放熱電極
９  半導体装置
１０  第2の凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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