(57)【要約】【課題】  従来は、高速メモリを用いて入力映像信号のフレームレートを２倍に変換しているため、アドレス生成回路や、入出力データバスを選択するバッファ等の回路が必要であり、回路規模が増大する。【解決手段】  倍速ＦＩＦＯ１５は、液晶デバイス１７のドットクロックＭＣＬＫの２倍の周期に同期してＬＭ回路１４からの１ライン分の映像信号を順次に書き込み、その後書き込んだ映像信号をドットクロックＭＣＬＫに同期して書き込み順に読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。これにより、高価な画像メモリを用いなくてもフレームレートを２倍速にでき、従来装置で必要であった画像メモリ用のアドレス生成回路やデータバス選択回路を不要にできる。【選択図】            図１
2006251349.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号のフレームレートを２倍速にして表示デバイスに画像表示する画像表示装置において、
前記入力映像信号を第１のクロック信号に同期して書き込んだ後、第２のクロック信号に同期して書き込み順に読み出すクロック変換手段と、
前記クロック変換手段から読み出された映像信号を、１ライン分ずつ前記第２のクロック信号に同期して順次に蓄積した後、前記表示デバイスのドットクロックに同期して読み出すラインメモリ手段と、
前記ラインメモリ手段から読み出された１ライン分の映像信号を、前記ドットクロックの１クロックおき毎に書き込み、前記ドットクロック毎に書き込んだ映像信号を書き込み順に読み出すことにより、前記入力映像信号のフレームレートの２倍の映像信号を出力するＦＩＦＯで構成された倍速変換手段と、
前記倍速変換手段から出力された映像信号を前記表示デバイスに供給して表示させる出力手段と
を有することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像表示装置に係り、特に入力映像信号のフレームレートを２倍速にして画像表示するプロジェクタなどの画像表示装置に関する。
【背景技術】
【０００２】
液晶デバイスを応用したプロジェクタなどの画像表示装置においては、入力映像信号のフレーム周波数が５０Ｈｚ〜６０Ｈｚ程度の場合には、フリッカーなどの対策として１００Ｈｚ〜１２０Ｈｚ程度の２倍のフレームレートに変換する必要がある。この場合、低速なフレームメモリを用いてフレームレートの変換を行って画像表示する画像表示装置が従来から知られている（例えば、特許文献１参照）。
【０００３】
図７は上記の従来の画像表示装置の一例のブロック図を示す。同図において、シリアルディジタル映像信号はＳ／Ｐ回路２１によりシリアル／パラレル変換され、パラレルディジタル映像信号とされて変換ＦＩＦＯ（first in first out）２２に供給されて、ここでパラレルディジタル映像信号に同期した第１のクロックに基づき所定容量分ずつ一時格納された後、変換ＦＩＦＯ２２がフルになると、画像レートと同じレートの第２のクロックに基づき読み出されて制御回路２３に供給される。
【０００４】
制御回路２３は、変換ＦＩＦＯ２２から読み出したパラレルディジタル映像信号を画像メモリ２４にリアルタイムで１フレーム分書き込み、書き込んだパラレルディジタル映像信号を画像メモリ２４から読み出す。ここで、上記の画像メモリ２４は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、第２のクロックに同期して命令を取り込んだり、データの入出力を行う同期式のＲＡＭである。
【０００５】
制御回路２３は、画像メモリ２４から書き込み時の２倍の転送レートでパラレルディジタル映像信号を読み出し、それをＤＡ回路２５に供給してＤ／Ａ変換させ、アナログ映像信号を液晶デバイス２６に供給して画像表示させる。
【０００６】
【特許文献１】特許第３３５９２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかるに、上記の従来の画像表示装置では、画像メモリ２４にＳＤＲＡＭ等の高速メモリを用いるために、制御回路２３には画像メモリ２４のアドレスを生成する回路や、入出力データバスを選択するバッファ等の回路が必要であり、回路規模が増大するという問題がある。
【０００８】
本発明は以上の点に鑑みなされたもので、回路規模の増加を最小限に止め、フレーム周波数変換などのプロジェクタに必要な機能を実現し得る画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明は、入力映像信号のフレームレートを２倍速にして表示デバイスに画像表示する画像表示装置において、入力映像信号を第１のクロック信号に同期して書き込んだ後、第２のクロック信号に同期して書き込み順に読み出すクロック変換手段と、クロック変換手段から読み出された映像信号を、１ライン分ずつ第２のクロック信号に同期して順次に蓄積した後、表示デバイスのドットクロックに同期して読み出すラインメモリ手段と、ラインメモリ手段から読み出された１ライン分の映像信号を、ドットクロックの１クロックおき毎に書き込み、ドットクロック毎に書き込んだ映像信号を書き込み順に読み出すことにより、入力映像信号のフレームレートの２倍の映像信号を出力するＦＩＦＯで構成された倍速変換手段と、倍速変換手段から出力された映像信号を表示デバイスに供給して表示させる出力手段とを有する構成としたものである。
【００１０】
この発明では、１ライン分の映像信号を、ＦＩＦＯにドットクロックの１クロックおき毎に書き込み、ドットクロック毎に書き込んだ映像信号をＦＩＦＯから書き込み順に読み出すことにより、入力映像信号のフレームレートの２倍の映像信号を出力することができる。
【発明の効果】
【００１１】
本発明によれば、ＦＩＦＯを用いた倍速変換手段により入力映像信号のフレームレートの２倍の映像信号を出力するようにしたため、ＳＤＲＡＭのような高価な画像メモリを用いてフレームレートを２倍に倍速変換する従来装置に比べて、アドレス生成回路やデータバス選択回路などを不要にできるので、回路規模の増加を最小限に止めることができ、これにより従来装置に比べて安価で、かつ、簡単な構造の画像表示装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる画像表示装置の一実施の形態のブロック図を示す。同図に示すように、この実施の形態の画像表示装置は、シリアル信号で入力したディジタル映像信号をパラレル信号に変換するシリアル／パラレル変換回路（Ｓ／Ｐ回路）１１と、同期クロックを変換するための変換ＦＩＦＯ１２と、テストパターンを生成するテスト回路１３と、１ライン分（例えば、２０４８画素）の容量を持つラインメモリ回路（ＬＭ回路）１４と、フレーム周波数を変換するための倍速ＦＩＦＯ１５と、液晶デバイス１７の駆動信号を生成するＤＡコンバータ回路（ＤＡ回路）１６と、映像を表示するための液晶デバイス１７とより構成される。
【００１３】
上記のＳ／Ｐ回路１１は、シリアルに入力される映像信号が、Ｒ（赤），Ｇ（緑），Ｂ（青）の三原色の各原色信号であり、それらが並列に入力される場合は、各々８ビットのパラレル映像信号に変換すると共に、映像信号に同期した水平同期信号（ＨＳ）、垂直同期信号（ＶＳ）、データイネーブル信号（ＤＥ）及び第１のクロック信号（ＤＣＬＫ）を出力する。
【００１４】
上記の変換ＦＩＦＯ１２は、Ｓ／Ｐ回路１１より入力されたＲ，Ｇ，Ｂそれぞれパラレルの映像信号（原色信号）を、第１のクロック信号ＤＣＬＫに同期して一旦蓄えた後、オンボードのクロック発生器（図示せず）により発生された、周波数安定度の極めて高い第２のクロック信号（以下、ＳＣＬＫとする）に同期して読み出す。これにより、変換ＦＩＦＯ１２にて、第１のクロック信号ＤＣＬＫに同期した映像信号は、第２のクロック信号ＳＣＬＫに同期した映像信号に変換されることになる。
【００１５】
上記のテスト回路１３は、第２のクロック信号ＳＣＬＫに同期して、カラーバーやクロスハッチなどのテスト用映像信号を生成する回路ブロックである。上記のＬＭ回路１４は、１ライン分の容量を持つラインメモリが４個からなる構成とされており、後述するようにリングバッファとして用いられる。ＬＭ回路１４は、変換ＦＩＦＯ１２より供給された映像信号（原色信号）、又はテスト回路１３より供給されたテストパターンを１ライン分書き込む。
【００１６】
この書き込み時に、アドレス先頭から書き込むモードと最終アドレスより書き込むモードを用意することにより、水平反転機能を実現する。また、ＬＭ回路１４は、入力映像信号は第２のクロック信号ＳＣＬＫに同期し、出力信号は第３のクロック信号である液晶デバイス１７のドットクロック（以下、ＭＣＬＫとする）に同期して読み出すものとする。
【００１７】
上記の倍速ＦＩＦＯ１５は、ＬＭ回路１４から出力されたパラレルの映像信号データを、１ドットクロックＭＣＬＫおき毎に順次に書き込み、最初に書き込んだ映像信号データから順にドットクロックＭＣＬＫ毎に連続して読み出すことにより、フレーム周波数を２倍に変換して出力する。
【００１８】
次に、本実施の形態の動作について、図２乃至図６のタイミングチャートを併せ参照して説明する。なお、以下の説明では入力映像信号は、説明の便宜上、三原色信号のうちの任意の一の原色信号に対する動作について説明する。残りの二つの原色信号についても同様の動作が行われる。
【００１９】
シリアル入力映像信号は、Ｓ／Ｐ回路１１により、例えば８ビットのパラレル映像信号に変換された後、その水平同期信号ＨＳ及び垂直同期信号ＶＳと、データイネーブル信号ＤＥ及び第１のクロック信号ＤＣＬＫと共に変換ＦＩＦＯ１２に供給される。第１のクロック信号ＤＣＬＫは、例えば７４.２５ＭＨｚである。
【００２０】
変換ＦＩＦＯ１２は、Ｓ／Ｐ回路１１より入力されたパラレルの映像信号を、Ｓ／Ｐ回路１１より入力された図２（Ａ）に示す第１のクロック信号ＤＣＬＫに同期して、図２（Ｂ）に示す書き込み制御信号がハイレベルの期間、図２（Ｃ）に示すパラレル映像信号データを一旦蓄積する。ここで、図２（Ｃ）のＤ０、Ｄ１、・・・、Ｄ２６、Ｄ２７、・・・は、それぞれ映像信号データの８ビットを示しており、同図（Ｃ）に示すように、２組のデータバスを介して変換ＦＩＦＯ１２は、第１のクロック信号ＤＣＬＫに同期して１６ビットずつ蓄積する。なお、これは一原色信号についての処理であり、Ｒ，Ｇ，Ｂの三原色信号全体については、４８ビットずつ蓄積されることになる。
【００２１】
上記のパラレル映像信号データの書き込み開始後、オンボードのクロック発生器（図示せず）により発生された、図２（Ｄ）に示す、周波数安定度の極めて高い例えば７４.２５ＭＨｚの第２のクロック信号ＳＣＬＫの１０クロック程度経ってから図２（Ｅ）に示すように、読み出し制御信号がハイレベルになり、このハイレベル期間、変換ＦＩＦＯ１２は、ＳＣＬＫに同期して上記のパラレル映像信号データが図２（Ｆ）に示すように読み出される。
【００２２】
変換ＦＩＦＯ１２から第２のクロック信号ＳＣＬＫに同期して読み出された映像信号は、ＬＭ回路１４に供給される。ＬＭ回路１４は、図３（Ａ）に示す書き込みアドレスに基づいて、同図（Ｂ）に示す書き込み制御信号がハイレベルの期間、変換ＦＩＦＯ１２から供給される映像信号を同図（Ｃ）に示すように１ラインの１９２０画素分記憶する。
【００２３】
また、ＬＭ回路１４は、ノーマル表示を行うときには、図３（Ｄ）に示す読み出しアドレスに基づいて、同図（Ｅ）に示す読み出し制御信号がハイレベルの期間、記憶した１ライン分の映像信号データＤ０〜Ｄ１９１９が書き込まれた順にＭＣＬＫに同期して同図（Ｆ）に示すように読み出す。
【００２４】
他方、ＬＭ回路１４は、水平反転表示を行うときには、図３（Ｇ）に示す読み出しアドレスに基づいて、同図（Ｈ）に示す読み出し制御信号がハイレベルの期間、記憶した１ライン分の映像信号データＤ０〜Ｄ１９１９が書き込まれた順とは逆順にＭＣＬＫに同期して同図（Ｉ）に示すように読み出す。
【００２５】
上記のＬＭ回路１４の動作についてライン単位で示すと、図４のタイミングチャートのようになる。すなわち、ＬＭ回路１４は４個のラインメモリからなり、各ラインメモリには、図４（Ｃ）〜（Ｆ）で示すように、個別の書き込み制御信号ｗｒｉｔｅ０〜ｗｒｉｔｅ３が時分割的に順次に供給され、図４（Ａ）に示す書き込みアドレスに基づき、同図（Ｂ）に示す入力映像信号をライン単位で書き込む。
【００２６】
その後、ＬＭ回路１４を構成する４個のラインメモリのそれぞれには、図４（Ｈ）、（Ｊ）、（Ｌ）、（Ｎ）に示すように、個別の読み出し制御信号ｒｅａｄ０〜ｒｅａｄ３が時分割的に順次に供給され、同図（Ｇ）に示す読み出しアドレスに基づき、４個のラインメモリのそれぞれから同図（Ｉ）、（Ｋ）、（Ｍ）、（Ｏ）に示すように、ＭＣＬＫに同期して記憶映像信号をライン単位で読み出す。
【００２７】
倍速ＦＩＦＯ１５は、ＬＭ回路１４からの映像信号を図５（Ａ）に１フレーム単位で示す書き込みイネーブル信号に基づいて書き込み、同図（Ｂ）に示すように、書き込み時の２倍の速度の読み出しイネーブル信号に基づいて、１フレームの映像信号を２倍の転送レートで２回繰り返して読み出す。なお、図５（Ｂ）のＦ［０］、Ｆ［１］、Ｆ［２］、Ｆ［３］は、それぞれ１画面全体（１フレーム）の映像信号を示す。従って、映像信号がＨＤＴＶの場合は、水平１９２０画素、垂直１０８０画素の敬２０７３６００画素である。
【００２８】
すなわち、倍速ＦＩＦＯ１５は、図６（Ａ）に示すドットクロックＭＣＬＫの２倍の周期に同期した同図（Ｂ）に示す書き込みイネーブル信号がハイレベルの期間、同図（Ｃ）に示すようにＬＭ回路１４からの映像信号８ビットを書き込み、その後同図（Ｄ）に示す読み出しイネーブル信号がハイレベルの期間、同図（Ｅ）に示すように、書き込んだ映像信号８ビットをドットクロックＭＣＬＫに同期して読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。
【００２９】
なお、図６（Ｃ）のＤＩ［０］等は、倍速ＦＩＦＯ１５の入力映像信号データの８ビットを示す。また、図６（Ｅ）のＤＯ［０］等は、倍速ＦＩＦＯ１５の出力映像信号データで、ＤＩ［０］等と同様、８ビットである。ただし、三原色信号全体ではいずれも２４ビットである。
【００３０】
倍速ＦＩＦＯ１５から出力された入力映像信号の２倍のフレームレートの映像信号データは、図１に示すＤＡ回路１６でアナログ映像信号に変換された後、液晶デバイス１７に供給されて画像表示される。
【００３１】
このように、本実施の形態によれば、倍速ＦＩＦＯ１５により入力映像信号データを、１ドットクロックＭＣＬＫおき毎に（すなわち、２クロック周期で）順次に書き込み、最初に書き込んだ映像信号データから順にドットクロックＭＣＬＫ毎に（すなわち、１クロック周期で）連続して読み出すことにより、フレーム周波数を２倍に変換するようにしたため、従来のようにＳＤＲＡＭ等の高価な画像メモリを用いなくてもフレームレートを２倍速にでき、また、ＦＩＦＯを用いることにより、従来装置で必要であった画像メモリ用のアドレス生成回路やデータバス選択回路を不要にできるため、従来装置に比べて、安価で、かつ、簡単な構成とすることができる。
【００３２】
また、本実施の形態では、テスト回路１３を備え、変換ＦＩＦＯ１２の出力映像信号に替えてテスト回路１３の出力信号をＬＭ回路１４以降の回路部へ供給できるようにしているため、映像信号を入力しなくても、カラーバーやクロスハッチなどのテストパターンを画像表示することができる。更に、本実施の形態では、図３と共に説明したように、水平反転機能を簡単に実現できる。
【００３３】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、ＨＤＴＶ信号以外の映像信号にも適用できることは勿論である。
【図面の簡単な説明】
【００３４】
【図１】本発明の画像表示装置の一実施の形態のブロック図である。
【図２】図１中の変換ＦＩＦＯの動作説明用タイミングチャートである。
【図３】図１中のＬＭ回路の動作説明用タイミングチャート（その１）である。
【図４】図１中のＬＭ回路の動作説明用タイミングチャート（その２）である。
【図５】図１中の倍速ＦＩＦＯの動作説明用タイミングチャート（その１）である。
【図６】図１中の倍速ＦＩＦＯの動作説明用タイミングチャート（その２）である。
【図７】従来の画像表示装置の一例のブロック図である。
【符号の説明】
【００３５】
１１  シリアル／パラレル変換回路（Ｓ／Ｐ回路）
１２  変換ＦＩＦＯ
１３  テスト回路
１４  ラインメモリ回路（ＬＭ回路）
１５  倍速ＦＩＦＯ
１６  ＤＡコンバータ回路（ＤＡ回路）
１７  液晶デバイス
【図１】
2006251349.tif 000003
【図２】
2006251349.tif 000004
【図３】
2006251349.tif 000005
【図４】
2006251349.tif 000006
【図５】
2006251349.tif 000007
【図６】
2006251349.tif 000008
【図７】
2006251349.tif 000009