(57)【要約】【課題】素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供する。【解決手段】素子分離部４の分離幅Ｌａおよび分離幅Ｌａ’を相対的に狭くすることにより、第２ＭＩＳＦＥＴＱ２のチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部４の分離幅Ｌｂおよび分離幅Ｌｂ’を相対的に広くすることにより、第４ＭＩＳＦＥＴＱ４のチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくする。【選択図】図４
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【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得る工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
ＭＩＳＦＥＴが形成された活性領域と、前記活性領域とゲート長方向に隣接するダミー活性領域との間の素子分離部の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法において、
前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得る工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法において、
前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
基板の主面上に特性が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法において、
分離幅が相対的に広い素子分離部で囲まれた第１活性領域に前記第１のＭＩＳＦＥＴを形成し、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に前記第２のＭＩＳＦＥＴを形成し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記第１活性領域へのイオン打ち込みと前記第２活性領域へのイオン打ち込みとを同一工程で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
基板の主面上に特性が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法において、
前記第１のＭＩＳＦＥＴが形成される第１活性領域のゲート電極からゲート長方向の素子分離部までの距離を相対的に大きく形成し、前記第２のＭＩＳＦＥＴが形成される第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に小さく形成し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記第１活性領域へのイオン打ち込みと前記第２活性領域へのイオン打ち込みとを同一工程で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
基板の主面上に特性が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法において、
分離幅が相対的に広い素子分離部で囲まれた第１活性領域に前記第１のＭＩＳＦＥＴを形成し、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に前記第２のＭＩＳＦＥＴを形成し、前記第１活性領域のゲート電極からゲート長方向の素子分離部までの距離を相対的に大きく形成し、前記第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に小さく形成し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記第１活性領域へのイオン打ち込みと前記第２活性領域へのイオン打ち込みとを同一工程で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項７記載の半導体集積回路装置の製造方法であって、
前記第１活性領域のゲート電極からゲート長方向の素子分離部までの一方の距離と、前記第２活性領域のゲート電極からゲート長方向の素子分離部までの一方の距離とがほぼ同じであることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項８記載の半導体集積回路装置の製造方法であって、
前記第１活性領域を囲む素子分離部のゲート長方向の一方の分離幅と、前記第２活性領域を囲む素子分離部のゲート長方向の一方の分離幅とがほぼ同じであり、前記第１活性領域を囲む素子分離部のゲート長方向の他方の分離幅と、前記第２活性領域を囲む素子分離部のゲート長方向の他方の分離幅とがほぼ同じであることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項７または９記載の半導体集積回路装置の製造方法であって、
相対的に狭い素子分離部の分離幅は、０.３５μｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記ＭＩＳＦＥＴの特性は、しきい値電圧または駆動電流であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を有する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
隣接する半導体素子を互いに電気的に分離する素子分離技術の１つに、素子分離領域となる基板に、たとえば０.３〜０.４μｍ程度の深さの溝を設け、これに絶縁膜を埋め込むことにより形成される溝アイソレーションがある。
【０００３】
以下は、本発明者によって検討された溝アイソレーションの形成技術であり、その概要は次のとおりである。
【０００４】
まず、基板の表面をエッチングして素子分離領域に深さ０.３〜０.４μｍ程度の溝を形成する。続いて基板に９００℃程度の熱酸化を施した後、溝の内部を含む基板上にＣＶＤ（chemical vapor deposition）法で厚さ０.６μｍ程度の酸化シリコン膜を堆積する。この酸化シリコン膜は、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積される。その後、１０００℃程度の熱処理を行って膜を緻密化（デンシファイ）する。次に、酸化シリコン膜の表面をＣＭＰ（chemical mechanical polishing）法で研磨、平坦化することによって溝の内部を酸化シリコン膜で埋め込み、基板の主面に溝アイソレーションを形成する。
【０００５】
なお、たとえば培風館発行「ＵＬＳＩプロセス技術」１９９７年６月１０日発行、原央編、Ｐ２３６〜Ｐ２３８（非特許文献１）に、溝素子分離に関する記載がある。
【非特許文献１】原央編「ＵＬＳＩプロセス技術」培風館、１９９７年６月１０日、Ｐ２３６〜Ｐ２３８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明者が検討したところ、最小加工寸法０.１４μｍのプロセスで製造するＣＭＯＳ（complementary metal oxide semiconductor）デバイスにおいて、しきい値電圧または駆動電流などにばらつきが生じ、たとえばｎチャネルＭＩＳＦＥＴではしきい値電圧が４０〜７０ｍＶ程度変動することが明らかとなった。
【０００７】
この現象は、前記溝アイソレーションの分離幅が約０.３５μｍよりも狭くなった場合に現れ、さらに分離幅が減少するに伴って顕著となることから、溝の内部に埋め込まれる酸化シリコン膜と基板との熱膨張係数の差に起因して溝の角部に発生する応力の影響によるものと推測された。
【０００８】
なお、ＭＩＳＦＥＴのしきい値電圧の変動は、たとえば基板の不純物濃度を高くすることによって防ぐことが可能である。しかし、しきい値電圧調整用のイオン打ち込みが必要となることから製造工程数が増加し、さらに基板の高濃度化によって接合電界が強まるという問題を生ずることになる。
【０００９】
本発明の目的は、素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を調整することで、ＭＩＳＦＥＴのしきい値電圧または駆動電流を制御するものである。
【００１３】
また、本発明は、ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を調整することで、所望するしきい値電圧または駆動電流を有するＭＩＳＦＥＴを形成するものである。
【００１４】
さらに本願のその他の発明の概要を項に分けて簡単に示す。すなわち、
１．本発明の半導体集積回路装置は、ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することで、ＭＩＳＦＥＴのしきい値電圧または駆動電流を制御するものである。
２．本発明の半導体集積回路装置は、ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅、およびＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することで、ＭＩＳＦＥＴのしきい値電圧または駆動電流を制御するものである。
３．本発明の半導体集積回路装置の製造方法は、ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することで、所望するしきい値電圧または駆動電流を有するＭＩＳＦＥＴを形成するものである。
４．本発明の半導体集積回路装置の製造方法は、ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅、および上記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することで、所望するしきい値電圧または駆動電流を有するＭＩＳＦＥＴを形成するものである。
５．本発明の半導体集積回路装置は、基板の主面上にしきい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有し、分離幅が相対的に広い素子分離部で囲まれた第１活性領域に第１のＭＩＳＦＥＴが形成され、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に第２のＭＩＳＦＥＴが形成されるものである。
６．本発明の半導体集積回路装置は、基板の主面上にしきい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有し、第１のＭＩＳＦＥＴが形成される第１活性領域のゲート電極からゲート長方向の素子分離部までの距離が相対的に大きく、第２のＭＩＳＦＥＴが形成される第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離が相対的に小さいものである。
７．本発明の半導体集積回路装置は、基板の主面上にしきい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有し、分離幅が相対的に広い素子分離部で囲まれた第１活性領域に第１のＭＩＳＦＥＴが形成され、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に第２のＭＩＳＦＥＴが形成されており、第１活性領域のゲート電極からゲート長方向の素子分離部までの距離が相対的に大きく、第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離が相対的に小さいものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ＭＩＳＦＥＴを電気的に分離する素子分離部の分離幅を調節することにより、所望する特性を有するＭＩＳＦＥＴを得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図１は、本発明の一実施の形態を説明するための第１群のｎチャネルＭＩＳＦＥＴのしきい値電圧および第２群のｎチャネルＭＩＳＦＥＴのしきい値電圧を示すグラフ図である。上記第１群のｎチャネルＭＩＳＦＥＴは、分離幅が相対的に広い溝アイソレーションで囲まれた活性領域に形成され、上記第２群のｎチャネルＭＩＳＦＥＴは、分離幅が相対的に狭い溝アイソレーションで囲まれた活性領域に形成されている。
【００１９】
第１群のｎチャネルＭＩＳＦＥＴのしきい値電圧は、０.０７〜０.０９Ｖ程度であるが、第２群のｎチャネルＭＩＳＦＥＴのしきい値電圧は、０.１１〜０.１４Ｖ程度となり、第１群のｎチャネルＭＩＳＦＥＴのしきい値電圧よりも約０.０４〜０.０５Ｖ程度増加する。
【００２０】
図２は、本発明の一実施の形態を説明するための溝アイソレーションの真性応力と溝アイソレーションの分離幅との関係を示すグラフ図である。
【００２１】
分離幅が約２μｍよりも広い溝アイソレーションにおける真性応力はほぼ一定であり、−２３０ＭＰａ程度である。しかし、分離幅が約２μｍよりも狭い溝アイソレーションでは、分離幅が狭くなるに従って真性応力は著しく増加し、分離幅が約０.２５μｍにおける真性応力は−２０００ＭＰａ程度となる。
【００２２】
すなわち、前記図１および図２から、隣接する活性領域を電気的に分離する溝アイソレーションの分離幅が狭くなるに従い、活性領域のチャネル領域に及ぼす応力が増加することにより、ＭＩＳＦＥＴのしきい値電圧が変動すると考えられる。
【００２３】
図３（ａ）は、本発明の一実施の形態を説明するためのＭＩＳＦＥＴのチャネル領域へ及ぼす応力と活性領域に配置されたゲート電極の本数との関係を示すグラフ図である。同図（ｂ）は、ゲート電極の配置を示す基板の要部断面図であり、図中、Ａは活性領域、ＳＴＩは溝アイソレーション、ＧはＭＩＳＦＥＴのゲート電極を示す。
【００２４】
活性領域Ａを囲む溝アイソレーションＳＴＩの分離幅Ｌ１は、ゲート電極の本数に関係なく、いずれも約０.２５μｍである。また、溝アイソレーションＳＴＩの最も近くに配置されたＭＩＳＦＥＴのゲート電極の中央部と溝アイソレーションＳＴＩの端部との距離Ｌ２は約０.３μｍであり、隣接するＭＩＳＦＥＴは約０.５μｍ間隔（Ｌ３）で配置されている。なお、図３（ａ）には、ＭＩＳＦＥＴのゲート電極の中央部下のチャネル領域で測定された応力を示し、同図（ｂ）の点線で囲んだ活性領域の中心から一方の溝アイソレーションＳＴＩの端部までの領域における応力を示している。
【００２５】
活性領域Ａに２本のゲート電極Ｇが配置された場合（図中、２ゲート構造と記す）、溝アイソレーションＳＴＩの端部から約０.３μｍに位置するＭＩＳＦＥＴのチャネル領域の応力は、−８００ＭＰａ近くまで増加する。
【００２６】
しかし、活性領域Ａに４本のゲート電極Ｇが配置された場合（図中、４ゲート構造と記す）、溝アイソレーションＳＴＩの端部から約０.３μｍに位置するＭＩＳＦＥＴのチャネル領域の応力は、約−６００ＭＰａであるが、溝アイソレーションＳＴＩの端部から約０.８μｍに位置するＭＩＳＦＥＴのチャネル領域の応力は、約−３５０ＭＰａまで減少する。
【００２７】
さらに、活性領域Ａに１０本のゲート電極Ｇが配置された場合（図中、１０ゲート構造と記す）および活性領域Ａに３０本のゲート電極Ｇが配置された場合（図中、３０ゲート構造と記す）、溝アイソレーションＳＴＩの端部から約０.３μｍに位置するＭＩＳＦＥＴのチャネル領域の応力は、約−６００ＭＰａ、溝アイソレーションＳＴＩの端部から約０.８μｍに位置するＭＩＳＦＥＴのチャネル領域の応力は、約−３００ＭＰａであるが、溝アイソレーションＳＴＩの端部から約１.３μｍ以上離れた活性領域に位置するＭＩＳＦＥＴのチャネル領域の応力は、約−２００ＭＰａ以下に減少する。
【００２８】
すなわち、溝アイソレーションＳＴＩの端部から離れるに従い、活性領域Ａのチャネル領域に及ぼす応力が減少し、これによりＭＩＳＦＥＴのしきい値電圧の変化量は小さくなると考えられる。
【００２９】
なお、ＭＩＳＦＥＴのしきい値電圧は、チャネル領域へ及ぼす応力の増加によって、応力の影響をほとんど受けないＭＩＳＦＥＴのしきい値電圧よりも増加または減少すると考えられる。しかし、本発明の実施の形態では、チャネル領域へ及ぼす応力の増加によってＭＩＳＦＥＴのしきい値電圧は増加するとして、以下、その形態を説明する。
【００３０】
図４は、本発明の一実施の形態であるＭＩＳＦＥＴの第１の配置例を示す要部平面図である。説明には前記図１〜図３において得られた結果を基に配置された第１ＭＩＳＦＥＴ〜第５ＭＩＳＦＥＴを用いる。図中、Ｑ１は第１ＭＩＳＦＥＴ、Ｑ２は第２ＭＩＳＦＥＴ、Ｑ３は第３ＭＩＳＦＥＴ、Ｑ４は第４ＭＩＳＦＥＴ、Ｑ５は第５ＭＩＳＦＥＴを示す。
【００３１】
基板１の主面上に、第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５が配置されており、これら第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５のゲート電極２の幅（ゲート長）Ｌｇはほぼ同じである。上記ゲート長Ｌｇは、たとえば０.１４μｍ程度とすることができる。活性領域３を囲み、第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５を互いに分離する素子分離部４は、たとえば溝アイソレーションによって構成されている。また、これら第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５は、ゲート長方向に配置されており、ゲート電極２の延在方向（ゲート幅方向）に配置されるＭＩＳＦＥＴについては、素子分離部４の分離幅が０.３５μｍ以上離れているとし、ゲート幅方向の素子分離部４は、第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５への特性、たとえばしきい値電圧または駆動電流には影響を及ぼさないものとする。
【００３２】
第１ＭＩＳＦＥＴＱ１と第２ＭＩＳＦＥＴＱ２とを分離する素子分離部４の分離幅Ｌａおよび第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅Ｌａ’は相対的に狭く設けられている。これにより第２ＭＩＳＦＥＴＱ２のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。上記分離幅Ｌａは、たとえば０.２５μｍ程度とすることができる。一方、第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅Ｌｂおよび第４ＭＩＳＦＥＴＱ４と第５ＭＩＳＦＥＴＱ５とを分離する素子分離部４の分離幅Ｌｂ’は相対的に広く設けられている。これにより第４ＭＩＳＦＥＴＱ４のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。
【００３３】
ここで、第２ＭＩＳＦＥＴＱ２のゲート電極２の第１ＭＩＳＦＥＴＱ１側の側壁から素子分離部４の端部までの距離と第４ＭＩＳＦＥＴＱ４のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離とは、ほぼ同じ距離Ｌｃである。上記距離Ｌｃは、たとえば０.３０５μｍ程度とすることができる。また、第２ＭＩＳＦＥＴＱ２のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｃ’と第４ＭＩＳＦＥＴＱ４のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離部４の端部までの距離Ｌｃ”との関係は任意に選ぶことができる。
【００３４】
すなわち、Ｌａ≦Ｌａ’
Ｌｂ≦Ｌｂ’
Ｌｃ≦Ｌｃ’，Ｌｃ”
の時、Ｌａ＜Ｌｂとするならば、第２ＭＩＳＦＥＴＱ２のしきい値電圧の変化量（ΔＶｔｈ（Ｑ２））と第４ＭＩＳＦＥＴＱ４のしきい値電圧の変化量（ΔＶｔｈ（Ｑ４））との関係は、下記式を満たす。
【００３５】
ΔＶｔｈ（Ｑ２）＞ΔＶｔｈ（Ｑ４）
図５は、本発明の一実施の形態であるＭＩＳＦＥＴの第２の配置例を示す要部平面図である。前記図１と同様に、説明には第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５を用いる。
【００３６】
第２ＭＩＳＦＥＴＱ２のゲート電極２の第１ＭＩＳＦＥＴＱ１側の側壁から素子分離部４の端部までの距離Ｌｃおよび第２ＭＩＳＦＥＴＱ２のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｃ’は相対的に狭く設けられている。これにより第２ＭＩＳＦＥＴＱ２のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。一方、第４ＭＩＳＦＥＴＱ４のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｄおよび第４ＭＩＳＦＥＴＱ４のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離部４の端部までの距離Ｌｄ’は相対的に広く設けられている。これにより第４ＭＩＳＦＥＴＱ４のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。
【００３７】
ここで、第１ＭＩＳＦＥＴＱ１と第２ＭＩＳＦＥＴＱ２とを分離する素子分離部４の分離幅と、第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａである。上記分離幅Ｌａは、たとえば０.２５μｍ程度とすることができる。また、第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅と、第４ＭＩＳＦＥＴＱ４と第５ＭＩＳＦＥＴＱ５とを分離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ’である。
【００３８】
すなわち、Ｌａ≦Ｌａ’
Ｌｃ≦Ｌｃ’
Ｌｄ≦Ｌｄ’
の時、Ｌｃ＜ＬｄおよびＬｃ’＜Ｌｄ’とするならば、第２ＭＩＳＦＥＴＱ２のしきい値電圧の変化量（ΔＶｔｈ（Ｑ２））と第４ＭＩＳＦＥＴＱ４のしきい値電圧の変化量（ΔＶｔｈ（Ｑ４））との関係は、下記式を満たす。
【００３９】
ΔＶｔｈ（Ｑ２）＞ΔＶｔｈ（Ｑ４）
図６は、本発明の一実施の形態であるＭＩＳＦＥＴの第３の配置例を示す要部平面図である。前記図１と同様に、説明には第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５を用いる。
【００４０】
第１ＭＩＳＦＥＴＱ１と第２ＭＩＳＦＥＴＱ２とを分離する素子分離部４の分離幅Ｌａおよび第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅Ｌａ’は相対的に狭く設けられている。上記分離幅Ｌａは、たとえば０.２５μｍ程度とすることができる。さらに、第２ＭＩＳＦＥＴＱ２のゲート電極２の第１ＭＩＳＦＥＴＱ１側の側壁から素子分離部４の端部までの距離Ｌｃおよび第２ＭＩＳＦＥＴＱ２のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｃ’は相対的に狭く設けられている。これにより第２ＭＩＳＦＥＴＱ２のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。
【００４１】
一方、第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅Ｌｂは相対的に広く設けられている。さらに、第４ＭＩＳＦＥＴＱ４のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離溝４の端部までの距離Ｌｄは相対的に広く設けられている。これにより第４ＭＩＳＦＥＴＱ４のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。
【００４２】
すなわち、Ｌａ≦Ｌａ’
Ｌｃ≦Ｌｃ’
の時、Ｌａ＜Ｌｂ、Ｌｃ’＜Ｌｄとするならば、第２ＭＩＳＦＥＴＱ２のしきい値電圧の変化量（ΔＶｔｈ（Ｑ２））と第４ＭＩＳＦＥＴＱ４のしきい値電圧の変化量（ΔＶｔｈ（Ｑ４））との関係は、下記式を満たす。
【００４３】
ΔＶｔｈ（Ｑ２）＞ΔＶｔｈ（Ｑ４）
図７は、本発明の一実施の形態であるＭＩＳＦＥＴの第４の配置例を示す要部平面図である。説明には前記図１〜図３において得られた結果を基に配置された第１ＭＩＳＦＥＴＱ１〜第４ＭＩＳＦＥＴＱ４を用いる。第１ＭＩＳＦＥＴＱ１が配置された活性領域の両側には、これに隣接してダミー活性領域ＤＡ１，ＤＡ２が配置されている。このダミー活性領域ＤＡ１，ＤＡ２は、たとえば給電などに用いることができる。
【００４４】
第１ＭＩＳＦＥＴＱ１と一方のダミー活性領域ＤＡ１とを分離する素子分離部４の分離幅Ｌａおよび第１ＭＩＳＦＥＴＱ１と他方のダミー活性領域ＤＡ２とを分離する素子分離部４の分離幅Ｌａ’は相対的に狭く設けられている。これにより第１ＭＩＳＦＥＴＱ１のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。上記分離幅Ｌａは、たとえば０.２５μｍ程度とすることができる。一方、第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅Ｌｂおよび第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅Ｌｂ’は相対的に広く設けられている。これにより第３ＭＩＳＦＥＴＱ３のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。
【００４５】
ここで、第１ＭＩＳＦＥＴＱ１のゲート電極２のダミー活性領域ＤＡ１側の側壁から素子分離部４の端部までの距離と第３ＭＩＳＦＥＴＱ３のゲート電極２の第２ＭＩＳＦＥＴＱ２側の側壁から素子分離部４の端部までの距離とは、ほぼ同じ距離Ｌｃである。また、第１ＭＩＳＦＥＴＱ１のゲート電極２のダミー活性領域ＤＡ２側の側壁から素子分離部４の端部までの距離Ｌｃ’と第３ＭＩＳＦＥＴＱ３のゲート電極２の第４ＭＩＳＦＥＴＱ４側の側壁から素子分離部４の端部までの距離Ｌｃ”との関係は任意に選ぶことができる。
【００４６】
すなわち、Ｌａ≦Ｌａ’
Ｌｂ≦Ｌｂ’
Ｌｃ≦Ｌｃ’，Ｌｃ”
の時、Ｌａ＜Ｌｂとするならば、第１ＭＩＳＦＥＴＱ２のしきい値電圧の変化量（ΔＶｔｈ（Ｑ１））と第３ＭＩＳＦＥＴＱ３のしきい値電圧の変化量（ΔＶｔｈ（Ｑ３））との関係は、下記式を満たす。
【００４７】
ΔＶｔｈ（Ｑ１）＞ΔＶｔｈ（Ｑ３）
図８は、本発明の一実施の形態であるＭＩＳＦＥＴの第５の配置例を示す要部平面図である。前記図７と同様に、説明には第１ＭＩＳＦＥＴＱ１〜第４ＭＩＳＦＥＴＱ４およびダミー活性領域ＤＡ１，ＤＡ２を用いる。
【００４８】
第１ＭＩＳＦＥＴＱ１のゲート電極２のダミー活性領域ＤＡ１側の側壁から素子分離部４の端部までの距離Ｌｃおよび第１ＭＩＳＦＥＴＱ１のゲート電極２のダミー活性領域ＤＡ２側の側壁から素子分離部４の端部までの距離Ｌｃ’は相対的に狭く設けられている。これにより第１ＭＩＳＦＥＴＱ１のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。一方、第３ＭＩＳＦＥＴＱ３のゲート電極２の第２ＭＩＳＦＥＴＱ２側の側壁から素子分離部４の端部までの距離Ｌｄおよび第３ＭＩＳＦＥＴＱ３のゲート電極２の第４ＭＩＳＦＥＴＱ４側の側壁から素子分離部４の端部までの距離Ｌｄ’は相対的に広く設けられている。これにより第３ＭＩＳＦＥＴＱ３のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。
【００４９】
ここで、第１ＭＩＳＦＥＴＱ１と一方のダミー活性領域ＤＡ１とを分離する素子分離部４の分離幅と、第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａである。また、第１ＭＩＳＦＥＴＱ１と他方のダミー活性領域ＤＡ２とを分離する素子分離部４の分離幅と、第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ’である。
【００５０】
すなわち、Ｌａ≦Ｌａ’
Ｌｃ≦Ｌｃ’
Ｌｄ≦Ｌｄ’
の時、Ｌｃ＜ＬｄおよびＬｃ’＜Ｌｄ’とするならば、第１ＭＩＳＦＥＴＱ１のしきい値電圧の変化量（ΔＶｔｈ（Ｑ１））と第３ＭＩＳＦＥＴＱ３のしきい値電圧の変化量（ΔＶｔｈ（Ｑ３））との関係は、下記式を満たす。
【００５１】
ΔＶｔｈ（Ｑ１）＞ΔＶｔｈ（Ｑ３）
図９は、本発明の一実施の形態であるＭＩＳＦＥＴの第６の配置例を示す要部平面図である。説明には前記図１〜図３において得られた結果を基に配置された第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５を用いる。
【００５２】
第２ＭＩＳＦＥＴＱ２のゲート電極２の第１ＭＩＳＦＥＴＱ１側の側壁から素子分離部４の端部までの距離Ｌｃは相対的に狭く設けられている。これにより第２ＭＩＳＦＥＴＱ２のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。この際、第２ＭＩＳＦＥＴＱ２のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｃ’の活性領域３にダミーゲート電極ＤＧ１を配置することができる。上記ダミーゲート電極ＤＧ１は電気的に使用できるが、第２ＭＩＳＦＥＴＱ２の特性に影響を及ぼすことはない。
【００５３】
一方、第４ＭＩＳＦＥＴＱ４のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｄおよび第４ＭＩＳＦＥＴＱ４のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離部４の端部までの距離Ｌｄ’は相対的に広く設けられている。これにより第４ＭＩＳＦＥＴＱ４のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。この際、第４ＭＩＳＦＥＴＱ４のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｄの活性領域３にダミーゲート電極ＤＧ２を配置することができる。同様に、第４ＭＩＳＦＥＴＱ４のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離部４の端部までの距離距離Ｌｄ’の活性領域３にダミーゲート電極ＤＧ３を配置することができる。上記ダミーゲート電極ＤＧ２，ＤＧ３は電気的に使用できるが、第４ＭＩＳＦＥＴＱ４の特性に影響を及ぼすことはない。
【００５４】
ここで、第１ＭＩＳＦＥＴＱ１と第２ＭＩＳＦＥＴＱ２とを分離する素子分離部４の分離幅と、第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａである。また、第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅と、第４ＭＩＳＦＥＴＱ４と第５ＭＩＳＦＥＴＱ５とを分離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ’である。
【００５５】
すなわち、Ｌａ≦Ｌａ’
Ｌｃ≦Ｌｃ’
Ｌｄ≦Ｌｄ’
の時、Ｌｃ＜ＬｄおよびＬｃ’＜Ｌｄ’とするならば、第２ＭＩＳＦＥＴＱ２のしきい値電圧の変化量（ΔＶｔｈ（Ｑ２））と第４ＭＩＳＦＥＴＱ４のしきい値電圧の変化量（ΔＶｔｈ（Ｑ４））との関係は、下記式を満たす。
【００５６】
ΔＶｔｈ（Ｑ２）＞ΔＶｔｈ（Ｑ４）
図１０は、本発明の一実施の形態であるＭＩＳＦＥＴの第７の配置例を示す要部平面図である。前記図９と同様に、説明には第１ＭＩＳＦＥＴＱ１〜第５ＭＩＳＦＥＴＱ５を用いる。
【００５７】
第１ＭＩＳＦＥＴＱ１と第２ＭＩＳＦＥＴＱ２とを分離する素子分離部４の分離幅Ｌａおよび第２ＭＩＳＦＥＴＱ２と第３ＭＩＳＦＥＴＱ３とを分離する素子分離部４の分離幅Ｌａ’は相対的に狭く設けられている。また、第２ＭＩＳＦＥＴＱ２のゲート電極２の第１ＭＩＳＦＥＴＱ１側の側壁から素子分離部４の端部までの距離Ｌｃは相対的に狭く設けられている。これにより第２ＭＩＳＦＥＴＱ２のチャネル領域へ及ぼす応力の影響が大きくなり、応力に起因したしきい値電圧の変化を相対的に大きくできる。この際、第２ＭＩＳＦＥＴＱ２のゲート電極２の第３ＭＩＳＦＥＴＱ３側の側壁から素子分離部４の端部までの距離Ｌｃ’の活性領域３にダミーゲート電極ＤＧ４を配置することができる。上記ダミーゲート電極ＤＧ４は電気的に使用できるが、第２ＭＩＳＦＥＴＱ２の特性に影響を及ぼすことはない。
【００５８】
一方、第３ＭＩＳＦＥＴＱ３と第４ＭＩＳＦＥＴＱ４とを分離する素子分離部４の分離幅Ｌｂは相対的に広く設けられている。また、第４ＭＩＳＦＥＴＱ４のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離溝４の端部までの距離Ｌｄは相対的に広く設けられている。これにより第４ＭＩＳＦＥＴＱ４のチャネル領域へ及ぼす応力の影響が小さくなり、応力に起因したしきい値電圧の変化を相対的に小さくできる。この際、第４ＭＩＳＦＥＴＱ２のゲート電極２の第５ＭＩＳＦＥＴＱ５側の側壁から素子分離部４の端部までの距離Ｌｄの活性領域３にダミーゲート電極ＤＧ５，ＤＧ６を配置することができる。上記ダミーゲート電極ＤＧ５，ＤＧ６は電気的に使用できるが、第４ＭＩＳＦＥＴＱ４の特性に影響を及ぼすことはない。
【００５９】
すなわち、Ｌａ≦Ｌａ’
Ｌｃ≦Ｌｃ’
の時、Ｌａ＜Ｌｂ、Ｌｃ’＜Ｌｄとするならば、第２ＭＩＳＦＥＴＱ２のしきい値電圧の変化量（ΔＶｔｈ（Ｑ２））と第４ＭＩＳＦＥＴＱ４のしきい値電圧の変化量（ΔＶｔｈ（Ｑ４））との関係は、下記式を満たす。
【００６０】
ΔＶｔｈ（Ｑ２）＞ΔＶｔｈ（Ｑ４）
図１１は、本発明の一実施の形態である半導体チップ上に配置されたＭＩＳＦＥＴの配置領域の一例を示す平面概略図である。図には、異なるしきい値電圧を有する３種類のＭＩＳＦＥＴが配置されたそれぞれの領域を示す。領域ＬＡは、相対的に低いしきい値電圧（低Ｖｔｈ）を有するＭＩＳＦＥＴの配置領域、領域ＨＡは、相対的に高いしきい値電圧（高Ｖｔｈ）を有するＭＩＳＦＥＴの配置領域、領域ＭＡは、標準のしきい値電圧（標準Ｖｔｈ）を有するＭＩＳＦＥＴの配置領域を示し、それぞれの領域に配置されたＭＩＳＦＥＴのしきい値電圧は、低Ｖｔｈ＜標準Ｖｔｈ＜高Ｖｔｈの関係を成している。
【００６１】
領域ＬＡは、たとえば高速動作が要求される回路領域とすることができる。この領域ＬＡでは、素子分離部の分離幅を相対的に広くすることでＭＩＳＦＥＴへ及ぼす応力の影響を小さくして、相対的に低いしきい値電圧を有するＭＩＳＦＥＴを形成する。
【００６２】
領域ＨＡは、たとえばメモリセル部等とすることができる。この領域ＨＡでは、素子分離部の分離幅を相対的に狭くすることでＭＩＳＦＥＴへ及ぼす応力の影響を大きくして、相対的に高いしきい値電圧を有するＭＩＳＦＥＴを形成する。
【００６３】
領域ＭＡは、たとえばゲートアレイ部、一般論理回路部等とすることができる。この領域ＭＡでは、素子分離部の分離幅を上記領域ＬＡに形成される素子分離部の分離幅よりも狭く、かつ上記領域ＨＡに形成される素子分離部の分離幅よりも広くすることで、ＭＩＳＦＥＴへ及ぼす応力の影響を上記領域ＬＡと上記領域ＨＡとの中程度とすることで、標準となるしきい値電圧を有するＭＩＳＦＥＴを形成する。
【００６４】
図１２は、本発明の一実施の形態である半導体チップ上に配置されたゲートアレイを構成する複数のＭＩＳＦＥＴの配置領域の一例を示す平面概略図である。図には、ＭＩＳＦＥＴが形成された領域を矩形で示す。
【００６５】
領域ＧＡ１には、相対的に広い素子分離部の分離幅によって周期的にセル列が設けられており、相対的に低いしきい値電圧が必要な回路は、この領域ＧＡ１に形成される。また、領域ＧＡ２には、相対的に狭い素子分離部の分離幅によって周期的にセル列が設けられており、相対的に高いしきい値電圧が必要な回路は、この領域ＧＡ２に形成される。
【００６６】
次に、本発明の一実施の形態であるインバータ回路の平面概略図を図１３〜図２０に示す。図中、領域ＰＭＯＳはｐチャネルＭＩＳＦＥＴが形成された領域、領域ＮＭＯＳはｎチャネルＭＩＳＦＥＴが形成された領域を示し、５は素子分離部、６は活性領域、７はゲート電極（網掛けのハッチングで示す）、８はＶＤＤ電源配線、９はＶＳＳ電源配線、１０は入力信号配線、１１は出力信号配線、１２は活性領域と配線とを接続するコンタクトホール、１３はダミー活性領域、１４はダミーゲート電極を示す。
【００６７】
図１３は、素子分離部５の分離幅を相対的に狭く（Ｌａ）することで相対的に高いしきい値電圧が得られるインバータ回路の平面図であり、図１４は、素子分離部５の分離幅を相対的に広く（Ｌｂ）することで相対的に低いしきい値電圧が得られるインバータ回路の平面図である。
【００６８】
図１５は、ダミー活性領域１３を設けることで相対的に高いしきい値電圧が得られるインバータ回路の平面図であり、図１６は、ダミー活性領域を設けず、素子分離部５の分離幅を相対的に広く（Ｌｂ）することで相対的に低いしきい値電圧が得られるインバータ回路の平面図である。
【００６９】
図１７は、活性領域６の幅を相対的に狭く（Ｌｃ）することで相対的に高いしきい値電圧が得られるインバータ回路の平面図であり、図１８は、活性領域６の幅を相対的に広く（Ｌｄ）することで相対的に低いしきい値電圧が得られるインバータ回路の平面図である。なお、活性領域６の幅を相対的に広く（Ｌｄ）した場合、この活性領域６にダミーゲート電極１４を設けることができる。
【００７０】
図１９は、素子分離部５の分離幅を相対的に狭く（Ｌａ）し、かつ活性領域６の幅を相対的に狭く（Ｌｃ）することで相対的に高いしきい値電圧が得られるインバータ回路の平面図であり、図２０は、素子分離部５の一方の分離幅を相対的に広く（Ｌｂ）し、かつ素子分離部５の他方に接する活性領域６の幅を相対的に広くすることで相対的に低いしきい値電圧が得られるインバータ回路の平面図である。なお、活性領域６の幅を相対的に広く（Ｌｄ）した場合、この活性領域６にダミーゲート電極１４を設けることができる。
【００７１】
次に、本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図を図２１〜図２８に示す。
【００７２】
図２１は、素子分離部５の分離幅を相対的に狭くすることで相対的に高いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図であり、図２２は、素子分離部５の分離幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図である。
【００７３】
図２３は、ダミー活性領域１３を設けることで相対的に高いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図であり、図２４は、ダミー活性領域を設けず、素子分離部５の分離幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図である。
【００７４】
図２５は、活性領域６の幅を相対的に狭くすることで相対的に高いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図であり、図２６は、活性領域６の幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図である。なお、活性領域６の幅を相対的に広くした場合、この活性領域６にダミーゲート電極１４を設けることができる。
【００７５】
図２７は、素子分離部５の分離幅を相対的に狭くし、かつ活性領域６の幅を相対的に狭くすることで相対的に高いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図であり、図２８は、素子分離部５の一方の分離幅を相対的に広くし、かつ素子分離部５の他方に接する活性領域６の幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面図である。なお、活性領域６の幅を相対的に広くした場合、この活性領域６にダミーゲート電極１４を設けることができる。
【００７６】
次に、本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図を図２９〜図３６に示す。
【００７７】
図２９は、素子分離部５の分離幅を相対的に狭くすることで相対的に高いしきい値電圧が得られる２入力ＮＯＲ回路の平面図であり、図３０は、素子分離部５の分離幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＯＲ回路の平面図である。
【００７８】
図３１は、ダミー活性領域１３を設けることで相対的に高いしきい値電圧が得られる２入力ＮＯＲ回路の平面図であり、図３２は、ダミー活性領域を設けず、素子分離部５の分離幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＯＲ回路の平面図である。
【００７９】
図３３は、活性領域６の幅を相対的に狭くすることで相対的に高いしきい値電圧が得られる２入力ＮＯＲ回路の平面図であり、図３４は、活性領域６の幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＯＲ回路の平面図である。なお、活性領域６の幅を相対的に広くした場合、この活性領域６にダミーゲート電極１４を設けることができる。
【００８０】
図３５は、素子分離部５の分離幅を相対的に狭くし、かつ活性領域６の幅を相対的に狭くすることで相対的に高いしきい値電圧が得られる２入力ＮＯＲ回路の平面図であり、図３６は、素子分離部５の一方の分離幅を相対的に広くし、かつ素子分離部５の他方に接する活性領域６の幅を相対的に広くすることで相対的に低いしきい値電圧が得られる２入力ＮＯＲ回路の平面図である。なお、活性領域６の幅を相対的に広くした場合、この活性領域６にダミーゲート電極１４を設けることができる。
【００８１】
次に、本発明の実施の形態であるＣＭＯＳデバイスの製造方法の一例を図３７〜図４７を用いて工程順に説明する。図中、領域Ａ１は、ゲート絶縁膜の膜厚が相対的に薄く、かつしきい値電圧が相対的に高いＣＭＯＳデバイスが形成される領域、領域Ａ２は、ゲート絶縁膜の膜厚が相対的に薄く、かつしきい値電圧が相対的に低いＣＭＯＳデバイスが形成される領域、領域Ａ３は、ゲート絶縁膜の膜厚が相対的に厚いＣＭＯＳデバイスが形成される領域を示す。
【００８２】
まず、図３７に示すように、比抵抗が１０Ωｃｍ程度のシリコン単結晶で構成される半導体基板２１を用意し、この半導体基板２１の主面に浅溝２２を形成する。その後、半導体基板２１に熱酸化処理を施し、図示はしないが、酸化シリコン膜を形成する、さらに酸化シリコン膜２３を堆積した後、これをＣＭＰ法で研磨して浅溝２２内にのみ酸化シリコン膜２３を残すことにより素子分離部を形成する。この際、領域Ａ１に形成される素子分離部の分離幅（ＬＨ）は相対的に狭く、領域Ａ２に形成される素子分離部の分離幅（ＬＬ）は相対的に広く形成される。
【００８３】
次に、図３８に示すように、パターニングされたレジスト膜２４をマスクにして、領域Ａ１および領域Ａ２のｎチャネルＭＩＳＦＥＴを形成する領域にｐ型不純物、たとえばボロン（Ｂ）をイオン打ち込みしてｐ型ウェル２５を形成し、続いて上記ｎチャネルＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みしてしきい値電圧制御層２６を形成する。
【００８４】
次に、図３９に示すように、上記レジスト膜２４を除去した後、パターニングされたレジスト膜２７をマスクにして、領域Ａ１および領域Ａ２のｐチャネルＭＩＳＦＥＴを形成する領域にｎ型不純物、たとえばリン（Ｐ）をイオン打ち込みしてｎ型ウェル２８を形成し、続いて上記ｐチャネルＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みしてしきい値電圧制御層２９を形成する。
【００８５】
次に、図４０に示すように、上記レジスト膜２７を除去した後、パターニングされたレジスト膜３０をマスクにして、領域Ａ３のｎチャネルＭＩＳＦＥＴを形成する領域にｐ型不純物、たとえばボロンをイオン打ち込みしてｐ型ウェル３１を形成し、続いて上記ｎチャネルＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みしてしきい値電圧制御層３２を形成する。
【００８６】
次に、図４１に示すように、上記レジスト膜３０を除去した後、パターニングされたレジスト膜３３をマスクにして、領域Ａ３のｐチャネルＭＩＳＦＥＴを形成する領域にｎ型不純物、たとえばリンをイオン打ち込みしてｎ型ウェル３４を形成し、続いて上記ｐチャネルＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みしてしきい値電圧制御層３５を形成する。
【００８７】
次に、上記レジスト膜３３を除去した後、領域Ａ１，Ａ２の半導体基板２１の表面に相対的に薄いゲート絶縁膜を形成し、領域Ａ３の半導体基板１の表面に相対的に厚いゲート絶縁膜を形成する。上記ゲート絶縁膜の形成方法として、たとえば以下の方法を例示することができる。
【００８８】
まず、半導体基板２１の表面をフッ酸（ＨＦ）系の水溶液を用いて洗浄した後、半導体基板２１に熱酸化処理を施して半導体基板２１の表面に６〜７ｎｍ程度の厚さの酸化シリコン膜３６を形成する。次いで、パターニングされたレジスト膜をマスクにして、領域Ａ１，Ａ２の酸化シリコン膜３６を除去することにより、図４２に示すように、領域Ａ３に酸化シリコン膜３６を残す。
【００８９】
次に、図４３に示すように、半導体基板２１に熱酸化処理を施すことにより、領域Ａ１，Ａ２の半導体基板２１の表面にゲート絶縁膜３７ａを構成する３〜４ｎｍ程度の酸化シリコン膜を形成し、同時に、領域Ａ３の半導体基板２１の表面にゲート絶縁膜３７ｂを構成する８ｎｍ程度の酸化シリコン膜を形成する。
【００９０】
次に、図４４に示すように、半導体基板２１上に、たとえば不純物が添加された多結晶シリコン膜をＣＶＤ法で堆積した後、パターニングされたレジスト膜をマスクにして、この多結晶シリコン膜をエッチングし、多結晶シリコン膜によって構成されるゲート電極３８を形成する。
【００９１】
次に、図４５に示すように、ｎ型ウェル２８，３４をレジスト膜（図示せず）で覆い、ｎチャネルＭＩＳＦＥＴのゲート電極３８をマスクにしてｐ型ウェル２５，３１にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース、ドレインを構成する低濃度のｎ−型半導体領域３９を形成する。同様に、ｐ型ウェル２５，３１をレジスト膜（図示せず）で覆い、ｐチャネルＭＩＳＦＥＴのゲート電極３８をマスクにしてｎ型ウェル２８，３４にｐ型不純物、たとえばフッ化ボロン（ＢＦ２）をイオン注入し、ｐチャネルＭＩＳＦＥＴのソース、ドレインを構成する低濃度のｐ−型半導体領域４０を形成する。
【００９２】
次いで、図４６に示すように、半導体基板２１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（reactive ion etching）法で異方性エッチングして、ゲート電極３８の側壁にサイドウォールスペーサ４１を形成する。
【００９３】
続いて、ｎ型ウェル２８，３４をレジスト膜（図示せず）で覆い、ｎチャネルＭＩＳＦＥＴのゲート電極３８およびサイドウォールスペーサ４１をマスクにしてｐ型ウェル２５，３１にｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース、ドレインを構成する低濃度のｎ＋型半導体領域４２を形成する。同様に、ｐ型ウェル２５，３１をレジスト膜（図示せず）で覆い、ｐチャネルＭＩＳＦＥＴのゲート電極３８およびサイドウォールスペーサ４１をマスクにしてｎ型ウェル２８，３４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴのソース、ドレインを構成する低濃度のｐ＋型半導体領域４３を形成する。この後、半導体基板２１に、たとえば１０００℃、５秒程度の熱処理を施して、半導体基板２１に注入したｎ型不純物およびｐ型不純物を活性化させる。
【００９４】
次に、図４７に示すように、半導体基板２１上に層間絶縁膜４４を形成した後、パターニングされたレジスト膜をマスクにして層間絶縁膜４４をエッチングし、ｎチャネルＭＩＳＦＥＴのソース、ドレインに達するコンタクトホール４５ｎおよびｐチャネルＭＩＳＦＥＴのソース、ドレインに達するコンタクトホール４５ｐを形成する。なお、図示はしないが、同時にｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極３８に達するコンタクトホールが形成される。
【００９５】
次いで、層間絶縁膜４４の上層に金属膜、たとえばタングステン（Ｗ）を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化することによって、上記コンタクトホール４５ｎ，４５ｐの内部に金属膜を埋め込みプラグ４６を形成する。その後、層間絶縁膜４４の上層に堆積した金属膜をエッチングして配線層４７を形成することにより、ＣＭＯＳデバイスが略完成する。
【００９６】
このように、領域Ａ１に形成される素子分離部の分離幅（ＬＨ）を相対的に狭く、領域Ａ２に形成される素子分離部の分離幅（ＬＬ）を相対的に広く形成することにより、領域Ａ１および領域Ａ２において、ｎチャネルＭＩＳＦＥＴのｐ型ウェル２５、ｎチャネルＭＩＳＦＥＴのしきい値電圧制御層２６、ｐチャネルＭＩＳＦＥＴのｎ型ウェル２８およびｐチャネルＭＩＳＦＥＴのしきい値電圧制御層２９の形成をそれぞれ同一工程で行っても、たとえば領域Ａ１のｎチャネルＭＩＳＦＥＴのしきい値電圧を相対的に高く、領域Ａ２のｎチャネルＭＩＳＦＥＴのしきい値電圧を相対的に低くすることができる。従って、領域Ａ１に形成される素子分離部の分離幅と領域Ａ２に形成される素子分離部の分離幅とを同じとする製造方法と比して、リソグラフィ工程を含めて６工程の工程削減ができ、２枚のリソグラフィ用のマスクを削減することができる。
【００９７】
このように、本実施の形態によれば、ＭＩＳＦＥＴを電気的に分離する素子分離部の分離幅、ＭＩＳＦＥＴのゲート電極から素子分離部までの距離、またはこれら両者を調整することにより、ＭＩＳＦＥＴを構成する要素、たとえばゲート長、ゲート絶縁膜の膜厚または基板に導入される不純物の濃度などを同じとしても、複数のＭＩＳＦＥＴにおいて、それぞれに所望する特性、たとえばしきい値電圧または駆動電流を得ることができる。さらに、リソグラフィ工程やイオン打ち込み工程などの製造工程を削減することができるので、製造コストを低減することができる。
【００９８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９９】
たとえば、前記実施の形態では、チャネル領域へ及ぼす応力の増加によって、ＭＩＳＦＥＴのしきい値電圧が増加する場合について説明したが、しきい値電圧が減少することも可能であり、標準のしきい値電圧に対してＭＩＳＦＥＴのしきい値電圧を高くまたは低く調整することができる。
【０１００】
また、前記実施の形態では、素子分離部を溝アイソレーションで構成したが、これに限定されるものではなく、たとえばＬＯＣＯＳ（local oxidation of silicon）で構成してもよく、同様な効果が得られる。
【０１０１】
また、前記実施の形態では、応力によって変動するＭＩＳＦＥＴの特性として、主としてしきい値電圧を例示したが、その他の特性、たとえば駆動電流も応力によって変動させることが可能である。
【産業上の利用可能性】
【０１０２】
本発明の半導体集積回路装置の製造方法は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造工程に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の一実施の形態を説明するための第１群のｎチャネルＭＩＳＦＥＴのしきい値電圧および第２群のｎチャネルＭＩＳＦＥＴのしきい値電圧を示すグラフ図である。
【図２】本発明の一実施の形態を説明するための溝アイソレーションの真性応力と溝アイソレーションの分離幅との関係を示すグラフ図である。
【図３】（ａ）は、本発明の一実施の形態を説明するためのＭＩＳＦＥＴのチャネル領域へ及ぼす応力と活性領域に配置されたゲート電極の本数との関係を示すグラフ図、（ｂ）は、ゲート電極の配置を示す要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの第１の配置例を示す要部平面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの第２の配置例を示す要部平面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの第３の配置例を示す要部平面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの第４の配置例を示す要部平面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの第５の配置例を示す要部平面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの第６の配置例を示す要部平面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの第７の配置例を示す要部平面図である。
【図１１】本発明の一実施の形態である半導体チップ上に配置されたＭＩＳＦＥＴの配置領域を示す平面概略図である。
【図１２】本発明の一実施の形態である半導体チップ上のゲートアレイ部に配置されたＭＩＳＦＥＴの配置領域の一例を示す平面概略図である。
【図１３】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図１４】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図１５】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図１６】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図１７】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図１８】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図１９】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図２０】本発明の一実施の形態であるインバータ回路の平面概略図である。
【図２１】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２２】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２３】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２４】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２５】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２６】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２７】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２８】本発明の一実施の形態である２入力ＮＡＮＤ回路の平面概略図である。
【図２９】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３０】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３１】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３２】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３３】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３４】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３５】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３６】本発明の一実施の形態である２入力ＮＯＲ回路の平面概略図である。
【図３７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【０１０４】
１  基板
２  ゲート電極
３  活性領域
４  素子分離部
５  素子分離部
６  活性領域
７  ゲート電極
８  ＶＤＤ電源配線
９  ＶＳＳ電源配線
１０  入力信号配線
１１  出力信号配線
１２  コンタクトホール
１３  ダミー活性領域
１４  ダミーゲート電極
２１  半導体基板
２２  浅溝
２３  酸化シリコン膜
２４  レジスト膜
２５  ｐ型ウェル
２６  しきい値電圧制御層
２７  レジスト膜
２８  ｎ型ウェル
２９  しきい値電圧制御層
３０  レジスト膜
３１  ｐ型ウェル
３２  しきい値電圧制御層
３３  レジスト膜
３４  ｎ型ウェル
３５  しきい値電圧制御層
３６  酸化シリコン膜
３７ａ  ゲート絶縁膜
３７ｂ  ゲート絶縁膜
３８  ゲート電極
３９  ｎ−型半導体領域
４０  ｐ−型半導体領域
４１  サイドウォールスペーサ
４２  ｎ＋型半導体領域
４３  ｐ＋型半導体領域
４４  層間絶縁膜
４５ｎ  コンタクトホール
４５ｐ  コンタクトホール
４６  プラグ
４７  配線層
Ａ  活性領域
ＳＴＩ  溝アイソレーション
Ｇ  ゲート電極
Ｌ１  分離幅
Ｌ２  距離
Ｌ３  間隔
Ｑ１  第１ＭＩＳＦＥＴ
Ｑ２  第２ＭＩＳＦＥＴ
Ｑ３  第３ＭＩＳＦＥＴ
Ｑ４  第４ＭＩＳＦＥＴ
Ｑ５  第５ＭＩＳＦＥＴ
Ｌｇ  ゲート長
Ｌａ  分離幅
Ｌａ’  分離幅
Ｌｂ  分離幅
Ｌｂ’  分離幅
Ｌｃ  距離
Ｌｃ’  距離
Ｌｃ”  距離
Ｌｄ  距離
Ｌｄ’  距離
ＤＡ１  ダミー活性領域
ＤＡ２  ダミー活性領域
ＤＧ１  ダミーゲート電極
ＤＧ２  ダミーゲート電極
ＤＧ３  ダミーゲート電極
ＤＧ４  ダミーゲート電極
ＤＧ５  ダミーゲート電極
ＤＧ６  ダミーゲート電極
ＨＡ  領域
ＭＡ  領域
ＬＡ  領域
ＧＡ１  領域
ＧＡ２  領域
ＰＭＯＳ  領域
ＮＭＯＳ  領域
Ａ１  領域
Ａ２  領域
Ａ３  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006140539.tif 000009
【図８】
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【図９】
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【図１０】
2006140539.tif 000012
【図１１】
2006140539.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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