(57)【要約】【課題】  容量性負荷を駆動する出力回路のスイッチング素子の駆動能力、特に低電圧領域での駆動能力を改善して電力回収効率を向上させ得ること。【解決手段】  駆動回路は、正の制御電圧に応じて導通する第１スイッチング素子ＮＴ１と第２スイッチング素子ＮＴ２とが直列接続されたトーテムポール構造を有するトーテムポール回路２２と、第１スイッチング素子ＮＴ１の他方の被制御電極に接続されておりトーテムポール回路２２を介して容量性負荷Ｃｐを充放電する電力回収回路１９と、第１スイッチング素子ＮＴ１および第２スイッチング素子ＮＴ２の各々のスイッチングを制御する出力制御回路２０，２１とを備える。【選択図】    図５
2006350222.tif 000002
【特許請求の範囲】
【請求項１】
入力信号電圧に応じて容量性負荷である表示セルを駆動する駆動回路であって、
正の制御電圧に応じて導通する第１スイッチング素子と第２スイッチング素子とが直列接続されたトーテムポール構造を有し、前記第１スイッチング素子の一方の被制御電極と前記第２スイッチング素子の一方の被制御電極とが共通して前記容量性負荷に接続され且つ前記第２スイッチング素子の他方の被制御電極が基準電位に接続されたトーテムポール回路と、
前記第１スイッチング素子の他方の被制御電極に接続されており前記トーテムポール回路を介して前記容量性負荷を充放電する電力回収回路と、
前記入力信号電圧に基づいて前記第１スイッチング素子および前記第２スイッチング素子にそれぞれ与える制御電圧を生成することにより前記第１スイッチング素子および前記第２スイッチング素子の各々のスイッチングを制御する出力制御回路と、
を備えることを特徴とする駆動回路。
【請求項２】
請求項１記載の駆動回路であって、前記第１スイッチング素子および前記第２スイッチング素子の各々はｎチャネルＭＯＳ型電界効果トランジスタで構成されることを特徴とする駆動回路。
【請求項３】
請求項１または２記載の駆動回路であって、前記第１スイッチング素子の制御電極と当該第１スイッチング素子の一方の被制御電極との間に接続された定電圧ダイオードをさらに備えることを特徴とする駆動回路。
【請求項４】
請求項１から３のうちのいずれか１項に記載の駆動回路であって、
前記出力制御回路は、
前記入力信号電圧に基づいて第１および第２の制御電圧を生成し、前記第２の制御電圧を前記第２スイッチング素子に与えるプリバッファ回路と、
前記第１の制御電圧をレベル変換し、当該レベル変換された制御電圧を前記第２スイッチング素子に与えるレベル変換回路と、
を含むことを特徴とする駆動回路。
【請求項５】
請求項１から４のうちのいずれか１項に記載の駆動回路であって、前記表示セルは、プラズマディスプレイを構成する放電セルであることを特徴とする駆動回路。
【請求項６】
面状に配列された複数の表示セルと、前記表示セルに接続された複数の電極と、入力信号電圧に応じて前記電極を通じて容量性負荷である前記表示セルを駆動する駆動回路とを有する表示装置であって、
前記駆動回路は、
正の制御電圧に応じて導通する第１スイッチング素子と第２スイッチング素子とが直列接続されたトーテムポール構造を有し、前記第１スイッチング素子の一方の被制御電極と前記第２スイッチング素子の一方の被制御電極とが共通して前記容量性負荷に接続され且つ前記第２スイッチング素子の他方の被制御電極が基準電位に接続されたトーテムポール回路と、
前記第１スイッチング素子の他方の被制御電極に接続されており前記トーテムポール回路を介して前記容量性負荷を充放電する電力回収回路と、
前記入力信号電圧に基づいて前記第１スイッチング素子および前記第２スイッチング素子にそれぞれ与える制御電圧を生成することにより前記第１スイッチング素子および前記第２スイッチング素子の各々のスイッチングを制御する出力制御回路と、
を含むことを特徴とする表示装置。
【請求項７】
入力信号電圧に応じて容量性負荷である表示セルを駆動する駆動回路であって、
ｎｐｎ型の第１スイッチング素子と第２スイッチング素子とが直列接続されたトーテムポール構造を有し、前記第１スイッチング素子のエミッタと前記第２スイッチング素子のコレクタとが共通して前記容量性負荷に接続され且つ前記第２スイッチング素子のエミッタが基準電位に接続されたトーテムポール回路と、
前記第１スイッチング素子のコレクタに接続されており前記トーテムポール回路を介して前記容量性負荷を充放電する電力回収回路と、
前記入力信号電圧に基づいて前記第１スイッチング素子および前記第２スイッチング素子にそれぞれ与える電流信号を生成することにより前記第１スイッチング素子および前記第２スイッチング素子の各々のスイッチングを制御する出力制御回路と、
を備えることを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイなどの表示装置が有する表示セルを容量性負荷として駆動する駆動回路に関し、特に、容量性負荷に充電された電荷を回収し再利用する電力回収回路を備えた駆動回路に関する。
【背景技術】
【０００２】
パワーＭＯＳデバイスは、液晶ディスプレイ、有機ＥＬディスプレイ若しくはプラズマディスプレイといった表示装置の表示セルを駆動するためのスイッチング素子として広く使用されている。たとえば、プラズマディスプレイでは、対向する前面ガラス基板と背面基板との間に放電ガスが封入された放電空間が形成されており、前面ガラス基板の内面には、行方向に伸長する２本の帯状電極からなる行電極対が複数形成されており、背面基板の内面には、列方向に伸長する帯状の列電極が複数形成されている。行電極対と列電極との交差点に対応する領域には、それぞれ、内部に蛍光体が塗布された複数個の表示セル（放電セル）が形成され、放電空間を複数の領域に区画する。このようなプラズマディスプレイに画像を表示するとき、駆動回路は、高電圧のアドレスパルスを列電極を介して表示セルに印加することにより表示セル内に選択的に壁電荷を生起させる。その後、駆動回路は、行電極対を介して表示セルに放電維持パルスを繰り返し印加する。この結果、壁電荷が形成された表示セルではガス放電（維持放電）が発生し、これにより生じた紫外線により表示セル内の蛍光体が励起され光を発する。この種のプラズマディスプレイに関する技術は、たとえば、特許文献１（特開２００４−４６０６号公報）に開示されている。
【０００３】
プラズマディスプレイの多くは、低消費電力化のために、容量性負荷である表示セルに蓄積された電荷（無効電力）を回収し、回収された電荷を再利用する電力回収回路を実装している。この種の電力回収回路に関する技術は、たとえば、特許文献２（特許第２９４６９２１号公報）に開示されている。図１は、特許文献２に開示される電力回収回路を持つ駆動回路１００の構成の一部を概略的に示す図である。この駆動回路１００は、電力回収回路１０５と出力回路１０１とを有しており、出力回路１０１は、表示セルである容量性負荷Ｃｐと電極を介して接続されている。
【０００４】
電力回収回路１０５は、ｐチャネルＭＯＳトランジスタＰＲ１，ダイオードＲ１，Ｒ２およびｎチャネルＭＯＳトランジスタＮＲ１を含み、これら素子ＰＲ１，Ｒ１，Ｒ２，ＮＲ１は直列に接続されている。ｐチャネルＭＯＳトランジスタＰＲ１とｎチャネルＭＯＳトランジスタＮＲ１には、それぞれ、寄生ダイオードＤＲ１，ＤＲ３が形成されている。ｐチャネルＭＯＳトランジスタＰＲ１のソースと、ｎチャネルＭＯＳトランジスタＮＲ１のソースとは中点コンデンサＣｉの一端に接続され、この中点コンデンサＣｉの他端は接地電位に接続されている。この中点コンデンサＣｉは容量性負荷Ｃｐと比べて非常に大きい容量を持つ電力回収用コンデンサであり、電圧源として機能する。また、電力回収回路１０５は、ｐチャネルＭＯＳトランジスタＰＲ２およびｎチャネルＭＯＳトランジスタＮＲ２を含み、これら素子ＰＲ２，ＮＲ２は直列に接続されている。ｐチャネルＭＯＳトランジスタＰＲ２とｎチャネルＭＯＳトランジスタＮＲ２には、それぞれ、寄生ダイオードＤＲ２，ＤＲ４が形成される。ｐチャネルＭＯＳトランジスタＰＲ２のソースは電源電位ＶＤＤに接続され、ｎチャネルＭＯＳトランジスタＮＲ２のソースは接地電位に接続されている。さらに、インダクタＬｉの一端がダイオードＲ１，Ｒ２に接続され、その他端が、ｐチャネルＭＯＳトランジスタＰＲ２のドレインとｎチャネルＭＯＳトランジスタＮＲ２のドレインと入出力端子Ｔ１とに接続されている。なお、いずれのＭＯＳトランジスタＰＲ１，ＰＲ２，ＮＲ１，ＮＲ２もエンハンスメント型ＭＯＳＦＥＴ（enhancement-mode Metal Oxide Semiconductor Field Effect Transistors）である。
【０００５】
他方、出力回路１０１は、プリバッファ回路１０２、レベル変換回路１０３およびプッシュプル回路１０４を有する。レベル変換回路１０３は、ｎチャネルＭＯＳトランジスタＮＭ１，ＮＭ２およびｐチャネルＭＯＳトランジスタＰＭ１，ＰＭ２で構成されている。プッシュプル回路１０４は、ＣＭＯＳ構造（Complementary Metal-Oxide Semiconductors structure）を有し、直列接続されたｐチャネルＭＯＳトランジスタＰＭ３とｎチャネルＭＯＳトランジスタＮＭ３とで構成される。ＭＯＳトランジスタＰＭ３，ＮＭ３には、それぞれ、寄生ダイオードＤＯ１，ＤＯ２が形成されている。ｐチャネルＭＯＳトランジスタＰＭ３のソースは入出力端子Ｔ２に接続されており、入出力端子Ｔ２は電力回収回路１０５の入出力端子Ｔ１に接続されている。また、ｎチャネルＭＯＳトランジスタＮＭ３のソースは接地電位に接続されている。プリバッファ回路１０２は、入力信号電圧ＶINに基づいて、ＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３にそれぞれ印加する電圧を生成する論理ゲート回路である。
【０００６】
上記した駆動回路１００の動作を以下に概説する。容量性負荷Ｃｐにパルスを印加しないときは、論理値「０」の入力信号電圧ＶINがプリバッファ回路１０２に与えられ、プリバッファ回路１０２は、該入力信号電圧ＶINに応じて、ＭＯＳトランジスタＮＭ２をオフにするゲート電圧を供給する一方、ＭＯＳトランジスタＮＭ１，ＮＭ３をオンにするゲート電圧を供給する。このとき、ｐチャネルＭＯＳトランジスタＰＭ３は導通せず、ｎチャネルＭＯＳトランジスタＮＭ３は導通するので、容量性負荷Ｃｐへの出力電圧は接地電位となる。
【０００７】
次に、容量性負荷Ｃｐへの出力電圧を立ち上げるときは、論理値「１」の入力信号電圧ＶINがプリバッファ回路１０２に与えられる。プリバッファ回路１０２は、該入力信号電圧ＶINに応じて、ＭＯＳトランジスタＮＭ２をオンにするゲート電圧を供給する一方、ＭＯＳトランジスタＮＭ１，ＮＭ３をオフにするゲート電圧を供給する。この結果、ｎチャネルＭＯＳトランジスタＮＭ３は導通せず、ｐチャネルＭＯＳトランジスタＰＭ３はオンになり導通する。このとき、図２に示されるように、時刻ｔ０で、電力回収回路１０５のｐチャネルＭＯＳトランジスタＰＲ１をオンにするゲート電圧が印加されると、インダクタＬｉと容量性負荷ＣｐとでＬＣ共振回路が構成される。このＬＣ共振回路の動作によって、中点コンデンサＣｉから、ＭＯＳトランジスタＰＲ１，ダイオードＲ１，インダクタＬｉおよびｐチャネルＭＯＳトランジスタＰＭ３を介して容量性負荷Ｃｐに駆動電流（電荷）が供給される。この結果、出力電圧のレベルは接地電位から上昇を開始する。その後、時刻ｔ１でｐチャネルＭＯＳトランジスタＰＲ２をオンにするゲート電圧が印加されると、出力電圧は電源電位ＶＤＤにクランプされる。
【０００８】
一方、出力電圧を立ち下げるときは、図２に示されるように、時刻ｔ２で、ｐチャネルＭＯＳトランジスタＰＲ１，ＰＲ２をオフにするゲート電圧が印加され、且つｎチャネルＭＯＳトランジスタＮＲ１をオンにするゲート電圧が印加される。この結果、充電された容量性負荷Ｃｐに蓄積されている電荷が、ＭＯＳトランジスタＰＭ３，インダクタＬｉ，ダイオードＲ２およびＭＯＳトランジスタＮＲ１を介して中点コンデンサＣｉに回収されるので、容量性負荷Ｃｐは放電し、出力電圧は電源電位ＶＤＤから下降を開始する。その後、時刻ｔ３で、ｎチャネルＭＯＳトランジスタＮＲ２をオンにするゲート電圧が印加されると、出力電圧は接地電位にクランプされる。
【０００９】
上記した駆動回路１００では、電力回収効率は、プッシュプル回路１０４の高電圧側のＭＯＳトランジスタＰＭ３の出力特性すなわち駆動能力に依存するが、電力回収回路１０５からプッシュプル回路１０４に供給される電圧が低い低電圧領域では、ｐチャネルＭＯＳトランジスタＰＭ３のオン抵抗が高電圧領域と比べて高いので駆動電流量が小さく、これにより電力回収効率が低下するという問題がある。低電圧領域での駆動電流を増加させるには、ｐチャネルＭＯＳトランジスタＰＭ３のデバイス領域の面積を拡大すればよいが、このデバイス領域の面積拡大は、出力回路１０１のチップサイズの増大を招き、製造コストの上昇の一因ともなるという問題がある。
【００１０】
また、ｐチャネルＭＯＳトランジスタＰＭ３は高速にスイッチング動作するので、オン抵抗に起因する発熱量が無視できない程大きい。したがって、放熱機構の規模が大きく、製造コストの上昇の一因となるという問題がある。
【特許文献１】特開２００４−４６０６号公報（米国特許出願公開第２００３−１９３４５１号公報）
【特許文献２】特許第２９４６９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上に鑑みて本発明の目的は、容量性負荷を駆動する出力回路のスイッチング素子の駆動能力、特に低電圧領域での駆動能力を改善して電力回収効率を向上させ得る駆動回路および表示装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成すべく、請求項１記載の発明は、入力信号電圧に応じて容量性負荷である表示セルを駆動する駆動回路であって、正の制御電圧に応じて導通する第１スイッチング素子と第２スイッチング素子とが直列接続されたトーテムポール構造を有し、前記第１スイッチング素子の一方の被制御電極と前記第２スイッチング素子の一方の被制御電極とが共通して前記容量性負荷に接続され且つ前記第２スイッチング素子の他方の被制御電極が基準電位に接続されたトーテムポール回路と、前記第１スイッチング素子の他方の被制御電極に接続されており前記トーテムポール回路を介して前記容量性負荷を充放電する電力回収回路と、前記入力信号電圧に基づいて前記第１スイッチング素子および前記第２スイッチング素子にそれぞれ与える制御電圧を生成することにより前記第１スイッチング素子および前記第２スイッチング素子の各々のスイッチングを制御する出力制御回路と、を備えることを特徴としている。
【００１３】
請求項６記載の発明は、面状に配列された複数の表示セルと、前記表示セルに接続された複数の電極と、入力信号電圧に応じて前記電極を通じて容量性負荷である前記表示セルを駆動する駆動回路とを有する表示装置であって、前記駆動回路は、正の制御電圧に応じて導通する第１スイッチング素子と第２スイッチング素子とが直列接続されたトーテムポール構造を有し、前記第１スイッチング素子の一方の被制御電極と前記第２スイッチング素子の一方の被制御電極とが共通して前記容量性負荷に接続され且つ前記第２スイッチング素子の他方の被制御電極が基準電位に接続されたトーテムポール回路と、前記第１スイッチング素子の他方の被制御電極に接続されており前記トーテムポール回路を介して前記容量性負荷を充放電する電力回収回路と、前記入力信号電圧に基づいて前記第１スイッチング素子および前記第２スイッチング素子にそれぞれ与える制御電圧を生成することにより前記第１スイッチング素子および前記第２スイッチング素子の各々のスイッチングを制御する出力制御回路と、を含むことを特徴としている。
【００１４】
請求項７記載の発明は、入力信号電圧に応じて容量性負荷である表示セルを駆動する駆動回路であって、ｎｐｎ型の第１スイッチング素子と第２スイッチング素子とが直列接続されたトーテムポール構造を有し、前記第１スイッチング素子のエミッタと前記第２スイッチング素子のコレクタとが共通して前記容量性負荷に接続され且つ前記第２スイッチング素子のエミッタが基準電位に接続されたトーテムポール回路と、前記第１スイッチング素子のコレクタに接続されており前記トーテムポール回路を介して前記容量性負荷を充放電する電力回収回路と、前記入力信号電圧に基づいて前記第１スイッチング素子および前記第２スイッチング素子にそれぞれ与える電流信号を生成することにより前記第１スイッチング素子および前記第２スイッチング素子の各々のスイッチングを制御する出力制御回路と、を備えることを特徴としている。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ本発明に係る種々の実施例を説明する。
【００１６】
図３は、本発明に係る実施例である表示装置（プラズマディスプレイ）１の構成を概略的に示す図であり、図４は、列電極ドライバ（アドレスドライバ）１３の構成を概略的に示す図であり、図５は、パルス生成回路１６を構成する出力回路の一例を概略的に示す図である。
【００１７】
図３を参照すると、表示装置１は、信号処理部１０、駆動データ生成部１１、フィールドメモリ回路１２、列電極ドライバ１３、第１行電極ドライバ１７Ａ、第２行電極ドライバ１７Ｂおよびコントローラ１８を有している。コントローラ１８は、供給される同期信号（水平同期信号と垂直同期信号を含む。）Ｓｙｎｃとクロック信号ＣＬＫとを用いて、処理ブロック１１，１２，１３，１７Ａ，１７Ｂの各々の動作を制御する制御信号を生成し、これら制御信号を供給する。
【００１８】
表示装置１は、面状に且つマトリクス状に配列された複数の表示セルＣＬ，…，ＣＬを含む表示領域２を有している。この表示領域２においては、第１行電極ドライバ１７Ａから水平方向に伸長するｎ本（ｎは２以上の整数）の行電極Ｌ1，…，Ｌnが形成され、前記第１行電極ドライバ１７Ａと表示領域２を介して対向する第２行電極ドライバ１７Ｂから水平方向に伸長するｎ本の行電極Ｓ1，…，Ｓnが形成されている。２本の行電極Ｌq，Ｓq（ｑは１〜ｎの整数）で１本の行電極対が構成され、各行電極対に沿って１本の水平表示ラインが形成される。また、列電極ドライバ１３から垂直方向に伸長するｍ本（ｍは２以上の整数）の列電極Ｃ1，…，Ｃmが形成されている。列電極Ｃp（ｐは１〜ｍの整数）と行電極対Ｌq，Ｓqとは、基板（図示せず）の厚み方向に離間する。また、列電極Ｃpと行電極対Ｌq，Ｓqとの交差点に対応する領域にはそれぞれ表示セルＣＬ，…，ＣＬが形成されている。各表示セルＣＬは、行電極対Ｌq，Ｓqと列電極Ｄpとの間に放電空間を有しており、この放電空間において、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）のうちのいずれか１つの発光色を持つ蛍光体が塗布されている。
【００１９】
信号処理部１０は、入力映像信号ＩＳに画像処理を施して同期信号Ｓｙｎｃとデジタル画像信号ＤＤを生成し、同期信号Ｓｙｎｃをコントローラ１８に供給する一方、デジタル画像信号ＤＤを駆動データ生成部１１に供給する。駆動データ生成部１１は、デジタル画像信号ＤＤを所定のフォーマットに従った駆動データ信号ＧＤに変換し、この駆動データ信号ＧＤをフィールドメモリ回路１２に供給する。フィールドメモリ回路１２は、駆動データ信号ＧＤを内部のバッファメモリ（図示せず）に一時的に記憶する一方、当該バッファメモリからサブフィールド信号ＳＤをサブフィールド単位で順次読み出し、これら信号ＳＤを列電極ドライバ１３に順次転送する。
【００２０】
列電極ドライバ１３は、ｍビットのシフトレジスタ１４、ラッチ回路１５およびパルス生成回路１６を有しており、コントローラ１８からの制御信号およびクロックに応じて動作する。パルス生成回路１６には、コントローラ１８からの制御信号に応じて動作する電力回収回路１９が接続されている。シフトレジスタ１４は、シフトクロックのパルスエッジに応じて、転送されたサブフィールド信号ＳＤを取り込み、取り込んだサブフィールド信号ＳＤをシフトさせる。シフトレジスタ１４は、１水平ライン分の信号を並列にラッチ回路１５に供給する。ラッチ回路１５は、シフトレジスタ１４からの出力信号をラッチし、ラッチされた信号をパルス生成回路１６に並列に供給する。パルス生成回路１６は、ラッチ回路１５からの出力信号に基づいてアドレスパルスなどの駆動パルスを生成し、これら駆動パルスをそれぞれ列電極Ｃ1，…，Ｃmを介して表示セルＣＬ，…，ＣＬに供給することとなる。パルス生成回路１６と電力回収回路１９の構成については後述する。
【００２１】
第１行電極ドライバ１７Ａは、アドレスパルスに同期した走査パルスを発生する駆動回路と放電維持パルスを発生する駆動回路とで構成されている。第２行電極ドライバ１７Ｂは、放電維持パルスを発生する駆動回路である。
【００２２】
コントローラ１８は、所定の駆動シーケンスに従ってドライバ１３，１７Ａおよび１７Ｂの動作を制御し得る。この駆動シーケンスの一例を図６に概略的に示す。図６を参照すると、表示データの１フィールドの表示期間は、表示順に連続的に配列されたＭ個（Ｍは２以上の整数）のサブフィールドＳＦ1〜ＳＦMの期間（サブフィールド期間）で構成されており、サブフィールドＳＦ1〜ＳＦMの各々は、リセット期間Ｐｒとアドレス期間Ｐｗと維持期間Ｐｉとを有している。サブフィールドＳＦ1，ＳＦ2，ＳＦ3，…，ＳＦMには、それぞれ、２0，２1，２2，…，２Mの重みに比例する発光維持期間Ｐｉ，Ｐｉ，Ｐｉ，…，Ｐｉが割り当てられている。
【００２３】
サブフィールドＳＦ1のリセット期間Ｐｒでは、全ての表示セルＣＬ，…にリセット放電を生起することにより、全ての表示セルＣＬ，…内の壁電荷が消去され、全ての表示セルＣＬ，…が初期化される。続くアドレス期間Ｐｗでは、第１行電極ドライバ１７Ａは、行電極Ｌ1〜Ｌnに走査パルスを順次印加する一方、列電極ドライバ１３は、走査パルスと同期したアドレスパルスをアドレス電極Ｃ1，…，Ｃmに印加する。この結果、表示セルＣＬ，…に選択的にアドレス放電（書き込みアドレス放電）が起こり、壁電荷が選択的に形成される。維持期間Ｐｉでは、第１行電極ドライバ１７Ａおよび第２行電極ドライバ１７Ｂが、それぞれ、維持電極Ｌ1，…，Ｌnおよび維持電極Ｓ1，…，Ｓnに、互いに極性の異なる放電維持パルスを割り当てられた回数だけ繰り返し印加する。この結果、壁電荷が蓄積されている表示セルＣＬに維持放電が繰り返し起こり、表示セルＣＬ内の蛍光体が励起され発光することとなる。続くサブフィールドＳＦ1〜ＳＦMの各々で、リセット期間Ｐｒでは表示セルＣＬ，…が初期化され、アドレス期間Ｐｗでは、表示セルＣＬ，…に選択的にアドレス放電（書き込みアドレス放電）が生起され、壁電荷が選択的に形成される。また、維持期間Ｐｉでは、壁電荷が蓄積されている表示セルＣＬに、当該サブフィールドに割り当てられた回数の維持放電が繰り返し生起させられる。このような駆動シーケンスにより、２M階調表示が可能となる。
【００２４】
なお、駆動シーケンスは、図６に示したものに限定されない。上記駆動シーケンスの代わりに、たとえば、特開２０００−２２７７７８号公報並びにこれに対応する米国特許出願公開第２００２−０５４０００号公報および対応する米国特許第６６１４４１３号公報を援用して、これら公報に記載される駆動シーケンスを使用してもよい。
【００２５】
次に、図４および図５を参照しつつ列電極ドライバ１３の構成を説明する。図４を参照すると、パルス生成回路１６は、複数の列電極Ｃ1，…，Ｃmにそれぞれ接続された出力回路１６1，…，１６mからなり、これら出力回路１６1，…，１６mは、それぞれ、列電極Ｃ1，…，Ｃmを介して容量性負荷Ｃｐ，…，Ｃｐと接続されている。出力回路１６1，…，１６mは、それぞれ、ラッチ回路１５から並列に出力された信号電圧に応じてアドレスパルスなどの駆動パルスを生成する。このような出力回路１６1，…，１６mは、端子Ｔ１，Ｔ２間にコンデンサＣｅを持つ配線を介して電力回収回路１９と接続されている。
【００２６】
電力回収回路１９は、図１に示した電力回収回路１０５と略同じ構成を有しており、図１と図４間で同一符号を付された要素は同じ機能を有するので、その詳細な説明を省略する。なお、電力回収回路１９の構成は図４に示した構成に限定されるものではない。
【００２７】
図５を参照すると、出力回路１６k（ｋは１〜ｍの整数）は、プリバッファ回路２０、レベル変換回路２１およびトーテムポール回路２２を有する。レベル変換回路２１は、直列接続されたｎチャネルＭＯＳトランジスタＮ１およびｐチャネルＭＯＳトランジスタＰ１からなる第１のＣＭＯＳ回路（相補型ＭＯＳ回路）と、直列接続されたｎチャネルＭＯＳトランジスタＮ２およびｐチャネルＭＯＳトランジスタＰ２からなる第２のＣＭＯＳ回路とで構成されている。ｐチャネルＭＯＳトランジスタＰ１，Ｐ２のソース（被制御電極）は共通して高電圧源である電力回収回路１９に接続されている。ｎチャネルＭＯＳトランジスタＮ１，Ｎ２のソース（被制御電極）は共に基準電位すなわち接地電位に接続されている。また、一方のｐチャネルＭＯＳトランジスタＰ１のゲート（制御電極）は、他方のｐチャネルＭＯＳトランジスタＰ２のドレイン（被制御電極）とｎチャネルＭＯＳトランジスタＮ２のドレイン（被制御電極）とに接続され、当該他方のｐチャネルＭＯＳトランジスタＰ２のゲート（制御電極）は、当該一方のｐチャネルＭＯＳトランジスタＰ１のドレイン（被制御電極）とｎチャネルＭＯＳトランジスタＮ１のドレイン（被制御電極）とに接続されている。
【００２８】
トーテムポール回路２２は、高電圧側に配置された高耐圧ｎチャネルＭＯＳ型電界効果トランジスタ（第１スイッチング素子）ＮＴ１と、このｎチャネルＭＯＳトランジスタＮＴ１のゲート・ソース間（制御電極と被制御電極間）に接続された定電圧ダイオードＺＤと、低電圧側に配置された高耐圧ｎチャネルＭＯＳ型電界効果トランジスタ（第２スイッチング素子）ＮＴ２とで構成されている。ＭＯＳトランジスタＮＴ１，ＮＴ２には、それぞれ、寄生ダイオードＤ１，Ｄ２が形成されている。高耐圧ＭＯＳトランジスタＮＴ１，ＮＴ２間の接続路は、列電極Ｃkを介して容量性負荷Ｃｐと接続されている。また、低電圧側に配置されているＭＯＳトランジスタＮＴ２のソース（被制御電極）は基準電位すなわち接地電位に接続され、高電圧側に配置されているＭＯＳトランジスタＮＴ１のドレイン（被制御電極）は、高電圧源である電力回収回路１９に接続されている。なお、ＭＯＳトランジスタＮＴ１，ＮＴ２はいずれもエンハンスメント型ＭＯＳＦＥＴである。
【００２９】
定電圧ダイオードＺＤは、たとえばツェナーダイオードで構成され、ｎチャネルＭＯＳトランジスタＮＴ１のソース（被制御電極）からゲート（制御電極）への順方向に接続されており、ｎチャネルＭＯＳトランジスタＮＴ１のゲートに過電圧が印加されるのを防止する保護ダイオードである。
【００３０】
このようなトーテムポール回路２２は、直列接続された互いに同種のスイッチング素子であるｎチャネルＭＯＳトランジスタＮＴ１，ＮＴ２からなる、いわゆるトーテムポール構造を有している。これらｎチャネルＭＯＳトランジスタＮＴ１，ＮＴ２は共に、正の制御電圧に応じてオンになり導通するスイッチング素子である。ここで、制御電圧とは、ソース・ゲート間電圧であり、制御電圧が正であるとは、ソースの電位に対するゲートの電位が正であることを意味する。
【００３１】
なお、図５に示されるように、トーテムポール回路２２のＭＯＳトランジスタＮＴ１，ＮＴ２を共にＭＯＳＦＥＴにするのが好ましいが、これに限定されるものではない。たとえば、高電圧側のトランジスタＮＴ１のみを、ゲート・エミッタ間に印加される正の制御電圧に応じて導通するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）で代替してもよいし、または、高電圧側および低電圧側のトランジスタＮＴ１，ＮＴ２の双方をＩＧＢＴで代替してもよい。
【００３２】
また、上記ＭＯＳトランジスタＮＴ１，ＮＴ２の代わりに、電流動作型スイッチング素子であるｎｐｎ型バイポーラトランジスタを使用してもよい。この場合は、高電圧側のバイポーラトランジスタのコレクタが電力回収回路１９に接続され、高電圧側のバイポーラトランジスタのエミッタと低電圧側のバイポーラトランジスタのコレクタとが共通して容量性負荷Ｃｐに接続され、低電圧側のバイポーラトランジスタのエミッタが基準電位に接続される。
【００３３】
プリバッファ回路２０は、ラッチ回路１５からの入力信号電圧ＶINに基づいて、ｎチャネルＭＯＳトランジスタＮ１，Ｎ２および高耐圧ｎチャネルＭＯＳトランジスタＮＴ２のゲートに印加すべき電圧を生成する論理ゲート回路である。
【００３４】
以上の出力回路１６kの動作を以下に説明する。容量性負荷Ｃｐに駆動パルスを印加しないとき、プリバッファ回路２０は、論理値「０」の入力信号電圧ＶINに応じて、ｎチャネルＭＯＳトランジスタＮＴ２をオンにするゲート電圧を供給するとともに、ｎチャネルＭＯＳトランジスタＮ１をオンにしｎチャネルＭＯＳトランジスタＮ２をオフにするゲート電圧を供給する。この結果、高電圧側のｎチャネルＭＯＳトランジスタＮＴ１は導通せず、低電圧側のｎチャネルＭＯＳトランジスタＮＴ２は導通するので、容量性負荷Ｃｐへの出力電圧は基準電位となる。
【００３５】
次に、容量性負荷Ｃｐへの出力電圧を立ち上がるときは、プリバッファ回路２０は、論理値「０」から論理値「１」に変化する入力信号電圧ＶINに応じて、ｎチャネルＭＯＳトランジスタＮ１をオフにし且つｎチャネルＭＯＳトランジスタＮ２をオンにするゲート電圧を供給するとともに、ｎチャネルＭＯＳトランジスタＮＴ２をオフにするゲート電圧を供給する。この結果、高電圧側のｎチャネルＭＯＳトランジスタＮＴ１はオンになって導通し、電力回収回路１９のインダクタＬｉと容量性負荷ＣｐとでＬＣ共振回路が構成される。このＬＣ共振回路の動作により、中点コンデンサＣｉから、ｐチャネルＭＯＳトランジスタＰＲ１，ダイオードＲ１，インダクタＬｉおよびｎチャネルＭＯＳトランジスタＮＴ１を介して容量性負荷Ｃｐに駆動電流（電荷）が供給され、これにより出力電圧のレベルは基準電位から上昇を開始する。その後、ｐチャネルＭＯＳトランジスタＰＲ２をオフからオンにするゲート電圧が印加されると、出力電圧は電源電位ＶＤＤにクランプされる。
【００３６】
一方、出力電圧を立ち下げるときは、電力回収回路１９のｐチャネルＭＯＳトランジスタＰＲ１，ＰＲ２をオフにするゲート電圧が印加されるとともに、ｎチャネルＭＯＳトランジスタＮＲ１をオンにするゲート電圧が印加される。この結果、充電された容量性負荷Ｃｐに蓄積されている電荷が、ｎチャネルＭＯＳトランジスタＮＴ１，インダクタＬｉ，ダイオードＲ２およびｎチャネルＭＯＳトランジスタＮＲ１を介して中点コンデンサＣｉに回収されるので、容量性負荷Ｃｐは放電し、出力電圧のレベルは電源電位ＶＤＤから下降を開始する。その後、電力回収回路１９のｎチャネルＭＯＳトランジスタＮＲ２をオンにするゲート電圧が印加されると、出力電圧は基準電位にクランプされる。
【００３７】
上記出力回路１６k によれば、出力電圧の立ち上がり時および出力電圧の立ち下がり時にｎチャネルＭＯＳトランジスタＮＴ１のドレインに低電圧が供給される低電圧領域においても、ｎチャネルＭＯＳトランジスタＮＴ１は低いオン抵抗を持ち、高い駆動能力を発揮できるので、ソース・ドレイン間の駆動電流の減少を大幅に抑制することができる。
【００３８】
図７は、図１に示した従来の出力回路１０１のｐチャネルＭＯＳトランジスタＰＭ３の特性と、図５に示した本実施例の出力回路１６k のｎチャネルＭＯＳトランジスタＮＴ１の特性とを示すグラフである。このグラフの横軸はソース・ドレイン間の駆動電流の測定値を示し、縦軸はオン抵抗の測定値を示している。なお、オン抵抗の測定値は所定範囲に正規化されている。このグラフ中、曲線３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅは、それぞれ、電源電圧が電圧値Ｖ５，Ｖ４，Ｖ３，Ｖ２，Ｖ１（Ｖ５＞Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１）である場合のプッシュプル回路１０４のｐチャネルＭＯＳトランジスタＰＭ３（図１）の特性曲線を示し、曲線３１は、電源電圧がＶ１〜Ｖ５の範囲にある場合のトーテムポール回路２２のｎチャネルＭＯＳトランジスタＮＴ１（図５）の特性曲線を示している。ここで、電圧値Ｖ１〜Ｖ５を具体的に記載しないが、およそ０〜数十ミリアンペアの範囲の値を持つ。特性曲線３０ａ〜３０ｅによれば、トランジスタの主要動作領域（０〜数十ミリアンペア）において、電源電圧がＶ５からＶ１に向けて小さくなる程に、プッシュプル回路１０４のｐチャネルＭＯＳトランジスタＰＭ３のオン抵抗が増加し、ソース・ドレイン間の駆動電流量が減少することが分かる。これに対して、特性曲線３１の形状は、電圧値Ｖ１〜Ｖ５の範囲内では変化せず、トーテムポール回路２２のＭＯＳトランジスタＮＴ１のオン抵抗が比較的低いことが分かる。また、ＭＯＳトランジスタＮＴ１は、電圧値が主要動作範囲内で変化しても安定した特性を維持している。
【００３９】
以上より、本実施例の駆動回路によれば、低電圧領域でもスイッチング素子であるＭＯＳトランジスタＮＴ１は高い駆動能力を発揮するので、電力回収効率の向上と消費電力の低減が可能になる。また、当該ＭＯＳトランジスタＮＴ１のデバイス領域を拡大せずに、低電圧領域でも十分な駆動電流量を得ることができるので、チップサイズの削減が可能になる。さらには、列電極ドライバ１３の発熱量が減少するので、放熱機構の規模を小さくすることができる。したがって、表示装置（プラズマディスプレイ）１の低コスト化が可能である。
【図面の簡単な説明】
【００４０】
【図１】従来の電力回収回路を持つ駆動回路の構成の一部を概略的に示す図である。
【図２】図１に示した駆動回路の動作を説明するためのタイミングチャートである。
【図３】本発明に係る実施例である表示装置（プラズマディスプレイ）の構成を概略的に示す図である。
【図４】列電極ドライバ（アドレスドライバ）の構成を概略的に示す図である。
【図５】パルス生成回路を構成する出力回路の一例を概略的に示す図である。
【図６】駆動シーケンスの一例を概略的に示す図である。
【図７】ＭＯＳトランジスタの特性を示すグラフである。
【符号の説明】
【００４１】
１  表示装置（プラズマディスプレイ）
１３  列電極ドライバ
１４  シフトレジスタ
１５  ラッチ回路
１６  パルス生成回路
１６1 〜１６m   出力回路
１７Ａ  第１行電極ドライバ
１７Ｂ  第２行電極ドライバ
１８  コントローラ
１９  電力回収回路
２０  プリバッファ回路
２１  レベル変換回路
２２  トーテムポール回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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