(57)【要約】【課題】  静電破壊に対する強度を向上させた静電保護素子及びこの静電保護素子と高電子移動度トランジスタとを同一基板上に形成した半導体装置及びこの半導体装置の製造方法を提供する。【解決手段】  高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置において、静電保護素子は、高電子移動度トランジスタと素子分離された同一基板上であって、キャップ層の表面に第１の電極と第２の電極とを所定間隔をあけて設けるとともに、第１の電極と第２の電極との間のキャップ層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、第１のＰ型領域と第２のＰ型領域とを分離する分離溝をキャップ層から下層側へ向けて形成するとともに、第１のＰ型領域と第２のＰ型領域とを接続することにより同一基板にＮＰＮ構造の保護ダイオードを形成することとした。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ型半導体層の表面に第１の電極と第２の電極とを所定の間隔をあけて設けるとともに、前記第１の電極と前記第２の電極との間の前記Ｎ型半導体層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、前記第１のＰ型領域と前記第２のＰ型領域とを分離する分離溝を前記Ｎ型半導体層に形成するとともに、前記第１のＰ型領域と前記第２のＰ型領域とを接続することにより前記Ｎ型半導体層にＮＰＮ構造の保護ダイオードを形成したことを特徴とする静電保護素子。
【請求項２】
半導体基板上にチャネル層とキャリア供給層と障壁層とキャップ層とを順に積層し、前記キャップ層表面の所定位置にソース電極とドレイン電極とを形成するとともに、前記障壁層の表面近傍に設けた埋め込みゲート領域の表面にゲート電極を形成することによって高電子移動度トランジスタを構成し、この高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置において、
前記静電保護素子は、前記高電子移動度トランジスタと素子分離された前記同一基板上であって、前記キャップ層の表面に第１の電極と第２の電極とを所定間隔をあけて設けるとともに、前記第１の電極と前記第２の電極との間の前記キャップ層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、前記第１のＰ型領域と前記第２のＰ型領域とを分離する分離溝を前記キャップ層から下層側へ向けて形成するとともに、前記第１のＰ型領域と前記第２のＰ型領域とを接続することにより前記同一基板にＮＰＮ構造の保護ダイオードを形成したことを特徴とする半導体装置。
【請求項３】
前記分離溝は、前記チャネル層を空乏化可能とする深さを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
半絶縁性の半導体基板上に、チャネル層とキャリア供給層と障壁層とキャップ層とを順次エピタキシャル成長させ、その後、前記キャップ層表面の所定位置からＰ型の不純物を拡散させることによりＰ型埋め込みゲート領域を形成し、このＰ型埋め込みゲート領域の表面にゲート電極を形成した後、前記キャップ層表面の所定位置にソース電極とドレイン電極とを形成することにより高電子移動度トランジスタを形成し、この高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置の製造方法において、
前記ソース電極及び前記ドレイン電極形成位置以外の前記キャップ層を除去すると同時に、前記静電保護素子の形成領域における前記キャップ層表面の所定位置から下層側へ向けて、前記キャリア層が空乏化する深さまで達する分離溝を形成する工程と、
前記Ｐ型埋め込みゲート領域を形成すると同時に、前記分離溝の両側の前記キャップ層の所定位置にＰ型の不純物を拡散させた第1のＰ型領域と第２のＰ型領域とを形成する工程と、
前記ゲート電極を形成すると同時に、前記第１のＰ型領域と前記第２のＰ型領域と前記分離溝との表面に配線層を形成する工程と、
前記ソース電極及び前記ドレイン電極を形成すると同時に、前記分離溝の両側の前記キャップ層の所定位置に電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護素子及び半導体装置及び同半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、高周波特性に優れ、高速動作が可能な電界効果トランジスタとして、高電子移動度トランジスタ（以下「ＨＥＭＴ（High Electron Mobility Transistor）」という。）が知られていた。
【０００３】
このＨＥＭＴは、その特性から携帯電話をはじめとする携帯用通信装置における高周波用ＲＦ（Radio frequency）回路などに用いられていた。
【０００４】
このような携帯用通信装置は、年々小型化が進んでおり、これに伴って内蔵するＨＥＭＴも小型化が進んでいる。
【０００５】
近年では、ゲート幅が１０〜２０μｍといった微小な構造のＨＥＭＴが開発されている。
【０００６】
このように微小な構造を有するＨＥＭＴは、静電気を帯びた人体との接触による静電気の放電などによって、高電圧のサージ電流がドレインを介してゲートに流れ込み、ゲートを破壊してしまう静電破壊に対して強度が低いことが知られている。
【０００７】
そのため、ＨＥＭＴを備えた半導体装置を形成する際は、ＨＥＭＴを形成する半絶縁性の半導体基板と同一の基板上に静電保護素子を同時に形成し、ＨＥＭＴのゲートとドレインとの間に、この静電保護素子を接続することによってゲートに高電圧のサージ電流が流れ込むことを防止して、ＨＥＭＴの静電破壊に対する強度を強化するようにしていた。
【０００８】
このように、同一基板上にＨＥＭＴ１００と静電保護素子１０１とを形成した半導体装置１０２は、図１０に示すように、ＧａＡｓ（ガリウム・ヒ素）からなる半絶縁性の半導体基板１１上に、ＧａＡｓバッファ層１２と、アンドープＩｎＧａＡｓ（インジウム・ガリウム・ヒ素）チャネル層１３と、アンドープＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）スペーサ層１４と、ｎ＋ＡｌＧａＡｓキャリア供給層１５と、ｎ−ＡｌＧａＡｓ障壁層１６と、ｎ＋ＧａＡｓキャップ層１７とが順にエピタキシャル成長されたエピタキシャル層１０３が形成されている。
【０００９】
また、ＨＥＭＴ１００の形成領域と静電保護素子１０１の形成領域との間のエピタキシャル層１０３は、エッチングにより除去されており、これにより、ＨＥＭＴ１００と静電保護素子１０１とを素子分離している。
【００１０】
この素子分離用にエッチングされた部分のエピタキシャル層１０３の表面と、静電保護素子１０１の形成領域におけるｎ＋ＧａＡｓキャップ層１７の表面と、ＨＥＭＴ１００の形成領域におけるｎ−ＡｌＧａＡｓ障壁層１６の表面には、ＳｉＮ（窒化シリコン）からなる絶縁層１８が形成されている。
【００１１】
静電保護素子１０１の形成領域には、表面に形成した絶縁層１８の所定位置の２箇所に開口１８ｄ、１８ｅが設けられており、この開口１８ｄ、１８ｅからｎ＋ＧａＡｓキャップ層１７にＰ型不純物であるＺｎ（亜鉛）を拡散させることにより第１のＰ型ＧａＡｓ領域１１０と第２のＰ型ＧａＡｓ領域１１１が形成されており、この第１のＰ型ＧａＡｓ領域１１０と第２のＰ型ＧａＡｓ領域１１１の各上部に静電保護素子１０１の第１の電極１１３と第２の電極１１４とが設けられている。
【００１２】
このように、静電保護素子１０１は、ｎ＋ＧａＡｓキャップ層１７と、ｎ−ＡｌＧａＡｓ障壁層１６と、第１のＰ型ＧａＡｓ領域１１０と第２のＰ型ＧａＡｓ領域１１１とからなるＰＮＰ構造の保護ダイオードにより構成しており、この静電保護素子１０１をＨＥＭＴ１００のドレイン電極１１６とゲート電極１１２との間に接続することによってＨＥＭＴ１００のドレイン電極１１６からゲート電極１１２に直接高電圧のサージ電流が流れ込むことを防止するようにしていた（たとえば、特許文献１参照。）。
【００１３】
なお、第１のＰ型ＧａＡｓ領域１１０と第２のＰ型ＧａＡｓ領域１１１とを形成する際は、同時に、ＨＥＭＴ１００形成領域のｎ−ＡｌＧａＡｓ障壁層１６の所定領域にもＺｎを拡散させており、これによってＨＥＭＴの埋め込みゲート領域１９を形成している。
【００１４】
そして、この埋め込みＰ型ＧａＡｓゲート領域１９の上部に、ゲート電極１１２を設けており、このゲート電極１１２から所定の間隔をあけた両側に、ＨＥＭＴ１００のソース電極１１５とドレイン電極１１６とがｎ＋ＧａＡｓキャップ層１７を介してｎ−ＡｌＧａＡｓ障壁層１６の上部に設けられている。
【特許文献１】特開２００２−９２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように、従来、ＨＥＭＴと同一基板に静電保護素子を形成した半導体装置では、ＰＮＰ構造を有する保護ダイオードを静電保護素子として設けていたが、近年、接合型ＦＥＴ（Junction Field Effect Transistor）などＨＥＭＴ以外のトランジスタに関しては、ＰＮＰ構造の保護ダイオードよりもＮＰＮ構造の保護ダイオードの方が静電破壊に対する強度が高いことが知られている。
【００１６】
そこで、ＨＥＭＴに関しても、ＮＰＮ構造の保護ダイオード静電保護素子として同一基板上に設けることが望まれているが、ＨＥＭＴを形成する半絶縁性の半導体基板上には、予め電子が走行するアンドープＩｎＧａＡｓチャネル層が形成されている。
【００１７】
そのため、この半絶縁性の半導体基板上に、静電保護素子としてＮＰＮ構造の保護ダイオードを形成すると、ｎ＋キャップ層の下方に存在するアンドープＩｎＧａＡｓチャネル層にリーク電流が流れてしまうこととなり、ＮＰＮ構造の保護ダイオードが静電保護素子として機能しないおそれがあった。
【課題を解決するための手段】
【００１８】
そこで、請求項１に係る本発明では、Ｎ型半導体層の表面に第１の電極と第２の電極とを所定の間隔をあけて設けるとともに、第１の電極と第２の電極との間のＮ型半導体層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、第１のＰ型領域と第２のＰ型領域とを分離する分離溝をＮ型半導体層に形成するとともに、第１のＰ型領域と第２のＰ型領域とを接続することによりＮ型半導体層にＮＰＮ構造の保護ダイオードを形成した静電保護素子を提供することとした。
【００１９】
また、請求項２に係る本発明では、半導体基板上にチャネル層とキャリア供給層と障壁層とキャップ層とを順に積層し、キャップ層表面の所定位置にソース電極とドレイン電極とを形成するとともに、障壁層の表面近傍に設けた埋め込みゲート領域の表面にゲート電極を形成することによって高電子移動度トランジスタを構成し、この高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置において、静電保護素子は、高電子移動度トランジスタと素子分離された同一基板上であって、キャップ層の表面に第１の電極と第２の電極とを所定間隔をあけて設けるとともに、第１の電極と第２の電極との間のキャップ層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、第１のＰ型領域と第２のＰ型領域とを分離する分離溝をキャップ層から下層側へ向けて形成するとともに、第１のＰ型領域と第２のＰ型領域とを接続することにより同一基板にＮＰＮ構造の保護ダイオードを形成することとした。
【００２０】
また、請求項３に係る本発明では、分離溝は、チャネル層を空乏化可能とする深さを有することとした。
【００２１】
また、請求項４に係る本発明では、半絶縁性の半導体基板上に、チャネル層とキャリア供給層と障壁層とキャップ層とを順次エピタキシャル成長させ、その後、キャップ層表面の所定位置からＰ型の不純物を拡散させることによりＰ型埋め込みゲート領域を形成し、このＰ型埋め込みゲート領域の表面にゲート電極を形成した後、キャップ層表面の所定位置にソース電極とドレイン電極とを形成することにより高電子移動度トランジスタを形成し、この高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置の製造方法において、ソース電極及びドレイン電極形成位置以外のキャップ層を除去すると同時に、静電保護素子の形成領域におけるキャップ層表面の所定位置から下層側へ向けて、キャリア層が空乏化する深さまで達する分離溝を形成する工程と、Ｐ型埋め込みゲート領域を形成すると同時に、分離溝の両側のキャップ層の所定位置にＰ型の不純物を拡散させた第1のＰ型領域と第２のＰ型領域とを形成する工程と、ゲート電極を形成すると同時に、第１のＰ型領域と第２のＰ型領域と分離溝との表面に配線層を形成する工程と、ソース電極及びドレイン電極を形成すると同時に、分離溝の両側のキャップ層の所定位置に電極を形成する工程とを有することとした。
【発明の効果】
【００２２】
本発明では、以下に記載するような効果を奏する。
【００２３】
すなわち、請求項１に係る本発明では、Ｎ型半導体層の表面に第１の電極と第２の電極とを所定の間隔をあけて設けるとともに、第１の電極と第２の電極との間のＮ型半導体層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、第１のＰ型領域と第２のＰ型領域とを分離する分離溝をＮ型半導体層に形成するとともに、第１のＰ型領域と第２のＰ型領域とを接続することによりＮ型半導体層にＮＰＮ構造の保護ダイオードを形成した静電保護素子を提供することとしたため、Ｎ型の半導体層の表面近傍に、ＰＮＰ構造の保護ダイオードよりも静電破壊に対する強度が高いＮＰＮ構造の保護ダイオードを形成することができ、静電保護素子の静電破壊に対する強度を向上させた静電保護素子を提供することができる。
【００２４】
また、請求項２に係る本発明では、半導体基板上にチャネル層とキャリア供給層と障壁層とキャップ層とを順に積層し、キャップ層表面の所定位置にソース電極とドレイン電極とを形成するとともに、障壁層の表面近傍に設けた埋め込みゲート領域の表面にゲート電極を形成することによって高電子移動度トランジスタを構成し、この高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置において、静電保護素子は、高電子移動度トランジスタと素子分離された同一基板上であって、キャップ層の表面に第１の電極と第２の電極とを所定間隔をあけて設けるとともに、第１の電極と第２の電極との間のキャップ層表面に第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設け、第１のＰ型領域と第２のＰ型領域とを分離する分離溝をキャップ層から下層側へ向けて形成するとともに、第１のＰ型領域と第２のＰ型領域とを接続することにより同一基板にＮＰＮ構造の保護ダイオードを形成することとしたため、ＰＮＰ構造を有する静電保護素子よりも静電破壊に対する強度が高く、チャネル層におけるリーク電流の発生を防止した静電保護素子を提供することができる。
【００２５】
また、請求項３に係る本発明では、分離溝は、チャネル層を空乏化可能とする深さを有することとしたため、障壁層のエッチングを必要最小限に抑えることができるので、製造プロセスの複雑化を未然に防止しつつ、静電破壊に対する強度を向上させた半導体装置を提供することができる。
【００２６】
また、請求項４に係る本発明では、半絶縁性の半導体基板上に、チャネル層とキャリア供給層と障壁層とキャップ層とを順次エピタキシャル成長させ、その後、キャップ層表面の所定位置からＰ型の不純物を拡散させることによりＰ型埋め込みゲート領域を形成し、このＰ型埋め込みゲート領域の表面にゲート電極を形成した後、キャップ層表面の所定位置にソース電極とドレイン電極とを形成することにより高電子移動度トランジスタを形成し、この高電子移動度トランジスタと同一基板上に静電保護素子を形成した半導体装置の製造方法において、ソース電極及びドレイン電極形成位置以外のキャップ層を除去すると同時に、静電保護素子の形成領域におけるキャップ層表面の所定位置から下層側へ向けて、キャリア層が空乏化する深さまで達する分離溝を形成する工程と、Ｐ型埋め込みゲート領域を形成すると同時に、分離溝の両側のキャップ層の所定位置にＰ型の不純物を拡散させた第1のＰ型領域と第２のＰ型領域とを形成する工程と、ゲート電極を形成すると同時に、第１のＰ型領域と第２のＰ型領域と分離溝との表面に配線層を形成する工程と、ソース電極及びドレイン電極を形成すると同時に、分離溝の両側のキャップ層の所定位置に電極を形成する工程とを有することとしたため、製造工程数を増加させることなく、静電破壊に対する強度を強化した静電保護素子を高電子移動度トランジスタと同一基板上に同時に形成することができる。
【発明を実施するための最良の形態】
【００２７】
本発明に係る静電保護素子は、半絶縁性のＮ型半導体層の表面に第１の電極と第２の電極とを所定の間隔をあけて設けるとともに、この第１の電極と第２の電極との間のＮ型半導体層表面からＰ型の不純物を拡散させることにより第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設けている。
【００２８】
さらに、第１のＰ型領域と第２のＰ型領域との間には、この第１のＰ型領域と第２のＰ型領域とを分離する分離溝をＮ型半導体層の表層面から下層面側に向けて形成している。
【００２９】
そして、この第１のＰ型領域と第２のＰ型領域と分離溝との上部に配線層を形成して第１のＰ型領域と第２のＰ型領域とを接続することによりＮ型半導体層にＮＰＮ構造の保護ダイオードを形成している。
【００３０】
このように、第１のＰ型領域と第２のＰ型領域との間に分離溝を形成するとともに、第１のＰ型領域と第２のＰ型領域とを配線層によって接続したことによって、Ｎ型半導体層中よりも配線層中の方が抵抗値が低くなるため、第１の電極又は第２の電極に電圧が印加された場合に、電子がＮ型半導体層を通過して第１のＰ型領域と第２のＰ型領域との間を移動することがなくなる。
【００３１】
このようにして、Ｎ型半導体層にＮＰＮ構造を有する保護ダイオードを形成することができるようになり、静電保護素子の静電耐圧が向上させることができる。
【００３２】
また、このようにＮ型半導体層に形成可能なＮＰＮ構造の静電保護素子を、高電子移動度トランジスタを形成する半導体基板と同一の半導体基板上に形成し、この静電保護素子を高電子移動度トランジスタのゲート電極とドレイン電極との間に接続することによって、静電破壊に対する強度を強化した半導体装置とすることができる。
【００３３】
すなわち、半導体基板上にチャネル層とキャリア供給層と障壁層とキャップ層とを順に積層し、キャップ層表面の所定位置にソース電極とドレイン電極とを形成するとともに、障壁層の表面近傍に設けた埋め込みゲート領域の表面にゲート電極を形成することによって高電子移動度トランジスタを構成し、この高電子移動度トランジスタを形成する半導体基板と同一の半導体基板上に、次のように構成した静電保護素子を形成する。
【００３４】
この静電保護素子は、高電子移動度トランジスタと素子分離された同一の半導体基板上であって、キャップ層の表面に第１の電極と第２の電極とを所定間隔をあけて設けており、この第１の電極と第２の電極との間のキャップ層表面からＰ型の不純物を拡散させることによって第１のＰ型領域と第２のＰ型領域とを所定間隔をあけて設けている。
【００３５】
そして、この第１のＰ型領域と第２のＰ型領域との間に、第１のＰ型領域と第２のＰ型領域とを分離する分離溝をキャップ層から下層側へ向けて形成している。
【００３６】
さらに、この分離溝と第１のＰ型領域と第２のＰ型領域との上部に配線層を形成することによって第１のＰ型領域と第２のＰ型領域とを接続することで、同一の半導体基板上にＮＰＮ構造の保護ダイオードを形成することにより構成している。
【００３７】
このように、ＮＰＮ構造の保護ダイオードは、従来のＰＮＰ構造の保護ダイオードよりも静電破壊に対する強度が高いため、このＮＰＮ構造の保護ダイオードにより構成した静電保護素子を高電子移動度トランジスタと同一の半導体基板上に設けることによって、高電子移動度トランジスタの静電破壊に対する強度を強化させることができる。
【００３８】
また、第１のＰ型領域と第２のＰ型領域との間に形成した分離溝は、チャネル層を空乏化させることができる深さとなるように形成している。
【００３９】
そのため、この分離溝はＮＰＮ構造の保護ダイオードを形成するために必要最小限の深さまでキャップ層と障壁層とをエッチングすればよいため、比較的短時間のエッチングにより分離溝を形成することができる。
【００４０】
以下に、高電子移動度トランジスタ（以下、ＨＥＭＴ「High Electron Mobility Transistor」１という。）と同一基板上に静電保護素子２を形成した本発明に係る半導体装置３について、図面を参照しながら説明する。
【００４１】
この半導体装置３は、図１に示すように、半絶縁性の半導体基板であるＧａＡｓ(ガリウム・ヒ素)基板２１の表面に、ＧａＡｓバッファ層２２と、アンドープのＩｎＧａＡｓ（インジウム・ガリウム・ヒ素）チャネル層２３と、同じくアンドープのＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）スペーサ層２４と、比較的高濃度にＮ型の不純物をドープしたＮ＋ＡｌＧａＡｓキャリア供給層２５と、比較的低濃度にＮ型の不純物をドープしたｎ−ＡｌＧａＡｓ障壁層２６と、比較的高濃度にＮ型の不純物をドープしたｎ＋ＧａＡｓキャップ層２７とを順次エピタキシャル成長させたエピタキシャル層４が形成されている。
【００４２】
また、ＨＥＭＴ形成領域５と静電保護素子形成領域６との間のエピタキシャル層４をエッチングにより除去することによって、ＨＥＭＴ１と静電保護素子２とを素子分離するようにしている。
【００４３】
また、ＨＥＭＴ形成領域５において、ｎ−ＡｌＧａＡｓ障壁層２６の所定位置には、Ｐ型の不純物であるＺｎ（亜鉛）を拡散させた埋め込みゲート領域７が形成されており、この埋め込みゲート領域７の上部にＴｉ（チタン）とＰｔ（白金）とＡｕ（金）とを順次積層させたゲート電極８が形成されている。
【００４４】
そして、このゲート電極８の両側にＨＥＭＴ１のソース電極９とドレイン電極１０とがｎ＋ＧａＡｓキャップ層２７を介してｎ−ＡｌＧａＡｓ障壁層２６の上部に形成されてＨＥＭＴ１を構成している。
【００４５】
また、静電保護素子形成領域６において、ｎ＋ＧａＡｓキャップ層２７の表面には、第１の電極２１１と第２の電極２１２とが所定間隔をあけて形成されており、この第１の電極２１１と第２の電極の間のｎ＋ＧａＡｓキャップ層２７内部には、所定間隔をあけてＰ型の不純物を拡散させた第１のＰ型領域２９ａと第２のＰ型領域２９ｂとが形成されている。
【００４６】
この第１の電極２１１と第２の電極２１２とは、ＨＥＭＴ１のソース電極９及びドレイン電極１０を形成する工程で同時に同一材料によって形成されるものである。
【００４７】
また、第１のＰ型領域２９ａと第２のＰ型領域２９ｂとは、ＨＥＭＴ１の埋め込みゲート領域７を形成する工程で同時に同一材料によって形成されるものである。
【００４８】
さらに、この第1のＰ型領域２９ａと第２のＰ型領域２９ｂとの間には、この第1のＰ型領域２９ａと第２のＰ型領域２９ｂとを分離する分離溝１１が形成されている。
【００４９】
特に、この分離溝１１は、ＨＥＭＴ１を形成する際にエピタキシャル成長させたＩｎＧａＡｓチャネル層２３に蓄積されるキャリア（電子）が完全に空乏化される深さとなるように形成されている。
【００５０】
そして、この分離溝１１と第１のＰ型領域２９ａと第２のＰ型領域２９ｂとの上部にＡｕＧｅ（金・ゲルマニウム）とＮｉ（ニッケル）とＡｕとを順次積層させた配線層２１０を形成することによって第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを接続している。
【００５１】
また、配線層２１０は、ＨＥＭＴ１のゲート電極８を形成する工程で同時に同一材料により形成されるものである。
【００５２】
このように、静電保護素子形成領域６には、ｎ＋ＧａＡｓキャップ層２７とｎ−ＡｌＧａＡｓ障壁層２６とからなるＮ型領域と、第１のＰ型領域２９ａとによってＰＮ接合のダイオードが形成されており、また、ｎ＋ＧａＡｓキャップ層２７とｎ−ＡｌＧａＡｓ障壁層２６とからなるＮ型領域と、第２のＰ型領域２９ｂとによってＰＮ接合のダイオードが形成されている。
【００５３】
そして、第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを配線層２１０で接続することによってＰＮＰ構造の保護ダイオードが形成されている。なお、図中に示す符号２８はＳｉＮ（窒化シリコン）からなる絶縁層である。
【００５４】
以下に、ＨＥＭＴ１を形成する基板と同一のＧａＡｓ基板２１上に静電保護素子２を形成する半導体装置３の製造方法について図２〜図９を参照して説明する。
【００５５】
なお、本実施の形態では、静電保護素子形成領域６に関してのみ図示し、ＨＥＭＴ形成領域５に関しては図示を省略して説明する。
【００５６】
まず、図２に示すように、半絶縁性の半導体基板であるＧａＡｓ基板２１の表面に、ＨＥＭＴを形成するのに必要な、ＧａＡｓバッファ層２２と、アンドープのＩｎＧａＡｓチャネル層２３と、同じくアンドープのＡｌＧａＡｓスペーサ層２４と、比較的高濃度にＮ型の不純物をドープしたｎ＋ＡｌＧａＡｓキャリア供給層２５と、比較的低濃度にＮ型の不純物をドープしたｎ−ＡｌＧａＡｓ障壁層２６と、比較的高濃度にＮ型の不純物をドープしたｎ＋ＧａＡｓキャップ層２７とを順次エピタキシャル成長させる。
【００５７】
次に、図３に示すように、このエピタキシャル成長させた各層のうち、ＨＥＭＴ形成領域５と静電保護素子形成領域６以外の部分をリン酸と過酸化水素水との混合液を用いたエッチングにより除去することによって、ＨＥＭＴ形成領域５と静電保護素子形成領域６との素子分離を行う。
【００５８】
次に、ＨＥＭＴ形成領域５において、ソース電極９の極形成領域とドレイン電極１０の形成領域以外の部分のｎ＋ＧａＡｓキャップ層２７をエッチングにより除去する。
【００５９】
このとき同時に、図４に示すように、静電保護素子形成領域６において、保護ダイオードの第1のＮ型領域２７ａと第２のＮ型領域２７ｂとなる部分以外のｎ＋ＧａＡｓキャップ層２７をクエン酸と過酸化水素水との混合液を用いたエッチングにより除去する。
【００６０】
その後、第１のＮ型領域２７ａと第２のＮ型領域２７ｂとの間のｎ−ＡｌＧａＡｓ障壁層２６の一部が薄膜化されるように予めフォトリソグラフィによるマスク処理を施した後に、リン酸と過酸化水素水との混合液を用いたエッチングを行うことによって、後に形成する第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを分離する分離溝１１を形成する（図５参照。）。
【００６１】
特に、この分離溝１１は、ＩｎＧａＡｓチャネル層２３に蓄積されるキャリア（電子）が完全に空乏化される深さに達するまでエッチングすることにより形成している。
【００６２】
その後、図５に示すように、これら全ての表面にＳｉＮからなる絶縁層２８を形成する。
【００６３】
次に、ＨＥＭＴ形成領域５において、絶縁層２８の表面にフォトリソグラフィにより所定のパターニングを施したマスク層を形成した後、エッチングを行うことによってゲート電極８の形成位置の絶縁層２８にゲート用開口を形成する。
【００６４】
このとき同時に、図６に示すように、フォトリソグラフィとエッチングにより、保護ダイオードの第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを形成する位置の絶縁層２８にも第１のＰ型領域用開口２８ｃと第２のＰ型領域用開口２８ｄとを形成する。
【００６５】
その後、ＨＥＭＴ形成領域５において、ゲート用開口からｎ−ＡｌＧａＡｓ障壁層２６へＰ型の不純物であるＺｎを拡散させることによって埋め込みゲート領域７を形成する。
【００６６】
このとき同時に、図７に示すように、第１のＰ型領域用開口２８ｃ及び第２のＰ型領域用開口２８ｄからｎ−ＡｌＧａＡｓ障壁層２６へＺｎを拡散させることにより、第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを形成する。
【００６７】
なお、Ｚｎをｎ−ＡｌＧａＡｓ障壁層２６に拡散させる際は、Ｈ２（水素）とＡｓＨ３（ヒ化水素）雰囲気中でＺｎの供給源となるＺｎ（ＣＨ３）２（ジメチルジンク）を用いて気相拡散させるようにしている。
【００６８】
次に、これら全ての表面にＴｉとＰｔとＡｕとを蒸着又はスパッタリングにより順次積層させた多層金属層を形成する。
【００６９】
その後、ＨＥＭＴ形成領域５において、この多層金属層の表面にフォトリソグラフィを用いて所定のパターニングを施したマスク層を形成した後、エッチングを行うことによって埋め込みゲート領域７の上部に多層金属膜からなるゲート電極８を形成する。
【００７０】
このとき同時に静電保護素子形成領域に対してもフォトリソグラフィとエッチングを行い、図８に示すように、第１のＰ型領域２９ａと第２のＰ型領域２９ｂの上部と、分離溝１１を含む第１のＰ型領域２９ａと第２のＰ型領域２９ｂとの間の絶縁層２８との表面に多層金属膜による配線層２１０を形成することによって、第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを接続する。
【００７１】
このように、同一工程において、同一の材料を用いてゲート電極８と配線層２１０とを形成するようにしている。
【００７２】
次に、ＨＥＭＴ形成領域５において、ソース電極９の形成領域及びドレイン電極１０の形成領域の絶縁層２８を除去することによってｎ＋ＧａＡｓキャップ層２７の表面を露出させるとともに、静電保護素子形成領域６においても保護ダイオードの第１のＮ型領域２７ａ及び第２のＮ型領域２７ｂ上部の絶縁層２８を除去して、ｎ＋ＧａＡｓキャップ層２７の表面を部分的に露出させる。
【００７３】
その後、これら全ての表面にＡｕＧｅとＮｉとＡｕとを蒸着又はスパッタリングにより順次積層させた後、ＨＥＭＴ形成領域５において、この積層させた多層金属膜にフォトリソグラフィとエッチングを行うことによって、ｎ＋ＧａＡｓキャップ層２７とオーミック接合するように、多層金属膜によるソース電極９とドレイン電極１０とを形成する。
【００７４】
このとき同時に、図９に示すように、保護ダイオードの第１のＮ型領域２７ａ及び第２のＮ型領域２７ｂ上部に多層金属膜からなる第１の電極２１１と第２の電極２１２とを形成して静電保護素子２を形成する。
【００７５】
最後に、ＨＥＭＴ１のゲート電極８とソース電極９とドレイン電極１０と、静電保護素子２の第１の電極２１１と第２の電極２１２のそれぞれのコンタクト抵抗を低減するためのアロイ処理（熱処理）を行って、図１に示すような同一のＧａＡｓ基板２１上にＨＥＭＴ１と静電保護素子２とを形成した半導体装置３を形成する。
【００７６】
このように、本実施の形態では、ＨＥＭＴ１を形成する基板と同一のＧａＡｓ基板２１上に、第１のＮ型領域２７ａと第２のＮ型領域２７ｂを設けるとともに、第１のＰ型領域２９ａと第２のＮ型領域２９ｂとを形成し、さらに、この第１のＰ型領域２９ａと第２のＰ型領域２９ｂとを配線層２１０によって接続することによって、ＮＰＮ構造の保護ダイオードを形成することができるので、静電破壊に対する強度を向上させた静電保護素子２とＨＥＭＴ１とを同一のＧａＡｓ基板２１上に形成した半導体装置３を製造工程数を増加させることなく製造することができる。
【図面の簡単な説明】
【００７７】
【図１】ＨＥＭＴと同一基板上に静電保護素子を形成した本発明に係る半導体装置を示す断面図である。
【図２】本発明に係る静電保護素子の製造工程を示す断面図である。
【図３】本発明に係る静電保護素子の製造工程を示す断面図である。
【図４】本発明に係る静電保護素子の製造工程を示す断面図である。
【図５】本発明に係る静電保護素子の製造工程を示す断面図である。
【図６】本発明に係る静電保護素子の製造工程を示す断面図である。
【図７】本発明に係る静電保護素子の製造工程を示す断面図である。
【図８】本発明に係る静電保護素子の製造工程を示す断面図である。
【図９】本発明に係る静電保護素子の製造工程を示す断面図である。
【図１０】ＨＥＭＴと同一基板上に静電保護素子を形成した従来の半導体装置を示す断面図である。
【符号の説明】
【００７８】
１  ＨＥＭＴ
２  静電保護素子
３  半導体装置
４  エピタキシャル層
５  ＨＥＭＴ形成領域
６  静電保護素子形成領域
７  埋め込みゲート領域
８  ゲート電極
９  ソース電極
１０  ドレイン電極
１１  分離溝
２１  ＧａＡｓ基板
２２  ＧａＡｓバッファ層
２３  ＩｎＧａＡｓチャネル層
２４  ＡｌＧａＡｓスペーサ層
２５  ｎ＋ＡｌＧａＡｓキャリア供給層
２６  ｎ−ＡｌＧａＡｓ障壁層
２７  ｎ＋ＧａＡｓキャップ層
２７ａ  第１のＮ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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