(57)【要約】【課題】  出力段のｐ−ＦＥＴのオン抵抗を低くするために、その電流能力を大きくしたトランジスタサイズにしても、出力信号の立ち上がりが急峻になりノイズが発生することを防止する。【解決手段】  飽和電流を、レベルシフト回路２０に用いられるｎチャンネル型電界効果トランジスタ２４の飽和電流より小さくしたｎチャンネル型電界効果トランジスタ４２を、出力端子と高電圧を供給する高電圧電源端子との間に接続されたｐチャンネル型電界効果トランジスタ１１のゲート端子と、基準電圧電源端子ＧＮＤ間に設けることにより、ｐチャンネル型電界効果トランジスタ１１のゲートドレイン間の寄生容量１１ａと、ｎチャンネル型電界効果トランジスタ４２の飽和電流の働きにより、ｐチャンネル型電界効果トランジスタ１１がオン時の出力の立ち上がり時間が速くなることを防止し、ノイズの発生を防止する。【選択図】  図１
2006067311.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と高電圧を供給する高電圧電源端子との間に接続された第１のｐチャンネル型電界効果トランジスタと、前記出力端子と基準電圧電源端子との間に接続された第１のｎチャンネル型電界効果トランジスタとを出力段に備えた半導体集積回路において、
前記第１のｐチャンネル型電界効果トランジスタのゲート端子にドレイン端子を接続し、ソース端子を前記基準電圧電源端子に接続した第２のｎチャンネル型電界効果トランジスタと、ソース端子を前記高電圧電源端子に、ドレイン端子を前記第１のｐチャンネル型電界効果トランジスタの前記ゲート端子及び前記第２のｎチャンネル型電界効果トランジスタの前記ドレイン端子に接続した第２のｐチャンネル型電界効果トランジスタとを具備したインバータ回路と、
前記第２のｐチャンネル型電界効果トランジスタのゲート端子にドレイン端子を接続し、ソース端子を前記基準電圧電源端子に接続した第３のｎチャンネル型電界効果トランジスタと、ソース端子を前記高電圧電源端子に、ドレイン端子を前記第２のｐチャンネル型電界効果トランジスタの前記ゲート端子及び前記第３のｎチャンネル型電界効果トランジスタの前記ドレイン端子に接続した第３のｐチャンネル型電界効果トランジスタとを具備し、制御信号に応じて、前記第２のｐチャンネル型電界効果トランジスタをオンまたはオフさせるレベルシフト回路と、
を有し、
前記第２のｎチャンネル型電界効果トランジスタの飽和電流を、前記第３のｎチャンネル型電界効果トランジスタの飽和電流よりも小さくしたことを特徴とする半導体集積回路。
【請求項２】
前記第２のｎチャンネル型電界効果トランジスタの前記飽和電流を、前記第２のｎチャンネル型電界効果トランジスタのゲート長またはゲート幅により調整したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２のｎチャンネル型電界効果トランジスタの前記飽和電流と、前記第１のｐチャンネル型電界効果トランジスタのゲートドレイン間の寄生容量とにより、前記第１のｐチャンネル型電界効果トランジスタをオンする際、前記第１のｐチャンネル型電界効果トランジスタのゲート電位を引き上げることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、プラズマディスプレイパネル（以下ＰＤＰと称す）を駆動するドライバＩＣ（Integrated Circuit）のように、高電圧、大電流の信号を出力する半導体集積回路に関する。
【背景技術】
【０００２】
ＰＤＰを駆動するドライバＩＣなどでは、高電圧、大電流を出力する半導体集積回路が用いられている。
図２は、従来の半導体集積回路の回路図である。
【０００３】
高電圧、大電流の信号を出力する従来の半導体集積回路は、プッシュプル出力を行う出力段のｐチャンネル型電界効果トランジスタ（以下ｐ−ＦＥＴ（Field Effect Transistor）と称す）５１及びｎチャンネル型電界効果トランジスタ（以下ｎ−ＦＥＴと称す）５２と、レベルシフト回路６０と、制御回路７０を有する。ここで、ｐ−ＦＥＴ５１、ｎ−ＦＥＴ５２及びレベルシフト回路６０は、例えば１００Ｖの高電圧で駆動し、制御回路７０は、例えば５Ｖの低電圧で駆動する。
【０００４】
ｐ−ＦＥＴ５１は、出力端子ＯＵＴと高電圧を供給する高電圧電源端子ＶＤＨとの間に接続されており、ｎ−ＦＥＴ５２は出力端子ＯＵＴと基準電圧電源端子ＧＮＤとの間に接続されている。
【０００５】
レベルシフト回路６０は、高耐圧のｐ−ＦＥＴ６１、６２と、ｎ−ＦＥＴ６３、６４から構成される回路である。ｐ−ＦＥＴ６１は、ソース端子を、例えば１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨに、ドレイン端子をｎ−ＦＥＴ６３のドレイン端子、ｐ−ＦＥＴ６２のゲート端子に接続している。ｐ−ＦＥＴ６１のゲート端子は、ｐ−ＦＥＴ６２のドレイン端子及びｎ−ＦＥＴ６４のドレイン端子と接続されている。また、ｐ−ＦＥＴ６２も同様に、ソース端子を高電圧電源端子ＶＤＨに接続しており、ドレイン端子は、ｎ−ＦＥＴ６４のドレイン端子、ｐ−ＦＥＴ６１のゲート端子に接続されている。ｐ−ＦＥＴ６２のゲート端子は、ｐ−ＦＥＴ６１のドレイン端子と接続されている。また、ｎ−ＦＥＴ６３、６４のソース端子はともに基準電圧電源端子ＧＮＤに接続されている。また、ｎ−ＦＥＴ６３、６４のゲート端子には、制御回路７０から互いに異なる論理レベル（Ｈ（High）またはＬ（Low）レベル）の低電圧の制御信号が入力される。レベルシフト回路６０の出力は、ｐ−ＦＥＴ６２のドレイン端子から取り出され、出力段のｐ−ＦＥＴ５１のゲート端子に入力される。
【０００６】
このような半導体集積回路では、出力信号がＬレベルからＨレベルに遷移するとき、以下のような動作が行われる。まず、出力信号がＬレベルの状態では、制御回路７０からの低電圧の制御信号により、ｎ−ＦＥＴ６３はオン、ｎ−ＦＥＴ６４はオフする。これによりｐ−ＦＥＴ６１はオフ、ｐ−ＦＥＴ６２がオンとなり、ｐ−ＦＥＴ５１のゲート電位は高電圧のＨレベルとなる。このときｎ−ＦＥＴ５２は、ゲート電位が制御回路７０からの低電圧の制御信号によりＨレベルになり、オンする。これにより、出力信号はＬレベルとなる。
【０００７】
出力信号をＨレベルに遷移させる際、制御回路７０からの制御信号によりｎ−ＦＥＴ６３をオフ、ｎ−ＦＥＴ６４をオン、出力段のｎ−ＦＥＴ５２をオフにするが、このときまだｐ−ＦＥＴ６２がオンしているので、ｐ−ＦＥＴ６２とｎ−ＦＥＴ６４の間では貫通電流Ｉｔが発生する。その後、図中のノードＮ１の電位（ｐ−ＦＥＴ５１のゲート電位）は下降し始め、ｐ−ＦＥＴ６１もオンし始めることによりｐ−ＦＥＴ６２はオフし、ｐ−ＦＥＴ５１のゲート電位は加速的にＬレベルに下降していく。これによりｐ−ＦＥＴ５１がオンし、出力信号が高電圧のＨレベルに急激に立ち上がる。
【０００８】
しかし、この立ち上がり時間が急峻になると、大きなピーク電流が流れ、ノイズによる誤動作やＥＭＩ（Electro Magnetic Interference）ノイズによる電磁障害が発生する問題があった。
【０００９】
このような、出力信号の立ち上がり時のノイズの発生を防止するために、従来、出力段のｐ−ＦＥＴ５１のゲートソース間電圧を、スイッチング時の一定時間、一定電位にクランプして、出力（供給電流）の立ち上がりを緩和する技術があった（例えば、特許文献１参照）。また、スイッチング時に、出力段のｐ−ＦＥＴ５１またはｎ−ＦＥＴ５２のゲート端子に供給する制御信号のタイミングをコントロールして、スイッチング時に急峻なエッジが生じないようにした技術もあった（例えば、特許文献２参照）。
【００１０】
ところで、ｐ−ＦＥＴ６２とｎ−ＦＥＴ６４間で貫通電流を発生させながら、ノードＮ１の電位がＬレベルに下降していくのは、ｐ−ＦＥＴ６２よりｎ−ＦＥＴ６４（ｐ−ＦＥＴ６１よりｎ−ＦＥＴ６３）のほうが、電流能力（飽和電流）が大きいからである。この貫通電流が発生する時間を短くするためには、ｎ−ＦＥＴ６３、６４の電流能力（飽和電流）を、ｐ−ＦＥＴ６１、６２よりも十分大きくする必要がある。
【００１１】
ｐ−ＦＥＴ５１のゲートは、このレベルシフト回路６０のｎ−ＦＥＴ６４によりスムースにＬレベルに引き下げられオンした場合、出力電位の立ち上がり時間は、ほぼｐ−ＦＥＴ５１の電流能力（飽和電流）により決定される。放電セルなどの容量負荷が出力に存在する場合には、このｐ−ＦＥＴ５１の電流能力と、出力の容量負荷に比例した立ち上がり時間になる。フラットディスプレイパネルに、この半導体集積回路を用いる場合には、パネルの動作上、立ち上がり時間が適した時間になるようにｐ−ＦＥＴ５１の電流能力を設計することになる。ただし、熱の発生をできるだけ抑えるためには、できるだけｐ−ＦＥＴ５１を大きくしてゲート幅を広くし、オン抵抗を下げる必要もある。
【特許文献１】特開平１１−９８０００号公報（段落番号〔００１９〕〜〔００２３〕，図１，図２）
【特許文献２】特開２００２−２４４６１４号公報（段落番号〔００５８〕〜〔００６１〕，図４）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、出力段のｐ−ＦＥＴ５１を大きくした場合にはｐ−ＦＥＴ５１の飽和電流も大きくなり、出力信号の立ち上がり時間はより速くなり、ノイズによる誤動作やＥＭＩノイズによる電磁障害が発生する可能性がより大きくなる問題があった。
【００１３】
本発明はこのような点に鑑みてなされたものであり、出力段のｐ−ＦＥＴのオン抵抗を低くするために、その電流能力を大きくしたトランジスタサイズにしても、出力信号の立ち上がりが急峻になりノイズが発生することを防止可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では上記問題を解決するために、出力端子と高電圧を供給する高電圧電源端子との間に接続された第１のｐチャンネル型電界効果トランジスタと、前記出力端子と基準電圧電源端子との間に接続された第１のｎチャンネル型電界効果トランジスタとを出力段に備えた半導体集積回路において、前記第１のｐチャンネル型電界効果トランジスタのゲート端子にドレイン端子を接続し、ソース端子を前記基準電圧電源端子に接続した第２のｎチャンネル型電界効果トランジスタと、ソース端子を前記高電圧電源端子に、ドレイン端子を前記第１のｐチャンネル型電界効果トランジスタの前記ゲート端子及び前記第２のｎチャンネル型電界効果トランジスタの前記ドレイン端子に接続した第２のｐチャンネル型電界効果トランジスタとを具備したインバータ回路と、前記第２のｐチャンネル型電界効果トランジスタのゲート端子にドレイン端子を接続し、ソース端子を前記基準電圧電源端子に接続した第３のｎチャンネル型電界効果トランジスタと、ソース端子を前記高電圧電源端子に、ドレイン端子を前記第２のｐチャンネル型電界効果トランジスタの前記ゲート端子及び前記第３のｎチャンネル型電界効果トランジスタの前記ドレイン端子に接続した第３のｐチャンネル型電界効果トランジスタとを具備し、制御信号に応じて、前記第２のｐチャンネル型電界効果トランジスタをオンまたはオフさせるレベルシフト回路と、を有し、前記第２のｎチャンネル型電界効果トランジスタの飽和電流を、前記第３のｎチャンネル型電界効果トランジスタの飽和電流よりも小さくしたことを特徴とする半導体集積回路が提供される。
【００１５】
上記の構成によれば、飽和電流を、レベルシフト回路に用いられる第３のｎチャンネル型電界効果トランジスタの飽和電流より小さくした第２のｎチャンネル型電界効果トランジスタを、出力端子と高電圧を供給する高電圧電源端子との間に接続された第１のｐチャンネル型電界効果トランジスタのゲート端子と、基準電圧電源端子間に設けることにより、第１のｐチャンネル型電界効果トランジスタのゲートドレイン間の寄生容量と、第２のｎチャンネル型電界効果トランジスタの飽和電流の働きにより、第１のｐチャンネル型電界効果トランジスタのオン時の出力の立ち上がり時間が速くなることを防止し、ノイズの発生を防止する。
【発明の効果】
【００１６】
本発明の半導体集積回路によれば、飽和電流を、レベルシフト回路に用いられるｎチャンネル型電界効果トランジスタの飽和電流より小さくしたｎチャンネル型電界効果トランジスタを、出力端子と高電圧を供給する高電圧電源端子との間に接続されたｐチャンネル型電界効果トランジスタのゲート端子と、基準電圧電源端子間に設けることにより、ｐチャンネル型電界効果トランジスタのゲートドレイン間の寄生容量と、小さいほうのｎチャンネル型電界効果トランジスタの飽和電流の働きにより、ｐチャンネル型電界効果トランジスタのオン時の出力の立ち上がり時間が速くなることを防止し、ノイズの発生を防止することができる。
【００１７】
また、熱の発生をできるだけ抑えるために、出力端子と高電圧を供給する高電圧電源端子との間に接続されたｐチャンネル型電界効果トランジスタを大きくして、オン抵抗を下げるようにしても、電流能力の増大に伴って出力電位は速く立ち上がろうとするが、ゲートドレイン間容量も大きくなるために、ｐチャンネル型電界効果トランジスタのゲート電位の立ち下がりを更に抑制し、オン時の出力の立ち上がり時間が速くなることを防止し、ノイズの発生を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体集積回路の回路図である。
高電圧、大電流の信号を出力する本実施の形態の半導体集積回路は、従来の半導体集積回路と同様に、プッシュプル出力を行う出力段のｐ−ＦＥＴ１１及びｎ−ＦＥＴ１２と、レベルシフト回路２０と、制御回路３０を有する。本実施の形態の半導体集積回路では、更に、インバータ回路４０を、出力段のｐ−ＦＥＴ１１のゲート端子と、レベルシフト回路２０との間に接続している。ここで、ｐ−ＦＥＴ１１、ｎ−ＦＥＴ１２、レベルシフト回路２０及びインバータ回路４０は、例えば、１００Ｖの高電圧で駆動し、制御回路３０は、例えば５Ｖの低電圧で駆動する。
【００１９】
プッシュプル出力を行う出力段のｐ−ＦＥＴ１１は、出力端子ＯＵＴと高電圧を供給する高電圧電源端子ＶＤＨとの間に接続されており、ｎ−ＦＥＴ１２は出力端子ＯＵＴと基準電位（例えば０Ｖ）である基準電圧電源端子ＧＮＤとの間に接続されている。
【００２０】
レベルシフト回路２０は、高耐圧のｐ−ＦＥＴ２１、２２と、ｎ−ＦＥＴ２３、２４から構成される回路である。ｐ−ＦＥＴ２１は、ソース端子を、高電圧電源端子ＶＤＨに、ドレイン端子をｎ−ＦＥＴ２３のドレイン端子及びｐ−ＦＥＴ２２のゲート端子に接続している。ｐ−ＦＥＴ２１のゲート端子は、ｐ−ＦＥＴ２２のドレイン端子及びｎ−ＦＥＴ２４のドレイン端子と接続されている。また、ｐ−ＦＥＴ２２も同様に、ソース端子を高電圧電源端子ＶＤＨに接続しており、ドレイン端子はｎ−ＦＥＴ２４のドレイン端子及びｐ−ＦＥＴ２１のゲート端子に接続している。ｐ−ＦＥＴ２２のゲート端子は、ｐ−ＦＥＴ２１のドレイン端子と接続されている。また、ｎ−ＦＥＴ２３、２４のソース端子はともに基準電圧電源端子ＧＮＤに接続されている。また、ｎ−ＦＥＴ２３、２４のゲート端子には、制御回路３０から、互いに異なる論理レベル（ＨまたはＬレベル）の低電圧の制御信号が入力される。レベルシフト回路２０の出力は、ｐ−ＦＥＴ２２のドレイン端子（ｎ−ＦＥＴ２４のドレイン端子）から取り出される。
【００２１】
このレベルシフト回路２０において、ｐ−ＦＥＴ２１とｎ−ＦＥＴ２３またはｐ−ＦＥＴ２２とｎ−ＦＥＴ２４が同時にオン状態となり、貫通電流が発生する時間を短くするために、ｎ−ＦＥＴ２３、２４の電流能力（飽和電流）は、ｐ−ＦＥＴ２１、２２よりも十分大きく、例えば、３〜６ｍＡ程度に設定されている。
【００２２】
制御回路３０は、低電圧で駆動し、低電圧の制御信号を出力段のｎ−ＦＥＴ１２、レベルシフト回路２０のｎ−ＦＥＴ２３、２４及びインバータ回路４０に供給する。出力信号をＬレベルにする場合には、出力段のｎ−ＦＥＴ１２及びレベルシフト回路２０のｎ−ＦＥＴ２４のゲート端子にはＨレベル、レベルシフト回路２０のｎ−ＦＥＴ２３のゲート端子及びインバータ回路４０にはＬレベルの制御信号を入力する。一方、出力信号を高電圧のＨレベルにする場合には、出力段のｎ−ＦＥＴ１２及びレベルシフト回路２０のｎ−ＦＥＴ２４のゲート端子にはＬレベル、レベルシフト回路２０のｎ−ＦＥＴ２３のゲート端子及びインバータ回路４０にはＨレベルの制御信号を入力する。
【００２３】
インバータ回路４０は、ｐ−ＦＥＴ４１とｎ−ＦＥＴ４２とからなる。ｐ−ＦＥＴ４１は、ソース端子を高電圧電源端子ＶＤＨに接続しており、ドレイン端子はｎ−ＦＥＴ４２のドレイン端子及び出力段のｐ−ＦＥＴ１１のゲート端子に接続している。ｎ−ＦＥＴ４２は、ドレイン端子をｐ−ＦＥＴ４１のドレイン端子及び出力段のｐ−ＦＥＴ１１のゲート端子に接続している。ソース端子は、基準電圧電源端子ＧＮＤに接続されている。また、ｎ−ＦＥＴ４２のゲート端子には、制御回路３０からの低電圧の制御信号が入力される。このインバータ回路４０において、ｎ−ＦＥＴ４２は、飽和電流がレベルシフト回路２０のｎ−ＦＥＴ２３、２４より小さくなるように（例えば、数１００μＡ程度）、ゲート幅、ゲート長が調整されている。
【００２４】
このような半導体集積回路において、出力信号がＬレベルからＨレベルに遷移するときの動作を以下に説明する。
出力信号がＬレベルの状態では、制御回路３０からの制御信号により、レベルシフト回路２０のｎ−ＦＥＴ２３はオフ、ｎ−ＦＥＴ２４はオンとなる。これにより、ｐ−ＦＥＴ２１はオン、ｐ−ＦＥＴ２２がオフとなる。ｐ−ＦＥＴ２２がオフ、ｎ−ＦＥＴ２４がオンなので、インバータ回路４０のｐ−ＦＥＴ４１のゲート電位はＬレベルとなりオンする。一方、インバータ回路４０のｎ−ＦＥＴ４２は、制御回路３０からの制御信号によりオフしている。これにより、出力段のｐ−ＦＥＴ１１のゲート電位はＨレベルとなっている。また、このとき、出力段のｎ−ＦＥＴ１２のゲート電位は、制御回路３０からの制御信号によりＨレベルとなっており、オン状態となるので出力信号はＬレベルとなる。
【００２５】
出力信号がＨレベルになる際、制御回路３０の制御信号により、今度はｎ−ＦＥＴ２３がオン、ｎ−ＦＥＴ２４がオフする。これにより、ｐ−ＦＥＴ２１がオフ、ｐ−ＦＥＴ２２がオンし、インバータ回路４０のｐ−ＦＥＴ４１は、ゲート電位が高電圧のＨレベルに引き上げられオフする。また、ｎ−ＦＥＴ４２は、ゲート電位が制御回路３０の制御信号によりＨレベルになりオンする。
【００２６】
このとき、出力段のｐ−ＦＥＴ１１のゲート電位は、インバータ回路４０のｎ−ＦＥＴ４２の飽和電流の値に比例したスピードで立ち下がっていき、それと同時にｐ−ＦＥＴ１１はオンし始める。ｐ−ＦＥＴ１１の電流能力が大きいと出力の電位は速く立ち上がろうとする。しかし、本実施の形態では、ｎ−ＦＥＴ４２の飽和電流をレベルシフト回路２０のｎ−ＦＥＴ２４よりも小さく、例えば数１００μＡ程度に制限して、その飽和電流がｐ−ＦＥＴ１１をオンするためのゲート放電電流Ｉｇとなるため、ｐ−ＦＥＴ１１のゲートドレイン間の寄生容量１１ａの影響を強く受けるようになって、ゲート電位が引き上げられる。これにより、ゲート電位はその立ち下がりを抑制され、ｐ−ＦＥＴ１１の電流能力も抑制される。その影響で、出力信号の立ち上がり時間が遅くなって、ノイズの発生を防止することができる。
【００２７】
このように、飽和電流をレベルシフト回路２０に用いられるｎ−ＦＥＴ２３の飽和電流より小さくしたｎ−ＦＥＴ４２を、出力段のｐ−ＦＥＴ１１のゲート端子と、基準電圧電源端子ＧＮＤ間に設けることにより、ｐ−ＦＥＴ１１のゲートドレイン間の寄生容量１１ａと、ｎ−ＦＥＴ４２の飽和電流の働きにより、ｐ−ＦＥＴ１１がオン時の出力の立ち上がり時間が早くなることを防止し、ノイズの発生を防止することができる。
【００２８】
また、熱の発生をできるだけ抑えるために、ｐ−ＦＥＴ１１を大きくして、オン抵抗を下げるようにしても、電流能力の増大に伴って出力電位は速く立ち上がろうとするが、ゲートドレイン間容量も大きくなるために、ｐ−ＦＥＴ１１のゲート電位の立ち下がりを更に抑制し、オン時の出力の立ち上がり時間が速くなることを防止し、ノイズの発生を防止することができる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態の半導体集積回路の回路図である。
【図２】従来の半導体集積回路の回路図である。
【符号の説明】
【００３０】
１１、２１、２２、４１  ｐ−ＦＥＴ（ｐチャンネル型電界効果トランジスタ）
１１ａ  寄生容量
１２、２３、２４、４２  ｎ−ＦＥＴ（ｎチャンネル型電界効果トランジスタ）
２０  レベルシフト回路
３０  制御回路
４０  インバータ回路
ＶＤＨ  高電圧電源端子
ＧＮＤ  基準電圧電源端子
ＯＵＴ  出力端子
【図１】
2006067311.tif 000003
【図２】
2006067311.tif 000004