(57)【要約】    【課題】      △Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタの回路規模が増加しないようにする。    【解決手段】  △Σ型Ａ／Ｄ変換器２０１の出力をアドレスデコーダ２０５でアドレスビット列に形成し、ディジタルフィルタ２０６での乗算を変換テーブル２１２で行うようにした。これにより、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタ２０２に使用するシフトレジスタ２１１の数を縮小できるので、回路規模の増加を抑えることが可能となる。  【選択図】      図１
2006140962.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、
前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、
を具備するＡ／Ｄ変換装置において、
前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、
前記アドレスデコーダで形成されたアドレスビット列を保持するシフトレジスタと、
前記シフトレジスタで保持されたアドレスビット列を対応する演算値に変換する変換テーブルと、
を具備するＡ／Ｄ変換装置。
【請求項２】
入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、
前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、
を具備するＡ／Ｄ変換装置において、
前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力を保持するシフトレジスタと、
前記シフトレジスタで保持された前記△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、
前記アドレスデコーダで形成されたアドレスビット列を対応する演算値に変換する変換テーブルと、
を具備するＡ／Ｄ変換装置。
【請求項３】
前記変換テーブルでの演算の際に用いられる乗算係数を、任意の値に設定するテーブル値設定手段を具備する請求項１又は請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、
前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うＡ／Ｄ変換方法。
【請求項５】
△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、
前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をシフトレジスタに保持し、さらに前記シフトレジスタで保持した前記ディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うＡ／Ｄ変換方法。
【請求項６】
前記変換テーブルでの演算の際に用いられるテーブル値を変更可能とし、このテーブル値をテーブル値設定器にて任意の値に設定可能とする請求項４又は請求項５に記載のＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーサンプリング型のＡ／Ｄ（Analog/Digital）変換装置及びＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
従来、ノイズシェーピングとオーバーサンプリングの技術を用いた△Σ型Ａ／Ｄ変換器は、高精度のＡ／Ｄ変換装置に用いられ、高次のシェーピング特性を得るために、△Σ変調器を従属接続するものがある。オーバーサンプリング型のＡ／Ｄ変換装置には、デシメーション用のディジタルフィルタが必須であり、複数の櫛型フィルタを従属接続して構成することが多い（例えば、特許文献１参照）。
【０００３】
図５は、従来のＡ／Ｄ変換装置の構成を示すブロック図である。この図に示す従来のＡ／Ｄ変換装置は、アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器１０１と、△Σ型Ａ／Ｄ変換器１０１が出力するディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタ１０２とから構成される。
【０００４】
△Σ型Ａ／Ｄ変換器１０１は、１次の△Σ変調器１０３及び１０４と、△Σ変調器１０３が出力するディジタル信号を２の補数に変換するコーダ１０５と、△Σ変調器１０４が出力するディジタル信号を２の補数に変換するコーダ１０６と、コーダ１０６によって補数変換されたディジタル信号を微分する微分器１０７と、コーダ１０５が出力するディジタル信号と微分器１０７が出力するディジタル信号とを加算する加算器１０８とから構成される。
【０００５】
１次の△Σ変調器１０３は、アナログの入力信号をＸ１、量子化誤差をＱ１とすると、コーダ１０５へのディジタル出力信号Ｙ１は式（１）で表される。
【数１】
2006140962.tif 000003
【０００６】
また、△Σ変調器１０４の入力であるアナログ出力信号Ｘ２は式（２）で表される。
【数２】
2006140962.tif 000004
【０００７】
△Σ変調器１０４の量子化誤差をＱ２とすると、コーダ１０６へのディジタル出力信号Ｙ２は、式（３）で表される。
【数３】
2006140962.tif 000005
【０００８】
したがって、加算器１０８の出力Ｙは式（４）で表され、２次のシェービング特性が得られる。
【数４】
2006140962.tif 000006
【０００９】
一方、デシメーションフィルタ１０２は、Ｍ個（Ｍは自然数）の櫛型フィルタを従属接続させたディジタルフィルタ１０９と、１／Ｎのデシメーションを行うデシメーション回路１１４とから構成される。
【００１０】
櫛型フィルタの伝達関数Ｈ（Ｚ）は式（５）で表される。
【数５】
2006140962.tif 000007
【００１１】
これにより、Ｍ個の櫛型フィルタを従属接続させたときの伝達関数ＨＭ（Ｚ）は式（６）で表される。
【数６】
2006140962.tif 000008
【００１２】
ここで、Ｃはコンビネーション記号であり、式（７）のように表される。
【数７】
2006140962.tif 000009
【００１３】
したがって、シフトレジスタ１１０、乗算器１１１、加算器１１２は式（６）の分子を構成し、積分器１１３は式（６）の分母を構成している。
【００１４】
ディジタルフィルタ１０９の出力は、デシメーション回路１１４によって１／Ｎデシメーションが行われる。
【特許文献１】特開平１０−２０９８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のＡ／Ｄ変換装置においては、次のような問題がある。
すなわち、高次のシェーピング特性を得るためには、△Σ変調器の次数を高くしたり、従属接続する△Σ変調器の段数を多くしたりする必要があり、デシメーションフィルタに入力されるディジタル信号の語長が大きくなってしまう。また、デシメーションフィルタに用いられる櫛型フィルタは、式（５）の特性を持つローパスフィルタであり、より大きな利得特性を得るために多段に従属接続する場合が多く、ディジタルフィルタ１０９のシフトレジスタの回路規模が非常に大きくなってしまう。
【００１６】
例えば、１次の△Σ変調器１０３及び１０４の出力は、２値（０、１）１ビットのディジタル信号であり、コーダ１０５及び１０６により２の補数に変換されて２値（−１、＋１）２ビットのディジタル信号となる。コーダ１０６によって２の補数に変換されたディジタル信号は、微分器１０７によって微分されて３値（−２、０、＋２）３ビットのディジタル信号となるため、デシメーションフィルタ１０２の入力である加算器１０８の出力は、４値（−３、−１、＋１、＋３）３ビットのディジタル信号となる。このため、ディジタルフィルタ１０９に必要なシフトレジスタ１１０の数は３ＭＮ個となり、規模が大きくなってしまう。
【００１７】
本発明はかかる点に鑑みてなされたものであり、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタの回路規模を増加させることのないＡ／Ｄ変換装置及びＡ／Ｄ変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
（１）本発明のＡ／Ｄ変換装置は、入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、を具備するＡ／Ｄ変換装置において、前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、前記アドレスデコーダで形成されたアドレスビット列を保持するシフトレジスタと、前記シフトレジスタで保持されたアドレスビット列を対応する演算値に変換する変換テーブルと、を具備する構成を採る。
【００１９】
上記構成によれば、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタに使用するシフトレジスタ数を縮小できるので、回路規模の増加を抑えることが可能となる。
【００２０】
ここで、例えば、１次の△Σ変調器の出力を２値（０、１）１ビットのディジタル信号とすると、アドレスデコーダによってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。アドレスビット列の４値（０、１、２、３）は、従来のＡ／Ｄ変換装置における加算器の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタにおける乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブルによって実施される。これにより、ディジタルフィルタにおけるシフトレジスタ数は従来に比べてはるかに少なくなり、２ＭＮ個に縮小される。
【００２１】
（２）本発明のＡ／Ｄ変換装置は、入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、を具備するＡ／Ｄ変換装置において、前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力を保持するシフトレジスタと、前記シフトレジスタで保持された前記△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、前記アドレスデコーダで形成されたアドレスビット列を対応する演算値に変換する変換テーブルと、を具備する構成を採る。
【００２２】
上記構成によれば、上述した（１）に記載のＡ／Ｄ変換装置に比べてアドレスデコーダの数は増加するものの、△Σ変調器の次数や従属接続する段数によっては、（１）に記載のＡ／Ｄ変換装置に比べてディジタルフィルタのシフトレジスタ数を縮小でき、回路規模の削減が可能となる。例えば、△Σ変調器の次数が２次なら、（１）に記載のＡ／Ｄ変換装置の場合、アドレスデコーダの出力が６値３ビットのアドレスビット列になるため、３ＭＮ個のシフトレジスタが必要となるが、（２）に記載のＡ／Ｄ変換装置の場合は、シフトレジスタの数は（２ＭＮ＋１）個のままとなる。
【００２３】
ここで、例えば、１次の△Σ変調器の出力を２値（０、１）１ビットのディジタル信号とし、それがシフトレジスタによって保持される。シフトレジスタによって保持されたディジタル信号は、アドレスデコーダによってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。
【００２４】
アドレスビット列の４値（０、１、２、３）は、従来のＡ／Ｄ変換装置における加算器の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタにおける乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブルによって実施される。これにより、ディジタルフィルタにおけるシフトレジスタの数は、従来のＡ／Ｄ変換装置に比べてはるかに少なくなり、（２ＭＮ＋１）個に縮小される。
【００２５】
（３）本発明のＡ／Ｄ変換装置は、上記（１）又は（２）に記載のＡ／Ｄ変換装置において、前記変換テーブルでの演算の際に用いられる乗算係数を、任意の値に設定するテーブル値設定手段を具備する構成を採る。
【００２６】
上記構成によれば、テーブル値設定手段を具備することで、デシメーションフィルタに任意のＦＩＲ（Finite Impulse Response Filter）フィルタを使用することが可能となる。
【００２７】
（４）本発明のＡ／Ｄ変換方法は、△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うようにした。
【００２８】
上記方法によれば、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタに使用するシフトレジスタ数を縮小できるので、回路規模の増加を抑えることが可能となる。
【００２９】
（５）本発明のＡ／Ｄ変換方法は、△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をシフトレジスタに保持し、さらに前記シフトレジスタで保持した前記ディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うようにした。
【００３０】
上記方法によれば、上述した（４）に記載のＡ／Ｄ変換方法に比べてアドレスデコーダの数は増加するものの、△Σ変調器の次数や従属接続する段数によっては、（４）に記載のＡ／Ｄ変換方法に比べてディジタルフィルタのシフトレジスタ数を縮小でき、回路規模の削減が可能となる。例えば、△Σ変調器の次数が２次なら、（４）に記載のＡ／Ｄ変換方法の場合、アドレスデコーダの出力が６値３ビットのアドレスビット列になるため、３ＭＮ個のシフトレジスタが必要となるが、（５）に記載のＡ／Ｄ変換方法の場合は、シフトレジスタの数は（２ＭＮ＋１）個のままとなる。
【００３１】
（６）本発明のＡ／Ｄ変換方法は、上記（４）又は（５）に記載のＡ／Ｄ変換方法において、前記変換テーブルでの演算の際に用いられるテーブル値を変更可能とし、このテーブル値をテーブル値設定器にて任意の値に設定可能とする。
【００３２】
上記方法によれば、デシメーションフィルタに任意のＦＩＲフィルタを使用することが可能となる。
【発明の効果】
【００３３】
本発明によれば、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタに使用するシフトレジスタ数を縮小できるので、回路規模の増加を抑えることが可能となる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。この図において、本実施の形態のＡ／Ｄ変換装置は、△Σ型Ａ／Ｄ変換器２０１と、デシメーションフィルタ２０２とを備えて構成される。△Σ型Ａ／Ｄ変換器２０１は、１次の△Σ変調器２０３及び２０４を備え、デシメーションフィルタ２０２は、アドレスデコーダ２０５と、ディジタルフィルタ２０６と、デシメーション回路２１５とを備えている。
【００３６】
アドレスデコーダ２０５は、遅延器２０７と、インバータ２０８と、加算器２０９及び２１０とを備えて構成される。遅延器２０７は、△Σ型Ａ／Ｄ変換器２０１の△Σ変調器２０４から出力されたディジタル信号を遅延させる。インバータ２０８は、遅延器２０７の出力を反転される。加算器２０９は、△Σ変調器２０４から出力されたディジタル信号と、このディジタル信号を遅延させた後反転させた信号とを加算する。加算器２１０は、△Σ変調器２０３から出力されたディジタル信号と、加算器２０９における加算結果とを加算する。ディジタルフィルタ２０６は、複数個のシフトレジスタ２１１と、複数個の変換テーブル２１２と、各変換テーブル２１２の出力を加算する加算器２１３と、複数個の積分器２１４とを備えて構成される。
【００３７】
１次の△Σ変調器２０３及び２０４の出力は、２値（０、１）１ビットのディジタル信号であり、アドレスデコーダ２０５によってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。アドレスビット列の４値（０、１、２、３）は、図５に示す従来のＡ／Ｄ変換装置の加算器１０８の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタ２０６における乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブル２１２によって実施される。これにより、ディジタルフィルタ２０６におけるシフトレジスタ２１１の数は図５に比べてはるかに少なくなり、２ＭＮ個に縮小される。
【００３８】
このように、本実施の形態のＡ／Ｄ変換装置によれば、△Σ型Ａ／Ｄ変換器２０１の出力をアドレスデコーダ２０５でアドレスビット列に形成し、ディジタルフィルタ２０６での乗算を変換テーブル２１２で行うようにしたので、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタ２０６に使用するシフトレジスタ２１１の数を縮小できるので、回路規模の増加を抑えることが可能となる。
【００３９】
（実施の形態２）
図２は、本発明の実施の形態２に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。この図において、△Σ型Ａ／Ｄ変換器２０１、△Σ変調器２０３、２０４、アドレスデコーダ２０５、遅延期２０７、インバータ２０８、加算器２０９、２１０、変換テーブル２１２、加算器２１３、デシメーション回路２１５は、上述した実施の形態１のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものであり、本実施の形態のＡ／Ｄ変換装置は、さらに、デシメーションフィルタ３０１、ディジタルフィルタ３０２、シフトレジスタ３０３、テーブル値設定器３０４を備えている。
【００４０】
図２において、テーブル値設定器３０４は、変換テーブル２１２の値を外部から任意に設定することができるものである。このテーブル値設定器３０４を設けることで、ディジタルフィルタ３０２に任意のＦＩＲフィルタを使用することが可能となる。
【００４１】
（実施の形態３）
図３は、本発明の実施の形態３に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。図３において、本実施の形態のＡ／Ｄ変換装置は、△Σ型Ａ／Ｄ変換器２０１、１次の△Σ変調器２０３、２０４、変換テーブル２１２、加算器２１３、積分器２１４、デシメーション回路２１５は、上述した実施の形態１のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものであり、本実施の形態のＡ／Ｄ変換装置は、さらに、デシメーションフィルタ４０１、ディジタルフィルタ４０２、シフトレジスタ４０３、アドレスデコーダ４０４を備えている。
【００４２】
図３において、１次の△Σ変調器２０３、２０４の出力は２値（０、１）１ビットのディジタル信号であり、シフトレジスタ４０３によって保持される。シフトレジスタ４０３によって保持されたディジタル信号は、アドレスデコーダ４０４によってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。
【００４３】
アドレスビット列の４値（０、１、２、３）は、図５の加算器１０８の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタ４０２における乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブル２１２によって実施される。したがって、ディジタルフィルタ４０２におけるシフトレジスタ４０３の数は、図５の従来のＡ／Ｄ変換装置に比べてはるかに少なくなり、（２ＭＮ＋１）個に縮小される。
【００４４】
このように、本実施の形態のＡ／Ｄ変換装置によれば、上述した実施の形態１のＡ／Ｄ変換装置に比べてアドレスデコーダの数は増加するものの、△Σ変調器の次数や従属接続する段数によっては、実施の形態１の場合に比べてディジタルフィルタのシフトレジスタ数を縮小でき、回路規模の削減が可能となる。例えば、△Σ変調器２０３、２０４の次数が２次なら、実施の形態１の場合、アドレスデコーダ２０５の出力が６値３ビットのアドレスビット列になるため、３ＭＮ個のシフトレジスタが必要となるが、本実施の形態の場合は、シフトレジスタの数は（２ＭＮ＋１）個のままとなる。
【００４５】
（実施の形態４）
図４は、本発明の実施の形態４に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。この図において、本実施の形態のＡ／Ｄ変換装置は、△Σ型Ａ／Ｄ変換器２０１、△Σ変調器２０３、２０４、変換テーブル２１２、加算器２１３、デシメーション回路２１５は、上述した実施の形態１のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものである。また、アドレスデコーダ４０４は実施の形態３のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものである。さらに図４に示す本実施の形態のＡ／Ｄ変換装置は、デシメーションフィルタ５０１、ディジタルフィルタ５０２、シフトレジスタ５０３、テーブル値設定器５０４を備えている。
【００４６】
図４において、テーブル値設定器５０４は、変換テーブル２１２の値を外部から任意に設定することを可能にする。この構成により、ディジタルフィルタ５０２に任意のＦＩＲフィルタを使用することが可能となる。
【産業上の利用可能性】
【００４７】
本発明は、△Σ方式のＡ／Ｄ変換装置に適用して好適である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１に係るＡ／Ｄ変換装置の概略構成を示すブロック図
【図２】本発明の実施の形態２に係るＡ／Ｄ変換装置の概略構成を示すブロック図
【図３】本発明の実施の形態３に係るＡ／Ｄ変換装置の概略構成を示すブロック図
【図４】本発明の実施の形態４に係るＡ／Ｄ変換装置の概略構成を示すブロック図
【図５】従来のＡ／Ｄ変換装置の概略構成を示すブロック図
【符号の説明】
【００４９】
２０１  △Σ型Ａ／Ｄ変換器
２０２、３０１、４０１、５０１  デシメーションフィルタ
２０３、２０４  △Σ変調器
２０５、４０４  アドレスデコーダ
２０６、３０２、４０２、５０２  ディジタルフィルタ
２０７  遅延器
２０８  インバータ
２０９、２１０、２１３  加算器
２１１、３０３、４０３、５０３  シフトレジスタ
２１２  変換テーブル
２１４  積分器
２１５  デシメーション回路
３０４、５０４  テーブル値設定器
【図１】
2006140962.tif 000010
【図２】
2006140962.tif 000011
【図３】
2006140962.tif 000012
【図４】
2006140962.tif 000013
【図５】
2006140962.tif 000014