(57)【要約】      （修正有）【課題】生産収率を増大できるストレージキャパシタの製造方法及びストレージキャパシタを提供する。【解決手段】製造方法は、半導体基板１００上で層間絶縁膜１１２にコンタクトプラグ１１４を形成する段階と、食刻停止膜１１５及び鋳型酸化膜を所定厚さで積層する段階と、コンタクトプラグ１１４上の鋳型酸化膜及び食刻停止膜１１５を選択的に除去してトレンチを形成する段階と、全面にチタニウム膜１２３を形成し、チタニウム膜１２３上にチタニウム窒化膜１２４とチタニウム酸窒化膜１２５を積層してストレージ電極１１９を形成する段階と、全面に犠牲酸化膜１２６を形成し、前記鋳型酸化膜が露出されるように前記半導体基板１００を平坦化して前記ストレージ電極１１９のノードを分離する段階と、前記犠牲酸化膜１２６及び鋳型酸化膜を除去する段階と、ストレージ電極１１９上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、を含む。【選択図】図３ｆ
2006140488.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上で層間絶縁膜により選択的に露出されるコンタクトプラグを形成する段階と、
前記半導体基板上に食刻防止膜及び鋳型酸化膜を所定厚さで積層する段階と、
コンタクトプラグ上の鋳型酸化膜及び食刻防止膜を選択的に除去してトレンチを形成する段階と、
半導体基板の全面にチタニウム膜を形成し、チタニウム膜上にチタニウム窒化膜及びチタニウム酸窒化膜を積層してストレージ電極を形成する段階と、
前記トレンチを含んだ前記半導体基板の全面に犠牲酸化膜を形成し、前記鋳型酸化膜が露出されるように前記半導体基板を平坦化して前記ストレージ電極のノードを分離する段階と、
前記犠牲酸化膜及び前記鋳型酸化膜を除去する段階と、
ストレージ電極上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、
を含むことを特徴とするストレージキャパシタの製造方法。
【請求項２】
前記チタニウム窒化膜は化学気相蒸着方法により約３００Åの厚さを有するように形成されることを特徴とする請求項１に記載のストレージキャパシタの製造方法。
【請求項３】
前記チタニウム酸窒化膜は前記チタニウム窒化膜の内部または上部に約１０Åから３０Å程度の厚さを有するように形成されることを特徴とする請求項１に記載のストレージキャパシタの製造方法。
【請求項４】
前記チタニウム酸窒化膜は急速熱処理工程、プラズマ酸化方法、拡散酸化方法、または化学気相蒸着設備でのインサイチュ酸化方法のいずれかにより形成されることを特徴とする請求項３に記載のストレージキャパシタの製造方法。
【請求項５】
前記チタニウム酸窒化膜を前記急速熱処理工程で形成する場合、前記チタニウム窒化膜を酸素雰囲気で急速に熱処理することにより前記チタニウム酸窒化膜を形成することを特徴とする請求項４に記載のストレージキャパシタの製造方法。
【請求項６】
前記チタニウム酸窒化膜を前記急速熱処理工程で形成する場合、前記チタニウム窒化膜を窒素の雰囲気で酸素を流動させながら急速に熱処理することにより前記チタニウム酸窒化膜を形成することを特徴とする請求項４に記載のストレージキャパシタの製造方法。
【請求項７】
前記チタニウム酸窒化膜を前記急速熱処理工程で形成する場合、約５００℃以下の温度で前記チタニウム酸窒化膜を形成することを特徴とする請求項４に記載のストレージキャパシタの製造方法。
【請求項８】
前記チタニウム酸窒化膜は真空状態で形成された前記チタニウム窒化膜を大気中に所定時間露出させてチタニウム窒化膜上に前記チタニウム酸窒化膜を形成する真空ブレーク方法により形成されることを特徴とする請求項１に記載のストレージキャパシタの製造方法。
【請求項９】
前記チタニウム酸窒化膜は、大気中に前記チタニウム窒化膜を約５分程度露出させることにより約１０Å程度の厚さを有するように形成されることを特徴とする請求項１に記載のストレージキャパシタの製造方法。
【請求項１０】
半導体基板上の層間絶縁膜に形成されたコンタクトホールを通じて半導体基板の導電層に電気的に連結されるコンタクトプラグと、
コンタクトプラグ上にチタニウム膜またはチタニウムシリサイド膜、及びチタニウム窒化膜が積層された構造であって、前記チタニウム窒化膜の内部または前記チタニウム窒化膜の上部に少なくとも１つ以上のチタニウム酸窒化膜を備えて円筒状に形成されるストレージ電極と、
ストレージ電極上に所定の厚さで形成される誘電膜と、
誘電膜上に金属層として形成されるプレート電極と、
を備えることを特徴とするストレージキャパシタ。
【請求項１１】
前記チタニウム窒化膜は約３００Åの厚さを有するように形成されることを特徴とする請求項１０に記載のストレージキャパシタ。
【請求項１２】
前記チタニウム酸窒化膜は約１０Åから３０Å程度の厚さを有するように形成されることを特徴とする請求項１０に記載のストレージキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係るもので、詳しくは、半導体メモリとして用いられるストレージキャパシタの製造方法及びストレージキャパシタに関する。
【背景技術】
【０００２】
一般によく知られるように、ＤＲＡＭ（dynamic random access memory）のような半導体メモリ素子のメモリセルは１つのトランジスタと１つのストレージキャパシタから構成される。ＤＲＡＭの高集積化のためにメモリセルのサイズが縮小されれば、トランジスタのサイズが縮小され、且つ、ストレージキャパシタが占める半導体基板の面積も縮小される。これは２次元的平面構造を有する典型的なストレージキャパシタのキャパシタンスを減少させる。
【０００３】
ストレージキャパシタのキャパシタンスが減少すると、信号／雑音比（Ｓ／Ｎ ratio）が低下し、α粒子によるソフトエラーが惹起されるため、ＤＲＡＭの高集積化がなされてもストレージキャパシタのキャパシタンスは十分に確保されるべきである。
そこで、ストレージキャパシタのキャパシタンスを確保するために誘電体膜の厚さを減少させるかまたは誘電常数の大きい物質の誘電体膜を開発するか、或いはストレージキャパシタの有効面積を拡大させるなどの方法が提案された。
【０００４】
例えば、ストレージキャパシタは有効面積拡大のために初期の平面キャパシタ構造から外れた３次元立体構造のスタック（stack）型またはトレンチ（trench）型キャパシタ構造に変化しており、スタック型キャパシタ構造においてもシリンダー型キャパシタまたはフィン（fin）型キャパシタなどのようなストレージ電極の面積を増大させることができる構造に技術変化がなされてきた。
【０００５】
また、高い誘電常数を有する物質として、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2のような誘電物質をストレージキャパシタの誘電膜として使用する場合、誘電常数が増加するに従い前記ストレージキャパシタの電極として使用される多結晶シリコンとの界面特性が劣る可能性がある。そして、前記誘電膜の厚さが減少する場合、トンネリングの発生に起因して漏洩電流が増加し得るとの問題がある。このような漏洩電流の抑制のため、多結晶シリコン電極と誘電膜との間にシリコン酸窒化膜（ＳｉＯＮ）のような誘電常数の低い膜を追加する方案があるが、これは結果的に全キャパシタンスの低下をもたらす。そこで、多結晶シリコン電極の代わりに仕事関数の高いチタニウム窒化膜（ＴｉＮ）及び白金（Ｐｔ）などの金属を電極として使用するキャパシタが提案された。
【０００６】
例えば、キャパシタ誘電体膜として酸化アルミニウム（Ａｌ2Ｏ3）または酸化ハフニウム（ＨｆＯ2）を使用するキャパシタにおいて、ストレージ電極（例えば、下部電極）としてポリシリコン（ｐｏｌｙ−Ｓｉ）膜を使用し、プレート電極（例えば、上部電極）としては金属膜を使用するＭＩＳ（Metal Insulator Silicon）構造を従来には使用したが、最近では前記ストレージ電極とプレート電極としてともに金属膜を使用するＭＩＭ（Metal Insulator Metal）構造に関する研究開発が活発に進行しつつある。
【０００７】
仕事関数の高い前記チタニウム窒化膜をシリコン材質のコンタクトプラグと電気的に連結するストレージ電極として使用したとき、オーミックコンタクト抵抗が高くなる憂いがあるため、前記コンタクトプラグと前記ストレージ電極との間に金属シリサイド層を形成してオーミックコンタクト抵抗を減少させる。
【０００８】
金属シリサイド層はシリコン基板とその上に形成された金属層、または前記シリコン基板に形成されたコンタクトプラグと前記ストレージ電極の間で低抵抗の界面を提供するオーミック層の役割を果たす。また、金属シリサイド層は金属層とその下部の半導体領域との間、または多重金属システムにおける２個の金属層の間で２つの物質が互いに拡散することを防止できる障壁層（diffusion barrier layer）の役割を果たす。
【０００９】
例えば、金属シリサイド層はチタニウムシリサイド（ＴｉＳｉ2）及び８族シリサイドから形成され、例えば、ＰｔＳｉ2、ＰｄＳｉ2、ＣｏＳｉ2、及びＮｉＳｉ2などの物質から形成される。０．２５μｍ級以下の半導体装置ではチタニウムシリサイドが広く使用されている。
以下、図面を参照してチタニウムシリサイドをストレージ電極として使用した従来技術によるキャパシタの製造方法を説明する。
【００１０】
図７ａから図７ｈは従来技術によるストレージキャパシタの製造方法を示す断面図である。
図７ａに示すように、半導体基板１０または前記半導体基板１０に形成された導電層１１上に第１層間絶縁膜１２を形成し、前記半導体基板１０または前記導電層１１が露出されるように前記層間絶縁膜１２を除去してコンタクトホール１３を形成する。ここで、前記導電層１１は前記半導体基板１０に導電型不純物がドーピングされて形成された導電型不純物領域であって、トランジスタのソース/ドレイン領域となる。
【００１１】
図７ｂに示すように、前記コンタクトホール１３が形成された半導体基板１０の全面に導電性不純物を含む多結晶シリコンを形成し、前記第１層間絶縁膜１２が露出されるように前記多結晶シリコンを除去して前記コンタクトホール１３内部にコンタクトプラグ１４を形成する。
図７ｃに示すように、前記コンタクトプラグ１４及び前記第１層間絶縁膜１２上に食刻防止膜１５、鋳型酸化膜１６及びハードマスク膜１７を順次形成する。
【００１２】
図７ｄに示すように、フォト工程を用いて前記ハードマスク膜１７上にフォトレジストパターンを形成し、前記フォトレジストのパターンを食刻マスクとして用いて前記ハードマスク膜１７を除去し、前記フォトレジストパターンを除去する。また、前記ハードマスク膜１７を食刻マスクとして用いて前記コンタクトプラグ１４が露出されるように前記鋳型酸化膜１６及び食刻防止膜１５の一部を順次食刻してトレンチ１８を形成する。
【００１３】
図７ｅに示すように、前記トレンチ１８の側面と底面、及び前記鋳型酸化膜１６の上部に均一な厚さのチタニウム膜２３（以下、チタニウムシリサイド層と称する）及びチタニウム窒化膜２４を積層してストレージ電極１９を形成する。このとき、前記コンタクトプラグ１４が露出された前記トレンチ１８の底面に形成される前記チタニウム膜２３はシリコンと反応してチタニウムシリサイド層２３を形成する。
【００１４】
図７ｆに示すように、前記トレンチ１８が埋立てられるように犠牲酸化膜２６を形成し、前記犠牲酸化膜２６の上部の前記ストレージ電極１９を化学的機械的研磨またはエッチバックして前記ストレージ電極１９のノードを分離する。
図７ｇに示すように、前記ストレージ電極１９近くに形成された前記犠牲酸化膜２６及び鋳型酸化膜１６を食刻溶液で除去する。ここで、前記犠牲酸化膜２６及び鋳型酸化膜１６を除去する食刻溶液には主にフッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）が混合された緩衝溶液（例えば、ＬＡＬ溶液（ＨＦ：ＮＨ4Ｆが１：６−１：１０程度の比で混合された溶液））が容易に使用される。このとき、前記緩衝溶液がフッ化水素酸のような強酸を含んでいるので、前記犠牲酸化膜及び鋳型酸化膜の除去時に露出されたストレージ電極１９の前記チタニウム膜２３も前記緩衝溶液により除去される。しかし、前記犠牲酸化膜２６及び鋳型酸化膜１６の除去時にチタニウム窒化膜２４を通じて前記緩衝溶液が浸透して、前記チタニウム窒化膜２４下部のチタニウムシリサイド層２３及びシリコン材質のコンタクトプラグ１４を損傷させる可能性がある。
【００１５】
図７ｈに示すように、前記ストレージ電極１９上に誘電膜２０及びプレート電極２１を形成してストレージキャパシタを完成する。次いで、前記ストレージキャパシタが埋立てられるように第２層間絶縁膜（図示せず）を形成する。
以上のように、従来技術によるストレージキャパシタの製造方法ではチタニウム膜２３及びチタニウム窒化膜２４のような金属層からなるストレージ電極１９またはプレート電極２１のＭＩＭ構造を形成し、コンタクトプラグ１４と前記ストレージ電極１９の界面で金属シリサイド層を形成することにより、オーミック抵抗を減少させることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
然るに、従来技術によるストレージキャパシタの製造方法は以下のような問題点がある。
従来技術によるストレージキャパシタの製造方法は、緩衝溶液を用いた犠牲酸化膜２６及び鋳型酸化膜１６の除去のときに前記チタニウム窒化膜２４を通じて前記緩衝溶液が浸透し、前記チタニウム窒化膜２４下部のチタニウムシリサイド層２３及びシリコン材質の前記コンタクトプラグ１４を損傷させることにより、生産収率が劣るとの問題点がある。
【００１７】
そこで、本発明の目的は、犠牲酸化膜及び鋳型酸化膜の除去時にチタニウム窒化膜を通じて浸透する緩衝溶液によりチタニウムシリサイド層及びコンタクトプラグが損傷されないようにして、生産収率を増大または極大化することができるストレージキャパシタの製造方法及びストレージキャパシタを提供することにある。
【課題を解決するための手段】
【００１８】
このような目的を達成するため本発明によるストレージキャパシタの製造方法は、半導体基板上で層間絶縁膜により選択的に露出されるコンタクトプラグを形成する段階と、前記半導体基板上に食刻防止膜及び鋳型酸化膜を所定厚さで積層する段階と、前記コンタクトプラグの上の鋳型酸化膜及び食刻防止膜を選択的に除去してトレンチを形成する段階と、前記半導体基板の全面にチタニウム膜を形成し、前記チタニウム膜上にチタニウム窒化膜及びチタニウム酸窒化膜を積層してストレージ電極を形成する段階と、前記トレンチを含んだ前記半導体基板の全面に犠牲酸化膜を形成し、前記鋳型酸化膜が露出されるように前記半導体基板を平坦化して前記ストレージ電極のノードを分離する段階と、前記犠牲酸化膜及び鋳型酸化膜を除去する段階と、前記ストレージ電極上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、を含むことを特徴とする。
【００１９】
また、本発明によるストレージキャパシタは、半導体基板上の層間絶縁膜に形成されたコンタクトホールを通じて半導体基板の導電層に電気的に連結されるコンタクトプラグと、前記コンタクトプラグ上にチタニウム膜またはチタニウムシリサイド膜、及びチタニウム窒化膜が積層された構造において前記チタニウム窒化膜の内部または前記チタニウム窒化膜の上部に少なくとも１つ以上のチタニウム酸窒化膜を備えて円柱状に形成されるストレージ電極と、前記ストレージ電極上に所定の厚さで形成される誘電膜と、前記誘電膜上に金属層で形成されるプレート電極と、を備えるストレージキャパシタである。
【発明の効果】
【００２０】
本発明は、コンタクトプラグ上にチタニウム膜またはチタニウムシリサイド膜、チタニウム窒化膜が積層された構造において、前記チタニウム窒化膜の内部または前記チタニウム窒化膜の上部に少なくとも1つ以上のチタニウム酸窒化膜を有するストレージ電極を形成することにより、前記ストレージ電極の形成時に使用される犠牲酸化膜及び鋳型酸化膜の除去に使用される緩衝溶液が前記チタニウム窒化膜を通じて浸透することを防止して前記チタニウムシリサイド膜及びコンタクトプラグの損傷を防止すると共に、生産収率を増大または極大化できる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明の好ましい実施例を詳しく説明する。
以下に説明される実施例はいろいろな形態に変形可能であり、本発明の範囲が以下に説明される実施例に限定されるものではない。本発明の実施例は当業界で通常の知識を有する者に本発明を完全に説明するために提供されるものである。本発明の実施例を説明するための図面において、ある層の領域の厚さは明細書の明確性のために誇張されたものであり、図面上の同一な符号は同一な要素を示す。また、ある膜が層として表現され、ある層が他の層または基板の“上部”にあると記載された場合、前記ある層は前記他の層または基板の上部に直接存在することもできるし、その間に第３の層を介して存在することもできる。
【００２２】
図１は本発明の一実施例によるストレージキャパシタを示す断面図である。
図１に示すように、本実施例による半導体素子のキャパシタは、半導体基板１００に形成される導電層１１１と、前記半導体基板１００及び前記導電層１１１上に形成される第１層間絶縁膜１１２と、前記第１層間絶縁膜１１２に形成されたコンタクトホール内に形成されて前記導電層１１１に電気的に連結され、導電性物質を含むシリコン材質で形成されるコンタクトプラグ１１４と、前記コンタクトプラグ１１４上にチタニウム膜１２３（以下、チタニウムシリサイド層と同一な符号を使用する）またはチタニウムシリサイド層１２３、チタニウム窒化膜１２４が積層された構造において前記チタニウム窒化膜１２４の内部または前記チタニウム窒化膜１２４の上部に少なくとも1つ以上のチタニウム酸窒化膜１２５を備えて円柱状に形成されるストレージ電極１１９と、前記ストレージ電極１１９上に形成される誘電膜１２０及びプレート電極１２１と、を含んで構成される。
【００２３】
ここで、前記導電層１１１はＤＲＡＭのようなメモリにおいて前記半導体基板１００に導電型不純物がドーピングされて形成された不純物領域であって、前記半導体基板１００上に形成されるトランジスタのソース/ドレイン領域となるか、または前記ソース/ドレイン領域に電気的に連結されるコンタクトパッドとなる。
【００２４】
また、前記ストレージ電極１１９は、前記コンタクトプラグ１１４の上部に形成される前記チタニウム窒化膜１２４内部に少なくとも１つ以上の前記チタニウム酸窒化膜１２５が形成されるか、前記チタニウム窒化膜１２４の上部に前記チタニウム酸窒化膜１２５が形成され、前記チタニウム酸窒化膜１２５が、前記ストレージ電極１１９の形成に使用される鋳型酸化膜１１６及び犠牲酸化膜１２６を除去するための緩衝溶液が前記チタニウム窒化膜１２４を通じて浸透することを防止して、前記チタニウム窒化膜１２４下部のチタニウム膜１２３、チタニウムシリサイド層１２３またはシリコン材質のコンタクトプラグ１１４を保護する構造を有するように形成される。
【００２５】
図２は本実施例によるストレージキャパシタを用いたＤＲＡＭでの単一ビット不良分布と従来のストレージキャパシタを用いたＤＲＡＭでの単一ビット不良分布を比較して示すグラフである。本実施例のチタニウム窒化膜１２４にチタニウム酸窒化膜１２５を形成したストレージキャパシタａが従来のチタニウム窒化膜１２４を形成したストレージキャパシタｂに比べ優れていることがわかる。
【００２６】
ここで、本実施例のストレージキャパシタにはチタニウム膜１２３／チタニウム窒化膜１２４／チタニウム酸窒化膜１２５／チタニウム窒化膜１２４の構造を有するストレージ電極１１９を用いてキャパシタンスを測定し、従来のストレージキャパシタにはチタニウム膜１２３／チタニウム窒化膜１２４の構造を有するストレージ電極１１９を用いてキャパシタンスを測定した。また、各ＤＲＡＭでの単一ビット不良の分布は約５０％を基準にして比較される。このとき、前記チタニウム窒化膜１２４は全体が約３００Å程度の厚さを持つように形成され、前記チタニウム酸窒化膜１２５は約１０Åから約３０Å程度の厚さを有するように形成される。
【００２７】
本実施例によるストレージキャパシタは、コンタクトプラグ１１４上にチタニウム膜１２３またはチタニウムシリサイド層１２３、チタニウム窒化膜１２４が積層された構造において前記チタニウム窒化膜１２４の内部または前記チタニウム窒化膜１２４の上部に少なくとも1つ以上のチタニウム酸窒化膜１２５を有するストレージ電極１１９を形成して、前記ストレージ電極１１９の形成時に用いられる犠牲酸化膜１２６及び鋳型酸化膜１１６の除去に使用される緩衝溶液が前記チタニウム窒化膜１２４を通じて浸透することを防止することにより、前記チタニウムシリサイド層１２３及びコンタクトプラグ１１４の損傷を防止し、生産収率を増大または極大化することができる。
【００２８】
以下、このように構成された本実施例によるストレージキャパシタの製造方法を説明する。
図３ａから図３ｈは本実施例によるストレージキャパシタの製造方法を示す断面図で、図４は図３ｇに示すストレージ電極の断面を示すＴＥＭ（Transmission Electron Microscopy）写真で、図５ａから図５ｃは図４に示すチタニウム窒化膜１２４の間に形成されたチタニウム酸窒化膜１２５のＸＰＳ分析結果を示すグラフで、図６は図４に示すチタニウム窒化膜１２４とチタニウム酸窒化膜１２５を概略的に示す断面図である。以下に説明する半導体素子はＤＲＡＭ装置のセルを例に説明する。
【００２９】
図３ａに示すように、半導体基板１００または前記半導体基板１００に形成されたトランジスタのような導電層１１１上に第１層間絶縁膜１１２を形成し、前記半導体基板１００または前記導電層１１１が露出されるように前記第１層間絶縁膜１１２を除去してコンタクトホール１１３を形成する。ここで、前記第１層間絶縁膜１１２は化学気相蒸着方法によりシリコン酸化膜で形成される。例えば、前記第１層間絶縁膜１１２は少なくとも1つ以上の前記シリコン酸化膜が積層された構造で、３０００Åから９０００Å程度の厚さを有するように形成される。また、前記コンタクトホール１１３は前記第１層間絶縁膜１１２上にフォトレジストを塗布し、フォト工程を用いて前記フォトレジストをパターニングした後、前記フォトレジストを食刻マスクとして用いて前記第１層間絶縁膜１１２を乾式食刻することにより形成される。
【００３０】
図３ｂに示すように、前記コンタクトホール１１３が形成された半導体基板１００の全面に化学気相蒸着方法により、導電性不純物を含むポリシリコンを形成し、化学的機械的研磨方法により前記第１層間絶縁膜１１２が露出されるように前記ポリシリコンを除去して前記コンタクトホール１１３の内部にコンタクトプラグ１１４を形成する。図示していないが、前記コンタクトプラグ１１４と同一または類似な層に形成される各種ライン、例えば、ビットラインの相互カップリング現象を防止するために前記コンタクトプラグ１１４の形成以前に前記コンタクトホールの側壁にシリコン窒化膜を用いてスペーサーを形成する工程を含むこともできる。
【００３１】
図３ｃに示すように、前記コンタクトプラグ１１４及び前記第１層間絶縁膜１１２上にシリコン窒化膜を用いて食刻防止膜１１５を形成し、前記食刻防止膜１１５上にシリコン酸化膜を用いて鋳型酸化膜１１６を形成し、前記鋳型酸化膜１１６上にシリコン窒化膜を用いてハードマスク膜１１７を形成する。食刻防止膜１１５、鋳型酸化膜１１６及びハードマスク膜１１７は化学気相蒸着方法により順次形成される。例えば、前記食刻防止膜１１５及び前記ハードマスク膜１１７はそれぞれ約２００Åから１０００Åほどの厚さを有するように形成され、前記鋳型酸化膜１１６は約１５０００Åから約２００００Åほどの厚さを有するように形成される。好ましくは、前記鋳型酸化膜１１６は約１８０００Åほどの厚さを有するように形成される。
【００３２】
図３ｄに示すように、フォト工程を用いて前記ハードマスク膜１１７上にフォトレジストパターンを形成し、前記フォトレジストのパターンを食刻マスクとして用いて前記ハードマスク膜１１７を除去し、前記フォトレジストパターンを除去する。また、前記ハードマスク膜１１７を食刻マスクとして用いて前記コンタクトホール１１３内部のコンタクトプラグ１１４が露出されるように前記鋳型酸化膜１１６及び食刻防止膜１１５の一部を順次食刻し、前記コンタクトプラグ１１４が露出されるトレンチ１１８を形成する。ここで、前記トレンチ１１８の形成の際に前記鋳型酸化膜１１６または前記食刻防止膜１１５の食刻とともに前記ハードマスク膜１１７をも除去することもできる。
【００３３】
図３ｅに示すように、前記トレンチ１１８を含む前記半導体基板１００の全面に所定厚さを有するチタニウム膜１２３、チタニウム窒化膜１２４及びチタニウム酸窒化膜１２５からなったストレージ電極１１９を形成する。ここで、前記ストレージ電極１１９は前記コンタクトプラグ１１４の上部に形成される前記チタニウム窒化膜１２４の間に少なくとも１つ以上の前記チタニウム酸窒化膜１２５を形成するか、前記チタニウム窒化膜１２４の上部に前記チタニウム酸窒化膜１２５を形成して、前記チタニウム酸窒化膜１２５が後で使用される緩衝溶液から前記チタニウム窒化膜１２４下部のチタニウム膜１２３、チタニウムシリサイド膜またはシリコン材質のコンタクトプラグ１１４を保護する構造として形成される。
【００３４】
前記チタニウム膜１２３は塩化チタニウム（ＴｉＣｌ4）ガス及び水素（Ｈ2）をソースガスとして使用する化学気相蒸着方法またはプラズマ強化化学気相蒸着方法により形成することができる。例えば、前記チタニウム膜１２３は約１００Åから１５０Åほどの厚さを有するように形成される。また、前記化学気相蒸着方法を用いて前記チタニウム膜１２３が形成される場合、前記シリコン材質のコンタクトプラグ１１４とチタニウム膜１２３の界面でチタニウムシリサイド層１２３を形成するために高温の熱工程が求められる。このとき、前記コンタクトプラグ１１４下部の素子の損傷が惹起されるため、低温工程の可能なプラズマ強化化学気相蒸着方法によりチタニウム膜１２３を形成するのが好ましい。前記プラズマ強化化学気相蒸着方法は前記チタニウム膜１２３と前記コンタクトプラグ１１４の界面で前記チタニウム膜１２３と前記コンタクトプラグ１１４のシリコンとが反応可能なエネルギーを提供して、チタニウムシリサイド層１２３を形成させる。
【００３５】
前記チタニウム窒化膜１２４は塩化チタニウム（ＴｉＣｌ4）ガス及びアンモニア（ＮＨ3）ガスをソースガスとして用いる化学気相蒸着方法により形成することができる。また、前記チタニウム窒化膜は原子層蒸着方法またはプラズマ化学気相蒸着方法により形成することもできる。例えば、前記チタニウム窒化膜１２４は約１００Åから５００Åほどの厚さを有するように形成される。前記チタニウム窒化膜１２４を約３００Åほどの厚さを有するように形成し、前記チタニウム窒化膜１２４内に前記チタニウム酸窒化膜１２５を介して形成するか、または、前記チタニウム酸窒化膜１２５の下部に形成することができる。化学気相蒸着方法またはプラズマ強化化学気相蒸着方法により形成される膜の膜質はステップカバレッジに優れているので、前記トレンチ１１８の側壁及び底部に形成される前記チタニウム窒化膜１２４と前記チタニウム膜１２３は均一な厚さを有するように形成されることができる。
【００３６】
また、前記チタニウム酸窒化膜１２５は急速熱処理工程（ＲＴＰ：Rapid Thermal Process）、プラズマ酸化方法、拡散酸化方法、または化学気相蒸着設備でのインサイチュ酸化方法を通じて形成することができる。
例えば、前記チタニウム酸窒化膜１２５は急速熱処理工程を通じて形成され、前記急速熱処理工程中で、前記チタニウム窒化膜１２４を酸素雰囲気で急速熱処理する急速熱処理酸化工程（ＲＴＯ：Rapid Thermal Oxidation）と、前記チタニウム窒化膜１２４を窒素雰囲気で酸素を流動させながら急速熱処理する急速熱処理窒化工程（ＲＴＮ：Rapid Thermal Nitridation）を通じて形成することができる。
【００３７】
複数個のチタニウム窒化膜１２４の間で前記急速熱酸化工程を通じてチタニウム酸窒化膜１２５を形成する方法を例として挙げる。例えばまず、化学気相蒸着方法により約１３０Åほどの厚さを有するチタニウム窒化膜１２４を形成し、前記チタニウム窒化膜１２４を急速熱処理工程することにより、約５００℃以下の温度で前記チタニウム窒化膜１２４の上層の一部を急速に酸化させて約１８Åほどのチタニウム酸窒化膜１２５を形成し、前記チタニウム酸窒化膜１２５上に化学気相蒸着方法により約１９４Åほどのチタニウム窒化膜１２４を形成する場合、図４に示すようになる。ここで、前記化学気相蒸着方法により形成されるチタニウム窒化膜１２４は約１００Åほどの結晶大きさを有する多結晶に形成されるが、前記急速熱処理工程を通じて形成されたチタニウム酸窒化膜１２５は非結晶状に形成されることがわかる。
【００３８】
また、前記チタニウム膜１２３とチタニウム窒化膜１２４との間でのチタニウム酸窒化膜１２５の存在を図５ａないし図５ｃに示すように確認することができる。ここで、各グラフでの横軸は各元素の結合エネルギーを示し、縦軸は強度を示すが、図５ａは約４５６．６ｅＶでのチタニウム酸窒化膜１２５の結合エネルギーのピークを示し、図５ｂは約３５９．９ｅＶでのチタニウム酸窒化膜１２５の結合エネルギーのピークを示し、図５ｃは約５３０．０８ｅＶでのチタニウムと酸素の結合エネルギーのピークを示す。
【００３９】
図６に示すように、複数個の多結晶チタニウム窒化膜１２４の間にチタニウム酸窒化膜１２５を形成して、複数個の前記多結晶のチタニウム窒化膜１２４に形成された結晶粒界１２７が互いに連結されないようにすることができる。即ち、後続の緩衝溶液を用いた鋳型酸化膜１１６及び犠牲酸化膜の湿式食刻のときに前記緩衝溶液が前記チタニウム窒化膜１２４の結晶粒界１２７にそって浸透して、前記チタニウム窒化膜１２４下部のチタニウムシリサイド層１２３及びシリコン材質の前記コンタクトプラグ１１４が損傷されることを防止することができる。
【００４０】
従って、本実施例によるストレージキャパシタの製造方法ではチタニウム窒化膜１２４の形成中または前記チタニウム窒化膜１２４の形成後に少なくとも１つ以上のチタニウム酸窒化膜１２５を形成することにより、緩衝溶液の前記チタニウム窒化膜１２４への浸透によるチタニウムシリサイド層１２３及びコンタクトプラグ１１４の損傷を防止することができる。
【００４１】
また、前記チタニウム窒化膜１２４が形成された半導体基板１００を大気中に一部だけ露出させて、前記チタニウム窒化膜１２４上部に自然酸化膜として前記チタニウム酸窒化膜１２５を形成することができる。そして、前記チタニウム酸窒化膜１２５の上部に少なくとも１つ以上のチタニウム窒化膜１２４とチタニウム酸窒化膜１２５を積層することができる。例えば、所定の真空圧を有するチャンバーで前記チタニウム窒化膜１２４が形成された半導体基板１００を大気中に一部だけ露出させて前記チタニウム酸窒化膜１２５を形成し、前記半導体基板１００を再度前記チャンバーに挿入した後に前記チタニウム窒化膜を形成する真空ブレーク方法を使用できる。この方法で、前記チタニウム窒化膜１２４を約５分ほど大気中に露出させた場合、前記チタニウム窒化膜１２４上に約１０Åほどの前記チタニウム酸窒化膜１２５が形成される。
【００４２】
図３ｆに示したように、前記チタニウム酸窒化膜１２５及びチタニウム窒化膜１２４が形成されたトレンチ１１８が埋没するように前記半導体基板１００上に犠牲酸化膜１２６を形成し、前記鋳型酸化膜１１６が露出されるように前記犠牲酸化膜１２６、チタニウム酸窒化膜１２５、チタニウム窒化膜１２４及びチタニウム膜１２３を化学的機械的研磨またはエッチバックして前記ストレージ電極１１９のノードを分離する。
【００４３】
図３ｇに示したように、前記緩衝溶液（例えば、フッ化水素酸（ＨＦ）：フッ化アンモニウム（ＮＨ4Ｆ）が約１：５から１：１０程度の比で混合されるＬＡＬ溶液）を用いて、前記犠牲酸化膜１２６及び鋳型酸化膜１１６を除去して円筒状のストレージ電極１１９を形成する。ここで、前記緩衝溶液は前記ストレージ電極１１９の前記多結晶状態のチタニウム窒化膜１２４に浸透することができるが、非結晶状態の前記チタニウム酸窒化膜１２５を通じて浸透することができないので、前記チタニウム酸窒化膜１２５下部のチタニウム膜１２３、チタニウムシリサイド層１２３及びシリコン材質のコンタクトプラグ１１４を損傷させることができない。また、前記緩衝溶液は前記層間絶縁膜１１２上部のチタニウム膜１２３及びチタニウムシリサイド層１２３を除いた前記円筒状に露出される前記チタニウム１２３を食刻する。
【００４４】
図３ｈに示したように、前記ストレージ電極１１９の上部に誘電膜１２０を形成し、前記誘電膜１２０上部に金属層としてプレート電極１２１を形成してストレージキャパシタの形成工程を完了する。
ここで、前記誘電膜１２０は酸化アルミニウムまたは酸化ハフニウムのような誘電率の高い物質を少なくとも１つ以上用いて複数個の誘電膜１２０で構成することもできる。また、前記プレート電極１２１は前記ストレージ電極１１９に使用されるチタニウム窒化膜１２４のような前記金属層を含むか、或いは導電性物質を含むポリシリコンまたはタングステンシリサイドのような導電性金属物質を含んで形成される。
【００４５】
以後、前記ストレージキャパシタが埋立てられるようにシリコン酸化膜またはシリコン窒化膜を用いて第２層間絶縁膜（図示せず）を形成する。
上述のように、本実施例によるストレージキャパシタの製造方法は、コンタクトプラグ１１４上にチタニウム膜１２３またはチタニウムシリサイド層１２３、チタニウム窒化膜１２４が積層された構造において、前記チタニウム窒化膜１２４の内部または前記チタニウム窒化膜１２４の上部に少なくとも１つ以上のチタニウム酸窒化膜１２５を有するストレージ電極１１９を形成することにより、前記ストレージ電極１１９の形成時に使用される犠牲酸化膜１２６及び鋳型酸化膜１１６の除去に使用される緩衝溶液が前記チタニウム窒化膜１２４を通じて浸透することを防止し、前記チタニウムシリサイド層１２３及びコンタクトプラグ１１４の損傷を防止するとともに、生産収率を増大または極大化することができる。
【００４６】
また、上述のような実施例の説明は、本発明の徹底した理解を提供するために図面を参照にして例示したことに過ぎないため、本発明を限定する意味として解釈されてはいけない。そして、本発明の技術分野で通常の知識を有するものにとって本発明の基本的原理を外れない範囲内で多様な変化及び変更可能なのは勿論のことである。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例によるストレージキャパシタを示す断面図である。
【図２】本発明の実施例によるストレージキャパシタを用いたＤＲＡＭでの単一ビット不良分布と従来のストレージキャパシタを用いたＤＲＡＭでの単一ビット不良分布を示すグラフである。
【図３ａ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｂ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｃ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｄ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｅ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｆ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｇ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図３ｈ】本発明の実施例によるストレージキャパシタの製造方法を示す断面図である。
【図４】本発明の実施例によるストレージ電極の断面を示すＴＥＭ（Transmission Electron Microscopy）写真である。
【図５ａ】本発明の実施例によるチタニウム窒化膜の間に形成されたチタニウム酸窒化膜のＸＰＳ分析結果を示すグラフである。
【図５ｂ】本発明の実施例によるチタニウム窒化膜の間に形成されたチタニウム酸窒化膜のＸＰＳ分析結果を示すグラフである。
【図５ｃ】本発明の実施例によるチタニウム窒化膜の間に形成されたチタニウム酸窒化膜のＸＰＳ分析結果を示すグラフである。
【図６】本発明の実施例によるチタニウム窒化膜とチタニウム酸窒化膜を概略的に示す断面図である。
【図７ａ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｂ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｃ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｄ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｅ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｆ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｇ】従来技術によるキャパシタの製造方法を示す断面図である。
【図７ｈ】従来技術によるキャパシタの製造方法を示す断面図である。
【符号の説明】
【００４８】
１００  半導体基板、１１１  導電層、１１２  第１層間絶縁膜、１１３  コンタクトホール、１１４  コンタクトプラグ、１１５  食刻防止膜、１１６  鋳型酸化膜、１１７  ハードマスク膜、１１８  トレンチ、１１９  ストレージ電極、１２０  誘電膜、１２１  プレート電極、１２３  チタニウム膜（チタニウムシリサイド層）、１２４  チタニウム窒化膜、１２５  チタニウム酸窒化膜、１２６  犠牲酸化膜、１２７  結晶粒界
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図７ｇ】
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【図７ｈ】
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