(57)【要約】【課題】  ＤＣ−ＤＣコンバータ用の半導体モジュールの実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ること。【解決手段】  高電位側のパワーＭＯＳチップ５及び低電位側のパワーＭＯＳチップ７及びこれらのチップに形成されたＭＯＳＦＥＴのゲートを駆動するための駆動用ＩＣチップ９が、フリップチップボンディングにより実装基板３に実装されている。パワーＭＯＳチップ５，７の裏面上には、ヒートシンク部５３，５５が配置されている。ヒートシンク部５５は二箇所で実装基板３に固定されている。樹脂部材６１により、パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９が一つのパッケージとして封止されている。【選択図】  図１
2006073664.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、    前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワースイッチングデバイスチップの前記裏面上にそれぞれ配置された複数のヒートシンク部と、
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【請求項２】
前記複数のヒートシンク部の少なくとも一つは、複数の箇所で前記実装基板に固定されている、
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記複数のヒートシンク部は、それぞれ、前記実装基板の電極と電気的に接続される端子を有すると共に前記複数のパワースイッチングデバイスチップの前記裏面と電気的に接続されており、
これらの端子は一列に並んでいる
ことを特徴とする請求項１又は２に記載の半導体モジュール。
【請求項４】
前記実装基板は、側面、前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップと対向する対向面及びこの面の反対側に位置する反対面により規定されており、
前記実装基板は、
前記反対面に形成された配線と、
前記反対面のこれらのチップと対応する領域に形成されると共に前記配線と同じ厚みの段差補正部と、を含む
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体モジュール。
【請求項５】
前記複数のヒートシンク部は互いにつながり、一枚のヒートシンク板を構成しており、
前記複数のパワースイッチングデバイスチップは、前記裏面どうしが前記ヒートシンク板を介して電気的に接続されており、
前記複数のパワースイッチングデバイスチップの少なくとも一つは、前記表面に形成された第１及び第２の主電極と、前記表面から前記裏面に到達する貫通孔に形成されると共に前記第２の主電極と前記裏面とを電気的に接続する接続導電部と、を含む
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばマルチチップモジュールのような半導体モジュールに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、ある電圧の直流電流を異なる電圧の直流電流に変換する装置である。ＤＣ−ＤＣコンバータは高効率で小型化が可能であるため、小型の電子機器（例えばノートパソコンや携帯電話のような情報通信機器）に組み込まれる電源として利用されている。  
【０００３】
パソコン等の情報通信機器は、ＣＰＵの微細化・高速化により電源（駆動電源）の低電圧・大電流化が進んでいる。ＣＰＵ用の電源電圧は１９９５年において、５．０（Ｖ）や３．３（Ｖ）が主流であったが、クロック周波数が１ＧＨｚを超える高性能ＣＰＵの登場で近年では、１．５（Ｖ）にまで低電圧化し、電流も１００（Ａ）クラスが必要となっている。また、ＣＰＵの動作速度に対応するため電源回路の動作周波数も１ＭＨｚ以上が要求されている。このため、電源回路を構成するトランジスタのスイッチングの高速化も重要となっている。
【０００４】
電源の低電圧・大電流化によって、これまでの電源システムの形態も変化している。ひとつの電源で複数の回路に電力を供給する形態は、配線の僅かな寄生インピーダンスによっても電圧降下が発生するため、回路に必要な電圧が供給されず誤動作を起こす原因となる。そのため現在は電源の分散化が進み、それぞれの負荷に対応した電源を負荷の近くに置く形態に移行している。
【０００５】
例えば、ノートパソコンで説明すると、ノートパソコンはＣＰＵ、液晶画面及びハードディスク等の負荷を備えている。それぞれの負荷に対応した電源（つまり、ＤＣ−ＤＣコンバータ）が負荷の近くに配置されている。
【０００６】
従来、大電力用のＤＣ−ＤＣコンバータのうち、同期整流方式の非絶縁型降圧式のコンバータは、Ｎチャネル型のパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＳＢＤ(Schottky Barrier Diode：ショットキーバリアダイオード)及びＰＷＭ(Pulse Width Modulation)制御ＩＣ等により構成されている。これらの部品は個別にパッケージされており、パッケージされたこれらの部品がプリント基板に取り付けられている。
【０００７】
通常、電源回路で使用されるパワーＭＯＳＦＥＴのようなパワースイッチングデバイスは、オン抵抗やスイッチングによる電力損失が原因で発熱する。このため、パワーＭＯＳＦＥＴのチップにヒートシンク板を取り付けて熱をチップの外部に放出させる必要がある。なお、半導体チップにヒートシンク板を取り付けた構造を有する高周波マルチチップモジュールが、特許文献１に開示されている。
【特許文献１】特開平１１−４５９７６（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ることが可能な半導体モジュールを提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体モジュールの一態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、前記複数のパワースイッチングデバイスチップの前記裏面上に配置された複数のヒートシンク部と、前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ることが可能な半導体モジュールを実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施形態について説明する。各実施形態を説明する図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。本実施形態に係る半導体モジュールは、パワーＭＯＳチップ及び駆動用ＩＣチップを一つのパッケージに封止したマルチチップモジュールである。このモジュールはＤＣ−ＤＣコンバータの一部として機能する。
【００１２】
なお、パワーＭＯＳチップは、ゲート絶縁膜がシリコン酸化膜を含むＦＥＴで構成されるが、本発明はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＦＥＴで構成されるパワーＭＩＳ(Metal Insulator Semiconductor)チップにも適用される。パワーＭＯＳチップやパワーＭＩＳチップは、パワースイッチングデバイスとも称される。
【００１３】
［第１実施形態］
（半導体モジュールの構造）
第１実施形態に係る半導体モジュールの構造について図１〜図３を用いて説明する。図１は、第１実施形態に係る半導体モジュール１の平面図である。図２は、図１のＡ１−Ａ２線に沿った断面図であり、図３は、図１のＢ１−Ｂ２線に沿った断面図である。
【００１４】
半導体モジュール１は、実装基板（例えばプリント基板）３と、この上に実装された二つのパワーＭＯＳチップ５，７（パワースイッチングデバイスの一例）及び駆動用ＩＣチップ９と、を備える。駆動用ＩＣチップ９は、パワーＭＯＳチップ５，７に形成されたＭＯＳＦＥＴのゲートを駆動するためのチップである。パワーＭＯＳチップ５及び駆動用ＩＣチップ９は正方形状を有しており、パワーＭＯＳチップ７は長方形状を有している。これにより、正方形状の実装基板３にチップ５，７，９を効率的に配置できる。
【００１５】
図４は、パワーＭＯＳチップ５，７の一部の断面図である。チップ５，７は、多数の縦型のＭＯＳＦＥＴが並列接続された構造を有する。詳しく説明すると、チップ５，７は、ｎ型のエピタキシャル層１１を有するｎ＋型のシリコン基板１３を備える。エピタキシャル層１１の上層はｐ型のボディ領域１５である。多数のトレンチゲート１７がボディ領域１５を貫通するように、エピタキシャル層１１に形成されている。トレンチゲート１７の周囲にはゲート酸化膜１９が形成されている。
【００１６】
ボディ領域１５の表面にｎ＋型のソース領域２１が形成されている。トレンチゲート１７やソース領域２１を覆うように層間絶縁膜２３が形成されている。層間絶縁膜２３には、コンタクトホールが形成されており、このコンタクトホールを介してソース電極２４がボディ領域１５やソース領域２１に接続されている。シリコン基板１３がｎ＋型のドレイン領域となる。シリコン基板１３の裏面の全面にはドレイン電極４３が形成されている。
【００１７】
図１〜図３に示すように、実装基板３は、正方形状の樹脂板２５を有する。樹脂板２５の四つの側面には、多数の外部端子２７が所定のピッチで設けられている。端子２７は半円筒状を有しており、このため実装基板３の縁は外部端子２７の箇所で窪んでいる。樹脂板２５の両面には、外部端子２７と接続された配線２９が形成されている。外部端子２７及び配線２９は、銅箔等の導体から構成される。
【００１８】
樹脂板２５の両面には、配線２９を覆うようにソルダーレジスト３１が形成されている。ソルダーレジスト３１は、外部端子２７を覆っておらず、また配線２９のうち電極３２ａ，３２ｂとなる箇所の上に開口を有する。電極３２ａ，３２ｂ上に半田などの接続材３３がスクリーン印刷により形成されている。
【００１９】
樹脂板２５には多数のスルーホールが形成されている。スルーホールの側面には、例えばメッキにより銅等の導体膜３５が形成されている。導体膜３５により樹脂板２５の両面の配線２９が電気的に接続されている。導体膜３５の内側には、樹脂３７が充填されている。電気抵抗を下げるために、樹脂３７の替わりに銅等の金属粉を含む樹脂を充填してもよい。
【００２０】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９が実装基板３にフリップチップボンディングで実装されている。詳しくは、パワーＭＯＳチップ５，７の表面には、ゲート電極パッド３９及びソース電極パッド４１が形成され、裏面にドレイン電極４３が形成されている。電極パッド３９，４１は、図４に示すソース電極２４の上層に形成されている。電極パッド３９，４１の上にバンプ電極が形成されることもある。ゲート電極パッド３９は、多数のトレンチゲート１７と共通接続されている。ソース電極パッド４１は、ソース電極２４と接続されている。
【００２１】
パワーＭＯＳチップ５，７のゲート電極パッド３９及びソース電極パッド４１並びに駆動用ＩＣチップ９の電極パッド４９は、接続材３３により実装基板３の電極３２ａに半田付けされている。チップ５，７，９と実装基板３とのスペースは、アンダーフィル材５１で埋められている。
【００２２】
パワーＭＯＳチップ５の裏面４７（図４）上には、パワーＭＯＳチップ５を覆うように正方形状のヒートシンク部５３が配置され、同様に、パワーＭＯＳチップ７の裏面４７（図４）上には、パワーＭＯＳチップ７を覆うように長方形状のヒートシンク部５５が配置されている。ヒートシンク部５３，５５は、それぞれが一枚の金属性のヒートシンク板である。    
【００２３】
ヒートシンク部５３，５５は、側部の一部が端子５９として機能する。ヒートシンク部５３は、四辺のうちの一辺に端子５９が設けられている。これに対して、ヒートシンク部５５は、四辺のうちの向かい合う二つの長辺（つまり、長方形状のチップ７の向かい合う二つの長辺側）に端子５９が設けられている。ヒートシンク部５３，５５は、端子５９の箇所で折り曲げられて段差が形成され、接続材３３により実装基板３の電極３２ｂに半田付けされている。したがって、ヒートシンク部５３，５５は、電極３２ｂの箇所で実装基板３に固定される共に実装基板３の配線２９と電気的に接続される。
【００２４】
ヒートシンク部５３は端子５９が一つなので、一箇所で固定されていることになる。一方、ヒートシンク部５５は端子５９が二つなので、二箇所で固定されていることになる。これはヒートシンク部５３，５５を含む電気回路の要求からである。したがって、電気回路の要求により、例えば、ヒートシンク部５３に端子５９が二つ形成される場合、ヒートシンク部５３は二箇所で実装基板３に固定される。なお、ヒートシンク部が一箇所で固定される場合、ヒートシンク部の実装基板に対する平行度を維持できないこともある。この場合の対応策については第２実施形態で説明する。
【００２５】
ヒートシンク部５３，５５の端子５９以外の平面部は、パワーＭＯＳチップ５，７の裏面と対向しており、ヒートシンクとして機能する。上記平面部において、ヒートシンク部５３，５５は、パワーＭＯＳチップ５，７の裏面のドレイン電極４３に導電性の接続材５７により半田付けされている。したがって、ヒートシンク部は、それぞれ、パワーＭＯＳチップのうち対応するパワーＭＯＳチップの裏面のドレイン電極（なお、チップの裏面側にソース電極がある場合はソース電極）と電気的に接続される。
【００２６】
ヒートシンク部５３，５５は、（１）パワーＭＯＳチップ５，７を覆い、（２）その端子５９が電極３２ｂと接続され、（３）ヒートシンク部５３，５５の高さが同じ（つまり同一面内）である。したがって、ヒートシンク部５３，５５の段差の大きさは、接続材５７の厚み、パワーＭＯＳチップ５，７の厚み、電極パッド３９，４１の高さ、接続材３３の高さ及び電極３２ａ，３２ｂの高さを考慮して決める。
【００２７】
また、ヒートシンク部５３，５５は、ヒートシンクとしての機能及び配線としての機能を有する。よって、その材料は、熱的及び電気的に良好な伝導性を有する銅が用いられる。しかしながら、アルミニウムを用いることもできる。アルミニウムは、銅よりも電気抵抗が高いが、軽量で加工性が良好だからである。また、ヒートシンク部５３，５５の材料として、鉄系の材料（例えば４２Alloy）を使用することもできる。この材料は、パワーＭＯＳチップ５，７の材料と熱膨張係数の値が近いので、ヒートシンク部５３，５５が熱膨張による疲労を受けにくくすることができる。
【００２８】
ヒートシンク部５３，５５として、アルミニウムや鉄系の材料を使用する場合、ヒートシンク部５３，５５の接続材３３と接続される部分（つまり端子５９）や接続材５７と接続される部分に、金属層（例えば、銅、金、銀、ニッケル）や合金層（例えば、半田、銀ロウ）を、蒸着、溶射メッキ、メッキなどにより形成してもよい。これらの層を形成すれば、接続性を良好にすることができる。
【００２９】
なお、ヒートシンク部５３，５５の材料や厚みは、通常、互いに同じである。しかしながら、パワーＭＯＳチップ５，７の発熱量の違い等の理由で、互いに異ならせてもよい。
【００３０】
ヒートシンク部５３，５５の厚みが小さすぎると、ヒートシンク部５３，５５の温度が急激に上昇するので好ましくない。したがって、ヒートシンク部５３，５５の厚みの目安は、例えば、１００μｍ以上（さらには２００μｍ以上）あればよい。
【００３１】
また、ヒートシンク部５３，５５は、それぞれ、パワーＭＯＳチップ５，７の裏面を完全に覆うことにより、放熱性を良好にすると共に電気抵抗を小さくしている。しかしながら、ヒートシンク部５３，５５が、パワーＭＯＳチップ５，７の裏面を完全に覆わず、一部露出していてもよい。
【００３２】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９を一つのパッケージとして封止する樹脂部材６１が実装基板３の上に固定されている。ヒートシンク部５３，５５は、それぞれ、対応するパワーＭＯＳチップ５，７の裏面と面する一方の面６３及びこれの反対側にある他方の面６５を有している。他方の面６５が半導体モジュール１の外部に露出している。したがって、全てのヒートシンク部が半導体モジュール１の外部に露出している。
【００３３】
（ＤＣ−ＤＣコンバータの回路構成及び動作）
次に、半導体モジュール１を含むＤＣ−ＤＣコンバータの回路構成及び動作について説明する。図５は、このＤＣ−ＤＣコンバータ６７の回路図である。ＤＣ−ＤＣコンバータ６７は、同期整流方式の非絶縁型降圧式である。この回路が最も電力損失を低減し変換効率を高めることができる。
【００３４】
高電位側のパワーＭＯＳチップ（制御側素子）５及び低電位側のパワーＭＯＳチップ（同期整流側素子）７は、ともにオン抵抗が低く、かつ低ゲート容量のＮチャネル型ＭＯＳＦＥＴが使用されている。パワーＭＯＳチップ７は、ＶＦの低いＳＢＤ（ショットキーバリアダイオード）６９が並列に接続されている。パワーＭＯＳチップ５，７のゲート端子には、ゲートを駆動するための駆動用ＩＣチップ９が接続されている。
【００３５】
チップ５，７のゲートは通常時、ＰＷＭ(Pulse Width Modulation)制御によって駆動されている。ＰＷＭ制御とは、スイッチング式電源の直流出力電圧を安定化させるための制御方式である。つまり、スイッチング・トランジスタ（パワーＭＯＳチップ５）のＯＮ時間とＯＦＦ時間の割合を変えて，出力電圧を制御する。出力電圧が低下するとＯＮ時間を長くし，上昇すると短くすることによって，常に一定の電圧を保つことができる。なお、チップ５，７のゲートをＰＦＭ(Pulse Frequency Modulation)制御によって駆動することもできる。ＰＦＭ制御とは、スイッチング・トランジスタ（パワーＭＯＳチップ５）のＯＮ時間は一定のままで、スイッチング周波数を変えて出力電力を制御する。出力電圧が低下するとスイッチグ周波数を高くし、上昇すると低くすることによって、常に一定の電圧を保つことができる制御である。
【００３６】
ＤＣ−ＤＣコンバータ６７の出力側には、インダクタ７１およびコンデンサ７３が接続されている。ＤＣ−ＤＣコンバータ６７の出力には、例えばＣＰＵ７５のような負荷が接続される。
【００３７】
次に、ＤＣ−ＤＣコンバータ６７の基本的な動作について、図５及び図６を用いて説明する。図６は、パワーＭＯＳチップ５，７に入力される信号のタイミングチャートである。入力電圧ＶＩＮが例えば２４Ｖの場合、このコンバータ６７により、例えば１．５Ｖに変換されてＣＰＵ７５に供給される。
【００３８】
まず、時刻ｔ１において、パワーＭＯＳチップ７のＭＯＳＦＥＴ（Ｍ２）がオフの状態でパワーＭＯＳチップ５のＭＯＳＦＥＴ（Ｍ１）をオンさせる。これにより、入力電圧ＶＩＮによって矢印（１）に示す電流が流れ、インダクタ７１を介してＣＰＵ７５に電力が供給される。つぎに、時刻ｔ２でＭＯＳＦＥＴ（Ｍ１）をオフさせる。これにより、入力電圧ＶＩＮによるＣＰＵ７５への電力の供給は停止される。その替わり、インダクタ７１に蓄えられた電力によって、矢印（２）に示す電流がＳＢＤ６９を介して転流することにより、ＣＰＵ７５に電力が供給される。
【００３９】
ＭＯＳＦＥＴ（Ｍ１）とＭＯＳＦＥＴ（Ｍ２）の貫通防止のために設定された所定のデッドタイムＤＴが経過したのち、時刻ｔ３において、ＭＯＳＦＥＴ（Ｍ２）をオンさせる。ＭＯＳＦＥＴ（Ｍ２）はＳＢＤ６９よりも抵抗が小さいため、インダクタ７１に蓄えられた電力により生じる電流は、ＳＢＤ６９でなく、矢印（３）に示すようにＭＯＳＦＥＴ（Ｍ２）を介して転流する。これにより、ＣＰＵ７５に電力が供給される。コンデンサ７３は出力電圧波形を平滑化するため使用される。パワーＭＯＳチップ７、つまりＭＯＳＦＥＴ（Ｍ２）がなくても、ＤＣ−ＤＣコンバータとして機能する。
【００４０】
ここで、ＭＯＳＦＥＴ（Ｍ２）を設けた理由を説明する。時刻ｔ２により、ＳＢＤ６９を介して矢印（２）の電流が流れる。ＳＢＤ６９に電流が流れると、それにより電圧降下が生じ、その分だけＣＰＵ７５に供給される電力にロスが生じる。ＭＯＳＦＥＴはＳＢＤよりも電圧降下を小さくできる。そこで、デッドタイムＤＴ中は、ＳＢＤ６９を経由させて電流を流し、デッドタイムＤＴ経過後は、ＭＯＳＦＥＴ（Ｍ２）を経由させて電流を流すことにより、ＣＰＵ７５に効率良く電力を供給している。
【００４１】
（第１実施形態の主な効果）
次に、第１実施形態の主な効果を説明する。第１実施形態によれば、半導体モジュール１を含む半導体装置（例えばＤＣ−ＤＣコンバータ６７）の実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ることができる。以下、詳細に説明する。
【００４２】
従来のＤＣ−ＤＣコンバータは、パワーＭＯＳチップ、駆動用ＩＣチップ、ＳＢＤ（ショットキーバリアダイオード）等の部品が個別にパッケージされており、パッケージされたこれらの部品がプリント基板に取り付けられている。近年、パソコン等の低電圧化及び大電流化が急激に進んでおり、このような構造のＤＣ−ＤＣコンバータでは、実装スペースの増大、配線インピーダンスの増加、熱の放散が難しくなるといった問題が生じる。
【００４３】
まず、実装スペースの増大について説明する。現在のＤＣ−ＤＣコンバータで必要な電流容量は、ＭＯＳＦＥＴ単体（一個のパワーＭＯＳチップ）の定格電流を超えることがある。このような場合、複数個のパワーＭＯＳチップを並列接続することにより、上記必要な電流容量を賄っている。したがって、大電流化に対応するためにはパワーＭＯＳチップの数を増やさなければならない。この結果、実装スペースが増えるので、ＤＣ−ＤＣコンバータを小型化できない問題が生じる。
【００４４】
つぎに、配線インピーダンスの増加について説明する。実装スペースが増えることにより実装基板が大面積化すると、必然的に配線長が増えるため抵抗やインダクタンスの増加につながる。抵抗の増加は電圧降下の原因となり、負荷に供給する電圧が不足し誤動作を起こす原因となる。また、インダクタンスの増加は高速化や高周波化を妨げ、さらにリンギングも増加するためこれも誤動作の原因となる。
【００４５】
最後に熱の放散が難しくなる問題について説明する。ＣＰＵのような負荷は、発熱量が多いため負荷自身に大きなヒートシンク部を取り付ける必要がある。したがって、上記負荷の近くでは、パワーＭＯＳチップのヒートシンク部の取り付けスペースを確保することが難しい。パワーＭＯＳチップにヒートシンク部を取り付けない場合、パワーＭＯＳチップの過大な電力損失を避けるためには、パワーＭＯＳチップの個数を増やしてＭＯＳＦＥＴの抵抗を下げなければならない。しかし、パワーＭＯＳチップの個数が増えるため、実装スペースの増大や配線インピーダンスの増加という問題が生じる。
【００４６】
第１実施形態に係る半導体モジュール１によれば、パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９が一つのパッケージに収容されている、つまり、これらのチップが同一外囲器に搭載されている。このため、ＤＣ−ＤＣコンバータ６７の実装スペースの小面積化（小型化）を図ることができる。
【００４７】
また、小型化により実装密度が向上するため、素子間の配線を短くできる。これにより、ＤＣ−ＤＣコンバータ６７の配線インピーダンスを低減できる。よって、ＤＣ−ＤＣコンバータ６７の高速化および高周波化が可能となる。
【００４８】
さらに、ヒートシンク部５３，５５により、パワーＭＯＳチップ５，７から発生した熱を効率的に放散できる。特に、ヒートシンク部５３，５５の他方の面６５が半導体モジュール１の外部に露出しているため、放熱性をさらに向上させることができる。また、第１実施形態によれば、パワーＭＯＳチップ５，７をフリップチップボンディングにより実装し、パワーＭＯＳチップ５，７の裏面の上にそれぞれヒートシンク部５３，５５が配置されている。これにより、実装面積を増やすことなくヒートシンク部５３，５５を配置できると共にパワーＭＯＳチップ５，７がＣＰＵの近くに配置されていても、ＣＰＵにヒートシンク部を取り付ける際の障害とならない。さらに、ヒートシンク部５３，５５が接続材５７によりパワーＭＯＳチップ５，７に取り付けられている。接続材５７は熱伝導性が優れているので、チップ５，７で発生した熱は速やかに接続材５７を介してヒートシンク部５３，５５に伝わる。この点からも熱を効率的に放散することができる。
【００４９】
なお、駆動用ＩＣチップ９にはヒートシンク部が取り付けられていない。つまり、駆動用ＩＣチップ９は、パワーＭＯＳチップ５，７のようにヒートシンク部で覆われていない。しかしながら、駆動用ＩＣチップ９から発生する熱を効率的に放散するために、駆動用ＩＣチップ９の裏面上にヒートシンク部を配置してもよい。
【００５０】
また、第１実施形態によれば、次の効果も生じる。ヒートシンク部５３，５５はパワーＭＯＳチップ５，７のドレイン電極４３と実装基板３の配線２９とを接続する配線としての機能も有する。ヒートシンク部５３，５５は電流経路の幅が広いため、寄生抵抗や寄生インダクタンスが小さい配線となる。
【００５１】
（第１実施形態の変形例）
図７は第１実施形態に係る半導体モジュール１の変形例の平面図であり、図１と対応する。パワーＭＯＳチップ７が低電位側回路を構成し、パワーＭＯＳチップ５が高電位側回路を構成する。パワーＭＯＳチップ７が三つのチップ７−１，７−２，７−３に分割されている。この点で、図７の半導体モジュール１は図１のそれと異なる。ヒートシンク部５５のうち、各チップ７−１，７−２，７−３と対応する領域が、各チップのヒートシンク部となる。したがって、この場合、複数のヒートシンク部が互いにつながり、一枚のヒートシンク板（ヒートシンク部５５）を構成していると言える。
【００５２】
図１のパワーＭＯＳチップ７は、その寸法が比較的大きい。よって、熱膨張量が大きいので、熱応力も大きくなる。そこで、図７の変形例では、パワーＭＯＳチップ７を寸法の比較的小さい三つのチップ７−１，７−２，７−３に分割している。これにより、電流容量を確保しつつ熱応力を低減している。なお、熱応力低減ではなく、半導体モジュール１に大電流を流すために、複数のパワーＭＯＳチップ７−１，７−２，７−３を配置する場合もある。
【００５３】
この変形例では、低電位側回路及び高電位側回路のうち、低電位側回路が三つのパワーＭＯＳチップを有する。しかしながら、高電位側回路及び低電位側回路の少なくとも一方が、複数のパワーＭＯＳチップを有すればよい。また、チップの個数も三つに制限されず、二つ以上であればよい。
【００５４】
［第２実施形態］
図８は、第２実施形態に係る半導体モジュール１の平面図である。図９は、図８のＣ１−Ｃ２線に沿った断面図である。図８及び図９を用いて、第２実施形態を第１実施形態と相違する点を中心に説明する。
【００５５】
第２実施形態では、パワーＭＯＳチップ５を覆うヒートシンク部５３が、駆動用ＩＣチップ９を覆うように駆動用ＩＣチップ９の上まで延びている。パワーＭＯＳチップ５と駆動用ＩＣチップ９とでヒートシンク部５３を共用している。したがって、ヒートシンク部５３とは別に駆動用ＩＣチップ９を覆うヒートシンク部を配置した場合に比べて、ヒートシンク部を大面積にでき、その分だけ放熱性を向上させることができる。
【００５６】
但し、駆動用ＩＣチップ９の裏面７７はグランド電位であり、パワーＭＯＳチップ５のドレイン電極４３の電位と異なる。したがって、ヒートシンク部５３と駆動用ＩＣチップ９との間は樹脂部材６１で絶縁されている。つまり、ヒートシンク部５３は、駆動用ＩＣチップ９と絶縁されて駆動用ＩＣチップ９の上まで延びている。
【００５７】
逆の構造、つまり、ヒートシンク部５３が駆動用ＩＣチップ９の裏面７７と接続材により接続され、ヒートシンク部５３とパワーＭＯＳチップ５との間が樹脂部材６１で絶縁された構造も可能である。熱は、樹脂よりも導電性の接続材５７を介した方がヒートシンク部５３に伝導しやすい。パワーＭＯＳチップ５は駆動用ＩＣチップ９よりも発熱量が多い。このため、第２実施形態では、パワーＭＯＳチップ５がヒートシンク部５３と接続材５７より接続されている。
【００５８】
上記接続により、ヒートシンク部５３の電位がパワーＭＯＳチップ５のドレイン電位と同じになる。よって、駆動用ＩＣチップ９は、電位が固定されたヒートシンク部５３によりシールドされることになる。駆動用ＩＣチップ９の裏面７７はグランド電位である。ＤＣ−ＤＣコンバータが高周波化すると、高周波によりグランド電位が変動し、駆動用ＩＣチップ９が誤動作する可能性がある。第２実施形態では、駆動用ＩＣチップ９が電位の固定されたヒートシンク部５３でシールドされるので、高周波によるグランド電位の変動を防止することが可能となる。
【００５９】
チップ５，９間にはヒートシンク部の端子がないため、チップ５，９間の距離は比較的短い。したがって、チップ５の裏面に接続材５７を形成する際、接続材５７が広がり、接続材５７がチップ９と接触する可能性がある。そこで、第２実施形態では、駆動用ＩＣチップ９を薄く研磨することにより、駆動用ＩＣチップ９の厚み（例えば１４０μｍ）をパワーＭＯＳチップ５の厚み（例えば１５０μｍ）より小さくしている。これにより、チップ５，９間の平面的な面積を増加させることなく、チップ５，９の裏面どうしを離すことができる。  
【００６０】
ところで、第２実施形態では、ヒートシンク部５３が駆動用ＩＣチップ９上まで延びているため、ヒートシンク部５３は長方形状を有している。図１０は、第２実施形態に係るヒートシンク部５３の斜視図である。ヒートシンク部５３には、一つ端子５９が設けられており、一箇所で実装基板３に固定されている。さらに、端子５９は、ヒートシンク部５３の長辺の一部に形成されている。したがって、ヒートシンク部５３の保持が不安定となり、ヒートシンク部５３の実装基板３に対する平行度を維持できないことがある。端子をもう一箇所設ければ、平行度を維持することが可能であるが、電気回路上、端子が必要でないこともある。
【００６１】
このような場合、図１１に示す第２実施形態に係るヒートシンク部５３の変形例によれば、ヒートシンク部５３の平行度を維持することができる。ヒートシンク部５３は、向かい合う二つの短辺側が折り曲げられることにより、二つの折曲部７９が形成されている。折曲部７９は、実装基板３のソルダーレジスト３１上に載せられる。これにより、一つの端子５９を有するヒートシンク部５３の平行度を維持することができる。
【００６２】
［第３実施形態］
第３実施形態では、ＳＢＤが内蔵された低電位側のパワーＭＯＳチップを備えたことがこれまでの実施形態と異なる。図１２は、第３実施形態に備えられる低電位側のパワーＭＯＳチップ７ａの一部の断面図であり、図４のパワーＭＯＳチップ７と対応する。ＭＯＳＦＥＴの形成領域の終端８１から所定の距離を離して、ＳＢＤ６９が形成されている。この所定の距離とは、ＭＯＳＦＥＴとＳＢＤとが互いに干渉しない距離である。
【００６３】
ＳＢＤ６９は、エピタキシャル層１１と、この上に形成されたアルミニウム等からなる金属膜８３と、で構成される。エピタキシャル層１１と金属膜８３とが接触することにより、この接触部分にショットキーバリアが形成される。ＳＢＤ６９は、パワーＭＯＳチップ７のＭＯＳＦＥＴと並列接続されている。なお、ＳＢＤ６９の替りにｐｎ接合を有するダイオードを用いることも可能である。
【００６４】
第３実施形態のように、ＳＢＤ６９を内蔵したパワーＭＯＳチップ７ａを半導体モジュールに使用すれば、ＳＢＤ６９のチップを使用した場合に比べて部品点数を削減出来る。このため、半導体モジュールの組立時間を短縮できると共に半導体モジュールの小型化も可能となる。また、パワーＭＯＳチップ７ａとＳＢＤ６９のチップとを接続する配線が不要となる。よって、この配線のインピーダンスを無くすことができるため、高速性能の良い半導体モジュールが得られる。
【００６５】
［第４実施形態］  
図３に示す第１実施形態に係る半導体モジュール１では、ヒートシンク部５３，５５の二つとも半導体モジュール１の外部に露出させている。ヒートシンク部５３，５５を半導体モジュール１の外部に露出させた方が放熱効果は上がる。一方、パワーＭＯＳチップ５，７どうしや外部とのショートを防止する必要もある。第４実施形態に係る半導体モジュールは、このショート防止構造を主な特徴としている。
【００６６】
図１３〜図１６は、第４実施形態に係る半導体モジュールの第１〜第４態様の断面図であり、図３と対応する。図１３に示す第１態様の半導体モジュール１では、ヒートシンク部５３，５５は樹脂部材６１で覆われている。つまり、複数のヒートシンク部が全て樹脂部材６１で覆われている。これにより、上記ショート防止を達成している。パワーＭＯＳチップ５，７の発熱量が比較的小さければ、ヒートシンク部５３，５５を樹脂部材６１で覆っていても、チップ５，７の動作に問題は生じない。このような場合に、第１態様を用いることができる。なお、図３に示すヒートシンク部５３，５５の上に樹脂部材６１を形成する替わりに、グリス等を被覆してもよい。
【００６７】
図１４に示す第２態様の半導体モジュール１は、図３に示す半導体モジュールのヒートシンク部５３，５５上に絶縁性のヒートシンク板８５が形成された構造を有する。ヒートシンク板８５の材料は、例えばセラミックスである。第２態様によれば、第１態様に比べて放熱性を向上させることができる。
【００６８】
図１５に示す第３態様の半導体モジュール１は、樹脂部材６１で覆われたヒートシンク部５３と、外部に露出しているヒートシンク部５５とを備える。したがって、複数のヒートシンク部のうち、一部のヒートシンク部が半導体モジュールの外部に露出している。パワーＭＯＳチップ７の発熱量が比較的大きいため、ヒートシンク部５５を外部に露出させている。ヒートシンク部５３は樹脂部材６１で覆われているため、パワーＭＯＳチップ５，７どうしのショートを防止できる。
【００６９】
第３態様では、ヒートシンク部５５を外部に露出させるために、パワーＭＯＳチップ７の厚みをパワーＭＯＳチップ５の厚みよりも大きくしている。これ以外に、実装基板の電極３２ａ、接続材３３、電極パッド３９，４１、接続材５７についても同様のことが言える。例えば、パワーＭＯＳチップ７に対応する電極３２ａの高さを、パワーＭＯＳチップ５に対応する電極３２ａの高さより大きくするのである。チップの厚み、電極の高さ等を組み合わせてもよいし、いずれか一つでもよい。  
【００７０】
図１６に示す第４態様の半導体モジュール１は、外部に露出しているヒートシンク部５３，５５を備え、パワーＭＯＳチップ５の裏面上のヒートシンク部５３は端子５９を有さない。したがって、ヒートシンク部５３は配線としての機能を有さない。
【００７１】
［第５実施形態］
図１７は、第５実施形態に係る半導体モジュール１の平面図である。図１８は、図１７のＤ１−Ｄ２線に沿った断面図である。図１の半導体モジュール１と異なる点は、ソルダーレジスト３１の外縁の位置である。以下、第５実施形態を詳細に説明する。
【００７２】
実装基板３は、これまでの実施形態の実装基板３も同様であり、側面８７、チップ５，７，９と対向する対向面８９及びこの面８９の反対側に位置する反対面９１により規定されている。一方、これまでの実施形態と異なり、第５実施形態のソルダーレジスト３１は、樹脂部材６１の縁部と対向面８９とで挟まれると共に樹脂部材６１の縁部に沿って樹脂部材６１からはみ出して対向面８９に形成されている。これにより、モールドの際に樹脂部材６１が外部端子２７に流れるのを防止している。この効果については、次の第５実施形態に係る半導体モジュール１の組み立て工程でさらに説明する。
【００７３】
図１９〜図２４は、第５実施形態に係る半導体モジュール１の組み立て工程を示す図であり、実装基板３等の断面が表れている。図１９に示すように、配線２９、電極３２ａ，３２ｂ等が形成された状態の実装基板３を用意する。配線２９はソルダーレジスト３１で覆われ、電極３２ａ，３２ｂは露出している。実装基板３のサイズは、縦横１１ｍｍである。
【００７４】
図２０に示すように、電極３２ａ，３２ｂ上に接続材３３を印刷法により、供給する。接続材３３は、はんだであり、具体的には、Ｓｎ１０Ｐｂ９０はんだである。はんだ材料には、Ｓｎ-Ｐｂ系のはんだ材ではなく、Ｓｎ-Ｚｎ系はんだ、Ｓｎ-Ｂｉ系はんだなどを使用しても良い。
【００７５】
次に、図２１に示すように、マウンタ（図示せず）を使用して、パワーＭＯＳチップ５，７の電極パッド３９，４１及び図示しない駆動用ＩＣチップ９の電極パッドを、電極３２ａと対向させて、チップ５，７，９をマウントする。パワーＭＯＳチップ５の寸法は、縦横２ｍｍ、厚さ２５０μｍである。パワーＭＯＳチップ７の寸法は、縦横３ｍｍ×５ｍｍ、厚さ２５０μｍである。駆動用ＩＣチップ９の寸法は、縦横２ｍｍ、厚さ２００μｍである。
【００７６】
上記チップがマウントされた実装基板３をリフロー炉に通して、はんだ接合を行う。リフロー加熱時の温度プロファイルの一例を図２５に示す。加熱は、室温から１８０℃まで６０秒で一定速度昇温し、１８０℃から２２０℃まで８０秒で緩やかに昇温したのち、２２０℃から３２０℃まで４０秒で一定速度昇温するプロファイルを用いた。
【００７７】
はんだ接合をした後、フラックス残渣を除去するため、はんだ接合後の実装基板３を洗浄する。この実装基板３を、例えば、市販のフラックス洗浄液につけ、４５ｋＨｚの超音波を１０分間印加することにより、フラックス残渣は洗浄される。
【００７８】
次に、図２２に示すように、チップ５，７，９と実装基板３とのスペースに、アンダーフィル材５１をディスペンサーによって供給する。アンダーフィル材５１は毛細管現象により上記スペースに充填される。毛細管現象を発生しやすくするために、アンダーフィル材５１中のフィラーの量は少ない。したがって、アンダーフィル材５１中のフィラーのパーセンテージは、樹脂部材６１のそれよりも低い。アンダーフィル材も樹脂である。よって、樹脂部材６１及びアンダーフィル材５１からなる樹脂部材は、チップ５，７，９と実装基板３とのスペースに位置する部分が他の部分よりもフィラー含有量が少ないと言うことができる。
【００７９】
その後、熱処理によりアンダーフィル材５１を硬化させる。なお、上記スペースをこの後の樹脂封止にて使用する樹脂で充填でき、この方法でも特性上および信頼性上問題なければ、アンダーフィル材を使用しなくとも良い。
そして、チップ５，７，９の裏面上、電極３２ｂ上に、それぞれ、接続材５７，３３をディスペンス法により供給する。はんだ材には、上記フリップチップ接続で用いた接続材のはんだであるＳｎ１０Ｐｂ９０の融点よりも高い融点を有するＳｎ５Ｐｂ９５はんだを使用している。はんだ材には、例えばＳｎ-Ｐｂ-Ａｇ系のものを使用しても良いが、はんだ材の融点は、フリップチップ接続で用いた接続材よりも高いものを供給する。この理由は、この後の第５実施形態の主な効果の箇所で説明する。
【００８０】
図２２の工程後、図２３に示すように、多機能マウンタを用いて、ヒートシンク部５３，５５をマウントする。ヒートシンク部５３，５５は、厚さ２００μｍの銅のフレームを使用した。
【００８１】
次に、ヒートシンク部５３，５５がマウントされた実装基板３をリフロー炉に通して、ヒートシンク部５３，５５をはんだ接合する。ここでの加熱プロファイルは、前記加熱プロファイルとピーク温度のみが異なり、ピーク温度３３０℃の条件で加熱する。リフロー後には、フラックス残渣の洗浄を実施する。
【００８２】
そして、洗浄後の実装基板３を図２４に示すように、モールド金型９３に入れて、チップ５，７，９を樹脂封止する、モールド工程を実施する。具体的に説明すると、モールド工程は、１８０℃に保持されたモールド金型９３に上記洗浄後の実装基板３を入れ、樹脂を１０秒かけて金型９３内部に充填させた後、６０秒間金型９３内で保持して、樹脂を硬化させる。その後、チップ５，７，９が樹脂封止された実装基板３を金型から取り出す。
【００８３】
通常、多数の実装基板３が一枚の状態でモールド工程まで実施される。したがって、ダイシング又は金型内抜きにより、実装基板３を個片かする。以上により、半導体モジュールが完成する。
【００８４】
もし、ヒートシンク部５３，５５の他方の面６５（外部に露出する面）に樹脂漏れが発生していた場合、モールド前に、ヒートシンク部５３，５５の他方の面６５の全面にテープを貼った後にモールドを行い、モールド後にテープを剥がすことで樹脂漏れを防止してもよい。
【００８５】
第５実施形態の主な効果を説明する。第５実施形態では、モールド金型９３の開口部を規定するエッジ９５全体がソルダーレジスト３１と接触している。つまり、エッジ９５と実装基板３の対向面８９とでソルダーレジスト３１を挟んだ状態にされている。ソルダーレジスト３１は比較的柔軟性があるので、エッジ９５と対向面８９との間に隙間が発生しない。この結果、外部端子２７に樹脂が漏れるのを防止することができる。エッジ９５とソルダーレジスト３１との接触面の幅は例えば１００μｍである。  また、図２４に示すように、第５実施形態では、パワーＭＯＳチップ５，７の裏面のドレイン電極４３とヒートシンク部５３，５５とを電気的に接続する接続材５７（第１の接続材の一例）と、パワーＭＯＳチップ５，７の表面のゲート電極パッド３９及びソース電極パッド４１と実装基板３の電極３２ａとを電気的に接続する接続材３３（第２の接続材）と、を備え、接続材５７（第１の接続材の一例）の融点を、接続材３３（第２の接続材）の融点よりも高くしている。
【００８６】
接続材３３，５７を同一組成のはんだ材（つまり融点が同じ）にしてもよい。しかし、この場合、接続材５７をリフローさせて、パワーＭＯＳチップ５，７のドレイン電極４３とヒートシンク部５３，５５とを接続する際に、溶融した接続材５７を凝固させた後、室温まで温度を下げる段階において、接続材３３の信頼性に問題（例えば、バンプオープン：接続材３３から電極パッド３９，４１が剥がれること）が発生することがある。これは、接続材３３に歪が残ることや、ヒートシンク部５３，５５の変形に接続材３３が追従できないことが原因である。つまり、接続材３３と電極パッド３９，４１との接合面積は小さいので、上記原因により、バンプオープンするのである。
【００８７】
第５実施形態では、接続材５７の融点が接続材３３の融点よりも高いので、溶融した接続材５７を凝固させた後、室温まで温度を下げる段階において、接続材３３は凝固していない状態である。したがって、接続材３３には上記原因が発生しないため、バンプオープンなどを防止できる。この結果、第５実施形態によれば、接続材３３の信頼性、ひいては半導体パッケージの信頼性を向上させることができる。
【００８８】
なお、第５実施形態では、接続材３３，５７の材料としてはんだを用いたが、金属粉含有の樹脂ペーストを用いることもできる。また、一方の接続材をはんだとし、他方の接続材を樹脂ペーストにしてもよい。
【００８９】
ところで、本発明には、図２６〜図２８に示す実施形態も含まれる。これらの図は、図３と対応する。図２６の半導体モジュール１において、チップ５，７，９と実装基板３とのスペースに、アンダーフィル材５１が設けられておらず、その場所に樹脂部材６１が埋め込まれている。
【００９０】
上記スペースは狭いので、樹脂部材６１をモールドする際に上記スペースに樹脂部材６１が入り込まないことがあり、樹脂部材６１に気泡が発生する。そこで、図３の半導体モジュール１では、モールドの前に上記スペースにアンダーフィル材５１を注入することにより、気泡の発生を防止している。
【００９１】
モールドにより、チップ５，７，９と実装基板３とのスペースに樹脂部材６１が入り込む場合、図２６の半導体モジュール１となる。これにより、アンダーフィル材の注入工程を省略することができる。
【００９２】
図２７の半導体モジュール１が図３に示す半導体モジュール１と異なる点は、樹脂部材６１及びアンダーフィル材５１が設けられていないことである。
【００９３】
樹脂部材６１が設けられていないため、パワーＭＯＳチップ５，７、駆動用ＩＣチップ（図示せず）及びヒートシンク部５３，５５の全体が露出している。また、アンダーフィル材５１が設けられていないため、これらのチップと実装基板３との間に隙間が形成されている。  
【００９４】
樹脂部材６１及びアンダーフィル材５１を設けなくても、半導体モジュールの使用に支障が生じない場合がある。このような場合に図２７の半導体モジュール１を用いることができる。例えば、実装基板３がセラミックス基板であると、実装基板３の熱膨張率とチップ５，７のそれとが近くなる。したがって、チップ５，７の発熱により、実装基板３やチップ５，７が膨張しても、接続材３３が電極パッド３９，４１から剥がれることはない。つまり、接続材３３の信頼性が低下しない。図２７の半導体モジュール１では、樹脂部材６１及びアンダーフィル材５１を設けていないので、半導体モジュールの製造コストを下げることができる。
【００９５】
図２８の半導体モジュール１が図２７の半導体モジュール１と異なる点は、パワーＭＯＳチップ５，７及び駆動用ＩＣチップ（図示せず）と実装基板３とのスペースに、アンダーフィル材５１が埋め込まれていることである。したがって、実装基板の電極３２ａ、接続材３３及び電極パッド３９，４１のみが樹脂封止されている。
【００９６】
ゲート電極パッド３９やソース電極パッド４１の箇所には、チップ５，７の発熱により発生した熱応力が集中する。熱応力が原因で、接続材３３が電極パッド３９，４１から剥がれるのを、アンダーフィル材５１により防止することが可能となる。  
【００９７】
［第６実施形態］
図２９は、第６実施形態に係る半導体モジュール１の裏面図である。一方、図３０は、第５実施形態に係る半導体モジュール１の裏面図である。裏面は、実装基板３の面のうち、チップ５，７，９と対向する対向面の反対側に位置する反対面９１である。
【００９８】
反対面９１には、外部端子２７から延びた端子板９７が形成されている。端子板９７は、一つ外部端子２７のみと接続されていたり、複数の外部端子２７と共通接続されていたりしている。反対面９１には、端子板９７どうしを接続する配線２９が形成されている。配線２９や端子板９７はソルダーレジスト３１で覆われている。図３０の第５実施形態に係る半導体モジュール１の配線２９に比べて、図２９の第６実施形態に係る半導体モジュール１の配線２９は幅がかなり広い。図２９の配線２９は、反対面９１のうち、チップ５，７，９と対応する領域をほぼ覆っている。図２９の配線２９は、段差補正部としての機能も有する。以下、段差補正部について説明する。
【００９９】
図３１は、モールド金型９３に入れられた、樹脂封止前の実装基板３等の断面図であり、図２４と対応する。図２４では反対面９１に段差が形成されていないが、実際には図３１に示すように段差９９が形成されている。これは、図３０に示すように、反対面９１上に、配線２９や端子板９７の形成部と非形成部とがあると、非形成部に位置するソルダーレジスト３１と、形成部に位置するソルダーレジスト３１とに高さの差が生じるからである。配線２９や端子板９７の厚みは、例えば、３５μｍである。したがって、段差９９は３５μｍ程度である。
【０１００】
しかし、このような段差９９が生じた状態でモールドすると、モールド金型９３内に注入された樹脂の圧力により、モールド金型９３内において、図３２に示すような実装基板３のたわみが発生する。これにより、バンプオープン等が起こり、半導体モジュールの信頼性が低下する。段差９９が１８μｍ程度でも、このような問題が生じる。
【０１０１】
これに対して、図２９の第６実施形態に係る半導体モジュール１において、配線２９が段差補正部としても機能するので、ソルダーレジスト３１に段差が発生するのを防止できる。この結果、モールドの際に上記たわみが発生することはないので、半導体モジュールの信頼性を向上させることができる。
【０１０２】
なお、図３３に示す第６実施形態の変形例のように、ダミー配線１０１を段差補正部にしてもよい。ダミー配線１０１は、配線２９と同時に形成されたものであり、配線と同じ厚みである。したがって、ダミー配線１０１によっても、ソルダーレジスト３１に段差が発生するのを防止できる。ダミー配線１０１は、いずれの配線とも接続されていない。
【０１０３】
［第７実施形態］
図３４は、第７実施形態に係る半導体モジュールに備えられるパワーＭＯＳチップ５の表面４５を示す平面図である。表面４５には、一つのゲート電極パッド３９と多数のソース電極パッド４１が形成されている。ゲート電極パッド３９は、図４のトレンチゲート１７の引き出し電極である。ソース電極パッド４１は、第１の主電極の一例である図４のソース電極２４の引き出し電極である。この実施形態では、図４のドレイン電極４３が第２の主電極である。
【０１０４】
モールドの際に、熱により、実装基板３は延びる。この延びの影響は、コーナー部に近づくに従い大きくなる。したがって、コーナー部に位置する電極パッドは熱応力でバンプオープンしやすい。通常、ゲート電極パッド３９は、表面４５のコーナー部に形成される。しかし、ゲート電極パッド３９は一つであるため、バンプオープンが発生すると、半導体モジュールが不良品となる。
【０１０５】
そこで、第７実施形態では、ゲート電極パッド３９の周囲にソース電極パット４１を形成している。したがって、ゲート電極パッド３９がコーナー部に位置しないので、ゲート電極パッド３９の熱応力によるバンプオープンを防止できる。
【０１０６】
［第８実施形態］
図３５は、第８実施形態に係る半導体モジュール１の平面図である。図３６は、図３５のＥ１−Ｅ２線に沿った断面図であり、図３７は、図３５のＦ１−Ｆ２線に沿った断面図である。第８実施形態が図８の第２実施形態と主に相違するのは、ヒートシンク部５３，５５が互いにつながり、一枚のヒートシンク板１０３を構成していることである。
【０１０７】
パワーＭＯＳチップ５（第１のパワーＭＩＳチップの一例）の表面には、ドレイン電極パッド１０５及びゲート電極パッド１０７が形成され、裏面にはソース電極１０９が形成されている。一方、パワーＭＯＳチップ７（第２のパワーＭＩＳチップの一例）は、パワーＭＯＳチップ５と比較して、ドレインとソースが逆に配置されている。つまり、パワーＭＯＳチップ７の表面には、ソース電極パッド１１１及びゲート電極パッド１１３が形成され、裏面にはドレイン電極１１５が形成されている。
【０１０８】
第８実施形態に係るパワーＭＯＳチップ５，７のそれぞれの構造を説明する。図３８は、パワーＭＯＳチップ５の一部の断面図である。チップ５は、ｐ＋型のシリコン基板１１７及びこの上に形成されたエピタキシャル層であるｐ−型のベース領域１１９を備える。シリコン基板１１７はｐ＋型のソース領域として機能する。シリコン基板１１７の裏面の全面は、ソース電極１０９とコンタクトしている。
【０１０９】
ベース領域１１９には、互いに接するｎ＋型のドレイン領域１２１及びｎ−型のドリフト領域１２３が形成されている。ベース領域１１９には、ドリフト領域１２３と間隔を設けてｎ＋型のソース領域１２５が形成されている。ドリフト領域１２３とソース領域１２５との間の上にはゲート酸化膜を介してゲート１２７が形成されている。ゲート１２７によりベース領域１１９にチャネルが形成される。このチャネル及びドリフト領域１２３を介して、ドレイン領域１２１とソース領域１２５が導通する。
【０１１０】
ソース領域１２５の隣には、ベース領域１１９を貫通してシリコン基板１１７に到達するｐ＋型の導通領域１２９が形成されている。導通領域１２９とソース領域１２５とは、ショート電極１３１により電気的に接続されている。これにより、ソース領域１２５とベース領域１１９とがショートされる。
【０１１１】
ゲート１２７及びショート電極１３１を覆うように層間絶縁膜１３３が形成されている。層間絶縁膜１３３上にはドレイン電極１３５が形成されている。ドレイン電極１３５は、層間絶縁膜１３３に形成されたコンタクトホールを介してドレイン領域１２１とコンタクトしている。
【０１１２】
上記構造を有するパワーＭＯＳチップ５は、チップの表面に平行な方向に電流を流す、いわゆる横型である。これに対して、パワーＭＯＳチップ７は、チップの表面に垂直な方向に電流を流す、いわゆる縦型である。図３９は、第８実施形態に係るパワーＭＯＳチップ７の一部の断面図である。チップ７は、ｎ＋型のシリコン基板１３７及びこの上に形成されたエピタキシャル層であるｎ−型のドリフト領域１３９を備える。シリコン基板１３７はｎ＋型のドレイン領域として機能する。シリコン基板１３７の裏面の全面は、ドレイン電極１１５とコンタクトしている。ドリフト領域１３９はシリコン基板１３７の表面に垂直な方向に電流経路を有する。
【０１１３】
ドリフト領域１３９には、複数のｐ型のベース領域１４１が間隔を設けて形成されている。各ベース領域１４１には、互いに間を隔ててｎ＋型のソース領域１４３が形成されている。ベース領域１４１間の上にはゲート酸化膜を介してゲート１４５が形成されている。ゲート１４５によりベース領域１４１にチャネルが形成される。このチャネルを介して、ソース領域１４３とドリフト領域１３９とが導通する。
【０１１４】
ゲート１４５を覆うように層間絶縁膜１４７が形成されている。層間絶縁膜１４７上にはソース電極１４９が形成されている。ソース電極１４９は、層間絶縁膜１４７に形成されたコンタクトホールを介してソース領域１４３及びベース領域１４１とコンタクトしている。
【０１１５】
図３に示すように、これまでの実施形態では、パワーＭＯＳチップ５のソース電極パッド４１とパワーＭＯＳチップ７のドレイン電極４３とが、接続材３３、配線２９、接続材３３、端子５９及びヒートシンク部５５を介して接続されている。これに対して、第８実施形態によれば、パワーＭＯＳチップ５のソース電極１０９とパワーＭＯＳチップ７のドレイン電極１１５がヒートシンク板１０３を介して接続される。したがって、第８実施形態によれば、電流経路を短くできるため、配線抵抗を小さくできると共に電流経路の寄生インダクタンスを小さくすることができる。よって、第８実施形態に係る半導体モジュールを組み込んだ電子装置（例えば、ＤＣ−ＤＣコンバータ）の高効率化を図ることができる。
【０１１６】
［第９実施形態］
図４０は、第９実施形態に係る半導体モジュール１の断面図である。実装基板３の断面構造や裏面の構造は省略されている。第９実施形態に係る半導体モジュール１は、図３５〜図３７に示す第８実施形態に係る半導体モジュール１と同様に、ヒートシンク部５３，５５は互いにつながり、一枚のヒートシンク板１０３を構成している。パワーＭＯＳチップ５，７の裏面どうしがヒートシンク板１０３を介して電気的に接続されている。
【０１１７】
一方、第９実施形態に係るパワーＭＯＳチップ５，７の構造は、第８実施形態に係るそれらの構造と相違する。パワーＭＯＳチップ５はＰチャネル型であり、パワーＭＯＳチップ７はＮチャネル型である。これらのチップ５，７の表面には、ゲート電極パッド１５１、ソース電極パッド１５３、ドレイン電極パッド１５５が形成されている。チップ５，７には、チップを貫通する接続導電部１５７が形成されている。ドレイン電極パッド１５５は、接続導電部１５７を介してチップ５，７の裏面のドレイン電極１５９と電気的に接続されている。電極パッド１５１，１５３，１５５は、接続材３３により、実装基板３の電極３２ａと接続されている。なお、電極パッド１５１，１５３，１５５の上にバンプ電極を形成してもよい。この場合、電極パッド１５１，１５３，１５５は、バンプ電極及び接続材３３を介して電極３２ａと接続される。
【０１１８】
第９実施形態において、図５に示す半導体モジュール１の出力ＶＯＵＴは、次の二つの電流経路から引き出すことができる。一つは、ヒートシンク板１０３、ヒートシンク部の端子及び実装基板３の配線で構成される電流経路である。もう一つは、ヒートシンク板１０３、接続導電部１５７、ドレイン電極パッド１５５、接続材３３及び実装基板３の配線で構成される電流経路である。
【０１１９】
ドレイン電極パッド１５５がパワーＭＯＳチップ５，７の表面に形成されているので、ヒートシンク板１０３とチップ５，７とを絶縁することもできるし、ヒートシンク板１０３自体を絶縁体にすることもできる。これらの場合、ユーザが必要に応じて行わなければならないヒートシンク板１０３の外部からの絶縁施策を省略でき、その上、ＥＭＩ等を抑制できる。また、このように絶縁すると、パワーＭＯＳチップ５，７を共にＮチャネル型にしながら、配線抵抗及びインダクタンスを低減できる。なお、これらの場合、パワーＭＯＳチップ５，７のドレイン電極１５９は、実装基板３に形成された配線を介して電気的に接続される。
【０１２０】
図４１は、第９実施形態に備えられるパワーＭＯＳチップ７の一部の断面図である。このチップ７は、接続導電部及びその付近以外は、図３９のパワーＭＯＳチップ７と同様の構造を有する。第９実施形態において、ソース電極１５３が第１の主電極の一例であり、ドレイン電極１５９が第２の主電極の一例である。
【０１２１】
パワーＭＯＳチップ７の表面から裏面に到達する貫通孔１６１が、チップ７に形成されている。貫通孔１６１の直径は１０μｍ以上である。貫通孔１６１には、接続導電部１５７が埋め込まれている。接続導電部１５７は、貫通孔１６１に例えばＣｕをメッキすることにより形成される。貫通孔１６１の直径が１０μｍ以上なので接続導電部１５７は比較的太くなる。このため、接続導電部１５７の抵抗は、接続導電部１５７の替わりに、ボンディングワイヤ等を用いてドレイン電極を実装基板３の電極に接続した場合の抵抗よりも小さくできる。接続導電部１５７は、厚さが５μｍ以上のドレイン電極１５９とコンタクトしている。厚さが５μｍ以上なので、（１）ｎ＋型のシリコン基板１３７からドレイン電極１５９を通り接続導電部１５７に至る電流経路の抵抗を下げることができ、（２）シリコン層を貫通する貫通孔１６１を形成する際にストッパとして利用できる。
【０１２２】
パワーＭＯＳチップ７の表面側には、接続導電部１５７を囲むｎ＋型の不純物領域１６３が形成されている。不純物領域１６３は、ｐベース領域１４１から延びてくる空乏層が接続導電部１５７に到達するのを防止している。つまり、不純物領域１６３により、ｐベース領域１４１とドレイン電極１５９との非導通を維持する。この非導通は、貫通孔１６１の表面に絶縁層を形成することによっても実現できる。この場合、空乏層が貫通孔１６１の表面の絶縁層にまで到達しても、直ちにｐベース領域１４１とドレイン電極１５９との間の導通が成立しない。よって、設計上、貫通孔１６１とｐベース領域１４１との間の距離を減らすことができるため、チップ面積を縮小できる。なお、第９実施形態に係るパワーＭＯＳチップ５は、図４１の各部の導電型を逆にした構造を有する。  
【０１２３】
第９実施形態では、ドレイン電極及びソース電極の両方がチップ５，７の表面に引き出されている。よって、ドレイン電極と実装基板３の配線２９との距離を短くできるため、この電流経路の配線抵抗を小さくできる。また、実装基板３上において、ソース電極と接続する配線２９とドレイン電極と接続する配線との距離を短くできるため、この電流経路の寄生インダクタンスを小さくできる。    
【０１２４】
なお、第９実施形態はプレーナ型のＭＯＳＦＥＴであるが、トレンチ型のＭＯＳＦＥＴでもよい。トレンチ型では、ＭＯＳＦＥＴ自体の抵抗が小さくなるため、半導体モジュール内の回路の抵抗をさらに下げることができる。
【０１２５】
第９実施形態は、第８実施形態と同様に、電流経路を短くできる。このため、配線抵抗を小さくできると共に電流経路の寄生インダクタンスを小さくすることができる。よって、第９実施形態に係る半導体モジュールを組み込んだ電子装置（例えば、ＤＣ−ＤＣコンバータ）の高効率化を図ることができる。
【０１２６】
［第１０実施形態］
図４２は、第１０実施形態に係る半導体モジュール１の平面図であり、図４３は、図４２のＧ１−Ｇ２線に沿った断面図である。第１０実施形態は、図８に示す第２実施形態に、さらに、デカップリングコンデンサ１６５，１６７，１６９（以下、コンデンサということもある）が半導体モジュール１に内蔵されている。これらのコンデンサは、半導体モジュール１の電源端子と接地端子との間の配線インダクタンスをキャンセルするために、電源端子と接地端子との間に接続される。
【０１２７】
コンデンサ１６５，１６７，１６９は、実装基板３上に配置してもよいが、第１０実施形態では、図４３に示すように実装基板３の凹部１７１に、コンデンサ１６５，１６７，１６９の一部を埋め込んだ構造にしている。コンデンサ１６５，１６７，１６９は比較的寸法が大きいので、実装基板３上に配置すると、半導体モジュール１は、コンデンサ１６５，１６７，１６９の箇所で突き出した構造になるからである。また、凹部１７１にコンデンサ１６５，１６７，１６９を形成することにより、これらの位置を低くできるので、ヒートシンク部５３，５５をコンデンサ１６５，１６７，１６９上まで延ばすことができる。よって、ヒートシンク部５３，５５の面積を大きくできるので、放熱性を向上させることができる。
【０１２８】
次に、コンデンサ１６５，１６７，１６９が接続される電源端子、接地端子について説明する。図４４は、第１０実施形態に係る半導体モジュール１の回路図である。図４５は、第１０実施形態に係る半導体モジュール１の外部端子とコンデンサとの関係を示す図である。第１０実施形態で、デカップリングコンデンサを共通にせず、三つ設けた理由を説明する。
【０１２９】
パワー系のＩＣ回路では、大電流が流れる第１のブロックと、電流が少し又はほとんど流れない第２のブロックとがある。第１及び第２のブロックの接地端子を共通にすると、電流が少し又はほとんど流れない第２のブロックの接地配線に、第１のブロックからの大電流が流れる。よって、これによる電圧降下の影響を第２のブロックが受けることになる。そこで、第１のブロックと第２のブロックとで接地端子を分けることにより、上記影響を防止する。第１のブロックの接地端子はＰＧＮＤ（パワーグランド）端子と称され、第２のブロックの接地端子はＳＧＮＤ（シグナルグランド）と称される。    
【０１３０】
パワーＭＯＳチップ５，７で構成される回路は第１のブロックに相当し、駆動用ＩＣチップ９は第２のブロックに相当するため、コンデンサを二つ設ける必要がある。しかしながら、駆動用ＩＣチップ９も第１及び第２のブロックに分けることができる。すなわち、駆動用ＩＣチップ９は、パワーＭＯＳチップ５，７のゲートを駆動するゲート駆動部１７３と、外部からの信号をゲート駆動部１７３へ伝達する信号伝達部１７５と、に分けることができる。信号伝達部１７５は信号伝達の他に、演算機能も有する。ゲート駆動部１７３には比較的大きな電流が流れ、これに対して、信号伝達部１７５にはほとんど電流が流れない。そこで、ゲート駆動部１７３の接地端子と信号伝達部１７５の接地端子とを分けている。
【０１３１】
よって、接地端子には、パワーＭＯＳチップ５，７で構成される回路の接地端子であるＰＧＮＤ端子と、ゲート駆動部１７３の接地端子であるＩＣ−ＰＧＮＤ端子と、信号伝達部１７５の接地端子であるＳＧＮＤ端子と、の三種類がある。パワーＭＯＳチップ５，７で構成される回路の電源端子であるＶＩＮ端子とＰＧＮＤ端子との間にコンデンサ１６５が接続され、ゲート駆動部１７３の電源端子であるＶＤＤ端子とＩＣ−ＰＧＮＤ端子との間にコンデンサ１６９が接続され、信号伝達部１７５の電源端子であるＶＤＤ端子とＳＧＮＤ端子との間にコンデンサ１６７が接続されている。
【０１３２】
第１０実施形態によれば、半導体モジュール１にデカップリングコンデンサ１６５，１６７，１６９が内蔵されている。したがって、これらのコンデンサが半導体モジュール１に外付けされている場合に比べて、電源端子と接地端子とを接続する配線を短くできるので、配線のインダクタンスを低減することができる。
【０１３３】
［第１１実施形態］
図４６は、第１１実施形態に係る半導体モジュール１の平面図である。図４７は、図４６のＨ１−Ｈ２線に沿った断面図である。図４８は、図４６の半導体モジュール１の裏面図である。第１１実施形態は、図１に示す第１実施形態において、さらに、電源端子及び接地端子の位置を規定したものである。
【０１３４】
実装基板３の第１の側面１７７に配置された外部端子２７の全部が、パワーＭＯＳチップ５，７で構成される回路のＶＩＮ端子に割り当てられている。第１の側面１７７と隣り合う第２の側面１７９に配置された外部端子２７の全部が、上記回路のＰＧＮＤ端子に割り当てられている。実装基板３の第１の側面１７７と対向する第３の側面１８１に配置された外部端子２７の一部が、図４４に示すＶＯＵＴ端子に割り当てられている。残る最後の第４の側面１８３に配置された外部端子２７が、ＩＣ−ＰＧＮＤ端子、ＶＤＤ端子、ＳＧＮＤ端子等に割り当てられている。なお、これらの端子については、第１０実施形態で説明している。
【０１３５】
第１１実施形態では、第１０実施形態と異なり、デカップリングコンデンサが半導体モジュール１に外付けされている。例えば、図４８に示すように、ＶＩＮ端子とＰＧＮＤ端子との間にデカップリングコンデンサ１６５が外付けで接続されている。
【０１３６】
ＶＩＮ端子は第１の側面１７７、ＰＧＮＤ端子は第２の側面１７９にそれぞれ配置されている。つまり、これらの端子は、隣り合う二つの側面に配置されている。したがって、デカップリングコンデンサ１６５が外付けであっても、ＶＩＮ端子とＰＧＮＤ端子とを接続する配線を短くできるので、配線のインダクタンスを低減することができる。
【０１３７】
ところで、チップ５，７で構成される回路の電流経路は、図４７に示すように、二つある。一つは、ＶＩＮ端子→ＶＯＵＴ端子の電流経路（１）であり、もう一つは、ＰＧＮＤ端子→ＶＯＵＴ端子の電流経路（２）である。
【０１３８】
ＶＯＵＴ端子を第３の側面１８１に配置しているので、第４の側面１８３に配置するのに比べて、電流経路（１）、（２）を短くできる。また、チップ５，７で構成される回路に設けられた三つの端子５９が一列に並んでいる。このため、電流経路（１）を短くすることができる。さらに、長方形状のチップ７において、端子５９は、向かい合う二つの長辺側が配置されているので、二つの短辺側に配置されるのに比べて、電流経路（１）を短くできる。
【０１３９】
以上説明したように、第１１実施形態では、ＶＩＮ端子とＰＧＮＤ端子とを接続する配線を短くでき、かつ電流経路を短くできるので、第１１実施形態に係る半導体モジュールを組み込んだ電子装置の高効率化を図ることができる。
【０１４０】
［第１２実施形態］
図４９は、第１２実施形態に係る半導体モジュール１の平面図である。第１２実施形態は、パワーＭＯＳチップ５，７をｎ個ずつ（チップ５−１〜５−ｎ、チップ７−１〜７−ｎ：ｎは複数）を備えている。そして、半導体モジュール１により制御する負荷に流れる電流値に応じて、駆動用ＩＣチップ９が駆動するパワーＭＯＳチップ５，７の数を変えるようにしたことを主な特徴とする。
【０１４１】
図５０は、第１２実施形態に係る半導体モジュール１を含むＤＣ−ＤＣコンバータ６７の回路図である。図５０のＤＣ−ＤＣコンバータ６７は、図５のＤＣ−ＤＣコンバータ６７に、さらに、負荷となるＣＰＵ７５の電流を検出する負荷電流検出回路１８５を備える。半導体モジュール１は、ｎ個のパワーＭＯＳチップ５，７及びこれらのゲートを駆動する駆動用ＩＣチップ９を備える。
【０１４２】
駆動用ＩＣチップ９は、高電位側及び低電位側の駆動チップ数決定テーブル１８７，１８９、高電位側及び低電位側の駆動チップ数切替回路１９１，１９３、並びに高電位側及び低電位側のチップ駆動回路１９５−１〜１９５−ｎ、１９７−１〜１９７−ｎを備える。チップ駆動回路は、各チップに対応している。
【０１４３】
負荷電流に応じて駆動するチップ数のデータをこれらのテーブル１８５，１８７に記憶させる。このデータは、パワーＭＯＳチップ５，７のオン抵抗、ゲート容量、数等を考慮して予め決めておく。負荷電流検出回路１８５によって検出した負荷電流の値がテーブル１８７，１８９のデータと比較されて、実際に駆動する所定数のチップが決定される。
【０１４４】
この決定に基づいて、駆動チップ数切替回路１９１，１９３は、チップ駆動回路１９５−１〜１９５−ｎ、１９７−１〜１９７−ｎのうち、所定数のチップ駆動回路を動作させる。これにより、高電位側及び低電位側において、所定数のパワーＭＯＳチップが駆動される。
【０１４５】
第１２実施形態の主な効果を説明する。同期整流方式降圧型ＤＣ−ＤＣコンバータの損失には、パワーＭＯＳチップのオン抵抗による定常損失と、それ以外の損失（スイッチング損失、ゲートチャージ損失等）とがある。上記ＤＣ−ＤＣコンバータの大電流動作における損失は、主に定常損失であり、小電流動作における損失は、主にそれ以外の損失である。したがって、上記ＤＣ−ＤＣコンバータの大電流動作では、定常損失を低減させることが効果的であり、一方、小電流動作では、それ以外の損失を低減させることが効果的である。
【０１４６】
定常損失の低減は、ＭＯＳのオン抵抗を小さくすれば達成できる。それ以外の損失の低減は、ゲート容量を小さくすれば達成できる。パワーＭＯＳチップの面積を大きくすれば、ＭＯＳのオン抵抗を小さくできるが、ゲート容量が増える。逆に、パワーＭＯＳチップの面積を小さくすれば、ゲート容量を小さくできるが、ＭＯＳのオン抵抗が大きくなる。
【０１４７】
したがって、大電流動作ではパワーＭＯＳチップの面積を大きくすればよく、小電流動作ではパワーＭＯＳチップの面積を小さくすればよいことになる。第１２実施形態では、負荷に流れる電流値に応じて、駆動するパワーＭＯＳチップ５，７の数を変えることにより、パワーＭＯＳチップ５，７の面積を調節している。すなわち、大電流動作では、駆動するパワーＭＯＳチップ５，７の数を増やし、小電流動作では、数を減らしている。したがって、第１２実施形態によれば、大電流動作、小電流動作を問わず、ＤＣ−ＤＣコンバータの効率的な動作が可能となる。
【０１４８】
［第１３実施形態］
第１３実施形態は、ＦＤＡ（フルデジタルオーディオ）に適用されるスピーカドライバである。図５１は、第１３実施形態に係るスピーカドライバ１９９の回路図である。パワーＭＯＳチップ５，７、駆動用ＩＣチップ９及びＬとＣからなるローパスフィルタ２０１のセット２０３が二つで、一つのチャンネル（スピーカ）に対応する。
【０１４９】
ＭＯＳ１（チップ５）及びＭＯＳ４（チップ７）がオン、ＭＯＳ２（チップ７）及びＭＯＳ３（チップ５）がオフの状態と、ＭＯＳ１及びＭＯＳ４がオフ、ＭＯＳ２及びＭＯＳ３がオンの状態と、を交互に繰り返すことにより、スピーカ２０５を駆動する。一般に、ＭＯＳ１、ＭＯＳ２、ＭＯＳ３、ＭＯＳ４は同一特性のチップを使用する。したがって、次に示すように、チップ５とチップ７はサイズが同じで、共に正方形状を有する。
【０１５０】
図５１のスピーカドライバを構成する半導体モジュールは、次の二つが考えられる。一つは、図５２に示すように、一つのセット２０３を搭載した半導体モジュール１である（ハーフブリッジ構成）。この場合、半導体モジュール１が二つ必要となる。もう一つは、図５３に示すように、二つのセット２０３を搭載した半導体モジュール１である（フルブリッジ構成）。この場合は、半導体モジュール１が一つでスピーカドライバ１９９を構成する。いずれも、ローパスフィルタ２０１の図示を省略している。一つのセット２０３において、駆動用ＩＣチップ９は、パワーＭＯＳチップ５とパワーＭＯＳチップ７と等距離の位置に配置されている。
【０１５１】
図４６に示す第１１実施形態と同様に、ＶＩＮ端子とＰＧＮＤ端子とを、隣り合わせにすることにより、外付けするデカップリングコンデンサの配線の長さを短くできる。駆動用ＩＣチップ９からパワーＭＯＳチップ５，７のゲートに接続する配線が短くなるように、チップ５，７，９を配置している。
【０１５２】
［実施形態の構成の要約］
以上説明した発明を実施するための最良の形態の構成について要約すると、次のようになる。
（１）：例えば第１実施形態と対応
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、    前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワースイッチングデバイスチップの前記裏面上にそれぞれ配置された複数のヒートシンク部と、
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
（２）：例えば第１実施形態と対応
前記複数のヒートシンク部の少なくとも一つは、複数の箇所で前記実装基板に固定されている
ことを特徴とする（１）に記載の半導体モジュール。
（３）：例えば第１実施形態と対応
前記複数のヒートシンク部には、複数の箇所で前記実装基板に固定されているヒートシンク部と、一箇所で前記実装基板に固定されているヒートシンク部とがある
ことを特徴とする（１）に記載の半導体モジュール。
（４）：例えば第１実施形態と対応
前記複数のヒートシンク部は、それぞれ、前記実装基板の電極と電気的に接続される端子を有すると共に前記複数のパワースイッチングデバイスチップの前記裏面と電気的に接続されており、
前記複数のヒートシンク部の中に、二箇所で前記実装基板に固定されているヒートシンク部があり、
このヒートシンク部の前記端子は、前記二箇所で前記実装基板の前記電極と電気的に接続されている
ことを特徴とする（１）に記載の半導体モジュール。
（５）：例えば第１実施形態と対応
複数のヒートシンク部は、それぞれ、一枚のヒートシンク板であり、
これらのヒートシンク板は互いに厚みが異なる
ことを特徴とする（１）に記載の半導体モジュール。
（６）：例えば第１実施形態と対応
複数のヒートシンク部は、それぞれ、一枚のヒートシンク板であり、
これらのヒートシンク板は互いに材料が異なる
ことを特徴とする（１）に記載の半導体モジュール。
（７）：例えば第１実施形態と対応
前記複数のヒートシンク部の全てが前記半導体モジュールの外部に露出している
ことを特徴とする（１）に記載の半導体モジュール。
（８）：例えば第１実施形態と対応
前記半導体モジュールは、
前記駆動用ＩＣチップで制御される高電位側回路及び低電位側回路を備え、
前記高電位側回路及び前記低電位側回路の少なくとも一方は、前記複数のパワースイッチングデバイスチップを有する
ことを特徴とする（１）に記載の半導体モジュール。
（９）：例えば第１実施形態と対応
（１）に記載の前記半導体モジュールを含む、
ことを特徴とするＤＣ−ＤＣコンバータ。
（１０）：例えば第２実施形態と対応
前記複数のヒートシンク部のうち少なくとも一つが、前記駆動用ＩＣチップと絶縁されて前記駆動用ＩＣチップの上まで延びている
ことを特徴とする（１）に記載の半導体モジュール。
（１１）：例えば第２実施形態と対応  
前記複数のヒートシンク部には、複数の箇所で前記実装基板に固定されているヒートシンク部と、一箇所で前記実装基板に固定されているヒートシンク部とがあり、
後者のヒートシンク部には折曲部が形成されており、この折曲部は前記実装基板のソルダーレジスト上に載せられている
ことを特徴とする（１）に記載の半導体モジュール。
（１２）：例えば第３実施形態と対応
前記複数のパワースイッチングデバイスチップのうち少なくとも一つのチップに前記トランジスタと並列接続されたダイオードが内蔵されている
ことを特徴とする（１）に記載の半導体モジュール。
（１３）：例えば第４実施形態と対応
前記複数のヒートシンク部の全てが前記樹脂部材で覆われている
ことを特徴とする（１）に記載の半導体モジュール。
（１４）：例えば第４実施形態と対応
前記複数のヒートシンク部は、それぞれ、前記複数のパワースイッチングデバイスチップの前記裏面と電気的に接続されると共に一枚のヒートシンク板であり、
前記複数のヒートシンク部を覆うように配置された一枚の絶縁性ヒートシンク板を備える
ことを特徴とする（１）に記載の半導体モジュール。
（１５）：例えば第４実施形態と対応
前記複数のヒートシンク部のうち、一部のヒートシンク部が前記半導体モジュールの外部に露出している
ことを特徴とする（１）に記載の半導体モジュール。
（１６）：例えば第４実施形態と対応
前記複数のヒートシンク部には、前記実装基板の電極と電気的に接続される端子を有するものと有さないものとがある
ことを特徴とする（１）に記載の半導体モジュール。
（１７）：例えば第５実施形態と対応
前記実装基板は、側面、前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップと対向する対向面及びこの面の反対側に位置する反対面により規定されており、
前記実装基板は、
前記側面に形成された外部端子と、
前記樹脂部材の縁部と前記対向面とで挟まれると共に前記樹脂部材の縁部に沿って前記樹脂部材からはみ出して前記対向面に形成されたソルダーレジストと、を含む
ことを特徴とする（１）に記載の半導体モジュール。
（１８）：例えば第５実施形態と対応
前記半導体モジュールは、
前記複数のヒートシンク部のそれぞれを、前記複数のパワースイッチングデバイスチップの前記裏面に形成された電極と電気的に接続する第１の接続材と、
前記複数のパワースイッチングデバイスチップの前記表面に形成された電極と前記実装基板の電極とを電気的に接続する第２の接続材と、を備え、
前記第１の接続材の融点は、前記第２の接続材の融点よりも高い
ことを特徴とする（１）に記載の半導体モジュール。
（１９）：例えば第５実施形態と対応
前記第１及び第２の接続材は、金属粉含有の樹脂ペーストである
ことを特徴とする（１８）に記載の半導体モジュール。
（２０）：例えば第５実施形態と対応
前記第１及び第２の接続材は、はんだである
ことを特徴とする（１８）に記載の半導体モジュール。
（２１）：例えば第５実施形態と対応
前記樹脂部材は、前記複数のパワースイッチングデバイスチップと前記実装基板との間のスペースに位置する部分が他の部分よりもフィラー含有量が少ない
ことを特徴とする（１）に記載の半導体モジュール。
（２２）：例えば第５実施形態と対応
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップとのスペースに前記樹脂部材が埋め込まれている
ことを特徴とする（１）に記載の半導体モジュール。
（２３）：例えば第６実施形態と対応
前記実装基板は、側面、前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップと対向する対向面及びこの面の反対側に位置する反対面により規定されており、
前記実装基板は、
前記反対面に形成された配線と、
前記反対面のこれらのチップと対応する領域に形成されると共に前記配線と同じ厚みの段差補正部と、を含む
ことを特徴とする（１）に記載の半導体モジュール。
（２４）：例えば第６実施形態と対応
前記段差補正部は、前記配線の幅を広げたものである
ことを特徴とする（２３）に記載の半導体モジュール。
（２５）：例えば第６実施形態と対応
前記段差補正部は、ダミー配線である
ことを特徴とする（２３）に記載の半導体モジュール。
（２６）：例えば第７実施形態と対応
複数のパワースイッチングデバイスチップのそれぞれの前記表面には、第１の主電極、この電極の引き出し電極となる複数の電極パッド及び前記ゲートの引き出し電極となるゲート電極パッドが形成され、前記裏面には第２の主電極が形成されており、
前記複数のパワースイッチングデバイスチップの少なくとも一つは、前記ゲート電極パッドの周囲に前記複数の電極パットが形成されている
ことを特徴とする（１）に記載の半導体モジュール。
（２７）：例えば第８実施形態と対応
前記複数のヒートシンク部は互いにつながり、一枚のヒートシンク板を構成しており、
前記複数のパワースイッチングデバイスチップは、ドレイン電極パッドが形成された前記表面及びソース電極が形成された前記裏面を有する第１のパワーＭＩＳチップと、ソース電極パッドが形成された前記表面及びドレイン電極が形成された前記裏面を有する第２のパワーＭＩＳチップと、であり、    
前記複数のパワースイッチングデバイスチップは、前記裏面同士が前記ヒートシンク板を介して電気的に接続されている
ことを特徴とする（１）に記載の半導体モジュール。
（２８）：例えば第９実施形態と対応
前記複数のヒートシンク部は互いにつながり、一枚のヒートシンク板を構成しており、
前記複数のパワースイッチングデバイスチップは、前記裏面どうしが前記ヒートシンク板を介して電気的に接続されており、
前記複数のパワースイッチングデバイスチップの少なくとも一つは、前記表面に形成された第１及び第２の主電極と、前記表面から前記裏面に到達する貫通孔に形成されると共に前記第２の主電極と前記裏面とを電気的に接続する接続導電部と、を含む
ことを特徴とする（１）に記載の半導体モジュール。
（２９）：例えば第１０実施形態と対応
前記半導体モジュールは、電源端子及び接地端子を備え、
前記電源端子と前記接地端子との間に接続されたデカップリングコンデンサが前記半導体モジュールに内蔵されている
ことを特徴とする（１）に記載の半導体モジュール。
（３０）：例えば第１０実施形態と対応
前記実装基板は、前記デカップリングコンデンサが配置される凹部を有する
ことを特徴とする（２９）に記載の半導体モジュール。
（３１）：例えば第１０実施形態と対応
前記駆動用ＩＣチップは、ゲート駆動部と、外部からの信号を前記ゲート駆動部へ伝達する信号伝達部と、を有しており、
前記電源端子は、前記駆動用ＩＣチップの電源端子であるＶＤＤ端子及び前記複数のパワースイッチングデバイスチップで構成される回路の電源端子であるＶＩＮ端子であり、
前記接地端子は、前記ゲート駆動部の接地端子であるＩＣ−ＰＧＮＤ端子、前記信号伝達部の接地端子であるＳＧＮＤ端子及び前記複数のパワースイッチングデバイスチップで構成される回路の接地端子であるＰＧＮＤ端子であり
前記デカップリングコンデンサは、前記ＶＤＤ端子と前記ＩＣ−ＰＧＮＤ端子との間に接続された第１のデカップリングコンデンサ、前記ＶＤＤ端子と前記ＳＧＮＤ端子との間に接続された第２のデカップリングコンデンサ及び前記ＶＩＮ端子と前記ＰＧＮＤ端子との間に接続された第３のデカップリングコンデンサである
ことを特徴とする（２９）に記載の半導体モジュール。
（３２）：例えば第１１実施形態と対応
前記半導体モジュールは、前記複数のパワースイッチングデバイスチップで構成される回路の電源端子と接地端子を備え、
前記電源端子は前記実装基板の隣り合う二つの側面の一方に配置され、前記接地端子は他方に配置される
ことを特徴とする（１）に記載の半導体モジュール。
（３３）：例えば第１１実施形態と対応
前記複数のヒートシンク部は、それぞれ、前記実装基板の電極と電気的に接続される端子を有すると共に前記複数のパワースイッチングデバイスチップの前記裏面と電気的に接続されており、
これらの端子は一列に並んでいる
ことを特徴とする（１）に記載の半導体モジュール。
（３４）：例えば第１１実施形態と対応
前記複数のパワースイッチングデバイスチップの少なくとも一つは長方形状を有しており、
前記長方形状のチップに対応するヒートシンク部は、前記実装基板の電極と電気的に接続される端子を有すると共に前記長方形状のチップの前記裏面と電気的に接続されており、
前記長方形状のチップの向かい合う二つの長辺側に前記端子が配置されている
ことを特徴とする（１）に記載の半導体モジュール。
（３５）：例えば第１２実施形態と対応
前記駆動用ＩＣチップは、前記半導体モジュールにより制御する負荷に流れる電流値に応じて、駆動する前記複数のパワースイッチングデバイスチップの数を変える
ことを特徴とする（１）に記載の半導体モジュール。
（３６）：例えば第１３実施形態と対応
（１）に記載の前記半導体モジュールは、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数の他のパワースイッチングデバイスチップと、    
前記実装基板にフリップチップボンディングで実装されると共に前記複数の他のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための他の駆動用ＩＣチップと、
前記複数の他のパワースイッチングデバイスチップの前記裏面上にそれぞれ配置された複数の他のヒートシンク部と、を備え、
前記樹脂部材は、前記複数の他のパワースイッチングデバイスチップ及び前記他の駆動用ＩＣチップを一つのパッケージとして封止する、前記半導体モジュールを含むスピーカドライバ。
（３７）：例えば第５実施形態と対応
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、    前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワースイッチングデバイスチップの前記裏面上にそれぞれ配置された複数のヒートシンク部と、を備え、
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップの全体が露出されていると共にこれらのチップと前記実装基板との間に隙間が形成されている  
ことを特徴とする半導体モジュール。
（３８）：例えば第５実施形態と対応
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、    前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワースイッチングデバイスチップの前記裏面上にそれぞれ配置された複数のヒートシンク部と、
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップと前記実装基板とのスペースに埋め込まれたアンダーフィル材と、を備え、
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップの全体が露出されている  
ことを特徴とする半導体モジュール。
【図面の簡単な説明】
【０１５３】
【図１】第１実施形態に係る半導体モジュールの平面図である。
【図２】図１のＡ１−Ａ２線に沿った断面図である。
【図３】図１のＢ１−Ｂ２線に沿った断面図である。
【図４】第１実施形態に備えられるパワーＭＯＳチップの一部の断面図である。
【図５】第１実施形態に係るＤＣ−ＤＣコンバータの回路図である。
【図６】図５のパワーＭＯＳチップ５，７に入力される信号のタイミングチャートである。
【図７】第１実施形態に係る半導体モジュールの変形例の平面図である。
【図８】第２実施形態に係る半導体モジュールの平面図である。
【図９】図８のＣ１−Ｃ２線に沿った断面図である。
【図１０】第２実施形態に係るヒートシンク部の斜視図である。
【図１１】第２実施形態に係るヒートシンク部の変形例の斜視図である。
【図１２】第３実施形態に備えられる低電位側のパワーＭＯＳチップの一部の断面図である。
【図１３】第４実施形態に係る半導体モジュールの第１態様の断面図である。
【図１４】第４実施形態に係る半導体モジュールの第２態様の断面図である。
【図１５】第４実施形態に係る半導体モジュールの第３態様の断面図である。
【図１６】第４実施形態に係る半導体モジュールの第４態様の断面図である。
【図１７】第５実施形態に係る半導体モジュールの平面図である。
【図１８】図１７のＤ１−Ｄ２線に沿った断面図である。
【図１９】第５実施形態に係る半導体モジュールの組み立てを説明する第１工程図である。
【図２０】同第２工程図である。
【図２１】同第３工程図である。
【図２２】同第４工程図である。
【図２３】同第５工程図である。
【図２４】同第６工程図である。
【図２５】第５実施形態に係る半導体モジュールの組み立てにおいて、はんだのリフロー加熱時の温度プロファイルの一例を示すグラフである。
【図２６】本発明の一つの実施形態に係る半導体モジュールの断面図である。
【図２７】本発明の他の実施形態に係る半導体モジュールの断面図である。
【図２８】本発明のさらに他の実施形態に係る半導体モジュールの断面図である。
【図２９】第６実施形態に係る半導体モジュールの裏面図である。
【図３０】第５実施形態に係る半導体モジュールの裏面図である。
【図３１】モールド金型に入れられた、樹脂封止前の実装基板等の断面図である。
【図３２】実装基板にたわみが発生している状態を示す図である。
【図３３】第６実施形態に係る半導体モジュールの変形例の裏面図である。
【図３４】第７実施形態に係る半導体モジュールに備えられるパワーＭＯＳチップの表面を示す平面図である。
【図３５】第８実施形態に係る半導体モジュールの平面図である。
【図３６】図３５のＥ１−Ｅ２線に沿った断面図である。
【図３７】図３５のＦ１−Ｆ２線に沿った断面図である。
【図３８】第８実施形態に係るパワーＭＯＳチップ５の一部の断面図である。
【図３９】第８実施形態に係るパワーＭＯＳチップ７の一部の断面図である。
【図４０】第９実施形態に係る半導体モジュールの断面図である。
【図４１】第９実施形態に備えられるパワーＭＯＳチップの一部の断面図である。
【図４２】第１０実施形態に係る半導体モジュールの平面図である。
【図４３】図４２のＧ１−Ｇ２線に沿った断面図である。
【図４４】第１０実施形態に係る半導体モジュールの回路図である。
【図４５】第１０実施形態に係る半導体モジュールの外部端子とコンデンサとの関係を示す図である。
【図４６】第１１実施形態に係る半導体モジュールの平面図である。
【図４７】図４６のＨ１−Ｈ２線に沿った断面図である。
【図４８】図４６の半導体モジュールの裏面図である。
【図４９】第１２実施形態に係る半導体モジュールの平面図である。
【図５０】第１２実施形態に係る半導体モジュールを含むＤＣ−ＤＣコンバータの回路図である。
【図５１】第１３実施形態に係るスピーカドライバの回路図である。
【図５２】図５１のスピーカドライバを構成する半導体モジュール（ハーフブリッジ構成）の平面図である。
【図５３】図５１のスピーカドライバを構成する半導体モジュール（フルブリッジ構成）の平面図である。
【符号の説明】
【０１５４】
１・・・半導体モジュール、３・・・実装基板、５，７・・・パワーＭＯＳチップ、９・・・駆動用ＩＣチップ、１７・・・トレンチゲート、４５・・・パワーＭＯＳチップの表面、４７・・・パワーＭＯＳチップの裏面、５３，５５・・・ヒートシンク部、５９・・・端子、６１・・・樹脂部材、１０１・・・ダミー配線（段差補正部の一例）、１０３・・・ヒートシンク板、１５７・・・接続導電部
【図１】
2006073664.tif 000003
【図２】
2006073664.tif 000004
【図３】
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【図４】
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【図５】
2006073664.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2006073664.tif 000031
【図３０】
2006073664.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2006073664.tif 000041
【図４０】
2006073664.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2006073664.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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