(57)【要約】【課題】  リーク電流が小さい半導体装置及び半導体装置の製造方法を提供する。【解決手段】  基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置において、前記低濃度層は、前記第１電極に接続するベース層に対してフローティングさせたことを特徴とする半導体装置。【選択図】                    図１
2006073548.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置において、
前記低濃度層は、前記第１電極に接続するベース層に対してフローティングさせたことを特徴とする半導体装置。
【請求項２】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置において、
前記低濃度層と前記第１電極に接続するベース層とは、所定の逆バイアスのときに生ずる空乏層の厚みに基づく距離を備えることを特徴とする半導体装置。
【請求項３】
前記低濃度層は、所定の逆バイアスよりも高いときに空乏化することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記低濃度層と前記ベース層との間をメサ構造に形成することを特徴とする請求項１から請求項３の何れかに記載の半導体装置。
【請求項５】
前記ベース層と前記低濃度層との間に、前記ドリフト層とは同極性に形成し、前記逆バイアスのときの空乏化を調整するサブドリフト層を備えることを特徴とする請求項２から請求項４の何れかに記載の半導体装置。
【請求項６】
前記ドリフト層と前記低濃度層とを基本単位とするマルチセルのデバイスに形成することを特徴とする請求項１から請求項５の何れかに記載の半導体装置。
【請求項７】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置の製造方法において、
前記ドリフト層並びに前記低濃度層を形成するステップ、
前記第１電極に接続するベース層を形成するステップ、
前記低濃度層と前記ベース層との間をメサ構造に形成するステップ
を備える半導体装置の製造方法。
【請求項８】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置の製造方法において、
前記ドリフト層並びに前記低濃度層を形成するステップ、
前記ドリフト層とは同極性に形成し、逆バイアスのときの空乏化を調整するサブドリフト層を形成するステップ、
前記第１電極に接続するベース層を形成するステップ
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電解効果トランジスタ（ＭＯＳＦＥＴ）、伝導度変調型ＭＯＳＦＥＴ（ＩＧＢＴ）、バイポーラトランジスタ、ダイオード等に適用可能な半導体装置及び半導体装置の製造方法に関する。また、本発明は、半導体リレー（ＳＳＲ）に用いるＤＭＯＳに関する。
【背景技術】
【０００２】
従来の半導体装置は、ドリフト層に交互に繰り返して接合して成る多重の並列ｐｎ構造、いわゆるスーパージャンクション構造を備えるものもある（例えば、特許文献１参照。）。
【０００３】
図５は、このような半導体装置における耐圧維持に関わる構造を抜き出した縦断面図である。即ち、図５は、従来の半導体装置におけるダイオード部分の基本単位を示す縦断面図である。また、同図において、ＦＥＴの部分の記載は省略している。さらに、同図において、それぞれの要素の寸法は強調して記載されている。
【０００４】
そして、同図の縦方向は素子の厚み方向であり、同図の横方向は素子の幅方向である。なお、以下で構成要素名におけるｎは、電子を多数キャリアとする要素を意味し、ｐは正孔を多数キャリアとする要素を意味し、＋は比較的高不純物濃度であることを意味し、−は比較的低不純物濃度であることを意味する。
【０００５】
図５の従来例は、縦型二重拡散ＭＯＳ（縦型ＤＭＯＳ）を形成する。また、同図の上側は、基板の第１主面側であり、第１電極（図示せず）を形成し、第１電極はベース層４１に接続する。そして、ベース層４１はｐ型に形成する。
【０００６】
さらに、同図の下側は、基板の第２主面側であり、第２電極（図示せず）を形成し、第２電極はｎ＋層４３に接続する。
【０００７】
また、ドリフト層４２は、ベース層４１（第１電極）とｎ＋層４３（第２電極）との間に形成する。さらに、ドリフト層４２は、ｎ−型に形成する。そして、ドリフト層４２は、オン状態で導電しオフ状態で空乏となる。
【０００８】
さらに、低濃度層であるＳｉｄｅＰ層４４及びＳｉｄｅＰ層４５は、ドリフト層４２の側面に形成する。また、ＳｉｄｅＰ層４４及びＳｉｄｅＰ層４５は、ドリフト層４２とは逆極性であるｐ−型に形成する。なお、ＳｉｄｅＰ層４４及びＳｉｄｅＰ層４５の濃度と幅ｔ１とは、ドリフト層４２の濃度と幅その他とを考慮して定める。また、ドリフト層４２の濃度は素子の耐圧とオン抵抗に基づいて定める。
【０００９】
このような図５の従来例の動作について図６を用いて説明する。図６は、図５の実施例における逆バイアス（逆電圧印加）のときの空乏層の分布を示す縦断面図である。図６（ａ）は、第１電極Ａと第２電極Ｃとの間に低電圧Ｖ１を印加したときの空乏層５１の分布であり、図６（ｂ）は、第１電極であるアノードＡと第２電極であるカソードＣとの間に高電圧Ｖ２を印加したときの空乏層５２の分布である。
【００１０】
空乏層５１及び空乏層５２は、ベース層４１、ＳｉｄｅＰ層４４及びＳｉｄｅＰ層４５とドリフト層４２及びｎ＋層４３との接合面から拡がるように生ずる。なお、ＳｉｄｅＰ層４４及びＳｉｄｅＰ層４５により、側面での空乏層５１及び空乏層５２の曲率が小さくならず、電解の集中が避けられる。このため、図６の従来例は、高耐圧の特性を実現できる。
【００１１】
【特許文献１】特開２００２−２１７４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図５の従来例は、リーク電流が大きいという課題がある。
【００１３】
図５の従来例において、逆バイアス（逆電圧印加）のときのリーク電流は、空乏層５１及び空乏層５２内における電子と正孔とのペアの生成による生成電流が支配的となっている。よって、リーク電流は空乏層５１及び空乏層５２の体積に依存する。具体的には、空乏層の体積が大きいとリーク電流は大きくなる。
【００１４】
そして、特に、図５の従来例では、低電圧Ｖ１を印加したときの空乏層５１の拡がりが大きく、リーク電流が大きいという課題がある。なお、側面が欠陥等で結晶状態が良くない場合もリーク電流が大きい。
【００１５】
本発明の目的は、以上説明した課題を解決するものであり、リーク電流が小さい半導体装置及び半導体装置の製造方法を提供することにある。本発明の目的は、特に、低電圧におけるリーク電流が小さい高耐圧の半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成する本発明は、次の通りである。
（１）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置において、前記低濃度層は、前記第１電極に接続するベース層に対してフローティングさせたことを特徴とする半導体装置。
（２）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置において、前記低濃度層と前記第１電極に接続するベース層とは、所定の逆バイアスのときに生ずる空乏層の厚みに基づく距離を備えることを特徴とする半導体装置。
（３）前記低濃度層は、所定の逆バイアスよりも高いときに空乏化することを特徴とする（１）記載の半導体装置。
（４）前記低濃度層と前記ベース層との間をメサ構造に形成することを特徴とする（１）から（３）の何れかに記載の半導体装置。
（５）前記ベース層と前記低濃度層との間に、前記ドリフト層とは同極性に形成し、前記逆バイアスのときの空乏化を調整するサブドリフト層を備えることを特徴とする（２）から（４）の何れかに記載の半導体装置。
（６）前記ドリフト層と前記低濃度層とを基本単位とするマルチセルのデバイスに形成することを特徴とする（１）から（５）の何れかに記載の半導体装置。
（７）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置の製造方法において、前記ドリフト層並びに前記低濃度層を形成するステップ、前記第１電極に接続するベース層を形成するステップ、前記低濃度層と前記ベース層との間をメサ構造に形成するステップを備える半導体装置の製造方法。
（８）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層と、前記ドリフト層の側面に前記ドリフト層とは逆極性に形成する低濃度層とを備える半導体装置の製造方法において、  前記ドリフト層並びに前記低濃度層を形成するステップ、前記ドリフト層とは同極性に形成し、逆バイアスのときの空乏化を調整するサブドリフト層を形成するステップ、前記第１電極に接続するベース層を形成するステップを備える半導体装置の製造方法。
【発明の効果】
【００１７】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
本発明によれば、リーク電流が小さい半導体装置及び半導体装置の製造方法を提供できる。特に、本発明によれば、低電圧におけるリーク電流が小さい高耐圧の半導体装置及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例におけるダイオード部分の基本単位を示す縦断面図である。図１の実施例のベース層１１、ドリフト層１２、ｎ＋層１３、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５は、それぞれ、図５の従来例のベース層４１、ドリフト層４２、ｎ＋層４３、ＳｉｄｅＰ層４４及びＳｉｄｅＰ層４５に対応する。
【００１９】
図１の実施例の特徴は、低濃度層であるＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５に関する構成にある。
【００２０】
ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５は、ベース層１１に対してフローティングさせる。具体的には、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１とが直接接しない構造に形成する。そして、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５は、ドリフト層１２を介して、ベース層１１と接合する。
【００２１】
また、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１とは、所定の逆バイアスのときに生ずる空乏層の厚みに基づく距離を備える。つまり、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１とは、適度な距離を有するように形成し、離れすぎないように形成する。
【００２２】
詳しくは、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１との距離は、定常アプリケーションのオフ状態における逆バイアスで生ずる空乏層の厚みよりも大きい。
【００２３】
さらに、図１の実施例は、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１との間はメサ構造に形成する。即ち、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５、ベース層１１、ドリフト層１２の第１主面側の上部（側面の上部）を除去する。そして、側面の上部は斜めとなり、ベース層１１の幅はｎ＋層１３の幅（素子の幅）よりも小さくなる。
【００２４】
このような図１の実施例の動作をについて図２を用いて説明する。図２は、図１の実施例における逆バイアスのときの空乏層の分布を示す縦断面図である。図２の実施例は図６の従来例に対応する。
【００２５】
まず、低電圧Ｖ１を印加したとき、即ち、定常アプリケーションの逆バイアスのとき、空乏層２１が生じる。空乏層２１は、ベース層１１とドリフト層１２との接合面から拡がるように生ずる。そして、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とドリフト層１２との接合面には空乏層は生じない。また、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５は空乏化しない。
【００２６】
つまり、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１との距離は、定常アプリケーションの逆バイアスのときに生ずる空乏層の厚みよりも大きい。また、図２（ａ）の実施例の空乏層２１は、図６（ａ）の従来例の空乏層５１と異なる。さらに、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１とはフローティングの関係にあるため、電位が異なる。
【００２７】
したがって、低電圧Ｖ１を印加したとき、図１の実施例は、空乏層の体積が小さくなるため、リーク電流が小さくなる。また、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５の結晶性が悪い場合にリーク電流を効果的に低く抑制できる。
【００２８】
さらに、側面の上部をメサ構造とすることによって、接合での電荷のバランスをとるため、ドリフト層１２の側面付近での空乏層の生成を抑制する。詳しくは、空乏層２１は、メサ構造部分のドリフト層１２において、拡がりが抑制される。つまり、メサ構造部分（斜め方向）への空乏層２１の拡がりは、素子の厚み方向（縦方向）への空乏層２１の拡がりより小さい。
【００２９】
よって、図１の実施例は、メサ構造に形成したことにより、逆バイアスを確保しながら、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５とベース層１１との距離を小さくできる。
【００３０】
次に、高電圧Ｖ２を印加したとき、空乏層２２はＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５に達する。そして、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５は空乏化し、空乏層２２と一体となる。こうして、図２（ｂ）の実施例の空乏層２２は図６の従来例の空乏層５２と同等になる。
【００３１】
以上のことにより、高電圧Ｖ２を印加したときも、図１の実施例は、空乏層の体積が小さくなるため、リーク電流が小さくなる。また、図１の実施例は、図５の従来例と同等の耐圧を確保できる。なお、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５が空乏化すると、側面での空乏層２２の曲率が緩和され、電解の集中が避けられる。
【００３２】
また、図１の実施例の製造方法は、第１に、ドリフト層１２並びにＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５を形成するステップを実行し、第２に、ベース層３１を形成するステップを実行し、第３に、メサ構造を形成するステップを実行する。
【００３３】
さらに、前述の実施例では、基本となるドリフト層と低濃度層との基本単位の構成を説明したが、この基本単位を複数個並列接続し、マルチセルのデバイスに形成しても、同様の作用効果を得ることができる。つまり、本発明をスーパージャンクション構造に適用しても同様の作用効果を得ることができる。
【００３４】
また、前述の実施例とは別に、図１の実施例においてＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５の代わりにマイナスの電荷を有する酸化膜層を形成しても同等の作用効果を得が得られる場合がある。この場合、ドリフト層１２とこの酸化膜層との境界付近にはＰ−型の低濃度層が生じるため、図１の実施例の構成と実質的に同等となる。詳細は、本出願人に係る特願２００４−０６８４８８号に記載があるため省略する。
【００３５】
以下に図３に基づいて本発明を詳細に説明する。図３は、本発明の他の実施例におけるダイオード部分の基本単位を示す縦断面図である。図１の実施例と同一要素には同一符号を付し、説明を省略する。
【００３６】
図３の実施例の特徴は、絶縁物である酸化膜１６及び酸化膜１７を備える点にある。
特に、ドリフト層１２と低濃度層（ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５）との基本単位のみ（マルチセルでない）の半導体装置を形成する場合を詳しく説明する。
【００３７】
ドリフト層１２の濃度は素子の耐圧及び素子のオン抵抗に基づき定める。また、幅ｔ２の酸化膜１６及び酸化膜１７中に含まれる電荷量はプロセスで定まる。
そして、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５の濃度と幅ｔ１とは、ドリフト層１２の濃度と酸化膜１６及び酸化膜１７中に含まれる電荷量に基づいて定める。また、側面の上部のメサ構造もドリフト層１２の濃度と酸化膜１６及び酸化膜１７中に含まれる電荷量に基づいて定める。
【００３８】
このようにして、逆バイアスのときの空乏化を調整する。そして、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５は、所定の逆バイアスよりも高いときに空乏化する。
【００３９】
さらに、図３の実施例の製造方法は、第１に、ドリフト層１２並びにＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５を形成するステップを実行し、第２に、ベース層３１を形成するステップを実行し、第３に、メサ構造を形成するステップを実行し、第４に、酸化膜１６及び酸化膜１７を形成するステップを実行する。
【００４０】
このような図３の実施例は、図１の実施例と同等となり、同様の作用効果がある。また、酸化膜１６及び酸化膜１７は、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５を保護し、特性を安定化させる。
【００４１】
以下に図４に基づいて本発明を詳細に説明する。図４は、本発明の他の実施例におけるダイオード部分の基本単位を示す縦断面図である。図４の実施例のベース層３１、ドリフト層３２、ｎ＋層３３、ＳｉｄｅＰ層３４及びＳｉｄｅＰ層３５、酸化膜３６及び酸化膜３７は、それぞれ、図１の実施例のベース層１１、ドリフト層１２、ｎ＋層１３、ＳｉｄｅＰ層１４及びＳｉｄｅＰ層１５、酸化膜１６及び酸化膜１７に対応する。
【００４２】
図４の実施例の特徴は、サブドリフト層３８の構成にある。
【００４３】
サブドリフト層３８は、ベース層３１とＳｉｄｅＰ層３４及びＳｉｄｅＰ層３５との間に形成する。また、サブドリフト層３８は、ドリフト層３２とは同極性に形成し、ｎ−型に形成する。
【００４４】
さらに、サブドリフト層３８の濃度と厚みｄ１とは、ドリフト層３２の濃度と酸化膜１６及び酸化膜１７中に含まれる電荷量に基づいて定める。
【００４５】
このような図４の実施例は、図１の実施例と同様に、低電圧Ｖ１を印加したとき、空乏層の体積が小さくなる。したがって、図４の実施例は、図１の実施例と同様に、リーク電流を小さくできる。そして、サブドリフト層３８は、逆バイアスのときの空乏化を調整する。
【００４６】
同様に、ドリフト層を多段階の層に形成する場合もリーク電流を小さくできる。さらに、ドリフト層の濃度を徐々に変更する場合も、同様の作用効果となり、リーク電流を小さくできる。
【００４７】
また、図４の実施例の製造方法は、第１に、ドリフト層３２並びにＳｉｄｅＰ層３４及びＳｉｄｅＰ層３５を形成するステップを実行し、第２に、サブドリフト層３８を形成するステップを実行し、第３に、ベース層３１を形成するステップを実行し、第４に、酸化膜３６及び酸化膜３７を形成するステップを実行する。
【００４８】
また、前述の実施例では、基本となるダイオード部分のみの構成を説明したが、この構成を備えるＭＯＳＦＥＴまたはＩＧＢＴその他の半導体装置に対しても、同様の作用効果を得ることができる。
【００４９】
以上のように、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲で更に多くの変更及び変形を含むものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施例におけるダイオード部分の基本単位を示す縦断面図である。
【図２】図１の実施例における逆バイアスのときの空乏層の分布を示す縦断面図である。
【図３】本発明の他の実施例におけるダイオード部分の基本単位を示す縦断面図である。
【図４】本発明の他の実施例におけるダイオード部分の基本単位を示す縦断面図である。
【図５】従来の半導体装置におけるダイオード部分の基本単位を示す縦断面図である。
【図６】図５の実施例における逆バイアスのときの空乏層の分布を示す縦断面図である。
【符号の説明】
【００５１】
１１，３１  ベース層
１２，３２  ドリフト層
１３，３３  ｎ＋層
１４，１５，３４，３５  ＳｉｄｅＰ層
２１，２２  空乏層
１６，１７，３６，３７  酸化膜（絶縁物）
３８  サブドリフト層
Ａ  アノード
Ｃ  カソード
Ｖ１，Ｖ２  電圧源
【図１】
2006073548.tif 000003
【図２】
2006073548.tif 000004
【図３】
2006073548.tif 000005
【図４】
2006073548.tif 000006
【図５】
2006073548.tif 000007
【図６】
2006073548.tif 000008