(57)【要約】  【課題】  多電源のＭＯＳトランジスタが搭載された半導体装置においてホットキャリアに対する信頼性とＮＢＴＩに対する信頼性とを両立させる。  【解決手段】  高耐圧用のｎチャネル型ＭＯＳトランジスタの第１のゲート絶縁膜（厚いゲート絶縁膜）は、半導体基板との界面に窒素濃度ピークを有する。高耐圧用のｐチャネル型ＭＯＳトランジスタの第２のゲート絶縁膜（厚いゲート絶縁膜）、高速駆動用のｎチャネル型ＭＯＳトランジスタの第３のゲート絶縁膜（薄いゲート絶縁膜）及び高速駆動用のｐチャネル型ＭＯＳトランジスタの第４のゲート絶縁膜（薄いゲート絶縁膜）はそれぞれ、対応するゲート電極の近傍のみに窒素濃度ピークを有する。【選択図】      図６
2006073796.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１のｎチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第１のゲート絶縁膜と、
前記半導体基板における第１のｐチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第２のゲート絶縁膜と、
前記半導体基板における第２のｎチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第３のゲート絶縁膜と、
前記半導体基板における第２のｐチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第４のゲート絶縁膜とを備え、
前記第３のゲート絶縁膜の膜厚及び前記第４のゲート絶縁膜の膜厚はそれぞれ、前記第１のゲート絶縁膜の膜厚及び前記第２のゲート絶縁膜の膜厚よりも薄く、
前記第１のゲート絶縁膜は、前記半導体基板との界面に窒素濃度ピークを有し、
前記第２のゲート絶縁膜、前記第３のゲート絶縁膜及び前記第４のゲート絶縁膜は、それぞれの上に形成されたゲート電極の近傍のみに窒素濃度ピークを有することを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜は、その上に形成されたゲート電極の近傍に他の窒素濃度ピークを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜が前記半導体基板との界面に有する窒素濃度ピークの濃度値は４ａｔｍ％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のゲート絶縁膜、前記第３のゲート絶縁膜及び前記第４のゲート絶縁膜が対応するゲート電極の近傍に有する窒素濃度ピークの濃度値は８ａｔｍ％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２のゲート絶縁膜、前記第３のゲート絶縁膜及び前記第４のゲート絶縁膜が対応するゲート電極の近傍に有する窒素濃度ピークは、当該対応するゲート電極との界面から１ｎｍ以下の範囲に存在することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２のゲート絶縁膜及び前記第４のゲート絶縁膜のそれぞれにおける前記半導体基板との界面の窒素濃度は３ａｔｍ％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１のゲート絶縁膜及び前記第３のゲート絶縁膜のそれぞれの上に形成されたゲート電極はｎ型多結晶シリコン膜を含み、
前記第２のゲート絶縁膜及び前記第４のゲート絶縁膜のそれぞれの上に形成されたゲート電極はｐ型多結晶シリコン膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項８】
第１のｐ型半導体領域、第１のｎ型半導体領域、第２のｐ型半導体領域及び第２のｎ型半導体領域が設けられた半導体基板を酸化することによって、前記各領域上に第１の絶縁膜を形成する工程（ａ）と、
窒素を含む雰囲気中で前記第１の絶縁膜に対して熱酸窒化処理を行なうことによって、前記各領域上に、前記半導体基板との界面に窒素濃度ピークを有する第２の絶縁膜を形成する工程（ｂ）と、
前記第１のｎ型半導体領域、前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上に形成された前記第２の絶縁膜を選択的に除去することによって、前記第１のｐ型半導体領域の上にのみ前記第２の絶縁膜を残存させる工程（ｃ）と、
前記第１のｐ型半導体領域上に残存する前記第２の絶縁膜の膜厚の増加を抑制しながら、前記半導体基板を酸化することによって、前記第１のｎ型半導体領域、前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上に第３の絶縁膜を形成する工程（ｄ）と、
前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上に形成された前記第３の絶縁膜を選択的に除去することによって、前記第１のｎ型半導体領域の上にのみ前記第３の絶縁膜を残存させると共に前記第１のｐ型半導体領域上の前記第２の絶縁膜を残存させる工程（ｅ）と、
前記第１のｐ型半導体領域上に残存する前記第２の絶縁膜の膜厚の増加及び前記第１のｎ型半導体領域上に残存する前記第３の絶縁膜の膜厚の増加を抑制しながら、前記半導体基板を酸化することによって、前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上に、前記第２の絶縁膜の膜厚及び前記第３の絶縁膜の膜厚よりも小さい膜厚を持つ第４の絶縁膜を形成する工程（ｆ）と、
前記第１のｐ型半導体領域上の前記第２の絶縁膜、前記第１のｎ型半導体領域上の前記第３の絶縁膜、並びに前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上の第４の絶縁膜を窒素プラズマに暴露することによって、第１のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜となり且つその表面部及び前記半導体基板との界面にそれぞれ窒素濃度ピークを有する第５の絶縁膜を前記第１のｐ型半導体領域上に形成し、第１のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜となり且つその表面部のみに窒素濃度ピークを有する第６の絶縁膜を前記第１のｎ型半導体領域上に形成し、第２のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜及び第２のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜となり且つその表面部のみに窒素濃度ピークを有する第７の絶縁膜を前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上に形成する工程（ｇ）とを備え、
前記第７の絶縁膜は、前記第５の絶縁膜の膜厚及び前記第６の絶縁膜の膜厚よりも小さい膜厚を持つことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｄ）において、前記第２の絶縁膜の膜厚と前記第３の絶縁膜の膜厚とが同等になるように前記半導体基板を酸化することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｇ）よりも後に、
前記半導体基板上にシリコン膜を堆積する工程（ｈ）と、
前記第１のｐ型半導体領域及び前記第２のｐ型半導体領域のそれぞれの上の前記シリコン膜にｎ型不純物を選択的に導入することによって、前記第１のｐ型半導体領域及び前記第２のｐ型半導体領域のそれぞれの上にｎ型シリコン膜を形成する工程（ｉ）と、
前記第１のｎ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上の前記シリコン膜にｐ型不純物を選択的に導入することによって、前記第１のｎ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上にｐ型シリコン膜を形成する工程（ｊ）と、
前記ｎ型シリコン膜及び前記ｐ型シリコン膜をそれぞれパターンニングすることにより、前記第１のｐ型半導体領域上に前記第５の絶縁膜を介して第１のｎ型ゲート電極を形成し、前記第１のｎ型半導体領域上に前記第６の絶縁膜を介して第１のｐ型ゲート電極を形成し、前記第２のｐ型半導体領域及び前記第２のｎ型半導体領域のそれぞれの上に前記第７の絶縁膜を介して第２のｎ型ゲート電極及び第２のｐ型ゲート電極を形成する工程（ｋ）と、
前記第１のｐ型半導体領域における前記第１のｎ型ゲート電極の両側及び前記第２のｐ型半導体領域における前記第２のｎ型ゲート電極の両側にそれぞれソース領域及びドレイン領域となるｎ型不純物層を形成すると共に前記第１のｎ型半導体領域における前記第１のｐ型ゲート電極の両側及び前記第２のｎ型半導体領域における前記第２のｐ型ゲート電極の両側にそれぞれソース領域及びドレイン領域となるｐ型不純物層を形成することによって、前記第１のｐ型半導体領域に第１のｎチャネル型ＭＯＳトランジスタを形成し、前記第１のｎ型半導体領域に第１のｐチャネル型ＭＯＳトランジスタを形成し、前記第２のｐ型半導体領域に第２のｎチャネル型ＭＯＳトランジスタを形成し、前記第２のｎ型半導体領域に第２のｐチャネル型ＭＯＳトランジスタを形成する工程（ｌ）とをさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）において、枚葉式のランプ熱処理装置を用いて、一酸化窒素又は一酸化二窒素を含む雰囲気中で前記第１の絶縁膜に対して熱酸窒化処理を行なうことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）及び工程（ｆ）のうちの少なくとも一方の工程において、枚葉式のランプ熱処理装置を用いて、該装置のチャンバー内を２６６７Ｐａ以下の圧力に保つと共に該チャンバー内に水素ガス及び酸素ガスを導入し、該装置により加熱された前記半導体基板表面の熱によって前記水素ガスと前記酸素ガスとを反応させ、それにより生成された酸素ラジカルによって前記半導体基板を酸化することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＳ（metal-oxide semiconductor ）トランジスタのゲート絶縁膜及びその形成方法に関する。
【背景技術】
【０００２】
代表的なＭＯＳ型デバイスであるＭＯＳトランジスタのうちＣＭＯＳ（complementary ＭＯＳ）トランジスタ等においては、相対的に薄い膜厚を持つゲート絶縁膜を要求される高速駆動用トランジスタと、相対的に厚い膜厚を持つゲート絶縁膜を要求される高耐圧用トランジスタ（比較的高電圧の入出力信号を扱うトランジスタ）とが１つの半導体基板上に形成される。前記の高速駆動用トランジスタにおけるゲート絶縁膜に対しては、１〜３ｎｍ程度の膜厚が要求されると共に、高い耐絶縁破壊信頼性と低リーク電流性とが強く要求される。
【０００３】
ＣＭＯＳトランジスタにおいては、ｐ型トランジスタのゲート電極にはＢ（硼素）をドーパントとしてｐ導電型を用いると共にｎ型トランジスタのゲート電極にはＰ（燐）をドーパントとしてｎ導電型を用いるデュアルゲート構造が採用されている。この場合、ｐ型ドーパンドであるＢはｎ型ドーパンドであるＰと比べて拡散係数が大きいため、トランジスタ形成時及びトランジスタ形成後の熱処理等により、Ｂは高速駆動用トランジスタのゲート絶縁膜中を拡散してチャネル領域にまで到達する。このようなＢの拡散現象は「しみ出し」と呼ばれており、トランジスタにおけるしきい値電圧の大幅な変動を招く。また、このＢのしみ出しは、ゲート絶縁膜の薄膜化を進めるに従って顕著となり、ゲート絶縁膜にＳｉＯ2 （二酸化シリコン）を用いる場合に特に顕著となる。さらに、ゲート絶縁膜の薄膜化はゲートリーク電流の増大を招く。具体的には、ゲート絶縁膜として３ｎｍ以下のＳｉＯ2 膜を用いた場合には直接トンネル電流が支配的になり、その結果、ゲートリーク電流の増大が特に顕著となる。
【０００４】
以上のように、高速駆動用トランジスタの薄いゲート絶縁膜にＳｉＯ2 膜を用いると、もはやＢのしみ出し及びゲートリーク電流の増大を抑制することができない。
【０００５】
そこで、ゲート絶縁膜として、窒素を導入した酸窒化膜（シリコン酸窒化膜）が用いられるようになってきている。
【０００６】
図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）は、ゲート絶縁膜に窒素を導入するために熱酸窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【０００７】
まず、図７（ａ）に示すように、第１のｐ型ウェル１０１、第１のｎ型ウェル１０２、第２のｐ型ウェル１０３及び第２のｎ型ウェル１０４を形成した半導体基板１００を熱酸化することによって、各ウェル１０１〜１０４上に第１の絶縁膜１０６を形成する。ここで、半導体基板１００における各ウェル１０１〜１０４同士の間には素子分離１０５が設けられている。
【０００８】
次いで、図７（ｂ）に示すように、第１のｐ型ウェル１０１及び第１のｎ型ウェル１０２のそれぞれの上に形成された第１の絶縁膜１０６上に第１のフォトレジスト膜１０７を形成した後、該第１のフォトレジスト膜１０７をマスクとしてウェットエッチングにより、第２のｐ型ウェル１０３及び第２のｎ型ウェル１０４のそれぞれの上に形成された第１の絶縁膜１０６を選択的に除去する。言い換えると、第１のｐ型ウェル１０１及び第１のｎ型ウェル１０２のそれぞれの上に形成された第１の絶縁膜１０６を残す。
【０００９】
次いで、図７（ｃ）に示すように、ＮＯ（一酸化窒素）ガス又はＮ2 Ｏ（亜酸化窒素（一酸化二窒素））ガス等の、窒素を含む雰囲気中で半導体基板１００を熱処理する。これによって、第１のｐ型ウェル１０１及び第１のｎ型ウェル１０２のそれぞれの上に、第１の絶縁膜１０６を含む第１のゲート絶縁膜１０９が形成される。第１のゲート絶縁膜１０９は、半導体基板１００との界面に窒素濃度ピークが存在する窒化領域１０８を有している。また、第２のｐ型ウェル１０３及び第２のｎ型ウェル１０４のそれぞれの上に、第１のゲート絶縁膜１０９よりも薄い膜厚を持つ第２のゲート絶縁膜１１０が形成される。第１のゲート絶縁膜１０９と同様に、第２のゲート絶縁膜１１０も、半導体基板１００との界面に窒素濃度ピークが存在する窒化領域１０８を有している。
【００１０】
尚、本願において、窒化領域とは、窒素濃度ピーク近傍の相対的に窒素濃度が高い領域を意味する。
【００１１】
次いで、図７（ｄ）に示すように、第１のゲート絶縁膜１０９及び第２のゲート絶縁膜１１０が形成された半導体基板１００上にシリコン膜１１１を堆積する。その後、図８（ａ）に示すように、第１のｎ型ウェル１０２及び第２のｎ型ウェル１０４のそれぞれの上に形成されたシリコン膜１１１を覆う第２のフォトレジスト膜１１２を形成した後、第２のフォトレジスト膜１１２をマスクとして、第１のｐ型ウェル１０１及び第２のｐ型ウェル１０３のそれぞれの上に形成されたシリコン膜１１１にｎ型不純物を選択的にイオン注入することによって、ｎ型シリコン膜１１３を形成する。
【００１２】
次いで、図８（ｂ）に示すように、第１のｐ型ウェル１０１及び第２のｐ型ウェル１０３のそれぞれの上に形成されたシリコン膜１１１を覆う第３のフォトレジスト膜１１４を形成した後、第３のフォトレジスト膜１１４をマスクとして、第１のｎ型ウェル１０２及び第２のｎ型ウェル１０４のそれぞれの上に形成されたシリコン膜１１１にｐ型不純物を選択的にイオン注入することによって、ｐ型シリコン膜１１５を形成する。
【００１３】
次いで、図８（ｃ）に示すように、ｎ型シリコン膜１１３及びｐ型シリコン膜１１５をそれぞれゲート電極形状にパターンニングすることにより、第１のｐ型ウェル１０１及び第２のｐ型ウェル１０３のそれぞれの上に、ｎ型シリコン膜からなるｎ型導体片（第１のｎ型ゲート電極１１６及び第２のｎ型ゲート電極１１８）を形成すると共に、第１のｎ型ウェル１０２及び第２のｎ型ウェル１０４のそれぞれの上に、ｐ型シリコン膜からなるｐ型導体片（第１のｐ型ゲート電極１１７及び第２のｐ型ゲート電極１１９）を形成する。尚、第１のｎ型ゲート電極１１６及び第１のｐ型ゲート電極１１７のそれぞれと半導体基板１００との間には第１のゲート絶縁膜１０９が介在しており、第２のｎ型ゲート電極１１８及び第２のｐ型ゲート電極１１９のそれぞれと半導体基板１００との間には第２のゲート絶縁膜１１０が介在している。
【００１４】
次いで、図８（ｄ）に示すように、第１のｐ型ウェル１０１における第１のｎ型ゲート電極１１６の両側及び第２のｐ型ウェル１０３における第２のｎ型ゲート電極１１８の両側にそれぞれ、ｎ型不純物層からなるソース・ドレイン領域１２０を形成すると共に、第１のｎ型ウェル１０２における第１のｐ型ゲート電極１１７の両側及び第２のｎ型ウェル１０４における第２のｐ型ゲート電極１１９の両側にそれぞれ、ｐ型不純物層からなるソース・ドレイン領域１２１を形成する。
【００１５】
図９（ａ）〜（ｄ）、図１０（ａ）〜（ｃ）及び図１１（ａ）、（ｂ）は、ゲート絶縁膜に窒素を導入するためにプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【００１６】
まず、図９（ａ）に示すように、第１のｐ型ウェル２０１、第１のｎ型ウェル２０２、第２のｐ型ウェル２０３及び第２のｎ型ウェル２０４を形成した半導体基板２００を熱酸化することによって、各ウェル２０１〜２０４上に第１の絶縁膜２０６を形成する。ここで、半導体基板２００における各ウェル２０１〜２０４同士の間には素子分離２０５が設けられている。
【００１７】
次いで、図９（ｂ）に示すように、第１のｐ型ウェル２０１及び第１のｎ型ウェル２０２のそれぞれの上に形成された第１の絶縁膜２０６上に第１のフォトレジスト膜２０７を形成した後、該第１のフォトレジスト膜２０７をマスクとしてウェットエッチングにより、第２のｐ型ウェル２０３及び第２のｎ型ウェル２０４のそれぞれの上に形成された第１の絶縁膜２０６を選択的に除去する。言い換えると、第１のｐ型ウェル２０１及び第１のｎ型ウェル２０２のそれぞれの上に形成された第１の絶縁膜２０６を残す。
【００１８】
次いで、図９（ｃ）に示すように、半導体基板２００を熱酸化することによって、第１のｐ型ウェル２０１及び第１のｎ型ウェル２０２のそれぞれの上に、第１の絶縁膜２０６を含む第２の絶縁膜２０８を形成すると共に、第２のｐ型ウェル２０３及び第２のｎ型ウェル２０４のそれぞれの上に、第２の絶縁膜２０８よりも薄い膜厚を持つ第３の絶縁膜２０９を形成する。
【００１９】
次いで、図９（ｄ）に示すように、第１のｐ型ウェル２０１及び第１のｎ型ウェル２０２のそれぞれの上に形成された第２の絶縁膜２０８と、第２のｐ型ウェル２０３及び第２のｎ型ウェル２０４のそれぞれの上に形成された第３の絶縁膜２０９とを窒素プラズマに全面暴露する。これによって、第１のｐ型ウェル２０１及び第１のｎ型ウェル２０２のそれぞれの上に第１のゲート絶縁膜２１１が形成されると共に、第２のｐ型ウェル２０３及び第２のｎ型ウェル２０４のそれぞれの上に、第１のゲート絶縁膜２１０よりも薄い膜厚を持つ第２のゲート絶縁膜２１２が形成される。第１のゲート絶縁膜２１１及び第２のゲート絶縁膜２１２は、それぞれの表面部に窒素濃度ピークが存在する窒化領域２１０を有する。
【００２０】
次いで、図１０（ａ）に示すように、第１のゲート絶縁膜２１０及び第２のゲート絶縁膜２１１が形成された半導体基板２００上にシリコン膜２１３を堆積する。その後、図１０（ｂ）に示すように、第１のｎ型ウェル２０２及び第２のｎ型ウェル２０４のそれぞれの上に形成されたシリコン膜２１３を覆う第２のフォトレジスト膜２１４を形成した後、第２のフォトレジスト膜２１４をマスクとして、第１のｐ型ウェル２０１及び第２のｐ型ウェル２０３のそれぞれの上に形成されたシリコン膜２１３にｎ型不純物を選択的にイオン注入することによって、ｎ型シリコン膜２１５を形成する。
【００２１】
次いで、図１０（ｃ）に示すように、第１のｐ型ウェル２０１及び第２のｐ型ウェル２０３のそれぞれの上に形成されたシリコン膜２１３を覆う第３のフォトレジスト膜２１６を形成した後、第３のフォトレジスト膜２１６をマスクとして、第１のｎ型ウェル２０２及び第２のｎ型ウェル２０４のそれぞれの上に形成されたシリコン膜２１３にｐ型不純物を選択的にイオン注入することによって、ｐ型シリコン膜２１７を形成する。
【００２２】
次いで、図１１（ａ）に示すように、ｎ型シリコン膜２１５及びｐ型シリコン膜２１７をそれぞれゲート電極形状にパターンニングすることにより、第１のｐ型ウェル２０１及び第２のｐ型ウェル２０３のそれぞれの上に、ｎ型シリコン膜からなるｎ型導体片（第１のｎ型ゲート電極２１８及び第２のｎ型ゲート電極２２０）を形成すると共に、第１のｎ型ウェル２０２及び第２のｎ型ウェル２０４のそれぞれの上に、ｐ型シリコン膜からなるｐ型導体片（第１のｐ型ゲート電極２１９及び第２のｐ型ゲート電極２２１）を形成する。尚、第１のｎ型ゲート電極２１８及び第１のｐ型ゲート電極２１９のそれぞれと半導体基板２００との間には第１のゲート絶縁膜２１１が介在しており、第２のｎ型ゲート電極２２０及び第２のｐ型ゲート電極２２１のそれぞれと半導体基板２００との間には第２のゲート絶縁膜２１２が介在している。
【００２３】
次いで、図１１（ｂ）に示すように、第１のｐ型ウェル２０１における第１のｎ型ゲート電極２１８の両側及び第２のｐ型ウェル２０３における第２のｎ型ゲート電極２２０の両側にそれぞれ、ｎ型不純物層からなるソース・ドレイン領域２２２を形成すると共に、第１のｎ型ウェル２０２における第１のｐ型ゲート電極２１９の両側及び第２のｎ型ウェル２０４における第２のｐ型ゲート電極２２１の両側にそれぞれ、ｐ型不純物層からなるソース・ドレイン領域２２３を形成する。
【特許文献１】特開平２００３−３４７４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図１２（ａ）〜（ｄ）は、ゲート絶縁膜の窒素導入に熱酸窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける、入出力信号を扱う高耐圧用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの厚いゲート絶縁膜（図８（ｄ）に示す、第１のｎ型ゲート電極１１６及び第１のｐ型ゲート電極１１７のそれぞれと半導体基板１００との間に設けられた第１のゲート絶縁膜１０９）の窒素プロファイル、並びに高速駆動用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの薄いゲート絶縁膜（図８（ｄ）に示す、第２のｎ型ゲート電極１１８及び第２のｐ型ゲート電極１１９のそれぞれと半導体基板１００との間に設けられた第２のゲート絶縁膜１１０）の窒素プロファイルを示す図である。
【００２５】
図１３（ａ）〜（ｄ）は、ゲート絶縁膜の窒素導入にプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける、入出力信号を扱う高耐圧用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの厚いゲート絶縁膜（図１１（ｂ）に示す、第１のｎ型ゲート電極２１８及び第１のｐ型ゲート電極２１９のそれぞれと半導体基板２００との間に設けられた第１のゲート絶縁膜２１１）の窒素プロファイル、並びに高速駆動用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの薄いゲート絶縁膜（図１１（ｂ）に示す、第２のｎ型ゲート電極２２０及び第２のｐ型ゲート電極２２１のそれぞれと半導体基板２００との間に設けられた第２のゲート絶縁膜２１２）の窒素プロファイルを示す図である。
【００２６】
尚、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｄ）において、横軸はＭＯＳ構造における高さ方向の位置を示し、縦軸は窒素濃度を対数表示している。
【００２７】
以下、ゲート絶縁膜の窒素導入に熱酸窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける各トランジスタのゲート絶縁膜の特性について説明する。
【００２８】
図１２（ａ）に示すように、高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｎ型ゲート電極１１６と半導体基板１００との間に設けられた第１のゲート絶縁膜１０９）においては、半導体基板１００との界面に存在する窒素（窒化領域１０８）が固定電荷又はホールをトラップしやすい準位を多く形成するため、ホットキャリアに対する信頼性が向上する。尚、一般に、ホットキャリアに対する信頼性の劣化については、厚いゲート絶縁膜を有し且つ入出力信号を扱う高耐圧用トランジスタにおいて薄いゲート絶縁膜を有する高速駆動用トランジスタと比べて顕著になること、及びｎチャネル型ＭＯＳトランジスタにおいてｐチャネル型ＭＯＳトランジスタと比べて顕著になることが知られてる。
【００２９】
一方、図１２（ｂ）に示すように、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｐ型ゲート電極１１７と半導体基板１００との間に設けられた第１のゲート絶縁膜１０９）においては、半導体基板１００との界面に存在する窒素（窒化領域１０８）が固定電荷を多く形成する結果、ＮＢＴＩ（Negative-Bias-Temperature-Instability ）に対する信頼性が劣化する。
【００３０】
また、図１２（ｃ）に示すように、高速駆動用のｎチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第２のｎ型ゲート電極１１８と半導体基板１００との間に第２のゲート絶縁膜１１０）においては、半導体基板１００とゲート絶縁膜との界面に窒素（窒化領域１０８）が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができる。
【００３１】
さらに、図１２（ｄ）に示すように、高速駆動用のｐチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第２のｐ型ゲート電極１１９と半導体基板１００との間に設けられた第２のゲート絶縁膜１１０）においては、半導体基板１００とゲート絶縁膜との界面に窒素（窒化領域１０８）が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができると共にゲート電極からのＢ（硼素）のしみ出しに対する耐性を向上させることができる。しかしながら、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜の場合（図１２（ｂ）参照）と同様に、半導体基板１００との界面に存在する窒素が固定電荷を多く形成する結果、ＮＢＴＩに対する信頼性が劣化する。
【００３２】
次に、ゲート絶縁膜の窒素導入にプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける各トランジスタのゲート絶縁膜の特性について説明する。
【００３３】
図１３（ａ）に示すように、高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｎ型ゲート電極２１８と半導体基板２００との間に設けられた第１のゲート絶縁膜２１１）においては、ゲート電極の近傍に窒素（窒化領域２１０）が存在する。言い換えると、半導体基板２００との界面には窒素が存在しない。このため、半導体基板２００との界面に存在する窒素によって固定電荷又はホールをトラップしやすい準位を形成することができないため、ホットキャリアに対する信頼性が劣化する。
【００３４】
一方、図１３（ｂ）に示すように、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｐ型ゲート電極２１９と半導体基板２００との間に設けられた第１のゲート絶縁膜２１１）においては、ゲート電極の近傍に窒素（窒化領域２１０）が存在する。すなわち、半導体基板２００との界面には窒素が存在しないため、固定電荷を少なくすることができ、それによってＮＢＴＩに対する信頼性が向上する。
【００３５】
また、図１３（ｃ）に示すように、高速駆動用のｎチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第２のｎ型ゲート電極２２０と半導体基板２００との間に設けられた第２のゲート絶縁膜２１２）においては、ゲート電極の近傍に窒素（窒化領域２１０）が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができる。
【００３６】
さらに、図１３（ｄ）に示すように、高速駆動用のｐチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第２のｐ型ゲート電極２２１と半導体基板２００との間に設けられた第２のゲート絶縁膜２１２）においては、ゲート電極の近傍に窒素（窒化領域２１０）が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができると共にゲート電極からのＢ（硼素）のしみ出しに対する耐性を向上させることができる。また、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜の場合（図１３（ｂ）参照）と同様に、半導体基板２００との界面には窒素が存在しないため、固定電荷を少なくすることができ、それによってＮＢＴＩに対する信頼性を向上させることができる。
【００３７】
以上に説明したように、ゲート絶縁膜の窒素導入に熱酸窒化を用いた従来技術においては、高耐圧用及び高速駆動用のそれぞれのｐチャネル型ＭＯＳトランジスタにおけるＮＢＴＩに対する信頼性が劣化するという問題があり、ゲート絶縁膜の窒素導入にプラズマ窒化を用いた従来技術においては、高耐圧用のｎチャネル型ＭＯＳトランジスタにおけるホットキャリアに対する信頼性が劣化するという問題がある。すなわち、従来の熱酸窒化又はプラズマ窒化により製造された半導体装置においては、高耐圧用のｎチャネル型ＭＯＳトランジスタにおけるホットキャリアに対する信頼性と、高耐圧用及び高速駆動用のそれぞれのｐチャネル型ＭＯＳトランジスタにおけるＮＢＴＩに対する信頼性とが互いにトレードオフの関係にあって、両者を両立させることができなかった。
【００３８】
前記に鑑み、本発明は、ＣＭＯＳトランジスタ等の多電源のＭＯＳトランジスタが搭載された半導体装置においてホットキャリアに対する信頼性とＮＢＴＩに対する信頼性とを両立させることを目的とする。
【課題を解決するための手段】
【００３９】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板における第１のｎチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第１のゲート絶縁膜と、半導体基板における第１のｐチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第２のゲート絶縁膜と、半導体基板における第２のｎチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第３のゲート絶縁膜と、半導体基板における第２のｐチャネル型ＭＯＳトランジスタ形成領域の上に形成され、窒素を含む第４のゲート絶縁膜とを備え、第３のゲート絶縁膜の膜厚及び第４のゲート絶縁膜の膜厚はそれぞれ、第１のゲート絶縁膜の膜厚及び前記第２のゲート絶縁膜の膜厚よりも薄く、第１のゲート絶縁膜は、半導体基板との界面に窒素濃度ピークを有し、第２のゲート絶縁膜、第３のゲート絶縁膜及び第４のゲート絶縁膜は、それぞれの上に形成されたゲート電極の近傍のみに窒素濃度ピークを有する。
【００４０】
すなわち、本発明の特徴は、第１のｎチャネル型ＭＯＳトランジスタ（高耐圧用のｎチャネル型ＭＯＳトランジスタ）の第１のゲート絶縁膜（厚いゲート絶縁膜）は、半導体基板との界面に窒素濃度ピークを有しており、第１のｐチャネル型ＭＯＳトランジスタ（高耐圧用のｐチャネル型ＭＯＳトランジスタ）の第２のゲート絶縁膜（厚いゲート絶縁膜）、第２のｎチャネル型ＭＯＳトランジスタ（高速駆動用のｎチャネル型ＭＯＳトランジスタ）の第３のゲート絶縁膜（薄いゲート絶縁膜）及び第２のｐチャネル型ＭＯＳトランジスタ（高速駆動用のｐチャネル型ＭＯＳトランジスタ）の第４のゲート絶縁膜（薄いゲート絶縁膜）はそれぞれ、対応するゲート電極の近傍のみに窒素濃度ピークを有する。
【００４１】
尚、本願では、絶縁性基板上に半導体層が設けられている構造（ＳＯＩ基板等）も半導体基板と称する。
【００４２】
本発明の半導体装置において、第１のゲート絶縁膜は、その上に形成されたゲート電極の近傍に他の窒素濃度ピークを有していてもよい。
【００４３】
本発明の半導体装置において、第１のゲート絶縁膜が半導体基板との界面に有する窒素濃度ピークの濃度値は４ａｔｍ％以上であることが好ましい。
【００４４】
尚、第１のゲート絶縁膜が基板界面に有する窒素濃度ピークが高すぎると、具体的には該窒素濃度ピークの濃度値が１０ａｔｍ％を超えると、トランジスタの駆動力が低下するので、該窒素濃度ピークの濃度値は１０ａｔｍ％以下であることが好ましい。
【００４５】
本発明の半導体装置において、第２のゲート絶縁膜、第３のゲート絶縁膜及び第４のゲート絶縁膜が対応するゲート電極の近傍に有する窒素濃度ピークの濃度値は８ａｔｍ％以上であることが好ましい。
【００４６】
尚、第２〜第４のゲート絶縁膜が対応するゲート電極の近傍に有する窒素濃度ピークは高ければ高いほど好ましいが、現在用いられている窒化技術（例えばプラズマ窒化等）の性能によると、該窒素濃度ピークの濃度値の上限は２０ａｔｍ％程度となる。
【００４７】
本発明の半導体装置において、第２のゲート絶縁膜、第３のゲート絶縁膜及び第４のゲート絶縁膜が対応するゲート電極の近傍に有する窒素濃度ピークは、当該対応するゲート電極との界面から１ｎｍ以下の範囲に存在することが好ましい。
【００４８】
本発明の半導体装置において、第２のゲート絶縁膜及び第４のゲート絶縁膜のそれぞれにおける半導体基板との界面の窒素濃度は３ａｔｍ％以下であることが好ましい。
【００４９】
本発明の半導体装置において、第１のゲート絶縁膜及び第３のゲート絶縁膜のそれぞれの上に形成されたゲート電極はｎ型多結晶シリコン膜を含み、第２のゲート絶縁膜及び第４のゲート絶縁膜のそれぞれの上に形成されたゲート電極はｐ型多結晶シリコン膜を含んでいてもよい。
【００５０】
本発明に係る半導体装置の製造方法は、第１のｐ型半導体領域、第１のｎ型半導体領域、第２のｐ型半導体領域及び第２のｎ型半導体領域が設けられた半導体基板を酸化することによって、各領域上に第１の絶縁膜を形成する工程（ａ）と、窒素を含む雰囲気中で第１の絶縁膜に対して熱酸窒化処理を行なうことによって、各領域上に、半導体基板との界面に窒素濃度ピークを有する第２の絶縁膜を形成する工程（ｂ）と、第１のｎ型半導体領域、第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上に形成された第２の絶縁膜を選択的に除去することによって、第１のｐ型半導体領域の上にのみ第２の絶縁膜を残存させる工程（ｃ）と、第１のｐ型半導体領域上に残存する第２の絶縁膜の膜厚の増加を抑制しながら、半導体基板を酸化することによって、第１のｎ型半導体領域、第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上に第３の絶縁膜を形成する工程（ｄ）と、第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上に形成された第３の絶縁膜を選択的に除去することによって、第１のｎ型半導体領域の上にのみ第３の絶縁膜を残存させると共に第１のｐ型半導体領域上の第２の絶縁膜を残存させる工程（ｅ）と、第１のｐ型半導体領域上に残存する第２の絶縁膜の膜厚の増加及び第１のｎ型半導体領域上に残存する第３の絶縁膜の膜厚の増加を抑制しながら、半導体基板を酸化することによって、第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上に、第２の絶縁膜の膜厚及び第３の絶縁膜の膜厚よりも小さい膜厚を持つ第４の絶縁膜を形成する工程（ｆ）と、第１のｐ型半導体領域上の第２の絶縁膜、第１のｎ型半導体領域上の第３の絶縁膜、並びに第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上の第４の絶縁膜を窒素プラズマに暴露することによって、第１のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜（第１のゲート絶縁膜）となり且つその表面部及び半導体基板との界面にそれぞれ窒素濃度ピークを有する第５の絶縁膜を第１のｐ型半導体領域上に形成し、第１のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜（第２のゲート絶縁膜）となり且つその表面部のみに窒素濃度ピークを有する第６の絶縁膜を第１のｎ型半導体領域上に形成し、第２のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜（第３のゲート絶縁膜）及び第２のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜（第４のゲート絶縁膜）となり且つその表面部のみに窒素濃度ピークを有する第７の絶縁膜を第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上に形成する工程（ｇ）とを備え、第７の絶縁膜は、第５の絶縁膜の膜厚及び第６の絶縁膜の膜厚よりも小さい膜厚を持つ。すなわち、本発明に係る半導体装置の製造方法は、本発明の半導体装置を製造するための方法である。
【００５１】
本発明の半導体装置の製造方法において、工程（ｄ）において、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚とが同等になるように半導体基板を酸化することが好ましい。
【００５２】
本発明の半導体装置の製造方法において、工程（ｇ）よりも後に、半導体基板上にシリコン膜を堆積する工程（ｈ）と、第１のｐ型半導体領域及び第２のｐ型半導体領域のそれぞれの上のシリコン膜にｎ型不純物を選択的に導入することによって、第１のｐ型半導体領域及び第２のｐ型半導体領域のそれぞれの上にｎ型シリコン膜を形成する工程（ｉ）と、第１のｎ型半導体領域及び第２のｎ型半導体領域のそれぞれの上のシリコン膜にｐ型不純物を選択的に導入することによって、第１のｎ型半導体領域及び第２のｎ型半導体領域のそれぞれの上にｐ型シリコン膜を形成する工程（ｊ）と、ｎ型シリコン膜及びｐ型シリコン膜をそれぞれパターンニングすることにより、第１のｐ型半導体領域上に第５の絶縁膜を介して第１のｎ型ゲート電極を形成し、第１のｎ型半導体領域上に第６の絶縁膜を介して第１のｐ型ゲート電極を形成し、第２のｐ型半導体領域及び第２のｎ型半導体領域のそれぞれの上に第７の絶縁膜を介して第２のｎ型ゲート電極及び第２のｐ型ゲート電極を形成する工程（ｋ）と、第１のｐ型半導体領域における第１のｎ型ゲート電極の両側及び第２のｐ型半導体領域における第２のｎ型ゲート電極の両側にそれぞれソース領域及びドレイン領域となるｎ型不純物層を形成すると共に第１のｎ型半導体領域における第１のｐ型ゲート電極の両側及び第２のｎ型半導体領域における第２のｐ型ゲート電極の両側にそれぞれソース領域及びドレイン領域となるｐ型不純物層を形成することによって、第１のｐ型半導体領域に第１のｎチャネル型ＭＯＳトランジスタを形成し、第１のｎ型半導体領域に第１のｐチャネル型ＭＯＳトランジスタを形成し、第２のｐ型半導体領域に第２のｎチャネル型ＭＯＳトランジスタを形成し、第２のｎ型半導体領域に第２のｐチャネル型ＭＯＳトランジスタを形成する工程（ｌ）とをさらに備えていてもよい。ここで、工程（ｉ）及び工程（ｊ）については、いずれの工程を先に行なってもよい。
【００５３】
本発明の半導体装置の製造方法において、工程（ｂ）において、枚葉式のランプ熱処理装置を用いて、一酸化窒素又は一酸化二窒素を含む雰囲気中で第１の絶縁膜に対して熱酸窒化処理を行なうことが好ましい。
【００５４】
本発明の半導体装置の製造方法において、工程（ｄ）及び工程（ｆ）のうちの少なくとも一方の工程において、枚葉式のランプ熱処理装置を用いて、該装置のチャンバー内を２６６７Ｐａ以下の圧力に保つと共に該チャンバー内に水素ガス及び酸素ガスを導入し、該装置により加熱された半導体基板表面の熱によって水素ガスと酸素ガスとを反応させ、それにより生成された酸素ラジカルによって半導体基板を酸化することが好ましい。
【発明の効果】
【００５５】
本発明によると、以下のような効果が得られる。すなわち、第１のｎチャネル型ＭＯＳトランジスタ（高耐圧用のｎチャネル型ＭＯＳトランジスタ）の第１のゲート絶縁膜（厚いゲート絶縁膜）においては、半導体基板との界面に存在する窒素が固定電荷又はホールをトラップしやすい準位を多く形成するため、ホットキャリアに対する信頼性が向上する。また、第１のｐチャネル型ＭＯＳトランジスタ（高耐圧用のｐチャネル型ＭＯＳトランジスタ）の第２のゲート絶縁膜（厚いゲート絶縁膜）においては、ゲート電極の近傍のみに窒素が存在するため、言い換えると、半導体基板との界面には窒素が存在しないため、固定電荷を少なくすることができ、それによってＮＢＴＩに対する信頼性が向上する。また、第２のｎチャネル型ＭＯＳトランジスタ（高速駆動用のｎチャネル型ＭＯＳトランジスタ）の第３のゲート絶縁膜（薄いゲート絶縁膜）においては、ゲート電極の近傍に窒素が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができる。さらに、第２のｐチャネル型ＭＯＳトランジスタ（高速駆動用のｐチャネル型ＭＯＳトランジスタ）の第４のゲート絶縁膜（薄いゲート絶縁膜）においては、ゲート電極の近傍に窒素が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができると共にゲート電極からのＢのしみ出しに対する耐性を向上させることができる。また、第１のｐチャネル型ＭＯＳトランジスタ（高耐圧用のｐチャネル型ＭＯＳトランジスタ）の第２のゲート絶縁膜（厚いゲート絶縁膜）の場合と同様に、半導体基板との界面には窒素が存在しないため、固定電荷を少なくすることができ、それによってＮＢＴＩに対する信頼性を向上させることができる。
【００５６】
以上のように、本発明によると、高耐圧用のｎチャネル型ＭＯＳトランジスタにおけるホットキャリアに対する信頼性と、高耐圧用及び高速駆動用のそれぞれのｐチャネル型ＭＯＳトランジスタにおけるＮＢＴＩに対する信頼性とを両方とも向上させることができる。さらに、高速駆動用のＭＯＳトランジスタの薄いゲート絶縁膜において、リーク電流を抑制できると共にＢのしみ出し耐性を向上させることができる。
【発明を実施するための最良の形態】
【００５７】
（実施形態）
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、ＣＭＯＳトランジスタを例として、図面を参照しながら説明する。
【００５８】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５９】
まず、図１（ａ）に示すように、第１のｐ型ウェル３０１、第１のｎ型ウェル３０２、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４を形成した半導体基板３００に対して、例えば枚葉式のランプ熱処理装置を用いて、酸素ラジカル（Ｏ・）による酸化を行ない、それによって各ウェル３０１〜３０４上に例えば厚さ４．５ｎｍの第１の絶縁膜（ＳｉＯ2 膜）３０６を形成する。具体的な熱処理条件としては、温度が１０５０℃、使用ガスが水素（Ｈ2 ）ガス（流量は０．５ｌ／ｍｉｎ（標準状態））及び酸素（Ｏ2 ）ガス（流量は９．５ｌ／ｍｉｎ（標準状態））、圧力が９３３ｐａ、時間が１５秒である。尚、半導体基板３００における各ウェル３０１〜３０４同士の間には素子分離３０５が設けられている。
【００６０】
次いで、第１の絶縁膜３０６に対して、例えば枚葉式のランプ熱処理装置を用いて熱酸窒化処理を行なうことにより、図１（ｂ）に示すように、半導体基板３００との界面に窒素濃度ピークが存在する第１窒化領域３０７を有する第２の絶縁膜（ＳｉＯＮ膜）３０８を形成する。具体的な熱処理条件としては、温度が１０００℃、使用ガスが一酸化窒素（ＮＯ）ガス（流量は１．０ｌ／ｍｉｎ（標準状態））、圧力が９．９×１０4 ｐａ、時間が１００秒である。
【００６１】
次いで、図１（ｃ）に示すように、第１のｐ型ウェル３０１の上に形成された第２の絶縁膜３０８上に第１のフォトレジスト膜３０９を形成した後、該第１のフォトレジスト膜３０９をマスクとして、例えば弗酸を用いたウェットエッチングにより、第１のｎ型ウェル３０２、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの上に形成された第２の絶縁膜３０８（第１窒化領域３０７を含む）を選択的に除去する。言い換えると、第１のｐ型ウェル３０１の上に形成された第２の絶縁膜３０８（第１窒化領域３０７を含む）を残す。
【００６２】
次いで、図１（ｄ）に示すように、半導体基板３００に対して、例えば枚葉式のランプ熱処理装置を用いて、酸素ラジカル（Ｏ・）による酸化を行なうことによって、第１のｎ型ウェル３０２、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの表面上に、例えば厚さ７．５ｎｍ第３の絶縁膜（ＳｉＯ2 膜）３１０を形成する。具体的な熱処理条件としては、温度が１０５０℃、使用ガスが水素（Ｈ2 ）ガス（流量は０．１ｌ／ｍｉｎ（標準状態））及び酸素（Ｏ2 ）ガス（流量は９．９ｌ／ｍｉｎ（標準状態））、圧力が１３３３ｐａ、時間が１００秒である。すなわち、図１（ｄ）に示す工程では、枚葉式のランプ熱処理装置により加熱された半導体基板３００の表面の熱によって水素ガスと酸素ガスとを反応させ、それにより酸素ラジカルを生成する。このとき、酸素ラジカルの酸化膜中における拡散力が小さいため、第１のｐ型ウェル３０１上に形成された第２の絶縁膜３０８の膜厚の増加は３ｎｍ程度に抑制される。一方、図１（ｄ）に示す工程では、酸素ラジカルの酸化力が大きいため、図１（ｃ）に示す工程で第１のｎ型ウェル３０２、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの表面上から弗酸によって取りきれなかった窒素（具体的には残存するＳｉＯＮ中に含まれる窒素）をＮＨ3 （アンモニア）に変えて完全に除去することができる。
【００６３】
図４は、厚さ４．５ｎｍの酸窒化膜（ＳｉＯＮ膜）に対して酸素ラジカル（Ｏ・）による酸化を行なった際の膜厚の変化を、該酸化によって半導体基板上に新たに形成されたＳｉＯ2 膜の膜厚と共に示している。ここで、熱処理条件としては、図１（ｄ）に示す工程と同様に、温度が１０５０℃、使用ガスが水素（Ｈ2 ）ガス（流量は０．１ｌ／ｍｉｎ（標準状態））及び酸素（Ｏ2 ）ガス（流量は９．９ｌ／ｍｉｎ（標準状態））、圧力が１３３３ｐａ、時間が１００秒である。尚、各膜厚はエリプソメトリ法によって測定されたものである。図４に示すように、酸素ラジカル（Ｏ・）による酸化によって、酸化後のＳｉＯＮ膜（本実施形態の第２の絶縁膜３０８に相当）の膜厚と、新たに形成されたＳｉＯ2 膜（本実施形態の第３の絶縁膜３１０に相当）の膜厚とをほぼ同等にすることができる。
【００６４】
次いで、図２（ａ）に示すように、第１のｐ型ウェル３０１上に形成された第２の絶縁膜３０８の上、及び第１のｎ型ウェル３０２上に形成された第３の絶縁膜３１０の上にそれぞれ第２のフォトレジスト膜３１１を形成した後、該第２のフォトレジスト膜３１１をマスクとして、例えば弗酸を用いたウェットエッチングにより、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの上に形成された第３の絶縁膜３１０を選択的に除去する。言い換えると、第１のｐ型ウェル３０１上に形成された第２の絶縁膜３０８（第１窒化領域３０７を含む）と、第１のｎ型ウェル３０２の上に形成された第３の絶縁膜３１０とを残す。
【００６５】
次いで、図２（ｂ）に示すように、半導体基板３００に対して、例えば枚葉式のランプ熱処理装置を用いて、酸素ラジカル（Ｏ・）による酸化を行なうことによって、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの表面上に、第２の絶縁膜３０８の膜厚及び第３の絶縁膜３１０の膜厚よりも小さい膜厚（例えば２．０ｎｍ）を持つ第４の絶縁膜（ＳｉＯ2 膜）３１２を形成する。具体的な熱処理条件としては、温度が８００℃、使用ガスが水素（Ｈ2 ）ガス（流量は０．０３ｌ／ｍｉｎ（標準状態））及び酸素（Ｏ2 ）ガス（流量は２．９７ｌ／ｍｉｎ（標準状態））、圧力が２．４×１０3 ｐａ、時間が１５秒である。すなわち、図２（ｂ）に示す工程では、枚葉式のランプ熱処理装置により加熱された半導体基板３００の表面の熱によって水素ガスと酸素ガスとを反応させ、それにより酸素ラジカルを生成する。このとき、酸素ラジカルの酸化膜中における拡散力が小さいため、第１のｐ型ウェル３０１上に形成された第２の絶縁膜３０８の膜厚の増加はほとんどないと共に、第１のｎ型ウェル３０２上に形成された第３の絶縁膜３１０の膜厚の増加もほとんどない。
【００６６】
図５は、厚さ７．５ｎｍの酸窒化膜（ＳｉＯＮ膜）に対して酸素ラジカル（Ｏ・）による酸化を行なった際の膜厚の変化を、該酸化によって半導体基板上に新たに形成されたＳｉＯ2 膜の膜厚と共に示している。ここで、熱処理条件としては、温度が８５０℃、使用ガスが水素（Ｈ2 ）ガス（流量は０．０５ｌ／ｍｉｎ（標準状態））、酸素（Ｏ2 ）ガス（流量は５．０ｌ／ｍｉｎ（標準状態））及び希釈用の窒素（Ｎ2 ）ガス（流量は４．９５ｌ／ｍｉｎ（標準状態））、圧力が２．４×１０3 ｐａ、時間が１５秒である。尚、各膜厚はエリプソメトリ法によって測定されたものである。図５に示すように、酸素ラジカル（Ｏ・）による酸化の前後において、ＳｉＯＮ膜（本実施形態の第２の絶縁膜３０８に相当）の膜厚はほとんど変化していない。
【００６７】
次いで、第１のｐ型ウェル３０１の上に形成された第２の絶縁膜３０８と、第１のｎ型ウェル３０２の上に形成された第３の絶縁膜３１０と、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４の上に形成された第４の絶縁膜３１２とに対してプラズマ窒化を行なう。これによって、図２（ｃ）に示すように、第１のｐ型ウェル３０１の上に、第１のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜（第１のゲート絶縁膜）となる厚さ７．５ｎｍの第５の絶縁膜３１４が形成される。第５の絶縁膜３１４は、半導体基板３００との界面に窒素濃度ピークが存在する第１窒化領域３０７を有すると共に、表面部に窒素濃度ピークが存在する第２窒化領域３１３を有する。また、第１のｎ型ウェル３０２の上に、第１のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜（第２のゲート絶縁膜）となる厚さ７．５ｎｍの第６の絶縁膜３１５が形成される。第６の絶縁膜３１５は、表面部に窒素濃度ピークが存在する第２窒化領域３１３を有する。また、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの上に、第２のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜（第３のゲート絶縁膜）及び第２のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜（第４のゲート絶縁膜）となる厚さ２．０ｎｍの第７の絶縁膜３１６を形成する。第７の絶縁膜３１６は、表面部に窒素濃度ピークが存在する第２窒化領域３１３を有すると共に、第５の絶縁膜３１４の膜厚及び第６の絶縁膜３１５の膜厚よりも小さい膜厚を持つ。
【００６８】
尚、図２（ｃ）に示す工程での具体的なプラズマ窒化処理条件としては、ステージ温度が４００℃、ＲＦ（radio frequency）パワーが１５００Ｗ、使用ガスがアルゴン（Ａｒ）ガス（流量は２．０ｌ／ｍｉｎ（標準状態））及び窒素（Ｎ2 ）ガス（流量は０．１４ｌ／ｍｉｎ（標準状態））、圧力が１２６．６Ｐａ、時間が２０秒である。
【００６９】
次いで、図２（ｄ）に示すように、第５の絶縁膜３１４、第６の絶縁膜３１５及び第７の絶縁膜３１６が形成された半導体基板３００上にシリコン膜（例えば多結晶シリコン膜）３１７を堆積する。その後、図３（ａ）に示すように、第１のｎ型ウェル３０２及び第２のｎ型ウェル３０４のそれぞれの上に形成されたシリコン膜３１７を覆う第３のフォトレジスト膜３１８を形成した後、第３のフォトレジスト膜３１８をマスクとして、第１のｐ型ウェル３０１及び第２のｐ型ウェル３０３のそれぞれの上に形成されたシリコン膜３１７にｎ型不純物を選択的にイオン注入することによって、ｎ型シリコン膜３１９を形成する。
【００７０】
次いで、図３（ｂ）に示すように、第１のｐ型ウェル３０１及び第２のｐ型ウェル３０３のそれぞれの上に形成されたシリコン膜３１７を覆う第４のフォトレジスト膜３２０を形成した後、第４のフォトレジスト膜３２０をマスクとして、第１のｎ型ウェル３０２及び第２のｎ型ウェル３０４のそれぞれの上に形成されたシリコン膜３１７にｐ型不純物を選択的にイオン注入することによって、ｐ型シリコン膜３２１を形成する。
【００７１】
次いで、図３（ｃ）に示すように、ｎ型シリコン膜３１９及びｐ型シリコン膜３２１をそれぞれゲート電極形状にパターンニングすることにより、第１のｐ型ウェル３０１及び第２のｐ型ウェル３０３のそれぞれの上に、ｎ型シリコン膜からなるｎ型導体片（第１のｎ型ゲート電極３２２及び第２のｎ型ゲート電極３２４）を形成すると共に、第１のｎ型ウェル３０２及び第２のｎ型ウェル３０４のそれぞれの上に、ｐ型シリコン膜からなるｐ型導体片（第１のｐ型ゲート電極３２３及び第２のｐ型ゲート電極３２５）を形成する。
【００７２】
最後に、図３（ｄ）に示すように、第１のｐ型ウェル３０１における第１のｎ型ゲート電極３２２の両側及び第２のｐ型ウェル３０３における第２のｎ型ゲート電極３２４の両側にそれぞれ、ｎ型不純物層からなるソース・ドレイン領域３２６を形成すると共に、第１のｎ型ウェル３０２における第１のｐ型ゲート電極３２３の両側及び第２のｎ型ウェル３０４における第２のｐ型ゲート電極３２５の両側にそれぞれ、ｐ型不純物層からなるソース・ドレイン領域３２７を形成する。
【００７３】
以下、本実施形態の効果について図６（ａ）〜（ｄ）を参照しながら説明する。
【００７４】
図６（ａ）〜（ｄ）は、本実施形態に係る半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける、入出力信号を扱う高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（図３（ｄ）に示す、第１のｎ型ゲート電極３２２と半導体基板３００との間に設けられた第５の絶縁膜（第１のゲート絶縁膜）３１４）の窒素プロファイル、入出力信号を扱う高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（図３（ｄ）に示す、第１のｐ型ゲート電極３２３と半導体基板３００との間に設けられた第６の絶縁膜（第２のゲート絶縁膜）３１５）の窒素プロファイル、並びに高速駆動用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの薄いゲート絶縁膜（図３（ｄ）に示す、第２のｎ型ゲート電極３２４及び第２のｐ型ゲート電極３２５のそれぞれと半導体基板３００との間に設けられた第７の絶縁膜（第３及び第４のゲート絶縁膜）３１６）の窒素プロファイルを示す図である。
【００７５】
尚、図６（ａ）〜（ｄ）において、横軸はＭＯＳ構造における高さ方向の位置を示し、縦軸は窒素濃度を対数表示している。
【００７６】
図６（ａ）に示すように、高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｎ型ゲート電極３２２と半導体基板３００との間に設けられた第５の絶縁膜３１４）においては、半導体基板３００との界面に存在する窒素（窒化領域３０７）が固定電荷又はホールをトラップしやすい準位を多く形成するため、ホットキャリアに対する信頼性が向上する。
【００７７】
また、図６（ｂ）に示すように、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｐ型ゲート電極３２３と半導体基板３００との間に設けられた第６の絶縁膜３１５）においては、第１のｐ型ゲート電極３２３の近傍のみに窒素（窒化領域３１３）が存在するため、言い換えると、半導体基板３００との界面には窒素が存在しないため、固定電荷を少なくすることができ、それによってＮＢＴＩに対する信頼性が向上する。
【００７８】
また、図６（ｃ）に示すように、高速駆動用のｎチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第２のｎ型ゲート電極３２４と半導体基板３００との間に設けられた第７の絶縁膜３１６）においては、第２のｎ型ゲート電極３２４の近傍に窒素（窒化領域３１３）が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができる。
【００７９】
また、図６（ｄ）に示すように、高速駆動用のｐチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第２のｐ型ゲート電極３２５と半導体基板３００との間に設けられた第７の絶縁膜３１６）においては、第２のｐ型ゲート電極３２５の近傍に窒素（窒化領域３１３）が存在することによって、ＳｉＯ2 膜と比べてリーク電流をより抑制することができると共に第２のｐ型ゲート電極３２５からのＢのしみ出しに対する耐性を向上させることができる。また、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第６の絶縁膜３１５）の場合と同様に、半導体基板３００との界面には窒素が存在しないため、固定電荷を少なくすることができ、それによってＮＢＴＩに対する信頼性を向上させることができる。
【００８０】
すなわち、本実施形態によると、高耐圧用のｎチャネル型ＭＯＳトランジスタにおけるホットキャリアに対する信頼性と、高耐圧用及び高速駆動用のそれぞれのｐチャネル型ＭＯＳトランジスタにおけるＮＢＴＩに対する信頼性とを両方とも向上させることができる。さらに、高速駆動用のＭＯＳトランジスタの薄いゲート絶縁膜において、リーク電流を抑制できると共にＢのしみ出し耐性を向上させることができる。
【００８１】
また、本実施形態によると、図１（ｂ）に示す工程で、枚葉式のランプ熱処理装置を用いて、一酸化窒素を含む雰囲気中で第１の絶縁膜３０６に対して熱酸窒化処理を行なうため、半導体基板３００との界面に窒素濃度ピークが存在する第１窒化領域３０７を有する第２の絶縁膜（ＳｉＯＮ膜）３０８を確実に形成することができる。ここで、一酸化窒素に代えて、一酸化二窒素を含む雰囲気中で熱酸窒化処理を行なっても同様の効果が得られる。
【００８２】
また、本実施形態によると、図１（ｄ）に示す工程で、枚葉式のランプ熱処理装置を用いて、該装置のチャンバー内を１３３３ｐａの圧力に保つと共に該チャンバー内に水素ガス及び酸素ガスを導入し、該装置により加熱された半導体基板３００の表面の熱によって水素ガスと酸素ガスとを反応させ、それにより生成された酸素ラジカルによって半導体基板３００を酸化する。このため、第１のｐ型ウェル３０１上に形成された第２の絶縁膜３０８の膜厚の増加を抑制しながら、第１のｎ型ウェル３０２、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの表面上に第３の絶縁膜３１０を形成することができる。尚、この酸化処理において、枚葉式のランプ熱処理装置のチャンバー内圧力は２６６７Ｐａ以下であれば特に限定されない。
【００８３】
また、本実施形態によると、図１（ｄ）に示す工程で第２の絶縁膜３０８の膜厚と第３の絶縁膜３１０の膜厚とが同等になるように半導体基板３００を酸化するため、次のような効果が得られる。すなわち、ＣＭＯＳトランジスタにおいて、高耐圧用のｎチャネル型ＭＯＳトランジスタのゲート絶縁膜（第２の絶縁膜３０８と対応）が高耐圧用のｐチャネル型ＭＯＳトランジスタのゲート絶縁膜（第３の絶縁膜３１０と対応）よりも厚くなると、ショートチャネル効果抑制のため、ｎチャネル型ＭＯＳトランジスタのゲート長をｐチャネル型ＭＯＳトランジスタのゲート長よりも大きくする必要がある。その場合、ｎチャネル型ＭＯＳトランジスタの駆動力が低下するので、それを防ぐためにｎチャネル型ＭＯＳトランジスタの拡散層幅を大きくする必要があるが、そうすると回路面積が増大してしまう。それに対して、本実施形態のように、図１（ｄ）に示す工程で第２の絶縁膜３０８の膜厚と第３の絶縁膜３１０の膜厚とが同等になるように半導体基板３００を酸化すれば、以上に述べた問題を回避することができる。
【００８４】
また、本実施形態によると、図２（ｂ）に示す工程で、枚葉式のランプ熱処理装置を用いて、該装置のチャンバー内を２．４×１０3 ｐａの圧力に保つと共に該チャンバー内に水素ガス及び酸素ガスを導入し、該装置により加熱された半導体基板３００の表面の熱によって水素ガスと酸素ガスとを反応させ、それにより生成された酸素ラジカルによって半導体基板３００を酸化する。このため、第１のｐ型ウェル３０１上に形成された第２の絶縁膜３０８の膜厚の増加、及び第１のｎ型ウェル３０２上に形成された第３の絶縁膜３１０の膜厚の増加を抑制しながら、第２のｐ型ウェル３０３及び第２のｎ型ウェル３０４のそれぞれの表面上に第４の絶縁膜３１２を形成することができる。尚、この酸化処理において、枚葉式のランプ熱処理装置のチャンバー内圧力は２６６７Ｐａ以下であれば特に限定されない。
【００８５】
尚、本実施形態において、高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のｎ型ゲート電極３２２と半導体基板３００との間に設けられた第５の絶縁膜３１４）は、第１のｎ型ゲート電極３２２の近傍に窒素濃度ピークが存在する第２窒化領域３１３を有していたが、第２窒化領域３１３を設けなくてもよい。
【００８６】
また、本実施形態において、高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第１のゲート絶縁膜となる第５の絶縁膜３１４）が半導体基板３００との界面に有する窒素濃度ピーク（第１窒化領域３０７内の窒素濃度ピーク）の濃度値は４ａｔｍ％以上であることが好ましい。このようにすると、前述の本実施形態の効果を確実に得ることができる。尚、第５の絶縁膜３１４が基板界面に有する窒素濃度ピークが高すぎると、具体的には該窒素濃度ピークの濃度値が１０ａｔｍ％を超えると、トランジスタの駆動力が低下するので、該窒素濃度ピークの濃度値は１０ａｔｍ％以下であることが好ましい。
【００８７】
また、本実施形態において、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第２のゲート絶縁膜となる第６の絶縁膜３１５）、高速駆動用のｎチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第３のゲート絶縁膜となる第７の絶縁膜３１６）及び高速駆動用のｐチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第４のゲート絶縁膜となる第７の絶縁膜３１６）が対応するゲート電極３２３〜３２５の近傍に有する窒素濃度ピーク（第２窒化領域３１３内の窒素濃度ピーク）の濃度値は８ａｔｍ％以上であることが好ましく、また、これらの窒素濃度ピークは、当該対応するゲート電極３２３〜３２５との界面から１ｎｍ以下の範囲に存在することが好ましい。このようにすると、前述の本実施形態の効果を確実に得ることができる。尚、第６の絶縁膜３１５及び第７の絶縁膜３１６が対応するゲート電極３２３〜３２５の近傍に有する窒素濃度ピークは高ければ高いほど好ましいが、現在用いられている窒化技術（例えばプラズマ窒化等）の性能によると、該窒素濃度ピークの濃度値の上限は２０ａｔｍ％程度となる。
【００８８】
また、本実施形態において、高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜（第２のゲート絶縁膜となる第６の絶縁膜３１５）及び高速駆動用のｐチャネル型ＭＯＳトランジスタの薄いゲート絶縁膜（第４のゲート絶縁膜となる第７の絶縁膜３１６）のそれぞれにおける半導体基板３００との界面の窒素濃度は３ａｔｍ％以下であることが好ましい。このようにすると、半導体基板３００との界面に存在する窒素が固定電荷を多く形成することを抑制できるので、ＮＢＴＩに対する信頼性の劣化を防止することができる。
【００８９】
また、本実施形態において、図１（ｄ）に示す工程で酸化された後のＳｉＯＮ膜（本実施形態の第２の絶縁膜３０８に相当）の膜厚と、該工程で新たに形成されたＳｉＯ2 膜（本実施形態の第３の絶縁膜３１０に相当）の膜厚とをほぼ同等に設定したが、両膜厚が「高耐圧用のＭＯＳトランジスタのゲート絶縁膜」に対する要求を満たす範囲内で異なっていてもよい。
【００９０】
また、本実施形態において、図３（ａ）に示す工程（ｎ型シリコン膜３１９の形成工程）及び図３（ｂ）に示す工程（ｐ型シリコン膜３２１の形成工程）については、いずれの工程を先に行なってもよい。
【産業上の利用可能性】
【００９１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳトランジスタ等の多電源のＭＯＳトランジスタが搭載された半導体装置に適用した場合、高耐圧用のｎチャネル型ＭＯＳトランジスタにおけるホットキャリアに対する信頼性と、高耐圧用及び高速駆動用のそれぞれのｐチャネル型ＭＯＳトランジスタにおけるＮＢＴＩに対する信頼性とを両立させることができ、非常に有用である。
【図面の簡単な説明】
【００９２】
【図１】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法の一工程における酸素ラジカルによる酸化を説明するための図であり、厚さ４．５ｎｍの酸窒化膜（ＳｉＯＮ膜）に対して酸素ラジカルによる酸化を行なった際の膜厚の変化を、該酸化によって半導体基板上に新たに形成されたＳｉＯ2 膜の膜厚と共に示した図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法の一工程における酸素ラジカルによる酸化を説明するための図であり、厚さ７．５ｎｍの酸窒化膜（ＳｉＯＮ膜）に対して酸素ラジカルによる酸化を行なった際の膜厚の変化を、該酸化によって半導体基板上に新たに形成されたＳｉＯ2 膜の膜厚と共に示した図である。
【図６】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法により形成したＣＭＯＳトランジスタにおける、入出力信号を扱う高耐圧用のｎチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜の窒素プロファイル、入出力信号を扱う高耐圧用のｐチャネル型ＭＯＳトランジスタの厚いゲート絶縁膜の窒素プロファイル、並びに高速駆動用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの薄いゲート絶縁膜の窒素プロファイルを示す図である。
【図７】（ａ）〜（ｄ）は、ゲート絶縁膜に窒素を導入するために熱酸窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｄ）は、ゲート絶縁膜に窒素を導入するために熱酸窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、ゲート絶縁膜に窒素を導入するためにプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は、ゲート絶縁膜に窒素を導入するためにプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【図１１】（ａ）及び（ｂ）は、ゲート絶縁膜に窒素を導入するためにプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は、ゲート絶縁膜の窒素導入に熱酸窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける、入出力信号を扱う高耐圧用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの厚いゲート絶縁膜の窒素プロファイル、並びに高速駆動用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの薄いゲート絶縁膜の窒素プロファイルを示す図である。
【図１３】（ａ）〜（ｄ）は、ゲート絶縁膜の窒素導入にプラズマ窒化を用いた従来の半導体装置（ＣＭＯＳトランジスタ）の製造方法により形成したＣＭＯＳトランジスタにおける、入出力信号を扱う高耐圧用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの厚いゲート絶縁膜の窒素プロファイル、並びに高速駆動用のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのそれぞれの薄いゲート絶縁膜の窒素プロファイルを示す図である。
【符号の説明】
【００９３】
３００    半導体基板
３０１    第１のｐ型ウェル
３０２    第１のｎ型ウェル
３０３    第２のｐ型ウェル
３０４    第２のｎ型ウェル
３０５    素子分離
３０６    第１の絶縁膜
３０７    第１窒化領域
３０８    第２の絶縁膜
３０９    第１のフォトレジスト膜
３１０    第３の絶縁膜
３１１    第２のフォトレジスト膜
３１２    第４の絶縁膜
３１３    第２の窒化領域
３１４    第５の絶縁膜（第１のゲート絶縁膜）
３１５    第６の絶縁膜（第２のゲート絶縁膜）
３１６    第７の絶縁膜（第３及び第４のゲート絶縁膜）
３１７    シリコン膜
３１８    第３のフォトレジスト膜
３１９    ｎ型シリコン膜
３２０    第４のフォトレジスト膜
３２１    ｐ型シリコン膜
３２２    第１のｎ型ゲート電極
３２３    第１のｐ型ゲート電極
３２４    第２のｎ型ゲート電極
３２５    第２のｐ型ゲート電極
３２６    ｎ型不純物層からなるソース・ドレイン領域
３２７    ｐ型不純物層からなるソース・ドレイン領域
【図１】
2006073796.tif 000003
【図２】
2006073796.tif 000004
【図３】
2006073796.tif 000005
【図４】
2006073796.tif 000006
【図５】
2006073796.tif 000007
【図６】
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【図７】
2006073796.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2006073796.tif 000013
【図１２】
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【図１３】
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