(57)【要約】【課題】  ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や浮遊誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。【解決手段】  上記目的を達成するために、本願発明に係るサージ吸収回路は、相互誘導素子等を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。【選択図】図７
2006156846.tif 000002
【特許請求の範囲】
【請求項１】
外部との接続に入力端子、出力端子及び共通端子を備えるサージ吸収回路であって、
一次側の一方の端子が前記入力端子に接続され、二次側の反転誘導される一方の端子が前記出力端子に接続され、前記一次側の他方の端子と前記二次側の他方の端子とが接続された相互誘導素子と、
一方の端子が前記相互誘導素子の前記一次側の他方の端子と前記二次側の他方の端子との接続点に接続され、他方の端子が前記共通端子に接続されたサージ吸収素子と、
を備えるサージ吸収回路。
【請求項２】
前記入力端子と前記出力端子との間に接続された容量素子をさらに備えることを特徴とする請求項１に記載のサージ吸収回路。
【請求項３】
外部との接続に入力端子、出力端子及び共通端子を備えるサージ吸収回路であって、
前記入力端子と前記出力端子との間に直列に接続された２つの誘導素子と、
前記入力端子と前記出力端子との間に接続された容量素子と、
前記直列に接続された２つの誘導素子同士の接続点と共通端子との間に接続されたサージ吸収素子と、
を備えるサージ吸収回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波特性を改善したサージ吸収回路に関するものである。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や浮遊誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。
【０００３】
バリスタをサージ吸収回路に適用した例を図１に示す。図１において、１０１は入出力端子、１０２は共通端子、１０３はバリスタである。小振幅の入力信号が入出力端子１０１に入力しても、バリスタ１０３は高抵抗のままで、入力信号に影響を与えない。一方、
高圧サージが入出力端子１０１に入力すると、バリスタ１０３によって共通端子１０２に逃がされる。この結果、図１に示すサージ吸収回路を半導体デバイスの入出力端子に接続しておくと、半導体デバイスは高圧サージから保護されることになる。
【０００４】
バリスタの等価回路を図２に示す。図２において、１０４は可変抵抗、１０５は浮遊容量である。通常は、可変抵抗１０４の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量１０５が存在するために、高速信号を扱う半導体デバイスの入出力側にバリスタを付加すると、高速信号の劣化の原因となる。
【０００５】
浮遊容量の容量Ｃｚ＝１、３、５ｐＦのときの、図２に示す等価回路で表されるサージ吸収回路のＳパラメータＳ１１とＳ２１の計算結果を図３に示す。浮遊容量が５ｐＦのときは、数１００ＭＨｚを超えるとＳ２１が劣化し始め、信号伝達ができなくなる。また、Ｓ１１も大きくなり、反射特性が劣化する。浮遊容量が１ｐＦでも１ＧＨｚを超えると同様である。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。
【０００６】
浮遊容量の容量Ｃｚ＝１、３、５ｐＦのときの、サージ吸収回路のＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｉｏｎ）試験結果を図４に示す。立ち上がり立下り時間が２００ｐｓで信号振幅が１Ｖ０−ｐのパルス信号に対する入力インピーダンスは、浮遊容量が５ｐＦのときは、定常状態である１００Ωに対して、４０Ω程度にまで劣化する。浮遊容量が１ｐＦであっても、８０Ωまで劣化する。
【０００７】
このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分を小さくしなければ、高速信号の立ち上がり特性や遅延特性の劣化を避けられない。その一方で、サージ吸収素子の浮遊容量成分を小さくすると、サージ吸収素子の制御電圧の上昇やエネルギー耐量を減少させてしまう。
【０００８】
浮遊容量成分の影響を軽減するサージ吸収回路がすでに提案されている。例えば、誘導素子をサージ吸収素子に組み合わせることで、サージ吸収回路のインピーダンス整合を図ることができる。図５に２つの誘導素子をバリスタに組み合わせたサージ吸収回路の例を示す。入力端子１１１と出力端子１１２との間に２つの誘導素子１１４と１１５を直列に接続し、直列回路の中点と共通端子１１３の間にバリスタ１１６を接続したものである。
【０００９】
図６に誘導素子を２つのバリスタに組み合わせた他のサージ吸収回路の例を示す（例えば、特許文献１参照。）。入出力端子１２１と共通端子１２２との間にバリスタ１２４と誘導素子１２５の並列回路にバリスタ１２３を直列に接続したものである。
【特許文献１】特開２００１−６０８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図５に示す回路であっても十分な特性を実現することはできない。図５に示す回路の入力インピーダンスＺｉｎは下記の（１）式で表される。バリスタ１１６は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の浮遊容量１０５のみで近似した。
【数１】
2006156846.tif 000003
【００１１】
ここで、
【数２】
2006156846.tif 000004
のとき、（１）式の入力インピーダンスＺｉｎは、
【数３】
2006156846.tif 000005
となる。
【００１２】
よって、
【数４】
2006156846.tif 000006
となる誘導素子を用いれば、入力インピーダンスを信号ラインの特性インピーダンスに整合させることができる。なお、Ｚ０はサージ吸収回路を挿入する信号ラインの特性インピーダンスである。ただし、（２）式の条件があるため、高周波ではやはり特性インピーダンスに整合させることができなくなり、バリスタの浮遊容量を小さくする必要があることに変わりはない。
【００１３】
受動回路であるサージ吸収回路の周波数特性は、入力インピーダンスで評価すれば足りる。以下、入力インピーダンスで評価することとする。
【００１４】
図６に示す回路であっても、バリスタ１２３の浮遊容量と誘導素子１２５でバンドパスフィルタを構成することになるため、広帯域にわたってインピーダンス整合をとることは困難である。従って、高速信号に対しては十分な特性を実現することができない。
【００１５】
本願発明は、高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本願第一の発明に係るサージ吸収回路は、相互誘導素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。
【００１７】
具体的には、本願第一の発明は、外部との接続に入力端子、出力端子及び共通端子を備えるサージ吸収回路であって、一次側の一方の端子が前記入力端子に接続され、二次側の反転誘導される一方の端子が前記出力端子に接続され、前記一次側の他方の端子と前記二次側の他方の端子とが接続された相互誘導素子と、一方の端子が前記相互誘導素子の前記一次側の他方の端子と前記二次側の他方の端子との接続点に接続され、他方の端子が前記共通端子に接続されたサージ吸収素子と、を備えるサージ吸収回路である。
【００１８】
サージ吸収回路の相互誘導素子の一次側と二次側とが反転誘導されるように接続されているため、サージ吸収素子の浮遊容量成分に対して相互誘導素子の値を適切に設定すると、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。
【００１９】
従って、本願第一の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。
【００２０】
上記目的を達成するために、本願第二の発明に係るサージ吸収回路は、本願第一の発明のサージ吸収回路にさらに容量素子を追加してサージ吸収素子の浮遊容量成分及び浮遊誘導成分の影響をキャンセルする。
【００２１】
具体的には、本願第二の発明は、本願第一の発明のサージ吸収回路に対して前記入力端子と前記出力端子との間に接続された容量素子をさらに備えるサージ吸収回路である。
【００２２】
容量素子の追加により、サージ吸収素子の浮遊容量成分に対して相互誘導素子と容量素子の値を柔軟に設定でき、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。
【００２３】
また、サージ吸収回路の相互誘導素子の一次側と二次側とが反転誘導されるように接続されているため、負性誘導素子として動作させることができる。この負性誘導素子で浮遊誘導成分の影響をキャンセルし、サージ吸収回路の入力端子と出力端子との間に接続された容量素子で誘導素子の誘導量の低下分を補償すると、浮遊容量成分及び浮遊誘導成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。
【００２４】
従って、本願第二の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対しても一層インピーダンス整合に優れたサージ吸収回路を提供することができる。
【００２５】
上記目的を達成するために、本願第三の発明に係るサージ吸収回路は、２つの誘導素子と容量素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。
【００２６】
具体的には、本願第三の発明は、外部との接続に入力端子、出力端子及び共通端子を備えるサージ吸収回路であって、前記入力端子と前記出力端子との間に直列に接続された２つの誘導素子と、前記入力端子と前記出力端子との間に接続された容量素子と、前記直列に接続された２つの誘導素子同士の接続点と共通端子との間に接続されたサージ吸収素子と、を備えるサージ吸収回路である。
【００２７】
サージ吸収回路の入力端子と出力端子との間に２つの誘導素子の直列回路に容量素子を並列接続し、直列回路の中点と共通端子との間にサージ吸収素子を接続し、サージ吸収素子の浮遊容量成分に対して誘導素子と容量素子の値を適切に設定すると、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。
【００２８】
従って、本願第三の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。
【発明の効果】
【００２９】
本願発明によれば、半導体デバイス等を高圧の静電気から保護しつつ広帯域にわたってインピーダンス整合に優れたサージ吸収回路を提供することができる。
【発明を実施するための最良の形態】
【００３０】
添付の図面を参照して本願発明の実施の形態を説明する。以下に説明する実施の形態は本願発明の構成の例であり、本願発明は、以下の実施の形態に制限されるものではない。
【００３１】
以下の実施の形態では、サージ吸収素子としてバリスタを代表例として説明するが、当然にバリスタを他のサージ吸収素子に置き換えても同様の動作、作用を奏する。
【００３２】
（実施の形態１）
本願発明の実施形態に係るサージ吸収回路の回路構成を図７に示す。図７において、１１は入力端子、１２は出力端子、１３は共通端子、１４は相互誘導素子、１５はサージ吸収素子である。
【００３３】
図７では、サージ吸収回路は、外部との接続に入力端子１１、出力端子１２及び共通端子１３を備える。相互誘導素子１４は、一次側の一方の端子が入力端子１１に接続され、二次側の反転誘導される一方の端子が出力端子１２に接続され、一次側の他方の端子と二次側の他方の端子とが接続されている。入力端子１１から出力端子１２へは、相互誘導素子１４によって反転するように誘導される。サージ吸収素子１５は、一方の端子が相互誘導素子１４の一次側の他方の端子と二次側の他方の端子との接続点に接続され、他方の端子が共通端子１３に接続されている。
【００３４】
サージ吸収素子１５には、ＺｎＯ等の金属酸化物を利用したバリスタ、Ｓｉ等の半導体を利用したＰＮ接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。
【００３５】
ここでは、入力端子１１と出力端子１２を区別しているが、入力側と出力側とが入れ替わってもよい。共通端子１３はグランドに接地されることが好ましい。相互誘導素子１４の誘導係数（インダクタンス）はＬｚ、結合係数はＫｚである。相互誘導素子１４は、例えばコモンモードチョークコイル又はトランスによって実現することができる。
【００３６】
図７の回路構成は、等価的に図８の回路構成に変換することができる。図８において、図７と同じ記号は同じ意味を表す。１６、１７及び１８は誘導素子である。図８では、サージ吸収回路は、外部との接続に入力端子１１、出力端子１２及び共通端子１３を備える。誘導素子１６及び１７は入力端子１１と出力端子１２との間に直列に接続され、誘導素子１８及びサージ吸収素子１５は、直列に接続された誘導素子１６及び１７の中点と共通端子１３との間に直列に接続されている。誘導素子１６及び１７の誘導係数は（１＋Ｋｚ）Ｌｚ、誘導素子１８の誘導係数は−ＫｚＬｚである。
【００３７】
図８のサージ吸収回路の入力インピーダンスは、下記の（５）式で表される。ここで、サージ吸収素子１５は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚの浮遊容量１０５のみで近似した。
【数５】
2006156846.tif 000007
【００３８】
ここで、（５）式において、Ｋｚ＝±１のときωの項がなくなり、入力インピーダンスＺｉｎが周波数に依存せず一定となる。ただし、Ｋｚ＝−１の場合はＺｉｎ＝０となるため適当でない。しかし、Ｋｚ＝１であって、下記（６）式を満たせば、入力インピーダンスＺｉｎは特性インピーダンスＺｏに整合させることができる。
【数６】
2006156846.tif 000008
【００３９】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【００４０】
次に、図７で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００４１】
図９は、図７で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図９において、２１、２３ａ、２３ｂ、２４及び２５は平面状の絶縁層、２６は一次側を形成する相互誘導素子パターン、２７は二次側を形成する相互誘導素子パターン、２８は入力電極に接続される相互誘導素子パターンの一次側の一方の端子、２９は出力電極に接続される相互誘導素子パターンの二次側の一方の端子、３０及び３１は絶縁層に設けられたビアホール、３２及び３３はサージ吸収素子パターン、３４ａ及び３４ｂは共通電極に接続されるサージ吸収素子パターンの他方の端子である。
【００４２】
図１０は、図９で説明した積層サージ吸収部品の外形である。図１０において、３５は入力電極、３６は出力電極、３７ａ及び３７ｂは共通電極である。入力電極３５には、図９で説明した相互誘導素子パターンの一次側の一方の端子２８が接続され、出力電極３６には、図９で説明した相互誘導素子パターンの二次側の一方の端子２９が接続され、共通電極３７ａ又は３７ｂには、図９で説明したサージ吸収素子パターンの他方の端子３４ａ又は３４ｂが接続される。ここでは、入力電極３５と出力電極３６を区別しているが、入力側と出力側とが入れ替わってもよい。共通電極３７ａ又は３７ｂはグランドに接地されることが好ましい。
【００４３】
積層サージ吸収部品を構成する各絶縁層の構造及び材料について説明する。図９において、絶縁層２１、２３ａ、２３ｂ、２４及び２５は表面の回路との間で絶縁性を高めた材料、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料が使用できる。絶縁層の表面に形成される各素子パターンは金、白金、銀、銅、鉛、これらの合金等の導体を利用でき、印刷技術やエッチング技術で作製される。
【００４４】
絶縁層２１は内部の素子パターンが外部と接触することを防止する。絶縁層２３ａの表面には、一次側を形成する相互誘導素子パターン２６が形成され、一次側の一方の端子２８が図１０で説明した積層サージ吸収部品の表面に設けられた入力電極３５に接続され、一次側の他方の端子がビアホール３０を介して二次側の他方の端子に接続される。絶縁層２３ｂの表面には、二次側を形成する相互誘導素子パターン２７が形成され、二次側の一方の端子２９が図１０で説明した積層サージ吸収部品の表面に設けられた出力電極３６に接続され、二次側の他方の端子がビアホール３０を介して一次側の他方の端子に接続される。相互誘導素子パターン２６と相互誘導素子パターン２７との間で誘導結合を持たせる相互誘導素子が構成される。この例では、相互誘導素子パターンは単層で形成しているが、複数の層で形成してもよい。複数の層で形成すると大きな誘導係数と結合係数を実現することができる。
【００４５】
絶縁層２４の表面には、サージ吸収素子パターン３２が形成され、ビアホール３１を介して相互誘導素子パターン２７の二次側の他方の端子と接続される。絶縁層２５の表面には、サージ吸収素子パターン３３が形成され、サージ吸収素子パターン３３の両端はサージ吸収素子パターンの他方の端子３４ａ及び３４ｂとして、図１０で説明した積層サージ吸収部品の表面に設けられた共通電極３７ａ又は３７ｂに接続される。絶縁層２４には、ビアホールを設けて、バリスタ特性を示す材料、例えばＺｎＯを主成分とする半導体セラミック材料でビアホール内を充填する。あるいは、絶縁層２４をバリスタ特性を示す材料、例えばＺｎＯを主成分とする半導体セラミック材料で形成してもよい。図９の例では、サージ吸収素子パターンは単層で形成しているが、複数の層で形成してもよい。
【００４６】
図９に示す複数の層を順に積層して圧着した後に、一体焼成することにより、図１０に示すような積層体を作製する。積層体の表面には、入力電極３５、出力電極３６及び共通電極３７ａ及び３７ｂを形成する。電極材料としては、金、白金、銀、銅、鉛、これらの合金等の導体が適用できる。
【００４７】
このようにして完成した積層サージ吸収部品は、相互誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。
【００４８】
前述した積層サージ吸収部品のサージ試験を行った。このときのサージ試験器の回路を図１１に示す。図１１において、４１は直流電圧源、４２はスイッチ、４３は容量素子、４４は抵抗、４５はスイッチ、４６及び４７は出力端子である。
【００４９】
図１０で示す積層サージ吸収部品と負荷抵抗（例えば５０Ω）とを並列接続した負荷回路を出力端子４６、４７の間に接続する。具体的には、図１０で示す積層サージ吸収部品の入力電極３５を出力端子４６に接続すると共に、積層サージ吸収部品の共通電極３７ａ又は３７ｂを出力端子４７に接続する。さらに負荷抵抗の一方の端子を積層サージ吸収部品の出力電極３６に接続すると共に、負荷抵抗の他方の端子を積層サージ吸収部品の共通電極３７ａ又は３７ｂに接続する。直流電圧源４１は２ｋＶの電圧を供給し、容量素子４３の容量は１５０ｐＦ、抵抗４４の抵抗値は３３０Ωである。
【００５０】
まず、スイッチ４５を開放状態にしたままで、スイッチ４２を閉じて直流電圧源４１から容量素子４３をチャージする。次に、スイッチ４２を開放し、スイッチ４５を閉じると容量素子４３にチャージされた電荷が抵抗４４を介して積層サージ吸収部品及び負荷抵抗からなる負荷回路に印加される。このときに負荷回路にかかる電圧を測定した。測定結果を図１２に示す。図１２は横軸を時間（ｎｓ）、縦軸を放電電圧（Ｖ）としたもので、積層サージ吸収部品の有無によって放電電圧を比較している。図１２から、本実施形態の積層サージ吸収部品を付加することによって、サージが十分に吸収されていることが分かる。
【００５１】
従って、本実施形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型かつ高速信号に対してもインピーダンス整合に優れたものとすることができる。
【００５２】
（実施形態２）
本願発明の実施形態に係るサージ吸収回路の回路構成を図１３に示す。図１３において、１１は入力端子、１２は出力端子、１３は共通端子、１４は相互誘導素子、１５はサージ吸収素子、５１は容量素子である。
【００５３】
図１３に示すサージ吸収回路は、実施形態１の図７に示すサージ吸収回路に、入力端子１１と出力端子１２との間に接続される容量素子５１を追加した構成である。
【００５４】
ここでは、入力端子１１と出力端子１２を区別しているが、入力側と出力側とが入れ替わってもよい。共通端子１３はグランドに接地されることが好ましい。相互誘導素子１４の誘導係数（インダクタンス）はＬｚ、結合係数はＫｚ、容量素子５１の容量はＣｓである。相互誘導素子１４は、例えばコモンモードチョークコイル又はトランスによって実現することができる。
【００５５】
図１３の回路構成は、等価的に図１４の回路構成に変換することができる。図１４において、図１３と同じ記号は同じ意味を表す。１６、１７及び１８は誘導素子である。サージ吸収回路は、外部との接続に入力端子１１、出力端子１２及び共通端子１３を備える。誘導素子１６及び１７は入力端子１１と出力端子１２との間に直列に接続され、誘導素子１８及びサージ吸収素子１５は、直列に接続された誘導素子１６及び１７の中点と共通端子１３との間に直列に接続されている。容量素子５１は、入力端子１１と出力端子１２との間に接続されている。誘導素子１６及び１７の誘導係数は（１＋Ｋｚ）Ｌｚ、誘導素子１８の誘導係数は−ＫｚＬｚ、容量素子５１の容量はＣｓである。
【００５６】
図１４のサージ吸収回路の入力インピーダンスは、下記の（７）式で表される。ここで、サージ吸収素子１５は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚの浮遊容量１０５のみで近似した。
【数７】
2006156846.tif 000009
【００５７】
ここで、（７）式において、下記（８）式を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数特性に依存しなくなる。そしてＣｓを下記（８）式に設定した上で、下記（９）式に示すようにＬｚを設定すれば、入力インピーダンスＺｉｎは特性インピーダンスＺｏに整合させることができる。
【数８】
2006156846.tif 000010
【数９】
2006156846.tif 000011
上記（８）式、（９）式からも分かるように、誘導係数Ｋｚを任意に選べるため、実施形態１で説明したサージ吸収回路よりも柔軟性の高い回路設計が可能となる。
【００５８】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【００５９】
ここで、サージ吸収素子には、実際は浮遊誘導成分も含まれる。浮遊容量成分と浮遊誘導成分を含むサージ吸収素子の等価回路を図１５に示す。図１５において、５２は可変抵抗、５３は浮遊容量成分、５４は浮遊誘導成分である。通常は、可変抵抗５２の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量成分５３及び浮遊誘導成分５４が存在する。このために、入力信号として高速信号を扱う半導体デバイスの入力側にサージ吸収回路を付加すると、高速信号の劣化の原因となる。
【００６０】
浮遊容量成分の容量Ｃｚ＝１、３、５ｐＦのとき、図１３に示すサージ吸収回路で最適設計を行ったサージ吸収素子に誘導係数Ｌｅ＝０．５ｎＨの浮遊誘導成分が追加されたときの、ＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｉｏｎ）試験結果を図１６に示す。立ち上がり立下り時間が２００ｐｓで信号振幅が１Ｖ０−ｐのパルス信号に対する入力インピーダンスは、浮遊容量が５ｐＦのときは、定常状態である１００Ωに対して、９０〜１１０Ωに劣化する。浮遊容量が１ｐＦであっても、９５〜１０５Ωまで劣化する。
【００６１】
このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分だけでなく浮遊誘導成分の影響も小さくする方が好ましい。
【００６２】
一方、図１４に示す等価回路からも分かるように、負性誘導係数を持つ誘導素子１８を利用するとサージ吸収素子に含まれる浮遊誘導成分をキャンセルすることができる。ただし、見かけ上、結合が小さくなった状態と同じになるため、ＫｚとＬｚはそのままで、Ｃｓを下記（１０）式とする。
【数１０】
2006156846.tif 000012
ただし、ＫｚＬｚ≧Ｌｅである。このように設計すると、サージ吸収素子に浮遊容量成分と浮遊誘導成分が含まれていても、入力インピーダンスＺｉｎを特性インピーダンスＺｏに整合させることができる。
【００６３】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
【００６４】
次に、図１３で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００６５】
図１７は、図１３で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図１７において、２１、２２ａ、２２ｂ、２３ａ、２３ｂ、２４及び２５は平面状の絶縁層、２６は一次側を形成する相互誘導素子パターン、２７は二次側を形成する相互誘導素子パターン、２８は入力電極に接続される相互誘導素子パターンの一次側の一方の端子、２９は出力電極に接続される相互誘導素子パターンの二次側の一方の端子、３０及び３１は絶縁層に設けられたビアホール、３２及び３３はサージ吸収素子パターン、３４ａ及び３４ｂは共通電極に接続されるサージ吸収素子パターンの他方の端子、６１は一方の容量素子パターン、６２は他方の容量素子パターンである。
【００６６】
図１７に示す積層サージ吸収部品は、実施形態１の図９で説明した積層サージ吸収部品に容量素子パターン６１及び６２を追加したものである。図１７の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施形態１で説明した図９の積層サージ吸収部品と同様である。図１７では、相互誘導素子パターン２６及び容量素子パターン６１を別の絶縁層に、相互誘導素子パターン２７及び容量素子パターン６２を別の絶縁層に形成しているが、それぞれ同じ絶縁層に形成してもよい。また、相互誘導素子パターン２６と相互誘導素子パターン２７の線幅を太くして、容量素子パターンとしても利用することでもよい。
【００６７】
図１７で説明した積層サージ吸収部品の外形は図１０で説明したものと同様である。図１０で示す入力電極３５には、図１７で説明した相互誘導素子パターンの一次側の一方の端子２８と容量素子パターン６１の端子が接続され、出力電極３６には、図１７で説明した相互誘導素子パターンの二次側の一方の端子２９と容量素子パターン６２の端子が接続され、共通電極３７ａ又は３７ｂには、図１７で説明したサージ吸収素子パターンの他方の端子３４ａ又は３４ｂが接続される。ここでは、入力電極３５と出力電極３６とを区別しているが、入力側と出力側とが入れ替わってもよい。共通電極３７ａ又は３７ｂはグランドに接地されることが好ましい。
【００６８】
このようにして完成した積層サージ吸収部品は、相互誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施形態１の積層サージ吸収部品と同様に良好であった。
【００６９】
（実施形態３）
本願発明の実施形態に係るサージ吸収回路の回路構成を図１８に示す。図１８において、７１は入力端子、７２は出力端子、７３は共通端子、７５はサージ吸収素子、７６及び７７は誘導素子、７８は容量素子である。
【００７０】
図１８では、サージ吸収回路は、外部との接続に入力端子７１、出力端子７２及び共通端子７３を備える。２つの誘導素子７６及び７７は、入力端子７１と出力端子７２との間に直列に接続されている。容量素子７８は、入力端子７１と出力端子７２との間に接続されている。サージ吸収素子７５は、一方の端子が誘導素子７６と誘導素子７７との接続点に接続され、他方の端子が共通端子１３に接続されている。
【００７１】
サージ吸収素子７５には、ＺｎＯ等の金属酸化物を利用したバリスタ、Ｓｉ等の半導体を利用したＰＮ接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。
【００７２】
ここでは、入力端子１１と出力端子１２を区別しているが、入力側と出力側とが入れ替わってもよい。共通端子１３はグランドに接地されることが好ましい。誘導素子７６、７７の誘導係数（インダクタンス）はそれぞれＬｘ、容量素子７８の容量はＣｘである。
【００７３】
図１８のサージ吸収回路の入力インピーダンスは、下記の（１１）式で表される。ここで、サージ吸収素子７５は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚの浮遊容量１０５のみで近似した。
【数１１】
2006156846.tif 000013
【００７４】
ここで、（１１）式において、下記（１２）式を満たすようにＣｘを設定すれば、入力インピーダンスＺｉｎは周波数特性に依存しなくなる。そしてＣｘを下記（１２）式に設定した上で、下記（１３）式に示すようにＬｘを設定すれば、入力インピーダンスＺｉｎは特性インピーダンスＺｏに整合させることができる。
【数１２】
2006156846.tif 000014
【数１３】
2006156846.tif 000015
【００７５】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【００７６】
次に、図１８で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００７７】
図１９は、図１８で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図１９において、８１、８２、８３、８４及び８５は平面状の絶縁層、８６及び８７は誘導素子パターン、８８は入力電極に接続される誘導素子パターンの一方の端子、８９は出力電極に接続される誘導素子パターンの一方の端子、９０及び９１は絶縁層に設けられたビアホール、９２及び９３はサージ吸収素子パターン、９４ａ及び９４ｂは共通電極に接続されるサージ吸収素子パターンの他方の端子、９５は一方の容量素子パターン、９６は他方の容量素子パターンである。
【００７８】
図１９の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施形態１で説明した図９の積層サージ吸収部品と同様である。図１９では、誘導素子パターン８６及び容量素子パターン９５を同じ絶縁層に、誘導素子パターン８７及び容量素子パターン９６を同じ絶縁層に形成しているが、それぞれ異なる絶縁層に形成してもよい。また、誘導素子パターン８６と誘導素子パターン８７の線幅を太くして、容量素子パターンとしても利用することでもよい。
【００７９】
図１９で説明した積層サージ吸収部品の外形は図１０で説明したものと同様である。図１０で示す入力電極３５には、図１９で説明した誘導素子パターンの一方の端子８８と容量素子パターン９５の端子が接続され、出力電極３６には、図１９で説明した誘導素子パターンの一方の端子８９と容量素子パターン９６の端子が接続され、共通電極３７ａ又は３７ｂには、図１９で説明したサージ吸収素子パターンの他方の端子９４ａ、９４ｂが接続される。ここでは、入力電極３５と出力電極３６を区別しているが、入力側と出力側とが入れ替わってもよい。共通電極３７ａ又は３７ｂはグランドに接地されることが好ましい。
【００８０】
このようにして完成した積層サージ吸収部品は、相互誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施形態１の積層サージ吸収部品と同様に良好であった。
【産業上の利用可能性】
【００８１】
本願発明に係るサージ吸収回路及び積層サージ吸収部品は、半導体を搭載した高周波回路基板に適用することができる。
【図面の簡単な説明】
【００８２】
【図１】バリスタをサージ吸収回路に適用した従来例を示す図である。
【図２】バリスタの等価回路を示す図である。
【図３】従来のサージ吸収回路のＳパラメータを説明する図である。
【図４】従来のサージ吸収回路のＴＤＲ試験結果を示す図である。
【図５】２つの誘導素子をバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。
【図６】誘導素子を２つのバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。
【図７】本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。
【図８】本願発明の実施形態に係るサージ吸収回路の等価回路を示す図である。
【図９】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図１０】積層サージ吸収部品の外形を示す図である。
【図１１】サージ試験器の回路を示す図である。
【図１２】積層サージ吸収部品及び負荷抵抗からなる負荷回路にかかる電圧を測定した結果を示す図である。
【図１３】本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。
【図１４】本願発明の実施形態に係るサージ吸収回路の等価回路を示す図である。
【図１５】サージ吸収素子の等価回路を示す図である。
【図１６】本願発明のサージ吸収回路のＴＤＲ試験結果を示す図である。
【図１７】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図１８】本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。
【図１９】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【符号の説明】
【００８３】
１１：入力端子、１２：出力端子、１３：共通端子、１４：相互誘導素子、１５：サージ吸収素子、１６、１７及び１８：誘導素子、２１、２２ａ、２２ｂ、２３ａ、２３ｂ、２４、２５：平面状の絶縁層、２６：一次側を形成する相互誘導素子パターン、２７：二次側を形成する相互誘導素子パターン、２８：入力電極に接続される相互誘導素子パターンの一次側の一方の端子、２９：出力電極に接続される相互誘導素子パターンの二次側の一方の端子、３０、３１：絶縁層に設けられたビアホール、３２、３３：サージ吸収素子パターン、３４ａ、３４ｂ：共通電極に接続されるサージ吸収素子パターンの他方の端子、３５：入力電極、３６：出力電極、３７ａ、３７ｂ：共通電極、４１：直流電圧源、４２：スイッチ、４３：容量素子、４４：抵抗、４５：スイッチ、４６、４７：出力端子、５１：容量素子、５２：可変抵抗、５３：浮遊容量成分、５４：浮遊誘導成分、６１：一方の容量素子パターン、６２：他方の容量素子パターン、７１：入力端子、７２：出力端子、７３：共通端子、７５：サージ吸収素子、７６、７７：誘導素子、７８：容量素子、８１、８２、８３、８４、８５：平面状の絶縁層、８６、８７：誘導素子パターン、８８：入力電極に接続される誘導素子パターンの一方の端子、８９：出力電極に接続される誘導素子パターンの一方の端子、９０、９１：絶縁層に設けられたビアホール、９２、９３：サージ吸収素子パターン、９４ａ、９４ｂ：共通電極に接続されるサージ吸収素子パターンの他方の端子、９５：一方の容量素子パターン、９６：他方の容量素子パターン、１０１：入出力端子、１０２：共通端子、１０３：バリスタ、１０４：可変抵抗、１０５：浮遊容量、１１１入力端子、１１２出力端子、１１４、１１５誘導素子、１１３共通端子、１１６バリスタ
【図１】
2006156846.tif 000016
【図２】
2006156846.tif 000017
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006156846.tif 000022
【図８】
2006156846.tif 000023
【図９】
2006156846.tif 000024
【図１０】
2006156846.tif 000025
【図１１】
2006156846.tif 000026
【図１２】
2006156846.tif 000027
【図１３】
2006156846.tif 000028
【図１４】
2006156846.tif 000029
【図１５】
2006156846.tif 000030
【図１６】
2006156846.tif 000031
【図１７】
2006156846.tif 000032
【図１８】
2006156846.tif 000033
【図１９】
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