(57)【要約】【課題】  従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供する。【解決手段】  ＳＲＡＭデバイスは基板中のディープＮウェル領域中にあるＳＲＡＭセルを含む。ＳＲＡＭセル中のＰウェル領域は、ＳＲＡＭセルの６５％よりも少ないセル領域を占める。ＳＲＡＭセルは、セル領域の長辺と短辺との比率が１．８よりも大きい。ＳＲＡＭセル中の複数のＮＭＯＳトランジスタ中にある活性領域が占める総面積は、ＳＲＡＭセル領域の２５％よりも少ない。ＳＲＡＭセル中のプルアップトランジスタのチャネル幅とＳＲＡＭセル中のプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、ホウ素を含まない層間絶縁膜層と、誘電率が３よりも小さい金属間絶縁膜層と、厚みが２０ミクロンよりも小さいポリイミド層とをさらに含む。【選択図】  図１
2006060233.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板にあるＳＲＡＭデバイスと、
前記ＳＲＡＭデバイスにあってセル領域を含むＳＲＡＭセルと、
前記基板上を覆う複数の金属間絶縁膜層とを備える半導体デバイスであって、
前記セル領域は、前記セル領域の長辺に沿って配列された第１のセルピッチと、前記セル領域の短辺に沿って配列された第２のセルピッチとを有し、前記第１のセルピッチと前記第２のセルピッチとのセルピッチ比は２よりも大きく、
前記金属間絶縁膜層のうちの少なくとも一層は誘電率が３よりも小さく、前記金属間絶縁膜層はその中に金属ワイヤを含むことを特徴とする半導体デバイス。
【請求項２】
前記ＳＲＡＭデバイスを囲むディープＮウェルをさらに備えることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記基板と前記金属間絶縁膜層との間に設けられ実質的にホウ素を含まない層間絶縁膜層をさらに備えることを特徴とする請求項１記載の半導体デバイス。
【請求項４】
前記ＳＲＡＭデバイスを囲むディープＮウェルと、
前記基板と前記金属間絶縁膜層との間に設けられ実質的にホウ素を含まない層間絶縁膜と、
をさらに備えることを特徴とする請求項１記載の半導体デバイス。
【請求項５】
前記ＳＲＡＭセルが第１のインバータおよび第２のインバータを有する半導体デバイスであって、
前記第１のインバータおよび前記第２のインバータは、それぞれが入力端、出力端、プルダウントランジスタおよびプルアップトランジスタを有し、
前記第１のインバータの前記出力端は前記第２のインバータの前記入力端へ電気的に結合し、前記第２のインバータの前記出力端は前記第１のインバータの前記入力端へ電気的に結合し、
前記プルダウントランジスタはＮＭＯＳトランジスタであり、前記プルアップトランジスタはＰＭＯＳトランジスタであり、前記プルアップトランジスタのチャネル幅と前記プルダウントランジスタのチャネル幅との比率は０．８よりも大きいことを特徴とする請求項１記載の半導体デバイス。
【請求項６】
基板と、
前記基板にあるＳＲＡＭデバイスと、
前記ＳＲＡＭデバイスにあるＳＲＡＭセルと、
前記基板上を覆う複数の金属間絶縁膜層とを備える半導体デバイスであって、
前記ＳＲＡＭセルは、
Ｎウェル領域、および少なくとも６５％を占めるＰウェル領域を含むセル領域と、
活性領域の総面積が前記セル領域の２５％よりも少ない前記Ｐウェル領域にある複数のＮＭＯＳトランジスタと、
前記Ｎウェル領域にある複数のＰＭＯＳトランジスタとを有し、
前記金属間絶縁膜層のうちの少なくとも一層は誘電率が３よりも小さく、前記金属間絶縁膜層はその中に金属ワイヤを含むことを特徴とする半導体デバイス。
【請求項７】
前記ＳＲＡＭセルが第１のインバータおよび第２のインバータを有する半導体デバイスであって、
前記第１のインバータおよび前記第２のインバータは、それぞれが入力端、出力端、プルダウントランジスタおよびプルアップトランジスタを有し、
前記第１のインバータの前記出力端は前記第２のインバータの前記入力端へ電気的に結合し、前記第２のインバータの前記出力端は前記第１のインバータの前記入力端へ電気的に結合し、
前記プルダウントランジスタはＮＭＯＳトランジスタであり、前記プルアップトランジスタはＰＭＯＳトランジスタであり、前記プルアップトランジスタのチャネル幅と前記プルダウントランジスタのチャネル幅との比率は０．８よりも大きいことを特徴とする請求項６記載の半導体デバイス。
【請求項８】
基板と、
前記基板にあるＳＲＡＭデバイスと、
前記ＳＲＡＭデバイスにあってセル領域を含む８ＴデュアルポートのＳＲＡＭセルと、
前記基板上を覆う複数の金属間絶縁膜層とを備える半導体デバイスであって、
前記セル領域は、前記セル領域の長辺に沿って配列された第１のセルピッチと、前記セル領域の短辺に沿って配列された第２のセルピッチとを含み、前記第１のセルピッチと前記第２のセルピッチとのセルピッチ比が３よりも大きく、
前記金属間絶縁膜層のうちの少なくとも一層は誘電率が３よりも小さく、前記金属間絶縁膜層はその中に金属ワイヤを含むことを特徴とする半導体デバイス。
【請求項９】
前記ＳＲＡＭセルは、第１のパスゲートデバイス、第２のパスゲートデバイス、第３のパスゲートデバイスおよび第４のパスゲートデバイスと、第１のポートおよび第２のポートと、Ｖｓｓ導線およびＶｃｃ導線とを有する半導体デバイスであって、
前記第１のポートおよび前記第２のポートは、それぞれがビット線および相補ビット線を有し、前記第１のポートの前記ビット線は前記第１のパスゲートデバイスへ電気的に結合し、前記第１のポートの前記相補ビット線は前記第２のパスゲートデバイスへ電気的に結合し、前記第２のポートの前記ビット線は前記第１のパスゲートデバイスへ電気的に結合し、前記第２のポートの前記相補ビット線は前記第２のパスゲートデバイスへ電気的に結合し、
前記Ｖｓｓ導線は、各ビット線と前記第１のポートおよび前記第２のポート中の前記相補ビット線との間の結合を遮蔽し、前記Ｖｃｃ導線は、前記第１のポート中の前記ビット線および前記第２のポート中の前記ビット線を遮蔽することを特徴とする請求項８記載の半導体デバイス。
【請求項１０】
前記ＳＲＡＭセルは、第１のパスゲートデバイス、第２のパスゲートデバイス、第３のパスゲートデバイスおよび第４のパスゲートデバイスと、読み取り部と、書き込み部と、Ｖｓｓ導線およびＶｃｃ導線とを有する半導体デバイスであって、
前記読み取り部は、
読み取り部ビット線と、第１の読み取りトランジスタと、前記第１の読み取りトランジスタと直列に接続されたトランジスタを形成する第２の読み取りトランジスタと、前記第１の読み取りトランジスタのゲートへ電気的に結合された読み取り部ワード線とを含み、
前記書き込み部は、
前記第２の読み取りトランジスタのゲートが入力端ゲートへ電気的に結合された第１のインバータと、書き込み部ビット線と、書き込み部相補ビット線とを含み、
前記Ｖｃｃ導線は、前記書き込み部ビット線と前記書き込み部相補ビット線との間の結合を遮蔽し、前記Ｖｓｓ導線は、前記読み取り部ビット線と前記書き込み部ビット線との間の結合を遮蔽することを特徴とする請求項８記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特にメモリセル構造のシステムに関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary metal-oxide-semiconductor）技術は、今日超々ＬＳＩ（ultra-large scale integrated：ＵＬＳＩ）回路を製造するために用いられる主な半導体技術である。半導体構造のサイズ縮小により、速度、性能、回路密度および半導体チップのユニット機能当りのコストはここ数十年で大きな進歩を遂げた。しかしながら、ＣＭＯＳデバイスのサイズが縮小するに従い大きな問題が発生した。
【０００３】
その問題の一つとはソフトエラーである。ソフトエラーとは、過剰な電荷キャリアにより論理状態の回路で発生するエラーである。そのエラーは、一般にα粒子および宇宙線中性子により引き起こされる。そして、回路に過剰な電荷キャリアが発生すると、論理値が換わってしまうことがあった。例えば、コンデンサや導線の論理値が論理値「０」から論理値「１」へ変わったり、トランジスタゲートがオフしたりオンしたりした。そのため、ＳＲＡＭデバイスやその他のメモリデバイスにソフトエラーが発生すると、記憶されているデータは破壊されてしまった。
【０００４】
そのため、過剰な電荷キャリアの影響と集積回路に発生するソフトエラーとを抑制することが試みられている。その試みの一つとしては、誤り訂正回路（error-correcting circuitry：ＥＣＣ）を加えるものがある。またその他の試みとしては、セルサイズを増大させて電荷ノードの容量を増大させることにより、過剰な電荷キャリアの影響を低減させるものもある。また、さらにその他の試みとしては、ＭＩＭ構造、トレンチキャパシタ、スタックキャパシタなどの追加の容量を電荷ノードへ加えるものがある。そしてさらに他の試みとしては、電荷ノードのソース／ドレイン領域と電荷ノードのゲートとの間の抵抗を増大させる方法もある。さらには、ウェル抵抗の低減および／またはウェルストラップ周波数（well strapping frequency）の増大という方法もあった。
【０００５】
これらの試みには回路や工程の追加や、必要電力および／またはサイズの増大が一般に必要となり、そのことにより小型で電力使用効率がさらに高い集積回路の設計および製造に悪い影響を与えた。そのため、ソフトエラーおよび過剰な電荷キャリアに対してより回復力のある集積回路が求められていた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供することにある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明は基板を含むＳＲＡＭデバイスを提供する。ディープＮウェル領域は少なくとも基板の一部にある。ＳＲＡＭデバイスはディープＮウェル領域にある。ＳＲＡＭアレイはＳＲＡＭデバイスにあり、ＳＲＡＭセルはＳＲＡＭアレイにある。ＳＲＡＭアレイは、少なくとも８行のＳＲＡＭセルを含む。少なくとも８行のＳＲＡＭは、それぞれが少なくとも８列のＳＲＡＭセルを含み、ＳＲＡＭセルはディープＮウェル領域のＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。ＳＲＡＭセルのセル領域は、Ｎウェル領域およびＰウェル領域を含む。Ｐウェル領域は、ＳＲＡＭセルの６５％より少ないセル領域を占める。第１のセルピッチはセル領域の長辺に沿って配列し、第２のセルピッチはセル領域の短辺に沿って配列する。Ｐウェル領域の縦軸は、セル領域の短辺に沿って実質的に配列し、第１のセルピッチと第２のセルピッチとのセルアスペクト比は１．８よりも大きい。ＳＲＡＭセルは複数のビット線をさらに含む。ビット線の縦軸は、セル領域の短辺に沿って実質的に配列する。ＳＲＡＭセルは、Ｐウェル領域の複数のＮＭＯＳトランジスタと、Ｎウェル領域の複数のＰＭＯＳトランジスタとをさらに含む。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタはそれぞれが活性領域を含み、各活性領域はチャネル幅を有するチャネル領域を含む。ゲート構造は、活性領域を覆うゲート絶縁層を含む。複数の導電層を含むゲート電極層は、ゲート絶縁層を覆う。複数のＮＭＯＳトランジスタの活性領域の総面積が占める割合は、セル領域の２５％よりも少ない。ＳＲＡＭセルは第１のインバータおよび第２のインバータをさらに含み、各インバータは入力および出力を含む。第１のインバータの出力は第２のインバータの入力へ電気的に結合し、第２のインバータの出力は第１のインバータの入力へ電気的に結合する。各インバータは、プルダウントランジスタおよびプルアップトランジスタをさらに含む。プルダウントランジスタは、複数のＮＭＯＳトランジスタのうちの一つである。プルアップトランジスタは複数のＰＭＯＳトランジスタのうちの一つである。プルダウントランジスタのゲート電極は、プルアップトランジスタのゲート電極へ電気的に結合してインバータの出力を形成する。プルダウントランジスタの活性領域のドレイン領域は、プルアップトランジスタのドレイン領域へ電気的に結合して出力を形成する。プルアップトランジスタのチャネル幅とプルダウントランジスタのチャネル幅との比率は、０．８〜１．５の間である。ＳＲＡＭセルは、第１のインバータの出力へ電気的に結合した第１の記憶ノードと、第２のインバータの出力へ電気的に結合した第２の記憶ノードとをさらに含む。ＳＲＡＭセルはホウ素を含まない層間絶縁膜（ＩＬＤ）層を含む。ホウ素を含まないＩＬＤは、複数のホウ素を含まない誘電体層を複数含み、第１のインバータおよび第２のインバータを覆う。ＳＲＡＭセルは、複数の金属ワイヤを囲んでＩＬＤ層を覆う複数の絶縁膜層を含む金属間絶縁膜（ＩＭＤ）層を含む。複数の絶縁膜層の誘電率は３よりも小さい。ＳＲＡＭセルは、ＳＲＡＭデバイスを覆うポリイミド層を含む。ポリイミド層の厚みは２０ミクロンよりも小さい。
【０００８】
本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、ＳＲＡＭセルはＳＲＡＭデバイスにある。ＳＲＡＭセルはセル領域と、セル領域の長辺へ沿って配列された第１のセルピッチと、セル領域の短辺へ沿って配列された第２のセルピッチとを含む。第１のセルピッチと第２のセルピッチとのセルピッチ比は２よりも大きい。ＳＲＡＭセルは、基板を覆う複数の金属間絶縁膜（ＩＭＤ）層をさらに含む。複数のＩＭＤ層は誘電率が３よりも小さい。ＩＭＤ層は金属ワイヤをその中に含む。
【０００９】
また本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、ＳＲＡＭセルはＳＲＡＭデバイスにある。ＳＲＡＭセルは、Ｎウェル領域およびＰウェル領域を有するセル領域を含む。Ｎウェル領域は、Ｐウェル領域の二つの部分間に設けられる。Ｐウェル領域が占める割合は、セル領域の６５％よりも少ない。複数のＮＭＯＳトランジスタはＰウェル領域にある。複数のＰＭＯＳトランジスタはＮウェル領域にある。ＮＭＯＳトランジスタの活性領域の総面積が占める割合は、セル領域の２５％よりも少ない。複数の金属間絶縁膜（ＩＭＤ）層は基板を覆う。複数のＩＭＤ層は誘電率が３よりも小さい。ＩＭＤ層は金属ワイヤをその中に含む。
【００１０】
さらに本発明は、基板を含む半導体デバイスを提供する。半導体は、基板のディープＮウェル領域およびディープＮウェル領域のＳＲＡＭデバイスをさらに含む。ＳＲＡＭセルはＳＲＡＭデバイスにある。ＳＲＡＭセルはディープＮウェル領域のＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。セル領域は、Ｎウェル領域およびＰウェル領域を含む。Ｐウェル領域が占める割合は、セル領域の総面積の６５％よりも少ない。セル領域は、セル領域の長辺へ沿って配列された第１のセルピッチと、セル領域の短辺へ沿って配列された第２のセルピッチとを含む。第１のセルピッチと第２のセルピッチとのセルピッチ比は２よりも大きい。複数のＮＭＯＳトランジスタはＰウェル領域にあり、複数のＰＭＯＳトランジスタはＮウェル領域にある。トランジスタはチャネル領域を有する活性領域を含む。チャネル領域はチャネル幅を含む。ＮＭＯＳトランジスタの活性領域の総面積が占める割合は、セル領域の２５％よりも少ない。複数のＩＭＤ層は基板を覆い、その複数のＩＭＤ層は誘電率が３よりも小さく、金属ワイヤをその中に含む。ポリイミド層はＩＭＤ層を覆う。ポリイミド層の厚みは２０ミクロンよりも小さい。
【００１１】
本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、ＳＲＡＭセルはＳＲＡＭデバイスにある。ＳＲＡＭセルは基板のＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。セル領域はＮウェル領域およびＰウェル領域を含む。複数のＮＭＯＳトランジスタはＰウェル領域にあり、複数のＰＭＯＳトランジスタはＮウェル領域にある。トランジスタはチャネル幅を有するチャネル領域を含む。ＳＲＡＭセルは、第１のインバータおよび第２のインバータをさらに含む。第１のインバータの出力は、第２のインバータの入力へ電気的に結合する。第２のインバータの出力は、第１のインバータの入力へ電気的に結合する。各インバータは入力および出力を含む。そして各インバータは、プルダウントランジスタおよびプルアップトランジスタをさらに含む。プルダウントランジスタは、複数のＮＭＯＳトランジスタの一つであり、プルアップトランジスタは複数のＰＭＯＳトランジスタの一つである。プルアップトランジスタのチャネル幅とプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、金属間絶縁膜（ＩＭＤ）層をさらに含む。ＩＭＤ層は複数の絶縁膜層を含んで基板を覆う。複数の絶縁膜層は、誘電率が３よりも小さく金属ワイヤをその中に含む。
【００１２】
本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、ＳＲＡＭセルはＳＲＡＭデバイスにある。ＳＲＡＭセルはＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。ＳＲＡＭセルは、セル領域の長軸に沿って配列した第１のセルピッチと、セル領域の短軸に沿って配列した第２のセルピッチとを含むセル領域をさらに含む。第１のセルピッチと第２のセルピッチとのセルピッチ比は２よりも大きい。複数のＮＭＯＳトランジスタはＰウェル領域にあり、複数のＰＭＯＳトランジスタはＮウェル領域にある。トランジスタはチャネル幅を有するチャネル領域を含む。ＳＲＡＭセルは、第１のインバータおよび第２のインバータをさらに含む。各インバータは入力および出力を含み、第１のインバータの出力は第２のインバータの入力へ電気的に結合し、第２のインバータの出力は第１のインバータの入力へ電気的に結合する。各インバータはプルダウントランジスタおよびプルアップトランジスタをさらに含む。プルダウントランジスタは、複数のＮＭＯＳトランジスタの一つであり、プルアップトランジスタは複数のＰＭＯＳトランジスタの一つである。プルアップトランジスタのチャネル幅とプルダウントランジスタのチャネル幅との比率は、０．８よりも大きい。
【００１３】
本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、ＳＲＡＭセルはＳＲＡＭデバイスにある。ＳＲＡＭセルはＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。セル領域は、セル領域の長軸に沿って配列した第１のセルピッチと、セル領域の短軸に沿って配列した第２のセルピッチとを含む。第１のセルピッチと第２のセルピッチとのセルピッチ比は２．５よりも大きい。複数のＩＭＤ層は基板を覆う。複数のＩＭＤ層は、誘電率が３よりも小さく金属ワイヤをその中に含む。
【００１４】
さらに本発明は、基板を含む半導体デバイスを提供する。ディープＮウェル領域は基板にあり、ＳＲＡＭデバイスはディープＮウェル領域にある。ＳＲＡＭセルはＳＲＡＭデバイスにあり、ＳＲＡＭセルはＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。ＳＲＡＭセルはセル領域を有し、セル領域はＮウェル領域およびＰウェル領域を含む。Ｐウェル領域が占める割合は、セル領域の６５％よりも少ない。複数のＮＭＯＳトランジスタはＰウェル領域にあり、複数のＰＭＯＳトランジスタはＮウェル領域にある。トランジスタはチャネル領域を有する活性領域を含み、チャネル領域はチャネル幅を含む。ＳＲＡＭセルはゲート構造をさらに含み、そのゲート構造は活性領域を覆うゲート絶縁層を有する。ゲート構造はゲート絶縁層をさらに有する。ゲート電極層は、ゲート絶縁層を覆う複数の導電ゲート層を有する。ＮＭＯＳトランジスタの活性領域が占める割合は、セル領域の２５％よりも少ない。セル領域の第１のセルピッチはセル領域の長軸に沿って配列し、第２のセルピッチはセル領域の短軸に沿って配列する。第１のセルピッチと第２のセルピッチとのセルピッチ比は１．８よりも大きい。複数のＩＭＤ層は基板を覆う。複数のＩＭＤ層は、誘電率が３よりも小さく金属ワイヤをその中に含む。
【００１５】
本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、メモリセルはＳＲＡＭデバイスにある。メモリセルはＮウェル領域およびＰウェル領域を含む。Ｎウェル領域はＰウェル領域の二つの部分間に設けられる。ＳＲＡＭデバイスはセル領域を含み、セル領域はセル領域の長軸に沿って配列する第１のセルピッチを含む。ＳＲＡＭデバイスは、セル領域の短軸に沿って配列する第２のセルピッチをさらに含む。第１のセルピッチと第２のセルピッチとのセルピッチ比は２よりも大きい。メモリセルは、Ｐウェル領域にある複数のＮＭＯＳトランジスタと、Ｎウェル領域にある複数のＰＭＯＳトランジスタとを含む。トランジスタは活性層を含む。活性領域は、チャネル幅を有するチャネル領域を含む。トランジスタはゲート構造をさらに含む。ゲート構造は、活性領域を覆うゲート絶縁層を含む。トランジスタは、複数の導電ゲート層を有してゲート絶縁層を覆うゲート電極層をさらに含む。メモリセルは、第１のインバータおよび第２のインバータをさらに含む。各インバータは入力および出力を含む。第１のインバータの出力は第２のインバータの入力へ電気的に結合し、第２のインバータの出力は第１のインバータの入力へ電気的に結合する。各インバータは、プルダウントランジスタおよびプルアップトランジスタを含む。プルダウントランジスタは、複数のＮＭＯＳトランジスタの一つであり、プルアップトランジスタは複数のＰＭＯＳトランジスタの一つである。プルアップトランジスタのチャネル幅とプルダウントランジスタのチャネル幅との比率は、０．８よりも大きい。
【００１６】
本発明は、基板を含む半導体デバイスを提供する。ＳＲＡＭデバイスは基板にあり、メモリセルはＳＲＡＭデバイスにある。メモリセルはＮウェル領域およびＰウェル領域を含む。メモリセルはセル領域をさらに含む。セル領域は、セル領域の横軸に沿って配列した第１のセルピッチと、セル領域の縦軸に沿って配列した第２のセルピッチとを含む。第１のセルピッチと第２のセルピッチとのセルピッチ比は２．５よりも大きい。複数のＩＭＤ層は基板を覆う。複数のＩＭＤ層は、誘電率が３よりも小さく金属ワイヤをその中に含む。
【発明の効果】
【００１７】
本発明のメモリセル構造は、従来技術の問題およびその他の問題を解決することができる。
【発明を実施するための最良の形態】
【００１８】
以下、好適な実施形態の製作方法およびその使用方法を詳しく述べる。しかしながら、本発明により提供される多くの応用可能な発明概念は、様々な実施形態へ応用することができるものと理解されるべきである。特に本発明の方法は、６Ｔ−ＳＲＡＭ（six-transistor static random access memory）および８Ｔ−ＳＲＡＭ（eight-transistor static random access memory）の形成により説明されているが、当該技術に習熟した者であるなら分かるように、ここで説明されている本発明の特徴により、ＳＲＡＭだけでなくその他のＳＲＡＭ構造やメモリデバイスなどを形成することもできる。そのため、ここで説明する特定の実施形態は、単に本発明の特定方式の製作方法および使用方法を説明するものであり、本発明の範囲を何ら制限するものではない。
【００１９】
本発明の好適な実施形態では、低いソフトエラー率（soft error rate：ＳＥＲ）を備える高速度ＳＲＡＭデバイスを提供し、これら６つの実施形態を用い、高速で低いソフトエラー率（ＳＥＲ）を備えるＳＲＡＭを様々な観察角度および構造で説明する。図１から図３は、本発明の第１実施形態による高速で低いＳＥＲを備える６Ｔ−ＳＲＡＭセルを示す図である。
【００２０】
（第１実施形態）
図１は、第１実施形態による６Ｔ−ＳＲＡＭセルを示す回路図である。一般に６Ｔ−ＳＲＡＭセルは、第１のパスゲートトランジスタＰＧ−１、第２のパスゲートトランジスタＰＧ−２、第１のプルアップトランジスタＰＵ−１、第２のプルアップトランジスタＰＵ−２、第１のプルダウントランジスタＰＤ−１および第２のプルダウントランジスタＰＤ−２を含む。
【００２１】
第１実施形態のメモリセルは、図１に示すＮＯＤＥ−１およびＮＯＤＥ−２のように二つの相補ノードを形成する。ＮＯＤＥ−１は第２のプルアップトランジスタＰＵ−２のゲートに接続され、ＮＯＤＥ−２は第１のプルアップトランジスタＰＵ−１のゲートに接続されることにより、各ノードに保存された値を互いに相補し合う状態が維持される。例えば、ＮＯＤＥ−１が高いとき、ＰＭＯＳの第２のプルアップトランジスタＰＵ−２は電流源ＶｃｃからＮＯＤＥ−２へ流れることを防止することができる。同時に、ＮＭＯＳの第２のプルダウントランジスタＰＤ−２のゲートが活動化すると、ＮＯＤＥ−２内の任意の電荷は接地する。さらにＮＯＤＥ−２が低いとき、ＰＭＯＳの第１のプルアップトランジスタＰＵ−１は、ＶｃｃからＮＯＤＥ−１へ電流を流し、ＮＭＯＳの第１のプルダウントランジスタＰＤ−１のゲートは非活動化してＮＯＤＥ−１内の電荷が接地することを防ぐ。第１のパスゲートトランジスタＰＧ−１および第２のパスゲートトランジスタＰＧ−２のゲートは、ワード線ＷＬへ電気的に結合されてデータをメモリセルから読み取ったり、メモリセルへ書き込んだりすることを制御する。ＮＯＤＥ−１およびＮＯＤＥ−２に保存された値は、ビット線ＢＬおよび相補ビット線ＢＬＢにより読み取られ、それらはそれぞれセンスアンプ（sense amplifier）（図示せず）へ電気的に結合する。
【００２２】
図２および図３は、本発明の一実施形態による６Ｔ−ＳＲＡＭセルを示す平面図である。特に、図２は第１実施形態の選択された半導体層および第１の金属層（Ｍ１）を示す。続いて、第１実施形態の半導体層を覆う金属層を説明する。図３は、半導体層を覆う金属層を示す。
【００２３】
次に、第１実施形態の６Ｔ−ＳＲＡＭセルを示す図２を参照する。当該技術に習熟している者であるなら分かるように、活性領域８００のチャネル領域を覆うゲート電極８０２からなるトランジスタがある。トランジスタのソース領域およびドレイン領域も活性領域中に設けられ、チャネル領域の隣接する側と反対側に位置する。図２に示すように、トランジスタは基板上に形成された第１のパスゲートトランジスタＰＧ−１、第２のパスゲートトランジスタＰＧ−２、第１のプルアップトランジスタＰＵ−１、第２のプルアップトランジスタＰＵ−２、第１のプルダウントランジスタＰＤ−１および第２のプルダウントランジスタＰＤ−２を含む。基板は、例えばバルクＳｉ、ＳｉＧｅ、歪みＳｉ、ＳＯＩ、ノンバルクＳｉなどからなる。第１実施形態のゲート電極は複数の導電材料を含む。ゲート電極層の厚みは約２０００Åよりも小さく、好ましくは約１０００Åよりも小さいことが望ましい。ゲート絶縁層は、ゲート電極と活性領域との間に設けられる。ゲート絶縁層の厚みは約５０Åよりも小さく、好ましくは約２０Åよりも小さいことが望ましい。ゲート絶縁層は、単層か複数の絶縁材料を含む多層からなり、そのうちの少なくとも一層はＳｉＯ2、窒化酸化物、含窒素酸化物、ＳｉＯＮ、金属酸化物および高誘電の誘電物からなる群から選ばれる一種以上を含むことが望ましい。
【００２４】
図２に示すように、第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２は、それぞれＮウェル２７０中に形成されたＰＭＯＳトランジスタである。ＰＭＯＳトランジスタＰＵ−１、ＰＵ−２は、例えばディープＮウェルなどのその他のタイプのＮウェル中へ代わりに形成することもできる。
【００２５】
当該技術に習熟した者なら分かるように、図２で示されているものは電気的に結合されている。図２の第１実施形態から分かるように、第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２のソースは、Ｍ１上に設けられたコンタクト線２１０、２１２を介し、さらにプラグ２１４、２１６を介して電圧源Ｖｃｃへ電気的に結合されている。第１のプルアップトランジスタＰＵ−１のドレイン、第１のプルダウントランジスタＰＤ−１のドレイン、第１のパスゲートトランジスタＰＧ−１のドレイン、第２のプルアップトランジスタＰＵ−２および第２のプルダウントランジスタＰＤ−２のゲートは、Ｍ１上およびプラグ２２１、２２２、２２３上に設けられたセル間接続２２０を介して電気的に結合する。同様に、第２のプルアップトランジスタＰＵ−２のドレイン、プルダウントランジスタＰＤ−２のドレイン、第２のパスゲートトランジスタＰＧ−２のドレイン、第１のプルアップトランジスタＰＵ−１および第１のプルダウントランジスタＰＤ−１のゲートは、Ｍ１上に設けられたセル間接続２２４と、プラグ２２５、２２６、２２７とを介して電気的に結合する。
【００２６】
次に、第１実施形態の電気的結合を示す図２を参照する。図２に示すように、第１のプルダウントランジスタＰＤ−１のソースは、Ｖｓｓのコンタクト線２２８およびプラグ２２９を介して地面Ｖｓｓへ電気的に結合する。第２のプルダウントランジスタＰＤ−２のソースは、Ｖｓｓのコンタクト線２３０およびプラグ２３１を介して地面Ｖｓｓへ電気的に結合する。第１のパスゲートトランジスタＰＧ−１のソースは、ビット線コンタクト線２３２およびプラグ２３３を介してビット線ＢＬへ電気的に結合する。第１のパスゲートトランジスタＰＧ−１は、ビット線ＢＬを第１のプルアップトランジスタＰＵ−１のドレインおよび第１のプルダウントランジスタＰＤ−１のドレインへ電気的に結合する。第１のパスゲートトランジスタＰＧ−１のゲートは、Ｍ１上のＷＬコンタクト線２３４およびプラグ２３５を介してワード線へ電気的に結合する。
【００２７】
続いて、第１実施形態の電気的結合を示す図２を参照する。第２のパスゲートトランジスタＰＧ−２のソースは、相補ビット線ＢＬＢコンタクト線２３６およびプラグ２３７を介して相補ビット線ＢＬＢへ電気的に結合する。同様に、第２のパスゲートトランジスタＰＧ−２は、ビット線ＢＬＢを第２のプルアップトランジスタＰＵ−２のドレインおよび第２のプルダウントランジスタＰＤ−２のドレインへ電気的に結合する。第２のパスゲートトランジスタＰＧ−２のゲートは、Ｍ１上のＷＬコンタクト線２３８およびプラグ２３９を介してワード線へ電気的に結合する。
【００２８】
図２の点線はメモリセル２６０の表面領域の境界を表す。メモリセル２６０はユニットセル（unit cell）２６０とも呼ばれる。ここで注意しなければならないことは、この境界は完成品において全く顕れない点である。ユニットセル２６０は、メモリアレイを設計する基本構成ブロックを定義する。メモリデバイスは、一般に一つ以上のメモリアレイを有する。ユニットセル２６０は、何回も（例えば数千回、数百万回、数十億回あるいは数兆回）繰り返して大量のデータを保存することができる。
【００２９】
図２に示すように、第１実施形態のユニットセル２６０の境界は矩形状である。境界線は、均等な長さである二つの長辺と、均等な長さである二つの短辺とを有する。ユニットセル２６０の長辺は、その短辺の約１．８倍の長さであることが望ましい。また、ユニットセル２６０の長辺は、その短辺の２倍以上の長さでもよい。長辺の長さと短辺の長さとの比率は、セルピッチ比またはセルアスペクト比とも呼ばれる。ここで注意しなければならないことは、第１実施形態のゲート電極が境界の長辺の軸に沿って配列するという点である。そしてさらに注意しなければならないことは、第１実施形態の活性領域がユニットセル２６０の短辺の軸に沿って配列するという点である。
【００３０】
図２に示すように、第１実施形態のＮウェル２７０はユニットセル２６０中に形成される。Ｎウェル２７０は、例えば代わりにディープＮウェルでもよい。好適には、基板がＰ型基板であるため、Ｎウェル２７０を実質的に囲む大型Ｐウェルが提供され、その上にＮＭＯＳデバイスが形成されることが望ましい。Ｎウェル２７０は、従来技術であるＮ型イオンの注入により基板上に形成されるため、第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２などのＰＭＯＳデバイスがその中に形成される。
【００３１】
図２に示すように、第１実施形態のＮＭＯＳ活性領域は、第１のパスゲートトランジスタＰＧ−１、第１のプルダウントランジスタＰＤ−１、第２のパスゲートトランジスタＰＧ−２および第２のプルダウントランジスタＰＤ−２のソース／ドレイン領域を含む。第１実施形態において、ＮＭＯＳ活性領域はユニットセル２６０の約２５％よりも少ない領域を含み、Ｐウェル領域はユニットセル２６０の約６５％よりも少ない領域を含む。
【００３２】
図３は、第１実施形態による金属層Ｍ１、Ｍ２、Ｍ３を示す平面図であり、図２に示された層が第１実施形態の金属層により覆われている。Ｍ３層は第１のＶｓｓ線３１０、ビット線ＢＬ３２０、Ｖｃｃ線３３０、相補ビット線３４０および第２のＶｓｓ線３５０を含む。本実施形態において、Ｍ３上に含まれる導線の縦軸は、ユニットセル２６０の短辺と平行であることが望ましい。Ｍ３上の第１のＶｓｓ線３１０は、バイア３１２を介してＭ２上のコンタクト線３１４へ電気的に結合し、バイア３１６を介してＭ１上のコンタクト線２２８へ電気的に結合する（図２に示す）。図２を参照しながら説明したように、Ｍ１上のコンタクト線２２８は第１のプルダウントランジスタＰＤ−１のソースへ電気的に結合する。
【００３３】
Ｍ３上のビット線ＢＬ３２０は、バイア３２２を介してＭ２上のコンタクト線３２４へ電気的に結合し、バイア３２６を介してＭ１上のコンタクト線２３２へ電気的に結合する（図２に示す）。図２を参照しながら説明したように、Ｍ１上のコンタクト線２３２は第１のパスゲートトランジスタＰＧ−１のソースへ電気的に結合する。
【００３４】
Ｍ３上のＶｃｃ線３３０は、バイア３３２を介してＭ２上のコンタクト線３２４へ電気的に結合し、バイア３２６を介してＭ１上のコンタクト線２１０へ電気的に結合する（図２に示す）。図２に示すように、Ｍ１上のコンタクト線２１０は、第１のプルアップトランジスタＰＵ−１のソースへ電気的に結合する。さらにＭ３上のＶｃｃコンタクト線３３０は、バイア３３３を介してＭ２上のコンタクト線３２５へ電気的に結合し、バイア３２７を介してＭ１上のコンタクト線２１２へ電気的に結合する。図２を参照しながら説明したように、Ｍ１上のコンタクト線２１２は、第２のプルアップトランジスタＰＵ−２のソースへ電気的に結合する。
【００３５】
Ｍ３上の相補ビット線３４０は、バイア３４２を介してＭ２上のコンタクト線３４４へ電気的に結合し、バイア３４６を介してＭ１上のコンタクト線２３６へ電気的に結合する。図２を参照しながら説明したように、Ｍ１上のコンタクト線２３６は、第２のパスゲートトランジスタＰＧ−２のソースへ電気的に結合する。
【００３６】
Ｍ３上の第２のＶｓｓ線３５０は、バイア３５２を介してＭ２上のコンタクト線３５４へ電気的に結合し、バイア３５６を介してＭ１上のコンタクト線２３０へ電気的に結合する。図２を参照しながら説明したように、Ｍ１上のコンタクト線２３０は、第２のプルダウントランジスタＰＤ−２のソースへ電気的に結合する。
【００３７】
ＷＬ３６０はＭ２上に設けられて配列され、ワード線の縦軸がユニットセル２６０の長辺と平行になることが望ましい。バイア３６２は、ワード線３６０をＭ１上のコンタクト線２３４へ電気的に結合する。図２を参照しながら説明したように、コンタクト線２３４は第１のパスゲートトランジスタＰＧ−１のゲートへ電気的に結合する。第２のバイア３６４は、ワード線３６０をＭ１上のコンタクト線２３８へ電気的に結合する。また図２を参照しながら説明したように、Ｍ１上のコンタクト線２３８は第２のパスゲートトランジスタＰＧ−２のゲートへ電気的に結合する。
【００３８】
ここで注意しなければならないのは、図２に示すようにＭ１上にはセル間接続２２０、２２４があるが、Ｍ２上またはＭ３上のその他の構成要素や構造はセル間接続２２０、２２４へ全く接続されていない点である。そして、上述したようにセル間接続２２０、２２４は、様々な半導体部品を電気的に結合するために用いられる。
【００３９】
（第２実施形態）
第２実施形態では、図２の平面図と図４の平面図とを組み合わせて、低いソフトエラー率を備える高速ＳＲＡＭセルが形成されてもよい。図２は、第１実施形態による選択された半導体層と第１の金属層（Ｍ１）とを示す。図４は、図２中で示されたメモリセルのレイアウトと合わせて用いられるＭ１、Ｍ２およびＭ３の組み合わせを示す第２実施形態の平面図である。図４に示すようにＭ３層は、第１のＶｓｓ線４１０、第２のＶｓｓ線４２０およびワード線ＷＬ４３０を含む。本実施形態において、Ｍ３上に含まれる導線の縦軸は、ユニットセル２６０の長辺と平行であることが望ましい。Ｍ３上の第１のＶｓｓ線４１０は、バイア４１２を介してＭ２上のコンタクト線４１４へ電気的に結合し、図２を参照しながら説明したように、バイア４１６を介してＭ１上のコンタクト線２３０へ電気的に結合する。Ｍ１上のコンタクト線２３０は、図２を参照しながら説明したように第２のプルダウントランジスタＰＤ−２のソースへ電気的に結合する。ここで注意しなければならないのは、この平面図においてバイア４１２およびバイア４１６が実質的に重なって一つのバイアに見える点である。
【００４０】
Ｍ３上の第２のＶｓｓ線４２０は、バイア４２２を介してＭ２上のコンタクト線４２４へ電気的に結合し、バイア４２６を介してＭ１上のコンタクト線２２８へ電気的に結合する（図２に示す）。図２を参照しながら説明したように、Ｍ１上のコンタクト線２２８は第１のプルダウントランジスタＰＤ−１のソースへ電気的に結合する。ここで注意しなければならないのは、この平面図においてバイア４２２およびバイア４２６が実質的に重なって一つのバイアに見える点である。
【００４１】
ワード線４３０は、バイア４３２を介してＭ２上のコンタクト線４３４へ電気的に結合し、バイア４３６を介してＭ１上のコンタクト線２３４へ電気的に結合する。図２を参照しながら説明したように、コンタクト線２３４は第１のパスゲートトランジスタＰＧ−１のゲートへ電気的に結合する。またワード線４３０は、第２のバイア４３３を介してＭ２上のコンタクト線４３５へ電気的に結合し、バイア４３７を介してＭ１上のコンタクト線２３８へ電気的に結合する。図２を参照しながら説明したように、コンタクト線２３８は、第２のパスゲートトランジスタＰＧ−２のゲートへ電気的に結合する。
【００４２】
Ｍ２層はＢＬ４４０、Ｖｃｃ線４５０および相補ビット線ＢＬＢ４６０を含む。本実施形態のＭ２上の導線は、縦軸がユニットセル２６０の短辺と平行であることが望ましい。Ｍ２上のビット線４４０は、バイア４４２を介してＭ１上のコンタクト線２３２へ電気的に結合し、図２を参照しながら説明したように第１のパスゲートトランジスタＰＧ−１のソースへ電気的に結合する。
【００４３】
Ｍ２上のＶｃｃ線４５０は、バイア４５２を介してＭ１上のコンタクト線２１０へ電気的に結合し、第１のプルアップトランジスタＰＵ−１のソースへ電気的に結合する。また、Ｖｃｃ線４５０はさらにバイア４５３を介してＭ１上のコンタクト線２１２へ電気的に結合し、図２を参照しながら説明したように、第２のプルアップトランジスタＰＵ−２のソースへ電気的に結合する。
【００４４】
Ｍ２上の相補ビット線ＢＬＢ４６０は、バイア４６２を介してＭ１上のコンタクト線２３６へ電気的に結合する。図２を参照しながら説明したように、Ｍ１上のコンタクト線２３６は第２のパスゲートトランジスタＰＧ−２のソースへ電気的に結合する。
【００４５】
図２に示すように、ここで注意しなければならないのは、Ｍ１上のセル間接続２２０、２２４は、Ｍ２上またはＭ３上のその他の構成要素や構造に全く接続されていない点である。上述したように、セル間接続２２０、２２４は、様々な半導体部品へ電気的に結合するために用いられる。
【００４６】
（第３実施形態）
図５Ａおよび図５Ｂは、本発明の第３実施形態による６Ｔ−ＳＲＡＭセルを示す。図５Ａは、第３実施形態による６Ｔ−ＳＲＡＭセル５００を示す断面図である。第３実施形態の説明には図５Ｂも含まれる。図５Ｂは第３実施形態によるプルアップトランジスタ５０８を示す平面図である。
【００４７】
図５Ａは、第３実施形態によるＳＲＡＭセル５００を示す。基板５０２は、好ましくはバルクシリコン基板である。他の実施形態において、基板はシリコンオンインシュレータ（silicon on insulator：ＳＯＩ）基板やミラー指数（１００）または（１１０）である結晶構造を実質的に有するその他の基板でもよい。
【００４８】
図５Ａは、第３実施形態によるＰウェル領域５０６内のＮＭＯＳ（n-type metal oxide semiconductor）トランジスタ５０４を示す。ＮＭＯＳトランジスタ５０４は、Ｎウェル領域５１０中のＰＭＯＳトランジスタ５０８の横に設けられる。Ｐウェル領域５０６は、ＳＲＡＭセル５００のセル領域の約６５％よりも少ない領域を占める。ＮＭＯＳトランジスタ５０４はプルダウントランジスタであり、ＰＭＯＳトランジスタ５０８はプルアップトランジスタである。プルダウントランジスタ５０４およびプルアップトランジスタ５０８は、ＳＲＡＭセル中の交差結合されたインバータの一部である。Ｎウェル領域５１０およびＰウェル領域５０６は、基板５０２のディープＮウェル領域５１２中にあり、ディープＮウェル５１２は、プルアップトランジスタ５０８およびプルダウントランジスタ５０４のＰウェル領域５０６およびＮウェル領域５１０をそれぞれ囲む。基板表面５１６の近くにあるシャロートレンチ分離構造５１４は、領域中のトランジスタ５０８、５０４を分離する。各トランジスタ５０８、５０４中にある活性領域５１８は、ソース領域５２２とドレイン領域５２４との間にあるチャネル領域５２０を含む。ＳＲＡＭセル５００中にあるＮＭＯＳトランジスタの活性領域５１８は、メモリセル領域の約２５％よりも少ない領域を占める。
【００４９】
図５Ｂは、第３実施形態による図５Ａ中のＰＭＯＳトランジスタ５０８を示す平面図である。図５Ｂに示すように、プルアップトランジスタ５０８とも呼ばれるＰＭＯＳトランジスタ５０８は、チャネル長ＬＰＵおよびチャネル幅ＷＰＵを備える。また、プルダウントランジスタ５０４とも呼ばれるＮＭＯＳトランジスタ５０４も、類似のチャネル長ＬＰＤおよびチャネル幅ＷＰＤを備える。プルアップトランジスタ５０８のチャネル幅ＷＰＵとプルダウントランジスタ５０４のチャネル幅ＷＰＤとの比率は約０．８〜１．５の間であることが望ましい。またこのチャネル幅の比率は、例えば約１．５よりも大きくてもよい。
【００５０】
図５Ａに示すように、第３実施形態によるトランジスタ５０４、５０８は、それぞれゲート構造５２６を有する。各ゲート構造５２６は、活性領域５１８のチャネル領域５２０の一部を覆うゲート絶縁層５２８を有する。プルアップ５０８およびプルダウン５０４のデバイス中のゲート絶縁層５２８が有する厚みＴｄは約２０Åよりも小さい。ゲート構造５２６は、複数の導電ゲート層を含むゲート電極層５３０を有する。また、ゲート電極層５３０はゲート絶縁層５２８を覆う。
【００５１】
図５Ａに示すように、実質的にホウ素を含まない層間絶縁膜（inter-layer-dielectric ：ＩＬＤ）層５３２は、プルアップトランジスタ５０８およびプルダウントランジスタ５０４を覆う。実質的にホウ素を含まない層間絶縁膜層５３２は、例えば実質的にホウ素を含まない誘電体層を複数含んでもよい。複数の金属間絶縁膜（inter-metal-dielectric：ＩＭＤ）層５３４は上述の基板を覆う。複数のＩＭＤ層５３４の少なくとも一つの層は誘電率が約３よりも小さい。ＩＭＤ５３４中の誘電体層は金属ワイヤ５３６を囲む。金属ワイヤ５３６およびゲート電極層５３０中の導電層は、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕ、Ｃｕ含有物、ケイ化物、Ｔｉ、ＴｉＳｉ2、Ｃｏ、ＣｏＳｉ2、Ｎｉ、ＮｉＳｉ、ＴｉＮ、ＴｉＷおよびＴａＮからなる群から選ばれる一種以上（しかし、これらだけに限定される訳ではない）を含む金属材料を有する。また、他の実施形態において金属ワイヤ５３６およびゲート電極層５３０中の導電層はケイ素を含んでもよい。
【００５２】
ポリイミド層５４０は、ＳＲＡＭセル５００があるＳＲＡＭチップの全体を覆うか、或いは少なくともＳＲＡＭチップの一部かＳＲＡＭチップの大部分を覆ってもよい。ポリイミド層５４０は、約２０ミクロンよりも小さい厚みＴｐを備える。
【００５３】
ゲート絶縁層５２８中の誘電物質は、ＳｉＯＮ、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＰＥＯＸ、ＴＥＯＳ、窒素含有酸化物、窒化酸化物、ハフニウム含有酸化物、タンタル含有酸化物、アルミニウム含有酸化物および誘電率が約５よりも大きい高誘電の誘電材料からなる群から選ばれる一種以上（しかし、これらだけに限定される訳ではない）を含む。
【００５４】
ＳＲＡＭセル５００のＳＲＡＭチップは、９０ｎｍ半導体技術世代で製造されるか、例えば６５ｎｍ世代や４５ｎｍ世代を含む９０ｎｍ世代よりも上か下の世代で製造される。
【００５５】
図６は、本発明の一実施形態によるＳＲＡＭデバイスの一部を示す平面図である。特に図６は、ＳＲＡＭデバイス中のＳＲＡＭアレイ５４２の一部を示す平面図である。ＳＲＡＭアレイ５４２には、行および列で繰り返される実質的に類似する複数のＳＲＡＭセル５５０が含まれる。細実線５４１は、アレイ５４２中のその他のＳＲＡＭセル５５０のユニットセル境界を表す。図６は、八つのＳＲＡＭ５５０からなる４列および２行のアレイを示す。このアレイ５４２は、任意の数の列および行を有するアレイが繰り返されたものでもよい。本実施形態は、好適には少なくとも８行と少なくとも８列とのＳＲＡＭセルを有するＳＲＡＭアレイを含むことが望ましい。説明の目的を達成するため、図６の右上隅にあるＳＲＡＭセル５５０は、点線で表されるようにユニットセル境界を有し、ユニットセル境界中の領域はＳＲＡＭセル５５０のセル領域である。ユニットセル境界は第１のピッチ５５２および第２のピッチ５５４を有し、第１のピッチ５５２は第２のピッチ５５４よりも長い。ＳＲＡＭセル５５０の縦横比は、比較的長いピッチ５５２と比較的短いピッチ５５４との比率である。ＳＲＡＭセル５５０の縦横比は約１．８である。本実施形態のＳＲＡＭアレイ中のＳＲＡＭセルは、例えば２、２．５および３の縦横比を有してもよい。
【００５６】
図６に示すように、ＳＲＡＭアレイ５４２は、Ｎウェル領域５５６中のＰ型拡散領域５４６とＰウェル領域５５８中のＮ型拡散領域５４４とを含む。ゲート電極５４８は、拡散領域５４４、５４６を覆う。ＳＲＡＭセル５５０のユニットセル境界中において、Ｎ型拡散領域５４４はメモリセル領域の約２５％よりも少ない領域を占める。またＰウェル領域５５８は、ユニットセル領域５５０中の約６５％よりも少ない領域を占める。
【００５７】
（第４実施形態）
図７は、本発明の第４実施形態によるＳＲＡＭセル５７０を示す平面図である。図７は、高速６Ｔ−ＳＲＡＭセル５７０を含む第４実施形態を示す平面図である。高速６Ｔ−ＳＲＡＭ５７０は上述したように６Ｔ−ＳＲＡＭセルと実質上同様に動作する。図７は、活性領域５７２、Ｎウェル領域５７４の二つの部分間に設けられたＰウェル領域５７６、ユニットセル境界５７８、ポリシリコン層５８０、プラグ層５８２および第１の金属層Ｍ１を示す。ユニットセル境界５７８は、Ｘ軸５８４およびＹ軸５８６に沿って描かれ、そのＸ軸５８４に沿う線がＹ軸５８６に沿う線よりも長い。ユニットセル境界５７８のＸ軸５８４に沿う線の長さとＹ軸５８６に沿う線の長さとの縦横比は少なくとも約２．５である。
【００５８】
図７の平面図と上述したその他の図面とを組み合わせて幾つかの実施形態を説明する。図３が示す平面図は、上述のＭ１、Ｍ２およびＭ３を組み合わせたものであり、本発明の一実施形態により図７に示すメモリセルのレイアウトと組み合わせて使用することもできる。上述の図４は、図７に示すメモリセルのレイアウトと組み合わせることもできる。
【００５９】
（第５実施形態）
図８および図９は、本発明の第５実施形態による６Ｔ−ＳＲＡＭセルを示す。図８は、第５実施形態によるデュアルポート８Ｔ−ＳＲＡＭセル６６０を示す回路図である。図９は、第５実施形態によるデュアルポート８Ｔ−ＳＲＡＭセル６６０のセルレイアウトを示す平面図である。
【００６０】
図８は、第５実施形態によるデュアルポート８トランジスタ（８Ｔ）ＳＲＡＭセル６６０を示す回路図である。８Ｔ−ＳＲＡＭセル６６０は６Ｔ−ＳＲＡＭと実質上同じように動作する。しかしながら、６Ｔ−ＳＲＡＭと異なり、第５実施形態のデュアルポート８Ｔ−ＳＲＡＭセル６６０は、ＰＯＲＴ−ＡおよびＰＯＲＴ−Ｂの二つのポートを含む。ＰＯＲＴ−Ａは、ＮＭＯＳパスゲートトランジスタＰＧ−１、ＮＭＯＳパスゲートトランジスタＰＧ−２、ビット線ＢＬＡ、相補ビット線ＢＬＢおよびワード線ＷＬ−Ａを含む。ＰＯＲＴ−Ｂは、ＮＭＯＳパスゲートトランジスタＰＧ−３、ＮＭＯＳパスゲートトランジスタＰＧ−４、ビット線ＢＬＢ、相補ビット線ＢＬＢＢおよびワード線ＷＬ−Ｂを含む。ビット線Ａ（ＢＬＡ）およびビット線Ｂ（ＢＬＢ）などの二つのビット線と、相補ビット線Ａ（ＢＬＡＢ）および相補ビット線Ｂ（ＢＬＢＢ）などの二つの相補ビット線とは、８Ｔ−ＳＲＡＭセル６６０からデータを読み込んだり、８Ｔ−ＳＲＡＭセル６６０へデータを書き込んだりするデータ線を提供する。ワード線Ａ（ＷＬ−Ａ）およびワード線Ｂ（ＷＬ−Ｂ）などの二つのワード線は、パスゲートトランジスタを制御して読み取りと書き込みとを制御する。
【００６１】
図８に示すように、ビット線ＢＬＡはパスゲートデバイスＰＧ−１のソースへ電気的に結合し、ビット線ＢＬＡＢはパスゲートデバイスＰＧ−２のソースへ電気的に結合する。ポートＢにおいて、ビット線ＢＬＢはパスゲートデバイスＰＧ−３のソースへ電気的に結合し、ビット線ＢＬＢＢのソースはパスゲートデバイスＰＧ−４のソースへ電気的に結合する。データビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢは、データ入力およびデータ出力に用いられ、ここではこれを８Ｔデュアルポートビット線と総称する。
【００６２】
図９は、本発明の第５実施形態によるデュアルポート８Ｔ−ＳＲＡＭセル６６０のセルレイアウトを示す。デュアルポート８Ｔ−ＳＲＡＭセル６６０は、基板上に形成された第１のパスゲートトランジスタＰＧ−１、第２のパスゲートトランジスタＰＧ−２、第３のパスゲートトランジスタＰＧ−３、第４のパスゲートトランジスタＰＧ−４、第１のプルアップトランジスタＰＵ−１、第２のプルアップトランジスタＰＵ−２、第１のプルダウントランジスタＰＤ−１および第２のプルダウントランジスタＰＤ−２を含む。基板は、例えばバルクＳｉ、ＳｉＧｅ、歪みＳｉ、ＳＯＩ、ノンバルクＳなどから形成されてもよい。ゲート電極層の厚みは約２０００Åよりも小さい。トランジスタのゲート厚みは約１０００Åよりも小さいことが好ましく、幅は異なってもよい。トランジスタのゲート絶縁層は、一層または複数層でもよく、そのうちの少なくとも一層はＳｉＯ2、窒化酸化物、含窒素酸化物、ＳｉＯＮ、金属酸化物および高誘電の誘電物からなる群から選ばれる一種以上を含むことが望ましい。
【００６３】
図９に示す第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２は、Ｎウェル６５０かディープＮウェルに形成されたＰＭＯＳトランジスタであり、その他のトランジスタはＮＭＯＳトランジスタであることが望ましい。第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２のソースは、プラグ６１４、６１６を介してＭ１上にある電圧源Ｖｃｃのコンタクト線６１０、６１２へそれぞれ電気的に結合する。
【００６４】
図９に示すように、第１のプルアップトランジスタＰＵ−１のドレイン、第１のプルダウントランジスタＰＤ−１のドレイン、第１のパスゲートトランジスタＰＧ−１のドレイン、第３のパスゲートトランジスタＰＧ−３のドレイン、第２のプルアップトランジスタＰＵ−２および第２のプルダウントランジスタＰＤ−２のゲートは、Ｍ１上にあるＮＯＤＥ−１とも呼ばれるセル間接続６２０およびプラグ６２１、６２２、６２３、６２４を介して電気的に結合する。同様に、第２のプルアップトランジスタＰＵ−２のドレイン、第２のプルダウントランジスタＰＤ−２のドレイン、第２のパスゲートトランジスタＰＧ−２のドレイン、第４のパスゲートトランジスタＰＧ−４のドレイン、第１のプルアップトランジスタＰＵ−１および第１のプルダウントランジスタＰＤ−１のゲートは、Ｍ１上にあるセル間接続６２５およびプラグ６２６、６２７、６２８、６２９を介して電気的に結合する。
【００６５】
第１のプルダウントランジスタＰＤ−１のソースは、Ｖｓｓコンタクト線６３０およびプラグ６３１、６３２を介して地面Ｖｓｓへ電気的に結合し、第２のプルダウントランジスタＰＤ−２のソースは、Ｖｓｓコンタクト線６３３およびプラグ６３４、６３５を介して地面Ｖｓｓへ電気的に結合する。第１のパスゲートトランジスタＰＧ−１のソースは、ＢＬＡコンタクト線６３６およびプラグ６３７を介してビット線ＢＬＡへ電気的に結合する。第１のパスゲートトランジスタＰＧ−１は、ビット線ＢＬＡを第１のプルアップトランジスタＰＵ−１のドレインおよび第１のプルダウントランジスタＰＤ−１のドレインへ電気的に結合する。第１のパスゲートトランジスタＰＧ−１および第２のパスゲートトランジスタＰＧ−２のゲートは、Ｍ１上のＷＬ−Ａコンタクト線６３８およびプラグ６３９を介してワード線ＷＬ−Ａへ電気的に結合する。第２のパスゲートトランジスタＰＧ−２のソースは、ＢＬＡＢコンタクト線６４０およびプラグ６４１を介して相補ビット線へ電気的に結合する。
【００６６】
図９に示すように、第５実施形態による第４のパスゲートトランジスタＰＧ−４のソースは、ＢＬＢＢコンタクト線６４２およびプラグ６４３を介して相補ビット線ＢＬＢＢへ電気的に結合する。第４のパスゲートトランジスタＰＧ−４は、ビット線ＢＬＢＢを第２のプルアップトランジスタＰＵ−２のドレインおよび第２のプルダウントランジスタＰＤ−２のドレインへ電気的に結合する。第４のパスゲートトランジスタＰＧ−４および第３のパスゲートトランジスタＰＧ−３のゲートは、Ｍ１上のＷＬ−Ｂコンタクト線６４４およびプラグ６４５を介してワード線ＷＬ−Ｂへ電気的に結合する。第３のパスゲートトランジスタＰＧ−３のソースは、ＢＬＢコンタクト線６４６およびプラグ６４７を介してビット線ＢＬＢへ電気的に結合する。上述したように、第３のパスゲートトランジスタＰＧ−３のドレインは、第２のプルアップトランジスタＰＵ−２および第２のプルダウントランジスタＰＤ−２のゲート、第１のプルアップトランジスタＰＵ−１のドレイン、第１のプルダウントランジスタＰＤ−１のドレインおよび第１のパスゲートトランジスタＰＧ−１のドレインへ電気的に結合する。
【００６７】
プルアップトランジスタＰＵ−２のゲート幅とプルダウントランジスタＰＤ−２のゲート幅との比率は約０．８〜１．５の間である。また、プルアップトランジスタＰＵ−１のゲート幅とプルダウントランジスタＰＤ−１のゲート幅との比率も約０．８〜１．５の間である。
【００６８】
図９に示すように、８Ｔ−ＳＲＡＭセル６６０は実質的にホウ素を含まない層間絶縁膜（inter-layer-dielectric：ＩＬＤ）層の下にある。実質的にホウ素を含まないＩＬＤ層は、実質的にホウ素を含まない絶縁材料を一つ以上有する実質的にホウ素を含まない絶縁層を一つ以上含むことが望ましい。実質的にホウ素を含まないＩＬＤ層の最下層はＰＳＧ材料を含むことが望ましい。
【００６９】
第５実施形態において、金属間絶縁膜（inter-metal-dielectric：ＩＭＤ）層はＩＬＤ層を覆う。複数のＩＭＤ５３４は上述の基板を覆う。複数のＩＭＤ層のうち少なくとも一層は複数の絶縁材料を含む。そして、複数の絶縁材料のうち少なくとも一つは、誘電率が約３よりも小さい。ＩＭＤ層は、８Ｔデュアルポートビット線、ＶｓｓワイヤおよびＶｃｃワイヤをさらに含む。８Ｔデュアルポートビット線、ＶｓｓワイヤおよびＶｃｃワイヤは同じ金属層（例えばＭ１、Ｍ２）上にあり、８ＴデュアルポートＳＲＡＭユニットセル境界を覆うことが望ましい。８Ｔデュアルポートビット線は、Ｖｓｓワイヤおよび／またはＶｃｃワイヤにより遮蔽される。より詳しく述べると、ビット線ＢＬＡとビット線バーＢＬＡＢとの間に設けられた第１のＶｓｓワイヤは、ビット線バーＢＬＡＢからビット線ＢＬＡを遮蔽する。ビット線ＢＬＢとビット線バーＢＬＢＢとの間に設けられた第２のＶｓｓワイヤは、ビット線バーＢＬＢＢからビット線ＢＬＢを遮蔽する。ＢＬＢワイヤとＢＬＡワイヤとの間に設けられたＶｃｃワイヤは、ＢＬＢワイヤおよびＢＬＡワイヤへ電気シールドを提供する。ポリイミド層は、８Ｔ−ＳＲＡＭセル６６０が中にあるＳＲＡＭチップ全体を覆うか、少なくともＳＲＡＭチップの一部か大部分を覆ってもよい。ポリイミド層の厚みは約２０ミクロンよりも小さい。
【００７０】
図９に示すように、第５実施形態によるユニットセル境界６６１は８ＴデュアルポートＳＲＡＭセル６６０を囲む。ユニットセル６６０は、ユニットセル境界６６１により囲まれたセル領域を有する。ユニットセル境界は、デュアルポートＳＲＡＭセル６６０を有するメモリセルアレイを構成する基本構成ブロックを定義する。そして、デュアルポートＳＲＡＭセル６６０は、何回も（例えば数千回、数百万回または数十億回）繰り返されてさらに大きなメモリを作り出すこともできる。図９のユニットセル境界６６１は、二つの長辺および二つの短辺を有する矩形である。ユニットセル境界６６１は、長辺が短辺の約３倍以上の長さを有することが望ましい。第５実施形態において、トランジスタが配列されるため、Ｎウェル６５０の縦軸および８Ｔデュアルポートビット線は、ユニットセル境界６６１の短辺と平行となる。
【００７１】
図９に示すように、Ｎウェル６５０はディープＮウェルでもよく、ユニットセル境界６６１中に形成されてもよい。好適には、基板６５１はＰ型基板であるため、ＮＭＯＳデバイスがその中に形成されるＮウェル６５０を実質的に囲む大型のＰウェルが提供されることが望ましい。Ｎウェル６５０は、従来技術によりＮ型イオンが注入されて基板６５０中に形成されるため、第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２などのＰＭＯＳデバイスがその中に形成される。
【００７２】
好適にはＮＭＯＳ活性領域（例えば、第１のパスゲートトランジスタＰＧ−１、第１のプルダウントランジスタＰＤ−１、第２のパスゲートトランジスタＰＧ−２および第２のプルダウントランジスタＰＤ−２のソース／ドレイン領域）は、ユニットセル境界６６０中の約２５％よりも少ない領域を含み、ユニットセル境界６６０中のＰウェル領域（例えばＮウェル６５０を囲むＰ型基板６５１）は、ユニットセル境界６６０中の総面積の約６５％よりも小さい領域を含むことが望ましい。
【００７３】
（第６実施形態）
図１０および図１１は、本発明の第６実施形態による６Ｔ−ＳＲＡＭセルを示す。図１０は、第６実施形態による２ポートの８Ｔ−ＳＲＡＭセル７００を示し、図１１は、第６実施形態によるデュアルポート８Ｔ−ＳＲＡＭセル７００中の金属層Ｍ１、Ｍ２、Ｍ３を示す平面図である。
【００７４】
図１０は、８Ｔ２ポートＳＲＡＭセル７００を含む第６実施形態を示す平面図である。図１０はＮウェル領域７０２、Ｐウェル領域７０４、Ｐ型活性領域７０６、Ｎ型活性領域７０８、ゲート電極７１０、コンタクト７１２および金属１（Ｍ１）ワイヤを示す平面図であり、同図にはユニットセル境界７１４も示されている。８Ｔ２ポートＳＲＡＭセル７００にとって、ユニットセル境界７１４のセルアスペクト比は約３よりも大きい。具体的に言うと、ユニットセル境界７１４は長辺が短辺の約３倍である。
【００７５】
図１０に示すように、第６実施形態は説明のために書き込み部７１６と読み取り部７１８とに分けられている。書き込み部７１６中のデバイスは８Ｔ２ポートＳＲＡＭセル７００への書き込みを主に行い、読み取り部７１８中のデバイスは８Ｔ２ポートＳＲＡＭセル７００からの読み取りを主に行う。
【００７６】
第６実施形態の８Ｔ２ポートＳＲＡＭセル７００は、書き込み部７１６中の二つのＮＭＯＳパスゲートトランジスタＰＧ−１、ＰＧ−２および読み取り部７１８中の二つのＮＭＯＳリードトランジスタＲＴ１、ＲＴ２を含む。トランジスタＲＴ１、ＲＴ２は、直列で電気的に結合する。書き込み部７１６は、互いに接続されて二つの交差結合されたインバータＩＮＶ１、ＩＮＶ２を形成する二つのＮＭＯＳトランジスタ７２０および二つのＰＭＯＳトランジスタ７２２を含む。プルアップＰＭＯＳトランジスタおよびプルダウンＮＭＯＳトランジスタを含むそれぞれのインバータは、従来方法により互いに接続される。読み出しトランジスタＲＴ２のゲート電極７３０は、インバータＩＮＶ２のゲート電極でもある。読み出しトランジスタＲＴ２のゲート電極７１１は、コンタクト７１３により読み出しポートワード線ＲＷＬへ電気的に結合する。
【００７７】
図１１は、第６実施形態による８Ｔ２ポートＳＲＡＭセル７００中の金属ワイヤを示す平面図である。図１１は、Ｍ１金属層、Ｍ２金属層、Ｍ３金属層およびバイア層７１２を示す。読み取り部７１８は、読み出しポートビット線ＲＢＬおよび読み出しポートワード線ＲＷＬを含む。それら両方のワイヤはＭ２金属層中にある。Ｍ２層中にある二つのビット線は読み出しポートビット線ＷＢＬおよび読み出しポートビット線バーＷＢＬＢである。地面供給導線Ｖｓｓおよび電源供給導線Ｖｃｃは、ビット線ＲＢＬ、ＷＢＬ、ＷＢＬＢを遮蔽するために使用される。書き込みポートビット線ＷＢＬは、電源供給導線Ｖｃｃにより書き込みポートビット線バーＷＢＬＢワイヤから遮蔽される。読み出しポートビット線ＲＢＬは、地面供給導線Ｖｓｓにより書き込みポート中のビット線バーＷＢＬＢから遮蔽される。
【００７８】
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態による６Ｔ−ＳＲＡＭセルを示す回路図である。
【図２】本発明の第１実施形態による６Ｔ−ＳＲＡＭのトランジスタ構造およびＭ１層を示す平面図である。
【図３】本発明の第１実施形態によるＭ１層、Ｍ２層およびＭ３層を示す平面図である。
【図４】本発明の第２実施形態によるＭ１層、Ｍ２層およびＭ３層を示す平面図である。
【図５Ａ】本発明の第３実施形態によるメモリセル構造を示す断面図である。
【図５Ｂ】本発明の第３実施形態によるトランジスタを示す平面図である。
【図６】本発明の一実施形態によるＳＲＡＭセルのアレイの一部を示す平面図である。
【図７】本発明の第４実施形態によるメモリセル構造を示す平面図である。
【図８】本発明の第５実施形態によるメモリセル構造を示す回路図である。
【図９】本発明の第５実施形態によるメモリセル構造を示す平面図である。
【図１０】本発明の第６実施形態によるメモリセル構造を示す第１平面図である。
【図１１】本発明の第６実施形態によるメモリセル構造を示す第２平面図である。
【符号の説明】
【００８０】
２１０、２１２、２２８、３１４、３２４、３２５、３４４、３５４、４１４、４２４、４３４、４３５  コンタクト線、２１４、２１６、２２１、２２２、２２３、２２５、２２６、２２７、２２９、２３１、２３３、２３５、２３７、２３９、６１４、６１６、６２１、６２２、６２３、６２４、６２６、６２７、６２８、６２９、６３１、６３２、６３４、６３５、６３７、６３９、６４１、６４３、６４５、６４７  プラグ、２２０、２２４  セル間接続、２３０、６３０、６３３  Ｖｓｓコンタクト線、２３２  ビット線コンタクト線、２３４、２３８  ワード線コンタクト線、２３６  相補ビット線ＢＬＢコンタクト線、２６０  ユニットセル、２７０  Ｎウェル、３１０、４１０  第１のＶｓｓ線、３１２、３１６、３２２、３２６、３２７、３３３、３４２、３４６、３５２、３５６、３６２、３６４、４１２、４１６、４２２、４２６、４３２、４３６、４３７、４４２、４５２、４５３、４６２  バイア、３２０、４４０  ビット線、３３０  Ｖｃｃコンタクト線、３４０、４６０  相補ビット線、３５０、４２０  第２のＶｓｓ線、３６０、４３０  ワード線、４３３  第２のバイア、４５０  Ｖｃｃ線、５００  ６Ｔ−ＳＲＡＭセル、５０２、６５１  基板、５０４  プルダウントランジスタ、５０６、５５８、５７６、７０４  Ｐウェル領域、５０８  プルアップトランジスタ、５１０、５５６、５７４、７０２  Ｎウェル領域、５１２  ディープＮウェル、５１４  シャロートレンチ分離構造、５１６  基板表面、５１８  ＮＭＯＳトランジスタ活性領域、５２０  チャネル領域、５２２  ソース領域、５２４  ドレイン領域、５２６  ゲート構造、５２８  ゲート絶縁層、５３０  ゲート電極層、５３２  層間絶縁膜層、５３４  金属間絶縁膜層、５３６  金属ワイヤ、５４０  ポリイミド層、５４１  細実線、５４２  ＳＲＡＭアレイ、５４４、５４６  拡散領域、５４８、７１０、７１１、７３０、８０２  ゲート電極、５５０、５７０  ＳＲＡＭセル、５５２  第１のピッチ、５５４  第２のピッチ、５７２、８００  活性領域、５７８、６６１、７１４  ユニットセル境界、５８０  ポリシリコン層、５８２  プラグ層、５８４  Ｘ軸、５８６  Ｙ軸、６１０、６１２  電圧源Ｖｃｃコンタクト線、６２０、６２５  セル間接続、６３６  ＢＬＡコンタクト線、６３８  ＷＬ−Ａコンタクト線、６４０  ＢＬＡＢコンタクト線、６４２  ＢＬＢＢコンタクト線、６４４  ＷＬ−Ｂコンタクト線、６４６  ＢＬＢコンタクト線、６５０  Ｎウェル、６５１  基板、６６０、７００  デュアルポート８Ｔ−ＳＲＡＭセル、７０６  Ｐ型活性領域、７０８  Ｎ型活性領域、７１２、７１３  コンタクト、７１６  書き込み部、７１８  読み取り部、７２０  ＮＭＯＳトランジスタ、７２２  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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