(57)【要約】【課題】  メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置を提供する。【解決手段】  絶縁層１と、絶縁層１上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、メモリセルトランジスタＭ11は、絶縁層１上に配置された対向する第１導電型（ｎ+型）のソース及びドレイン領域４２１，４２２と、ソース及びドレイン領域４２１，４２２に挟まれたソース及びドレイン領域４２１，４２２より不純物密度の低い第１導電型（ｎ型）のチャネル領域４１１と、チャネル領域４１１上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備えるデプレッション型のＭＩＳトランジスタである。【選択図】      図１
2006073939.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、前記メモリセルトランジスタは、
前記絶縁層上に配置された対向する第１導電型のソース及びドレイン領域と、
前記ソース及びドレイン領域に挟まれた前記ソース及びドレイン領域より不純物密度の低い第１導電型のチャネル領域と、
前記チャネル領域上に絶縁されて配置された浮遊ゲート電極と、
前記浮遊ゲート電極上に絶縁されて配置された制御ゲート電極
とを備えるデプレッション型のＭＩＳトランジスタであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記マトリクス中の一の列方向の配列の端部に位置する前記メモリセルトランジスタのソース領域と共通領域となるドレイン領域と、
前記ドレイン領域に隣接して配置された第２導電型のチャネル領域と、
前記チャネル領域に隣接して配置された第１導電型のソース領域と、
前記チャネル領域上に絶縁されて配置された選択ゲート電極
とを備える選択ゲートトランジスタを更に備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
列方向に一群として複数のメモリセルトランジスタが配列され、且つこの一群のメモリセルトランジスタが行方向に配列されてマトリクス状に複数のメモリセルトランジスタを配置した不揮発性半導体記憶装置であって、前記前記複数のメモリセルトランジスタのそれぞれはデプレッション型のＭＩＳトランジスタであることを特徴とする不揮発性半導体記憶装置。
【請求項４】
絶縁層上に設けられた第１導電型の半導体層上にゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極を堆積する工程と、
前記浮遊ゲート電極上に電極間絶縁膜を堆積する工程と、
前記電極間絶縁膜上に制御ゲート電極を堆積する工程と、
前記制御ゲート電極、前記電極間絶縁膜、及び前記浮遊ゲート電極を貫通する溝を形成する工程と、
前記溝の下方に位置する前記半導体層に第１導電型のソース及びドレイン領域を形成して、デプレッション型のメモリセルトランジスタを形成する工程
とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記半導体層に第２導電型の不純物拡散層を形成する工程と、
前記第２導電型の不純物拡散層上に前記ゲート絶縁膜を介して選択ゲート電極を形成する工程と、
前記第２導電型の不純物拡散層に前記選択ゲート電極をマスクとして自己整合的に第１導電型のソース及びドレイン領域を形成して、エンハンスメント型の選択ゲートトランジスタを形成する工程
とを更に含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、ＳＯＩ（Silicon On Insulator）技術を用いた不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭにおいて、互いに交差する行（ロウ）方向のワード線と列（カラム）方向のビット線との交点にそれぞれメモリセルトランジスタが配置されてセルアレイが構成される。ＥＥＰＲＯＭにおいて、複数のメモリセルトランジスタが直列接続され、一括消去が可能なＮＡＮＤ型フラッシュＥＥＰＲＯＭが良く用いられる。
【０００３】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、対向するｎ+型のソース及びドレイン領域と、ソース及びドレイン領域間のｐ型のチャネル領域を有する。チャネル領域上には、浮遊ゲート電極と制御ゲート電極を積層したスタックゲート構造をなしている。行方向に隣接するメモリセルトランジスタは、素子分離領域により分離されている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、メモリセルトランジスタ間の素子分離領域の寄生容量や、配線と基板間の寄生容量の影響によるゲート閾値電圧のばらつき等の問題がある。
【０００４】
素子分離領域の寄生容量や、配線と基板間の寄生容量の影響によるゲート閾値電圧のばらつきを低減するために、埋め込み絶縁層（ＳＯＩ絶縁層）上に配置された半導体層（ＳＯＩ層）を活性層とするＳＯＩ技術を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭが検討されている（例えば、特許文献１及び特許文献２参照。）。ＳＯＩ技術を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭによれば、行方向に隣接するメモリセルトランジスタはＳＯＩ絶縁層まで埋め込まれた素子分離絶縁膜により互いに分離されるので、素子分離領域の寄生容量を低減できる。また、ＳＯＩ絶縁層上にＳＯＩ層を形成するので配線と基板間の寄生容量を低減でき、ゲート閾値電圧のばらつきを低減可能となる。しかし、メモリセルトランジスタの微細化に伴い、ＳＯＩ技術を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいても、メモリセルトランジスタのソース及びドレイン領域の間隔が狭くなり、ショートチャネル効果の影響が大きくなってきている。
【特許文献１】特開２０００−１７４２４１号公報
【特許文献２】特開平１１−１６３３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴は、絶縁層と、絶縁層上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、メモリセルトランジスタは、（イ）絶縁層上に配置された対向する第１導電型のソース及びドレイン領域と、（ロ）ソース及びドレイン領域に挟まれたソース及びドレイン領域より不純物密度の低い第１導電型のチャネル領域と、（ハ）チャネル領域上に絶縁されて配置された浮遊ゲート電極と、（ニ）浮遊ゲート電極上に絶縁されて配置された制御ゲート電極とを備えるデプレッション型のＭＩＳトランジスタである不揮発性半導体記憶装置であることを要旨とする。
【０００７】
本発明の第２の特徴は、列方向に一群として複数のメモリセルトランジスタが配列され、且つこの一群のメモリセルトランジスタが行方向に配列されてマトリクス状に複数のメモリセルトランジスタを配置した不揮発性半導体記憶装置であって、前記前記複数のメモリセルトランジスタのそれぞれはデプレッション型のＭＩＳトランジスタである不揮発性半導体記憶装置であることを要旨とする。
【０００８】
本発明の第３の特徴は、（イ）絶縁層上に設けられた第１導電型の半導体層上にゲート絶縁膜を堆積する工程と、（ロ）ゲート絶縁膜上に浮遊ゲート電極を堆積する工程と、（ハ）浮遊ゲート電極上に電極間絶縁膜を堆積する工程と、（ニ）電極間絶縁膜上に制御ゲート電極を堆積する工程と、（ホ）制御ゲート電極、電極間絶縁膜、浮遊ゲート電極及びゲート絶縁膜を貫通する溝を形成する工程と、（ヘ）溝の下方に位置する半導体層に第１導電型のソース及びドレイン領域を形成して、デプレッション型のメモリセルトランジスタを形成する工程とを含む不揮発性半導体記憶装置の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る不揮発性半導体記憶装置は、絶縁層（ＳＯＩ絶縁層）と、ＳＯＩ絶縁層上に複数のメモリセルトランジスタがマトリクス状に配置されたＮＡＮＤ型フラッシュＥＥＰＲＯＭである。図１は図２に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図を示す。図１に示すように、メモリセルトランジスタＭＴ11〜ＭＴ1nは、ＳＯＩ絶縁層１上に配置された対向する第１導電型（ｎ+型）のソース及びドレイン領域４２１〜４２（ｎ＋１）と、ソース及びドレイン領域４２１〜４２（ｎ＋１）に挟まれたソース及びドレイン領域４２１〜４２（ｎ＋１）より不純物密度の低い第１導電型（ｎ-型）のチャネル領域４１１〜４１ｎと、チャネル領域４１１〜４１ｎ上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備えるデプレッション型のＭＩＳトランジスタである。
【００１３】
メモリセルトランジスタＭＴ11〜ＭＴ1nは、ソース及びドレイン領域４２１〜４２（ｎ＋１）と同一導電型のチャネル領域４１１〜４１ｎを備えることにより、デプレッション型のＭＩＳトランジスタを構成している。「ＭＩＳトランジスタ」とは、ゲート電圧によるチャネル電流の制御を、ゲート電極とチャネル間に配置された絶縁膜（ゲート絶縁膜）を介して行う電界効果型トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）と定義される。ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2膜）が用いられる場合には、金属・酸化物・半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。ＭＩＳトランジスタのゲート絶縁膜の材料としては、ＳｉＯ2の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００１４】
図１において、例えばｎ個（ｎは整数）のメモリセルトランジスタＭＴ11〜ＭＴ1nが列方向に隣接して配置されている。メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ11〜ＭＴ1nと互いに共有するソース及びドレイン領域４２１〜４２（ｎ＋１）と、ソース及びドレイン領域４２１〜４２（ｎ＋１）間に挟まれたチャネル領域４１１〜４１ｎ上にゲート絶縁膜（トンネル酸化膜）１２を介して配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に電極間絶縁膜１４を介して配置された制御ゲート電極１５をそれぞれ備える。即ち、メモリセルトランジスタＭＴ11〜ＭＴ1nは、浮遊ゲート電極１３と制御ゲート電極１５が積層されたスタックゲート構造であり、且つデプレッション型ＭＩＳトランジスタである。電極間絶縁膜１４の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）、及びポリイミド等の有機樹脂等が使用可能である。
【００１５】
ＳＯＩ構造を実現するＳＯＩ絶縁層１の材料としては、ＳｉＯ2やサファイア（Ａｌ2Ｏ3）等が使用可能である。ＳＯＩ絶縁層１上に設けられた半導体層（ＳＯＩ層）２の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。このＳＯＩ層２に、ｎ-型のチャネル領域４１１〜４１ｎとｎ+型のソース及びドレイン領域４２１〜４２（ｎ＋１）が配置される。ここで、マトリクスの中の一の列方向に配列された複数のメモリセルトランジスタＭＴ11〜ＭＴ1nのうちの例えば一つのメモリセルトランジスタＭＴ11のドレイン領域４２２が、隣接する他のメモリセルトランジスタＭＴ12のソース領域４２２となるように、逐次一の列方向にソース領域４２１〜４２ｎ、チャネル領域４１１〜４１ｎ及びドレイン領域４２２〜４２（ｎ＋１）が延伸し、他の列方向のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するように複数本平行配列される。
【００１６】
メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の両端にそれぞれ隣接して２つの選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が配置されている。選択ゲートトランジスタＳＴＳ１は、列方向の配列の一端に位置するメモリセルトランジスタＭＴ11のソース領域４２１と共通領域となるｎ+型のドレイン領域４２１と、ドレイン領域４２１に隣接して配置された第２導電型（ｐ型）のチャネル領域４２と、チャネル領域４２に隣接して配置されたｎ+型のソース領域４３と、チャネル領域４２上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ａ，１５ａとを備えるエンハンスメント型ＭＩＳトランジスタである。ドレイン領域４２１、チャネル領域４２及びソース領域４３はＳＯＩ層２に配置される。選択ゲートトランジスタＳＴＤ１に隣接して、ドレイン領域４５上にビット線コンタクト１７が配置されている。
【００１７】
一方、選択ゲートトランジスタＳＴＤ１は、列方向の配列の他端に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）と共通領域となるｎ+型のソース領域４２（ｎ＋１）と、ソース領域４２（ｎ＋１）に隣接して配置されたｐ型のチャネル領域４４と、チャネル領域４４に隣接して配置されたｎ+型のドレイン領域４５と、チャネル領域４４上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ｂ，１５ｂとを備えるエンハンスメント型ＭＩＳトランジスタである。ソース領域４２（ｎ＋１）、チャネル領域４４及びドレイン領域４５はＳＯＩ層２に配置される。選択ゲートトランジスタＳＴＳ１に隣接して、ソース領域４３上にソース線コンタクト１８が配置されている。
【００１８】
図２に示すように、実施の形態に係る不揮発性半導体記憶装置のセルアレイの列方向には、ソース線コンタクト１８に接続されたソース線ＳＬ、選択ゲートトランジスタＳＴＳ１の選択ゲート電極１３ａ，１５ａが接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれの制御ゲート電極１５が接続されたワード線ＷＬ１〜ＷＬｎ、選択ゲートトランジスタＳＴＤ１の選択ゲート電極１３ｂ，１５ｂが接続された選択ゲート線ＳＧＤが配列している。行方向には、ビット線コンタクト１７に接続されたビット線ＢＬ１，ＢＬ２が配列されている。
【００１９】
図３は図２に示した行方向に沿ったＢ−Ｂ切断面で見た場合の断面図を示す。図３に示すように、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21のそれぞれの浮遊ゲート電極１３及びチャネル領域４１１間には素子分離絶縁膜６が埋め込まれている。即ち、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21は互いに完全に素子分離される。なお、複数のメモリトランジスタからなるセルアレイの外側に半導体基板上に配置されたセルアレイの周辺回路を更に備える。
【００２０】
図１〜図３に示した実施の形態に係る不揮発性半導体記憶装置の等価回路を図４に示す。図４に示すように、例えばｍ×ｎ（ｍは整数）個のデプレッション型ＭＩＳトランジスタであるメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnでセルアレイ１００が構成される。セルアレイ１００において、列方向に一群として複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが配列され、且つこの一群のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが行方向に配列されてマトリクス状に複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを配置している。
【００２１】
セルアレイ１００において、メモリセルトランジスタＭＴ11〜ＭＴ1n、及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が直列接続されてセルユニットを構成している。直列接続された一群のメモリトランジスタＭＴ11〜ＭＴ1nの配列の端部に位置するメモリセルトランジスタＭＴ11のソース領域には、メモリトランジスタＭＴ11〜ＭＴ1nを選択するエンハンスメント型の選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。直列接続された一群のメモリトランジスタＭＴ11〜ＭＴ1nの配列の端部に位置するメモリセルトランジスタＭＴ1nのドレイン領域には、メモリトランジスタＭＴ11〜ＭＴ1nを選択するエンハンスメント型の選択ゲートトランジスタＳＴＤ１のソース領域が接続される。選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn、及び選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ直列接続されてセルユニットを構成している。
【００２２】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。ソース線ＳＬにはソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1，メモリセルトランジスタＭＴ12，ＭＴ22，・・・・・，ＭＴm2、・・・・・メモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnのそれぞれのワード線ＷＬ１〜ＷＬｎは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ１〜ＷＬｍ及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。ビット線ＢＬ１〜ＢＬｍには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したデータを増幅する。
【００２３】
次に、実施の形態に係る不揮発性半導体記憶装置の書き込み動作、消去動作及び読み出し動作を順に説明する。図１に示したメモリセルトランジスタＭＴ11が浮遊ゲート電極１３に電子が蓄積されていない初期状態（データが１）のとき、メモリセルトランジスタＭＴ11の閾値電圧は、メモリセルトランジスタＭＴ11がデプレッション型であるので、図５に示すように、負の閾値電圧Ｖｅである。まず、実施の形態に係る不揮発性半導体記憶装置の書き込み動作の一例を図６及び図７を用いて、説明する。以下、書き込み動作及び読み出し動作時にメモリセルトランジスタＭＴ11を選択することとする。選択されたメモリセルトランジスタＭＴ11を「選択メモリセルトランジスタ」、選択されないメモリセルトランジスタＭＴ12〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを「非選択メモリセルトランジスタ」という。また、選択メモリセルトランジスタＭＴ11に接続されたビット線ＢＬ１及びワード線ＷＬ１を「選択ビット線」及び「選択ワード線」、非選択メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnのみ接続されたビット線ＢＬ２〜ＢＬｍ及びワード線ＷＬ２〜ＷＬｎを「非選択ビット線」及び「非選択ワード線」という。
【００２４】
選択ビット線ＢＬ１には０Ｖ、ソース線ＳＬには電源電圧Ｖcc（例えば３Ｖ）がそれぞれ印加される。選択ゲート線ＳＧＳには０Ｖが印加されて選択ゲートトランジスタＳＴＳ１がオフ状態となり、ソース線ＳＬがカットオフ状態となる。選択ゲート線ＳＧＤには電源電圧Ｖcc（例えば３Ｖ）が印加されて選択ゲートトランジスタＳＴＤ１がオン状態となり、選択ビット線ＢＬ１の０Ｖが選択メモリセルトランジスタＭＴ1nに転送される。
【００２５】
選択ワード線ＷＬ１には書き込み電圧Ｖpgm（例えば２０Ｖ）、及び非選択ワード線ＷＬ２〜ＷＬｍには中間電位Ｖpass1（例えば１０Ｖ）がそれぞれ印加される。選択メモリセルトランジスタＭＴ11、及び非選択メモリセルトランジスタＭＴ12〜ＭＴ1nは全てオン状態となり、選択ビット線ＢＬ１の０Ｖを転送する。
【００２６】
選択メモリセルトランジスタＭＴ11においては、図１に示した制御ゲート電極１５に書き込み電圧Ｖpgm（例えば２０Ｖ）が印加され、選択ビット線から０Ｖが転送されている浮遊ゲート電極１３直下のチャネル領域４１１と、浮遊ゲート電極１３間に高電界がかかり、ゲート絶縁膜１２を介して浮遊ゲート電極１３に電子が注入される。浮遊ゲート電極１３に電子が蓄積されると、選択メモリセルトランジスタＭＴ11の閾値電圧は、図５に示すように、負の閾値電圧ＶｅからΔＶだけ上昇して正の閾値電圧Ｖｐとなり、書き込み状態（データが０）となる。
【００２７】
一方、例えば非選択ビット線ＢＬ２〜ＢＬｍには電源電圧Ｖcc（例えば３Ｖ）がそれぞれ印加される。ここで選択ゲート線ＳＧＳには０Ｖが印加されて選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍはオフ状態となり、ソース線ＳＬがカットオフ状態となる。選択ゲート線ＳＧＤには電源電圧Ｖcc（例えば３Ｖ）が印加されて選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍがオン状態となり、非選択ビット線ＢＬ２〜ＢＬｍの電源電圧Ｖccからの選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍの閾値電圧Ｖｔｈを引いた電圧（例えば３Ｖ−ＶｔｈＶ）が非選択メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnに転送される。ここで、選択ゲート線ＳＧＳがカットオフ状態になっているので、選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍのゲートと上記転送されたソースとの電位差が、（Ｖｃｃ）−（Ｖｃｃ−Ｖｔｈ）＝ＶｔｈＶとなる。したがって、選択ゲートトランジスタＳＧＤ２〜ＳＧＤｍもカットオフ状態になる。
【００２８】
選択ゲートトランジスタＳＧＤ２〜ＳＧＤｍ、及び選択ゲートトランジスタＳＧＳ２〜ＳＧＳｍがカットオフされると、非選択メモルセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn下のチャネルはオンになった状態で、かつソース線ＳＬ及びビット線ＢＬ２〜ＢＬｍからはフローティングの状態となる。Ｖpgm／Ｖpass電位のカップリングにより、フローティングとなったチャネルの電位が昇圧される（Ｖcc以上、Ｖpass以下で例えば７〜８Ｖ）。
【００２９】
このようにして、非選択メモルセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnのチャネル電位が昇圧されるため、非選択メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnの制御ゲート電極１５にも書き込み電圧Ｖpgm（例えば２０Ｖ）が印加されたとしても、非選択メモリセルトランジスタＭＴ21〜ＭＴm1のチャネル領域と浮遊ゲート電極１３間の電位差が小さくなっており、電子が浮遊ゲート電極１３へ注入されない。
【００３０】
次に、実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を図６及び図８を用いて説明する。ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、選択されたブロック内のすべてのメモリセルトランジスタを一括して消去可能である。ここでは、セルアレイ１００のＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが一括消去される例を説明する。
【００３１】
すべてのビット線ＢＬ１〜ＢＬｍ及びソース線ＳＬにはそれぞれ消去電圧Ｖera（例えば２０Ｖ）が印加される。選択ゲート線ＳＧＤには初期電圧Ｖsgd（例えば４Ｖ）が印加されて選択ゲートトランジスタＳＴＤ１がオン状態となり、ビット線ＢＬ１〜ＢＬｍの消去電圧Ｖera（例えば２０Ｖ）がメモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnへ転送される。選択ゲート線ＳＧＳには初期電圧Ｖsgs（例えば４Ｖ）が印加されて選択ゲートトランジスタＳＴＳ１がオン状態となり、ソース線ＳＬの消去電圧Ｖera（例えば２０Ｖ）がメモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1へ転送される。
【００３２】
すべてのワード線ＷＬ１〜ＷＬｎには０Ｖが印加される。メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnはデプレッション型であるので、制御ゲート電極１５には０Ｖが印加されるとオン状態となる。ＳＯＩ層２に消去電圧Ｖera（例えば２０Ｖ）が印加されると、浮遊ゲート電極１３から電子がゲート絶縁膜１２を介してチャネル領域に引き抜かれる。浮遊ゲート電極１３から電子が放出されると、選択メモリセルトランジスタＭＴ11の閾値電圧は、図５に示すように正の閾値電圧ＶｐからΔＶだけ低下して負の閾値電圧Ｖｅとなり、消去状態（データが１）となる。この結果、メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnnは一括消去される。
【００３３】
次に、実施の形態に係る不揮発性半導体記憶装置の読み出し動作の一例を図６及び図９を用いて説明する。ビット線ＢＬ１〜ＢＬｍには、プリチャージ電圧Ｖbl（例えば１Ｖ）、ソース線ＳＬには０Ｖがそれぞれ印加される。選択ゲート線ＳＧＳには電源電圧Ｖcc（例えば３Ｖ）が印加されて選択ゲートトランジスタＳＴＳ１はオン状態となり、ソース線ＳＬの０ＶがメモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1へ転送される。選択ゲート線ＳＧＤには電源電圧Ｖcc（例えば３Ｖ）を印加されて選択ゲートトランジスタＳＴＤ１がオン状態となり、ビット線ＢＬ１〜ＢＬｍのプリチャージ電圧Ｖbl（例えば１Ｖ）がメモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnへそれぞれ転送される。
【００３４】
非選択ワード線ＷＬ２〜ＷＬｍには電源電圧Ｖccよりも大きな電圧Ｖread（例えば４．５Ｖ）が印加されて、非選択メモリセルトランジスタＭＴ12〜ＭＴ1n，ＭＴ21〜ＭＴ2n，ＭＴm1〜ＭＴmnはオン状態となり、トランスファートランジスタとして機能する。選択ワード線ＷＬ１には０Ｖが印加される。メモリセルトランジスタＭＴ11において、図１０及び図１１に示すように、制御ゲート電極１５に０Ｖが印加される。図１０に示すように浮遊ゲート電極１３に電子が蓄積されていないとき、図５に示すように選択メモリセルトランジスタＭＴ11の閾値電圧Ｖｅが０Ｖよりも低い。このため、制御ゲート電極１５の印加電圧が０Ｖでも選択メモリセルトランジスタＭＴ11がオン状態となり、チャネル電流が流れる。一方、図１１に示すように、浮遊ゲート電極１３に電子が蓄積されているとき、図５に示すように選択メモリセルトランジスタＭＴ11の閾値電圧Ｖｐが０Ｖよりも高い。このとき、図１１に示すように浮遊ゲート電極１３直下のチャネル領域４１１の空乏層Ａが広がり、メモリセルトランジスタＭＴ11はオフ状態となるので、チャネル電流が流れない。選択メモリセルトランジスタＭＴ11にチャネル電流が流れれば消去状態（データが「１」）と判定され、チャネル電流が流れなければ書き込み状態（データが「０」）と判定される。
【００３５】
図３８に、比較例としてのエンハンスメント型のメモリセルトランジスタＭＴ１１１〜ＭＴ１１ｎを示す。メモリセルトランジスタＭＴ１１１〜ＭＴ１１ｎは、ｐ型の半導体基板１１１の上部に設けられたｎ+型のソース及びドレイン領域１０４と、ソース及びドレイン領域１０４間のチャネル領域上に配置された浮遊ゲート電極１１３及び制御ゲート電極１１５を備える。エンハンスメント型のトランジスタのメモリセルトランジスタＭＴ１１１〜ＭＴ１１ｎでは、微細化に伴ってソース及びドレイン領域１０４間のチャネル領域の幅Ｗｃが狭くなりショートチャネル効果の影響が大きくなる。これに対して、図１に示したメモリセルトランジスタＭＴ11〜ＭＴ1nは、ソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎがｎ-型のチャネル領域４１１〜４１ｎで形成されたデプレッション型であるので、浮遊ゲート電極１３に電子が蓄積された状態ではチャネルが空乏化し、ショートチャネル効果の影響を低減することができる。
【００３６】
更に、図１１に示すように選択メモリセルトランジスタＭＴ11の浮遊ゲート電極１３に電子が蓄積されている場合に、読み出し動作時に制御ゲート電極１５に０Ｖが印加されるとチャネル領域４１１を空乏化するので、選択メモリセルトランジスタＭＴ11を十分にオフ状態とすることができる。なお、ＳＯＩ層２の厚さが薄いほど、メモリセルトランジスタＭＴ11〜ＭＴ1nが容易にオフできる。このため、ＳＯＩ層２の厚さは、好ましくは３０ｎｍ〜４０ｎｍ程度、更に好ましくは３０ｎｍ〜３５ｎｍ程度であれば良い。
【００３７】
また、ＳＯＩ技術を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでも、ＳＯＩ技術を用いないＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合と同様に、図５に示すように書き込み動作、消去動作及び読み出し動作時に、同一極性の印加電圧で動作可能となる。したがって、正負の両極性の動作電圧を印加する場合と比べて、タイミング調整が容易となり、周辺回路部の面積が小さくてすむ。
【００３８】
更に、図１に示したメモリセルトランジスタＭＴ11〜ＭＴ1nと列方向に直列接続された選択ゲートトランジスタＳＴＳ１，ＳＴＤ１はエンハンスメント型のトランジスタであるので、ソース線ＳＬ及びビット線ＢＬ１のカットオフが容易となる。
【００３９】
更に、図３９に示すように、比較例においてはチャネル領域１０４と半導体基板１１１間の容量ＣCh-subの影響が大きい。これに対して、図１に示すようにＳＯＩ層２がＳＯＩ絶縁層１上に形成されたＳＯＩ構造なので、ＳＯＩ層２の容量を低減可能となる。更に、図３９に示すように、比較例のメモリセルトランジスタＭＴ１１１，ＭＴ１２１間は、素子分離領域（ＳＴＩ）１０６で行方向に互いに分離されており、素子分離領域（ＳＴＩ）１０６間の寄生容量Ｃstiが生じる。これに対して、図３に示すように、行方向のメモリセルトランジスタＭＴ11，ＭＴ21同士は、素子分離絶縁膜６により完全に分離される。したがって、図３９に示した素子分離領域（ＳＴＩ）１０６間の寄生容量Ｃstiの影響を低減でき、パンチスルー耐圧やフィールド反転耐圧等を考慮しなくても良くなる。このため、図３に示した行方向における素子分離絶縁膜６の幅Ｗｓは、リソグラフィ技術やエッチング技術の最小幅に設定可能である。
【００４０】
なお、メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnnを駆動する図示を省略した周辺回路（ＭＯＳトランジスタ）も、ＳＯＩ絶縁層１上に設けられたＳＯＩ層２上に形成可能である。ＣＭＯＳ回路に用いられるｎチャネルＭＯＳトランジスタでは、選択ゲートトランジスタと同様に、ｐ型の不純物拡散層とｎ型の不純物拡散層を用いれば良い。ＣＭＯＳ回路に用いられるｐチャネルＭＯＳトランジスタでは、ｎ型の不純物拡散層とｐ型の不純物拡散層を用いれば良い。
【００４１】
次に、実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。ここで、図２に示したセルアレイ１００のＣ−Ｃ方向の切断面で見た列方向の工程断面図を図１２（ａ），図１３（ａ），・・・・・，図２３（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図１２（ｂ），図１３（ｂ），・・・・・，図２３（ｂ）に示す。
【００４２】
（イ）図１２（ａ）及び図１２（ｂ）に示すように、ＳＯＩ絶縁層１上に設けられた第１導電型のＳＯＩ層２を用意する。ＳＯＩ絶縁層１上にＳＯＩ層２を設ける手法として、サイモックス（ＳＩＭＯＸ）法や張り合わせ法等が使用可能である。ＳＩＭＯＸ法では、図示を省略したシリコン（Ｓｉ）基板に酸素をイオン注入して熱処理を行うことにより、Ｓｉ基板内部にＳＯＩ絶縁層１、及びＳＯＩ絶縁層１上にＳＯＩ層２を形成する。一方、張り合わせ法では、２枚のウェハのうち一方にＳＯＩ絶縁層１を形成して互いに張り合わせて熱処理を行い、一方のウェハを平坦研削して薄膜化させることによりＳＯＩ層２を形成する。
【００４３】
（ロ）次に、ＳＯＩ層２上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、図１３（ａ）及び図１３（ｂ）に示すように、パターニングされたレジスト膜２１をマスクとして用いてボロン（11Ｂ+）等のｐ型不純物をイオン注入する。残存したレジスト膜２１はレジストリムーバ等を用いて除去される。引き続き、ＳＯＩ層２上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。その後、図１４（ａ）及び図１４（ｂ）に示すように、パターニングされたレジスト膜２２をマスクとして用いて燐（31Ｐ+）又は砒素（75Ａｓ+）等のｎ型不純物をイオン注入する。なお、セルアレイ１００の周辺の周辺回路が形成される領域にも、必要であればレジスト膜を塗布してパターニングしたうえで適宜イオン注入が行われる。
【００４４】
（ハ）次に、図１５（ａ）及び図１５（ｂ）に示すように、熱酸化法によりＳｉＯ２膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。次に、ゲート絶縁膜１２の上に減圧ＣＶＤ（ＲＰＣＶＤ）法により浮遊ゲート電極となるＰドープの第１ポリシリコン層（浮遊ゲート電極）１３ｘを１０ｎｍ〜２００ｎｍ程度堆積する。次にＣＶＤ法によりＳｉ3Ｎ4膜等のマスク材５を５０ｎｍ〜２００ｎｍ程度堆積する。
【００４５】
（ニ）次に、マスク材５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング（ＲＩＥ）法により、マスク材５の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク材５をマスクにして、第１ポリシリコン層１３ｘ、ゲート絶縁膜１２及びＳＯＩ層２の一部をＳＯＩ絶縁層１に達するまで列方向に選択的に除去する。この結果、図１６（ａ）及び図１６（ｂ）に示すように、第１ポリシリコン層１３ｘ、ゲート絶縁膜１２及びＳＯＩ層２を貫通する溝部７が形成される。なお、図１６（ｂ）ではＳＯＩ絶縁層１の一部の除去されているが、ＳＯＩ絶縁層１は平坦なままであって良い。
【００４６】
（ホ）次に、図１７（ａ）及び図１７（ｂ）に示すように、ＣＶＤ法等により溝部７に素子分離絶縁膜６を２００ｎｍ〜１５００ｎｍ程度埋め込む。そして、図１８（ａ）及び図１８（ｂ）に示すように、化学的機械的研磨（ＣＭＰ）法により素子分離絶縁膜６をエッチバックして平坦化する。このとき、素子分離絶縁膜６の上面がゲート絶縁膜１２より高い位置にある。この結果、行方向のメモリセルトランジスタＭＴ11，ＭＴ21は、互いに完全に素子分離される。
【００４７】
（ヘ）次に、図１９（ａ）及び図１９（ｂ）に示すように、ＣＶＤ法等により、第１ポリシリコン層１３ｘの上面及び素子分離絶縁膜６の上面に電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜２３を塗布し、リソグラフィ技術を用いてレジスト膜２３をパターニングする。引き続き、図２０（ａ）及び図２０（ｂ）に示すように、パターニングされたレジスト膜２３をマスクとして用いて、ＲＩＥ等により電極間絶縁膜１４の一部に開口部８を形成する。その後、図２１（ａ）及び図２１（ｂ）に示すように、ＣＶＤ法により電極間絶縁膜１４上にＰドープの制御ゲート電極となる第２ポリシリコン層（制御ゲート電極）１５ｘを１０ｎｍ〜２００ｎｍ程度堆積する。
【００４８】
（ト）第２ポリシリコン層１５ｘ上にレジスト膜２４を塗布し、リソグラフィ技術を用いてレジスト膜２４をパターニングする。引き続き、図２２（ａ）及び図２２（ｂ）に示すように、パターニングされたレジスト膜２４をマスクとして用いて、ＲＩＥにより行方向に第２ポリシリコン層１５ｘ、電極間絶縁膜１４、及び第１ポリシリコン層１３ｘの一部をゲート絶縁膜１２に達するまで行方向に選択的に除去する。この結果、第２ポリシリコン層１５ｘ、電極間絶縁膜１４、及び第１ポリシリコン層１３ｘを貫通する溝が形成される。その後、レジストリムーバ等を用いてレジスト膜２４を除去する。
【００４９】
（チ）次に、第２ポリシリコン層１５ｘをマスクとして、ゲート絶縁膜１２を介して自己整合的に31Ｐ+又は75Ａｓ+をイオン注入する。その後熱処理すれば、第１ポリシリコン層１３ｘ及び第２ポリシリコン層１５ｘのｎ型不純物イオンが活性化して、浮遊ゲート電極１３及び制御ゲート電極１５が形成される。更に、図２３（ａ）及び図２３（ｂ）に示すように、ＳＯＩ層２内のｐ型不純物イオン及びｎ型不純物イオンが活性化して、図１に示すような溝の下方に位置するＳＯＩ層２にｎ+型の不純物拡散層（ソース及びドレイン領域）４２１，４２２、及び第１ポリシリコン層１３ｘ直下のＳＯＩ層２にｎ-型の不純物拡散層（チャネル領域）４１１が形成され、デプレッション型のメモリセルトランジスタＭＴ11が形成される。なお、図１に示すような溝の下方に位置するＳＯＩ層２にｎ+型の不純物拡散層（ソース及びドレイン領域）４２３〜４２（ｎ＋１）、及び第１ポリシリコン層１３ｘ直下のＳＯＩ層２にｎ-型の不純物拡散層（チャネル領域）４１２〜４１ｎも同様に形成され、図示を省略したメモリセルトランジスタが列方向及び行方向に交差してマトリクス状に形成される。
【００５０】
（リ）同時に、図２３（ａ）及び図２３（ｂ）に示すように、選択ゲート電極１３ａ，１５ａが形成される。更に、ＳＯＩ層２にｐ型の不純物拡散層（チャネル領域）４２、ｎ+型の不純物拡散層（ソース領域）４３が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＳ１が形成される。なお、図１に示した選択ゲート電極１３ｂ，１５ｂが形成されて、ＳＯＩ層２にｐ型の不純物拡散層（チャネル領域）４４及びｎ+型の不純物拡散層（ドレイン領域）４５が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＤ１も形成される。最後に、所定の配線や絶縁膜が形成・堆積されて、図１に示した不揮発性半導体記憶装置が完成する。
【００５１】
図１２（ａ）〜図２３（ｂ）に示した実施の形態に係る半導体記憶装置の製造方法によれば、図１に示した不揮発性半導体記憶装置が実現可能となる。また、図３９に示すような素子分離領域（ＳＴＩ）６を埋め込む必要がないので、微細加工容易となる。なお、図１２（ａ）〜図２３（ｂ）に示した不揮発性半導体記憶装置の製造方法は一例であり、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
【００５２】
（第１の変形例）
本発明の実施の形態の第１の変形例においては、図１に示したメモリセルトランジスタＭＴ11が、図２４に示すように、浮遊ゲート電極１３直下のＳＯＩ層２の一部までｎ+型のソース及びドレイン領域４２１，４２２が拡がっていても良い。
【００５３】
図１に示すように、浮遊ゲート電極１３直下がｎ-型のチャネル領域４１１のみで構成されている場合には、消去動作において、浮遊ゲート電極１３内に電子が蓄積されている状態で制御ゲート電極１５の電圧を０Ｖとした場合、ｎ-型のチャネル領域４１１に空乏層が形成される影響で、消去動作が遅くなる。
【００５４】
これに対して、第１の変形例によれば、図２４に示すように浮遊ゲート電極１３直下にｎ+型のソース及びドレイン領域４２１，４２２を設けることで、ｎ+型のソース及びドレイン領域４２１，４２２は空乏化しにくくなるため、浮遊ゲート電極１３とｎ+型のソース及びドレイン領域４２１，４２２間で電子を引き抜きやすくなる。このため、消去動作の高速化が可能となる。なお、浮遊ゲート電極１３直下のＳＯＩ層２の中央部にはｎ-型のチャネル領域４１１が設けられている。このため、読み込み動作のときに、図２５に示すように浮遊ゲート電極１５直下のｎ-型のチャネル領域４１１を空乏化させ、空乏層Ａ’を形成することでチャネル電流を十分にオフすることができる。
【００５５】
第１の変形例に係る不揮発性半導体記憶装置の製造方法としては、ソース及びドレイン拡散の際に、浮遊ゲート電極１３直下のＳＯＩ層２の中央部にはｎ-型のチャネル領域４１１を形成し、浮遊ゲート電極１５直下のＳＯＩ層２の一部までｎ型不純物が拡散させてソース及びドレイン領域４２１，４２２を形成すればよい。
【００５６】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法は、図１３（ａ）〜図１４（ｂ）に示すようにｐ型不純物及びｎ型不純物をＳＯＩ層２に選択的にイオン注入する代わりに、ＳＯＩ層２の全面にｐ型不純物のみイオン注入する。引き続き、図１５（ａ）〜図２２（ｂ）に示す手順は実質的に同様に行う。
【００５７】
そして、図２６に示すように、第２ポリシリコン層１５ｘをマスクとして用いて31Ｐ+等のｎ型不純物を自己整合的にイオン注入し、熱処理を行う。この結果、ＳＯＩ層２のｎ型不純物イオンが活性化され、図２７に示すようにｎ+型のソース及びドレイン領域４２１，４２２及びソース領域４３が形成される。更に、ｎ型不純物イオンが拡散して、浮遊ゲート電極１３直下のＳＯＩ層２にｎ-型のチャネル領域４１１を形成する。同様に、図１に示したｎ+型のソース及びドレイン領域４２３〜４２（ｎ＋１）、及びｎ-型のチャネル領域４１２〜４１ｎが形成される。更に、ｎ型不純物イオンが拡散して、ソース及びドレイン領域４２１及びソース領域４３が選択ゲート電極１３ａ，１５ａ直下に長さＬｎだけそれぞれ拡大する。ここで、メモリセルトランジスタＭＴ11の制御ゲート電極１５の長さＬｗ１は、ソース及びドレイン領域４２１及びソース領域４３が拡大する長さ２Ｌｎよりも狭く、選択ゲート電極１３ａ，１５ａの長さＬｓｇは、ソース及びドレイン領域４２１及びソース領域４３が拡大する長さ２Ｌｎよりも広く設定しておけば良い。
【００５８】
図１３（ａ）に示すように、選択ゲートトランジスタＳＴＳ１が形成されるＳＯＩ層２の長さＬｐの一部にｐ型不純物をイオン注入するのは困難である。これに対して第２の変形例によれば、図２７に示すように第２ポリシリコン層１５ｘをマスクとして用いて自己整合的にイオン注入して熱処理を行うので、ｐ型のチャネル長Ｌｐを形成するときに長さ２Ｌｎの寸法マージンが得られ、選択ゲート電極１３ａ，１５ａ直下のｐ型のチャネル領域４２を容易に形成可能となる。なお、図１に示した選択ゲートトランジスタＳＧＤ１の選択ゲート電極１３ｂ，１５ｂ直下のｐ型のチャネル領域４４も同様に容易に形成可能となる。他の手順は、図１２（ａ）〜図２３（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００５９】
（第３の変形例）
本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置は、図２８に示すように、ＳＯＩ絶縁層１ｘ下に半導体基板３０が配置されている点が、図１に示した不揮発性半導体記憶装置と異なる。半導体基板３０にはセルアレイ用凸部３０ｘが設けられ、ＳＯＩ絶縁層１ｘに設けられた第１開口部３２を介してソース領域４３と接続されている。ソース線コンタクト１８は、セルアレイ用凸部３０ｘ直上にソース領域４３を介して配置されている。
【００６０】
セルアレイの外側周辺に配置される周辺回路（ＭＩＳトランジスタ）Ｔｐは、図２９に示すように、ＳＯＩ絶縁層１ｘに設けられた第２開口部３３を介して周辺回路に接する半導体基板３０の周辺回路用凸部３０ｙを活性層として用いて形成されている。半導体基板３０の周辺回路用凸部３０ｙには不純物拡散層３１ａ，３１ｂが設けられている。不純物拡散層３１ａ，３１ｂ間のチャネル上にゲート絶縁膜１２を介して、ゲート電極１３ｃ，１５ｃが配置されている。周辺回路Ｔｐは、ＳＯＩ絶縁層１ｘにより隣接する図示を省略した素子と分離されている。第３の変形例によれば、周辺回路Ｔｐを、ＳＯＩ技術を用いたＳＯＩ絶縁層１上に形成するのではなく、現状の半導体基板３０にそのまま配置することが可能である。
【００６１】
次に、図２８及び図２９に示した第３の変形例に係る不揮発性半導体記憶装置の製造方法を、図３０（ａ），図３１（ａ），・・・・・，図３４（ａ）のセルアレイ部分と、図３０（ｂ），図３１（ｂ），・・・・・，図３４（ｂ）の周辺回路部分を合わせて説明する。
【００６２】
（イ）図３０（ａ）及び図３０（ｂ）に示すように、半導体基板３０を用意する。半導体基板３０上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ等により半導体基板の一部を選択的に除去する。この結果、図２８に示すように互いに実質的に同一水平レベルのセルアレイ用凸部３０ｘ及び周辺回路用凸部３０ｙが形成される。
【００６３】
（ロ）次に、ＣＶＤ法等により、図３２（ａ）及び図３２（ｂ）に示すように、半導体基板３０上にＳＯＩ絶縁層１ｘを堆積する。引き続き、図３３（ａ）及び図３３（ｂ）に示すように、ＣＭＰ等によりＳＯＩ絶縁層１ｘをセルアレイ用凸部３０ｘ及び周辺回路用凸部３０ｙが露出するまでエッチバックし平坦化する。
【００６４】
（ハ）次に、図３４（ａ）及び図３４（ｂ）に示すように、ＣＶＤ等によりＳＯＩ絶縁層１上にＳＯＩ層２を堆積する。その後、図２８に示すように、半導体基板３０のセルアレイ用凸部３０ｘ上にはＳＯＩ層２を介してソース線コンタクト１８が形成される。また、図２９に示すように、半導体基板３０の周辺回路用凸部３０ｙには、周辺回路Ｔｐが形成される。他の工程は、図１３（ａ）〜図２３（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００６５】
図３３（ａ）及び図３３（ｂ）に示したＣＭＰを行うとき、ある面積以上の平坦な面があると、ＣＭＰの平坦性の制御が難しくなる。第３の変形例によれば、セルアレイ部分で図３３（ａ）に示すように平坦なＳＯＩ絶縁層１ｘの一部からセルアレイ用凸部３０ｘが露出しているので、ＣＭＰの平坦性の制御が容易とる。
【００６６】
なお、周辺回路Ｔｐｘは、図３５に示すように、半導体基板３０上のＳＯＩ層２に配置されても良い。周辺回路Ｔｐｘは、隣接する図示を省略した素子と素子分離領域（ＳＴＩ）３１により素子分離されている。周辺回路Ｔｐｘは、ＳＯＩ層２の一部を選択的に除去して、素子分離領域（ＳＴＩ）３１を埋め込むことにより実現可能である。
【００６７】
（第４の変形例）
本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置は、図３６に示すように、図２に示した１トランジスタ／セル構造の平面パターン構造を拡張した２トランジスタ／セル構造であっても良い。図３６に示した不揮発性半導体記憶装置は、セルアレイ１００ｘ、カラムデコーダ１０４、センスアンプ１０２、第１ロウデコーダ１０１ｘ、第２ロウデコーダ１０１ｙ、及びソース線ドライバ１０３を備える。
【００６８】
セルアレイ１００ｘは、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１））個、但しｍ、ｎは自然数）のメモリセルＭＣ００〜ＭＣｍｎを有する。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴを有する。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続される。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、又はメモリセルトランジスタＭＴのドレイン領域を共有する。
【００６９】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。同一行にあるメモリセルの選択トランジスタＳＴのゲートは、選択ゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。又、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１０３に接続されている。
【００７０】
カラムデコーダ１０４は、列アドレス信号をデコードして、列アドレスデコード信号を得る。列アドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。第１及び第２ロウデコーダ１０１ｘ，１０１ｙは、行アドレス信号をデコードして、行アドレスデコード信号を得る。第１ロウデコーダ１０１ｘは、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１０１ｙは、読み出し時において、選択ゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。センスアンプ１０２は、第２ロウデコーダ１０１ｙ及びカラムデコーダ１０４によって選択されたメモリセルＭＣから読み出したデータを増幅する。ソース線ドライバ１０３は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００７１】
第４の変形例によれば、２トランジスタ／セル構造とすることで、メモリセルＭＣを確実にカットオフでき、正確な読み出し動作を行うことができる。更に、メモリセルトランジスタＭＴ１個に対して、ソース、ドレインの両側に選択トランジスタＳＴを接続した３トランジスタ／セル構成も、図２に例示した平面パターン構成から容易に拡張可能である点は勿論である。
【００７２】
（第５の変形例）
本発明の実施の形態の第５の変形例として、図１に示した不揮発性半導体記憶装置の応用例であるフラッシュメモリシステム１４２を図３７を用いて説明する。フラッシュメモリシステム１４２は、ホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６を備える。ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介してＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【００７３】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、且つＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【００７４】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【００７５】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【００７６】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【００７７】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【００７８】
第５の変形例によれば、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【００７９】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、実施の形態ではｍ×ｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを示したが、現実的には更に複数のメモリセルトランジスタでセルアレイが構成されていても良い。
【００８０】
また、実施の形態においては、２値ＮＡＮＤ型ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図（図２のＡ−Ａ方向の断面図）である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図（図２のＢ−Ｂ方向の断面図）である。
【図４】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す等価回路である。
【図５】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのＩＶ特性の一例を示すグラフである。
【図６】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの配線に印加する動作電圧の一例を示す表である。
【図７】本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための等価回路である。
【図８】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明するための等価回路である。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明するための等価回路である。
【図１０】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの浮遊ゲート電極に電子が蓄積されていない状態を説明する断面図である。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの浮遊ゲート電極に電子が蓄積されている状態を説明する断面図である。
【図１２】図１２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図（図２のＣ−Ｃ方向の工程断面図）である。図１２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す行方向の工程断面図（図２のＢ−Ｂ方向の工程断面図）である。
【図１３】図１３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１２（ａ）に引き続く列方向の工程断面図である。図１３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１２（ｂ）に引き続く行方向の工程断面図である。
【図１４】図１４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１３（ａ）に引き続く列方向の工程断面図である。図１４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１３（ｂ）に引き続く行方向の工程断面図である。
【図１５】図１５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１４（ａ）に引き続く列方向の工程断面図である。図１５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１４（ｂ）に引き続く行方向の工程断面図である。
【図１６】図１６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１５（ａ）に引き続く列方向の工程断面図である。図１６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１５（ｂ）に引き続く行方向の工程断面図である。
【図１７】図１７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１６（ａ）に引き続く列方向の工程断面図である。図１７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１６（ｂ）に引き続く行方向の工程断面図である。
【図１８】図１８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１７（ａ）に引き続く列方向の工程断面図である。図１８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１７（ｂ）に引き続く行方向の工程断面図である。
【図１９】図１９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１８（ａ）に引き続く列方向の工程断面図である。図１９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１８（ｂ）に引き続く行方向の工程断面図である。
【図２０】図２０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１９（ａ）に引き続く列方向の工程断面図である。図２０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１９（ｂ）に引き続く行方向の工程断面図である。
【図２１】図２１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２０（ａ）に引き続く列方向の工程断面図である。図２１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２０（ｂ）に引き続く行方向の工程断面図である。
【図２２】図２２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２１（ａ）に引き続く列方向の工程断面図である。図２２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３に引き続く行方向の工程断面図である。
【図２３】図２３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ａ）に引き続く列方向の工程断面図である。図２３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ｂ）に引き続く行方向の工程断面図である。
【図２４】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のメモリセルトランジスタの一例を示す断面図である。
【図２５】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のメモリセルトランジスタの動作を説明するための断面図である。
【図２６】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図（図２のＣ−Ｃ方向の工程断面図）である。
【図２７】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図３８に引き続く列方向の工程断面図である。
【図２８】本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図２９】本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の一例を示す断面図である。
【図３０】図３０（ａ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの製造方法の一例を示す工程断面図である。図３０（ｂ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の製造方法の一例を示す工程断面図である。
【図３１】図３１（ａ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの製造方法の図３０（ａ）に引き続く工程断面図である。図３１（ｂ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の製造方法の図３０（ｂ）に引き続く工程断面図である。
【図３２】図３２（ａ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの製造方法の図３１（ａ）に引き続く工程断面図である。図３２（ｂ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の製造方法の図３１（ｂ）に引き続く工程断面図である。
【図３３】図３３（ａ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの製造方法の図３２（ａ）に引き続く工程断面図である。図３３（ｂ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の製造方法の図３２（ｂ）に引き続く工程断面図である。
【図３４】図３４（ａ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置のセルアレイの製造方法の図３３（ａ）に引き続く工程断面図である。図３４（ｂ）は、本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の製造方法の図３３（ｂ）に引き続く工程断面図である。
【図３５】本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の周辺回路の他の一例を示す断面図である。
【図３６】本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置の２トランジスタ型のセルアレイの一例を示す等価回路である。
【図３７】本発明の実施の形態の第５の変形例に係る不揮発性半導体記憶装置を用いたフラッシュメモリシステムの一例を示すブロック図である。
【図３８】比較例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図３９】比較例に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【符号の説明】
【００８２】
１，１ｘ…絶縁層（ＳＯＩ絶縁層）
２…半導体層（ＳＯＩ層）
６…素子分離絶縁膜
１２…ゲート絶縁膜（トンネル酸化膜）
１３…浮遊ゲート電極（フローティングゲート電極）
１３ａ，１３ｂ，１５ａ，１５ｂ…選択ゲート電極
１４…電極間絶縁膜
１５…制御ゲート電極（コントロールゲート電極）
１７…ビット線コンタクト
１８…ソース線コンタクト
３０…半導体基板
３０ｘ…セルアレイ用凸部
３０ｙ…周辺回路用凸部
４２…ソース領域
４２…ソース及びドレイン領域
４２…チャネル領域
４２…ドレイン領域
４３…ソース領域
４４…チャネル領域
４５…ドレイン領域
１００，１００ｘ…セルアレイ
４１１〜４１ｎ…チャネル領域
４２１〜４２（ｎ＋１）…ソース及びドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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