(57)【要約】【課題】  絶縁体上に形成可能な半導体層の幅の制限を緩和しつつ、半導体層を絶縁体上に安価に形成できるようにする。【解決手段】  半導体基板１と第１半導体層２との界面近傍に高濃度半導体層２´を形成し、半導体基板１上に形成された溝６の側壁に支持体７を設けた後、第１半導体層２および高濃度半導体層２´を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２および高濃度半導体層２´に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成する。【選択図】      図４
2006156731.tif 000002
【特許請求の範囲】
【請求項１】
膜厚方向に組成の異なる部分が設けられた第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチング速度が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記第１半導体層よりもエッチング速度が小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記露出部を介して、前記空洞部内の半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項２】
膜厚方向に組成の異なる部分が設けられた第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチング速度が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング速度が小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第１半導体層との間に形成する工程と、
前記第１溝および前記第２溝を介して、前記空洞部内の半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項３】
前記第１半導体層は２以上の元素から構成され、前記第１半導体層の膜厚方向の一部の領域において、前記第１半導体層を構成する少なくとも１種類の元素が前記第１半導体層の他の領域よりも高い高濃度半導体層を備えることを特徴とする請求項１または２記載の半導体基板の製造方法。
【請求項４】
前記高濃度半導体層は、前記第１半導体層と前記第２半導体層との界面近傍に配置されていることを特徴とする請求項３記載の半導体基板の製造方法。
【請求項５】
前記高濃度半導体層は、前記第１半導体層と前記半導体基板との界面近傍に配置されていることを特徴とする請求項３記載の半導体基板の製造方法。
【請求項６】
前記高濃度半導体層は、前記第１半導体層と前記第２半導体層との界面近傍および前記第１半導体層と前記半導体基板との界面近傍に配置されていることを特徴とする請求項３記載の半導体基板の製造方法。
【請求項７】
前記高濃度半導体層は、前記第１半導体層の層内に埋め込まれていることを特徴とする請求項３記載の半導体基板の製造方法。
【請求項８】
前記高濃度半導体層は複数層設けられていることを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
前記高濃度半導体層は、前記第１半導体層と前記第２半導体層との界面近傍および前記第１半導体層と前記半導体基板との界面近傍に設けられるとともに、前記第１半導体層の層内に１層以上設けられていることを特徴とする請求項３記載の半導体基板の製造方法。
【請求項１０】
前記高濃度半導体層の膜厚は臨界膜厚以下であることを特徴とする請求項３から９のいずれか１項記載の半導体基板の製造方法。
【請求項１１】
前記高濃度半導体層の膜厚は２０ｎｍ以下であることを特徴とする請求項３から１０のいずれか１項記載の半導体基板の製造方法。
【請求項１２】
前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする請求項３から１１のいずれか１項記載の半導体基板の製造方法。
【請求項１３】
前記高濃度半導体層はＧｅ濃度が前記第１半導体層の他の領域よりも高いことを特徴とする請求項１２記載の半導体基板の製造方法。
【請求項１４】
前記第１半導体層の組成がＳｉ（１−Ｘ）Ｇｅ（ｘ）であるとすると、前記高濃度半導体層ではＸ＝０．５〜１．０、前記第１半導体層の他の領域ではＸ＝０．２〜０．４であることを特徴とする請求項１３記載の半導体基板の製造方法。
【請求項１５】
膜厚方向に組成の異なる部分が設けられた第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチング速度が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記第１半導体層よりもエッチング速度が小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記露出部を介して、前記空洞部内の半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献１に開示された方法では、ＳｉとＳｉＧｅとの選択比を利用してＳｉＧｅ層のみを選択的に除去するが、エッチング時の選択比の確保が容易ではなく、ＳｉＧｅ層のエッチング時にＳｉ層も一部エッチングされるため、Ｓｉ層の膜厚ばらつきを生じ、結果としてＳｉＧｅ層のエッチング距離に制限が発生し、ＳＯＩ層の幅が制約されるという問題があった。
【０００６】
そこで、本発明の目的は、絶縁膜上に形成可能な半導体層の幅の制限を緩和しつつ、半導体層を絶縁体上に安価に形成することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、膜厚方向に組成の異なる部分が設けられた第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチング速度が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記第１半導体層よりもエッチング速度が小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記露出部を介して、前記空洞部内の半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする。
【０００８】
これにより、第1半導体層中にエッチング速度が速い組成の異なる部分を膜厚方向の一部に設けることで、まず水平方向に第１半導体層を高速にエッチングしつつ同時に膜厚方向にエッチングを行うことが可能となる。膜厚方向のエッチング距離は、１０ｎｍ程度から数百ｎｍと水平方向のエッチング距離（数μｍ〜数十μｍ）と比べて１〜２桁以上短いため、水平方向のエッチングが進めば、膜厚方向のエッチングは比較的短時間に進む。すなわち、第１半導体層をエッチング速度の速い組成で全て形成した場合と大差ないエッチング時間でエッチングを終えることができる。一方、第１半導体層の膜厚は、以下の様に規定される。すなわち、第１半導体層の膜厚の約２倍がＳＯＩ構造の埋め込み酸化膜厚となるため、世代に応じて、上記のように１０ｎｍ〜数百ｎｍの膜厚が必要になる。以下の実施形態に示すように、エッチング速度の速い組成の異なる層は、膜厚の増加によって結晶欠陥を生じる場合があり、その許容される膜厚に限界がある場合が多い。そこで、エッチング速度の速い組成の異なる層と結晶欠陥を発生し難い層を積層することで第１半導体層を構成し、横方向エッチング速度の確保と第１半導体層の膜厚確保を両立した。その結果、第１半導体層および第２半導体層の結晶品質の劣化を抑制しつつ、第１半導体層のエッチング速度を速めることが可能となり、絶縁膜上に形成可能な第２半導体層の幅の制限を緩和しつつ、第２半導体層を絶縁膜上に安価に形成することが可能となる。
【０００９】
また、第１半導体層よりも第２半導体層のエッチング速度を小さくすることにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となる。さらに、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が陥没することを防止することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を絶縁膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体基板の製造方法によれば、膜厚方向に組成の異なる部分が設けられた第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチング速度が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング速度が小さな支持体を前記第１溝内に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第１半導体層との間に形成する工程と、前記第１溝および前記第２溝を介して、前記空洞部内の半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする。
【００１１】
これにより、第１半導体層の組成の異なる領域を一部設けることで、第１半導体層のエッチング速度を速めることができ、第１半導体層および第２半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な第２半導体層の幅を拡大することが可能となる。
また、第１溝内に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に絶縁膜を形成することが可能となり、第２半導体層の膜厚を精度よく制御することができる。さらに、素子分離領域も同時に形成可能であることから、工程の簡略化に寄与する。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層は２以上の元素から構成され、前記第１半導体層の膜厚方向の一部の領域において、前記第１半導体層を構成する少なくとも１種類の元素が前記第１半導体層の他の領域よりも高い高濃度半導体層を備えることを特徴とする。
これにより、第１半導体層の膜厚方向の一部に高濃度半導体層を設けることで、第１半導体層中の高濃度半導体層に沿って水平方向に高速にエッチングを行わせながら、第１半導体層の膜厚方向にエッチングを行わせることが可能となる。エッチング速度が速い高濃度半導体層は第１半導体層の膜厚方向の一部に設ければ十分であり、残り膜厚は結晶欠陥が発生し難い低濃度半導体層で形成することができる。このため、第１半導体層のエッチング速度を速めつつ、第１半導体層および第２半導体層に転位等の結晶欠陥を発生させない様にすることが可能となる。その結果、絶縁膜上に形成可能な第２半導体層の幅を拡大することができ、トランジスタ等のレイアウト上の制約（チャンネル幅の大きいトランジスタを分割してレイアウトする等）を緩和することができる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層は、前記第１半導体層と前記第２半導体層との界面近傍に配置されていることを特徴とする。
もともと界面近傍のエッチング速度は速いが、界面近傍に高濃度半導体層を形成することでこの効果が助長され、更に早い横方向のエッチング速度が達成される。これにより、第２半導体層のエッチングを抑制しつつ、第１半導体層の横方向のエッチング距離を確保できる。その結果、絶縁膜上に形成可能な第２半導体層の幅を拡大することができる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層は、前記第１半導体層と前記半導体基板との界面近傍に配置されていることを特徴とする。
これにより、前記内容と同様に、界面近傍に高濃度半導体層を形成することで、エッチング速度が増長される効果のほかに、まず半導体基板側からエッチングが進むことから、第２半導体層がエッチング液に晒される時間が短縮され、第２半導体層の膜厚均一性確保にも寄与する。
【００１５】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層は、前記第１半導体層と前記第２半導体層との界面近傍および前記第１半導体層と前記半導体基板との界面近傍に配置されていることを特徴とする。
これにより、第１半導体層の上下面に沿って水平方向に高速にエッチングを行わせながら、第１半導体層の膜厚方向にエッチングを行わせることが可能となり、第１半導体層の膜厚方向に対して上下の２方向からエッチングを行わせることができる。このため、第１半導体層のエッチング速度をさらに速めることが可能となり、第２半導体層の結晶品質及び膜厚均一性に対する悪影響を抑制しつつ、絶縁膜上に形成可能な第２半導体層の幅を拡大することができる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層は、前記第１半導体層の層内に埋め込まれていることを特徴とする。
これにより、高濃度半導体層に沿って第１半導体層内を水平方向に掘り進ませることが可能となり、第１半導体層を膜厚方向に分断しながら、第１半導体層の膜厚方向にエッチングを行わせることが可能となる。このため、分断された第１半導体層のエッチングを膜厚方向に同時に行わせることができ、第１半導体層のエッチング速度を速めることが可能となる。また、半導体基板と第１半導体層の少なくとも界面付近、及び第１半導体層と第２半導体層の少なくとも界面付近を低濃度の半導体層で形成できるため、転位等の結晶欠陥が発生し難いという特徴がある。また、高濃度半導体層も半導体基板上に直接形成した場合に比べて、結晶欠陥が発生し難いという特徴があり、更なる高濃度化が可能となり、エッチング速度の向上に寄与する。この結果、第１半導体層および第２半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な第２半導体層の幅を拡大することができる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層は複数層設けられていることを特徴とする。
これにより、高濃度半導体層に沿って露出された露出面を第１半導体層に複数層形成することが可能となり、その露出面を起点として第１半導体層の膜厚方向にエッチングを行わせることが可能となる。このため、第１半導体層の膜厚方向に対して複数の方向からエッチングを行わせることができ、第１半導体層および第２半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な第２半導体層の幅を拡大することができる。
【００１８】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層は、前記第１半導体層と前記第２半導体層との界面近傍および前記第１半導体層と前記半導体基板との界面近傍に設けられるとともに、前記第１半導体層の層内に１層以上設けられていることを特徴とする。
これにより、第１半導体層が水平方向に露出された露出面を３層以上形成することが可能となり、その露出面を起点として第１半導体層の膜厚方向にエッチングを行わせることが可能となる。このため、第１半導体層の膜厚方向に対して複数の方向からエッチングを行わせることができ、第１半導体層および第２半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な第２半導体層の幅を拡大することができる。
【００１９】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層の膜厚は臨界膜厚以下であることを特徴とする。
これにより、高濃度半導体層を設けた場合においても、第１半導体層の結晶品質の劣化を抑制しつつ、第１半導体層をエピタキシャル成長させることができる。このため、第１半導体層および第２半導体層の結晶品質の劣化を抑制しつつ、第１半導体層のエッチング速度を速めることが可能となり、絶縁膜上に形成可能な第２半導体層の幅を拡大しつつ、第２半導体層を絶縁膜上に安価に形成することが可能となる。
【００２０】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層の膜厚は２０ｎｍ以下であることを特徴とする。
これにより、高濃度半導体層を構成する少なくとも１種類の元素の濃度を高くした場合においても、高濃度半導体層の結晶品質を維持することができ、高濃度半導体層のエッチングレートを速めることを可能としつつ、高濃度半導体層上に形成される第１半導体層または第２半導体層の結晶品質の劣化を抑制することができる。
【００２１】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする。
これにより、第１半導体層と第２半導体層との間の格子整合をとることを可能としつつ、第１半導体層と第２半導体層とのエッチング速度を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。因みに、Ｇｅ濃度５０％のＳｉＧｅ層では、その臨界膜厚が２０ｎｍ程度であり、Ｇｅ濃度７０％のＳｉＧｅ層ではその臨界膜厚は１０ｎｍ以下である。
【００２２】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記高濃度半導体層はＧｅ濃度が前記第１半導体層の他の領域よりも高いことを特徴とする。
これにより、ＳｉＧｅ層のＧｅ濃度の高い領域を膜厚方向の一部に限定した上で、ＳｉＧｅ層が水平方向に露出された露出面を形成しながら、その露出面を起点としてＳｉＧｅ層を膜厚方向にエッチングすることが可能となる。このため、Ｓｉ層およびＳｉＧｅ層の結晶品質の劣化を抑制しつつ、ＳｉＧｅ層のエッチング速度を速めることが可能となり、絶縁膜上に形成可能なＳｉ層の幅の制限を緩和しつつ、Ｓｉ層を絶縁膜上に安価に形成することが可能となる。
【００２３】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層の組成がＳｉ（１−Ｘ）Ｇｅ（ｘ）であるとすると、前記高濃度半導体層ではＸ＝０．５〜１．０、前記第１半導体層の他の領域ではＸ＝０．２〜０．４であることを特徴とする。
これにより、ＳｉＧｅ層のＧｅ濃度を調整することで、エッチングレートが高い領域をＳｉＧｅ層の水平方向に形成することができる。このため、ＳｉＧｅ層のＧｅ濃度の高い領域を膜厚方向の一部に限定した上で、ＳｉＧｅ層が水平方向に露出された露出面を形成しながら、その露出面を起点としてＳｉＧｅ層を膜厚方向にエッチングすることが可能となり、Ｓｉ層およびＳｉＧｅ層の結晶品質の劣化を抑制しつつ、ＳｉＧｅ層のエッチング速度を速めることが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚方向に組成の異なる部分が設けられた第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチング速度が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記第１半導体層よりもエッチング速度が小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記露出部を介して、前記空洞部内の半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２５】
これにより、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を広範囲に渡って除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に第１絶縁膜を形成することができる。このため、バルク基板を用いて、絶縁膜上に半導体層を形成することが可能となるとともに、絶縁膜上に形成可能な半導体層の幅の制限を緩和することが可能となり、コスト増を抑制しつつ、品質の良いＳＯＩトランジスタを形成することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００２７】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。ここで、第１半導体層２には膜厚方向に組成の異なる部分が設けられている。例えば、第１半導体層２は２以上の元素から構成することができる。そして、第１半導体層２を構成する少なくとも１種類の元素が第１半導体層２よりも高い高濃度半導体層２´を、半導体基板１と第１半導体層２との界面近傍に形成することができる。なお、第１半導体層２および高濃度半導体層２´としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。
【００２８】
また、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチング速度が大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。
【００２９】
また、例えば、第１半導体層２がＳｉＧｅで構成されている場合、高濃度半導体層２´のＧｅ濃度は第１半導体層２の他の領域よりも高くすることができる。ここで、第１半導体層２の組成がＳｉ（１−Ｘ）Ｇｅ（ｘ）であるとすると、高濃度半導体層２´ではＸ＝０．５〜１．０、第１半導体層２の他の領域ではＸ＝０．２〜０．４とすることが好ましい。
【００３０】
ＳｉＧｅ層とＳｉ層の選択エッチングには、弗硝酸等が好適であるが、ＳｉＧｅ層のエッチング速度は、Ｇｅ濃度を上げるにつれて、直線的ではなく、指数関数的に増大する。その結果、高Ｇｅ濃度ＳｉＧｅ層がまず高速にエッチングされる。第１半導体層を全て高Ｇｅ濃度ＳｉＧｅ層で形成することも考えられるが、Ｇｅ濃度を上げると、結晶欠陥が発生する臨界膜厚が減少する。一方、第１半導体層の膜厚の約２倍が最終的なＳＯＩ構造の埋め込み酸化膜厚となるため、世代に応じて、１０ｎｍ〜数百ｎｍの膜厚が必要になる。例えば、Ｇｅ濃度７０％のＳｉＧｅでは、その臨界膜厚は１０ｎｍ以下となることから、高濃度半導体層のみで第１半導体層を形成することは一般に難しい。従って、本発明では、第１半導体層を高濃度半導体層と低濃度半導体層を積層させることで形成し、最終的な埋め込み酸化膜厚の確保と、横方向のエッチング距離、即ち第２半導体層の平面的なサイズの確保を両立させた。
【００３１】
図９〜図１２は、本発明の一実施形態に係るＳｉＧｅ層における膜厚方向のＧｅ濃度分布を示す図である。なお、図９〜図１２の例では、半導体基板１としてＳｉ基板、第１半導体層２としてＳｉＧｅ層、第２半導体層３としてＳｉ層、高濃度半導体層２´としてＧｅ高濃度層を用いた場合を例にとって示す。
図９において、ＳｉＧｅ層におけるＧｅ高濃度層がＳｉ基板とＳｉＧｅ層との界面近傍に設けられている。これにより、もともと界面近傍のエッチング速度は速いが、界面近傍に高濃度半導体層を形成することでこの効果が助長され、更に早い横方向のエッチング速度が達成される。また、まず半導体基板側からエッチングが進むことから、第２半導体層がエッチング液に晒される時間が短縮され、第２半導体層の膜厚均一性確保にも寄与する。また、Ｇｅ高濃度層をＳｉ層に接触させることなく、ＳｉＧｅ層の膜厚方向の一部にＧｅ高濃度層を設けることができる。このため、Ｓｉ層の結晶品質に対して悪影響を与えることなく、酸化膜１０上に形成可能なＳｉ層の幅を拡大することができる。
【００３２】
また、図１０において、ＳｉＧｅ層におけるＧｅ高濃度層がＳｉ層とＳｉＧｅ層との界面近傍に設けられている。これにより、前記内容と同様に、もともと界面近傍のエッチング速度は速いが、界面近傍に高濃度半導体層を形成することでこの効果が助長され、更に早い横方向のエッチング速度が達成される。このため、Ｓｉ層の結晶品質に対する悪影響を抑制しつつ、酸化膜１０上に形成可能なＳｉ層の幅を拡大することができる。
【００３３】
また、図１１において、ＳｉＧｅ層におけるＧｅ高濃度層がＳｉＧｅ層内に設けられている。これにより、高濃度半導体層に沿って第１半導体層内を水平方向に掘り進ませることが可能となり、第１半導体層を膜厚方向に分断しながら、第１半導体層の膜厚方向にエッチングを行わせることが可能となる。このため、分断された第１半導体層のエッチングを膜厚方向に同時に行わせることができ、第１半導体層のエッチング速度を速めることが可能となる。また、半導体基板と第１半導体層の少なくとも界面付近、及び第１半導体層と第２半導体層の少なくとも界面付近を低濃度の半導体層で形成できるため、転位等の結晶欠陥が発生し難いという特徴がある。また、高濃度半導体層も半導体基板上に直接形成した場合に比べて、低Ｇｅ濃度のＳｉＧｅ層が間に入ることで結晶欠陥が発生し難いという特徴があり、更なる高濃度化が可能となり、エッチング速度の向上に寄与する。その結果、第１半導体層および第２半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な第２半導体層の幅、即ち平面的なサイズを拡大することができる
また、図１２に示すように、ＳｉＧｅ層におけるＧｅ高濃度層のＧｅ濃度を徐々に変化させるようにしてもよい。これにより、ＳｉＧｅ層における格子定数を徐々に変化させることが可能となり、ＳｉＧｅ層の結晶品質の劣化を抑制しつつ、Ｇｅ高濃度層をＳｉＧｅ層の一部に設けることができる。
【００３４】
また、Ｇｅ高濃度層をＳｉＧｅ層の界面またはＳｉＧｅ層内に複数層設けるようにしてもよい。これにより、Ｇｅ高濃度層に沿って露出された露出面をＳｉＧｅ層に複数層形成することが可能となり、その露出面を起点としてＳｉＧｅ層の膜厚方向にエッチングを行わせることが可能となる。このため、ＳｉＧｅ層の膜厚方向に対して複数の方向からエッチングを行わせることができ、ＳｉＧｅ層およびＳｉ層の結晶品質に対する悪影響を抑制しつつ、酸化膜１０上に形成可能なＳｉ層の幅を拡大することができる。
【００３５】
なお、図１２に示したＧｅ濃度を徐々に変化させる方法は、図１０、図１１に示した実施形態や、上記のようなＧｅ高濃度層をＳｉＧｅ層の界面またはＳｉＧｅ層内に複数層設ける場合をはじめ広く応用可能である。
そして、図１において、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
【００３６】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、犠牲酸化膜４、第２半導体層３、第１半導体層２および高濃度半導体層２´をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００３７】
次に、図３に示すように、第２半導体層３の側壁に成膜され、第２半導体層３を半導体基板１上で支持する支持体７を溝６内に形成する。なお、第２半導体層３の側壁に成膜された支持体７を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１半導体層２、第２半導体層３および高濃度半導体層２´の側壁ならびに半導体基板１の表面に支持体７を選択的に形成することができる。なお、支持体７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、支持体７としてＳｉを用いることが好ましい。
【００３８】
これにより、支持体７と第２半導体層３との間の格子整合をとることを可能としつつ、支持体７と第１半導体層２との間の選択比を確保することができる。また、支持体７の材質として、Ｓｉなどの半導体を用いることにより、第１半導体層２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体７の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００３９】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、犠牲酸化膜４、第２半導体層３、第１半導体層２および高濃度半導体層２´をパターニングすることにより、高濃度半導体層２´の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域の残りの部分に対応させることができる。
【００４０】
なお、高濃度半導体層２´の一部を露出させる場合、高濃度半導体層２´の表面でエッチングを止めるようにしてもよいし、高濃度半導体層２´をオーバーエッチングして高濃度半導体層２´に凹部を形成するようにしてもよい。あるいは、溝８内の高濃度半導体層２´を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、高濃度半導体層２´のエッチングを途中で止めることにより、溝８内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内の半導体基板１のオーバーエッチングを抑制することができる。
【００４１】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２および高濃度半導体層２´に接触させることにより、第１半導体層２および高濃度半導体層２´をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、第１半導体層２と高濃度半導体層２´との組成を異ならせることにより、第１半導体層２よりも高濃度半導体層２´のエッチングレートを高くすることができる。例えば、第１半導体層２がＳｉＧｅで構成されている場合、高濃度半導体層２´のＧｅ濃度を第１半導体層２よりも高くすることにより、第１半導体層２よりも高濃度半導体層２´のエッチングレートを高くすることができる。
【００４２】
このため、第１半導体層２の膜厚方向の一部の領域に高濃度半導体層２´を設けることにより、第１半導体層２が完全に除去される前に高濃度半導体層２´を予め除去することができ、高濃度半導体層２´に沿って第１半導体層２を露出させながら、その露出面を起点として第１半導体層２を膜厚方向にエッチングすることが可能となる。この結果、第１半導体層２および第２半導体層３の結晶品質の劣化を抑制しつつ、第１半導体層２のエッチング速度を速めることが可能となり、酸化膜１０上に形成可能な第２半導体層３の幅の制限を緩和しつつ、第２半導体層３を酸化膜１０上に安価に形成することが可能となる。
【００４３】
また、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００４４】
なお、半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１半導体層２および高濃度半導体層２´を除去することが可能となる。
次に、図６に示すように、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の第２半導体層３の側壁に酸化膜１１を形成し、さらに、支持体７を酸化膜１２に変化させる。
【００４５】
これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の酸化膜１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化することができる。
【００４６】
また、エッチング速度が互いに異なる第１半導体層２および第２半導体層３を半導体基板１上に順次成膜するとともに、溝６、８の形成を２回に分けて行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成することが可能となる。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可能となる。
【００４７】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に酸化膜１０を形成することが可能となる。このため、溝６、８内にそれぞれ形成された酸化膜１２、１１が侵食されることを防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層３にトランジスタを形成することが可能となる。
【００４８】
また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層３下の第１半導体層２を除去するための溝を別途設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４９】
なお、酸化膜１０、１１、１２を形成した後、高温アニールを行うようにしてもよい。これにより、酸化膜１０、１１、１２をリフローさせることが可能となり、酸化膜１０、１１、１２のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
また、図６の方法では、半導体基板１および半導体層３の熱酸化を行うことにより、半導体基板１と半導体層３との間の空洞部９に酸化膜１０を形成する方法について説明したが、ＣＶＤなどの方法により、半導体基板１と半導体層３との間の空洞部９に絶縁膜を埋め込むようにしてもよい。
【００５０】
次に、図７に示すように、ＣＶＤなどの方法により溝６、８内に埋め込み絶縁層１３を埋め込んだ後、犠牲酸化膜４および酸化防止膜５を除去する。これにより、溝６、８内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、犠牲酸化膜４および酸化防止膜５を除去してから、溝６、８内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。
【００５１】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。
【００５２】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。
【００５３】
これにより、第２半導体層３を半導体基板１上で安定して支持することを可能としつつ、第２半導体層３と半導体基板１との間の第１半導体層２を広範囲に渡って除去することが可能となるとともに、第２半導体層３の熱酸化により、第２半導体層３の裏面側に酸化膜１０を形成することができる。このため、バルク基板を用いることで、酸化膜１０上に第２半導体層３を形成することが可能となるとともに、酸化膜１０上に形成可能な第２半導体層３の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いＳＯＩトランジスタを形成することが可能となる。
【００５４】
なお、上述した実施形態では、酸化膜１０、１１、１２を形成した後、溝６、８内に埋め込み絶縁層１３を一括して埋め込む方法について説明したが、溝８を形成する前に、支持体７が形成された溝６内に絶縁体を埋め込むようにしてもよい。これにより、支持体７を絶縁体で補強することが可能となり、溝６の幅が狭い場合においても、第２半導体層３を半導体基板１上で安定して支持することができる。
【００５５】
また、上述した実施形態では、酸化膜１０を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、酸化膜１０、１１、１２を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、酸化膜１０、１１、１２を形成するようにしてもよい。この場合、酸化膜１０、１１、１２の形成時に第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００５６】
なお、図１〜図８に示した実施形態は一例であり、本発明はこれに限定されるものではない。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係るＳｉＧｅ層におけるＧｅ濃度分布を示す図。
【図１０】本発明の一実施形態に係るＳｉＧｅ層におけるＧｅ濃度分布を示す図。
【図１１】本発明の一実施形態に係るＳｉＧｅ層におけるＧｅ濃度分布を示す図。
【図１２】本発明の一実施形態に係るＳｉＧｅ層におけるＧｅ濃度分布を示す図。
【符号の説明】
【００５８】
１  半導体基板、２  第１半導体層、３  第２半導体層、４  犠牲酸化膜、５  酸化防止膜、６、８  素子分離用溝、７  支持体、９  空洞部、１０、１１、１２  酸化膜、１３  埋め込み絶縁層、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ  サイドウォールスペーサ、２５ａ、２５ｂ  ソース／ドレイン層、２´  高濃度半導体層
【図１】
2006156731.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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