(57)【要約】【課題】  短チャネル効果を抑制し、かつ、ソース領域またはドレイン領域の抵抗を低減させた半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、絶縁層８上に設けられた半導体層１０ａと、  前記半導体層１０ａの所定の領域に開口１２が設けられ、該開口１２の底部に位置する第１半導体層部１０Ａと、  前記開口１２が設けられていない領域である第２半導体層部１０Ｂと、  少なくとも前記第１半導体層部１０Ａの上方に設けられたゲート絶縁層２２と、  前記第１半導体層部１０Ａの上方にある前記ゲート絶縁層２２の上方に設けられたゲート電極２４と、  前記第２半導体層部１０Ｂに設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み、  前記開口１２は、その断面形状が上端方向に向かって径が大きくなる逆テーパ形状を有する。【選択図】      図１
2006148019.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に設けられた半導体層と、
前記半導体層の所定の領域に開口が設けられ、該開口の底部に位置する第１半導体層部と、
前記開口が設けられていない領域である第２半導体層部と、
少なくとも前記第１半導体層部の上方に設けられたゲート絶縁層と、
前記第１半導体層部の上方にある前記ゲート絶縁層の上方に設けられたゲート電極と、
前記第２半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記開口は、その断面形状が上端方向に向かって径が大きくなる逆テーパ形状を有する、半導体装置。
【請求項２】
絶縁層上に設けられた第１半導体層部と、
前記絶縁層上で、前記第１半導体層部の両側に設けられ、該第１半導体層部と比して膜厚が大きい第２半導体層部と、
少なくとも前記第１半導体層部の上方に設けられたゲート絶縁層と、
前記第１半導体層部の上方にある前記ゲート絶縁層の上方に設けられたゲート電極と、
前記第２半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記第２半導体層部は、前記第１半導体層部との境界部に向かって膜厚が小さくなる形状を有している、半導体装置。
【請求項３】
請求項２において、
前記第１半導体層部と前記第２半導体層部との境界において、
前記第１半導体層部と接していない前記第２半導体層部の側面に沿った第１線と、前記第２半導体層部の上面に沿った第２線とのなす角θの角度は、９０°＜θ＜１８０°である、半導体装置。
【請求項４】
（ａ）絶縁層上の半導体層の上方に所定の領域に開口を有するマスク層を形成すること、
（ｂ）前記マスク層を用いて前記半導体層の一部を除去して開口部を設け、該開口部の底部に位置する第１半導体層部と、該第１半導体層部と比して膜厚が異なる第２半導体層部とを形成すること、
（ｃ）少なくとも前記第１半導体層部の上方にゲート絶縁層を形成すること、
（ｄ）前記第１半導体層部の前記ゲート絶縁層の上方にゲート電極を形成すること、
（ｅ）前記第２半導体層部にソース領域またはドレイン領域となる不純物領域の形成を行うこと、
を含み、
前記開口部は、その底部の径と比して該開口部の上端のなす径が大きくなるように形成される、半導体装置の製造方法。
【請求項５】
請求項４において、
前記開口部は、その断面形状が前記半導体層の表面方向に向かって逆テーパ形状を有するように形成される、半導体装置の製造方法。
【請求項６】
（ａ）絶縁層上の半導体層の上方に所定の領域に開口を有するマスク層を形成すること、
（ｂ）前記マスク層を用いて前記半導体層の一部を除去して開口部を設け、該開口部の底部に位置する第１半導体層部と、該第１半導体層部と比して膜厚が異なる第２半導体層部とを形成すること、
（ｃ）前記開口部に前記第１半導体層の保護層を埋め込むこと、
（ｄ）前記保護層および前記第２半導体層部の一部を除去すること、
（ｅ）少なくとも前記第１半導体層部の上方にゲート絶縁層を形成すること、
（ｆ）前記第１半導体層部の前記ゲート絶縁層の上方にゲート電極を形成すること、
（ｇ）前記第２半導体層部にソース領域またはドレイン領域となる不純物領域の形成を行うこと、
を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記（ｄ）は、前記保護層および前記第２半導体層部の除去速度Ｘと、前記マスク層の除去速度Ｙの比（Ｘ／Ｙ）が大きい条件で除去される、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記（ａ）のマスク層の形成と、前記（ｆ）の前記ゲート電極の形成は、同じマスクパターンで行われる、半導体装置の製造方法。
【請求項９】
請求項６ないし８のいずれかにおいて、
前記（ａ）の前記マスク層は、酸化膜である、半導体装置の製造方法。
【請求項１０】
請求項６ないし９のいずれかにおいて、
前記（ｄ）は、ウエットエッチングにより行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、バルクウエハ上に直接形成された従来の半導体装置（バルク型の半導体装置）に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるＳＯＩ構造の半導体装置が注目されている。ＳＯＩ構造の半導体装置において、寄生容量の低減は、低消費電力による動作や高速な動作を可能とし、低閾値電圧による低動作電圧化は消費電力が動作電圧（電源電圧）の２乗に比例することから低消費電力化に大きく貢献することができる。
【０００３】
このようなＳＯＩ構造の電界効果型トランジスタは、支持基板の上に埋め込み酸化膜などの絶縁層を形成し、絶縁層上の半導体層にソース領域およびドレイン領域が形成される。
【特許文献１】特開平８−８３９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年の半導体装置のさらなる微細化に伴い、このようなＳＯＩ構造の電界効果型トランジスタにおいて、短チャネル効果の抑制のために半導体層の薄膜化が進められている。しかし、半導体層の薄膜化が進むとその一方で、薄い半導体層にソース領域およびドレイン領域を形成しなくてはならず、浅いソース領域およびドレイン領域が形成されることとなる。そのため、ソース領域およびドレイン領域の抵抗が高くなってしまうという問題がある。
【０００５】
本発明の目的は、短チャネル効果を抑制し、かつ、ソース領域またはドレイン領域の抵抗を低減することができ、特性の向上した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体装置は、絶縁層上に設けられた半導体層と、
前記半導体層の所定の領域に開口が設けられ、該開口の底部に位置する第１半導体層部と、
前記開口が設けられていない領域である第２半導体層部と、
少なくとも前記第１半導体層部の上方に設けられたゲート絶縁層と、
前記第１半導体層部の上方にある前記ゲート絶縁層の上方に設けられたゲート電極と、
前記第２半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記開口は、その断面形状が上端方向に向かって径が大きくなる逆テーパ形状を有する。
【０００７】
（２）本発明の半導体装置は、
絶縁層上に設けられた第１半導体層部と、
前記絶縁層上で、前記第１半導体層部の両側に設けられ、該第１半導体層部と比して膜厚が大きい第２半導体層部と、
少なくとも前記第１半導体層部の上方に設けられたゲート絶縁層と、
前記第１半導体層部の上方にある前記ゲート絶縁層の上方に設けられたゲート電極と、
前記第２半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記第２半導体層部は、前記第１半導体層部との境界に向かって膜厚が小さくなる形状を有している。
【０００８】
（３）本発明の半導体装置において、
前記第１半導体層部と前記第２半導体層部との境界において、
前記第１半導体層部と接していない前記第２半導体層部の側面に沿った第１線と、前記第２半導体層部の上面に沿った第２線とのなす角θの角度は、９０°＜θ＜１８０°であることができる。
【０００９】
ここで、「θ」とは、第１線と第２線のなす角うち、前記絶縁層が設けられている向きに形成される角をいう。
【００１０】
本発明の半導体装置によれば、チャネル領域（ゲート電極の下方の領域）は、膜厚の小さい第１半導体層部に、ソース領域およびドレイン領域は膜厚の大きい第２半導体層部に設けられることとなる。ＳＯＩ構造の半導体装置では、高速動作を実現するために、半導体層の薄膜化の要請があるが、そのために、不純物領域の寄生抵抗の増大が問題となることがある。しかし、本発明では、チャネル領域となる領域の半導体層の膜厚を小さくすることで、高速動作化と寄生抵抗の低減とが共に図ることできる、半導体装置を提供することができる。
【００１１】
また、第２半導体層部は、第１半導体層部との境界方向に対してその膜厚が小さくなる形状を有する。つまり、第２半導体層部の上端の側面は傾斜を有していることとなり、上端部を９０度よりも大きな角度にすることができる。そのため、第１半導体層部に上端部での電界の集中を抑制することができる。その結果、ドレイン耐圧の低下が抑制された半導体装置を提供することができる。
【００１２】
なお、本発明において、特定のＡ層の上方に設けられたＢ層とは、Ａ層の上に直接Ｂ層が設けられている場合と、Ａ層の上に他の層を介してＢ層が設けられている場合とを含む。
【００１３】
（４）本発明の半導体装置の製造方法は、
（ａ）絶縁層上の半導体層の上方に所定の領域に開口を有するマスク層を形成すること、
（ｂ）前記マスク層を用いて前記半導体層の一部を除去して開口部を設け、該開口部の底部に位置する第１半導体層部と、該第１半導体層部と比して膜厚が異なる第２半導体層部とを形成すること、
（ｃ）少なくとも前記第１半導体層部の上方にゲート絶縁層を形成すること、
（ｄ）前記第１半導体層部の前記ゲート絶縁層の上方にゲート電極を形成すること、
（ｅ）前記第２半導体層部にソース領域またはドレイン領域となる不純物領域の形成を行うこと、
を含み、
前記開口部は、その底部の径と比して上端のなす径が大きくなるように形成される。
【００１４】
本発明の半導体装置の製造方法によれば、チャネル領域となる第１半導体層部と不純物領域となる第２半導体層部との膜厚を異ならせることができ、かつ、開口部の形状を制御することで、第２半導体層部においてゲート電極側の上端部の角度を９０°よりも大きな角度にすることができる。そのため、上述の作用効果を有する半導体装置を製造することができる。
【００１５】
ここで、第２半導体層部においてゲート電極側の上端部の角度とは、上記（３）で述べた「θ」が示す角度のことをいう（以下の説明においても同様）。
【００１６】
（５）本発明の半導体装置の製造方法において、前記開口部は、その断面形状が前記半導体層の表面方向に向かって逆テーパ形状を有するように形成されることができる。
【００１７】
この態様によれば、第２半導体層部の側面の一部は傾斜をなすこととなり、上端部の角度を９０度より大きい角度にすることができる。
【００１８】
（６）本発明の半導体装置の製造方法は、
（ａ）絶縁層上の半導体層の上方に所定の領域に開口を有するマスク層を形成すること、
（ｂ）前記マスク層を用いて前記半導体層の一部を除去して開口部を形成し、該開口部の底部に位置する第１半導体層部と、該第１半導体層部と比して膜厚が異なる第２半導体層部とを形成すること、
（ｃ）前記開口部に前記第１半導体層の保護層を埋め込むこと、
（ｄ）前記保護層と、前記第２半導体層部の一部を除去すること、
（ｅ）少なくとも前記第１半導体層部の上方にゲート絶縁層を形成すること、
（ｆ）前記第１半導体層部の前記ゲート絶縁層の上方にゲート電極を形成すること、
（ｇ）前記第２半導体層部にソース領域またはドレイン領域となる不純物領域の形成を行うこと、を含む。
【００１９】
本発明の半導体装置の製造方法によれば、チャネル領域となる第１半導体層部と不純物領域となる第２半導体層部との膜厚を異ならせることができ、かつ、（ｄ）により、ゲート電極側の第２半導体層部の上端部を除去することができる。これにより、上述の作用効果を有する半導体装置を製造することができる。
【００２０】
（７）本発明の半導体装置の製造方法において、前記（ｄ）は、前記保護層および前記第２半導体層部の除去速度Ｘと、前記マスク層の除去速度Ｙの比（Ｘ／Ｙ）が大きい条件で除去されることができる。
【００２１】
（８）本発明の半導体装置の製造方法において、前記（ａ）のマスク層の形成と、前記（ｆ）の前記ゲート電極の形成は、同じマスクパターンで行われることができる。
【００２２】
この態様によれば、前記マスク層およびゲート電極の形成を同一のマスクパターンで行うことができ、マスクの枚数が増加することはない。そのため、半導体装置の製造にかかるコストの削減に寄与することができる。
【００２３】
（９）本発明の半導体装置の製造方法において、前記（ａ）の前記マスク層は、酸化膜であることができる。
【００２４】
（１０）本発明の半導体装置の製造方法において、前記（ｄ）は、ウエットエッチングにより行われることができる。
【００２５】
この態様によれば、開口の底部に設けられることとなる第１半導体層部へのダメージの低減を図ることができる。第１半導体層部は、チャネル領域となる半導体層であるために、結晶状態などが整っていることが好ましい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２７】
１．半導体装置
本実施の形態にかかる半導体装置１００は、ＳＯＩ構造を有し、電界効果型トランジスタ２０がＳＯＩ基板に形成されている。ＳＯＩ基板は、支持基板６上に、絶縁層（酸化シリコン層）８および半導体層１０が積層されて構成されている。半導体層１０としては、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層などを例示することができる。
【００２８】
まず、ＳＯＩ基板について説明する。本実施の形態にかかるＳＯＩ基板では、半導体層１０は、第１半導体層部１０Ａと、この第１半導体層部１０Ａと比してその膜厚が大きい第２半導体層部１０Ｂとからなる。このとき、第１半導体層部１０Ａと第２半導体層部１０Ｂの膜厚については、半導体装置１００に求める特性に応じて適宜設定することができる。
【００２９】
次に、ＳＯＩ基板に形成されている電界効果型トランジスタ２０について説明する。電界効果トランジスタ２０は、第１半導体層部１０Ａの上に設けられたゲート絶縁層２２と、ゲート絶縁層２２の上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール絶縁層２６と、第２半導体層部１０Ｂに設けられた不純物領域２８と、を含んでいる。不純物領域２８は、ソース領域またはドレイン領域（以下、「ソース／ドレイン領域」ともいう）となる。
【００３０】
図１には、第１半導体層部１０Ａの上にのみゲート絶縁層２２が設けられている場合を図示したが、これに限られず、少なくともゲート電極２４の下に設けられていればよい。また、サイドウォール絶縁層２６の下方に位置する第２半導体層部１０Ｂには、必要に応じて、エクステンション領域（図示せず）が設けられていてもよい。
【００３１】
つまり、本実施の形態の半導体装置では、チャネル領域（ゲート電極２４の下方にある半導体層領域）となる半導体層と比して、ソース／ドレイン領域が形成される半導体層の膜厚は大きい。
【００３２】
次に、不純物領域２８が設けられている第２半導体層部１０Ｂの形状について図２を参照しつつ、さらに説明する。図２は、図１のＡ部を拡大して示す図である。図２に示すように、第２半導体層部１０Ｂは、第１半導体層部１０Ａと第２半導体層部１０Ｂとの境界位置Ｂに近づくにつれて、その膜厚が小さくなる形状を有している。つまり、第１半導体層部１０Ａの上面と、第２半導体層部１０Ｂの側面の一部とにより開口部１２が画定されているが、その開口部１２は、上方向に向かって径が大きくなる逆テーパ形状を有している。さらに、具体的には、第１半導体層部１０Ａと接していない前記第２半導体層部１０Ｂの側面に沿った第１線「Ｉ」と、第２半導体層部１０Ｂの上面に沿った第２線「ＩＩ」とのなす角θの角度は、９０°＜θ＜１８０°になっていることが好ましい。このように、ゲート電極２４側において、第２半導体層部１０Ｂの上端部の角度が９０°より大きいために、電界の集中を抑制することができることになる。
【００３３】
本実施の形態の半導体装置１００によれば、チャネル領域（ゲート電極の下方の領域）は、膜厚の小さい第１半導体層部１０Ａに、不純物領域２８は膜厚の大きい第２半導体層部１０Ｂに設けられることとなる。ＳＯＩ構造の半導体装置では、高速動作を実現するために、半導体層の薄膜化の要請があるが、そのために、不純物領域の寄生抵抗の増大が問題となることがある。しかし、本実施の形態によれば、チャネル領域となる第１半導体層部１０Ａの膜厚を小さくしつつも、不純物領域２８が形成される第２半導体層部１０Ｂについては、所望の膜厚を確保することで、高速動作化と寄生抵抗の低減とが共に図ることできる半導体装置を提供することができる。
【００３４】
また、第２半導体層部１０Ｂの上端部の角度が、緩やかな角度を有するために、電界の集中を抑制することができる。その結果、ドレイン耐圧の低下が抑制された半導体装置を提供することができる。
【００３５】
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について説明する。図３〜７は、図１および図２に示す半導体装置の製造工程を示す模式的な断面図である。
【００３６】
（１）まず、図３に示すように、支持基板６の上に、絶縁層８および半導体層１０ａが順次積層されたＳＯＩ基板を準備する。半導体層１０ａとしては、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層などを例示することができる。その後、半導体層１０ａの上に、熱酸化またはＣＶＤなどによりシリコン酸化膜を形成し、後述のゲート電極を形成するためのマスクパターンを用いてシリコン酸化膜をパターニングし、マスク層３０を形成する。なお、マスク層の材質は、酸化シリコンのほか、窒化シリコン、酸窒化シリコンなどを用いても良い。
【００３７】
（２）次に、図４に示すように、マスク層３０を用いてその膜厚を小さくするために半導体層１０の一部を除去する。半導体層１０の除去は、公知のエッチング方法、たとえば、ウエットエッチングやドライエッチングなどにより行うことができる。これにより、半導体層１０に開口部１２が形成され、開口部１２の底部に位置する第１半導体層部１０Ａと、第１半導体層部１０Ａと比して、膜厚が大きい第２半導体層部１０Ｂとが形成される。
【００３８】
（３）次に、図５に示すように、開口部１２を埋込むように、保護層１４を形成する。この保護層１４は、後の工程（４）において、第１半導体層１０Ａが除去されてしまうことを防ぐために設けられる層である。保護層１４の材質は、後の工程（４）で保護層１４のエッチングの際に、保護層１４の除去速度Ｘとマスク層３０の除去速度Ｙとの比（Ｘ／Ｙ）が大きくなるような条件を満たす材質であれば、特に限定されない。たとえば、半導体層１０が単結晶シリコン層で、マスク層３０が酸化シリコン層である場合、保護層１４は、シリコンゲルマニウム層を用いることができる。たとえば、ゲルマニウム組成比が３０％のシリコンゲルマニウムと、熱酸化シリコンのエッチング速度の比（Ｘ／Ｙ）は、重量パーセントが０．３％のフッ酸と、４１％硝酸の混合液（フッ硝酸）をエッチャントとして用いた場合、３４となる。
【００３９】
（４）次に、保護層１４と、第２半導体層１０Ｂの一部を除去する。この工程は、ウエットエッチングまたはドライエッチングなどの公知の除去方法を用いて行うことができる。この工程により、第２半導体層部１０Ｂの上端部の一部を除去し、逆テーパ形状を有する開口部１２を形成することができる。
【００４０】
以下に、本工程の一例として、保護層１４がシリコンゲルマニウム層であるときに、これをウエットエッチングで行う場合を説明する。このとき、エッチング液としては、保護層１４および第２半導体層部１０Ｂのエッチング速度Ｘと、マスク層３０のエッチング速度Ｙとの比（Ｘ／Ｙ）が大きくなるようなエッチング液を用いる。つまり、保護層１４および第２半導体層部１０Ｂは、良好にエッチングできるが、マスク層３０はエッチングされ難いエッチング液を用いるのである。上述の例では、たとえば、フッ硝酸（フッ酸と硝酸の混合液）を用いることができる。このウエットエッチングでは、上面からエッチングされるため、図６に示すように、第１半導体層１０Ａの上面が露出する前に、第２半導体層部１０Ｂの側面が露出してしまうことになる。そのため、第２半導体層部１０Ｂの一部がその露出面１２ａからエッチングされることとなる。そして、図７に示すように、保護層１４のエッチングが終了する時には、上方向にその径が広がった逆テーパ形状の開口部１２を形成することができる。つまり、第２半導体層部１０Ｂの側面の一部は傾斜を有する形状になっている。ここで、保護層１４のエッチング速度をＺ、第２半導体層部１０Ｂのエッチング速度をＷとすると、保護層１４のエッチング速度Ｚと第２半導体層部１０Ｂのエッチング速度Ｗの比（Ｚ／Ｗ）と、図２で示したθの間には、
ｔａｎ−１（Ｚ／Ｗ）＝２π‐θ
の関係がある。
【００４１】
たとえば、Ｚ／Ｗが２，１，０．５のとき、θはそれぞれ、１１７°、１３５°、１５３°となる。
その後、マスク層３０を除去する。
【００４２】
（５）次に、半導体層１０に電界効果型トランジスタ２０を形成する（図１参照）。以下に、電界効果トランジスタ２０の形成方法の一例を説明する。
【００４３】
まず、必要に応じて、しきい値を調整するために、所定の導電型の不純物を少なくとも第１半導体層部１０Ａに導入する。不純物の導入は、たとえば、公知のイオン注入技術などにより行うことができる。
【００４４】
次に、第１半導体層部１０Ａおよび第２半導体層部１０Ｂの上に、ゲート絶縁層２２を公知の技術により形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成することができる。その後、ゲート絶縁層２２の上に、ゲート電極となる導電層（図示せず）を形成し、この導電層をパターニングすることで、ゲート電極２４を形成する。このとき、導電層のパターニングに用いるマスクパターンと、上記（１）でマスク層３０を形成する際に用いたマスクパターンと同一のものを用いることができる。この場合、マスク数を増加させる必要がないため、コストの低減に寄与することができる。
【００４５】
ついで、ゲート電極２４の側面にサイドウォール絶縁層２６を形成する。サイドウォール絶縁層２６は、ゲート電極２４を覆い半導体層１０の上方に公知の絶縁層（図示せず）を形成して、これに異方性エッチングを施すことにより形成される。その後、第２半導体層部１０Ｂに、所定の導電型の不純物を導入することで、不純物領域２８が形成される。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００４６】
本実施の形態の半導体装置の製造方法によれば、チャネル領域となる第１半導体層部１０Ａと不純物領域２８が形成される第２半導体層部１０Ｂとの膜厚を異ならせることができる。さらに、開口部１２の形状を制御することで、第２半導体層部１０Ｂのゲート電極２４側の上端部の角度を９０°よりも大きな角度にすることができる。そのため、１．の項で述べた作用効果を有する半導体装置を製造することができる。
【００４７】
（変形例）
また、本実施の形態にかかる半導体装置の製造方法は、上述の記載に限定されず、以下の方法により形成することもできる。この変形例にかかる半導体装置の製造方法について、図８を参照しつつ説明する。
【００４８】
まず、上述の実施の形態と同様にして、支持基板６の上に、絶縁層８および半導体層１０ａが順次積層されたＳＯＩ基板（図３参照）を準備する。ついで、半導体層１０ａの上に所定のパターンを有するマスク層３０を形成する。実施の形態で述べたマスク層３０は、第１半導体層部１０Ａを形成したい領域の上方にのみ開口を有していたが、本変形例では、第１半導体層部１０Ａ形成領域の上方と、さらに、その外延を含む開口を有している。
【００４９】
ついで、このマスク層３０を用いて半導体層１０ａを公知の技術によりエッチングし、開口部１２を形成する。このとき、開口部１２が上方向に向かってその径が広がる逆テーパ形状を有するように、エッチングガスもしくはエッチング液、処理時間などを制御して行う。ついで、マスク層３０を除去し、開口部１２の底部である第１半導体層部１０Ａと、その両側に設けられた膜厚の大きい第２半導体層部１０Ｂを形成することができる。
【００５０】
ついで、このＳＯＩ基板に上述の実施の形態（５）と同様にして、電界効果トランジスタ２０を形成することで、図１および図２に示す半導体装置を製造することができる。
【００５１】
本変形例によれば、一のエッチング工程で所望の開口部１２を形成することができ、より簡易な工程で本実施の形態にかかる半導体装置を製造することができるという利点がある。
【００５２】
なお、本発明は上述の実施の形態に限定されることなく、本発明の要旨の範囲内で適宜変形が可能である。
【図面の簡単な説明】
【００５３】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図３】図１および図２に示す半導体装置の製造方法の一工程を示す断面図。
【図４】図１および図２に示す半導体装置の製造方法の一工程を示す断面図。
【図５】図１および図２に示す半導体装置の製造方法の一工程を示す断面図。
【図６】図１および図２に示す半導体装置の製造方法の一工程を示す断面図。
【図７】図１および図２に示す半導体装置の製造方法の一工程を示す断面図。
【図８】図１および図２に示す半導体装置の製造方法の変形例を説明する断面図。
【符号の説明】
【００５４】
６…支持基板、  ８…前記絶縁層、  ８…絶縁層、  １０Ａ…第１半導体層部、  １０Ｂ…第２半導体層部、  １０（ａ）…半導体層、  １２…開口部、  １４…保護層、  ２０…電界効果型トランジスタ、  ２２…ゲート絶縁層、  ２４…ゲート電極、  ２６…サイドウォール絶縁層、  ２８…不純物領域、  ３０…マスク層、  １００…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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