(57)【要約】    【課題】  素子面積が小さく、誤読み出しの少ない強誘電体メモリ装置を提供する。    【解決手段】  第１のビット線及び第１のプレート線に接続された第１のメモリセルと、第２のビット線及び第１のプレート線に接続された第２のメモリセルと、プレート線制御信号に基づいて第１のプレート線の電圧を制御するプレート線制御回路と、プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、第１のビット線と遅延回路との間に設けられ、遅延信号に基づいて第１のビット線の電圧を変化させるキャパシタと、第１のビット線の電圧と第２のビット線の電圧とを比較して、第２のメモリセルに記憶されたデータを判定するセンスアンプと、を備えた強誘電体メモリ装置。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のビット線及び第１のプレート線に接続された第１のメモリセルと、
第２のビット線及び前記第１のプレート線に接続された第２のメモリセルと、
プレート線制御信号に基づいて前記第１のプレート線の電圧を制御するプレート線制御回路と、
前記プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、
前記第１のビット線と前記遅延回路との間に設けられ、前記遅延信号に基づいて前記第１のビット線の電圧を変化させるキャパシタと、
前記第１のビット線の電圧と前記第２のビット線の電圧とを比較して、前記第２のメモリセルに記憶されたデータを判定するセンスアンプと、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記プレート線制御回路は、前記第１のプレート線の電圧を制御して、前記第１のメモリセル及び前記第２のメモリセルに蓄積された電荷を、それぞれ前記第１のビット線及び前記第２のビット線に放出させ、
前記キャパシタは、前記第１のビット線に電荷を供給して前記第１のビット線の電圧を制御しており、
前記遅延回路は、前記第１のメモリセル及び前記第２のメモリセルが前記第１のビット線及び前記第２のビット線に電荷を放出するタイミングが、前記キャパシタが前記第１のビット線に電荷を供給するタイミングと略一致するように、前記プレート線制御信号を遅延させて前記遅延信号を生成することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記遅延信号に基づいて、前記センスアンプを動作させるか否かを制御するセンスアンプ制御回路をさらに備えたことを特徴とする請求項１又は２記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリ装置に関する。本発明は、特に、素子面積が小さく、読み出し速度が速い強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来の半導体不揮発性メモリとして、特開平９−１３４５９４号公報（特許文献１）に開示されたものがある。上記従来の半導体不揮発性メモリは、常誘電体キャパシタおよびメモリセルと同形の強誘電体キャパシタを含むダミーセルを有し、強誘電体キャパシタが疲労する前のメモリセルのニ値の分極情報に対応する二つのデータ線電位の丁度中間電位より低い参照電位を発生させている。
【特許文献１】特開平９−１３４５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の半導体不揮発性メモリは、メモリセルとダミーセルを動作させる制御信号がそれぞれ異なり、これらの制御信号を生成するための回路を別途設けなければならない。また、上記従来の半導体不揮発性メモリは、ビット線毎にダミーセルが設けられているため、ビット線毎に常誘電体キャパシタを設けなければならないので、素子面積が大きくなるという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の形態によれば、第１のビット線及び第１のプレート線に接続された第１のメモリセルと、第２のビット線及び前記第１のプレート線に接続された第２のメモリセルと、プレート線制御信号に基づいて前記第１のプレート線の電圧を制御するプレート線制御回路と、前記プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、前記第１のビット線と前記遅延回路との間に設けられ、前記遅延信号に基づいて前記第１のビット線の電圧を変化させるキャパシタと、前記第１のビット線の電圧と前記第２のビット線の電圧とを比較して、前記第２のメモリセルに記憶されたデータを判定するセンスアンプと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記構成では、プレート線制御回路がプレート線制御信号に基づいてプレート線の電圧を変化させて第１のメモリセル及び第２のメモリセルに蓄積された電荷をそれぞれ第１のビット線及び第２のビット線に放出させるタイミングは、プレート線制御信号の電圧が変化するタイミングよりも遅延するところ、キャパシタはプレート線制御信号を遅延させた遅延信号に基づいて第１のビット線に電荷を供給することとなる。そして、センスアンプは、第２のメモリセルから放出された電荷が供給された第２のビット線の電圧を、キャパシタからも電荷が供給された第１のビット線の電圧を基準として、第２のメモリセルに記憶されたデータを判定することとなる。従って、上記構成によれば、簡易な構成で、第１のメモリセル及び第２のメモリセルからデータが読み出されたときに、第１のビット線の電圧を、第２のメモリセルに記憶されたデータが“０”である場合の第２のビット線の電圧と当該データが“１”である場合の第２のビット線の電圧との間に短時間で設定できるので、読み出し速度が速く、誤読み出しが少なく、素子面積が小さい強誘電体メモリ装置を提供することができる。
【０００７】
上記強誘電体メモリ装置において、前記プレート線制御回路は、前記第１のプレート線の電圧を制御して、前記第１のメモリセル及び前記第２のメモリセルに蓄積された電荷を、それぞれ前記第１のビット線及び前記第２のビット線に放出させ、前記キャパシタは、前記第１のビット線に電荷を供給して前記第１のビット線の電圧を制御しており、前記遅延回路は、前記第１のメモリセル及び前記第２のメモリセルが前記第１のビット線及び前記第２のビット線に電荷を放出するタイミングが、前記キャパシタが前記第１のビット線に電荷を供給するタイミングと略一致するように、前記プレート線制御信号を遅延させて前記遅延信号を生成してもよい。
【０００８】
上記構成では、第２のメモリセルが第２のビット線に電荷を供給するタイミングが、キャパシタが第１のビット線に電荷を供給するタイミングと略一致することとなる。すなわち、当該キャパシタによって第１のビット線の電圧が変化し始めるタイミングは、第２のメモリセルによって第２のビット線の電圧が変化し始めるタイミングと略一致することとなる。従って、上記構成によれば、第１のビット線の電圧を、第２のメモリセルに記憶されたデータが“０”である場合の第２のビット線の電圧と当該データが“１”である場合の第２のビット線の電圧との間にさらに短時間で設定できるので、さらに読み出し速度が速く、誤読み出しが少ない強誘電体メモリ装置を提供することができる。
【０００９】
上記強誘電体メモリ装置は、前記遅延信号に基づいて、前記センスアンプを動作させるか否かを制御するセンスアンプ制御回路をさらに備えてもよい。
【００１０】
上記構成では、センスアンプが遅延信号に基づいて動作を開始するので、さらに誤読み出しが少ない強誘電体メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明の強誘電体メモリ装置の一実施形態を示す図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、ワード線制御回路１２０と、プレート線制御回路１３０と、センスアンプ１４０と、遅延回路１５０と、センスアンプ制御回路１６０と、接地回路１７０と、キャパシタの一例である常誘電体キャパシタＣＡＰとを備えて構成される。
【００１３】
メモリセルアレイ１１０は、アレイ状に配置されたｎ×ｍ個（ｎ、ｍは２以上の正の整数）のメモリセルＭＣと、ｍ個のメモリセルＤＭＣとを有して構成される。メモリセルＭＣは、ワード線ＷＬ１〜ｍ、プレート線ＰＬ１〜ｍ、及び第２のビット線の一例であるビット線ＢＬ１〜ｎに接続されており、また、メモリセルＤＭＣは、ワード線ＷＬ１〜ｍ、プレート線ＰＬ１〜ｍ、及び第１のビット線の一例であるダミービット線ＤＢＬに接続されている。具体的には、各ワード線ＷＬ１〜ｍ及び各プレート線ＰＬ１〜ｍには１つのメモリセルＤＭＣが接続されており、ダミービット線ＤＢＬにはｍ個のメモリセルＤＭＣが接続されている。
【００１４】
メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲ及び強誘電体キャパシタＣを有する。ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬ１〜ｍに接続され、ソースがビット線ＢＬ１〜ｎに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されており、ワード線ＷＬ１〜ｍの電圧に基づいて、ビット線ＢＬ１〜ｎを強誘電体キャパシタＣの一方端に接続するか否かを切り換える。また、強誘電体キャパシタＣは、その他方端がプレート線ＰＬ１〜ｍに接続されている。そして、強誘電体キャパシタＣは、その一方端と他方端の電位差、すなわち、ビット線ＢＬ１〜ｎとプレート線ＰＬ１〜ｍとの電位差に基づいて、所定のデータを記憶し保持する。
【００１５】
メモリセルＤＭＣは、ｎ型ＭＯＳトランジスタＤＴＲ及び強誘電体キャパシタＤＣを有する。ｎ型ＭＯＳトランジスタＤＴＲは、ゲートがワード線ＷＬ１〜ｍに接続され、ソースがダミービット線ＤＢＬに接続され、ドレインが強誘電体キャパシタＤＣの一方端に接続されており、ワード線ＷＬ１〜ｍの電圧に基づいて、ダミービット線ＤＢＬを強誘電体キャパシタＤＣの一方端に接続するか否かを切り換える。また、強誘電体キャパシタＤＣは、その他方端がプレート線ＰＬ１〜ｍに接続されている。そして、強誘電体キャパシタＤＣは、その一方端と他方端の電位差、すなわち、ダミービット線ＤＢＬとプレート線ＰＬ１〜ｍとの電位差に基づいて、所定のデータを記憶し保持する。
【００１６】
ワード線制御回路１２０は、強誘電体メモリ装置１００の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍの電圧を制御する。ワード線制御回路１２０は、例えば当該アドレス信号がワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣを示す場合、ワード線ＷＬ１の電圧を他のワード線ＷＬ２〜ｍの電圧より高くして、ワード線ＷＬ１を選択する。
【００１７】
プレート線制御回路１３０は、当該アドレス信号に基づいて、プレート線ＰＬ１〜ｍの電圧を制御する。また、プレート線制御回路１３０にはプレート線制御信号ＰＬＥが供給されており、プレート線制御回路１３０は、プレート線制御信号ＰＬＥに基づいて、プレート線ＰＬ１〜ｍの電圧を変化させるタイミングを制御する。プレート線制御回路１３０は、例えば当該アドレス信号がプレート線ＰＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣを示す場合、プレート線制御信号ＰＬＥが示すタイミングで、プレート線ＰＬ１の電圧を他のプレート線ＰＬ２〜ｍより高くして、プレート線ＰＬ１を選択する。
【００１８】
センスアンプ１４０は、ビット線ＢＬ１〜ｎ及びダミービット線ＤＢＬに接続されており、メモリセルＭＣに記憶されたデータを判定する。本実施形態において、センスアンプ１４０は、メモリセルが接続されたビット線ＢＬ１〜ｎの電圧をダミービット線ＤＢＬの電圧と比較して、当該メモリセルに記憶されていたデータを判定する。センスアンプ１４０の具体的な動作については後述する。
【００１９】
遅延回路１５０は、プレート線制御信号ＰＬＥを遅延した遅延信号ＤＬＹを生成し、センスアンプ制御回路１６０及び常誘電体キャパシタＣＡＰに供給する。遅延回路１５０の詳細な構成については、図２で後述する。
【００２０】
センスアンプ制御回路１６０は、センスアンプ１４０を動作させるタイミングを制御する。具体的には、センスアンプ制御回路１６０は、供給された遅延信号ＤＬＹが示すタイミングに基づいて、センスアンプ制御信号ＳＡＯＮを生成し、センスアンプ１４０に供給する。
【００２１】
接地回路１７０は、ビット線ＢＬ１〜ｎ及びダミービット線ＤＢＬを接地するか否かを切り換える。接地回路１７０は、ソースが接地され、ドレインがビット線ＢＬ１〜ｎ又はダミービット線ＤＢＬに接続され、ゲートに信号ＤＩＳが供給されたｎ＋１個のｎ型ＭＯＳトランジスタ１７２を有して構成されており、信号ＤＩＳの電圧に基づいて、ビット線ＢＬ１〜ｎ及びダミービット線ＤＢＬを接地するか否かを切り換える。
【００２２】
常誘電体キャパシタＣＡＰは、一方端がダミービット線ＤＢＬに接続されており、他方端が遅延回路１５０の出力に接続されている。そして、常誘電体キャパシタＣＡＰは、その他方端に供給された遅延信号ＤＬＹの電圧に基づいて、ダミービット線ＤＢＬの電圧を制御する。なお、本実施形態では常誘電体キャパシタＣＡＰを用いているが、これに代えて強誘電体キャパシタを用いてもよい。
【００２３】
図２は、遅延回路１５０の構成の一例を示す図である。図２（ａ）は、遅延回路１５０をインバータを用いて構成した例を、図２（ｂ）は、遅延回路１５０を強誘電体キャパシタを用いて構成した例を示す図である。
【００２４】
図２（ａ）に示す例において、遅延回路１５０は、縦列接続された複数のインバータ１５１〜１５４と、スイッチＳＷ１及びＳＷ２とを有する。インバータ１５１の入力には、遅延回路１５０に供給されるプレート線制御信号ＰＬＥが供給されている。また、スイッチＳＷ１及びＳＷ２は、それぞれインバータ１５２及び１５４の出力と遅延回路１５０の出力との間に設けられている。そして、スイッチＳＷ１及びＳＷ２の一方をオン状態として（同図ではスイッチＳＷ１をオン状態としている）、インバータ１５１及び１５２、又はインバータ１５１〜１５４よってプレート線制御信号ＰＬＥが遅延され、遅延信号ＤＬＹが出力される。
【００２５】
図２（ｂ）に示す例において、遅延回路１５０は、縦列接続されたインバータ１５５及び１５６と、複数のスイッチＳＷ１〜４と、複数の強誘電体キャパシタ１５７−１〜４とを有する。強誘電体キャパシタ１５７−１及び３は、一方端がそれぞれスイッチＳＷ１及びＳＷ３を介してインバータ１５５の出力とインバータ１５６との間の経路Ａに接続されており、他方端に動作電圧ＶＣＣが供給されている。また、強誘電体キャパシタ１５７−２及び４は、一方端がそれぞれスイッチＳＷ３及びＳＷ４を介して経路Ａに接続されており、他方端が接地されている。そして、複数のスイッチＳＷ１〜ＳＷ４のうちの１以上をオン状態として（同図ではスイッチＳＷ３及びＳＷ４をオン状態としている）、経路Ａに所定の容量を付加することによってプレート線制御信号ＰＬＥが遅延され、遅延信号ＤＬＹが出力される。
【００２６】
なお、インバータ及び強誘電体キャパシタ並びにスイッチの数は、遅延回路１５０がプレート線制御信号ＰＬＥを遅延すべき時間に応じて適宜増減できる。また、図２に示した例では、遅延回路１５０は、プレート線制御信号ＰＬＥをそのまま遅延した信号を遅延信号ＰＬＹとして出力しているが、プレート線制御信号ＰＬＥに含まれる所定のエッジのみを遅延させた信号を遅延信号ＤＬＹとして出力してもよい。
【００２７】
図３は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図３を参照して、ワード線ＷＬ１、プレート線ＰＬ１及びビット線ＢＬ１に接続されたメモリセルに記憶されたデータを読み出す場合を例に、強誘電体メモリ装置１００の動作について説明する。
【００２８】
なお、以下の例において各信号は、Ｌ論理又はＨ論理を示すディジタル信号である。以下の例において、各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置１００の駆動電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００２９】
まず、ワード線制御回路１２０が、ワード線ＷＬ１の電圧を上昇させて、ｎ型ＭＯＳトランジスタＴＲをオンし、強誘電体キャパシタＣの一方端とビット線ＢＬ１とを接続する。本実施形態では、ワード線ＷＬ１はメモリセルＤＭＣにも接続されており、ｎ型ＭＯＳトランジスタＴＲがオンしたときに、ワード線ＷＬ１に接続されたメモリセルＤＭＣのｎ型ＭＯＳトランジスタＤＴＲもオンするので、強誘電体キャパシタＤＣの一方端もダミービット線ＤＢＬに接続される。
【００３０】
次に、信号ＤＩＳをＨ論理からＬ論理に変化させて、ｎ型ＭＯＳトランジスタ１７２をオフし、接地されたビット線ＢＬ１〜ｎ及びダミービット線ＤＢＬを浮遊状態とする。
【００３１】
次に、プレート線制御回路１３０が、プレート線制御信号ＰＬＥがＬ論理からＨ論理に変化するタイミングに応じて、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。このとき、プレート線制御信号ＰＬＥがＬ論理からＨ論理に変化してからプレート線ＰＬ１の電圧が上昇し始めるまで遅延が生じており、プレート線ＰＬ１の電圧は、プレート線制御信号ＰＬＥの論理値が変化してから時間Δｔ後に上昇を開始する。
【００３２】
プレート線ＰＬ１の電圧、すなわち、強誘電体キャパシタＣの他方端の電圧が上昇すると、当該強誘電体キャパシタＣに記憶されたデータに応じて、強誘電体キャパシタＣからビット線ＢＬ１に電荷が放出され、ビット線ＢＬ１の電圧が上昇する。具体的には、ビット線ＢＬ１の電圧は、強誘電体キャパシタＣにデータ“１”が記憶されている場合（図中実線）に、強誘電体キャパシタＣにデータ“０”が記憶されている場合（図中一点鎖線）よりも高く上昇する。
【００３３】
一方、遅延回路１５０は、プレート線制御信号ＰＬＥを遅延させて遅延信号ＤＬＹを生成するので、プレート線制御信号ＰＬＥがＬ論理からＨ論理に変化すると、これに遅れたタイミングで遅延信号ＤＬＹもＬ論理からＨ論理に変化する。本実施形態において、遅延回路１５０は、プレート線制御信号ＰＬＥを時間Δｔ（すなわち、プレート線制御信号ＰＬＥがＬ論理からＨ論理に変化してからプレート線ＰＬ１の電圧が上昇し始めるまでの時間）遅延できるように遅延量が調整されているので、遅延信号ＤＬＹがＬ論理からＨ論理に変化するタイミングは、同図に示すように、プレート線ＰＬ１の電圧が上昇するタイミングと略一致する。
【００３４】
遅延信号ＤＬＹがＬ論理からＨ論理に変化すると、常誘電体キャパシタＣＡＰの他方端にＶＣＣが供給される。常誘電体キャパシタＣＡＰは、他方端にＶＣＣが供給されると、カップリングにより一方端の電圧、すなわち、ダミービット線ＤＢＬの電圧も上昇する。また、本実施形態では、メモリセルＤＭＣにはデータ“０”が記憶されており、プレート線ＰＬ１の電圧が上昇すると、プレート線ＰＬ１に接続された強誘電体キャパシタＤＣからダミービット線ＤＢＬに電荷が放出され、これによってもダミービット線ＤＢＬの電圧は上昇する。従って、ダミービット線ＤＢＬの電圧は、プレート線ＰＬ１の電圧が上昇するタイミングにおいて、強誘電体キャパシタＤＣから放出された電荷によって上昇するとともに、常誘電体キャパシタＣＡＰから供給される電荷によってさらに上昇する。ここで、常誘電体キャパシタＣＡＰの容量は、ダミービット線ＤＢＬの電圧が、メモリセルＭＣにデータ“０”が記憶されていた場合におけるビット線ＢＬ１の電圧と、データ“１”が記憶されていた場合におけるビット線ＢＬ１の電圧との間となるように設定されている。常誘電体キャパシタＣＡＰの容量は、望ましくは、ダミービット線ＤＢＬの電圧が、メモリセルＭＣにデータ“０”が記憶されていた場合におけるビット線ＢＬ１の電圧と、データ“１”が記憶されていた場合におけるビット線ＢＬ１の電圧との中間の電圧となるように設定される。
【００３５】
次に、センスアンプ制御回路１６０が、遅延信号ＤＬＹがＬ論理からＨ論理に変化するタイミングに応じて、センスアンプ制御信号ＳＡＯＮをＬ論理からＨ論理に変化させて、センスアンプ１４０の動作を開始させる。センスアンプ１４０は、センスアンプ制御信号ＳＡＯＮがＬ論理からＨ論理に変化すると、ビット線ＢＬ１の電圧をダミービット線ＤＢＬの電圧と比較して、ビット線ＢＬ１に接続されたメモリセルＭＣに記憶されたデータを判定する。本実施形態では、上述のとおり、メモリセルＭＣからデータが読み出されたとき、すなわち、メモリセルＭＣ及びＤＭＣから電荷が放出されたときのダミービット線ＤＢＬの電圧は、メモリセルＭＣにデータ“０”が記憶されていた場合におけるビット線ＢＬ１の電圧と、データ“１”が記憶されていた場合におけるビット線ＢＬ１の電圧との間となるように設定されている。従って、センスアンプ１４０は、ビット線ＢＬ１の電圧がダミービット線ＤＢＬの電圧より高い場合には、ビット線ＢＬ１に接続されたメモリセルＭＣにはデータ“１”が記憶されていたと判定し、ビット線ＢＬ１の電圧がダミービット線ＤＢＬの電圧より低い場合には、当該メモリセルＭＣにはデータ“０”が記憶されていたと判定する。
【００３６】
次に、プレート線制御信号ＰＬＥがＨ論理からＬ論理に変化すると、プレート線制御回路１３０はプレート線ＰＬ１の電圧を０Ｖとして、メモリセルＭＣにデータの再書き込みを行う。また、遅延回路１５０は、遅延信号ＤＬＹをＨ論理からＬ論理に変化させ、センスアンプ制御回路１６０は、センスアンプ制御信号ＳＡＯＮをＨ論理からＬ論理に変化させる。そして、信号ＤＩＳをＬ論理からＨ論理に変化させて、ビット線ＢＬ１〜ｎ及びダミービット線ＤＢＬを接地した後に、ワード線制御回路１２０がワード線ＷＬ１の電圧を０Ｖとして、初期状態となる。以上の動作により、強誘電体メモリ装置１００は読み出し動作を完了する。
【００３７】
以上、本実施形態によれば、簡易な構成で、メモリセルＤＭＣ及びメモリセルＭＣからデータが読み出されたときに、ダミービット線ＤＢＬの電圧を、メモリセルＭＣに記憶されたデータが“０”である場合のビット線ＢＬ１〜ｎの電圧と当該データが“１”である場合のビット線ＢＬ１〜ｎの電圧との間に短時間で設定できるので、読み出し速度が速く、誤読み出しが少なく、素子面積が小さい強誘電体メモリ装置を提供することができる。
【００３８】
本実施形態では、メモリセルＭＣがビット線ＢＬ１〜ｎに電荷を供給するタイミングが、キャパシタがダミービット線ＤＢＬに電荷を供給するタイミングと略一致することとなる。すなわち、当該キャパシタによってダミービット線ＤＢＬの電圧が変化し始めるタイミングは、メモリセルＭＣによってビット線ＢＬ１〜ｎの電圧が変化し始めるタイミングと略一致することとなる。従って、本実施形態によれば、ダミービット線ＤＢＬの電圧を、メモリセルＭＣに記憶されたデータが“０”である場合のビット線ＢＬ１〜ｎの電圧と当該データが“１”である場合のビット線ＢＬ１〜ｎの電圧との間にさらに短時間で設定できるので、さらに読み出し速度が速く、誤読み出しが少ない強誘電体メモリ装置を提供することができる。
【００３９】
本実施形態では、センスアンプ１４０が遅延信号に基づいて動作を開始するので、さらに誤読み出しが少ない強誘電体メモリ装置を提供することができる。
【００４０】
本実施形態では、参照電圧となるダミービット線ＤＢＬの電圧を常誘電体キャパシタＣＡＰ及び遅延回路１５０という極めて簡易な構成で制御しており、しかもこれらの構成はメモリセルアレイ１１０の内に設けなくともよいため、素子レイアウトの柔軟性が高く、素子面積が小さい強誘電体メモリ装置を提供できる。
【００４１】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４２】
【図１】本発明の強誘電体メモリ装置の一実施形態を示す図である。
【図２】遅延回路１５０の構成の一例を示す図である。
【図３】本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【符号の説明】
【００４３】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルアレイ、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、１４０・・・センスアンプ、１５０・・・遅延回路、１６０・・・センスアンプ制御回路、１７０・・・接地回路
【図１】
2006185557.tif 000003
【図２】
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【図３】
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