(57)【要約】【課題】半導体集積回路に搭載されるラッチ回路のソフトエラーレートを低減でき、救済情報等をラッチした場合にハードエラーと認識されるエラーの救済を可能とする。【解決手段】不良アドレス等の情報を記憶した複数のフューズ素子１０と、この複数のフューズ素子から並列に転送される複数の情報をラッチする複数の第１のラッチ回路１１と、この複数の第１のラッチ回路から並列またはシリアルに転送される複数の情報をラッチする複数の第２のラッチ回路１２と、これらの各ラッチ回路に入力する情報の転送を制御する転送制御回路１３とを具備し、ラッチ回路にリフレッシュ機能を持たせている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
情報を記憶した複数の不揮発性記憶素子と、
前記複数の不揮発性記憶素子から並列に転送される複数の情報をラッチする複数の第１のラッチ回路と、
前記複数の第１のラッチ回路から並列またはシリアルに転送される複数の情報をラッチする複数の第２のラッチ回路と、
前記第１のラッチ回路に対する情報転送および前記第２のラッチ回路に転送される情報転送を制御する転送制御回路
とを具備することを特徴とする半導体集積回路。
【請求項２】
前記不揮発性素子は、フューズ素子であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記不揮発性素子は、半導体メモリにおいて冗長セル救済情報を記憶するフューズ素子であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記複数の第１のラッチ回路および複数の第２のラッチ回路は、複数の第１のラッチ回路から複数の第２のラッチ回路へ情報転送をシリアル転送が可能となるように直列に接続されており、前記シリアル転送の回数をカウントし、シリアル転送の完了を判定するカウンタをさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記複数の第２のラッチ回路にラッチされた情報のエラーの発生を検知するエラー検知回路をさらに具備し、前記転送制御回路は、前記エラー検知回路のエラー検知出力を受けて前記複数の第１のラッチ回路へ情報を再転送し、さらに複数の第２のラッチ回路へ情報を再転送するように制御することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にラッチ回路に関するもので、例えば不良救済用の冗長回路を備えた半導体メモリに適用されるものである。
【背景技術】
【０００２】
従来、冗長メモリセルを有した半導体メモリの不良救済情報（アドレス）をラッチするラッチ回路は、不揮発性素子に記憶されている救済情報がメモリ電源の投入時に転送される。このように救済情報を転送した後は、ラッチ回路にラッチされている救済情報をアドレス入力毎に入力情報と比較し、結果に基づいて正規のメモリセルあるいは冗長メモリセルへのアクセスを制御している。このように救済情報をラッチ回路に転送すれば、アドレス入力毎に不揮発性素子の救済情報を読み出すよりも、ラッチ回路から高速に救済情報を読み出すことができる。
【０００３】
近年、半導体メモリにおいては、素子の微細化が進み、ラッチ回路のソフトエラー耐性の低下（ソフトエラーレートの増大）が問題視されてきている。なかでも、救済情報をラッチしたラッチ回路の場合は、ソフトエラーが発生すると救済情報が書き換えられてしまうので、メモリセルにハードエラーが発生してしまう。
【０００４】
なお、従来のSRAMあるいはDRAMにおいては、それぞれメモリセルの回路対策／素子対策は多く見られるが、救済情報をラッチするラッチ回路のソフトエラー対策として、２つのラッチ回路を並列に接続して二重化した二重化ラッチ回路が特許文献１に開示されている。
【特許文献１】特開平６−２３７１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ソフトエラーレートを低減でき、救済情報等をラッチした場合にハードエラーと認識されるエラーの救済を可能としたリフレッシュ機能付きのラッチ回路を搭載した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路は、情報を記憶した複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子から並列に転送される複数の情報をラッチする複数の第１のラッチ回路と、前記複数の第１のラッチ回路から並列またはシリアルに転送される複数の情報をラッチする複数の第２のラッチ回路と、前記第１のラッチ回路に対する情報転送および前記第２のラッチ回路に転送される情報転送を制御する転送制御回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明の半導体集積回路に搭載された不揮発性記憶素子、第１のラッチ回路、第２のラッチ回路および転送制御回路は、ラッチデータのリフレッシュを行うことが可能なリフレッシュ機能付きのラッチ回路を形成している。このようなリフレッシュ機能付きのラッチ回路によれば、ソフトエラーの影響（ソフトエラーレートの増大およびソフトエラーに起因するハードエラーの発生など）を低減させることが可能であり、しかも、回路パターンの面積が比較的小さくて済む。また、エラー検知回路を付加することにより、ソフトエラー発生時の救済（ソフトエラーに起因するハードエラーの自己修復）を行うことも可能である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【０００９】
＜第１の実施形態＞
図１は、本発明の半導体集積回路に搭載されたリフレッシュ機能付きのラッチ回路（ラッチ回路ブロック）の第１の実施形態を示すブロック図である。本例では、冗長メモリセルを有した半導体メモリに搭載されて不良救済用の情報をラッチするラッチ回路ブロックに適用した例を示しており、例えばDRAMには本例のようなラッチ回路ブロックが多数設けられる。
【００１０】
図１において、１０は所定の情報を記憶した複数の不揮発性記憶素子であり、本例では不良アドレスを不揮発的に記憶する既存の複数のフューズ素子である。１１は複数の不揮発性記憶素子１０から並列に転送される複数の情報をラッチする複数の第１のラッチ回路である。１２は複数の第１のラッチ回路１１から並列に転送される複数の情報をラッチする複数の第２のラッチ回路である。１３は複数のフューズ素子１０から第１のラッチ回路１１への情報転送および複数の第１のラッチ回路１１から複数の第２のラッチ回路１２への情報転送を制御する転送制御回路であり、例えば制御入力の指示に基づいて転送制御動作を行う。なお、複数の第２のラッチ回路１２にラッチされた情報は、アドレス入力と比較するための比較回路（図示せず）に出力される。
【００１１】
図２は、図１に示したラッチ回路ブロックにおける複数のフューズ素子１０、複数の第１のラッチ回路１１のうち、代表的に２組を取り出して具体例を示す回路図である。
【００１２】
各組のラッチ回路１１は、フューズデータ読み出し用のＣＭＯＳインバータ回路２１と、このＣＭＯＳインバータ回路２１の出力ノードの電位をラッチするＦ／Ｆ（フリップフロップ）回路２２とからなる。各Ｆ／Ｆ回路２２は、２個のＣＭＯＳインバータ回路２３が逆並列に接続されてなり、それぞれの出力を並列（パラレル）に取り出すことが可能になっている。さらに、後述するように複数の第１のラッチ回路１１の出力をシリアルに取り出す場合のために、各Ｆ／Ｆ回路２２をシリアルに接続している。
【００１３】
フューズデータ読み出し用のＣＭＯＳインバータ回路２１は、高電源電位側ノードが電源ノードに接続されており、低電源電位側ノードがフューズ(FUSE)素子１０を介して接地ノードに接続されている。
【００１４】
図１に示した構成のラッチ回路ブロックによれば、複数のフューズ素子１０から並列に転送される複数の情報を複数の第１のラッチ回路１１でラッチさせ、さらに、複数の第１のラッチ回路１１から並列に転送される複数の情報を複数の第２のラッチ回路１２でラッチさせるように転送制御を行うことが可能である。例えば定期的に転送制御を行うことによって、複数の第１のラッチ回路１１のラッチ情報のリフレッシュを行い、さらに、複数の第２のラッチ回路１２のラッチ情報（出力データ）のリフレッシュを行うことが可能である。したがって、ソフトエラーの影響、ソフトエラーに起因するハードエラーの発生を低減させることが可能である。しかも、既存の複数のフューズ素子１０に対して、複数の第１のラッチ回路１１、複数の第２のラッチ回路１２、転送制御回路１３を付加した構成であり、回路パターンの面積が小さくて済む。
【００１５】
上記した第１の実施形態に係るリフレッシュ機能付きのラッチ回路は、半導体集積回路に搭載されるラッチ回路全般に適用できるが、ソフトエラーの発生確率が高く、ソフトエラーの影響が大きい場合に適用して効果的である。例えば冗長メモリセルを有した半導体メモリにおける不良救済用の情報をラッチするラッチ回路に適用して有効である。この際、救済情報を不揮発的に記憶する記憶素子としてフューズ素子を持つ一般的な半導体メモリに適用した場合には、フューズ素子の記憶情報を有効に活用することにより、面積を特に増大させることなく実現することができる。
【００１６】
また、上記したようなリフレッシュ機能付きのラッチ回路は、半導体集積回路における少数ビットの情報（例えば４ビット、８ビットなどからなるモードセレクト用の情報）をラッチするラッチ回路などに適用しても有効である。
【００１７】
＜第２の実施形態＞
図３は、本発明の半導体集積回路に搭載されたリフレッシュ機能付きのラッチ回路（ラッチ回路ブロック）の第２の実施形態を示すブロック図である。
【００１８】
図３中に示すリフレッシュ機能付きのラッチ回路は、図１を参照して前述したリフレッシュ機能付きのラッチ回路と比べて、（１）複数の第１のラッチ回路１１ａから複数の第２のラッチ回路１２ａへのデータをシリアル転送し得るように複数の第１のラッチ回路１１ａと複数の第２のラッチ回路１２ａとを直列に接続している点、（２）転送制御回路１３ａは、複数の第１のラッチ回路１１ａから複数の第２のラッチ回路１２ａへのデータをシリアル転送するように制御を行う点、（３）第１のラッチ回路１１ａから第２のラッチ回路１２ａへのシリアル転送の回数をカウントし、第１のラッチ回路１１ａから第２のラッチ回路１２ａへのシリアル転送の完了を判定し、第２のラッチ回路１２ａにラッチされた情報を出力可能に制御するためのカウンタ２１を有している点が異なり、その他は同じである。
【００１９】
図３に示した構成のラッチ回路ブロックによれば、図１に示した構成のラッチ回路ブロックと同様に、例えば定期的に転送制御を行うことによって、複数の第１のラッチ回路１１ａのラッチ情報のリフレッシュを行い、さらに、複数の第２のラッチ回路１２ａのラッチ情報（出力データ）のリフレッシュを行うことが可能である。したがって、図１に示した構成のラッチ回路ブロックと同様に、ソフトエラーの影響、ソフトエラーに起因するハードエラーの発生を低減させることが可能である。
【００２０】
しかも、既存の複数のフューズ素子１０に対して、複数の第１のラッチ回路１１ａ、複数の第２のラッチ回路１２ａ、転送制御回路１３を付加した構成であり、回路パターンの面積が比較的小さくて済む。また、第１のラッチ回路１１ａから第２のラッチ回路１２ａへの情報の転送をシリアルに行うことにより、情報転送用の配線数を削減でき、面積効率を上げることが可能となる。
【００２１】
なお、図３に示したラッチ回路ブロックは、シリアル転送動作およびシリアル転送の回数のカウント動作を伴うので、図１に示したラッチ回路ブロックと比べて、リフレッシュ動作の速度低下、消費電力の増加を招くおそれがあるので、そのようなおそれが殆んど問題とならない場合（例えばモードセレクト用の少数ビットの情報をラッチする場合）に適用することが望ましい。
【００２２】
＜第３の実施形態＞
図４は、本発明の半導体集積回路に搭載されたリフレッシュ機能付きのラッチ回路（ラッチ回路ブロック）の第３の実施形態を示すブロック図である。
【００２３】
図４に示すリフレッシュ機能付きのラッチ回路は、図１を参照して前述したリフレッシュ機能付きのラッチ回路と比べて、（１）エラー検知回路３１を有する点、（２）転送制御回路１３ｂは、エラー検知回路３１のエラー検知出力を受けて複数の第１のラッチ回路１１へ情報を再転送し、さらに複数の第２のラッチ回路１２ｂへ情報を再転送するように制御する点が異なり、その他は同じである。
【００２４】
上記構成によれば、第２のラッチ回路１２ｂの記憶情報のエラーをエラー検知回路３１で検知した時のみ、第１のラッチ回路１１への情報の再転送、さらに、第２のラッチ回路１２ｂへの情報の再転送を行うように制御することにより、リフレッシュを行うことが可能である。
【００２５】
したがって、図４に示した構成のラッチ回路ブロックによれば、複数の第２のラッチ回路１２ｂにラッチされているデータのエラーを、エラー検知回路３１により例えば定期的に検知し、エラー検知時にリフレッシュ動作を行うことによってエラー情報を訂正することが可能である。つまり、内部制御によりエラー訂正が可能である。本例では、エラー検知は、複数の第２のラッチ回路１２ｂのデータをシリアルに読み出して例えばパリティチェックにより１ビットの反転エラーを検知するものである。
【００２６】
このようなエラー検知・訂正機能を持つラッチ回路ブロックは、半導体集積回路におけるモードセレクト用の情報をラッチするラッチ回路などに適用して有効である。
【００２７】
＜第３の実施形態の変形例＞
第３の実施形態のエラー検知回路３１に代えてエラー検知・訂正回路を用いることにより、複数の第２のラッチ回路１２ｂにラッチされているデータ自体のエラー検知・エラー訂正動作を例えば定期的に行うことにより、第３の実施形態よりも高い精度のリフレッシュ機能を持たせることが可能になる。しかし、第３の実施形態と比べて、エラー訂正動作に伴って消費電流の増加、外部制御を必要とする場合がある。
【００２８】
＜応用例＞
図５は、本発明の一例とした不良アドレス情報を記憶した複数のフューズ素子のデータをラッチするリフレッシュ機能付きのラッチ回路を使用したＤＲＡＭの一部を示すブロック図である。
【００２９】
図５において、５０は不良アドレス情報を不揮発的に記憶した複数のフューズ素子が配列されたフューズボックス(FUSE BOX)であり、制御入力の指示に基づいて複数のフューズ素子から各データを直列に読み出される。５１はフューズボックス５０の複数のフューズ素子から直列に読み出されたデータがシリアルに転送され、これをラッチする複数の第１のラッチ回路である。この複数の第１のラッチ回路５１は、例えば図２を参照して前述したように複数のＦ／Ｆ回路がシリアルに接続されており、各Ｆ／Ｆ回路の出力を並列に出力することが可能になっている。５２は複数の第１のラッチ回路５１から並列に転送される複数の情報をラッチする複数の第２のラッチ回路である。５３はフューズボックス５０から第１のラッチ回路５１へのシリアル転送の回数をカウントし、フューズボックス５０から第１のラッチ回路５１へのシリアル転送の完了を判定し、複数の第１のラッチ回路５１にラッチされた情報を複数の第２のラッチ回路５２へ出力可能に制御するためのカウンタであり、制御入力の指示に基づいて動作する。５４はコマンドデコーダ（コマンドバッファ）であり、外部からコマンド信号が入力し、これを解読して各種の制御信号を生成し、フューズボックス５０の複数のフューズ素子から複数の第１のラッチ回路５１への情報転送を制御するとともに、カウンタ５３の動作を制御する。
【００３０】
なお、５５は外部からアドレス信号が入力するアドレスバッファ、５６はアドレスバッファ５５から出力する内部アドレス信号と第２のラッチ回路５２にラッチされたアドレス情報とが一致するか否かを比較し、比較結果に応じて、正規のＤＲＡＭセルあるいは不良救済用の冗長セルを選択指定するための所望のアドレス信号を出力するプリデコーダである。
【００３１】
５７はプリデコーダ５６から出力するプリデコード信号をデコードするアドレスデコーダ、５８はアドレスデコーダ５７から出力するデコード信号によりアドレス選択が行われるＤＲＡＭセルアレイ（メモリセルアレイ）であり、前記正規のＤＲＡＭセルおよび不良救済用の冗長セルを有している。
【００３２】
上記構成のＤＲＡＭによれば、不良アドレス情報を記憶した複数のフューズ素子のデータをラッチするラッチ回路として、図２を参照して前述したリフレッシュ機能付きのラッチ回路と同様の動作が可能なリフレッシュ機能付きのラッチ回路を用いている。したがって、図２を参照して前述したリフレッシュ機能付きのラッチ回路と同様に、ソフトエラーの影響、ソフトエラーに起因するハードエラーの発生を低減させることが可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体集積回路に搭載されたリフレッシュ機能付きのラッチ回路の第１の実施形態を示すブロック図。
【図２】図１中の複数のフューズ素子、複数の第１のラッチ回路のうち、代表的に２組を取り出して具体例を示す回路図。
【図３】本発明の半導体集積回路に搭載されたリフレッシュ機能付きのラッチ回路の第２の実施形態を示すブロック図。
【図４】本発明の半導体集積回路に搭載されたリフレッシュ機能付きのラッチ回路の第３の実施形態を示すブロック図。
【図５】本発明の一例とした不良アドレス情報を記憶した複数のフューズ素子のデータをラッチするリフレッシュ機能付きのラッチ回路を使用したＤＲＡＭの一部を示すブロック図。
【符号の説明】
【００３４】
１０…不揮発性記憶素子、１１…第１のラッチ回路、１２…第２のラッチ回路、１３…転送制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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