(57)【要約】  【課題】  ゲイン調整速度が速いゲイン調整回路を提供する。  【解決手段】  バンドパスフィルタ４の出力信号とノイズレベル電圧ＶTnoiseとを比較する比較器１１と、比較器１１の出力に基づく信号に応じて所定の加算値又は所定の減算値を出力する加減算値計算回路１５と、ゲイン値を一時的に記憶するゲインレジスタ１７と、加減算値計算回路１５から出力される所定の加算値又は所定の減算値とゲインレジスタ１７から出力されるゲイン値とを演算し、演算結果を前記ゲイン値としてゲインレジスタ１７に出力する加減算器１６と、ゲインレジスタ１７から出力されるゲイン値に応じてアンプ３のゲインを調整する電圧−電流変換回路１８とを備えるゲイン調整回路１００。【選択図】      図１
2006060410.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と所定のノイズレベル電圧とを比較する比較回路と、
前記比較回路の出力に基づく信号に応じて所定の加算値又は所定の減算値を出力する加減算値計算回路と、
ゲイン値を一時的に記憶するゲインレジスタと、
前記加減算値計算回路から出力される所定の加算値又は所定の減算値と前記ゲインレジスタから出力されるゲイン値とを演算し、演算結果を前記ゲイン値として前記ゲインレジスタに出力する加減算器と、
前記ゲインレジスタから出力されるゲイン値に応じて外部可変利得器のゲインを調整するゲイン制御部とを備えることを特徴するゲイン調整回路。
【請求項２】
所定の周期のクロック信号を発振する発振器と、前記比較回路の出力をセット端子に入力し、前記クロック信号をリセット端子に入力し、前記加減算値計算回路に出力データを送出するセットリセットフリップフロップとを備え、
前記ゲインレジスタが前記クロック信号に基づいてクロック動作を行う請求項１に記載のゲイン調整回路。
【請求項３】
クロック信号を発振する発振器と、前記判定部の出力をリセット端子に入力し、リセットされなければ第１の時間毎にパルス出力を行う第１のカウンタと、第１のカウンタの出力をリセット端子に入力し、リセットされなければ第２の時間毎にパルス出力を行う第２のカウンタとを備え、
前記ゲインレジスタ、第１のカウンタ、及び第２のカウンタが前記クロック信号に基づいて動作し、前記加減算値計算回路が、第２のカウンタからのパルス出力を入力すると所定の減算値を出力し、第１のカウンタからのパルス出力を入力すると所定の加算値を出力する請求項１に記載のゲイン調整回路。
【請求項４】
前記所定の加算値が前記所定の減算値の絶対値よりも大きい請求項１〜３のいずれかに記載のゲイン調整回路。
【請求項５】
前回の所定の加算値又は所定の減算値を一時的に記憶する記憶手段を備え、
前記加減算器が、前記記憶手段が記憶している前回の所定の加算値又は所定の減算値と前記加減算値計算回路から出力される所定の加算値又は所定の減算値とが同一でなければ、前記加減算値計算回路から出力される所定の加算値又は所定の減算値と前記ゲインレジスタから出力されるゲイン値とを演算せずに、前記ゲインレジスタから出力されるゲイン値をそのまま前記ゲイン値として前記ゲインレジスタに出力する請求項１〜４のいずれかに記載のゲイン調整回路。
【請求項６】
可変利得器と、前記可変利得器の出力に基づく信号を処理する信号処理部と、前記可変利得器の出力に基づく信号を入力し、前記可変利得器のゲインを調整するゲイン調整回路とを備え、
前記ゲイン調整回路が請求項１〜５のいずれかに記載のゲイン調整回路であることを特徴とする信号処理回路。
【請求項７】
請求項６に記載の信号処理回路を備えることを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、長い休止区間を挟んで繰り返される信号を入力する可変利得器（可変利得増幅器或いは可変利得減衰器）のゲインを調整するゲイン調整回路並びにそれを備えた信号処理回路及び電気機器に関する。
【背景技術】
【０００２】
図７に示すような長い休止区間ＲＴ（信号発生区間ＳＴの２〜４倍）を挟んで繰り返される信号を処理する信号処理回路（例えば、海外メーカー向けの赤外線リモコン送信機から送信される光信号を受光する受光回路等）には、信号認識レベルＶTsignalを用いて信号を認識する信号認識部が設けられている。かかる信号処理回路において、無信号時に図８に示すような周期的なノイズが入ってきて、そのノイズのレベルが信号認識レベルＶTsignalより大きい場合、ノイズが前記信号認識部によって信号として認識され、誤動作の主要因となる。
【０００３】
そこで、誤動作を防止するために、信号とノイズを判別し信号とノイズをそれぞれ検出する判別手段を設け、前記判別手段によってノイズが検出されると、前記信号認識部よりも前段に設けられる可変利得器のゲインを小さくして、ノイズのレベルが信号認識レベルＶTsignalより大きくならないようにする方策が考えられる。
【０００４】
ここで、信号とノイズを判別し信号とノイズをそれぞれ検出する判別手段として、例えば特許文献１に開示されている技術が挙げられる。特許文献１に開示されている技術は、長い休止区間Ｔｐを挟んで繰り返される信号とノイズを判別する方法であって、チェック区間Ｔcheck（例えば、９６ｍＳ）中にノイズの周期より長く且つ休止区間Ｔｐより短い休止区間Ｔｄ（例えば、２４ｍＳ）が発生すれば信号であると認識し、チェック区間Ｔcheck中に休止区間Ｔｄが発生しなければノイズであると認識することを特徴している。
【特許文献１】特表２００１−５０２１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した特許文献１に開示されている技術を用いた場合は、チェック区間Ｔcheck毎に信号かノイズかを認識するため、ゲイン調整速度が遅いという問題があった。例えば、ゲインが１２８段階であって、図７に示すような信号を処理する場合、最小ゲインから最大ゲインに移行するのに１２．７Ｓ（＝１２７×１００ｍＳ）必要であり、最大ゲインから最小ゲインに移行するのに１２．７Ｓ（＝１２７×１００ｍＳ）必要である。
【０００６】
本発明は、上記の問題点に鑑み、ゲイン調整速度が速いゲイン調整回路並びにそれを備えた信号処理回路及び電気機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明に係るゲイン調整回路は、入力信号と所定のノイズレベル電圧とを比較する比較回路と、前記比較回路の出力に基づく信号に応じて所定の加算値又は所定の減算値を出力する加減算値計算回路と、ゲイン値を一時的に記憶するゲインレジスタと、前記加減算値計算回路から出力される所定の加算値又は所定の減算値と前記ゲインレジスタから出力されるゲイン値とを演算し、演算結果を前記ゲイン値として前記ゲインレジスタに出力する加減算器と、前記ゲインレジスタから出力されるゲイン値に応じて外部可変利得器のゲインを調整するゲイン制御部とを備える構成（以下、第１の構成ともいう）としている。
【０００８】
このような構成によると、特許文献１に開示されている技術のようにチェック区間Ｔcheck毎に信号かノイズかを認識するのではなく、前記入力信号が信号であるかノイズであるかの判別を行わずにゲイン調整を行う方式になるため、ゲイン調整速度を速くすることができる。
【０００９】
また、第１の構成のゲイン調整回路において、所定の周期のクロック信号を発振する発振器と、前記比較回路の出力をセット端子に入力し、前記クロック信号をリセット端子に入力し、前記加減算値計算回路に出力データを送出するセットリセットフリップフロップとを備え、前記ゲインレジスタが前記クロック信号に基づいてクロック動作を行うようにしてもよい。
【００１０】
このような構成によると、前記所定の周期をノイズの周期より長く且つ図７に示す休止区間ＲＴより短い期間にすることで、ゲインを上げる際でもゲインを下げる際でもゲイン調整速度を速くすることができる。
【００１１】
また、第１の構成のゲイン調整回路において、クロック信号を発振する発振器と、前記判定部の出力をリセット端子に入力し、リセットされなければ第１の時間毎にパルス出力を行う第１のカウンタと、第１のカウンタの出力をリセット端子に入力し、リセットされなければ第２の時間毎にパルス出力を行う第２のカウンタとを備え、前記ゲインレジスタ、第１のカウンタ、及び第２のカウンタが前記クロック信号に基づいて動作し、前記加減算値計算回路が、第２のカウンタからのパルス出力を入力すると所定の減算値を出力し、第１のカウンタからのパルス出力を入力すると所定の加算値を出力するようにしてもよい。
【００１２】
このような構成によると、第１の時間をノイズの周期より長く且つ図７に示す休止区間ＲＴより短くし、第２の時間を図７に示す信号発生区間ＳＴと休止区間ＲＴとを加算した時間にすることで、ゲインを上げる際のゲイン調整速度を速くすることができる。
【００１３】
また、外部可変利得器のゲインが必要以上に下がった場合でも図７に示す休止区間ＲＴ中に必要なゲインまで復帰できるようにする観点或いはゲインを上げる際のゲイン調整速度を更に速くする観点から、上記いずれかの構成のゲイン調整回路において、前記所定の加算値を前記所定の減算値の絶対値よりも大きくすることが望ましい。
【００１４】
また、ゲイン値のばたつきを抑制する観点から、上記いずれかの構成のゲイン調整回路において、前回の所定の加算値又は所定の減算値を一時的に記憶する記憶手段を備え、前記加減算器が、前記記憶手段が記憶している前回の所定の加算値又は所定の減算値と前記加減算値計算回路から出力される所定の加算値又は所定の減算値とが同一でなければ、前記加減算値計算回路から出力される所定の加算値又は所定の減算値と前記ゲインレジスタから出力されるゲイン値とを演算せずに、前記ゲインレジスタから出力されるゲイン値をそのまま前記ゲイン値として前記ゲインレジスタに出力するようにしてもよい。
【００１５】
また、本発明に係る信号処理回路は、可変利得器と、前記可変利得器の出力に基づく信号を処理する信号処理部と、前記可変利得器の出力に基づく信号を入力し、前記可変利得器のゲインを調整するゲイン調整回路とを備え、前記ゲイン調整回路を上述した本発明に係るゲイン調整回路とする構成としている。また、本発明に係る電気機器は、上述した本発明に係る信号処理回路を備える構成としている。
【発明の効果】
【００１６】
本発明によると、ゲイン調整速度が速いゲイン調整回路並びにそれを備えた信号処理回路及び電気機器を実現することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の一実施形態について図面を参照して以下に説明する。本発明に係る信号処理回路として、ここでは海外メーカー向けの赤外線リモコン送信機から送信される光信号を受光する受光回路を例に挙げて説明する。
【００１８】
本発明に係る受光回路の一構成例を図１に示す。図１に示す受光回路は、フォトダイオード１と、電流−電圧変換回路２と、ゲインが可変するアンプ３と、バンドパスフィルタ４と、オペアンプ５と、定電圧源６と、パルス変調信号復調回路７と、トランジスタ８と、プルアップ抵抗９と、出力端子１０と、ゲイン調整回路１００とによって構成されている。
【００１９】
赤外線リモコン送信機（図示せず）から送信される光信号はフォトダイオード１によって電流信号に変換され、その電流信号が電流−電圧変換回路２によって電圧信号に変換され、その電圧信号がアンプ３によって増幅された後バンドパスフィルタ４に入力される。
【００２０】
バンドパスフィルタ４は、入力した信号の所定範囲の周波数成分のみを通過させオペアンプ５の非反転入力端子及びゲイン調整回路１００に送出する。
【００２１】
オペアンプ５は、バンドパスフィルタ４の出力信号と定電圧源６から出力される信号認識レベル電圧ＶTsignalとの比較結果を増幅してパルス変調信号復調回路７に出力する。なお、赤外線リモコン送信機（図示せず）からフォトダイオード１に送られる光信号がパルス変調信号であるので、オペアンプ５の出力信号もパルス変調信号となる。パルス変調信号復調回路７は、パルス変調信号であるオペアンプ５の出力信号を復調し、その復調した信号をトランジスタ８のベースに出力する。トランジスタ８のエミッタは接地され、トランジスタ８のコレクタはプルアップ抵抗９に接続され、トランジスタ８のコレクタとプルアップ抵抗９との接続ノードに出力端子１０が接続されるので、出力端子１０から出力される信号は、パルス変調信号復調回路７から出力される信号の反転信号になる。
【００２２】
ゲイン調整回路１００は、バンドパスフィルタ４の出力信号に応じてアンプ３のゲインを調整する。
【００２３】
このように、図１に示す受光回路は、パルス変調信号である光信号を受光し、その光信号のパルス発生に対応してＬｏｗレベル、その光信号のパルス不発生に対応してＨｉｇｈレベルとなるコード信号を出力することができる。また、詳細を後述するゲイン調整回路１００がアンプ３のゲインを調整するので、ノイズが信号認識レベル電圧ＶTsignalより大きくなることを防止することができる。
【００２４】
ここで、本発明の特徴部分であるゲイン調整回路１００について詳細に説明する。ゲイン調整回路１００は、比較器１１と、定電圧源１２と、発振器（ＯＳＣ）１３と、セットリセットフリップフロップ１４と、加減算値計算回路１５と、加減算器１６と、ゲインレジスタ１７と、電圧−電流変換回路１８とによって構成されている。ゲイン値を一時的に記憶するゲインレジスタ１７は、７ｂｉｔのレジスタであるので、ゲイン値は１２８段階に調整可能である。
【００２５】
比較器１１は、バンドパスフィルタ４の出力信号が信号であるかノイズであるかの判別を行っておらず、バンドパスフィルタ４の出力信号が定電圧源１２から出力されるノイズレベル電圧ＶTnoise（＜ＶTsignal）より大きければＨｉｇｈレベルの信号を、バンドパスフィルタ４の出力信号が定電圧源１２から出力されるノイズレベル電圧ＶTnoiseより大きくなければＬｏｗレベルの信号をセットリセットフリップフロップ１４のセット端子に出力する。
【００２６】
発振器１３から発振される所定の周期（ノイズの周期より長く且つ図７に示す休止区間ＲＴより短い期間、本実施形態では２０ｍＳ）のクロック信号によって、前記所定の周期毎にセットリセットフリップフロップ１４がリセットされる。
【００２７】
加減算値計算回路１５は、セットリセットフリップフロップ１４の出力がＨｉｇｈレベルであれば所定の減算値（本実施形態では−１）を出力し、セットリセットフリップフロップ１４の出力がＬｏｗレベルであれば所定の加算値（本実施形態では２）を出力する。そして、加減算器１６は、ゲインレジスタ１７が出力するゲイン値（７ｂｉｔのデジタルデータ）と加減算値計算回路１５が出力する減算値或いは加算値とを演算し、演算結果をゲイン値（７ｂｉｔのデジタルデータ）としてゲインレジスタ１７に出力する。
【００２８】
ゲインレジスタ１７は、発振器１３から発振されるクロック信号に基づいて前記所定の周期毎にクロック動作を行う。ゲインレジスタ１７が出力するゲイン値（７ｂｉｔのデジタルデータ）は加減算器１６以外に電圧−電流変換回路１８にも出力される。電圧−電流変換回路１８は、電圧信号であるゲイン値（７ｂｉｔのデジタルデータ）をアナログ電流信号に変換し、そのアナログ電流信号によってアンプ３のゲインを可変する。
【００２９】
図１に示す受光回路のゲイン調整回路１００では、例えば、図７に示すような信号を処理する場合、最小ゲインから最大ゲインに移行するのに１．２７Ｓ（＝１２７×２０ｍＳ÷２（加算値））必要であり、最大ゲインから最小ゲインに移行するのに２．５４Ｓ（＝１２７×２０ｍＳ）必要である。一方、特許文献１に開示されている技術を用いた場合は、同様の条件で、最小ゲインから最大ゲインに移行するのに１２．７Ｓ必要であり、最大ゲインから最小ゲインに移行するのに１２．７Ｓ必要である。このように、図１に示す受光回路のゲイン調整回路１００は、特許文献１に開示されている技術を用いた場合に比べてゲイン調整速度が速い。したがって、図１に示す受光回路は、急にノイズが発生した場合（例えば蛍光灯が急に点灯した場合等）の対応がよりスムーズになる。
【００３０】
また、特許文献１に開示されている技術を用いた場合、チェック区間Ｔcheckをカウントする複数のフリップフロップから成るカウンタが必要であるが、図１に示す受光回路のゲイン調整回路１００ではカウンタの代わりに複数の論理ゲートから成る計算回路ブロック（加減算値計算回路１５及び加減算器１６）を設けている。カウンタと計算回路ブロックの回路規模を比較すると、計算回路ブロックの方がカウンタに比べて断然回路規模が小さくすることができるので、図１に示す受光回路のゲイン調整回路１００は小型化及び低コスト化を図ることができる。
【００３１】
図１に示す受光回路のゲイン調整回路１００は、ノイズと信号の判別を行っていない。このため、図１に示す受光回路が信号を受け続けた場合、信号がノイズレベル電圧ＶTnoiseより大きいのでアンプ３のゲインが必要以上に下がることがある。しかしながら、信号区間ＳＴと信号区間ＳＴとの間には休止区間ＲＴ（図７参照）があるので、休止区間ＲＴ中に必要なゲインまで復帰できれば何ら不具合は生じない。なお、休止区間ＲＴ中に必要なゲインまで復帰できるように、加算値を減算値の絶対値よりも大きく設定しておくことが望ましい。加算値を大きくするほどゲインの復帰が確実になるが、加算値を大きくし過ぎるとノイズも信号と認識されるおそれがあるため、加算値を適切な値に設定する必要がある。
【００３２】
次に、本発明に係る受光回路の他の構成例を図２に示す。なお、図２において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図２に示す受光回路は、図１に示す受光回路のゲイン調整回路１００をゲイン調整回路１０１に置換した構成である。そして、ゲイン調整回路１０１は、ゲイン調整回路１００の加減算器１６及びゲインレジスタ１７をそれぞれ加減算器１６’及びゲインレジスタ１７’に置換した構成である。
【００３３】
以下、ゲイン調整回路１０１について説明する。ゲイン調整回路１０１は、比較器１１と、定電圧源１２と、発振器（ＯＳＣ）１３と、セットリセットフリップフロップ１４と、加減算値計算回路１５と、加減算器１６’と、ゲインレジスタ１７’と、電圧−電流変換回路１８とによって構成されている。ゲイン値を一時的に記憶するゲインレジスタ１７’は、９ｂｉｔのレジスタであって、上位７ｂｉｔをゲイン値の一時記憶用に用いるので、ゲイン値は１２８段階に調整可能である。
【００３４】
比較器１１は、バンドパスフィルタ４の出力信号が信号であるかノイズであるかの判別を行っておらず、バンドパスフィルタ４の出力信号が定電圧源１２から出力されるノイズレベル電圧ＶTnoise（＜ＶTsignal）より大きければＨｉｇｈレベルの信号を、バンドパスフィルタ４の出力信号が定電圧源１２から出力されるノイズレベル電圧ＶTnoiseより大きくなければＬｏｗレベルの信号をセットリセットフリップフロップ１４のセット端子に出力する。
【００３５】
発振器１３から発振される所定の周期（ノイズの周期より長く且つ図７に示す休止区間ＲＴより短い期間、本実施形態では２０ｍＳ）のクロック信号によって、前記所定の周期毎にセットリセットフリップフロップ１４がリセットされる。
【００３６】
加減算値計算回路１５は、セットリセットフリップフロップ１４の出力がＨｉｇｈレベルであれば所定の減算値（本実施形態では−１）を出力し、セットリセットフリップフロップ１４の出力がＬｏｗレベルであれば所定の加算値（本実施形態では２）を出力する。
【００３７】
加減算器１６’は、ゲインレジスタ１７’が出力するゲイン値（上位７ｂｉｔのデジタルデータ）及び前回の加減算値（下位２ビットのデジタルデータ）と、加減算値計算回路１５が出力する減算値或いは加算値（今回の加減算値）とを入力する（図３のステップ＃１０）。
【００３８】
ゲインレジスタ１７’が出力する前回の加減算値（下位２ビットのデジタルデータ）と加減算値計算回路１５が出力する減算値或いは加算値（今回の加減算値）とが同じ値であれば（図３のステップ＃２０のＹＥＳ）、加減算器１６’は、ゲインレジスタ１７’が出力するゲイン値（上位７ｂｉｔのデジタルデータ）と加減算値計算回路１５が出力する減算値或いは加算値（今回の加減算値）とを演算し、演算結果をゲイン値（上位７ｂｉｔのデジタルデータ）としてゲインレジスタ１７’に出力するとともに（図３のステップ＃３０）、加減算値計算回路１５が出力する減算値或いは加算値（今回の加減算値）を保持すべき加減算値（下位２ビットのデジタルデータ）としてゲインレジスタ１７’に出力する（図３のステップ＃４０）。一方、ゲインレジスタ１７’が出力する前回の加減算値（下位２ビットのデジタルデータ）と加減算値計算回路１５が出力する減算値或いは加算値（今回の加減算値）とが異なる値であれば（図３のステップ＃２０のＮＯ）、加減算器１６’は、ゲインレジスタ１７’が出力するゲイン値（上位７ｂｉｔのデジタルデータ）をそのままゲイン値（上位７ｂｉｔのデジタルデータ）としてゲインレジスタ１７’に出力するとともに（図３のステップ＃５０）、加減算値計算回路１５が出力する減算値或いは加算値（今回の加減算値）を保持すべき加減算値（下位２ビットのデジタルデータ）としてゲインレジスタ１７’に出力する（図３のステップ＃６０）。
【００３９】
ゲインレジスタ１７’は、発振器１３から発振されるクロック信号に基づいて前記所定の周期毎にクロック動作を行う。ゲインレジスタ１７’が出力するゲイン値（上位７ｂｉｔのデジタルデータ）は加減算器１６’以外に電圧−電流変換回路１８にも出力される。電圧−電流変換回路１８は、電圧信号であるゲイン値（上位７ｂｉｔのデジタルデータ）をアナログ電流信号に変換し、そのアナログ電流信号によってアンプ３のゲインを可変する。
【００４０】
図２に示す受光回路のゲイン調整回路１０１は、図１に示す受光回路のゲイン調整回路１００と同様の効果を奏するとともに、加算値が連続して加減算器１６’に入力されなければゲイン値は上がらず、減算値が連続して加減算器１６’に入力されなければゲイン値は下がらないので、ゲイン値のばたつきを抑制することができる。
【００４１】
次に、本発明に係る受光回路の更に他の構成例を図４に示す。なお、図４において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図４に示す受光回路は、図１に示す受光回路のゲイン調整回路１００をゲイン調整回路１０２に置換した構成である。そして、ゲイン調整回路１０２は、ゲイン調整回路１００のセットリセットフリップフロップ１４をカウンタ１９及び２０に置換した構成である。
【００４２】
以下、ゲイン調整回路１０２について説明する。ゲイン調整回路１０２は、比較器１１と、定電圧源１２と、発振器（ＯＳＣ）１３と、加減算値計算回路１５と、加減算器１６と、ゲインレジスタ１７と、電圧−電流変換回路１８と、カウンタ１９及び１０とによって構成されている。ゲイン値を一時的に記憶するゲインレジスタ１７は、７ｂｉｔのレジスタであるので、ゲイン値は１２８段階に調整可能である。
【００４３】
比較器１１は、バンドパスフィルタ４の出力信号が信号であるかノイズであるかの判別を行っておらず、バンドパスフィルタ４の出力信号が定電圧源１２から出力されるノイズレベル電圧ＶTnoise（＜ＶTsignal）より大きければＨｉｇｈレベルの信号を、バンドパスフィルタ４の出力信号が定電圧源１２から出力されるノイズレベル電圧ＶTnoiseより大きくなければＬｏｗレベルの信号をカウンタ１９のリセット端子に出力する。カウンタ１９の出力は、カウンタ２０のリセット端子及び加減算値計算回路１５に送出される。カウンタ２０の出力は加減算値計算回路１５に送出される。
【００４４】
カウンタ１９及び２０は、発振器１３から発振されるクロック信号に基づいてカウンタ動作を行う。カウンタ１９及び２０は、例えば図５に示すように、複数のフリップフロップＦＦ１〜ＦＦｎと、否定回路ＩＮＶ１と、論理積回路ＡＮＤ１とから成る構成にするとよい。
【００４５】
カウンタ１９は、リセットされなければ、ノイズの周期より長く且つ図７に示す休止区間ＲＴより短い所定の時間（本実施形態では２０ｍＳ）毎にパルス出力を行う。カウンタ１９は、比較器１１の出力がＨｉｇｈレベルになるとリセットされる。カウンタ２０は、リセットされなければ、図７に示す信号発生区間ＳＴと休止区間ＲＴとを加算した時間（本実施形態では１００ｍＳ）毎にパルス出力を行う。カウンタ２０は、カウンタ１９のパルス出力によってリセットされる。
【００４６】
したがって、無信号時の比較器１１の出力ＯＵＴ１１、カウンタ２０の出力ＯＵＴ２０、及びカウンタ１９の出力ＯＵＴ１９のタイミングチャートは図６のようになる。なお、図６においてＴ１はノイズが無い区間を示し、Ｔ２はノイズが有る区間を示している。
【００４７】
加減算値計算回路１５は、カウンタ２０からのパルス出力を入力すると所定の減算値（本実施形態では−１）を出力し、カウンタ１９からのパルス出力を入力すると所定の加算値（本実施形態では１）を出力する。そして、加減算器１６は、ゲインレジスタ１７が出力するゲイン値（７ｂｉｔのデジタルデータ）と加減算値計算回路１５が出力する減算値或いは加算値とを演算し、演算結果をゲイン値（７ｂｉｔのデジタルデータ）としてゲインレジスタ１７に出力する。
【００４８】
ゲインレジスタ１７は、発振器１３から発振されるクロック信号に基づいて前記所定の周期毎にクロック動作を行う。ゲインレジスタ１７が出力するゲイン値（７ｂｉｔのデジタルデータ）は加減算器１６以外に電圧−電流変換回路１８にも出力される。電圧−電流変換回路１８は、電圧信号であるゲイン値（７ｂｉｔのデジタルデータ）をアナログ電流信号に変換し、そのアナログ電流信号によってアンプ３のゲインを可変する。
【００４９】
図４に示す受光回路のゲイン調整回路１０２では、例えば、図７に示すような信号を処理する場合、最小ゲインから最大ゲインに移行するのに２．５４Ｓ（＝１２７×２０ｍＳ）必要であり、最大ゲインから最小ゲインに移行するのに１２．７Ｓ（＝１２７×１００ｍＳ）必要である。一方、特許文献１に開示されている技術を用いた場合は、同様の条件で、最小ゲインから最大ゲインに移行するのに１２．７Ｓ必要であり、最大ゲインから最小ゲインに移行するのに１２．７Ｓ必要である。このように、図４に示す受光回路のゲイン調整回路１０２は、特許文献１に開示されている技術を用いた場合に比べてゲインを上げる際のゲイン調整速度が速い。また、加算値を減算値の絶対値よりも大きく設定することにより、ゲインを上げる際のゲイン調整速度を更に速くすることができる。
【００５０】
また、図４に示す受光回路においても、図１に示す受光回路から図２に示す受光回路への変更と同様の変更を施すことができる。かかる変形を施すことにより、ゲイン値のばたつきを抑制することができる。
【００５１】
なお、上述した図１、図２、図４の本発明に係る受光回路は当該受光回路から出力される信号に基づいて機器全体を制御する制御部を備えた各種電気機器（例えば、ＴＶやオーディオ機器等）に搭載することができる。また、本実施形態では受光素子としてフォトダイオードを用いたが、フォトトランジスタ等の他の受光素子を用いても構わない。また、各種設定値（ゲインの段階数、信号発生区間ＳＴの数値、休止区間ＲＴの数値、加算値、減算値等）は上述した実施形態で用いた値に限定されることはない。
【図面の簡単な説明】
【００５２】
【図１】は、本発明に係る受光回路の一構成例を示す図である。
【図２】は、本発明に係る受光回路の他の構成例を示す図である。
【図３】は、図２に示す受光回路が具備する加減算器の動作フローチャートである。
【図４】は、本発明に係る受光回路の更に他の構成例を示す図である。
【図５】は、図４に示す受光回路が具備するカウンタの一構成例を示す図である。
【図６】は、図４に示す受光回路の各部出力のタイミングチャートである。
【図７】は、長い休止区間ＲＴを挟んで繰り返される信号の波形の一例を示す図である。
【図８】は、周期的なノイズの波形の一例を示す図である。
【符号の説明】
【００５３】
１  フォトダイオード
２  電流−電圧変換回路
３  アンプ
４  バンドパスフィルタ
６、１２  定電圧源
７  パルス変調信号復調回路
８  トランジスタ
９  プルアップ抵抗
１０  出力端子
１１  比較器
１３  発振器
１４  セットリセットフリップフロップ
１５  加減算値計算回路
１６、１６’  加減算器
１７、１７’  ゲインレジスタ
１８  電圧−電流変換回路
１９、２０  カウンタ
１００〜１０２  ゲイン調整回路
ＡＮＤ１  論理積回路
ＦＦ１〜ＦＦｎ  フリップフロップ
ＩＮＶ１  否定回路
【図１】
2006060410.tif 000003
【図２】
2006060410.tif 000004
【図３】
2006060410.tif 000005
【図４】
2006060410.tif 000006
【図５】
2006060410.tif 000007
【図６】
2006060410.tif 000008
【図７】
2006060410.tif 000009
【図８】
2006060410.tif 000010