(57)【要約】【課題】強誘電体キャパシタに浮遊電荷が残存しても、ヒステリシス曲線のシフト量が小さくなる強誘電体メモリの製造方法を提供する。【解決手段】ＭＯＳＦＥＴが形成されている半導体基板１０上に、第１層間絶縁膜２０を堆積させ、第１層間絶縁膜上に強誘電体キャパシタ４９を形成する。次に、強誘電体薄膜４６に下部電極コンタクト用の第１開口部５０を形成した後、半導体基板と、第１層間絶縁膜と、強誘電体キャパシタとを備える第１構造体１００に対して、第１の回復アニールを行う。次に、第１構造体の第１層間絶縁膜上に、強誘電体キャパシタを埋め込むように、第２層間絶縁膜６０を形成した後、エッチングにより第２層間絶縁膜に第２開口部５２を設ける。その後、第１構造体と、第２層間絶縁膜とを備える第２構造体１０２に対して、窒素雰囲気内、酸素雰囲気内、及び窒素雰囲気内の順でそれぞれ熱処理することによって、第２の回復アニールを行う。【選択図】図２
2006066414.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴが形成されている半導体基板を用意する工程と、
該半導体基板上に、第１層間絶縁膜を堆積させる工程と、
該第１層間絶縁膜上に、第１導電体層、強誘電体層及び第２導電体層を順次に積層することにより、キャパシタ形成用積層膜を形成する工程と、
前記第２導電体層を加工して上部電極を形成し、さらに、強誘電体層及び第１導電体層を順次に加工して強誘電体薄膜及び下部電極を形成することにより、前記キャパシタ形成用積層膜から強誘電体キャパシタを形成する工程と、
前記強誘電体薄膜に下部電極コンタクト用の第１開口部を形成する工程と、
前記半導体基板と、前記第１層間絶縁膜と、前記第１開口部が形成されている前記強誘電体キャパシタとを備える第１構造体に対して、第１の回復アニールを行う工程と、
前記第１構造体の前記第１層間絶縁膜上に、前記強誘電体キャパシタを埋め込むように、第２層間絶縁膜を形成した後、エッチングにより該第２層間絶縁膜に第２開口部を形成する工程と、
前記第１構造体と、該第２開口部が形成されている前記第２層間絶縁膜とを備える第２構造体に対して、窒素雰囲気内、酸素雰囲気内、及び、窒素雰囲気内の順でそれぞれ熱処理することによって、第２の回復アニールを行う工程と
を備えることを特徴とする強誘電体メモリの製造方法。
【請求項２】
前記第２の回復アニールを行う工程は、
６５０℃以上７５０℃以下のアニール温度に設定された熱処理炉内に、窒素ガスを導入しながら前記第２構造体を挿入する工程と、
前記熱処理炉内を前記窒素雰囲気から酸素雰囲気に切替えた後、該酸素雰囲気内で３０分以上１時間以下の時間放置して熱処理を行う工程と、
前記熱処理炉内を酸素雰囲気から窒素雰囲気に切替えた後、切替えられた該窒素雰囲気の温度を下げる工程と
を含むことを特徴とする請求項１に記載の強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体メモリ、特に、強誘電体キャパシタを用いた不揮発性メモリの製造方法に関するものである。
【背景技術】
【０００２】
近年、不揮発性メモリとして、強誘電体キャパシタを用いた半導体メモリ（強誘電体メモリ）が注目されている。強誘電体は、電圧印加方向の分極を、電圧を取り除いても保持する性質をもっている（自発分極がある）。そのため、強誘電体メモリは、不揮発性メモリとして用いることができる。また、強誘電体の分極の反転速度はナノ秒のオーダーであり、さらに分極反転に必要な電圧も強誘電体薄膜の製造方法の最適化によって、２．０Ｖ程度に抑えられる。これらの理由により、強誘電体メモリは、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の他の不揮発性メモリに比べ、書換え速度及び動作電圧の点で著しく優れている。さらに、強誘電体メモリのデータの可能書換え回数は１０12回以上であることから、現在、強誘電体メモリはＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として実用化されている。
【０００３】
強誘電体メモリにおいて、長期信頼性を確保するためには、インプリントによる劣化を最小限に抑える必要がある。インプリントとは、強誘電体メモリにデータの書き込みを行った後に長期間保持しておくと、保持したデータとは反対のデータの保持特性が劣化してしまう現象である。このインプリントは、あるデータを保持しておくと、キャパシタ内部の浮遊電荷の再分布によって分極と同方向の内部電界が生じるために起こる。
【０００４】
インプリントは、強誘電体キャパシタの強誘電体薄膜内部の浮遊電荷の存在と関連しているため、強誘電体薄膜中に存在する浮遊電荷に左右される。これに加えて、インプリントは、強誘電体キャパシタが形成されてからの製造プロセスにおいて、強誘電体薄膜へ導入される水素などにより受ける結晶の変性（ダメージ）に大きく左右される。従って、強誘電体メモリの形成のためには、強誘電体キャパシタ形成以降のプロセスにおいて強誘電体薄膜にダメージを与えないようなプロセスが必要となる。
【０００５】
その１つの例として、強誘電体キャパシタ形成直後にＡｌ2Ｏ3などのカバー膜を設け、強誘電体薄膜に水素などを到達させないようにして、ダメージの発生を防ぐことなどが既に実施されている。しかしながら、カバー膜を用いる方法では、カバー膜という、本来はその必要がない別の膜が追加されることから考えてもプロセスが複雑になる。
【０００６】
また、他の例として、強誘電体キャパシタの強誘電体特性の改善を図る回復アニールも実施されている（例えば、特許文献１〜４参照）。強誘電体キャパシタを形成した後、強誘電体キャパシタの電極とのコンタクトのために、エッチングによりコンタクトホールが設けられる。このエッチングを行う際や、酸化膜で層間絶縁膜を形成する際に発生する水素等により、強誘電体キャパシタがダメージを受けるので、例えば、酸素雰囲気中でダメージを修復するための回復アニールを行っている（特許文献１）。このような回復アニールは、酸素雰囲気中でのアニールに加えてオゾン雰囲気中で行われたり（特許文献２）、窒素雰囲気中で行われたり（特許文献３）、或いは大気雰囲気中で行われたりしていた（特許文献４）。
【特許文献１】特開平１０−２４７７２４号公報
【特許文献２】特開平６−１３５６５号公報
【特許文献３】特開平８−８４０９号公報
【特許文献４】特開２００３−３２４１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の従来の回復アニールを行うことによって、ダメージを受けた損傷領域の結晶性が回復し、よって損傷領域も強誘電体として働くことになる。しかしながら、この損傷領域の結晶性は完全には回復しないため、当該損傷領域には、浮遊電荷が残存している。従って、強誘電体キャパシタの電極間に電界を印加して分極方向を揃えたとき、これらの浮遊電荷が電極方向へ移動し、この電荷移動の結果として内部電界が生じ、これによりヒステリシスがシフトすることになる。
【０００８】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、強誘電体キャパシタに浮遊電荷が残存しても、ヒステリシス曲線のシフト量が小さくなる強誘電体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、この発明の強誘電体メモリの製造方法は、以下の工程を備えている。先ず、ＭＯＳＦＥＴが形成されている半導体基板を用意し、半導体基板上に、第１層間絶縁膜を堆積させる。次に、第１層間絶縁膜上に、第１導電体層、強誘電体層及び第２導電体層を順次に積層することによりキャパシタ形成用積層膜を形成する。次に、第２導電体層を加工して上部電極を形成し、さらに、強誘電体層及び第１導電体層を順次に加工して強誘電体薄膜及び下部電極を形成することにより、前記キャパシタ形成用積層膜から強誘電体キャパシタを形成する。
【００１０】
次に、強誘電体薄膜に下部電極コンタクト用の第１開口部を形成した後、半導体基板と、第１層間絶縁膜と、強誘電体キャパシタとを備える第１構造体に対して、第１の回復アニールを行う。次に、第１構造体の第１層間絶縁膜上に、強誘電体キャパシタを埋め込むように、第２層間絶縁膜を形成した後、エッチングにより第２層間絶縁膜に第２開口部を形成する。その後、第１構造体と、第２開口部が形成されている第２層間絶縁膜とを備える第２構造体に対して、窒素雰囲気内、酸素雰囲気内、及び窒素雰囲気内の順でそれぞれ熱処理することによって、第２の回復アニールを行う。
【発明の効果】
【００１１】
この発明の強誘電体メモリの製造方法によれば、第２の回復アニールにおいて、強誘電体薄膜に対して、窒素雰囲気内、酸素雰囲気内、及び窒素雰囲気内の順でそれぞれ熱処理することにより、強誘電体薄膜の結晶性の回復を抑制するとともに、損傷領域を常誘電体状態に固定する。損傷領域が常誘電体状態に固定されていると、強誘電体キャパシタの電極間に電界を印加して分極方向を揃えたとしても、常誘電体状態の領域部分では双極子の反転がほとんど生じず、従って、浮遊電荷も移動しない。すなわち、常誘電体領域が占める領域部分の大きさに応じて、見かけの分極値は小さくなるが、強誘電体メモリとしては、長期的な安定性が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。なお、断面を示すハッチングなどは、一部分省略してある。
【００１３】
図１及び２はこの発明の強誘電体メモリの製造方法を説明するための概略図で、断面の切り口で示してある。
【００１４】
先ず、ＭＯＳＦＥＴが形成されている半導体基板１０を用意する。次に、半導体基板１０上に、第１層間絶縁膜２０を堆積させる。第１層間絶縁膜２０をホトリソグラフィ及びドライエッチングすることにより、ＭＯＳＦＥＴのゲート、ドレイン又はソースとコンタクトをとるためのコンタクトホールを設ける。このコンタクトホールを、タングステン等で埋め込み、導電プラグ２５を形成する。その後、第１層間絶縁膜２０の表面は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化されるのが好ましい（図１（Ａ））。なお、図では、ＭＯＳＦＥＴの図示を省略し、例として１つの導電プラグを図示している。
【００１５】
次に、第１層間絶縁膜２０上に酸化防止膜３０を積層した後、この酸化防止膜３０上に、密着層３２、第１導電体層３４、強誘電体層３６及び第２導電体層３８をこの順に積層して、キャパシタ形成用積層膜３９を形成する。この酸化防止膜３０は、例えば、シリコン酸化膜とシリコン窒化膜を任意好適な公知のプラズマＣＶＤ法により積層して、形成される。次に、この酸化防止膜３０上に、密着層３２を、例えば、酸化タンタル（ＴａＯx）をスパッタリングすることにより形成する。この密着層３２は、酸化防止膜３０と後述する強誘電体キャパシタの下部電極とを密着させるために形成される層であって、下部電極の下地層ともなる。密着層３２上に第１導電体層３４を、例えば、スパッタリングにより白金（Ｐｔ）で形成する。さらに、第１導電体層３４上に、強誘電体層３６を、公知のスピンコートによる塗布及び結晶化アニールにより、例えば、ＳｒＢｉ2Ｔａ2Ｏ9で形成する。続いて、この強誘電体層３６上に、第２導電体層３８を、第１導電体層３４と同様に、例えば、スパッタリングにより白金（Ｐｔ）で形成する（図１（Ｂ））。
【００１６】
次に、任意好適な公知のホトリソグラフィ及びドライエッチングにより、第２導電体層３８を加工して、上部電極４８を形成する（図１（Ｃ））。
【００１７】
さらに、任意好適な公知のホトリソグラフィ及びドライエッチングにより、強誘電体層３６及び第１導電体層３４を順次に加工して、強誘電体薄膜４６及び下部電極４４をそれぞれ形成する。この加工は、同一のドライエッチング処理で行う。従って、下部電極４４は、強誘電体薄膜４６をマスクとして自己整合的に形成される。このとき、密着層３２も加工されて、下部電極４４の下地層４２となる。このようにして、キャパシタ形成用積層膜３９から、上部電極４８、強誘電体薄膜４６、下部電極４４及び下地層４２とで構成される強誘電体キャパシタ４９を得る（図１（Ｄ））。
【００１８】
次に、下部電極４４とコンタクトをとるために、任意好適な公知のホトリソグラフィ及びドライエッチングにより、強誘電体薄膜４６に下部電極コンタクト用の第１開口部５０を形成する（図２（Ａ））。この第１開口部５０は、上部電極４８から外れた領域に形成される。尚、図２（Ａ）中、半導体基板１０の上側に、第１層間絶縁膜２０と第１開口部５０が形成された強誘電体キャパシタ４９とを有している構造体を第１構造体１００として示す。
【００１９】
強誘電体キャパシタ４９を形成してから、強誘電体薄膜４６に第１開口部５０を設ける工程までのエッチングにより、強誘電体薄膜４６の一部分は、結晶性が劣化している。この劣化した結晶性を回復させるために強誘電体薄膜４６に対し、第１の回復アニールを行う。この構成例では、この第１の回復アニールとしては、強誘電体の結晶化アニールと同等の熱処理が好適であり、ここでは、好ましくは、図２（Ａ）に示す第１構造体１００に対して、酸素雰囲気で７５０℃、３０分の熱処理を行うものとする。
【００２０】
次に、強誘電体キャパシタ４９を埋め込むように、酸化防止膜３０の上側全面に、第２層間絶縁膜６０を形成する。この第２層間絶縁膜６０を、例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜で形成する。その後、強誘電体キャパシタ４９の上部電極４８及び下部電極４４と外部配線とのコンタクトをとるために、ホトリソグラフィ及びドライエッチングにより、第２層間絶縁膜６０にコンタクト用の第２開口部５２を設ける（図２（Ｂ））。尚、図２（Ｂ）において、第１構造体１００と、第２開口部５２が形成されている第２層間絶縁膜６０とを備える構造体を第２構造体１０２として示す。
【００２１】
次に、第２層間絶縁膜６０及び第２開口部５２の形成時に与えられたダメージから、強誘電体薄膜４６の結晶性を回復させるため、この強誘電体薄膜４６に対して第２の回復アニールを行う。第２の回復アニールについて、図３を合わせて参照して説明する。図３は、第２の回復アニールを説明するための、強誘電体キャパシタの模式的断面図である。図３（Ａ）は、第２の回復アニール前の強誘電体キャパシタ４９ａを示している。図３（Ｂ）は、第２の回復アニール後の強誘電体キャパシタ４９ｂを示している。
【００２２】
第２の回復アニール前の、主として強誘電体薄膜４６ａのエッチング時に露出している部分付近が、ダメージを受けている損傷箇所４７ａである。この損傷箇所４７ａは、そもそも強誘電体キャパシタ４９ａを形成する時のエッチング工程により変性を受けた領域である。第１の回復アニール工程で、ほぼ結晶性が回復しているが、全く変性を受けなかった内部領域部分４５と比較すると、酸素欠損などの欠陥が多くなっていると考えられる。さらに、この強誘電体キャパシタ４９ａ上に第２層間絶縁膜６０を、ＴＥＯＳを用いたプラズマＣＶＤによりシリコン酸化膜で形成した場合は、シリコン酸化膜形成時に発生する水素などにより、損傷箇所４７ａの結晶性が劣化している（図３（Ａ））。
【００２３】
第２の回復アニール工程では、先ず、熱処理炉を所望のアニール温度に設定する。アニールは、６５０℃以上７５０℃以下で行えばよいが、ここでは７００℃とする。次に、窒素ガス（Ｎ2）の導入とともに、強誘電体キャパシタが形成された第２構造体１０２を熱処理炉内に挿入する。Ｎ2を導入することにより、基板の昇温時における強誘電体薄膜４６ａの結晶性の回復が抑制される。第２構造体１０２が完全に熱処理炉内に挿入された時点でガスをＮ2から酸素（Ｏ2）に切替える。その後、第２構造体１０２を熱処理炉内に３０分から１時間、放置することにより熱処理を行う。次に、ガスをＯ2からＮ2に切換えた後、熱処理炉の温度を下げる。第２構造体１０２が充分に冷却された後、第２構造体１０２を熱処理炉から取り出す。第２構造体１０２を熱処理炉内に挿入するときと同様に、第２構造体１０２の冷却時にＮ2を導入することで、強誘電体薄膜４６ａの結晶性の回復が抑制される。また、Ｎ2雰囲気での熱処理により、強誘電体薄膜の結晶性の回復が抑制されるだけでなく、損傷領域（図３（Ａ）では符号４７ａで示す部分）は常誘電体状態に固定されて、常誘電体領域４７ｂとなる（図３（Ｂ））。損傷領域が常誘電体状態に固定されていると、キャパシタの電極間に電界を印加して分極方向を揃えたとしても、常誘電体領域４７ｂでは、双極子の反転がほとんど生じず、従って、浮遊電荷も移動しない。すなわち、浮遊電荷の移動による内部電界も小さくなり、結果的に、ヒステリシスのシフトも小さくなる。常誘電体領域４７ｂが占める領域部分の大きさに応じて、見かけの分極値は小さくなるが、長期的な安定性が得られる。
【００２４】
図４は、従来の回復アニールによる強誘電体キャパシタと、この発明の回復アニールによる強誘電体キャパシタの劣化の違いを説明するための図である。横軸は高温保持時間を示し、及び、縦軸はヒステリシス曲線の電圧シフト量を示している。直線Ｉは、この発明の回復アニールによる強誘電体キャパシタの電圧シフト量を示し、及び、直線ＩＩは、従来の回復アニールによる強誘電体キャパシタの電圧シフト量を示している。ここで示す従来の回復アニールでは、第２構造体１０２を熱処理炉に導入する際、及び、第２構造体を冷却する際に、酸素を導入している。従来の方法を用いた場合、高温保持時間が約１時間の時の電圧シフト量（直線ＩＩ）は、約−０．０７Ｖである。これに対し、この発明の方法を用いた場合、同じ高温保持時間での電圧シフト量（直線Ｉ）が約−０．１１Ｖであり、従来の方法を用いた場合よりも大きくなっている。これは、損傷領域（図３では符号４７ａで示した部分）を誘電体状態に固定したため、見かけの分極値が小さくなったことによる。一方、高温保持時間が約１４０時間の場合は、従来の方法を用いた場合も、この発明の方法を用いた場合でも、電圧シフト量は、約−０．２５Ｖである。このように、この発明の方法を用いた場合の電圧シフト量（直線Ｉ）の傾きは、従来の方法を用いた場合の電圧シフト量（直線ＩＩ）の傾きに比べて小さいため、保持時間が長くなったときに、劣化が少ないことがわかる。
【００２５】
第２の回復アニール後は、導電プラグ２５と外部配線とのコンタクトをとるためにホトリソグラフィ及びエッチングにより第３開口部５４を設ける（図２（Ｃ））。この第３開口部５４の形成により、タングステンが露出してしまうので、この後は、酸素雰囲気での高温の熱処理は行えない。
【００２６】
さらに、第２及び第３開口部５２及び５４内、並びに第２層間絶縁膜６０上に、メタル層（図示を省略する。）を形成後、ホトリソグラフィ及びエッチングによって、メタル層を加工し、メタル配線７０を形成する（図２（Ｄ））。
【図面の簡単な説明】
【００２７】
【図１】本発明の強誘電体メモリの製造方法を説明するための工程図（その１）である。
【図２】本発明の強誘電体メモリの製造方法を説明するための工程図（その２）である。
【図３】第２の回復アニールを説明するための、強誘電体キャパシタの模式的断面図である。
【図４】従来の回復アニールによる強誘電体キャパシタと、この発明の回復アニールによる強誘電体キャパシタの劣化の違いを説明するための図である。
【符号の説明】
【００２８】
１０    半導体基板
２０    第１層間絶縁膜
２５    導電プラグ
３０    酸化防止膜
３２    密着層
３４    第１導電体層
３６    強誘電体層
３８    第２導電体層
３９    キャパシタ形成用積層膜
４２    下地層
４４    下部電極
４５    内部領域部分
４６，４６ａ    強誘電体薄膜
４７ａ    損傷箇所
４７ｂ    常誘電体領域
４８    上部電極
４９、４９ａ、４９ｂ    強誘電体キャパシタ
５０    第１開口部
５２    第２開口部
５４    第３開口部
６０    第２層間絶縁膜
７０    メタル配線
１００    第１構造体
１０２    第２構造体
【図１】
2006066414.tif 000003
【図２】
2006066414.tif 000004
【図３】
2006066414.tif 000005
【図４】
2006066414.tif 000006