(57)【要約】【課題】  正確なサンプリングクロックでＡ／Ｄ変換して正確な復号が可能な、振幅検出方法を用いた微分系のデジタル信号再生装置を、全てデジタル回路にて構成する。【解決手段】  位相差検出器５が、ＰＲ等化された信号とＡ／Ｄ変換器２で用いる変換用クロック信号ＣＫ２との位相差を、Ａ／Ｄ変換器２の出力を用い、該出力におけるＰＲ等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、位相調整器４が、検出された位相差に応じてクロック生成器３にて生成される基準クロック信号ＣＫ１の位相を調整して変換用クロック信号ＣＫ２としてＡ／Ｄ変換器２に供給する。【選択図】  図１
2006066042.tif 000002
【特許請求の範囲】
【請求項１】
再生信号から基準クロック信号を生成するクロック生成手段と、
再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、
該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するＡ／Ｄ変換手段と、
該Ａ／Ｄ変換手段でデジタル化された信号を２値識別する２値識別手段と、
上記パーシャルレスポンス等化された信号と上記Ａ／Ｄ変換手段で用いるサンプリングクロック信号との位相差を、上記Ａ／Ｄ変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、
該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記Ａ／Ｄ変換手段に供給する位相調整手段とを備えことを特徴とするデジタル信号再生装置。
【請求項２】
上記クロック生成手段が、
再生信号を所定の基準レベルで比較し、再生信号が該基準レベルを超えていれば第１レベルを出力する比較器と、
該比較器の比較結果を基に位相同期方式でクロック信号を生成するクロック発振回路とを有し、
該クロック発振回路で生成されたクロック信号が基準クロック信号となることを特徴とする請求項１に記載のデジタル信号再生装置。
【請求項３】
上記パーシャルレスポンス等化手段が、ＰＲ（１，−１）のパーシャルレスポンス等化を行うことを特徴とする請求項１に記載のデジタル信号再生装置。
【請求項４】
上記位相差検出手段が、入力信号を上記基準クロック信号の１周期分ずつ遅延させて後段へと順次出力し、初段に上記Ａ／Ｄ変換手段にてデジタル化された信号が入力される縦続接続された３段の遅延回路と、
上記初段の遅延回路の出力と上記３段目の遅延回路の出力とが入力され、両出力の差を出力する減算器と、
上記２段目の遅延回路の出力と閾値とを比較し、上記パーシャルレスポンス等化された信号のピーク対応部のサンプリング期間を示す信号を出力する比較器とを備えていることを特徴とする請求項１に記載のデジタル信号再生装置。
【請求項５】
上記位相調整手段が、上記位相差検出手段における比較器からの出力を用いて位相を判定する期間を表す信号を出力する位相判定回路と、
該位相判定回路からの出力に応じて位相を判定する期間、上記位相差検出手段における上記減算器及び上記比較器の各出力から上記Ａ／Ｄ変換手段にて用いるサンプリングクロック信号の位相の進み／遅れを判定すると共に、上記減算器の出力から位相差量を検出する位相量検出回路と、
該位相量検出回路による位相の進み／遅れの判定結果と位相差量とを用いて、上記クロック生成手段にて生成された基準クロック信号の位相を調整してサンプリングクロック信号を出力するクロック選択回路とを備えていることを特徴とする請求項４に記載のデジタル信号再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録媒体等から取得した記録データの再生信号を用いてクロック信号を生成し、該クロック信号を用いて再生信号をデジタル化するデジタル信号再生装置に関し、より詳細には、上記再生信号をパーシャルレスポンス等化（微分等化）し、パーシャルレスポンス等化した信号を、Ａ／Ｄ変換器を用いてデジタル化するデジタル信号再生装置に関するものである。
【背景技術】
【０００２】
デジタル信号再生装置においては、従来から、ビデオ・テープや光ディスクなどの記録媒体から得られた記録データの再生信号を用いてクロック信号を生成し、該クロック信号を用いて上記再生信号を２値識別することが行われている。クロック信号を用いて再生信号を２値識別する方法としては、種々提案されているが、何れの識別方法においても、記録媒体から読み出した２値識別対象の再生信号を、パーシャルレスポンスの手法を用いて、符号間干渉が存在しないか、或いは符号間干渉が予め知れているように波形等化し、該波形等化した信号から２値識別を行い、デジタル信号を復調するようになっている。
【０００３】
このような識別方法の代表的な方法としては、ナイキスト等化を行う積分検出方法と、微分系の等化基準を用いる振幅検出方法（微分法）が知られている。このうち、積分検出方法による２値識別は、低域成分（直流成分：ＤＣ成分）を多く必要とする。そのため、ビデオ再生信号のＤＣ成分の再生ができないといった不利益がある。また、アジマス効果のない低域のクロストークが多いといった不利益もある。これに対し、振幅検出方法は、積分検出方法におけるような直流成分を必要とせず、低域成分をあまり必要とせず、上述した積分検出方式の不利益を克服できるといた利点がある。
【０００４】
ところが、振幅検出方式においては、その信号の性質から３値検出を行うようになる。具体的には、再生信号の振幅を検出するため、２値検出より複雑な３値の識別（１，０、−１）を行う必要がある。３値識別は、再生信号のＤＣ変動に対して強いといった利点がある反面、識別回路の構成自体が複雑になるといった欠点がある。しかも、振幅検出方式における３値識別がＤＣ変動に強いのは、再生信号のアイパターンが十分に開いている場合に限られ、アイパターンが充分に開いてない場合はＤＣ変動に弱く不安定になる。アイパターンが充分に開いてない場合にもＤＣ変動に強くするには、Ａ／Ｄ変換回路におけるサンプリングポイントが重要になる。
【０００５】
Ａ／Ｄ変換回路で信号を取り込む際に使用するＡ／Ｄ変換回路のクロック信号は、入力される微分波形のピークをサンプリングできるような位相関係のクロックであることが必要である。そのため、一般的には入力波形にＰＬＬをかけてクロック信号を生成する方法がとられるが、必ずしもピークをサンプリングする位相関係にはならない。
【０００６】
特許文献１には、Ａ／Ｄ変換したデジタル信号を基に、クロック生成手段から生成されたクロック信号の位相を調整し、調整したものをサンプリングクロックとしてＡ／Ｄ変換回路に与える構成のデジタル信号識別回路が開示されている。
【０００７】
図１４に、上記特許文献１に記載されたデジタル信号識別回路の構成を示す。再生信号は、積分等化器５１でナイキスト等化された後、パーシャルレスポンス等化器５５でさらにパーシャルレスポンス等化（以下、ＰＲ等化）されてからＡ／Ｄ変換器５８に送られる。Ａ／Ｄ変換器５８では、ＰＲ等化された再生信号をＡ／Ｄ変換してＡ／Ｄ変換データＳＳ８とし、これを２値識別回路６０が２値識別してデジタル化する。ここで、Ａ／Ｄ変換器５８は、サンプリングクロックとして、位相変調されたクロック信号ＳＳ２７を用いる。クロック信号ＳＳ２７は、次のようにして得られる。ナイキスト化された再生信号をコンパレータ５２が２値識別した比較結果信号ＳＳ２を用いて、クロック発生器５３がＰＬＬ方式でクロック信号ＳＳ３を発生する。位相誤差検出器５９では、加算イネーブル信号発生器５６からのイネーブル信号がハイレベルのとき、Ａ／Ｄ変換器５８からのＡ/Ｄ変換データＳＳ８を積分して、クロック発生器５３にて生成された上記クロック信号ＳＳ３とサンプリングクロック信号との位相誤差を算出する。位相調整器５７は、位相誤差検出器５９の算出した位相誤差に応じて、該クロック信号ＳＳ３の位相を調整し、位相調整したクロック信号ＳＳ２７を、Ａ／Ｄ変換器５８へと供給する。
【０００８】
このような構成とすることで、たとえアイパターンが充分に開いてない場合でも、ＤＣ変動に強くなり、Ａ／Ｄ変換器５８では、正確なサンプリングクロックでＡ／Ｄ変換して正確な復号が可能となる。
【特許文献１】特開平１１−４２６４号公報（平成１１年１月６日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１の構成では、位相誤差（位相差）を検出し、クロック信号の位相を調整するにあたって、Ａ／Ｄ変換器５８でＡ／Ｄ変換したデータを、位相誤検出器５９にてアナログ信号に変換するようになっているので、必然的にシステム構成が複雑化してしまうといった問題がある。
【００１０】
つまり、位相誤差検出器５９は、加算イネーブル信号発生器５６からのイネーブル信号がハイレベルのときに、Ａ／Ｄ変換器５８からのＡ/Ｄ変換データＳＳ８を積分して、クロック発生器５３にて生成された上記クロック信号ＳＳ３とサンプリングクロック信号との位相誤差を算出するようになっているため、位相誤差検出器５９にはＤ／Ａ変換器が必要となる。しかも、位相誤差検出器５９で算出された位相誤差に応じて、クロック信号ＳＳ３の位相を調整する位相変調器５７では、クロック信号ＳＳ３から鋸歯状波を生成する鋸歯状波生成回路が必要となり、これによってもシステム構成が複雑化する。上述したように、積分検出方式に比して振幅検出方式は、３値識別であるために識別回路の構成自体が複雑になるといった欠点があるため、このようなさらなる回路構成の複雑化は容認できない。
【００１１】
本発明は、上記課題に鑑み成されたものであって、その目的は、正確なサンプリングクロックでＡ／Ｄ変換して正確な復号が可能な、振幅検出方法を用いた微分系のデジタル信号再生装置を、全てデジタル回路にて構成してシステム構成の簡素化を図ることにある。
【課題を解決するための手段】
【００１２】
本発明のデジタル信号再生装置は、上記課題を解決するために、再生信号から基準クロック信号を生成するクロック生成手段と、再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段でデジタル化された信号を２値識別する２値識別手段と、上記パーシャルレスポンス等化された信号と上記Ａ／Ｄ変換手段で用いるサンプリングクロック信号との位相差を、上記Ａ／Ｄ変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記Ａ／Ｄ変換手段に供給する位相調整手段とを備えたことを特徴としている。
【００１３】
これによれば、位相差検出手段が、Ａ／Ｄ変換手段でサンプリング時に用いたサンプリングクロック信号とパーシャルレスポンス等化された信号との位相差を、Ａ／Ｄ変換手段でサンプリングしたデジタル信号を用い、該信号値におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングした信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、該検出した位相差量を用いて位相調整手段が基準クロック信号の位相を調整してサンプリングクロック信号の位相を調整する。したがって、振幅検出方法における位相ズレ及びノイズの影響で、たとえＡ／Ｄ変換手段のサンプリングポイントがずれても、Ａ／Ｄ変換手段では常に良好なサンプリングポイントでデジタル化することができる。
【００１４】
しかも、上記特許文献１の構成では、位相誤差（位相差）を検出してクロック信号の位相を調整するにあたって、Ａ／Ｄ変換したデータをアナログ信号に変換するようになっているので、Ｄ／Ａ変換器が必要で、また、クロック信号の位相調整において鋸歯状波生成回路が必要となっていたが、本発明の構成では、パーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、これを用いて位相調整手段が基準クロック信号の位相を調整してサンプリングクロック信号の位相を調整するので、Ｄ／Ａ変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタル回路にて構成でき、システム構成の簡素化を図ることが可能となる。
【００１５】
本発明のデジタル信号再生装置においては、さらに、上記クロック生成手段が、再生信号を所定の基準レベルで比較し、再生信号が該基準レベルを超えていれば第１レベルを出力する比較器と、該比較器の比較結果を基に位相同期方式でクロック信号を生成するクロック発振回路とを有し、該クロック発振回路で生成されたクロック信号が基準クロック信号となることを特徴とすることもできる。
【００１６】
また、本発明のデジタル信号再生装置においては、上記パーシャルレスポンス等化手段が、ＰＲ（１，−１）のパーシャルレスポンス等化を行うことを特徴とすることもできる。この場合、ＰＲ（１，−１）のパーシャルレスポンス等化を行うことで、再生信号のＤＣ成分の変動を取ることができ、２値化するときの判別レベルを容易に決定（ＤＣレベル）とすることができる。また、再生される信号のパターンも固定される。したがって、信号レベルから信号波形を推測することが容易にでき、再生信号の変化点の検出を非常に簡単に行うことができる。
【００１７】
また、本発明のデジタル信号再生装置においては、さらに、上記位相差検出手段が、入力信号を上記基準クロック信号の１周期分ずつ遅延させて後段へと順次出力し、初段に上記Ａ／Ｄ変換手段にてデジタル化された信号が入力される縦続接続された３段の遅延回路と、上記初段の遅延回路の出力と上記３段目の遅延回路の出力とが入力され、両出力の差を出力する減算器と、上記２段目の遅延回路の出力と閾値とを比較し、上記パーシャルレスポンス等化された信号のピーク対応部のサンプリング期間を示す信号を出力する比較器とを備えていることを特徴とすることもできる。
【００１８】
このような構成とすることで、上記パーシャルレスポンス等化された信号と上記Ａ／Ｄ変換手段で用いるサンプリングクロック信号との位相差を、上記Ａ／Ｄ変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段を容易に実現することができる。
【００１９】
また、この場合、上記位相調整手段としては、上記位相差検出手段における比較器からの出力を用いて位相を判定する期間を表す信号を出力する位相判定回路と、該位相判定回路からの出力に応じて位相を判定する期間、上記位相差検出手段における上記減算器及び上記比較器の各出力から上記Ａ／Ｄ変換手段にて用いるサンプリングクロック信号の位相の進み／遅れを判定すると共に、上記減算器の出力から位相差量を検出する位相量検出回路と、該位相量検出回路による位相の進み／遅れの判定結果と位相差量とを用いて、上記クロック生成手段にて生成された基準クロック信号の位相を調整してサンプリングクロック信号を出力するクロック選択回路とから構成することができる。
【００２０】
このような構成とすることで、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記Ａ／Ｄ変換手段に供給する位相調整手段を容易に実現することができる。
【発明の効果】
【００２１】
本発明のデジタル信号再生装置は、以上のように、再生信号から基準クロック信号を生成するクロック生成手段と、再生信号をパーシャルレスポンス等化するパーシャルレスポンス等化手段と、該パーシャルレスポンス等化手段によってパーシャルレスポンス等化された信号をサンプリングクロック信号でサンプリングしてデジタル化するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段でデジタル化された信号を２値識別する２値識別手段と、上記パーシャルレスポンス等化された信号と上記Ａ／Ｄ変換手段で用いるサンプリングクロック信号との位相差を、上記Ａ／Ｄ変換手段によってデジタル化された信号を用い、該信号におけるパーシャルレスポンス等化された信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する位相差検出手段と、該位相差検出手段で検出された位相差に応じて上記基準クロック信号の位相を調整してサンプリングクロック信号として上記Ａ／Ｄ変換手段に供給する位相調整手段とを備えた構成である。
【００２２】
これにより、振幅検出方法における位相ズレ及びノイズの影響で、たとえＡ／Ｄ変換手段のサンプリングポイントがずれても、Ａ／Ｄ変換手段では常に良好なサンプリングポイントでデジタル化することができる。しかも、Ｄ／Ａ変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタル回路にて構成でき、システム構成の簡素化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の一形態について、図１ないし図１３に基づいて説明すると以下の通りである。本実施の形態のデジタル信号再生装置２０は、図１に示すように、パーシャルレスポンス等化器（ＰＲ等化器）１、Ａ／Ｄ変換器２、クロック発生器３、位相調整器４、位相差検出器５、及び２値識別器６を備えている。
【００２４】
デジタル信号識別装置２０に入力された記録媒体より再生された再生信号は、まず、ＰＲ等化器１に入力される。ＰＲ等化器１は、入力された再生信号に対してパーシャルレスポンス等化（パーシャルレスポンス等化手段：以下、パーシャルレスポンス等化をＰＲ等化と称する）を行うもので、例えば、ＰＲ（１，−１）等化を行う。ＰＲ（1 ，−１）とは、データ１の孤立波形が入力された場合に、その応答が次のビットに−１の符号間干渉を与えることを示す。したがって、ＰＲ等化器１からの出力信号は３値となる。ＰＲ等化器１からの出力信号は、Ａ／Ｄ変換器２とクロック生成器３とに出力される。
【００２５】
Ａ／Ｄ変換器（Ａ／Ｄ変換手段）２は、ＰＲ等化器１より入力されたＰＲ等化された再生信号を、後述する位相調整器４より入力される変換用クロック信号ＣＫ２に基づきＡ／Ｄ変換してデジタル化する。デジタル信号は、次段の２値化識別器６と位相差検出器５とに出力される。
【００２６】
２値化識別器（２値識別手段）６は、Ａ／Ｄ変換器２より入力されたデジタル信号を、ＰＲ等化の原理に沿って２値化し、２値信号として出力する。
【００２７】
クロック生成器（クロック生成手段）３は、再生信号より基準クロック信号ＣＫ１を抽出（作成）するものである。ここでは、ＰＲ等化器１より入力されたＰＲ等化された再生信号を、２つの閾値を用いて２値化し、２値化した信号を基に位相同期のＰＬＬを構成して基準クロック信号ＣＫ１を抽出（作成）する。作成された基準クロック信号ＣＫ１は、位相調整器４に出力される。
【００２８】
位相差検出器（位相差検出手段）５は、Ａ／Ｄ変換器２より入力されたデジタル信号をもとに、Ａ／Ｄ変換の際に用いている上記変換用クロック信号（サンプリングクロック信号）ＣＫ２と、ＰＲ等化された再生信号との位相関係を計算し位相調整量を位相調整器４に出力する。詳細については、図２を用いて後述するが、位相差検出器５は、ＰＲ等化された再生信号と上記変換用クロック信号ＣＫ２との位相差を、Ａ／Ｄ変換器２によってデジタル化されたデジタル信号を用い、該信号におけるＰＲ等化された再生信号のピーク対応部をサンプリングして得た信号値と該信号値の直前及び直後の両信号値の差とを用いて検出する。
【００２９】
位相調整器（位相調整手段）４は、上記位相差検出器５によって求められた位相調整量に基づいて、クロック生成器３で生成された基準クロック信号ＣＫ１の位相を調整して変換用クロック信号ＣＫ２としてＡ／Ｄ変換器２に供給する。詳細については、図３を用いて後述する。
【００３０】
まず、図２を用いて上記位相差検出器５について詳細に説明する。位相差検出器５は、３段のＤｅｌａｙ回路（遅延回路）７ａ・７ｂ・７ｃ、減算器（減算器）８、及び比較器（比較器）９を備えている。
【００３１】
３段のＤｅｌａｙ回路７ａ・７ｂ・７ｃは何れも、遅延させる対象の入力信号を、１Ｔ（基準クロック信号の１周期分）遅延させるものである。前述のＡ／Ｄ変換器２より出力されたデジタル信号は、まず、初段のＤｅｌａｙ回路７ａに入力され、ここで１Ｔ遅延されて遅延デジタル信号Ｓ１となる。遅延デジタル信号Ｓ１は、２段目のＤｅｌａｙ回路７ｂへ出力されると共に、上記減算器８にも出力される。２段目のＤｅｌａｙ回路７ｂでは、さらに１Ｔ遅延させ、トータル２Ｔ遅延された遅延デジタル信号Ｓ２は、３段目のＤｅｌａｙ回路７ｃへ出力されると共に、上記比較器９に出力される。３段目のＤｅｌａｙ回路７ｃでは、さらに１Ｔ遅延させ、トータル３Ｔ遅延された遅延デジタル信号Ｓ３を減算器８に与える。
【００３２】
減算器８は、遅延デジタル信号Ｓ１と遅延デジタル信号Ｓ３とを入力信号とし、これら遅延デジタル信号Ｓ１・Ｓ３を減算した結果を減算結果信号Ｓ４として出力する。本実施の形態では、遅延デジタル信号Ｓ１−遅延デジタル信号Ｓ３の値を減算結果信号Ｓ４として出力する。減算器８から出力される減算結果信号Ｓ４の正／負と、後述する比較器９から出力される比較結果信号Ａ１・Ｂ１に示されるピークの向きによって、変換用クロック信号ＣＫ２の位相がＰＲ等化された再生信号の位相に対して進んでいるか遅れているかを検出することができる。
【００３３】
一方、比較器９は、遅延デジタル信号Ｓ２を入力信号とし、該遅延デジタル信号Ｓ２を予め設定されている閾値と比較し、比較結果を比較結果信号として出力する。比較結果信号の信号レベルは、遅延デジタル信号Ｓ２が閾値よりも大きければ“Ｈ”、小さければ“Ｌ”となる。比較器９には、予め設定されている２種類の閾値Ａと閾値Ｂとが与えられており、閾値Ａとの比較結果を比較結果信号Ａ１として、閾値Ｂとの比較結果を比較結果信号Ｂ１として出力する。
【００３４】
ここで、閾値Ａ，Ｂは、入力信号、つまり遅延デジタル信号Ｓ２の正・負のレベルを判定するためのもので、比較結果信号Ａ１の信号レベルは、遅延デジタル信号Ｓ２が閾値Ａよりも大きければ“Ｈ”、小さければ“Ｌ”となる。同様に比較結果信号Ｂ１の信号レベルも、遅延デジタル信号Ｓ２が閾値Ｂよりも大きければ“Ｈ”、小さければ“Ｌ”となる。比較器９から出力される比較結果信号Ａ１・Ｂ１より、遅延デジタル信号Ｓ２のピーク（変曲点）の有無、及びピークの向きを検出することができる。
【００３５】
このような構成により、位相差検出器は、閾値Ａを越えた（比較結果信号Ａ１・Ｂ１が共に“Ｈ”）信号値、或いは閾値Ｂを越えた（比較結果信号Ａ１・Ｂ１が共に“Ｌ”）信号値と、その直前と直後の両信号値の差とから、ＰＲ等化された再生信号に対して変換用クロック信号ＣＫ２の位相が進んでいるのか遅れているのかを検出する。
【００３６】
例えば、位相差検出器５は、比較結果信号Ａ１・Ｂ１が共に“Ｈ”であり、遅延デジタル信号Ｓ１−遅延デジタル信号Ｓ３の減算結果信号Ｓ４が正の場合、変換用クロック信号ＣＫ２の位相がＰＲ等化された再生信号の位相に対して遅れている（再生信号のピークよりも後をサンプリングしている状態）と判断する。また、位相差検出器５は、比較結果信号Ａ１・Ｂ１が共に“Ｈ”であり、遅延デジタル信号Ｓ１−遅延デジタル信号Ｓ３の減算結果信号Ｓ４が負の場合、変換用クロック信号ＣＫ２の位相がＰＲ等化された再生信号の位相に対して進んでいる（再生信号のピークよりも前をサンプリングしている状態）と判断する。同様に、位相差検出器５は、比較結果信号Ａ１・Ｂ１が共に“Ｌ”であり、遅延デジタル信号Ｓ１−遅延デジタル信号Ｓ３の減算結果信号Ｓ４が負の場合、変換用クロック信号ＣＫ２の位相がＰＲ等化された再生信号の位相に対して遅れている（再生信号のピークよりも後をサンプリングしている状態）と判断する。また、位相差検出器５は、比較結果信号Ａ１・Ｂ１が共に“Ｌ”であり、遅延デジタル信号Ｓ１−遅延デジタル信号Ｓ３の減算結果信号Ｓ４が正の場合、変換用クロック信号ＣＫ２の位相がＰＲ等化された再生信号の位相に対して進んでいる（再生信号のピークよりも前をサンプリングしている状態）と判断する。
【００３７】
次に、図３を用いて位相調整器４について詳細に説明する。位相調整器４は、位相判定回路１０、位相量検出回路１１、及びクロック選択器１２を備えている。位相調整器４には、上記位相差検出器５の比較器９から比較結果信号Ａ１・Ｂ１が入力されると共に、位相差検出器５の減算器８からは減算結果信号Ｓ４が入力され、クロック生成器３からは基準クロック信号ＣＫ１が入力される。このうち、比較結果信号Ａ１・Ｂ１は、位相判定回路１０及び位相量検出回路１１とに入力され、減算結果信号Ｓ４は位相量検出回路１１に、基準クロック信号ＣＫ１はクロック選択器１２に入力される。
【００３８】
位相判定回路１０は、入力された比較結果信号Ａ１・Ｂ１を用いて、比較結果信号Ａ１・Ｂ１が共に“Ｈ”または共に“Ｌ”のときに、位相を判定する期間を表す判定期間信号Ｓ５として、位相量検出回路１１に“Ｈ”を出力する。
【００３９】
位相量検出回路１１は、位相判定回路１０からの判定期間信号Ｓ５が“Ｈ”の期間、位相差検出器５からの減算結果信号Ｓ４と、比較結果信号Ａ１・Ｂ１とを用いて、Ａ／Ｄ変換器２でデジタル信号のサンプリングに用いられた変換用クロック信号ＣＫ２の位相の進み／遅れを判定し、その判定結果を位相判定信号Ｓ６として出力する。
【００４０】
【表１】
2006066042.tif 000003
【００４１】
表１に、位相の進み／遅れの判定に用いる各信号（減算結果信号Ｓ４、比較結果信号Ａ１・Ｂ１、及び判定期間信号Ｓ５）と、判定結果である位相判定信号Ｓ６との関係を示す。減算結果信号Ｓ４が正の値であり、比較結果信号Ａ１・Ｂ１が共に”Ｈ“であれば、位相は遅れているので位相判定信号Ｓ６は”Ｌ“となる。減算結果信号Ｓ４が負の値であり、比較結果信号Ａ１・Ｂ１が共に”Ｈ“であれば、位相は進んでいるので位相判定信号Ｓ６は”Ｈ“となる。減算結果信号Ｓ４が正の値であり、比較結果信号Ａ１・Ｂ１が共に”Ｌ“であれば、位相は進んでいるので位相判定信号Ｓ６は”Ｈ“となる。減算結果信号Ｓ４が負の値であり、比較結果信号Ａ１・Ｂ１が共に”Ｌ“であれば、位相は遅れているので位相判定信号Ｓ６は”Ｌ“となる。
【００４２】
一方、位相量検出回路１１は、位相差検出器５の減算器８から入力される減算結果信号Ｓ４の絶対値を生成して位相差量を検出し、該位相差量を位相差量信号７としてクロック選択器１２に出力する。
【００４３】
クロック選択器１２は、位相量検出回路１１よりそれぞれ入力された変換用クロック信号の位相の進み／遅れを表す位相判定信号Ｓ６及び変換用クロック信号の位相差量を表す位相差量信号Ｓ７と、クロック生成器３より入力された基準クロック信号ＣＫ１とを基に、基準クロック信号ＣＫ１の位相を調整し、位相調整したものをＡ／Ｄ変換器２に変換用クロック信号ＣＫ２として出力する。
【００４４】
図４〜図６に、上記した各信号（ＣＫ１，ＣＫ２，Ａ／Ｄ変換出力（ＡＤ出力），Ａ１，Ｂ１，Ｓ１〜Ｓ７）のタイミングチャートを示す。図４が、Ａ／Ｄ変換器２に入力されるＰＲ等化された再生信号とクロック生成器３で生成された基準クロック信号ＣＫ１の位相が合っている場合である。これに対し、図５が、ＰＲ等化された上記再生信号の振幅が小さく、該再生信号の位相よりも基準クロック信号ＣＫ１の位相が遅れている場合であり、図６が反対に、ＰＲ等化された上記再生信号の振幅が大きく、該再生信号の位相よりも基準クロック信号ＣＫ１の位相が進んでいる場合である。
【００４５】
図４のように、再生信号と基準クロック信号ＣＫ１の位相と合っている場合は、閾値Ａを越えてピークであると認識されたポイントＰ２の前後のポイントＰ１・Ｐ３でサンプリングしたＡＤ出力は等しく、減算結果信号Ｓ４及び該減算結果信号Ｓ４の絶対値を示す位相差量信号７は共にゼロであり、基準クロック信号ＣＫ１の位相が変換用クロック信号ＣＫ２の位相となる。
【００４６】
これに対し、図５のように、再生信号より基準クロック信号ＣＫ１の位相が遅れている場合は、閾値Ａを越えてピークであると認識されたポイントＰ２の１つ前のポイントＰ１でサンプリングしたＡＤ出力より、ポイントＰ２の１つ後のポイントＰ３でサンプリングしたＡＤ出力の方が小さくなるので、減算結果信号Ｓ４はＥ０となり、その絶対値である位相差量信号７は値をもつ。基準クロック信号ＣＫ１の位相を進めて変換用クロック信号ＣＫ２とし、これにより、再生信号のピークを正確にサンプリングすることができる。
【００４７】
反対に、図６のように、再生信号よりクロック信号ＣＫ１の位相が進んでいる場合は、閾値Ａを越えてピークであると認識されたポイントＰ２の１つ前のポイントＰ１でサンプリングしたＡＤ出力より、ポイントＰ２の１つ後のポイントＰ３でサンプリングしたＡＤ出力の方が大きくなるので、減算結果信号Ｓ４は値を持ち、その絶対値である位相差量信号７も値をもつ。基準クロック信号ＣＫ１の位相を遅らせて変換用クロック信号ＣＫ２とし、これにより、再生信号のピークを正確にサンプリングすることができる。
【００４８】
なお、図４〜図６では、基準クロック信号ＣＫ１でＰＲ等化された再生信号をサンプリングし、その場合の位相ずれを検出して基準クロック信号ＣＫ１の位相を調整して変換用クロック信号ＣＫ２とする場合を示したが、基準クロック信号ＣＫ１でサンプリングされるのは、サンプリング開始時のみであり、開始時以降は、変換用クロック信号ＣＫ２でサンプリングされ、この変換用クロック信号ＣＫ２が常に正確なサンプリングが可能となるように調整されることとなる。
【００４９】
図７に、上記クロック選択器１２の一構成例を示す。図７に示すクロック選択器１２ａは、９個のＤｅｌａｙ回路１３ａ〜１３ｉと、クロックセレクタ１４と、セレクト信号生成器１５とを備えている。各Ｄｅｌａｙ回路１３ａ〜１３ｉは、クロック生成器３で生成された基準クロック信号ＣＫ１の位相を、基準クロック信号ＣＫ１の１周期の１／１０ずつ遅延させるもので、Ｄｅｌａｙ回路１３ａ〜１３ｈの各出力は、クロックセレクタ１４と次段のＤｅｌａｙ回路１３へと出力される。図８のタイミングチャートに、基準クロック信号ＣＫ１とＤｅｌａｙ回路１３ａ〜１３ｉの各出力の位相関係を示す。
【００５０】
セレクト信号生成器１５は、位相量検出回路１１より出力された位相差量信号Ｓ７と、変換用クロック信号ＣＫ２の位相の進み／遅れを判定した結果を表す位相判定信号Ｓ６とを用いて、現在のＡ／Ｄ変換器２の変換用クロック信号ＣＫ２との差に応じた遅延差を持つクロック信号を、図９に示すクロックセレクト条件表に基づいて選択する。クロックセレクタ１４は、該選択に基づいて、位相が１／１０ずつ異なるクロック信号（Ｄｅｌａｙ回路１３ａ〜１３ｉからの各出力）のなかの１つを、変換用クロック信号ＣＫ２として出力する。基本的には、位相判定信号Ｓ６で変換用クロック信号ＣＫ２の進み／遅れを判定し、位相差量信号Ｓ７との組合せで、選択するクロック信号を決定する。個々のクロック信号の位相差は各Ｄｅｌａｙ回路１３によるＤｅｌａｙ量によりきまる。
【００５１】
上記位相調整器４では、クロック選択器１２における各Ｄｅｌａｙ回路１３のＤｅｌａｙ量と、位相判定信号Ｓ６及び位相差量信号Ｓ７との組合せを変えることにより、位相調整量を変更することができる。たとえばＤｅｌａｙ量を大きくすることにより位相調整量がおおきくなり、一度に変更できる位相量が大きくなり、信号に対する応答が速くなる。また、Ｄｅｌａｙ量を小さくすれば一度に変更できる位相量は小さくなり信号に対する応答は遅くなるが、安定性は向上する。
【００５２】
図１０に、別のクロック選択器１２ｂを示す。クロック選択器１２ｂの場合、９個のＤｅｌａｙ回路１３ａ〜１３ｉのうち、クロック信号ＣＫ１が入力される１段目のＤｅｌａｙ回路１３ａが、基準クロック信号ＣＫ１の位相を基準クロック信号ＣＫ１の１周期の６／２０遅延させ、２段目以降のＤｅｌａｙ回路１３ｂ〜１３ｉが、クロック生成器３で生成された基準クロックＣＫ１の位相を基準クロック信号ＣＫ１の１周期の１／２０ずつ遅延させる。Ｄｅｌａｙ回路１３ａ〜１３ｈの各出力は、クロックセレクタ１４と次段のＤｅｌａｙ回路１３へと出力される。図１１のタイミングチャートに、基準クロック信号ＣＫ１とＤｅｌａｙ回路１３ａ〜１３ｉの各出力の位相関係を示す。
【００５３】
図１２に、別の構成のクロック選択器１２ｃを示す。クロック選択器１２ｃの場合、９個のＤｅｌａｙ回路１３ａ〜１３ｉのうち、１段目のＤｅｌａｙ回路１３ａが、クロック信号ＣＫ１の位相を基準クロック信号ＣＫ１の１周期の２／２０遅延させ、２、３、８、９段目の各Ｄｅｌａｙ回路１３ｂ・１３ｃ・１３ｈ・１３ｉが基準クロック信号ＣＫ１の１周期の３／２０遅延させ、４〜７段目のＤｅｌａｙ回路１３ｄ〜１３ｇが、基準クロック信号ＣＫ１の１周期の１／２０ずつ遅延させる。Ｄｅｌａｙ回路１３ａ〜１３ｈの各出力は、クロックセレクタ１４と次段のＤｅｌａｙ回路１３へと出力される。図１３のタイミングチャートに、クロック信号ＣＫ１とＤｅｌａｙ回路１３ａ〜１３ｉの各出力の位相関係を示す。なお、ここでは９個のＤｅｌａｙ回路１３ａ〜１３ｉを用いたが、Ｄｅｌａｙ回路１３の個数は、調整の精度に応じて定めればよい。
【００５４】
このように、本実施の形態のデジタル信号再生装置によれば、位相差検出器５が、Ａ／Ｄ変換器２でサンプリング時に用いた変換用クロック信号ＣＫ２とＰＲ等化された再生信号との位相差を、Ａ／Ｄ変換器２でサンプリングしたデジタル信号を用い、該信号値におけるＰＲ等化された再生信号のピーク対応部をサンプリングした信号値と該信号値の直前及び直後の両信号値の差とを用いて検出し、該検出した位相差量を用いて位相調整器４が基準クロック信号の位相を調整して変換用クロック信号ＣＫ２とし、Ａ／Ｄ変換器２へと与える。
【００５５】
したがって、振幅検出方法における位相ズレ及びノイズの影響で、たとえＡ／Ｄ変換器２のサンプリングポイントがずれても、Ａ／Ｄ変換器２では常に良好なサンプリングポイントでＰＲ等化された再生信号を取得してデジタル化することができる。
【００５６】
しかも、上記特許文献１の構成では、位相誤差（位相差）を検出してクロック信号の位相を調整するにあたって、Ａ／Ｄ変換したデータをアナログ信号に変換するようになっているので、Ｄ／Ａ変換器が必要となり、また、クロック信号の位相調整において鋸歯状波生成回路が必要となっていた。これに対し、本発明の構成では、ここで実施の一形態として述べたように、Ｄ／Ａ変換器及び鋸歯状波生成回路を必要とすることなく、全ての回路をデジタルデータを扱うデジタル回路にて構成できるので、システム構成の簡素化を図ることが可能となる。
【産業上の利用可能性】
【００５７】
デジタル・ビデオ信号記録再生装置（デジタルＶＴＲ装置）等のデジタル・ビデオ信号の再生復号に適用でき、その他、データ伝送系、データ通信系などにおけるデジタル信号の復号等にも広く適用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る実施の一形態を示すものであり、デジタル信号再生装置の要部構成を示すブロック図である。
【図２】図１のデジタル信号再生装置に搭載された位相差検出器の要部構成を示すブロック図である。
【図３】図１のデジタル信号再生装置に搭載された位相調整器の要部構成を示すブロック図である。
【図４】図１のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、Ａ／Ｄ変換器に入力されるＰＲ等化された再生信号とクロック生成器で生成された基準クロック信号の位相が合っている場合のタイミングチャートである。
【図５】図１のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、Ａ／Ｄ変換器に入力されるＰＲ等化された再生信号よりクロック生成器で生成された基準クロック信号の位相が遅れている場合のタイミングチャートである。
【図６】図１のデジタル信号再生装置の各部における出力信号のタイミングチャートであり、Ａ／Ｄ変換器に入力されるＰＲ等化された再生信号よりクロック生成器で生成された基準クロック信号の位相が進んでいる場合のタイミングチャートである。
【図７】図３の位相調整器に搭載可能なクロック選択器の要部構成を示すブロック図である。
【図８】図７のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図９】図７のクロック選択器のセレクト信号生成器１５で用いられるクロックセレクト条件表を示す説明図である。
【図１０】図３の位相調整器に搭載可能な別のクロック選択器の要部構成を示すブロック図である。
【図１１】図１０のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図１２】図３の位相調整器に搭載可能なさらに別のクロック選択器の要部構成を示すブロック図である。
【図１３】図１２のクロック選択器にて選択可能なクロック信号の各位相を示すタイミングチャートである。
【図１４】従来のデジタル信号識別回路の要部構成を示すブロック図である。
【符号の説明】
【００５９】
１    パーシャルレスポンス等化手段（パーシャルレスポンス等化器）
２    Ａ／Ｄ変換器（Ａ／Ｄ変換手段）
３    クロック生成器（クロック生成手段）
４    位相調整器（位相調整手段）
５    位相差検出器（位相差検出手段）
６    ２値識別器（２値識別手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006066042.tif 000008
【図６】
2006066042.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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