(57)【要約】【課題】  素子分離層の半導体基板表面からの高さを所定値に容易に合わせ込むことを可能とし、デバイス不良の低減に貢献できるようにした素子分離層の形成方法、及び半導体装置の製造方法を提供する。【解決手段】  シリコン基板１の分離領域にＳＴＩ構造の素子分離層３０を形成する方法であって、シリコン基板１上に形成されたシリコン酸化膜３上にシリコン窒化膜５とシリコン酸化膜７とを順次形成し、分離領域上方のシリコン酸化膜７とシリコン窒化膜５とシリコン酸化膜３とをエッチングしてパッド膜を形成する。次に、このパッド膜をマスクにシリコン基板１の分離領域をエッチングして溝部Ｔを形成する。そして、このシリコン基板１の上方全面にシリコン酸化膜１１を堆積して溝部Ｔを埋め込む。その後、シリコン酸化膜５下からシリコン窒化膜５の少なくとも一部が露出するまで、シリコン酸化膜１１とシリコン酸化膜５とにＣＭＰ処理を施す。【選択図】  図１
2006073597.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域に溝部を形成し、当該溝部に絶縁部材を埋め込んで素子分離層を形成する方法であって、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上にシリコン酸化膜を形成する工程と、
前記素子分離領域上方の前記シリコン酸化膜と前記シリコン窒化膜と前記絶縁膜とをエッチングして除去する工程と、
前記シリコン酸化膜下から露出した前記半導体基板の前記素子分離領域をエッチングして当該素子分離領域に前記溝部を形成する工程と、
前記溝部が形成された前記半導体基板の上方全面に前記絶縁部材を堆積して当該溝部に該絶縁部材を埋め込む工程と、
前記シリコン酸化膜下から前記シリコン窒化膜の少なくとも一部が露出するまで前記絶縁部材と当該シリコン酸化膜とにＣＭＰ処理を施す工程と、を含むことを特徴とする素子分離層の形成方法。
【請求項２】
前記溝部を形成する工程と、前記溝部に該絶縁部材を埋め込む工程との間に、
前記溝部が形成された前記半導体基板に熱酸化処理を施す工程を含むことを特徴とする請求項１に記載の素子分離層の形成方法。
【請求項３】
前記シリコン窒化膜上に前記シリコン酸化膜を形成する工程では、前記シリコン酸化膜をプラズマＣＶＤによって形成し、かつ、
前記プラズマＣＶＤによって前記シリコン酸化膜を形成した後で前記半導体基板に熱処理を施す工程を含むことを特徴とする請求項１又は請求項２に記載の素子分離層の形成方法。
【請求項４】
請求項１から請求項３の何れか一項に記載の素子分離層の形成方法によって前記素子分離層が形成された前記半導体基板の素子形成領域に、所定の素子を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離層の形成方法及び、半導体装置の製造方法に関し、特に、０．１８［μｍ］以降のＳＴＩ構造の素子分離層を形成する技術に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化、高集積化が進んでいる。これに伴って、半導体基板の広い領域を占める素子分離領域も小さくなりつつあり、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方式の素子分離層に変わって、ＳＴＩ（ｓｈａｒｒｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造の素子分離層が多く用いられてきている（例えば、特許文献１、２参照。）。
【０００３】
図４（Ａ）〜図５（Ｃ）は、従来例に係る素子分離層１３０の形成方法を示す工程図である。図４（Ａ）に示すように、まず始めに、シリコン基板（ウエーハ）１０１上にシリコン酸化膜（ＳｉＯ２）１０３を１００［Å］程度形成する。次に、このシリコン酸化膜１０３上にシリコン窒化膜（ＳｉＮ）１０５を１５００［Å］程度形成する。このシリコン酸化膜１０３と、シリコン窒化膜１０５の形成は、それぞれ例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって行う。
【０００４】
次に、図４（Ａ）に示すように、このシリコン窒化膜１０５上に、ＳＴＩ構造の素子分離層を形成する領域（以下、「分離領域」という。）の上方を開口し、その他の領域（即ち、ＭＯＳトランジスタ等の素子を形成する領域。以下、「素子領域」という。）の上方を覆うレジストパターン１２１を形成する。このレジストパターンの形成は、フォトリソグラフィによって行う。
【０００５】
次に、このレジストパターン１２１をマスクにして、シリコン窒化膜１０５と、シリコン酸化膜１０３とを順次エッチングして除去する。これにより、分離領域の上方からシリコン窒化膜１０５とシリコン酸化膜１０３とが取り除かれ、シリコン基板１０１の表面がレジストパターン１２１下から露出した状態となる。このエッチングは、例えばＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）等の異方性ドライエッチングによって行う。この異方性ドライエッチングによってパターニングした後のシリコン窒化膜１０５とシリコン酸化膜１０３とを合わせて、パッド膜とも呼ぶ。パッド膜を形成した後で、レジストパターン１２１をアッシングして除去する。
【０００６】
次に、このパッド膜をマスクにシリコン基板１０１をエッチングして、分離領域に溝部Ｔ´を形成する。このとき、シリコン窒化膜１０３の上面もエッチングされるので、シリコン窒化膜１０３の膜厚にばらつきが生じる。このエッチングは、例えばＲＩＥ等の異方性ドライエッチングによって行う。次に、図４（Ｂ）において、溝部Ｔ´が形成されたシリコン基板１０１に熱酸化処理を施し、溝部Ｔ´の内壁と底面とに熱酸化膜（ＳｉＯ２）１０９を形成する。この熱酸化処理によって、溝部Ｔ´の内壁と底面とから結晶欠陥が取り除かれる。
【０００７】
次に、図４（Ｃ）に示すように、シリコン基板１０１の上方全面にシリコン酸化膜１１１を堆積し、この堆積したシリコン酸化膜１１１で分離領域の溝部Ｔ´（図４（Ｂ）参照）を埋め込む。このシリコン酸化膜１１１の堆積は、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）−ＣＶＤによって行う。
次に、分離領域の上方を覆い、素子領域の上方を露出した図示しないレジストパターン（即ち、図４（Ａ）に示したレジストパターンのマスク形状を反転させたパターンであり、以下、「反転マスクパターン」という。）をシリコン酸化膜１１１上に形成する。この反転マスクパターンの形成は、フォトリソグラフィによって行う。そして、この図示しない反転マスクパターンをマスクに素子領域上方のシリコン酸化膜１１１をエッチングする。これにより、素子領域上方と分離領域上方とで、シリコン酸化膜１１１の表面の高さをある程度揃える。その後、反転マスクパターンをアッシングして除去する。
【０００８】
次に、図５（Ａ）の破線で示すように、シリコン窒化膜１０５をストッパーとするＣＭＰ処理によって、シリコン酸化膜１１１を平坦化しながらその表面を研磨し、シリコン窒化膜１０５上からシリコン酸化膜１１１を取り除く。続けて、このストッパーのシリコン窒化膜１０５にもＣＭＰ処理を施してその表面を削り込み、その膜厚を例えば５５０〜９５０［Å］に合わせ込む。このようなＣＭＰ処理を経て、図５（Ｂ）に示すように、分離領域にＳＴＩ構造の素子分離層１３０を完成させる。
【０００９】
その後、素子領域に残されたシリコン窒化膜１０５と、シリコン酸化膜１０３とを順次エッチングして除去する。そして、図５（Ｃ）に示すように、これら素子領域に例えばＭＯＳトランジスタ１５０等を形成する。
このように、従来例に係る素子分離層１３０の形成方法では、始めにシリコン窒化膜１０５を１５００［Å］程度に厚く形成しておき、その後、ＣＭＰ処理を過剰に行って、このシリコン窒化膜１０５の膜厚を５５０〜９５０［Å］程度に合わせ込んでいた。シリコン窒化膜１０５を最初に意図して厚く形成しておき、その後ＣＭＰ処理によってその膜厚を所定値に合わせ込む理由は、シリコン基板１０１に溝部Ｔ´を形成する工程で、シリコン窒化膜１０５の上面がエッチングされ、ウエーハ面内や、ウエーハ間、ロット間等でその膜厚にばらつきが生じてしまうからである。
【特許文献１】特開２０００−１２６７４号公報
【特許文献２】特開２００１−８５５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、図５（Ｂ）において、素子分離層１３０を完成させた時のシリコン窒化膜１０５の残膜厚さ（即ち、素子分離層１３０のシリコン基板１０１表面からの高さ）は、デバイス不良に対して強い因子となることが知られている。例えば、シリコン窒化膜１０５の残膜が所定値に比べて薄すぎる場合にはファンクション不良が発生しやすくなり、残膜が厚すぎる場合には電流リークが発生しやすくなる傾向がある。
【００１１】
そのため、従来から、シリコン窒化膜１０５の残膜の厚さをコントロールして、その値を所定値に合わせ込むことが重要視されてきた。上記の過剰なＣＭＰ処理も、ウエーハ面内や、ウエーハ間、ロット間等でシリコン窒化膜１０５の残膜の厚さを所定値に合わせ込むために行っていた。
しかしながら、実際には、上記の過剰なＣＭＰ処理では、シリコン窒化膜１０５の残膜の厚さを所定値に十分に合わせ込むことはできなかった。それは、一般に、ＣＭＰ処理によってシリコン窒化膜を削り込む場合には、ウエーハ面内の位置によって、シリコン窒化膜の研磨速度（ｐｏｌｉｓｈｉｎｇ  ｒａｔｅ）に差が生じてしまうからである。
【００１２】
図６は、ＣＭＰ処理によるシリコン窒化膜の研磨速度と、ウエーハ面内における位置との関係を示す図である。図６において、縦軸はシリコン窒化膜の研磨速度を示し、横軸はウエーハ面内における位置を示す。横軸のｃはウエーハ面内の中心部であり、ｅは周縁部である。図６に示すように、シリコン窒化膜の研磨速度はウエーハの周縁部ｅで最も大きく、中心部ｃに近づくほど研磨速度は小さくなる傾向がある。即ち、ウエーハの周縁部ｅではシリコン窒化膜の残膜は薄く、ウエーハの中心部ｃではシリコン窒化膜の残膜は厚くなる。
【００１３】
従って、従来例に係る素子分離層１３０の形成方法では、シリコン窒化膜１０５の残膜の厚さはウエーハ面内で不均一となり易く、その値を所定値に合わせ込むことは困難であり、デバイス不良が発生し易いという問題があった。
そこで、この発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、素子分離層の半導体基板表面からの高さを所定値に容易に合わせ込むことを可能とし、デバイス不良の低減に貢献できるようにした素子分離層の形成方法、及び半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１４】
〔発明１〕  上記目的を達成するために、発明１の素子分離層の形成方法は、半導体基板の素子分離領域に溝部を形成し、当該溝部に絶縁部材を埋め込んで素子分離層を形成する方法であって、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上にシリコン酸化膜を形成する工程と、前記素子分離領域上方の前記シリコン酸化膜と前記シリコン窒化膜と前記絶縁膜とをエッチングして除去する工程と、前記シリコン酸化膜下から露出した前記半導体基板の前記素子分離領域をエッチングして当該素子分離領域に前記溝部を形成する工程と、前記溝部が形成された前記半導体基板の上方全面に前記絶縁部材を堆積して当該溝部に該絶縁部材を埋め込む工程と、前記シリコン酸化膜下から前記シリコン窒化膜の少なくとも一部が露出するまで前記絶縁部材と当該シリコン酸化膜とにＣＭＰ処理を施す工程と、を含むことを特徴とするものである。
【００１５】
ここで、半導体基板とは、例えばシリコン基板や、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板等のことである。また、素子分離領域とは、半導体基板の一方の領域に設けられる素子と、半導体基板の他方の領域に設けられる素子とを電気的に分離する領域のことである。さらに、絶縁膜とは、例えばシリコン酸化窒化膜（ＳｉＯＮ）又はシリコン酸化膜（ＳｉＯ２）、若しくは、これらＳｉＯＮとＳｉＯ２とを積層した膜のことである。絶縁部材とは、例えばシリコン酸化膜のことである。さらに
発明１の素子分離層の形成方法によれば、半導体基板の素子分離領域をエッチングして溝部を形成する際に、シリコン窒化膜上をシリコン酸化膜で保護することができ、シリコン窒化膜の上面をエッチングされないようにすることができる。従って、従来例に係る素子分離層の形成方法と比べて、シリコン窒化膜を最初に意図して厚く形成しておき、その後ＣＭＰ処理によってその膜厚を所定値に合わせ込む必要はなく、シリコン窒化膜を最初から所定値の厚さに形成することが可能である。
【００１６】
これにより、素子分離層を完成させたときのシリコン窒化膜の厚さ、即ち、素子分離層の半導体基板表面からの高さを所定値に容易に合わせ込むことが可能である。デバイス不良の低減に貢献することができる。
【００１７】
〔発明２〕  発明２の素子分離層の形成方法は、発明１の素子分離層の形成方法において、前記溝部を形成する工程と、前記溝部に該絶縁部材を埋め込む工程との間に、前記溝部が形成された前記半導体基板に熱酸化処理を施す工程を含むことを特徴とするものである。ここで、半導体基板の素子分離領域に形成される溝部は、例えばドライエッチングによって形成する。このドライエッチングを用いた溝部の形成方法では、溝部の内壁や底面に結晶欠陥が生じ易い。
【００１８】
発明２の素子分離層の形成方法によれば、半導体基板に形成された溝部の内壁と底面とに熱酸化膜を形成することができ、溝部の内壁と底面とから結晶欠陥をある程度取り除くことが可能である。
また、従来例と比べて、シリコン窒化膜を薄く形成することが可能なので、溝部の肩部（シリコン窒化膜で覆われた半導体基板であって、溝部内壁の上側に隣接した部位）を容易に酸化することができる。これにより、この肩部に丸みを持たせることができる。従来例と比べて、肩部の結晶欠陥を効果的に取り除くことが可能である。
【００１９】
〔発明３〕  発明３の素子分離層の形成方法は、発明１又は発明２の素子分離層の形成方法において、前記シリコン窒化膜上に前記シリコン酸化膜を形成する工程では、前記シリコン酸化膜をプラズマＣＶＤによって形成し、かつ、前記プラズマＣＶＤによって前記シリコン酸化膜を形成した後で前記半導体基板に熱処理を施す工程を含むことを特徴とするものである。
【００２０】
ここで、プラズマＣＶＤによって形成されるシリコン酸化膜は、例えば熱酸化膜と比べて、その結晶構造は完全でなく膜質はさほど緻密でない、という性質がある。また、結晶構造が完全でないことから、ＣＭＰ処理による研磨速度は熱酸化膜等よりも速く、削られ易い。
発明３の素子分離層の形成方法によれば、熱処理を施さない場合と比べて、シリコン酸化膜の結晶構造を均一化することができ、その膜質を緻密にすることができるので、ＣＭＰ処理によるシリコン酸化膜の研磨速度を小さくすることができる。
【００２１】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の素子分離層の形成方法によって前記素子分離層が形成された前記半導体基板の素子形成領域に、所定の素子を形成することを特徴とするものである。ここで、素子形成領域とは、ＭＯＳトランジスタ等の素子を形成する領域のことである。
【００２２】
発明４の半導体装置の製造方法によれば、発明１〜発明３の何れか一の素子分離層の形成方法が応用されるので、デバイス不良の低減に貢献することができ、半導体装置の歩留りと、信頼性の向上が見込まれる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら、本発明に係る素子分離層３０の形成方法及び、半導体装置の製造方法について説明する。
図１（Ａ）〜図２（Ｃ）は、本発明の実施形態に係る素子分離層３０の形成方法を示す工程図である。この実施形態では、ＳＴＩと呼ばれるトレンチ構造の素子分離層３０を形成する方法について説明する。
【００２４】
図１（Ａ）に示すように、まず始めに、シリコン基板（ウエーハ）１上に１層目のシリコン酸化膜（ＳｉＯ２）３を１００［Å］程度形成する。次に、このシリコン酸化膜３上にシリコン窒化膜（ＳｉＮ）５を７５０［Å］程度形成する。このシリコン酸化膜３と、シリコン窒化膜５の形成は、それぞれ例えばＣＶＤによって行う。さらに、このシリコン窒化膜５上に２層目のシリコン酸化膜７を５００〜１０００［Å］程度形成する。このシリコン酸化膜７の形成は、例えばＬＰ−ＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ−ＣＶＤ）によって形成する。
【００２５】
次に、図１（Ａ）に示すように、このシリコン酸化膜７上に、分離領域の上方を開口し、素子領域の上方を覆うレジストパターン２１を形成する。このレジストパターン２１の形成は、フォトリソグラフィによって行う。次に、このレジストパターン２１をマスクにして、シリコン酸化膜７と、シリコン窒化膜５と、シリコン酸化膜３とを順次エッチングして除去する。
【００２６】
これにより、分離領域上方からシリコン酸化膜７とシリコン窒化膜５とシリコン酸化膜３とが取り除かれ、分離領域にあるシリコン基板１の表面がレジストパターン２１下から露出した状態となる。このエッチングは、例えばＲＩＥ等の異方性ドライエッチングによって行う。この異方性ドライエッチングによってパターニングした後のシリコン酸化膜７とシリコン窒化膜５とシリコン酸化膜３とを合わせて、本発明ではパッド膜と呼ぶ。このパッド膜を形成する工程では、分離領域上方のシリコン酸化膜７／シリコン窒化膜５をエッチングするがＣＤは１：１が望ましい。パッド膜を形成した後で、レジストパターン２１をアッシングして除去する。
【００２７】
次に、このパッド膜をマスクにシリコン基板１をエッチングして、分離領域のシリコン基板１に溝部Ｔを形成する。このエッチングは、例えばＲＩＥ等の異方性ドライエッチングによって行う。ドライエッチング条件としては、シリコン（Ｓｉ）とシリコン酸化膜（ＳｉＯ２）とのエッチングの選択比が十分に取れるような条件、即ち、シリコンのエッチングレートに対して、シリコン酸化膜のエッチングレートが十分に小さい条件を選択する。このようなエッチング条件として、例えばエッチングガスにＣｌ２、Ｏ２を用いたＲＩＥが挙げられる。
【００２８】
これにより、シリコン酸化膜７の上面はある程度エッチングされ、その膜厚にはばらつきが生じるものの、このシリコン酸化膜７によってシリコン窒化膜５の上面は覆われ保護されるので、シリコン窒化膜５の上面はエッチングされないで済む。
次に、図１（Ｂ）において、溝部Ｔが形成されたシリコン基板１に熱酸化処理を施し、溝部Ｔの内壁と底面とに熱酸化膜（ＳｉＯ２）９を形成する。ここで、本実施形態では、従来例に係る素子分離層３０の形成方法と比べて、パッド膜を構成するシリコン窒化膜は薄く形成されているので、溝部Ｔの肩部を容易に酸化することができる。
【００２９】
図３（Ａ）は従来例に係る図４（Ｂ）の肩部Ｓ´周辺を拡大した図であり、図３（Ｂ）は実施形態に係る図１（Ｂ）の肩部Ｓ周辺を拡大した図である。ＬＯＣＯＳプロセスに見られるように、シリコン窒化膜は酸素をほとんど透過させない性質を有するが、図３（Ａ）と図３（Ｂ）とを比較して分かるように、シリコン窒化膜５の方がシリコン窒化膜１０５よりも厚さが薄い。
【００３０】
従って、厚いシリコン窒化膜１０５で覆われた肩部Ｓ´よりも、薄いシリコン窒化膜５で覆われた肩部Ｓの方が熱酸化膜を形成し易い。また、その結果、図３（Ｂ）に示すように、肩部Ｓには丸み（ｒｏｕｎｄｉｎｇ）を持たせることができ、肩部Ｓに生じた結晶欠陥を効果的に取り除くことが可能である。このような熱酸化処理によって、溝部Ｔの肩部Ｓを含む内壁と底面から結晶欠陥を取り除く。
【００３１】
次に、図１（Ｃ）に示すように、シリコン基板１の上方全面にシリコン酸化膜１１を堆積し、この堆積したシリコン酸化膜１１で分離領域の溝部Ｔ（図１（Ｂ）参照）を埋め込む。このシリコン酸化膜１１の堆積は、ＴＥＯＳ系またはシラン系のＣＶＤによって行う。
ここで、このシリコン酸化膜１１の堆積は、ＴＥＯＳ系またはシラン系のＣＶＤによって行うので、その表面の凹凸形状は溝部Ｔが形成されたシリコン基板１の凹凸を反映したものとなる。即ち、分離領域上方のシリコン酸化膜１１の表面は、素子領域上方のシリコン酸化膜１１の表面と比べて窪んだ状態となる。このような窪みは、この後に続くシリコン酸化膜１１のＣＭＰ処理工程で、平坦化の阻害要因となる。
【００３２】
そこで、分離領域の上方を覆い、素子領域の上方を露出した図示しないレジストパターン（反転マスクパターン）をシリコン酸化膜１１上に形成する。この反転マスクパターンの形成は、フォトリソグラフィによって行う。そして、この図示しない反転マスクパターンをマスクに素子領域上方のシリコン酸化膜１１をエッチングする。これにより、素子領域上方と分離領域上方とで、シリコン酸化膜１１の表面の高さをある程度揃える。その後、反転マスクパターンをアッシングして除去する。
【００３３】
次に、図２（Ａ）の破線で示すように、ＣＭＰ処理によって、シリコン酸化膜１１を平坦化しながらその表面を研磨し、シリコン窒化膜５の上方からシリコン酸化膜１１を取り除く。このＣＭＰ処理のストッパーはシリコン窒化膜５であり、このＣＭＰ処理の終点はシリコン酸化膜７下からシリコン窒化膜５の一部が露出した時とする。
ここで、素子領域上方のシリコン窒化膜５はその成膜時からエッチングされておらず、従ってエッチングによる膜厚のばらつきも生じていないので、従来例のように、シリコン窒化膜の膜厚の合わせ込みを目的としたＣＭＰ処理は行わない。
【００３４】
また、ここで重要なことは、シリコン窒化膜をＣＭＰ処理した場合の研磨速度は、図６に示したように、シリコン窒化膜が形成されたウエーハ面内での位置によって差がある（即ち、位置依存性がある）が、シリコン酸化膜についてはそのような位置依存性はほとんどない、ということである。
そのため、シリコン酸化膜１１の研磨が進み、ＣＭＰ装置の研磨パッドがシリコン酸化膜７の表面に到達した後は、シリコン酸化膜７はウエーハ面内でほぼ均一な研磨速度で研磨され平坦化されていく。そして、シリコン酸化膜７下からシリコン窒化膜５の一部が露出したときには、シリコン酸化膜７の残膜の厚さはかなり小さなものとなっている。従って、ＣＭＰ処理の終点を検出した後のオーバポリッシュは、終点を検出する前のＣＭＰ処理時間の１０〜２０［％］程度で十分であり、シリコン窒化膜を削り込む従来例と比べて、著しくアンダーポリッシュとすることができる。
【００３５】
このようなＣＭＰ処理を経て、図２（Ｂ）に示すように、分離領域にＳＴＩ構造の素子分離層３０を完成させる。図２（Ｂ）において、素子分離層３０のシリコン基板１上からの高さは、シリコン酸化膜とシリコン窒化膜５とを合わせた厚さとほぼ同じ値であり、例えば８００〜８５０［Å］程度である。
次に、素子分離層３０を完成させたシリコン基板１をフッ酸（ＨＦ）系の薬液でライトエッチングして、シリコン窒化膜５上からシリコン酸化膜７を完全に除去する。次に、シリコン窒化膜５を熱リン酸でエッチングして除去する。さらに、シリコン窒化膜５下のシリコン酸化膜をフッ酸系の薬液でエッチングして除去する。その後、図２（Ｃ）に示すように、シリコン基板１の素子領域に例えばＭＯＳトランジスタ５０等を形成する。
【００３６】
このように、本発明の実施形態に係る素子分離層３０の形成方法は、シリコン基板１の分離領域をエッチングして溝部Ｔを形成する際に、シリコン窒化膜５上をシリコン酸化膜７で保護することができ、シリコン窒化膜５の上面をエッチングされないようにすることができる。従って、従来例のように、シリコン窒化膜を最初に意図して厚く形成しておき、その後ＣＭＰ処理によってその膜厚を所定値に合わせ込む必要はなく、シリコン窒化膜を最初から所定値の厚さに形成することが可能である。これにより、素子分離層３０を完成させたときのシリコン窒化膜５の厚さ、即ち、素子分離層３０のシリコン基板１表面からの高さを所定値に容易に合わせ込むことができ、トランジスタの動作不良や電流リーク等のデバイス不良の低減に貢献することができる。
【００３７】
また、本発明の実施形態に係る半導体装置の製造方法は、図２（Ｃ）に示したように、素子分離層３０を完成させた後のシリコン基板１の素子領域にＭＯＳトランジスタ５０等を形成するものである。従って、トランジスタ動作不良や電流リーク等のデバイス不良の低減が可能であり、半導体装置の歩留りと、信頼性の向上が見込まれる。
この実施形態では、シリコン基板１が本発明の半導体基板に対応し、分離領域が本発明の素子分離領域に対応し、素子領域が本発明の素子形成領域に対応している。また、シリコン酸化膜１１が本発明の絶縁部材に対応し、シリコン酸化膜３が本発明の絶縁膜に対応している。さらに、ＭＯＳトランジスタ５０が本発明の所定の素子に対応している。
【００３８】
なお、この実施形態では、シリコン酸化膜７をＬＰ−ＣＶＤで形成する場合について説明したが、このシリコン酸化膜７はプラズマＣＶＤ（以下、「ＰＥ−ＣＶＤ」という。ＰＥ−ＣＶＤ：ｐｌａｓｍａ  ｅｎｈａｎｃｅｍｅｎｔ−ＣＶＤ）で形成しても良い。その場合には、ＰＥ−ＣＶＤによってシリコン酸化膜７を形成した後で、シリコン基板１に熱処理を施すことが好ましい。シリコン基板１に熱処理を施すことによって、シリコン酸化膜７の結晶構造を均一化し、その膜質を緻密にすることができるので、ＣＭＰ処理によるシリコン酸化膜７の研磨速度を小さくすることができる。これにより、シリコン窒化膜５が露出するまでの時間を稼ぐことができる。
【００３９】
また、この実施形態では本発明の絶縁膜の一例としてシリコン酸化膜（ＳｉＯ２）を用いることについて説明したが、絶縁膜はこれに限られることはない。本発明の絶縁膜として、例えばシリコン酸化窒化膜（ＳｉＯＮ）や、ＳｉＯＮとＳｉＯ２とを積層した膜を用いても良い。この場合でも、実施形態と同様の作用効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る素子分離層３０の形成方法（その１）を示す工程図。
【図２】本発明の実施形態に係る素子分離層３０の形成方法（その２）を示す工程図。
【図３】図４（Ｂ）と、図３（Ｂ）とを部分的に拡大した図。
【図４】従来例に係る素子分離層１３０の形成方法（その１）を示す工程図。
【図５】従来例に係る素子分離層１３０の形成方法（その２）を示す工程図。
【図６】ＣＭＰ処理によるシリコン窒化膜の研磨速度と、ウエーハ面内における位置との関係を示す図。
【符号の説明】
【００４１】
１  シリコン基板、３  （１層目の）シリコン酸化膜、５  シリコン窒化膜、７  （２層目の）シリコン酸化膜、９  熱酸化膜、１１  （溝部埋め込み用の）シリコン酸化膜、２１  レジストパターン、３０  素子分離層、５０  ＭＯＳトランジスタ、Ｓ  肩部、Ｔ  溝部
【図１】
2006073597.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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