(57)【要約】【課題】ピラー層の低抵抗化をはかることが可能な半導体装置を提供する。【解決手段】第１導電型半導体基板１と、第１導電型半導体基板上で、第１導電型半導体基板の主面に平行な一方向に配列した５つの半導体ピラー層で形成されたピラー構造部と、第１導電型半導体基板上に形成され、ピラー構造部を挟む分離絶縁部１２と、を備え、ピラー構造部は、第１の第１導電型ピラー層２と、第１の第１導電型ピラー層を挟む第２の第１導電型ピラー層５及び第３の第１導電型ピラー層６と、第１の第１導電型ピラー層と第２の第１導電型ピラー層との間に設けられた第１の第２導電型ピラー層３と、第１の第１導電型ピラー層と第３の第１導電型ピラー層との間に設けられた第２の第２導電型ピラー層４とで形成されている。【選択図】図１
2006156989.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記第１導電型半導体基板上で、前記第１導電型半導体基板の主面に平行な一方向に配列した５つの半導体ピラー層で形成されたピラー構造部と、
前記第１導電型半導体基板上に形成され、前記ピラー構造部を挟む分離絶縁部と、
を備え、
前記ピラー構造部は、第１の第１導電型ピラー層と、前記第１の第１導電型ピラー層を挟む第２の第１導電型ピラー層及び第３の第１導電型ピラー層と、前記第１の第１導電型ピラー層と前記第２の第１導電型ピラー層との間に設けられた第１の第２導電型ピラー層と、前記第１の第１導電型ピラー層と前記第３の第１導電型ピラー層との間に設けられた第２の第２導電型ピラー層とで形成されている
ことを特徴とする半導体装置。
【請求項２】
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成され、前記第１導電型半導体基板の主面に平行な一方向に配列した第１の第１導電型ピラー層と、前記第１の第１導電型ピラー層を挟む第２の第１導電型ピラー層及び第３の第１導電型ピラー層と、前記第１の第１導電型ピラー層と前記第２の第１導電型ピラー層との間に設けられた第１の第２導電型ピラー層と、前記第１の第１導電型ピラー層と前記第３の第１導電型ピラー層との間に設けられた第２の第２導電型ピラー層とを有するピラー構造部と、
を備え、
前記第２の第１導電型ピラー層の第１導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第１の第２導電型ピラー層の第１導電型不純物濃度よりも高く、前記第３の第１導電型ピラー層の第１導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第２の第２導電型ピラー層の第１導電型不純物濃度よりも高く、
前記第２の第１導電型ピラー層の第２導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第１の第２導電型ピラー層の第２導電型不純物濃度よりも高く、前記第３の第１導電型ピラー層の第２導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第２の第２導電型ピラー層の第２導電型不純物濃度よりも高く、
前記第１の第２導電型ピラー層及び前記第２の第２導電型ピラー層の第２導電型不純物濃度は、前記第１の第１導電型ピラー層の第２導電型不純物濃度よりも高い
ことを特徴とする半導体装置。
【請求項３】
複数の前記ピラー構造部が、隣接するものどうしで前記第２の第１導電型ピラー層及び前記第３の第１導電型ピラー層のいずれか一方を共有しながら、前記一方向に繰り返し配列されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型半導体基板上に、第１導電型不純物を含むとともに、第１及び第２のトレンチに挟まれ、第１及び第２のトレンチそれぞれの第１の側面によって規定された第１導電型半導体部を形成する工程と、
前記第１及び第２のトレンチの第１の側面にそれぞれ、所定の第１導電型不純物及び前記所定の第１導電型不純物よりも拡散係数が大きい所定の第２導電型不純物を供給して第１の不純物層を形成する工程と、
前記第１の不純物層に供給された前記所定の第１及び第２導電型不純物を前記第１導電型半導体部内に拡散させて、前記第１導電型半導体部に含まれた前記第１導電型不純物に基づいた第１導電型を有する第１の第１導電型ピラー層と、前記第１の第１導電型ピラー層を挟み、前記第１の不純物層に供給された前記所定の第１導電型不純物に基づいた第１導電型を有する第２の第１導電型ピラー層及び第３の第１導電型ピラー層と、前記第１の第１導電型ピラー層と前記第２の第１導電型ピラー層との間及び前記第１の第１導電型ピラー層と前記第３の第１導電型ピラー層との間にそれぞれ介在し、前記第１の不純物層に供給された前記所定の第２導電型不純物に基づいた第２導電型を有する第１の第２導電型ピラー層及び第２の第２導電型ピラー層とで形成されたピラー構造部を得る工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型半導体基板上に、第１及び第２のトレンチに挟まれ、第１及び第２のトレンチそれぞれの第１の側面によって規定された半導体部を形成する工程と、
前記第１及び第２のトレンチの第１の側面にそれぞれ、所定の第１導電型不純物及び前記所定の第１導電型不純物よりも拡散係数が大きい所定の第２導電型不純物を供給して第１の不純物層を形成する工程と、
前記第１及び第２のトレンチ内にそれぞれ第１及び第２の追加の半導体部を形成する工程と、
前記第１の不純物層に供給された前記所定の第１及び第２導電型不純物を前記半導体部並びに前記第１及び第２の追加の半導体部内に拡散させて、少なくとも、前記第１の不純物層に供給された前記所定の第１導電型不純物に基づいた第１導電型を有する２つの第１導電型ピラー層と、これら２つの第１導電型ピラー層間に設けられ、前記第１の不純物層に供給された前記所定の第２導電型不純物に基づいた第２導電型を有する第２導電型ピラー層とで形成されたピラー構造部を得る工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、低損失を達成するパワーＭＯＳＦＥＴとして、スーパージャンクション構造が提案されている（特許文献１参照）。
【０００３】
図１２は、トレンチ構造を用いた従来のスーパージャンクションＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴ）の一例を示した断面図である。図１２において、６１は高不純物濃度のｎ型ドレイン層（ｎ型半導体基板）、６２はトレンチ内に埋められた絶縁膜、６３はｐ型ピラー層、６４はｎ型ピラー層、６５はｐ型ベース層、６６はｎ型ソース層、６７はゲート絶縁膜、６８はゲート電極を示している。
【０００４】
ＳＪ−ＭＯＳＦＥＴにおいてドリフト領域を完全空乏化するためには、ピラー層内のドーズ量を１×１０12ｃｍ-2程度以下に制御する必要がある。ピラー層内のドーズ量は、ピラー層内の正味の不純物濃度とピラー層の幅との積で決まる。ピラー層の抵抗を下げるためには、ピラー層の幅を狭め（ピラーピッチを小さくし）、不純物濃度を上げる必要がある。
【０００５】
従来のトレンチ型のスーパージャンクション構造では、ピラーピッチを小さくすると、ピラー層が形成された素子領域に対するトレンチの面積の割合が大きくなる。また、トレンチの側面に斜めイオン注入を行うため、トレンチの幅を狭くすることはできない。したがって、従来の構造で単純にピラーピッチを小さくしただけでは、効率よく低抵抗化を達成することはできない。
【０００６】
このように、従来のＳＪ−ＭＯＳＦＥＴでは、ピラーピッチを小さくし難い（ピラー層の幅を狭くし難い）ため、ピラー層内の不純物濃度を高めることができず、ピラー層の低抵抗化（オン抵抗の低減化）をはかることが困難であった。また、従来のＳＪ−ＭＯＳＦＥＴでは、ピラー層を効率的に形成することが困難であった。
【特許文献１】特開２００２−１７０９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ピラー層の低抵抗化をはかることが可能、或いはピラー層を効率的に形成することが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板上で、前記第１導電型半導体基板の主面に平行な一方向に配列した５つの半導体ピラー層で形成されたピラー構造部と、前記第１導電型半導体基板上に形成され、前記ピラー構造部を挟む分離絶縁部と、を備え、前記ピラー構造部は、第１の第１導電型ピラー層と、前記第１の第１導電型ピラー層を挟む第２の第１導電型ピラー層及び第３の第１導電型ピラー層と、前記第１の第１導電型ピラー層と前記第２の第１導電型ピラー層との間に設けられた第１の第２導電型ピラー層と、前記第１の第１導電型ピラー層と前記第３の第１導電型ピラー層との間に設けられた第２の第２導電型ピラー層とで形成されている。
【０００９】
本発明の第２の視点に係る半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板上に形成され、前記第１導電型半導体基板の主面に平行な一方向に配列した第１の第１導電型ピラー層と、前記第１の第１導電型ピラー層を挟む第２の第１導電型ピラー層及び第３の第１導電型ピラー層と、前記第１の第１導電型ピラー層と前記第２の第１導電型ピラー層との間に設けられた第１の第２導電型ピラー層と、前記第１の第１導電型ピラー層と前記第３の第１導電型ピラー層との間に設けられた第２の第２導電型ピラー層とを有するピラー構造部と、を備え、前記第２の第１導電型ピラー層の第１導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第１の第２導電型ピラー層の第１導電型不純物濃度よりも高く、前記第３の第１導電型ピラー層の第１導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第２の第２導電型ピラー層の第１導電型不純物濃度よりも高く、前記第２の第１導電型ピラー層の第２導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第１の第２導電型ピラー層の第２導電型不純物濃度よりも高く、前記第３の第１導電型ピラー層の第２導電型不純物濃度は、前記第１の第１導電型ピラー層及び前記第２の第２導電型ピラー層の第２導電型不純物濃度よりも高く、前記第１の第２導電型ピラー層及び前記第２の第２導電型ピラー層の第２導電型不純物濃度は、前記第１の第１導電型ピラー層の第２導電型不純物濃度よりも高い。
【００１０】
本発明の第３の視点に係る半導体装置の製造方法は、第１導電型半導体基板上に、第１導電型不純物を含むとともに、第１及び第２のトレンチに挟まれ、第１及び第２のトレンチそれぞれの第１の側面によって規定された第１導電型半導体部を形成する工程と、前記第１及び第２のトレンチの第１の側面にそれぞれ、所定の第１導電型不純物及び前記所定の第１導電型不純物よりも拡散係数が大きい所定の第２導電型不純物を供給して第１の不純物層を形成する工程と、前記第１の不純物層に供給された前記所定の第１及び第２導電型不純物を前記第１導電型半導体部内に拡散させて、前記第１導電型半導体部に含まれた前記第１導電型不純物に基づいた第１導電型を有する第１の第１導電型ピラー層と、前記第１の第１導電型ピラー層を挟み、前記第１の不純物層に供給された前記所定の第１導電型不純物に基づいた第１導電型を有する第２の第１導電型ピラー層及び第３の第１導電型ピラー層と、前記第１の第１導電型ピラー層と前記第２の第１導電型ピラー層との間及び前記第１の第１導電型ピラー層と前記第３の第１導電型ピラー層との間にそれぞれ介在し、前記第１の不純物層に供給された前記所定の第２導電型不純物に基づいた第２導電型を有する第１の第２導電型ピラー層及び第２の第２導電型ピラー層とで形成されたピラー構造部を得る工程と、を備える。
【００１１】
本発明の第４の視点に係る半導体装置の製造方法は、第１導電型半導体基板上に、第１及び第２のトレンチに挟まれ、第１及び第２のトレンチそれぞれの第１の側面によって規定された半導体部を形成する工程と、前記第１及び第２のトレンチの第１の側面にそれぞれ、所定の第１導電型不純物及び前記所定の第１導電型不純物よりも拡散係数が大きい所定の第２導電型不純物を供給して第１の不純物層を形成する工程と、前記第１及び第２のトレンチ内にそれぞれ第１及び第２の追加の半導体部を形成する工程と、前記第１の不純物層に供給された前記所定の第１及び第２導電型不純物を前記半導体部並びに前記第１及び第２の追加の半導体部内に拡散させて、少なくとも、前記第１の不純物層に供給された前記所定の第１導電型不純物に基づいた第１導電型を有する２つの第１導電型ピラー層と、これら２つの第１導電型ピラー層間に設けられ、前記第１の不純物層に供給された前記所定の第２導電型不純物に基づいた第２導電型を有する第２導電型ピラー層とで形成されたピラー構造部を得る工程と、を備える。
【発明の効果】
【００１２】
本発明によれば、ピラー層の不純物濃度を高めることができ、ピラー層の低抵抗化をはかることが可能となる。また、本発明によれば、トレンチが形成されていた領域にもピラー層を形成することができ、ピラー層を効率的に形成することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るスーパージャンクションＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴ）の構成を模式的に示した断面図である。
【００１５】
図１において、１は高不純物濃度のｎ型ドレイン層（ｎ型半導体基板）である。ｎ型ドレイン層１上には、第１のｎ型ピラー層２が設けられている。第１のｎ型ピラー層２の両側には、第１及び第２のｐ型ピラー層３及び４が設けられている。
【００１６】
第１のｎ型ピラー層２と第１のｐ型ピラー層３とにより、ｎ型ドレイン層１の表面に対してほぼ垂直な接合面を有するｐｎ接合が形成されている。同様に、第１のｎ型ピラー層２と第２のｐ型ピラー層４とにより、ｎ型ドレイン層１の表面に対してほぼ垂直な接合面を有するｐｎ接合が形成されている。
【００１７】
第１のｐ型ピラー層３の外側の側面には、第２のｎ型ピラー層５が設けられている。第１のｐ型ピラー層３と第２のｎ型ピラー層５とにより、ｎ型ドレイン層１の表面に対してほぼ垂直な接合面を有するｐｎ接合が形成されている。同様に、第２のｐ型ピラー層４の外側の側面には、第３のｎ型ピラー層６が設けられている。第２のｐ型ピラー層４と第３のｎ型ピラー層６とにより、ｎ型ドレイン層１の表面に対してほぼ垂直な接合面を有するｐｎ接合が形成されている。
【００１８】
このように、本実施形態のＳＪ−ＭＯＳＦＥＴは、ｎ型ドレイン層（ｎ型半導体基板）１上に、ｎ型ドレイン層１の主面に平行な一方向に沿って配列した５つの半導体ピラー層２，３，４，５及び６で形成されたピラー構造部を有している。また、本実施形態のＳＪ−ＭＯＳＦＥＴでは、これらの５つの半導体ピラー層２，３，４，５及び６によって、４つのｐｎ接合が形成されている。
【００１９】
ｎ型及びｐ型ピラー層２，３，４，５及び６の表面には、第２及び第３のｎ型ピラー層５及び６の表面の一部が露出するように、ｐ型ベース層７が選択的に形成されている。また、ｐ型ベース層７の表面には、ｎ型ソース層８及び９が選択的に形成されている。さらに、ｎ型ソース層８と第２のｎ型ピラー層５との間のｐ型ベース層７上、及び、ｎ型ソース層９と第３のｎ型ピラー層６との間のｐ型ベース層７上には、ゲート絶縁膜１０が設けられている。ゲート絶縁膜１０上には、ゲート電極１１が設けられている。
【００２０】
ｎ型ソース層８及び９上には、図示しないソース電極が設けられている。このソース電極は、ｐ型ベース層７にもコンタクトしている。ｎ型ドレイン層１の裏面には、図示しないドレイン電極が設けられている。
【００２１】
第２のｎ型ピラー層５及び第３のｎ型ピラー層６の外側には、トレンチ内に形成された分離絶縁膜（分離絶縁部）１２が設けられている。したがって、本実施形態のＳＪ−ＭＯＳＦＥＴでは、分離絶縁膜１２で挟まれたピラー構造部は、ｎ型及びｐ型ピラー層２，３，４，５及び６によって形成された４つのｐｎ接合を有している。一方、図１２に示した従来のＳＪ−ＭＯＳＦＥＴは、２つのｐｎ接合しか備えていない。また、本実施形態のＳＪ−ＭＯＳＦＥＴの単位セル長（セルピッチ）Ｌは、従来のＳＪ−ＭＯＳＦＥＴのそれと同じである。単位セル長Ｌは、例えば２０μｍである。
【００２２】
図２は、本実施形態のＳＪ−ＭＯＳＦＥＴにおける、ｎ型及びｐ型不純物の濃度プロファイルの一例を模式的に示した図である。
【００２３】
図２に示した不純物濃度プロファイルは、後述するように、トレンチの側面に形成された不純物層から、所定のｎ型不純物（本実施形態ではヒ素（Ａｓ））及び所定のｐ型不純物（本実施形態ではボロン（Ｂ））をｎ型エピタキシャル層（本実施形態ではリン（Ｐ）がドープされている）に拡散させることによって得られる。したがって、ｎ型不純物の濃度プロファイルには、所定のｎ型不純物（ヒ素）の拡散プロファイルが反映され、ｐ型不純物の濃度プロファイルには、所定のｐ型不純物（ボロン）の拡散プロファイルが反映されている。その結果、図２に示したようなｎ型不純物の濃度プロファイル（リン（Ｐ）及びヒ素（Ａｓ）のトータルの濃度プロファイル）及びｐ型不純物の濃度プロファイル（ボロン（Ｂ）の濃度プロファイル）が得られる。なお、図２の縦軸（不純物濃度）は対数スケールで表されているため、不純物濃度が高い領域では、ヒ素（Ａｓ）の濃度プロファイル（破線）は、ｎ型不純物のトータルの濃度プロファイルとほぼ一致している。
【００２４】
図２に示すように、第１のｎ型ピラー層２、第２のｎ型ピラー層５及び第３のｎ型ピラー層６では、ｎ型不純物濃度（リン及びヒ素のトータル濃度）がｐ型不純物濃度（ボロン濃度）よりも高くなっている。第１のｐ型ピラー層３及び第２のｐ型ピラー層４では、ｐ型不純物濃度がｎ型不純物濃度よりも高くなっている。
【００２５】
また、ｎ型不純物濃度は、ピラー構造部の端から中央に向かってしだいに低くなっている。したがって、第２のｎ型ピラー層５のｎ型不純物濃度は、第１のｐ型ピラー層３のｎ型不純物濃度よりも高くなっている。同様に、第３のｎ型ピラー層６のｎ型不純物濃度は、第２のｐ型ピラー層４のｎ型不純物濃度よりも高くなっている。また、ｐ型不純物濃度も、ピラー構造部の端から中央に向かってしだいに低くなっている。したがって、第２のｎ型ピラー層５のｐ型不純物濃度は、第１のｐ型ピラー層３のｐ型不純物濃度よりも高くなっている。同様に、第３のｎ型ピラー層６のｐ型不純物濃度は、第２のｐ型ピラー層４のｐ型不純物濃度よりも高くなっている。さらに、第１のｐ型ピラー層３のｐ型不純物濃度は、第１のｎ型ピラー層２のｐ型不純物濃度よりも高くなっている。同様に、第２のｐ型ピラー層４のｐ型不純物濃度は、第１のｎ型ピラー層２のｐ型不純物濃度よりも高くなっている。
【００２６】
上述したような濃度プロファイルが得られる理由は、所定のｐ型不純物（ボロン）の拡散係数の方が、所定のｎ型不純物（ヒ素）の拡散係数よりも大きいためである。このような拡散係数（拡散速度）の違いを利用し、拡散条件（拡散温度や拡散時間等）を調整することで、上述したような濃度プロファイルを得ることが可能である。
【００２７】
なお、第１のｐ型ピラー層３と第１のｎ型ピラー層２との境界、及び第２のｐ型ピラー層４と第１のｎ型ピラー層２との境界では、ｎ型不純物の濃度と同等の濃度でｐ型不純物が存在している。そのため、第１のｎ型ピラー層２内にも、必然的にｐ型不純物（ボロン）は存在する。したがって、所定のｐ型不純物（ボロン）は、第１のｎ型ピラー層２、第１のｐ型ピラー層３、第２のｐ型ピラー層４、第２のｎ型ピラー層５及び第３のｎ型ピラー層６の全てに存在する。ただし、第１のｎ型ピラー層２内の全領域にｐ型不純物（ボロン）が存在する必要はなく、第１のｎ型ピラー層２の中央部にはｐ型不純物（ボロン）が存在していなくてもよい。また、第１のｎ型ピラー層２内には、ｎ型エピタキシャル層に元々含有されていたｎ型不純物（リン）が存在するため、所定のｎ型不純物（ヒ素）は、少なくとも第１のｐ型ピラー層３、第２のｐ型ピラー層４、第２のｎ型ピラー層５及び第３のｎ型ピラー層６内に存在すればよい。
【００２８】
次に、各ピラー層２，３，４，５及び６における正味の不純物濃度について説明する。ここで言う正味の不純物濃度とは、ｎ型不純物濃度とｐ型不純物濃度との差（絶対値）である。図２において、Ｄn1は第１のｎ型ピラー層２内の正味のｎ型不純物濃度、Ｄn2は第２のｎ型ピラー層５内の正味のｎ型不純物濃度、Ｄn3は第３のｎ型ピラー層６内の正味のｎ型不純物濃度、Ｄp1は第１のｐ型ピラー層３内の正味のｐ型不純物濃度、Ｄp2は第２のｐ型ピラー層４内の正味のｐ型不純物濃度を示している。
【００２９】
ここで、本発明者等の研究によれば、十分な耐圧（ドレイン耐圧ＶDDS ≧６００Ｖ）を確実に得るためには、図１１に示すように、第１のｎ型ピラー層２、第２のｎ型ピラー層５、第３のｎ型ピラー層６、第１のｐ型ピラー層３及び第２のｐ型ピラー層４におけるチャージインバランス（Charge Imbalance）を、±１５％内の範囲に設定すればよいことが明らかになった。
【００３０】
すなわち、第１のｎ型ピラー層２、第２のｎ型ピラー層５及び第３のｎ型ピラー層６内の正味のｎ型不純物の総量をＭ１、第１のｐ型ピラー層３及び第２のｐ型ピラー層４内の正味のｐ型不純物の総量をＭ２として、Ｍ１及びＭ２が、
−１５≦１００（Ｍ２−Ｍ１）／Ｍ１≦１５
を満たせばよいことが明らかになった。
【００３１】
なお、図１１では、チャージインバランスが±１７％内の範囲でも、ＶDDS ≧６００Ｖとなっている。しかしながら、プロセス等のばらつきを考慮すると、確実にＶDDS ≧６００Ｖとするためには、チャージインバランスを±１５％内の範囲に設定することが妥当である。
【００３２】
また、トレンチの側面から垂直な方向に５つのピラー層２〜６内の不純物を積分することによって得られる値（不純物のドーズ量）は、１×１０12ｃｍ-2程度である。この値（１×１０12ｃｍ-2）を５つのピラー層２〜６のピッチ方向の寸法で除算することによって得られる不純物濃度（不純物の体積密度）は、３〜５×１０15ｃｍ-3程度となる。また、単位セル長（ピッチ）Ｌは２０μｍ程度であり、５つのピラー層２〜６の寸法は１５μｍ程度である。なお、上記不純物濃度は、３〜５×１０15ｃｍ-3に限定されるものではなく、３〜１０×１０15ｃｍ-3でもよい。また、５つのピラー層２〜６の寸法は１０〜１２μｍ程度でもよい。
【００３３】
上記のようにチャージインバランスを設定すると、ｎ型ピラー層とｐ型ピラー層との接合から横方向に延びる空乏層により、ブレークダウンが起こる前に、ｎ型ピラー層２，５，６及びｐ型ピラー層３，４が完全空乏化する。その結果、十分な耐圧を得ることができる。
【００３４】
以上のように、本実施形態では、分離絶縁膜１２に挟まれたピラー構造部に、５つのピラー層（ｎ型ピラー層２，５，６及びｐ型ピラー層３，４）が形成されている。従来は、ピラー構造部に、３つのピラー層が形成されているだけである。したがって、単位セル長Ｌが同じであるとすると、本実施形態では、従来に比べて各ピラー層（ｎ型ピラー層２，５，６及びｐ型ピラー層３，４）の幅を狭くすることができる。そのため、ピラー層内の不純物濃度を高くしても、ピラー層を完全空乏化することができる。したがって、本実施形態によれば、耐圧の低下を招かずにオン抵抗（ピラー層の抵抗）を下げることが可能である。
【００３５】
図３〜図７は、本実施形態に係るＳＪ−ＭＯＳＦＥＴの製造方法を模式的に示した断面図である。
【００３６】
まず、図３に示すように、高不純物濃度のｎ型ドレイン層（ｎ型半導体基板）１上に、低不純物濃度（高抵抗）のｎ型エピタキシャル層１３を形成する。ｎ型エピタキシャル層１３には、ｎ型不純物としてリン（Ｐ）が含まれている。
【００３７】
次に、図４に示すように、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、ｎ型ドレイン層１に達するトレンチ１４をｎ型エピタキシャル層１３内に形成する。このとき、トレンチ１４がｎ型ドレイン層１に確実に達するように、オーバーエッチングを行う。その結果、トレンチ１４の底面の位置は、ｎ型ドレイン層１の上面よりも低くなる。このようにして、トレンチ（第１及び第２のトレンチ）１４に挟まれ、トレンチ１４の側面（第１の側面）によって規定されたｎ型半導体部１３ａが形成される。
【００３８】
次に、パラレルイオン注入プロセスを用いて、ヒ素（Ａｓ：所定のｎ型不純物）及びボロン（Ｂ：所定のｐ型不純物）をトレンチ１４の側壁内に注入する。その結果、トレンチ１４の側面に、Ａｓ及びＢを含んだ不純物層２０が形成される。
【００３９】
次に、図５に示すように、熱処理により、不純物層２０に供給されたＡｓ及びＢをｎ型エピタキシャル層１３内に同時に拡散させる。その結果、ｎ型半導体部１３ａの両側面（トレンチ１４の第１の側面に対応）に形成された不純物層（第１の不純物層）２０から、ｎ型半導体部１３ａ内にＡｓ及びＢが拡散する。これにより、ｎ型及びｐ型ピラー層２〜６からなるピラー構造が形成される。Ｂの拡散係数はＡｓの拡散係数よりも大きいので、パラレルイオン注入プロセスの条件及び熱処理の条件を適当に設定することにより、図２に示したような不純物プロファイルを有するｎ型及びｐ型ピラー層２〜６を形成することができる。ｎ型及びｐ型ピラー層２〜６の不純物濃度は、３〜１０×１０15／ｃｍ3 であり、従来よりも１桁以上大きな値に設定することができる。
【００４０】
次に、トレンチ１４を埋めるように絶縁膜を全面に形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、表面を平坦化するとともに、トレンチ１４の外側の絶縁膜を除去する。これにより、図６に示すように、トレンチ１４内に分離絶縁部１２が形成される。
【００４１】
次に、図７に示すように、ｎ型及びｐ型ピラー層２〜６の表面に、ｐ型ベース層７を形成する。さらに、ｐ型ベース層７の表面に、ｎ型ソース層８及び９を形成する。
【００４２】
以後の工程は、周知のＳＪ−ＭＯＳＦＥＴの製造プロセスと同様である。すなわち、ゲート絶縁膜１０及びゲート電極１１を形成する工程（図１参照）、層間絶縁膜を形成する工程、該層間絶縁膜にコンタクトホールを形成する工程、及びソース電極及びドレイン電極を形成する工程が行われる。
【００４３】
以上のように、本実施形態のＳＪ−ＭＯＳＦＥＴの製造プロセスの工程数は、図１２に示した従来のＳＪ−ＭＯＳＦＥＴの製造プロセスの工程数と実質的に同じである。図５のｎ型及びｐ型ピラー層２〜６を形成するときのプロセス条件を適切に設定することにより、トレンチ１４（分離絶縁部１２）に挟まれた１つのピラー構造部内に、図２に示すような不純物プロファイルを有する５つのピラー層２〜６を形成することができる。したがって、本実施形態によれば、製造工程を増加させることなく、従来よりも幅の狭いピラー層を形成することができる。その結果、ピラー層の不純物濃度を高めることができ、オン抵抗が低減されたＳＪ−ＭＯＳＦＥＴを形成することが可能となる。
【００４４】
なお、本実施形態では、図５のｎ型及びｐ型ピラー層２〜６を形成した後に、図６の工程で分離絶縁部１２を形成するようにしたが、図４の工程で不純物層２０を形成した後、ｎ型及びｐ型ピラー層２〜６を形成する前に、分離絶縁部１２を形成するようにしてもよい。
【００４５】
（第２の実施形態）
図８は、本発明の第２の実施形態に係るＳＪ−ＭＯＳＦＥＴの構成を模式的に示した断面図である。なお、基本的な構成及び製造方法は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【００４６】
本実施形態が第１の実施形態と異なる点は、第１のｎ型ピラー層２が電子電流の経路となる構造を備えていることにある。具体的には、以下の通りである。
【００４７】
第１のｎ型ピラー層２の表面の中央部には、ｐ型ベース層が形成されていない領域が設けられ、単位セル内にｐ型ベース層７及び１５が選択的に形成されている。ｐ型ベース層１５は、第１のｎ型ピラー層２、第２のｐ型ピラー層４及び第３のｎ型ピラー層６の表面に、第１のｎ型ピラー層２及び第３のｎ型ピラー層６の表面の一部が露出するように形成されている。ｐ型ベース層１５の表面には、ｎ型ソース層１６及び１７が選択的に形成されている。ｎ型ソース層１６と第３のｎ型ピラー層６との間のｐ型ベース層１５上、及び、ｎ型ソース層１７と第１のｎ型ピラー層２との間のｐ型ベース層１５上には、ゲート絶縁膜１０及びゲート電極１１が設けられている。
【００４８】
本実施形態でも第１の実施形態と同様の効果が得られる。さらに、本実施形態によれば、トランジスタのオン時には、単位セル内に四つのチャネルが形成される。したがって、高集積化（高シュリンク化）が図れるという効果も得られる。すなわち、オン抵抗の低減化と高集積化（高シュリンク化）とを両立したＳＪ−ＭＯＳＦＥＴを実現することが可能である。
【００４９】
（第３の実施形態）
図９は、本発明の第３の実施形態に係るＳＪ−ＭＯＳＦＥＴの構成を模式的に示した平面図である。図１０は、図９のＢ−Ｂ’線に沿った断面図である。
【００５０】
本実施形態が第２の実施形態と異なる点は、ｎ型ソース層８，９，８’及び９’が、ｎ型及びｐ型ピラー層２〜６の配列方向と垂直な方向に形成されていることにある。具体的には、以下の通りである。
【００５１】
ｎ型ソース層８，８’，…は、ｐ型ベース層７の表面に、ｎ型及びｐ型ピラー層２〜６の配列方向と垂直な方向に選択的に形成されている。ｎ型ソース層９，９’，…は、ｐ型ベース層１５の表面に、ｎ型及びｐ型ピラー層２〜６の配列方向と垂直な方向に選択的に形成されている。
【００５２】
本実施形態でも、第１の実施形態と同様の効果が得られる。さらに、本実施形態によれば、ｎ型ソース層８，８’，…間のｐ型ベース層７の表面、及びｎ型ソース層９，９’，…間のｐ型ベース層１５の表面の、比較的広い領域内に、ソース電極のコンタクト領域１８を設けることができる。したがって、素子の微細化を容易に行えるようになる。
【００５３】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。なお、基本的な事項については第１の実施形態と同様であるため、第１の実施形態で説明した事項については詳細な説明は省略する。
【００５４】
図１３〜図２０は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【００５５】
まず、図１３に示すように、高不純物濃度のｎ型半導体基板（ｎ+ 型半導体基板）１０１上に、低不純物濃度のｎ型エピタキシャル層（ｎ- 型エピタキシャル層）１０２を形成する。なお、ｎ型半導体基板１０１は、ＳＪ−ＭＯＳＦＥＴのｎ型ドレイン層となるものである。また、ｎ型エピタキシャル層１０２には、ｎ型不純物としてリン（Ｐ）が含まれている。
【００５６】
次に、図１４に示すように、フォトリソグラフィ及びＲＩＥを用いて、ｎ型半導体基板１０１に達するトレンチ１０３をｎ型エピタキシャル層１０２内に形成する。これにより、トレンチ（第１及び第２のトレンチ）１０３に挟まれ、トレンチ１０３の側面（第１の側面）によって規定されたｎ型半導体部１０２ａが形成される。各ｎ型半導体部１０２ａの幅と各トレンチ１０３の幅とは互いに略等しくなるようにする。このようにして、複数のｎ型半導体部１０２ａ及び複数のトレンチ１０３が交互に形成された構造が得られる。
【００５７】
次に、図１５に示すように、マスク膜１０４としてシリコン酸化膜をｎ型半導体部１０２ａ上に形成する。
【００５８】
次に、図１６に示すように、パラレルイオン注入プロセスを用いて、ヒ素（Ａｓ：所定のｎ型不純物）及びボロン（Ｂ：所定のｐ型不純物）をトレンチ１０３の側壁内に注入する。その結果、トレンチ１０３の側面に、Ａｓ及びＢを含んだ不純物層が形成される。すなわち、トレンチ１０３の一方の側面（第１の側面）に不純物層（第１の不純物層）１０５ａが形成され、トレンチ１０３の他方の側面（第２の側面）に不純物層（第２の不純物層）１０５ｂが形成される。
【００５９】
次に、図１７に示すように、トレンチ１０３を埋めるように、ｎ型エピタキシャル層（ｎ- 型エピタキシャル層）１０６を全面に形成する。ｎ型エピタキシャル層１０６には、ｎ型不純物としてリン（Ｐ）が含まれている。
【００６０】
次に、図１８に示すように、ＣＭＰプロセスにより、トレンチ１０３の外側のｎ型エピタキシャル層１０６を除去する。これにより、トレンチ（第１及び第２のトレンチ）１０３内に、ｎ型半導体部（第１及び第２の追加のｎ型半導体部）１０６ａが形成される。ｎ型半導体部１０２ａの幅とｎ型半導体部１０６ａの幅とは互いに略等しい。
【００６１】
次に、図１９に示すように、図１８の工程で露出したマスク膜１０４を、ＨＦ系のエッチング液によって除去する。
【００６２】
次に、図２０に示すように、熱処理により、不純物層１０５ａ及び１０５ｂに供給されたＡｓ及びＢを、ｎ型半導体部１０２ａ及び１０６ａ内に同時に拡散させる。その結果、以下に示すような複数の半導体ピラー層が形成される。
【００６３】
ｎ型半導体部１０２ａには、不純物層１０５ａに供給されたＡｓ及びＢが拡散する。これにより、ｎ型ピラー層（第１のｎ型ピラー層）１１１、ｎ型ピラー層（第２のｎ型ピラー層）１１２、ｎ型ピラー層（第３のｎ型ピラー層）１１３、ｐ型ピラー層（第１のｐ型ピラー層）１１４及びｐ型ピラー層（第２のｐ型ピラー層）１１５で形成されたピラー構造部が得られる。
【００６４】
ｎ型半導体部１０２ａの両側のｎ型半導体部１０６ａには、不純物層１０５ａ及び不純物層１０５ｂに供給されたＡｓ及びＢが拡散する。これにより、ｎ型ピラー層（第１のｎ型ピラー層）１２１、ｎ型ピラー層（第２のｎ型ピラー層）１２２、ｎ型ピラー層（第３のｎ型ピラー層）１２３、ｐ型ピラー層（第１のｐ型ピラー層）１２４及びｐ型ピラー層（第２のｐ型ピラー層）１２５で形成されたピラー構造部（第１及び第２の追加のピラー構造部）が得られる。
【００６５】
ｎ型半導体部１０２ａの幅とｎ型半導体部１０６ａの幅は互いに略等しいため、ｎ型半導体部１０２ａに形成されたピラー構造部とｎ型半導体部１０６ａに形成されたピラー構造部とは互いに等価な構造となる。したがって、複数のピラー構造部が一方向に繰り返し配列された構成が得られる。また、隣接する複数のピラー構造部において、ｎ型ピラー層１１２及びｎ型ピラー層１２２は共有されて実質的に一体化された１つのｎ型ピラー層１３２となり、ｎ型ピラー層１１３及びｎ型ピラー層１２３も共有されて実質的に一体化された１つのｎ型ピラー層１３３となる。
【００６６】
以後の工程は特に図示しないが、第１、第２或いは第３の実施形態と同様である。すなわち、ピラー構造部の表面にｐ型ベース層を形成し、さらにｐ型ベース層の表面にｎ型ソース層を形成する。その後、ゲート絶縁膜及びゲート電極を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜にコンタクトホールを形成する工程、及びソース電極及びドレイン電極を形成する工程が行われ、ＳＪ−ＭＯＳＦＥＴが得られる。
【００６７】
図２１は、本実施形態におけるｎ型及びｐ型不純物の濃度プロファイルの一例を模式的に示した図である。所定のｐ型不純物（ボロン）の拡散係数と所定のｎ型不純物（ヒ素）の拡散係数の違いを利用し、拡散条件（拡散温度や拡散時間等）を調整することで、図２１に示したような濃度プロファイルを得ることが可能である。
【００６８】
図２１に示した基本的な濃度プロファイルは、第１の実施形態の図２に示した濃度プロファイルと同様である。すなわち、各ピラー構造部の濃度プロファイルは、図２に示した濃度プロファイルと同様である。したがって、濃度プロファイルの詳細については、第１の実施形態を参照することとし、ここでは説明は省略する。
【００６９】
以上のように、本実施形態においても第１の実施形態と同様、ｎ型及びｐ型ピラー層を形成するときのプロセス条件を適切に設定することにより、１つのピラー構造部内に５つのピラー層を形成することができる。したがって、第１の実施形態と同様、ピラー層の不純物濃度を高めることができ、オン抵抗が低減されたＳＪ−ＭＯＳＦＥＴを形成することが可能となる。
【００７０】
また、本実施形態では、ｎ型半導体部１０２ａの両側に形成されたトレンチ１０３内にｎ型半導体部１０６ａを形成している。そのため、不純物層１０５ａ及び１０５ｂに含まれたｎ型及びｐ型不純物（Ａｓ及びＢ）を、ｎ型半導体部１０２ａ及びｎ型半導体部１０６ａ内に同時に拡散させることができる。したがって、トレンチ１０３が形成されていた領域にもピラー層を形成することができるため、多数のピラー層を効率的に形成することが可能である。
【００７１】
（第５の実施形態）
図２２は、本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。なお、基本的な製造方法は第４の実施形態と同様であるため、第４の実施形態で説明した事項については詳細な説明は省略する。なお、本実施形態では、ｎ型半導体部１０２ａ、１０６ａにかえて、ｎ型不純物がドープされていないエピタキシャル層を用いることも可能である。
【００７２】
まず、第４の実施形態と同様にして、図１３〜図１９までの工程を行う。
【００７３】
図１９の工程の後、熱処理により、不純物層１０５ａ及び１０５ｂに供給されたＡｓ及びＢを、ｎ型エピタキシャル層１０２ａ及び１０６ａ内に同時に拡散させる。その結果、以下に示すような複数の半導体ピラー層が形成される。
【００７４】
図１９に示したｎ型半導体部１０２ａには、不純物層１０５ａに供給されたＡｓ及びＢが拡散する。これにより、２つのｎ型ピラー層１５１、１５２及びｐ型ピラー層１５３で形成されたピラー構造部が得られる。
【００７５】
ｎ型半導体部１０２ａの両側のｎ型半導体部１０６ａには、不純物層（第１の不純物層）１０５ａ及び不純物層（第２の不純物層）１０５ｂに供給されたＡｓ及びＢが拡散する。これにより、２つのｎ型ピラー層１６１、１６２及びｐ型ピラー層１６３で形成されたピラー構造部（第１及び第２の追加のピラー構造部）が得られる。
【００７６】
ｎ型半導体部１０２ａの幅とｎ型半導体部１０６ａの幅は互いに略等しいため、ｎ型半導体部１０２ａに形成されたピラー構造部とｎ型半導体部１０６ａに形成されたピラー構造部とは互いに等価な構造となる。したがって、複数のピラー構造部が一方向に繰り返し配列された構成が得られる。また、隣接する複数のピラー構造部において、ｎ型ピラー層１５１及びｎ型ピラー層１６１は共有されて実質的に一体化された１つのｎ型ピラー層１７１となり、ｎ型ピラー層１５２及びｎ型ピラー層１６２も共有されて実質的に一体化された１つのｎ型ピラー層１７２となる。
【００７７】
以後の工程は特に図示しないが、第１、第２或いは第３の実施形態と同様である。すなわち、ピラー構造部の表面にｐ型ベース層を形成し、さらにｐ型ベース層の表面にｎ型ソース層を形成する。その後、ゲート絶縁膜及びゲート電極を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜にコンタクトホールを形成する工程、及びソース電極及びドレイン電極を形成する工程が行われ、ＳＪ−ＭＯＳＦＥＴが得られる。
【００７８】
図２３は、本実施形態におけるｎ型及びｐ型不純物の濃度プロファイルの一例を模式的に示した図である。所定のｐ型不純物（ボロン）の拡散係数と所定のｎ型不純物（ヒ素）の拡散係数の違いを利用し、拡散条件（拡散温度や拡散時間等）を調整することで、図２３に示したような濃度プロファイルを得ることが可能である。
【００７９】
図２３に示すように、ｎ型ピラー層１５１、１５２、１６１及び１６２では、ｎ型不純物濃度（リン及びヒ素のトータル濃度）がｐ型不純物濃度（ボロン濃度）よりも高くなっている。ｐ型ピラー層１５３及び１６３では、ｐ型不純物濃度がｎ型不純物濃度よりも高くなっている。
【００８０】
また、ｎ型不純物濃度は、各ピラー構造部の端から中央に向かってしだいに低くなっている。したがって、ｎ型ピラー層１５１及び１５２のｎ型不純物濃度はいずれも、ｐ型ピラー層１５３のｎ型不純物濃度よりも高くなっている。同様に、ｎ型ピラー層１６１及び１６２のｎ型不純物濃度はいずれも、ｐ型ピラー層１６３のｎ型不純物濃度よりも高くなっている。また、ｐ型不純物濃度も、ピラー構造部の端から中央に向かってしだいに低くなっている。したがって、ｎ型ピラー層１５１及び１５２のｐ型不純物濃度はいずれも、ｐ型ピラー層１５３のｐ型不純物濃度よりも高くなっている。同様に、ｎ型ピラー層１６１及び１６２のｐ型不純物濃度はいずれも、ｐ型ピラー層１６３のｐ型不純物濃度よりも高くなっている。
【００８１】
以上のように、本実施形態においても第４の実施形態と同様、ｎ型半導体部１０２ａの両側に形成されたトレンチ１０３内にｎ型半導体部１０６ａを形成している。そのため、不純物層１０５ａ及び１０５ｂに含まれたｎ型及びｐ型不純物（Ａｓ及びＢ）を、ｎ型半導体部１０２ａ及びｎ型半導体部１０６ａ内に同時に拡散させることができる。したがって、トレンチ１０３が形成されていた領域にもピラー層を形成することができるため、多数のピラー層を効率的に形成することが可能である。
【００８２】
（第６の実施形態）
上述した第４及び第５の実施形態では、トレンチ１０３の幅とｎ型半導体部１０２ａの幅は互いに略等しい、すなわち、ｎ型半導体部１０２ａの幅とｎ型半導体部１０６ａの幅は互いに略等しかった。本実施形態では、トレンチ１０３の幅とｎ型半導体部１０２ａの幅とを互いに異ならせて、ｎ型半導体部１０２ａの幅とｎ型半導体部１０６ａの幅とを互いに異ならせている。なお、基本的な事項については、第４及び第５の実施形態と同様であるため、詳細な説明は省略する。
【００８３】
図２４及び図２５は、本実施形態の製造方法の一例を模式的に示した断面図である。図２４に示すように、本例では、ｎ型半導体部１０２ａの幅をｎ型半導体部１０６ａの幅よりも広くしている。その結果、図２５に示すように、ｎ型半導体部１０２ａが形成されていた領域には、第４の実施形態と同様にして、ｎ型ピラー層１１１、ｎ型ピラー層１１２、ｎ型ピラー層１１３、ｐ型ピラー層１１４及びｐ型ピラー層１１５で形成されたピラー構造部が得られる。また、ｎ型半導体部１０６ａが形成されていた領域には、第５の実施形態と同様にして、ｎ型ピラー層１６１、ｎ型ピラー層１６２及びｐ型ピラー層１６３で形成されたピラー構造部が得られる。
【００８４】
図２６及び図２７は、本実施形態の製造方法の他の例を模式的に示した断面図である。図２６に示すように、本例では、ｎ型半導体部１０２ａの幅をｎ型半導体部１０６ａの幅よりも狭くしている。その結果、図２７に示すように、ｎ型半導体部１０２ａが形成されていた領域には、第５の実施形態と同様にして、ｎ型ピラー層１５１、ｎ型ピラー層１５２及びｐ型ピラー層１５３で形成されたピラー構造部が得られる。また、ｎ型半導体部１０６ａが形成されていた領域には、第４の実施形態と同様にして、ｎ型ピラー層１２１、ｎ型ピラー層１２２、ｎ型ピラー層１２３、ｐ型ピラー層１２４及びｐ型ピラー層１２５で形成されたピラー構造部が得られる。
【００８５】
このように、本実施形態においても、第４及び第５の実施形態と同様、トレンチ１０３が形成されていた領域にもピラー層を形成することができるため、多数のピラー層を効率的に形成することが可能である。
【００８６】
なお、上述した第１〜第６の実施形態は、以下に述べるような種々の変更が可能である。
【００８７】
上述した第１〜第６の実施形態では、トレンチの側壁に不純物層を形成する際に、所定のｎ型及びｐ型不純物（ヒ素及びボロン）をイオン注入するようにしたが、所定のｎ型及びｐ型不純物の気相拡散によって、トレンチの側壁に不純物層を形成するようにしてもよい。また、所定のｎ型及びｐ型不純物の原子層堆積（ＡＬＤ）によって、トレンチの側壁に不純物層を形成するようにしてもよい。
【００８８】
また、上述した第１〜第６の実施形態では、所定のｎ型不純物としてヒ素（Ａｓ）を用い、所定のｐ型不純物としてボロン（Ｂ）を用いたが、拡散係数が互いに異なるｎ型不純物及びｐ型不純物の組み合わせであれば、他の不純物を用いることも可能である。
【００８９】
また、上述した第１〜第６の実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００９０】
また、上述した第１〜第６の実施形態では、半導体装置としてＳＪ−ＭＯＳＦＥＴを例に説明したが、第１〜第６の実施形態で示した構成や製造方法は、他の半導体装置に対しても適用可能である。
【００９１】
また、上述した第１〜第６の実施形態で得られた半導体装置は、例えば、家庭用の電気機器（例えばテレビ）、輸送用の機器（例えば自動車）、工場内の機器（例えばコンピュータ制御の工作機械（ＣＮＣ））等に適用することが可能である。
【００９２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係り、不純物濃度のプロファイルの一例を模式的に示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の構成を模式的に示した平面図である。
【図１０】本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図１１】本発明の第１の実施形態に係り、ＳＪ−ＭＯＳＦＥＴにおける耐圧とチャージインバランスとの関係を示した図である。
【図１２】従来技術に係る半導体装置の構成を模式的に示した断面図である。
【図１３】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図１４】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図１５】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図１６】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図１７】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図１９】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図２０】本発明の第４の実施形態に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図２１】本発明の第４の実施形態に係り、不純物濃度のプロファイルの一例を模式的に示した図である。
【図２２】本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２３】本発明の第５の実施形態に係り、不純物濃度のプロファイルの一例を模式的に示した図である。
【図２４】本発明の第６の実施形態の一例に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図２５】本発明の第６の実施形態の一例に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図２６】本発明の第６の実施形態の他の例に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【図２７】本発明の第６の実施形態の他の例に係る半導体装置の製造プロセスの一部を模式的に示した断面図である。
【符号の説明】
【００９４】
１…ｎ型ドレイン層（第１導電型半導体基板）、２…第１のｎ型ピラー層（第１の第１導電型ピラー層）、３…第１のｐ型ピラー層（第１の第２導電型ピラー層）、４…第２のｐ型ピラー層（第２の第２導電型ピラー層）、５…第２のｎ型ピラー層（第２の第１導電型ピラー層）、６…第３のｎ型ピラー層（第３の第１導電型ピラー層）、７…ｐ型ベース層、８，８’…ｎ型ソース層、９，９’…ｎ型ソース層、１０…ゲート絶縁膜、１１…ゲート電極、１２…分離絶縁膜、１３…ｎ型エピタキシャル層、１３ａ…ｎ型半導体部、１４…トレンチ、１５…ｐ型ベース層、１６，１７…ｎ型ソース層、１８…コンタクト領域、２０…不純物層、
１０１…ｎ型ドレイン層（第１導電型半導体基板）、１０２…ｎ型エピタキシャル層、１０２ａ…ｎ型半導体部（第１導電型半導体部）、１０３…トレンチ、１０４…マスク膜、１０５ａ…不純物層（第１の不純物層）、１０５ｂ…不純物層（第２の不純物層）、１０６…ｎ型エピタキシャル層、１０６ａ…ｎ型半導体部（第１及び第２の追加の第１導電型半導体部）、１１１、１２１…ｎ型ピラー層（第１の第１導電型ピラー層）、１１２、１２２…ｎ型ピラー層（第２の第１導電型ピラー層）、１１３、１２３…ｎ型ピラー層（第３の第１の第１導電型ピラー層）、１１４、１２４…ｐ型ピラー層（第１の第２導電型ピラー層）、１１５、１２５…ｐ型ピラー層（第２の第２導電型ピラー層）、１３２、１３３…ｎ型ピラー層、１５１、１６１…ｎ型ピラー層（第１の第１導電型ピラー層）、１５２、１６２…ｎ型ピラー層（第２の第１導電型ピラー層）、１５３、１６３…ｐ型ピラー層（第２導電型ピラー層）、１７１、１７２…ｎ型ピラー層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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