(57)【要約】  【課題】  周期的か否かに係わらず立ち上がり及び立下りを繰返す信号に起因した不要電波の放出を低減させることのできる信号制御回路を提供することである。  【解決手段】  信号処理回路１１から出力されるべき立ち上がり及び立ち下がりが繰返される信号を制御する信号制御回路であって、あるパターンを表すパターン情報を発生するパターン発生手段２０と、信号処理回路１１から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方を前記パターン情報にて表されるパターンに従って変化させる信号波形調整手段（Ｑ１、Ｑ２、Ｑ３、Ｑ６）とを有する構成となる。【選択図】  図３
2006067497.tif 000002
【特許請求の範囲】
【請求項１】
信号処理回路から出力されるべき立ち上がり及び立ち下がりが繰返される信号を制御する信号制御回路であって、
あるパターンを表すパターン情報を発生するパターン発生手段と、
前記信号処理回路から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方を前記パターン情報にて表されるパターンに従って変化させる信号波形調整手段とを備える信号制御回路。
【請求項２】
前記信号波形調整手段は、前記信号処理回路の出力インピーダンスを前記パターン情報にて表されるパターンに従って制御する手段を有する請求項１記載の信号制御回路。
【請求項３】
前記信号波形調整手段は、前記信号処理回路の出力電流を前記パターン情報にて表されるパターンに従って制御する手段を有する請求項１記載の信号制御回路。
【請求項４】
前記信号波形調整手段は、入力端子および出力端子を各々共通の入力端子および出力端子とし、交互に導通状態と遮断状態とを制御可能な相補型スイッチ回路を構成する第１および第２のトランジスタと、前記第１および第２のトランジスタのそれぞれのバイアス信号をそれぞれ自身のバイアス信号に伴って共通に制御する第３および第４のトランジスタとを有し、
前記パターン情報は前記第３および第４のトランジスタのバイアスを設定し、
前記パターン情報によるバイアスの設定に拘わらず、前記共通の入力端子への入力信号が所定の基準レベル以上のときに第１のトランジスタが導通状態となり第２のトランジスタが遮断状態となり、前記共通の入力端子への入力信号が所定の基準レベル以下のときに第１のトランジスタが遮断状態となり第２のトランジスタが導通状態となる請求項１に記載の信号制御回路。
【請求項５】
請求項１から４に記載の信号制御回路を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路から出力されるべき立ち上がり及び立ち下がりが繰返される信号を制御する信号制御回路及び当該信号制御回路を搭載した装置に関する。
【背景技術】
【０００２】
電子機器から放射される不要電波放出の発生原因の一つとして、クロック信号のように立ち上がり及び立下りが繰返される信号がある。このような信号の周波数が低ければ、波長が長いために電子機器から電波として放出されにくいが、周波数が高くなるにつれて僅かな信号線の引き回しによっても共振が起こり、電子機器から電波として放出されてしまう。
【０００３】
例えば、パルス波形の信号ｆ（ｘ）には高調波が含まれ、そのようなパルス信号そのものよりも高調波による不要電波放出が問題となるケースが多い。良く知られるように、パルス波形は、以下の式で表される。
【数１】
2006067497.tif 000003
【０００４】
この式のｘの部分は現実にはパルス波形の周期を表していると考えて差し支えない。従って、パルス波形には、そのパルス波形の周波数のｎ倍（２、３、・・・）の周波数の高調波成分が含まれることとなる。例えば、クロック信号（パルス波形信号）の周波数が２００Ｍｚであっても、そのｎ次の高調波の波長はきわめて短くなるので、僅かな距離の信号線の引き回しであっても十分に電波を放出し得るものとなる。
【０００５】
このような不要な電波放射の対策としては、機器に使用するパルス波形信号の信号レベルを小さくしたり、不要な電波が機器外部に漏れないようにシールドを強化するなど、機器外部に放出される電波のレベルそのものを低減させることが好ましい。しかし、現実には回路の安定動作やコストの観点から、それらの対策には限界がある。そこで、不要な電波の外部機器に対する影響を弱めるための種々の対策が提案されている。
【０００６】
まず、第一の例（例えば、特許文献１参照）は、いわゆるスプレッドスペクトラム方式と呼ばれるものであって、クロック信号の周波数（周期）をランダムまたは周期的に変化させて、前記クロック信号に含まれる高調波成分を拡散させている。これにより、各高調波成分のレベルが低減され、機器に悪影響を及ぼすとされる周波数の電波放出レベルも低減される。
【０００７】
第二の例（例えば、特許文献２参照）は、電気負荷に対して台形波状の電流を通電する際に、負荷電流の立ち上がり時間及び立下り時間のそれぞれが基準時間となるように当該負荷電流を制御する。これにより、電気負荷のインピーダンスにかかわらず、負荷電流の立ち上がり及び立ち下がりを所定の特性、例えば、許容される範囲内において最小の変化率に制御することができ、負荷電流の変化に起因して発生するノイズ（不要な電波放出）を低減することができる。
【０００８】
なお、クロック信号が原因となって発生する不要電波の放出を低減させるのではなく、そのような不要電波によるノイズの影響を受けにくいクロック信号を生成するクロック発
生回路も提案されている（例えば、特許文献３）。このクロック発生回路では、クロック信号の周波数を一定に保持しつつ当該クロック信号の立ち上がり及び立下りエッジのタイミングを変化させることによって、前記クロック信号自身をノイズの影響を受けにくいものとしている。
【特許文献１】特開平１１−１４３５７２号公報
【特許文献２】特開２００３−６９４０３号公報
【特許文献３】特開２００３−１５７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述した第一の例は、周期的に立ち上がり及び立ち下がりを繰返すクロック信号の周波数（周期）を変化させるものであることから、任意のタイミングで立ち上がり及び立下りを繰返す信号についての考慮がなされていない。
【００１０】
また、前述した第二の例では、電気負荷のインピーダンスの変化が小さい場合、負荷電流の立ち上がり波形及び立下り波形は、基準立ち上がり時間、基準立下り時間及び電流レベル等にて決まる略一定のものとなる。この場合、負荷電流のその略一定となる波形にて決まる高調波成分が機器内の他の回路に悪影響を及ぼし得るレベルになる可能性がある。
【００１１】
本発明は、前述した従来の技術の問題を解決するためになされたものであって、周期的か否かに係わらず立ち上がり及び立下りを繰返す信号に起因した不要電波の放出を低減させることのできる信号制御回路を提供するものである。
【課題を解決するための手段】
【００１２】
本発明に係る信号制御回路は、信号処理回路から出力されるべき立ち上がり及び立ち下がりが繰返される信号を制御する信号制御回路であって、あるパターンを表すパターン情報を発生するパターン発生手段と、前記信号処理回路から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方を前記パターン情報にて表されるパターンに従って変化させる信号波形調整手段とを備える構成となる。
【００１３】
このような構成により、信号処理回路から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方があるパターンに従って変化することになる。このため、立ち上がり及び立下りが繰返される前記信号の波形が前記パターンに応じて変化することになり、前記信号に含まれる高調波成分が分散されるようになる。
【００１４】
前記パターンは、任意に設定することができ、ランダムに変化するパターンであっても、周期的に変化するパターンであってもよい。また、前記信号制御回路は、前記信号処理回路から出力されるべき信号の立ち上がり時間及びたち下がり時間の少なくとも一方を結果的に変化させるものであればよく、前記信号処理回路に入力される信号に対して作用するように構成されるものであっても、前記信号処理回路自体に作用するように構成されるものであってもよい。また、この信号制御回路は、前記信号処理回路自体に含まれ信号処理回路を構成するものであってもよく、前記信号処理回路から独立して構成され前記信号処理回路を制御するものでもよい。
【００１５】
前記信号制御回路から出力されるべき信号が周期的に立ち上がり及び立下りを繰返すクロック信号である場合、そのクロック信号の周期を一定に保持しつつ前記クロック信号の立ち上がり時間及び立下り時間の少なくとも一方を前記パターンに従って変化させることができる。
【００１６】
また、本発明に係る信号制御回路は、前記信号波形調整手段が、前記信号処理回路の出
力インピーダンスを前記パターン情報にて表されるパターンに従って制御する手段を有する構成とすることができる。
【００１７】
このような構成により、あるパターンに従って信号処理回路の出力インピーダンスが変化する。これにより、その出力インピーダンスと前記信号処理回路の負荷容量とで決まる時定数が前記パターンに従って変化することとなり、その結果、前記信号処理回路から出力される信号の立ち上がり時間及び立下り時間が前記パターンに従って変化する。
【００１８】
更に、本発明に係る信号制御回路は、前記信号波形調整手段が、前記信号処理回路の出力電流を前記パターン情報にて表されるパターンに従って制御する手段を有する構成とすることができる。このような構成により、あるパターンに従って信号処理回路の出力電流が変化する。これにより、前記信号処理回路の負荷容量に対する充放電時間が前記パターンに従って変化することとなり、その結果、前記信号処理回路から出力される信号の立ち上がり時間及びたち下がり時間が前記パターンに従って変化する。
【００１９】
更に、本発明に係る信号制御回路において、前記信号波形調整手段は、入力端子および出力端子を各々共通の入力端子および出力端子とし、交互に導通状態と遮断状態とを制御可能な相補型スイッチ回路を構成する第１および第２のトランジスタと、前記第１および第２のトランジスタのそれぞれのバイアス信号をそれぞれ自身のバイアス信号に伴って共通に制御する第３および第４のトランジスタとを備え、前記パターン情報は前記第３および第４のトランジスタのバイアスを設定し、前記パターン情報によるバイアスの設定に拘わらず、前記共通の入力端子への入力信号が所定の基準レベル以上のときに第１のトランジスタが導通状態となり第２のトランジスタが遮断状態となり、前記共通の入力端子への入力信号が所定の基準レベル以下のときに第１のトランジスタが遮断状態となり第２のトランジスタが導通状態となるようにしてもよい。
このような構成により、相補型スイッチ回路を構成する第１および第２のトランジスタのバイアスは、第３および第４のトランジスタを通じて前記パターン情報により設定される。一方、第１および第２のトランジスタの導通状態と遮断状態とは、入力信号が所定の基準レベル以上か否かによって決定される。したがって、前記共通の入力端子に、前記基準レベル以下低電位と前記基準レベル以上の高電位とを繰り返す周期信号を入力した場合には、前記共通の出力端子から出力される出力信号が低電位と高電位とを繰り返す周期は維持される。一方、その周期信号が低電位から高電位へ遷移する立ち上がり時間、および高電位から低電位へ遷移する立ち下がり時間は前記パターン情報に依存することになる。
【００２０】
本発明に係る半導体装置は、信号処理回路と、前述したいずれかの信号制御回路とを備える構成としてもよい。
【００２１】
このような構成の半導体装置では、信号処理回路から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方があるパターンに従って変化することになる。このため、立ち上がり及び立下りが繰返される前記信号の波形が前記パターンに応じて変化することになり、前記信号に含まれる高調波成分が分散されるようになる。このように半導体装置にて発生する高調波成分が分散されることから、前記高調波成分に起因して当該半導体装置から放射し得る電波のエネルギーも分散されて個々の高調波成分に起因した電波のレベルが低減される。なお、この半導体装置は、前記前記信号波形調整手段に対して所定の基準レベル以上の信号レベルと前記基準レベル以下のレベルとを繰り返す周期信号発生手段をさらに備えるようにしてもよい。
【００２２】
また、本発明に係る電子機器は、前記半導体装置を搭載した構成としてもよい。
【００２３】
このような構成の電子機器では、半導体装置から放射される電波のレベルが低減される
こととなる結果、当該電子機器から放射される電波のレベルも低減されることとなる。
【発明の効果】
【００２４】
本発明に係る信号制御回路によれば、信号処理回路から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方をあるパターンに従って変化させることにより、前記信号に含まれる高調波成分を分散させているので、その高調波成分に起因して発生し得る電波のエネルギーも分散されて個々の高調波成分に起因した電波のレベルが低減される。従って、周期的か否かに係わらず立ち上がり及び立下りを繰返す信号に起因した不要電波の放出を低減させることができるようになる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２６】
本発明の実施の形態に係る信号処理回路が搭載される半導体装置（ＩＣ）は、例えば、図１に示すように構成される。図１は、半導体装置（ＩＣ）におけるデータあるいは信号の出力段の構成を示している。この半導体装置（ＩＣ）は、パソコンなどの情報電子機器、携帯電話器等の通信機器、その他各種電子機器に搭載し得るものである。
【００２７】
図１において、半導体装置（ＩＣ）内部にドライバセル１０（１）、１０（２）（信号処理回路）が構成されている。各ドライバセル１０（１）、１０（２）は、入力信号を処理して出力信号を生成する。この出力信号が半導体装置（ＩＣ）の出力端子から当該半導体装置（ＩＣ）が搭載される電子機器における他の回路に供給される。各ドライバセル１０（１）、１０（２）は、デジタルデータ線に設けられたものであっても、アナログ信号線に設けられたものであってもよい。
【００２８】
また、半導体装置（ＩＣ）内部にはパターン発生回路２０が構成され、パターン発生回路２０は、所定のパターンを表すパターン情報を生成し、そのパターン情報を各ドライバセル１０（１）、１０（２）に供給する。各ドライバセル１０（１）、１０（２）は、生成されるべき前記出力信号の立ち上がり時間及び立下り時間を制御する部分を含んでおり、その部分は、前記パターン情報に基づいて前記出力信号の立ち上がり時間及び立下り時間を制御する。
【００２９】
半導体装置（ＩＣ）における出力段は、図２に示すように構成することもできる。この例では、半導体装置（ＩＣ）内部にパターン発生回路２０と共に、各ドライバセル１１（１）、１１（２）に対して波形調整回路１２（１）、１２（２）が設けられている。各波形調整回路１２（１）、１２（２）は、パターン発生回路２０からのパターン情報に基づいて対応するドライバセル１４（１）、１４（２）から出力されるべき出力信号の立ち上がり時間及び立下り時間が調整されるよう、そのドライバセル１４（１）、１４（２）に対する入力信号の波形調整を行なう。
【００３０】
パターン発生回路２０は、図３に示すように構成することができる。図３において、パターン発生回路２０は、抵抗器２１、差動増幅器２２及びコンデンサＣによって構成されるミラー積分器となっている。矩形パルス信号を入力すると、差動増幅器２０の出力端子から前記矩形パルス信号の繰り返し周期に対応した周期をもって変化する鋸波信号が出力される。パターン発生回路２０は、このように鋸波状に周期的に変化するパターンを表す鋸波信号をパターン情報として出力する。
【００３１】
パターン発生回路２０が図３に示すように構成される場合、図１における各ドライバセル１０（１）、１０（２）（以下、これらドライバセルを総称する場合、参照番号１０を用いる）は、図４に示すように構成することができる。
【００３２】
図４に示すドライバセル１０は、電流制限型インバータ（カーレント・スタブド・インバータ）である。この電流制限型インバータにおいて、ＮチャンネルＭＯＳトランジスタＱ４及びＰチャンネルＭＯＳトランジスタＱ５にてインバータ１１が構成され、入力端子ＩＮに信号が入力されると、出力端子にその信号波形を反転させた信号が出力端子ＯＵＴから出力される。ドライバセル１０におけるインバータ１１以外の部分は、インバータ１１によって生成されるべき出力信号の立ち上がり時間及び立下り時間を制御する部分である。
【００３３】
その部分は、ＮチャンネルＭＯＳトランジスタＱ１、Ｑ３及びＰチャンネルＭＯＳトランジスタＱ２、Ｑ６にて構成されている。なお、以下、ＮチャンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジスタを単にトランジスタと称す。電源ラインＶｃｃと所定電位ラインＶｓｓ（例えば、アースライン）との間に、トランジスタＱ２及びＱ１が直列的に接続されると共に、トランジスタＱ６、インバータ１１を構成するトランジスタＱ５、Ｑ４、及びトランジスタＱ３が直列的に接続されている。トランジスタＱ３、Ｑ６は、ミラー回路であり、それぞれトランジスタＱ１、Ｑ２と同じゲート電圧が供給される。トランジスタＱ１のゲートにパターン発生回路２０から前述したようにパターン情報として出力される鋸波信号が印加される（制御電圧（ＢＩＡＳ））。
【００３４】
このような構成のドライバセル１０では、トランジスタＱ１のゲートにある制御電圧（ＢＩＡＳ）が印加されると、トランジスタＱ１のドレインには前記制御電圧及び相互コンダクタンスｇｍに応じた電流ｉが流れる。これにより、トランジスタＱ２のゲートは、トランジスタＱ２の相互コンダクタンスｇｍに応じた電流ｉを流すのに見合った電圧にバイアスされる。トランジスタＱ１、Ｑ２のミラー回路となるトランジスタＱ３、Ｑ６のそれぞれは、トランジスタＱ１、Ｑ２と同じゲート電圧が供給されているため、前記電流と同じ電流ｉを流す。
【００３５】
インバータ１１の出力（ＯＵＴ）が“1”（Ｖｃｃ）となる場合には、トランジスタＱ
５がオン、トランジスタＱ４がオフとなっており、その出力が“０”となる場合には、トランジスタＱ４がオン、トランジスタＱ５がオフとなっている。入力信号（ＩＮ）に応じてトランジスタＱ４、Ｑ５がオン・オフ動作を行い、それらトランジスタＱ４、Ｑ５のオン・オフ動作に応じてインバータ１１の出力（ＯＵＴ）が立ち上がり（０→１）及び立下り（１→０）を繰返す。このようなトランジスタＱ４、Ｑ５のオン・オフ動作の過程で、トランジスタＱ５がオンとなるときに、トランジスタＱ６によって出力電流が前記電流ｉとなるように制御され、トランジスタＱ４がオンとなるときに、トランジスタＱ３によって出力電流が前記電流ｉとなるように制御される。これにより、負荷容量Ｃｘに対する充放電電流が前記電流ｉに制限される。即ち、負荷容量Ｃｘの充放電時間が前記電流ｉによって決まる。
【００３６】
トランジスタＱ１のゲートに印加される制御電圧（ＢＩＡＳ）がパターン発生回路２０からの鋸波信号によって鋸波状に（周期的に）変化すると、前記電流ｉがそのパターン（鋸波状）に従って変化する。これにより、負荷容量Ｃｘの充放電時間がその変化する電流ｉに応じて周期的（鋸波状）に変化することとなり、インバータ１１の出力（ＯＵＴ）に現れる信号の立ち上がり時間及び立下り時間が前記電流ｉの変化パターンに応じて周期的に変化する。
【００３７】
このようにドライバセル１０からの出力信号の立ち上がり時間及び立下り時間が周期的に変化するようになると、その出力信号に含まれる高調波成分が分散し、その高調波成分に起因して発生する電波のエネルギーも分散されて個々の高調波成分に起因した電波のレベルが低減される。これにより、ドライバセル１０からの出力信号の変動（立ち上がり及
び立下り）に基づいて当該半導体装置（ＩＣ）から放出される不要電波のレベルを低減させることができる。
【００３８】
前述したパターン発生回路２０は、図５に示すように構成することもできる。この例では、ランダムに変化するパターンをデジタル的に表すパターン情報が生成される。
【００３９】
図５において、パターン発生回路２０は、フリップフロップ（ＦＦ）２３、２４、２５及び排他的論理和回路（ＥＸＯＲ）２６にて構成されるＬＦＳＲ（リニア・フィードバック・シフト・レジスタ）となっている。このような構成のパターン発生回路２０は、乱数発生器として機能し、フリップフロップ２３の入力にクロックが与えられる毎にフリップフロップ２５、２４、２３の出力０、１、２が、例えば、図６に示すように変化する。図６は、フリップフロップ２３、２４、２５に初期値“１”、“０”、“１”が設定されている場合に、クロックが与えられる毎に変化する出力０、１、２の値を表している。この場合、出力０、１、２を各桁とする二進数にて表される数は略ランダムに変化する（乱数）。パターン発生回路２０は、このようにランダムに変化する前記出力０、１、２の値をパターン情報として出力する。
【００４０】
なお、各フリップフロップ２３、２４、２５に設定される初期値は、前記“１”、“０”、“１”に限られず、任意に設定することができる。また、フリップフロップ２３、２４、２５に設定される値を任意のタイミングで、例えば、二進数値化された日付情報の一部のビットに基づいて更新することもできる。
【００４１】
パターン発生回路２０が前述したように（図５参照）構成される場合、図１における各ドライバセル１０は、図７に示すように構成することができる。
【００４２】
図７に示すドライバセル１０では、４つのアンドゲート１２１、１２２、１２３、１２４に入力信号が並列的に与えられると共に、アンドゲート１２１のゲート信号としてパターン発生回路２０の出力０のビットが、アンドゲート１２２のゲート信号としてパターン発生回路２０の出力１のビットが、アンドゲート１２３のゲート信号としてパターン発生回路２０の出力２のビットがそれぞれ入力している。また、アンドゲート１２４のゲート信号として常にビット“１”（デフォルト値）が入力している。４つのアンドゲート１２１、１２２、１２３、１２４の出力はオア接続されており、単一の出力信号を出力するようになっている。
【００４３】
このような構成のドライバセル１０では、パターン発生回路２０の出力０、１、２のビットの値に応じて許容状態となるアンドゲートの数が制御される。許容状態となるアンドゲートの数が多くなるほど、ドライバセル１０の出力インピーダンスが下がって、負荷容量とで決まる時定数が小さくなり、出力信号の立ち上がり時間及び立下り時間が短くなる（より急峻な変化）。一方、許容状態となるアンドゲートの数が少なくなるほど、ドラバセル１０の出力インピーダンスが上がって、負荷容量とで決まる時定数が大きくなり、出力信号の立ち上がり時間及び立下り時間が長くなる（より緩慢な変化）。なお、パターン発生回路２０の出力０、１、２のビットが全て“０”である場合、アンドゲート１２４だけが許容状態となってバッファとして機能する。この場合、アンドゲート１２４から入力信号に相当する出力信号が得られる。
【００４４】
前述したようにパターン発生回路２０の出力０、１、２の値はランダムに変化することから、ドライバセル１０において許容状態となるアンドゲートの数がランダムに制御されることとなる。その結果、ドライバセル１０の出力インピーダンスがランダムに制御されることになって、出力信号の立ち上がり時間及び立下り時間がランダムに変化するようになる。
【００４５】
このようにドライバセル１０からの出力信号の立ち上がり時間及び立下り時間がランダムに変化するようになると、その出力信号に含まれる高調波成分が分散し、その高調波成分に起因して発生する電波のエネルギーも分散されて個々の高調波成分に起因した電波のレベルが低減される。これにより、ドライバセル１０からの出力信号の変動に基づいて当該半導体装置（ＩＣ）から放出される不要電波のレベルを低減させることができる。
【００４６】
前述したように各例（図３及び図４に示す例及び図５乃至図７に示す例）では、ドライバセル１０の出力電流や出力インピーダンスが周期的あるいはランダム制御されものであり、ドライバセル１０の出力信号が立ち上がる際及び立ち下がる際に、その立ち上がり時間及び立下り時間がその時点での前記出力電流や出力インピーダンスに応じたものとなる。従って、出力信号は、クロック信号等のように周期的に立ち上がり及び立下りを繰返す信号であっても、データのように任意のタイミングで立ち上がり及び立下りを繰返す信号であっても、その立ち上がり時間及び立下り時間は変化するようになる。
【００４７】
なお、制御されるべき立ち上がり時間及び立下り時間の許容される変化幅は、その立ち上がり時間及び立下り時間が制御されるべき信号の利用目的等に基づいて定められる。
【００４８】
次に、クロック信号等のように周期的に立ち上がり及び立下りを繰り返す信号の周期を変化させずにその立ち上がり時間及び立下り時間を変化させる例について説明する。
【００４９】
この場合、ドライバセル１０は、図８に示すように構成することができる。図８に示すドライバセル１０においても電流制限型インバータが用いられる。即ち、電源ラインＶｃｃと所定電位ラインＶｓｓ（例えば、アースライン）との間に、トランジスタＱ１２（Ｐチャンネル）、Ｑ１１（Ｎチャンネル）が直列的に接続されると共に、トランジスタＱ１３（Ｐチャンネル）、インバータを構成するトランジスタＱ２１（Ｐチャンネル）及びＱ２２（Ｎチャンネル）、及びトランジスタＱ１４（Ｎチャンネル）が直列的に接続されている。また、トランジスタＱ１２のゲートとトランジスタＱ１３のゲートとが接続されると共に、トランジスタＱ１１のゲートとトランジスタＱ１４のゲートとが接続され、トランジスタＱ１１のゲートにパターン発生回路２０からのパターン情報（例えば、鋸波形等の制御電圧ＢＩＡＳ）が印加している。
【００５０】
更に、トランジスタＱ２１のソースとトランジスタＱ１３のドレインとの接続点と所定電位ラインＶｓｓとの間に抵抗器Ｒ１が接続され、トランジスタＱ２２のソースとトランジスタＱ１４のドレインとの接続点と電源ラインＶｃｃとの間に抵抗器Ｒ２が接続されている。インバータ（Ｑ２１、Ｑ２２）の出力端にはダイオードＤ１、Ｄ２で構成されたクリップ回路１２５が接続され、クリップ回路１２５の出力端にバッファ（増幅器）１２６が接続されている。これにより、インバータから出力された信号がクリップ回路１２５でのレベル制限処理及びバッファ回路１２６での増幅処理を経て出力信号として半導体装置（ＩＣ）から出力される。また、インバータ（Ｑ２１、Ｑ２２）の出力端は抵抗器Ｒ３を介して電源電圧Ｖｃｃの半分の電圧（1/2Ｖｃｃ）となる電位ライン1/2Ｖｃｃに接続されている。
【００５１】
この構成のドライバセル１０に対して、インバータの入力端（ＩＮ）に電源電圧Ｖｃｃとアース電位Ｖｓｓ（＝０Ｖ）との中心電圧１／２Ｖｃｃを中心として周期的に立ち上がり及び立下りを繰返すクロック信号をクロック信号発生回路１３０から入力する。そして、そのクロック信号に対して、その中心電圧を１／２Ｖｃｃに維持しつつ中心電圧１／２Ｖｃｃとなるタイミングから次に中心電圧１／２Ｖｃｃとなるタイミングまでの期間を一定に保持した状態で、パターン発生回路２０からのパターン情報（例えば、鋸波形等の制御電圧）に基づいて振幅変調がなされる。この振幅変調にて得られた信号がクリップ回路
１２５にて一定レベルに規制され、更に、バッファ１２６にて所望のレベルとなるように増幅される。
【００５２】
このように中心電圧１／２Ｖｃｃとなるタイミングから次に中心電圧１／２Ｖｃｃとなるタイミングまでの期間を一定に保持した状態で前記振幅変調にて得られた信号のレベルが一定レベルに規制されることから、その振幅変調にて得られた信号の振幅（レベル）が大きいほど、立ち上がり及び立下りが急峻となり（立ち上がり時間及び立下り時間の短い）、前記振幅変調にて得られた信号の振幅が小さいほど、立ち上がり及び立下りが緩慢となる（立ち上がり時間及び立下り時間が長い）出力信号が得られることとなる。具体的には、図９に示すように、中心電圧１／２Ｖｃｃとなるタイミングから次に中心電圧１／２Ｖｃｃとなるタイミングまでの期間Ｔ1/2が一定に維持された状態、即ち、周期が一定に
維持された状態で立ち上がり時間及び立下り時間が変化する所望レベルの出力信号（クロック信号）が得られる。更に具体的な動作は次のようになる。
【００５３】
入力信号が１／２Ｖｃｃ以上では、インバータのトランジスタＱ２２（Ｎチャンネル）がオンとなって、電位ライン1/2Ｖｃｃから抵抗器Ｒ３、トランジスタＱ２２のドレイン
及びソース、及びトランジスタＱ４を介してアースラインＶｓｓ（＝０Ｖ）へ電流が流れる（図８における破線矢印Ｃ１参照）。このときに、その電流に応じた電圧が抵抗Ｒ３に現れる。一方、入力信号が１／２Ｖｃｃ未満では、インバータのトランジスタＱ２１（Ｐチャンネル）がオンとなって、電源ラインＶｃｃからトランジスタＱ３、トランジスタＱ２１のソース及びドレイン、及び抵抗器Ｒ３を介して電位ライン1/2Ｖｃｃへ電流が流れ
る（図８における破線矢印Ｃ２参照）。このときに、その電流に応じた電圧が抵抗器Ｒ３に現れる。
【００５４】
一方、電流制限型インバータ（Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２）では、前述した例（図４参照）と同様に、トランジスタＱ１１のゲートに印加される制御電圧（ＢＩＡＳ）に応じてトランジスタＱ１３、Ｑ１４の相互コンダクタンスｇｍが変化する。すなわち、トランジスタＱ１１のゲートにある制御電圧（ＢＩＡＳ）が印加されると、トランジスタＱ１１のドレインには前記制御電圧及び相互コンダクタンスｇｍに応じた電流ｉが流れる。これにより、トランジスタＱ１２のゲートは、トランジスタＱ１２の相互コンダクタンスｇｍに応じた電流ｉを流すのに見合った電圧にバイアスされる。トランジスタＱ１１、Ｑ１２のミラー回路となるトランジスタＱ１３、Ｑ１６のそれぞれは、トランジスタＱ１１、Ｑ１２と同じゲート電圧が供給されているため、前記電流と同じ電流ｉを流す。
そして、前記制御電圧（ＢＩＡＳ）とトランジスタＱ１３、Ｑ１４の相互インダクタンスによって決定する電流によって、インバータを構成するトランジスタＱ２１、Ｑ２２のソース電圧が抵抗器Ｒ１、Ｒ２に発生する。
【００５５】
トランジスタＱ２１、Ｑ２２のそれぞれから出力する電流は、トランジスタＱ２１、Ｑ２２自身の相互コンダクタンスｇｍとクロック信号の電圧に依存するが、更に、トランジスタＱ２１、Ｑ２２の相互コンダクタンスｇｍが抵抗器Ｒ１、Ｒ２に発生するソース電圧に依存する。そのため、結果として、トランジスタＱ２１、Ｑ２２の出力電流によって抵抗器Ｒ３に現れる電圧は、前記制御電圧（ＢＩＡＳ）に依存することとなる。この回路構成では、トランジスタＱ２１、Ｑ２２の相互コンダクタンスｇｍは、トランジスタＱ１１、Ｑ１２およびミラー回路であるＱ１４、Ｑ１３を通じて、前記制御電圧（ＢＩＡＳ）によって制御される。その結果、トランジスタＱ１１、Ｑ１２の出力信号の立ち上がり時間、立ち下がり時間は、前記制御電圧（ＢＩＡＳ）に応じて変化することになる。一方、トランジスタＱ２１およびＱ２２がオンとオフとを切り換えるタイミングは、前記制御電圧（ＢＩＡＳ）とは独立に、入力信号（クロック信号）が中心電圧１／２Ｖｃｃとなるタイミングとして決定される。
【００５６】
従って、抵抗器Ｒ３に現れる電圧波形は、前記制御電圧（ＢＩＡＳ）の変動の有無に拘わらず、入力信号（クロック信号）と同様に中心電圧１／２Ｖｃｃとなるタイミングと次に中心電圧１／２Ｖｃｃとなるタイミングまでの期間が一定となり、その振幅が制御電圧（ＢＩＡＳ）に応じたものとなる。そして、抵抗器Ｒ３に現れる電圧波形の振幅がクリップ回路１２５にて一定レベルに規制され、そのクリップ回路１２５から出力される信号がバッファ１２６によって増幅されることにより、出力電圧が生成される。その結果、当該出力電圧の立ち上がり時間及び立下り時間は、クリップ回路１２５によるレベル規制前の信号の振幅、即ち、制御電圧（ＢＩＡＳ）に応じたものとなる。よって、前記制御電圧（ＢＩＡＳ）がパターン発生回路２０からのパターン（例えば、鋸波形、ランダム波形等）に従って変化することにより、前記出力信号は、図９に示すように、中心電圧１／２Ｖｃｃとなるタイミングから次に中心電圧１／２Ｖｃｃとなるタイミングまでの期間Ｔ1/2が
一定に維持された状態、即ち、周期が一定に維持された状態でその立ち上がり時間及び立下り時間が変化することとなる。
【００５７】
このように、ドライバセル１０からの出力信号は、周期が一定に保持された状態で、パターン発生回路２０からのパターン情報にて表されるパターンに従ってその立ち上がり時間及び立下り時間が変化するようになるので、前述した各例と同様に、半導体装置（ＩＣ）から放出される不要電波のレベルを低減させることができる。
【００５８】
なお、前述した各例では、ドライバセル１０から出力されるべき出力信号の立ち上がり時間及び立下り時間の双方を変化させるようにしたが、その立ち上がり時間及び立下り時間のいずれか一方を変化させるようにしてもよい。
【００５９】
また、複数の周波数成分（高調波成分に相当）を合成して周期的なパルス信号を逆生成する信号処理回路に対して、合成すべき高調波成分の組み合わせをあるパターンに従って変化させるような制御を行なうことにより、当該信号処理回路から出力されるパルス信号の立ち上がり時間及び立下り時間を前記パターンに従って変化させることができる。
【００６０】
《その他》
更に、本発明の実施の形態は以下の発明を開示する。また、以下の各発明（以下、付記と称する）のいずれかに含まれる構成要素を他の付記の構成要素と組み合わせても良い。
（付記１）  信号処理回路から出力されるべき立ち上がり及び立ち下がりが繰返される信号を制御する信号制御回路であって、
あるパターンを表すパターン情報を発生するパターン発生手段と、
前記信号処理回路から出力されるべき信号の立ち上がり時間及び立下り時間の少なくとも一方を前記パターン情報にて表されるパターンに従って変化させる信号波形調整手段とを備える信号制御回路。
（付記２）  前記パターン発生手段は、ランダムに変化するパターンを表すパターン情報を発生する付記１記載の信号制御回路。
（付記３）  前記パターン発生手段は、周期的に変化するパターンを表すパターン情報を発生する付記１記載の信号制御回路。
（付記４）  前記信号処理回路から出力されるべき信号がクロック信号となる付記１乃至３のいずれかに記載の信号制御回路。
（付記５）  前記信号波形調整手段は、前記クロック信号の周期を保持しつつ前記クロック信号の立ち上がり時間及び立下り時間の少なくとも一方を前記パターン情報にて表されるパターンに従って変化させる付記４記載の信号制御回路。
（付記６）  前記信号波形調整手段は、前記信号処理回路の出力インピーダンスを前記パターン情報にて表されるパターンに従って制御する手段を有する付記１乃至５のいずれかに記載の信号制御回路。
（付記７）  前記信号波形調整手段は、前記信号処理回路の出力電流を前記パターン情報にて表されるパターンに従って制御する手段を有する付記１乃至５のいずれかに記載の信号制御回路。
（付記８）  前記信号波形調整手段は、入力端子および出力端子を各々共通の入力端子および出力端子とし、交互に導通状態と遮断状態とを制御可能な相補型スイッチ回路を構成する第１および第２のトランジスタと、前記第１および第２のトランジスタのそれぞれのバイアス信号をそれぞれ自身のバイアス信号に伴って共通に制御する第３および第４のトランジスタとを有し、
前記パターン情報は前記第３および第４のトランジスタのバイアスを設定し、
前記パターン情報によるバイアスの設定に拘わらず、前記共通の入力端子への入力信号が所定の基準レベル以上のときに第１のトランジスタが導通状態となり第２のトランジスタが遮断状態となり、前記共通の入力端子への入力信号が所定の基準レベル以下のときに第１のトランジスタが遮断状態となり第２のトランジスタが導通状態となる付記１から５のいずれかに記載の信号制御回路。
（付記９）  信号処理回路と、
付記１乃至８のいずれかに記載の信号制御回路とを備える半導体装置。
（付記１０）  前記前記信号波形調整手段に対して所定の基準レベル以上の信号レベルと前記基準レベル以下のレベルとを繰り返す周期信号発生手段をさらに備える付記９に記載の半導体装置。
（付記１１）  付記１０記載の半導体装置を搭載した電子機器。
【産業上の利用可能性】
【００６１】
以上、本発明に係る信号処理回路は、周期的か否かに係わらず立ち上がり及び立下りを繰返す信号に起因した不要電波の放出を低減させることのできるという効果を奏し、信号処理回路から出力されるべき立ち上がり及び立ち下がりが繰返される信号を制御する信号制御回路として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の一形態に係る信号制御回路が形成される半導体装の出力段の構成例（その１）を示すブロック図である。
【図２】本発明の実施の一形態に係る信号制御回路が形成される半導体装置の出力段の構成例（その２）を示すブロック図である。
【図３】パターン発生回路の構成例（その１）を示す回路図である。
【図４】ドライバセルの構成例（その１）を示す回路図である。
【図５】パターン発生回路の構成例（その２）を示す回路図である。
【図６】図５に示すパターン発生回路の出力状態を示す図である。
【図７】ドライバセルの構成例（その２）を示す回路図である。
【図８】ドライバセルの構成例（その３）を示す回路図である。
【図９】図８に示すドライバセルの出力信号の波形を示す波形図である。
【符号の説明】
【００６３】
１０、１０（１）、１０（２）  ドライバセル
１２（１）、１２（２）  波形調整回路
１４（１）、１４（２）  ドライバセル
２１  抵抗器
２２  差動増幅器
２３、２４、２５  フリップフロップ
２６  排他的論理和回路（ＥＸＯＲ）
１２１、１２２、１２３、１２４  アンドゲート
１２５  クリップ回路
１２６  バッファ
１３０  クロック信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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