(57)【要約】【課題】スタティックノイズマージンの低下を抑制すること。【解決手段】ビット線１８はロードトランジスタ１４のウェルに接続され、反転ビット線１８はロードトランジスタ１３のウェルに接続されている。ノードＮ１は“Ｌ”レベル、ノードＮ２は“Ｈ”レベルである。リード時にはビット線１８，１９は“Ｈ”レベルにプリチャージされる。ワード線１７が“Ｈ”レベルに立ち上がるとドライバトランジスタ１１にカラム電流が流れる。ビット線１８の電位が“Ｌ”レベルに変化すると、同時にロードトランジスタ１４のウェル電位が“Ｌ”レベルに変化するのでロードトランジスタ１４の電流駆動能力が向上し、ノードＮ１の電位がノイズ等によって上昇しドライバトランジスタ１２が僅かにオン動作してもノードＮ２の電位が“Ｈ”レベルから低下するのが抑制されビット線１８，１９の電位差読み取りが可能になりリード時の誤動作が低減される。【選択図】        図１
2006066588.tif 000002
【特許請求の範囲】
【請求項１】
接地側に第１および第２のドライバトランジスタが配置され、その第１および第２のドライバトランジスタと電源との間に第１および第２のロードトランジスタが配置され、前記第１のドライバトランジスタと前記第１のロードトランジスタとのドレイン電極同士接続端に第１のビット線が第１のアクセストランジスタを介して接続され、前記第２のドライバトランジスタと前記第２のロードトランジスタとのドレイン電極同士接続端に第２のビット線が第２のアクセストランジスタを介して接続されるスタティック・ランダム・アクセス・メモリのメモリセルにおいて、
前記第１のビット線が前記第２のロードトランジスタのウェルに接続され、
前記第２のビット線が前記第１のロードトランジスタのウェルに接続されている、
ことを特徴とするスタティック・ランダム・アクセス・メモリ。
【請求項２】
接地側に第１および第２のドライバトランジスタが配置され、その第１および第２のドライバトランジスタと電源との間に第１および第２のロードトランジスタが配置され、前記第１のドライバトランジスタと前記第１のロードトランジスタとのドレイン電極同士接続端に第１のビット線が第１のアクセストランジスタを介して接続され、前記第２のドライバトランジスタと前記第２のロードトランジスタとのドレイン電極同士接続端に第２のビット線が第２のアクセストランジスタを介して接続されるとともに、前記第１および第２のアクセストランジスタのゲート電極が接続されるワード線に、前記第１および第２のドライバトランジスタのウェルと前記第１および第２のアクセストランジスタのウェルとが接続されるスタティック・ランダム・アクセス・メモリのメモリセルにおいて、
前記第１のビット線が前記第２のロードトランジスタのウェルに接続され、
前記第２のビット線が前記第１のロードトランジスタのウェルに接続されている、
ことを特徴とするスタティック・ランダム・アクセス・メモリ。
【請求項３】
バルク型スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、
ソース領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、
ドレイン領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、かつ
ゲート電極のポリシリコン膜とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在する、
ことを特徴とするスタティック・ランダム・アクセス・メモリ。
【請求項４】
ＳＯＩ型スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、
ソース領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、
ドレイン領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、かつ
ゲート電極のポリシリコン膜とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在する、
ことを特徴とするスタティック・ランダム・アクセス・メモリ。
【請求項５】
前記一対のロードトランジスタは、それぞれ、
ソース領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、
ドレイン領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、かつ
ゲート電極のポリシリコン膜とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在する、
ことを特徴とする請求項１に記載のスタティック・ランダム・アクセス・メモリ。
【請求項６】
前記一対のロードトランジスタは、それぞれ、
ソース領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、
ドレイン領域とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在し、かつ
ゲート電極のポリシリコン膜とシリサイド膜との間に両方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜が介在する、
ことを特徴とする請求項２に記載のスタティック・ランダム・アクセス・メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スタティック・ランダム・アクセス・メモリ（Static Random Access Memory：ＳＲＡＭ）に関するものである。
【背景技術】
【０００２】
近年、微細加工技術等の進展によってＬＳＩ（大規模集積回路）の高速化および高集積化が進んでいる。そして、ＣＭＯＳ型ＳＲＡＭのメモリセルは、例えば後述する図７に示すように構成されるが、このＳＲＡＭについて高速化と低電圧化を両立させる技術が各種提案されている（例えば、特許文献１，２）。
【０００３】
すなわち、特許文献１では、ＣＭＯＳ型ＳＲＡＭにおいて、ワード線とメモリセル内のアクセストランジスタのウエルとを直接接続し、又はワード線とメモリセル内のアクセストランジスタのウエルとドライバトランジスタのウエルとを直接接続する等によって、サブスレッショルド電流の低減を図る技術が開示されている。
【０００４】
また、特許文献２では、ＣＭＯＳ型ＳＲＡＭにおいて、ワード線とメモリセル内のアクセストランジスタのウエルとを直接接続し、さらにドライバトランジスタのゲート電極とウエルとを直接接続し、安定した低電圧動作を可能にする技術が開示されている。
【０００５】
【特許文献１】特開平１１−１６３６３号公報
【特許文献２】特開２０００−１１４３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＬＳＩでは、パフォーマンス向上のため、サイズおよび電源電圧のスケーリングを行っているが、これらのスケーリングは、スタティックノイズマージン（ＳＮＭ）の低下を引き起こすので、リード時に誤動作を生じさせるという問題がある。以下、図７〜図９を参照して説明する。なお、図７は、ＳＲＡＭのメモリセルの一般的な構成例を示す回路図である。図８は、スタティックノイズマージン（ＳＮＭ）を説明する特性図である。図９は、スタティックノイズマージン（ＳＮＭ）の電源電圧依存性を説明する特性図である。
【０００７】
図７に示すように、ＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタである一対のドライバトランジスタ１１１，１１２と、ＰＭＯＳトランジスタである一対のロードトランジスタ１１３，１１４と、ＮＭＯＳトランジスタである一対のアクセストランジスタ１１６，１１７とを備えている。
【０００８】
ドライバトランジスタ１１１，１１２のソース電極はそれぞれ接地（ＧＮＤ）に接続されている。また、ロードトランジスタ１１３，１１４のソース電極はそれぞれ電源ＶＤＤに接続されている。ドライバトランジスタ１１１のドレイン電極はロードトランジスタ１１３のドレイン電極とアクセストランジスタ１１６のドレイン電極とに接続されている。この接続点を以降「ノードＮ１」と称する。アクセストランジスタ１１６のソース電極はビット線１１９に接続され、ゲート電極はワード線１１８に接続されている。
【０００９】
ドライバトランジスタ１１２のドレイン電極はロードトランジスタ１１４のドレイン電極とアクセストランジスタ１１７のドレイン電極とに接続されている。この接続点を以降「ノードＮ２」と称する。アクセストランジスタ１１７のソース電極は反転ビット線１２０に接続され、ゲート電極はワード線１１８に接続されている。
【００１０】
ドライバトランジスタ１１１のゲート電極とロードトランジスタ１１３のゲート電極は共通に接続されるとともに、ノードＮ２に接続されている。また、ドライバトランジスタ１１２のゲート電極とロードトランジスタ１１４のゲート電極は共通に接続されるとともに、ノードＮ１に接続されている。
【００１１】
以上の構成において、リード動作を考える。メモリセルのノードＮ１は“Ｌ”レベルに設定され、ノードＮ２は“Ｈ”レベルに設定されているとする。つまりドライバトランジスタ１１１はオン動作状態にあり、ドライバトランジスタ１１２はオフ動作状態にある。ビット線１１９と反転ビット線１２０は、共に“Ｈ”レベルにプリチャージされ、ワード線１１８が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、ノードＮ１は“Ｌ”レベルであるので、アクセストランジスタ１１６がオン動作を行い、アクセストランジスタ１１６からドライバトランジスタ１１１を介して接地（ＧＮＤ）に向けてカラム電流が流れる。
【００１２】
ノードＮ１の電位“Ｌ”レベルは、通常、接地（ＧＮＤ）レベルに近い値となり、そのためドライバトランジスタ１１２はオフ動作状態を維持するが、ノイズ等によってノードＮ１の電位がドライバトランジスタ１１２のしきい値電圧まで上昇する可能性がある。
【００１３】
この場合には、ドライバトランジスタ１１２が僅かにオン動作状態に移行し、ノードＮ２の電位を“Ｈ”レベルから“Ｌ”レベルに向けて低下させてしまう。そうすると、アクセストランジスタ１１７がオン動作状態に移行するので、ビット線１１９と反転ビット線１２０との電位差をセンスアンプで読み取れなくなり、リードの誤動作を生じさせる。
【００１４】
図８では、横軸にノードＮ１の電位ＶＮ１が示され、縦軸にノードＮ２の電位ＶＮ２が示されている。図８に示すように、一方の電位を固定して他方の電位を変化させると、ノードＮ２の電位ＶＮ２は特性１２５のように変化し、ノードＮ１の電位ＶＮ１は特性１２６のように変化し、両者を重ねるとめがね状のアイカーブが得られる。目の部分１２７の開きの大きさがスタティックノイズマージン（ＳＮＭ）を示し、目の部分１２７の開きが小さくなるとスタティックノイズマージン（ＳＮＭ）は低下する。
【００１５】
図９では、横軸に電源電圧Ｖｄｄが示され、縦軸にスタティックノイズマージン（ＳＮＭ）が示されている。図９に示すように、スタティックノイズマージン（ＳＮＭ）は、電源電圧Ｖｄｄに依存し、電源電圧Ｖｄｄの低下に伴いスタティックノイズマージン（ＳＮＭ）は低下する。要するに、高速動作と低電圧動作とを両立させる場合には、スタティックノイズマージン（ＳＮＭ）の低下を回避する措置を講ずる必要がある。
【００１６】
この発明は、上記に鑑みてなされたものであり、スタティックノイズマージンの低下を抑制する構造を備えたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を得ることを目的とする。
【課題を解決するための手段】
【００１７】
上述した目的を達成するために、この発明は、接地側に第１および第２のドライバトランジスタが配置され、その第１および第２のドライバトランジスタと電源との間に第１および第２のロードトランジスタが配置され、第１のドライバトランジスタと第１のロードトランジスタとのドレイン電極同士接続端に第１のビット線が第１のアクセストランジスタを介して接続され、第２のドライバトランジスタと第２のロードトランジスタとのドレイン電極同士接続端に第２のビット線が第２のアクセストランジスタを介して接続されるスタティック・ランダム・アクセス・メモリのメモリセルにおいて、第１のビット線が第２のロードトランジスタのウェルに接続され、第２のビット線が第１のロードトランジスタのウェルに接続されていることを特徴とする。
【００１８】
この発明によれば、リード時に、例えば第１のビット線が“Ｈ”レベルから“Ｌ”に変化すると、同時に対向する第２のロードトランジスタのウェルが“Ｈ”レベルから“Ｌ”に変化するので、当該第２のロードトランジスタの電流駆動能力が向上する。第１のドライバトランジスタと第１のロードトランジスタとのドレイン電極同士接続端は、第２のドライバトランジスタと第２のロードトランジスタとのゲート電極同士接続端に接続され、第２のドライバトランジスタと第２のロードトランジスタとのドレイン電極同士接続端は、第１のドライバトランジスタと第１のロードトランジスタとのゲート電極同士接続端に接続されている。したがって、第１のドライバトランジスタと第１のロードトランジスタとのドレイン電極同士接続端の電位が“Ｌ”レベルで、第２のドライバトランジスタと第２のロードトランジスタとのドレイン電極同士接続端の電位が“Ｈ”レベルである場合、第１のドライバトランジスタと第１のロードトランジスタとのドレイン電極同士接続端の電位がノイズ等によって上昇すると、第２のドライバトランジスタがオン動作方向にドライブされるが、対応する第２のロードトランジスタの電流駆動能力が向上しているので、第２のドライバトランジスタと第２のロードトランジスタとのドレイン電極同士接続端の電位が“Ｈ”レベルから“Ｌ”レベルに向かって低下するのが抑制される。つまり、リード時に２つのビット線の電位差がセンスアンプにて読み取れない誤動作が低減できる。
【発明の効果】
【００１９】
この発明によれば、高速動作と低電圧動作とを両立させる場合に、スタティックノイズマージンの低下を抑制することができるので、リード時に誤動作が生ずるのを低減できるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下に図面を参照して、この発明にかかるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の好適な実施の形態を詳細に説明する。
【００２１】
実施の形態１．
図１は、この発明の実施の形態１によるＳＲＡＭのメモリセルの構成を示す回路図である。図１に示すＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタである一対のドライバトランジスタ１１，１２と、ＰＭＯＳトランジスタである一対のロードトランジスタ１３，１４と、ＮＭＯＳトランジスタである一対のアクセストランジスタ１５，１６とを備えている。
【００２２】
ドライバトランジスタ１１，１２のソース電極はそれぞれ接地（ＧＮＤ）に接続されている。また、ロードトランジスタ１３，１４のソース電極はそれぞれ電源ＶＤＤに接続されている。ドライバトランジスタ１１のドレイン電極はロードトランジスタ１３のドレイン電極とアクセストランジスタ１５のドレイン電極とに接続されている。この接続点を以降「ノードＮ１」と称する。アクセストランジスタ１５のソース電極はビット線１８に接続され、ゲート電極はワード線１７に接続されている。
【００２３】
ドライバトランジスタ１２のドレイン電極はロードトランジスタ１４のドレイン電極とアクセストランジスタ１６のドレイン電極とに接続されている。この接続点を以降「ノードＮ２」と称する。アクセストランジスタ１６のソース電極は反転ビット線１９に接続され、ゲート電極はワード線１７に接続されている。
【００２４】
ドライバトランジスタ１１のゲート電極とロードトランジスタ１３のゲート電極は共通に接続されるとともに、ノードＮ２に接続されている。また、ドライバトランジスタ１２のゲート電極とロードトランジスタ１４のゲート電極は共通に接続されるとともに、ノードＮ１に接続されている。
【００２５】
図１に示すＳＲＡＭのメモリセルは、バルク型であるが、この構成において、ビット線１８は対向するロードトランジスタ１４のウェルに接続され、反転ビット線１９は対向するロードトランジスタ１３のウェルに接続されている。
【００２６】
次に、動作について説明する。リード動作を考える。メモリセルのノードＮ１は“Ｌ”レベルに設定され、ノードＮ２は“Ｈ”レベルに設定されているとする。つまり、ドライバトランジスタ１１はオン動作状態にあり、ドライバトランジスタ１２はオフ動作状態にある。ビット線１８と反転ビット線１９は共に“Ｈ”レベルにプリチャージされている。ワード線１７が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、ノードＮ１は“Ｌ”レベルであるので、アクセストランジスタ１５がオン動作を行い、アクセストランジスタ１５からドライバトランジスタ１１を介して接地（ＧＮＤ）に向けてカラム電流が流れる。
【００２７】
ノードＮ１の電位は、通常、接地（ＧＮＤ）レベルに近い値となり、そのためドライバトランジスタ１２はオフ動作状態を維持するが、ノイズ等によってノードＮ１の電位がドライバトランジスタ１２のしきい値電圧まで上昇する可能性がある。この場合は、ドライバトランジスタ１２が僅かにオン動作状態に移行し、ノードＮ２の電位を“Ｈ”レベルから“Ｌ”レベルに向けて低下させようとする。
【００２８】
しかし、ノードＮ１側のビット線１８の電位が“Ｈ”レベルから“Ｌ”レベルに変化すると、同時にノードＮ２側のロードトランジスタ１４のウェル電位が“Ｈ”レベルから“Ｌ”レベルに変化するので、ロードトランジスタ１４の電流駆動能力が向上する。したがって、ドライバトランジスタ１２が僅かにオン動作状態に移行しても、対応するロードトランジスタ１４の電流駆動能力が向上しているので、ノードＮ２の電位が“Ｈ”レベルから“Ｌ”レベルに向かって低下するのが抑制されるようになる。
【００２９】
すなわち、ビット線１８と反転ビット線１９との電位差をセンスアンプで読み取ることが可能となり、リードの誤動作を低減することができる。
【００３０】
このように、実施の形態１によれば、２つのビット線を、それぞれ対向するロードトランジスタのウェルに接続するようにしたので、スタティックノイズマージン（ＳＮＭ）の低下を抑制することができ、リード時の誤動作を低減することができる。
【００３１】
実施の形態２．
図２は、この発明の実施の形態２によるＳＲＡＭのメモリセルの構成を示す回路図である。なお、図２では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００３２】
図２に示すように、実施の形態２では、図１（実施の形態１）に示した構成において、一対のドライバトランジスタ１１，１２に代えて一対のドライバトランジスタ２１，２２が設けられ、一対のアクセストランジスタ１５，１６に代えて一対のアクセストランジスタ２３，２４が設けられている。
【００３３】
すなわち、図２に示すＳＲＡＭのメモリセルは、ＳＯＩ（Silicon On Insulator）型である。このＳＯＩ型のメモリセルでは、ワード線１７に、一対のドライバトランジスタ２１，２２のウェルと、一対のアクセストランジスタ２３，２４のウェルとをそれぞれ接続することで、低電圧で高速動作させ得ることが報告されている。
【００３４】
その理由は、ワード線１７が“Ｌ”レベルから“Ｈ”レベルに立ち上がったときに、同時に、一対のドライバトランジスタ２１，２２のウェルと一対のアクセストランジスタ２３，２４のウェルとが“Ｌ”レベルから“Ｈ”レベルとなり、その結果、しきい値電圧が低下し、電流駆動能力が向上するためである。
【００３５】
つまり、一対のドライバトランジスタ２１，２２と一対のアクセストランジスタ２３，２４との電流駆動能力が向上するので、カラム電流を増加ざせることができ、読み出しおよび書き込みの速度を向上させることができる。また、同時に、一対のドライバトランジスタ２１，２２と一対のアクセストランジスタ２３，２４とのしきい値電圧を低下させることができるので、低電圧動作が可能になる。
【００３６】
この実施の形態２では、このＳＯＩ型のメモリセルにおいて、実施の形態１と同様に、２つのビット線が、それぞれ対向するロードトランジスタのウェルに接続されている。すなわち、実施の形態１にて説明したようにスタティックノイズマージン（ＳＮＭ）の低下を抑制する動作が行われる。
【００３７】
このように、実施の形態２によれば、ワード線を一対のドライバトランジスタおよび一対のアクセストランジスタのウェルに接続し、低電圧動作と高速動作とを可能にしたＳＯＩ型のＳＲＡＭにおいて、２つのビット線をそれぞれ対向するロードトランジスタのウェルに接続するようにしたので、スタティックノイズマージン（ＳＮＭ）の低下を抑制することができ、リード時の誤動作を低減することができる。
【００３８】
実施の形態３．
図３は、この発明の実施の形態３によるＳＲＡＭのメモリセルの要部構成を示す断面図である。図３では、バルク型メモリセルにおける片方のドライバトランジスタであるＮＭＯＳトランジスタ３０と対応するロードトランジスタであるＰＭＯＳトランジスタ４０との断面構造が示されている。
【００３９】
図３おいて、ＮＭＯＳトランジスタ３０が形成されるＰ型ウェル３１とＰＭＯＳトランジスタ４０が形成されるＮ型ウェル４１との接合部には、所定深さの絶縁膜（ＳｉＯ2膜）が形成されている。
【００４０】
Ｐ型ウェル３１では、ソース領域を構成するＮ＋拡散層３２ａとドレイン領域をＮ＋拡散層３２ｂとの表面にシリサイド膜３３ａ，３３ｂが堆積されている。そして、ゲート電極３５は、ポリシリコン膜３６の上面にシリサイド膜膜３７が堆積され、サイドウォール３８で囲まれている。これらは、一般的な構造である。
【００４１】
一方、Ｎ型ウェル４１では、ソース領域を構成するＰ＋拡散層４２ａでは、ＳｉＧｅ膜４３ａがエピタキシャル成長によって形成され、その表面側にシリサイド膜４４ａが堆積されている。また、ドレイン領域をＰ＋拡散層４２ｂでは、ＳｉＧｅ膜４３ｂがエピタキシャル成長によって形成され、その表面側にシリサイド膜４４ｂが堆積されている。そして、ゲート電極４５では、ポリシリコン膜４６の上面にＳｉＧｅ膜４３ｃがエピタキシャル成長によって形成され、その上面にシリサイド膜４７が堆積され、サイドウォール４８で囲まれている。
【００４２】
ＳｉＧｅ膜４３ａ，４３ｂの深さは、ソース領域４２ａおよびドレイン領域４２ｂの接合深さよりも浅いが、サイドウォール４８よりも中に入り込んでいる。なお、ＳｉＧｅ膜４３ａ，４３ｂ，４３ｃは、ＳｉＧｅＣ膜でもよい。
【００４３】
次に、図４と図５を参照して、図３に示すメモリセルの製造方法を説明する。図４において、（１）シリコン基板５０のＮＭＯＳトランジスタ作成領域５１にＳｉＮを数百ｎｍ堆積してＳｉＮ膜５５を形成しレジスト膜５６で被覆してパターニングする。また、シリコン基板５０のＰＭＯＳトランジスタ作成領域５２にＳｉＯ2を数十ｎｍ堆積してＳｉＯ2膜５３を形成し、レジスト膜５４で被覆してパターニングする。
【００４４】
（２）分離部のエッチングを約２００ｎｍ〜３００ｎｍ行い、酸化膜（ＳｉＯ2）５６，５７を５００ｎｍ程度堆積する。（３）ＣＭＰ（化学的機械的研磨）を行い、ＳｉＯ2膜５３とＳｉＮ膜５５の上部を覆う酸化膜（ＳｉＯ2）５６，５７を除去するとともに、ＳｉＯ2膜５３とＳｉＮ膜５５とを研磨する。（４）ＳｉＯ2膜５３とＳｉＮ膜５５とを除去し、ウェル注入を行う。ＮＭＯＳトランジスタ作成領域５１では、以下のようにボロンＢを注入し、図３に示したＰ型ウェル３１を形成する。すなわち、「Ｂ数百ｋｅＶ、数ｅ１３ｃｍ-2」「Ｂ数十ｋｅＶ、数ｅ１３ｃｍ-2」「Ｂ数十ｋｅＶ、数ｅ１２ｃｍ-2〜１３ｃｍ-2」で注入を行う。また、ＰＭＯＳトランジスタ作成領域５２では、以下のようにリンＰと砒素Ａｓを注入し、図３に示したＮ型ウェル４１を形成する。すなわち、「Ｐ数百ｋｅＶ、数ｅ１３ｃｍ-2」「Ａｓ数十ｋｅＶ、数ｅ１２ｃｍ-2〜１３ｃｍ-2」で注入を行う。
【００４５】
（５）表面の酸化膜を除去してゲート酸化膜を数ｎｍ堆積し、その上にポリシリコン膜５８ａ，５８ｂを数十ｎｍ〜数百ｎｍ堆積し、パターニングを行う。（６）酸化膜を１０ｎｍ程度堆積した後にサイドウォール５９の形成を行い、両トランジスタの作成領域において、ソース領域６０ａ、およびドレイン領域６０ｂの注入を行う。具体的には、ＮＭＯＳトランジスタ作成領域５１では、「Ａｓ数ｋｅＶ、数ｅ１４ｃｍ-2〜１５ｎｍ-2」で注入を行う。また、ＰＭＯＳトランジスタ作成領域５２では、「Ｂ数ｅＶ、数ｅ１４ｃｍ-2〜１５ｎｍ-2」で注入を行う。（７）さらに、酸化膜を５０ｎｍ程度堆積した後にサイドウォール６２の形成を行う。
【００４６】
図５において、（８）酸化膜６３を数十ｎｍ程度堆積し、ＮＭＯＳトランジスタ作成領域５１をレジスト膜６４で被覆する。（９）ＰＭＯＳトランジスタ作成領域５２において、ソース領域、ドレイン領域およびゲート電極を数十ｎｍエッチングする。その後、レジスト膜６４を除去する。
【００４７】
（１０）ＰＭＯＳトランジスタ作成領域５２において、エッチングしたソース領域、ドレイン領域およびゲート電極にＳｉＧｅ膜６５，６７，６６をエピタキシャル成長によって形成する。前記したように、ＳｉＧｅ膜に代えてＳｉＧｅＣ膜でもよい。
【００４８】
（１１）ＰＭＯＳトランジスタ作成領域５２をレジスト６８で被覆し、ＮＭＯＳトランジスタ作成領域５１を被覆する酸化膜をエッチングして除去する。（１２）ＰＭＯＳトランジスタ作成領域５２上のレジスト膜６８を除去し、ソース領域およびドレイン領域の注入を行う。すなわち、ＮＭＯＳトランジスタ作成領域５１では「Ａｓ数ｋｅＶ、数ｅ１５ｎｍ-2」で注入を行い、ソース領域６９およびドレイン領域７０を形成する。また、ＰＭＯＳトランジスタ作成領域５２では「Ｂ数百ｅＶ、数ｅ１５ｎｍ-2」で注入を行い、ソース領域７２およびドレイン領域７１を形成する。
【００４９】
（１３）ソースドレインアニールを１０００℃程度で、１秒以内行い、ソースドレイン上およびゲート電極上をシリサイド膜７３で被覆する。（１４）その後、ソースドレイン上およびゲート電極上を絶縁膜７５で被覆し、ソース領域およびドレイン領域を電極パッド７６，７７，７８，７９に配線する。
【００５０】
以上のようにして、ＰＭＯＳトランジスタ、つまり、バルク型のメモリセルにおける一対のロードトランジスタそれぞれのソース領域およびドレイン領域とシリサイド膜との間にそれぞれ双方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜をエピタキシャル成長によって介在させ、ゲート電極のポリシリコン膜とシリサイド膜との間に双方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜をエピタキシャル成長によって介在させることができる。
【００５１】
図３において、このように、ＰＭＯＳトランジスタ４０では、ソース領域４２ａとドレイン領域４２ｂにおいて、シリサイド膜の下方にＳｉＧｅ膜やＳｉＧｅＣ膜をエピタキシャル成長によって形成することで、チャネルに圧縮応力を印加することができる。これによって、ＰＭＯＳトランジスタ４０、つまりロードトランジスタの電流駆動能力を向上させることができる。
【００５２】
その結果、実施の形態１にて説明したように、ＳＲＡＭの読み出し時に、オフ動作状態にあるドライバトランジスタがノイズによって僅かにオン動作したとしても、対応するオン動作状態のロードトランジスタは電流駆動能力が高まっているので、電位低下を抑制することができる。なお、ＰＭＯＳトランジスタ４０のＮ型ウェル４１に対向するビット線を接続すれば、一層効果的に電位低下を抑制することができる。
【００５３】
実施の形態４．
図６は、この発明の実施の形態４によるＳＲＡＭのメモリセルの要部構成を示す断面図である。この実施の形態４では、ＳＯＩ型のメモリセルへの適用例が示される。すなわち図６において、シリコン基板８１の上面には、埋め込み酸化膜８２が形成され、この埋め込み酸化膜８２の上部にＮＭＯＳトランジスタ８３とＰＭＯＳトランジスタ８４とが形成される。
【００５４】
図６おいて、ＮＭＯＳトランジスタ８３が形成されるＰ型ウェル８５とＰＭＯＳトランジスタ８４が形成されるＮ型ウェル９４とは、埋め込み酸化膜８２上に形成されるが、両者の接合部には絶縁膜（ＳｉＯ2膜）が形成されている。
【００５５】
Ｐ型ウェル８５では、ソース領域を構成するＮ＋拡散層８４とドレイン領域をＮ＋拡散層８６との表面にシリサイド膜８７，８８が堆積されている。そして、ゲート電極８９はポリシリコン９０の上面にシリサイド膜９１が堆積され、サイドウォール９２で囲まれている。これらは、一般的な構造である。
【００５６】
一方、Ｎ型ウェル９４では、ソース領域を構成するＰ＋拡散層９５では、ＳｉＧｅ膜９６ａがエピタキシャル成長によって形成され、その表面側にシリサイド膜９７が堆積されている。また、ドレイン領域をＰ＋拡散層９３では、ＳｉＧｅ膜９６ｂがエピタキシャル成長によって形成され、その表面側にシリサイド膜９８が堆積されている。そして、ゲート電極９９では、ポリシリコン膜１００の上面にＳｉＧｅ膜９６ｃがエピタキシャル成長によって形成され、その上面にシリサイド膜１０１が堆積され、サイドウォール１０２で囲まれている。
【００５７】
ＳｉＧｅ膜９６ａ，９６ｂの深さは、ソース領域９５およびドレイン領域９３の接合深さよりも浅いが、サイドウォール１０２よりも中に入り込んでいる。なお、ＳｉＧｅ膜９６ａ，９６ｂ，９６ｃは、ＳｉＧｅＣ膜でもよい。
【００５８】
この実施の形態４によるメモリセルも、基本的には、図４、図５に示した工程で作成することができる。このように、ＳＯＩ型のＰＭＯＳトランジスタ８４において、ソース領域９５とドレイン領域９３において、シリサイド膜の下方にＳｉＧｅ膜やＳｉＧｅＣ膜をエピタキシャル成長によって形成すると、チャネルに圧縮応力を印加することができる。これによって、ＰＭＯＳトランジスタ８４、つまりロードトランジスタの電流駆動能力を向上させることができる。
【００５９】
その結果、実施の形態１にて説明したように、ＳＲＡＭの読み出し時に、オフ動作状態にあるドライバトランジスタがノイズによって僅かにオン動作したとしても、対応するオン動作状態のロードトランジスタは電流駆動能力が高まっているので、電位低下を抑制することができる。そして、ＳＯＩ型であるので、実施の形態３よりも速度性能を向上させることができ、ソフトエラー耐性を向上させることができる。なお、ＰＭＯＳトランジスタ４０のＮ型ウェル４１に対向するビット線を接続すれば、一層効果的に電位低下を抑制することができる。
【産業上の利用可能性】
【００６０】
以上のように、この発明にかかるＳＲＡＭは、スタティックノイズマージンの低下を抑制するのに有用であり、特に、高速動作と低電圧動作とを両立させる場合に好適である。
【図面の簡単な説明】
【００６１】
【図１】この発明の実施の形態１によるＳＲＡＭのメモリセルの構成を示す回路図である。
【図２】この発明の実施の形態２によるＳＲＡＭのメモリセルの構成を示す回路図である。
【図３】この発明の実施の形態３によるＳＲＡＭのメモリセルの要部構成を示す断面図である。
【図４】図３に示すメモリセルの製造方法を説明する工程図（その１）である。
【図５】図３に示すメモリセルの製造方法を説明する工程図（その２）である。
【図６】この発明の実施の形態４によるＳＲＡＭのメモリセルの要部構成を示す断面図である。
【図７】ＳＲＡＭのメモリセルの一般的な構成例を示す回路図である。
【図８】スタティックノイズマージン（ＳＮＭ）を説明する特性図である。
【図９】スタティックノイズマージン（ＳＮＭ）の電圧依存性を説明する特性図である。
【符号の説明】
【００６２】
１１，１２，２１，２２  ドライバトランジスタ
１３，１４  ロードトランジスタ
１５，１６，２３，２４  アクセストランジスタ
１７  ワード線
１８  ビット線
１９  反転ビット線
３０，８３  ＮＭＯＳトランジスタ（ドライバトランジスタ）
４０，８４  ＰＭＯＳトランジスタ（ロードトランジスタ）
４２ａ，９５  ソース領域
４２ｂ，９３  ドレイン領域
４３ａ，４３ｂ，４３ｃ，９６ａ，９６ｂ，９６ｃ  ＳｉＧｅ膜（ＳｉＧｅＣ膜）
４４ａ，４４ｂ，４７，９７，９８，１０１  シリサイド膜
４５，９９  ゲート電極
４６，１００  ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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