(57)【要約】【課題】水素供給が容易かつ効率的な構造を有する半導体記憶装置と、その製造方法を提供する。【解決手段】セルトランジスタＴＲのソース領域３に接続するキャパシタを形成する際に、層間絶縁膜８を形成し、これにソース領域３を開口するコンタクトホール８Ｄを形成する。コンタクトホール８Ｄの側面および底面を覆う水素含有絶縁膜、たとえば第１のプラズマ窒化膜９Ａを形成し、水素雰囲気中で熱処理を行う。このとき水素がソース領域に供給され、ダングリングボンドを終端させる。その後、第１のプラズマ窒化膜９Ａをエッチングし、これをコンタクトホール８Ｄの側面に残存させ、コンタクトホール８Ｄをプラグ１０で埋め込んで、プラグ１０上に下部電極１２Ａが接続するようにキャパシタＣＡＰを形成する。【選択図】図２
2006060056.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されているトランジスタの一方の不純物領域に対し、コンタクトホールを介して下部電極が接続するキャパシタを形成する工程を含む半導体記憶装置の製造方法であって、
前記トランジスタ上に層間絶縁膜を形成し、当該層間絶縁膜に前記不純物領域を開口するコンタクトホールを形成するコンタクト開口ステップと、
前記コンタクトホールの側面および底面を覆う水素含有絶縁膜を形成し、水素雰囲気中で熱処理を行って前記水素含有絶縁膜に接触する前記不純物領域に水素を供給する水素供給ステップと、
前記水素含有絶縁膜をエッチングし、前記コンタクトホールの側面に水素含有絶縁膜の一部を前記不純物領域に接するように残存させるエッチングステップと、
前記コンタクトホールを導電材料で埋め込んでプラグを形成し、当該プラグ上に下部電極が接続するように前記キャパシタを形成するキャパシタ形成ステップと
を含む半導体記憶装置の製造方法。
【請求項２】
前記層間絶縁膜を、水素含有絶縁膜を含む複数の絶縁膜を積層させることによって形成する
請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記キャパシタ形成ステップが、さらに、
一方が水素含有絶縁膜からなりエッチングレートが異なる２種類の絶縁膜を交互に成膜する多層絶縁膜の形成ステップと、
前記多層絶縁膜に前記プラグの上部を開口するキャパシタ溝を形成する溝形成ステップと、
前記キャパシタ溝内の側面で前記多層絶縁膜の一方を後退させるためのエッチングステップと、
側面に凹凸が形成された前記キャパシタ溝に下部電極を形成し、当該下部電極上に、キャパシタ誘電体膜と上部電極とを順次形成する電極形成ステップと
を含む請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記水素含有絶縁膜を、シラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成する
請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記層間絶縁膜を、シラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成する水素含有絶縁膜を含む複数の絶縁膜を積層させることによって形成し、
前記溝形成ステップでは、当該層間絶縁膜内の水素含有絶縁膜より上層の絶縁膜を、水素含有絶縁膜がストッパとなる条件によってエッチングする
請求項３に記載の半導体記憶装置の製造方法。
【請求項６】
前記多層絶縁膜の形成ステップでは、当該多層絶縁膜を構成する前記水素含有絶縁膜をシラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成する
請求項３に記載の半導体記憶装置の製造方法。
【請求項７】
前記多層絶縁膜の形成ステップ後に、水素雰囲気中で熱処理する熱処理ステップをさらに含む
請求項３に記載の半導体記憶装置の製造方法。
【請求項８】
半導体基板に形成されているトランジスタと、当該トランジスタ上の層間絶縁膜と、トランジスタの一方の不純物領域に対し前記層間絶縁膜に形成されているコンタクトホールを介して下部電極が接続するキャパシタとを有する半導体記憶装置であって、
前記層間絶縁膜のコンタクトホールの内壁に、下端が前記トランジスタの一方の不純物領域に接する水素含有絶縁膜が形成され、当該水素含有絶縁膜に周囲を囲まれた当該コンタクトホール内部に前記一方の不純物領域と層間絶縁膜上の前記キャパシタの下部電極を接続する導電性プラグが形成されている
半導体記憶装置。
【請求項９】
前記層間絶縁膜が、水素含有絶縁膜を含む複数の絶縁膜から構成されている
請求項８に記載の半導体記憶装置。
【請求項１０】
一方が水素含有絶縁膜からなりエッチングレートが異なる２種類の絶縁膜が交互に積層されている多層絶縁膜が前記層間絶縁膜上に形成され、
前記キャパシタが、
前記多層絶縁膜の溝内に形成され前記一方の不純物領域と前記コンタクトを介して接続されている下部電極と、
下部電極上のキャパシタ誘電体膜と、
キャパシタ誘電体膜上の上部電極と
を備える請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのソースまたはドレインを構成する一方の不純物領域に、上層のキャパシタの下部電極が接続されている構造を有するＤＲＡＭ（半導体記憶装置）の製造方法と、当該半導体記憶装置とに関するものである。
【背景技術】
【０００２】
図６に、いわゆるスタック形キャパシタを備えるＤＲＡＭの断面構造例を示す（特許文献１参照）。なお、図６は２つのＤＲＡＭセルを示している。
半導体基板１００に素子分離絶縁層１０１が形成されている。素子分離絶縁層１０１間の半導体表面部がＤＲＡＭセルトランジスタの活性領域となる。
この活性領域に、ドレイン領域（Ｄ）１０２と、ドレイン領域（Ｄ）の一方向両側にそれぞれ一定距離をおいてソース領域（Ｓ）１０３が形成されている。ドレイン領域（Ｄ）１０２とソース領域（Ｓ）１０３との間の活性領域がセルトランジスタのチャネル形成領域である。
【０００３】
各チャネル形成領域上に、ゲート絶縁膜１０４とゲート電極１０５のゲート積層体が形成されている。ゲート積層体上に第１絶縁膜１０６と第２絶縁膜１０７が堆積され、当該第１および第２絶縁膜１０６と１０７に、ドレイン領域（Ｄ）１０２を開口するビットコンタクト、ならびに、ソース領域（Ｓ）１０３を開口するストレージノードのコンタクトが開口し、これらのビットコンタクトおよびストレージノードのコンタクトにコンタクトプラグ１０８が埋め込まれている。ビットコンタクト内のコンタクトプラグ１０８は、断面箇所と異なる第２の絶縁膜１０７上位置に設けられ破線によって示すビット線ＢＬに接続されている。第２の絶縁膜１０７上およびビット線ＢＬ上に第３の絶縁膜１０９が堆積され、さらに、その上に第４の絶縁膜１１０が堆積されている。
【０００４】
第４の絶縁膜１１０にキャパシタ溝が形成され、このキャパシタ溝にＭＩＭ構造のスタック形のキャパシタ１１１が形成されている。キャパシタ１１１は、下部電極１１１Ａ、高誘電体膜１１１Ｂおよび上部電極１１１Ｃから構成されている。
キャパシタの下部電極１１１Ａは、ストレージノードプラグ１１２により、その直下のコンタクトプラグ１０８Ａに接続され、これによってキャパシタ１１１とソース領域（Ｓ）１０３との接続が達成されている。
【０００５】
このようなＤＲＡＭセルの製造では、まず、半導体基板１００にトレンチ構造の素子分離絶縁層１０１、セルトランジスタのゲート絶縁膜１０４、ゲート電極（ワード線の一部）１０５、ならびに、ドレイン領域（Ｄ）１０２およびソース領域（Ｓ）１０３を従来のＭＯＳトランジスタの形成技術を用いて形成する。
つぎに、第１の絶縁膜１０６を堆積し、たとえばＰまたはＡｓがドープされた多結晶シリコンを用いたコンタクトプラグ１０８を形成し、第２の絶縁膜１０７およびビット線ＢＬを形成する。
第３の絶縁膜１０９を堆積し、たとえば窒化チタンＴｉＮからなるストレージノードプラグ１１２を形成する。
【０００６】
つぎに、第４の絶縁膜１１０を堆積し、それに溝を形成し、ルテニウムＲｕ元素を含む溶液の塗布・乾燥、ルテニウムを含む原料によるＣＶＤにより下部電極１１１Ａを形成する。
その後、高誘電体膜１１１Ｂを形成し、下部電極１１１Ａと同様にして上部電極１１１Ｃを形成して、当該キャパシタ１１１を完成させる。
【特許文献１】特開２００３−３３２２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体メモリ（ＤＲＡＭ）の集積化にともない、キャパシタ容量およびデータ保持特性をどう向上させていくかが大きな課題となっている。キャパシタ容量の観点からはメモリセルシュリンクにともなうキャパシタの占有面積の縮小、データ保持特性の観点ではジャンクションリーク、サブスレッショルドリークが問題となる。
【０００８】
従来、キャパシタ占有面積の縮小にともない、単位面積あたりの容量値を上げる様々な工夫がされている。上記特許文献１もその一環であり、高誘電体膜１１１Ｂを形成するために下部電極１１１Ａおよび上部電極１１１Ｃの材料、その形成方法に特徴を有する。
【０００９】
ただし、上記特許文献１の技術ではキャパシタ１１１の蓄積容量が向上しても、ジャンクションリークおよびサブスレッショルドリークが大きく、データ保持特性が低下することに対する対策がなされていない。
【００１０】
ジャンクションリークおよびサブスレッショルドリークを抑えるために、ストレージノード拡散層、すなわち上記特許文献１ではソース領域１０３のＮ型不純物濃度を低くし、薄層化することが有効である。なぜなら、ストレージノード拡散層（ソース領域１０３）を深く、かつ高濃度に形成すると周囲のＰ型領域との間で電界強度が大きくなってバンドの曲がりが急峻となりジャンクションリークが増大し、また、セルトランジスタをオフしているときのドレイン領域１０２とソース領域１０３との間にオフリーク（サブスレッショルドリーク）が増大するからである。
【００１１】
ただし、ストレージノード拡散層の濃度を低くすると、当該拡散層のシート抵抗が上昇し、セルトランジスタの駆動力が劣化する。その結果、ＤＲＡＭセル自体のランダムアクセススピードが低下し、高性能化の要求を十分満たせないという問題がある。
【００１２】
このような低濃度、薄層のストレージノード拡散層（ソース領域１０３）のリーク低減のためには水素を供給して、結晶欠陥による未結合手（ダングリングボンド）を水素で終端させ、表面準位を減らすことが有効であることが知られている。
【００１３】
本発明が解決しようとする課題は、水素供給が容易かつ効率的な構造を有する半導体記憶装置と、その製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る半導体記憶装置の製造方法は、半導体基板に形成されているトランジスタの一方の不純物領域に対し、コンタクトホールを介して下部電極が接続するキャパシタを形成する工程を含む半導体記憶装置の製造方法であって、前記トランジスタ上に層間絶縁膜を形成し、当該層間絶縁膜に前記不純物領域を開口するコンタクトホールを形成するコンタクト開口ステップと、前記コンタクトホールの側面および底面を覆う水素含有絶縁膜を形成し、水素雰囲気中で熱処理を行って前記水素含有絶縁膜に接触する前記不純物領域に水素を供給する水素供給ステップと、前記水素含有絶縁膜をエッチングし、前記コンタクトホールの側面に水素含有絶縁膜の一部を前記不純物領域に接するように残存させるエッチングステップと、前記コンタクトホールを導電材料で埋め込んでプラグを形成し、当該プラグ上に下部電極が接続するように前記キャパシタを形成するキャパシタ形成ステップとを含む。
【００１５】
このような製造方法によれば、水素含有絶縁膜が水素供給源となって前記一方の不純物領域に水素が供給される。
より詳細には、水素含有絶縁膜をコンタクトホールの底面および側面に形成した後の熱処理で水素含有絶縁膜内の水素が不純物領域に供給され、また熱処理時の雰囲気中の水素が水素含有絶縁膜を介して不純物領域に供給される。さらに、水素含有絶縁膜をエッチングしてコンタクトホールの側面に残した後でも、その残存したサイドウォール形状の水素含有絶縁膜は不純物と接していることから、その後の熱処理においても、当該サイドウォール形状の水素含有絶縁膜から水素が不純物領域に供給される。
【００１６】
この製造方法では、好ましくは、前記層間絶縁膜を、水素含有絶縁膜を含む複数の絶縁膜を積層させることによって形成する。このようにすることによって、その後の熱処理時に、この層間絶縁膜内の水素含有絶縁膜から、これに接触したサイドウォール形状の水素含有絶縁膜を通して、あるいは、層間絶縁膜内の他の絶縁膜を透過して、水素がトランジスタの不純物領域に供給される。
【００１７】
この製造方法では、好ましくは、前記キャパシタ形成ステップが、さらに、一方が水素含有絶縁膜からなりエッチングレートが異なる２種類の絶縁膜を交互に成膜する多層絶縁膜の形成ステップと、前記多層絶縁膜に前記プラグの上部を開口するキャパシタ溝を形成する溝形成ステップと、前記キャパシタ溝内の側面で前記多層絶縁膜の一方を後退させるためのエッチングステップと、側面に凹凸が形成された前記キャパシタ溝に下部電極を形成し、当該下部電極上に、キャパシタ誘電体膜と上部電極とを順次形成する電極形成ステップとを含む。
この場合も、多層絶縁膜に水素含有絶縁膜を含むことから、その後の熱処理時に、この層間絶縁膜内の水素含有絶縁膜から、コンタクトを介してあるいは層間絶縁膜を透過して水素がトランジスタの不純物領域に供給される。
【００１８】
以上の様々な箇所に形成されている水素含有絶縁膜は、シラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成することが望ましい。
【００１９】
本発明に係る半導体記憶装置は、半導体基板に形成されているトランジスタと、当該トランジスタ上の層間絶縁膜と、トランジスタの一方の不純物領域に対し前記層間絶縁膜に形成されているコンタクトホールを介して下部電極が接続するキャパシタとを有する半導体記憶装置であって、前記層間絶縁膜のコンタクトホールの内壁に、下端が前記トランジスタの一方の不純物領域に接する水素含有絶縁膜が形成され、当該水素含有絶縁膜に周囲を囲まれた当該コンタクトホール内部に前記一方の不純物領域と層間絶縁膜上の前記キャパシタの下部電極を接続する導電性プラグが形成されている。
好ましくは、前記層間絶縁膜が、水素含有絶縁膜を含む複数の絶縁膜から構成されている。
好ましくは、一方が水素含有絶縁膜からなりエッチングレートが異なる２種類の絶縁膜が交互に積層されている多層絶縁膜が前記層間絶縁膜上に形成され、前記キャパシタが、前記多層絶縁膜の溝内に形成され前記一方の不純物領域と前記コンタクトを介して接続されている下部電極と、下部電極上のキャパシタ誘電体膜と、キャパシタ誘電体膜上の上部電極とを備える。
【発明の効果】
【００２０】
本発明によれば、水素供給が容易かつ効率的な構造を有する半導体記憶装置と、その製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本実施の形態に係る半導体記憶装置（ＤＲＡＭ）は、半導体基板に形成されているトランジスタと、その上方の積層膜構造に形成されている、いわゆるスタック形のキャパシタとを備える。このＤＲＡＭでは、ストレージノードのコンタクト内に、いわゆるサイドウォール形状の水素含有絶縁膜を備え、さらに望ましくは、そのストレージノードコンタクトが形成される層間絶縁膜、その上層のキャパシタが形成される絶縁膜にも水素含有絶縁膜を含む。以下、この最も望ましい実施の形態を、図面を参照して詳述する。なお、ここで水素含有絶縁膜としては、いわゆるプラズマＣＶＤにより形成した窒化シリコン（ＳｉＮ）を例示する。
【００２２】
図１に、本実施の形態に係るＤＲＡＭの断面構造を示す。
図解したＤＲＡＭセル１は、ソースとドレインの一方がビット線（図示省略）に接続されているセルトランジスタＴＲと、セルトランジスタＴＲのソースとドレインの他方に下部電極（ストレージノード電極）が接続されているキャパシタＣＡＰとを備える。
【００２３】
セルトランジスタＴＲは、半導体基板、たとえばシリコンウエハに形成されているＰ型ウェル（Ｐウェル）２に形成されているソース領域３と、不図示のビット線に電気的に接続されているドレイン領域４とを有する。このソース領域３が本発明における「一方の不純物領域」の一実施態様を構成する。ソース領域３とドレイン領域４との間のＰウェル２の表面部分が、当該セルトランジスタＴＲのチャネルが形成されるチャネル形成領域となる。
【００２４】
チャネル形成領域上に、たとえば数ｎｍ〜十数ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜５と、たとえばＮ型の多結晶シリコンからなるゲート電極６とが積層されている。ゲート電極６は、図１の断面と直交する方向に長い配線として形成することによりワード線を構成できる。このゲート絶縁膜５とゲート電極６からなる積層体（以下、ゲート積層体という）の配線幅方向の両側に、たとえば酸化シリコンからなるサイドウォールスペーサ層７が形成されている。ソース領域３とドレイン領域４は、このサイドウォールスペーサ層７の直下に端部が重なって位置している。
【００２５】
ソース領域３とドレイン領域４は、たとえば１０〜２０ｎｍ程度の浅い接合深さを有し、リンや砒素などのＮ型不純物濃度も通常のＭＯＳトランジスタにおけるソース領域やドレイン領域より低く形成されている。この低濃度薄層であることと上記サイドウォールスペーサ層７に対する位置関係を考慮すると、これらソース領域３とドレイン領域４を、通常のＭＯＳトランジスタにおける、いわゆるエクステンション領域と同じイオン注入条件で形成可能である。したがって、当該ＤＲＡＭがロジック回路を混載するような場合においては、ロジックトランジスタのプロセスで、高濃度なソース領域やドレイン領域を当該ＤＲＡＭセル領域に形成されないようにすることによって、当該ＤＲＡＭセルトランジスタＴＲをロジックトランジスタと同時に形成できる。
【００２６】
ＤＲＡＭセルトランジスタＴＲは、厚い酸化膜系の絶縁膜８Ａ、第２のプラズマ窒化膜からなるエッチングストッパ膜８Ｂ、薄い酸化膜系の絶縁膜８Ｃからなる層間絶縁膜８に覆われている。
この中間のエッチングストッパ膜８Ｂは、水素含有絶縁膜としての第２のプラズマ窒化膜、すなわちシラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成された窒化シリコン膜から構成される。窒化シリコン膜は、その上の薄い酸化膜系の絶縁膜８Ｃのエッチング時にエッチングストッパとして機能することから、以後、エッチングストッパ膜と称する。
【００２７】
層間絶縁膜８に、ソース領域３の一部を開口するストレージノードのコンタクトホール８Ｄが形成されている。このコンタクトホール８Ｄ内の側面に、水素含有絶縁膜としての第１のプラズマ窒化膜９、すなわちシラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成された窒化シリコン膜が形成されている。このサイドウォール形状の第１のプラズマ窒化膜９は、その下端がソース領域３と接しており、水素の供給源として機能する。
サイドウォール形状の第１のプラズマ窒化膜９に周囲を囲まれたコンタクトホール８Ｄの内部空間に、たとえば導電性多結晶シリコンからなるプラグ１０が埋め込まれている。
【００２８】
層間絶縁膜８上に、水素含有絶縁膜としての第３のプラズマ窒化膜１１Ａと、酸化膜系の絶縁膜１１Ｂとを交互に複数回積層することによって、多層絶縁膜１１が形成されている。
多層絶縁膜１１には、キャパシタ溝が形成されている。キャパシタ溝は、層間絶縁膜８の最上層の薄い酸化膜系の絶縁膜８Ｃにも形成されている。
キャパシタ溝内の側面部において、この薄い酸化膜系の絶縁膜８Ｃおよび多層絶縁膜を構成する酸化膜系の絶縁膜１１Ｂが、キャパシタ溝の幅方向外側に後退しており、その結果、当該キャパシタ溝の側面部に凹凸が形成されている。
【００２９】
このような内面形状（凹凸形状）のキャパシタ溝内に、導電材料からなるキャパシタＣＡＰの下部電極（ストレージノード電極）１２Ａが形成されている。下部電極１２Ａは比較的薄い導電層からなることから、キャパシタ溝の内面形状（凹凸形状）を反映して、その表面が波打ったように形成されている。
この波打った部分を含む下部電極１２Ａの表面に、キャパシタ誘電体膜１２Ｂが薄く形成され、さらにキャパシタ溝より一回り大きな幅の上部電極（プレート電極）１２Ｃがキャパシタ誘電体膜１２Ｂ表面に形成されている。
プレート電極１２Ｃは、図１の断面とたとえば直交する方向に長い配線として形成されている。プレート電極１２Ｃ上に表面が平坦な酸化膜系の保護膜１３が形成されている。
【００３０】
とくに図示していないが、このような構造のＤＲＡＭセルが平面パターン上でマトリクス状に配置され、これによりＤＲＡＭセルアレイが形成されている。
上部電極１２Ｃからなるプレート電極線、ワード線およびビット線がＤＲＡＭメモリセルアレイの外部に形成されている周辺回路によって、所定の電圧が印加可能になっている。また、ビット線の電位を増幅して読み出す読み出し回路も、当該周辺回路内に形成されている。
【００３１】
このＤＲＡＭセル１の構造では、３つのプラズマ窒化膜、すなわちソース領域３に直接接触するサイドウォール形状の第１のプラズマ窒化膜９、当該第１のプラズマ窒化膜９を介してソース領域３に間接的に接する第２のプラズマ窒化膜（エッチングストッパ膜）８Ｂ、そして、それらの上層に何層にも重なっている第３のプラズマ窒化膜１１Ａを有する。繰り返しになるが、これらは何れもシラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法により形成され、水素を含むため、形成後のアニール処理時に水素供給源として機能する。つまり、図１に示す構造のＤＲＡＭセルでは、セル構造自体に水素供給源を適切かつ十分に配置しており、その結果、ソース領域３への水素供給が十分に達成できるという利点がある。
【００３２】
つぎに、図１に示すセル構造を形成するための製造方法を説明する。
図２（Ａ）〜図５（Ｂ）に本実施の形態に係るＤＲＡＭの製造途中の断面図を示す。
【００３３】
最初に、図２（Ａ）に示すＤＲＡＭのセルトランジスタＴＲを形成する。
セルトランジスタＴＲの形成では、シリコンウエハからなる半導体基板の表面に、たとえばＬＯＣＯＳ法またはＳＴＩ法により素子分離絶縁層（不図示）を形成し、また、Ｐ型不純物のイオン注入等によりＰウェル２を形成し、さらに、必要に応じてトランジスタのしきい値電圧を調整するためのイオン注入を行う。
Ｐウェル２の表面にゲート絶縁膜５を熱酸化法により形成した後、ゲート電極６（ワード線）となる多結晶シリコン膜をＣＶＤ法で堆積し、エッチングにより、これらをパターンニングする。なお、ゲート電極６上にポリサイドを形成して低抵抗化し、さらに、その上に保護用の絶縁層を形成することも可能である。
つぎに、ゲート電極６にサイドウォールスペーサ層７を形成した後、セルフアラインでイオン注入を行い、ソース領域３およびドレイン領域４を形成する。イオン注入に際して用いる不純物としては、リンまたは砒素を例示することができる。イオン注入条件は、いわゆるエクステンション領域の形成時の条件を用いることが可能である。
【００３４】
形成したセルトランジスタＴＲ上、その周囲のＰウェル２の表面や素子分離絶縁層の上に厚い酸化膜系の絶縁膜８Ａ、第２のプラズマ窒化膜８Ｂ、薄い酸化膜系の絶縁膜８Ｃを順次形成する。これにより図２（Ａ）に示すように、複数の膜からなる層間絶縁膜８が形成される。
続いて、ソース領域３の上方で開口するレジスト（不図示）を形成し、これをマスクとして異方性エッチングにより、アスペクト比が大きなストレージノードのコンタクトホール８Ｄを形成する。
【００３５】
図２（Ｂ）に示すように、コンタクトホール８Ｄ内の側面および底面を覆うカバレッジのよい条件で、第１のプラズマ窒化膜９Ａを形成する。
この状態で第１回目の水素アニールを施す。水素アニールは、水素雰囲気にウエハをさらし、たとえば数十秒程度のＲＴＡ（短時間熱処理）を行う。これにより、水素（Ｈ２）がとくにソース領域３およびドレイン領域４に供給され、供給された水素がウェル界面近傍、ジャンクション近傍のダングリングボンドを終端させる。
【００３６】
第１のプラズマ窒化膜９Ａを、たとえばＲＩＥ法などの異方性エッチングにより全面エッチング（エッチバック）する。これにより、図３（Ａ）に示すように、薄い酸化膜系の絶縁膜８Ｃ上、および、コンタクトホール８Ｄ内の底面部で第１のプラズマ窒化膜９Ａが除去され、コンタクトホール８Ｄ内の側面にサイドウォール形状の第１のプラズマ窒化膜９が残存する。
【００３７】
コンタクトホール８Ｄを導電性材料で埋め込んで、たとえばＣＭＰにより表面を平坦化する。これにより図３（Ｂ）に示すように、プラグ１０が形成される。また、第３のプラズマ窒化膜１１Ａと酸化膜系の絶縁膜１１Ｂとを交互に多数回、ここでは第３のプラズマ窒化膜１１Ａを５層、酸化膜系の絶縁膜１１Ｂを４層積層する。これにより、多層絶縁膜１１が層間絶縁膜８上に形成される。
この状態で第２回目の水素アニールを、たとえば第１回目の水素アニールと同様に施す。ウェル界面近傍、ジャンクション近傍のダングリングボンドが存在する場合、このダングボンドを供給された水素で終端することができる。
【００３８】
プラグ１０を中心とした領域上に開口するレジスト（不図示）を形成し、これをマスクとした異方性エッチング（ドライエッチング）を行う。このエッチングでは、窒化膜のエッチング条件と酸化膜のエッチング条件を交互に切り替えるが、多層絶縁膜１１の最下層の第３のプラズマ窒化膜１１Ａのエッチング後に、続いて酸化膜のエッチング条件に切り替えて、層間絶縁膜８の薄い酸化膜系の絶縁膜８Ｃもエッチングする。これにより、プラグ１０の上部が露出するが、このときエッチングストッパ膜（第２のプラズマ窒化膜８Ｂ）でエッチングレートが極端に遅くなるため、そのときから多少のオーバーエッチングを行ってエッチングを停止する（図４（Ａ）参照）。
【００３９】
レジストを除去後に、等方性エッチングを行う。これにより、プラズマ窒化膜１１Ａと絶縁膜１１Ｂとのエッチングレート差に起因して、図４（Ｂ）に示すように、キャパシタ溝１１Ｃ内の内壁面に凹凸が形成される。
【００４０】
つぎに、キャパシタＣＡＰの形成を行う。
最初に、図５（Ａ）に示すように下部電極１２Ａとなる導電膜をカバレッジのよい方法で成膜する。これによって、この導電膜は、その表面がキャパシタ溝１１Ｃ内の内壁面の凹凸部分で波打つように形成される。キャパシタ溝１１ＣをレジストＲ１で埋め込む。具体的には、レジストＲ１をエッチバックする方法、あるいは、ポジ型のレジストＲ１の表面部を全面露光し、その表面部を現像液で溶かす方法によって、図５（Ａ）に示すようにレジストＲ１が残存する。
【００４１】
レジストＲ１によってキャパシタ溝１１Ｃ内の下部電極１２Ａを保護した状態で、その周囲の導電膜をエッチングにより除去する。
【００４２】
レジストＲ１を除去後、キャパシタ誘電体膜１２Ｂを薄くカバレッジのよい方法によって形成し、さらに、上部電極１２Ｃとなる導電膜をキャパシタ誘電体膜１２Ｂ上に形成する。
続いて、図５（Ｂ）に示すパターンのレジストＲ２を形成し、これをマスクとして上部電極１２Ｃとなる導電膜をエッチングする。
その後、レジストを除去して保護膜１３を形成すると、図１に示すＤＲＡＭセル１が完成する。
【００４３】
このような製造方法では、以下の数々の利点がある。
第１に、前述した第１〜第３のプラズマ窒化膜９，８Ｂおよび１１Ａの構造を形成途中で２度の水素アニールを行うことによってシリコンのダングリングボンドを水素で終端させ、ソース領域３およびドレイン領域４のジャンクションリークおよびサブシレッショルドリークを低減でき、その結果、ＤＲＡＭセルの電荷保持特性を大幅に向上できる。
【００４４】
より詳細に、キャパシタに導通させるためのコンタクトホール８Ｄの側壁に第１のプラズマ窒化膜９を形成する際に、コンタクトホール内壁および底面に第１のプラズマ窒化膜９を形成した直後（エッチバック前）に、第１回目の水素アニールを行っている。つまり、コンタクトホール８Ｄの底（ソース領域３の直上）に第１のプラズマ窒化膜９が残っている状態で水素アニールを行うことにより、必要な場所に均一な水素供給が達成でき、これによってジャンクションリーク等の低減効果が高まる。ＤＲＡＭのデータ保持特性劣化については、キャパシタリークよりもジャンクションリークのほうが支配的であるため、ジャンクションリークの低減は重要である。
また、多層絶縁膜１１を形成後に２回目の水素アニールを行っている。これは、エッチングして凹凸を形成後に水素アニールをした場合はプラズマ窒化膜の絶対量が少ないため、このエッチング前に水素アニールを施すことによってリーク低減効果を完全なものとしている。
【００４５】
第２に、キャパシタＣＡＰは凹型構造とし、キャパシタ溝１１Ｃの側壁部に凹凸を形成することによりキャパシタＣＡＰの表面積を増大させている。この凹凸を形成する手段として第３のプラズマ窒化膜１１Ａおよび絶縁膜１１Ｂの積層膜を形成し、溝形成時に積層膜のエッチレート差を利用して凹凸を形成している。これにより均一な凹凸が必要な程度形成できるという利点がある。
【００４６】
第３に、第１のプラズマ窒化膜９が、前述した水素供給源としての役割のほかに、ストレージノードコンタクトのアスペクト比を高くするという利点がある。これにより、フォトリソグラフィの限界解像以下のホール形成も可能であり、セル面積の更なるシュリンクが可能となる。また、コンタクトホールの形成時のマスクズレが生じ、これがゲート電極６と重なった場合でも、この第１のプラズマ窒化膜９が絶縁膜として機能することから、ゲートとソースの短絡が有効に防止できるという利点もある。
【００４７】
第４に、キャパシタ溝形成時のエッチストッパ膜を、第２のプラズマ窒化膜８Ｂで兼用させているため、キャパシタ溝の良好な形状確保とジャンクションリーク低減のための水素供給源の多様化が同時に達成できている。
【００４８】
第５に、キャパシタＣＡＰが、層間絶縁膜８に埋め込まれたプラグによりセルトランジスタＴＲのノードに電気的に接続されている下部電極１２Ａと、キャパシタ誘電体膜１２Ｂと、上部電極１２Ｃとが、ほぼ多層絶縁膜１１内に埋め込むように形成されていることから、メモリセル部と周辺回路部の段差が低減されている。また、その一方で、前記したようにキャパシタ電極の表面積がキャパシタ溝内の側面に設けられた凹凸により実効的に増加するので、キャパシタ容量が増大している。このように、占有面積が小さくて平坦性がよいキャパシタＣＡＰが実現されている。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態に係るＤＲＡＭの断面構造図である。
【図２】本実施の形態に係るＤＲＡＭの製造において、とくに１回目の水素アニールまでの工程を示す断面図である。
【図３】図２に続く工程から、２回目の水素アニールまでの工程を示す断面図である。
【図４】図３に続く工程から、キャパシタ溝内の凹凸形成までの工程を示す断面図である。
【図５】図４に続く工程から、キャパシタの上部電極のパターニングまでの工程を示す断面図である。
【図６】従来の、いわゆるスタック形キャパシタを備えるＤＲＡＭの断面構造図である。
【符号の説明】
【００５０】
１…ＤＲＡＭセル、２…Ｐウェル、３…ソース領域、４…ドレイン領域、８…層間絶縁膜、８Ｂ…第２のプラズマ窒化膜、９…第１のプラズマ窒化膜、１０…プラグ、１１…多層絶縁膜、１１Ａ…第３のプラズマ窒化膜、Ｃ…キャパシタ溝、１２Ａ…下部電極、１２Ｂ…キャパシタ誘電体膜、１２Ｃ…上部電極、ＴＲ…トランジスタ、ＣＡＰ…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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