(57)【要約】  【課題】  高精度のＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いＮＢＴＩ劣化シミュレーションおよびＴＤＤＢ故障シミュレーションを実現する。  【解決手段】  半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ劣化の予測値に基づき半導体装置の信頼性シミュレーションを行う際に、ＭＯＳトランジスタに対する累積ＮＢＴＩストレス量を表すパラメータＡｇｅを、Ａｇｅ＝Ｃ・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、ｍはモデルパラメータであり、Ｃは比例定数である）で表されるモデル式を用いて算出する。【選択図】      図３
2006140284.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ劣化の予測値に基づいて前記半導体装置の信頼性シミュレーションを行う方法であって、
前記ＭＯＳトランジスタに対する累積ＮＢＴＩストレス量を表すパラメータＡｇｅを、
Ａｇｅ＝Ｃ・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、Ｉｈは前記ＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、Ａｒｅａは前記ＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、ｍはモデルパラメータであり、Ｃは比例定数である）で表されるモデル式を用いて算出することを特徴とする半導体装置の信頼性シミュレーション方法。
【請求項２】
半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ劣化の予測値に基づいて行われる前記半導体装置の信頼性シミュレーション方法を行うシミュレータであって、
前記ＭＯＳトランジスタに対する累積ＮＢＴＩストレス量を表すパラメータＡｇｅを、
Ａｇｅ＝Ｃ・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、Ｉｈは前記ＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、Ａｒｅａは前記ＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、ｍはモデルパラメータであり、Ｃは比例定数である）で表されるモデル式を用いて算出する手段を有することを特徴とする半導体装置の信頼性シミュレータ。
【請求項３】
半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ寿命の予測を行う信頼性シミュレーション方法であって、
前記ＭＯＳトランジスタのＮＢＴＩ寿命を、
１＝Ｍ-1・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、Ｉｈは前記ＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、Ａｒｅａは前記ＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、Ｍ及びｍはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出することを特徴とする半導体装置の信頼性シミュレーション方法。
【請求項４】
半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ寿命の予測を行う信頼性シミュレータであって、
前記ＭＯＳトランジスタのＮＢＴＩ寿命を、
１＝Ｍ-1・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、Ｉｈは前記ＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、Ａｒｅａは前記ＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、Ｍ及びｍはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出する手段を有することを特徴とする半導体装置の信頼性シミュレータ。
【請求項５】
半導体装置を構成するＭＯＳトランジスタのＴＤＤＢ寿命の予測を行う信頼性シミュレーション方法であって、
前記ＭＯＳトランジスタのＴＤＤＢ寿命を、
１＝Ｑ-1・∫［（Ｉｈ／Ａｒｅａ）q ］ｄｔ
（但し、Ｉｈは前記ＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、Ａｒｅａは前記ＭＯＳトランジスタのゲート面積であり、ｔはＴＤＤＢストレス時間であり、Ｑ及びｑはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出することを特徴とする半導体装置の信頼性シミュレーション方法。
【請求項６】
半導体装置を構成するＭＯＳトランジスタのＴＤＤＢ寿命の予測を行う信頼性シミュレータであって、
前記ＭＯＳトランジスタのＴＤＤＢ寿命を、
１＝Ｑ-1・∫［（Ｉｈ／Ａｒｅａ）q ］ｄｔ
（但し、Ｉｈは前記ＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、Ａｒｅａは前記ＭＯＳトランジスタのゲート面積であり、ｔはＴＤＤＢストレス時間であり、Ｑ及びｑはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出する手段を有することを特徴とする半導体装置の信頼性シミュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタにより構成される回路におけるＭＯＳ型トランジスタのＮＢＴＩ劣化に起因する回路特性劣化およびＴＤＤＢ故障に起因する回路故障をシミュレーションする方法およびシミュレータに関し、特に、シミュレーション精度の改善に関する。
【背景技術】
【０００２】
半導体集積回路装置の高密度化、高集積化及び微細化の進行に伴い、それを構成するＭＯＳ（metal oxide semiconductor ）トランジスタに使用されるゲート絶縁膜の薄膜化が著しい。このＭＯＳトランジスタのゲート絶縁膜の薄膜化、およびＰチャンネルＭＯＳトランジスタで採用される、ＢをドープしたＰ＋ポリシリコンゲート電極の採用により、ＰチャンネルＭＯＳトランジスタの信頼性上の大きな問題であるＮＢＴＩ（Negative Bias Temperature Instability ）、並びにＮチャンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジスタの両方において問題となる経時絶縁破壊ＴＤＤＢ(Time Dependent Dielectric Breakdown)が重要になってきている。
【０００３】
ここで、ＮＢＴＩは、ＰチャンネルＭＯＳトランジスタにおいてゲート電圧が負電圧のストレス電圧条件の下でゲート絶縁膜と基板との界面に界面準位や固定電荷が発生し、それによりドレイン電流の減少としきい値電圧の絶対値の増加とが起こる現象である。この劣化現象は高温になるほど顕著になる。
【０００４】
また、ＴＤＤＢは、ＮチャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳトランジスタにおいてゲート電圧が正電圧又は負電圧のストレス電圧条件の下でゲート絶縁膜がストレス電圧印加開始よりある時間の経過後に破壊され、それによりＭＯＳトランジスタが故障する現象である。この故障が起こるまでの時間は高温になるほど短くなる。
【０００５】
これらのＮＢＴＩおよびＴＤＤＢに対して、従来、ＭＯＳトランジスタに対するＤＣ（直流）条件でのストレス加速実験を用いた信頼性評価が行なわれてきた。そして、ＮＢＴＩ評価基準およびＴＤＤＢ評価基準を満たすように製造プロセスを最適化することによって製品の信頼性を向上させてきた。
【０００６】
しかしながら、近年、ＤＣ条件でのＮＢＴＩ信頼性評価およびＴＤＤＢ信頼性評価によっては従来の評価基準を満たすことが困難になっている。このため、半導体集積回路のＮＢＴＩ劣化又はＴＤＤＢ故障のシミュレーション（以下、「回路信頼性シミュレーション」と呼ぶ）を行ない、それにより製品の信頼性を向上させる技術が登場してきた。回路信頼性シミュレーションにおいては、回路シミュレータＳＰＩＣＥにより計算される各トランジスタの各端子における電圧の計算値に基づいて、ＮＢＴＩ寿命モデルと劣化後のＳＰＩＣＥパラメータとを用いてＮＢＴＩ劣化後の回路動作のシミュレーションを行なう。
【０００７】
代表的な回路信頼性シミュレータとしては、米国カリフォルニア大学バークレー校が開発したＢＥＲＴ（非特許文献１参照）又はその市販版ＢＴＡＢＥＲＴがある。これらの回路信頼性シミュレーション技術を用いて半導体集積回路中の劣化・故障個所を予測し、該予測個所について設計時に対策を講じることによって、信頼性の作り込み又は信頼性設計が可能となる。
【０００８】
（従来のＮＢＴＩ劣化のシミュレーション方法）
ＭＯＳトランジスタのＮＢＴＩ劣化のシミュレーション方法としては、例えば非特許文献２に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるＮＢＴＩ寿命モデルの特徴は次の通りである。
【０００９】
ＰチャンネルＭＯＳトランジスタのＮＢＴＩ劣化は、初期のしきい値電圧Ｖｔｈに対するしきい値電圧のシフト量ΔＶｔｈ等により評価される。ＤＣ（直流）によるスタティックなＮＢＴＩストレス条件下において、しきい値電圧シフト量ΔＶｔｈは次式（１）によって表される。
【００１０】
ΔＶｔｈ＝Ａ・ｔn     ・・・（１）
式（１）において、ｔはＮＢＴＩストレス時間（ＮＢＴＩ寿命モデルにおけるＮＢＴＩストレス印加開始後の時間）を表し、符号Ａ及びｎはトランジスタの製造プロセスやストレス条件に依存する係数と考えられている。
【００１１】
しきい値電圧シフト量ΔＶｔｈが所定値（ΔＶｔｈ）f になるまでのＮＢＴＩストレス時間がトランジスタの寿命時間τであると考えれば、式（１）から次式（２）が得られる。
【００１２】
（ΔＶｔｈ）f ＝Ａ・τn     ・・・（２）
式（２）を用いて、例えば（ΔＶｔｈ）f ＝−１００ｍＶになるまでの時間ｔが寿命τと定義される。
【００１３】
また、非特許文献３によれば、ＰチャンネルＭＯＳトランジスタの寿命τは、ＮＢＴＩ寿命モデルを用いた以下の実験式（３）によって表される。
【００１４】
τ＝Ｂ・ｅｘｐ（−ｂ／Ｖｇｓ）    ・・・（３）
式（３）において、Ｂおよびｂはトランジスタの製造条件に依存する係数を表す。また式（３）においてＶｇｓはソースを基準としたゲート電圧を示し、Ｖｇｓ＜０である。
【００１５】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＭＯＳトランジスタのＮＢＴＩ寿命τを計算する際には、ＮＢＴＩストレス時間についての積分である次式（４）を用いる（非特許文献３参照）。
【００１６】
１＝Ｂ-1・∫［ｅｘｐ（ｂ／Ｖｇｓ）］ｄｔ    ・・・（４）
ここで、式（４）における被積分関数は、式（３）で表される寿命τの逆数になっている。式（４）が成立する積分時間がＮＢＴＩのＡＣ寿命τとなる。
【００１７】
劣化後のＭＯＳトランジスタのＩ−Ｖ特性については、劣化後ＳＰＩＣＥモデルを用いてシミュレーションする。劣化後ＳＰＩＣＥモデルを用いたシミュレーション方法としては例えば非特許文献２に開示された方法がある。
【００１８】
劣化後ＳＰＩＣＥモデルを用いたシミュレーションにおいては、下記の式（５）に示すように、初期の回路動作のシミュレーションを行うための、ストレス印加前のフレッシュなＳＰＩＣＥパラメータ中のしきい値電圧Ｖｔｈにしきい値電圧シフト量ΔＶｔｈを加えた劣化後のしきい値電圧Ｖｔｈ’を含む劣化後ＳＰＩＣＥパラメータを作成し、この劣化後ＳＰＩＣＥパラメータを使用して劣化後の回路動作をシミュレートする。このフレッシュ状態及び劣化後それぞれの回路シミュレーションにおけるＳＰＩＣＥモデル（信頼性シミュレーションにおける劣化後ＳＰＩＣＥモデルではなく、通常の回路シミュレーションにおけるＳＰＩＣＥモデル）の一例として、例えば非特許文献４に詳述されているＢＳＩＭ（Berkeley Short-Channel IGFET Model）法が用いられている。
【００１９】
Ｖｔｈ’＝Ｖｔｈ＋ΔＶｔｈ（Ａｇｅ）    ・・・（５）
ここで、ΔＶｔｈはＡｇｅの関数である。このＡｇｅは、ＮＢＴＩ寿命モデルにおけるＮＢＴＩストレス印加開始後の時間（ＮＢＴＩストレス時間）ｔまでのストレス量（累積ＮＢＴＩストレス量）を表している。
【００２０】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＡｇｅを計算する際には、時間についての積分である次式（６）、（７）を用いる（非特許文献４参照）。
【００２１】
Ａｇｅ＝Ｈ-1・∫［ｅｘｐ（ｂ／Ｖｇｓ）］ｄｔ    ・・・（６）
Ｈ＝Ｂ／（ΔＶｔｈ）f 1/n ・・・（７）
ここで、式（６）における被積分関数は、式（３）で表される寿命τを（ΔＶｔｈ）f 1/n で除することにより規格化したものの逆数になっている。
【００２２】
図６は、従来技術におけるＮＢＴＩ寿命モデルを用いて回路のＮＢＴＩ劣化をシミュレートする方法の手順を示すフロー図である。図６のフロー図に示す方法は、式（４）〜（７）に従って、信頼性シミュレータがトランジスタのＮＢＴＩ劣化をシミュレートするためのステップＳ１０１〜Ｓ１０４を含んでいる。
【００２３】
まず、ステップＳ１０１において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Ｖｇｓがシミュレートされる。
【００２４】
次に、ステップＳ１０２において、回路中の各ＰチャンネルＭＯＳトランジスタのＮＢＴＩ寿命τが、式（４）を満たす積分時間として計算される。この回路中の各ＰチャンネルＭＯＳトランジスタにおけるＮＢＴＩ寿命τの計算結果に基づき、設計者は回路的なＮＢＴＩ対策を行うことができる。
【００２５】
次に、ステップＳ１０３において、式（６）、（７）に基づいて、各トランジスタの劣化を表すＡｇｅが、回路中におけるゲート電圧Ｖｇｓの関数を時間積分することにより計算される。このとき、ステップＳ１０１でシミュレートされたゲート電圧Ｖｇｓが使用される。
【００２６】
次に、ステップＳ１０４において、ステップＳ１０３で算出されたＡｇｅに基づいて、式（５）及び劣化後ＳＰＩＣＥモデルを使用してトランジスタのＮＢＴＩ劣化（具体的には劣化後のしきい値電圧Ｖｔｈ’）がシミュレートされる。
【００２７】
（従来のＴＤＤＢ故障のシミュレーション方法）
ＭＯＳトランジスタのＴＤＤＢ故障のシミュレーション方法としては、例えば非特許文献１に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるＴＤＤＢ寿命モデルの特徴は次の通りである。
【００２８】
ＭＯＳトランジスタのＴＤＤＢ故障は、ゲート絶縁膜の破壊時間ｔｂｄにより評価される。
【００２９】
また、非特許文献１によれば、ＭＯＳトランジスタの寿命ｔｂｄ（つまりゲート絶縁膜の破壊時間ｔｂｄ又はＴＤＤＢ寿命ｔｂｄ）は、ＴＤＤＢ寿命モデルを用いた以下の実験式（８）によって表される。
【００３０】
ｔｂｄ＝Ｇ・ｅｘｐ（ｇ／｜Ｖｇｓ｜）    ・・・（８）
式（８）において、Ｇおよびｇはトランジスタの製造条件に依存する係数を表す。また式（８）においてＶｇｓはソースを基準としたゲート電圧を示す。
【００３１】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄを計算する際には、ＴＤＤＢストレス時間（ＴＤＤＢ寿命モデルにおけるＴＤＤＢストレス印加開始後の時間）についての積分である次式（９）を用いる（非特許文献１参照）。
【００３２】
１＝Ｇ-1・∫［ｅｘｐ（−ｇ／｜Ｖｇｓ｜）］ｄｔ    ・・・（９）
ここで、式（９）における被積分関数は、式（８）で表される寿命ｔｂｄの逆数になっている。式（９）が成立する積分時間がＴＤＤＢのＡＣ寿命ｔｂｄとなる。
【００３３】
図７は、従来技術におけるＴＤＤＢ寿命モデルを用いて回路のＴＤＤＢ故障をシミュレートする方法の手順を示すフロー図である。図７のフロー図に示す方法は、式（９）に従って、信頼性シミュレータがトランジスタのＴＤＤＢ故障をシミュレートするためのステップＳ２０１〜Ｓ２０２を含んでいる。
【００３４】
まず、ステップＳ２０１において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Ｖｇｓがシミュレートされる。
【００３５】
次に、ステップＳ２０２において、回路中の各ＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄが、式（９）を満たす積分時間として計算される。この回路中の各ＭＯＳトランジスタにおけるＴＤＤＢ寿命ｔｂｄの計算結果に基づき、設計者は回路的なＴＤＤＢ対策を行うことができる。
【非特許文献１】R.H. Tu 他、Berkeley reliability tools - BERT、IEEE Trans. Compt.-Aided Des. Integrated Circuits & Syst.、アメリカ合衆国、1993年10月 、vol.12、no.10 p.1524-1534
【非特許文献２】V. Reddy  他、Proc. IEEE International Reliability Physics Symposium、アメリカ合衆国、2002年、p.248-254
【非特許文献３】G. La Rosa  他、Proc. IEEE International Reliability Physics Symposium、アメリカ合衆国、1997年、p.282-286
【非特許文献４】Sheu  他、IEEE J. Solid-State Circuits、アメリカ合衆国、1987年 8月、vol. SC-22、p.558-566
【発明の開示】
【発明が解決しようとする課題】
【００３６】
しかしながら、従来のＮＢＴＩ劣化のシミュレーション方法及びＴＤＤＢ寿命のシミュレーション方法によると、従来のＮＢＴＩ寿命モデルによるＮＢＴＩ劣化の計算結果および従来のＴＤＤＢ寿命モデルによるＴＤＤＢ寿命の計算結果はそれぞれ実測値に対して誤差を生じており、特にゲート絶縁膜の膜厚が３．５ｎｍ以下の極薄の場合に誤差が大きくなる。
【００３７】
ＮＢＴＩ劣化やＴＤＤＢ故障の正確なシミュレーションが必要となるのは、半導体集積回路の中でデジタル信号処理を主として行う内部回路である。しかし、近年の半導体集積回路における高集積化の結果、ゲート絶縁膜として厚さ３．５ｎｍ以下の極薄膜が使用されており、その結果、従来のＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデルを使用した場合には半導体集積回路の内部回路において計算誤差が大きくなるという問題が生じる。また、この問題に伴って、ＮＢＴＩ劣化やＴＤＤＢ故障のシミュレーション技術の応用が制限されるという別の問題が起きる。
【００３８】
図８は従来のＮＢＴＩ寿命モデルに基づくＮＢＴＩ劣化の計算結果の誤差を示す図である。図８において、縦軸はＰチャンネルＭＯＳトランジスタのＮＢＴＩ寿命τ（具体的にはしきい値電圧シフト量ΔＶｔｈが１００ｍＶに達するまでの時間（Time to ΔVth = 100mV ））の対数スケールであり、横軸はゲート電圧Ｖｇｓの絶対値の逆数１／｜Ｖｇｓ｜である。また、符号１０は、ＭＯＳトランジスタのＮＢＴＩ寿命τに関する複数の測定点で得られた実測値であり、符号１１は、各測定点で得られた実測値に対して式（３）に基づきフィッティングした直線である。尚、図８に示す計算結果は、ＭＯＳトランジスタのゲート絶縁膜として膜厚２．６ｎｍの極薄膜を使用した場合に得られたものである。
【００３９】
図８に示すように、ＮＢＴＩ寿命の各測定点に関するデータ１０は１／｜Ｖｇｓ｜を横軸にしてプロットした場合、上に凸となる曲線的な依存性を持ち、直線１１に対して誤差を生じることが確認できる。すなわち、式（３）で表される従来のＮＢＴＩ寿命モデルによるＮＢＴＩ劣化の計算結果が、膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に対して誤差を生じることが確認できる。
【００４０】
図９は従来のＴＤＤＢ寿命モデルに基づくＴＤＤＢ寿命の計算結果の誤差を示す図である。図９において、縦軸はＰチャンネルＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄの対数スケールであり、横軸はゲート電圧Ｖｇｓの絶対値の逆数１／｜Ｖｇｓ｜である。また、符号１２は、ＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄに関する複数の測定点で得られた実測値であり、符号１３は、各測定点で得られた実測値に対して式（８）に基づきフィッティングした直線である。尚、図９に示す計算結果は、ＭＯＳトランジスタのゲート絶縁膜として膜厚２．６ｎｍの極薄膜を使用した場合に得られたものである。
【００４１】
図９に示すように、ＴＤＤＢ寿命の各測定点に関するデータ１２は１／｜Ｖｇｓ｜を横軸にしてプロットした場合、上に凸となる曲線的な依存性を持ち、直線１３に対して誤差を生じることが確認できる。すなわち、式（８）で表される従来のＴＤＤＢ寿命モデルによるＴＤＤＢ寿命の計算結果が、膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に対して誤差を生じることが確認できる。
【００４２】
本発明は、前記に鑑みてなされたものであり、高精度のＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデルをそれぞれ新たに作成し、該モデルを使用したシミュレーション方法及びシミュレータにより、高精度で応用範囲の広いＮＢＴＩ劣化シミュレーションおよびＴＤＤＢ故障シミュレーションを実現することを目的とする。
【課題を解決するための手段】
【００４３】
前記の目的を達成するために、本願発明者は、従来のＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデルの精度が特に極薄ゲート絶縁膜に対して悪くなる原因を検討した結果、次のような知見を得た。
【００４４】
（Ａ）従来のＮＢＴＩ劣化およびＴＤＤＢ故障のシミュレーション方法におけるＮＢＴＩ寿命モデル式（３）およびＴＤＤＢ寿命モデル式（８）においてはＮＢＴＩ寿命およびＴＤＤＢ寿命はゲート絶縁膜を流れる正孔電流に反比例するという仮定に基づいている。しかし、この反比例という定量的仮定の実証は不十分である。
【００４５】
（Ｂ）ＮＢＴＩ寿命モデル式（３）およびＴＤＤＢ寿命モデル式（８）において寿命がゲート電圧の逆数１／Ｖｇｓの指数関数によって表現されているのは、カソード側から注入されたＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電子電流のアノード側でのインパクトイオン化により、ゲート酸化膜を流れる正孔電流が発生したことを物理的基礎としている。しかし、この物理的基礎は、従来の膜厚が３．５ｎｍを超えるゲート絶縁膜には適応しているが、直接トンネル電流が支配的となる膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に適応することはできない。
【００４６】
そこで、本願発明者は、以上の知見に基づき、ＮＢＴＩ寿命τ又はＴＤＤＢ寿命ｔｂｄが正孔電流Ｉｈの「べき」に反比例するという、極薄ゲート絶縁膜に適応した新たなＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデルに想到し、当該モデルを信頼性シミュレーションに適用することによって、ＮＢＴＩ劣化およびＴＤＤＢ故障のシミュレーション精度が劣化するという問題点を解決した。すなわち、従来のＮＢＴＩ寿命モデル式（３）及びＴＤＤＢ寿命モデル式（８）を、ＮＢＴＩ寿命τ及びＴＤＤＢ寿命ｔｂｄがそれぞれ正孔電流Ｉｈの「べき」に反比例するという以下の関係式
τ∝（Ｉｈ／Ａｒｅａ）-m
ｔｂｄ∝（Ｉｈ／Ａｒｅａ）-m
に置き換えることにより、従来のＮＢＴＩ劣化およびＴＤＤＢ故障のシミュレーション方法に用いられる式（４）、（６）及び（９）に代わる新規な計算式が得られ、この新規な計算式を用いることによってシミュレーション精度劣化の問題点は解決する。ここで、ＡｒｅａはＭＯＳトランジスタのゲート面積である。
【００４７】
具体的には、本発明に係る第１の半導体装置の信頼性シミュレーション方法は、半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ劣化の予測値に基づいて半導体装置の信頼性シミュレーションを行う方法である。また、その特徴は、ＭＯＳトランジスタに対する累積ＮＢＴＩストレス量を表すパラメータＡｇｅを、
Ａｇｅ＝Ｃ・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、ｍはモデルパラメータであり、Ｃは比例定数である）で表されるモデル式を用いて算出することである。
【００４８】
また、本発明に係る第１の半導体装置の信頼性シミュレータは、上記第１の半導体装置の信頼性シミュレーション方法を実行する半導体装置の信頼性シミュレータであり、その特徴として、ＭＯＳトランジスタに対する累積ＮＢＴＩストレス量を表すパラメータＡｇｅを、
Ａｇｅ＝Ｃ・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、ｍはモデルパラメータであり、Ｃは比例定数である）で表されるモデル式を用いて算出する手段を有する。
【００４９】
また、本発明に係る第２の半導体装置の信頼性シミュレーション方法は、半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ寿命の予測を行う信頼性シミュレーション方法である。また、その特徴は、ＭＯＳトランジスタのＮＢＴＩ寿命を、
１＝Ｍ-1・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、Ｍ及びｍはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出することである。
【００５０】
また、本発明に係る第２の半導体装置の信頼性シミュレータは、上記第２の半導体装置の信頼性シミュレーション方法を実行する半導体装置の信頼性シミュレータであり、その特徴として、ＭＯＳトランジスタのＮＢＴＩ寿命を、
１＝Ｍ-1・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ
（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、Ｍ及びｍはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出する手段を有する。
【００５１】
また、本発明に係る第３の半導体装置の信頼性シミュレーション方法は、半導体装置を構成するＭＯＳトランジスタのＴＤＤＢ寿命の予測を行う信頼性シミュレーション方法である。また、その特徴は、ＭＯＳトランジスタのＴＤＤＢ寿命を、
１＝Ｑ-1・∫［（Ｉｈ／Ａｒｅａ）q ］ｄｔ
（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＴＤＤＢストレス時間であり、Ｑ及びｑはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出することである。
【００５２】
また、本発明に係る第３の半導体装置の信頼性シミュレータは、上記第３の半導体装置の信頼性シミュレーション方法を実行する半導体装置の信頼性シミュレータであり、その特徴として、ＭＯＳトランジスタのＴＤＤＢ寿命を、
１＝Ｑ-1・∫［（Ｉｈ／Ａｒｅａ）q ］ｄｔ
（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＴＤＤＢストレス時間であり、Ｑ及びｑはモデル・パラメータである）で表されるモデル式を満たす積分時間として算出する手段を有する。
【発明の効果】
【００５３】
本発明によれば、ＮＢＴＩ劣化およびＴＤＤＢ故障に対して定量的に正しい寿命モデル式を使用するため、ＭＯＳトランジスタのＮＢＴＩ劣化およびＴＤＤＢ故障のシミュレーション結果の実測値に対する誤差が小さくなる。その結果、半導体集積回路のＮＢＴＩ劣化およびＴＤＤＢ故障を高精度でシミュレーションすることができる。また、ＮＢＴＩ劣化およびＴＤＤＢ故障のシミュレーション技術を広範囲に亘って応用できる。
【発明を実施するための最良の形態】
【００５４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の信頼性シミュレーション方法、具体的には、半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ劣化の予測値に基づいて半導体装置の信頼性シミュレーションを行う方法、及び当該方法を実行する信頼性シミュレータについて図面を参照しながら説明する。
【００５５】
まず、本実施形態の信頼性シミュレーション方法及び信頼性シミュレータについて説明する前に、本実施形態で用いる本発明のＮＢＴＩ寿命モデルの実験的実証について図面を参照しながら説明する。
【００５６】
−本発明のＮＢＴＩ寿命モデルの実験的実証−
図１は、本発明のＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデル（第２の実施形態参照）において寿命を決定するＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流Ｉｈを実測するためのキャリア・セパレーション法の説明図である。具体的には、図１は、Ｐチャンネル型ＭＯＳトランジスタにおけるキャリア・セパレーション法を説明する図である。Ｎチャンネル型ＭＯＳトランジスタにおけるキャリア・セパレーションについては、キャリア等の型や極性を入れ替えれば同様に成立するため、Ｐチャンネル型ＭＯＳトランジスタとの相違点についてのみ後述する。
【００５７】
図１に示すＰチャンネル型ＭＯＳトランジスタは以下のように構成されている。すなわち、ｎ型のシリコン基板１上にゲート絶縁膜３を介してｐ＋型のゲート電極２が形成されている。シリコン基板１におけるゲート電極２の両側方にはｐ＋型のソース・ドレイン領域４が設けられている。ゲート電極２にはソースを基準としてゲート電圧Ｖｇｓ（＜０）が印加されている。尚、ソース・ドレイン領域４及び基板１は共に０Ｖに設定されている。このような電圧条件の下では、シリコン基板１におけるゲート電極２の下側に、正孔よりなるチャンネル５が形成される。
【００５８】
図１に示すＰチャンネル型ＭＯＳトランジスタにおいては、上記の電圧条件の下でゲート絶縁膜３にはゲート電極２から電子が注入される一方、チャンネル５からは正孔が注入される。ゲート電極２からゲート絶縁膜３に注入された電子はゲート絶縁膜３を通過してチャンネル５に達するが、当該電子は、チャンネル５中の正孔と再結合する前に、基板１とチャンネル５との間に形成されている空乏層の電界により基板１（チャンネル５及び空乏層の形成領域を除く）に達して基板電流Ｉｓｕｂとなる。このため、ゲート絶縁膜３を流れる電子電流Ｉｅは基板電流Ｉｓｕｂと一致する。
【００５９】
また、ゲート電極２からゲート絶縁膜３に注入された電子とチャンネル５中の正孔との再結合が無視できるため、ソース・ドレイン電流Ｉｓは、チャンネル５からゲート絶縁膜３に注入された正孔電流Ｉｈと一致する。ここで、ゲート電流Ｉｇは電子電流Ｉｅと正孔電流Ｉｈとの和Ｉｅ＋Ｉｈとなる。このため、ＭＯＳトランジスタのソース・ドレイン電流Ｉｓおよび基板電流Ｉｓｕｂを測定することにより、ソース・ドレイン電流Ｉｓからは正孔電流Ｉｈを求めることができると共に基板電流Ｉｓｕｂからは電子電流Ｉｅを求めることができる。
【００６０】
尚、以上のキャリア・セパレーション法の説明はＰチャンネルＭＯＳトランジスタを対象とするものであったが、ＮチャンネルＭＯＳトランジスタを対象とする場合には、キャリア等の型や極性を入れ替えると共に正のゲート電圧Ｖｇｓ（＞０）を印加することにより、ＭＯＳトランジスタのゲート電流Ｉｇ、ソース・ドレイン電流Ｉｓ、および基板電流Ｉｓｕｂを測定し、ソース・ドレイン電流Ｉｓから電子電流Ｉｅを求めることができると共に基板電流Ｉｓｕｂから正孔電流Ｉｈを求めることができる。
【００６１】
図２は、本発明のＮＢＴＩ寿命モデルの実験的実証を説明する図である。図２において、縦軸はＰチャンネルＭＯＳトランジスタのＮＢＴＩ寿命τ（具体的にはしきい値電圧シフト量ΔＶｔｈが１００ｍＶに達するまでの時間（Time to ΔVth = 100mV ））の対数スケールであり、横軸はキャリア・セパレーション法により求めた、単位ゲート面積当たりの正孔電流Ｉｈ／Ａｒｅａの対数スケールである。ここで、Ａｒｅａはゲート面積（つまり実質的にゲート電極として動作する部分の面積（チャネル領域の面積））である。また、符号６は、ＭＯＳトランジスタのＮＢＴＩ寿命τに関する複数の測定点で得られた実測値であり、符号７は、各測定点で得られた実測値に対して次式（１０）に基づきフィッティングした直線である。尚、図８に示す計算結果は、ＭＯＳトランジスタのゲート絶縁膜として膜厚２．６ｎｍの極薄膜を使用した場合に得られたものである。
【００６２】
図２に示すように、ＮＢＴＩ寿命の各測定点に関するデータ６は両対数スケールにおいて直線７によって良くフィッティングされていることが確認できる。すなわち、次式（１０）で表される本発明のＮＢＴＩ寿命モデルの精度は、膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に対しても実験的に実証された。
【００６３】
τ＝Ｍ・（Ｉｈ／Ａｒｅａ）-m    ・・・（１０）
ここで、Ｍおよびｍはモデル・パラメータであり、Ｍおよびｍは図２のフィッティングした直線７の切片と傾きとからそれぞれ抽出できる。具体的には、本実施形態で使用したＭＯＳトランジスタに対してはＭ＝３．６２×１０-8ｓ、ｍ＝３．２９が得られた。尚、図２においては常用対数に基づく両対数スケールを用いており、直線７の切片とは、単位ゲート面積当たりの正孔電流Ｉｈ／Ａｒｅａの値が１０0 ＝１である場合の直線７のＮＢＴＩ寿命τの値を意味する。
【００６４】
従来のＮＢＴＩ寿命モデルでは、ＮＢＴＩ寿命はゲート絶縁膜を流れる正孔電流に反比例すると、つまりｍ＝１であると仮定していた。しかし、図２に示す結果は、極薄ゲート絶縁膜に対するＮＢＴＩ寿命τの実測値はｍ＝１ではないことを示しており、従来のＮＢＴＩ寿命モデルを極薄ゲート絶縁膜に適用できないことを示している。
【００６５】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＭＯＳトランジスタのＮＢＴＩ寿命τを計算する際には、ＮＢＴＩストレス時間についての積分である次式（１１）を用いる。
【００６６】
１＝Ｍ-1・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ    ・・・（１１）
ここで、式（１１）における被積分関数は、式（１０）で表される寿命τの逆数になっている。式（１１）が成立する積分時間がＮＢＴＩのＡＣ寿命τとなる。
【００６７】
劣化後のＭＯＳトランジスタのＩ−Ｖ特性については、劣化後ＳＰＩＣＥモデルを用いてシミュレーションする（例えば非特許文献２参照）。
【００６８】
劣化後ＳＰＩＣＥモデルを用いたシミュレーションにおいては、式（５）（「背景技術」参照）に示すように、初期の回路動作のシミュレーションを行うための、ストレス印加前のフレッシュなＳＰＩＣＥパラメータ中のしきい値Ｖｔｈにしきい値電圧シフト量ΔＶｔｈを加えた劣化後のしきい値Ｖｔｈ’を含む劣化後ＳＰＩＣＥパラメータを作成し、この劣化後ＳＰＩＣＥパラメータを使用して劣化後の回路動作をシミュレートする（例えば非特許文献４参照）。ここで、ΔＶｔｈはＡｇｅ（累積ＮＢＴＩストレス量）の関数である。
【００６９】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＡｇｅを計算する際には、時間についての積分である次式（１２）、（１３）を用いる。
【００７０】
Ａｇｅ＝Ｋ-1・∫［（Ｉｈ／Ａｒｅａ）m ］ｄｔ    ・・・（１２）
Ｋ＝Ｍ／（ΔＶｔｈ）f 1/n    ・・・（１３）
ここで、式（１２）における被積分関数は、式（１０）で表される寿命τを（ΔＶｔｈ）f 1/n で除することにより規格化したものの逆数になっている。ここで、（ΔＶｔｈ）f はＮＢＴＩ寿命τの定義に用いられるしきい値電圧シフト量ΔＶｔｈ（「背景技術」の（従来のＮＢＴＩ劣化のシミュレーション方法）参照）であり、しきい値電圧シフト量ΔＶｔｈが所定値（ΔＶｔｈ）f になるまでのＮＢＴＩストレス時間がＮＢＴＩ寿命τと定義される。
【００７１】
以下、前述の本発明に係る新たなＮＢＴＩ寿命モデルを用いて回路のＮＢＴＩ寿命及びＮＢＴＩ劣化をシミュレートする方法、つまり第１の実施形態に係る半導体装置の信頼性シミュレーション方法について、図３のフロー図を参照しながら説明する。ここで、図３のフロー図に示す方法は、式（１１）〜（１３）に従って、例えばプログラムされたコンピュータを用いた信頼性シミュレータ（つまり本実施形態の信頼性シミュレータ）が、トランジスタのＮＢＴＩ劣化をシミュレートするためのステップＳ１１〜Ｓ１５を含んでいる。
【００７２】
まず、ステップＳ１１において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Ｖｇｓがシミュレートされる。
【００７３】
次に、ステップＳ１２において、ゲート絶縁膜の正孔電流Ｉｈをモデル式又はテーブル参照によりシミュレートする。ゲート絶縁膜の正孔電流Ｉｈに関するモデル式としては、例えばW.-C. Lee 他、Modeling Gate and Substrate Currents due to Conduction- and Valence-Band Electron and Hole Tunneling、アメリカ合衆国、Proc. IEEE VLSI Technology Symposium、2000年、p.198-199 に記載のモデル式を用いることができる。このモデル式、つまり正孔電流Ｉｈとゲート電圧Ｖｇｓとの関係式中のパラメータは、先に図１を用いて説明したキャリア・セパレーション法を用いて測定された正孔電流Ｉｈ（実測値）とゲート電圧Ｖｇｓとの関係から抽出することができる。また、正孔電流Ｉｈとゲート電圧Ｖｇｓとの関係を解析的な式により記述することが困難な場合には、正孔電流Ｉｈとゲート電圧Ｖｇｓとの関係を予め数値テーブルを用いて記述しておき、当該テーブルをシミュレーションの際に参照することにより正孔電流Ｉｈを求める。
【００７４】
次に、ステップＳ１３において、回路中の各ＰチャンネルＭＯＳトランジスタのＮＢＴＩ寿命τが、式（１１）を満たす積分時間として計算される。このとき、ステップＳ１２でシミュレートされたゲート絶縁膜の正孔電流Ｉｈが使用される。この回路中の各ＰチャンネルＭＯＳトランジスタにおけるＮＢＴＩ寿命の計算結果に基づき、設計者は回路的なＮＢＴＩ対策を行うことができる。
【００７５】
次に、ステップＳ１４において、式（１２）、（１３）に基づいて、各トランジスタの劣化を表すＡｇｅが、回路中におけるゲート絶縁膜の正孔電流Ｉｈの関数を時間積分することにより計算される。このとき、ステップＳ１２でシミュレートされたゲート絶縁膜の正孔電流Ｉｈが使用される。
【００７６】
次に、ステップＳ１５において、ステップＳ１４で算出されたＡｇｅに基づいて、式（５）及び劣化後ＳＰＩＣＥモデル（「背景技術参照」）を使用してトランジスタのＮＢＴＩ劣化（具体的には劣化後のしきい値電圧Ｖｔｈ’がシミュレートされる。
【００７７】
以上に説明したように、本実施形態で用いる本発明のＮＢＴＩ寿命モデルは、図２に示すように、実測値に対して高い精度で一致しており、特に近年半導体集積回路の内部回路に用いられている膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に対して適用した場合、従来のＮＢＴＩ寿命モデルと比べて高い精度でＮＢＴＩ劣化のシミュレーションを行うことができる。このため、図３のフロー図に示す、ＭＯＳトランジスタのＮＢＴＩ劣化をシミュレートする方法のステップＳ１４におけるＡｇｅの計算精度が高くなり、その結果、ステップＳ１５におけるトランジスタのＮＢＴＩ劣化のシミュレーション精度が従来技術と比べて大幅に向上する。従って、ＮＢＴＩ劣化のシミュレーション技術の応用範囲が拡大するという効果も得られる。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の信頼性シミュレーション方法、具体的には、半導体装置を構成するＭＯＳトランジスタのＴＤＤＢ寿命（ＴＤＤＢ故障が起こるまでの時間）の予測を行う方法、及び当該方法を実行する信頼性シミュレータについて図面を参照しながら説明する。
【００７９】
まず、本実施形態の信頼性シミュレーション方法及び信頼性シミュレータについて説明する前に、本実施形態で用いる本発明のＴＤＤＢ寿命モデルの実験的実証について図面を参照しながら説明する。
【００８０】
−本発明のＴＤＤＢ寿命モデルの実験的実証−
図４は、本発明のＴＤＤＢ寿命モデルの実験的実証を説明する図である。図４において縦軸はＰチャンネルＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄの対数スケールであり、横軸はキャリア・セパレーション法（第１の実施形態参照）により求めた、単位ゲート面積当たりの正孔電流Ｉｈ／Ａｒｅａの対数スケールである。ここで、Ａｒｅａはゲート面積（つまり実質的にゲート電極として動作する部分の面積（チャネル領域の面積））である。また、符号８は、ＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄに関する複数の測定点で得られた実測値であり、符号９は、各測定点で得られた実測値に対して次式（１４）に基づきフィッティングした直線である。尚、図９に示す計算結果は、ＭＯＳトランジスタのゲート絶縁膜として膜厚２．６ｎｍの極薄膜を使用した場合に得られたものである。
【００８１】
図４に示すように、ＴＤＤＢ寿命の各測定点に関するデータ８は両対数スケールにおいて直線９によって良くフィッティングされていることが確認できる。すなわち、次式（１４）で表される本発明のＴＤＤＢ寿命モデルの精度は、膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に対しても実験的に実証された。
【００８２】
ｔｂｄ＝Ｑ・（Ｉｈ／Ａｒｅａ）-q    ・・・（１４）
ここで、Ｑおよびｑはモデル・パラメータであり、Ｑおよびｑは図４のフィッティングした直線９の切片と傾きとからそれぞれ抽出できる。具体的には、本実施例で使用したＭＯＳトランジスタに対してはＱ＝３．４２×１０-30 ｓ、ｑ＝８．８３が得られた。尚、図４においては常用対数に基づく両対数スケールを用いており、直線９の切片とは、単位ゲート面積当たりの正孔電流Ｉｈ／Ａｒｅａの値が１０0 ＝１である場合の直線９のＴＤＤＢ寿命ｔｂｄの値を意味する。
【００８３】
従来のＴＤＤＢ寿命モデルでは、ＴＤＤＢ寿命はゲート絶縁膜を流れる正孔電流に反比例すると、つまりｑ＝１であると仮定していた（このような従来のモデルについては、特開平７−８３９９２号公報において佐竹によって述べられている）。しかし、極薄ゲート絶縁膜に対するＴＤＤＢ寿命ｔｂｄの実測値はｑ＝１ではないことを示しており、図４に示す結果は、従来のＴＤＤＢ寿命モデルを極薄ゲート絶縁膜に適用できないことを示している。
【００８４】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄを計算する際には、ＴＤＤＢストレス時間についての積分である次式（１５）を用いる。
【００８５】
１＝Ｑ-1・∫［（Ｉｈ／Ａｒｅａ）q ］ｄｔ    ・・・（１５）
ここで、式（１５）における被積分関数は、式（１４）で表される寿命ｔｂｄの逆数になっている。式（１５）が成立する積分時間がＴＤＤＢのＡＣ寿命ｔｂｄとなる。
【００８６】
以下、前述の本発明に係る新たなＴＤＤＢ寿命モデルを用いて回路のＴＤＤＢ劣化つまりＴＤＤＢ寿命をシミュレートする方法、つまり第２の実施形態に係る半導体装置の信頼性シミュレーション方法について、図５のフロー図を参照しながら説明する。ここで、図５のフロー図に示す方法は、式（１５）に従って、例えばプログラムされたコンピュータを用いた信頼性シミュレータ（つまり本実施形態の信頼性シミュレータ）が、トランジスタのＴＤＤＢ故障をシミュレートするためのステップＳ２１〜Ｓ２３を含んでいる。
【００８７】
まず、ステップＳ２１において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Ｖｇｓがシミュレートされる。
【００８８】
次に、ステップＳ２２において、ゲート絶縁膜の正孔電流Ｉｈをモデル式又はテーブル参照によりシミュレートする。ゲート絶縁膜の正孔電流Ｉｈに関するモデル式としては、例えばW.-C. Lee 他、Modeling Gate and Substrate Currents due to Conduction- and Valence-Band Electron and Hole Tunneling、アメリカ合衆国、Proc. IEEE VLSI Technology Symposium、2000年、p.198-199 に記載のモデル式を用いることができる。このモデル式、つまり正孔電流Ｉｈとゲート電圧Ｖｇｓとの関係式中のパラメータは、先に図１を用いて説明したキャリア・セパレーション法を用いて測定された正孔電流Ｉｈ（実測値）とゲート電圧Ｖｇｓとの関係から抽出することができる。また、正孔電流Ｉｈとゲート電圧Ｖｇｓとの関係を解析的な式により記述することが困難な場合には、正孔電流Ｉｈとゲート電圧Ｖｇｓとの関係を予め数値テーブルを用いて記述しておき、当該テーブルをシミュレーションの際に参照することにより正孔電流Ｉｈを求める。
【００８９】
次に、ステップＳ２３において、回路中の各ＰチャンネルＭＯＳトランジスタのＴＤＤＢ寿命ｔｂｄが、式（１５）を満たす積分時間として計算される。このとき、ステップＳ２２でシミュレートされたゲート絶縁膜の正孔電流Ｉｈが使用される。この回路中の各ＰチャンネルＭＯＳトランジスタにおけるＴＤＤＢ寿命の計算結果に基づき、設計者は回路的なＴＤＤＢ対策を行うことができる。
【００９０】
以上に説明したように、本実施形態で用いる本発明のＴＤＤＢ寿命モデルは、図４に示すように、実測値に対して高い精度で一致しており、特に近年半導体集積回路の内部回路に用いられている膜厚３．５ｎｍ以下の極薄ゲート絶縁膜に対して適用した場合、従来のＴＤＤＢ寿命モデルと比べて高い精度でＴＤＤＢ故障のシミュレーションを行うことができる。このため、ＴＤＤＢ故障のシミュレーション技術の応用範囲が拡大するという効果も得られる。
【産業上の利用可能性】
【００９１】
以上に説明したように、本発明の半導体装置の信頼性シミュレーションは、極薄ゲート絶縁膜を有するＭＯＳトランジタのＮＢＴＩ劣化又はＴＤＤＢ故障のシミュレーションにおける誤差を小さくできるという効果を奏するものであり、特に半導体集積回路のＮＢＴＩ劣化又はＴＤＤＢ故障のシミュレーション等に適用した場合に有用である。
【図面の簡単な説明】
【００９２】
【図１】本発明のＮＢＴＩ寿命およびＴＤＤＢ寿命モデルにおいて寿命を決定するＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流を実測するためのキャリア・セパレーション法の説明図である。
【図２】本発明のＮＢＴＩ寿命モデルの実験的実証の説明図である。
【図３】本発明の第１の実施形態に係る半導体装置の信頼性（ＮＢＴＩ劣化）シミュレーション方法の手順を示すフロー図である。
【図４】本発明のＴＤＤＢ寿命モデルの実験的実証の説明図である。
【図５】本発明の第２の実施形態に係る半導体装置の信頼性（ＴＤＤＢ故障）シミュレーション方法の手順を示すフロー図である。
【図６】従来技術におけるＮＢＴＩ寿命モデルを用いて回路のＮＢＴＩ劣化をシミュレートする方法の手順を示すフロー図である。
【図７】従来技術におけるＴＤＤＢ寿命モデルを用いて回路のＴＤＤＢ故障をシミュレートする方法の手順を示すフロー図である。
【図８】従来のＮＢＴＩ寿命モデルによるＮＢＴＩ劣化の計算結果の誤差の説明図である。
【図９】従来のＴＤＤＢ寿命モデルによるＴＤＤＢ寿命の計算結果の誤差の説明図である。
【符号の説明】
【００９３】
１    シリコン基板
２    ゲート電極
３    ゲート絶縁膜
４    ソース・ドレイン領域
５    チャンネル
６    ＮＢＴＩ寿命に関する複数の測定点で得られた実測値
７    実測値６に対してフィッティングされた直線
８    ＴＤＤＢ寿命に関する複数の測定点で得られた実測値
９    実測値８に対してフィッティングされた直線
【図１】
2006140284.tif 000003
【図２】
2006140284.tif 000004
【図３】
2006140284.tif 000005
【図４】
2006140284.tif 000006
【図５】
2006140284.tif 000007
【図６】
2006140284.tif 000008
【図７】
2006140284.tif 000009
【図８】
2006140284.tif 000010
【図９】
2006140284.tif 000011