(57)【要約】【課題】半導体層表面に対する粗面やステップバンチングの形成を抑制しつつ、半導体層と電極との接触抵抗を低減する。【解決手段】基板の表面に形成された半導体層１０と、半導体層１０と電気的に接触するオーミック電極５と、半導体層１０の少なくとも一部を覆うゲート電極６とを備えた半導体素子であって、半導体層１０の表面のうちオーミック電極５に対向する部分７の表面粗さＲｚ1は、半導体層１０の表面のうちゲート電極６に対向する部分８の表面粗さＲｚ2よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の表面に形成された半導体層と、
前記半導体層と電気的に接触するオーミック電極と、
前記半導体層の少なくとも一部を覆うゲート電極と
を備えた半導体素子であって、
前記半導体層の表面のうち前記オーミック電極に対向する部分の表面粗さＲｚ1は、前記半導体層の表面のうち前記ゲート電極に対向する部分の表面粗さＲｚ2よりも大きい半導体素子。
【請求項２】
前記半導体層の表面のうち前記ゲート電極に対向する部分と前記ゲート電極との間に形成されたチャネル層をさらに有する請求項１に記載の半導体素子。
【請求項３】
前記基板の裏面に形成された他のオーミック電極をさらに有する請求項１または２に記載の半導体素子。
【請求項４】
前記基板の表面は、所定の結晶面から１０度以下の角度で傾斜している請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記半導体層は炭化珪素を含む請求項１から４のいずれかに記載の半導体素子。
【請求項６】
基板の表面に形成された半導体層と、
前記半導体層と電気的に接触するオーミック電極と
を備えた半導体素子であって、
前記半導体層は、表面が荒れた凹凸面領域と、表面荒れが抑制された平面領域とを有し、前記凹凸面領域に前記オーミック電極が形成されている半導体素子。
【請求項７】
（Ａ）表面に半導体層が形成された基板を用意する工程と、
（Ｂ）前記半導体層におけるコンタクト形成領域を規定する開口部を有する保護層を形成する工程と、
（Ｃ）前記半導体層の表面のうち前記保護層で覆われていない部分に表面が荒れた凹凸面領域を形成する工程とを包含する半導体素子の製造方法。
【請求項８】
前記工程（Ｃ）における凹凸面領域が半導体層に対して熱処理を行うことにより形成される、請求項７に記載の半導体素子の製造方法。
【請求項９】
前記工程（Ａ）と前記工程（Ｃ）との間に、前記半導体層の選択された領域に対して不純物のイオン注入を行う工程（Ｄ）が行われる請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴやＭＥＳＦＥＴであり、代表的な整流素子はショットキーダイオードやｐｎダイオードである。これらのパワー素子は何れも炭化珪素層と接触するオーミック電極を有しており、多くの場合、炭化珪素層とオーミック電極との間には数Ａ（アンペア）程度の電流が流れる。
【０００４】
ＳｉＣを用いたパワー素子を製造する際には、通常、炭化珪素層に対して所望の導電型を有する不純物を注入することにより、伝導度が制御された不純物ドープ領域を形成する。不純物ドープ領域は、例えばＭＯＳＦＥＴではｐ型ウェル領域やｎ+ソース領域として機能する。
【０００５】
以下、不純物ドープ領域の一般的な形成方法について、より具体的に説明する。
【０００６】
まず、ＳｉＣ基板上にエピタキシャル成長によって炭化珪素層を形成し、炭化珪素層の選択された領域に対して、所望の導電型を有する不純物のイオン注入を行う。ｐ型の不純物としてボロンやアルミニウムなど、ｎ型の不純物として窒素やリンなどが用いられ得る。このイオン注入は、数百度の高温雰囲気下で行われる。
【０００７】
イオン注入後、１５００℃〜１８００℃程度の高温でアニール処理を行い、不純物イオンを活性化させる。これにより、導電型や不純物濃度が制御された不純物ドープ領域が得られる。
【０００８】
次に、上述したような方法を用いて形成されたパワー素子の構成を、縦型ＭＯＳＦＥＴを例に説明する。図８は、ＳｉＣを用いた縦型蓄積型ＭＯＳＦＥＴにおけるユニットセル９０の構成を示す断面模式図である。なお、縦型蓄積型ＭＯＳＦＥＴは、典型的には複数のユニットセルを備えている。
【０００９】
縦型蓄積型ＭＯＳＦＥＴのユニットセル９０は、低抵抗のｎ型炭化珪素基板９１の主面上に形成された炭化珪素エピタキシャル層８０を有している。炭化珪素基板９１は、例えば、４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素エピタキシャル層８０は、ｐ型ウェル領域９３とドリフト領域９２とを有している。ドリフト領域９２は、炭化珪素エピタキシャル層８０のうちウェル領域９３が形成されていない部分から構成され、炭化珪素基板９１よりも低濃度でｎ型不純物を含む炭化珪素層である。ウェル領域９３の内部には、ｐ+コンタクト領域９５およびｎ型のソース領域９４が形成されている。ｐ+コンタクト領域９５は、ウェル領域９３よりも高い濃度でｐ型不純物を含んでいる。ソース領域９４は、高濃度でｎ型不純物を含んでいる。ウェル領域９３、ソース領域９４、およびコンタクト領域９５は、炭化珪素エピタキシャル層８０に対する不純物注入および活性化アニール（高温熱処理）によって形成されている。
【００１０】
ソース領域９４とドリフト領域９２とは、炭化珪素エピタキシャル層８０の表面に形成されたチャネル層９６によって接続されている。チャネル層９６は、例えば４Ｈ−ＳｉＣのエピタキシャル層である。チャネル層９６は、例えば、炭化珪素エピタキシャル層８０にウェル領域９３、ソース領域９４およびコンタクト領域９５などの不純物ドープ領域を形成した後に、炭化珪素エピタキシャル層８０の上に形成される。
【００１１】
コンタクト領域９５およびソース領域９４の一部は、それぞれソース電極（例えばＮｉ電極）８１とオーミック接触している。各ユニットセルのソース電極８１は、上部配線電極（例えばＡｌ電極）８３によって並列接続されている。一方、チャネル層９６の上には、ゲート酸化膜９７を介して、例えばＡｌからなるゲート電極９８が設けられている。ゲート酸化膜９７は、例えばチャネル層９６の表面を熱酸化することによって形成される。ゲート電極９８は、層間絶縁膜８２で覆われている。一方、炭化珪素基板９１の裏面（Ｃ面）には、ドレイン電極（例えばＮｉ電極）８４が形成されている。
【００１２】
図８に示す構成のユニットセル９０を備えたＭＯＳＦＥＴでは、ゲート電極９８に印加する電圧により、ゲート電極９８の下にあるチャネル層９６に電流を流すことができるため、ドレイン電極８４からｎ型炭化珪素基板９１、ドリフト領域９２、チャネル層９６およびソース領域９４を介してソース電極８１へ電流が流れる（オン状態）。
【００１３】
このようなＭＯＳＦＥＴでは、イオン注入後に行う活性化アニール処理によって、表面荒れを有する粗面が形成される。特に基板がオフカット基板の場合には、炭化珪素エピタキシャル層８０にステップバンチングと呼ばれる表面荒れが生じるという問題がある。以下に、ステップバンチングの問題を詳しく説明する。
【００１４】
炭化珪素エピタキシャル層８０に、ｐ型ウェル領域９３、ソース領域９４、コンタクト領域９５などを形成する際には、炭化珪素エピタキシャル層８０に対して上述したような高温（１７００℃程度）の活性化アニールが行われる。このとき、活性化アニールによって炭化珪素エピタキシャル層８０の表面における原子層レベルのステップが数層ずつ合体して束になり、炭化珪素エピタキシャル層８０の表面に、炭化珪素エピタキシャル層８０の結晶方向に沿った複数のステップ（ステップバンチング）８０Ｒが形成される。なお、図８では、ステップ８０Ｒは、強調のため、実際のサイズよりもかなり大きく示されている。また、各ステップ８０Ｒのサイズは、イオン注入されていない領域上よりもイオン注入によって形成された領域上で大きくなることもある。
【００１５】
また、上記ステップバンチングを抑制するために活性化アニール処理の条件を変更した場合には、ステップバンチングは発生しないが、炭化珪素表面に凹凸を有する粗面が形成される場合がある。活性化アニール処理条件として、例えば１７００℃で３０分の熱処理を施した場合にはステップバンチングが形成されるが、１９００℃で１分の熱処理の場合には表面荒れが発生し、活性化アニール処理前に比べて表面荒さが増加する。
【００１６】
表面荒れを有する粗面やステップ８０Ｒを総称して凹凸面８０Ｓと呼ぶことにする。凹凸面８０Ｓの断面形状は、図９（ａ）に示すように、山と谷を有する波面で表すことができる。凹凸面８０Ｓのサイズは例えば断面形状における山の高さによって表わしてもよい。
【００１７】
ここで、山の高さとは、基板と略垂直な断面図において、山の両端の谷底を結んだ直線からの略垂直な高さＨをいう。この凹凸がステップ８０Ｒの場合には、図９（ｂ）に示すように、ステップ８０Ｒの稜線８０ａが延びる方向および基板主面の両方に対して略垂直な断面を選択し、この断面上で観察されるステップ８０Ｒの両端の谷を結んだ直線からの略垂直な高さをステップ高さＨとする。
【００１８】
ステップ８０Ｒの稜線８０ａが延びる方向は、基板主面に平行な面内においてランダムではなく、一定の方向に整合する。この方向は、オフカット基板のオフ角を規定する回転軸に平行である。図１０は、ステップ８０Ｒの稜線８０ａが延びる方向を模式的に示す図である上面図である。図１０のＢ−Ｂ’線に平行な面で断面を切り取ると、図９（ｂ）に示すような凹凸はほとんど観測されない。このように、ステップバンチングが形成された表面の凹凸は、面内異方性を有している。
【００１９】
一方、オフカット基板を用いる場合でも、活性化アニール処理の時間を短縮すると、ステップバンチングの形成は明確には観察されなくなるが、表面に形成される凹凸の平面形状は、基板主面に平行な面内で異方性を示す。このような面内異方性を有する凹凸形状は、一般に、熱処理によって形成されたものであると同定できる。
【００２０】
なお、山の高さ（またはステップ高さ）Ｈは、断面ＴＥＭや断面ＳＥＭにて測定可能であるが、凹凸面８０Ｓのサイズは均一ではないため、測定範囲内に含まれる単数または複数の山の高さ（またはステップ高さ）Ｈの平均値を求めることが好ましい。本明細書における「略垂直」とは、垂直方向から±５度以内の方向を指し、「略平行」とは、平行方向から±５度以内の方向を指すものとする。
【００２１】
炭化珪素エピタキシャル層８０の表面に、凹凸面８０Ｓが形成されると、次のような問題を引き起こす。
【００２２】
ＭＯＳＦＥＴでは、素子特性はチャネル移動度によって大きく左右される。よって、チャネル移動度を向上できれば、電力損失をより低く抑えることが可能になる。図８に示すような縦型蓄積型ＭＯＳＦＥＴでは、チャネル移動度を向上させるためには、チャネル層９６を平坦にする必要があるが、炭化珪素エピタキシャル層８０にウェル領域９３などの不純物ドープ領域を形成する工程において、炭化珪素エピタキシャル層８０に上述したような粗面やステップバンチングが形成されると、その後に炭化珪素エピタキシャル層８０の上に形成されるチャネル層９６にも凹凸が生じやすくなる。このため、粗面やステップバンチングを有する表面上に形成されたチャネル層９６では、チャネル移動度に面内異方性が生じたり、チャネル移動度が低下する。その結果、チャネル抵抗が増大し、素子特性を低下させてしまう。
【００２３】
また、チャネル層９６が凹凸を有していると、チャネル層９６の凹凸を反映したゲート絶縁膜９７が形成されやすくなるため、ゲート絶縁膜９７の耐圧が低くなり、素子の信頼性を低下させるという問題もある。
【００２４】
これらの問題を防止する方法が、例えば特許文献１に提案されている。特許文献１の方法によると、活性化アニールによって炭化珪素エピタキシャル層の表面に粗面やステップバンチングが形成されないように、イオン注入後、活性化アニールを行う前に、ダイヤモンドライクカーボン（ＤＬＣ）膜やフォトレジストを保護膜として炭化珪素エピタキシャル層の表面に形成する。
【００２５】
特許文献１の方法によると、活性化アニール工程において、炭化珪素エピタキシャル層にステップバンチングが形成されることを抑制できるので、ステップバンチングに起因するチャネル移動度の低下やゲート絶縁膜の信頼性の低下を防止できる。
【特許文献１】特開２００１−６８４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、本発明者らは、特許文献１に提案されている方法を用いてＭＯＳＦＥＴを製造すると、後で詳しく説明するように、ソース電極と炭化珪素エピタキシャル層との間の接触抵抗が増大してしまうという問題点を見い出した。すなわち、チャネル抵抗は低減されるが、その一方で接触抵抗が増大するので、所望の低いオン抵抗が実現できず、結果的に素子特性を向上させることは難しい。
【００２７】
このように、従来技術によっては、接触抵抗およびチャネル抵抗の両方が低減された、低いオン抵抗を有する半導体素子は実現できなかった。
【００２８】
本発明は、上記事情を鑑みてなされたものであり、その目的は、半導体層表面に対する粗面やステップバンチングの形成を抑制しつつ、半導体層と電極との接触抵抗を低減して、高性能かつ信頼性の高い半導体素子を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の半導体素子は、基板の表面に形成された半導体層と、前記半導体層と電気的に接触するオーミック電極と、前記半導体層の少なくとも一部を覆うゲート電極とを備えた半導体素子であって、前記半導体層の表面のうち前記オーミック電極に対向する部分の表面粗さＲｚ1は、前記半導体層の表面のうち前記ゲート電極に対向する部分の表面粗さＲｚ2よりも大きい。
【００３０】
ある好ましい実施形態において、前記表面粗さＲｚ2は５ｎｍ以下である。
【００３１】
ある好ましい実施形態において、前記ゲート電極に対向する部分と前記ゲート電極との間に形成されたチャネル層をさらに有する。
【００３２】
前記基板の裏面に形成された他のオーミック電極をさらに有していてもよい。
【００３３】
ある好ましい実施形態において、前記半導体層の表面のうち前記オーミック電極に対向する部分における表面粗さＲｚ1は、１０ｎｍ以上であり、さらに好ましくは３０ｎｍ以上である。
【００３４】
ある好ましい実施形態において、前記基板の表面は、所定の結晶面から１０度以下の角度で傾斜している。
【００３５】
前記半導体層は炭化珪素を含むことが好ましい。
【００３６】
本発明の他の半導体素子は、基板の表面に形成された半導体層と、前記半導体層と電気的に接触するオーミック電極とを備えた半導体素子であって、前記半導体層は、表面が荒れた凹凸面領域と、表面荒れが抑制された平面領域とを有し、前記凹凸面領域に前記オーミック電極が形成されている。
【００３７】
本発明の半導体素子の製造方法は、（Ａ）表面に半導体層が形成された基板を用意する工程と、（Ｂ）前記半導体層におけるコンタクト形成領域を規定する開口部を有する保護層を形成する工程と、（Ｃ）前記半導体層の表面のうち前記保護層で覆われていない部分に表面が荒れた凹凸面領域を形成する工程とを包含する。
【００３８】
ある好ましい実施形態において、前記工程（Ｃ）における凹凸面領域が半導体層に対して熱処理を行うことにより形成される。
【００３９】
ある好ましい実施形態において、前記工程（Ａ）と前記工程（Ｃ）との間に、前記半導体層の選択された領域に対して不純物のイオン注入を行う工程（Ｄ）が行われる。
【発明の効果】
【００４０】
本発明によると、高いチャネル移動度を確保しつつ、半導体層と電極との接触抵抗を低減できる。そのため、オン抵抗の小さい高性能な半導体素子を提供できる。また、そのような半導体素子を簡易なプロセスで製造できる。
【発明を実施するための最良の形態】
【００４１】
特許文献１で提案されているように、半導体層に対する活性化アニールを行う前に、半導体層を覆う保護膜を形成すると、活性化アニールによる粗面やステップバンチングの形成が抑制できる。しかし、本発明者らは、特許文献１の方法によって得られた半導体素子では、粗面やステップバンチングの形成が抑制されたことによってチャネル抵抗が低減されている一方で、図８に示すような半導体素子に比べて、接触抵抗が大幅に増大してしまうことを確認した。接触抵抗が増大する原因の１つとして、まず、以下のことが考えられる。
【００４２】
縦型ＭＯＳＦＥＴを例に説明する。粗面やステップバンチングの形成が抑制されると、活性化アニール後における炭化珪素層などの半導体層は、従来よりも平坦な表面を有する。この後、半導体層の一部（コンタクト領域やソース領域）はソース電極とオーミック接触を形成するが、このとき、半導体層表面が平坦であれば、半導体層とソース電極との間で十分な接触面積が確保できず、接触抵抗が大きくなる。そのため、ＭＯＳＦＥＴのオン抵抗が増加する。特に縦型ＭＯＳＦＥＴにおいては、そのユニットセルが微細化され、ユニットセル一つ当たりのソース電極の一辺の長さはミクロンオーダーの非常に小さいサイズとなるために、接触抵抗の増加は無視できない。
【００４３】
また、本発明者らは、半導体層における特定の結晶面が接触抵抗の低減に大きく寄与することを見い出した。具体的には、半導体層における特定の結晶面とソース電極とを接触させることにより、平坦化された半導体層表面とソース電極とを接触させる場合と比べて、半導体層とソース電極との接触抵抗を１桁程度低減させることが可能になる。この知見に基づいて本発明者らがさらに検討を行った結果、上記特定の結晶面は、活性化アニールによって形成されるステップバンチングを構成する結晶面と略一致しており、ステップバンチングを利用すれば接触抵抗をさらに低減できることがわかった。
【００４４】
これらの検討結果を踏まえて、本発明者らは、半導体層表面のうちチャネル層やゲート絶縁膜などが形成される領域では表面荒れを防止し、電極と接触する領域では粗面やステップバンチングを形成することにより、表面荒れに起因する素子特性の低下を抑制しつつ、半導体層と電極との間で良好なコンタクトを確保できると考え、本発明に至った。
【００４５】
上述したように、活性化アニールによって半導体層表面に形成される粗面やステップバンチングは、半導体素子の特性や信頼性を低下させる要因と考えられており、特許文献１の方法に代表されるように、従来から、粗面やステップバンチングの形成を防止するための技術が検討されてきた。本発明は、粗面やステップバンチングの形成を防止しようとする従来の流れに反して、半導体層表面における所定の領域に粗面やステップバンチングを積極的に形成させて、より高性能な半導体素子を実現するものである。
【００４６】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型あるいは横型ＭＯＳＦＥＴであり、蓄積チャネル構造を有している。
【００４７】
本実施形態の半導体素子は、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されており、典型的には複数のユニットセルが配列された構造を有している。
【００４８】
図１は、本実施形態におけるユニットセルの一部を示す断面模式図である。図１に示すユニットセルの一部は、基板（図示せず）の表面に形成された半導体層（炭化珪素層）１０と、半導体層１０と電気的に接続されたオーミック電極５と、半導体層１０の少なくとも一部を覆うゲート電極６とを備える。半導体層１０とゲート電極６との間には、チャネル層３およびゲート絶縁膜４がこの順で形成されている。
【００４９】
半導体層１０は、例えば炭化珪素基板上に形成された炭化珪素エピタキシャル層である。半導体層１０には、不純物ドープ領域として、ｐ型領域１およびｎ型領域２が形成されている。本実施形態における半導体素子が縦型ＭＯＳＦＥＴの場合、ｐ型領域１は、ユニットセル毎に離間して形成されたｐ型ウェル領域であり、ｎ型領域２はｎ型のソース領域である。これらの領域１および２は、いずれも半導体層１０に対して所定の導電型を有する不純物イオンを注入した後、活性化アニールを行うことによって形成された不純物ドープ領域である。一方、本実施形態における半導体素子が横型ＭＯＳＦＥＴの場合、ｐ型領域１は不純物注入またはエピタキシャル成長によって形成されたｐ型領域であり、ｎ型領域２はｎ型のソース領域またはドレイン領域である。
【００５０】
なお、半導体層１０は、イオン注入および活性化アニールによって形成された不純物ドープ領域を少なくとも１つ有していればよく、図示するような構成に限定されない。
【００５１】
半導体層１０におけるｎ型領域２の表面のうちオーミック電極５に対向する部分（第１領域）７には、複数のステップが形成されている。これに対し、半導体層１０の表面のうちゲート電極６によって覆われた部分（ゲート電極に対向する部分）である第２領域８は、そのようなステップを有していない。なお、第２領域８にもステップが形成されていてもよいが、その場合、第２領域８におけるステップ高さＨは、第１領域７におけるステップ高さよりも小さい。従って、半導体層１０の表面のうち、オーミック電極５に対向する第１領域７における表面粗さＲｚは、ゲート電極６に対向する第２領域８における表面粗さＲｚよりも大きい。
【００５２】
本明細書において、「平均表面粗さＲｚ（単に表面粗さＲｚともいう）」は、ＪＩＳＢ０６０１−１９９４で規格される１０点平均粗さＲｚJISで定義される。表面粗さＲｚの測定は、ＴＥＭやＳＥＭによる断面観察により、基準長さを１μｍとして行う。但し、ステップバンチングのように、より広範囲に評価した方が全体の表面荒れを表現できる場合には、基準長さを１０μｍにまで拡大してもよい。このように基準長さを変えて複数測定した場合には、その測定結果の最大値を表面荒さＲｚとする。表面荒れがステップバンチングの場合には、ステップ高さを評価するために、基板面に略垂直かつステップ方向に略垂直な面を断面に選ぶことが好ましい。表面荒れがステップを形成していない粗面の場合には基板に略垂直な任意の断面を選定してもよい。なお、表面粗さＲｚを測定しようとする領域が基準長さよりも小さい場合には、その領域において測定可能な最大の長さを基準として測定を行う。また、可能であれば、ＡＦＭを用いて測定対象とする表面の凹凸を直接評価してもよく、例えば図１に示すユニットセルの一部において、オーミック電極５を除去した後に、第１領域７の表面を評価してもよい。なお、測定領域は、できる限り構造端を除くことが好ましい。例えば、電極と炭化珪素の界面の評価の場合には、電極端から０．１μｍは測定対象としないことが好ましい。
【００５３】
このように、半導体層表面における粗さ（凹凸のレベル差）は、図９に示す「山の高さ」「ステップ高さ」の平均値で評価する代わりに、上記表面粗さＲｚで評価することもできる。
【００５４】
本実施形態における半導体素子によると、半導体層１０における第１領域７の表面粗さＲｚが大きいので、オーミック電極５と第１領域７の表面との接触面積が増大し、第１領域とオーミック電極５との間の接触抵抗を低く抑えることができる。第１領域７における表面粗さＲｚは、１０ｎｍ以上であることが好ましく、さらに好ましくは３０ｎｍ以上である。表面粗さＲｚを２００ｎｍよりも大きくするには、高温の熱処理を長時間行うことが必要になるので好ましくない。このため、表面粗さＲｚの上限は、２００ｎｍ以下にすることが好ましい。なお、コンタクト領域の面積が１０μｍ2を下回る場合は、表面粗さＲｚが大きすぎると、コンタクト面積増大の効果が小さくなるため、表面粗さＲｚを１００ｎｍ以下に抑制することが好ましい。
【００５５】
また、本実施形態では、半導体層１０の表面のうち第２領域８は第１領域７よりも表面粗さＲｚが小さいため、半導体層１０の第２領域８の上に平坦なチャネル層３を形成できる。このようなチャネル層３は、高いチャネル移動度を有するので、低チャネル抵抗を実現できる。さらに、そのようなチャネル層３の上には、均質な厚さを有する信頼性の高いゲート絶縁膜４を形成できるので、ゲート絶縁膜の耐圧不良を防止できる。
【００５６】
本実施形態では、半導体層１０の表面のうち第１領域７以外の領域全体の表面粗さＲｚが低減されているが、本発明では、半導体層１０の表面のうち少なくともゲート電極６に対向する部分（第２領域）８の表面粗さＲｚが、第１領域７における表面粗さＲｚよりも小さければよい。具体的には、第２領域８の表面粗さＲｚが５ｎｍ以下、より好ましくは２ｎｍ以下であれば、良好なチャネル層３およびゲート絶縁膜４が得られる。
【００５７】
半導体層１０は、指定された結晶面から１０度以下の角度で傾斜した表面を有するオフカット基板の上に形成されていることが好ましい。これにより、半導体層１０の第１領域７に、オフカット方向に対して略垂直なステップを容易に形成できる。ここで、半導体層１０がオフカット基板でなく指定された結晶面（たとえば（０００１）面）を主面とする基板上に形成された場合や、活性化アニールの処理時間が短時間である場合には、ステップが形成されずに表面荒れの大きな粗面が形成されることもある。
【００５８】
チャネル層３は、例えばｎ型の半導体層であってもよいし、ｎ型の半導体層を含む積層構造を有していてもよい。このようなチャネル層３は、エピタキシャル成長によって形成され得る。または、イオン注入により形成してもよい。
【００５９】
図１に示す構成を有する半導体素子の製造方法を、炭化珪素を用いた縦型ＭＯＳＦＥＴを例に説明する。ここでは、半導体層の表面に平均表面粗さＲｚの異なる２つの領域を形成し、このうち平均表面粗さＲｚが大きい方の領域に対してオーミック接合を形成する工程を中心に説明する。
【００６０】
まず、図２（ａ）に示すように、基板９の上に形成された半導体層１０にｐ型不純物注入領域１ａとｎ型不純物注入領域２ａとを形成する。ｐ型不純物注入領域１ａは最終的にウェル領域になり、ｎ型不純物注入領域２ａは最終的にコンタクト領域になる領域である。これらの領域は、図２（ａ）では１個ずつ形成されているが、典型的には１つの半導体層１０に複数個形成される。
【００６１】
基板９として、例えばｎ型のオフカット４Ｈ−ＳｉＣ（０００１）基板を用いる。また、半導体層１０は、エピタキシャル成長により基板９の主面上に形成されたｎ型の炭化珪素層である。ここで、半導体層１０の平均表面粗さＲｚを測定すると、１０ｎｍ以下であった。
【００６２】
不純物注入領域１ａおよび２ａは、半導体層１０の所定の領域に対して、５００℃の温度でアルミニウムを注入し、続いて、アルミニウムが注入された領域の一部に対して、５００℃の温度で窒素を注入することによって形成できる。本実施形態では、窒素の注入深さはアルミニウムの注入深さよりも小さくなるように、注入の際の加速電圧を設定する。これにより、窒素が注入された領域はｎ型不純物注入領域２ａとなり、アルミニウムが注入された領域のうちｎ型不純物注入領域２ａが形成されなかった領域はｐ型不純物領域１ａとなる。なお、これらの不純物注入の際、半導体層における所望の領域のみに不純物を注入するために、例えば高温雰囲気に耐えるＳｉＯ2からなるマスクを用いる。マスクは、不純物注入後に除去される。
【００６３】
この後に続く工程を説明するための図面では、図２（ａ）に示す半導体層１０のうち不純物注入領域１ａおよび２ａが形成された部分のみを示す拡大断面図を参照する。
【００６４】
不純物注入後、図２（ｂ）に示すように、半導体層１０の表面全体を覆う保護膜（厚さ：例えば１００ｎｍ）３１を形成する。保護膜３１として、後の不純物注入工程における高温熱処理に耐えることができるように、耐熱性の高い薄膜を用いることが好ましく、例えば、スパッタ法によって形成されたグラファイト膜またはダイヤモンドライクカーボン（ＤＬＣ膜）を用いる。保護膜３１は、ｐ型不純物注入領域１ａ、ｎ型不純物注入領域２ａ、および不純物が注入されていない領域（図示せず）の表面を覆っている。
【００６５】
次に、保護膜３１をパターニングするために、図２（ｃ）に示すように、保護膜３１の上にレジスト層３２を形成する。レジスト層３２は、ｎ型不純物注入域２ａのうちオーミック電極を形成しようとする領域を規定する開口部３２Ｐを有している。レジスト層３２は、例えば、フォトリソグラフィ法を用いて、フォトレジスト膜のパターニングを行うことによって形成される。
【００６６】
この後、図２（ｄ）に示すように、レジスト層３２をマスクとして用いて保護膜３１のパターニングを行い、保護膜３１のうちレジスト層３２の開口部によって露出されている部分を選択的に除去する。これにより、保護層３１ａが形成される。本実施形態では、保護層３１ａは、半導体層１０のうちオーミック電極を形成しようとする領域以外の領域を覆っている。なお、保護層３１ａは、半導体層１０の表面のうちオーミック電極を形成しようとする領域以外の領域の少なくとも一部を覆っていればよい。保護膜３１がスパッタ法によって形成されたグラファイト膜である場合には、保護膜３１のパターニングを酸素プラズマ雰囲気中で行うことができる。保護膜３１のパターニングの際にレジスト層３２の一部も除去されるが、パターニング後に、基板表面を有機溶媒等で洗浄することによって、レジスト層３２を完全に除去する。
【００６７】
次いで、半導体層１０に対して、アルゴン雰囲気中、１５００℃以上の温度、例えば１７００℃で３０分間の熱処理（活性化アニール）を行う。この熱処理により、図２（ｅ）に示すように、ｐ型不純物注入領域１ａおよびｎ型不純物注入領域２ａに注入された不純物が活性化されて、それぞれ、ｐ型領域（ｐ型ウェル領域）１およびｎ型領域（ソース領域）２となる。
【００６８】
このとき、半導体層１０の表面のうち保護層３１ａから露出している領域７ａと、保護層３１ａで覆われている領域７ｂとでは、表面状態が異なっている。保護層３１ａから露出している領域７ａでは、熱処理によって、基板９のオフカット方向に対して略垂直なステップバンチングが発生する。このステップバンチングのステップ高さは、活性化の際の熱処理温度によって異なるが、熱処理温度が１７００℃の場合には、ステップ高さが３０ｎｍ以上となる。このようなステップを有する領域７ａ（以下、「ステップ形成領域」と呼ぶこともある）における平均表面粗さＲｚは３０ｎｍ以上となる。一方、保護層３１ａで覆われている領域７ｂでは、保護層３１ａの作用によって、熱処理工程前の半導体層１０の表面状態が熱処理工程後もある程度維持されるので、ステップバンチングの形成が抑制されている。熱処理後の領域７ｂ（以下、「平面領域」と呼ぶこともある）における平均表面粗さＲｚは１０ｎｍ以下である。
【００６９】
続いて、保護層３１ａを選択的に除去した後、図３（ａ）に示すように、半導体層１０の上に、チャネル層を形成するための半導体層３ａと、ゲート絶縁膜を形成するための酸化膜４ａとを形成する。保護層３１ａの除去は、保護層３１ａがグラファイト膜であれば、基板表面を酸素プラズマ雰囲気に暴露することにより、保護層３１ａを選択的に除去することができる。半導体層３ａは、例えばＣＶＤ法（エピタキシャル成長法）によって半導体層１０の表面に炭化珪素を堆積させることによって形成される。ここで、半導体層１０の上に半導体層３ａを形成すると、その表面荒さが改善される。本実施例の場合、半導体層３ａの形成前における半導体層１０の表面荒さは１０ｎｍ程度であったが、半導体層３ａの堆積により表面荒さが改善し、半導体層３ａの表面荒さは５ｎｍ以下に改善した。また、酸化膜４ａは、半導体層３ａの表面を熱酸化することによって形成できる。
【００７０】
この後、基板９の裏面に電極膜を形成し、１０００℃程度の温度で熱処理を行うことによってドレイン電極（図示せず）を形成する。
【００７１】
次に、図３（ｂ）に示すように、酸化膜４ａのうちステップ形成領域７ａの上に位置する部分の少なくとも一部を除去して、ゲート酸化膜４を形成する。ゲート酸化膜４は、典型的には半導体層１０の平面領域７ｂに形成される。これにより、半導体層３ａの一部がゲート酸化膜４から露出する。
【００７２】
続いて、図３（ｃ）に示すように、半導体層３ａの露出表面上に金属膜５’（ここではニッケル膜）を形成する。
【００７３】
金属膜５’を形成した後、１０００℃程度の温度で熱処理を行うことにより、図３（ｄ）に示すように、半導体層３ａのうち金属膜５’と半導体層１０との間に位置する部分、および半導体層１０におけるｎ型領域２ａまで、金属膜５’のニッケルを拡散させることにより、ｎ型領域２に接触するオーミック電極５を形成する。得られたオーミック電極５は、半導体層１０のステップ形成領域７ａと接する。ここで、半導体層３ａのうちオーミック電極５が形成されずに残った部分はチャネル層３となる。さらに、ゲート絶縁膜４の上に電極膜を堆積した後、電極膜のパターニングを行うことにより、ゲート電極６を形成する。
【００７４】
図３（ｄ）において、半導体層１０の表面のうちオーミック電極５に対向する部分７は、活性化アニールの際に炭化珪素層表面の原子が移動して形成されたステップバンチングを有している。ステップバンチングを有する面は、結晶学的に安定な面であることが確認されている。オーミック電極に対向する部分７におけるステップバンチングは、典型的には結晶面に沿って形成される。例えば４Ｈ−ＳｉＣ（０００１）Ｓｉ面が＜１１−２０＞方向（−２は、２バーを表す）のオフカットを有している場合には、ステップの筋は＜１−１００＞方向（−１は１バーを表す。）に延びる。このようなステップバンチングにより、オーミック電極５と半導体層１０との接触面積を増大でき、また、ステップバンチングが形成された面は結晶として安定な面であることから、平坦な半導体層表面にオーミック電極を形成する場合に比べて、半導体層１０とオーミック電極５との接触抵抗を低減することができる。なお、熱処理条件を変更したり、基板の種類を変更することにより、ステップバンチング以外の表面荒れを有する粗面が形成される場合があるが、この場合も平坦な半導体層表面と比較して、半導体層１０とオーミック電極５との接触抵抗を低減することができる。
【００７５】
一方、保護層３１ａの効果により、半導体層１０の表面のうちチャネル層３と接する部分には粗面やステップバンチングが発生しないので、チャネル層３におけるチャネル部分の平坦性を確保できる。また、チャネル層３は平坦な表面を有するので、その上に信頼性の高いゲート絶縁膜４を形成できる。このように、上記方法を用いると、プロセスを複雑化することなく、高チャネル移動度と低接触抵抗とを同時に実現できる半導体素子が得られる。
【００７６】
なお、上記方法では、保護層３１ａとして、スパッタ法によって形成されたグラファイト膜を用いるが、保護層３１ａの形成方法や材料はこれに限定されない。保護層３１ａは、活性化アニールに必要な高温に耐え、かつ活性化アニール後に除去可能な膜であればよい。保護層３１ａの厚さは、特に限定されないが、例えば１０ｎｍ以上１０μｍ以下である。なお、保護層３１ａとしてグラファイト膜を用いる場合には、保護層３１ａの厚さは例えば１０ｎｍ以上５００ｎｍ以下が好ましい。
【００７７】
保護層３１ａは、フォトレジストからなるレジスト層（厚さ：例えば１０ｎｍ以上１０μｍ以下）であってもよい。その場合、保護層３１ａは、上記方法におけるレジスト層３２と同様の方法で形成され得る。すなわち、半導体層１０の表面に亘ってフォトレジスト膜を形成した後、フォトレジスト膜のパターニングを行うことにより、ｎ型不純物注入領域２ａの一部を露出する開口部を有するレジスト層を形成できる。なお、レジスト層を保護層３１ａとして用いると、活性化アニールの際にレジスト層の組成が変化して、炭素を主成分とする膜（カーボン膜）となる。カーボン膜は、高い耐熱性を有し、活性化アニールに起因する半導体層の表面荒れを十分に低減できる。また、活性化アニール後、酸素プラズマで除去できる。
【００７８】
あるいは、保護層３１ａは、半導体層（炭化珪素層）のグラファイト化によって得られたキャップ層から形成されてもよい。キャップ層は、炭化珪素層に対して、１０-5Ｐａ以上１０Ｐａ以下の圧力下、１１００℃以上１４００℃以下の温度で熱処理を行い、炭化珪素層の表面から珪素を昇華させることによって形成できる。得られたキャップ層に対して、酸素プラズマ雰囲気中でパターニングを行うか、またはリアクティブイオンエッチング（ＲＩＥ）によりキャップ層の一部をエッチングすることにより、所定の平面形状を有する保護層を形成できる。なお、キャップ層の形成方法は、本出願人による特願２００４−１１７１１１号に詳述されている。
【００７９】
本実施形態における半導体素子の構成や製造方法は、図１に示す構成や上述した方法に限定されない。
【００８０】
本実施形態におけるチャネル層３は、半導体層１０の内部に形成されていてもよい。その場合、半導体層１０の表面上にゲート絶縁膜４が形成される。そのような半導体素子の構成を図４に示す。
【００８１】
図４に示す構成を有する半導体素子は、図２および図３を参照しながら説明した方法と基本的には同様の方法で製造される。ただし、ｐ型不純物注入領域１ａを形成するためのｐ型不純物を半導体層１０に注入した後、ｎ型不純物注入領域２ａを形成するためのｎ型不純物を注入する前に、半導体層１０にチャネル層３を形成するための不純物を注入する点で異なる。
【００８２】
不純物注入後、前述の方法と同様に、半導体層１０の上に保護層３１ａを形成し、続いて活性化アニールを行うことにより、半導体層１０の表面に、粗面やステップバンチングが選択的に形成された凹凸面領域と、粗面やステップバンチングの形成が抑制された平面領域とを形成する。次いで、半導体層１０の表面を熱酸化することにより、半導体層１０の平面領域上にゲート絶縁膜４を形成する。この後、半導体層１０におけるステップ形成領域の少なくとも一部にＮｉ膜を堆積して、例えば１０００℃で熱処理を行うことにより、半導体層１０とオーミック接触するオーミック電極５を形成する。また、ゲート絶縁膜４の上にゲート電極６を形成する。
【００８３】
図４に示す構成を有する半導体素子においても、半導体層１０の表面のうちオーミック電極に対向する部分７における表面粗さＲｚを、ゲート電極６に対向する部分８における表面粗さＲｚよりも大きくできるので、半導体層１０とオーミック電極５との間の接触抵抗を低減できる。また、チャネル層３の表面が平坦化されているので、チャネル抵抗を低減できる。さらに、半導体層１０における略平坦な表面にゲート絶縁膜４を形成できるので、ゲート部の耐圧不良低減を実現できる。
【００８４】
なお、本実施形態は、チャネル層を有する、いわゆる蓄積型ＭＯＳＦＥＴであるが、本発明の半導体素子は蓄積型ＭＯＳＦＥＴに限定されず、反転型ＭＯＳＦＥＴであってもよい。この場合も、半導体層の表面に表面粗さＲｚの異なる少なくとも２つの領域を設け、表面粗さＲｚの大きい領域にオーミック電極を形成し、表面粗さＲｚの小さい領域にゲート絶縁膜を形成することにより、オーミック電極と半導体層との間における接触抵抗を低減しつつ、ゲート酸化膜の信頼性を向上できる。反転型ＭＯＳＦＥＴでは、オン状態のときに半導体層の一部に反転チャネル層が形成されるが、反転チャネル層が形成される部分が、半導体層における表面粗さＲｚの小さい領域に位置するように設計することによって、高いチャネル移動度を確保できる。
【００８５】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図２および図３を参照しながら説明した方法を用いて製造された縦型蓄積型ＭＯＳＦＥＴである。
【００８６】
縦型蓄積型ＭＯＳＦＥＴ１００は複数のユニットセルを備えており、図５（ａ）は、そのうちの４個のユニットセルの構成を示す平面図である。図５（ｂ）は、図５（ａ）における１つのユニットセルのＡ−Ａ’断面図である。なお、図５（ａ）には、四角形の平面形状を有するユニットセルを示すが、ユニットセルの平面形状は他の形状でも構わない。また、ユニットセルの配置についても特に限定されない。
【００８７】
図５に示すように、縦型蓄積型ＭＯＳＦＥＴ１００は、炭化珪素（例えば４Ｈ−ＳｉＣ）基板５１の主面上にエピタキシャル成長によって形成された炭化珪素層５０を有している。ここでは、炭化珪素基板５１として、（０００１）面より数度（オフ角）傾けてステップ密度を増大させた表面（ステップ構造表面）を有するオフカット基板を用いる。炭化珪素層５０は、ドリフト領域５２、ウェル領域４１、ウェル領域４１の内部に設けられたソース領域４２およびコンタクト領域５３を有している。
【００８８】
ドリフト領域５２は、例えば３×１０15ｃｍ-3の濃度でｎ型不純物（Ｎ）を含むｎ型の高抵抗領域である。ウェル領域４１は、例えばＡｌイオンを炭化珪素層１０に注入することによって形成されたｐ型の領域（Ａｌ濃度：２×１０18ｃｍ-3）である。ソース領域４２は、例えばＮイオンをウェル領域４１に注入することによって形成されたｎ型の領域（Ｎ濃度：１×１０19ｃｍ-3）である。コンタクト領域５３は、例えばＡｌイオンをウェル領域４１に注入することによって形成されたｎ型の領域（Ａｌ濃度：５×１０19ｃｍ-3）である。
【００８９】
炭化珪素層５０の上には、オン状態において、ドリフト領域５２とソース領域４２とを電気的に接続するためのチャネル層４３が形成されている。チャネル層４３は、例えば４Ｈ−ＳｉＣのエピタキシャル層で、アンドープ層とｎ型のドープ層とが交互に積層された構造を有するデルタドープ層である。なお、チャネル層４３は、ｎ型の半導体層を含んでいればよく、ｎ型不純物を均一な濃度で含む炭化珪素エピタキシャル層であってもよい。
【００９０】
チャネル層４３の上には、ゲート絶縁膜４４と、ゲート電極４６と、ゲート電極４６を保護する層間絶縁膜５５とがこの順で形成されている。ゲート電極４６は、例えばＡｌを用いて形成されている。また、炭化珪素層１０の上には、ソース領域４２およびコンタクト領域５３と接するソース電極４５と、ソース電極４５に接する上部配線電極５６とが形成されている。ソース電極４５は、例えばＮｉからなり、上部配線電極５６は、例えばＡｌの厚膜から形成されている。一方、炭化珪素基板５１の裏面には、例えばＮｉからなるドレイン電極５４が形成されている。
【００９１】
縦型蓄積型ＭＯＳＦＥＴ１００において、ソース領域４２とソース電極４５とのコンタクト面４７は、活性化アニールに起因する凹凸を有しているため、ソース領域４２とソース電極４５との間の接触抵抗が低減されて良好なコンタクトが形成される。なお、コンタクト領域５３とソース電極４５とのコンタクト面５７では、コンタクト面４７と同様の凹凸が形成されていてもよいし、そのような凹凸の形成が抑制されていてもよい。コンタクト面５７はソース電極４５とウェル領域４１を電気的に接続する面であり、ウェル領域４１の電位を決定できる程度のオーミック接合が得られていればよく、低接触抵抗は必要ないからである。また、炭化珪素層５０とチャネル層４３とのコンタクト面では、コンタクト面４７と比べて、活性化アニールに起因する凹凸が大幅に低減されており、チャネル層４３におけるチャネル移動度を向上できるとともに、ゲート絶縁膜４４の信頼性を確保できる。
【００９２】
なお、チャネル層４３は、図４を参照しながら説明したように、炭化珪素層５０の内部に、例えばイオン注入によって形成された層であってもよい。
【００９３】
また、図５（ｂ）では炭化珪素層５０の一部をエッチングして、ソース電極４５がウェル領域４１とコンタクト領域５３を介して接触する構造を有しているが、このエッチングは必ずしも必要ではなく、図６（ａ）に示すように、コンタクト領域５３を深くすることで炭化珪素層５０のエッチングを省略してもよい。
【００９４】
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図２および図３を参照しながら説明した方法を用いて製造された縦型反転型ＭＯＳＦＥＴである。
【００９５】
図５（ｃ）は、縦型反転型ＭＯＳＦＥＴ２００におけるユニットセルの構成を示す断面図である。縦型反転型ＭＯＳＦＥＴ２００は、図５（ａ）および（ｂ）に示す縦型蓄積型ＭＯＳＦＥＴ１００と同様の構成を有しているが、蓄積型のチャネル層４３を有していない点で異なっている。
【００９６】
縦型反転型ＭＯＳＦＥＴ２００においても、ソース領域４２とソース電極４５とのコンタクト面７は、活性化アニールに起因する凹凸を有しているため、ソース領域４２とソース電極４５との間の接触抵抗が低減されて良好なコンタクトが形成される。また、オン状態において反転チャネル層が形成される領域、すなわちソース領域４２とドリフト領域５２との間におけるウェル領域４１の表面では、活性化アニールに起因する凹凸が低減されているので、高いチャネル移動度を実現できる。さらに、炭化珪素層５０の表面におけるゲート絶縁膜４４と接する部分の凹凸が低減されているので、ゲート絶縁膜４４の信頼性を確保できる。
【００９７】
なお、図５（ｃ）では炭化珪素層５０の一部をエッチングして、ソース電極４５がウェル領域４１とコンタクト領域５３を介して接触する構造を有しているが、このエッチングは必ずしも必要ではなく、図６（ｂ）に示すように、コンタクト領域５３を深くすることで炭化珪素層５０のエッチングを省略してもよい。
【００９８】
（第４の実施形態）
以下、図面を参照しながら、本発明による第４の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図２および図３を参照しながら説明した方法を用いて製造された横型蓄積型ＭＯＳＦＥＴである。
【００９９】
図７（ａ）は、炭化珪素を用いた横型蓄積型ＭＯＳＦＥＴ３００の構成を示す断面図である。
【０１００】
図７（ａ）に示すように、横型蓄積型ＭＯＳＦＥＴ３００は、炭化珪素基板６１の上にエピタキシャル成長によって形成された炭化珪素層６０を有している。炭化珪素基板６１は、例えば、（０００１）面より数度（オフ角）傾けてステップ密度を増大させた表面（ステップ構造表面）を有する４Ｈ−ＳｉＣ基板である。炭化珪素層６０は、半絶縁性領域または不純物濃度の低いｐ型領域であるエピタキシャル層６２と、ｐ型領域７１と、ｐ型領域７１の内部に互いに離間して形成された２つのｎ型領域７２と、コンタクト領域６３とを有している。
【０１０１】
ｐ型領域７１は、例えばＡｌイオンを炭化珪素層６０に注入することによって形成された領域（Ａｌ濃度：２×１０18ｃｍ-3）である。なお、炭化珪素層６０として、所望の濃度のｐ型炭化珪素層が形成された場合には、炭化珪素層にｐ型不純物を注入してｐ型領域を形成する必要はない。この場合、エピタキシャル層６２がｐ型領域として機能する。ｎ型領域７２は、Ｎイオンをｐ型領域７１に注入することによって形成された領域（Ｎ濃度：１×１０19ｃｍ-3）である。また、コンタクト領域６３は、例えばＡｌを注入することによって形成された領域（Ａｌ濃度：５×１０19ｃｍ-3）である。
【０１０２】
炭化珪素層６０の上には、オン状態において、互いに離間して形成されたｎ型領域７２を電気的に接続するためのチャネル層７３が形成されている。チャネル層７３は、例えば４Ｈ−ＳｉＣのエピタキシャル層で、アンドープ層とｎ型のドープ層とが交互に積層された構造を有するデルタドープ層である。なお、チャネル層７３は、ｎ型の半導体層を含んでいればよく、ｎ型不純物を均一な濃度で含む炭化珪素エピタキシャル層であってもよい。
【０１０３】
チャネル層７３の上には、ゲート絶縁膜７４およびゲート電極７６がこの順で形成されている。ゲート電極７６は、例えばＡｌを用いて形成されている。また、炭化珪素層６０の上には、２つのｎ型領域７２にそれぞれ接する２つのｎ型電極７５と、コンタクト領域６３に接するｐ型電極６４とが形成されている。ｎ型電極７５のうち一方はドレイン電極となり、他方はソース電極となる。ｐ型電極６４は、例えばＡｌとＮｉとの合金からなり、好ましくはｐ型領域７１に対してコンタクト領域６３を介してオーミック接触を形成している。
【０１０４】
横型蓄積型ＭＯＳＦＥＴ３００において、ｎ型領域７２とｎ型電極７５とのコンタクト面７７は、活性化アニールに起因する凹凸を有しているため、ソース領域７２とｎ型電極７５との間の接触抵抗が低減されて良好なコンタクトが形成される。なお、コンタクト領域６３とｐ型電極６４とのコンタクト面６７では、コンタクト面７７と同様の凹凸が形成されていてもよいし、そのような凹凸の形成が抑制されていてもよい。また、炭化珪素層６０とチャネル層７３とのコンタクト面では、コンタクト面７７と比べて、活性化アニールに起因する凹凸が大幅に低減されており、チャネル層７３におけるチャネル移動度を向上できるとともに、ゲート絶縁膜７４の信頼性を確保できる。
【０１０５】
（第５の実施形態）
以下、図面を参照しながら、本発明による第５の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図２および図３を参照しながら説明した方法を用いて製造された横型反転型ＭＯＳＦＥＴである。
【０１０６】
図７（ｂ）は、横型反転型ＭＯＳＦＥＴ４００におけるユニットセルの構成を示す断面図である。横型反転型ＭＯＳＦＥＴ４００は、図７（ａ）に示す横型蓄積型ＭＯＳＦＥＴ３００と同様の構成を有しているが、蓄積型のチャネル層７３を有していない点で異なっている。
【０１０７】
横型反転型ＭＯＳＦＥＴ４００においても、ｎ型領域７２とｎ型電極７５とのコンタクト面７７は、活性化アニールに起因する凹凸を有しているため、ｎ型領域７２とｎ型電極７５との間の接触抵抗が低減されて良好なコンタクトが形成される。また、オン状態において反転チャネル層が形成される領域、すなわち２つのｎ型領域７２の間に位置するｐ型領域７１の表面では、活性化アニールに起因する凹凸が低減されているので、高いチャネル移動度を実現できる。さらに、炭化珪素層６０の表面におけるゲート絶縁膜７４と接する部分の凹凸が低減されているので、ゲート絶縁膜７４の信頼性を確保できる。
【０１０８】
なお、上述した実施形態では、半導体基板として４Ｈ−ＳｉＣ基板を用いているが、４Ｈ−ＳｉＣ以外のポリタイプからなる炭化珪素基板を用いてもよい。また、炭化珪素以外の半導体基板であってもよい。例えば、半導体基板としてＳｉ基板を用いる場合、Ｓｉ基板の上にヘテロエピタキシャル成長によって炭化珪素層を形成してもよい。
【０１０９】
本実施形態の半導体素子は、炭化珪素を用いて形成されることが好ましい。炭化珪素は、ワイドハンドギャップ半導体のなかでも、絶縁破壊電界や熱伝導度が大きいなどの物性値に優れているため、炭化珪素を用いると、オン抵抗が小さく、高温でも動作可能な半導体素子を実現できるので有利である。
【０１１０】
さらに、本実施形態では、ソース電極、ドレイン電極、ゲート電極の電極材料として、主にＮｉやＡｌを用いているが、本発明における電極材料はＮｉやＡｌに限定されない。また、これらの電極は積層構造を有していてもよい。
【０１１１】
上述してきたように、本発明を縦型あるいは横型のＭＯＳＦＥＴに適用すると、チャネル構造（蓄積型、反転型）にかかわらず、チャネル部分の平坦性が確保できるので、高チャネル移動度を実現できるとともに、オーミック接合部分における接触抵抗を低減できるので、従来のＭＯＳＦＥＴに比べて、オン抵抗を低減することが可能になる。
【０１１２】
本発明の半導体素子はＭＯＳＦＥＴに限定されず、半導体素子を構成する半導体層の表面に、オーミック電極と接する部分と、チャネルのように平坦性が要求される部分とが存在する半導体素子であれば、いかなる素子形状を有していてもよい。例えば、ゲート酸化膜を有さないＭＥＳＦＥＴに本発明を適用しても、高チャネル移動度および低接触抵抗を同時に実現できるので、素子特性を向上できる。また、同一面にオーミック接合とショットキー接合を有するショットキーダイオードの場合には、ショットキー接合部は平坦性を要求されるが、オーミック接合部は低接触抵抗が要求される。もちろん、これらの素子構造以外であってもかまわない。
【０１１３】
なお、特許文献１に記載されている方法などによって活性化熱処理後も平滑な表面を形成した場合でも、コンタクト形成領域に対して、ＲＩＥ（リアクティブイオンエッチング）などのエッチング処理を施すと、コンタクト形成領域の凹凸が他の領域に比べて相対的に大きくなる場合がある。しかしながら、そのような凹凸は微細であり、また、イオン衝撃による損傷欠陥が生じている可能性もあるため、コンタクト抵抗低減の効果は小さい。なお、ＲＩＥなどのエッチングによって形成した凹凸は、基板主面に平行な面内において異方性を示さず、熱処理によって形成される本発明の凹凸からは区別される。
【産業上の利用可能性】
【０１１４】
本発明によると、半導体層表面における所定の領域では粗面やステップバンチングの形成を抑制し、他の領域では粗面やステップバンチングを積極的に形成させることにより、表面荒れに起因する素子特性の低下を抑えつつ、半導体層と電極との接触抵抗を低減できるので、高性能かつ信頼性の高い半導体素子を提供できる。
【０１１５】
本発明は、炭化珪素からなるオフカット基板を用いた炭化珪素素子に好適に用いられ得る。また、本発明をパワーＭＯＳＦＥＴに適用すると、チャネル抵抗とコンタクト抵抗とを同時に低減でき、低損失化を実現できるので特に有利である。
【図面の簡単な説明】
【０１１６】
【図１】本発明による第１の実施形態の蓄積型ＭＯＳＦＥＴの一部を示す断面模式図である。
【図２】（ａ）〜（ｅ）は、本発明による第１の実施形態の蓄積型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明による第１の実施形態の蓄積型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図４】本発明による第１の実施形態の蓄積型ＭＯＳＦＥＴの一部を示す断面模式図である。
【図５】（ａ）および（ｂ）は、それぞれ、本発明による第２の実施形態の縦型蓄積型ＭＯＳＦＥＴの構成を示す平面図および断面模式図であり、（ｃ）は、本発明による第３の実施形態の縦型反転型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図６】（ａ）および（ｂ）は、それぞれ、図５（ｂ）および（ｃ）に示す実施形態の改変例を示す断面模式図である。
【図７】（ａ）は、本発明による第３の実施形態の横型蓄積型ＭＯＳＦＥＴの構成を示す断面模式図であり、（ｂ）は、本発明による第４の実施形態の横型反転型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図８】従来の縦型蓄積型ＭＯＳＦＥＴの構成を例示する断面図である。
【図９】活性化アニールによって形成される粗面やステップバンチングの形状を説明するための断面模式図である。
【図１０】ステップバンチングを模式的に示す上面図である。
【符号の説明】
【０１１７】
１      ｐ型領域
２      ｎ型領域
３      チャネル層
４      ゲート酸化膜
５      オーミック電極
６      ゲート電極
７      オーミック電極に対向する部分（第１領域）
８      ゲート電極に対向する部分（第２領域）
１０    半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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