(57)【要約】【課題】  シャットダウンモードから復帰するときの安定待ち時間を確保して、安定した起動をする計算機装置を提供することを目的とする。【解決手段】  シャットダウンモードに移行するときは、割込み信号によりシャットダウンモードから復帰するための復帰要因を設定し、シャットダウンモードから復帰するときは、割込み信号を復帰要因に基づいて割込みを許可し、シャットダウンモードより復帰する割込み信号許可回路と、シャットダウンモードから復帰するときに、割込み許可回路の出力する割込みを許可する電圧供給開始信号を起動トリガとし、予め設定した電源安定起動時間を確保したのち、発振開始信号を出力する電圧供給起動時間確保回路と、発振安定待ち判定信号を起動トリガとし、予め設定した発振安定起動時間を確保したのち、発振回路が計算機にクロックを供給する指示を出力する発振安定待ち回路とを具備する計算機装置を提供する。【選択図】図１
2006350483.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイ時に発振回路の発振の停止が可能な計算機装置において、
電圧供給回路の出力を制御して、特定の回路の電圧供給を停止するシャットダウンモードに移行するときは、割込み信号により前記シャットダウンモードから復帰するための復帰要因を設定し、前記シャットダウンモードから復帰するときは、前記割込み信号を前記復帰要因に基づいて割込みを許可する割込み信号許可回路と、
前記シャットダウンモードから復帰するときに、前記割込み許可回路の出力する割込みを許可する電圧供給開始信号を起動トリガとし、予め設定した電源安定起動時間を確保し、前記電源安定起動時間を経過後、発振開始信号を出力する電圧供給起動時間確保回路と、
前記発振開始信号を起動トリガとし、予め設定した発振安定起動時間を確保し、前記発振安定起動時間を経過後、発振安定待ち判定信号を前記発振回路に出力して前記計算機装置にクロックを供給する指示をする発振安定待ち回路と、
を具備することを特徴とする計算機装置。
【請求項２】
前記復帰要因は、前記割込み信号の割込み許可の有効／無効の設定であることを特徴とする請求項１に記載の計算機装置。
【請求項３】
前記復帰要因は、前記割込み信号の外部リセットであることを特徴とする請求項１に記載の計算機装置。
【請求項４】
前記割込み信号は、エッジで検出するかレベルで検出するかを予め設定して、前記設定に基づいて前記エッジで検出または前記レベルで検出することを特徴とする請求項１に記載の計算機装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンバイ時に特定ブロック以外の電源を遮断し、最小の消費電力で特定のブロックの機能のみを動作させる技術に関する。
【背景技術】
【０００２】
従来、ＣＰＵ（中央処理装置）などを備えたマイクロコンピュータなどの計算機装置は、スタンバイ時（発振停止モード）の消費電力を抑えるために発振回路の発振を停止させている。また、スタンバイ時の消費電流を低減させる目的でシャットダウンモードに移行する機能を搭載している。
【０００３】
例えば、シャットダウンモードに移行するには、計算機装置に供給する電源回路（ＣＰＵに内蔵されたレギュレータなど）の出力を制御することによりメモリ（ＲＡＭなど）とシャットダウンを制御するロジック以外への電圧供給を停止する。これによりスタンバイ時のリーク電流を大幅に低減することができる。
【０００４】
特許文献１、特許文献２によれば、スタンバイ時に発振回路の発振を停止させ、ＣＰＵを再起動するときには、一定時間を確保して発振が安定してから起動することでＣＰＵの起動を安定する提案がされている。
【特許文献１】特開昭５９−０１６０２９号公報
【特許文献２】特開昭５７−０２５０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１、特許文献２によれば、スタンバイ時に発振回路を停止しているが、その他の回路を停止していないため消費電力が、シャットダウンモードに比べて削減できない。また、シャットダウンで電源回路を停止させた場合、発振を安定させる前に電源の安定化をはかる必要がある。
【０００６】
シャットダウンモードへ移行しその後、復帰する場合、１）消費電力化のために、特定の回路だけを残して他の回路の電圧供給を停止すると、割込み信号などを復帰のトリガとするために、割込み処理回路の電圧供給を残す必要がある。
【０００７】
また、２）割込み信号をリセット入力として使う場合、入力信号がリセットとしては短いパルス入力（エッジ割込み）であったり、ネゲートされない入力（レベル割込み）であったりするため、そのままではリセットとしては使えない。
【０００８】
例えば、割り込み信号を使ってリセット信号を作り出して、シャットダウンに移行をする場合に、エッジ入力での割り込みは、パルス長が短い（約１００μｓｅｃに満たない）場合がある。また、レベル入力割込みは、割込みを取り下げられるまでアサートされ続けるため、リセット状態が続いてしまう。さらに、エッジ入力が連続して発生する場合、リセットを何度も発生することになり、ＣＰＵが起動できなくなる。
【０００９】
また、３）ＣＰＵの初期設定では発振子の発振安定待ち時間を取らない設定になっていることがある。そのためシャットダウンから復帰後に発振が不安定なままＣＰＵが動作を開始してしまう。発振安定待ち時間は、ＣＰＵ内にあるカウンタ出力（ＯＳ信号）でカウントされ、この安定待ち時間はカウンタの、どの桁を出力に使うかによって決定される。例えば、初期状態ではＣＰＵは、発振安定待ちをせず、通常より長いリセット信号を入力することでその時間を確保していることがある。しかし、割込み信号を使う場合に、長いリセット信号を利用して時間を確保するのは難しい。
【００１０】
本発明は上記のような実情に鑑みてなされたものであり、割込み信号の幅が短ければ、電圧供給起動時間（レギュレータなどの起動時間）を確保するために必要なだけ引き延ばす。また、割込み信号が連続して入力されても、何度もリセットを発生させないようにする。長い幅の割込み信号は、必要な長さに整形することで、シャットダウンモードから復帰した場合に限り、その発振安定待ち時間（ＯＳ信号など）を確保する計算機装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の、スタンバイ時に発振回路の発振の停止が可能な計算機装置によれば、電圧供給回路の出力を制御して、特定の回路の電圧供給を停止するシャットダウンモードに移行するときは、割込み信号により前記シャットダウンモードから復帰するための復帰要因を設定し、前記シャットダウンモードから復帰するときは、前記割込み信号を前記復帰要因に基づいて割込みを許可する割込み信号許可回路と、前記シャットダウンモードから復帰するときに、前記割込み許可回路の出力する割込みを許可する電圧供給開始信号を起動トリガとし、予め設定した電源安定起動時間を確保し、前記電源安定起動時間を経過後、発振開始信号を出力する電圧供給起動時間確保回路と、前記発振開始信号を起動トリガとし、予め設定した発振安定起動時間を確保し、前記発振安定起動時間を経過後、発振安定待ち判定信号を前記発振回路に出力して前記計算機装置にクロックを供給する指示をする発振安定待ち回路と、を具備する構成とする。
【００１２】
好適には、前記復帰要因は、前記割込み信号の割込み許可の有効／無効の設定をする構成としてもよい。
また、前記復帰要因は、前記割込み信号の外部リセットとしてもよい。
【００１３】
また、前記割込み信号は、エッジで検出するかレベルで検出するかを予め設定して、前記設定に基づいて前記エッジで検出または前記レベルで検出する構成としてもよい。
【発明の効果】
【００１４】
１）復帰要因として、割込み信号をリセット生成に使うことにより、割込み処理を行う回路を削減でき省電力化ができる。
２）復帰時に、割込み信号が短いパルス入力（エッジ割込み）であっても、ネゲートされない入力（レベル割込み）であっても、レギュレータ起動に必要な長さだけアサートするリセット信号を加工する。さらに、
３）発振子の発振安定待ち時間を自動で確保する。また、外部リセット入力により復帰する場合には、外部リセットにより発振安定待ち時間を確保して、発振安定待ち回路を起動させない。２）、３）によりシャットダウンモードから安定した復帰ができる。
【発明を実施するための最良の形態】
【００１５】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（構成）
図１はマイコンチップ１（計算機装置）を示す図である。マイコンチップ１は、ＣＰＵ２とシャットダウン制御回路３とレギュレータ４から構成される。ＣＰＵ２は発振回路５を有し、発振回路５は発振子を制御するなどしてＣＰＵ２にクロック（ＣＬＫ）を供給する。レギュレータ４は、電圧供給回路でＣＰＵ２の電源である。
【００１６】
シャットダウン制御回路３は、ＣＰＵ２からレジスタデータ用のバス、発振安定待ちの有効／無効用のバス、ＳＴＯＰ信号線、ＣＰＵ２内で生成されたクロック（ＣＬＫ）線が、入力される。また、割込み信号を入力する割込み信号線と外部リセット信号を入力する外部リセット線が接続されている。
【００１７】
また、シャットダウン制御回路３は、これらの信号線（バス）より入力された信号を制御して、レギュレータ停止信号、発振安定待ち判定信号、ＣＰＵリセット信号を生成する。
【００１８】
レギュレータ停止信号は、レギュレータ４に入力され、レギュレータ４の起動を制御する。発振安定待ち判定信号は、発振回路５に入力され発振回路５の起動を制御する。ＣＰＵリセット信号は、ＣＰＵ２に入力され、ＣＰＵ２のリセットを行う。
【００１９】
次に、図２について説明する。図２はシャットダウン制御回路の内部回路である。上記図１で説明した入出力用の信号線と制御回路を構成する各ユニットから構成されている。
各信号線は、ＳＴＯＰ信号、ＣＬＫ信号と、外部からの割込み信号、外部リセットと、レジスタデータ用のシャットダウン信号、割込み信号、エッジ／レベル選択信号と、発振安定待ち信号（有効／無効）がある。
【００２０】
また、シャットダウン制御回路は、割込み信号許可回路と発振安定待ち回路（発信安定待ち判定信号セレクタ）２６と電圧供給起動時間確保回路２７から構成される。割込み信号許可回路は、シャットダウン開始判定レジスタ２１、シャットダウン許可レジスタ２２、割込み信号許可レジスタ２３、割込みエッジ／レベルセレクタ回路２４、割込み信号許可マスク２８、割込みエッジ／レベル選択レジスタ２９から構成される。
【００２１】
シャットダウン開始判定レジスタ２１は、ＳＴＯＰ信号を入力しシャットダウン許可レジスタ２２の出力によりレギュレータ停止信号を生成する。シャットダウン許可レジスタ２２は、シャットダウンモードを有効にするためのレジスタである。
【００２２】
割込み信号許可レジスタ２３は、シャットダウンモードから復帰する情報（復帰要因）を選択するためのレジスタである。復帰要因は、外部割込み信号や通信割込み信号などの割込みを設定する。例えば、割込みに対応する本レジスタのビットに”１”などを設定することで割込み許可をする。ただし、シャットダウンモードからの復帰で本レジスタの各ビットをクリアする場合は、シャットダウンモードに入る前に毎回設定する必要がある。
【００２３】
割込みエッジ／レベルセレクタ回路２４は、外部割込みの信号の検出をエッジまたはレベルで検出するかを選択する回路である。
シャットダウンモードから復帰するときの割込みエッジ／レベルセレクタ回路２４の内部構成と周辺回路を図３に示す。
【００２４】
割込みエッジ／レベルセレクタ回路２４は、ＲＳフリップフロップ３１（Reset Set flip-flop）とセレクタ３２から構成されている。後述する割込みエッジ／レベル選択レジスタ２９の出力信号である割込みエッジ／レベル切り替え信号をセレクタ３２の選択信号にし、予めエッジ選択にするかレベル選択にするかを設定する。レベル選択設定ならそのまま割込み信号を通過させ、エッジ選択設定ならＲＳフリップフロップ３１でラッチして出力する。
【００２５】
発振安定待ち回路２６の内部構成と周辺回路を図４に示す。発振安定待ち回路２６は、フリップフロップ４１（flip-flop）とセレクタ４２から構成される。
レギュレータ起動時間確保後の割込み信号が、レギュレータ起動時間確保後に変化してｗａｋｅｕｐ選択信号が出力される。このｗａｋｅｕｐ選択信号により発振安定待ち有り信号か、発振安定待ち無し信号を選択する。シャットダウンモードからの復帰の場合は、発振安定待ち有り信号を選択し発振回路の安定起動までの時間を確保する。ここで、発振安定待ち有り信号は、発振が安定するまでの時間を確保した信号である。例えば、ｌｏｗからｈｉｇｈに変化し所定の時間（８ｍｓｅｃ）継続後再びｌｏｗに変化する信号である。そして、セレクタ４２で選択された信号は、発振安定待ち判定信号として出力される。
【００２６】
電圧供給起動時間確保回路２７は、レギュレータ４の安定起動までの時間を確保する。
割込み信号許可マスク２８は、復帰要因として設定する割込み信号以外をマスクする。割込みエッジ／レベル選択レジスタ２９は、シャットダウンモードからの復帰要因の割込み信号のレベルを指定するためのレジスタである。
【００２７】
上記説明した回路構成は、限定されるものでなく、要旨を逸脱しない範囲内で種々の改良、変更が可能である。
（シャットダウンモードへの移行）
次に、シャットダウンへの移行についてタイムチャートを図５に示す。図５に示すクロック（ＣＬＫ）信号の立ち上りエッジでステップＳ５１〜Ｓ５５の処理を行う。
ステップＳ５１（ＣＬＫ２の立ち上りエッジ）では、割り込み信号許可レジスタ２３でシャットダウンからの復帰に使用する外部割込み信号の設定と、割込みの「許可」を設定する。
ステップＳ５２（ＣＬＫ４の立ち上りエッジ）では、シャットダウン許可レジスタ２２を「許可」に設定する。
【００２８】
ステップＳ５３（ＣＬＫ６の立ち上りエッジ）では、ＣＰＵ２をＳＴＯＰ状態（ＣＬＫ停止状態）にする。ここで、ＳＴＯＰ信号がアサートされる。
ステップＳ５４（ＣＬＫ７の立ち上りエッジ）では、シャットダウン開始判定レジスタ２１にアサートされたＳＴＯＰ信号がセットされる。シャットダウン開始判定レジスタ２１、シャットダウン許可レジスタ２２が共にセットされると、レギュレータ停止信号がアサートされる。
【００２９】
ステップＳ５５（ＣＬＫ７の立ち下がりエッジ）では、レギュレータ４が停止しＣＰＵ２の電源供給が停止する。このときＣＰＵの停止は、メモリ（ＲＡＭなど）およびシャットダウン制御回路以外の電圧供給を停止し、発振回路５の発振が停止と、ＣＰＵ２の内部ロジックへの電圧供給を停止する。
【００３０】
ここで、シャットダウンモードに移行する際に電圧供給をするのは、メモリ内の情報、シャットダウンから復帰するために必要な情報（復帰要因を含む最小限の設定など）を保持する必要があるためである。
【００３１】
上記説明した構成により、シャットダウンモードから割込み信号を利用して復帰することができるようになる。
（割込みによるシャットダウンモードからの復帰）
割込みによるシャットダウンからの復帰についてタイムチャートを図６に示す。内部ロジックへの電圧供給開始、発振安定待ちを経て立ち上る。その際、シャットダウンからの復帰要因は保持されているので、初期設定ルーチンにおけるシャットダウンモードからの復帰リスタートかどうかを判定することができ、初期電源投入時の処理とシャットダウンモード復帰時の処理とを分けることが可能になる。
【００３２】
シャットダウンモードからの復帰は、割込み信号許可レジスタ２３で「許可」に指定した外部割込みに有効な信号が入力されると外部リセットがかかる。
また、シャットダウンモード時には、外部バス信号を含めて全てまたは所定のポートをハイインピーダンス状態にするが、予め指定された外部割込み信号の入力（ＣＰＵの端子）はシャットダウンモードからの復帰のために使用できる状態にする。図６に示すステップＳ６１〜Ｓ６１２の処理を行う。
【００３３】
ステップＳ６１では、割込み信号が割込みエッジ／レベルセレクタ回路２４から入力される。
ステップＳ６２では、割込みレベル／エッジセレクタ２４の設定が、レベル選択設定ならそのまま通過し、エッジ選択設定ならラッチして波形を所定の幅に伸ばして出力する。
ステップＳ６３では、割込みエッジ／レベルセレクタ回路２４の出力は、割込み信号許可レジスタ２３により「許可」になっていれば割込み信号マスク２８を通過し、ＣＰＵリセット信号となる。ＣＰＵリセット信号は、シャットダウン開始判定レジスタ２１、シャットダウン許可レジスタ２２へ伝えられる。また同時に、電圧供給起動時間確保回路２７に電圧供給開始信号として入力される。
【００３４】
ステップＳ６４では、シャットダウン開始判定レジスタ２１、シャットダウン許可レジスタ２２が初期化されることで、レギュレータ停止信号がネゲートされる。（破線部分）
ステップＳ６５では、レギュレータ４が所定の起動時間を経て起動され、ＣＰＵ２に電圧を供給する。
【００３５】
ステップＳ６６では、ＣＰＵ２に電圧が供給されると、ＣＰＵリセット信号によりＣＰＵ２が初期化される。
ステップＳ６７では、電圧供給起動時間確保回路２７に入力された割込み信号許可マスク２０の出力が、レギュレータ４の起動時間確保後に、割込み信号許可レジスタ２３を初期化する。
【００３６】
ステップＳ６８では、割込み信号許可レジスタ２３の「許可」設定がネゲートされ、割込み信号マスク２８により割込み信号がマスクされる。つまり、外部から割込み信号が入力され続けていても、信号は内部に伝わらなくなる。またこの時に、割込みエッジ／レベルセレクタ回路２４内部のラッチも初期化される。
【００３７】
ステップＳ６９では、ＣＰＵリセットが解除され、ＣＰＵ２が動作開始状態に入る。
ステップＳ６１０では、発振安定待ち回路２６に、「レギュレータ起動時間確保後の割込み信号」が入力されることで発振安定待ち判定信号がアサートされる。
【００３８】
ステップＳ６１１（ＣＬＫ１の立ち上りエッジ）では、発振安定待ち時間後に発振安定待ち信号がネゲートされ、発振回路５からクロック（ＣＬＫ）がＣＰＵ２内部に供給される。
ステップＳ６１２（ＣＬＫ２の立ち上りエッジ）では、クロック（ＣＬＫ）が供給されたことにより、ＣＰＵ２が動作をはじめる。
（外部リセットによるシャットダウンからの復帰）
図７に外部リセットによるシャットダウンからの復帰についてタイムチャートを示す。図７に示すステップＳ７１〜Ｓ７６の処理を示す。
【００３９】
ステップＳ７１では、外部リセットが入力される。
ステップＳ７２では、シャットダウン開始判定レジスタ２１、シャットダウン許可レジスタ２２、割込み信号許可レジスタ２３、割込みエッジ／レベルセレクタ回路２４、発振安定待ち回路２６、割込みエッジ／レベル選択レジスタ２９を初期化する。（破線部分）また同時にＣＰＵリセット信号もアサートされる。
【００４０】
ステップＳ７３では、レギュレータ４が所定の起動時間を経て起動され、ＣＰＵ２に電圧を供給する。
ステップＳ７４では、ＣＰＵ２に電圧が供給されると、ＣＰＵリセット信号によりＣＰＵ２が初期化される。
ステップＳ７５では、レギュレータ４の起動時間が経過したのち、発振安定待ち時間経過後に外部リセットがネゲートされる。
ステップＳ７６では、ＣＰＵリセットが解除され、ＣＰＵ２が動作をはじめる。
【００４１】
上記構成により、シャットダウンモードに移行ができ、割込み信号または外部リセットによりシャットダウンモードから復帰することができる。さらに、内蔵レギュレータの出力を制御することによりメモリとシャットダウン制御回路を含むロジック以外の電圧供給を停止することによりスタンバイモード時（発振停止モード）のリーク電流を大幅に低減することもできる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【００４２】
（付記１）
スタンバイ時に発振回路の発振の停止が可能な計算機装置において、
電圧供給回路の出力を制御して、特定の回路の電圧供給を停止するシャットダウンモードに移行するときは、割込み信号により前記シャットダウンモードから復帰するための復帰要因を設定し、前記シャットダウンモードから復帰するときは、前記割込み信号を前記復帰要因に基づいて割込みを許可する割込み信号許可回路と、
前記シャットダウンモードから復帰するときに、前記割込み許可回路の出力する割込みを許可する電圧供給開始信号を起動トリガとし、予め設定した電源安定起動時間を確保し、前記電源安定起動時間を経過後、発振開始信号を出力する電圧供給起動時間確保回路と、
前記発振開始信号を起動トリガとし、予め設定した発振安定起動時間を確保し、前記発振安定起動時間を経過後、発振安定待ち判定信号を前記発振回路に出力して前記計算機装置にクロックを供給する指示をする発振安定待ち回路と、
を具備することを特徴とする計算機装置。
（付記２）
前記復帰要因は、前記割込み信号の割込み許可の有効／無効の設定であることを特徴とする付記１に記載の計算機装置。
（付記３）
前記復帰要因は、前記割込み信号の外部リセットであることを特徴とする付記１に記載の計算機装置。
（付記４）
前記割込み信号は、エッジで検出するかレベルで検出するかを予め設定して、前記設定に基づいて前記エッジで検出または前記レベルで検出することを特徴とする付記１に記載の計算機装置。
（付記５）
前記エッジで検出するときは、ラッチして波形を所定の幅に伸ばして出力することを特徴とする付記４に記載の計算機装置。
（付記６）
前記レベルで検出するときは、波形整形をし、所定の幅にして出力することを特徴とする付記４に記載の計算機装置。
【図面の簡単な説明】
【００４３】
【図１】本発明の計算機装置（マイコンチップなど）の構成を示す図である。
【図２】シャットダウン制御回路の内部回路を示す図である。
【図３】割込みエッジ／レベルセレクタ回路を示す図である。
【図４】発振安定待ち回路を示す図である。
【図５】シャットダウンモードに移行するタイムチャートを示す図である。
【図６】割込みによるシャットダウンモードからの復帰を示すタイムチャートを示す図である。
【図７】外部リセットによるシャットダウンからの復帰を示すタイムチャートを示す図である。
【符号の説明】
【００４４】
１      計算機装置（マイコンチップ）
２      ＣＰＵ
３      シャットダウン制御回路
４      電圧供給回路（レギュレータ）
５      発振回路
２１      シャットダウン開始判定レジスタ
２２      シャットダウン許可レジスタ
２３      割込み信号許可レジスタ
２４      割込みエッジ／レベルセレクタ回路
２５      ＯＲ（論理和回路）
２６      発振安定待ち回路
２７      電圧供給起動時間確保回路
２８      割込み信号許可マスク
２９      割込みエッジ／レベル選択レジスタ
３１      ＲＳフリップフロップ
３２      セレクタ
４１      フリップフロップ
４２      セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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