(57)【要約】【課題】  短波長光の照射による活性化により、浅接合の拡散層を形成する際の、ゲート絶縁膜中のトラップの発生を抑える。【解決手段】  半導体装置の製造において、まず、基板に、ゲート絶縁膜を介して、ゲート電極を形成する。少なくともゲート電極をマスクとして、不純物を注入し、拡散層を形成する。また、この拡散層形成のための不純物注入の前又は後に、少なくともゲート電極をマスクとして、フッ素イオンを注入する。更に、波長約１０００nm以下の光を、約１ミリ秒以内の時間照射する。【選択図】      図２
2006073728.tif 000002
【特許請求の範囲】
【請求項１】
基板に、ゲート絶縁膜を介して、ゲート電極を形成するゲート電極形成工程と、
少なくとも前記ゲート電極をマスクとして、フッ素イオンを注入するフッ素イオン注入工程と、
少なくとも前記ゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、
波長約１０００nm以下の光を、約１秒以内の時間照射する第１熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記フッ素イオン注入工程は、約１×１０１５/cm2以上のフッ素イオンを注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１熱処理工程の後に、温度約１０００℃以下で、約１秒以内の熱処理を加える第２熱処理工程を備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１熱処理工程の前に、温度約６００℃以下で、約２分以内の熱処理を加える第３熱処理工程を備えることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記拡散層形成工程の前に、前記拡散層を形成する領域を非晶質化する非晶質化工程を備えることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記拡散層形成工程は、
少なくとも前記ゲート電極をマスクとして、不純物を注入し、エクステンションを形成するエクステンション形成工程と、
前記ゲート電極の側面に、サイドウォールを形成し、少なくとも前記ゲート電極及びサイドウォールをマスクとして、不純物を注入し、ソース/ドレインを形成するソース/ドレイン形成工程と、
を備えることを特徴とする請求項１から５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法に関する。更に具体的には、少なくともトランジスタを有する半導体装置の形成方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化、高集積化に伴い、トランジスタのゲート長も縮小されている。また、ゲート長が短いトランジスタでは、しきい電圧のロールオフ現象が著しい。このため、ロールオフ現象に対する対策として、ソース/ドレイン及びエクステンションからなる拡散層の浅接合化が進められている。例えば、ゲート長が、約５０nmのトランジスタでは、ソース/ドレイン及びエクステンションの接合深さを、約２０nm以内に設定する必要がある。
【０００３】
このような極浅接合を実現する技術として、ソース/ドレイン及びエクステンション注入後の活性化の熱処理として、従来のＲＴＡ（Rapid-Thermal-Anneal）に代えて、１０００nm以下の波長を有する光を極短時間、照射する方法が検討されている。このように、高温極短時間の熱処理を行うことにより、Ｓｉ基板中に注入された不純物の拡散を抑えつつ、不純物の活性化を行うことができ、拡散層の浅接合化を実現することができる（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００４−６３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述のような高温短時間の熱処理においては、例えば、フラッシュランプが用いられるが、フラッシュランプの光源には、通常５００nm以下の短波長の光が含まれる。拡散層活性化のため、このような短波長の光を照射した場合、この光により、ゲート絶縁膜が損傷を受ける場合がある。具体的には、例えば、ゲート酸化膜を形成するシリコン酸化膜（ＳｉＯ２）中には、水素（Ｈ）が含まれ、多数のＳｉ−Ｈ結合が存在するが、この結合の強さは、約３eV程度である。従って、これに相当する波長約４２０nm以下の光を受ければ、このＳｉ−Ｈ結合は切断されることが考えられる。Ｓｉ−Ｈ結合が切断された場合、ゲート絶縁膜中に、電子トラップ又はホールトラップが形成され易くなる。そして、トラップが形成されると、チャネル領域を流れる電子又はホールが、トラップに捕獲された電荷と散乱し、トランジスタにおける移動度が低下するという問題が発生する。
【０００６】
従って、この発明は、以上のような問題を解決し、ゲート絶縁膜中のトラップの発生を抑えつつ、短波長光の照射により、浅接合の拡散層を形成できるように改良した半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
この発明は、基板に、ゲート絶縁膜を介して、ゲート電極を形成するゲート電極形成工程と、少なくとも前記ゲート電極をマスクとして、フッ素イオンを注入するフッ素イオン注入工程と、少なくとも前記ゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、波長約１０００nm以下の光を、約１秒以内の時間照射する第１熱処理工程と、を備える。
【０００８】
この発明において、前記フッ素イオン注入工程は、前記不純物注入工程の後に行うものであってもよい。
また、この発明において、前記フッ素イオン注入工程は、約１×１０１５/cm2以上のフッ素イオンを注入するものであってもよい。
【０００９】
また、この発明は、前記第１熱処理工程の後に、温度約１０００℃以下で、約１秒以内の熱処理を加える第２熱処理工程を備えるものであってもよい。
また、この発明は、前記第１熱処理工程の前に、温度約６００℃以下で、約２分以内の熱処理を加える第３熱処理工程を備えるものであってもよい。
【００１０】
また、この発明は、前記拡散層形成工程の前に、前記拡散層を形成する領域を非晶質化する非晶質化工程を備えるものであってもよい。
【００１１】
また、この発明において、前記拡散層形成工程は、少なくとも前記ゲート電極をマスクとして、不純物を注入し、エクステンションを形成するエクステンション形成工程と、前記ゲート電極の側面に、サイドウォールを形成し、少なくとも前記ゲート電極及びサイドウォールをマスクとして、不純物を注入し、ソース/ドレインを形成するソース/ドレイン形成工程と、を備えるものであってもよい。
【発明の効果】
【００１２】
この発明においては、拡散層形成のための不純物注入の前又は後に、フッ素（Ｆ）イオンを注入する。従って、拡散層活性化のための熱処理において、短波長の光を照射し、ゲート絶縁膜中のＳｉ−Ｈが切断した場合にも、結合が切断したＳｉとＦとを結合させることができる。これにより、ゲート絶縁膜中には、結合力の強い、Ｓｉ−Ｆ結合を形成することができ、ゲート絶縁膜内のトラップの生成を抑えつつ、短波長光の照射による浅接合な拡散層を形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
また、実施の形態において、単に「基板」と表した場合には、その状態においてＳｉ基板２上に形成された素子等を含んだものを表すこととする。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を説明するための断面模式図である。
図１に示す断面において、Ｓｉ基板２上の素子分離４により分離された領域に、ｐＷＥＬＬ６が形成されている。ｐＷＥＬＬ６が形成されたＳｉ基板２上には、ゲート絶縁膜８が形成され、ゲート絶縁膜８上には、ゲート電極１０が形成されている。ゲート電極１０のゲート長は、約５０nmである。ゲート電極１０側面には、シリコン酸化膜１２が形成され、シリコン酸化膜１２の両側には、スペーサ１４が形成されている。また、スペーサ１４の外側には、サイドウォール１６が形成されている。
【００１５】
Ｓｉ基板２表面の、少なくともゲート電極１０が形成された領域の外周付近には、Ｈａｌｏ層１８が形成され、Ｈａｌｏ層１８よりも浅い部分に、エクステンション２０が形成されている。Ｈａｌｏ層１８は、エクステンション２０からのパンチスルーを防止するためのものである。また、エクステンション２０は不純物濃度が低く、接合の浅い拡散層である。エクステンションの接合深さは、約２０nmである。
【００１６】
また、Ｓｉ基板２表面の、少なくともゲート電極１０及びサイドウォール１６が形成された領域の外周付近には、ソース/ドレイン２２が形成されている。ソース/ドレイン２２は、エクステンション２０に比して、不純物濃度が高く、接合深さの深い拡散層である。ソース/ドレイン２２の接合深さは、約７０nmである。
また、ゲート電極１０の表面とソース/ドレイン２２の表面とは、それぞれシリサイド化され、ＮｉＳｉ層２４、２６が形成されている。
【００１７】
上述のようにＳｉ基板２上に形成されたゲート電極１０やサイドウォール１６等を埋め込んで、Ｓｉ基板２上には、シリコン窒化膜３２及びシリコン酸化膜３４が順に積層されている。また、シリコン窒化膜３２及びシリコン酸化膜３４を貫通して、ソース/ドレイン２２のＮｉＳｉ層２６上に接続するコンタクトプラグ３６が形成されている。また、シリコン酸化膜３４上には、絶縁膜３８が形成され、コンタクトプラグ３６に接続する位置に、Ｃｕ配線４０が形成されている。
【００１８】
以上説明した構造は、従来の半導体装置と類似するものである。但し、実施の形態１における半導体装置は、後述するが、エクステンション２０及びソース/ドレイン２２形成の不純物注入前又は後に、Ｓｉ基板２にフッ素（Ｆ）を注入している。これにより、ゲート絶縁膜８中には、多数のＳｉ−Ｆ結合が形成されされた状態となっている。従って、チャネル領域には電子トラップまたはホールトラップが生成される可能性が小さく、デバイス特性の良好な半導体装置となっている。
【００１９】
図２は、この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図１３は、半導体装置の各製造工程における状態を説明するための断面模式図である。
以下、図を参照して、この発明の実施の形態１における半導体装置の製造方法について具体的に説明する。
【００２０】
まず、図３を参照して、Ｓｉ基板２上に、素子分離４を形成した後（ステップＳ２）、Ｂイオンを注入し、ｐＷＥＬＬ６を形成する（ステップＳ４）。その後、ゲート絶縁膜８を形成する（ステップＳ６）。ゲート絶縁膜８としては、シリコン酸化膜、もしくはシリコン酸窒化膜と高誘電率膜との積層膜等を用いることが考えられる。次に、ゲート絶縁膜上にポリシリコン膜を形成し（ステップＳ８）、ポリシリコン膜上に、ポリシリコン膜エッチング用のハードマスク４２を形成する（ステップＳ１０）。その後、ハードマスク４２をマスクとして、ポリシリコン膜をプラズマエッチングすることにより、ポリシリコン膜からなるゲート電極１０を形成する（ステップＳ１２）。ここで、パターニング後のゲート電極１０のゲート長は、約５０nmとなるようにする。エッチング後、ハードマスク４２は、除去する。
【００２１】
次に、ゲート電極１０表面を酸化する（ステップＳ１４）。これにより、プラズマエッチングで受けた損傷を回復することができる。また、この工程により、図４に示すように、ゲート電極１０の表面には、シリコン酸化膜１２が形成される。
【００２２】
次に、図５に示すように、スペーサ１４を形成する（ステップＳ１６）。スペーサ１４は、まず、ゲート電極１０を覆うように、基板表面に、約１０nm程度のシリコン窒化膜を形成する。その後、エッチバックを行うことにより、ゲート電極１０の側面にのみシリコン窒化膜が残り、シリコン窒化膜からなるスペーサ１４が形成される。なお、このエッチバックの際、同時に、ゲート絶縁膜８のＳｉ基板２上に露出している部分も除去される。
【００２３】
次に、図６に示すように、Ｈａｌｏ層１８を形成する（ステップＳ１８）。Ｈａｌｏ層１８は、Ｂ又はＩｎイオンを２×１０１３/cm2程度、Ｂの場合は、１０keV程度、Ｉｎの場合は１５０keV程度のエネルギーで注入することにより形成される。Ｈａｌｏ層１８はパンチスルーストッパとして機能する。
【００２４】
次に、図７に示すように、エクステンション２０を形成する（ステップＳ２０）。エクステンション２０は、ゲート電極１０及び側面に形成されたスペーサ１４等をマスクとして、基板に、例えば、Ａｓイオンを、１×１０１５/cm2程度、２〜４keV程度のエネルギーで注入することにより形成される。
【００２５】
次に、サイドウォール１６を形成する（ステップＳ２２）。サイドウォール１６形成においては、まず、図８に示すように、シリコン酸化膜４４、シリコン窒化膜４６、シリコン酸化膜４８を順に、基板全面に形成する。次に、シリコン酸化膜４８及びシリコン窒化膜４６をエッチングバックし、ゲート電極１０の側面部分にのみ、シリコン酸化膜４８及びシリコン窒化膜４６を残す。その後、図９に示すように、最下層のシリコン酸化膜４４を、ウェットエッチングで選択的に除去する。これにより、Ｓｉ基板２に与える損傷を小さく抑えて、サイドウォール１６を形成することができる。
【００２６】
次に、ソース/ドレイン２２を形成する（ステップＳ２４）。ここで、ソース/ドレイン２２は、ゲート電極１０及びその側面に形成されたサイドウォール１６等をマスクとして、Ａｓイオンを、５×１０１５/cm2程度、４０keV程度のエネルギーで注入することにより形成される。
【００２７】
次に、図１０に示すように、Ｆイオンを注入する（ステップＳ２６）。Ｆイオンは、１×１０１６/cm2程度、１０keV程度のエネルギーで、Ｓｉ基板２及びゲート電極１０内に注入する。
次に、約６００℃、約２分間の熱処理を行う（ステップＳ２８）。これにより、Ｓｉ基板２及びゲート電極１０中に注入したＦイオンは、ゲート絶縁膜８にまで拡散する。
【００２８】
その後、図１１に示すように、フラッシュランプを用いて、波長１０００nm以下の波長を有する光を、約１ミリ秒間照射する（ステップＳ３０）。更に、続けて、約８００℃、約１秒間の熱処理を行う（ステップＳ３２）。
このフラッシュランプアニールによる熱処理により、ソース/ドレイン２２及びエクステンション２０に注入した不純物は活性化される。また、フラッシュランプアニールでは、ゲート絶縁膜８中のＳｉ―Ｈ結合が、多数切断されるものと考えられる。しかし、ここでは、Ｆイオンが予め注入され、ゲート絶縁膜８にまで拡散されている。従って、このフラッシュランプアニールと、その後の熱処理により、Ｓｉ−Ｈ結合切断により生じたＳｉのダングリングボンド及びもともと存在するＳｉのダングリングボンドと、Ｆイオンとが結合し、多数のＳｉ−Ｆ結合が形成される。この結合は、Ｓｉ−Ｈ結合に比して強固であるためフラッシュランプアニールで切断されず、Ｓｉ−Ｆ結合として、ゲート絶縁膜８中に存在することとなる。
【００２９】
次に、図１２に示すように、ＮｉＳｉ層２４、２６を形成する（ステップＳ３４）。ＮｉＳｉ層２４、２６形成においては、まず、基板全面にＮｉ膜を形成する。その後、熱処理を加えることにより、ＳｉがＮｉ膜と接する部分、即ち、ゲート電極１０とソース/ドレイン２２の表面において、ＳｉとＮｉとが反応し、ＮｉＳｉ層２４、２６が自己整合的に形成される。その後、未反応のＮｉ膜は除去される。
【００３０】
次に、Ｓｉ基板２上に形成されたゲート電極１０等を埋め込むようにして、基板上にシリコン窒化膜３２及びシリコン酸化膜３４を順に積層する（ステップＳ３６、Ｓ３８）。ここで、シリコン窒化膜３２は、コンタクトホール形成時のエッチングストッパ膜として機能する。その後、ＣＭＰにより、シリコン酸化膜３４表面を平坦化する（ステップＳ４０）。
【００３１】
次に、図１３に示すように、コンタクトプラグ３６を形成する（ステップＳ４２）。コンタクトプラグ３６は、まず、シリコン酸化膜３４及びシリコン窒化膜３２の所定の位置を貫通するように、エッチングによりコンタクトホールを開口し、コンタクトホール内にタングステン（Ｗ）等を埋め込み、表面を平坦化することにより形成される。
【００３２】
更に、シリコン酸化膜３４上に絶縁膜３８及びコンタクトプラグ３６に接続するＣｕ配線４０を形成することにより（ステップＳ４４、Ｓ４６）、図１に示すような半導体装置が形成される。
【００３３】
以上説明したように、実施の形態１においては、ソース/ドレイン２２形成後に、Ｆイオンを注入した後、フラッシュランプアニールを行う。ここで、フラッシュランプ照射の際、フラッシュランプ中の短波長の光により、ゲート絶縁膜８中に存在するＳｉ−Ｈ結合が切断される。しかし、このフラッシュランプとその後の熱処理により、結合が切断されたＳｉ及びもともと絶縁膜中に存在していたＳｉのダングリングボンドと、予め注入したＦイオンとが結合し、Ｓｉ−Ｆ結合を形成する。従って、ゲート絶縁膜中のトラップの生成を抑えることができる。また、実施の形態１においては、このように、トラップの発生を抑えつつ、一方で、フラッシュランプアニールを行うことにより、ソース/ドレイン２２及びエクステンション２０については、約２０nm以下の浅接合が実現されている。従って、実施の形態１におけば、デバイス特性の良好な、浅接合の拡散層を有する半導体装置を得ることができる。
【００３４】
なお、実施の形態１においては、ソース/ドレイン２２形成後に、Ｆイオンを注入する場合について説明した。しかし、この発明は、これに限るものではない。Ｆイオンは、ソース/ドレイン２２注入直前、あるいは、エクステンション２０形成前に行ってもよく、このようにしても同様の効果を得ることができる。
【００３５】
また、実施の形態１において、Ｆイオンの注入量を、１×１０１６/cm2とし、注入エネルギーを１０keVとする場合について説明した。しかし、この発明はこれに限るものではない。但し、効果的に、ゲート絶縁膜８中にＳｉ−Ｆ結合を形成するためには、Ｆイオンの注入量は、１×１０１５/cm2以上であることが望ましい。
【００３６】
また、実施の形態１においては、フラッシュランプアニールを行う場合について説明した。しかし、この発明において、拡散層の浅接合実現のための高温短時間の熱処理は、フラッシュランプを用いたものに限定されるものではない。この熱処理は、波長１０００nm以下程度の光を用いて、約１１００℃以上、１ミリ秒以下程度のものであればよく、他に例えば、レーザーアニール等が考えられる。但し、Ｓｉ―Ｆ結合の強度を考慮すると、このアニールに用いる光の波長は、約２００nm以上であることが好ましい。
【００３７】
また、実施の形態１においては、フラッシュランプアニールと、その後の８００℃程度、１秒以内の熱処理との、２段階の熱処理を行う場合について説明した。このように、フラッシュランプアニール後に約８００℃以下で１秒程度の熱処理を行っても、ソース/ドレイン２２の拡散等の問題は抑えることができる。また、フラッシュランプアニールにおいては、多くのＳｉ−Ｈ結合が切断される。従って、より確実に、注入したＦイオンとＳｉのダングリングボンドを結合させるためには、フラッシュランプアニール後に、フラッシュランプアニールよりも低温で短時間の熱処理を加えることが有効である。この熱処理は、約１０００℃以下、約１秒以内であることが望ましく、更に好適には、８００℃〜９００℃程度、約１秒以内であることが望ましい。但し、この発明は、これに限るものではなく、フラッシュランプアニールのみの熱処理であってもよい。フラッシュランプアニールのみであっても、ある程度、切断したＳｉ−Ｈ結合のＳｉ又はＳｉのダングリングボンドを、Ｓｉ−Ｆ結合とすることは可能であり、トラップの生成を抑制する効果は得ることができる。
【００３８】
また、実施の形態１においては、Ｆイオン注入後、フラッシュランプアニール前に、Ｆイオンを拡散させるため、６００℃程度、約２分間の熱処理を行う場合について説明した。これにより、注入したＦイオンを、予め、ゲート絶縁膜８中にまで拡散させておくことができ、その後の熱処理において、Ｓｉ−Ｆ結合を、より効果的に形成することができる。この拡散の温度は、必ずしもこれに限られるものではないが、ソース/ドレイン２２に注入した不純物の拡散を抑えるため、６００℃〜７００℃程度、約２分以内であることが望ましい。但し、この発明は、必ずしもこのような熱処理を含むものではない。このようなＦイオン拡散のための熱処理を行わない場合であっても、Ｆイオンは、ある程度ゲート絶縁膜８中にまで拡散されるため、その後の熱処理で、Ｓｉ−Ｆ結合を形成することはでき、ある程度の効果を得ることができる。
【００３９】
また、実施の形態１では、ソース/ドレイン２２及びエクステンション２０を形成する場合について説明した。しかし、この発明においては、必ずしもこのような構造に限るものではなく、一度の不純物の注入により、注入濃度及び注入深さの一律な拡散層を形成するような場合にも、適用することができる。
【００４０】
実施の形態２．
図１４、図１５は、この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
実施の形態２における半導体装置は、実施の形態１において説明した半導体装置と類似するものである。但し、実施の形態１においては、エクステンション２０形成前に、Ｓｉ基板２表面をアモルファス化（非晶質化）する。
【００４１】
具体的には、実施の形態１と同様の工程を経て、基板に、ゲート絶縁膜８、ゲート電極１０、シリコン酸化膜１２、スペーサ１４等を形成した後（ステップＳ２〜Ｓ１６）、実施の形態１と同様に、Ｈａｌｏ層１８を形成する。
その後、実施の形態２では、図１４に示すように、Ｓｉ基板２表面付近をアモルファス化し、アモルファス層５０を形成する。アモルファス層５０は、例えば、Ｇｅイオンを、１×１０１５/cm2程度、１０keV程度で注入することにより形成される。
【００４２】
次に、実施の形態１と同様に、エクステンション２０を形成する（ステップＳ２０）。但し、ここでは、アモルファス層５０が形成されていることから、その注入量は１×１０１５/cm2程度、注入エネルギーは２〜４keV程度とする。その後、サイドウォールを形成し、ソース/ドレイン２２を形成する（ステップＳ２２〜Ｓ２４）。アモルファス層５０が形成されていることを考慮し、ソース/ドレイン２２形成における不純物の注入量は５×１０１５/cm2程度、注入エネルギーは４０keV程度とする。更に、Ｆイオンを注入する（ステップＳ２６）。注入量は５×１０１５/cm2程度、注入エネルギーは１０keV程度とする。
【００４３】
その後、実施の形態１と同様に、フラッシュランプアニール等の熱処理を行う（ステップＳ２８〜Ｓ３２）。また、その後の工程も実施の形態１に説明したものと同様である。
【００４４】
以上説明したように、実施の形態２においては、拡散層を形成する領域を予めアモルファス化する。これにより、その後のエクステンション２０や、ソース/ドレイン２２形成のためのイオン注入では、より小さなエネルギーで十分に不純物を拡散させることができる。従って、拡散層をより浅接合化することができる。
【００４５】
また、実施の形態２においても、実施の形態１と同様に、フラッシュランプアニールを用いた活性化を行っている。このように、アモルファス化を用い、更にフラッシュランプアニールを用いることにより、拡散層の浅接合化を実現することができる。また、実施の形態２においては、フラッシュランプアニール照射前に、Ｆイオンの注入を行う。従って、フラッシュランプアニールによりＳｉ−Ｈ結合が切断された場合にも、Ｓｉのダングリングボンドを、Ｓｉ−Ｆ結合に置き換えることがでる。従って、トラップの生成を抑えることができ、浅接合な拡散層を実現しつつ、デバイス特性の良好な半導体装置を得ることができる。
【００４６】
なお、実施の形態２においては、アモルファス化のため、Ｇｅイオンを、約１×１０１５/cm2、１０keV程度のエネルギーで注入する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、Ｇｅイオンに代えて、Ｓｉイオン等を注入するものであってもよい。また、注入量や注入エネルギーについてもこれに限るものではなく、これらは、拡散層の接合深さを考慮して決定することができる。
【００４７】
また、実施の形態２においては、ソース/ドレイン２２形成用の不純物注入後に、Ｆイオンを注入する場合について説明した。しかし、この発明はこれに限るものではなく、実施の形態１に説明したように、ソール/ドレイン２２の注入前、あるいは、エクステンション２０の注入前であってもよく、また、更に、アモルファス層５０の注入前であってもよい。
【００４８】
なお、実施の形態１、２においては、ｎＭＯＳを形成する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ｐＭＯＳあるいはＣＭＯＳ等に適用することもできる。
【００４９】
なお、例えば、実施の形態１、２において、ステップＳ８〜Ｓ１０を実行することにより、この発明の「ゲート電極形成工程」が実行され、ステップＳ２６を実行することにより、この発明の「フッ素イオン注入工程」が実行され、ステップＳ２０〜Ｓ２４を実行することにより、「拡散層形成工程」が実行され、ステップＳ３０を実行することにより、「第１熱処理工程」が実行される。
【００５０】
また、例えば、実施の形態１、２において、ステップＳ３２を実行することにより、この発明の「第２熱処理工程」が実行され、ステップＳ２８を実行することにより、「第３熱処理工程」が実行される。また、例えば、実施の形態１、２において、ステップＳ２０を実行することにより、この発明の「エクステンション形成工程」が実行され、ステップＳ２２〜Ｓ２４を実行することにより、「ソース/ドレイン形成工程」が実行される。また、例えば、実施の形態２において、アモルファス層５０を形成することにより、この発明の「非晶質化工程」が実行される。
【図面の簡単な説明】
【００５１】
【図１】この発明の実施の形態１における半導体装置について説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１２】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１３】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１４】この発明の実施の形態２における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１５】この発明の実施の形態２における半導体装置の製造過程の状態を説明するための断面模式図である。
【符号の説明】
【００５２】
２  Ｓｉ基板
４  素子分離
６  ｐＷＥＬＬ
８  ゲート絶縁膜
１０  ゲート電極
１２  シリコン酸化膜
１４  スペーサ
１６  サイドウォール
１８  Ｈａｌｏ層
２０  エクステンション
２２  ソース/ドレイン
２４、２６  ＮｉＳｉ層
３２  シリコン窒化膜
３４  シリコン酸化膜
３６  コンタクトプラグ
３８  絶縁膜
４０  Ｃｕ配線
４２  ハードマスク
４４  シリコン酸化膜
４６  シリコン窒化膜
４８  シリコン酸化膜
５０  アモルファス層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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