(57)【要約】【課題】縦筋の要因やノイズ源を減少させつつ、任意のサイズのウィンドウ切り出し機能を実現できるようにする。【解決手段】シフトレジスタ２０とアドレスデコーダ３０との組み合わせからなる水平走査回路１５において、ウィンドウ切り出しを行わない場合は、シフトレジスタ２０のみで走査選択をし、ウィンドウ切り出しを行う場合は、アドレスデコーダ３０からのアドレス指定によってシフトレジスタ２０が走査選択していく、即ちいずれの動作モードの場合にも、基本的にシフトレジスタ２０のみが動作して走査選択を行う構成とすることで、任意のサイズのウィンドウ切り出しが行えないシフトレジスタ方式の欠点と、選択列変更時にアドレスのビットが動くことでノイズ源になってしまうアドレス指定方式の欠点を互いに補うようにする。【選択図】図４
2006140549.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次選択する垂直走査回路と、
前記垂直走査回路によって選択された行の各画素を順次選択する水平走査回路とを具備し、前記画素アレイ部の特定サイズの領域内における各画素の信号のみを読み出すウィンドウ切り出しが可能な固体撮像装置であって、
前記垂直走査回路および前記水平走査回路の少なくとも一方は、
前記ウィンドウ切り出しを行うときに、ウィンドウ切り出し開始位置のみをアドレス指定するアドレスデコーダと、
前記ウィンドウ切り出しを行わない動作モードでは初段のシフト段からシフト動作を開始し、前記ウィンドウ切り出しを行う動作モードでは前記アドレスデコーダからのアドレス指定を受けて、当該アドレスに対応するシフト段からシフト動作を開始することによって前記画素アレイ部の各画素を行単位または列単位で順次選択するシフトレジスタとを有する
ことを特徴とする固体撮像装置。
【請求項２】
前記シフトレジスタは、初段のシフト段からシフト動作を開始するモードと、最終段のシフト段からシフト動作を開始するモードとを切り替え可能である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記画素アレイ部は、前記画素の信号が実際に撮像した信号として用いられる有効画素領域の周囲に、前記画素の信号が黒レベルの基準となる信号として用いられるオプティカルブラック領域を有し、
前記シフトレジスタは、前記オプティカルブラック領域の最終行または最終列に対応するシフト段の出力信号を、ウィンドウ切り出し開始行または開始列に対応するシフト段に供給することで、前記ウィンドウ切り出しを行う動作モードでのシフト動作を開始する
ことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特にＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子に関する。
【背景技術】
【０００２】
光電変換素子を含む画素が行列状に２次元配置されてなる固体撮像装置では、画素アレイ部の特定サイズの領域内における各画素の信号のみを読み出すウィンドウ切り出し等の技術を用いて、信号を読み出す画素を減らしてフレームレートを上げることによって、読み出しの高速化を実現している。また、動体予測等、様々な用途でウィンドウ切り出しの技術は用いられている。
【０００３】
固体撮像装置のうち、Ｘ−Ｙアドレス型固体撮像素子の一種であるＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサでは、画素を走査選択するための走査回路が用いられている。ＣＭＯＳイメージセンサの走査回路は、大きく分類するとシフトレジスタ方式とアドレス指定方式とに分けられる。シフトレジスタ方式の走査回路は、確実に走査選択ができ、回路規模もアドレス指定方式の走査回路よりも小さい。
【０００４】
ただし、シフトレジスタ方式の走査回路では、特定のサイズのウィンドウ切り出しを行うことは可能であるが、任意のサイズのウィンドウ切り出しを行うことはできない。そのため、従来の走査回路では、任意のサイズのウィンドウ切り出しを行わない場合にはシフトレジスタ方式を用い、任意のサイズのウィンドウ切り出しを行う場合にはアドレス指定方式が用いられてきた。
【０００５】
しかし、アドレス指定方式の走査回路では、アドレスの変化時に全ビットが同じタイミングでは変化せず、各ビットによって変化のタイミングにはバラツキがある。そのため、従来の方式では、ラッチ回路等を用いることによってアドレス変化時のタイミングのバラツキを吸収している。
【０００６】
また、アドレス指定方式の走査回路では、隣の列を順次選択していく単純な走査選択動作時にもアドレスで制御して走査選択を行うため、動作としてはシフトレジスタよりも複雑になり誤動作を起こす可能性が高くなる問題点や、アドレス指定方式の場合、走査選択の際に選択列が変わる度にアドレスも変化するのでノイズ源になる問題点もある。
【０００７】
そのため、従来は、アドレス指定方式とシフトレジスタ方式とを組み合わせることで、任意のサイズのウィンドウ切り出しを行って画素の信号を読み出すようにしている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開２００１−４５３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記従来技術では、ウィンドウ切り出しを行わない場合や２つ以上の単位ブロックを走査するときにはアドレスが変化するためにノイズ源になるという問題点がある。また、ウィンドウ切り出しの際に、走査を止める場合や単位ブロック内の途中から走査する場合には、それぞれのタイミングでシフトレジスタにパルスを入力しているために、ウィンドウ切り出しの際には多くのパルスを必要とし、動作が複雑になるという問題点がある。さらに、回路構成が単位ブロックをアドレス指定する構造となっていることから、各ブロック間に論理回路が入っており、全列の出力が同負荷になっていないために、周期縦筋の発生の原因になる問題点がある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で順次選択する垂直走査回路と、前記垂直走査回路によって選択された行の各画素を順次選択する水平走査回路とを具備し、前記画素アレイ部の特定サイズの領域内における各画素の信号のみを読み出すウィンドウ切り出しが可能な固体撮像装置において、前記垂直走査回路および前記水平走査回路の少なくとも一方が、前記ウィンドウ切り出しを行うときに、ウィンドウ切り出し開始位置のみをアドレス指定するアドレスデコーダと、前記ウィンドウ切り出しを行わない動作モードでは初段のシフト段からシフト動作を開始し、前記ウィンドウ切り出しを行う動作モードでは前記アドレスデコーダからのアドレス指定を受けて、当該アドレスに対応するシフト段からシフト動作を開始することによって前記画素アレイ部の各画素を行単位または列単位で順次選択するシフトレジスタとを有する構成を採っている。
【００１１】
上記構成の固体撮像装置において、ウィンドウ切り出しを行わない場合には、シフトレジスタのみで走査選択をし、ウィンドウ切り出しを行う場合には、切り出し開始位置（行または列）を予め指定しておくことで、アドレスデコーダからのアドレス指定によってシフトレジスタが走査選択していく。すなわち、いずれの動作モードの場合にも、基本的にシフトレジスタのみが動作して走査選択を行う。したがって、全行または全列が同じ回路構成、即ち同じ負荷となり、負荷が異なることに起因して発生するタイミングずれ等に伴う出力段差が生じなく、しかもウィンドウ切り出しを行う際にアドレスは変化しない。
【発明の効果】
【００１２】
本発明によれば、ウィンドウ切り出しを行うモード、行わないモードのいずれの場合にも、基本的にシフトレジスタのみが動作して走査選択を行うことにより、全行または全列が同じ回路構成で、ウィンドウ切り出しを行う際にはアドレスが変化しないため、縦筋の要因やノイズ源を減少させつつ、任意のサイズのウィンドウ切り出し機能を実現でき、しかもウィンドウ切り出し時も切り出し開始位置のアドレスを指定するだけで良いため、アドレス指定方式よりも単純な動作となり、より誤作動が少ない走査回路を実現できることになる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成の一例を示すブロック図である。図１に示すように、本適用例に係るＣＭＯＳイメージセンサは、光電変換素子を含む画素１１、当該画素１１が行列状に２次元配置されてなる画素アレイ部１２、垂直走査回路１３、カラム回路（信号処理回路）１４、水平走査回路１５、水平信号線１６、出力回路１７およびタイミングジェネレータ（ＴＧ）１８等を有する構成となっている。画素アレイ部１２には、垂直画素列ごとに垂直信号線１２１が配線されている。
【００１５】
図２は、ある１つの画素１１についての画素回路の構成の一例を示す回路図である。図２から明らかなように、画素１１は、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１５として、例えばＮｃｈＭＯＳトランジスタを用いている。
【００１６】
転送トランジスタ１１２は、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスＴＲＧが与えられることによってＦＤ（フローティングディフュージョン）部１１６に転送する。リセットトランジスタ１１３は、ＦＤ部１１６と電源電圧ＶＤＤの電源ラインとの間に接続され、フォトダイオード１１１からの信号電荷の転送に先立って、ゲートにリセットパルスＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
【００１７】
増幅トランジスタ１１４は、リセットトランジスタ１１３によるリセット後のＦＤ部１１６の電位をリセットレベルとして、さらに転送トランジスタ１１２による転送後のＦＤ部１１６の電位を信号レベルとして出力する。選択トランジスタ１１５は、ゲートに選択パルスＳＥＬが与えられることによって画素１１を選択し、増幅トランジスタ１１４から順に供給されるリセットレベルおよび信号レベルを垂直信号線１２１に出力する。
【００１８】
なお、ここでは、画素１１が転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素構成の場合を例に挙げて説明したが、画素１１としては４トランジスタ構成のものに限られるものではなく、増幅トランジスタ１１４に選択トランジスタの機能を持たせた３トランジスタ構成のものを用いることも可能である。
【００１９】
画素アレイ部１２は、図３に示すように、画素の信号が実際に撮像した信号として用いられる有効画素領域１２２と、画素が遮光された状態で有効画素領域１２２の周辺に設けられ、画素の信号が黒レベルの基準となる信号として用いられるオプティカルブラック領域１２３とから構成されている。
【００２０】
再び図１において、垂直走査回路１３は、画素１１の転送トランジスタ１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号等の制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。カラム回路１４は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路やＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。
【００２１】
水平走査回路１５は、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平走査回路１５によって列単位で順次オン／オフ駆動される。
【００２２】
水平走査回路１５による走査選択により、カラム回路１４が列ごとに順次出力される画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、当該出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直走査回路１３、カラム回路１４および水平走査回路１５などの駆動制御を行う。
【００２３】
上記構成のＣＭＯＳイメージセンサでは、例えば、信号を読み出す画素１１を減らしてフレームレートを上げ、読み出しの高速化を図るために、画素アレイ部１２の特定サイズの領域内における画素１１の信号のみを読み出すウィンドウ切り出しが可能である。このウィンドウ切り出しにおいて、画素アレイ部１２における垂直方向のウィンドウ切り出し開始行は垂直走査回路１３によって決定され、水平方向のウィンドウ切り出し開始列は水平走査回路１５によって決定される。
【００２４】
そして、本発明では、ウィンドウ切り出しを行わない通常の撮像モード時における垂直走査および水平走査を行うことに加えて、ウィンドウ切り出しモード時におけるウィンドウ切り出し開始位置（切り出し開始行／切り出し開始列）を決定する垂直走査回路１３および水平走査回路１５の具体的な構成を特徴としている。
【００２５】
以下では、水平走査回路１５の場合を例に挙げてその構成および動作について具体的に説明するが、基本的な考え方は垂直走査回路１２についても同じである。したがって、本発明は、水平走査回路１５への適用に限られるものではなく、垂直走査回路１２にも同様に適用できる。
【００２６】
図４は、本発明に係る水平走査回路１５の構成の一例を示すブロック図である。図４に示すように、本水平走査回路１５は、シフトレジスタ２０およびアドレスデコーダ３０を有し、シフトレジスタ方式とアドレス指定方式とを併用し、隣の列を順次走査選択する単純な走査動作のときにはシフトレジスタ２０のみを用い、ウィンドウ切り出しを行う走査動作のときはアドレスデコーダ３０によるアドレス指定によってウィンドウ切り出し開始列のみを指定して任意サイズのウィンドウを決定し、走査選択についてはシフトレジスタ２０が行うようにすることを特徴としている。
【００２７】
すなわち、シフトレジスタ２０を用いたシフトレジスタ方式と、アドレスデコーダ３０を用いたアドレス指定方式とを組み合わせることにより、任意のサイズのウィンドウ切り出しが行えないシフトレジスタ方式の欠点と、選択位置（列または行）変更時にアドレスのビットが動くことでノイズ源になってしまうアドレス指定方式の欠点を互いに補うようにした回路構成となっている。
【００２８】
シフトレジスタ２０は、画素アレイ部１２の水平方向の画素数Ｎに対応した数の単位回路（シフト段）が縦続接続されてなり、２つの駆動パルスＨＨ１，ＨＨ２に同期してシフト動作を行い、そのシフト動作によって各シフト段から水平走査パルスＨＯＵＴ１〜ＨＯＵＴｎを順に出力するとともに、リセット信号ＨＲＳＴに応答してリセット動作を行う。アドレスデコーダ３０は、予め指定されたウィンドウ切り出し開始列のアドレス信号に基づいて、シフトレジスタ２０のウィンドウ切り出し開始列に対応したシフト段をアドレス指定にて選択する。アドレスの形式については、バイナリ、グレイコード等、その形式は問わない。
【００２９】
以下、シフトレジスタ２０の具体的な実施例について説明する。
【００３０】
（実施例１）
図５は、本発明の実施例１に係るシフトレジスタ２０Ａの単位回路（シフト段）の構成を示す回路図である。本実施例に係るシフトレジスタ２０Ａの単位回路は、フリップフロップ（Ｆ／Ｆ）２１Ａと、Ｆ／Ｆ入力部２２Ａとを有する構成となっている。
【００３１】
図５において、フリップフロップ２１Ａは、シフトレジスタ２０Ａの各シフト段の基本をなす回路部分であり、ＮＯＲゲート２１１、ＮＡＮＤゲート２１２、２つのインバータ２１３，２１４および４つのスイッチ回路２１５〜２１８によって構成されている。
【００３２】
ＮＯＲゲート２１１はリセット信号ＨＲＳＴを一方の入力とし、ＮＡＮＤゲート２１２はリセット信号ＨＲＳＴの逆相の信号ＸＨＲＳＴを一方の入力としている。ＮＯＲゲート２１１の出力信号は、本シフト段の出力信号ＨＯＵＴとして導出され、かつ次段のシフト段に供給されるとともに、インバータ２１３で反転された後、スイッチ回路２１５によって選択的にＮＯＲゲート２１１にその他方の入力として供給される。
【００３３】
ＮＡＮＤゲート２１２の出力信号は、スイッチ回路２１６によってＮＯＲゲート２１１にその他方の入力として選択的に供給されるとともに、インバータ２１４で反転された後、スイッチ回路２１７によってＮＡＮＤゲート２１２にその他方の入力として選択的に供給される。スイッチ回路２１５〜２１８は、例えばＣＭＯＳスイッチによって構成されている。そして、スイッチ回路２１５，２１６は、駆動パルスＨＨ１，ＸＨＨ１に同期して相補的にオン／オフ動作（一方がオン状態のとき他方がオフ状態）を行う。スイッチ回路２１７，２１８は、駆動パルスＨＨ２，ＸＨＨ２に同期して相補的にオン／オフ動作（一方がオン状態のとき他方がオフ状態）を行う。
【００３４】
Ｆ／Ｆ入力部２２Ａは、アドレスデコーダ３０からアドレス信号を取り込む回路部分であり、ＮＡＮＤゲート２２１、５つのインバータ２２２〜２２６および３つのスイッチ回路２２７〜２２９によって構成されている。
【００３５】
ＮＡＮＤゲート２２１は、アドレスデコーダ３０から供給されるウィンドウ切り出し開始列アドレス信号ＨＡＤＤを一方の入力とし、モード切替信号ＨＷＩＮを他方の入力とする。モード切替信号ＨＷＩＮは、Ｈ”レベルのときにウィンドウ切り出しモードを設定する。ＮＡＮＤゲート２２１の出力信号は、直接スイッチ回路２２７，２２８に供給されるとともに、インバータ２２２で反転されてスイッチ回路２２７，２２８に供給される。スイッチ回路２２７，２２８は、例えばＣＭＯＳスイッチによって構成されており、ＮＡＮＤゲート２２１の出力信号に同期して相補的にオン／オフ動作（一方がオン状態のとき他方がオフ状態）を行う。
【００３６】
スイッチ回路２２７は、ＮＡＮＤゲート２２１の出力信号が“Ｈ”レベルのときにオンとなって前段のシフト段の出力信号を選択的に自段の入力信号ＨＳＩＮとして取り込む。スイッチ回路２２８は、ＮＡＮＤゲート２２１の出力信号が“Ｌ”レベルのときにオンとなってインバータ２２３，２２４を介して入力されるスタート信号ＨＳＴを取り込む。
【００３７】
スイッチ回路２２９は、例えはＣＭＯＳスイッチによって構成されており、インバータ２２５，２２６を介して与えられる入力制御信号ＨＳＨＵＴに応じてオン／オフ動作を行うことにより、スイッチ回路２２７を通過して入力信号ＨＳＩＮまたはスイッチ回路２２８を通過したスタート信号ＨＳＴのフリップフロップ２１Ａへの供給／遮断を制御する。すなわち、スイッチ回路２２９は、入力シャッタ信号ＨＳＨＵＴが“Ｌ”レベルのときに入力信号ＨＳＩＮまたはスタート信号ＨＳＴをフリップフロップ２１Ａへ供給し、入力制御信号ＨＳＨＵＴが“Ｈ”レベルのときにその供給を遮断する。
【００３８】
スイッチ回路２２９を通過した入力信号ＨＳＩＮまたはスタート信号ＨＳＴは、駆動パルスＨＨ２に同期してオン／オフ動作するスイッチ回路２１８によってフリップフロップ２１Ａに取り込まれる。
【００３９】
上記構成の基本回路（シフト段）は、水平方向の画素数Ｎに対応した数だけ縦続接続されることにより、実施例１に係るシフトレジスタ２０Ａを構成する。
【００４０】
図６は、上記構成の基本回路によって構成されたシフトレジスタ２０Ａの要部の構成を示す回路図であり、図中、図５と同等部分には同一符号を付して示している。ここでは、主に、シフトレジスタ２０Ａの水平方向の画素中心から左側の回路部分の一部を抜き出して示している。
【００４１】
図６において、シフトレジスタ２０Ａには、３本の制御線２３〜２５とグランド線２６とがシフト段の配列方向に沿って配線されている。制御線２３は、水平方向の画素中心から左側の各列に対応したシフト段にスタート信号ＨＳＴを伝送する。すなわち、水平方向の画素中心から左側の各列に対応したシフト段におけるＦ／Ｆ入力部２２Ａのインバータ２２３の入力端が制御線２３に接続されている。制御線２４は、有効画素領域１２２の各列に対応したシフト段にモード切替信号ＨＷＩＮを伝送する。すなわち、各シフト段におけるＦ／Ｆ入力部２２ＡのＮＡＮＤゲート２２１のＨＷＩＮ入力端が制御線２４に接続されている。
【００４２】
制御線２５は、有効画素領域１２２の１列目に対応したシフト段に入力制御信号ＨＳＨＵＴに代えてモード切替信号ＨＷＩＮを伝送する。すなわち、有効画素領域１２２の１列目に対応したシフト段におけるインバータ２２５の入力端のみが制御線２５に接続され、他のシフト段におけるＦ／Ｆ入力部２２Ａのインバータ２２５の入力端がグランド線２６に接続されている。
【００４３】
また、グランド線２６には、水平オプティカルブラック領域１２３の各列に対応したシフト段のＦ／Ｆ入力部２２ＡにおけるＮＡＮＤゲート２２１の各ＨＡＤＤ入力端が接続されている。因みに、有効画素領域１２２の各列に対応したシフト段のＦ／Ｆ入力部２２ＡにおけるＮＡＮＤゲート２２１の各ＨＡＤＤ入力端には、アドレスデコーダ３０からウィンドウ切り出し開始列アドレス信号ＨＡＤＤ<0>〜ＨＡＤＤ<n+1>が、水平方向の画素中心に関して左右対称に供給される。グランド線２６にはさらに、水平方向の画素中心から右側の各列に対応したシフト段におけるＦ／Ｆ入力部２２Ａのインバータ２２３の入力端が接続されている。
【００４４】
上記構成のシフトレジスタ２０Ａでは、次の三つをポイントとしている。
【００４５】
先ず一つは、有効画素領域１２２の1列目に対応したシフト段におけるインバータ２２５の入力端のみを制御線２５に接続している点である。このように接続することにより、ウィンドウ切り出しモード時は、有効画素領域１２２の1列目に対応したシフト段におけるインバータ２２５に対して、“Ｌ”レベルの入力制御信号ＨＳＨＵＴに代えて“Ｈ”レベルのモード切替信号ＨＷＩＮが入力されることで、スイッチ回路２２９がオフ状態となる。これにより、水平オプティカルブラック領域１２３と有効画素領域１２２とが切り離されるため、水平オプティカルブラック領域１２３から有効画素領域１２２には信号がシフトされなくなる。
【００４６】
二つ目のポイントは、水平オプティカルブラック領域１２３の各列に対応したシフト段におけるＮＡＮＤゲート２２１のＨＡＤＤ入力端を接地し、アドレスデコーダ３０からアドレス信号を入力しないようにしている点である。これにより、水平オプティカルブラック領域１２３においては、通常動作時にも、ウィンドウ切り出し時にも、前段のシフト段から供給される入力信号ＨＳＩＮをスイッチ回路２２７によって取り込み、スイッチ回路２２９を介してフリップフロップ２１Ａに供給することによりシフト動作が行われ、当該シフト動作によって走査選択されていく。
【００４７】
三つ目のポイントは、水平方向の画素中心よりも右側の各列に対応したシフト段において、インバータ２２３の入力端を接地している点である。このようにすることにより、ウィンドウ切り出し開始列選択時に画素中心から反対側にスタート信号ＨＳＴが入力されるのを防いでいる。
【００４８】
以上の３つのポイントを踏まえた上で、上記構成のシフトレジスタ２０Ａおよびアドレスデコーダ３０を用いた水平走査回路１５の動作について説明する。
【００４９】
先ず、ウィンドウ切り出しモードのオフ時、つまりモード切替信号ＨＷＩＮが“Ｌ”レベルであるときには、ウィンドウ切り出し開始列アドレス信号ＨＡＤＤに関係なくスイッチ回路２２７はオン状態、スイッチ回路２２８はオフ状態となり、またスイッチ回路２２９もオン状態となる。したがって、前段のシフト段から供給される入力信号ＨＳＩＮがスイッチ回路２２７によって取り込まれ、スイッチ回路２２９を介してフリップフロップ２１Ａに供給される。
【００５０】
そして、フリップフロップ２１Ａが駆動パルスＨＨ１，ＨＨ２に同期してシフト動作を行い、Ｆ／Ｆ入力部２２Ａから供給される前段のシフト段からの入力信号ＨＳＩＮを次段のシフト段にシフトすることで、順次隣の列を選択していく。すなわち、ウィンドウ切り出しモードのオフ時には、シフトレジスタ２０Ａのシフト動作のみによって列が走査選択されていく。
【００５１】
次に、ウィンドウ切り出しモードのオン時、つまりモード切替信号ＨＷＩＮが“Ｈ”レベルであるときには、ウィンドウ切り出しモードのオフ時と同様に、前段のシフト段から供給される入力信号ＨＳＩＮがＦ／Ｆ入力部２２Ａによって取り込まれ、フリップフロップ２１Ａによってシフトされていく。このとき、アドレス信号は予めウィンドウ切り出し開始列のアドレスを選択しておく。
【００５２】
シフトレジスタ２０Ａにおいて、左水平オプティカルブラック領域１２３の最終段まで信号がシフトされると、先述したように、有効画素領域１２２の1列目に対応したシフト段におけるインバータ２２５の入力端が制御線２５に接続されており、当該インバータ２２５には“Ｈ”レベルのモード切替信号ＨＷＩＮが入力されるために、スイッチ回路２２９がオフ状態となる。これにより、自段のフリップフロップ２１Ａは前段の出力部とは切り離されるために、信号は有効画素領域１２２の1列目にはシフトされない。
【００５３】
そのとき、予め選択されていたウィンドウ切り出し開始列に対応したシフト段においては、ウィンドウ切り出し開始列アドレス信号ＨＡＤＤによってスイッチ回路２２７がオフ状態、スイッチ回路２２８がオン状態になるため、スタート信号ＨＳＴがスイッチ回路２２８によって取り込まれ、スイッチ回路２２９を介してフリップフロップ２１Ａに供給される。すなわち、前段から切り離されることで前段からの信号を受け付けなくなり、その代わりにスタート信号ＨＳＴをフリップフロップ２１Ａに入力することで、順次隣の列を選択(シフト)していく。
【００５４】
ここで、スタート信号ＨＳＴについては、例えば、カウンタを用いて水平オプティカルブラック領域１２３を走査選択している間、クロック等の現在選択している列が判別できる信号をカウントしておき、水平オプティカルブラック領域１２３の最終段まで信号がシフトされると同時にインバータ２２３に入力されることになる。
【００５５】
このようにして、ウィンドウ切り出し開始列のシフト段にスタート信号ＨＳＴが入力され、当該スタート信号ＨＳＴをシフトしていくことで、順次シフトレジスタ２０Ａによって走査選択される。
【００５６】
アドレス構成は、図７に示しているように、水平方向の画素中心から対称な構成になっているため、ウィンドウ切り出し開始列と同じアドレスが入力されている列のフリップフロップ２１Ａはスイッチ回路２１５〜２１８が切り替わっており、前段の信号を受け付けない。したがって、ウィンドウ切り出し開始列と同じアドレスが入力されている列の前段までシフトされると、次の列は前段の出力を受け付けないためにシフトされずに読み出しが終了する。
【００５７】
以上のようにして、シフトレジスタ２０Ａによるシフトレジスタ方式と、アドレスデコーダ３０によるアドレス指定方式とを組み合わせることにより、走査選択動作と任意サイズのウィンドウ切り出し動作を実現している。また、図７のアドレス構成にすると、ウィンドウ切り出しモードオフ時とウィンドウ切り出しモードオン時で画素中心が異なってしまう。
【００５８】
このことについては、図８の水平有効画素数５００の場合を例に挙げて説明する。例えば、アドレス１２５を指定すると、図９に示すように、左側の列はアドレス１２５が入力されている列から読み出され、右側の列はアドレス１２５が入力される列の前段までシフトされるため、左側の列は１２６列、右側の列は１２５列読み出される。
【００５９】
そのために、ウィンドウ切り出しを行わない通常読み出し時とは、水平方向の画素中心が1画素分異なってしまう。これに対して、図１０に示すように、水平方向の画素中心のすぐ右の列にはアドレスを入れず、画素中心の左右で1列アドレスがずれた構造にする等の工夫をすると画素中心を揃えることができる。また、回路構成としては全列同じ回路構成になっており、出力段差が生じないようになっている。
【００６０】
上述したように、実施例１に係るシフトレジスタ２０Ａとアドレスデコーダ３０との組み合わせからなる水平走査回路１５においては、ウィンドウ切り出しを行わない場合は、シフトレジスタ２０Ａのみで走査選択をし、ウィンドウ切り出しを行う場合は、アドレスデコーダ３０からのアドレス指定によってシフトレジスタ２０Ａが走査選択していく、即ちいずれの動作モードの場合にも、基本的にシフトレジスタ２０Ａのみが動作して走査選択を行う構成としたことで、全列が同じ回路構成、即ち同じ負荷となり、負荷が異なることに起因して発生するタイミングずれ等に伴う出力段差が生じなく、しかもウィンドウ切り出しを行う際にアドレスは変化しない。したがって、縦筋の要因やノイズ源を減少させつつ、任意のサイズのウィンドウ切り出し機能を実現でき、しかもウィンドウ切り出し時も切り出し開始列のアドレスを指定するだけで良いため、アドレス指定方式よりも単純な動作となり、より誤作動が少ない水平走査回路１５を実現できる。
【００６１】
（実施例２）
図１１は、本発明の実施例２に係るシフトレジスタ２０Ｂの単位回路（シフト段）の構成を示す回路図であり、図中、図５と同等部分には同一符号を付して示している。本実施例に係るシフトレジスタ２０Ｂの単位回路は、撮像画像の左右を反転する左右反転読み出し機能に対応可能な回路であり、フリップフロップ２１Ｂと、Ｆ／Ｆ入力部２２Ｂとを有し、フリップフロップ２１Ｂについては実施例１のフリップフロップ２１Ａと全く同じ構成、即ちＮＯＲゲート２１１、ＮＡＮＤゲート２１２、２つのインバータ２１３，２１４および４つのスイッチ回路２１５〜２１８からなる構成となっている。
【００６２】
一方、Ｆ／Ｆ入力部２２Ｂは、実施例１のＦ／Ｆ入力部２２Ａと基本的な構成、即ちＮＡＮＤゲート２２１、５つのインバータ２２２〜２２６および３つのスイッチ回路２２７〜２２９からなる構成については同じであり、これに加えて例えばＣＭＯＳスイッチからなる２つのスイッチ回路２３０，２３１を有する構成となっている。
【００６３】
スイッチ回路２３０は、左右正転読み出し時に“Ｈ”レベルとなる第１の制御信号ＨＮおよびその反転信号ＸＨＮに応答してオン状態となることにより、前段のシフト段からの出力信号を自段の入力信号ＨＳＩＮとして取り込んで、スイッチ回路２２７，２２９を介してフリップフロップ２１Ｂに入力する。ここで、左右正転読み出しとは、これまで通常読み出しと呼んでいた読み出し方法で、左右反転読み出しと区別するために左右正転読み出しと呼ぶことにする。
【００６４】
スイッチ回路２３１は、左右反転読み出し時に“Ｈ”レベルとなる第２の制御信号ＨＲおよびその反転信号ＸＨＲに応答してオン状態となることにより、前段のシフト段(左右正転読み出し時には後段に当たるシフト段)からの出力信号をＸＨＳＩＮとして取り込んで、スイッチ回路２２７，２２９を介してフリップフロップ２１Ｂに入力する。
【００６５】
図１２は、上記構成の基本回路によって構成されたシフトレジスタ２０Ｂの要部の構成を示す回路図であり、図中、図１１と同等部分には同一符号を付して示している。ここでは、主に、シフトレジスタ２０Ｂの水平方向の画素中心から左側の回路部分の一部を抜き出して示している。
【００６６】
図１２において、制御線２４，２５およびグランド線２６に対する接続関係は、基本的に実施例１の場合と同じである。ただし、制御線２３については、水平方向の画素中心を基準に左側用の制御線２３Ｌと右側用の制御線２３Ｒとを設け、制御線２３Ｌによって正転読み出し用のスタート信号ＨＳＴを伝送し、制御線２３Ｒによって反転読み出し用のスタート信号ＸＨＳＴを伝送するようにしている。
【００６７】
そして、実施例１ではグランド線２６に接続（接地）していた、画素中心よりも右側の各列に対応したシフト段において、インバータ２２３の入力端を制御線２３Ｒに接続することで、左右反転読み出し機能を実現している。また、第１の制御信号ＨＮおよびその反転信号ＸＨＮを伝送する制御線２７Ａ，２７Ｂおよび第２の制御信号ＨＲおよびその反転信号ＸＨＲを伝送する制御線２８Ａ，２８Ｂも、シフト段の配列方向に沿って配線されている。
【００６８】
上記構成の実施例２に係るシフトレジスタ２０Ｂにおいて、左右正転読み出し時は、第１の制御信号ＨＮが“Ｈ”レベルになることによってスイッチ回路２３０がオン状態となり(このとき、スイッチ回路２３１はオフ状態)、左右反転読み出し時は、第２の制御信号ＨＲが“Ｈ”レベルになることによってスイッチ回路２３１がオン状態となる(このとき、スイッチ回路２３０はオフ状態)。
【００６９】
したがって、左右反転読み出し時は、スイッチ回路２３１によって前段のシフト段からの出力信号の反転信号を自段の反転入力信号ＸＨＳＩＮとして取り込んで、スイッチ回路２２７，２２９を介してフリップフロップ２１Ｂに入力するとともに、画素中心よりも右側の各列に対応したシフト段に対しては反転読み出し用のスタート信号ＸＨＳＴを入力することで、実施例１の機能に左右反転読み出し機能、左右反転読み出し時のウィンドウ切り出し機能を追加し、左右反転機能＋ウィンドウ切り出し機能を実現することができる。
【００７０】
上述したように、実施例２に係るシフトレジスタ２０Ｂとアドレスデコーダ３０との組み合わせからなる水平走査回路１５によれば、実施例１に係るシフトレジスタ２０Ａを用いた場合と同様に作用効果を得ることができることに加えて、左右反転機能にも簡単に対応できるという利点がある。
【００７１】
ここで、ウィンドウ切り出し動作時にカウンタを用いて水平オプティカルブラック領域１２３の列をカウントするようにすると、カウンタの分だけ回路規模が大きくなり、またカウンタが動作することでノイズ源になる懸念がある。その対策として為されたのが、以下に説明する変形例である。
【００７２】
（実施例２の変形例）
図１３は、実施例２に係るシフトレジスタ２０Ｂの変形例を示す回路図であり、図中、図１２と同等部分には同一符号を付して示している。
【００７３】
本変形例に係るシフトレジスタ２０Ｂでは、水平オプティカルブラック領域１２３の最終列の出力信号を、有効画素領域１２２の各列に対応したシフト段に対してスタート信号ＨＳＴとして供給することで、ウィンドウ切り出し時のシフト動作を開始し、ウィンドウ切り出しの際にウィンドウ切り出し開始位置のみのアドレス指定によってウィンドウ切り出し機能を実現できるようにしている。
【００７４】
具体的には、左水平オプティカルブラック領域の最終列の出力信号は、画素中心よりも左の各列に対応したシフト段に対してバッファ２９Ｌを介して入力され、右水平オプティカルブラック領域の最終列の出力信号は、画素中心よりも右の各列に対応したシフト段に対してバッファ２９Ｒを介して入力されている。
【００７５】
本変形例に係るシフトレジスタ２０Ｂ′では、通常動作時においてはこれまで述べた回路動作と同様であるが、ウィンドウ切り出し時の動作が若干異なる。ウィンドウ切り出し時の動作を簡単に説明する。
【００７６】
先ず、ウィンドウ切り出し開始列のアドレスを指定し固定する。次に、初段のシフト段からスタートパルス(Start Pulse)が入力され、左水平オプティカルブラック領域の最終列までシフトされると、左水平オプティカルブラック領域の最終列の出力信号が切り出し開始列に対応するシフト段に対してスタート信号ＨＳＴとして入力され、ウィンドウ切り出し開始列に対応したシフト段から順次シフトされて行く。
【００７７】
図１１、図１２に示した実施例２に係るシフトレジスタ２０Ｂと同様に、左右反転読み出し時は第２の制御信号ＨＲを“Ｈ”レベルにし、スタートパルス(Start Pulse)を最終段（右水平オプティカルブラック領域の初段）のシフト段から入力する。これにより、右水平オプティカルブラック領域の最終列までシフトされると、正転読み出し時と同様に予め指定されていたウィンドウ切り出し開始列に対応したシフト段に対して、右水平オプティカルブラック領域の最終列の出力信号がスタート信号ＨＳＴとして入力され、順次シフトされていく。
【００７８】
上記変形例に係るシフトレジスタ２０Ｂ′の回路構成によれば、ウィンドウ切り出し動作時に水平オプティカルブラック領域１２３の列をカウントするためのカウンタが不要となるため、ノイズ源が減少するという作用効果が得られる。
【図面の簡単な説明】
【００７９】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の一例を示すブロック図である。
【図２】画素回路の構成の一例を示す回路図である。
【図３】画素アレイ部における有効画素領域とオプティカルブラック領域との位置関係を示す図である。
【図４】本発明に係る水平走査回路の構成の一例を示すブロック図である。
【図５】本発明の実施例１に係るシフトレジスタの単位回路の構成を示す回路図である。
【図６】実施例１に係るシフトレジスタの要部の構成を示す回路図である。
【図７】水平走査回路のアドレス構成の一例を示す図である。
【図８】ウィンドウ切り出しモードオフ時とウィンドウ切り出しモードオン時で画素中心が異なることについての説明に供する図（その１）である。
【図９】ウィンドウ切り出しモードオフ時とウィンドウ切り出しモードオン時で画素中心が異なることについての説明に供する図（その２）である。
【図１０】水平走査回路のアドレス構成の他の例を示す図である。
【図１１】本発明の実施例２に係るシフトレジスタの単位回路の構成を示す回路図である。
【図１２】実施例２に係るシフトレジスタの要部の構成を示す回路図である。
【図１３】実施例に係るシフトレジスタの変形例を示す回路図である。
【符号の説明】
【００８０】
１１…画素、１２…画素アレイ部、１３…垂直走査回路、１４…カラム回路、１５…水平走査回路、１６…水平信号線、１７…出力回路、１８…タイミングジェネレータ、２０，２０Ａ，２０Ｂ…シフトレジスタ、２１Ａ，２１Ｂ…フリップフロップ、２２Ａ，２２Ｂ…Ｆ／Ｆ（フリップフロップ）入力部、３０…アドレスデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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