(57)【要約】【課題】  後続するコンタクト・ホール工程で使用される層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを提供する。【解決手段】  エッチング停止層は、１０Ω−ｃｍより大きい抵抗を有する高抵抗膜である。この結果、ゲート部において５Vより大きい高電圧を駆動する場合のリークを防止し、破壊電圧は向上する。高電圧用デバイスの製造方法は、現在の低電圧デバイスの製造工程と中電圧デバイスの製造工程と混載可能である。【選択図】  図１
2006156990.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の高電圧デバイス領域を覆うゲート構造と、
前記半導体基板の前記高電圧デバイス領域に形成され、前記ゲート構造の側壁の側面に沿って近接する少なくとも１つの拡散領域と、
前記ゲート構造と前記少なくとも１つの拡散領域とを覆うエッチング停止層と、
前記エッチング停止層を覆う層間絶縁層と、
から構成される半導体デバイスであって、
前記エッチング停止層は10Ω−ｃｍより大きな抵抗を有し、
前記層間絶縁層は、前記エッチング停止層と前記層間絶縁層とを貫通する少なくとも一つのコンタクト・ホールを有することを特徴とする半導体デバイス。
【請求項２】
前記エッチング停止層が、約55%より大きなシリコン重量モル％を有するシリコンオキシナイトライド材料以外の誘電体材料から選定されることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記エッチング停止層が、シリコンナイトライド層からなることを特徴とする請求項１記載の半導体デバイス。
【請求項４】
前記エッチング停止層が、酸化シリコン層とシリコンナイトライド層からなることを特徴とする請求項１記載の半導体デバイス。
【請求項５】
前記エッチング停止層が、約55%未満のシリコン重量モル％を有するシリコンオキシナイトライド層からなることを特徴とする請求項１記載の半導体デバイス。
【請求項６】
前記半導体デバイスが、５Ｖより大きな電源電圧で動作する高電圧用トランンジスターであることを特徴とする請求項１記載の半導体デバイス。
【請求項７】
高電圧デバイス領域を有する半導体基板を提供し、
前記半導体基板の前記高電圧デバイス領域を覆うゲート構造を形成し、
前記半導体基板の前記高電圧デバイス領域において、前記ゲート構造の側壁の側面に近接する少なくとも一つの拡散領域を形成し、
前記ゲート構造と前記少なくとも一つの拡散領域とを覆うエッチング停止層を、１０Ω−cmより大きな抵抗を有して形成し、
前記エッチング停止層を覆う層間絶縁層を形成し、
前記層間絶縁層と前記エッチング停止層を貫通する少なくとも一つのコンタクト・ホールを形成したことを特徴とする半導体デバイスの製造方法。
【請求項８】
前記エッチング停止層が、約55%より大きなシリコン重量モル％を有するシリコンオキシナイトライド材料以外の誘電体材料から選定されることを特徴とする請求項７記載の半導体デバイスの製造方法。
【請求項９】
前記エッチング停止層が、シリコンナイトライド層からなることを特徴とする請求項７記載の半導体デバイスの製造方法。
【請求項１０】
前記エッチング停止層が、酸化シリコン層とシリコンナイトライド層からなることを特徴とする請求項７記載の半導体デバイスの製造方法。
【請求項１１】
前記エッチング停止層が、約55%未満のシリコン重量モル％を有するシリコンオキシナイトライド層からなることを特徴とする請求項７記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧用トランジスタ・デバイスに関するものである。特に、リーク防止と破壊電圧向上を図る層間絶縁エッチング停止層を有する高電圧用トランジスタ・デバイスに関するものである。
【背景技術】
【０００２】
高電圧用デバイスは、LCD（液晶ディスプレイ）駆動用IC，電力管理装置，電源，不揮発性記憶装置，通信回路そして制御回路等の幾多の用途に対して、極めて望ましいものである。特に、LCD駆動用ICは、その動作中に、LCD駆動用の高電圧動作と共に、関連する論理回路駆動のために、低電圧及び中電圧動作を必要とする。単一チップ上で、異なった破壊電圧を有するデバイスが必要とされるため、高電圧デバイス製造工程を、現在の低電圧及び中電圧デバイスの製造工程と混載可能とすることが、重要な問題となっている。
【０００３】
一般的に、大部分の高電圧用金属酸化膜半導体（MOS）トランジスタは、チャンネル内の水平方向電界を低下させる手段として、ゲートとソース／ドレイン間の絶縁層を厚くしている。またその代わりとして、絶縁層の下部のドリフト領域とソース／ドレイン領域下部の遷移領域は、低ド−プとして、必要な電圧傾度を与えている。上記二種の方策は、ソース／ドレイン領域における接合部の破壊電圧を増加することができ、例えば５Ｖより大きな高電圧を印加しても、MOSトランジスタの正常な動作が可能となる。高圧用トランジスタの一つの型式として、DMOS（二重拡散型ドレインMOS）トランジスタがあるが、これは、電流進路の方向によって、VDMOS（垂直方向型DMOS）とLDMOS（横方向型MOS）に分類される。ここに参考のために取り入れたカオ他の米国特許第6,468,870号には、層間絶縁層を有するLDMOSトランジスタの製造方法が記載されている。
【０００４】
従来、ソース／ドレイン領域は、層間絶縁（ILD）層に作られたコンタクト・ホールを充填する上部導電層と電気的に接続されている。コンタクト・ホール形成後のエッチング条件が回路構造を損傷しないよう、回路構造上にエッチング停止層を形成することが、しばしば要望される。ここに参考のために取り込んだツァイ他の米国特許第6,630,398号は、酸窒化ケイ素エッチング停止層での境界の無いコンタクトを記述している。また、ここに参考のために取り込んだチェイン他の米国特許第6,235,653号とフー他の米国特許第6,316,348号は、エッチング停止層として約58%と62%間の重量モル％のシリコンを有するシリコンリッチオキシナイトライド膜について記述している。
【特許文献１】米国特許第6,468,870号明細書
【特許文献２】米国特許第6,630,398号明細書
【特許文献３】米国特許第6,235,653号明細書
【特許文献４】米国特許第6,316,348号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなシリコンリッチSiON膜は、高電圧デバイスの利用における緩衝用絶縁としては充分ではない。何故ならば、シリコンリッチSiON膜は、リーク電流を流す余剰リークを発生するからである。余剰リーク経路は、ゲートからソースへ流れる大きなリーク電流の原因となり、その結果、ゲート酸化物の破壊電圧を低下させる。チップの信頼度試験を行うと、高電圧用MOSトランジスタに実装されたシリコンリッチSiON膜は、GOI（ゲート酸化物の完全性）試験で不合格となり、またドレイン電流の時間依存性を招くことが明らかとなっている。
【課題を解決するための手段】
【０００６】
本発明の実施例は、リークを防止し破壊電圧を向上させるために１０Ω−ｃｍより大きな抵抗を有する層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを包含するものである。
【０００７】
本発明の一つの態様は、半導体デバイスと高電圧用トランジスタ・デバイス向けの半導体デバイス製造方法を提供するものである。半導体基板の高電圧用デバイス領域を覆って、ゲート構造が形成される。少なくとも一つの拡散領域が、該半導体基板の該高電圧デバイス領域に形成され、該ゲート構造の側壁の側面に整列している。エッチング停止層が、該ゲート構造と、該少なくとも一つの拡散領域を覆って形成されていて、該エッチング停止層が１０Ω−ｃｍより大きな抵抗を有する。層間絶縁層が該エッチング停止層を覆って形成されていて、少なくとも一つのコンタクト・ホールが、該層間絶縁層と該エッチング停止層とを貫通し、少なくとも一つの該拡散領域を露出させている。エッチング停止層は、シリコンリッチのSiON以外の任意の誘電体から選定される。
【０００８】
本発明のもう一つの態様は、以下のように構成される高電圧用トランジスタ・デバイスを提供するものである。第一の導電型ウェル及び該第一の導電型ウェルの側面に近接する第二の導電型ウェルを有する半導体基板を有する。該半導体基板を覆うゲート構造において、該ゲート構造の二つの側壁が、第一の誘電体スペーサと第二の誘電体スペーサで各々覆れている。該第一の導電型ウェルに形成されるソース領域において、該ソース領域の縁部が、該第一の誘電体スペーサの外部側壁とほぼ整列している。該第二の導電型ウェルに形成されるドレイン領域において、該ドレイン領域の縁部が、該第二の誘電体スペーサの外部側壁とほぼ整列している。第一の導電型ウェルに形成されて該ソース領域から横方向に伸びるLDD領域において、該LDD領域の縁部が、該ゲート構造の側壁とほぼ整列している。該第二の導電型ウェル内にあり該ドレイン領域の側面に近接するトレンチ絶縁構造において、該ゲート構造が、該トレンチ絶縁構造の一部を覆っている。該ゲート構造、該ソース領域及び該ドレイン領域を覆う該エッチング停止層において、エッチング停止層が１０Ω−ｃｍより大きな抵抗を有している。そして、該エッチング停止層を覆う層間絶縁層において、二つのコンタクト・ホールが該層間絶縁層と該エッチング停止層を貫通して、該ソース領域と該ドレイン領域とを各々露出させている。
【０００９】
本発明のもう一つの態様は、以下のごとく構成される高電圧用トランジスタ・デバイスを提供するものである。互いに横方向に離間する第一のウェル及び第二のウェルを有する半導体基板において、該第一のウェル及び該第二のウェルが、同一の導電型である。該半導体基板を覆うゲート構造において、該ゲート構造の二つの側壁が、第一の誘電体スペーサと第二の誘電体スペーサで各々覆れている。該第一のウェルに形成されるソース領域において、該ソース領域の縁部が、第一の誘電体スペーサの外部側壁とほぼ整列している。該第二のウェルに形成されるドレイン領域において、該ドレイン領域の縁部が、第二の誘電体スペーサの外部側壁とほぼ整列している。該第一のウェルにあって該ソース領域の側面に隣接する第一のトレンチ絶縁構造において、該ゲート構造が、該第一のトレンチ絶縁構造の一部を覆っている。該第二のウェルにあって該ドレイン領域の側面に隣接する第二のトレンチ絶縁構造において、該ゲート構造が、該第二のトレンチ絶縁構造の一部を覆っている。該ゲート構造、該ソース領域及び該ドレイン領域を覆っているエッチング停止層において、該エッチング停止層が、１０Ω−ｃｍ以上の抵抗を有している。そして、該エッチング停止層を覆っている層間絶縁層において、二つのコンタクト・ホールが該層間絶縁層と該エッチング停止層を貫通して、該ソース領域と該ドレイン領域と各々露出させている。
【００１０】
本発明のもう一つの態様は、以下のごとく構成される高電圧用トランジスタ・デバイスを提供するものである。半導体基板を覆うゲート構造において、該ゲート構造の二の側壁が、第一の誘電体スペーサと第二の誘電体スペーサで各々覆れている。該半導体基板に形成されるソース領域において、該ソース領域の縁部が、該第一の誘電体スペーサの外部側壁とほぼ整列している。該半導体基板に形成されるドレイン領域において、該ドレイン領域の縁部が、該第二の誘電体スペーサの外部側壁とほぼ整列している。該半導体基板に形成され、該ソース領域から横方向に伸びるLDD領域において、該LDD領域の縁部が、該ゲート構造の側壁とほぼ整列している。該半導体基板に形成され、該ドレイン領域を囲む拡散層拡張領域において、該ゲート構造が、該拡散層拡張領域の一部を覆っている。該ゲート構造、該ソース領域及び該ドレイン領域を覆うエッチング停止層において、該エッチング停止層が１０Ω−ｃｍより大きな抵抗を有している。そして、該エッチング停止層を覆う層間絶縁層において、二つのコンタクト・ホールが該層間絶縁層と該エッチング停止層を貫通して、該ソース領域と該ドレイン領域と各々露出させている。
【００１１】
本発明のもう一つの態様は、以下のごとく構成される高電圧用トランジスタ・デバイスを提供するものである。半導体基板を覆うゲート構造において、該ゲート構造の二つの側壁が第一の誘電体スペーサと第二の誘電体スペーサで各々覆れている。該半導体基板に形成されるソース領域において、該ソース領域の縁部が、該第一の誘電体スペーサの外部側壁とほぼ整列している。該半導体基板に形成されたドレイン領域において、該ドレイン領域の縁部が、該第二の誘電体スペーサの外部側壁とほぼ整列している。該半導体基板に形成され、該ソース領域を囲む第一の拡散層拡張領域において、該ゲート構造が、該第一の拡散層拡張領域の一部を覆っている。該半導体基板に形成され、該ドレイン領域を囲む第二の拡散層拡張領域において、該ゲート構造が該第二の拡散層拡張領域の一部を覆っている。該ゲート構造，該ソース領域及び該ドレイン領域を覆うエッチング停止層において、該エッチング停止層が１０Ω−ｃｍより大きな抵抗を有している。そして、該エッチング停止層を覆う層間絶縁層において、二つのコンタクト・ホールが該層間絶縁層と該エッチング停止層を貫通して、該ソース領域と該ドレイン領域と各々露出させている。
【発明を実施するための最良の形態】
【００１２】
本発明の好ましい実施例は、後続するコンタクト・ホールの製造工程で使用される、層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを提供するものである。この好ましい実施例におけるエッチング停止層は、シリコンリッチSiON以外の任意の誘電体から選択される。この結果、シリコンリッチSiONのエッチング停止層を使用したことにより、従来技術における前記問題点を打開するものである。本発明では、特に、高電圧用デバイスの製造工程におけるコンタクト・ホール製造のためのILD層の下部にあるエッチング停止層として、１０Ω−ｃｍより大きな抵抗を有する高抵抗誘電体膜を提供するものである。この結果、高電圧用トランジスタ・デバイスのゲート部分で、例えば、５Ｖより大きな高電圧を駆動する場合のリークを防止する所望の緩衝絶縁性が実現される。高抵抗誘電体膜は、ゲート部分からソース部分へ向かう余剰リーク経路を抑制するので、ゲート酸化物の破壊電圧が向上し、GOI試験をパスして時間依存性の問題を解決するものである。本発明の高電圧用デバイスの製造工程は、後工程がほとんど全体工程と同じであるので、現在の低電圧、中電圧デバイスの製造工程とも、また、混載可能である。
【００１３】
本発明の開示で終始使用される言葉「エッチング停止」とは、一つの層、或いは、その層の中間に形成される層のことで、エッチング停止層の上部の層と異なる材料から成るもので、上部層の材料よりもエッチング速度を大幅に遅くする特性を有することが好ましい。この結果、このエッチング停止層は、特定のエッチング工程を終了させる時間を明確に示してくれるのである。本発明の一つの実施例において、このエッチング停止層は、窒化ケイ素（シリコンナイトライド）（SiｘNｙ）の単層であるが、ここで、xとyは、原子の組成比を表す変数であり、以後単にSiNと称する。使用される用語に関係なく、SiN膜を形成するために使用される形成工程とパラメータに応じて、膜の成分、多分実質的な成分は、水素であることが理解される。本発明のもう一つの実施例において、エッチング停止層は、酸化シリコンとSiNから構成される多層である。本発明のさらに他の実施例において、エッチング停止層は、シリコンリッチではないシリコンオキシナイトライド層であり、以下「非シリコンリッチSiｘOｙNｚ」と称し、ここでx，ｙ及びｚは、原子の組成比を表す変数であり、以後単に「非シリコンリッチSiON」と称する。また、同じく水素が膜の１つの成分となる。本発明の開示で終始使用される言葉「非シリコンリッチSiON」とは、約55％よりも小さなシリコン・重量モル％有するSiONのことである。例えば、本発明の一実施例において、非シリコンリッチSiONにおけるシリコン対酸素対窒素の原子の組成比は、約１２：２１：４２である。従来の高電圧用デバイスと比較すると、シリコンリッチSiON膜におけるシリコン対酸素対窒素の原子の組成比は、約１５８：７２：１４４である。
【００１４】
本発明の開示で終始使用される言葉「高電圧トランジスタ・デバイス」とは、５Ｖよりも高い電源電圧、主として１０Ｖから８０Ｖで動作するMOSトランジスタのことである。本発明は、LCDドライバー用IC，電力管理用装置，電源，不揮発性記憶装置，通信回路，そして制御回路のような非常に多くの高電圧利用に対する、集積回路製造，マイクロエレクトロニクス装置製造，光エレクトロニクス装置の製造などの、これに限定はされないが、多くの製造業者、工場そして工業への広範囲な適用性を有する。殊に、本発明は、１２Ｖから６０Ｖの範囲に適用されるLCDドライバー技術に最適な高電圧用MOSトランジスタを提供するものである。本発明は、非対称型高電圧用MOSトランジスタ或いは対称型高電圧用MOSトランジスタを製造するために、STI（浅溝絶縁）技術、或いは、LOCOS（シリコンの部分的酸化）絶縁技術を採用する。この技術において、高電圧用MOSトランジスタ構造は、電流経路の方向により、DMOSトランジスタ，LDMOSトランジスタ及びVDMOSトランジスタを包含する。
【００１５】
本実施例について、詳細に説明する。その実施例を添付図面で説明する。必要に応じて、同じ部分或いは類似の部分に言及する図面と説明には、同じ参照番号を使用する。図面では、一実施例の形状と厚みは、明確性と便宜性のために誇張して書いてある。本説明は、とりわけ本発明による装置と、より直接的に連携して、装置の各部を形成する要素に関して行うものである。特に図示せず或いは説明しない要素は、当業者にとって周知である種々の形態をとるものであることを理解されたい。さらに、一つの層が他の層の上に在る、或いは、基板の上に在ると説明する場合は、直接他層の上に、或いは、直接基板上にあることを示すが、或いは中間層が介在する場合もある。
【００１６】
ここに、図１の断面図は、本発明のよる非対称型NMOSデバイスの典型的な例を説明している。半導体基板10は、好ましくはP型シリコン基板であるが、高電圧デバイス領域HVのアクティブ領域に形成されたPウェル12とNウェル14から構成される。半導体基板10は、シリコン、絶縁体上のシリコン（SOI）、絶縁体上のSiGe、或いは、これらの組み合わせを有するが、これらに限定はされるものでは無い。Pウェル12を形成する適切なドーパントは、ドーズ量約6.0×1012ion/cm2から9.0×1012ion/cm2の範囲のボロン（B）とBF２を包含する。Nウェル14を形成する適切なドーパントは、ドーズ量約6.0×1012ion/cm2から9.0×1012ion/cm2の範囲の砒素（As）、アンチモン（Sb）およびリン（P）を包含する。また、高電圧トランジスタ領域に対する閾値電圧調整イオンは、半導体基板10に打ち込まれ、閾値電圧調整領域15が形成される。STI構造16a，16bは、半導体基板10中に形成され、高電圧デバイス領域HVのアクティブ領域を規定する。もう一つのSTI構造18は、半導体基板10のアクティブ領域の一部に形成される。好ましくは、STI構造18は、Nウェル14中に形成され、後ほど詳述するゲートのドレイン側に存在する。STI構造16a，16b，18は、従来周知の方法で作成されるので、その説明は省略する。
【００１７】
ゲート誘電体層20とゲート電極層22から構成されるゲート構造は、半導体基板10のアクティブ領域の一部に形成され、公知技術である従来の膜形成法、リソグラフィー・パターニングとドライエッチング法を使用して作られる。ゲート構造のドレイン側は、STI構造18の一部とNウェル14の隣接部を覆っている。ゲート誘電体層20は、酸化シリコン，シリコンオキシナイトライド，シリコンナイトライド，高誘電体（例えば、K＞4.0），遷移金属酸化物および希土類金属酸化物から、従来技術のいずれかの製造工程、例えば、熱酸化法や化学的気相堆積法（CVD）を使用して形成される。ゲート誘電層20の厚さは、高電圧デバイス技術のスケーリングの要求に対して具体的に選定される。ゲート電極層22は、多結晶シリコン，アモルファス多結晶シリコン，ドープ多結晶シリコン，多結晶シリコン・ゲルマニュウム，金属，或いはこれらの組み合わせから、CVD，スパッタリング，或いは熱成長プロセスを使用して、形成されてもよい。
【００１８】
低ドープイオン打ち込みプロセスは、種々のドーパントを使用して半導体基板10に打ち込みを行い、Pウェル12に位置するLDD（低ドープ・ドレイン）領域24を、好ましくはN―領域を形成する。LDD領域24の縁部は、ほぼゲート構造の側壁と整列している。低ドープイオン打ち込みプロセスは、約１から約100KeV間のエネルギーで、約１×1013から約１×1015ions/cm2のドーズ量で実施されてもよい。膜形成、リソグラフィー、マスキングの諸技術、および、ドライエッチングプロセスにおける進歩により、ゲート構造の側壁に沿う誘電体スペーサ26が形成されることが可能となった。誘電体スペーサ26は、シリコンナイトライド層，酸化シリコン層，シリコンオキシナイトライド層，酸化シリコンとシリコンナイトライドとの交互層，或いは、これらの組み合わせから形成される。次に高濃度ドープイオン打ち込みプロセスが実施され、誘電体スペーサ26がマスクとして使用され、種々のドーパントが半導体基板10に打ち込まれ、その結果、Pウェル12におけるソース領域28とNウェル14におけるドレイン領域30として各々機能するN＋領域が形成されることになる。ソース領域28とドレイン領域30の両縁部は各々、誘電体スペーサ26の外側壁とほぼ整列している。ドレイン領域30は、STI構造18とSTI構造16b間のNウェル14に形成され、ゲート構造のドレイン側から然るべき距離を隔てている。高濃度ドープイオン打ち込みプロセスは、約１から100KeV間のエネルギーで、約５×1013から１×1016ions/cm2間のドーズ量で実施されてもよい。コバルト，タングステン，チタニュウム，ニッケルなどの耐熱性金属を使用する任意のメタルシリサイド層32が、ゲート電極層22の表面、ソース領域28の表面、そしてドレイン領域30の表面に、これら表面の抵抗値低減のために形成されてもよい。
【００１９】
一旦高電圧用トランジスタが直上に完成すると、エッチング停止層34が、半導体基板10上に形成される。エッチング停止層34は、好ましくは、約55%より大きなシリコン重量モル％を有するシリコンリッチSiON以外の任意の誘電体から選定される。殊に、エッチング停止層34は、１０Ω−ｃｍより大きな抵抗値を有する高抵抗膜であり、ゲート側において、例えば５Ｖより大きな高電圧を駆動する場合、余剰リーク経路を抑制する所望の緩衝絶縁作用を実現する。本発明の一実施例において、エッチング停止層34は、LPCVD（低圧化学気相堆積法）、PECVD（プラズマ化学気相堆積法）、そして将来開発される膜形成手法などの種々の膜形成技術のいずれかを使用して作られるSiN層である。より具体的には、SiN層は、約200mTorr（１mTorr＝0.133322Pa）と400mTorrの間の圧力、約300℃と800℃の間の温度でSiH４，NH3，SiCl2H2或いはN2の混合反応ガスを使用して膜形成されてもよく、約100オングストローム（１オングストローム＝0.1nm）から約1000オングストロームの膜厚に達する。
【００２０】
本発明のさらにもう一つの実施例において、エッチング停止層34は、酸化シリコン層とSiN層から成っている。酸化シリコン層は、熱酸化法，LPCVD，PECVDおよび将来開発される膜形成手法などの種々の技術のいずれかを使用して形成されてもよい。さらに具体的には、酸化シリコン層は、SiH４とN2Oの混合反応ガスによるPECVD法を使用して形成されてもよい。酸化シリコン層は、SiH４とN2Oの混合反応ガスによるPECVD法を使用して形成されてもよい。酸化シリコン層は、約700℃と950℃の間の温度でLPCVD法を使用して、成長させてもまたよく、約10オングストロームから約1000オングストロームの膜厚に達する。多層エッチング停止層を使用する一つの実施例において、酸化シリコン層は、シリコンナイトライド層に薄い層で重ねて形成される。多層エッチング停止層を使用するもう一つの実施例において、シリコンナイトライド層は、酸化シリコン層に重ねて形成される。酸化シリコン層及びシリコンナイトライド層の厚さは、誘電性の要求に対して特定される。
【００２１】
本発明のさらにもう一つの実施例において、エッチング停止層34は、約55％よりも低いシリコン・重量モルパーセントを有する非シリコンリッチSiON層となっている。非シリコンリッチSiON層は、LPCVD、PECVDおよび将来開発される膜形成手法などの種々の技術の任意のものを使用して、形成してもよい。実際に適用する場合、約300℃と600℃の間の温度で、N2O，SiH４，He或いはNH3からなる混合反応ガスを使用したPECVDにより形成された非シリコンリッチSiON層が使用され、SiON層は約100オングストロームから約1000オングストロームの膜厚に達する。
【００２２】
ILD層36は、エッチング停止層34上に形成され、次に、必要な場合は、化学的・機械的研磨（CMP）を適用して研磨される。ILD層36は、酸化シリコン層，ノンドープケイ酸塩ガラス（USG），フッ化ケイ酸塩ガラス（FSG），フッ素ドープ・テトラエチル・オルソケイ酸塩（FTEOS），水素−シルセスキオキサン（HSQ），低誘電率を有する（例えば、誘電率値k＜4.0）同様な材料，などを含有していてもよいが、これらに限定はされない。このILD層36は、約3000オングストロームと8000オングストロームの間の厚さを有する。
【００２３】
このILD層形成後、ソース領域28とドレイン領域30とを電気的に連結する導電性材料40が充填される部分配線を設けるためにコンタクト・ホール38が形成される。コンタクト・ホール38は、標準的なリソグラフィー作業とエッチング作業を使用して形成される。例えば、フォトレジスト層（図示なし）がILD層36に塗布され、次に露光してコンタクト・ホール38の潜像パターン特性をフォトレジスト層に付与し、現像して、コンタクト・ホール38の位置に在るILD層36上で、潜像パターンを、マスクされた場所とマスクされない場所を確定する最終画像パターンに変換する。そして、エッチング停止層34に対して超低速エッチング速度を有しエッチングが停止する非等方性エッチング（例えば、プラズマ・エッチング或いは反応イオン・エッチング）のような、適切なエッチング処理のいずれかによる主エッチング処理により、ILD層36のマスクされなかった部分が除去される。ILD層36として、USG或いはFSGを使用する場合、主エッチング手法として、10から20sccmのC4F8、10から20sccmのC2F6、30から50sccmのCOおよびArなどのエッチャントを使用する。
【００２４】
エッチング停止層34のある部分が、第二エッチング処理により、ILD層36とメタルシリサイド層32を損傷すること無く、マスクされなかった部分から除去される。第二エッチング処理は、エッチング所要時間10〜80秒で、約10〜200mTorrの間の圧力で、O2、C2F6、C4F8、CH2F2およびHeなどのエッチャント・ガスを使用する非等方性エッチングである。従って、コンタクト・ホール38は、ILD層36とエッチング停止層34において完成し、ソース領域28とドレイン領域30にわたるとメタルシリサイド層32を露出させ、次に、パターン化されたフォトレジストは、除去される。
【００２５】
図２は、本発明による非対称型PMOSデバイスの実施例を説明する断面図である。図１における説明と同じか類似の説明は、省略する。非対称型NMOSデバイスと比較すると、高電圧デバイス領域HVのアクティブ領域に作られた非対称型絶縁型PMOSデバイスは、Nウェル14とPウェル12の下部に在るN型の埋め込み層（NBL）11を有する。そして、このデバイスでは、LDD領域24aは、Nウェル14に形成されたP-領域であり、ソース領域28は、Nウェル14に形成されたP+領域であり、ドレイン領域30は、Pウェル12に形成されたP+領域である。
【００２６】
図３は、本発明による絶縁型NMOSデバイスの実施例を説明する断面図である。図１における説明と同じか類似の説明は、省略する。非対称型NMOSデバイスと比較すると、高電圧デバイス領域HVのアクティブ領域に作られた絶縁型NMOSデバイスは、さらに、Pウェル12とNウェル14の下部のN型の埋め込み層（NBL）11を有する。そして、このデバイスでは、ソース領域28は、N+領域29aとP+領域29bから構成されている。
【００２７】
図４は、本発明による対称型NMOSデバイスの実施例を説明する断面図である。図１における説明と同じか類似の説明は、省略する。非対称型NMOSデバイスと比較すると、高電圧デバイス領域HVのアクティブ領域に作られた対称型NMOSデバイスは、Pウェル12から隔離された２個のNウェル14a，14bと、Nウェル14a，14bに形成された２つのSTI構造18a，18bから各々構成される。ゲート構造のソース側は、STI構造18a一部分とNウェル14aの隣接部分を覆い、ゲート構造ドレイン側は、STI構造18b部分とNウェル14bの隣接部分を覆っている。
【００２８】
図５は、本発明による対称型PMOSデバイスの実施例を説明する断面図である。図２における説明と同じか類似の説明は、省略する。非対称型PMOSデバイスと比較すると、高電圧デバイス領域HVのアクティブ領域に作られた対称型PMOSデバイスは、二つの隔離されたPウェル12a，12bに形成される二つのSTI構造18a，18bを各々有する。もう一つのNウェル14cは、二つのPウェル12a，12b間に挟まれている。ゲート構造のソース側は、STI構造18a部分とPウェル12aの隣接部分を覆い、ゲート構造ドレイン側は、STI構造18bの一部分とPウェル12bの隣接部分を覆っている。
【００２９】
図６は、本発明による非対称型DDDMOSトランジスタの実施例を説明する断面図である。図１における説明と同じか類似の説明は、省略する。非対称型LDMOSトランジスタと比較すると、非対称型DDDMOSトランジスタは、半導体基板10に形成された二つのフィールド酸化領域17a，17bから構成され、高電圧デバイス領域HVのアクティブ領域を規定する。フィールド酸化領域17a，17bは、従来周知のLOCOS絶縁技術により作られるので、その説明は省略する。ゲート構造のドレイン側に隣接する拡散層拡張領域31は、ドレイン領域30を囲み、二重拡散ドレイン領域を構成する。拡散層拡張領域31は、比較的低ドーズ量の比較的大きな領域を有し、ドレイン領域30は、比較的高ドーズ量の比較的小さい領域を有する。NMOSトランジスタにとって基本的なことであるが、拡散層拡張領域31は、約6.0×1012ions/cm2から9.0×1012ions/cm2の範囲のドーズ量を有するN領域であり、ドレイン領域30とソース領域28は、約5×1013から1×1016ions/cm2の範囲のドーズ量を有するN+領域である。PMOSトランジスタに対する基本なことであるが、拡散層拡張領域31は、約6.0×1012 ions/cm2から9.0×1012ions/cm2の範囲のドーズ量を有するP領域であり、ドレイン領域30とソース領域28は、約5×1013から1×1016ions/cm2の範囲のドーズ量を有するP+領域である。
【００３０】
図７は、本発明による対称型DDDMOSトランジスタの実施例を説明する断面図である。図６における説明と同じか類似の説明は、省略する。非対称型DDDMOSトランジスタと比較すると、対称型DDDMOSトランジスタは、二つのフィールド酸化領域17a、17b間の二つの隔離拡散層拡張領域31a，31bから構成される。ゲート構造のソース側に隣接する拡散層拡張領域31aは、ソース28を囲み、二重拡散ソース領域を構築する。これと対称的に、ゲート構造のドレイン側に隣接する拡散層拡張領域31bは、ドレイン領域30を囲み、二重拡散ドレイン領域を構築する。
【００３１】
本発明は、その好ましい実施例を説明したが、本発明を、ここに開示した実施例そのままに限定するつもりはない。この技術における当業者は、このほか、種々の代替案、修正案を、本発明の範囲と精神から逸脱することなく作成可能である。故に、本発明の範囲は、以下の請求項とその均等物により、規定され保護されるべきである。
【図面の簡単な説明】
【００３２】
【図１】本発明による非対称型NMOSデバイスの実施例を説明する断面図である。
【図２】本発明による非対称型PMOSデバイスの実施例を説明する断面図である。
【図３】本発明による絶縁型NMOSデバイスの実施例を説明する断面図である。
【図４】本発明による対称型NMOSデバイスの実施例を説明する断面図である。
【図５】本発明による対称型PMOSデバイスの実施例を説明する断面図である。
【図６】本発明による非対称型DDDMOSデバイスの実施例を説明する断面図である。
【図７】本発明による対称型DDDMOSデバイスの実施例を説明する断面図である。
【符号の説明】
【００３３】
10  半導体基板
20  ゲート誘電体層（ゲート構造）
22  ゲート電極層（ゲート構造）
24，24a  LDD領域（拡散領域）
28  ソース領域（拡散領域）
30  ドレイン領域（拡散領域）
31，31a，31b  拡散層拡張領域（拡散領域）
34  エッチング停止層
36  層間絶縁層（ILD層）
38  コンタクト・ホール
HV  高電圧デバイス領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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