(57)【要約】【課題】  ＭＯＳＦＥＴ構造を用いた、小型で、検出感度が高いＭＥＭＳ素子と、ＣＭＯＳ製造プロセスによる安価なＭＥＭＳ素子の製造方法を提供する。【解決手段】  ＭＥＭＳ素子１０は、Ｓｉ基板２０にＭＯＳＦＥＴを形成する工程を用いて製造されるＭＥＭＳ素子であって、ＭＯＳＦＥＴを構成するソース領域３２とドレイン領域３１とゲート酸化膜６５とゲート酸化膜６５の表面に形成されるゲート電極５０と、を備え、ゲート酸化膜６５をエッチング工程により除去し、ゲート電極５０とＳｉ基板２０との間に第１の空隙を開設し、ゲート電極５０が外力によって変形し、第１の空隙７０の大きさが変化することで発生するゲート容量の変化をドレイン電流の変化として検出する。また、このＭＥＭＳ素子１０は、ＣＭＯＳ製造プロセスによって製造される。【選択図】      図１
2006167814.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板にＭＯＳＦＥＴを形成する工程を用いて製造されるＭＥＭＳ素子であって、
前記ＭＯＳＦＥＴを構成するソース領域とドレイン領域とゲート酸化膜と該ゲート酸化膜の表面に形成されるゲート電極と、を備え、
前記ゲート酸化膜をエッチング工程により除去し、前記ゲート電極と前記Ｓｉ基板との間に第１の空隙を開設し、
前記ゲート電極が外力によって変形し、前記第１の空隙の大きさが変化することで発生するゲート容量の変化をドレイン電流の変化として検出することを特徴とするＭＥＭＳ素子。
【請求項２】
請求項１に記載のＭＥＭＳ素子において、
前記ゲート電極が、前記Ｓｉ基板の表面に形成されるアンカー接続部に接続されるアンカー部と、可撓性を有する梁部と、前記Ｓｉ基板の表面との対向面と、を備えるポリシリコン構造体であることを特徴とするＭＥＭＳ素子。
【請求項３】
請求項１または請求項２に記載のＭＥＭＳ素子において、
前記梁部と前記Ｓｉ基板との間に、前記ゲート酸化膜と連続して形成されている犠牲層を除去することによって開設される第２の空隙を有し、
前記第１の空隙が前記第２の空隙よりも小さく設定されていることを特徴とするＭＥＭＳ素子。
【請求項４】
請求項１ないし請求項３のいずれか一項に記載のＭＥＭＳ素子において、
前記アンカー部が、前記犠牲層に形成されるアンカー接続部に接続形成されていることを特徴とするＭＥＭＳ素子。
【請求項５】
請求項１ないし請求項４のいずれか一項に記載のＭＥＭＳ素子において、
前記アンカー部の周縁に、少なくとも前記梁部の幅の１／２以上の平面大きさを有する鍔部が設けられていることを特徴とするＭＥＭＳ素子。
【請求項６】
Ｓｉ基板上に形成されるＭＯＳＦＥＴを形成する工程を用いて製造するＭＥＭＳ素子の製造方法であって、
Ｓｉ基板の表面に素子分離による選択酸化層からなる犠牲層を構成する工程と、
前記Ｓｉ基板の表面と前記犠牲層の表面にわたってゲート酸化膜を形成する工程と、
前記ゲート酸化膜の表面にゲート電極としてのポリシリコン構造体を形成する工程と、
前記ゲート電極を挟んでドレイン領域及びソース領域を形成する工程と、
前記ゲート酸化膜と前記犠牲層とを除去する工程と、
を含むことを特徴とするＭＥＭＳ素子の製造方法。
【請求項７】
請求項１ないし請求項５のいずれか一項に記載の構造を有し、請求項６に記載の製造方法によって製造されたＭＥＭＳ素子が、圧力センサであることを特徴とするＭＥＭＳ素子。
【請求項８】
請求項１ないし請求項５のいずれか一項に記載の構造を有し、請求項６に記載の製造方法によって製造されたＭＥＭＳ素子が、加速度センサであることを特徴とするＭＥＭＳ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ基板上にＭＯＳＦＥＴを形成する工程を用いて製造されるＭＥＭＳ素子、及びその製造方法に関する。
【背景技術】
【０００２】
微細加工技術の進展に伴い、いわゆるマイクロマシン（ＭＥＭＳ：Ｍｉｃｒｏ  Ｅｒｅｃｔｒｏｎｉｃｓ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子が注目されている。
従来、加速度が作用することにより動く第１の質量部と、この第１質量部に一端が連結され、第１質量部が動くことにより歪を生ずる梁部（架橋部）と、梁部に設けられた、梁部の歪を検出するピエゾ素子（ピエゾ抵抗部）と、梁部の多端が連結された、梁部を支える支持部と、を備える加速度検出装置が知られている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−２１４７０５号公報（第９，１０頁、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような特許文献１では、梁部に設けられたピエゾ素子によって梁部の歪を検出しているため、梁部にピエゾ素子を複数設けなければならず、製造コストを低減することは困難である。また、ピエゾ素子は、一般のＣＭＯＳ製造プロセスとは異なる設備が必要になるため、製造工程が複雑となるという課題がある。
【０００５】
さらに、梁部の歪を得るために梁部より厚く形成される質量部を設けているために、厚みを薄くすることが困難である他、第１質量部が動くための空間を設けることから、第１質量部の下部には、信号処理等を行うトランジスタ等の回路素子を配置することができないため、平面的にずらした位置に配置するので、平面形状の小型化も困難であるという課題もある。
【０００６】
本発明の目的は、前述した課題を解決することを要旨とし、ＭＯＳＦＥＴ構造を用いる簡単な構造で、小型で、検出感度が高いＭＥＭＳ素子と、ＣＭＯＳ製造プロセスによるＭＥＭＳ素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明のＭＥＭＳ素子は、Ｓｉ基板にＭＯＳＦＥＴを形成する工程を用いて製造されるＭＥＭＳ素子であって、前記ＭＯＳＦＥＴを構成するソース領域とドレイン領域とゲート酸化膜と該ゲート酸化膜の表面に形成されるゲート電極と、を備え、前記ゲート酸化膜をエッチング工程により除去し、前記ゲート電極と前記Ｓｉ基板との間に第１の空隙を開設し、前記ゲート電極が外力によって変形し、前記第１の空隙の大きさが変化することで発生するゲート容量の変化をドレイン電流の変化として検出することを特徴とする。
ここで、外力とは、例えば、ゲート電極に加えられる圧力や衝撃力等が考えられる。
【０００８】
この発明によれば、Ｓｉ基板の表面とゲート電極との間に形成されているゲート酸化膜を除去することで、ゲート電極に第１の空隙が形成され、ゲート電極の圧力等の外力が加えられた際にゲート電極が歪んで、ゲート容量が変化し、このゲート容量の変化を検出する構造であるため、ゲート電極の歪を検出するために、前述した従来の技術のようにピエゾ素子を備える必要がなく、さらに、外力による歪を得る梁部がゲート電極であるため、梁部を別に形成する必要もなく、単純な構造で小型のＭＥＭＳ素子を提供することができる。
【０００９】
また、このような構造のＭＥＭＳ素子は、ＭＯＳＦＥＴ構造であるために、ＣＭＯＳ製造工程で製造することができ、各部位が高精度で製造できるため、検出感度が高く、高精度のＭＥＭＳ素子を提供できる他、特別な製造設備を必要としないためにコストの低減が可能である。
【００１０】
また、前記ゲート電極が、前記Ｓｉ基板の表面に形成されるアンカー接続部と接続されるアンカー部と、可撓性を有する梁部と、前記Ｓｉ基板の表面との対向面と、を備えるポリシリコン構造体であることが好ましい。
【００１１】
このような構造によれば、ゲート電極が、ＭＯＳＦＥＴ構造のゲート電極と、片持梁構造または両端支持梁構造等のカンチレバーの機能を兼備しているため、単純な構造のＭＥＭＳ素子を提供することができる。
【００１２】
また、本発明では、前記梁部と前記Ｓｉ基板との間に、前記ゲート酸化膜と連続して形成されている犠牲層を除去することによって開設される第２の空隙を有し、前記第１の空隙が前記第２の空隙よりも小さく設定されていることが好ましい。
【００１３】
このようにすれば、ゲート電極の梁部の下部には第２の空隙が形成されているので、梁部が歪んだ際に、梁部がＳｉ基板表面と接触しないため、ゲート電極の歪みの変化、つまりゲート容量の変化を精度よく検出することができる。また、第１の空隙が第２の空隙よりも小さく設定されているため、ゲート容量の変化は、この第１の空隙が形成されている範囲で管理すればよいので、ゲート容量の変化、つまり、ドレイン電流の変化を正確に検出することができる。
【００１４】
また、前記アンカー部が、前記犠牲層に形成されるアンカー接続部に接続形成されていることが好ましい。
ここで、アンカー接続部としては、犠牲層の所定位置に設けられる凸部、または凹部が考えられる。
【００１５】
このようにアンカー接続部にアンカー部が接続形成されることにより、ゲート電極のＳｉ基板に対する位置、すなわち、ゲート電極とドレイン領域及びソース領域との相対的位置を正確に管理することができ、可動部としての梁部の長さを正確に管理することができる。このことは、梁部の弾性係数を正確に管理できるということを意味する。
【００１６】
さらに、前述の構造では、前記アンカー部の周縁に、少なくとも前記梁部の幅の１／２以上の平面大きさを有する鍔部が設けられていることが望ましい。
【００１７】
前述したようにアンカー部及び梁部とＳｉ基板の間には犠牲層が形成されている。詳しくは、後述する実施の形態で説明するが、この犠牲層の除去はエッチング等の工程で行われる。そして前述したようにアンカー部は犠牲層に設けられたアンカー接続部に接続されているため、アンカー部の周縁に鍔部を設けることにより、犠牲層除去を行ってもアンカー接続部だけが残り、前述した第２の空隙の開設と、アンカー部のＳｉ基板への接続を維持することができる。なお、梁部の下部におけるエッチングは、幅方向両側から行われるため、鍔部の大きさを、梁部の幅の１／２以上に設定すれば、アンカー接続部を確実に残すことができる。
【００１８】
また、本発明のＭＥＭＳ素子の製造方法は、Ｓｉ基板上に形成されるＭＯＳＦＥＴを形成する工程を用いて製造するＭＥＭＳ素子の製造方法であって、Ｓｉ基板の表面に素子分離による選択酸化層からなる犠牲層を形成する工程と、前記Ｓｉ基板の表面と前記犠牲層の表面にわたってゲート酸化膜を形成する工程と、前記ゲート酸化膜の表面にゲート電極としてのポリシリコン構造体を形成する工程と、前記ゲート電極を挟んでドレイン領域及びソース領域を形成する工程と、前記ゲート酸化膜と前記犠牲層とを除去する工程と、を含むことを特徴とする。
【００１９】
このような製造方法は、周知のＣＭＯＳ製造プロセスでＭＯＳＦＥＴを製造する工程と大部分が同じであるため、特別な製造設備が不要で、工程数も少なく、しかも構成部位の寸法をそれぞれ精度よく製造することができるというような効果がある。
【００２０】
また、前述の構造を有し、前述した製造方法により製造されるＭＥＭＳ素子が、圧力センサあるいは加速度センサであることを特徴とする。
【００２１】
前述したような、ゲート電極の歪みによる第１の空隙の変化からドレイン電流を検出する構造においては、圧力センサ、及び加速度センサに最適な素子である。また、圧力センサ、加速度センサ共に、検出信号の処理方法（演算方法）が異なるが、基本構造を変えずに実現することができる。このようにして得られる圧力センサ及び加速度センサは、ＣＭＯＳ製造プロセスで製造することができるので、Ｓｉ基板に検出回路、信号処理回路を内臓する１チップセンサを提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて説明する。
図１には、本発明の実施の形態に係るＭＥＭＳ素子が示され、図２、図３には、ＭＥＭＳ素子の製造方法、図４には、ＭＥＭＳ素子の検出結果の一例を示すグラフが示されている。
（実施形態）
【００２３】
図１（ａ）には、本発明の実施形態に係るＭＥＭＳ素子の平面図、図１（ｂ）には、図１（ａ）のＡ―Ａ断面図、図１（ｃ）には、Ｂ−Ｂ断面図が示されている。図１（ａ）〜図１（ｃ）において、本実施形態によるＭＥＭＳ素子１０は、Ｓｉ基板２０に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）構造によって構成されている。
【００２４】
ＭＯＳＦＥＴは、Ｓｉ基板２０の所定の領域に所定の不純物を注入して導電性半導体領域（この領域をｗｅｌｌと称し、本実施形態ではｐ型の不純物をイオン注入したｐ−ｗｅｌｌである。以降、ｗｅｌｌ層２１と表示する。）と、その上面側に構成されるドレイン領域３１と、ソース領域３２、と、ゲート電極５０と、ドレイン領域３１及びソース領域３２を周囲から絶縁するＳｉＯ2からなる絶縁層６０と、から構成されている。
【００２５】
ゲート電極５０は、ポリシリコンにより短冊形状に形成され、両端部のアンカー部５１，５２が絶縁層６０に形成されるアンカー接続部６２，６３と接続されている。またアンカー部５１からアンカー部５２の間には梁部５３が設けられ、アンカー部５１，５２の周縁には鍔部５５が形成されている。このように形成されているゲート電極５０は、梁部５３が可撓性を有するポリシリコン構造体でもある。
【００２６】
ここで、本実施形態においては、通常のＭＯＳＦＥＴのゲート電極がゲート酸化膜上に形成されていることに対して、ゲート酸化膜が後述するエッチング工程によって除去され、ゲート電極５０の対向面５４とｗｅｌｌ層２１の表面との間に第１の空隙７０を有しているところに特徴を有する（図１（ｂ）、（ｃ）参照）。
【００２７】
絶縁層６０は、Ｓｉ基板２０の表面にｗｅｌｌ層２１の一部を含んで厚み方向内側及び外側に形成される素子分離層としての選択酸化層（いわゆるＬＯＣＯＳ：Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｃｏｎ）である。
なお、この絶縁層６０は、ゲート電極５０からなるポリシリコン構造体を形成する際の犠牲層である。
【００２８】
ここで、ゲート電極５０は、Ｓｉ基板２０に内臓されるゲート電源に接続され、ドレイン領域３１は、ドレイン電源に接続されている。また、ソース領域３２及びＳｉ基板２０のＳｉ層は、ＧＮＤに接地されている。
【００２９】
さらに、これらソース領域３２、ドレイン領域３１と、ゲート電極５０は、Ｓｉ基板２０の内部に設けられている、図示しない検出回路や信号処理回路等の回路素子（例えば、他のＭＯＳＦＥＴ、コンデンサ、抵抗等）とビアホールや配線パターンで接続されている。
【００３０】
ゲート電極５０の対向面５４とｗｅｌｌ層２１の対向面２２との間の第１の空隙７０は、ゲート酸化膜を除去して開設される空隙であり、梁部５３とＳｉ基板との間の第２の空隙７１は、犠牲層となる絶縁層６０を除去して開設される空隙である。
【００３１】
第１の空隙７０は、対向面間の距離が変化するときにゲート容量の変化を検出するために設けられ、第２の空隙７１は、ゲート電極５０が変形しても、梁部５３が、Ｓｉ基板２０に接触しないようにするために設けられている。従って、第１の空隙＜第２の空隙の関係に設定されている。
【００３２】
続いて、本実施形態に係るＭＥＭＳ素子の製造方法について図面を参照して説明する。
図２、図３は、本実施形態のＭＥＭＳ素子の製造方法を示す断面図であり、図２は、図１（ａ）で示すＡ−Ａ断面を示し、図３は、Ｂ−Ｂ断面を示している。
まず、絶縁層６０を形成する。
【００３３】
図２（ａ）は、Ｓｉ基板の表面に素子分離による犠牲層としての絶縁層６０の形成工程を示している。図１（ａ）において、ｎ型のＳｉ基板２０の絶縁領域としてのｗｅｌｌ層２１を所定の位置に形成する。ｗｅｌｌ層２１は、ｐ型の不純物をイオン注入しアニール処理を施すことによって形成する。イオン注入濃度は、所定のトランジスタ閾値電圧などの諸特性が得られるように設定される。
【００３４】
続いて、ＬＯＣＯＳ素子分離（絶縁分離）を用いたＣＭＯＳプロセスによって絶縁層６０を形成する。絶縁層６０は酸化シリコン（ＳｉＯ2）で形成され、後工程において説明するソース領域、ドレイン領域と、ゲート電極と、を形成する領域６１が開口されている。
これら絶縁層６０及びｗｅｌｌ層２１の表面にＳｉＯ2からなる絶縁層を形成する。この絶縁層は、ＭＯＳＦＥＴにおけるゲート酸化膜６５に相当する。
【００３５】
図２（ｂ）には、ゲート酸化膜を形成する工程が示されている。図２（ｂ）において、これら絶縁層６０及びｗｅｌｌ層２１の表面にＳｉＯ2からなるゲート酸化膜６５を形成する。ゲート酸化膜６５の厚みは、第１の空隙の所定の対向距離に設定される。続いて、ゲート電極を形成する。
【００３６】
図２（ｃ）には、ゲート電極としてのポリシリコン構造体を形成する工程が示されている。図２（ｃ）において、前工程で形成されたゲート酸化膜６５と絶縁層６０とは、共にＳｉＯ2で形成されているため、連続した絶縁層となり、この絶縁層は、ポリシリコン構造体を形成する際の犠牲層６６である。犠牲層の中央に（図１（ａ）も参照）ポリシリコンからなるゲート電極の層をＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等で形成し、その後、ドライエッチング工程により所定の平面形状に成形し、ゲート電極５０を形成する。
次に、ドレイン領域、ソース領域を形成する。
【００３７】
図２（ｄ）には、ドレイン領域及びソース領域を形成する工程が示されている。図２（ｄ）において、ゲート電極５０の上方から不純物をイオン注入し、アニール処理をすることでｎ型のドレイン領域３１とソース領域３２とを形成する。この際、ゲート電極５０がポリシリコンで形成されているので、ゲート電極５０がマスクとなり、ゲート電極５０の幅でドレイン領域３１とソース領域３２とが分離される。
次にゲート電極としてのポリシリコン構造体を形成する。
【００３８】
図２（ｅ）には、犠牲層６６を除去する範囲を規制するレジストマスク形成工程が示されている。図２（ｅ）において、レジストマスク８０を所定の位置に形成する。レジストマスク８０は、図１（ａ）のＡ−Ａ断面に示す方向においては、ドレイン領域３１とソース領域３２とを絶縁分離する部分をマスクし、ゲート電極周辺は開口されている。
続いて、犠牲層を除去する。
【００３９】
図２（ｆ）には、犠牲層を除去する工程が示されている。図２（ｆ）において、犠牲層６６をエッチング工程により除去する。ここで、前述したように犠牲層６６のうちの絶縁分離のための絶縁層６０を残し、ゲート電極５０の下部の犠牲層（ゲート酸化膜）を除去し、第１の空隙７０を開設する。このようにして、ＭＯＳＦＥＴ構造のＭＥＭＳ素子１０が形成される。
【００４０】
次に、図１（ａ）Ｂ−Ｂ断面について説明する。なお、犠牲層６６にアンカー接続部を形成する工程以外は、図２で説明した製造工程と同じであり、同じ符合を付して説明する。
図３（ａ）には、アンカー接続部を形成する工程が示されている。この工程は、前述した犠牲層６６を形成した後のゲート電極５０を形成する工程の前に行われる。図３（ａ）において、犠牲層６６の表面にレジストマスク８１（図中、二点差線で示す）を形成する。レジストマスク８１には、アンカー接続部を形成するためのアンカー部５１，５２（図１（ｃ）、参照）と同じ大きさの開口部８２，８３が開設されている。
続いて、エッチング工程により、犠牲層６６の開口部８２，８３部分をハーフエッチングしてアンカー接続部６７，６８を形成し、レジストマスク８１を除去する。
【００４１】
次に、ゲート電極５０を形成する。
図３（ｂ）には、ゲート電極５０を形成する工程が示されている。この工程は、前述した図２（ｃ）で示した工程である。図３（ｂ）において、ゲート電極５０は、犠牲層６６の表面に略同じ厚みで形成され、両端部にアンカー部５１，５２が犠牲層６６のアンカー接続部６７，６８に接続形成され、梁部５３とともに一体に形成されている。この後、エッチング工程により所定の平面形状に成形し、ゲート電極５０が形成する。
次に、犠牲層を除去する。
【００４２】
図３（ｃ）には、犠牲層６６を除去する工程が示されている。この工程も、前述した図２（ｆ）と同じ工程である。図３（ｃ）において、エッチングによって犠牲層６６を除去する。このとき、アンカー接続部６７，６８は、エッチングされずに残り、アンカー部５１，５２が接続されている。
【００４３】
アンカー部５１及び５２の周縁には、それぞれ鍔部５５が形成されている。この鍔部５５は、アンカー部５１，５２の外周よりも図１（ａ）に示す梁部５３の幅の１／２よりも大きく延在されている。これは、犠牲層６６がエッチング等方性を有しているため、梁部５３の下部の犠牲層が除去される際に、除去する部分よりも鍔部５５を大きくして、アンカー接続部６７，６８をエッチング残り領域として残すためである。
【００４４】
このように犠牲層が除去されて、第１の空隙７０と第２の空隙７１が開設されたゲート電極５０は、アンカー部５１，５２を支点とする両端支持梁形状のポリシリコン構造体である。
【００４５】
続いて、このＭＥＭＳ素子による検出について説明する。
図４には、ＭＥＭＳ素子１０の検出結果の一例を示し、ゲート電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示すグラフが示されている。横軸にはゲート電圧Ｖｇｓが示され、縦軸にはドレイン電流Ｉｄｓが示されている。グラフ９１は、第１の空隙が大きい場合、グラフ９２は、ゲート電極５０に圧力が加えられ第１の空隙７０が小さくなったときをしめしている。
【００４６】
第１の空隙７０が小さくなると、ゲート電極５０の対向面５４とｗｅｌｌ層２１の対向面２２との間の対向距離が小さくなり、層間容量、つまりゲート容量が大きくなりそれに伴いドレイン電流が増加する。従って、ゲート電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示すグラフは、グラフ９１からグラフ９２に図中矢印方向にシフトする。このグラフによれば、第１の空隙７０が小さくなると、ＭＯＳＦＥＴの閾値電圧が低下し、ゲート電圧Ｖｇｓが同じ場合、ドレイン電流Ｉｄｓは極めて大きく増加することを示しており、ドレイン電流Ｉｄｓを検出することにより、ポリシリコン構造体の変位量を精度よく検出することができる。
【００４７】
ポリシリコン構造体の変位量を検出できるということは、ポリシリコン構造体の弾性係数を一定にした場合、ドレイン電流Ｉｄｓの値からポリシリコン構造体の変位量を求め、変位量と弾性係数からポリシリコン構造体に加えられる圧力を求めることができる。即ち、このＭＥＭＳ素子は圧力センサとして使用することができる。
【００４８】
また、ドレイン電流Ｉｄｓの値からポリシリコン構造体の変位量とその変位時間から加速度を求めることができる。即ち、加速度センサとして使用することができる。
【００４９】
なお、図示しないが、ドレイン電流Ｉｄｓを検出する検出回路や、ドレイン電流Ｉｄｓの値から圧力や加速度を算出する信号処理回路としての演算回路をＳｉ基板２０に格納すれば、１チップ構成の圧力センサまたは加速度センサを提供できる。
【００５０】
従って、前述した実施形態によれば、ゲート酸化膜６５と素子分離による絶縁層６０とが犠牲層６６とされ、犠牲層６６を除去することで、アンカー部５１，５２と、梁部５３を有する両端支持梁形状のポリシリコン構造体としてのゲート電極５０を形成することができる。このような構造では、ＭＯＳＦＥＴ構造のゲート電極が、ポリシリコン構造体の機能を兼備している構造であるため、単純な構造のＭＥＭＳ素子１０を提供することができる。
【００５１】
また、第１の空隙７０が第２の空隙７１よりも小さく設定されているため、ゲート容量の変化は、この第１の空隙７０を形成するゲート電極の対向面５４とＳｉ基板の対向面２２の狭い面積領域で管理できるため、ゲート容量の変化、つまり、ドレイン電流Ｉｄｓの変化を正確に検出することができる。
【００５２】
また、本実施形態では、ＭＯＳＦＥＴにおいては、ゲート容量の変化をでドレイン電流Ｉｄｓの変化で検出しているが、ゲート電圧Ｖｇｓを一定にしたとき、ドレイン電流Ｉｄｓの差が大きく示されるので、小さい変化量を正確に検出することができる。
【００５３】
また、このような構造のＭＥＭＳ素子１０は、ＭＯＳＦＥＴ構造であるために、ＣＭＯＳ製造工程で製造することができ、各部位が高精度で製造できるため、検出感度が高く、高精度のＭＥＭＳ素子を提供できる他、特別な製造設備を必要としないためにコストの低減が可能である。
【００５４】
さらに、前述した構造と製造方法によってつくられるＭＥＭＳ素子１０は、小型で、簡単な構造でありながら高精度な圧力センサ、加速度センサ等に最適であり、基本構造を変えずに圧力センサまたは加速度センサに活用することができる。また、Ｓｉ基板２０内に、検出回路や演算回路を内臓することにより、１チップ構造のセンサを提供することができる。
【００５５】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前述の実施形態では、ポリシリコン構造体（ゲート電極５０）が両端支持梁構造である例を例示したが、ポリシリコン構造体の形状は、両端支持梁構造に限らず、例えば、片持支持梁構造でも、中心部から放射状に梁が延在する構造の振動体を有するＭＥＭＳ素子にも応用することができる。
【００５６】
また、前述の実施形態では、Ｓｉ基板２０内に検出回路や演算回路を内臓する構造を例示したが、単純なＳｉ基板にＭＯＳＦＥＴによるポリシリコン構造を形成したＭＥＭＳ素子を提供することができる。このような構造では、Ｓｉ基板をｐ型基板にすれば、ｗｅｌｌ層２１は、必ずしもなくてよく、より単純な製造工程で製造することができる。
【００５７】
また、前述の実施形態では、第１の空隙７０と第２の空隙７１を設け、第１の空隙７０＜第２の空隙７１としているが、ポリシリコン構造体（ゲート電極５０）を同一平面とし、第１の空隙７０＝第２の空隙７１としてもよい。
【００５８】
また、本発明のＭＥＭＳ素子は、圧力センサ、加速度センサ以外に、振動センサ等のポリシリコン構造体の変位を検出するセンサに応用することができる。
【００５９】
さらに、ポリシリコン構造体（ゲート電極５０）の表面をスパッタリング等の手段で金属薄膜を形成し、表面を鏡面に処理することによって、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＧＬＶ（Ｇｒａｔｉｎｇ  Ｌｉｇｈｔ  Ｖａｌｖｅ）等のディスプレイ用マイクロミラーにも応用することができる。
【００６０】
従って、本発明によれば、簡単なＭＯＳＦＥＴ構造を用いた、小型で、検出感度が高いＭＥＭＳ素子と、ＣＭＯＳ製造プロセスによる安価なＭＥＭＳ素子の製造方法を提供することである。
【図面の簡単な説明】
【００６１】
【図１】（ａ）は、本発明の実施形態に係るＭＥＭＳ素子を示す平面図、（ｂ）は、図１（ａ）のＡ−Ａ断面を示す断面図、（ｃ）は、Ｂ−Ｂ断面を示す断面図。
【図２】（ａ）〜（ｆ）は、本発明の実施形態に係るＭＥＭＳ素子の製造方法の工程を示す断面図（図１（ａ）Ａ−Ａ断面）。
【図３】（ａ）〜（ｃ）は、本発明の実施形態に係るＭＥＭＳ素子の製造方法の工程を示す断面図（図１（ａ）Ｂ−Ｂ断面）。
【図４】本発明の実施形態に係るＭＥＭＳ素子の検出結果の一例を示すグラフ。
【符号の説明】
【００６２】
１０…ＭＥＭＳ素子、２０…Ｓｉ基板、３１…ドレイン領域、３２…ソース領域、５０…ゲート電極（ポリシリコン構造体）、６０…絶縁層、６５…ゲート酸化膜、６６…犠牲層、７０…第１の空隙、７２…第２の空隙。
【図１】
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【図２】
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【図３】
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【図４】
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