(57)【要約】【課題】  より少ない消費電流で、高精度のアナログ・デジタル変換を実現することが可能なアナログ・デジタル変換装置を提供する。【解決手段】  コラムＡＤＣ回路６０において、光電変換信号等のアナログ信号（ＡＤＣ−ｉｎ）とランプ波形信号ＲａｍｐＶを比較する差動型コンパレータ６１および６２を多段に設け、差動型コンパレータ６２の出力にてインバータ６９を介してカウンタ７１のラッチ回路７０を制御することで、アナログ信号のカウンタ値のデジタル信号に変換するとともに、個々の差動型コンパレータ６１，６２には、入力側および出力側と出力側を短絡するスイッチＳ１、短絡時のオフセット電圧を保持する容量素子Ｃ１，Ｃ２からなるオフセットキャンセル機能を設け、Ｃ１，Ｃ２にオフセットがキャンセルされたＡＤＣ−ｉｎの電圧を保持してランプ波形信号ＲａｍｐＶとの比較精度を向上させ、正確なデジタル変換を行う。【選択図】図１
2006020171.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２入力端子の各々に入力される第１および第２入力信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータであって、
前記第１または第２入力端子の前記差動型コンパレータ側に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記オフセット容量素子と差動型コンパレータの接続点と前記出力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能を備えたことを特徴とする差動型コンパレータ。
【請求項２】
請求項１記載の差動型コンパレータにおいて、前段の前記差動型コンパレータから出力される正および負の前記論理信号を次段の前記差動型コンパレータの前記第１および第２入力端子に入力することで、前記差動型コンパレータを多段に接続したことを特徴とする差動型コンパレータ。
【請求項３】
請求項１記載の差動型コンパレータにおいて、前記オフセット容量素子が設けられた前記第１または第２入力端子にはアナログ・デジタル変換対象のアナログ信号が入力され、他の前記第２または第１入力端子にはランプ波形信号が入力され、前記アナログ信号の入力契機から前記アナログ信号と前記ランプ波形信号のレベルが一致するまでの時間を計数するカウンタのオン／オフを前記出力端子の前記論理信号にて制御することで、前記アナログ信号を前記カウンタのカウンタ値としてデジタル変換するアナログ・デジタル変換器として機能することを特徴とする差動型コンパレータ。
【請求項４】
第１および第２入力端子の各々に入力されるアナログ信号および基準信号の信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータと、前記論理信号にて起動および停止が制御されるカウンタとを含み、前記アナログ信号の入力契機から当該アナログ信号と前記基準信号とが一致するまでの間に前記カウンタにて計数されたカウンタ値を前記アナログ信号のデジタル変換値として出力するアナログ・デジタル変換装置であって、
前記差動型コンパレータは、前記第１入力端子の前記差動型コンパレータ側に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記オフセット容量素子と前記差動型コンパレータの接続点と前記出力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能を備えたことを特徴とするアナログ・デジタル変換装置。
【請求項５】
請求項４記載のアナログ・デジタル変換装置において、前段の前記差動型コンパレータから出力される正および負の前記論理信号を次段の前記差動型コンパレータの前記第１および第２入力端子に入力することで、前記差動型コンパレータを多段に接続したことを特徴とするアナログ・デジタル変換装置。
【請求項６】
請求項４記載のアナログ・デジタル変換装置において、前記アナログ信号が入力される前記第１入力端子に接続され、当該アナログ信号を保持する信号用容量素子をさらに備えたことを特徴とするアナログ・デジタル変換装置。
【請求項７】
請求項４記載のアナログ・デジタル変換装置において、前記基準信号はランプ波形信号であることを特徴とするアナログ・デジタル変換装置。
【請求項８】
各々が光電変換素子を含む複数のピクセル部が行および列方向に二次元的に配列されたピクセルアレイと、個々の前記ピクセル部から出力される光電変換信号をデジタル信号に変換するアナログ・デジタル変換器を含む読み出し回路を備えた撮像装置であって、
前記アナログ・デジタル変換器は、
第１および第２入力端子の各々に入力される前記光電変換信号および基準信号の信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータと、
前記第１入力端子に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記出力端子と前記オフセット容量素子が設けられた前記第１入力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能と、
を備えたことを特徴とする撮像装置。
【請求項９】
請求項８記載の撮像装置において、前記アナログ・デジタル変換器は、前記論理信号にて起動および停止が制御されることで前記アナログ信号の入力契機から当該アナログ信号と前記基準信号とが一致するまでの間に前記カウンタにて計数されたカウンタ値を前記アナログ信号のデジタル変換値として出力するカウンタをさらに含むことを特徴とする撮像装置。
【請求項１０】
請求項８記載の撮像装置において、前記アナログ・デジタル変換器には、前段の前記差動型コンパレータから出力される正および負の前記論理信号を次段の前記差動型コンパレータの前記第１および第２入力端子に入力することで、前記差動型コンパレータが多段に設けられていることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型コンパレータ、アナログ・デジタル変換装置、撮像装置に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体）イメージセンサにおける光電変換信号の読み出し回路等に適用して有効な技術に関する。
【背景技術】
【０００２】
たとえば、ＣＣＤ（Charge Coupled Device：電荷結合素子）イメージセンサに比較して、周辺の画像処理回路との製造プロセスや動作電圧等の整合性がよく、撮像素子部分と画像処理回路やコントローラなどを１チップに集積することが容易である等の観点から、ＣＭＯＳイメージセンサが注目されている。
【０００３】
このＣＭＯＳイメージセンサは、個々の画素部位において光電変換素子のみならず変換信号の増幅も行う構成であるため、光電変換信号の伝送過程でのノイズに強いという利点があるが、個々の画素部位における増幅器の特性のバラツキに起因する固定パターンノイズが問題となる。
【０００４】
このため、直交する行（row：ロー）および列（column：コラム）方向に二次元的に配列された複数の画素の内、コラム方向の画素の組単位に、ＣＤＳ（相関二重サンプリング）回路やＡＤＣ（アナログ−デジタル変換）回路をコラム数分だけ並列に並べて配置した構成の、いわゆるコラムＡＤＣ方式により、固定パターンノイズを低減する構成が知られている。
【０００５】
ＣＭＯＳイメージセンサのコラムＡＤＣとして、たとえば特許文献１には、光の三原色の各カラーフィルタ毎に設けられた画素のコラムＡＤＣに対して、異なるアナログ比較基準電圧を選択的に出力することで、各色毎の緻密なカラー制御を実現しようとする技術が開示されている。すなわち、インバータを用いたチョッパ型コンパレータの入出力を短絡させて当該インバータを構成するトランジスタの寄生容量に起因する閾値電圧のシフト分だけ、基準電圧をシフトさせることで、デジタル変換の精度を向上させようとするものである。
【０００６】
また、特許文献２には、インバータを二段に接続したチョッパ型比較器のランプ信号入力側にキャパシタを追加し、画素のリセットモード時のオフセット電圧を保持し、カウンタモード時に入力されるランプ信号の電圧をオフセット電圧にて補正することで、ピクセル間に存在し得る固定パターン雑音を除去して画質を改善しようとする技術が開示されている。
【０００７】
特許文献３には、ＡＤ変換器を構成するインバータに対する基準電圧をシフトさせることで、画素から出力される信号と、基準電圧とを比較するタイミングが、当該基準電圧が線型特性を持つ範囲内で行われるように制御することで、安定したアナログ・デジタル変換特性を実現しようとする技術が開示されている。
【０００８】
特許文献４には、複数のアナログ・デジタル変換器を有し、前記アナログ・デジタル変換器の出力を順次選択し、デジタル映像出力を得る固体撮像素子において、ノイズキャンセル（比較）部を、差動増幅器とインバータからなる複数段の増幅器で構成するとともに、２段目以降の増幅器にクランプ回路を設けた構成とすることで、複数の画素の読み出し信号の間で直流レベルの差が生じないようにして画質を向上させようとする技術が開示されている。
【０００９】
ところが、上述の特許文献１〜４の技術では、いずれも、インバータを単独で、あるいは差動アンプと併用してアナログ・デジタル変換器のコンパレータを構成する場合における以下のような技術的課題を認識していない。
【００１０】
すなわち、図５は、本発明の参考技術であるチョッパ型コンパレータのブロック図である。この図５に示されるような、インバータＡ１００を用いたチョッパ型コンパレータは、スイッチＳ１００，Ｓ１００ｘオン時にアナログ信号をＣ１００に貯めて、Ｓ１００，Ｓ１００ｘオフ，Ｓ２００オンで基準電圧と比較しコンパレータで判定を行うが、Ｂ点にはインバータＡ１００を構成するトランジスタのゲート容量などの寄生容量（Ｃ２００）があるため、比較のための基準電圧が入力されるとＡ点の電位が変化し，Ｂ点はＡ点の電位を基準にＣ１００に貯めた電荷量分の電位に変化しようとするが、寄生容量Ｃ２００があるため、Ｂ点はＣ１００，Ｃ２００の容量比で変化してしまい、アナログ・デジタル変換の精度が低下する、という技術的課題がある。
【００１１】
すなわち、図６に示されるように、インバータＡ１００は、ＣＭＯＳイメージセンサでは、ｐ型のＭＯＳトランジスタＱ１００と、ｎ型のＭＯＳトランジスタＱ２００（閾値Ｖｔｈ）を電源ＶＤＤとグランドとの間に直列に設け、両者のゲートを入力とし、ソース間を出力（ＯＵＴ）とする構成をとるが、Ｑ１００およびＱ２００の寄生容量Ｑｐ，Ｑｎが入力側の容量Ｃ１００に影響するため、たとえば、ＳＷ１００をオフ、ＳＷ２００をオンした時、ＲａｍｐＶの入力に対して、Ｑ１００およびＱ２００のゲート電位は、Ｖｔｈ−Ｃ１００（ＡＤＣ−ＲａｍｐＶ）／（Ｃ１００＋Ｃｐ＋Ｃｎ）のように変動し、アナログ・デジタル変換の精度が低下する。
【００１２】
また、インバータを用いる構成では、インバータの消費電流が大きいため、特に、ＣＭＯＳイメージセンサにおけるコラムＡＤＣのように、列単位に多数のＡＤＣを設ける構成では撮像素子全体のトータルの消費電流は極めて大きくなる。この対策として、Ｑ１００およびＱ２００のゲート長を大きくして消費電流を抑制することも考えられるが、ゲート面積の増大により、寄生容量Ｑｐ，Ｑｎが一層大きくなるため好ましくない。
【特許文献１】特開２０００−２６１６０２号公報
【特許文献２】特開２００２−２１８３２４号公報
【特許文献３】特開２０００−２８６７０６号公報
【特許文献４】特開２０００−２８７１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、より少ない消費電流で、高精度のアナログ・デジタル変換を実現することが可能な差動型コンパレータを提供することにある。
本発明の他の目的は、より少ない消費電流で、高精度のアナログ・デジタル変換を実現することが可能なアナログ・デジタル変換装置を提供することにある。
【００１４】
本発明の他の目的は、より少ない消費電流で、高画質の映像データ出力することが可能な撮像装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点は、第１および第２入力端子の各々に入力される第１および第２入力信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータであって、
前記第１または第２入力端子の前記差動型コンパレータ側に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記オフセット容量素子と差動型コンパレータの接続点と前記出力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能を備えた差動型コンパレータを提供する。
【００１６】
本発明の第２の観点は、第１および第２入力端子の各々に入力されるアナログ信号および基準信号の信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータと、前記論理信号にて起動および停止が制御されるカウンタとを含み、前記アナログ信号の入力契機から当該アナログ信号と前記基準信号とが一致するまでの間に前記カウンタにて計数されたカウンタ値を前記アナログ信号のデジタル変換値として出力するアナログ・デジタル変換装置であって、
前記差動型コンパレータは、前記第１入力端子の前記差動型コンパレータ側に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記オフセット容量素子と差動型コンパレータの接続点と前記出力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能を備えたアナログ・デジタル変換装置を提供する。
【００１７】
本発明の第３の観点は、各々が光電変換素子を含む複数のピクセル部が行および列方向に二次元的に配列されたピクセルアレイと、個々の前記ピクセル部から出力される光電変換信号をデジタル信号に変換するアナログ・デジタル変換器を含む読み出し回路を備えた撮像装置であって、
前記アナログ・デジタル変換器は、
第１および第２入力端子の各々に入力される前記光電変換信号および基準信号の信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータと、
前記第１入力端子に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記出力端子と前記オフセット容量素子が設けられた前記第１入力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能と、
を備えた撮像装置を提供する。
【００１８】
上記した本発明の第１および第２の観点によれば、第１入力信号としてアナログ信号が入力される第１入力端子に信号用容量素子を接続し、この第１入力端子にアナログ信号を入力すると同時に、オフセットキャンセル機能の第１および第２スイッチを閉じて、オフセット容量素子に差動型コンパレータのオフセット電圧を保持した後、当該第１および第２スイッチを開き、その後、第２入力端子に第２入力信号として、ランプ波形信号等の基準信号を入力して第１入力端子側のアナログ信号と比較する際に、信号用容量素子に保持されたアナログ信号が入力される第１入力端子側の電位は、オフセット容量素子に保持されたオフセット電圧にて一定となるため、インバータを用いる場合のように、入力される当該アナログ信号のレベルが寄生容量等で変動することがなくなり、アナログ信号とランプ波形信号の正確な比較が可能となり、当該比較に基づくアナログ信号のデジタル化の精度が向上する。
【００１９】
また、差動型コンパレータでは、第１および第２入力端子の比較動作が電流量に依存しないため、寄生容量を増加させることなく、消費電流を抑制でき、より少ない消費電流で高精度のアナログ・デジタル変換処理を行うことができる。
【００２０】
また、本発明の第３の観点によれば、撮像装置の光電変換信号の読み出し回路に設けられたアナログ・デジタル変換器を差動型コンパレータにて構成するとともにオフセットキャンセル機能を設けたことにより、ランプ波形信号等の基準信号を用いた光電変換信号のデジタル化処理を高精度で行うことができ、得られる画質が向上する。
【００２１】
また、差動型コンパレータは寄生容量を増加させることなく、消費電流を抑制できるため、たとえば、ＣＭＯＳイメージセンサにおいて複数のピクセル部の列毎にコラムＡＤＣ等のアナログ・デジタル変換器を設ける場合のように、多数のアナログ・デジタル変換器を配置する構成において消費電流の抑制効果が大きい。
【発明の効果】
【００２２】
本発明によれば、より少ない消費電流で、高精度のアナログ・デジタル変換を実現することが可能な差動型コンパレータを提供することができる。
また、より少ない消費電流で、高精度のアナログ・デジタル変換を実現することが可能なアナログ・デジタル変換装置を提供することができる。
【００２３】
また、より少ない消費電流で、高画質の映像データ出力することが可能な撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施の形態である差動型コンパレータを含むアナログ・デジタル変換装置の構成の一例を示すブロック図であり、図２は、その内部構成をより詳細に例示した回路図、図３は、本実施の形態のアナログ・デジタル変換装置を含む撮像装置の全体構成の一例を示すブロック図である。
【００２５】
本実施の形態では、たとえばＣＭＯＳイメージセンサからなる撮像装置１０に適用した場合を例にとって説明する。
図３に例示されるように、本実施の形態の撮像装置１０は、複数のピクセル部２３が行２１および列２２に沿って二次元的に配列されたピクセルアレイ２０と、垂直走査回路３１および水平走査回路３２を備えている。
【００２６】
個々のピクセル部２３は、たえば光電変換素子としてのフォトダイオードと、このフォトダイオードの初期化や出力信号の増幅、タイミング制御を行うためのトランジスタ等で構成されている。個々のピクセル部２３は、光の三原色のいずれかの色のカラーフィルタで覆われ、各色の光の光電変換を行う。
【００２７】
垂直走査回路３１は、ピクセルアレイ２０の複数のピクセル部２３を行２１の単位で選択するタイミングを制御する。水平走査回路３２は、行２１内の個々のピクセル部２３を、列２２単位に個別に選択するタイミングを制御する。
【００２８】
この実施の形態では、ピクセル部２３の個々の列２２単位に、コラムＣＤＳ回路４０、コラムＡＭＰ回路５０、コラムＡＤＣ回路６０およびラッチ回路７０が設けられている。
コラムＣＤＳ回路４０は、相関二重サンプリング技術にて、ピクセル部２３における光電変換素子のリセット時等に発生するノイズを光電変換信号から除去する処理が行われる。
【００２９】
コラムＡＭＰ回路５０は、コラムＣＤＳ回路４０から出力された光電変換信号を増幅する処理を行う。
コラムＡＤＣ回路６０は、ランプ波形発生回路５１から得られるランプ波形信号ＲａｍｐＶを用いて、後述のように、光電変換信号のデジタル化処理を行う。
【００３０】
ラッチ回路７０は、列２２（ピクセル部２３）単位にデジタル変換後の光電変換信号を保持し、水平走査回路３２から出力される水平走査信号に同期して後段のカラープロセッサ８０に出力する処理を行う。
【００３１】
カラープロセッサ８０は、各色に対応したピクセル部２３の各々の光電変換信号のデジタル値を処理して、たとえば、ＹＵＶ、ＹＣｂＣｒ、ＲＧＢ等の任意の規格の画像信号に変換して出力する機能を備えている。
【００３２】
図１に例示されるように、本実施の形態のコラムＡＤＣ回路６０は、入力側から出力側に順に二段に接続された差動型コンパレータ６１および差動型コンパレータ６２と、差動型コンパレータ６２の出力側とラッチ回路７０との間に接続されたインバータ６９を備えている。
【００３３】
差動型コンパレータ６１の基準信号入力端子６１ａには、スイッチ６８（スイッチＳ２）を介してランプ波形発生回路５１に接続され、ランプ波形信号ＲａｍｐＶが入力される。
【００３４】
差動型コンパレータ６１のアナログ信号入力端子６１ｂには、スイッチ６７（スイッチＳ１ｘ）を介してピクセル部２３からの光電変換信号２３ａ（ＡＤＣ−ｉｎ）が入力される。また、このアナログ信号入力端子６１ｂには、光電変換信号２３ａの電圧レベルを保持するための信号用容量素子６３（信号用容量素子Ｃ３）が設けられている。
【００３５】
前段の差動型コンパレータ６１の出力端子６１ｃおよび出力端子６１ｄは、正負の極性を合わせて後段の差動型コンパレータ６２の入力端子６２ａおよび入力端子６２ｂにそれぞれ接続されている。
【００３６】
本実施の形態の場合、差動型コンパレータ６１には、その基準信号入力端子６１ａおよび入力端子６２ｂの短絡を制御するスイッチ６４（スイッチＳ１）と、アナログ信号入力端子６１ｂと出力端子６１ｄの短絡を制御するスイッチ６５（スイッチＳ１）と、アナログ信号入力端子６１ｂにおけるスイッチ６４の短絡位置とスイッチ６５の短絡位置の間に設けられた容量素子６６（容量素子Ｃ１）からなるオフセットキャンセル機能を備えている。
【００３７】
同様に、後段の差動型コンパレータ６２にも、スイッチ６４ａ（スイッチＳ１）、スイッチ６５ａ（スイッチＳ１）、容量素子６６ａ（容量素子Ｃ２）からなるオフセットキャンセル機能が設けられている。
【００３８】
図２に例示されるように、差動型コンパレータ６１は、電源ＶＤＤに並列に接続されるｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、およびｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４と、これらの系列をまとめて接地するｎＭＯＳトランジスタＱ５で構成され、各系列のｐＭＯＳトランジスタＱ１およびｐＭＯＳトランジスタＱ３のゲートは、ｐＭＯＳトランジスタＱ１のソース側に接続されることによって負荷抵抗を構成し、ｎＭＯＳトランジスタＱ２のゲートにはアナログ信号入力端子６１ｂが接続され、ｎＭＯＳトランジスタＱ４のゲートには基準信号入力端子６１ａが接続されている。ｎＭＯＳトランジスタＱ５は、定電流源の如く機能する。
【００３９】
以下、本実施の形態の作用の一例について、図４の線図等を参照して説明する。まず、ピクセルアレイ２０では、垂直走査回路３１による垂直同期信号にて個々の行２１が選択され、当該行２１内のピクセル部２３の光電変換素子のリセットが実行され、その後、当該行２１内における個々のピクセル部２３（列２２）の読み出しが水平走査回路３２からの水平同期信号（列選択出力信号）によって順に実行される。
【００４０】
そして、一つのピクセル部２３ (列２２)から出力される光電変換信号２３ａは、コラムＣＤＳ回路４０にてリセットノイズ等が除去され、コラムＡＭＰ回路５０にて増幅された後、コラムＡＤＣ回路６０にＡＤＣ−ｉｎとして入力され、アナログ・デジタル変換処理が行われてデジタル化される。
【００４１】
すなわち、コラムＡＤＣ回路６０では、光電変換信号２３ａの入力契機である列選択出力信号に同期して、スイッチＳ１、スイッチＳ１ｘを閉じ、到来する光電変換信号２３ａの電位レベルに対応した電荷が信号用容量素子Ｃ３に蓄積されるとともに、スイッチＳ１にて差動型コンパレータ６１（差動型コンパレータ６２）の入出力側が短絡されるため、容量素子Ｃ１（容量素子Ｃ２）には差動型コンパレータ６１（差動型コンパレータ６１）の閾値電圧（動作点）のレベルを基準とする光電変換信号２３ａの電位に対応した電荷が蓄積され、図１中のＡ〜Ｅ点の電位は、光電変換信号２３ａ（ＡＤＣ−ｉｎ）のレベルとなる。
【００４２】
その後、スイッチＳ１およびスイッチＳ１ｘを開き、スイッチＳ２を閉じてランプ波形発生回路５１から基準信号入力端子６１ａにランプ波形信号ＲａｍｐＶを入力すると、出力側のＣ点およびＤ点は、ＡＤＣ−ｉｎのレベルを中心として光電変換信号２３ａを入力する前とは逆の電位に反転し、インバータ６９に反転出力により、カウンタ７１では、カウントが開始され、漸減するランプ波形信号ＲａｍｐＶが、Ｂ点の光電変換信号２３ａの電圧値とクロスする瞬間に、差動型コンパレータ６１および差動型コンパレータ６２の出力側のＣ点〜Ｅ点の電位が反転し、インバータ６９の反転出力により、カウンタ７１のカウント値がラッチ回路７０にラッチされる。このカウント値は、光電変換信号２３ａを所定のビット幅のデジタル値に変換したものとなる。
【００４３】
そして、ラッチ回路７０のデジタルデータは、水平同期信号に同期してカラープロセッサ８０に出力されて処理される。
このように、本実施の形態によれば、スイッチＳ１ｘを閉じて光電変換信号２３ａを入力する際に、スイッチＳ１を閉じて、差動型コンパレータ６１を構成するトランジスタの閾値電圧を基準とする光電変換信号２３ａの電圧を容量素子Ｃ１，Ｃ２および信号用容量素子Ｃ３に蓄積することで、差動型コンパレータ６１の閾値電圧や寄生容量等がキャンセルされるので、Ａ点の電位が固定となり、スイッチＳ１およびスイッチＳ１ｘを開き、スイッチＳ２を閉じて比較のためのランプ波形信号ＲａｍｐＶを入力する際に、容量素子Ｃ１の電荷変動に起因するＢ点の電位変動がなくなり、光電変換信号２３ａとランプ波形信号ＲａｍｐＶの比較を精密に行うことが可能となる。
【００４４】
このため、光電変換信号２３ａのデジタル変換のばらつきに起因して、たとえば撮影画像の濃淡や色むら等が発生することがなくなり、撮像装置１０から出力される画質が向上する。
【００４５】
また、差動型コンパレータ６１は、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２およびｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４の各入力系列に共通なｎＭＯＳトランジスタＱ５で決定される一定電流値の分配によって差動動作するため、ｎＭＯＳトランジスタＱ５で制御される電流値自体を大きくする必要がなく、消費電流を抑制できる。また、電流抑制のために差動型コンパレータ６１を構成するトランジスタのゲート長を大きくする必要もなく、寄生容量が大きくなることもない。
【００４６】
コラムＡＤＣ回路６０は、列２２の各々毎に設けられるため、たとえば、解像度の改善のためにピクセルアレイ２０におけるピクセル部２３の数や密度を増大させた場合、コラムＡＤＣ回路６０の数も増えるが、本実施の形態のように個々のコラムＡＤＣ回路６０の消費電流を抑制することで、コラムＡＤＣ回路６０におけるデジタル化精度の良い、高画質で高解像度の映像を出力する高性能な撮像装置１０を低消費電流（電力）にて実現することが可能となる。
【００４７】
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
（付記１）
第１および第２入力端子の各々に入力される第１および第２入力信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータであって、
前記第１または第２入力端子の前記差動型コンパレータ側に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記オフセット容量素子と差動型コンパレータの接続点と前記出力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能を備えたことを特徴とする差動型コンパレータ。
【００４８】
（付記２）
付記１記載の差動型コンパレータにおいて、前段の前記差動型コンパレータから出力される正および負の前記論理信号を次段の前記差動型コンパレータの前記第１および第２入力端子に入力することで、前記差動型コンパレータを多段に接続したことを特徴とする差動型コンパレータ。
【００４９】
（付記３）
付記１記載の差動型コンパレータにおいて、前記オフセット容量素子が設けられた前記第１または第２入力端子にはアナログ・デジタル変換対象のアナログ信号が入力され、他の前記第２または第１入力端子にはランプ波形信号が入力され、前記アナログ信号の入力契機から前記アナログ信号と前記ランプ波形信号のレベルが一致するまでの時間を計数するカウンタのオン／オフを前記出力端子の前記論理信号にて制御することで、前記アナログ信号を前記カウンタのカウンタ値としてデジタル変換するアナログ・デジタル変換器として機能することを特徴とする差動型コンパレータ。
【００５０】
（付記４）
第１および第２入力端子の各々に入力されるアナログ信号および基準信号の信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータと、前記論理信号にて起動および停止が制御されるカウンタとを含み、前記アナログ信号の入力契機から当該アナログ信号と前記基準信号とが一致するまでの間に前記カウンタにて計数されたカウンタ値を前記アナログ信号のデジタル変換値として出力するアナログ・デジタル変換装置であって、
前記差動型コンパレータは、前記第１入力端子の前記差動型コンパレータ側に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記オフセット容量素子と差動型コンパレータの接続点と前記出力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能を備えたことを特徴とするアナログ・デジタル変換装置。
【００５１】
（付記５）
付記４記載のアナログ・デジタル変換装置において、前段の前記差動型コンパレータから出力される正および負の前記論理信号を次段の前記差動型コンパレータの前記第１および第２入力端子に入力することで、前記差動型コンパレータを多段に接続したことを特徴とするアナログ・デジタル変換装置。
【００５２】
（付記６）
付記４記載のアナログ・デジタル変換装置において、前記アナログ信号が入力される前記第１入力端子に接続され、当該アナログ信号を保持する信号用容量素子をさらに備えたことを特徴とするアナログ・デジタル変換装置。
【００５３】
（付記７）
付記４記載のアナログ・デジタル変換装置において、前記基準信号はランプ波形信号であることを特徴とするアナログ・デジタル変換装置。
【００５４】
（付記８）
各々が光電変換素子を含む複数のピクセル部が行および列方向に二次元的に配列されたピクセルアレイと、個々の前記ピクセル部から出力される光電変換信号をデジタル信号に変換するアナログ・デジタル変換器を含む読み出し回路を備えた撮像装置であって、
前記アナログ・デジタル変換器は、
第１および第２入力端子の各々に入力される前記光電変換信号および基準信号の信号レベルの一致／不一致に応じて出力端子に正および／または負の論理信号を出力する差動型コンパレータと、
前記第１入力端子に設けられたオフセット容量素子と、前記オフセット容量素子を含む閉ループを形成するように前記第１および第２入力端子を短絡する第１スイッチと、前記出力端子と前記オフセット容量素子が設けられた前記第１入力端子とを短絡する第２スイッチとを含むオフセットキャンセル機能と、
を備えたことを特徴とする撮像装置。
【００５５】
（付記９）
付記８記載の撮像装置において、前記アナログ・デジタル変換器は、前記論理信号にて起動および停止が制御されることで前記アナログ信号の入力契機から当該アナログ信号と前記基準信号とが一致するまでの間に前記カウンタにて計数されたカウンタ値を前記アナログ信号のデジタル変換値として出力するカウンタをさらに含むことを特徴とする撮像装置。
【００５６】
（付記１０）
付記８記載の撮像装置において、前記アナログ・デジタル変換器には、前段の前記差動型コンパレータから出力される正および負の前記論理信号を次段の前記差動型コンパレータの前記第１および第２入力端子に入力することで、前記差動型コンパレータが多段に設けられていることを特徴とする撮像装置。
【００５７】
（付記１１）
付記８記載の撮像装置において、前記読み出し回路は、前記アナログ・デジタル変換器の前段に配置され、相関二重サンプリングにて前記光電変換信号に含まれるノイズを除去するノイズ除去回路をさらに含むことを特徴とする撮像装置。
【００５８】
（付記１２）
付記８記載の撮像装置において、前記読み出し回路は、前記ピクセル部の前記行または列単位に設けられていることを特徴とする撮像装置。
【００５９】
（付記１３）
付記８記載の撮像装置において、前記基準信号は、ランプ波形信号であることを特徴とする撮像装置。
【００６０】
（付記１４）
付記８記載の撮像装置において、前記撮像装置はＣＭＯＳイメージセンサであることを特徴とする撮像装置。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態である差動型コンパレータを含むアナログ・デジタル変換装置の構成の一例を示すブロック図である。
【図２】本発明の一実施の形態である差動型コンパレータを含むアナログ・デジタル変換装置の内部構成をより詳細に例示した回路図である。
【図３】本発明の一実施の形態であるアナログ・デジタル変換装置を含む撮像装置の全体構成の一例を示すブロック図である。
【図４】本発明の一実施の形態であるアナログ・デジタル変換装置を含む撮像装置の作用例を示すタイミングチャートである。
【図５】本発明の参考技術であるチョッパ型コンパレータの構成を示すブロック図である。
【図６】本発明の参考技術であるチョッパ型コンパレータの内部構成を示す回路図である。
【符号の説明】
【００６２】
１０  撮像装置
２０  ピクセルアレイ
２１  行
２２  列
２３  ピクセル部
２３ａ  光電変換信号（ＡＤＣ−ｉｎ）
３１  垂直走査回路
３２  水平走査回路
４０  コラムＣＤＳ回路
５０  コラムＡＭＰ回路
５１  ランプ波形発生回路
６０  コラムＡＤＣ回路（アナログ・デジタル変換装置）
６１  差動型コンパレータ
６１ａ  基準信号入力端子
６１ｂ  アナログ信号入力端子
６１ｃ  出力端子
６１ｄ  出力端子
６２  差動型コンパレータ
６２ａ  入力端子
６２ｂ  入力端子
６３  信号用容量素子（Ｃ３）
６４  スイッチ（Ｓ１）（第１スイッチ）
６４ａ  スイッチ（Ｓ１）（第１スイッチ）
６５  スイッチ（Ｓ１）（第２スイッチ）
６５ａ  スイッチ（Ｓ１）（第２スイッチ）
６６  容量素子（Ｃ１）（オフセット容量素子）
６６ａ  容量素子（Ｃ２）（オフセット容量素子）
６７  スイッチ（Ｓ１ｘ）
６８  スイッチ（Ｓ２）
６９  インバータ
７０  ラッチ回路
７１  カウンタ
８０  カラープロセッサ
Ｑ１  ｐＭＯＳトランジスタ
Ｑ２  ｎＭＯＳトランジスタ
Ｑ３  ｐＭＯＳトランジスタ
Ｑ４  ｎＭＯＳトランジスタ
Ｑ５  ｎＭＯＳトランジスタ
ＲａｍｐＶ  ランプ波形信号
【図１】
2006020171.tif 000003
【図２】
2006020171.tif 000004
【図４】
2006020171.tif 000005
【図５】
2006020171.tif 000006
【図６】
2006020171.tif 000007
【図３】
2006020171.tif 000008