(57)【要約】【課題】閾値電圧およびドレイン電流の経時的変化を抑制できる半導体装置の製造方法を提供することを目的とする。【解決手段】本発明における第１形態の半導体装置の製造方法では、半導体基板１０にフッ素をイオン注入した後に、半導体基板１０の上にゲート絶縁膜１４Ａ、ゲート電極１５Ａおよび保護膜１６Ａを形成し、再度フッ素をイオン注入する。さらに、ｐ型ソース・ドレインエクステンション領域１８およびソース・ドレイン領域１９を形成する。【選択図】図１
2006156954.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にフッ素をイオン注入する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板の上にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｃ）と、
前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、ｐ型ソース・ドレインエクステンション領域を形成する工程（ｄ）と、
前記工程（ｃ）の後に、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、フッ素をイオン注入する工程（ｅ）と、
前記工程（ｄ）及び前記工程（ｅ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、
前記半導体基板のうち前記サイドウォールの側方下に位置する領域に、ｐ型ソース・ドレイン領域を形成する工程（ｇ）とを備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板のうち前記サイドウォールの下に位置する領域に注入されるフッ素のドーズ量の合計は、前記ゲート電極に注入されるフッ素のドーズ量の合計よりも多い、半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記工程（ｅ）では、前記ゲート電極の上を保護膜で覆った状態で前記フッ素のイオン注入を行う、半導体装置の製造方法。
【請求項４】
半導体基板の上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極形成用膜を形成する工程（ｂ）と、
前記ゲート電極形成用膜にフッ素をイオン注入する工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート電極形成用膜に対してパターニングを行うことにより、前記ゲート絶縁膜の上にゲート電極を形成する工程（ｄ）と、
前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、ｐ型ソース・ドレインエクステンション領域を形成する工程（ｅ）と、
前記工程（ｄ）の後に、前記ゲート電極の上を保護膜で覆った状態で、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、フッ素をイオン注入する工程（ｆ）と、
前記工程（ｅ）及び前記工程（ｆ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｇ）と、
前記半導体基板のうち前記サイドウォールの側方下に位置する領域に、ｐ型ソース・ドレイン領域を形成する工程（ｈ）とを備える、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記半導体基板のうち前記サイドウォールの下に位置する領域に注入されるフッ素のドーズ量の合計は、前記ゲート電極に注入されるフッ素のドーズ量の合計よりも多い、半導体装置の製造方法。
【請求項６】
半導体基板の上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、
前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、ｐ型ソース・ドレインエクステンション領域を形成する工程（ｃ）と、
前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、前記ゲート電極の上を保護膜で覆った状態で、フッ素をイオン注入する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、
前記半導体基板のうち前記サイドウォールの側方下に位置する領域にｐ型ソース・ドレイン領域を形成する工程（ｆ）とを備える、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、前記保護膜に注入されたフッ素のうちの一部が前記ゲート電極に到達し、
前記半導体基板のうち前記サイドウォールの下に位置する領域に注入されるフッ素のドーズ量の合計は、前記ゲート電極に注入されるフッ素のドーズ量の合計よりも多い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にｐチャネル型ＭＩＳトランジスタ（ｐ型ＭＩＳＦＥＴ）において長期使用時の閾値電圧の変化やドレイン飽和電流の低下を改善できる信頼性の高い半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細化および高密度化が進行し、デザインルールがディープ・サブミクロン以下の世代においては、ＣＭＩＳトランジスタのｎ型ＭＩＳＦＥＴにはｎ+ゲート電極を、ｐ型ＭＩＳＦＥＴにはｐ+ゲート電極を用いる、いわゆるデュアルゲート構造が主流となっている。しかしながら、このデュアルゲート構造を有するＣＭＩＳＬＳＩでは、ｐ型ＭＩＳＦＥＴのｐ+ゲート電極を形成するために多結晶ポリシリコン膜中に導入したボロンが、後工程の熱処理によってゲート絶縁膜を突き抜けてｐ型ＭＩＳＦＥＴのチャネル領域にまで拡散するという、ボロン突き抜けと称される現象が発生し易くなる。このボロン突き抜けと称される現象が起きるとトランジスタ特性が変動すると共に、ゲート絶縁膜の信頼性が損なわれるという問題が生じることが知られている。
【０００３】
そこで、ゲート電極へフッ素を注入することにより、ゲート絶縁膜の信頼性を向上し、かつｐ型ＭＩＳＦＥＴのトランジスタ特性の変動防止を図ろうとする技術が知られている（例えば、特許文献１参照）。
【０００４】
以下、従来のデュアルゲート構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
【０００５】
図７（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左側にｎ型ＭＩＳＦＥＴ形成領域Ｒｎを示し、右側にｐ型ＭＩＳＦＥＴ形成領域Ｒｐを示している。
【０００６】
従来の半導体装置の製造方法では、まず、図７（ａ）に示す工程で、シリコン基板１０１のｐ型ＭＩＳＦＥＴ形成領域Ｒｐにｎウェル１０１Ａを、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎにｐウェル１０１Ｂをそれぞれ形成した後、それぞれの活性領域を取り囲む素子分離領域１０２を形成する。
【０００７】
次に、図７（ｂ）に示す工程で、シリコン基板１０１の上に酸化膜１０３を形成した後、酸化膜１０３の上にノンドープの多結晶シリコン膜１０４を形成する。
【０００８】
次に、図７（ｃ）に示す工程で、多結晶シリコン膜１０４および酸化膜１０３をパターニングして、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域上にはｐ型ＭＩＳＦＥＴのゲート電極１０４Ａ及びゲート絶縁膜１０３Ａを形成し、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域上にはｎ型ＭＩＳＦＥＴのゲート電極１０４Ｂ及びゲート絶縁膜１０３Ｂを形成する。
【０００９】
次に、図７（ｄ）に示す工程で、ゲート電極１０４Ａ、１０４Ｂと、シリコン基板１０１のうち露出している領域に、フッ素イオン１０８を、注入エネルギー１０ｋｅＶ、注入ドーズ量２×１０13〜２×１０15ｉｏｎｓ／ｃｍ2の条件で、基板表面に対してほぼ垂直な方向から注入する。
【００１０】
次に、図７（ｅ）に示す工程で、各ゲート電極１０４Ａ、１０４Ｂの側面にシリコン酸化膜からなるサイドウォール１０５を形成する。その後、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎには、ｎ型不純物であるヒ素をイオン注入してｎ型ＭＩＳＦＥＴのソース・ドレイン領域となるｎ型不純物拡散層１０６を形成し、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐには、ｐ型不純物であるボロンをイオン注入してｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ型不純物拡散層１０７を形成する。その後、イオン注入した不純物の活性化を行なうための急速加熱処理を行うことにより、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが完成する。このとき、この急速加熱処理により、フッ素がゲート電極１０４Ａ、１０４Ｂからゲート絶縁膜１０３Ａ、１０３Ｂ中にそれぞれ拡散する。
【００１１】
この製造方法によれば、ｐ型ＭＩＳＦＥＴにおいては、ゲート絶縁膜１０３Ａ中にフッ素が導入されるので、ゲート電極１０４Ａとゲート絶縁膜１０３Ａとの熱膨張率差に起因する、ゲート絶縁膜への物理的なストレスが緩和され、トランジスタの信頼性が向上する。また、ｐ+ゲート電極１０４Ａ内には２×１０13〜２×１０15ｉｏｎｓ／ｃｍ2のドーズ量でフッ素が導入され、このフッ素の作用によってｐ+ゲート電極１０４Ａ中に導入されたボロンのゲート絶縁膜１０３Ａ及び半導体基板１０１への侵入が抑制され、トランジスタの特性の変動や信頼性の悪化も防止することができる。
【特許文献１】特開平１１−１６３３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図７（ａ）〜（ｅ）に示すような従来の半導体装置の製造方法では、時間の経過に伴って、閾値電圧が変化し、ドレイン電流量が減少するという不具合が生じていた。
【００１３】
前記に鑑み、本発明は、ゲート電極へのフッ素の注入量とソース・ドレイン領域へのフッ素の注入量の適正化を行うことにより、閾値電圧およびドレイン電流の経時的変化を抑制できる半導体装置を得ることができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明における第１の半導体装置の製造方法は、半導体基板にフッ素をイオン注入する工程（ａ）と、前記工程（ａ）の後に、前記半導体基板の上にゲート絶縁膜を形成する工程（ｂ）と、前記ゲート絶縁膜の上にゲート電極を形成する工程（ｃ）と、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、ｐ型ソース・ドレインエクステンション領域を形成する工程（ｄ）と、前記工程（ｃ）の後に、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、フッ素をイオン注入する工程（ｅ）と、前記工程（ｄ）及び前記工程（ｅ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、前記半導体基板のうち前記サイドウォールの側方下に位置する領域に、ｐ型ソース・ドレイン領域を形成する工程（ｇ）とを備える。
【００１５】
本発明における第１の製造方法によると、半導体基板のみにフッ素を注入した後に、半導体基板およびゲート電極にフッ素を注入することにより、ゲート電極よりも半導体基板におけるフッ素イオンの濃度（ドーズ量）を高くすることができる。これにより、ｐ型ＭＩＳＦＥＴのチャネル領域においては、シリコンのダングリングボンドをフッ素によって終端することができる。これにより、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。また、ゲート電極に過剰な量のフッ素が注入されるのを回避することができるため、ボロンの突き抜けが生じず、また、ゲート絶縁膜内に多数の捕獲準位が生じ、ゲート絶縁膜の信頼性が低下するという問題も生じない。
【００１６】
本発明における第１の製造方法において、前記半導体基板のうち前記サイドウォールの下に位置する領域に注入されるフッ素のドーズ量の合計は、前記ゲート電極に注入されるフッ素のドーズ量の合計よりも多くなる。
【００１７】
本発明における第１の製造方法において、前記工程（ｅ）では、前記ゲート電極の上を保護膜で覆った状態で前記フッ素のイオン注入を行ってもよい。この場合には、ゲート電極に注入されるフッ素の量をより確実に調整することが可能となる。
【００１８】
本発明における第２の製造方法は、半導体基板の上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の上にゲート電極形成用膜を形成する工程（ｂ）と、前記ゲート電極形成用膜にフッ素をイオン注入する工程（ｃ）と、前記工程（ｃ）の後に、前記ゲート電極形成用膜に対してパターニングを行うことにより、前記ゲート絶縁膜の上にゲート電極を形成する工程（ｄ）と、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、ｐ型ソース・ドレインエクステンション領域を形成する工程（ｅ）と、前記工程（ｄ）の後に、前記ゲート電極の上を保護膜で覆った状態で、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、フッ素をイオン注入する工程（ｆ）と、前記工程（ｅ）及び前記工程（ｆ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｇ）と、前記半導体基板のうち前記サイドウォールの側方下に位置する領域に、ｐ型ソース・ドレイン領域を形成する工程（ｈ）とを備える。
【００１９】
本発明における第２の製造方法では、ゲート電極形成用膜にフッ素を注入する際のドーズ量を調整することにより、ゲート電極に含まれるフッ素の量を調整することができる。これにより、ゲート電極にフッ素が過剰に注入されて、ボロンの突き抜けが生じたり、また、ゲート絶縁膜内に多数の捕獲準位が生じ、ゲート絶縁膜の信頼性が低下するという問題も生じない。一方、ゲート電極の上を保護膜により覆った状態で半導体基板に対してフッ素の注入を行うため、半導体基板およびゲート電極に注入されるフッ素の量をそれぞれ調整することができる。これにより、ｐ型ＭＩＳＦＥＴのチャネル領域におけるシリコンのダングリングボンドを終端することができる。これにより、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。
【００２０】
本発明における第２の製造方法では、前記半導体基板のうち前記サイドウォールの下に位置する領域に注入されるフッ素のドーズ量の合計は、前記ゲート電極に注入されるフッ素のドーズ量の合計よりも多くなる。
【００２１】
本発明における第３の製造方法は、半導体基板の上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、ｐ型ソース・ドレインエクステンション領域を形成する工程（ｃ）と、前記半導体基板のうち前記ゲート電極の側方下に位置する領域に、前記ゲート電極の上を保護膜で覆った状態で、フッ素をイオン注入する工程（ｄ）と、前記工程（ｃ）及び前記工程（ｄ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、前記半導体基板のうち前記サイドウォールの側方下に位置する領域にｐ型ソース・ドレイン領域を形成する工程（ｆ）とを備える。
【００２２】
本発明における第３の製造方法では、フッ素を注入する際には、ゲート電極の上を保護膜により覆っているため、ゲート電極に注入されるフッ素の量を調整することができる。これにより、ゲート電極内に過剰な量のフッ素が注入されるのを回避することができるため、ボロンの突き抜けが生じたり、また、ゲート絶縁膜内に多数の捕獲準位が生じ、ゲート絶縁膜の信頼性が低下するという問題も生じない。一方、シリコン基板に対しては十分な量のフッ素を注入することができるため、ｐ型ＭＩＳＦＥＴのチャネル領域におけるシリコンのダングリングボンドを終端することができる。これにより、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。
【００２３】
本発明における第３の製造方法では、前記工程（ｄ）では、前記保護膜に注入されたフッ素のうちの一部が前記ゲート電極に到達し、前記半導体基板のうち前記サイドウォールの下に位置する領域に注入されるフッ素のドーズ量の合計は、前記ゲート電極に注入されるフッ素のドーズ量の合計よりも多くなる。
【発明の効果】
【００２４】
本発明では、ボロンの突き抜けを防止することができ、また、ゲート絶縁膜に多数の捕獲準位が生じることによるゲート絶縁膜の信頼性の低下も防止することができ、且つ、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
（発明者の考察）
以下に、本願発明者らの考察した結果について説明する。
【００２６】
従来では、「発明が解決しようとする課題」の欄で述べたように、閾値電圧が時間の経過に従って変化し、ドレイン飽和電流が減少する。これらの原因は、シリコン基板１０１においてチャネル領域の最表面に位置するシリコン原子の終端部が未結合のダングリングボンドのまま残存していることが原因と考えられる。つまり、このダングリングボンドにキャリアがトラップされ、チャネル領域の機能が低下するため、閾値電圧が変化し、ドレイン飽和電流が減少するのである。これを防止するためにシリコン原子を水素と結合させたとしても、Ｓｉ−Ｈの結合は比較的弱いため、時間の経過と共に水素が脱離し、ダングリングボンドが生じやすい。
【００２７】
ダングリングボンドの生成を抑制するためには、Ｓｉ−Ｈの結合よりも強いＳｉ−Ｆ結合を形成すればよいと考えられる。しかしながら、ダングリングボンドの生成を抑制するのに十分な量のフッ素をゲート電極に注入すると、ゲート電極とゲート絶縁膜との間の界面に多量のフッ素が偏析し、ゲート電極に含まれるボロンのゲート絶縁膜突き抜けを助長してしまうという不具合が生じることがわかった。また、ゲート絶縁膜内に多数の捕獲準位が生じ、ゲート絶縁膜の信頼性も低下することがわかった。
【００２８】
そこで、本発明では、ゲート電極およびシリコン基板のそれぞれに必要なフッ素の量を注入することとした。
【００２９】
（第１の実施形態）
以下では、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３０】
図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中では、左側にｎ型ＭＩＳＦＥＴ（ｎＭＩＳトランジスタ）形成領域Ｒｎを示し、右側にｐ型ＭＩＳＦＥＴ（ｐＭＩＳトランジスタ）形成領域Ｒｐを示している。
【００３１】
本実施形態における半導体装置の製造方法では、まず、図１（ａ）に示す工程で、シリコンからなる半導体基板１０に、活性領域を取り囲むようにＳＴＩ（Shallow Trench Isolation）からなる素子分離領域１１を形成する。その後、半導体基板１０のｐ型ＭＩＳＦＥＴ形成領域Ｒｐにはｎウェル１０Ａを形成し、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎにはｐウェル１０Ｂを形成する。その後、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐ及びｎ型ＭＩＳＦＥＴ形成領域Ｒｎに、閾値電圧の調整を行うためのイオン注入を行なって、それぞれの領域に閾値電圧調整用拡散層（いずれも図示せず）を形成する。
【００３２】
次に、図１（ｂ）に示す工程で、半導体基板１０の上に、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎを覆いｐ型ＭＩＳＦＥＴ形成領域Ｒｐに開口を有するレジスト１２を形成する。その後、レジスト１２をマスクにして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、注入エネルギー１５ｋｅＶ、注入ドーズ量２×１０15ｉｏｎｓ／ｃｍ2の条件でフッ素イオン１３Ａをイオン注入して、フッ素注入層４０を形成する。この注入条件でイオン注入した場合、フッ素の飛程は半導体基板１０の表面近傍に存在することとなる。
【００３３】
次に、図１（ｃ）に示す工程で、レジスト１２を除去した後、半導体基板１０の上に、厚さ２ｎｍのシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４の上に、厚さ１８０ｎｍの多結晶シリコン膜１５を形成する。続いて、多結晶シリコン膜１５の上に、厚さ１００ｎｍのシリコン酸化膜１６を形成する。
【００３４】
次に、図１（ｄ）に示す工程で、シリコン酸化膜１６の上にゲート電極形成用マスク（図示せず）を形成し、シリコン酸化膜１６に対して選択的なエッチングを行う。これにより、酸化シリコンからなる保護絶縁膜１６Ａ、１６Ｂを形成する。その後、ゲート電極形成用マスクを除去し、保護絶縁膜１６Ａ、１６Ｂをハードマスクにして多結晶シリコン膜１５及びシリコン酸化膜１４を選択的にエッチングする。これにより、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域上に、ゲート絶縁膜１４Ａ、ゲート電極１５Ａ及び保護絶縁膜１６Ａからなるゲート電極部２０Ａが形成され、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域上に、ゲート絶縁膜１４Ｂ、ゲート電極１５Ｂ及び保護絶縁膜１６Ｂからなるゲート電極部２０Ｂが形成される。このときのエッチングによって、ハードマスクとして用いる保護絶縁膜１６Ａ、１６Ｂの膜厚が減少し、４０ｎｍ程度になる。
【００３５】
その後、半導体基板１０の上に、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎを覆い、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐに開口を有するレジスト１７を形成する。その後、レジスト１７及びゲート電極部２０Ａをマスクとして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、ｐ型不純物であるボロンイオンを、注入エネルギー０．５ｋｅＶ、注入ドーズ量４×１０14ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｐ型ソース・ドレインエクステンション領域１８を形成する。
【００３６】
次いで、レジスト１７及びゲート電極部２０Ａをマスクとして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー７０ｋｅＶ、注入ドーズ量３．２×１０13ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｎ型ポケット領域１９を形成する。このとき、ヒ素イオンのイオン注入は、注入角度を２５°とする回転注入法により行う。さらに、レジスト１７及びゲート電極部２０Ａをマスクとして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、フッ素イオン１３Ｂを、注入エネルギー１５ｋｅＶ、注入ドーズ量１×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入する。これにより、半導体基板１０におけるフッ素注入層４０のフッ素濃度が濃くなる。
【００３７】
このとき、ゲート電極１５Ａの上にはフッ素の注入深さよりも膜厚の厚い保護絶縁膜１６Ａが形成されているため、ゲート電極１５Ａにはフッ素は注入されず、半導体基板１０中のみにフッ素が注入される。この注入条件でイオン注入した場合、フッ素の飛程は半導体基板１０の表面近傍に存在することとなる。なお、保護絶縁膜１６Ａの膜厚を薄くする等の調整を行うことにより、ゲート電極１５Ａ内に注入されるフッ素の量を調整することができる。
【００３８】
次に、図１（ｅ）に示す工程で、レジスト１７を除去した後、半導体基板１０の上に、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐを覆い、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎに開口を有するレジスト２１を形成する。その後、レジスト２１及びゲート電極部２０Ｂをマスクとして、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域となる領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー４ｋｅＶ、注入ドーズ量６×１０14ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｎ型ソース・ドレインエクステンション領域２２を形成する。次いで、レジスト２１及びゲート電極部２０Ｂをマスクして、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域となる半導体基板１０中に、ｐ型不純物であるボロンイオンを、注入エネルギー１２ｋｅＶ、注入ドーズ量３．６Ｘ１０13ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｐ型ポケット領域２３を形成する。このとき、ボロンイオンのイオン注入は、注入角度を２５°とする回転注入法により行う。
【００３９】
次に、図１（ｆ）に示す工程で、レジスト２１を除去した後、半導体基板１０およびゲート電極部２０Ａ、２０Ｂを覆う絶縁膜（図示せず）を形成し、異方的なエッチングを行うことにより、ゲート電極１５Ａ及びゲート電極１５Ｂの側面上に、サイドウォール２４Ａ及びサイドウォール２４Ｂを形成する。このとき、サイドウォール２４Ａ及びサイドウォール２４Ｂを形成する際のオーバーエッチングによって、ゲート電極１５Ａ、１５Ｂ上に形成されていた保護絶縁膜１６Ａ、１６Ｂがエッチングされて、ゲート電極１５Ａ、１５Ｂの上面が露出する。
【００４０】
その後、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの上を覆い、ｐ型ＭＩＳＦＥＴＲｐの上に開口を有するマスク（図示せず）を形成し、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、ｐ型不純物であるボロンイオンを、注入エネルギー３ｋｅＶ、注入ドーズ量３．６×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、高濃度のｐ型ソース・ドレイン領域２５を選択的に形成する。このとき、ｐ型ソース・ドレイン領域２５の形成と同時に、ゲート電極１５Ａ中にボロンイオンがイオン注入されてｐ+ゲート電極２７が形成される。
【００４１】
一方、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの上を覆い、ｎ型ＭＩＳＦＥＴＲｎの上に開口を有するマスク（図示せず）を形成し、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー５０ｋｅＶ、注入ドーズ量４．０×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、高濃度のｎ型ソース・ドレイン領域２６を形成する。このとき、ｎ型ソース・ドレイン領域２６の形成と同時に、ゲート電極１５Ｂ中にヒ素イオンが注入されてｎ+ゲート電極２８が形成される。
【００４２】
その後、半導体基板１０に対して、窒素雰囲気下で熱処理温度１０７５℃のスパイクＲＴＡ処理を行い、ソース・ドレイン領域およびゲート電極中に注入されている不純物の活性化を行なう。
【００４３】
本実施形態では、ゲート電極１５Ａよりも半導体基板１０におけるフッ素イオンの濃度（ドーズ量）を高くすることにより、ｐ型ＭＩＳＦＥＴのチャネル領域においては、フッ素によりシリコンのダングリングボンドを終端することができる。これにより、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。また、ゲート電極１５Ａに過剰な量のフッ素が注入されるのを回避することができるため、ボロンの突き抜けを防止することができる。また、ゲート絶縁膜１４Ａ内に多数の捕獲準位が生じるのを抑制することができるため、ゲート絶縁膜１４Ａの信頼性低下も防止することができる。
【００４４】
なお、上述の説明では、図１（ｄ）に示す工程でフッ素イオン１３Ｂを注入する際に、ゲート電極１５Ａの上を保護絶縁膜１６Ａにより覆うことにより、ゲート電極１５Ａに注入されるフッ素の量をより確実に調整することができる。しかしながら、本発明においては、必ずしもゲート電極１５Ａの上を保護絶縁膜１６Ａによって覆わなくてもよい。
【００４５】
なお、本実施形態では、フッ素イオンを、図１（ｂ）に示す工程で注入した後に再度図１（ｄ）に示す工程で注入している。これにより、図１（ｄ）に示す工程で多結晶シリコン膜１５をパターニングする際に、フッ素注入層４０の大部分が除去されてしまっても、その後にフッ素注入層４０のフッ素濃度を高くすることができる。
【００４６】
なお、本実施形態では、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐのみにフッ素注入したが、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎにもフッ素注入してもよい。
【００４７】
（第２の実施形態）
以下では、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４８】
図２（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中では、左側にｎ型ＭＩＳＦＥＴ（ｎＭＩＳトランジスタ）形成領域Ｒｎを示し、右側にｐ型ＭＩＳＦＥＴ（ｐＭＩＳトランジスタ）形成領域Ｒｐを示している。
【００４９】
本実施形態における半導体装置の製造方法では、まず、図２（ａ）に示す工程で、シリコンからなる半導体基板１０に、活性領域を取り囲むようにＳＴＩ（Shallow Trench Isolation）からなる素子分離領域１１を形成する。その後、半導体基板１０のｐ型ＭＩＳＦＥＴ形成領域Ｒｐにはｎウェル１０Ａを形成し、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎにはｐウェル１０Ｂを形成する。その後、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐ及びｎ型ＭＩＳＦＥＴ形成領域Ｒｎに、閾値電圧の調整を行うためのイオン注入を行なって、それぞれの領域に閾値電圧調整用拡散層（いずれも図示せず）を形成する。
【００５０】
次に、図２（ｂ）に示す工程で、半導体基板１０の上に、厚さ２ｎｍのシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４の上に、厚さ１８０ｎｍの多結晶シリコン膜１５を形成する。その後、多結晶シリコン膜１５の上に、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎを覆い、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐに開口を有するレジスト２９を形成する。その後、レジスト２９をマスクにして、多結晶シリコン膜１５のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐに位置する領域に、注入エネルギー１５ｋｅＶ、注入ドーズ量１×１０15ｉｏｎｓ／ｃｍ2の条件でフッ素イオン１３Ｃをイオン注入して、ゲート電極形成用膜１５中にフッ素注入層４１を形成する。この注入条件でイオン注入した場合、フッ素の飛程は多結晶シリコン膜１５の表面近傍に存在することとなる。
【００５１】
次に、図２（ｃ）に示す工程で、レジスト２９を除去した後、多結晶シリコン膜１５の上に、厚さ１００ｎｍのシリコン酸化膜１６を形成する。
【００５２】
次に、図２（ｄ）に示す工程で、ゲート電極形成用マスク（図示せず）を用いてシリコン酸化膜１６を選択的にエッチングすることにより、シリコン酸化膜からなる保護絶縁膜１６Ａ、１６Ｂを形成する。その後、ゲート電極形成用マスクを除去し、保護絶縁膜１６Ａ、１６Ｂをハードマスクにして、多結晶シリコン膜１５及びシリコン酸化膜１４を選択的にエッチングする。これにより、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐに位置する部分の上に、ｐ型ＭＩＳＦＥＴのゲート絶縁膜１４Ａ、ゲート電極１５Ａ及び保護絶縁膜１６Ａからなるゲート電極部２０Ａが形成され、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎに位置する部分の上に、ｎ型ＭＩＳＦＥＴのゲート絶縁膜１４Ｂ、ゲート電極１５Ｂ及び保護絶縁膜１６Ｂからなるゲート電極部２０Ｂが形成される。このときのエッチングによって、ハードマスクとして用いた保護絶縁膜１６Ａ、１６Ｂの膜厚が減少し、４０ｎｍ程度になる。
【００５３】
その後、半導体基板１０の上に、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎを覆い、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐに開口を有するレジスト１７を形成する。その後、レジスト１７及びゲート電極部２０Ａをマスクとして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、ｐ型不純物であるボロンイオンを、注入エネルギー０．５ｋｅＶ、注入ドーズ量４×１０14ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｐ型ソース・ドレインエクステンション領域１８を形成する。次いで、レジスト１７及びゲート電極部２０Ａをそのままマスクにして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー７０ｋｅＶ、注入ドーズ量３．２×１０13ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｎ型ポケット領域１９を形成する。このとき、ヒ素イオンのイオン注入は、注入角度を２５°とする回転注入法により行った。さらに、レジスト１７及びゲート電極部２０Ａをマスクとして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、フッ素イオン１３Ｂを、注入エネルギー１５ｋｅＶ、注入ドーズ量１×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入する。これにより、ソース・ドレイン形成領域にフッ素注入層４２を形成する。このとき、ゲート電極１５Ａの上にはフッ素の注入深さよりも膜厚の厚い保護絶縁膜１６Ａが形成されているため、ゲート電極１５Ａにはフッ素は注入されず、半導体基板１０中のみにフッ素が注入される。この注入条件でイオン注入した場合、フッ素の飛程は半導体基板１０の表面近傍に存在することとなる。
【００５４】
次に、図２（ｅ）に示す工程で、レジスト１７を除去した後、半導体基板１０上に、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐを覆い、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎに開口を有するレジスト２１を形成する。その後、レジスト２１及びゲート電極部２０Ｂをマスクとして、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域となる領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー４ｋｅＶ、注入ドーズ量６×１０14ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｎ型ソース・ドレインエクステンション領域２２を形成する。次いで、レジスト２１及びゲート電極部２０Ｂをそのままマスクとして、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域となる領域に、ｐ型不純物であるボロンイオンを、注入エネルギー１２ｋｅＶ、注入ドーズ量３．６×１０13ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｐ型ポケット領域２３を形成する。このとき、ボロンイオンのイオン注入は、注入角度を２５°とする回転注入法により行う。
【００５５】
次に、図２（ｆ）に示す工程で、レジスト２１を除去した後、半導体基板１０およびゲート電極部２０Ａ、２０Ｂを覆う絶縁膜（図示せず）を形成し、異方的なエッチングを行うことにより、ゲート電極１５Ａ及びゲート電極１５Ｂの側面上に、サイドウォール２４Ａ及びサイドウォール２４Ｂを形成する。このとき、サイドウォール２４Ａ及びサイドウォール２４Ｂを形成する際のオーバーエッチングによって、ゲート電極１５Ａ、１５Ｂ上に形成されていた保護絶縁膜１６Ａ、１６Ｂがエッチングされて、ゲート電極１５Ａ、１５Ｂの上面が露出する。
【００５６】
その後、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの上を覆い、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐの上に開口を有するマスク（図示せず）を形成し、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、ｐ型不純物であるボロンイオンを、注入エネルギー３ｋｅＶ、注入ドーズ量３．６×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、高濃度のｐ型ソース・ドレイン領域２５を選択的に形成する。このとき、ｐ型ソース・ドレイン領域２５の形成と同時に、ゲート電極１５Ａ中にボロンイオンがイオン注入されてｐ+ゲート電極２７が形成される。
【００５７】
一方、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの上を覆い、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの上に開口を有するマスク（図示せず）を形成し、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー５０ｋｅＶ、注入ドーズ量４．０×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、高濃度のｎ型ソース・ドレイン領域２６を形成する。このとき、ｎ型ソース・ドレイン領域２６の形成と同時に、ゲート電極１５Ｂ中にヒ素イオンが注入されてｎ+ゲート電極２８が形成される。
【００５８】
その後、半導体基板１０に対して、窒素雰囲気下で熱処理温度１０７５℃のスパイクＲＴＡ処理を行い、ソース・ドレイン領域およびゲート電極中に注入されている不純物の活性化を行なう。このとき、このスパイクＲＴＡ処理により、ゲート電極１５Ａ中のフッ素がゲート絶縁膜１４Ａおよび半導体基板１０の界面方向にそれぞれ拡散する。
【００５９】
本実施形態では、図２（ｂ）に示す工程で多結晶シリコン膜１５にフッ素を注入している。この多結晶シリコン膜１５からゲート電極１５Ａを形成するため、このときのドーズ量を調整することにより、ゲート電極１５Ａ中に含まれるフッ素の量を調整することができる。これにより、ゲート電極１５Ａにフッ素が過剰に注入されるのを回避することができるため、ボロンの突き抜けを防止することができる。また、ゲート絶縁膜１４Ａ内に多数の捕獲準位が生じるのを抑制することができるため、ゲート絶縁膜１４Ａの信頼性低下も防止することができる。
【００６０】
一方、図２（ｄ）に示す工程では、ゲート電極１５Ａの上を保護絶縁膜１６Ａで覆った状態でシリコン基板１０に対してフッ素を注入している。そのため、半導体基板１０およびゲート電極１５Ａに注入されるフッ素の量をそれぞれ調整することができ、ｐ型ＭＩＳＦＥＴのチャネル領域におけるシリコンのダングリングボンドを終端することができる。これにより、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。
【００６１】
（第３の実施形態）
以下では、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６２】
図３（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左側にｎ型ＭＩＳＦＥＴ（ｎＭＩＳトランジスタ）形成領域Ｒｎを示し、右側にｐ型ＭＩＳＦＥＴ（ｐＭＩＳトランジスタ）形成領域Ｒｐを示している。
【００６３】
本実施形態における半導体装置の製造方法では、まず、図３（ａ）に示す工程で、シリコンからなる半導体基板１０に、活性領域を取り囲むようにＳＴＩ（Shallow Trench Isolation）からなる素子分離領域１１を形成する。その後、半導体基板１０のｐ型ＭＩＳＦＥＴ形成領域Ｒｐにはｎウェル１０Ａを形成し、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎにはｐウェル１０Ｂを形成する。その後、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐ及びｎ型ＭＩＳＦＥＴ形成領域Ｒｎに、閾値電圧の調整を行うためのイオン注入を行なって、それぞれの領域に閾値電圧調整用拡散層（いずれも図示せず）を形成する。
【００６４】
次に、図３（ｂ）に示す工程で、半導体基板１０上に、厚さ２ｎｍのシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４の上に、厚さ１８０ｎｍの多結晶シリコン膜１５を形成する。続いて、多結晶シリコン膜１５の上に、厚さ８０ｎｍのシリコン酸化膜３０を形成する。
【００６５】
次に、図３（ｃ）に示す工程で、ゲート電極形成用マスク（図示せず）を用いてシリコン酸化膜３０を選択的にエッチングすることにより保護絶縁膜３０Ａ、３０Ｂを形成する。その後、ゲート電極形成用マスクを除去し、保護絶縁膜３０Ａ、３０Ｂをハードマスクにしてゲート電極形成用膜１５及びゲート絶縁膜用形成膜１４を選択的にエッチングする。これにより、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域上にはｐ型ＭＩＳＦＥＴのゲート絶縁膜１４Ａ、ゲート電極１５Ａ及び保護絶縁膜３０Ａからなるゲート電極部３１Ａが形成され、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域上には、ｎ型ＭＩＳＦＥＴのゲート絶縁膜１４Ｂ、ゲート電極１５Ｂ及び保護絶縁膜３０Ｂからなるゲート電極部３１Ｂが形成される。このときのエッチングによって、ハードマスクとして用いた保護絶縁膜３０Ａ、３０Ｂの膜厚が減少し、２０ｎｍ程度になる。この保護絶縁膜３０Ａ、３０Ｂの残膜は、２０±１０ｎｍの厚さであることが望ましい。
【００６６】
その後、半導体基板１０の上に、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎを覆い、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐに開口を有するレジスト１７を形成する。その後、レジスト１７及びゲート電極部３１Ａをマスクして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域に、ｐ型不純物であるボロンイオンを、注入エネルギー０．５ｋｅＶ、注入ドーズ量４×１０14ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｐ型ソース・ドレインエクステンション領域１８を形成する。次いで、レジスト１７及びゲート電極部２０Ａをそのままマスクにして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー７０ｋｅＶ、注入ドーズ量３．２×１０13ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｎ型ポケット領域１９を形成する。このとき、ヒ素イオンのイオン注入は、注入角度を２５°とする回転注入法により行った。さらに、レジスト１７及びゲート電極部２０Ａをそのままマスクとして、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域に、フッ素イオン１３Ｂを、注入エネルギー１５ｋｅＶ、注入ドーズ量１×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ソース・ドレイン形成領域にフッ素注入層４３を形成する。このとき、ゲート電極１５Ａ上にはフッ素の注入深さよりも膜厚の薄い保護絶縁膜３０Ａが形成されているため、ゲート電極１５Ａには半導体基板１０に注入されるフッ素の量よりも少量のフッ素が注入されることになる。この注入条件でイオン注入した場合、フッ素の飛程はゲート電極１５Ａ及び半導体基板１０のそれぞれの表面近傍に存在することとなる。
【００６７】
次に、図３（ｄ）に示す工程で、レジスト１７を除去した後、半導体基板１０の上に、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐを覆い、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎに開口を有するレジスト２１を形成する。その後、レジスト２１及びゲート電極部３１Ｂをマスクにして、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域となる半導体基板１０中に、ｎ型不純物であるヒ素イオンを、注入エネルギー４ｋｅＶ、注入ドーズ量６×１０14ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｎ型ソース・ドレインエクステンション領域２２を形成する。次いで、レジスト２１及びゲート電極部３１Ｂをそのままマスクにして、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域に、ｐ型不純物であるボロンイオンを、注入エネルギー１２ｋｅＶ、注入ドーズ量３．６×１０13ｉｏｎｓ／ｃｍ2の条件でイオン注入して、ｐ型ポケット領域２３を形成する。このとき、ボロンイオンのイオン注入は、注入角度を２５°とする回転注入法により行った。
【００６８】
次に、図３（ｅ）に示す工程で、レジスト２１を除去した後、半導体基板１０およびゲート電極部３１Ａ、３１Ｂを覆う絶縁膜（図示せず）を形成し、異方的なエッチングを行うことにより、ゲート電極１５Ａおよびゲート電極１５Ｂの側面上に、サイドウォール２４Ａ及びサイドウォール２４Ｂを形成する。このとき、サイドウォール２４Ａ及びサイドウォール２４Ｂを形成する際のオーバーエッチングによって、ゲート電極１５Ａ、１５Ｂ上に形成されていた保護絶縁膜３０Ａ、３０Ｂがエッチングされて、ゲート電極１５Ａ、１５Ｂの上面が露出する。
【００６９】
その後、ｐ型ＭＩＳＦＥＴ形成領域Ｒｐの上に開口を有するマスク（図示せず）を形成し、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの活性領域となる領域に、ｐ型不純物であるボロンイオンを、注入エネルギー３ｋｅＶ、注入ドーズ量３．６×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、高濃度のｐ型ソース・ドレイン領域２５を選択的に形成する。このとき、ｐ型ソース・ドレイン領域２５の形成と同時に、ゲート電極１５Ａ中にボロンイオンがイオン注入されてｐ+ゲート電極２７が形成される。
【００７０】
一方、半導体基板１０のうちｐ型ＭＩＳＦＥＴ形成領域Ｒｐの上を覆い、ｎ型ＭＩＳＦＥＴ形成領域Ｒｎの上に開口を有するマスク（図示せず）を形成し、半導体基板１０のうちｎ型ＭＩＳＦＥＴ形成領域Ｒｎの活性領域に、ｎ型不純物であるヒ素イオンを、注入エネルギー５０ｋｅＶ、注入ドーズ量４．０×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入して、高濃度のｎ型ソース・ドレイン領域２６を形成する。このとき、ｎ型ソース・ドレイン領域２６の形成と同時に、ゲート電極１５Ｂ中にヒ素イオンが注入されてｎ+ゲート電極２８が形成される。
【００７１】
その後、半導体基板１０に対して、窒素雰囲気下で熱処理温度１０７５℃のスパイクＲＴＡ処理を行い、ソース・ドレイン領域およびゲート電極中に注入されている不純物の活性化を行なう。このとき、このスパイクＲＴＡ処理により、ゲート電極１５Ａ中のフッ素がゲート絶縁膜１４Ａおよび半導体基板１０の界面方向にそれぞれ拡散する。
【００７２】
本実施形態では、図３（ｃ）に示す工程でフッ素イオン１３Ｂを注入する際には、ゲート電極１５Ａの上を保護絶縁膜３０Ａにより覆っているため、ゲート電極１５Ａに注入されるフッ素の量を調整することができる。これにより、ゲート電極１５Ａ内に過剰な量のフッ素が注入されるのを回避することができるため、ボロンの突き抜けを防止することができる。また、ゲート絶縁膜１４Ａ無いに多数の捕獲準位が生じるのを抑制することができるため、ゲート絶縁膜１４Ａの信頼性低下も防止することができる。
【００７３】
一方、図３（ｃ）に示す工程では、シリコン基板１０に対しては十分な量のフッ素イオンを注入することができるため、ｐ型ＭＩＳＦＥＴのチャネル領域におけるシリコンのダングリングボンドを終端することができる。これにより、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる。
【００７４】
図４は、ｐ型ＭＩＳＦＥＴにおける閾値電圧の経時変化を示すグラフ図である。図４において、横軸は経過時間を、縦軸は閾値電圧の変動量を示している。また、プロファイル（ａ）はチャネル領域にフッ素を注入しない従来のｐ型ＭＩＳＦＥＴにおける測定結果を示し、プロファイル（ｂ）は、本実施形態の方法により形成したｐ型ＭＩＳＦＥＴにおける測定結果を示す。この評価は、１５０℃の温度下でゲート電極にゲート電圧を印加した状態（ストレス印加状態）での閾値電圧の変動量を測定することによって行った。
【００７５】
図４に示すように、チャネル領域に適量のフッ素を導入した本実施形態のサンプルでは、従来のサンプルと比較して、閾値電圧の変動量が格段に抑制されていることがわかる。
【００７６】
図５は、第３の実施形態のｐ型ＭＩＳＦＥＴにおけるゲート電極中の不純物濃度を示すグラフ図である。図５に示す結果は、第３の実施形態の方法によって作成したサンプルにおける不純物濃度を、バックサイドＳＩＭＳ法により測定した結果である。このサンプルには、フッ素イオンが、注入エネルギー１５ｋｅＶ、注入ドーズ量１．０×１０15ｉｏｎｓ／ｃｍ2の条件で注入されている。図５において、横軸はゲート絶縁膜とゲート電極との界面からの距離を、縦軸は不純物濃度を示している。なお、横軸は、界面を挟んで左側がゲート絶縁膜、右側がゲート電極である。
【００７７】
図５に示す結果から、ゲート絶縁膜とゲート電極との界面部分におけるフッ素濃度は、およそ１×１０18〜５×１０18ｉｏｎｓ／ｃｍ3であることがわかる。
【００７８】
図６は、第３の実施形態におけるｐ型ＭＩＳＦＥＴのソース・ドレインエクステンション領域における不純物濃度を示すグラフ図である。図６に示す結果は、第３の実施形態の方法によって作成したサンプルの不純物濃度をＳＩＭＳ法により測定したものであり、このサンプルには、フッ素イオンが、注入エネルギー１５ｋｅＶ、注入ドーズ量１．０×１０15ｉｏｎｓ／ｃｍ2の条件で注入されている。図６において、横軸は半導体基板の表面からの深さ方向の距離を、縦軸は不純物濃度を示している。
【００７９】
図６に示すように、サイドウォール下のチャネル端部における半導体基板界面でのフッ素濃度は、４×１０17〜１×１０18ｉｏｎｓ／ｃｍ3である。詳細な調査の結果、ｐ型ＭＩＳＦＥＴの閾値電圧およびドレイン飽和電流の経時変化を抑制するためのフッ素の濃度として、ゲート絶縁膜の直下のチャネル領域では５×１０17〜１×１０19ｉｏｎｓ／ｃｍ3、サイドウォールの下に位置するチャネル領域の端部では２×１０17〜２×１０18ｉｏｎｓ／ｃｍ3が有効であることがわかった。
【００８０】
以上のように本発明の各実施形態を詳述してきたが、本発明の具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても本発明に含まれる。例えば、ゲート絶縁膜としてゲート酸化膜に変えてゲート酸窒化膜や、表面がプラズマ窒化されたゲート酸化膜を用いることができる。また、各実施形態ではゲート絶縁膜として厚さ２．０ｎｍのシリコン酸化膜を用いて説明したが、これよりも膜厚の厚いシリコン酸化膜や酸窒化膜等からなるゲート絶縁膜にも本発明を適用できる。
【００８１】
なお、各実施形態ではＣＭＩＳ構造を有する半導体装置の形成プロセスを例にとって説明したが、ＤＲＡＭや他のデバイス等におけるｐＭＩＳトランジスタ形成にも本発明を適用できることは言うまでもない。
【産業上の利用可能性】
【００８２】
本発明は、ｐ型ＭＩＳＦＥＴにおいて、ボロンの突き抜けやゲート絶縁膜の信頼性を低下させることなく、閾値電圧の経時変化を抑制することができ、ドレイン飽和電流の劣化を抑制することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００８３】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】ｐ型ＭＩＳＦＥＴにおける閾値電圧の経時変化を示すグラフ図である。
【図５】第３の実施形態のｐ型ＭＩＳＦＥＴにおけるゲート電極中の不純物濃度を示すグラフ図である。
【図６】第３の実施形態におけるｐ型ＭＩＳＦＥＴのソース・ドレインエクステンション領域における不純物濃度を示すグラフ図である。
【図７】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８４】
１０      半導体基板
１０Ａ    ｎウェル
１０Ｂ    ｐウェル
１１      素子分離領域
１２      レジスト
１３Ａ    フッ素
１３Ａ    フッ素イオン
１３Ｂ    フッ素イオン
１３Ｃ    フッ素イオン
１４      ゲート絶縁膜用形成膜
１４      シリコン酸化膜
１４Ａ    ゲート絶縁膜
１４Ａ、１４Ｂ  ゲート絶縁膜
１４Ｂ    ゲート絶縁膜
１５      ゲート電極形成用膜
１５      多結晶シリコン膜
１５Ａ    ゲート電極
１５Ａ、１５Ｂ  ゲート電極
１５Ｂ    ゲート電極
１６      シリコン酸化膜
１６Ａ    保護絶縁膜
１６Ａ、１６Ｂ  保護絶縁膜
１６Ｂ    保護絶縁膜
１７      レジスト
１８      ｐ型ソース・ドレインエクステンション領域
１９      ｎ型ポケット領域
２０Ａ    ゲート電極
２０Ａ    ゲート電極部
２０Ａ、２０Ｂ  ゲート電極部
２０Ｂ    ゲート電極部
２１      レジスト
２２      ｎ型ソース・ドレインエクステンション領域
２３      ｐ型ポケット領域
２４Ａ    サイドウォール
２４Ｂ    サイドウォール
２５      ｐ型ソース・ドレイン領域
２６      ｎ型ソース・ドレイン領域
２７      ゲート電極
２８      ゲート電極
２９      レジスト
３０      シリコン酸化膜
３０Ａ    保護絶縁膜
３０Ａ、３０Ｂ  保護絶縁膜
３０Ｂ    保護絶縁膜
３１Ａ    ゲート電極部
３１Ｂ    ゲート電極部
４０、４１、４２、４３    フッ素注入層
【図１】
2006156954.tif 000003
【図２】
2006156954.tif 000004
【図３】
2006156954.tif 000005
【図４】
2006156954.tif 000006
【図５】
2006156954.tif 000007
【図６】
2006156954.tif 000008
【図７】
2006156954.tif 000009