(57)【要約】【課題】  完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とする構造を提供することを目的とする。【解決手段】  半導体薄膜層上に形成される完全空乏型ＳＯＩＣＭＯＳのＮＭＯＳのゲート電極の導電型がＮ型であるのに対し、ＥＳＤ入出力保護素子となるＮＭＯＳ保護トランジスタを半導体支持基板上に形成し、ゲート電極の導電型をＰ型とすることで、ＥＳＤ破壊強度を充分に確保し、かつＥＳＤノイズに弱い完全空乏型ＳＯＩＣＭＯＳデバイスの入出力保護、特に出力保護を可能にする構造とした。【選択図】    図１
2006032543.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板上に形成された絶縁膜と前記絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ基板の前記半導体薄膜層上に形成された第１のＮ型ＭＯＳトランジスタと第１のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、
抵抗体と、
静電気放電能力を有し入力保護又は出力保護を行うＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタからなる半導体集積回路装置において、
前記半導体薄膜層上に形成され能動素子として働く前記第1のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であり、前記第1のＰ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であり、ＥＳＤ保護素子として働く前記第2のＮ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であることを特徴とする半導体装置。
【請求項２】
ＥＳＤ保護素子となる前記第2のＮ型ＭＯＳトランジスタが、前記ＳＯＩ基板の前記半導体薄膜層と埋込絶縁膜の一部分を除去し、開口部で表面化した前記半導体支持基板上に形成されている請求項１に記載の半導体集積回路装置。
【請求項３】
前記第1のＮ型ＭＯＳトランジスタのＮ型ゲート電極および前記第1のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く前記第2のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンからなる請求項１ないし２のいずれか記載の半導体集積回路装置。
【請求項４】
前記第1のＮ型ＭＯＳトランジスタのＮ型ゲート電極および前記第1のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く前記第2のＮ型ＭＯＳトランジスタのＰ型ゲート電極が、第１の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなる請求項１ないし２のいずれか記載の半導体集積回路装置。
【請求項５】
前記抵抗体が、能動素子である前記第1のＮ型ＭＯＳトランジスタおよび前記第1のＰ型ＭＯＳトランジスタ、そしてＥＳＤ保護素子である前記第2のＮ型ＭＯＳトランジスタのゲート電極を形成する第1の多結晶シリコンとは膜厚が異なる第２の多結晶シリコンか形成されている請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記抵抗体が前記半導体薄膜層の単結晶シリコンで形成されている請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項７】
前記抵抗体が、Ｎｉ−Ｃｒ合金もしくはクロムシリサイドもしくはモリブデンシリサイドもしくはβ‐フェライトシリサイドなどの薄膜金属抵抗体で構成されている請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項８】
前記ＳＯＩ基板を構成する前記半導体薄膜層の膜厚が０．０５μｍから０．２μｍである請求項１乃至７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記ＳＯＩ基板を構成する前記絶縁膜の膜厚が０．１μｍから０．５μｍである請求項１乃至７のいずれかに記載の半導体集積回路装置。
【請求項１０】
前記ＳＯＩ基板を構成する前記絶縁膜は、ガラス、もしくはサファイヤ、もしくはシリコン酸化膜やシリコン窒化膜などのセラミック、などの絶縁材料からなる請求項１乃至９のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【背景技術】
【０００１】
多結晶シリコンなどの抵抗体を使用した抵抗回路を有する半導体集積回路装置において、静電気等の外部から規格以上の過大電流が入力されたときに内部回路を構成する内部素子の破壊を防止するため、一般的に内部回路と外部入出力端子の間にダイオードやＭＯＳトランジスタを用いた入力保護素子もしくは出力保護素子が配置されている。
【０００２】
従来から使われているこの保護回路を備えた半導体集積回路装置の入出力回路部の例を図２に示す。図２（Ａ）において、ＣＭＯＳで構成される内部素子１０としてＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるＣＭＯＳインバータ１１が記載されており、このＣＭＯＳインバータ１１と、入力端子３０１間、出力端子３０２間、さらにＶｄｄ線３０３とＶｓｓ線３０４の間に保護素子２０としてＮ型ＭＯＳトランジスタが設けられている。ただし、内部素子の回路構成は、説明の都合上ＣＭＯＳインバータ１１として表現している。
【０００３】
上記の構成により、例えば入力もしくは出力端子に負の過電圧が印加されると、保護素子２０のＮＭＯＳトランジスタのＰＮ接合は順方向となるため、保護ＮＭＯＳトランジスタに電流が流れて内部素子を保護する。一方、正の過電圧が印加された場合は、保護素子２０のＮＭＯＳトランジスタのＰＮ接合のアバランシェブレークダウンで電流を保護ＭＯＳトランジスタへ流す。このようにして入出力保護素子を介し、接地された基板に過大電流を直接逃がして内部素子へ過大電流が流れないようにしている。
【０００４】
図２（Ｂ）の内部素子１０を構成するＮＭＯＳトランジスタ１１３の入出力保護、および図２（Ｃ）の内部素子１０をＰMOSで構成するＰＭＯＳトランジスタ１１２の入出力保護についても同様にしてＥＳＤ保護を行っている。
【０００５】
ところで一般的にＳＯＩ基板上、特に薄膜ＳＯＩ基板上形成されたデバイス素子は埋込絶縁膜及び素子分離絶縁膜により周囲を囲まれた形となるため放熱性が悪く、過大電流による発熱により素子が破壊されやすい。そのためＳＯＩデバイスはＥＳＤに非常に弱い構造となっている。
【０００６】
そのためＥＳＤ保護素子をＳＯＩ半導体薄膜層上に形成すると、やはり保護素子が破壊されやすくなるため、十分なＥＳＤ耐性を得るために様々な工夫がされている。
例えば内部素子の入力保護素子としてＣＭＯＳバッファ型ＥＳＤ保護回路をＳＯＩ基板上に形成した半導体集積回路装置において、ＥＳＤ耐性を向上させるためにＣＭＯＳバッファ型ＥＳＤ保護回路の前段にさらにＰＮＰおよびＮＰＮダイオードを付加させている（例えば、特許文献１参照）。
【０００７】
このようにＳＯＩ基板上にＥＳＤ保護素子を形成する場合、十分なＥＳＤ耐性を得るために保護素子自体を大きくしたり保護素子を増やしたりするため、保護回路の面積が大きくなりチップ面積が増大してしまうデメリットを有している。
【０００８】
一方、十分なＥＳＤ耐性を得るため手段の1つとして、内部素子１０はＳＯＩ半導体薄膜層に、そして入力保護素子を半導体支持基板に形成する半導体集積回路装置として、例えば特許文献２や特許文献３に示すものがある。
【特許文献１】特許第３４４７３７２号公報（第６頁、図２）
【特許文献２】特開平４−３４５０６４号公報（第９頁、図１）
【特許文献３】特開平８−１８１２１９号公報（第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＳＯＩ基板の半導体薄膜層および埋込絶縁膜の一部を除去し開口した半導体支持基板に保護素子を形成した場合、保護素子自体はＥＳＤ耐性を十分確保できるが、内部素子が破壊されやすい問題を有している。
【００１０】
それは、通常ＥＳＤノイズが入ってきた時、内部素子よりも先にＥＳＤ保護素子にノイズが逃げるように設計されるが、半導体支持基板上のＥＳＤ保護素子の耐圧がありすぎると、ＥＳＤノイズが出力端子３０２から入ってきた時に保護素子が動作しきれずに、ＳＯＩ半導体薄膜層に形成される内部素子にノイズが流れ込み、内部素子が破壊に至ってしまう。そのため半導体支持基板上のＥＳＤ保護素子は破壊強度を十分確保しつつ、ＥＳＤ保護動作耐圧を内部素子耐圧より下げる必要がある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は次の手段を用いた。
【００１２】
（１）  半導体支持基板上に形成された絶縁膜と、絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、
抵抗体と、静電気放電能力を有し入力保護又は出力保護を行うＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタからなる半導体集積回路装置において、
半導体薄膜層上に形成され能動素子として働く第１のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であり、第１のＰ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であり、ＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であることを特徴とする半導体装置とした。
【００１３】
（２）  ＥＳＤ保護素子となる第2のＮ型ＭＯＳトランジスタが、ＳＯＩ基板の半導体薄膜層と埋込絶縁膜の一部分を除去し、開口部で表面化した半導体支持基板上に形成されていることを特徴とする半導体集積回路装置とした。
【００１４】
（３）  第1のＮ型ＭＯＳトランジスタのＮ型ゲート電極、および第1のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く第2のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンからなることを特徴とする半導体集積回路装置とした。
【００１５】
（４）  第1のＮ型ＭＯＳトランジスタのＮ型ゲート電極および第1のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く第2のＮ型ＭＯＳトランジスタのＰ型ゲート電極が、第１の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなることを特徴とする請求項１ないし２のいずれか記載の半導体集積回路装置とした。
【００１６】
（５）  抵抗体が、能動素子である第1のＮ型ＭＯＳトランジスタおよび第1のＰ型ＭＯＳトランジスタ、そしてＥＳＤ保護素子である第2のＮ型ＭＯＳトランジスタのゲート電極を形成する第1の多結晶シリコンとは膜厚が異なる第２の多結晶シリコンで形成されていることを特徴とする半導体集積回路装置とした。
【００１７】
（６）  抵抗体が半導体薄膜層の単結晶シリコンで形成されていることを特徴とする半導体集積回路装置とした。
【００１８】
（７）  抵抗体が、Ｎｉ−Ｃｒ合金もしくはクロムシリサイドもしくはモリブデンシリサイドもしくはβ‐フェライトシリサイドなどの薄膜金属抵抗体で構成されていることを特徴とする半導体集積回路装置とした。
【００１９】
（８）  ＳＯＩ基板を構成する半導体薄膜層の膜厚が０．０５μｍから０．２μｍであることを特徴とする半導体集積回路装置とした。
【００２０】
（９）  ＳＯＩ基板を構成する絶縁膜の膜厚が０．１μｍから０．５μｍであることを特徴とする半導体集積回路装置とした。
【００２１】
（１０）  ＳＯＩ基板を構成する絶縁膜は、ガラス、もしくはサファイヤ、もしくはシリコン酸化膜やシリコン窒化膜などのセラミック、などの絶縁材料からなることを特徴とする半導体集積回路装置とした。
【発明の効果】
【００２２】
上述のように、半導体集積回路装置において、半導体薄膜層上に形成される内部素子であるＮＭＯＳのゲート電極の導電型がＮ型であるのに対し、半導体支持基板上に形成されるＥＳＤ入出力保護素子となるＮＭＯＳ保護トランジスタのゲート電極の導電型をＰ型とすることでリーク電流を低減でき、ＮＭＯＳ保護トランジスタのゲート長の縮小が可能となるため、支持基板上に形成することによるＥＳＤ破壊強度を確保しつつ、ＥＳＤノイズを先に吸収し、ＥＳＤノイズに弱い半導体薄膜上の内部素子の入出力保護、特に出力保護が可能となる。特に、入出力の電気特性が重要なパワーマネージメント半導体集積回路装置やアナログ半導体集積回路装置において、保護効果が一層発揮される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施例を、図面を用いて詳細に説明する。図１は半導体集積回路装置の一実施例を示す模式的断面図である。
【００２４】
ＳＯＩ(Silicon On Insulator)基板は、たとえばＰ型である単結晶からなる半導体支持基板１０１、埋込絶縁膜１０３、そして素子を形成するＰ型の単結晶からなる半導体薄膜層１０２で構成され、このＰ型半導体薄膜層１０２上に第１のＮ型ＭＯＳトランジスタ（以下ＮＭＯＳ）１１３と第１のＰＭＯＳトランジスタ（以下ＰＭＯＳ）１１２で構成される内部素子１０であるＣＭＯＳインバータ１１と、抵抗素子３０である多結晶シリコンで形成されたＰ-抵抗体１１４が形成されている。ただし内部素子１０はＣＭＯＳインバータ１１に限られたものではなく、種々に変更が可能となっている。
【００２５】
また半導体支持基板１０１上には、保護素子２０である第２のＮＭＯＳトランジスタで構成さられたＥＳＤ保護トランジスタ（以後ＮＭＯＳ保護トランジスタと称す。）１１１が形成された半導体集積回路装置となっている。
【００２６】
薄膜ＳＯＩデバイス、特に低電圧動作や低消費電力に対して非常に適している完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ；ＦＤ）ＳＯＩデバイスは、ＣＭＯＳ構造がいわゆる同極ゲート構造となっている。この同極ゲート構造は、ＮＭＯＳトランジスタ１１３のゲート電極がＮ＋型の多結晶シリコン１０９であり、ＰＭＯＳトランジスタ１１２のゲート電極がＰ＋の多結晶シリコンで構成されており、図１のＣＭＯＳインバータ１１も同様に以下の構造となっている。以後ＦＤ構造ＳＯＩデバイスの場合について述べる。このトランジスタのゲートを形成する多結晶シリコンを第１の多結晶シリコンとする。
【００２７】
まずＮＭＯＳトランジスタ１１３はＰ型半導体薄膜層１０２上にソース・ドレインとなるＮ＋不純物拡散層１０５と、例えば酸化膜からなるゲート絶縁膜１０７上に形成されたＮ＋多結晶シリコン１０９からなるゲート電極で構成されている。またＰＭＯＳトランジスタ１１２はＰ型半導体薄膜層に形成されたＮウェル１０４上にソース・ドレインとなるＰ＋不純物拡散層１０６と、例えば酸化膜からなるゲート絶縁膜１０７上に形成されたＰ＋多結晶シリコン１１０からなるゲート電極で構成されている。そしてＮＭＯＳトランジスタ１１３およびＰＭＯＳトランジスタ１１２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成したフィールド絶縁膜１０７と埋込絶縁膜１０３で完全素子分離されている。
【００２８】
またフィールド絶縁膜上に、アナログ回路である電圧を分圧するためのブリーダー分圧回路もしくは時定数を設定するＣＲ回路などに用いられる抵抗素子３０を構成する、例えば高抵抗のＰ−抵抗体が形成されている。このＰ−抵抗体はこの実施例では多結晶シリコンで形成されている。
【００２９】
次に保護素子２０を構成するＮＭＯＳ保護トランジスタ１１１は半導体薄膜層１０２と埋込絶縁膜１０３の一部を除去して表面化した半導体支持基板１０１上に、ソース・ドレインとなるＮ＋不純物拡散層１０５と、例えば酸化膜からなるゲート絶縁膜１０７上に、内部素子のＮＭＯＳトランジスタ１１３とは異なるＰ＋多結晶シリコン１１０からなるゲート電極で構成されている。
【００３０】
従来の構造である図８の構造においてＮＭＯＳ保護トランジスタ２１１と内部素子のＮＭＯＳ２１３は共にゲート電極はＮ＋多結晶シリコン２０９で形成されている。そのためＮＭＯＳ保護トランジスタ２１１の閾値電圧は、ＦＤ型ＳＯＩデバイスである内部素子のＮＭＯＳ２１３の閾値電圧とほぼ等しく例えば０〜０．３Ｖ程度である。そのため能動素子ではないＥＳＤ保護素子のリーク電流を減少させるため、チャネル領域に不純物をイオン注入し基板濃度を濃くするいわゆるチャネルドープを行なって、ＮＭＯＳ保護トランジスタ２１１の閾値電圧を１Ｖ以上にしている。
【００３１】
それに比べ図１の実施例のように、このＮＭＯＳ保護トランジスタ１１１のゲート電極にＰ＋多結晶シリコン１１０を用いることで、ゲート電極と半導体薄膜層との仕事関数の関係により閾値電圧をチャネルドープ工程がなくとも１Ｖ以上にすることが容易である。さらにチャネルドープを打つ事で閾値電圧を上昇させることができるため、リーク電流を増大させることなくＮＭＯＳ保護トランジスタ１１１のゲート長を縮小でき、ＦＤ構造ＳＯＩデバイスで構成された内部素子より先にパンチスルーなどでＥＳＤノイズを逃がす事が可能となる。
【００３２】
尚、Ｐ型ゲート電極を構成するＰ＋多結晶シリコン１１０は濃度が１×１０18atoms／cm3以上のボロンまたはBF2などのアクセプター不純物を含み、またＮ型ゲート電極を構成するＮ＋多結晶シリコン１０９は濃度が１×１０18atoms／cm3以上のリンもしくは砒素などのドナー不純物を含んでいる。
【００３３】
また内部素子１０のＮＭＯＳトランジスタ１１３および保護素子２０のＮＭＯＳ保護トランジスタ１１１のソース・ドレインであるＮ＋不純物拡散層１０５は、リンもしくは砒素で形成され濃度は１×１０19atoms／cm3以上となっている。このときＮＭＯＳトランジスタ１１３とＮＭＯＳ保護トランジスタ１１１のＮ＋不純物拡散層１０５をどちらも同じくリンもしくは砒素で形成してもよいし、ＮＭＯＳトランジスタ１１３は砒素、そしてＮＭＯＳ保護トランジスタ１１１はリンでＮ＋不純物拡散層１０５を形成しても良い。またその逆の構成でも構わない。ＰＭＯＳトランジスタ１１２のソース・ドレインであるＰ＋不純物拡散層１０６は、ボロンもしくはＢＦ2で形成され濃度は１×１０19atoms／cm3以上となっている。
【００３４】
ＳＯＩ基板はその動作電圧により半導体薄膜層１０２および埋込絶縁膜１０３の厚さが決まる。埋込絶縁膜１０３は主にシリコン酸化膜で構成され、その膜厚は０．１μｍから０．５μｍとなっている。なお埋込絶縁膜はガラスやサファイヤ、シリコン窒化膜などで構成しても構わない。半導体薄膜層１０２の膜厚は薄膜ＳＯＩデバイスである完全空乏型（ＦＤ）ＳＯＩデバイスの機能・性能に応じて決まり０．０５μｍから０．２μｍとなっている。
【００３５】
また図１の実施例において、アナログ回路で使用される抵抗素子３０のＰ−抵抗体１１４は、ＣＭＯＳのゲート電極の多結晶シリコン１０９および１１０とは別工程で形成されたゲート電極より薄い膜厚の第２の多結晶シリコンで形成されている。例えばゲート電極の膜厚は２０００Åから６０００Å程度の膜厚であるのに対し、Ｐ−抵抗体１１４の膜厚は５００Åから２５００Åで形成される。これは多結晶シリコンを用いた抵抗体は、膜厚は薄い方がシート抵抗値を高く設定でき、また温度特性も良くなるため、より精度を向上させることができるためである。シート抵抗値はその抵抗の用途にもよるが通常の分圧回路においては数ｋΩ／□から数十ｋΩ／□の範囲で使われる。この時の不純物はボロンないしＢＦ2を用い１×１０14〜９×１０18atoms／cm3程度の濃度となっている。また図１にはＰ−抵抗体１１４を示しているが、それらの抵抗体の特徴と製品に要求される特性を考慮し、低抵抗であるＰ＋抵抗体、また不純物の極性が逆のＮ型抵抗体を用いる場合もある。
なお、この抵抗素子３０を図２の入力端子３０１もしくは出力端子３０２と内部素子１０の間に付加することで、よりＥＳＤ保護耐性を強化することも可能である。
【００３６】
図３は本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。図１に示す本発明の一実施例はゲート電極を多結晶シリコン単層としたが、その場合特にＰ＋多結晶シリコン１１０単層でのシート抵抗値は１００Ω／□程度と大きく、高速動作や高周波対応の必要な半導体装置への適用は難しいという問題を有していた。その対策としてＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコン１１０の上にタングステンシリサイドやモリブデンシリサイドやチタンシリサイドやプラチナシリサイドなどの高融点金属シリサイド１１６を形成したいわゆるポリサイド構造をゲート電極とし低抵抗化したのが図３に示す構造である。シート抵抗値は高融点金属シリサイドの種類と膜厚によるが、標準的には５００Åから２５００Åの膜厚で十数Ω／□から数Ω／□のシート抵抗値である。
【００３７】
しかしながら従来のポリサイドゲート構造の半導体装置においては図９に示すように、やはりＮＭＯＳ２１３とＮＭＯＳ保護トランジスタ２１１共にゲート電極をＮ＋多結晶シリコン２０９で形成していたが、本発明である図３に示すように、ＮＭＯＳトランジスタ１１３はＮ＋型のまま、ＮＭＯＳ保護トランジスタ１１１のみＰ＋型のゲート電極とすることで、ＮＭＯＳ保護トランジスタ１１１のゲート長を縮小でき、内部素子を破壊することなくＥＳＤノイズを逃がす事が可能となっている。
またこのときＭＯＳの動作そのものはＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコン１１０と半導体薄膜層との仕事関数で決まるため、ゲート電極が低抵抗化される分さらの半導体装置性能の向上となる。
【００３８】
次に図１および３に示した本発明の半導体集積回路装置の実施例の別の構造を図４から図７に示す。図４は図1で示した本発明の半導体集積回路装置の別の構造の模式的断面図である。
【００３９】
本発明の基本構成である、内部素子であるＣＭＯＳインバータ１１と、内部素子のＥＳＤ入出力保護をするＰ＋ゲートＮＭＯＳ保護トランジスタ１１１からなる保護素子２０と、アナログ回路で使用される抵抗素子３０を図４においても示しているが、図１と異なる点としては抵抗素子３０を多結晶シリコンではなく半導体薄膜層の単結晶シリコンで、例えばＰ−抵抗体１１４を形成しているという点である。
【００４０】
アナログ回路ではブリーダー分圧回路によって電圧を精度よく分割する必要があるため、ブリーダー抵抗体に要求される特性として抵抗比精度が高いことが挙げられる。例えば電圧検出器（ボルテージディテクター；ＶＤ）などはそのチップ面積に対する抵抗回路３０の面積の割合が非常に大きいため、精度よくかつ抵抗素子の面積を縮小が図れれば、それがチップ面積の縮小につながりコストを下げることが可能となる。
【００４１】
この抵抗体を単結晶シリコンであるＳＯＩ基板の半導体薄膜層を利用して形成した場合、抵抗体に結晶粒界が存在しないため粒界に依存する抵抗のばらつきが皆無であり、抵抗体の高抵抗化かつ面積縮小も可能であるため、抵抗体として利用するには非常に有効である。
なお、図４で示した一実施例である半導体集積回路装置は、図１で示した半導体集積回路装置と全く同じ機能および効果を有している。
【００４２】
図５は図３で示した本発明の半導体集積回路装置の別の構造の模式的断面図であり、図４と同様に抵抗素子３０を多結晶シリコンではなく半導体薄膜層の単結晶シリコンで、例えばＰ−抵抗体１１４を形成している。尚、図５で示した半導体集積回路装置は、図３で示した半導体集積回路装置と全く同じ機能および効果を有し、かつ図４で示した単結晶シリコンで形成した抵抗体のメリットも有している。
【００４３】
図６は図1で示した本発明の半導体集積回路装置の別の構造の模式的断面図である。
本発明の基本構成である、内部素子であるＣＭＯＳインバータ１１と、内部素子のＥＳＤ入出力保護をするＰ＋ゲートＮＭＯＳ保護トランジスタ１１１からなる保護素子２０と、アナログ回路で使用される抵抗素子３０を図６においても示しているが、図１と異なる点としては抵抗素子３０を多結晶シリコンではなく薄膜金属抵抗体１１８を用いている点である。
【００４４】
図６の実施例では薄膜金属抵抗体１１８にクロムシリサイド１１９を用いているが、Ｎｉ−Ｃｒ合金やモリブデンシリサイド、β−フェライトシリサイドなどの金属シリサイドを用いることも可能である。クロムシリサイドは金属シリサイドの中でも高抵抗で膜厚を１００Åから３００Å程度薄膜化することで抵抗体として用いることが可能である。この薄膜金属抵抗体１１８を多結晶シリコンの代わりに用いることで、分圧回路の比精度や抵抗値のバラツキ、温度係数を小さくすることが可能となる。なお、図６で示した一実施例である半導体集積回路装置は、図１で示した半導体集積回路装置と全く同じ機能および効果を有している。
【００４５】
図７は図３で示した本発明の半導体集積回路装置の別の構造の模式的断面図であり、図６と同様に抵抗素子３０に多結晶シリコンではなく薄膜金属抵抗体１１８を用いている。尚、図６で示した半導体集積回路装置は、図３で示した半導体集積回路装置と全く同じ機能および効果を有し、かつ図５で示した薄膜金属で形成した抵抗体のメリットも有している。
【００４６】
以上本発明の実施の形態をＰ型半導体支持基板、Ｐ型半導体薄膜層のＳＯＩ基板を用いた実施例により説明してきたが、Ｎ型半導体基板、Ｎ型半導体薄膜層のＳＯＩ基板を用いても構わない。この時Ｎ型半導体支持基板上に形成した、Ｎ基板Ｐウェル型のＰ＋ゲートＮＭＯＳ保護トランジスタにおいても以上に説明してきた内容と原理に同じく、ＥＳＤ破壊強度を確保しつつＥＳＤ保護動作耐圧を薄膜ＳＯＩデバイスの内部素子耐圧より下げ、内部素子より先にＥＳＤノイズを逃がす事が可能である。
【００４７】
またＳＯＩ基板には素子を形成する半導体薄膜を貼り合わせて作製する、貼り合わせＳＯＩ基板、半導体基板に酸素イオンを注入し熱処理を施し埋込酸化膜を形成するＳＩＭＯＸ基板があり本発明ではどちらを用いることも可能である。さらに貼り合わせＳＯＩ基板を用いた場合、半導体薄膜層と半導体基板の極性を、異なる導電型にすることも可能である。
【産業上の利用可能性】
【００４８】
本発明は抵抗回路を有した完全空乏型ＳＯＩ ＣＭＯＳ半導体装置の静電破壊（ＥＳＤ）特性の改善に利用できる。特に電圧検出器(Voltage Detector、以後ＶＤと表記)や定電圧レギュレータ(Voltage Regulator、以後ＶＲと表記)やスイッチングレギュレータ(Switching Regulator、以後ＳＷＲと表記)やスィッチドキャパシタなどのパワーマネージメント半導体集積回路装置、およびオペアンプ、コンパレータなどのアナログ半導体集積回路装置の静電破壊（ＥＳＤ）特性の改善に利用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体集積回路装置の一実施例を示す模式的断面図である。
【図２】内部素子の保護回路構成図である。
【図３】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。
【図４】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。
【図５】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。
【図６】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。
【図７】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。
【図８】従来の半導体集積回路装置の模式的断面図である。
【図９】従来の半導体集積回路装置の別の模式的断面図である。
【符号の説明】
【００５０】
１０    内部素子
２０    保護素子
３０    抵抗素子
２０１  Ｐ型半導体支持基板
２０２  Ｐ型半導体薄膜層
２０３  埋込絶縁膜
２０４  Ｎウェル
１０５、２０５  Ｎ＋不純物拡散層
１０６、２０６  Ｐ＋不純物拡散層
１０７、２０７  ゲート絶縁膜
１０８、２０８  フィールド絶縁膜
１０９  ２０９  Ｎ＋多結晶シリコン
１１０  ２１０  Ｐ＋多結晶シリコン
１１１  ２１１  ＮＭＯＳ保護トランジスタ
１１２、２１２  ＰＭＯＳトランジスタ
１１３、２１３  ＮＭＯＳトランジスタ
１１４、２１４  Ｐ−抵抗体
１１５、２１５  Ｐ−多結晶シリコン
１１６、２１６  高融点金属シリサイド
１１７  Ｐ−単結晶シリコン
１１８  薄膜金属抵抗体
１１９  クロムシリサイド
３０１  入力端子
３０２  出力端子
３０３  Ｖｄｄ
３０４  Ｖｓｓ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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