(57)【要約】【課題】  ＳＴＩによる素子間分離において、リフロー処理の温度を低下させることができるとともに、そのリフロー処理によりアイソレーション層中に生じたボイドを完全に消滅させることができる半導体装置の製造方法を提供する。【解決手段】  本発明の半導体装置の製造方法は、シャロートレンチアイソレーションによる素子間分離を行う工程を含む半導体装置の製造方法であって、半導体基板１の一部分を除去して素子間分離用のトレンチ４を形成する工程と、このトレンチ４の内部に、酸化雰囲気中で熱処理することにより酸化して膨張し得るとともに絶縁性をもつようになる物質からなるアイソレーション層６を堆積させる工程と、このアイソレーション層６が形成された半導体基板１を酸化雰囲気中で熱処理する工程と、を含むものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シャロートレンチアイソレーションによる素子間分離を行う工程を含む半導体装置の製造方法であって、
半導体基板の一部分を除去して素子間分離用のトレンチを形成する工程と、
該トレンチの内部に、酸化雰囲気中で熱処理することにより酸化して膨張し得るとともに絶縁性をもつようになる物質からなるアイソレーション層を堆積させる工程と、
このアイソレーション層が形成された半導体基板を酸化雰囲気中で熱処理する工程と、を含む、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記アイソレーション層は、ポリシリコン又はアモルファスシリコンからなる、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アイソレーション層は、ボロン、リン及びフッ素のうち少なくとも一種類を含有するポリシリコン又はアモルファスシリコンからなる、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記酸化雰囲気中での熱処理において、圧力を大気圧以上とし、かつ、熱処理温度を４００℃〜８００℃とする、ことを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シャロートレンチアイソレーションによる素子間分離において、アイソレーション層中に生じたボイドを消滅させるために行うリフロー処理の温度を低下させることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年のＵＬＳＩの高密度化・高集積化に伴い、分離素子の微細化に対する要求は、ますます増加している。ＩＣの製造において、各素子がお互いに干渉などの悪影響を及ぼし合わないよう、お互いを電気的に分離する素子間分離が行われる。代表的な素子間分離方法にＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）やシャロートレンチアイソレーション（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれる方法がある。
【０００３】
ＬＯＣＯＳでは、Ｓｉ基板の熱酸化が、マスクとしてのシリコン窒化膜の周辺下部にまで達し、いわゆるバーズビークと呼ばれる素子形成領域へのフィールド酸化膜の食い込み現象が発生する。その結果、素子形成領域の実効的な幅が狭くなり、集積度向上が限界になりつつある。また、ＬＯＣＯＳでは、熱酸化によりフィールド膜を形成するので、素子分離領域が基板の表面方向に延びて分離領域の占有面積が増加するとともに、半導体基板上に凹凸ができて微細化処理ができなくなってきている。最近、このＬＯＣＯＳに代わって検討されているのがＳＴＩである。
【０００４】
従来のＳＴＩによる素子間分離を図６及び図７を参照して説明する。まず、図６（ａ）のように、例えば化学気相成長法（ＣＶＤ）によって、半導体基板３１の上面にパッド層３２を形成する。このパッド層３２は、下部層であるシリコン酸化（ＳｉＯ2）膜３２ａと上部層であるシリコン窒化（Ｓｉ3Ｎ4）膜３２ｂとからなる。次いで、図６（ｂ）のように、通常のフォトリソグラフィーにより、シリコン窒化膜３２ｂの上面に、レジストにてトレンチパターンを有するエッチングマスクを形成し、反応性イオンエッチング（ＲＩＥ）のような異方性エッチングによって、シリコン窒化膜３２ｂとシリコン酸化膜３２ａとを貫通した状態にて半導体基板３１にトレンチ３４を形成する。その後、図６（ｃ）のように、例えば熱酸化法によってトレンチ３４の内壁にシリコン酸化膜（酸化ライナー層）３５を形成する。これは、トレンチ形成の際にトレンチ内壁の表層部に生じた欠陥の影響をなくすために行われるものである。次いで、図７（ｄ）のように、例えばＣＶＤによって、トレンチ３４の内部とシリコン窒化膜３２ｂの上面とに埋め込み用酸化シリコン層（アイソレーション層）３６を形成する。次いで、このとき生じたボイド（気泡）３７を消滅させるために、アイソレーション層３６を形成した半導体基板３１を、常圧（０．１ＭＰａ）の不活性ガス雰囲気中で９００℃以上の温度で熱処理するリフロー処理を行う。すると、図７（ｅ）のように、アイソレーション層３６が流動化し、その流動効果によってボイドが消滅する。そして、図７（ｆ）のように、化学機械研磨法（ＣＭＰ）によって埋め込み部を平坦化し、これによりＳＴＩ構造が形成される。
【０００５】
このＳＴＩは、ＬＯＣＯＳに比較して、バーズビークを生じる問題がなく、凹凸のない微細な素子分離領域を形成することが可能である。また、ＬＯＣＯＳに比較して、分離幅を狭くでき、分離深さも深くできるので、分離領域の高集積化や分離能力の向上が期待できる。なお、ＳＴＩに関する先行技術文献としては、例えば、以下のものが開示されている。
【０００６】
【特許文献１】特開２００３−３１８２５７号公報
【特許文献２】特表２００２−５４１６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した従来のＳＴＩでは、アイソレーション層中に生じたボイド除去のためリフロー処理の際に、９００℃以上の高温熱処理が必要であるが、この高温処理による半導体基板の内部欠陥の発生がデバイスの微細化を進める上で問題となる。このため、半導体装置の一層の集積化にあたっては熱処理によるダメージの低減のために、処理温度の低温化が望まれている。また、高い流動性が得られる高温度の処理においてもボイドの発生位置や大きさによりボイドが完全に消滅せずに残留してしまう場合があり、これはデバイスの欠陥原因となり得る。特にボイドの大きさが微小化するに従い、流動時の浮力による効果が低下するため、ボイドが残留する可能性は益々高くなる。
【０００８】
一方、これを克服するため、最初からボイドを生じない高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）による埋め込みが採用されるようになってきている。しかし、この方法によってもアスペクト比（トレンチの開口寸法に対する深さ方向寸法の比）が高くなると埋め込めなくなるなどの問題がある。
【０００９】
本発明は上述した問題点を解決するために創案されたものである。すなわち、本発明の目的は、ＳＴＩによる素子間分離において、リフロー処理の温度を低下させることができるとともに、そのリフロー処理によりアイソレーション層中に生じたボイドを完全に消滅させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を達成するため、本発明の半導体装置の製造方法は、シャロートレンチアイソレーションによる素子間分離を行う工程を含む半導体装置の製造方法であって、半導体基板の一部分を除去して素子間分離用のトレンチを形成する工程と、該トレンチの内部に、酸化雰囲気中で熱処理することにより酸化して膨張し得るとともに絶縁性をもつようになる物質からなるアイソレーション層を堆積させる工程と、このアイソレーション層が形成された半導体基板を酸化雰囲気中で熱処理する工程と、を含む、ことを特徴としている（請求項１）。
【００１１】
また、上記本発明の半導体装置の製造方法において、前記アイソレーション層は、ポリシリコン又はアモルファスシリコンからなる、ことが好ましい（請求項２）。
【００１２】
また、上記本発明の半導体装置の製造方法において、前記アイソレーション層は、ボロン、リン及びフッ素のうち少なくとも一種類を含有するポリシリコン又はアモルファスシリコンからなる、ことをことが好ましい（請求項３）。
【００１３】
また、上記本発明の半導体装置の製造方法において、前記酸化雰囲気中での熱処理において、圧力を大気圧以上とし、かつ、熱処理温度を４００℃〜８００℃とする、ことが好ましい（請求項４）。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によると、シャロートレンチアイソレーションによる素子間分離に際して、アイソレーション層のリフロー処理時に、アイソレーション層が軟化するとともに酸化して膨張するため、この膨張力がアイソレーション層中のボイドを押し潰す方向に働く。したがって、従来の流動のみによるリフロー処理と比較するとボイド除去効果が高く、アイソレーション層中のボイドを完全に消滅させることができる。
【００１５】
流動効果のみを期待した従来のリフロー処理の場合、ボイドが小さくなるほど流体抵抗が増大するため、処理温度を上げるか、もしくは処理時間を長くする必要があった。しかし、本発明のようにアイソレーション層を膨張させた場合、熱処理の温度および時間はアイソレーション層の膨張量に依存するため、ボイドが小さくなるほどボイドを消滅させるためのアイソレーション層の膨張量が少なくて済む。したがって、従来のリフロー処理と比較して処理温度の低温化又は処理時間の短縮化を図ることができる。
【００１６】
また、上述したように、従来のＳＴＩでは、トレンチエッチングによってトレンチ内壁の表層部に生じた欠陥の影響をなくすため、熱酸化法によりトレンチ内壁にシリコン酸化膜（酸化ライナー層）を形成する工程を実施していた。これに対して、本発明では、酸化雰囲気中での熱処理の際に、酸化剤がアイソレーション層を介してトレンチ内壁に達し、トレンチ内壁を酸化させて酸化ライナー層を形成するため、従来のＳＴＩと比較して、酸化ライナー層形成工程を独立して実施する必要がない。すなわち、実質的に酸化ライナー層形成工程を省略することができる。
【００１７】
つまり、本発明によれば、ＳＴＩによる素子間分離において、リフロー処理の温度を低下させることができるとともに、そのリフロー処理によりアイソレーション層中に生じたボイドを完全に消滅させることができ、さらに、酸化ライナー層の形成工程を削減することができる、という優れた効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、各図において、同一部分には同一符号を付し、重複した説明を省略する。
【００１９】
図１及び図２は、本発明の方法を適用する半導体基板の断面形状を示すものである。まず、図１（ａ）のように、単結晶シリコン基板のような半導体基板上１にパッド層２が形成される。このパッド層２は、下部層であるシリコン酸化膜（ＳｉＯ２）２ａと、上部層であるシリコン窒化膜（Ｓｉ３Ｎ４）２ｂとからなる。シリコン酸化膜２ａは、例えば、熱酸化法により形成され、シリコン窒化膜２ｂは化学気相成長法（ＣＶＤ）により形成される。
【００２０】
次に、通常のフォトリソグラフィーにより、シリコン窒化膜２ｂの上面に、レジストにてトレンチパターンを有するレジストマスクを形成する。具体的には、レジスト膜を形成し、その後、露光、現像することにより、形成すべきトレンチに対してネガのパターンを有するようにレジストマスクを形成する。
【００２１】
次に、反応性イオンエッチング（ＲＩＥ）のような異方性エッチングによって、図１（ｂ）のように、シリコン窒化膜２ｂとシリコン酸化膜２ａとを貫通した状態にて半導体基板１に素子間分離用のトレンチ４を形成する。このトレンチ寸法は、例えば、幅１００ｎｍ、深さ３００ｎｍである。
【００２２】
次いで、例えばＣＶＤによって、図１（ｃ）のように、トレンチ４の内部とシリコン窒化膜２ｂの上面とにアイソレーション層６を形成する。このアイソレーション層６には、酸化雰囲気中で熱処理することにより酸化して膨張し得るとともに絶縁性をもつようになる物質を使用し、例えば、ポリシリコンやアモルファスシリコンを使用することができる。また、アイソレーション層には、ボロン、リン及びフッ素のうち少なくとも一種類を含有するポリシリコン又はアモルファスシリコンを使用するのが好ましい。というのは、これらは比較的低温で流動化し、リフロー性が高いため、後述するリフロー処理におけるボイド消滅効果が高いからである。また、これ以外にも酸化雰囲気で酸化されて膨張し絶縁性をもつようになる性質を有する全ての物質を採用することができる。このとき同図に示すように、アイソレーション層６中にボイド（気泡）７を生じている。
【００２３】
次いで、このボイド７を消滅させるために、アイソレーション層６を形成した半導体基板１を、酸化雰囲気中で熱処理（リフロー処理）する。なお「酸化雰囲気」とは、酸素又は水蒸気を含む雰囲気を意味するものとする。ここで、ポリシリコン及び単結晶シリコンの酸化膜厚の酸化処理時間依存性、単結晶シリコンの酸化膜厚の酸化処理温度依存性、及び単結晶シリコンの酸化膜厚の酸化圧力依存性について説明する。
【００２４】
図３は、ポリシリコン及び単結晶シリコンの酸化膜厚の酸化処理時間依存性を示すものであり、横軸に酸化処理時間［ｍｉｎ］をとり、縦軸に酸化膜厚［ｎｍ］をとっている。図中、「ｐ−Ｓｉ」はポリシリコンを示し、「ｃ−Ｓｉ（１００）」は単結晶シリコン（１００）を示している。熱処理は、水蒸気を含む雰囲気中で温度及び圧力がそれぞれ６００℃、２ＭＰａの条件下で実施した。この結果から、ポリシリコン、単結晶シリコンともに、酸化処理時間に比例して酸化膜厚は厚くなる傾向があることが分かる。
【００２５】
図４は、単結晶シリコンの酸化膜厚の酸化処理温度依存性を示すものであり、横軸に酸化処理時間［ｍｉｎ］をとり、縦軸に酸化膜厚［ｎｍ］をとっている。図中、「○」、「■」、「▲」はそれぞれ処理温度を示しており、「○」は６００℃、「■」は５８０℃、「▲」は５５０℃を示し、いずれも水蒸気を含む雰囲気中で２ＭＰａの圧力条件下で熱処理を実施した。この結果から、単結晶シリコンは酸化処理温度に対し指数的に酸化膜厚が厚くなる傾向があることが分かる。
【００２６】
図５は、単結晶シリコンの酸化膜厚の酸化圧力依存性を示すものであり、横軸に酸化処理圧力［ＭＰａ］をとり、縦軸に酸化速度［ｎｍ／ｍｉｎ］をとっている。熱処理は、水蒸気を含む雰囲気中で６００℃の加熱条件下で実施した。この結果から、単結晶シリコンは酸化処理圧力に比例して酸化膜厚が厚くなる傾向があることが分かる。
【００２７】
熱処理の一例として、水蒸気を含む雰囲気において２ＭＰａの圧力条件下、及び６００℃の加熱条件下で熱処理を行った。この結果、ポリシリコンの酸化レートは約４６ｎｍ／ｈｏｕｒ、アモルファスシリコンの酸化レートは約２４ｎｍ／ｈｏｕｒであった。
【００２８】
そこで、これらの結果を踏まえ、酸化雰囲気中での熱処理の工程では、大気圧（約０．１ＭＰａ）以上の圧力条件下で、及び４００℃〜８００℃の加熱条件下で熱処理を行うことが好ましい。図５の結果から、アイソレーション層の酸化速度は処理圧力に比例するため、具体的な処理圧力は、生産性等の観点から実用的な処理時間を下回らないような圧力に設定する。
【００２９】
このリフロー処理により、アイソレーション層６は高圧酸化雰囲気により酸化され、このアイソレーション層６が例えばポリシリコン層であるときは、絶縁性をもつ酸化シリコン（ＳｉＯ２）へと変化し、酸化によって２倍程度の厚さまで膨張する。このとき発生する膨張力はボイド７を強制的に押しつぶす圧縮力となり、アイソレーション層６中のボイドは縮小していく。そして、熱処理の最終段階では、図２（ｄ）のようにアイソレーション層６の膨張によりボイド７が完全に消滅する。
【００３０】
また、このとき、酸化雰囲気中の酸化剤がアイソレーション層６を介してトレンチ内壁に達し、トレンチ内壁が酸化される。すると、図２（ｄ）に示すように、トレンチ内壁には酸化ライナー層８が形成され、これにより、トレンチ内壁の表層部に生じた欠陥の影響をなくすことができる。
【００３１】
リフロー処理が終了したならば、ＣＭＰによって埋め込み部を平坦化し、これにより図２（ｅ）に示すようなＳＴＩ構造が形成される。
【００３２】
このように、本発明の方法によると、ＳＴＩによる素子間分離に際して、アイソレーション層のリフロー処理時に、アイソレーション層６が軟化するとともに酸化して膨張するため、この膨張力がアイソレーション層６中のボイド７を押し潰す方向に働く。したがって、従来の流動のみによるリフロー処理と比較するとボイド除去効果が高く、アイソレーション層６中のボイド７を完全に消滅させることができる。流動効果のみを期待した従来のリフロー処理の場合、ボイドが小さくなるほど流体抵抗が増大するため、処理温度を上げるか、もしくは処理時間を長くする必要があった。しかし、本発明のようにアイソレーション層６を膨張させた場合、熱処理の温度および時間はアイソレーション層６の膨張量に依存するため、ボイド７が小さくなるほどボイド７を消滅させるためのアイソレーション層６の膨張量が少なくて済む。したがって、従来のリフロー処理と比較して処理温度の低温化又は処理時間の短縮化を図ることができる。
【００３３】
また、上述したように、従来のＳＴＩでは、トレンチエッチングによってトレンチ内壁の表層部に生じた欠陥の影響をなくすため、トレンチ形成工程とトレンチ内へのアイソレーション層形成工程との間に、熱酸化法によりトレンチ内壁に酸化ライナー層を形成する工程を実施していた（図６（ｃ）参照）。これに対して、本発明では、酸化雰囲気中での熱処理（リフロー処理）の際に、トレンチ内壁に酸化ライナー層８が形成されるため、従来のＳＴＩと比較して、酸化ライナー層形成工程を独立して実施する必要がない。すなわち、実質的に酸化ライナー層形成工程を省略することができる。
【００３４】
つまり、本発明によれば、ＳＴＩによる素子間分離において、リフロー処理の温度を低下させることができるとともに、そのリフロー処理によりアイソレーション層中に生じたボイドを完全に消滅させることができ、さらに、酸化ライナー層の形成工程を削減することができる、という優れた効果が得られる。
【００３５】
なお、本発明の技術的範囲は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加え得ることは勿論である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態を工程順に説明する図である。
【図２】本発明の実施形態を工程順に説明する図である。
【図３】ポリシリコン及び単結晶シリコンの酸化膜厚の処理時間依存性を示す図である。
【図４】単結晶シリコンの酸化膜厚の処理温度依存性を示す図である。
【図５】単結晶シリコンの酸化膜厚の処理圧力依存性を示す図である。
【図６】従来技術によるＳＴＩを説明する図である。
【図７】従来技術によるＳＴＩを説明する図である。
【符号の説明】
【００３７】
１  半導体基板
２  パッド層
２ａ  シリコン酸化膜
２ｂ  シリコン窒化膜
４  トレンチ
６  アイソレーション層
７  ボイド
８  酸化ライナー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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