(57)【要約】【課題】  本発明は、センスアンプを活性化する活性化信号の遅延を動的に変更できる半導体記憶装置を提供することを課題とする。【解決手段】  データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。【選択図】図１
2006073161.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルから構成されるセルアレイと、
センスアンプと
複数のダミービット線を備え、データ読み出し時に、データを読み出す前記メモリセルの位置に基づいて前記ダミービット線の選択を行ない、センスアンプを活性化するタイミングを制御する活性化信号を生成するセルフタイミング手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離に基づいて、前記ダミービット線の選択を行なうことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のダミービット線はそれぞれ、異なる数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離が遠いとき、少ない数の前記電荷引き抜き用ダミーセルと接続されているダミービット線を１つ選択し、前記データを読み出すメモリセルと前記センスアンプとの距離が近いとき、多い数の前記電荷引き抜き用ダミーセルと接続されているダミービット線を１つ選択することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のダミービット線はそれぞれ、同じ数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出すメモリセルの位置に基づいて、前記ダミービット線を選択する数を変更することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記複数のダミービット線はそれぞれ、異なる数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出す位置に基づいて、前記複数のダミービット線の中から１乃至複数を選択することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記セルフタイミング手段は、前記ワード線選択に用いられるデコード信号に基づいて、前記ダミービット線の選択を行なう選択手段を備えることを特徴とする請求項１乃至５の何れか１つに記載の半導体記憶装置。
【請求項７】
前記セルフタイミング手段は、アドレス信号線による値に基づいて、前記ダミービット線の選択を行なう選択手段を備えることを特徴とする請求項１乃至６の何れか１つに記載の半導体記憶装置。
【請求項８】
前記セルフタイミング手段は、前記メモリセルからデータを読み出す経路上のコラムスイッチとレイアウトレベルで同一であり、前記ダミービット線を選択するスイッチを備えることを特徴とする請求項１乃至７の何れか１つに記載の半導体記憶装置。
【請求項９】
前記セルフタイミング手段は、前記センスアンプとレイアウトレベルで同一であり、前記選択されたダミービット線上の信号を増幅するアンプを備えることを特徴とする請求項１乃至８の何れか１つに記載の半導体記憶装置。
【請求項１０】
半導体記憶装置内でメモリセルから読み出した信号を増幅するセンスアンプを活性化するタイミングを制御する活性化信号の生成方法であって、
複数のダミービット線を備え、
データ読み出し時に、データを読み出す前記メモリセルの位置に基づいて前記複数のダミービット線の中から選択を行ない、
前記選択されたダミー線の信号に基づいて前記活性化信号を生成する
活性化信号の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、詳しくは信号遅延を模擬するタイミング制御回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、メモリセルから読み出されるデータを増幅するセンスアンプの活性化タイミングは、ビット線対の電圧が十分に開いた後になるように設計される。
センスアンプの活性化のタイミングを制御する活性化信号は、ビット線対間に所定の電圧差が生成された後の最短のタイミングで生成されることが好ましく、それによりアクセス時間を短縮することができる。
【０００３】
しかし、メモリセルのビット線を駆動する能力は、メモリセルのトランジスタの電気的特性に依存するが、メモリセルのトランジスタの特性は、製造プロセスによってバラツキがあるので、活性化信号は、十分なタイミングマージンを持ったものを生成する必要がある。そしてこのタイミングマージンは、メモリのアクセス時間を長くしてしまうという問題点を生じる。
【０００４】
この問題を解決する方法として、ワード線、メモリセル、ビット線からなるダミー回路を設け、このダミー回路によって半導体記憶装置内での信号遅延を模擬するセルフタイミング回路を利用してセンスアンプの活性化信号を生成するものがある。
【０００５】
図９にセルフタイミングの為の構成を持つ、半導体記憶装置の構成を示す概略図を示す。尚同図は、データの読み出しに関連する部分のみ記載されている。
同図において、半導体記憶装置は、外部からのアドレス選択信号をデコードしてワード線選択信号を生成してセルアレイ１３中のメモリセルを１つ選択するメインデコーダ１１、センスアンプの起動信号などのタイミング制御信号を生成するセルフタイミング回路１２、複数のメモリセルから成るセルアレイ１３、基準となるクロック信号を生成し、またアドレス選択信号をデコードしてコラム選択信号を生成するクロック発振回路１４、クロック発振回路１４からのコラム選択信号によってメモリアレイのビット線を選択するコラムスイッチ及びコラムスイッチからの出力を増幅するセンスアンプ１５、及びセンスアンプの出力を読み出しデータとして外部に出力する入出力回路１６を備えている。
【０００６】
セルフタイミング回路１２は、クロック発振回路１４から入力されるクロック信号からセンスアンプの活性化のタイミングを制御する活性化信号を生成し、センスアンプに入力する。
【０００７】
セルフタイミング回路１２は、ダミーワード線２４と電荷引き抜き用のダミーセル２２と負荷用のダミーセル２３を備えたダミービット線２５を備えており、クロック発振回路１４からのクロック信号をインバータ２１で増幅した信号によってダミーワード線２４が駆動されて電荷引き抜き用のダミーセル２２が選択されると、ダミーワード線２４が駆動される。そしてこのダミーワード線２４上の信号をバッファ２６、２７によって増幅することによってセンスアンプの活性化のタイミングを制御する活性化信号を生成している。
【０００８】
また、この様なダミーセルを用いてセンスアンプの活性化信号を生成するものには、特許文献１に示すような異なる数のダミーセルを持つ複数のビット線を備え、事前調整として、これらのダミービット線の内の１つを選択して遅延の量を調整する構成が開示されている。
【特許文献１】特開２００２−２１６４８１号公報（図３、段落［００１９］〜［００２０］）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
メモリアレイは大きいので、メモリセルは、メモリアレイ上の位置によってセンスアンプまでの距離が大きく異なり、信号の遅延の大きさも異なる。よって、ダミービット線を１本（１組）しか持たない一般的なセルフタイミング回路を備えた半導体記憶装置では、全ての位置のメモリセルに対する信号遅延を正確に模擬することができない。
【００１０】
また特許文献１等の複数のダミービット線を有する構成の場合に置いても、ダミービット線の切り換えはダミーでないメモリセルから読み出しを行なう通常経路で用いられているコラムスイッチと同じものでははなく、トランスミッションゲートとして構成される。このため、模擬を行なうダミービット線の経路の遅延の大きさが、メモリセルからデータ読み出しを行なう実経路のものと異なる。
【００１１】
更には、特許文献１等の構成では複数のダミービット線の切り換えを行うが、この切り換えは、半導体記憶装置からデータが読み出しを行なう通常動作中に動的に行われるものではなく、初期評価の後の調整を行なうために、状態設定用外部端子の入力値によって、或いはヒューズを切断する等の方法で切り換えている。よって、使用するダミービット線を動的に切り換えることは出来ず、例えばコラムスイッチから遠いメモリセルから読み出す場合は遅延を大きめに、逆に距離が近いセルを読む場合は小さめにする等、実動作時に複数のダミービット線を動的に切り換えることはできない。
【００１２】
本発明は、上記問題点を解決する半導体記憶装置及びセンスアンプの活性化信号の生成方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記問題点を解決するため、本発明による設計装置は、複数のメモリセルから構成されるセルアレイ、センスアンプ及びセルフタイミング手段を備える。
セルフタイミング手段は、複数のダミービット線を備え、データ読み出し時に、データを読み出す前記メモリセルの位置に基づいて前記ダミービット線の選択を行ない、センスアンプを活性化するタイミングを制御する活性化信号を生成する。
【００１４】
これにより、読み出すメモリセルの位置に基づいて動的にダミービット線を選択することが出来る。
また前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離に基づいて、前記ダミービット線の選択を行なうよう構成することも出来る。
【００１５】
これによって、前記データを読み出すメモリセルと前記センスアンプとの距離に基づいて、センスアンプを活性化のタイミングを制御する活性化信号の遅延の大きさを変えることが出来る。
【００１６】
この遅延大きさの変更の仕方は、例えば前記複数のダミービット線はそれぞれ、異なる数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離が遠いとき、少ない数の前記電荷引き抜き用ダミーセルと接続されているダミービット線を１つ選択し、前記データを読み出すメモリセルと前記センスアンプとの距離が近いとき、多い数の前記電荷引き抜き用ダミーセルと接続されているダミービット線を１つ選択するよう構成することによって実現される。
【００１７】
或いは前記複数のダミービット線はそれぞれ、同じ数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出すメモリセルの位置に基づいて、前記ダミービット線を選択する数を変更するよう構成することによって実現される。
【００１８】
または、前記複数のダミービット線はそれぞれ、異なる数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出す位置に基づいて、前記複数のダミービット線の中から１乃至複数を選択するよう構成することによって実現される。
【００１９】
また前記セルフタイミング手段は、前記ワード線選択に用いられるデコード信号に基づいて、前記ダミービット線の選択を行なう選択手段を備えるよう構成することも出来る。
この構成により、ダミービット線を選択するのに特別な理論回路が不要となる。
【００２０】
また前記セルフタイミング手段は、前記メモリセルからデータを読み出す経路上のコラムスイッチとレイアウトレベルで同一であり、前記ダミービット線を選択するスイッチを備える構成とすることも出来る。
【００２１】
また前記セルフタイミング手段は、前記センスアンプとレイアウトレベルで同一であり、前記選択されたダミービット線上の信号を増幅するアンプを備える構成とすることも出来る。
【００２２】
これらの構成により、遅延を模擬するダミー部分の電気的特性を、実際にメモリセルからデータを読み出す経路により近づけることが出来る。
更に本発明は、半導体記憶装置内でメモリセルから読み出した信号を増幅するセンスアンプを活性化するタイミングを制御する活性化信号の生成方法もその範囲に含む。
【発明の効果】
【００２３】
本発明によれば、読み出しを行なうメモリセルの位置によって、活性化信号の遅延が動的に変更されるので、最適なタイミングでセンスアンプを活性化できる。
また、遅延を模擬する経路上の素子の形状をメモリセルからデータを読み出す実経路上のものとレイアウトレベルにおいて同一のものを用いることによって、より厳密な遅延の模擬を実現することが出来、より最適なタイミングの活性化信号を生成することが出来る。
【発明を実施するための最良の形態】
【００２４】
以下に本発明に係る一実施形態を図面を参照しながら説明する。
図１は、本実施形態における半導体記憶装置のセルフタイミング回路の第１の形態の構成例を示す図である。
【００２５】
尚本実施形態の半導体記憶装置は、図９に示した一般的なセルフタイミングのための構成を備えた半導体記憶装置と同様、外部からのアドレス選択信号をデコードしてワード線選択信号を生成してセルアレイ中のメモリセルを１つ選択するメインデコーダ、センスアンプの起動信号などのタイミング制御信号を生成するセルフタイミング回路、複数のメモリセルから成るセルアレイ、基準となるクロック信号を生成し、またアドレス選択信号をデコードしてコラム選択信号を生成するクロック発振回路、クロック発振回路からのコラム選択信号によってメモリアレイのビット線を選択するコラムスイッチ及びコラムスイッチからの出力を増幅するセンスアンプ、及びセンスアンプの出力を読み出しデータとして外部に出力する入出力回路を備えている。
【００２６】
またこれらの各構成要素の内部構成や動作は、後述する部分以外、一般的な半導体記憶装置と基本的に同じものである。
本実施形態における半導体記憶装置のセルフタイミング回路は、複数のダミービット線３５を備え、各ダミービット線にはそれぞれ異なる数の、ダミーワード線３４と接続された電荷引き抜き用のダミーセル３２を備えている。
【００２７】
同図において、セルフタイミング回路は、ダミービット線３５ａ、３５ｂ、３５ｃと３つのダミービット線３５を備えており、各ダミービット線３５ａ、３５ｂ、３５ｃは、それぞれ異なる数の電荷引き抜き用のダミーセル３２及びダミーワード線３４と接続されてない負荷用のダミーセル３３が接続されている。ダミービット線３５ａには１つの電荷引き抜き用のダミーセル３２ａが、ダミービット線３５ｂには２つの電荷引き抜き用のダミーセル３２ｂ−１、３２ｂ−２が、ダミービット線３５ｃは３つの電荷引き抜き用のダミーセル３２ｃ−１、３２ｃ−２、３２ｃ−３が接続されており、各ダミービット線３５ａ、３５ｂ、３５ｃには電荷引き抜き用のダミーセル３２と負荷用のダミーセル３３の総数が同じ数のダミーセルが接続されている。
【００２８】
尚同図では、簡略化のため各ダミービット線３５ａ、３５ｂ、３５ｃには、それぞれ４つのダミーセルが接続されているが、例えば、各ダミービット線３５には電荷引き抜き用のダミーセル３２と負荷用のダミーセル３３の総数が、セルアレイ中のビット線に接続されているメモリセルの数と同じ数だけ接続される。但し、電荷引き抜き用のダミーセルと負荷用のダミーセルの比率はこれに限定されない。
【００２９】
各ダミービット線３５ａ、３５ｂ、３５ｃにはそれぞれコラムスイッチ３８ａ、３８ｂ及び３８ｃ及びインバータ３９ａ、３９ｂ及び３９ｃが設けられ、データの読み出し時にクロック発信回路からのデコード信号がインバータ３１を介して各ダミーワード線３４に入力される共に、選択信号によってラムスイッチ３８ａ、３８ｂ及び３８ｃは適宜なダミービット線３５を選択し、インバータ３６、３７に接続する。
【００３０】
ダミービット線３５ａ、３５ｂ、３５ｃは、それぞれ接続されている電荷引き抜き用のダミーセル３２の数が異なり、得られる遅延の大きさが異なる。本実施形態では、センスアンプからの距離が遠い位置に配置されているメモリセルに対しては、電荷引き抜き用のダミーセル３２の接続数の少ない、即ち遅延が小さいダミービット線を選択し、逆にセンスアンプからの距離が近い位置に配置されているメモリセルに対しては、電荷引き抜き用のダミーセル３２の接続数の少ない、即ち遅延が小さいダミービット線を選択する。例えば図１のセンスアンプ回路では、センスアンプから最も遠い位置に配置されているメモリセルからデータを読み出す際にはダミービット線３５ａが選択され、センスアンプから最も近い位置に配置されているメモリセルからデータを読み出す際にはダミービット線３５ｃが選択されて、活性化信号が生成され、出力される。
【００３１】
これによって、メモリセルのチップ上での配置位置によらず、適宜なセンスアンプの活性化信号を生成することが出来る。
また本実施形態における半導体記憶装置のセルフタイミング回路では、ダミービット線３５を選択するコラムスイッチ３５の形状をセルアレイ内のメモリセルからのデータの読み出しに用いられる実回路のコラムスイッチと同一形状のものを用い、またコラムスイッチ３５の出力を受けるアンプ回路にセンスアンプと同一形状の回路を用いる。
【００３２】
図２は、図１の点線部４０のダミービット線の選択出力を行なう部分を示したものである。
同図において、ダミービット線を選択してアンプ５１と接続を行なう３つのコラムスイッチ３５ａ、３５ｂ、３５ｃは、データを記憶しているダミーでないメモリセルと接続されているコラムスイッチとトランジスタの形状やサイズ等レイアウトレベルで同一とする。
【００３３】
またコラムスイッチ３５の出力を増幅するアンプ５１（図１のインバータ３６及び３７を併せたものに対応）を、センスアンプとレイアウトレベルで同一にする。
これにより、遅延を模擬するダミー部分の電気的特性を、実際にメモリセルからデータを読み出す実回路部分により近づけることが出来る。
【００３４】
尚図２に示したようは、コラムスイッチやコラムスイッチの出力を受けるアンプをレイアウトレベルでメモリセルからデータを読み出す実経路のものと同じものにすることは、第１の実施形態のセルフタイミング回路のみ成らず、後述する第２、第３の実施形態のセルフタイミング回路において、行なっても良い。
【００３５】
次にダミービット線の選択の仕方について説明する。
図３は、本実施形態におけるダミービット線の選択の仕方を示す図である。
本実施形態では、読み出しを行なうメモリセルの位置によって、使用するダミービット線を切り換える。
【００３６】
メモリセルがセンスアンプから離れた位置に配置されていると、距離の分だけ信号の伝達が遅くなるので、その分センスアンプの活性化のタイミングを制御する活性化信号を遅延させる。
【００３７】
ダミービット線に接続する電荷引き抜き用のダミーセルの数を少なく、その分ダミービット線に負荷として働く負荷用のダミーセルの接続数を多くすると、負荷用ダミーセルの分だけダミービット線の負荷が重くなり、信号読み出しが遅くなる。逆に、ダミービット線に接続される電荷引き抜き用のダミーセルの数を多く、その分負荷用のダミーセルの接続数を少なくすると、その分ダミービット線の負荷が軽くなり信号読み出しが早くなる。
【００３８】
よって図３では、４本のダミービット線６１ａ、６１ｂ、６１ｃ、６１ｄのうち、電荷引き抜き用のダミーセル６１の接続数が最も少なく、負荷用のダミーセルの接続数が最も多いダミービット線６１ａは、セルアレイ６３のセンスアンプ６４からの距離が最も遠い位置６３ａ部分のブロックのメモリーセルからデータを読み出すときに選択され、位置６３ｂ、６３ｃ、６３ｄとセンスアンプ６４との距離が近くなるにつれ、電荷引き抜き用のダミーセル６１の接続数が多く（負荷用のダミーセルの接続数が少なく）遅延が小さいダミービット線６１ｂ、６１ｃ、６１ｄが選択される。
【００３９】
このダミービット線の選択の機構は、様々なものが考えられるが、その一例としてメインデコーダからのデコーダ信号を用いる構成が考えられる。
図４は、この場合の構成例を示す図である。
【００４０】
同図では、メインデコーダで生成される、ワード線選択に用いられるデコーダ線上のデコード信号を用いて、ダミービット線のコラムスイッチを切り換えて、４つのダミービット線のうちの１つを選択している。
【００４１】
同図では、１２本のデコーダ線７１でセルアレイ内のワード線を選択する構成の場合を示しており、最上位のデコーダ線７１ａは、一番遠い８つのワード線を選択し、次のデコード線７１ｂは２番目に遠い８つのワード線が選択するので、これらのデコーダ線の信号でコラムスイッチを選択する。同図の場合には、一番遠い位置のメモリセルと接続されているワード線を選択する最上位のデコーダ線７１ａ上のデコード信号を、負荷用のダミーセルの接続数が最も多く最も遅延が大きいダミービット線７３ａのコラムスイッチ７２ａを切り換える選択信号として用い、次のデコード線７１ｂをダミービット線７３ｂ上の信号をコラムスイッチ７２ｂを切り換える選択信号として、その次のダミービット線７３ｃ上の信号をコラムスイッチ７２ｃの切り換える選択信号として、最も近い位置のメモリセルと接続されているワード線を選択するデコーダ線７１ｄ上の信号を、最も遅延が小さいダミービット線７３ｄのコラムスイッチ７２ｄの切り換えを行なう選択信号として用いる。
【００４２】
この様な構成によりコラムスイッチの切り換えを制御してダミービット線を選択する選択信号を生成するのに、特別な理論回路が不要となる。
またダミービット線を選択する選択回路を別途設け、この選択回路によって図３に示したようなダミービット線の切り換えを行なう構成としても良い。
【００４３】
図５及び図６は、この様な場合の選択回路の構成を示す図である。
図５及び図６の選択回路は、クロックパルス発振器８０内に設けられ、半導体記憶装置外部からのアドレス信号を用いてダミービット線の選択信号を生成している。
【００４４】
図５の選択回路は、半導体記憶装置のセルアレイの構成がアドレス値が大きいほどセンスアンプからの距離が離れた位置にメモリセルが配置されている構成の場合の例で、最上位の３つのアドレス線の信号を用いて８つのダミービット線の選択切り換えを行なっている。
【００４５】
同図の選択回路では、最上位のアドレスの信号値、最上位の次のアドレスの信号値、及びその次のアドレスの信号をバッファリングして、正負の値を出力する入力バッファ８２−１、８２−２及び８２−３を備え、これらの入力バッファからの正負の出力を用いて、ＮＡＮＤ回路８３によって、ダミービット線のコラムスイッチを切り換える選択信号を生成している。
【００４６】
そして、アドレスの上位３ビットが０００のときは、センスアンプから最も近い位置のブロックのメモリセルからデータが読み出されるので、最も遅延が小さいダミービット線が選択される。また、アドレスの上位３ビットが００１、００２、・・・と、読み出すメモリセルとセンスアンプとの距離が遠胃メモリセルを指定している場合、それに応じて遅延の量が大きなダミービット線を選択する選択信号が各入力バッファ８１−１〜８１−３の正負の出力から生成され、アドレスの最上位３ビットが１１１のときは、最も遅延の量が大きなダミービット線が選択される選択信号がＮＡＮＤ回路８３−８によって生成される。
【００４７】
そして、ダミービット線のコラムスイッチは、この選択信号線に基づいてオン／オフを切り換え、選択されたダミービット線上の信号からセンスアンプを活性化のタイミングを制御する活性化信号が生成されて、センスアンプに出力される。
【００４８】
また図６は、最上位アドレスのアドレス線のみを用いて２つのダミービット線から１つを選択する選択信号を生成する場合の選択回路の構成を示す図である。
図６の選択回路は、図５の選択回路と同様、クロックパルス発振器内に設けられ、半導体記憶装置外部からのアドレス信号を用いてダミービット線の選択信号を生成している。
【００４９】
同図の選択回路では、最上位のアドレスの信号をバッファリングして正負の値を出力するアドレス入力バッファ９１を備え、読み出しを行なうメモリセルの最上位アドレスが１の場合このアドレス入力バッファ９１の正論理の出力がＨとなり、読み出しを行なうメモリセルの最上位アドレスが０の場合アドレス入力バッファ９１の負論理の出力がＨとなる。よって、アドレス入力バッファ９１の正論理の出力を遅延が大きいダミービット線を選択する選択信号、負論理の出力を遅延が小さいダミービット線を選択する選択信号として、コラムスイッチに接続することによって、適宜な選択を行なうことが出来る。
【００５０】
次に第２の実施形態のセルフタイミング回路について説明する。尚この第２の実施形態及び第３の実施形態のセルフタイミング回路でのダミービット線を選択するコラムスイッチへの信号の生成の仕方は、図４、図５、図６に示したようにデコーダ信号線の信号を選択信号として用いたり、アドレス信号に基づいて選択信号を生成する選択回路を設けることによって行なう。
【００５１】
図７は、本実施形態における半導体記憶装置のセルフタイミング回路の第２の形態の構成例を示す図である。
この第２の実施形態のセルフタイミング回路は、複数備えるダミービット線が全て接続されている電荷引き抜き用のダミーセルと負荷用のダミーセルの数が同じで構成となっている。
【００５２】
そして、電荷引き抜き用のダミーセルを選択する際には、読み出すメモリセルとセンスアンプとの距離が遠く、大きな遅延を必要とする場合には１つのダミービット線を選択し、読み出すメモリセルとセンスアンプとの距離が近く、遅延が小さい場合には、複数のダミービット線を選択して接続する。
【００５３】
図７の構成では、各ダミービット線１０１ａ、１０１ｂ、１０１ｃにはそれぞれ、電荷引き抜き用のダミーセル１０２が１つづつ接続されている。そしてセンスアンプからの距離が遠いメモリセルから読み出しを行なう場合には、選択信号線１０４ａによってコラムスイッチ１０３ａのみをオンとして、ダミービット線１０１ａのみをバッファ１０５に接続する。またセンスアンプからの距離が近いメモリセルから読み出しを行なう場合には、選択信号線１０４ａ、１０４ｂ、１０４ｃによってコラムスイッチ１０３ａ、１０３ｂ、１０３ｃ全てをオンとして、ダミービット線１０１ａ、１０１ｂ、１０１ｃ全てをバッファ１０５に接続する。また中間ぐらいの距離の場合には、選択信号線１０４ａ、１０４ｂによってコラムスイッチ１０３ａ、１０３ｂをオンとして、ダミービット線１０１ａ、１０１ｂをバッファ１０５に接続する。
【００５４】
このように、第２の実施形態のセルフタイミング回路では、必要とされる遅延の大きさに比して、選択するダミービット線の数を増やすことによって第１の実施形態のセルフタイミング回路と同様に正確な信号の遅延を模擬することが出来、適宜なセンスアンプの活性化のタイミングを制御する活性化信号を生成することが出来る。
【００５５】
次に第３の実施形態のセルフタイミング回路について説明する。
図８は、本実施形態における半導体記憶装置のセルフタイミング回路の第３の形態の構成例を示す図である。
【００５６】
第３の実施形態のセルフタイミング回路は、複数備えるダミービット線に接続されている電荷引き抜き用のダミーセルの数が、１、２、４、・・・と２のｎ乗の数となっている。そして、これらを１つ乃至複数選択することによって、同じ数のダミービット線を有する第１、第２の実施形態のセルフタイミング回路より、より細かく遅延を調整する。
【００５７】
図８の構成では、電荷引き抜き用のダミーセル１１２が、１、２、４つ接続されたダミービット線１１１ａ、１１１ｂ、１１１ｃの３つのダミービット線１１１を備え、読み出しを行なうメモリセルの位置に基づいて、２3 −１＝７段階の切り換えによる遅延量の調整を実現している。
【００５８】
図８では、メモリアレイをブロック１、２、３、・・・、７とセンスアンプから遠い順に７のブロックに分けたとき、ブロック１に配置されているメモリセルのデータを読み出す場合には、選択信号線１１４ａ、１１４ｂ、１１４ｃによってコラムスイッチ１１３ａのみをオンとしてダミービット線１１１ａのみを選択してインバータ１１５に接続し、ブロック２の場合はコラムスイッチ１１３ｂのみをオンとしてダミービット線１１１ｂのみを選択して接続する。
【００５９】
またブロック３の場合には、コラムスイッチ１１３ａ及び１１３ｂをオンとしてダミービット線１１１ａ及び１１１ｂを選択してインバータ１１５に接続する。同様に、ブロック４ではダミービット線１１１ｃ、ブロック５ではダミービット線１１１ａ及び１１１ｃ
ブロック６ではダミービット線１１１ｂ及び１１１ｃを、センスアンプに最も近いブロック７ではダミービット線１１１ａ、１１１ｂ及び１１１ｃを選択してインバータ１１５に接続する。
【００６０】
これによって、第１の実施形態及び第２の実施形態のセルフタイミング回路より、同一のダミービット線でより細かな遅延の制御を行なうことが出来、また同じ程度の能力の場合ダミービット線の数をすくなくすることが出来る。
【００６１】
以上述べたように、本実施形態による半導体記憶装置では、データの読み出し時に、読み出しを行なうメモリセルの位置に基づいて、ダミービット線を動的に選択し、従来の半導体記憶装置より、より正確に信号の遅延を模擬することが出来る。これによって、より適宜なタイミングのセンスアンプの活性化信号を生成することが出来る。
【００６２】
またこの信号遅延の模擬に用いられる経路上のスイッチを、読み出しに用いられる実経路に用いられているものと、レイアウトレベルで同一のものを用いることによって、その電気的特性によって生じる誤差をなくすことが出来る。
【００６３】
尚上記説明では、ダミービット線を切り換える際のメモリセルのブロックを均等に分けていたが、各ブロックを不均等に分割しても良い。
また本実施形態の半導体記憶装置は、ＳＲＡＭに限定されるものではなく、ＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＦＲＲＡＭ等、メモリセルから信号を読み出すための増幅器であるセンスアンプを備える半導体記憶装置全てが該当する。
【００６４】
（付記１）
複数のメモリセルから構成されるセルアレイと、
センスアンプと
複数のダミービット線を備え、データ読み出し時に、データを読み出す前記メモリセルの位置に基づいて前記ダミービット線の選択を行ない、センスアンプを活性化するタイミングを制御する活性化信号を生成するセルフタイミング手段と、
を備えることを特徴とする半導体記憶装置。
【００６５】
（付記２）
前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離に基づいて、前記ダミービット線の選択を行なうことを特徴とする付記１に記載の半導体記憶装置。
【００６６】
（付記３）
前記複数のダミービット線はそれぞれ、異なる数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離が遠いとき、少ない数の前記電荷引き抜き用ダミーセルと接続されているダミービット線を１つ選択し、前記データを読み出すメモリセルと前記センスアンプとの距離が近いとき、多い数の前記電荷引き抜き用ダミーセルと接続されているダミービット線を１つ選択することを特徴とする付記２に記載の半導体記憶装置。
【００６７】
（付記４）
前記複数のダミービット線はそれぞれ、同じ数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出すメモリセルの位置に基づいて、前記ダミービット線を選択する数を変更することを特徴とする付記１に記載の半導体記憶装置。
【００６８】
（付記５）
前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離が遠いとき、前記ダミービット線を少ない数選択し、前記データを読み出すメモリセルと前記センスアンプとの距離が近いとき、前記ダミービット線を多い数選択することを特徴とする付記４に記載の半導体記憶装置。
【００６９】
（付記６）
前記複数のダミービット線はそれぞれ、異なる数の電荷引き抜き用ダミーセルと接続されており、前記セルフタイミング手段は、前記データを読み出す位置に基づいて、前記複数のダミービット線の中から１乃至複数を選択することを特徴とする付記１に記載の半導体記憶装置。
【００７０】
（付記７）
前記セルフタイミング手段は、前記データを読み出すメモリセルと前記センスアンプとの距離が遠いとき、選択したダミービット線に接続されている前記電荷引き抜き用ダミーセルの数が少なくなるように前記ダミービット線を選択し、前記データを読み出すメモリセルと前記センスアンプとの距離が遠いとき、選択したダミービット線に接続されている前記電荷引き抜き用ダミーセルの数が多くなるように前記ダミービット線を選択することを特徴とする付記６に記載の半導体記憶装置。
【００７１】
（付記８）
前記セルフタイミング手段は、前記ワード線選択に用いられるデコード信号に基づいて、前記ダミービット線の選択を行なう選択手段を備えることを特徴とする付記１乃至７の何れか１つに記載の半導体記憶装置。
【００７２】
（付記９）
前記セルフタイミング手段は、アドレス信号線による値に基づいて、前記ダミービット線の選択を行なう選択手段を備えることを特徴とする付記１乃至７の何れか１つに記載の半導体記憶装置。
【００７３】
（付記１０）
前記選択手段は、最上位アドレスのアドレス信号線による値に基づいて、前記ダミービット線の選択を行なうことを特徴とする付記９に記載の半導体記憶装置。
【００７４】
（付記１１）
前記セルフタイミング手段は、前記メモリセルからデータを読み出す経路上のコラムスイッチとレイアウトレベルで同一であり、前記ダミービット線を選択するスイッチを備えることを特徴とする付記１乃至１０の何れか１つに記載の半導体記憶装置。
【００７５】
（付記１２）
前記セルフタイミング手段は、前記センスアンプとレイアウトレベルで同一であり、前記選択されたダミービット線上の信号を増幅するアンプを備えることを特徴とする付記１乃至１１の何れか１つに記載の半導体記憶装置。
【００７６】
（付記１３）
半導体記憶装置内でメモリセルから読み出した信号を増幅するセンスアンプを活性化するタイミングを制御する活性化信号の生成方法であって、
複数のダミービット線を備え、
データ読み出し時に、データを読み出す前記メモリセルの位置に基づいて前記複数のダミービット線の中から選択を行ない、
前記選択されたダミー線の信号に基づいて前記活性化信号を生成する
活性化信号の生成方法。
【図面の簡単な説明】
【００７７】
【図１】本実施形態における半導体記憶装置のセルフタイミング回路の第１の形態の構成例を示す図である。
【図２】ダミービット線の選択出力を行なう部分を示す図である。
【図３】本実施形態におけるダミービット線の選択の仕方を示す図である。
【図４】デコーダ信号を用いてダミービット線を選択する場合の構成を示す図である。
【図５】選択回路の構成を示す図である。
【図６】選択回路の別構成を示す図である。
【図７】本実施形態における半導体記憶装置のセルフタイミング回路の第２の形態の構成例を示す図である。
【図８】本実施形態における半導体記憶装置のセルフタイミング回路の第３の形態の構成例を示す図である。
【図９】一般的なセルフタイミングの為の構成を持つ、半導体記憶装置の構成を示す概略図である。
【符号の説明】
【００７８】
１１  メインデコーダ
１２  セルフタイミング回路
１３、６３  セルアレイ
１４  クロック発振回路
１５  センスアンプ及びコラムスイッチ
１６  入出力回路
２１  インバータ
２２、３２、６２、１０２、１１２  電荷引き抜き用ダミーセル
２３、３３  負荷用ダミーセル
２４、３４  ダミーワード線
２５、３５、６１、７３、１０１、１１１  ダミービット線
２６、２７、３１、３６、３７、３９、１０５、１１５  インバータ
３８、７２、１０３、１１３  コラムスイッチ
６４  センスアンプ
７１  デコーダ線
８１  選択回路
８２、９１  アドレス入力バッファ
８３  ＮＡＮＤ回路
１０４、１１４  選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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