(57)【要約】【課題】絶縁体またはシリコン基板上に低欠陥のゲルマニウム膜を製造する方法を提供する。【解決手段】本発明による方法は、シリコンウェハを準備すること、二つの工程のＣＶＤプロセスを用いてゲルマニウム膜を形成すること、多重サイクルプロセスを用いてゲルマニウム薄膜をアニーリングすること、水素イオンを注入することと、テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積かつ滑らかにすること、カウンタウェハを準備することと、ゲルマニウム薄膜をカウンタウェハに結合して結合構造を形成すること、少なくとも３７５℃の温度で結合構造をアニーリングして結合ウェハのスプリットを助長すること、結合構造をスプリットしてゲルマニウム薄膜を露出すること、ゲルマニウム薄膜の表面からゲルマニウム薄膜の欠陥区域部分とともに残留するシリコンを除去すること、および所望の最終デバイス内に低欠陥のゲルマニウム薄膜を組み込むことを含む。【選択図】図１Ａ
2006140453.tif 000002
【特許請求の範囲】
【請求項１】
低欠陥のゲルマニウム薄膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
２つのステップのＣＶＤプロセスを用いてゲルマニウム膜を形成することであって、第１のＣＶＤステップは約２５０℃〜３００℃の間の温度で行われることにより、連続的なゲルマニウム膜を形成し、第２のＣＶＤステップは約７００℃の温度で行われることにより、緩和ゲルマニウム薄膜を形成する、ことと、
該緩和ゲルマニウム薄膜上にゲルマニウム層を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングすることであって、第１のサイクルは約８４０℃〜９００℃の間の比較的高い温度で行われ、第２のサイクルは約７５０℃〜８４０℃の間の比較的低い温度で行われ、該第１および該第２のサイクルは、約１０サイクル〜４０サイクルの間で変わることにより、該ゲルマニウム／シリコン界面近傍の領域における該ゲルマニウム薄膜に欠陥を集中させる、ことと、
水素イオンを注入することと、
テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積することと、
該ＴＥＯＳ層をＣＭＰによって滑らかにすることと、
該ＴＥＯＳ層を洗浄することと、
カウンタウェハを準備することと、
該ゲルマニウム薄膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも３７５℃の温度で該結合構造をアニーリングして、該結合ウェハをスプリットすることを助長することと、
該結合構造をスプリットして、該ゲルマニウム薄膜を露出することと、
該ゲルマニウム薄膜の欠陥区域の部分とともに、該ゲルマニウム薄膜の表面から残留するシリコンを除去することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。
【請求項２】
前記シリコンウェハを準備することは、ＤＨＦ内に前記シリコンウェハを浸し、その後に、急速なリンス／ドライサイクルが続く、請求項１に記載の方法。
【請求項３】
前記第１のＣＶＤステップの前にバッファシリコン層を堆積することを包含する、請求項１に記載の方法。
【請求項４】
前記多重サイクルプロセスの各サイクルは、約１分〜５分間の持続時間を有する、請求項１に記載の方法。
【請求項５】
前記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、請求項１に記載の方法。
【請求項６】
前記ゲルマニウム薄膜がガラスに結合されるものである場合、誘電体膜を該ガラスの表面に塗布し、該ゲルマニウム薄膜がシリコンに結合されるものである場合、ＣＭＰによって該ゲルマニウム薄膜の表面を滑らかにする、請求項５に記載の方法。
【請求項７】
前記カウンタウェハを希薄ＳＣ−１溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、請求項５に記載の方法。
【請求項８】
前記残留するシリコンを前記ゲルマニウム薄膜の表面から該ゲルマニウム薄膜の欠陥区域の部分とともに除去することは、ＣＭＰと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、請求項１に記載の方法。
【請求項９】
前記多重サイクルプロセスを用いて前記ゲルマニウム薄膜をアニーリングする前に、窒化物層をＣＶＤすることと、
該多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングした後に、該窒化物層を除去することと
を包含する、請求項１に記載の方法。
【請求項１０】
低欠陥のゲルマニウム薄膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
２つのステップのＣＶＤプロセスを用いてゲルマニウム膜を形成することであって、第１のＣＶＤステップは約２５０℃〜３００℃の間の温度で行われることにより、連続的なゲルマニウム膜を形成し、第２のＣＶＤステップは約７００℃の温度で行われることにより、緩和ゲルマニウム薄膜を形成する、ことと、
該緩和ゲルマニウム薄膜上にゲルマニウム層を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングすることであって、第１のサイクルは約８４０℃〜９００℃の間の比較的高い温度で行われ、第２のサイクルは約７５０℃〜８４０℃の間の比較的低い温度で行われ、該第１および該第２のサイクルは、約１０サイクル〜４０サイクルの間で変わることにより、該ゲルマニウム／シリコン界面近傍の領域における該ゲルマニウム薄膜に欠陥を集中させ、該多重サイクルプロセスの各サイクルは約１分〜５分間の持続時間を有する、ことと、
水素イオンを注入することと、
テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積することと、
該ＴＥＯＳ層をＣＭＰによって滑らかにすることと、
該ＴＥＯＳ層を洗浄することと、
カウンタウェハを準備することと、
該ゲルマニウム薄膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも３７５℃の温度で該結合構造をアニーリングして、該結合ウェハをスプリットすることを助長することと、
該結合構造をスプリットして、該ゲルマニウム薄膜を露出することと、
該ゲルマニウム薄膜の欠陥区域の部分とともに、該ゲルマニウム薄膜の表面から残留するシリコンを除去することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。
【請求項１１】
前記シリコンウェハを準備することは、ＤＨＦ内に前記シリコンウェハを浸し、その後に、急速なリンス／ドライサイクルが続く、請求項１０に記載の方法。
【請求項１２】
前記第１のＣＶＤステップの前にバッファシリコン層を堆積することを包含する、請求項１０に記載の方法。
【請求項１３】
前記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、請求項１０に記載の方法。
【請求項１４】
前記ゲルマニウム薄膜がガラスに結合されるものである場合、誘電体膜に該ガラスの表面を塗布し、該ゲルマニウム薄膜がシリコンに結合されるものである場合、ＣＭＰによって該ゲルマニウム薄膜の表面を滑らかにする、請求項１３に記載の方法。
【請求項１５】
前記カウンタウェハを希薄ＳＣ−１溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、請求項１３に記載の方法。
【請求項１６】
前記残留するシリコンを前記ゲルマニウム薄膜の表面から該ゲルマニウム薄膜の欠陥区域の部分とともに除去することは、ＣＭＰと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、請求項１０に記載の方法。
【請求項１７】
前記多重サイクルプロセスを用いて前記ゲルマニウム薄膜をアニーリングする前に、窒化物層をＣＶＤすることと、
該多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングした後に、該窒化物層を除去することと
を包含する、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイと、センサと、モバイルデバイスアプリケーションとにおいて使用する様々な基板に結合するゲルマニウム薄膜の製造に関する。
【背景技術】
【０００２】
ゲルマニウムは、シリコンよりはるかに高い電子移動度およびホール移動度を有するため、将来の高速ＣＭＯＳデバイスにおいてシリコンを置換するものと考えられている（Ｒｉｔｅｎｏｕｒらによる「Ｅｐｉｔａｘｉａｌ  Ｓｔｒａｉｎｅｄ  Ｇｅｒｍａｎｉｕｍ  ｐ−ＭＯＳＦＥＴｓ  ｗｉｔｈ  ＨｆＯ２  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃ  ａｎｄ  ＴａＮ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００３、ｐ  ０３〜４３３、Ｃｈｕｉらによる「Ａ  Ｇｅｒｍａｎｉｕｍ  ＮＭＯＳＦＥＴ  Ｐｒｏｃｅｓｓ  Ｉｎｔｅｇｒａｔｉｎｇ  Ｍｅｔａｌ  Ｇａｔｅ  ａｎｄ  Ｉｍｐｒｏｖｅｄ  Ｈｉ−ｋ  Ｄｉｅｌｅｃｔｒｉｃｓ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００３、ｐ  ０３〜４３７、Ｌｏｗらによる「Ｇｅｒｍａｎｉｕｍ  ＭＯＳ：  Ａｎ  Ｅｖａｌｕａｔｉｏｎ  ｆｒｏｍ  Ｃａｒｒｉｅｒ  Ｑｕａｎｔｉｚａｔｉｏｎ  ａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｃｕｒｒｅｎｔ」、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ、ｐ１１７〜１１８、およびＢａｉらによる「Ｇｅ  ＭＯＳ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｗｉｔｈ  ＣＶＤ  ＨｆＯ２  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ  ａｎｄ  ＴａＮ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ」、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ、ｐ１２１）。電流漏れが低いのと同時に高性能であるＭＯＳ電界効果トランジスタを得るためには、ゲルマニウム−オン−絶縁体が特に所望される（Ｈｕａｎｇらによる「Ｖｅｒｙ  Ｌｏｗ  Ｄｅｆｅｃｔｓ  ａｎｄ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｇｅ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ  ｐ−ＭＯＳＦＥＴｓ  ｗｉｔｈ  Ａｌ２Ｏ３  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ」、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ、ｐ１１９、および、Ｔａｋａｇｉの「Ｒｅ−ｅｘａｍｉｎａｔｉｏｎ  ｏｆ  Ｓｕｂｂａｎｄ  Ｓｔｒｕｃｔｕｒｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｉｎ  Ｕｌｔｒａ−Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  ＭＯＳＦＥＴｓ  ｕｎｄｅｒ  Ｂａｌｌｉｓｔｉｃ  Ｃａｒｒｉｅｒ  Ｔｒａｎｓｐｏｒｔ」、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ、ｐ１１５）。シリコン上に直接成長した純ゲルマニウムもまた、シリコン技術との互換性があり、かつ、最高１．５５μｍの近赤外における高い吸収があるので、近赤外光検出器への候補として最良である。光通信のための低費用モノリシックトランシーバにおけるアプリケーションを潜在的に有する（Ｃｏｌａｃｅらによる「Ｅｆｆｉｃｉｅｎｔ  ｈｉｇｈ−ｓｐｅｅｄ  ｎｅａｒ−ｉｎｆｒａｒｅｄ  Ｇｅ  ｐｈｏｔｏｄｅｃｔｏｒｓ  ｉｎｔｅｇｒａｔｅｄ  ｏｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ．、２０００、７６、１２３１、Ｆａｍａらによる「Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｇｅｒｍａｎｉｕｍ−ｏｎ−ｓｉｌｉｃｏｎ  ｄｅｔｅｃｔｏｒｓ  ｆｏｒ  ｏｐｔｉｃａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ａ��ｐｌ  Ｐｈｙｓ  Ｌｅｔｔ、２００２、８１、５８６、Ｈａｒｔｍａｎｎらによる「Ｒｅｄｕｃｅｄ  ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  Ｇｅ  ｔｈｉｃｋ  ｌａｙｅｒｓ  ｏｎ  Ｓｉ  （００１）  ｆｏｒ  １．３−１．５５−ｕｍ  ｐｈｏｔｏｄｅｔｅｃｔｉｏｎ」、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、２００４、９５、５９０５、および、米国特許第６，６４５，８３１号Ｂ１、Ｓｈａｈｅｅｎらの２００３年１１月１１日に許可された「Ｔｈｅｒｍａｌｌｙ  Ｓｔａｂｌｅ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｄｅｆｅｃｔ−Ｆｒｅｅ  Ｇｅｒｍａｎｉｕｍ  Ｂｏｎｄｅｄ  ｔｏ  Ｓｉｌｉｃｏｎ  ａｎｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ」）。プロセス互換性のおかげで、高速デバイスを多くの潜在的なアプリケーションのためにゲルマニウムベース光検出器と統合することが可能である。
【０００３】
Ｓｈａｈｅｅｎらは、シリコン上または二酸化シリコン上にゲルマニウムウェハを結合することによってゲルマニウム膜を形成する方法を開示した。所望の厚さを得るためには、薄化工程が必要である（米国特許第６,６４５,８３１号Ｂ１、上記文献）。Ｈｕａｎｇらもまた、Ｇｅ−オン−酸化物のｐ−ＭＯＳＦＥＴの性能を報告し、ここでＧｅ−オン−酸化物膜は、ＳｉＯ２／ＧｅウェハとＳｉＯ２／Ｓｉウェハとを直接ウェハ結合することと、後に続くバックサイドＧｅをエッチバックすることとによって得られた（Ｈｕａｎｇらの上記文献）。これら全てが、高品質のゲルマニウムウェハの使用を必要とする。しかしながら、ゲルマニウムウェハは、機械的性質および熱的性質が悪く、高品質のゲルマニウムウェハの供給は依然として限られている。
【０００４】
Ｎａｋａｈａｒａｉらは、Ｇｅ−オン−絶縁体を製造するＧｅ凝縮技術を報告した（Ｎａｋａｈａｒａｌらによる「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ７−ｎｍ−ｔｈｉｃｋ  ｓｔｒａｉｎｅｄ  Ｇｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ｌａｙｅｒ  ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｇｅ−ｃｏｎｄｅｎｓａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ、２００３、８３、３５１６）。しかしながら、７ｎｍの厚さを有するゲルマニウム層のみが形成され、この膜は圧縮歪みを受けていた。光吸収を上昇させるためにより厚い厚さを必要とする光検出器アプリケーションにこの技術を適用することは困難である。
【０００５】
Ｌｉｕらは、絶縁体上ゲルマニウムを製造する液相エピタキシ技術を報告した（Ｌｉｕらによる「Ｈｉｇｈ−ｑｕａｌｉｔｙ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ  Ｇｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｂｙ  ｌｉｑｕｉｄ−ｐｈａｓｅ  ｅｐｉｔａｘｙ  ｏｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ、２００４、８４、２５６３）。この技術は、所定のシーディング領域において再結晶を開始するために慎重な温度調節が要求される。
【０００６】
バルクゲルマニウムウェハの使用を避ける可能性のあるアプローチは、エピタキシャルゲルマニウム層をシリコンウェハ上に成長させ、その後に、直接ウェハ結合技術によってゲルマニウム層を絶縁体、ガラス、またはシリコン基板に移転させることである。
【０００７】
ゲルマニウムとシリコンとの間に大きい格子不整合、すなわち、４．２％の格子不整合があるために、高速デバイス向けの妥当な平坦性を有し、かつ、欠陥密度が低いゲルマニウム膜をシリコン上に製造することは困難である。Ｒｉｔｅｎｏｕｒらの上記文献は、薄いゲルマニウム層を厚い緩和ＳｉＧｅバッファ層上に成長させることによって、エピタキシャル歪みゲルマニウムｐ−ＭＯＳＦＥＴで研究報告した。Ｈｏｆｍａｎｎらは、（１１１）シリコン上の界面活性剤を媒介とするエピタキシによって、１μｍの厚さを有する緩和ゲルマニウム層を成長させることができた（Ｈｏｆｍａｎｎらによる「Ｓｕｒｆａｃｔａｎｔ−ｇｒｏｗｎ  ｌｏｗ−ｄｏｐｅｄ  ｇｅｒｍａｎｉｕｍ  ｌａｙｅｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｗｉｔｈ  ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｉｅｓ」、Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ、１９９８、３２１、１２５）。Ｌｕａｎらによる「Ｈｉｇｈ−ｑｕａｌｉｔｙ  Ｇｅ  ｅｐｉｌａｙｅｒｓ  ｏｎ  Ｓｉ  ｗｉｔｈ  ｌｏｗ  ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ  ｄｅｎｓｉｔｉｅｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ、１９９９、７５、２９０９は、はじめに３５０℃で堆積し、次いで６００℃で堆積することによって、単結晶シリコン上にゲルマニウムエピ層を堆積する技術を報告した。この２つのステップのプロセスは、２００３年３月２５日に許可されたＨｅｒｎａｎｄｅｚらによる米国特許第６,５３７,３７０号Ｂ１、「Ｐｒｏｃｅｓｓ  ｆｏｒ  ｏｂｔａｉｎｉｎｇ  ａ  ｌａｙｅｒ  ｏｆ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ  ｇｅｒｍａｎｉｕｍ  ｏｎ  ａ  ｓｕｂｓｔｒａｔｅ  ｏｆ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ  ｓｉｌｉｃｏｎ，  ａｎｄ  ｐｒｏｄｕｃｔｓ  ｏｂｔａｉｎｅｄ」においても開示されている。２００３年１０月２１日に許可されたＬｕａｎらによる米国特許第６,６３５,１１０号Ｂ１、「Ｃｙｃｌｅ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ  ｆｏｒ  ｄｉｓｌｏｃａｔｉｏｎ  ｒｅｄｕｃｔｉｏｎ」は、ゲルマニウム膜の欠陥密度を低減させるサイクルアニーリングの技術を開示する。同様の技術を用いて、いくつかのグループは、近赤外のゲルマニウム光検出器の製造における従来技術（ｐｒｅｃｅｄｉｎｇ  ｔｅｃｈｎｉｑｕｅ）の使用を報告した（Ｃｏｌａｃｅらによる「Ｅｆｆｉｃｉｅｎｔ  ｈｉｇｈ−ｓｐｅｅｄ  ｎｅａｒ−ｉｎｆｒａｒｅｄ  Ｇｅ  ｐｈｏｔｏｄｅｃｔｏｒｓ  ｉｎｔｅｇｒａｔｅｄ  ｏｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ」Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ．、２０００、７６、１２３１、Ｆａｍａらによる「Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｇｅｒｍａｎｉｕｍ−ｏｎ−ｓｉｌｉｃｏｎ  ｄｅｔｅｃｔｏｒｓ  ｆｏｒ  ｏｐｔｉｃａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ、２００２、８１、５８６、および、Ｈａｒｔｍａｎｎらによる「Ｒｅｄｕｃｅｄ  ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  Ｇｅ  ｔｈｉｃｋ  ｌａｙｅｒｓ  ｏｎ  Ｓｉ（００１）  ｆｏｒ  １．３−１．５５−μｍ  ｐｈｏｔｏｄｅｔｅｃｔｉｏｎ」Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、２００４、９５、５９０５）。
【０００８】
サイクルアニーリングは、ゲルマニウム／シリコン界面の近傍に集中する欠陥を低減させる。しかしながら、この欠陥区域はゲルマニウム膜の底辺にあるので、これを完全に除去することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の１つの目的は、ＣＶＤによって形成されたゲルマニウム膜の直接ウェハ結合によって、ガラスといった絶縁体上またはシリコン基板上に低欠陥のゲルマニウム膜を製造する方法を提供することにある。
【００１０】
本発明の方法の別の目的は、ゲルマニウム薄膜を多重サイクルアニーリングすることにより、欠陥を低減させ、さらに処理され得る場所に欠陥濃度を集中させる技術を提供することにある。
【課題を解決するための手段】
【００１１】
（要旨）
低欠陥のゲルマニウム薄膜を製造する方法は、ゲルマニウム堆積のためにシリコンウェハを準備することと、２つのステップのＣＶＤプロセスを用いてゲルマニウム膜を形成することであって、第１のＣＶＤステップは約２５０℃〜３００℃の間の温度で行われることにより、連続的なゲルマニウム膜を形成し、第２のＣＶＤステップは約７００℃の温度で行われることにより、緩和ゲルマニウム薄膜を形成する、ことと、緩和ゲルマニウム薄膜上にゲルマニウム層を堆積することと、多重サイクルプロセスを用いてゲルマニウム薄膜をアニーリングすることであって、第１のサイクルは約８４０℃〜９００℃の間の比較的高い温度で行われ、第２のサイクルは約７５０℃〜８４０℃の間の比較的低い温度で行われ、第１および第２のサイクルは、約１０サイクル〜４０サイクルの間で変わることにより、ゲルマニウム／シリコン界面近傍の領域におけるゲルマニウム薄膜に欠陥を集中させる、ことと、水素イオンを注入することと、テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積することと、ＴＥＯＳ層をＣＭＰによって滑らかにすることと、ＴＥＯＳ層を洗浄することと、カウンタウェハ（ｃｏｕｎｔｅｒ  ｗａｆｅｒ）を準備することと、ゲルマニウム薄膜をカウンタウェハに結合（ｂｏｎｄｉｎｇ）して、結合構造を形成することと、少なくとも３７５℃の温度で結合構造をアニーリングして、結合ウェハをスプリットすることを助長することと、結合構造をスプリットして、ゲルマニウム薄膜を露出することと、ゲルマニウム薄膜の欠陥区域の部分とともにゲルマニウム薄膜の表面から残留するシリコンを除去することと、低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むこととを包含する。
【００１２】
本発明は、さらに以下の手段を提供する。
【００１３】
（項目１）  
低欠陥のゲルマニウム薄膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
２つのステップのＣＶＤプロセスを用いてゲルマニウム膜を形成することであって、第１のＣＶＤステップは約２５０℃〜３００℃の間の温度で行われることにより、連続的なゲルマニウム膜を形成し、第２のＣＶＤステップは約７００℃の温度で行われることにより、緩和ゲルマニウム薄膜を形成する、ことと、
該緩和ゲルマニウム薄膜上にゲルマニウム層を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングすることであって、第１のサイクルは約８４０℃〜９００℃の間の比較的高い温度で行われ、第２のサイクルは約７５０℃〜８４０℃の間の比較的低い温度で行われ、該第１および該第２のサイクルは、約１０サイクル〜４０サイクルの間で変わることにより、該ゲルマニウム／シリコン界面近傍の領域における該ゲルマニウム薄膜に欠陥を集中させる、ことと、
水素イオンを注入することと、
テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積することと、
該ＴＥＯＳ層をＣＭＰによって滑らかにすることと、
該ＴＥＯＳ層を洗浄することと、
カウンタウェハを準備することと、
該ゲルマニウム薄膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも３７５℃の温度で該結合構造をアニーリングして、該結合ウェハをスプリットすることを助長することと、
該結合構造をスプリットして、該ゲルマニウム薄膜を露出することと、
該ゲルマニウム薄膜の欠陥区域の部分とともに、該ゲルマニウム薄膜の表面から残留するシリコンを除去することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。
【００１４】
（項目２）  
上記シリコンウェハを準備することは、ＤＨＦ内に上記シリコンウェハを浸し、その後に、急速なリンス／ドライサイクルが続く、項目１に記載の方法。
【００１５】
（項目３）  
上記第１のＣＶＤステップの前にバッファシリコン層を堆積することを包含する、項目１に記載の方法。
【００１６】
（項目４）  
上記多重サイクルプロセスの各サイクルは、約１分〜５分間の持続時間を有する、項目１に記載の方法。
【００１７】
（項目５）  
上記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、項目１に記載の方法。
【００１８】
（項目６）  
上記ゲルマニウム薄膜がガラスに結合されるものである場合、誘電体膜を該ガラスの表面に塗布し、該ゲルマニウム薄膜がシリコンに結合されるものである場合、ＣＭＰによって該ゲルマニウム薄膜の表面を滑らかにする、項目５に記載の方法。
【００１９】
（項目７）  
上記カウンタウェハを希薄ＳＣ−１溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、項目５に記載の方法。
【００２０】
（項目８）  
上記残留するシリコンを上記ゲルマニウム薄膜の表面から該ゲルマニウム薄膜の欠陥区域の部分とともに除去することは、ＣＭＰと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、項目１に記載の方法。
【００２１】
（項目９）  
上記多重サイクルプロセスを用いて上記ゲルマニウム薄膜をアニーリングする前に、窒化物層をＣＶＤすることと、
該多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングした後に、該窒化物層を除去することと
を包含する、項目１に記載の方法。
【００２２】
（項目１０）  
低欠陥のゲルマニウム薄膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
２つのステップのＣＶＤプロセスを用いてゲルマニウム膜を形成することであって、第１のＣＶＤステップは約２５０℃〜３００℃の間の温度で行われることにより、連続的なゲルマニウム膜を形成し、第２のＣＶＤステップは約７００℃の温度で行われることにより、緩和ゲルマニウム薄膜を形成する、ことと、
該緩和ゲルマニウム薄膜上にゲルマニウム層を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングすることであって、第１のサイクルは約８４０℃〜９００℃の間の比較的高い温度で行われ、第２のサイクルは約７５０℃〜８４０℃の間の比較的低い温度で行われ、該第１および該第２のサイクルは、約１０サイクル〜４０サイクルの間で変わることにより、該ゲルマニウム／シリコン界面近傍の領域における該ゲルマニウム薄膜に欠陥を集中させ、該多重サイクルプロセスの各サイクルは約１分〜５分間の持続時間を有する、ことと、
水素イオンを注入することと、
テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積することと、
該ＴＥＯＳ層をＣＭＰによって滑らかにすることと、
該ＴＥＯＳ層を洗浄することと、
カウンタウェハを準備することと、
該ゲルマニウム薄膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも３７５℃の温度で該結合構造をアニーリングして、該結合ウェハをスプリットすることを助長することと、
該結合構造をスプリットして、該ゲルマニウム薄膜を露出することと、
該ゲルマニウム薄膜の欠陥区域の部分とともに、該ゲルマニウム薄膜の表面から残留するシリコンを除去することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。
【００２３】
（項目１１）  
上記シリコンウェハを準備することは、ＤＨＦ内に上記シリコンウェハを浸し、その後に、急速なリンス／ドライサイクルが続く、項目１０に記載の方法。
【００２４】
（項目１２）  
上記第１のＣＶＤステップの前にバッファシリコン層を堆積することを包含する、項目１０に記載の方法。
【００２５】
（項目１３）  
上記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、項目１０に記載の方法。
【００２６】
（項目１４）  
上記ゲルマニウム薄膜がガラスに結合されるものである場合、誘電体膜に該ガラスの表面を塗布し、該ゲルマニウム薄膜がシリコンに結合されるものである場合、ＣＭＰによって該ゲルマニウム薄膜の表面を滑らかにする、項目１３に記載の方法。
【００２７】
（項目１５）  
上記カウンタウェハを希薄ＳＣ−１溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、項目１３に記載の方法。
【００２８】
（項目１６）  
上記残留するシリコンを上記ゲルマニウム薄膜の表面から該ゲルマニウム薄膜の欠陥区域の部分とともに除去することは、ＣＭＰと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、項目１０に記載の方法。
【００２９】
（項目１７）  
上記多重サイクルプロセスを用いて上記ゲルマニウム薄膜をアニーリングする前に、窒化物層をＣＶＤすることと、
該多重サイクルプロセスを用いて該ゲルマニウム薄膜をアニーリングした後に、該窒化物層を除去することと
を包含する、項目１０に記載の方法。
【００３０】
本発明のこの要旨および目的は、本発明の性質を迅速に理解するために提供される。本発明のより詳細な理解は、添付の図面とともに本発明の好ましい実施形態の以下の詳細な説明を参照することによって得られる。
【発明を実施するための最良の形態】
【００３１】
本発明の方法の主な特徴は、２つのステップのゲルマニウム堆積と、サイクルアニーリングとにより、低欠陥のゲルマニウム膜を形成することである。この結果、欠陥はゲルマニウム／シリコン界面の近傍の領域に集中することが明らかになる。ウェハ結合およびスプリットの後、この損傷を受けた領域は、ゲルマニウム膜の最上位上にあり、ＣＭＰまたはエッチングによって除去され得る。
【００３２】
本発明の利点は３点あり、（１）バルクゲルマニウムウェハを使用せずにゲルマニウム移転を可能にすることにより、プロセスを安価なものにし、ＩＣデバイスのゲルマニウムコンポーネントをより容易に操作できるようにすることと、（２）全ての従来技術においては、欠陥区域がゲルマニウム膜の底辺に位置づけられているので、ゲルマニウム膜を損傷せずに欠陥を除去することは不可能であったが、サイクルアニーリングの後では、残留する欠陥は膜移転後に除去され得ることと、（３）低欠陥のゲルマニウム膜は、絶縁体上、ガラス上に、あるいはシリコンウェハ上に形成され得、これは、ＣＭＯＳおよびＮＩＲ光検出器アプリケーションにおいて有益であることとの３点である。
【００３３】
本発明の方法のステップは図１に示され、概して参照符号１０で示される。はじめに、シリコンウェハをＤＨＦ内に浸し、その後に急速なリンス／ドライサイクルによって、シリコンウェハがゲルマニウム堆積のために準備される（ステップ１２）。
【００３４】
ゲルマニウム膜の形成は２つのステップのＣＶＤプロセスであって、第１に、約２５０℃〜３００℃の間の低い温度（ステップ１４）で行われることにより、連続的なゲルマニウム膜を形成し、次いで、約７００℃の温度で（ステップ１６）行われ、その後に、緩和ゲルマニウム膜上で別のゲルマニウム堆積ステップ（ステップ１８）が行われる。バッファシリコン層もまた、第１のゲルマニウム堆積ステップの前に堆積され得る。
【００３５】
この点において、例えば、約１０ｎｍ〜１００ｎｍの間の厚さを有する窒化物の薄い層をウェハ表面上にＣＶＤする任意の堆積工程がある（ステップ２０）。
【００３６】
ゲルマニウム膜は、多重サイクルプロセスを通してアニーリングされ、はじめに、約８４０℃〜９００℃の間の比較的高い温度で（ステップ２２）、次いで、約７５０℃〜８４０℃の間の比較的低い温度で（ステップ２４）アニーリングされる。このサイクルアニーリングにより、ゲルマニウム／シリコン界面近傍の領域に集中する欠陥が招かれる。サイクルの回数は１０〜４０の間であり、各サイクルは約１分〜５分間の持続時間を有する。ＣＭＰステップは、サイクルアニーリングによって生成される粗い部分を除去することが要求され得る。
【００３７】
任意のステップ２０が多重サイクルアニーリングプロセスの前に行われると、ウェハをリン酸で処理することによって窒化物が除去される（ステップ２６）。
【００３８】
膜剥離に備えて水素注入が行われ（ステップ２８）、テトラエトキシシラン酸化物（ｏｘａｎｅ）（ＴＥＯＳ）層の堆積（ステップ３０）が後に続く。あるいは、ＴＥＯＳは、水素注入の前に堆積され得る。水素注入ステップは、Ｈ２＋イオンを用いて、約４Ｅ１６ｃｍ−２のドーズで約１４０ｋｅＶ〜２５０ｋｅＶの間のエネルギーで行われる。ＴＥＯＳ層はＣＭＰによって滑らかにされ（ステップ３２）、その後に、ＳＣ−１、ＳＣ−２洗浄（ステップ３４）が続く。
【００３９】
ゲルマニウム薄膜が結合される基板が準備される（ステップ３６）。カウンタウェハは、酸化シリコンウェハ、ガラスウェハ、またはシリコンウェハであり得る。ゲルマニウム薄膜がガラスに結合されるものである場合、ガラス表面はＴＥＯＳまたはＰＥＣＶＤ酸化物といった誘電体膜で塗布され得る。ゲルマニウム薄膜がシリコンに結合されるものである場合、ゲルマニウム薄膜の表面は、小さい表面の粗さを除去するためにさらなるＣＭＰステップが必要となる場合がある。カウンタウェハは、希薄ＳＣ−１溶液内で処理される（ステップ３８）ことにより、親水性表面がウェハ上に形成される。両方のウェハは、次いで、ＤＨＦに浸される（ステップ４０）ことにより、ウェハ表面上にあり得る粒子状物質を除去する。
【００４０】
ゲルマニウム薄膜は、次に、カウンタウェハに結合される（ステップ４２）ことにより、結合構造を形成する。結合は、室温でクリーンルームの環境内で行われる。結合構造は、３７５℃以上の温度でアニーリングされる（ステップ４４）ことにより、結合ウェハをスプリットすることを助長する（ステップ４６）。ウェハスプリットの後、ゲルマニウム膜が露出され、欠陥区域はこのときゲルマニウム膜の表面にある。水素注入の範囲がゲルマニウム膜の厚さよりも深いので、一部のシリコンはゲルマニウム膜上に残留すると思われる。残留するシリコンは、ＣＭＰ、ドライエッチングまたはウェットエッチングによって、あるいは、エッチングステップを組み合わせたものによって、ゲルマニウム薄膜の欠陥区域部分とともに除去される（ステップ４８）。ＣＭＰステップは、滑らかなゲルマニウム表面の形成を確保することができるが、さらなるエッチングステップ５０が表面を滑らかにするために必要とされ得る。残留するゲルマニウム膜は、本発明の方法の膜移転ステップとエッチングステップとを行わずに、シリコン上に堆積されたゲルマニウム膜よりはるかに低い欠陥密度を有する。低欠陥のゲルマニウム薄膜が、このとき、所望の最終製品のデバイス内に組み込まれるために利用できる（ステップ５２）。
【００４１】
以上により、直接ウェハ結合によって低欠陥のゲルマニウム膜を製造する方法が開示された。本発明のさらなる改変および修正は、添付の特許請求の範囲で規定される本発明の範囲内で行われ得る。
【図面の簡単な説明】
【００４２】
【図１Ａ】本発明の方法のブロック図である。
【図１Ｂ】本発明の方法のブロック図である。
【符号の説明】
【００４３】
１０  本発明の方法の概略ステップ
【図１Ａ】
2006140453.tif 000003
【図１Ｂ】
2006140453.tif 000004