(57)【要約】【課題】  ボイドのないゲート電極を具備したトランジスタの製造方法を提供する。【解決手段】  半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜の上部にゲート電極用ポリシリコン膜を蒸着する。次いで、前記ポリシリコン膜にｐ型不純物をイオン注入し、前記ポリシリコン膜の所定厚さほどを化学機械的研磨方法で除去する。【選択図】図４Ｄ
2006066918.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に膜を蒸着する工程と、
前記半導体基板上に形成された膜に不純物をイオン注入する工程と、
前記膜の少なくとも一部を部分的に除去する工程と、
を含むトランジスタの製造方法。
【請求項２】
前記膜は、ポリシリコン膜であることを特徴とする、請求項１に記載のトランジスタの製造方法。
【請求項３】
前記不純物は、フッ素成分を含む不純物であることを特徴とする、請求項１または２に記載のトランジスタの製造方法。
【請求項４】
前記不純物は、ＢＦｘイオンであることを特徴とする、請求項１または２に記載のトランジスタの製造方法。
【請求項５】
前記膜を、化学機械的研磨方式により部分的に除去することを特徴とする、請求項１〜４のいずれか１項に記載のトランジスタの製造方法。
【請求項６】
前記除去される膜の厚さは、前記不純物の濃度が最大になる浸透深さより厚い、または同等であることを特徴とする、請求項１〜５のいずれか１項に記載のトランジスタの製造方法。
【請求項７】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の上部にポリシリコン膜を蒸着する工程と、
前記ポリシリコン膜に不純物をイオン注入する工程と、
前記ポリシリコン膜の少なくとも一部を化学機械的研磨方式で除去する工程と、
を含むことを特徴とする、トランジスタの製造方法。
【請求項８】
前記不純物がｐ型不純物であることを特徴とする、請求項７に記載のトランジスタの製造方法。
【請求項９】
前記ポリシリコン膜を、予定されたゲート電極の厚さより厚く、または同等の厚さで蒸着することを特徴とする、請求項７または８に記載のトランジスタの製造方法。
【請求項１０】
前記ポリシリコン膜を蒸着する工程は、前記ゲート電極として予定された厚さである３００Åないし６００Åより厚くなるように蒸着することを特徴とする、請求項７〜９のいずれか１項に記載のトランジスタの製造方法。
【請求項１１】
前記ポリシリコン膜を、８００Åないし１６００Åの厚さに形成することを特徴とする、請求項１０に記載のトランジスタの製造方法。
【請求項１２】
前記ポリシリコン膜は、不純物がドーピングされていないポリシリコン膜であることを特徴とする、請求項７〜１１のいずれか１項に記載のトランジスタの製造方法。
【請求項１３】
前記ポリシリコン膜は、ｎ型の不純物がドーピングされたポリシリコン膜であることを特徴とする、請求項７〜１１のいずれか１項に記載のトランジスタの製造方法。
【請求項１４】
前記ｐ型不純物は、ＢＦｘイオンであることを特徴とする、請求項８に記載のトランジスタの製造方法。
【請求項１５】
前記ｐ型不純物をイオン注入する工程は、前記ｐ型不純物の濃度が最大になる浸透深さが、前記ポリシリコン膜の表面から２００Åないし４００Åになるように、前記ポリシリコン膜の上面からイオン注入することを特徴とする、請求項８〜１４のいずれか１項に記載のトランジスタの製造方法。
【請求項１６】
前記ポリシリコン膜を化学機械的研磨する工程は、前記不純物の濃度が最大になる浸透深さより厚く、または同等の厚さで化学機械的研磨することを特徴とする、請求項７〜１５のいずれか１項に記載のトランジスタの製造方法。
【請求項１７】
前記ポリシリコン膜を、３００Åないし６００Åの厚さで化学機械的研磨することを特徴とする、請求項１６に記載のトランジスタの製造方法。
【請求項１８】
ＮＭＯＳトランジスタ領域、及びＰＭＯＳトランジスタ領域を含む半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の上部にゲート電極の予定された厚さより厚く、または同等の厚さでポリシリコン膜を蒸着する工程と、
前記ＰＭＯＳトランジスタ領域のポリシリコン膜に、選択的に不純物をイオン注入する工程と、
前記ポリシリコン膜の少なくとも一部を化学機械的研磨する工程と、
を含むことを特徴とする、トランジスタの製造方法。
【請求項１９】
前記絶縁膜がゲート絶縁膜であることを特徴とする、請求項１８に記載のトランジスタの製造方法。
【請求項２０】
前記不純物がｐ型不純物であることを特徴とする、請求項１８または１９に記載のトランジスタの製造方法。
【請求項２１】
前記ｐ型不純物が、ＢＦｘイオンであることを特徴とする、請求項２０に記載のトランジスタの製造方法。
【請求項２２】
前記ポリシリコン膜を蒸着する工程は、前記ゲート電極として予定されたポリシリコン膜の厚さの３００Åないし６００Åより厚くなるように蒸着することを特徴とする、請求項１８〜２１のいずれか１項に記載のトランジスタの製造方法。
【請求項２３】
前記ポリシリコン膜を、８００Åないし１６００Åの厚さに形成することを特徴とする、請求項１８〜２２のいずれか１項に記載のトランジスタの製造方法。
【請求項２４】
前記ポリシリコン膜は、ｎ型不純物がドーピングされたポリシリコン膜であることを特徴とする、請求項１８〜２３のいずれか１項に記載のトランジスタの製造方法。
【請求項２５】
前記ＰＭＯＳトランジスタ領域に、選択的に不純物をイオン注入する工程は、
前記ＰＭＯＳトランジスタ領域が露出されるようにＮＭＯＳトランジスタ領域の上部にフォトレジストパターンを形成する工程と、
露出されたＰＭＯＳトランジスタ領域のポリシリコン膜にＢＦ２イオンを注入する工程と、
前記フォトレジストパターンを除去する工程と、
前記ポリシリコン膜にドーピングされた不純物を活性化させる工程と、
を含むことを特徴とする、請求項１８〜２４のいずれか１項に記載のトランジスタの製造方法。
【請求項２６】
前記ＢＦ２イオンを注入する工程で、前記ＢＦ２イオンの浸透深さが、２００Åから４００Åになるように前記ポリシリコン膜の上面からイオン注入することを特徴とする、請求項２１に記載のトランジスタの製造方法。
【請求項２７】
前記ＢＦ２イオンを注入する工程は、前記ＢＦ２イオンを１０ＫｅＶないし３０ＫｅＶのイオン注入エネルギー、及び１０１５ｉｏｎｓ／ｃｍ２ないし１０１６ｉｏｎｓ／ｃｍ２の濃度で注入することを特徴とする、請求項２１〜２６のいずれか１項に記載のトランジスタの製造方法。
【請求項２８】
前記ポリシリコン膜を化学機械的研磨する工程は、前記ポリシリコン膜を、前記ｐ型不純物の浸透深さ以上の厚さ、または同等の厚さで化学機械的研磨することを特徴とする、請求項２０〜２７のいずれか１項に記載のトランジスタの製造方法。
【請求項２９】
前記ポリシリコン膜を、３００Åないし６００Åの厚さで化学機械的研磨することを特徴とする、請求項１８〜２８のいずれか１項に記載のトランジスタの製造方法。
【請求項３０】
前記ポリシリコン膜を化学機械的研磨する工程以後に、
前記ポリシリコン膜の上部に遷移金属シリサイド膜を形成する工程と、
前記遷移金属シリサイド膜の上部にハードマスク膜を形成する工程と、
前記ハードマスク膜、前記遷移金属シリサイド膜及びポリシリコン膜を部分的にエッチングして、ＮＭＯＳ及びＰＭＯＳのゲート電極構造体を形成する工程と、
前記ＮＭＯＳ及びＰＭＯＳのゲート電極構造体の両側壁にスペーサを形成する工程と、
前記ＮＭＯＳ及びＰＭＯＳのゲート電極構造体の両側にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする、請求項１８〜２９のいずれか１項に記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタの製造方法に関する。さらに具体的には、ＰＭＯＳトランジスタのゲート電極の製造方法、及びそれを利用したＣＭＯＳトランジスタのゲートの製造方法に関する。
【背景技術】
【０００２】
ＰＭＯＳトランジスタは単独、またはＮＭＯＳトランジスタと共にＣＭＯＳトランジスタを形成するために使われる。ＣＭＯＳトランジスタは公知のように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成され、互いに電気的に連結され、相補的に動作する。このようなＣＭＯＳトランジスタは、動作速度が速い、及び／またはバイポラートランジスタと類似した特性を持つために、高速及び高性能半導体ディバイスに適用される。
【０００３】
従来のＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極は、工程を単純化するためにｎ＋ポリシリコン層で形成された。しかし、ＣＭＯＳトランジスタの集積特性、例えばＰＭＯＳトランジスタの速度特性を改善するために、ＮＭＯＳトランジスタのゲート電極はｎ＋ポリシリコン層で形成し、ＰＭＯＳトランジスタのゲート電極はｐ＋ポリシリコン層で形成する方式が提案され、このような方式をデュアルゲート方式という。前記ｎ＋ポリシリコン層は、一般的に燐（Ｐ）イオンを含み、ｐ＋ポリシリコン層はホウ素（Ｂ）イオンを含む。
【０００４】
前記ホウ素イオンは公知のように、他のイオンに比べて拡散特性に優れている。これにより、ホウ素をイオン注入する場合、ホウ素がイオン注入される層を貫通することを防止するために、単一のホウ素の代わりに、ホウ素及びフッ素（Ｆ）を有する化合物をイオン注入するか、イオン注入エネルギーを他のイオンに比べて低く設定してイオン注入を行う。
【０００５】
一方、半導体素子の集積密度が増加するにつれて、ゲート電極の線幅が減少しつつある。これにより、ゲート電極の抵抗が増大し、素子の動作速度が低下しうる。ゲート電極の抵抗を改善するために、ゲート電極のドーピング濃度、またはイオン注入エネルギーを増大させる必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ゲート電極のドーピング濃度を増大させる場合、ＰＭＯＳトランジスタのゲート電極に次のような問題点が発生しうる。
【０００７】
すなわち、ＰＭＯＳトランジスタのゲート電極の導電特性を改善させるために、ＢＦ２イオンの量を、例えば、Ｅ１５  ｉｏｎｓ／ｃｍ２以上増大させれば、ＢＦ２イオンのフッ素成分も増大して、前記フッ素成分がポリシリコン層格子を損傷させる。このように損傷したポリシリコン格子部分は、後続の熱工程に熱が印加されれば、ボイドに成長する。
【０００８】
図１は、熱工程進行後、従来のＮＭＯＳトランジスタと従来のＰＭＯＳトランジスタとのゲート電極の上面を示す写真であり、図２は、熱工程進行後、従来のＰＭＯＳトランジスタのゲート電極の断面を示す図面である。
【０００９】
図１及び図２によれば、ＮＭＯＳトランジスタのゲート電極の場合、熱工程後にも何の変化もない一方、ＰＭＯＳトランジスタのゲート電極の場合、ゲート電極の上部表面近くに多量のボイドが発生した。前記図２で、図面符号１０は半導体基板、２０はゲート電極、３０はボイドを表す。
【００１０】
ゲート電極に発生したボイド３０は、ゲート電極の電気的特性、及び／または信頼性を低下させる問題点がある。
【００１１】
したがって、本発明が解決しようとする技術的課題は、ボイドのないゲート電極を持つトランジスタ、特にＭＯＳトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記本発明の技術的課題を解決するために、本発明の一実施形態によるトランジスタの製造方法は次の通りである。まず、半導体基板の上部にポリシリコン膜を蒸着し、前記ポリシリコン膜に不純物をイオン注入する。次いで、前記ポリシリコン膜を部分的に除去する。前記不純物は、ＢＦｘイオンであることが望ましく、前記ポリシリコン膜は、化学機械的研磨方式により、所定深さほどを除去することが望ましい。
【００１３】
本発明の他の実施形態によれば、先ず、半導体基板上に絶縁膜を形成した後、前記絶縁膜の上部にゲート電極用ポリシリコン膜を蒸着する。次いで、前記ポリシリコン膜にｐ型不純物をイオン注入し、前記ポリシリコン膜の所定厚さほどを化学機械的研磨方式で除去することが望ましい。
【００１４】
前記ポリシリコン膜は、ゲート電極として予定された厚さより厚く蒸着することが望ましい。また、前記ポリシリコン膜は、前記ｐ型不純物をイオン注入したときの浸透深さ以上の厚さで、化学機械的研磨することが望ましい。
【００１５】
また、本発明のさらに他の実施形態によれば、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を含む半導体基板上に、絶縁膜を形成させる。前記絶縁膜の上部に、ゲート電極の予定された厚さより厚く、または同等の厚さでポリシリコン膜を蒸着し、前記ＰＭＯＳトランジスタ領域のポリシリコン膜に、選択的にｐ型不純物をイオン注入することが望ましい。前記ポリシリコン膜は、少なくとも一部を化学機械的研磨することが望ましい。
【００１６】
前記ポリシリコン膜は、ｎ型不純物がドーピングされたポリシリコン膜であることが望ましい。
【００１７】
前記ＢＦ２イオンを注入する工程は、前記ＢＦ２イオンを、１０ないし３０ＫｅＶのイオン注入エネルギー、及び１０１５ないし１０１６ｉｏｎｓ／ｃｍ２程度の濃度で注入することが望ましい。
【００１８】
また、前記ポリシリコン膜は、前記ｐ型不純物をイオン注入したときの浸透深さ以上の厚さで、化学機械的研磨することが望ましい。
【発明の効果】
【００１９】
本発明によれば、ゲート電極用ポリシリコン膜の厚さを、所定値以上厚く蒸着した後、ＢＦ２イオンを注入し、ＢＦ２イオンにより損傷が発生した部分を、化学機械的研磨方式で除去する。これにより、ゲート電極として使われる残留するポリシリコン膜には、ＢＦ２イオンの注入による格子欠陥及びボイドが存在しなくなる。それにより、ゲート電極の電気的特性、及び半導体素子の信頼性を改善できる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面に基づいて、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形でき、後述する実施形態により本発明の範囲が限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明を、さらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は、同じ要素を意味する。
【００２１】
特に、層または部位の厚さ及び位置の関係は透明性を減じたり、増加させたりする。さらに、基準となる層もしくは基板の上に直接形成されるか、または基準となる層の上にオーバーレイして、他の層もしくはパターンの上に形成される時、層はもう一つの層または基板の上に形成されたと見なす。
【００２２】
図３Ａから３Ｄは、本発明の実施形態によるトランジスタ（例えばＰＭＯＳトランジスタ）の製造方法を表した、段階的な断面図である。トランジスタの製造方法の実施形態を、図３Ａから３Ｄに準拠して説明する。
【００２３】
まず、図３Ａに図示したように、半導体基板１００、例えばｎ型不純物がドーピングされたシリコン基板上に、ゲート酸化膜１０５を形成する。ゲート酸化膜１０５の上部に、ポリシリコン膜１１０を蒸着する。ポリシリコン膜１１０は、予定されたゲート電極の厚さ（ｈ１）より所定値（ｈ２）ほどさらに厚く、または同等の厚さに蒸着する。ここで、ｈ１に該当する領域を、第１ポリシリコン膜１１０ａとし、ｈ２に該当する領域を、第２ポリシリコン膜１１０ｂとする。例えば、第１ポリシリコン膜１１０ａは、以後ゲート電極として利用される領域であり、約５００ないし１０００Åの厚さを持つことができ、第２ポリシリコン膜１１０ｂは、追加で蒸着される層であり、約３００ないし６００Å程度の厚さを持つことができる。これにより、全体ポリシリコン膜１１０の厚さは、８００ないし１６００Å程度であることが望ましい。この時、ポリシリコン膜１１０は、いかなる不純物もドーピングされていない状態であるか、またはｎ型の不純物がドーピングされた状態であってもよい。
【００２４】
図３Ｂに図示したように、ＰＭＯＳトランジスタのゲート電極を製造するために、ポリシリコン膜１１０にｐ型不純物（３Ｂ族元素を有する不純物）、例えばＢＦ２イオンを注入する。ＢＦ２イオンは、公知のように拡散能力に優れているので、浸透深さ（ＲＰ）をポリシリコン膜１１０の上部に位置するように調節して初めて、ＢＦ２イオンのゲート酸化膜１０５への侵入を防止できる。本実施形態では、ＢＦ２イオンの浸透深さは、ポリシリコン膜１１０の表面から約２００ないし４００Å程度になるように、約１０ないし３０ＫｅＶのイオン注入エネルギー、及び１０１５ないし１０１６ｉｏｎｓ／ｃｍ２程度の濃度でＢＦ２イオンを注入する。この時、前記ＢＦ２イオンの浸透深さを約２００ないし４００Åに調節することによって、ＢＦ２の浸透位置は、前記第２ポリシリコン膜１１０ｂ内に存在し、ＢＦ２イオンのフッ素成分によるシリコン格子欠陥、及びボイドも第２ポリシリコン膜１１０ｂ内で発生する。
【００２５】
図３Ｃに図示したように、ポリシリコン膜１１０内に注入されたＢＦ２イオンを活性化させた後、ポリシリコン膜１１０を所定厚さほど非等方的に除去する。望ましくは、前記ＢＦ２イオンの濃度が最大になる浸透深さ以上、例えば、前記第２ポリシリコン膜１１０ｂの厚さｈ２ほどを化学機械的研磨し、第１ポリシリコン膜１１０ａのみを残留させる。前述したように、フッ素成分によるシリコン格子欠陥、及び／またはボイドが第２ポリシリコン膜１１０ｂ内に存在するので、第２ポリシリコン膜１１０ｂを除去すれば、ボイドのない第１ポリシリコン膜１１０ａのみが残る。
【００２６】
図３Ｄに図示したように、第１ポリシリコン膜１１０ａを所定部分パターニングして、ゲート電極１１５を形成する。ゲート電極１１５の片側または両側壁に、スペーサ１２０を公知の方法で形成する。半導体基板１１０の一部、すなわちゲート電極１１５の片側または両側壁に、ｐ型の不純物を注入して、ソース／ドレイン領域１２５ａ、１２５ｂを形成する。
【００２７】
本実施形態によれば、ゲート電極用ポリシリコン膜の厚さを、予定されたゲート電極の厚さより厚く、または同等の厚さで蒸着した後、ＢＦ２イオンを注入し、ＢＦ２イオンの注入により損傷が発生した部分を、例えば化学機械的研磨方式で除去する。これにより、ゲート電極として使われる残留するポリシリコン膜には、ＢＦ２イオンの注入による格子欠陥及び／またはボイドが存在しなくなる。
【００２８】
図４Ａないし図４Ｄは、本発明の他の実施形態によるトランジスタ（例えばＣＭＯＳトランジスタ）の製造方法を示した、段階的な断面図である。
【００２９】
図４Ａに図示したように、半導体基板２００、例えば、ｐ型不純物がドーピングされているシリコン基板の所定部分に、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）方式で素子分離膜２０５を形成する。素子分離膜２０５によって、半導体基板２００は、ＮＭＯＳトランジスタ領域ＮＭＯＳと、ＰＭＯＳトランジスタ領域ＰＭＯＳとに区分される。次いで、ＰＭＯＳトランジスタ領域ＰＭＯＳに、選択的にｎ型の不純物を注入して、ｎウェル２１０を形成する。
【００３０】
半導体基板２００の上部に、ゲート酸化膜２１５を蒸着する。ゲート酸化膜２１５の上部に、ゲート電極用ポリシリコン膜２２０を蒸着する。ポリシリコン膜２２０は、予定されたゲート電極の厚さ（Ｈ１）より所定値（Ｈ２）ほどさらに厚く蒸着する。ここで、Ｈ１に該当する領域を第１ポリシリコン膜２２０ａとし、Ｈ２に該当する領域を第２ポリシリコン膜２２０ｂとする。第１ポリシリコン膜２２０ａは、予定されたゲート電極の厚さ、例えば、５００ないし１０００Åの厚さを持つことができ、第２ポリシリコン膜２２０ｂは、約３００ないし６００Å程度の厚さを持つことができる。これにより、ポリシリコン膜２２０の全体の厚さは、予定されたゲート電極の厚さ（５００ないし１０００Å）より厚い、約８００ないし１６００Å程度となる。前記ポリシリコン膜２２０は蒸着される前に、ｎ型の不純物がドーピングされていてもよい。
【００３１】
図４Ｂに図示したように、ＰＭＯＳトランジスタ領域ＰＭＯＳのポリシリコン膜２２０が露出されるように、ＮＭＯＳトランジスタ領域ＮＭＯＳの上部に、フォトレジストパターン２２５を形成する。次いで、デュアルゲート電極を形成するために、露出されたＰＭＯＳトランジスタ領域ＰＭＯＳのポリシリコン膜２２０に、ｐ型不純物（３Ｂ族元素を有する不純物）、例えばＢＦ２イオンを注入する。ホウ素の貫通特性を考慮して、ホウ素の浸透深さがポリシリコン膜２２０の上部領域に位置するように、ＢＦ２イオンのイオン注入エネルギーを調節する。本実施形態では、ＢＦ２イオンの浸透深さ（ＲＰ）が、ポリシリコン膜２２０表面から約２００ないし４００Å程度になるように、約１０ないし３０ＫｅＶのイオン注入エネルギー、及び１０１５ないし１０１６ｉｏｎｓ／ｃｍ２程度の濃度にＢＦ２イオンを注入する。
【００３２】
図４Ｃに図示したように、フォトレジストパターン２２５を公知の方式で除去した後、不純物がイオン注入されたポリシリコン膜２２０を活性化させる。これにより、ＮＭＯＳトランジスタ領域ＮＭＯＳにｎ型ポリシリコン膜２２０ｎが形成され、ＰＭＯＳトランジスタ領域ＰＭＯＳにｐ型ポリシリコン膜２２０ｐが形成される。次いで、ポリシリコン膜２２０を所定厚さほど化学機械的研磨する。望ましくは、前記ＢＦ２の浸透深さ（または浸透距離）以上の厚さ、または同等の厚さに、例えば、第２ポリシリコン膜２２０ｂの厚さＨ２ほどを、化学機械的研磨方式で除去する。この時、前記ＢＦ２イオンの浸透深さ（ＲＰ）が、ポリシリコン膜２２０の上部領域に存在するので、ＢＦ２イオンのフッ素成分による格子欠陥、及び／またはボイドは、前記ＢＦ２イオンの浸透深さ（ＲＰ）近辺で大部分発生し、前記ＢＦ２イオンの浸透深さ以上の厚さ、または同等の厚さでポリシリコン膜２２０を除去すれば、格子欠陥及びボイドがいずれも除去される。これにより、残されたポリシリコン膜２２０には、フッ素によるいかなる格子欠陥、及び／またはボイドも存在しなくなる。
【００３３】
残留するポリシリコン膜２２０の上部に、遷移金属シリサイド膜２３０を形成する。遷移金属シリサイド膜２３０は、例えばタングステンシリサイド膜、チタンシリサイド膜、またはニッケルシリサイド膜などが利用されうる。遷移金属シリサイド膜２３０の上部に、ハードマスク膜２３５を形成する。ハードマスク膜２３５は、例えば窒化シリコン膜で形成できる。
【００３４】
図４Ｄに図示したように、ハードマスク膜２３５、遷移金属シリサイド膜２３０、及びポリシリコン膜２２０をパターニングして、ゲート電極構造体２４０ｎ、２４０ｐを形成する。ＮＭＯＳゲート電極構造体２４０ｎの片側または両側壁の半導体基板２００に選択的に、低濃度のｎ型不純物を注入し、ＰＭＯＳゲート電極構造体２４０ｐの片側または両側壁に選択的に、低濃度のｐ型不純物を注入する。選択的に不純物を注入する方式は、公知のフォトリソグラフィ工程により進みうる。
【００３５】
次いで、各ゲート電極構造体２４０ｎ、２４０ｐの片側または両側壁に、スペーサ２４５を形成する。次いで、ＮＭＯＳゲート電極構造体２４０ｎの片側または両側壁の半導体基板２００に、選択的に高濃度のｎ型不純物を注入し、ＰＭＯＳゲート電極構造体２４０ｐの片側または両側壁の半導体基板２２０（すなわちｎウェル２１０）に、高濃度のｐ型不純物を注入して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形態のソース／ドレイン領域２５０ａ、２５０ｂ、２５５ａ、２５５ｂを形成する。
【００３６】
本発明に従った製造方法の実施形態では、ゲート電極用ポリシリコン膜は、蒸着される。ＢＦ２イオンをポリシリコン膜の中に注入し、ポリシリコン膜の一部は、残ったポリシリコン膜は、格子欠陥及び／またはボイドを持たないゲート電極として用いる。
【００３７】
本発明の実施形態は、ポリシリコン膜に関して記述しているが、適しているどんなフィルムも使うことができるということが、理解されるであろう。
【００３８】
本発明の実施形態は、ＢＦ２不純物に関して記述しているが、適しているどんな不純物も使うことができるということが、理解されるであろう。
【００３９】
本発明の実施形態は、ｎ型不純物がドーピングされたシリコン基板に関して記述しているが、適しているどんな基板も使うことができるということが、理解されるであろう。
【００４０】
本発明の実施形態は、ポリシリコン膜の一部の非等方的な除去に関して記述しているが、適しているどんな工程を使ってもポリシリコン膜の一部を除去できるということが、理解されるであろう。
【００４１】
本発明の実施形態は、Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ方式に関して記述しているが、適しているどんな方式でも、基板の一部で分離膜を作るために使うことができるということが、理解されるであろう。
【００４２】
本発明の実施形態は、窒化シリコンのハードマスク膜に関して記述しているが、ハードマスク膜は適しているどんな物質を有していても良いということが、理解されるであろう。  本発明の実施形態は、ｎ型及び／またはｐ型不純物に関して記述しているが、適しているどんな不純物も使うことができるということが、理解されるであろう。
【００４３】
本発明の実施形態は、ＬＤＤ型ソース／ドレイン領域に関して記述しているが、適しているどんなソース／ドレイン領域も使うことができるということが、理解されるであろう。
【００４４】
本発明の実施形態は、化学機械的研磨方法（ＣＭＰ）に関して記述しているが、適しているどんな研磨方法も使うことができるということが、理解されるであろう。
【００４５】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、特許請求の範囲に示す本発明の技術的思想から逸脱することなしに、当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００４６】
本発明は、ボイドのないゲート電極を持つトランジスタ、特にＭＯＳトランジスタの製造方法に係る技術分野に好適に用いられる。
【図面の簡単な説明】
【００４７】
【図１】熱工程の進行後、従来のＮＭＯＳトランジスタ及び従来のＰＭＯＳトランジスタのゲート電極の上面を示す写真である。
【図２】熱工程の進行後、従来のＰＭＯＳトランジスタのゲート電極の断面を示す図面である。
【図３Ａ】本発明の一実施形態によるＰＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図３Ｂ】本発明の一実施形態によるＰＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図３Ｃ】本発明の一実施形態によるＰＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図３Ｄ】本発明の一実施形態によるＰＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図４Ａ】本発明の他の実施形態によるＣＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図４Ｂ】本発明の他の実施形態によるＣＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図４Ｃ】本発明の他の実施形態によるＣＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【図４Ｄ】本発明の他の実施形態によるＣＭＯＳトランジスタの製造方法を説明するための工程別断面図である。
【符号の説明】
【００４８】
１０    半導体基板
２０    ゲート電極
３０    ボイド
１００    半導体基板
１０５    ゲート酸化膜
１１０ａ    第１ポリシリコン膜
１１０ｂ    第２ポリシリコン膜
１１５    ゲート電極
１２５ａ、１２５ｂ    ソース／ドレイン領域
２００    半導体基板
２０５    素子分離膜
２１０    半導体基板（ｎウェル）
２１５    ゲート酸化膜
２２０    ポリシリコン膜
２２０ａ    第１ポリシリコン膜
２２０ｂ    第２ポリシリコン膜
２２０ｎ    ｎ型ポリシリコン膜
２２０ｐ    ｐ型ポリシリコン膜
２３０    遷移金属シリサイド膜
２３５    ハードマスク膜
２４０ｎ    ＮＭＯＳゲート電極構造体
２４０ｐ    ＰＭＯＳゲート電極構造体
２４５    スペーサ
２５０ａ、２５０ｂ、２５５ａ、２５５ｂ    ソース／ドレイン領域
ｈ１    第１ポリシリコン膜１１０ａの厚さ
ｈ２    第２ポリシリコン膜１１０ｂの厚さ
Ｈ１    第１ポリシリコン膜２２０ａの厚さ
Ｈ２    第１ポリシリコン膜２２０ｂの厚さ
ＮＭＯＳ    ＮＭＯＳトランジスタ領域
ＰＭＯＳ    ＰＭＯＳトランジスタ領域
【図３Ｂ】
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【図３Ｃ】
2006066918.tif 000004
【図３Ｄ】
2006066918.tif 000005
【図４Ａ】
2006066918.tif 000006
【図４Ｂ】
2006066918.tif 000007
【図４Ｃ】
2006066918.tif 000008
【図４Ｄ】
2006066918.tif 000009
【図１】
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【図２】
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【図３Ａ】
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