(57)【要約】【課題】入力電圧を任意の倍率で得ることができ、かつ回路規模の削減を図る。【解決手段】  第１のパワースイッチＳ11,jは、キャパシタＣ1〜ＣNを直列に接続する。第２のパワースイッチＳ12,2は、キャパシタを並列に接続する際にその一方の端子を接地する。第３のパワースイッチＳ13,jは、キャパシタの電荷を平均化する際にその並列回路を形成する。第４のパワースイッチＳ41,1は、任意の位置のキャパシタに接続されて、入力電圧または出力回路に接続する。任意の位置または任意の数のキャパシタを直列に接続して、任意の位置のキャパシタまたは直列方向に降圧または昇圧した出力を取り出す。その際、クロック間にてキャパシタを並列に接続して電荷の平均化を行ないつつ、所望の出力電圧を得る【選択図】図１                                           
2006020412.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、該回路は、
複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、前記第１のスイッチングを介して前記キャパシタの直列回路が形成自在に設けられ、
前記キャパシタの一方の端子が複数の第２のスイッチング手段を介して接地自在に設けられ、
かつ、前記キャパシタの他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子と接続自在に設けられて、前記第２および第３のスイッチング手段を介して前記キャパシタの並列回路が形成自在に設けられていることを特徴とするスイッチトキャパシタ電源回路。
【請求項２】
請求項１に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が入力端子または出力回路に切替自在な切替手段を介して接続され、前記キャパシタのうちいずれかの一方の端子が第４のスイッチング手段を介して出力回路または入力端子に切替自在な切替手段を介して接続されていることを特徴とするスイッチトキャパシタ電源回路。
【請求項３】
請求項１に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が入力端子に接続され、前記キャパシタのうちいずれかの一方の端子が第４のスイッチング手段を介して出力回路に接続されていることを特徴とするスイッチトキャパシタ電源回路。
【請求項４】
請求項１に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が出力回路に接続され、前記キャパシタのうちいずれかの一方の端子が第４のスイッチング手段を介して入力端子に接続されていることを特徴とするスイッチトキャパシタ電源回路。
【請求項５】
所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、該回路は、
複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、前記第１のスイッチング手段を介して前記キャパシタの直列回路が形成自在に設けられ、
前記キャパシタの一方の端子が複数の第２のスイッチング手段を介して他のキャパシタの一方の端子に接続自在に設けられ、
かつ、前記キャパシタの他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子に接続自在に設けられて,第１ないし第３のスイッチング手段を介して少なくとも１以上の並列回路とこれに接続する直列回路とが形成自在に設けられていることを特徴とするスイッチトキャパシタ電源回路。
【請求項６】
請求項５に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が入力端子に接続され、前記キャパシタの一方の端子が第４のスイッチング手段を介して、または前記第２もしくは第３のスイッチング手段および第４のスイッチング手段を介して出力回路に接続されていることを特徴とするスイッチトキャパシタ電源回路。
【請求項７】
請求項１ないし請求項６に記載のスイッチトキャパシタ電源回路において、前記第１ないし第４のスイッチング手段は、それぞれＭＯＳＦＥＴにより形成されていることを特徴とするスイッチトキャパシタ電源回路。
【請求項８】
請求項７に記載のスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路であって、該回路は、
入力電圧に応動したクロックパルスを反転するインバータと、
該インバータの出力に基づいて前記ＭＯＳＦＥＴのゲート−ソース間の電圧を制御する駆動手段とを含み、
該駆動手段は、前記インバータの出力がローの状態でオンとなり、ハイの状態でオフとなる第４、第５および第７のスイッチング手段と、
前記インバータの出力がローの状態でオフとなり、ハイの状態でオンとなる第３および第６のスイッチング手段と。
前記第５および第７のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して所望の容量を充電するキャパシタであって、前記第３および第６のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して前記ＭＯＳＦＥＴのゲートに、充電した容量に相当する電圧に前記ＭＯＳＦＥＴのソース電圧を加えた電圧を印加するように前記第５ないし第７のスイッチング手段に接続されたキャパシタとを含むことを特徴とするスイッチトキャパシタ電源回路におけるスイッチ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ電源回路に係り、特に、たとえば携帯電話などの電子機器に用いて好適なスイッチトキャパシタ電源回路およびそのスイッチ駆動回路に関するものである。
【背景技術】
【０００２】
近年、電子機器の電源回路として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子をオン・オフ制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源回路およびそのスイッチ駆動回路(文献１〜文献５参照)が開発されている。
【０００３】
たとえば、図３９には、文献１による直並列形のスイッチトキャパシタ電源回路が示されている。図３９において、キャパシタＣ1〜ＣNのそれぞれ一方の端子には、第１のパワースイッチＳ3,j（j=1,2,...,N）を介して入力電圧Ｖinがそれぞれ印加自在に接続されている。キャパシタＣ1〜ＣNのそれぞれ他方の端子は、第２のパワースイッチＳ1,jを介して接地自在となっている。また、キャパシタＣ1〜ＣN-1のそれぞれ他方の端子は
第３のパワースイッチＳ2,jを介して次段のキャパシタＣ2〜ＣNの他方の端子にそれぞれ接続されて、直列接続自在となっている。さらに、キャパシタＣ1〜ＣNのそれぞれ一方の端子は、第４のパワースイッチＳ4,jにより並列接続自在に接続されて、それぞれ第４のパワースイッチＳ4,jを介して出力回路２に接続されている。出力回路２は、平滑化コンデンサＣｏと負荷抵抗Ｒｏの並列回路により形成されている。
【０００４】
このような構成において、たとえば、図４０に示すように、２相のクロックパルスφi,j(i=1,2,3,4,j=1,2,...,N)によりそれぞれのパワースイッチＳi,jを駆動して、入力電圧Ｖinを昇降圧した出力電圧Ｖoutを得る。すなわち、降圧動作の場合には、第１および第３のパワースイッチＳ3,j、Ｓ2,jをオンとして、直列接続したＰ段(P∈｛1,2,..,N｝のキャパシタＣ1〜Ｃpに入力電圧Ｖinを印加することにより、それぞれのキャパシタＣ1〜Ｃpに入力電圧Ｖinの１／Ｐの電圧を蓄積する工程と、それらＰ個のキャパシタＣ1〜Ｃpを第２および第４のパワースイッチＳ1,j,Ｓ4,jをオンとすることにより、並列に接続して１/Ｐ倍の電圧を出力する工程とを繰り返すことにより、入力電圧を１／Ｐ倍に降圧する。一方、昇圧動作の場合は、第１および第２のパワースイッチＳ3,j、Ｓ1,jをオンとすることにより、並列接続したＱ個のキャパシタに入力電圧Ｖinを蓄積する工程と、それらＱ個のコンデンサを第３および第４のパワースイッチＳ2,j、Ｓ4,jをオンとすることにより、直列に接続してＱ倍の電圧を出力する工程とを繰り返す。これにより、入力電圧をＱ倍に昇圧する。この回路における出力電圧Ｖoutは、パワースイッチＳi,jによる損失を無視した場合には、次式(１)により表わされる。
【数１】
2006020412.tif 000003
上式（１）において、パラメータＰ，Ｑは、パワースイッチＳi,jを駆動するためのクロックパルスφi,jのタイミングによって決定される。上式（１）から分かるように、直並列形のスイッチトキャパシタ電源回路は、入力電圧Ｖinを整数倍に昇圧または降圧することができる。同回路は（４Ｎ−１）個のパワースイッチと（Ｎ＋１）個のキャパシタにより構成されている。
【０００５】
一方、図４１には、文献２，３，５によるディクソン形のスイッチトキャパシタ電源回路が示されている。この図において、キャパシタＣ1〜ＣNは、パワースイッチＳ5,1〜Ｓ5,N+1を介して並列接続されている。この回路の一方端のパワースイッチＳ5,1に入力電圧Ｖinが印加自在に接続され、他方端のパワースイッチＳ5,N+1に出力回路２が接続されている。また、奇数番目のキャパシタＣ1，Ｃ3．．．の他方の端子には、２個のインバータIN1,2を介して所定のクロックパルスφin が供給され、偶数番目のキャパシタＣ2，Ｃ4．．．にはインバータIN3を介してクロックパルスφin（バー）がそれぞれ供給される。クロックパルスφinおよびこれを反転したクロックパルスφin（バー）は、キャパシタＣ1〜ＣNと同様のタイミングによりパワースイッチＳ5,1〜Ｓ5,N+1に供給される。
【０００６】
このような構成において、たとえば図４２に示すように、２相のクロックパルスφinが供給されると、そのタイミングにおいて、隣り合うキャパシタＣ1〜ＣN同士がパワースイッチＳ5,1〜Ｓ5,N+１を介して並列に接続される。ただし、キャパシタＣ1については、入力電圧ＶinまたはキャパシタＣ2のいずれかと並列接続される。この際、それぞれのキャパシタＣ1〜ＣNの他方の端子にはインバータIN1,2,3を介して、振幅Ｖinのクロックパルスφinが供給されているので、入力側のキャパシタから出力側のキャパシタに向けて順番にＶinだけ高い電圧がバケツリレーされて伝送される。したがって、この回路の出力電圧は、パワースイッチＳ5,1〜Ｓ5,N+1による損失を無視した場合には、次式（２）により表わされる。
【数２】
2006020412.tif 000004
上式（２）から分かるように、ディクソン形のスイッチトキャパシタ電源回路は、入力電圧を整数倍の電圧に昇圧することができる。同回路は、Ｎ＋１個のパワースイッチとＮ＋１個のキャパシタにより構成される。
【０００７】
他方、図４３には、文献４によるリング形のスイッチトキャパシタ電源回路が示されている。この図において、キャパシタＣ1〜ＣNは、第１のパワースイッチＳ6,j（ｊ＝１，２，３，．．．Ｎ）と交互にかつ直列に接続され、その一方端のパワースイッチＳ6,１と他方端のキャパシタＣNとが接続されてループ回路を形成している。キャパシタＣ1〜ＣNのそれぞれ一方の端子は、第２のパワースイッチＳ7,j（ｊ＝１，２，３．．．N）が接続されて、接地自在となっている。キャパシタＣ1〜ＣNの他方の端子には、第３のパワースイッチＳ8,j（ｊ＝１，２，３．．．Ｎ）がそれぞれ接続されて、入力電圧Ｖinが印加自在となっている。さらに、キャパシタＣ1〜ＣNの他方の端子は、第４のパワースイッチＳ9,j（ｊ＝１，２，３．．．Ｎ）を介して出力回路２に接続されている。
【０００８】
このような構成において、たとえば図４４に示すように、第１および第２のパワースイッチＳ6,j，Ｓ7,jは、Ｎ相のクロックパルスφ6,j，φ7,jにより駆動される。第３および第４のパワースイッチＳ8,j，Ｓ9,jは、クロックパルスφ7,jの位相を巡回的にずらしたクロックパルスによって駆動される。その結果、出力電圧Ｖoutは、パワースイッチＳi,jによる損失を無視した場合には、次式（３）により表わされる。
【数３】
2006020412.tif 000005
上式（３）において、Ｐ，Ｑはキャパシタの数によって決まるパラメータであり、Ｐ∈{1,2,...,N}，Ｑ∈{1,2,...,N}をそれぞれ満たす。パラメータＰとＱは、それぞれ入力端子と出力端子に直列に接続されるキャパシタの数を示しており、第３または第４のパワースイッチＳ8,j，Ｓ9,jを駆動するためのクロックパルスのタイミングによって、それぞれ決定される。上式（３）から分かるように、リング形のスイッチトキャパシタ電源回路は、入力電圧を任意の電圧に昇圧および降圧することができる。同回路は、４Ｎ個のパワースイッチとＮ＋１個のキャパシタにより構成されている。
【非特許文献１】“新しいスイッチトキャパシタ変成器とその解析”（信学論（Ａ）、vol.J64-A,no.2,pp,145-152,Feb.1981（井上高宏、上野文男、大田一郎））。
【非特許文献２】S.C.Lee and S.H.Lee: “A low-ripple switched-capacitor DC-DC up converter for low-voltage applications,” Trans. of IEICE, Electron., vol.E84-C, no.8, pp.1100-1103, Aug. 2001.
【非特許文献３】K.Min and J.Ahn, “CMOS charge pumps using cross-coupled charge transfer switches with improved voltage pumping gain and low gate-oxide stress for low-voltage memory circuits,” Trans. of  IEICE, Electron., vol.E85-C, no.1, pp.225-229,Jan. 2002.
【非特許文献４】N.Hara, I.Oota, I.Harada, and F.Ueno, “Programmable ring type switched-capacitor DC-DC converters,” Trans. Of IEEJ, vol.J82-C-II, no.2,pp.56-68, Feb. 1999.
【非特許文献５】H.San, H.Kobayashi, T.Myono, T.Iijima, and N.Kuroiwa, “Highly-efficient low-voltage-operation charge pump circuits using boot-strapped gate transfer switches,” Trans. of IEEJ, vol.120-C, no.10, pp.1339-1345, Oct. 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来の技術では、たとえば文献１の直並列形の電源回路では、入力電圧Ｖinの整数倍（Ｑ倍）または整数分の１倍（１／Ｐ倍）の出力電圧Ｖoutを得る構成であるので、たとえば携帯電話などの電源において、約3.6Vのリチウムバッテリの電圧を約2.4Vまたは約5.0Ｖに変換する場合など、整数倍または整数分の１倍以外の変換が必要な場合に対応することが難しいという問題があった。同様に、文献２，３，５のディクソン形の回路では、入力電圧Ｖinの整数倍(Ｎ倍)の出力電圧Ｖoutを得る構成であるので、直並列形と同様に、入力電圧の整数倍以外のものへの対応が難しいという問題があった。
【００１０】
一方、文献４のリング形の回路では、入力電圧ＶinのＱ／Ｐ倍の出力電圧Ｖoutを得るために、Ｎ個のキャパシタＣ1〜ＣNに対して４Ｎ個のパワースイッチＳi,jを必要とするので、回路規模が大となり、さらに小型化を図った機器に適用する場合など、不利になるなどの問題があった。また、リング形の回路では、パワースイッチＳi,jを制御する際にＮ相のクロックパルスφi,jを必要とするので、その制御が複雑であるなどの問題があった。
【００１１】
ところで、スイッチトキャパシタ電源回路の変換効率を高めるために、パワースイッチＳi,jのオン抵抗を下げるドライバ回路が適用される。その場合、パワースイッチのゲート端子に入力電圧よりも大きな電圧を印加することによりパワースイッチのオン抵抗を下げるスイッチ駆動回路が知られている。たとえば，文献５には、図４５に示すように、入力電圧Ｖinの２倍の電圧を生成するブロック４と、その電圧を利用することによりブートストラップ内のキャパシタをパワースイッチＳi,jのゲートソース間に挿入するブロック６とにより構成されている。しかしながら、この回路は、図４５に示すように、３個のキャパシタと１１個のＭＯＳＦＥＴが必要となり、スイッチ駆動の付加回路としては、そのＭＯＳＦＥＴに比べてサイズの大きいキャパシタの数が問題となり、３個のキャパシタを含む駆動回路では回路規模が大となる問題があった。
【００１２】
本発明は、上記のような課題に鑑みてなされたものであり、入力電圧を整数倍または整数分の１倍以外の任意の値に昇圧または降圧した出力電圧を得ることができ、かつ、リング形の回路よりも回路規模を小とすることができるスイッチトキャパシタ電源回路を提供することを目的とする。また、本発明の他の目的は、パワースイッチを有効に駆動することができ、かつ回路規模の削減を図ることができるスイッチトキャパシタ電源回路におけるスイッチ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明によるスイッチトキャパシタ電源回路は、上述の課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段（Ｓ11,,j）と複数のキャパシタ（Ｃ1〜ＣN）が交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタのそれぞれ一方の端子が複数の第２のスイッチング手段（Ｓ12,j）を介してそれぞれ接地自在に設けられ、かつ、キャパシタのそれぞれ他方の端子が複数の第３のスイッチング手段（Ｓ13,j）を介して他のキャパシタの他方の端子とそれぞれ接続自在に設けられて、第２および第３のスイッチング手段を介してキャパシタの並列回路が形成自在に設けられたスイッチトキャパシタ電源回路から構成される。これによって、第１ないし第３のスイッチング手段をそれぞれ２相のクロックにより交互に駆動して、キャパシタを直列または並列に切り替えて入力電圧を昇圧または降圧する。
【００１４】
この場合、直列回路の一方端の第１のスイッチング手段が入力端子（Ｖin）または出力回路（２）に切替自在な切替手段（１０）を介して接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路（２）または入力端子（Ｖin）に切替自在な切替手段（１０）を介して接続されるとよい。これによって、降圧する場合は、切替手段により第１のスイッチング手段を入力端子に接続し、第４のスイッチング手段（Ｓ14,1）を出力回路に接続して、降圧出力を得る。昇圧する場合には、切替手段を切り替えて、第１のスイッチング手段を出力回路に接続し、第４のスイッチング手段を入力端子に接続して昇圧出力を得ることができる。
【００１５】
また、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路に接続されていることにより、降圧専用の回路を得る。
【００１６】
さらに、直列回路の一方端の第１のスイッチング手段が出力回路に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して入力端子に接続されているとよい。これにより、昇圧専用の回路とし得る。
【００１７】
一方、本発明によるスイッチトキャパシタ電源回路は、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段（Ｓ11,j）と複数のキャパシタ（Ｃ1〜ＣN）が交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタの一方の端子が複数の第２のスイッチング手段（Ｓi6,j）を介して他のキャパシタの一方の端子に接続自在に設けられ、かつ、キャパシタの他方の端子が複数の第３のスイッチング手段（Ｓi7,j）を介して他のキャパシタの他方の端子に接続自在に設けられて、第１ないし第３のスイッチング手段を介して少なくとも１以上の並列回路とこれに接続する直列回路とが形成自在に設けられて構成される。これによって、第１ないし第３のスイッチング手段を駆動して、任意のキャパシタの直並列回路を形成し、所望の降圧出力を得る。
【００１８】
この場合、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタの一方の端子が第４のスイッチング手段を介して、または第２もしくは第３のスイッチング手段および第４のスイッチング手段を介して出力回路に接続されて構成してもよく、これにより、降圧専用の回路を形成する。
【００１９】
また、以上の回路における第１ないし第４のスイッチング手段は、それぞれＭＯＳＦＥＴにより形成されていると有利である。
【００２０】
他方、本発明によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路は、入力電圧を反転するインバータ（２０）と、インバータ出力に基づいて前記スイッチング手段のゲート−ソース間の電圧をそれぞれ制御する駆動手段（３０）とを含み、駆動手段は、インバータの出力がローの状態でオンとなり、ハイの状態でオフとなる第４、第５および第７のスイッチング手段（Ｍ４，Ｍ５，Ｍ７）と、インバータの出力がローの状態でオフとなり、ハイの状態でオンとなる第３および第６のスイッチング手段（Ｍ３，Ｍ６）と。第５および第７のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して所望の容量を充電するキャパシタであって、第３および第６のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して前記スイッチング手段のゲートに、充電した容量に相当する電圧に前記スイッチング手段のソース電圧を加えた電圧を印加するキャパシタ（Ｃｂ）とを含む構成である。これによって、有効に出力電圧の変換効率を高め得る。
【発明の効果】
【００２１】
本発明のスイッチトキャパシタ電源回路によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタのそれぞれ一方の端子が複数の第２のスイッチング手段を介してそれぞれ接地自在に設けられ、かつ、キャパシタのそれぞれ他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子とそれぞれ接続自在に設けられて、第２および第３のスイッチング手段を介してキャパシタの並列回路が形成自在に設けられているので、第１ないし第３のスイッチング手段をそれぞれ２相のクロックにより交互に駆動して、キャパシタを直列または並列に切り替えて入力電圧を昇圧または降圧することができる。したがって、簡単な制御により所望の昇圧または降圧した出力電圧を得ることができる。また、リング形の回路に比較してスイッチング手段の数をほぼキャパシタの数に相当する数分削減することができ、その回路規模を大幅に小とすることができるなどの効果を奏する。
【００２２】
本発明の請求項２に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が入力端子または出力回路に切替自在な切替手段を介して接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路または入力端子に切替自在な切替手段を介して接続されているので、降圧する場合は、切替手段により第１のスイッチング手段を入力端子に接続し、第４のスイッチング手段を出力回路に接続して、降圧出力を得ることができる。さらに、昇圧する場合には、切替手段を切り替えて、第１のスイッチング手段を出力回路に接続し、第４のスイッチング手段を入力端子に接続して昇圧出力を得ることができる。したがって、入力電圧を昇圧および降圧して任意の出力を必要とする機器に有効に適用することができる。
【００２３】
本発明の請求項３に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路に接続されているので、任意の降圧した出力電圧を必要とする機器に有効に適用することができる。
【００２４】
本発明の請求項４に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が出力回路に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して入力端子に接続されているので、任意の昇圧した出力電圧を必要とする機器に有効に適用することができる。
【００２５】
本発明の請求項５に係るスイッチトキャパシタ電源回路によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタの一方の端子が複数の第２のスイッチング手段を介して他のキャパシタの一方の端子に接続自在に設けられ、かつ、キャパシタの他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子に接続自在に設けられているので、第１ないし第３のスイッチング手段を駆動して、任意のキャパシタの直並列回路を形成して、所望の降圧出力を得ることができる。さらに、キャパシタの直並列回路の組み合わせによる電圧変換において、出力に常に所望の電圧が供給されて、出力電圧のリプルを低減することができるなどの優れた効果を奏する。
【００２６】
本発明の請求項６に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタの一方の端子が第４のスイッチング手段を介して、または第２もしくは第３のスイッチング手段および第４のスイッチング手段を介して出力回路に接続されているので、降圧した出力電圧の種類を多く必要とする機器などに有効に適用することができる。
【００２７】
本発明の請求項７に係るスイッチトキャパシタ電源回路によれば、第１ないし第４のスイッチング手段は、それぞれＭＯＳＦＥＴにより形成されているので、集積化に有利であり、かつ損失の低減を図ることができる。
【００２８】
本発明の請求項８に係るスイッチトキャパシタ電源回路におけるスイッチ駆動回路によれば、入力電圧に応動するクロックパルスを反転するインバータと、インバータ出力に基づいて前記スイッチング手段のゲート−ソース間の電圧をそれぞれ制御する駆動手段とを含み、駆動手段は、インバータの出力がローの状態でオンとなり、ハイの状態でオフとなる第４、第５および第７のスイッチング手段と、インバータの出力がローの状態でオフとなり、ハイの状態でオンとなる第３および第６のスイッチング手段と。第５および第７のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して所望の容量を充電するキャパシタであって、第３および第６のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して前記スイッチング手段のゲートに、充電した容量に相当する電圧に前記スイッチング手段のソース電圧を加えた電圧を印加するキャパシタとを含むので、少ない素子数で有効に出力電圧の変換効率を高めることができる。特に、１個のキャパシタを含む駆動回路により実現することができ、その回路規模を大幅に削減することができるなどの効果を奏する。
【発明を実施するための最良の形態】
【００２９】
本発明は、携帯電話等の電子機器の電源回路として適用されるスイッチトキャパシタ電源回路およびそのスイッチ駆動回路に関するものであり、以下、まずスイッチトキャパシタ電源回路の実施の形態について説明する。
【００３０】
図１には、本発明によるスイッチトキャパシタ電源回路の第１の実施形態が示されている。本実施形態によるスイッチトキャパシタ電源回路は、所定の入力電圧Ｖinを所望の出力電圧Ｖoutに昇圧または降圧して出力する電源回路であり、本実施形態では、図１に示すように、本実施形態特有の電荷平均形の回路により形成されている。特に、本実施形態では第１のパワースイッチＳ11,j(j=1,2,3,...,N)の駆動によるキャパシタＣ1〜ＣNの直列回路と、第２および第３のパワースイッチS12,j，S13,jの駆動によるキャパシタＣ1〜ＣNの並列回路を形成自在に設けた点と、昇圧時または降圧時のいずれか一方に切り替える切替回路１０を有する点が主な特徴点である。
【００３１】
各部の詳細を説明すると、本実施形態によるスイッチトキャパシタ電源回路は、図１に示すように、キャパシタＣ1〜ＣNと第１のパワースイッチＳ11,jが交互に接続されており、第１のパワースイッチＳ11,jがそれぞれオンとされてキャパシタＣ1〜ＣNの直列回路が形成される。第１のパワースイッチＳ11,jは、ＭＯＳＦＥＴが適用されており、そのゲート端子の制御によりオン・オフされる半導体素子である。直列回路の一方端の第１のパワースイッチＳ11,1は、切替回路１０に接続されて、入力端子Ｖinまたは出力回路２に接続自在となっており、直列回路の他方端のキャパシタＣNは、接地されている。切替回路１０は、第１のパワースイッチＳ11,1と第４のパワースイッチＳ14,jを連動して、入力電圧Ｖinが印加される入力端子または出力回路２に選択的に切り替える切替えスイッチである。
【００３２】
一方、キャパシタＣ1〜ＣN-1の他方の端子には、それぞれ第２のパワースイッチＳ12,jがそれぞれ接続されて、接地自在となっている。また、キャパシタＣ1〜ＣN-１の一方の端子は、それぞれ第３のパワースイッチＳ13,jを介して次段のキャパシタＣ2〜ＣNの一方の端子にそれぞれ接続自在となっている。本実施形態では、第２および第３のパワースイッチＳ12,j，Ｓ13,jは、第１のパワースイッチＳ11,jと同様にＭＯＳＦＥＴが適用されており、それぞれオンとなった際に、キャパシタＣ1〜ＣNの並列回路を形成する接続素子である。さらに、キャパシタＣ1〜ＣNのうちいずれかＱ番目のキャパシタＣq（q∈（1,2,3,...,N)の一方の端子には、第４のパワースイッチＳ14,1が接続されて、切替回路１０を介して入力端子Ｖinまたは出力回路２に接続自在となっている。キャパシタＣqの位置は、適用される機器に必要な変換出力に対応してあらかじめ選択されている。出力回路２は、キャパシタＣoと負荷抵抗Ｒｏの並列回路により形成されている。
【００３３】
以上のような構成において、降圧する場合には、まず、切替回路１０を切り替えて、直列回路の一方端の第１のパワースイッチＳ11,1を入力端子Ｖin側に接続し、第４のパワースイッチＳ14,1を出力回路１０側に接続する。次に、図２に示すように、第１ないし第４のパワースイッチＳi,j(i=1,2,3,4,j=1,2,3,)を２相のクロックパルスφi,jにより駆動すると、図３および図４の回路が交互に形成されて降圧した出力を得る。すなわち、時間０〜Ｔにおいて、Ｐ番目の第２のパワースイッチＳ12,pを駆動するクロックパルスφ12,p、第１のパワースイッチＳ11,jを駆動するクロックパルスφ11,1〜φ11,pおよび第４のパワースイッチＳ14,jを駆動するクロックパルスφ14,1がそれぞれ"High"になると、それぞれのパワースイッチＳ12,p，Ｓ11,1〜Ｓ11,p，Ｓ14,1がオンとなる。これにより、図３に示すように、縦列接続されたＰ個のキャパシタＣ1〜Ｃpに入力電圧Ｖinを接続することにより、各キャパシタＣ1〜Ｃpに入力電圧の１／Ｐ(p∈{1,2,...,N})の電圧が蓄積される。このとき、第４のパワースイッチＳ14,1がＱ番目のキャパシタＣqの他方の端子に接続されているので、縦列接続されたキャパシタＣ1〜ＣpのうちＱ（≦Ｐ）個が出力回路１０に接続されて、Ｑ／Ｐ倍に入力電圧Ｖinを降圧した出力電圧Ｖoutが得られる。この際、出力負荷においてキャパシタＣｑの他方の端子からキャパシタＣ1〜Ｃpに蓄積されている電荷が消費されることになる。次に、時間ＴからＴｃにおいて、"High"であったクロックパルスφ12,p，φ11,1〜φ11,p，φ14,1が"Low"とされて、"Low"であった第２および第３のクロックパルスφ12,1〜φ12,p，φ13,1〜φ13,p-1が"High"になると、パワースイッチＳ12,p，Ｓ11,1〜Ｓ11,p，Ｓ14,1がオフとなり、パワースイッチＳ12,1〜Ｓ12,p、Ｓ13,1〜Ｓ13,p-1がオンとなって、図４に示すように、Ｐ個のキャパシタＣ1〜Ｃｐが並列に接続されることにより、各キャパシタＣ1〜Ｃｐにおける電荷が平均化される。つまり、この操作により各キャパシタＣ1〜Ｃpにおける電荷が均一に戻ることになる。以下、２相のクロックパルスφi,jによる周期Ｔｃの動作が繰り返されて、入力電圧Ｖi,jがＱ／Ｐ倍に降圧される。
【００３４】
次に、昇圧する場合には、切替回路１０を切り替えて、直列回路の一方端の第１のパワースイッチＳ11,1を出力回路２に接続し、第４のパワースイッチＳ14,1を入力端子Ｖinに接続する。次に、第１〜第４のパワースイッチＳi,jを図５に示すように、２相のクロックパルスφi,jにより駆動すると、図６および図７に示す回路が形成されて昇圧した出力電圧Ｖoutを得る。すなわち、時間０からＴにおいて、Ｑ番目の第２のパワースイッチＳ12,qへのクロックパルスφ12,q、第１のパワースイッチＳ11,1〜Ｓ11qへのクロックパルスφ11,1〜φ11,q、第４のパワースイッチＳ14,1へのクロックパルスφ14,1がそれぞれ"High"になると、それらのパワースイッチＳ12,q、Ｓ11,1〜Ｓ11,q，Ｓ14,1がそれぞれオンとなる。これにより、図６に示すように、縦列接続したＱ個のキャパシタのうちのＰ個に入力電圧Ｖinの１／Ｐ倍の電圧が蓄積される。このとき、縦列接続されたＱ個（≦Ｐ）のキャパシタＣ1〜Ｃｑを第４のパワースイッチＳ14,1を介して出力回路２に接続することにより、Ｑ／Ｐ倍に入力電圧Ｖinを昇圧した電圧を得る。次に、"High"であったクロックパルスφ12,q、Ｓ11,1〜Ｓ11,q、Ｓ14,1を"Low"として、クロックパルスφ12,1〜φ12,q、φ13,1〜φ13,q-1を"High"とすると、第２および第３のパワースイッチＳ12,1〜12,q，Ｓ13,1〜Ｓ13,q-1がそれぞれオンとなって、図７に示すように、入力電圧の１／Ｐ倍の電圧が蓄積されたＱ個のキャパシタＣ1〜Ｃｑが並列に接続されて、各キャパシタにおける電荷が平均化される。以下、２相のクロックパルスφi,jによる周期Ｔｃの動作が繰り返されて、入力電圧ＶinがＱ／Ｐ倍に昇圧される。
【００３５】
このように、本実施形態におけるスイッチトキャパシタ電源回路によれば、その出力電圧Ｖoutは、スイッチによる損失を無視した場合には次式（４）により表わされる。
【数４】
2006020412.tif 000006
上式（４）から分かるように、リング形と同様に入力電圧Ｖinを任意の電圧に昇圧または降圧することができる。また、ディクソン形または直並列形と同様にクロックパルスの相数が２つであり、スイッチの制御が容易である。また、本実施例による回路を構成するためには、３Ｎ−１個のパワースイッチとＮ＋１個のコンデンサが必要である。これはリング形と比較してほぼＮ個のパワースイッチを削減することができる。
【００３６】
次に、図８には、本発明によるスイッチトキャパシタ電源回路の第２の実施形態が示されている。この図において、上記実施形態と異なる点は、直列回路の一方端の第１のパワースイッチＳ11,１が入力端子Ｖinに直接接続され、第４のパワースイッチＳ14,1が出力回路１０に直接接続されている点である。すなわち、降圧動作専用に設けられて、上記実施形態における図２に示すクロックパルスφi,jにより制御され、図３および図４に示すように動作して、入力電圧Ｖinを降圧した出力電圧Ｖoutを得る。
【００３７】
次に、図９には、本発明によるスイッチトキャパシタ電源回路の第３の実施形態が示されている。この図において、上記実施形態と異なる点は、直列回路の一方端の第１のパワースイッチＳ11,1が出力回路２に接続され、第４のパワースイッチＳ14,1が入力端子Ｖinに接続されている点である。すなわち、昇圧専用に設けられて、上記実施形態の図５に示すクロックパルスφi,jと同様のクロックパルスφi,jにより制御されて、図６および図７に示すように動作して、入力電圧Ｖinを昇圧した出力電圧Ｖoutを得る。
【００３８】
以上のように第２、第３の実施形態によるスイッチトキャパシタ電源回路によれば、図３７に示すように、直並列形またはディクソン形と比較して、任意の倍数の出力電圧を得ることができる。さらに、図３６に示すように、リング形と比較してパワースイッチＳi,jの数をＮ個のキャパシタに対してほぼＮ個削減することができる。したがって、低コストにて所望の機器に対応した出力電圧を得ることができるなどの効果を奏する。
【００３９】
次に、図１０には、本発明によるスイッチトキャパシタ電源回路の第４の実施形態が示されている。この図において、上記各実施形態と異なる点は、第１のパワースイッチＳ11,jと交互に直列接続されたキャパシタＣ1〜ＣNの両方の端子がそれぞれ他のキャパシタＣ1〜ＣNの両方の端子にそれぞれ第２または第３のパワースイッチＳi6,j，Ｓi7,jにより接続自在に形成され、キャパシタＣ1〜ＣNの直列および並列の混成回路を形成自在となっている点である。
【００４０】
詳細には、本実施形態によるスイッチトキャパシタ電源回路は、図１０に示すように、
第１のパワースイッチＳ11,jとキャパシタＣ1〜ＣNが交互に接続され、その一方端の第１のパワースイッチＳ11,1が入力端子Ｖinに接続され、他方端のキャパシタＣNが接地されて、直列接続自在となっている。本実施形態では、キャパシタＣ1〜ＣN-1の一方の端子が第２のパワースイッチＳi6,jを介して他のキャパシタＣ2〜ＣNの一方の端子に接続自在に形成されており、かつキャパシタＣ1〜ＣN-１の他方の端子が第３のパワースイッチＳi7,jを介して他のキャパシタＣ2〜ＣNの他方の端子に接続自在に形成されている。より具体的には、第１のキャパシタＣ1は、その一方の端子が第２のパワースイッチＳ16,1,Ｓ16,2，．．．により他のキャパシタＣ2〜ＣNの一方の端子に接続され、他方の端子が第３のパワースイッチＳ17,1,Ｓ17,2，．．．により他のキャパシタＣ2〜ＣNの他方の端子に接続されている。同様に、第２のキャパシタＣ2は、その一方の端子が第２のパワースイッチＳ26,1，Ｓ26,2，．．．により他のキャパシタＣ3〜ＣNの一方の端子に接続され、他方の端子が第３のパワースイッチＳ27,1，Ｓ27,2，．．．により他のキャパシタＣ3〜ＣNの他方の端子に接続されている。以下同様に、第３〜第N−１のキャパシタＣ３，Ｃ４，．．．のそれぞれ双方の端子が第２または第３のパワースイッチＳ36,ｊ,Ｓ46,j．．．，Ｓ37,j,Ｓ47,j．．．によりそのキャパシタ以降のキャパシタＣ4〜ＣNの双方の端子のいずれかにそれぞれ接続されている。さらに、本実施形態では、キャパシタＣ2〜ＣNの一方の端子は、それぞれ第４のパワースイッチＳ14,1〜Ｓ14,N-1により出力回路２に接続されている。
【００４１】
さらに、本実施形態の構成をより分かり易く説明するため、図１１に示す本実施形態のスイッチトキャパシタ回路の実施例を参照して、その構成および動作を説明する。本実施例によるスイッチトキャパシタ電源回路は、ｎ＝３の場合、つまり、３個の第１のパワースイッチＳ11,1〜Ｓ11,3,と３個のキャパシタＣ1〜Ｃ3が交互に接続されて直列回路が形成自在となっている。第１のキャパシタＣ1の一方の端子は、第２のパワースイッチＳ16,1，Ｓ16,2により第２または第３のキャパシタＣ2，Ｃ3の一方の端子に接続自在となっている。第１のキャパシタＣ1の他方の端子は、第３のパワースイッチＳ17,1，Ｓ17,2により第２または第３のキャパシタＣ2，Ｃ3の他方の端子に接続自在となっている。第2のキャパシタの一方の端子は、第２のパワースイッチＳ26,1により第３のキャパシタＣ3の一方の端子に接続自在となっており、他方の端子が第３のパワースイッチＳ27,１により第３のキャパシタＣ3に接続自在となっている。さらに、第２のキャパシタＣ2の端子は、第４のパワースイッチＳ14,1を介して出力回路２に接続自在となっている。また、第３のキャパシタの一方の端子は、第４のパワースイッチＳ14,2を介して出力回路２に接続自在となっている。
【００４２】
このような構成において、本実施例によるスイッチトキャパシタ電源回路は、図１２ないし図１４に示すように、クロックパルスφi,jをパワースイッチＳi,jに供給することにより、図１５ないし図２１に示すように回路をそれぞれ形成して、(1/2)Ｖin、(1/3)Ｖinまたは(2/3)Ｖinの降圧した出力電圧電圧をそれぞれ得る。すなわち、(1/2)Ｖinを得る場合は、まず、図１２に示すように、クロックパルスφ14,1，φ27,1を"High"にした状態にし、かつクロックパルスφ11,3，φ14,2，φ16,2，φ17,1，φ26,1を"Low"にした状態にして、時間０からＴにおいて、クロックパルスφ11,1，φ11,2が"High"になると、第１のパワースイッチＳ11,1,，Ｓ11,2がオンとなって、図１５に示すように、キャパシタＣ1，Ｃ2が直列に接続される。さらに、第４のパワースイッチＳ14,1がオンとなって、キャパシタＣ1，Ｃ2の間が出力回路２に接続され、入力電圧Ｖinの１／２倍の降圧した電圧を取り出す。このとき、出力負荷においてキャパシタＣ2に蓄積された電荷が消費される。次に、周期ＴからＴｃにおいて、クロックパルスφ11,1、φ11,2を"Low"にして、クロックパルスφ16,1，φ17,2を"Highにすると、第１のパワースイッチＳ11,1，Ｓ11,2がオフとなり、かつ、キャパシタＣ1，Ｃ2の一方の端子を接続する第２のパワースイッチＳ16,1および第２のキャパシタＣ2，Ｃ3の他方の端子を接続する第３のパワースイッチＳ17,1がオンとなることにより、図１６に示すようにキャパシタＣ1，Ｃ2が並列に接続されて、キャパシタＣ1，Ｃ2の電荷を平均化する。つまり、この操作により各キャパシタＣ1，Ｃ2を均一に戻すことになる。以下、周期Ｔｃのクロックパルスによる動作を繰り返すことにより、入力電圧ＶinをキャパシタＣ１，Ｃ２の電荷を平均化しつつ１／２倍の出力電圧Ｖoutを得る。
【００４３】
次に、(1/3)Ｖinを得る場合は、まず、図１３に示すように、クロックパルスφ14,2を"High"にした状態にし、かつクロックパルスφ14,1，φ16,1，φ17,１を"Low"にした状態にして、時間０からＴにおいて、クロックパルスφ11,1，φ11,2，φ11,3が"High"となると、第１のパワースイッチＳ11,1，Ｓ11,2，Ｓ11,3がオンとなることにより、図１7に示すように、キャパシタＣ1，Ｃ2，Ｃ3が直列に接続される。さらに、第４のパワースイッチＳ14,2がオンとなることにより、キャパシタＣ2，Ｃ3の間が出力回路２に接続されて、入力電圧Ｖinの１／３倍の降圧した電圧を取り出す。このとき、出力負荷においてキャパシタＣ3に蓄積された電荷が消費される。次に、周期ＴからＴｃにおいて、クロックパルスφ11,1，φ11,2，φ11,3を"Low"にして、クロックパルスφ16,2、φ17,2，φ26,1，φ27,1を"Highにすると、キャパシタＣ1，Ｃ3の一方の端子を接続する第２のパワースイッチＳ16,2と、キャパシタＣ1，Ｃ2の他方の端子を接続する第３のパワースイッチＳ17,1と、キャパシタＣ2，Ｃ3の一方の端子を接続する第２のパワースイッチＳ26,1と、キャパシタＣ2，Ｃ3の他方の端子を接続する第３のパワースイッチＳ27,1がそれぞれオンとなることにより、図１８に示すように、キャパシタＣ1，Ｃ2，Ｃ3が並列に接続されて、キャパシタＣ1，Ｃ2，Ｃ3の電荷を平均化する。つまり、この操作により各キャパシタＣ1，Ｃ2，Ｃ3を均一に戻すことになる。以下、周期Ｔｃのクロックパルスφi,jによる動作を繰り返すことにより、入力電圧ＶinをキャパシタＣ1，Ｃ2，Ｃ3の電荷を平均化しつつ１／３倍の出力電圧Ｖoutを得る。
【００４４】
次に、(2/3)Ｖinを得る場合は、まず、図１４に示すように、クロックパルスφ11,3，φ14,1を"High"にした状態にし、かつクロックパルスφ14,2，φ26,1，φ27,1を“Low"にした状態にして、時間０からＴ１において、クロックパルスφ11,1，φ11,2，φ11,3が"High"となると、第１のパワースイッチＳ11,1，Ｓ11,2，Ｓ11,3がオンとなることにより、図１９に示すように、キャパシタＣ1，Ｃ2，Ｃ3が直列に接続される。さらに、第４のパワースイッチＳ14,1がオンとなることにより、キャパシタＣ1，Ｃ2の間が出力回路２に接続されて、入力電圧Ｖinの２／３倍の降圧した電圧を取り出す。このとき、出力負荷においてキャパシタＣ2，Ｃ3に蓄積された電荷が消費される。次に、周期Ｔ１からＴ２において、クロックパルスφ11,1，φ11,2を"Low"にして、クロックパルスφ16,1、φ17,1を"Highにすると、キャパシタＣ1，Ｃ2の一方の端子を接続する第２のパワースイッチＳ16,1と、キャパシタＣ1，Ｃ2の他方の端子を接続する第３のパワースイッチＳ17,1がそれぞれオンとなることにより、図２０に示すように、キャパシタＣ1，Ｃ2が並列に接続されて、キャパシタＣ1，Ｃ2を平均化する。この際、さらに第１のパワースイッチＳ11,3がオンであることにより、キャパシタＣ1，Ｃ2の並列回路にキャパシタＣ3が直列に接続されて、出力端子より２／３倍の出力電圧が取り出される。ここまでの過程では、キャパシタＣ3の電荷が消費されることになる。次に、時間Ｔ２からＴ３において、クロックパルスφ16,1，φ17,1を"Low"とし、クロックパルスφ16,2、φ17,2を"High"とすると、キャパシタＣ1，Ｃ3の一方の端子を接続する第２のパワースイッチＳ16,2と、キャパシタＣ1，Ｃ3の他方の端子を接続する第３のパワースイッチＳ17,2とがオンとなり、図２１に示すように、キャパシタＣ1，Ｃ3が並列に接続されて、キャパシタＣ1，Ｃ3を平均化する。この際、さらに第１のパワースイッチＳ11,3がオンであることにより、キャパシタＣ1，Ｃ3の並列回路にキャパシタＣ2が直列に接続されて、出力端子より２／３倍の出力電圧が取り出される。この際、キャパシタＣ2の電荷が消費されることになる。以下、周期Ｔｃの３つの過程によるクロックパルスφi,jに基づいく動作を繰り返すことにより、入力電圧ＶinをキャパシタＣ1，Ｃ2，Ｃ3の電荷を平均化しつつ２／３倍の出力電圧Ｖoutを得る。
【００４５】
以上のように本実施例によるスイッチトキャパシタ電源回路によれば、入力電圧Ｖinを１／２倍、１／３倍、２／３倍に降圧した出力電圧Ｖoutを得ることができる。この実施例から分かるように、図１０に示す本実施形態におけるスイッチトキャパシタ電源回路では、その出力電圧Ｖoutは、パワースイッチＳi,jによる損失を無視した場合には、次式（５）により表される。
【数５】
2006020412.tif 000007
したがって、リング形と同様に、入力電圧Ｖinを任意の出力電圧Ｖoutに降圧することができる。この場合、所望の電圧変換の組み合わせにおいて、第４のパワースイッチＳ14,jのうちのいずれかが常にオンとされて、出力回路２に接続されているので、図１、図８または図９に示す実施形態と比較して、出力電圧のリプルを低減することができる。また、ディクソン形のように固定した出力電圧を必要とする場合などには、図１０に示す回路をさらに、簡素に構成することができる。たとえば、図２２ないし図２４には、特定電圧を得ることができる特定用途向け回路の第２ないし第４の実施例が示されている。
【００４６】
図２２に示す第２の実施例によるスイッチトキャパシタ電源回路は、(1/2)Ｖinの降圧した出力電圧Ｖoutを得る回路である。この図において、２個のキャパシタＣ1，Ｃ2と３個の第１のパワースイッチＳ11,1〜Ｓ11,3が交互に接続されて直列回路を形成している。第１のキャパシタＣ1には、その一方の端子に、第２のパワースイッチＳ16,1が接続されて第２のキャパシタＣ2の一方の端子に接続自在となっており、さらに第２のパワースイッチＳ16,1を介して出力回路２に接続自在となっている。第１のキャパシタＣ1の他方の端子には、第３のパワースイッチＳ17,2が接続されて接地自在となっている。第２のキャパシタＣ2の一方の端子は、出力回路２に接続され、他方の端子は、第１のパワースイッチＳ11,3を介して接地自在となっている。本実施例では、図１２に示すクロックパルスφi,jと同様のタイミングにより、図１５および図１６と同様の回路を形成して(1/2)Ｖinの出力電圧を得る。
【００４７】
図２３に示す第３の実施例によるスイッチトキャパシタ電源回路は、(1/3)Ｖinの降圧した出力電圧Ｖoutを得る回路である。この図において、３個のキャパシタＣ1，Ｃ2，Ｃ3と３個の第１のパワースイッチＳ11,1，Ｓ11,2，Ｓ11,3が交互に接続されて直列回路を形成自在となっている。第１のキャパシタＣ1の一方の端子は、第２のパワースイッチＳ16,2を介して第３のキャパシタＣ3の一方の端子に接続され、さらに第２のパワースイッチＳ16,2を介して出力回路２に接続自在となっている。他方の端子は、第３のパワースイッチＳ17,2を介して第３のキャパシタＣ3の他方の端子に接続されて接地自在となっている。第２のキャパシタＣ2の端子は、第２のパワースイッチＳ26,1を介して第３のキャパシタＣ3の他方の端子に接続され、さらに第２のパワースイッチＳ26,1を介して出力回路２に接続自在となっている。第２のキャパシタＣ2の他方の端子は、第２のパワースイッチＳ27,1を介して第３のキャパシタＣ3の他方の端子に接続され、接地自在となっている。本実施例では、図１３に示すクロックパルスφi,jと同様のタイミングにより、図１７および図１８と同様の回路を形成して(1/3)Ｖinの出力電圧Ｖoutを得る。
【００４８】
図２４に示す第４の実施例によるスイッチトキャパシタ電源回路は、(2/3)Ｖinの降圧した出力電圧Ｖinを得る回路である。この図において、３個のキャパシタＣ1，Ｃ2，Ｃ3と２個の第１のパワースイッチＳ11,1、Ｓ11,2の直列回路には、入力端子Ｖinと第１のキャパシタＣ1の間に第１のパワースイッチＳ11,１が接続され、第１および第２のキャパシタＣ1，Ｃ2の間に第１のパワースイッチＳ11,2が接続されている。第２および第３のキャパシタＣ2，Ｃ3は直接接続されている。第１のキャパシタＣ1の一方の端子には、第２のキャパシタＣ2の一方の端子および出力回路２に接続する第２のパワースイッチＳ16,1と、第３のキャパシタＣ3の一方の端子に接続する第２のパワースイッチＳ16,2とが接続されている。第１のキャパシタＣ1の他方の端子には、第２のキャパシタＣ2の他方の端子に接続する第３のパワースイッチＳ17,1と、第３のキャパシタの他方の端子に接続されて接地する第３のパワースイッチＳ17,2が接続されている。本実施例では、図１４に示すクロックパルスφi,jと同様のタイミングにより、図１９ないし図２１に示す回路が形成されて、(2/3)Ｖinの降圧した出力電圧を得る。
【００４９】
以上のように図２２ないし図２４に示す実施例のスイッチトキャパシタ電源回路によれば、回路規模を大幅に削減することができる。
【００５０】
次に、図２５には、本発明によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一実施例が示されている。本実施例によるスイッチ駆動回路は、上記実施形態のスイッチトキャパシタ電源回路に適用されたＭＯＳＦＥＴからなる第１ないし第４のパワースイッチＳi,jを駆動するドライバ回路であり、本実施例では、ＭＯＳＦＥＴのゲートーソース間に接続して、そのゲート電圧を制御してパワースイッチＳi,jをオン・オフする駆動回路である。特に、本実施例では、入力電圧Ｖinに応動するクロックφinを入力する入力回路をインバータ２０により形成した点と、そのインバータ出力を受けてパワースイッチＳi,jを駆動するブートストラップ回路３０を、パワースイッチＳi,jのゲートーソース間に接続する経路のトランジスタであって、それらを複数のＰチャネルと１個のキャパシタＣｂにより形成した点が主な特徴点である。
【００５１】
詳細には、本実施例によるスイッチ駆動回路は、図２５に示すように、入力回路２０と、ブートストラップ回路３０とを含む。入力回路２０は、第１のＰチャネルＭＯＳＭ１と第２のＮチャネルＭＯＳＭ２のゲートを共通接続したインバータにより形成されている。第１のＰチャネルＭＯＳＭ１のソースには、電源電圧として入力電圧Ｖinが印加され、第２のＮチャネルＭＯＳＭ２のソースは、接地されている。共通接続されたゲートには、入力電圧Ｖinに応動するクロックパルスφinが供給されて、その反転した出力がブートストラップ回路３０に供給される。ブートストラップ回路３０は、３個のＰチャネルＭＯＳＭ３，Ｍ５、Ｍ６と、２個のＮチャネルＭＯＳＭ４，Ｍ７と、キャパシタＣｂとを含む。第３のＰチャネルＭＯＳＭ３と第４のＮチャネルＭＯＳＭ４は、そのゲートが共通接続されて、入力回路２０からの出力が印加される。第３のＰチャネルＭＯＳＭ３のソースは、第５のＰチャネルＭＯＳＭ５のソースと接続され、第４のＮチャネルＭＯＳ４のソースが接地されている。第３のＰチャネルＭＯＳＭ３と第４のＮチャネルＭＯＳＭ４の共通接続された出力は、パワースイッチＳi,jのゲートに接続されている。第５のＰチャネルＭＯＳＭ５は、そのドレインに入力電圧Ｖｉｎが印加され、そのゲートがパワースイッチのゲートに接続されている。第６のＰチャネルＭＯＳＭ６は、そのゲートが第４および第７のＭＯＳＭ４，Ｍ７のゲートと共通接続され、入力回路２０からの出力が印加される。第６のＰチャネルＭＯＳＭ６のソースは、第７のＮチャネルＭＯＳＭ７のドレインと共通接続されてキャパシタＣｂの一方の端子が接続されており、ドレインにパワースイッチＳi,jのソースが接続されている。第７のＮチャネルＭＯＳＭ７は、ゲートおよびドレインが第６のＰチャネルＭＯＳ６と共通接続され、ソースが接地されている。キャパシタは、第５のＰチャネルＭＯＳＭ５のソースと第６および第７のＭＯＳＭ６，Ｍ７のソースおよびドレインとの間に接続されている。
【００５２】
このような構成において、まず、入力クロックパルスφinが入力回路２０に供給されると、入力回路２０はその反転増幅した出力をブートストラップ回路３０に供給する。ブートストラップ回路３０では、入力クロックパルスφin が"Low"、つまりインバータ出力が"High"となると、第４、第５および第７のＭＯＳＦＥＴＭ４，Ｍ５，Ｍ７がオンとなり、第３および第６のＭＯＳＦＥＴＭ３，Ｍ６がオフとなる。これにより、入力電圧Ｖinが第５のＭＯＳＦＥＴＭ５からキャパシタＣｂを通して第７のＭＯＳＦＥＴＭ７に供給され、キャパシタＣｂが充電状態となる。次に、入力クロックパルスφinが"High"となってインバータ出力が"Low"となると、ブートストラップ回路３０では、第３ないし第７のＭＯＳＦＥＴがそれぞれ反転して、第４、第５、第７のＭＯＳＦＥＴＭ４、Ｍ５，Ｍ７がそれぞれオフとなり、第３および第６のＭＯＳＦＥＴＭ３，Ｍ６がオンとなる。これにより、パワースイッチＳi,jのソースに接続された第６のＭＯＳＦＥＴＭ６からキャパシタＣｂを介し、さらに第３のＭＯＳＦＥＴＭ３を通してパワースイッチＳi,jのゲートに至る経路が導通する。この結果、パワースイッチＳi,jのゲートには、そのキャパシタＣｂの放電電圧にパワースイッチＳi,jのソース電圧が加えられた電圧が印加されて、パワースイッチＳi,jがオンとなる。以下、入力クロックパルスφinに応動して上記２状態を繰り返し、その結果の出力パルスＶclkは、次式（６）により表わされる。
【数６】
2006020412.tif 000008
ちなみに、入力パルスφinに対してブートストラップ回路３０の出力が逆相でよければ、入力回路２０は不要である。この場合、図４５の従来の駆動回路がＭＯＳＦＥＴ１１個と３個のキャパシタが必要であるのに対し、図３８に示すように、本実施例によるスイッチ駆動回路は、５個のＭＯＳＦＥＴと１個のキャパシタにより構成することができる。
【００５３】
次に、図２６には、本実施例によるスイッチ駆動回路の効果を明確にするため、図４５に示す従来の回路の場合と比較した出力電圧特性が示されている。この場合、キャパシタＣa＝Ｃｂ＝４ｎＦ，Ｖin＝3.6Ｖ、Ｖｋ＝3.6Ｖの条件下によりシミュレーションを行なった。同図より明らかなように本実施例によるスイッチ駆動回路は、従来回路に比べて素子数が少ないにもかかわらず、同等の出力電圧が得られていることが分かる。
【００５４】
次に、図２７ないし図３０には、上記実施例によるスイッチトキャパシタ電源回路に本実施例によるスイッチ駆動回路を適用した場合の実施例がそれぞれ示されている。これに対し図３１には、リング形の回路に適用した場合が示されており、それらの電力変換効率および出力電圧特性を図３２ないし図３５に示す。これらの場合、特性評価に当たっては、携帯電話の電源を目的として、入力電圧Ｖinの２／３倍または３／２倍の電圧を得る場合について、キャパシタＣｊの容量を５μＦ、出力回路２のキャパシタＣｏの容量を１０μＦ、パワーＦＥＴのチャネル幅を９６mmとした条件下によりシミュレーションを行なった。図３２から明らかなように、２／３に降圧した場合には、本実施例によるスイッチトキャパシタ電源回路の電力効率は、リング形の回路に比べいずれの場合も高効率の電力変換を行なうことができた。図３３においては、昇圧した場合、明らかに図２８に示す本実施例によるスイッチトキャパシタ電源回路のほうが、リング形に比較して電力効率が優れていることが分かる。図３４において、降圧した場合の出力電圧特性は、いずれの場合もリング形と比較して高い出力を得ることができた。図３５において、昇圧した場合、明らかに本実施例によるスイッチトキャパシタ電源回路の出力電圧特性がリング形の回路より優れていることが分かる。特に、低負荷の場合にその差が大きく現れている。また、図３６には、本実施例によるスイッチ駆動回路と従来回路による素子数を比較した表が示されている。これより、本実施例によるスイッチ駆動回路は、従来回路と同等の出力効率を有する上に、少ない素子数にて回路を構成することができるなどの効果を奏する。
【産業上の利用可能性】
【００５５】
以上実施例に沿って説明したが、本発明によるスイッチトキャパシタ電源回路は、上記実施例に限定されるものでなく、特許請求の範囲を逸脱しない範囲の変更および改変は本発明に含まれる。たとえば、上記実施例では、携帯電話に適用する場合を例に挙げて説明したが、本発明においては、携帯電話に限らず、小型、軽量のあらゆる携帯機器に有利に適用することができ、あるいは携帯機器に限らず固定機器においてももちろん適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明によるスイッチトキャパシタ電源回路の第１の実施形態を示す回路図ある。
【図２】図１の実施形態によるスイッチトキャパシタ電源回路に適用される降圧時のクロックパルスを示すタイミング図である。
【図３】図１の実施形態によるスイッチトキャパシタ電源回路における降圧時の第１の状態を示す等価回路図である。
【図４】図１の実施形態によるスイッチトキャパシタ電源回路における降圧時の第２の状態を示す等価回路図である。
【図５】図１の実施形態によるスイッチトキャパシタ電源回路に適用される昇圧時のクロックパルスを示すタイミング図である。
【図６】図１の実施形態によるスイッチトキャパシタ電源回路における昇圧時の第１の状態を示す等価回路図である。
【図７】図１の実施形態によるスイッチトキャパシタ電源回路における昇圧時の第２の状態を示す等価回路図である。
【図８】本発明によるスイッチトキャパシタ電源回路の第２の実施形態を示す回路図である。
【図９】本発明によるスイッチトキャパシタ電源回路の第３の実施形態を示す回路図である。
【図１０】本発明によるスイッチトキャパシタ電源回路の第４の実施形態を示す回路図である。
【図１１】図１０の実施形態によるスイッチトキャパシタ電源回路の第１の実施例を示す回路図である。
【図１２】図１１の実施例によるスイッチトキャパシタ電源回路に適用される１／２倍降圧時のクロックパルスを示すタイミング図である。
【図１３】図１１の実施例によるスイッチトキャパシタ電源回路に適用される１／３倍降圧時のクロックパルスを示すタイミング図である。
【図１４】図１１の実施例によるスイッチトキャパシタ電源回路に適用される２／３倍降圧時のクロックパルスを示すタイミング図である。
【図１５】図１１の実施例によるスイッチトキャパシタ電源回路における１／２倍降圧時の第１の状態を示す等価回路図である。
【図１６】図１１の実施例によるスイッチトキャパシタ電源回路における１／２倍降圧時の第２の状態を示す等価回路図である。
【図１７】図１１の実施例によるスイッチトキャパシタ電源回路における１／３倍降圧時の第１の状態を示す等価回路図である。
【図１８】図１１の実施例によるスイッチトキャパシタ電源回路における１／３倍降圧時の第２の状態を示す等価回路図である。
【図１９】図１１の実施例によるスイッチトキャパシタ電源回路における２／３倍降圧時の第１の状態を示す等価回路図である。
【図２０】図１１の実施例によるスイッチトキャパシタ電源回路における２／３倍降圧時の第２の状態を示す等価回路である。
【図２１】図１１の実施例によるスイッチトキャパシタ電源回路における２／３倍降圧時の第３の状態を示す等価回路である。
【図２２】図１０の実施形態によるスイッチトキャパシタ電源回路の第２の実施例を示す回路図である。
【図２３】図１０の実施形態によるスイッチトキャパシタ電源回路の第３の実施例を示す回路図である。
【図２４】図１０の実施形態によるスイッチトキャパシタ電源回路の第４の実施例を示す回路図である。
【図２５】第１ないし第４の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の実施例を示す回路図である。
【図２６】図２５の実施例によるスイッチ駆動回路と従来回路の出力特性を比較するためのグラフである。
【図２７】図２５の実施例によるスイッチ駆動回路が適用された第２の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図２８】図２５の実施例によるスイッチ駆動回路が適用された第３の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図２９】図２５の実施例によるスイッチ駆動回路が適用された第４の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図３０】図２５の実施例によるスイッチ駆動回路が適用された第４の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図３１−ａ】図２５の実施例によるスイッチ駆動回路が適用されたリング形のスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図３１−ｂ】図２５の実施例によるスイッチ駆動回路が適用されたリング形のスイッチトキャパシタ電源回路の具体例を示す回路図である
【図３２】図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の降圧時の電力変換効率を比較したグラフである。
【図３３】図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の昇圧時の電力変換効率を比較したグラフである。
【図３４】図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の降圧時の出力電圧特性を比較したグラフである。
【図３５】図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の昇圧時の出力電圧特性を比較したグラフである。
【図３６】第１ないし第４の実施形態によるスイッチトキャパシタ電源回路と従来回路とのパワースイッチ数を比較した表である。
【図３７】第１ないし第４の実施形態によるスイッチトキャパシタ電源回路と従来回路との変換出力を比較した表である。
【図３８】図２５の実施例によるスイッチ駆動回路と従来回路との素子数を比較した表である。
【図３９】従来における直並列形のスイッチトキャパシタ電源回路を示す回路図である。
【図４０】図３９の従来例によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。
【図４１】従来におけるディクソン形のスイッチトキャパシタ電源回路を示す回路図である。
【図４２】図４１の従来例によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。
【図４３】従来におけるリング形のスイッチトキャパシタ電源回路を示す回路図である。
【図４４】図４３の従来例によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。
【図４５】スイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の従来例を示す回路図である。
【符号の説明】
【００５７】
２    出力回路、２０    入力回路、３０    ブートストラップ回路、Ｃ1〜ＣN    キャパシタ、Ｓ11,j    第１のパワースイッチ、Ｓ12,j，Ｓi6,j    第２のパワースイッチ、Ｓ13,j、Ｓi7,j    第３のパワースイッチ、Ｓ14,,j    第４のパワースイッチ、Ｍ１〜Ｍ７    ＭＯＳＦＥＴ，Ｃｂ    キャパシタ
【図１】
2006020412.tif 000009
【図２】
2006020412.tif 000010
【図３】
2006020412.tif 000011
【図４】
2006020412.tif 000012
【図５】
2006020412.tif 000013
【図６】
2006020412.tif 000014
【図７】
2006020412.tif 000015
【図８】
2006020412.tif 000016
【図９】
2006020412.tif 000017
【図１０】
2006020412.tif 000018
【図１１】
2006020412.tif 000019
【図１２】
2006020412.tif 000020
【図１３】
2006020412.tif 000021
【図１４】
2006020412.tif 000022
【図１５】
2006020412.tif 000023
【図１６】
2006020412.tif 000024
【図１７】
2006020412.tif 000025
【図１８】
2006020412.tif 000026
【図１９】
2006020412.tif 000027
【図２０】
2006020412.tif 000028
【図２１】
2006020412.tif 000029
【図２２】
2006020412.tif 000030
【図２３】
2006020412.tif 000031
【図２４】
2006020412.tif 000032
【図２５】
2006020412.tif 000033
【図２６】
2006020412.tif 000034
【図２７】
2006020412.tif 000035
【図２８】
2006020412.tif 000036
【図２９】
2006020412.tif 000037
【図３０】
2006020412.tif 000038
【図３１−ａ】
2006020412.tif 000039
【図３１−ｂ】
2006020412.tif 000040
【図３２】
2006020412.tif 000041
【図３３】
2006020412.tif 000042
【図３４】
2006020412.tif 000043
【図３５】
2006020412.tif 000044
【図３６】
2006020412.tif 000045
【図３７】
2006020412.tif 000046
【図３８】
2006020412.tif 000047
【図３９】
2006020412.tif 000048
【図４０】
2006020412.tif 000049
【図４１】
2006020412.tif 000050
【図４２】
2006020412.tif 000051
【図４３】
2006020412.tif 000052
【図４４】
2006020412.tif 000053
【図４５】
2006020412.tif 000054