(57)【要約】【課題】不揮発性半導体メモリ装置において、不揮発性半導体メモリの大容量化は、メモリの大容量化に伴い周辺であるチャージポンプ回路を含む電源回路も増大してしまう。  そこで、本発明の目的は、不揮発性半導体メモリの周辺回路である電源回路を増大することなく不揮発性半導体メモリの大容量化が可能となる技術を提供する。【解決手段】1つのメモリセルブロックを消去及び書込みする能力をもつチャージポンプ回路を含む電源回路で、メモリセルブロックを1つづつ選択することで、複数メモリセルブロックの消去及び書込みができ、  読出し及びスタンバイ時には、チャージポンプへ供給するクロックを消去及び書込み動作時のクロック周波数以上の周波数を入力することで、チャージポンプ能力を高め複数のメモリセルブロックを選択できるようにする。【選択図】図４
2006185530.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルブロックからなるメモリセルアレーと、
前記不揮発性メモリセルブロックに所定の高電圧を供給する昇圧回路と、
前記昇圧回路にクロック信号の供給を行うクロック生成回路と、
前記クロック信号の入力ごとに前記昇圧回路から出力される電圧を検出し前記所定の高電圧に達した後に前記クロック生成回路に対して前記クロック信号の供給停止の信号を出力する高電圧検出回路と、
前記所定の高電圧を前記不揮発性メモリセルブロックの少なくとも１つに供給するためのブロック選択回路とを有することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記ブロック選択回路は、前記メモリセルアレーの動作状態に応じて、前記所定の高電圧を印加すべき不揮発性メモリセルブロックの選択を行う機能を有することを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項３】
前記昇圧回路は、基本ポンプセルを複数段接続したチャージポンプ回路からなり、
前記メモリセルアレーの動作状態に応じて、前記基本ポンプセルの接続段数を切り替え、さらに前記基本ポンプセルの電流駆動能力を変えることにより、所定の高電圧を出力することを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項４】
前記クロック生成回路は、前記メモリセルアレーの動作状態に応じて、前記クロック生成回路が発生する信号の周波数を変化させることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項５】
前記高電圧検出回路は、前記メモリセルアレーの動作状態に応じて、前記所定の高電圧を検出するための基準電圧を変化させることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項６】
請求項４記載のクロック生成回路と請求項５記載の高電圧検出回路を有する不揮発性半導体メモリ装置において、前記高電圧検出回路の出力に応じて、前記クロック生成回路の出力がオン／オフすることを特徴とする不揮発性半導体メモリ装置。
【請求項７】
消去モード、書込みモード、読み出しモード、及びスタンバイモードの各モードを有する不揮発性メモリセルが配列されてなる不揮発性メモリセルブロックと、
前記不揮発性メモリセルブロックから構成されるメモリセルアレーとを備え、
前記各モードに応じて決定される高電圧を前記不揮発性メモリセルブロックに対して供給する高電圧供給手段と、
前記メモリセルアレーの各モードに応じて、前記高電圧を印加すべき不揮発性メモリセルブロックを選択する手段とを有することを特徴とする不揮発性半導体メモリ装置。
【請求項８】
前記高電圧供給手段は、
前記高電圧を生成する昇圧手段と、
前記昇圧手段にクロック信号を供給するクロック生成手段と、
前記クロック信号の入力に従って昇圧動作を前記高電圧に達するまで信号出力を繰り返し、前記高電圧に達した後に前記クロック生成手段に対して前記クロック信号の供給停止を行う高電圧検出手段とを有することを特徴とする請求項７記載の不揮発性半導体メモリ装置。
【請求項９】
前記読出し及びスタンバイ時に前記昇圧手段に供給する前記クロック信号の周波数が、前記消去及び書込み動作時の前記クロック信号の周波数より高いことを特徴とする請求項８記載の不揮発性半導体メモリ装置。
【請求項１０】
前記消去モード及び書込みモードにおいては、前記高電圧を選択された前記メモリセルブロック毎に印加し、
前記読み出しモード及びスタンバイモードにおいては、前記高電圧を前記メモリセルアレーを構成するメモリセルブロック全体に印加する手段を有することを特徴とする請求項７記載の不揮発性半導体メモリ装置。
【請求項１１】
前記メモリセルブロックを選択する手段は、前記各モードに応じて、前記高電圧を印加するメモリセルブロックの選択を行うことを特徴とする請求項７記載の不揮発性半導体メモリ装置。
【請求項１２】
請求項１乃至１１記載の不揮発性半導体メモリ装置を搭載することを特徴とするＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、特に、不揮発性半導体メモリの周辺回路である電源回路を増大することなく不揮発性半導体メモリの大容量化を可能とする技術に関する。
【背景技術】
【０００２】
近年、アプリケーションの多様化等により不揮発性半導体メモリを搭載する不揮発性半導体メモリ装置は、大容量の不揮発性半導体メモリを搭載する必要が出てきた。
不揮発性半導体メモリの大容量化を阻害する大きな要因としては、チップ面積の増大によるチップコストの増大がある。そこで、チップ面積の縮小化の為に特許文献１に記載されているような1ビット/1トランジスタで構成したSingle MONOS(Metal Oxide Nitride Oxide Semiconductor)メモリが提案されると共に、Single MONOS（以降S-MONOSと言う。）に対応した高電圧を発生するチャージポンプ回路が提案されている。
【０００３】
図１Ａ−図１Ｄに、S-MONOSの各モードにおける動作バイアス図を示した。図1Ａに示すように、消去時には、メモリゲート（ＭＧ）に-8.5V、Well、ソース（Ｓ）及びドレイン（Ｄ）に電源電圧である1.5Vを印加し、トンネル効果でNitride膜中の電子をWell側に抜くことで、メモリセルの閾値（Vth）をマイナス側にしている。図1Ｂに示すように、書込み時には、ＭＧに1.5V、Well、ソース（Ｓ）及びドレイン（Ｄ）に-10.5Vを印加し、トンネル効果でNitride膜に電子を注入することで、メモリセルの閾値（Vth）をプラス側にしている。図1Ｃに示すように、読み出し時には、選択するＭＧに0V、ソースを0V、ドレインにプリチャージした1.0Vを設定することで、もしメモリセルが消去状態であれば、Vthがマイナスの為ドレイン、ソース間に電流が流れ、ドレイン電位が下がるのを検出し、メモリセルが書込み状態であれば、Vthがプラスの為、ドレイン、ソース間には電流が流れずドレイン電位は1Vのままキープされることを検出することになる。また、図1Ｄに示すように、スタンバイ時には、ＭＧ、Wellをメモリセル消去時Vth以下である-1.5Vを印加することとしている。
【０００４】
また、図２ＡにS-MONOSに対応したチャージポンプ回路の構成図を示し、図２Ｂに1段あたりのチャージポンプ回路を示した。図２Ａでは、簡略化の為、図２Ｂの信号CONTIN,CONTOUT,ACLK,BCLKは記述していない。図１の動作バイアスからわかるように、消去/書込み時、読み出し時、スタンバイ時で昇圧電圧値が異なるので、図２Ａのチャージポンプ回路構成において、チャージポンプ段数を切り替えられるように各チャージポンプ段の間にスイッチを入れたのが特徴である。
【０００５】
【特許文献１】特開昭６１-７７１９７号公報
【非特許文献１】「"A Dynamic Analysis of the Dickson Charge Pump Circuit"、アイ・イー・イー・イー  ジャーナル  オブ  ソリッド  ステート  サーキッツ（IEEE JOUNAL OF SOLID-STATE CIRCUITS）」、AUGUST 1997, VOL.32, No.8
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、不揮発性半導体メモリの大容量化は、メモリの大容量化に伴い、図３の如く、周辺であるチャージポンプ回路を含む電源回路も増大してしまう。
そこで、本発明の目的は、不揮発性半導体メモリの周辺回路である電源回路を増大することなく不揮発性半導体メモリの大容量化が可能となる技術を提供するものである。
本発明の特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
複数nのメモリセルブロックからなる不揮発性半導体メモリで、消去又は書込みを行う時には、複数nメモリセルブロックの中から1以上(n-1)ブロック以下で選択したメモリセルブロックに消去又は書込みに必要な高電圧を供給し、読出し又はスタンバイの時には、全メモリセルブロックに読出し又はスタンバイに必要な高電圧を供給することを特徴とする不揮発性半導体メモリ装置である。
よって、消去又は書込み時には全てのメモリセルブロックに高電圧を発生する必要がなく、また、読出し及びスタンバイ時には全てのメモリセルブロックに高電圧を発生することで読出しのリニアリティ（メモリセルブロック間を跨ってウェイトすることなく読出しする。）を保つことができる。
【発明の効果】
【０００８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
1つのメモリセルブロックを消去及び書込みする能力をもつチャージポンプ回路を含む電源回路で、メモリセルブロックを1つづつ選択することで、複数メモリセルブロックの消去及び書込みができ、
読出し及びスタンバイ時には、チャージポンプへ供給するクロック（ＣＬＫ）を消去及び書込み動作時のクロック周波数以上の周波数を入力することで、チャージポンプ能力を高め複数のメモリセルブロックを選択できるようにする。
したがって、メモリセルブロックが複数になったとしてもチャージポンプ回路を含む電源回路は、1つのメモリセルブロックを消去及び書込みする能力をもつ電源回路だけでよく、チップ面積を大幅に削減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１０】
図４に本発明の構成の一例を示した。本発明の構成は、複数メモリセルブロックからなるメモリセルアレーと、1以上のメモリセルブロックを選択するブロック選択回路と、高電圧（Vpp）を発生するチャージポンプ回路と、チャージポンプ回路にクロック（ＣＬＫ）を供給するクロック生成回路と、チャージポンプ回路から出力されるVppをモードに応じて検出する高電圧検出回路から構成される。
ここで、メモリセルブロックは、少なくとも消去、書込み、読出し時に電源電圧以外のプラス又はマイナスの高電圧が必要であり、読出し時の高電圧は消去、書込み時の高電圧よりも絶対値電圧値として低い値でなければならない。
【００１１】
チャージポンプ回路は、消去又は書込み時に、1つのメモリセルブロックにしかVppを供給できる能力しか持っておらず、消去又は書込み時はメモリセルブロックの1から4のうち、いづれか1つをブロック選択回路が選択してVppを供給する。
読出し時は、メモリセルブロックを跨って読出しすることがあること。また、スタンバイ時においてもスタンバイ解除直後に読出しする可能性があることから、いづれか1つのメモリセルブロックのVpp供給であったなら、メモリセルブロックを跨って読出しする時に、ブロック選択切換時間による遅延と、メモリセルブロックにVppを供給する充電時間が必要となり、通常読出し動作として使用できない。
よって、本発明では読出し時及びスタンバイ時にはメモリ選択回路が1から4全てのメモリブロックを選択し、全てのメモリブロックにVppを供給することとした。
【００１２】
次に、チャージポンプ回路は、図５に示すチャージポンプ段が図６に示すように複数接続され、モードに応じてチャージポンプ段の間にあるスイッチが切換わることで、モードに応じたVppを発生する。例えば、消去又は書込み時にはチャージポンプ段の間にあるスイッチが全てa側に接続され、チャージポンプ段N全てが直列に接続し、-8.5V又は-10.5VのVppを発生する。
読出し時には、前後N/2段以下が並列接続され、消去又は書込みと比較して電圧は低いが電流供給能力の高い-2VのVppを発生する。例えば、前後5段が並列接続される場合は、チャージポンプ段5段の出力スイッチがb側に接続され、（Ｎ−４）段の入力スイッチがb側に接続される。その他のスイッチは、a側に接続される。
スタンバイ時には、例えば4段のみが動作することになり、（Ｎ−３）段の入力スイッチがb側に接続され、その他のスイッチはa側に接続される。
高電圧検出回路は、消去時Vpp=-8.5V以下を検出し、検出信号VppdetOUTをクロック生成回路に出力する。例えば、ロジック"H"を出力する。VppdetOUT信号を受けたクロック生成回路は、チャージポンプ回路へのクロック供給を止める。チャージポンプ回路は、クロックが止まるとVppが上昇し-8.5V以上になる。Vppが-8.5V以上になると高電圧検出回路はロジック"L"のVppdetOUT信号を出力し、クロック生成回路はクロックを出力する。前記動作を繰り返すことにより、Vpp=-8.5Vを維持する。
書込み時は、Vpp=-10.5V。読出し時は、Vpp=-2V。スタンバイ時は、Vpp=-1.5Vとして動作する。
クロック発生回路は、例えば消去及び書込み時は、6MHzを発生し、読出し時には電流供給能力を高めるために6MHz以上のクロックを発生することとした。スタンバイ時には、消費電流を下げるために0.5MHzのクロックを発生することとした。
【００１３】
図７に、各モードにおける各回路ブロックの動作を示した。図７では、メモリセルブロック単位として64kバイトで消去又は書込み時のVpp負荷容量として1000pFを想定し、メモリセルアレーは256kバイトで読出し及びスタンバイ時のVpp負荷容量として2400pFを想定している。
図８、図９、図１０に、非特許文献１に基づき、Vpp立下り時間及び消費電流を机上計算した結果を示した。
ここで使用したチャージポンプ回路は、チャージポンプ段1段あたり14pFの容量をもつ13段のチャージポンプを使用し、消去及び書込み時は、これら13段が直列動作し、読出し時には前記した前後5段の並列動作をし、スタンバイ時には前記した3段の動作をすることとした。
【００１４】
図８は、書込み時に、1つのメモリセルブロック64kバイトに印加するVpp電圧-10.5Vに到達するまでの立下り時間と消費電流を示した。メモリセル要求より立下り時間100μs以上、システム要求より200μs以下であり、消費電流はシステム要求から1.5mA以下が必要であるが、机上計算結果では立下り時間135μs〜188μs、消費電流は1.2mA〜1.4mAとなり、いづれも要求スペックを満たしていることがわかった。
【００１５】
図９は、パワーオンから読出し時に、4つのメモリセルブロック256kバイトに印加するVpp電圧-2Vに到達するまでの立下り時間と消費電流を示した。システム要求より、立下り時間は数十μs以下、消費電流は1mA以下であるが、机上計算結果では立下り時間17μs〜27μs、消費電流は0.46mA〜0.55mAとなり、いづれも要求スペックを満たしていることがわかった。
【００１６】
図１０は、スタンバイから読出し時に、4つのメモリセルブロック256kバイトに印加するVpp電圧-2Vに到達するまでの立下り時間と消費電流を示した。システム要求より、立下り時間は数十μs以下、消費電流は1mA以下であるが、机上計算結果では立下り時間13μs〜15μs、消費電流は0.42mA〜0.54mAとなり、いづれも要求スペックを満たしていることがわかった。
【実施例２】
【００１７】
実施例1の大容量EEPROMを使用した半導体集積回路装置の一例であるマイクロコンピュータを図１１に示した。マイクロコンピュータ１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ  Ｍｅｍｏｒｙ）４，ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ  Ｏｎｌｙ Ｍｅｍｏｒｙ）６から成るメモリ群と、外部とのインタフェースをとるＩ/Ｏポート１０と、ＣＰＵ２および他回路へクロックを供給するクロック発生回路８と、システムタイマやメモリ回路の時間を制御するタイマ３と、システムコントロールロジック９と、コプロセッサ７、アドレスバス１１、データバス１２などから構成されている。
【００１８】
一般に、ＲＯＭ４には、ＣＰＵ２起動用のブートプログラムソフトが入っており、ＥＥＰＲＯＭ６には、書き換え頻度の高い各種データ及びアプリケーションソフトが記憶されており、バイト単位の書き換えが可能である。携帯電話のＩＣカードチップを例にとれば、ＥＥＰＲＯＭ６には、電話番号、課金情報、通話メモなどのデータが格納されている。
近年、ＩＣカードなどの高機能化などによりマルチアプリケーション化及びマルチアプリケーション化に伴う各種データの増大となり、大容量のEEPROMなどの不揮発性メモリが必要となっている。本実施例1で示したEEPROMをICカードなどの半導体集積装置に使用することで、小面積で低消費電力の半導体集積装置を構成することが可能となる。
【図面の簡単な説明】
【００１９】
【図１Ａ】S-MONOS型EEPROMの消去モードにおける動作バイアスを示す図である。
【図１Ｂ】S-MONOS型EEPROMの書き込みモードにおける動作バイアスを示す図である。
【図１Ｃ】S-MONOS型EEPROMの読み出しモードにおける動作バイアスを示す図である。
【図１Ｄ】S-MONOS型EEPROMのスタンバイモードにおける動作バイアスを示す図である。
【図２Ａ】S-MONOS型EEPROMに高電圧を供給するチャージポンプ構成図である。
【図２Ｂ】S-MONOS型EEPROMに高電圧を供給する1段あたりのチャージポンプ回路図である。
【図３】メモリの大容量化に伴い電源回路も増大することを示す図である。
【図４】本発明の不揮発性半導体メモリの構成を示す図である。
【図５】本発明の１段あたりのチャージポンプ回路を示す図である。
【図６】本発明のチャージポンプの構成を示す図である。
【図７】本発明の動作条件及び仕様を示す図である。
【図８Ａ】本発明のチャージポンプ回路で、書込み時の特性（昇圧電圧）を示す図である。
【図８Ｂ】本発明のチャージポンプ回路で、書込み時の特性（消費電流）を示す図である。
【図９Ａ】本発明のチャージポンプ回路で、パワーオンから読出し時の特性（昇圧電圧）を示す図である。
【図９Ｂ】本発明のチャージポンプ回路で、パワーオンから読出し時の特性（消費電流）を示す図である。
【図１０Ａ】本発明のチャージポンプ回路で、スタンバイから読出し時の特性（昇圧電圧）を示す図である。
【図１０Ｂ】本発明のチャージポンプ回路で、スタンバイから読出し時の特性（消費電流）を示す図である。
【図１１】本発明のEEPROMを使用した半導体集積回路装置の一例を示す図である。
【符号の説明】
【００２０】
ＭＧ…メモリゲート、Ｓｅｌｅｃｔ…選択セル、Ｗｅｌｌ…ウエル領域、Ｈ−Ｚ…ハイ・インピーダンス状態（又はフローティング状態）、ＣＯＮＴＯＵＴ…出力信号、ＣＯＮＴＩＮ…入力信号、ＡＣＬＫ、ＢＣＬＫ…クロック信号、ＭＯＤＥＳＥＬ…動作状態選択信号、
ＶｐｐｄｅｔＯＵＴ…検出信号、
１…マイクロコンピュータ、２…ＣＰＵ、３…タイマ、４…ＲＯＭ、５…ＲＡＭ、６…ＥＥＲＯＭ、７…コプロセッサ、８…クロック発生回路、９…システムコントロールロジック、１０…Ｉ／Ｏポート。
【図１Ａ】
2006185530.tif 000003
【図１Ｂ】
2006185530.tif 000004
【図１Ｃ】
2006185530.tif 000005
【図１Ｄ】
2006185530.tif 000006
【図２Ａ】
2006185530.tif 000007
【図２Ｂ】
2006185530.tif 000008
【図３】
2006185530.tif 000009
【図４】
2006185530.tif 000010
【図５】
2006185530.tif 000011
【図６】
2006185530.tif 000012
【図７】
2006185530.tif 000013
【図８Ａ】
2006185530.tif 000014
【図８Ｂ】
2006185530.tif 000015
【図９Ａ】
2006185530.tif 000016
【図９Ｂ】
2006185530.tif 000017
【図１０Ａ】
2006185530.tif 000018
【図１０Ｂ】
2006185530.tif 000019
【図１１】
2006185530.tif 000020