(57)【要約】【課題】外部クロック信号に対する内部クロック信号のロッキング所要時間を短縮させる内部クロック発生回路と、動作領域の幅が広くて、クロック信号の周波数変化に対処可能なアナログシンクロナスミラーディレイを提供する。【解決手段】内部クロック発生回路は、第１遅延ミラー、巨視ロッキングブロック、電圧制御遅延ブロック、第２遅延ミラー、および微細ロッキングブロックを含む。第１遅延ミラーは、所定のバッファリングクロック信号を所定の第１ミラーリング遅延時間だけ遅延して遅延クロック信号として提供するために駆動し、第１ミラーリング遅延時間は、所定の第１〜第３遅延時間の和と同一であり、バッファリングクロック信号は、外部クロック信号に対して第１送信遅延時間で同期し、巨視ロッキングブロックは、前記バッファリングクロック信号と遅延クロック信号を用いて、所定のアナログ同期クロック信号を提供する。【選択図】図２
2006148887.tif 000002
【特許請求の範囲】
【請求項１】
所定の外部クロック信号に同期する内部クロック信号を発生する内部クロック発生回路において、
所定のバッファリングクロック信号を所定の第１ミラーリング遅延時間だけ遅延して遅延クロック信号として提供するための第１遅延ミラーであって、前記第１ミラーリング遅延時間は所定の第１〜第３遅延時間の和と同一であり、前記バッファリングクロック信号は前記外部クロック信号に対して前記第１伝送遅延時間で同期されるようになる第１遅延ミラーと、
前記バッファリングクロック信号と前記遅延クロック信号を用いて、所定のアナログ同期クロック信号を提供する巨視ロッキングブロックであって、所定の感知クロック信号を前記バッファリングクロック信号にロッキングさせるために駆動されるアナログシンクロナスミラーディレイを含み、前記アナログシンクロナスミラーディレイは、前記アナログ同期クロック信号の一エッジを生成するようにするアナログ出力クロック信号を所定のディスチャージ同一電圧レベル時点に応答して提供し、前記ディスチャージ同一電圧レベル時点は所定のプレチャージレベルとなるようにプレチャージされる第１比較信号および第２比較信号が相違した区間の間に同一大きさの基準ディスチャージ能力にディスチャージされ、再び同一電圧レベルを有する時点であり、前記第１比較信号と前記第２比較信号のプレチャージおよびディスチャージは前記バッファリングクロック信号と前記遅延クロック信号の論理組合せによって生成される信号によって制御されるようになる巨視ロッキングブロックと、
前記第２伝送遅延時間だけ前記アナログ出力クロック信号を遅延して予備クロック信号として提供するための電圧制御遅延ブロックであって、前記内部クロック信号は前記予備クロック信号に応じて前記第３伝送遅延時間で同期され、前記第２伝送遅延時間は所定の電圧制御信号に応じて制御されるようになる電圧制御遅延ブロックと、
前記予備クロック信号を第２ミラーリング遅延時間だけ遅延して感知クロック信号として提供するための第２遅延ミラーであって、前記第２ミラーリング遅延時間は前記第１〜第２遅延時間の和と同一であるようになる第２遅延ミラーと、
前記感知クロック信号と前記バッファリングクロック信号の位相を比較して、前記電圧制御信号を発生するための微細ロッキングブロックであって、前記電圧制御信号は、前記感知クロック信号が前記バッファリングクロック信号にロッキングされるように制御されるようになる微細ロッキングブロックと、
を具備することを特徴とする内部クロック発生回路。
【請求項２】
前記アナログシンクロナスミラーディレイは、
前記第１比較信号の電圧レベルと前記第２比較信号の電圧レベルを比較して、前記アナログ出力クロック信号を発生するための比較部と、
所定の第１プレチャージ信号に応じて、前記第１比較信号をプレチャージさせるための第１プレチャージ部と、
所定の第２プレチャージ信号に応じて、前記第２比較信号をプレチャージさせるための第２プレチャージ部と、
所定の第１基準入力信号に応じて、前記第１比較信号を前記基準ディスチャージ能力にディスチャージさせるための第１ディスチャージ部と、
所定の第２基準入力信号に応じて、前記第２比較信号を前記基準ディスチャージ能力にディスチャージさせるための第２ディスチャージ部と、
前記第１比較信号の電荷を充電するための第１充電部と、
前記第２比較信号の電荷を充電するための第２充電部とを具備し、
前記第１および前記第２基準入力信号と前記第１および前記第２プレチャージ信号は、前記バッファリングクロック信号と前記遅延クロック信号の論理組合せによって生成されることを特徴とする請求項１に記載の内部クロック発生回路。
【請求項３】
前記第１および前記第２プレチャージ信号は同一信号であることを特徴とする請求項２に記載の内部クロック発生回路。
【請求項４】
前記内部クロック発生回路は、前記外部クロック信号をバッファリングして前記バッファリングクロック信号として提供する入力バッファをさらに含むことを特徴とする請求項１に記載の内部クロック発生回路。
【請求項５】
前記内部クロック発生回路は、前記予備クロック信号をバッファリングして前記内部クロック信号として提供する出力バッファをさらに含むことを特徴とする請求項１に記載の内部クロック発生回路。
【請求項６】
所定の外部クロック信号に同期する内部クロック信号を発生する内部クロック発生回路において、
所定のバッファリングクロック信号を所定の第１ミラーリング遅延時間だけ遅延して遅延クロック信号として提供するための第１遅延ミラーであって、前記第１ミラーリング遅延時間は所定の第１〜第３遅延時間の和と同一であり、前記バッファリングクロック信号は前記外部クロック信号に対して前記第１伝送遅延時間で同期されるようになる第１遅延ミラーと、
前記バッファリングクロック信号と前記遅延クロック信号を用いて、所定のアナログ同期クロック信号を提供する巨視ロッキングブロックであって、所定の感知クロック信号を前記バッファリングクロック信号にロッキングさせるために駆動されるアナログシンクロナスミラーディレイを含み、前記アナログシンクロナスミラーディレイは前記アナログ同期クロック信号の一エッジを生成するようにするアナログ出力クロック信号を所定のディスチャージ同一電圧レベル時点に応じて提供し、前記ディスチャージ同一電圧レベル時点は、所定のプレチャージレベルとなるようにプレチャージされる第１比較信号および第２比較信号が相違した区間の間に同一大きさの基準ディスチャージ能力にディスチャージされ、再び同一電圧レベルを有する時点であり、前記第１比較信号と前記第２比較信号のプレチャージおよびディスチャージは、前記バッファリングクロック信号と前記遅延クロック信号の論理組合せによって生成される信号によって制御されるようになる巨視ロッキングブロックと、
前記第２伝送遅延時間だけ前記アナログ出力クロック信号を遅延して予備クロック信号として提供するための電圧制御遅延ブロックであって、前記内部クロック信号は、前記予備クロック信号に対して前記第３伝送遅延時間で同期され、前記第２伝送遅延時間は所定の電圧制御信号に応じて制御されるようになる電圧制御遅延ブロックと、
前記予備クロック信号を第２ミラーリング遅延時間だけ遅延して感知クロック信号として提供するための第２遅延ミラーであって、前記第２ミラーリング遅延時間は前記第１〜第２遅延時間の和と同一であるようになる第２遅延ミラーと、
前記感知クロック信号と前記バッファリングクロック信号の位相を比較して、前記電圧制御信号を発生するための微細ロッキングブロックであって、前記電圧制御信号は、前記感知クロック信号が前記バッファリングクロック信号にロッキングされるように制御されるようになる微細ロッキングブロックとを具備し、
前記基準ディスチャージ能力は、前記外部クロック信号の周波数変化に対応して可変されることを特徴とする内部クロック発生回路。
【請求項７】
前記アナログシンクロナスミラーディレイは、
前記第１比較信号の電圧レベルと前記第２比較信号の電圧レベルを比較して、前記アナログ出力クロック信号を発生するための比較部と、
所定の第１プレチャージ信号に応じて、前記第１比較信号をプレチャージさせるための第１プレチャージ部と、
所定の第２プレチャージ信号に応じて、前記第２比較信号をプレチャージさせるための第２プレチャージ部と、
所定の第１基準入力信号に応じて、前記第１比較信号を前記基準ディスチャージ能力にディスチャージさせるための第１ディスチャージ部と、
所定の第２基準入力信号に応じて、前記第２比較信号を前記基準ディスチャージ能力にディスチャージさせるための第２ディスチャージ部と、
前記第１比較信号の電荷を充電するための第１充電部と、
前記第２比較信号の電荷を充電するための第２充電部とを具備し、
前記第１および前記第２基準入力信号と前記第１および前記第２プレチャージ信号は、前記バッファリングクロック信号と前記遅延クロック信号の論理組合せによって生成されることを特徴とする請求項７に記載の内部クロック発生回路。
【請求項８】
前記第１および前記第２プレチャージ信号は同一信号であることを特徴とする請求項７に記載の内部クロック発生回路。
【請求項９】
前記内部クロック発生回路は、前記基準ディスチャージ能力を制御する所定のディスチャージ制御信号を発生するディスチャージ制御信号発生ブロックであって、前記ディスチャージ制御信号は究極的に前記外部クロック信号の一番目クロックの周波数によって論理状態が制御されるようになるディスチャージ制御信号発生ブロックをさらに具備することを特徴とする請求項６に記載の内部クロック発生回路。
【請求項１０】
前記ディスチャージ制御信号発生ブロックは、
前記外部クロック信号の一番目クロックの立ち上がりエッジに応じて、所定の活性化幅を有する基準周波数信号を発生する基準周波数発生部と、
前記外部クロック信号の一番目クロックを捕獲して、所定のクロック開始信号として発生する開始クロック捕獲部と、
前記基準周波数信号と前記クロック開始信号を受信して、前記ディスチャージ制御信号を発生する活性化幅比較部であって、前記ディスチャージ制御信号は、前記基準周波数信号の活性化幅に対する前記クロック開始信号の活性化幅の大小関係による論理状態を有するようになる活性化幅比較部をさらに具備することを特徴とする請求項９に記載の内部クロック発生回路。
【請求項１１】
前記内部クロック発生回路は、前記外部クロック信号をバッファリングして前記バッファリングクロック信号として提供する入力バッファをさらに具備することを特徴とする、請求項６に記載の内部クロック発生回路。
【請求項１２】
前記内部クロック発生回路は、前記予備クロック信号をバッファリングして前記内部クロック信号として提供する出力バッファをさらに具備することを特徴とする請求項６に記載の内部クロック発生回路。
【請求項１３】
アナログシンクロナスミラーディレイにおいて、
第１比較信号の電圧レベルと第２比較信号の電圧レベルを比較して、所定のアナログ出力クロック信号を発生するための比較部と、
所定の第１プレチャージ信号に応じて、前記第１比較信号をプレチャージさせるための第１プレチャージ部と、
所定の第２プレチャージ信号に応じて、前記第２比較信号をプレチャージさせるための第２プレチャージ部と、
所定の第１基準入力信号に応じて、前記第１比較信号を所定の基準ディスチャージ能力にディスチャージさせるための第１ディスチャージ部と、
所定の第２基準入力信号に応じて、前記第２比較信号を前記基準ディスチャージ能力にディスチャージさせるための第２ディスチャージ部と、
前記第１比較信号の電荷を充電するための第１充電部と、
前記第２比較信号の電荷を充電するための第２充電部とを具備し、
前記基準ディスチャージ能力は、所定のディスチャージ制御信号に応じて制御されることを特徴とするアナログシンクロナスミラーディレイ。
【請求項１４】
前記第１ディスチャージ部は、
前記第１基準入力信号に応じて、前記第１比較信号をディスチャージさせるための第１ディスチャージ手段と、
前記第１ディスチャージ手段から提供される前記第１比較信号のディスチャージ電荷を前記基準ディスチャージ能力に流れるようにする第１電流ソースであって、前記ディスチャージ制御信号に応じて、前記制御電流量が制御されるようになる第１電流ソースとを具備し、
前記第２ディスチャージ部は、
前記第２基準入力信号に応じて、前記第２比較信号をディスチャージさせるための第２ディスチャージ手段と、
前記第２ディスチャージ手段から提供される前記第２比較信号のディスチャージ電荷を前記基準ディスチャージ能力に流れるようにする第２電流ソースであって、前記ディスチャージ制御信号に応じて、前記基準ディスチャージ能力が制御されるようになる第２電流ソースとを具備することを特徴とする、請求項１３に記載のアナログシンクロナスミラーディレイ。
【請求項１５】
前記第１および前記第２プレチャージ信号は同一信号であることを特徴とする請求項１３に記載のアナログシンクロナスミラーディレイ。
【請求項１６】
前記第１充電部は、前記第１比較信号に連結される第１キャパシタを具備し、
前記第２充電部は、前記第２比較信号に連結される第２キャパシタを具備することを特徴とする、請求項１３に記載のアナログシンクロナスミラーディレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路に係り、より詳しくは、基準となる外部クロック信号に同期する内部クロック信号を生成する内部クロック発生回路（Ｉｎｔｅｒｎａｌ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）およびこれに含まれるアナログシンクロナスミラーディレイ（Ａｎａｌｏｇ Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）に関するものである。
【背景技術】
【０００２】
一般的に、シンクロナスＤＲＡＭ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）は、外部クロック信号にロッキングされる内部クロック信号を発生する内部クロック発生回路を内蔵する。そして、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、生成された内部クロック信号を基準として、大部分の内部信号を発生し、また、データの入出力動作を制御する。このように、内部クロック信号はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の入出力の基準となる重要な信号であって、外部クロック信号に精密なロッキングが必要である。
【０００３】
図１は従来の内部クロック発生回路１００を示す図である。従来の内部クロック発生回路１００には、微細ロッキングブロック１６０、電圧制御遅延ブロック（ＶＣＤ）１３０、遅延ミラー（ＤＭＣ：Ｄｅｌａｙ Ｍｉｒｒｏｒ Ｃｉｒｃｕｉｔ）１５０を含む。前記微細ロッキングブロック１６０は、位相感知手段（ＰＤ）１６１、電荷ポンピング手段（ＣＰ）１６３、および低周波数フィルター（ＬＦ）１６５から構成され、電圧制御信号（ＶＣＯＮＴ）を発生する。そして、前記電圧制御信号（ＶＣＯＮＴ）は、感知クロック信号（ＴＣＬＫ）の位相がバッファリングクロック信号（ＢＣＬＫ）の位相と一致するように、前記電圧制御遅延ブロック（ＶＣＤ）１３０の遅延時間を制御する。このように、前記感知クロック信号（ＴＣＬＫ）の位相が前記バッファリングクロック信号（ＢＣＬＫ）の位相と一致するように制御されることにより、究極的には、内部クロック信号（ＩＣＬＫ）の位相が外部クロック信号（ＥＣＬＫ）の位相と一致するように制御される。
【０００４】
ところが、従来の内部クロック発生回路１００においては、前記電圧制御信号（ＶＣＯＮＴ）による前記電圧制御遅延ブロック（ＶＣＤ）１３０の遅延時間制御によって、前記感知クロック信号（ＴＣＬＫ）、究極的には前記内部クロック信号（ＩＣＬＫ）の位相制御が行われる。
【０００５】
したがって、従来の内部クロック発生回路１００は、前記内部クロック信号（ＩＣＬＫ）の位相が外部クロック信号（ＥＣＬＫ）の位相と一致するために、数百〜数千サイクル（ｃｙｃｌｅ）の大きなロッキング時間が必要となる問題点を有する。
【０００６】
一方、最近、アナログシンクロナスミラーディレイ（ＡＳＭＤ：Ａｎａｌｏｇ Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）が開発された。アナログシンクロナスミラーディレイ（ＡＳＭＤ）を用いれば、出力されるクロック信号が受信されるクロック信号に対して２クロックサイクルのロッキング時間でロッキングされる。
【０００７】
しかし、従来のアナログシンクロナスミラーディレイ（ＡＳＭＤ）は固定された‘ディスチャージ能力’を有する。したがって、従来のアナログシンクロナスミラーディレイ（ＡＳＭＤ）は、動作領域の幅が狭くて、受信されるクロック信号の周波数変化に対処することができないという問題点を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明はこのような問題点に鑑みてなされたもので、その技術的課題は、外部クロック信号に対する内部クロック信号のロッキング所要時間を短縮させる内部クロック発生回路を提供することにある。
【０００９】
本発明の他の技術的課題は、前記内部クロック発生回路に適用されるアナログシンクロナスミラーディレイであって、動作領域の幅が広くて、受信されるクロック信号の周波数変化に能動的に対処可能なアナログシンクロナスミラーディレイを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の第１特徴によれは、所定の外部クロック信号に同期する内部クロック信号を発生する内部クロック発生回路が提供される。本発明の第１観点による内部クロック発生回路は、第１遅延ミラー、巨視ロッキングブロック、電圧制御遅延ブロック、第２遅延ミラー、および微細ロッキングブロックを具備する。前記第１遅延ミラーは、所定のバッファリングクロック信号を所定の第１ミラーリング遅延時間だけ遅延して遅延クロック信号として提供するために駆動される。前記第１ミラーリング遅延時間は、所定の第１〜第３遅延時間の和と同一である。そして、前記バッファリングクロック信号は、前記外部クロック信号に対して前記第１送信遅延時間で同期される。前記巨視ロッキングブロックは、前記バッファリングクロック信号と前記遅延クロック信号を用いて、所定のアナログ同期クロック信号を提供する。そして、前記巨視ロッキングブロックは、所定の感知クロック信号を前記バッファリングクロック信号にロッキングさせるために駆動されるアナログシンクロナスミラーディレイを具備する。前記アナログシンクロナスミラーディレイは、前記アナログ同期クロック信号の一エッジを生成するようにするアナログ出力クロック信号を所定のディスチャージ同一電圧レベル時点に応答して提供し、前記ディスチャージ同一電圧レベル時点は、所定のプレチャージレベルとなるようにプレチャージされる第１比較信号および第２比較信号が相違した区間の間に同一大きさの基準ディスチャージ能力にディスチャージされ、再び同一電圧レベルを有する時点である。そして、前記第１比較信号と前記第２比較信号のプレチャージおよびディスチャージは、前記バッファリングクロック信号と前記遅延クロック信号の論理組合せによって生成される信号によって制御される。前記電圧制御遅延ブロックは、前記第２送信遅延時間で前記アナログ出力クロック信号を遅延して予備クロック信号として提供するために駆動される。前記内部クロック信号は、前記予備クロック信号に対して前記第３送信遅延時間で同期される。そして、前記第２送信遅延時間は所定の電圧制御信号に応じて制御される。前記第２遅延ミラーは、前記予備クロック信号を第２ミラーリング遅延時間だけ遅延して感知クロック信号として提供するために駆動される。前記第２ミラーリング遅延時間は、前記第１〜第２遅延時間の和と同一である。前記微細ロッキングブロックは、前記感知クロック信号と前記バッファリングクロック信号の位相を比較して、前記電圧制御信号を発生するために駆動される。前記電圧制御信号は、前記感知クロック信号が前記バッファリングクロック信号にロッキングされるように制御される。
【００１１】
好ましくは、前記基準ディスチャージ能力は、前記外部クロック信号の周波数変化に対応して可変される。
【００１２】
前記課題を解決するために、本発明の第２特徴によれば、アナログシンクロナスミラーディレイが提供される。本発明のアナログシンクロナスミラーディレイは、比較部、第１プレチャージ部、第２プレチャージ部、第１ディスチャージ部、第２ディスチャージ部、第１充電部、および第２充電部を具備する。前記比較部は、第１比較信号の電圧レベルと第２比較信号の電圧レベルを比較して、所定のアナログ出力クロック信号を発生するために駆動される。前記第１プレチャージ部は、所定の第１プレチャージ信号に応じて、前記第１比較信号をプレチャージさせるために駆動される。前記第１プレチャージ部は、所定の第２プレチャージ信号に応じて、前記第２比較信号をプレチャージさせるために駆動される。前記第１ディスチャージ部は、所定の第１基準入力信号に応じて、前記第１比較信号を所定の基準ディスチャージ能力にディスチャージさせるために駆動される。前記第２ディスチャージ部は、所定の第２基準入力信号に応じて、前記第２比較信号を前記基準ディスチャージ能力にディスチャージさせるために駆動される。前記第１充電部は、前記第１比較信号の電荷を充電するためのものである。そして、前記第２充電部は、前記第２比較信号の電荷を充電するためのものである。そして、前記基準ディスチャージ能力は、所定のディスチャージ制御信号に応じて制御される。
【発明の効果】
【００１３】
以上の前記のような本発明の内部クロック発生器によれば、巨視ロッキングブロックが含まれる。そして、巨視ロッキングブロックによって、本発明の内部クロック発生回路で提供される内部クロック信号は３番目クロックから、すなわち２クロックサイクル所要時間で巨視的にロッキングされる。よって、本発明の内部クロック発生器は、内部クロック信号を外部クロック信号に対して、巨視的なロッキングなしに直ちに精密にロッキングする従来技術に比べ、ロッキングに必要となる時間が著しく減少する。
【００１４】
また、本発明の内部クロック発生回路に含まれるアナログシンクロナスミラーディレイは、外部クロック信号の周波数変化に対応してディスチャージ能力が能動的に可変される。このようなアナログシンクロナスミラーディレイによれば、動作領域の幅が広くて受信される外部クロック信号の周波数変化に能動的に対処することができる。また、このようなアナログシンクロナスミラーディレイを含む内部クロック発生回路も外部クロック信号の周波数変化に能動的に対処することができる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
（第１実施形態）
【００１７】
図２は本発明の第１実施形態による内部クロック発生回路２００を概略的に示すブロック図である。前記内部クロック発生回路２００は、受信される外部クロック信号（ＥＣＬＫ）にロッキングされる内部クロック信号（ＩＣＬＫ）を提供するための回路である。本明細書の‘ロッキング（ｌｏｃｋｉｎｇ）’とは、比較される２個のクロック信号の位相（ｐｈａｓｅ）が一致することを意味する。図２を参照すれば、前記内部クロック発生回路２００は、第１遅延ミラー（ＤＭＣ１）２２０、巨視ロッキングブロック２３０、電圧制御遅延ブロック（ＶＣＯ）２４０、第２遅延ミラー（ＤＭＣ２）２５０、および微細ロッキングブロック２６０を含む。
【００１８】
前記第１遅延ミラー２２０はバッファリングクロック信号（ＢＣＬＫ）を受信する。この時、前記バッファリングクロック信号（ＢＣＬＫ）は、前記外部クロック信号（ＥＣＬＫ）に所定の‘第１伝送遅延時間（ｔｄ１）’で同期される。もし、前記外部クロック信号（ＥＣＬＫ）が前記バッファリングクロック信号（ＢＣＬＫ）に直接提供される場合であれば、前記‘第１伝送遅延時間（ｔｄ１）’は‘０’になる。
【００１９】
好ましくは、前記内部クロック発生回路２００は、前記外部クロック信号（ＥＣＬＫ）をバッファリングしてバッファリングクロック信号（ＢＣＬＫ）として提供する入力バッファ２１０を備えている。この場合、前記‘第１伝送遅延時間（ｔｄ１）’は前記入力バッファ２１０による遅延時間になる。
【００２０】
前記第１遅延ミラー２２０は、受信される前記バッファリングクロック信号（ＢＣＬＫ）を所定の‘第１ミラーリング遅延時間（ｔＭＤ１）’だけ遅延して遅延クロック信号（ＤＣＬＫ）に提供するための回路である。本実施形態において、前記第１ミラーリング遅延時間（ｔＭＤ１）は第１伝送遅延時間（ｔｄ１）、第２伝送遅延時間（ｔｄ２）および第３伝送遅延時間（ｔｄ３）の和と同一である。
【００２１】
ここで、前記第１伝送遅延時間（ｔｄ１）は、前述したように、前記外部クロック信号（ＥＣＬＫ）に対する前記バッファリングクロック信号（ＢＣＬＫ）の遅延時間を意味する。
【００２２】
前記第２伝送遅延時間（ｔｄ２）は、アナログ同期クロック信号（ＡＳＣＬＫ）に対する予備クロック信号（ＰＣＬＫ）の遅延時間を意味する。この時、前記アナログ同期クロック信号（ＡＳＣＬＫ）は巨視ロッキングブロック２３０の出力信号であって、前記電圧制御遅延ブロック２４０の入力信号として提供される。そして、前記予備クロック信号（ＰＣＬＫ）は前記電圧制御遅延ブロック２４０の出力信号である。したがって、前記第２伝送遅延時間（ｔｄ２）は前記電圧制御遅延ブロック２４０による遅延時間を意味する。
【００２３】
前記第３伝送遅延時間（ｔｄ３）は前記予備クロック信号（ＰＣＬＫ）に対する前記内部クロック信号（ＩＣＬＫ）の遅延時間を意味する。もし、前記予備クロック信号（ＰＣＬＫ）が前記内部クロック信号（ＩＣＬＫ）に直接提供される場合であれば、前記‘第３伝送遅延時間（ｔｄ３）’は‘０’になる。
【００２４】
好ましくは、前記内部クロック発生回路２００は前記予備クロック信号（ＰＣＬＫ）をバッファリングして前記内部クロック信号（ＩＣＬＫ）に提供する出力バッファ２７０を備えている。この場合、前記‘第３伝送遅延時間（ｔｄ３）’は前記出力バッファ２１０による遅延時間になる。
【００２５】
前記巨視ロッキングブロック２３０は、前記バッファリングクロック信号（ＢＣＬＫ）と前記遅延クロック信号（ＤＣＬＫ）を受信して、所定のアナログ同期クロック信号（ＡＳＣＬＫ）を発生する。そして、前記巨視ロッキングブロック２３０は、前記第２遅延ミラー２５０から提供される感知クロック信号（ＴＣＬＫ）が前記バッファリングクロック信号（ＢＣＬＫ）にロッキングされるように駆動されるアナログシンクロナスミラーディレイ（ＡＳＭＤ）を含む。
【００２６】
前記アナログシンクロナスミラーディレイ（ＡＳＭＤ）は、前記アナログ同期クロック信号（ＡＳＣＬＫ）の一エッジを生成させるアナログ出力クロック信号（ＡＰＣＬＫ（Ａ）〜（Ｄ））を生成する。前記アナログ出力クロック信号（ＡＰＣＬＫ（Ａ）〜（Ｄ））は、電圧レベルが比較される２つの信号、すなわち第１比較信号（ＶＣＯＭ１、図４参照）と第２比較信号（ＶＣＯＭ２、図４参照）の‘ディスチャージ同一電圧レベル時点’で応答し、論理状態が遷移される。本明細書において、前記‘ディスチャージ同一電圧レベル時点’は、同一プレチャージレベル（本実施形態においては、電源電圧（ＶＣＣ））がされるようにプレチャージされた前記第１比較信号（ＶＣＯＭ１）と前記第２比較信号（ＶＣＯＭ２）が相違した区間でディスチャージされて、再び同一電圧レベルを有する時点を意味する。この時、前記第１比較信号（ＶＣＯＭ１）と前記第２比較信号（ＶＣＯＭ２）は同一の‘基準ディスチャージ能力’にディスチャージされる。
【００２７】
前記巨視ロッキングブロック２３０に対する具体的な説明は、図３に基づいて後に説明する。そして、前記アナログシンクロナスミラーディレイ（ＡＳＭＤ）に対する具体的な説明は図４および図５ａ〜図５ｄに基づいて後に説明する。
【００２８】
一方、前記電圧制御遅延ブロック２４０は、前述したように、前記アナログ同期クロック信号（ＡＳＣＬＫ）を前記‘第２伝送遅延時間（ｔｄ２）’だけ遅延し、前記予備クロック信号（ＰＣＬＫ）を発生する。この時、前記‘第２伝送遅延時間（ｔｄ２）’は、前記微細ロッキングブロック２６０から提供される電圧制御信号（ＶＣＯＮＴ）の電圧レベルによって制御できる。
【００２９】
前記第２遅延ミラー２５０は、前記予備クロック信号（ＰＣＬＫ）を所定の第２ミラーリング遅延時間（ｔＭＤ２）だけ遅延して前記感知クロック信号（ＴＣＬＫ）として提供する。この時、前記第２遅延ミラー２５０は前記入力バッファ２１０と前記出力バッファ２７０をミラーリングした回路であり、前記第２ミラーリング遅延時間（ｔＭＤ２）は前記第１伝送遅延時間（ｔｄ１）と前記第３伝送遅延時間（ｔｄ３）の和と同一である。したがって、前記第１遅延ミラー２２０の‘第１ミラーリング遅延時間（ｔＭＤ１）’は前記‘第２伝送遅延時間（ｔｄ２）’と前記‘第２ミラーリング遅延時間（ｔＭＤ２）’の和と同一であると言える。
【００３０】
前記微細ロッキングブロック２６０は、前記感知クロック信号（ＴＣＬＫ）の位相を前記感知クロック信号（ＴＣＬＫ）の位相と比較し、その結果による電圧レベルを有する電圧制御信号（ＶＣＯＮＴ）を提供する。そして、前記微細ロッキングブロック２６０から提供される電圧制御信号（ＶＣＯＮＴ）の電圧レベルによって、前記電圧制御遅延ブロック２４０の前記第２伝送遅延時間（ｔｄ２）は精密に制御できる。
【００３１】
前記微細ロッキングブロック２６０は、具体的に、位相感知器（ＰＤ）２６１、電荷ポンプ（ＣＰ）２６３、および低周波数フィルター（ＬＦ）２６５を備えている。前記位相感知器２６１は、前記バッファリングクロック信号（ＢＣＬＫ）に対する前記感知クロック信号（ＴＣＬＫ）の位相の早さまたは遅さを感知する。そして、前記電荷ポンプ２６３は、前記位相感知器２６１によって感知された結果に対応してイネーブルされ、電荷をポンピングして出力信号（Ｎ２６４）の電圧レベルを制御する。そして、前記電荷ポンプ２６３の出力信号（Ｎ２６４）は、前記低周波数フィルター２６５によって低周波数成分がフィルタリングされ、前記電圧制御信号（ＶＣＯＮＴ）として提供される。
【００３２】
図３は図２の巨視ロッキングブロック２３０を詳細に示すブロック図である。図３を参照すれば、前記巨視ロッキングブロック２３０は、第１〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４を含む。前記第１アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１は、究極的には前記感知クロック信号（ＴＣＬＫ）（図２参照）の奇数番目サイクルの立ち上がりエッジを前記バッファリングクロック信号（ＢＣＬＫ）の奇数番目サイクルの立ち上がりエッジにロッキングさせるために、第１アナログ出力クロック信号（ＡＰＣＬＫ（Ａ））を提供する。前記第２アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿２は、究極的に前記感知クロック信号（ＴＣＬＫ）の奇数番目サイクルの立ち下がりエッジを前記バッファリングクロック信号（ＢＣＬＫ）の奇数番目サイクルの立ち下がりエッジにロッキングさせるために、第２アナログ出力クロック信号（ＡＰＣＬＫ（Ｂ））を提供する。前記第３アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿３は、究極的に前記感知クロック信号（ＴＣＬＫ）の偶数番目サイクルの立ち上がりエッジを前記バッファリングクロック信号（ＢＣＬＫ）の偶数番目サイクルの立ち上がりエッジにロッキングさせるために、第３アナログ出力クロック信号（ＡＰＣＬＫ（Ｃ））を提供する。前記第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿４は、究極的に前記感知クロック信号（ＴＣＬＫ）の偶数番目サイクルの立ち下がりエッジを前記バッファリングクロック信号（ＢＣＬＫ）の偶数番目サイクルの立ち下がりエッジにロッキングさせるために、第４アナログ出力クロック信号（ＡＰＣＬＫ（Ｄ））を提供する。
【００３３】
図４は図３の前記第１〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４の一つを詳細に示す回路図である。図４を参照すれば、前記アナログシンクロナスミラーディレイ（ＡＳＭＤ）は、具体的に比較部４１０、第１および第２プレチャージ部４２０、４３０、第１および第２ディスチャージ部４４０、４５０、および第１および第２充電部４６０、４７０を備えている。
【００３４】
前記比較部４１０は、第１比較信号（ＶＣＯＭ１）の電圧レベルと前記第２比較信号（ＶＣＯＭ２）の電圧レベルを比較し、前記アナログ出力クロック信号（ＡＰＣＬＫ）を発生する。前記第１プレチャージ部４２０は、第１プレチャージ信号（／ＰＲＥ１）に応じて、前記第１比較信号（ＶＣＯＭ１）をプレチャージさせる。前記第２プレチャージ部４３０は、第２プレチャージ信号（／ＰＲＥ２）に応じて、前記第２比較信号（ＶＣＯＭ２）をプレチャージさせる。本実施形態の場合、前記第１比較信号（ＶＣＯＭ１）と前記第２比較信号（ＶＣＯＭ１）のプレチャージ電圧レベルは電源電圧（ＶＣＣ）である。
【００３５】
そして、前記第１プレチャージ信号（／ＰＲＥ１）と前記第２プレチャージ信号（／ＰＲＥ２）は相異した時点で活性化される信号で具現できる。この場合、前記第１比較信号（ＶＣＯＭ２）と前記第２比較信号（ＶＣＯＭ２）は、相異した時点で、前記電源電圧（ＶＣＣ）でプレチャージされる。また、前記第１比較信号（ＶＣＯＭ２）と前記第２比較信号（ＶＣＯＭ２）は、同一信号で具現されることもできる。この場合には、前記第１比較信号（ＶＣＯＭ２）と前記第２比較信号（ＶＣＯＭ２）は、同一時点で、前記電源電圧（ＶＣＣ）でプレチャージされる。本明細書においては、説明の便宜上、前記第１プレチャージ信号（／ＰＲＥ１）と前記第２プレチャージ信号（／ＰＲＥ２）は同一信号であるプレチャージ信号（／ＰＲＥ）で具現されるものと仮定する。
【００３６】
前記第１ディスチャージ部４４０は、第１基準入力信号（ＶＲＩＮ１）に応じて、前記第１比較信号（ＶＣＯＭ１）をディスチャージする。前記第２ディスチャージ部４５０は、第２基準入力信号（ＶＲＩＮ２）に応じて、前記第２比較信号（ＶＣＯＭ２）をディスチャージする。この時、前記第１ディスチャージ部４４０と前記第２ディスチャージ部４５０は同一の‘基準ディスチャージ能力’にディスチャージする。本明細書において、前記‘基準ディスチャージ能力’とは、前記第１基準入力信号（ＶＲＩＮ１）および第２基準入力信号（ＶＲＩＮ２）の電圧レベルが前記電源電圧（ＶＣＣ）である時、単位時間当りディスチャージされる前記第１および前記第２比較信号（ＶＣＯＭ１、ＶＣＯＭ２）の電荷量を意味する。
【００３７】
前記第１充電部４６０と前記第２充電部４７０はそれぞれ前記第１比較信号（ＶＣＯＭ１）と前記第２比較信号（ＶＣＯＭ２）の電荷を充電する。好ましくは、前記第１充電部４６０と前記第２充電部４７０は同一充電容量を有する。また、前記第１充電部４６０は前記第１比較信号（ＶＣＯＭ１）と連結される第１キャパシタＣ４６１を含み、前記第２充電部４７０は前記第２比較信号（ＶＣＯＭ２）と連結される第２キャパシタＣ４７１を含むことが望ましい。
【００３８】
また、図３を参照すれば、前記第１および前記第２基準入力信号（ＶＲＩＮ１、ＶＲＩＮ２）と前記第１および前記第２プレチャージ信号（／ＰＲＥ１、／ＰＲＥ２）は、前記バッファリングクロック信号（ＢＣＬＫ）と前記遅延クロック信号（ＤＣＬＫ）の論理組合せによって生成される信号であって、論理信号発生部２３１＿１〜２３１＿４から提供される。前記第１プレチャージ信号（／ＰＲＥ１）と前記第２プレチャージ信号（／ＰＲＥ２）は同一信号のプレチャージ信号（／ＰＲＥ）で具現される場合は、前記プレチャージ信号（／ＰＲＥ）が前記論理信号発生部２３１＿１〜２３１＿４から提供される。
【００３９】
前記第１〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４は同一構造で具現できるが、ただ入力される信号と出力される信号の連結関係でのみ違いがあるだけである。
【００４０】
したがって、図３および図４において、前記第１〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４のそれぞれに関連した入力信号と出力信号を区別して表すために、括弧の中に英文字Ａ、Ｂ、Ｃ、Ｄが固有の参照符号の後に付け加えられる。
【００４１】
図５ａ〜図５ｄは図４のアナログシンクロナスミラーディレイ（ＡＳＭＤ）の動作を説明するための図であって、それぞれ図３の第１〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４と作用する場合の動作を示す。
【００４２】
図５ａを参照して、前記第１アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１の動作および関連信号の動作を説明する。
【００４３】
まず、前記第１アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１の前記第１および前記第２基準入力信号（ＶＲＩＮ１（Ａ）、ＶＲＩＮ２（Ａ））と前記プレチャージ信号（／ＰＲＥ（Ａ））が前記第１論理信号発生部２３１＿１から提供される。この時、前記第１および前記第２基準入力信号（ＶＲＩＮ１（Ａ）、ＶＲＩＮ２（Ａ））と前記プレチャージ信号（／ＰＲＥ（Ａ））は、前記バッファリングクロック信号（ＢＣＬＫ）と前記遅延クロック信号（ＤＣＬＫ）の論理組合せによって生成できる。このような、前記第１および前記第２基準入力信号（ＶＲＩＮ１（Ａ）、ＶＲＩＮ２（Ａ））と前記プレチャージ信号（／ＰＲＥ（Ａ））の生成方法は、図５ａに示すように、当業者には自明なので、それに対する具体的な説明は省略する。参考として、信号２*ＢＣＬＫは、前記バッファリングクロック信号（ＢＣＬＫ）が同一デューティ（ｄｕｔｙ）を有するが、２倍の周期に拡張される信号を意味し、信号２*ＤＣＬＫは、前記遅延クロック信号（ＤＣＬＫ）が同一デューティ（ｄｕｔｙ）を有するが、２倍の周期に拡張される信号を意味する。
【００４４】
ついで、第１アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１の動作を説明する。時点ｔ１１で、前記プレチャージ信号（／ＰＲＥ（Ａ））が論理“Ｌ”となると、前記第１比較信号（ＶＣＯＭ１（Ａ））と前記第２比較信号（ＶＣＯＭ２（Ａ））が電源電圧（ＶＣＣ）でプレチャージされる。そして、時点ｔ１２で、前記プレチャージ信号（／ＰＲＥ（Ａ））が論理“Ｈ”となり、前記第１基準入力信号（ＶＲＩＮ１）が論理“Ｈ”となる。したがって、前記第１比較信号（ＶＣＯＭ１（Ａ））の電圧レベルは所定の‘基準ディスチャージ能力’に下降し始める。そして、前記第１比較信号（ＶＣＯＭ１（Ａ））の電圧レベルの下降は‘第１ディスチャージ区間（ｐＤＩＳ１）’の間持続され、前記第１比較信号（ＶＣＯＭ１（Ａ））は所定のディスチャージ電圧レベル（ＶＴＥＲ）になる。前記‘第１ディスチャージ区間（ｐＤＩＳ１）’で、前記第２基準入力信号（ＶＲＩＮ２（Ａ））は論理“Ｌ”を続いて維持するので、前記第２比較信号（ＶＣＯＭ２（Ａ））は電源電圧（ＶＣＣ）を継続して維持する。
【００４５】
そして、前記バッファリングクロック信号（ＢＣＬＫ）の二番目クロックの立ち上がりエッジと一致する時点ｔ１３で、前記第１基準入力信号（ＶＲＩＮ１（Ａ））は論理“Ｌ”になり、前記第１比較信号（ＶＣＯＭ１（Ａ））は前記ディスチャージ電圧レベル（ＶＴＥＲ）を維持する。そして、前記時点ｔ１３で、前記第２基準入力信号（ＶＲＩＮ２）が論理“Ｈ”になる。したがって、前記第２比較信号（ＶＣＯＭ２（Ａ））の電圧レベルは前記‘基準ディスチャージ能力’に下降し始める。そして、時点ｔ１４で、前記第２比較信号（ＶＣＯＭ２（Ａ））の電圧レベルは前記‘ディスチャージ電圧レベル（ＶＴＥＲ）’になり、前記第１比較信号（ＶＣＯＭ１（Ａ））の電圧レベルと同一になる。
【００４６】
ところが、前記第１比較信号（ＶＣＯＭ１（Ａ））と前記第２比較信号（ＶＣＯＭ２（Ａ））は共に前記‘基準ディスチャージ能力’にディスチャージされるので、前記時点ｔ１３から前記ｔ１４までの区間（ｐＤＩＳ２）の長さは前記第１ディスチャージ区間（ｐＤＩＳ１）の長さと同一になる。
【００４７】
そして、前記アナログ出力クロック信号（ＡＰＣＬＫ（Ａ））は前記感知クロック信号（ＴＣＬＫ）の３番目からの奇数番目クロックの立ち上がりエッジを提供する。この時、前記アナログ出力クロック信号（ＡＰＣＬＫ（Ａ））に対する前記感知クロック信号（ＴＣＬＫ）の遅延時間は前記電圧制御遅延ブロック２４０の第２伝送遅延時間（ｔｄ２）と前記第２遅延ミラー２５０の第２ミラーリング遅延時間（ｔＭＤ２）の和と同一である。よって、前記アナログ出力クロック信号（ＡＰＣＬＫ（Ａ））に対する前記感知クロック信号（ＴＣＬＫ）の遅延時間は前記第１ミラーリング遅延時間（ｔＭＤ１＝ｔＭＤ２＋ｔｄ２＝ｔｄ１＋ｔｄ２＋ｔｄ３）に相当する。（図３参照）
【００４８】
したがって、前記感知クロック信号（ＴＣＬＫ）の奇数番目クロックの立ち上がりエッジは前記バッファリングクロック信号（ＢＣＬＫ）の３番目以後の奇数番目クロックの立ち上がりエッジにロッキングされる。
【００４９】
ついで、図５ｂを参照すれば、前記第２論理信号発生部２３１＿２と前記第２アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿２によって、前記感知クロック信号（ＴＣＬＫ）の奇数番目クロックの立ち下がりエッジは前記バッファリングクロック信号（ＢＣＬＫ）の３番目以後の奇数番目クロックの立ち下がりエッジにロッキングされることが分かる。
【００５０】
そして、図５ｃを参照すれば、前記第３論理信号発生部２３１＿３と前記第３アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿３によって、前記感知クロック信号（ＴＣＬＫ）の偶数番目クロックの立ち上がりエッジは前記バッファリングクロック信号（ＢＣＬＫ）の３番目以後の偶数番目クロックの立ち上がりエッジにロッキングされることが分かる。
【００５１】
そして、図５ｄを参照すれば、前記第４論理信号発生部２３１＿４と前記第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿４によって、前記感知クロック信号（ＴＣＬＫ）の偶数番目クロックの立ち下がりエッジは前記バッファリングクロック信号（ＢＣＬＫ）の３番目以後の偶数番目クロックの立ち下がりエッジにロッキングされることが分かる。
【００５２】
このような前記第２〜第４論理信号発生部２３１＿２〜２３１＿４と前記第２〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿２〜２３３＿４の動作は、図５ａと関連して説明した前記第１論理信号発生部２３１＿１と前記第２アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１の動作を参照すれば、容易に理解することができる。したがって、本明細書においては、前記第２〜第４論理信号発生部２３１＿２〜２３１＿４と前記第２〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿２〜２３３＿４の動作についての具体的な説明は省略する。
【００５３】
そして、本明細書においては、前記アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４が、別個に具現される論理信号発生部２３１＿２〜２３１＿４から、第１基準入力信号（ＶＲＩＮ１）、第２基準入力信号（ＶＲＩＮ１）およびプレチャージ信号（ＰＲＥ）を提供する実施形態を例示して説明した。しかし、前記論理信号発生部２３１＿２〜２３１＿４を一つに統合して具現することができることは当業者には自明なことである。
【００５４】
また、図３を参照すれば、エッジ感知器２３５は、前記第１〜第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿２〜２３３＿４の前記アナログ出力クロック信号（ＡＰＣＬＫ（Ａ）、ＡＰＣＬＫ（Ｂ）、ＡＰＣＬＫ（Ｃ）、ＡＰＣＬＫ（Ｄ））を感知し、前記バッファリングクロック信号（ＢＣＬＫ）と同一のデューティおよび周期を有するアナログ同期クロック信号（ＡＳＣＬＫ）を生成する。
【００５５】
図６および図７はそれぞれ図３の前記エッジ感知器２３５の構成および動作を具体的に示す回路図およびタイミング図である。
【００５６】
図６および図７を参照すれば、前述したように、時点ｔ１４で、前記第１アナログシンクロナスミラーディレイ２３３＿１（図３参照）のアナログ出力クロック信号（ＡＰＣＬＫ（Ａ））が論理“Ｈ”に遷移する。すると、第１ＰＭＯＳトランジスタ６０１がターンオンされて、前記アナログ同期クロック信号（ＡＳＣＬＫ）は論理‘Ｈ’に遷移する。
【００５７】
そして、時点ｔ２４で、前記第２アナログシンクロナスミラーディレイ２３３＿２のアナログ出力クロック信号（ＡＰＣＬＫ（Ｂ））が論理“Ｈ”に遷移する。すると、第１ＮＭＯＳトランジスタ６０３がターンオンされて、前記アナログ同期クロック信号（ＡＳＣＬＫ）は論理‘Ｌ’に遷移する。
【００５８】
そして、時点ｔ３４で、前記第３アナログシンクロナスミラーディレイ２３３＿３のアナログ出力クロック信号（ＡＰＣＬＫ（Ｃ））が論理“Ｈ”に遷移する。すると、第２ＰＭＯＳトランジスタ６０５がターンオンされて、前記アナログ同期クロック信号（ＡＳＣＬＫ）はまた論理‘Ｈ’に遷移する。
【００５９】
そして、時点ｔ４４で、前記第４アナログシンクロナスミラーディレイ２３３＿４のアナログ出力クロック信号（ＡＰＣＬＫ（Ｄ））が論理“Ｈ”に遷移する。すると、第２ＮＭＯＳトランジスタ６０７がターンオンされて、前記アナログ同期クロック信号（ＡＳＣＬＫ）はまた論理‘Ｌ’に遷移する。
【００６０】
前記のようなエッジ感知器２３５の動作によって、前記アナログ同期クロック信号（ＡＳＣＬＫ）は前記バッファリングクロック信号（ＢＣＬＫ）と同一のデューティを有することになる。そして、前記感知クロック信号（ＴＣＬＫ）が、前記アナログ同期クロック信号（ＡＳＣＬＫ）に対して、前記第１ミラーリング遅延時間（ｔＭＤ１）だけ遅延されることは前述したとおりである。よって、前記感知クロック信号（ＴＣＬＫ）は前記バッファリングクロック信号（ＢＣＬＫ）に、３番目クロックから、すなわち２クロックのロッキング所要時間で、ロッキングされることが分かる。
【００６１】
図８は図２の内部クロック発生回路２００の動作タイミングを示す図であって、内部クロック信号（ＩＣＬＫ）が２クロックのロッキング所要時間で前記外部クロック信号（ＥＣＬＫ）にロッキングされることを示す。
【００６２】
図８を参照すれば、時点ｔ１５で、前記感知クロック信号（ＴＣＬＫ）が前記バッファリングクロック信号（ＢＣＬＫ）に巨視的にロッキングされることは前述したとおりである。
【００６３】
一方、前記外部クロック信号（ＥＣＬＫ）は、前記バッファリングクロック信号（ＢＣＬＫ）に対して、第１伝送遅延時間（ｔｄ１）だけ先立って連動される。そして、前記内部クロック信号（ＩＣＬＫ）も前記感知クロック信号（ＴＣＬＫ）に対して前記第１伝送遅延時間（ｔｄ１）だけ先立って連動される。よって、前記感知クロック信号（ＴＣＬＫ）が前記バッファリングクロック信号（ＢＣＬＫ）にロッキングされることは、前記内部クロック信号（ＩＣＬＫ）が前記外部クロック信号（ＥＣＬＫ）にロッキングされることを意味する。
【００６４】
したがって、本発明の内部クロック発生回路２００によれば、３番目クロックから、すなわち２クロックサイクル所要時間で前記内部クロック信号（ＩＣＬＫ）が前記外部クロック信号（ＥＣＬＫ）に巨視的にロッキングされる。その後、前記微細ロッキングブロック２６０と前記電圧制御遅延ブロック２４０によって、前記内部クロック信号（ＩＣＬＫ）が前記外部クロック信号（ＥＣＬＫ）に精密にロッキングされる。
【００６５】
したがって、本発明の内部クロック発生回路２００を用いることで、前記感知クロック信号（ＴＣＬＫ）を前記バッファリングクロック信号（ＢＣＬＫ）に対し、巨視的なロッキングなしに直ちに精密にロッキングする従来技術に比べ、ロッキングに必要となる時間が著しく減少する。
【００６６】
ところが、本発明の第１実施形態による内部クロック発生回路２００は、前記外部クロック信号（ＥＣＬＫ）の周波数に変化による動作領域が狭いという問題点を有する。
【００６７】
すなわち、第１実施形態による内部クロック発生回路２００に含まれるアナログシンクロナスミラーディレイ（ＡＳＭＤ）は、図４に示すように、固定された‘基準ディスチャージ能力’を有する。
【００６８】
したがって、前記外部クロック信号（ＥＣＬＫ）の周期が相当な長さになる場合、すなわち前記外部クロック信号（ＥＣＬＫ）が低周波信号の場合は、第１比較信号（ＶＣＯＭ１）のディスチャージ電圧（ＶＴＥＲ）が接地電圧（ＶＳＳ）と同一になることができる。そして、前記第１比較信号（ＶＣＯＭ１）が前記接地電圧（ＶＳＳ）に到逹する時点が、前記第２比較信号（ＶＣＯＭ２）がディスチャージされ始める時点、すなわち時点ｔ１３（図５ａ参照）より先に来ることができる。このような場合、区間（ｐＤＩＳ１）と区間（ｐＤＩＳ２）の長さは互いに異なることになり、結果的に前記内部クロック信号（ＩＣＬＫ）は前記外部クロック信号（ＥＣＬＫ）にロッキングされることができない。
【００６９】
また、前記外部クロック信号（ＥＣＬＫ）の周期が非常に短くなる場合、すなわち前記外部クロック信号（ＥＣＬＫ）が高周波信号の場合は、第１比較信号（ＶＣＯＭ１）のディスチャージ電圧（ＶＴＥＲ）と電源電圧（ＶＣＣ）の差は非常に小さくなる。このような場合、前記第１比較信号（ＶＣＯＭ１）と前記第２比較信号（ＶＣＯＭ２）の電圧レベルの比較に相当な難しさがある。
【００７０】
このような第１実施形態による内部クロック発生回路２００の問題点を解決しようと提案したものが本発明の第２実施形態による内部クロック発生回路である。
【００７１】
（第２実施形態）
【００７２】
図９は本発明の第２実施形態による内部クロック発生回路９００を示すブロック図である。図９の内部クロック発生回路９００は、図２の内部クロック発生回路２００とほとんど類似しているが、巨視ロッキングブロック９３０がディスチャージ制御信号（ＤＩＳＣＯＮ）によって制御されるという点で違いがある。好ましくは、図９の内部クロック発生回路９００は前記ディスチャージ制御信号（ＤＩＳＣＯＮ）を発生するディスチャージ制御信号発生ブロック９８０を含む。
【００７３】
前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は、究極的に前記外部クロック信号（ＥＣＬＫ）の１番目クロックの周波数によって論理状態が制御される信号であって、前記巨視ロッキングブロック９３０を制御する。結果的に、前記巨視ロッキングブロック９３０での前記アナログシンクロナスミラーディレイ（ＡＳＭＤ’）の‘基準ディスチャージ能力’は前記外部クロック信号（ＥＣＬＫ）の周波数変化に対応して能動的に可変することになる。
【００７４】
図９の内部クロック発生回路９００のその他の構成要素の構成および動作は図２の内部クロック発生回路２００と同一である。したがって、本明細書においては、それについての具体的な説明は省略する。
【００７５】
図１０は図９の巨視ロッキングブロック９３０を詳細に示すブロック図である。図１０に示す巨視ロッキングブロック９３０も図３に示す巨視ロッキングブロック２３０とほとんど同一であるが、‘基準ディスチャージ能力’が制御されるという点で違いがある。すなわち、巨視ロッキングブロック２３０に含まれるアナログシンクロナスミラーディレイ（ＡＳＭＤ）２３３＿１〜２３３＿４の‘基準ディスチャージ能力’は固定される。一方、巨視ロッキングブロック９３０に含まれるアナログシンクロナスミラーディレイ（ＡＳＭＤ’）９３３＿１〜９３３＿４の‘基準ディスチャージ能力’は前記ディスチャージ制御信号（ＤＩＳＣＯＮ）によって制御される。したがって、アナログシンクロナスミラーディレイ（ＡＳＭＤ’）９３３＿１〜９３３＿４の‘基準ディスチャージ能力’は前記外部クロック信号（ＥＣＬＫ）の周波数変化に対応して能動的に可変することになる。
【００７６】
図１０の巨視ロッキングブロック９３０のその他の構成要素の構成および動作は図３の巨視ロッキングブロック２３０と同一のであるので、本明細書においては、それについての具体的な説明は省略する。
【００７７】
図１１は図１０のアナログシンクロナスミラーディレイ（ＡＳＭＤ’）９３３＿１〜９３３＿４の一つを詳細に示す回路図である。図１１を参照すれば、前記アナログシンクロナスミラーディレイ（ＡＳＭＤ’）は、具体的に、比較部１１１０、第１および第２プレチャージ部１１２０、１１３０、第１および第２ディスチャージ部１１４０、１１５０、および第１および第２充電部１１６０、１１７０を備えている。
【００７８】
図１１の前記アナログシンクロナスミラーディレイ（ＡＳＭＤ’）の比較部１１１０、第１および第２プレチャージ部１１２０、１１３０、および第１および第２充電部１１６０、１１７０は、図４の前記アナログシンクロナスミラーディレイ（ＡＳＭＤ’）の比較部４１０、第１および第２プレチャージ部４２０、４３０、および第１および第２充電部４６０、４７０と同一の構成および作用効果を有するので、本明細書においては、それについての具体的な説明は省略する。
【００７９】
そして、本明細書においては、図４の場合と違う前記第１および第２ディスチャージ部１１４０、１１５０を詳細に説明する。
【００８０】
前記第１ディスチャージ部１１４０は、第１基準入力信号（ＶＲＩＮ１）に応じて、前記第１比較信号（ＶＣＯＭ１）をディスチャージする。前記第２ディスチャージ部４５０は、第２基準入力信号（ＶＲＩＮ２）に応じて、前記第２比較信号（ＶＣＯＭ２）をディスチャージする。この時、前記第１ディスチャージ部４４０と前記第２ディスチャージ部４５０の‘基準ディスチャージ能力’は前記ディスチャージ制御信号（ＤＩＳＣＯＮ）によって制御される。
【００８１】
前記第１ディスチャージ部１１４０は、具体的に、第１ディスチャージ手段１１４１および第１電流ソース１１４３を備え、前記第２ディスチャージ部１１５０は、具体的に、第２ディスチャージ手段１１５１および第２電流ソース１１５３を備えている。
【００８２】
前記第１ディスチャージ手段１１４１は、前記第１基準入力信号（ＶＲＩＮ１）に応じて、前記第１比較信号（ＶＣＯＭ１）の電荷をディスチャージさせる。そして、前記第２ディスチャージ手段１１４３は、前記第２基準入力信号（ＶＲＩＮ２）に応じて、前記第２比較信号（ＶＣＯＭ２）の電荷をディスチャージさせる。
【００８３】
前記第１電流ソース１１４３は、前記第１ディスチャージ手段１１４１から提供される前記第１比較信号（ＶＣＯＭ１）のディスチャージ電荷を前記‘基準ディスチャージ能力’で流れるようにする。そして、前記第２電流ソース１１５３は、前記第２ディスチャージ手段１１５１から提供される前記第２比較信号（ＶＣＯＭ１）のディスチャージ電荷を前記‘基準ディスチャージ能力’で流れるようにする。
【００８４】
ここで、前記第１電流ソース１１４３と第２電流ソース１１５３の‘基準ディスチャージ能力’は、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）に応じて、制御される。
【００８５】
すなわち、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）が論理‘Ｈ’の場合は、ＮＭＯＳトランジスタ１１４３ａ、１１５３ａがターンオンされて、前記‘基準ディスチャージ能力’は相対的に大きくなる。そして、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）が論理‘Ｌ’の場合は、ＮＭＯＳトランジスタ１１４３ａ、１１５３ａがターンオプされて、前記‘基準ディスチャージ能力’は相対的に小さくなる。
【００８６】
このように、前記‘基準ディスチャージ能力’は、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）の論理状態、すなわち前記外部クロック信号（ＥＣＬＫ）の周波数によって可変することになる。
【００８７】
図１２は図９のディスチャージ制御信号発生ブロック９８０を詳細に示すブロック図であり、前記ディスチャージ制御信号発生ブロック９８０は前記ディスチャージ制御信号（ＤＩＳＣＯＮ）を発生する。前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は前記巨視ロッキングブロック９３０の前記‘基準ディスチャージ能力’を制御する信号であり、究極的に、前記外部クロック信号（ＥＣＬＫ）の一番目クロックの周波数によって論理状態が制御される。
【００８８】
図１２を参照すれば、前記ディスチャージ制御信号発生ブロック９８０は、基準周波数発生部１２０１、開始クロック捕獲部１２０３および活性化幅比較部１２０５を備えている。
【００８９】
前記基準周波数発生部１２０１は、前記外部クロック信号（ＥＣＬＫ）の一番目クロックの立ち上がりエッジに応じて、所定の活性化幅を有する基準周波数信号（ＲＦＳＴ）を発生する。前記開始クロック捕獲部１２０３は、前記外部クロック信号（ＥＣＬＫ）の一番目クロックを捕獲して、クロック開始信号（ＦＩＣＫ）として発生する。
【００９０】
前記活性化幅比較部１２０５は、前記基準周波数信号（ＲＦＳＴ）と前記クロック開始信号（ＦＩＣＫ）を受信し、究極的に、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）を発生する。結果的に、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は前記基準周波数信号（ＲＦＳＴ）の活性化幅に対する前記クロック開始信号（ＦＩＣＫ）の活性化幅の大小関係による論理状態を有する。
【００９１】
図１３は図１２の前記基準周波数発生部１２０１を具体的に示す回路図である。図１３を図１５ａおよび図１５ｂとともに参照すれば、端子Ｎ１３０１の信号は、前記外部クロック信号（ＥＣＬＫ）の一番目クロックの立ち上がりエッジに応じて、論理“Ｌ”状態になり、以後は続けて論理“Ｌ”を維持する。そして、反転遅延手段１３０２は、前記端子Ｎ１３０１の信号を所定の制御遅延時間（ｔＣＯＮ）だけ反転遅延させて、端子Ｎ１３０３の信号として提供する。よって、前記基準周波数発生部１２０１の出力信号である前記基準周波数信号（ＲＦＳＴ）は前記制御遅延時間（ｔＣＯＮ）の活性化幅で１回活性する。
【００９２】
図１４は図１２の前記開始クロック捕獲部１２０３および活性化幅比較部１２０５を具体的に示す回路図である。図１４を図１５ａおよび図１５ｂとともに参照すれば、端子Ｎ１４０１は前記外部クロック信号（ＥＣＬＫ）の一番目クロックの立ち下がりエッジに応じて、論理“Ｈ”から論理“Ｌ”に遷移する。その後、端子Ｎ１４０１は論理“Ｌ”を続けて維持する。したがって、前記開始クロック捕獲部１２０３の出力信号である前記クロック開始信号（ＦＩＣＫ）は前記外部クロック信号（ＥＣＬＫ）の一番目クロックと同一になる。
【００９３】
そして、前記クロック開始信号（ＦＩＣＫ）は、前記基準周波数信号（ＲＦＳＴ）が論理“Ｈ”である区間で、伝送ゲート１４０２によって伝送される。そして、前記伝送ゲート１４０２の出力信号Ｎ１４０３は前記ディスチャージ制御信号（ＤＩＳＣＯＮ）に反転ラッチされる。
【００９４】
結果的に、図１５ａに示すように、前記外部クロック信号（ＥＣＬＫ）が高周波の場合、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は論理“Ｈ”になる。よって、前記巨視ロッキングブロック９３０のアナログシンクロナスミラーディレイ（ＡＳＭＤ’）の‘基準ディスチャージ能力’は相対的に大きくなり、本発明の内部クロック発生回路９００は、前記外部クロック信号（ＥＣＬＫ）が高周波に対応することができることになる。
【００９５】
また、図１５ｂに示すように、前記外部クロック信号（ＥＣＬＫ）が低周波の場合、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は論理“Ｌ”になる。よって、前記巨視ロッキングブロック９３０のアナログシンクロナスミラーディレイ（ＡＳＭＤ’）の‘基準ディスチャージ能力’は相対的に小さくなり、本発明の内部クロック発生回路９００は、前記外部クロック信号（ＥＣＬＫ）が低周波に対応することができることになる。
【００９６】
図１３および図１４において、信号（ＲＥＴ）は端子Ｎ１３０５を接地電圧（ＶＳＳ）でリセットさせる信号であって、前記外部クロック信号（ＥＣＬＫ）の一番目クロックが発生する前に発生するパルス信号である。
【００９７】
本発明の第２実施形態による内部クロック発生回路９００に含まれるアナログシンクロナスミラーディレイ（ＡＳＭＤ’）は、外部クロック信号（ＥＣＬＫ）の周波数変化に対応して、前記‘基準ディスチャージ能力’が能動的に可変される。したがって、前記アナログシンクロナスミラーディレイ（ＡＳＭＤ’）によれば、動作領域の幅が広いので、受信される外部クロック信号の周波数変化に能動的に対処することができる。よって、第２実施形態による内部クロック発生回路９００は、広い動作領域の外部クロック信号（ＥＣＬＫ）の周波数変化に能動的に対処することができる。
【００９８】
本発明は図面に示す一実施形態に基づいて説明したが、これは例示的なものに過ぎなく、本発明の技術分野での通常の知識を持った者であれば、この実施形態から多様な変形例および修正例が可能であることが理解可能であろう。
【００９９】
例えば、本明細書においては、第１比較信号と第２比較信号が電源電圧（ＶＣＣ）側にプレチャージされ、接地電圧（ＶＳＳ）側にディスチャージされるアナログシンクロナスミラーディレイの実施形態を示して説明した。しかし、第１比較信号と第２比較信号が接地電圧（ＶＳＳ）側にプレチャージされ、電源電圧（ＶＣＣ）側にディスチャージされるアナログシンクロナスミラーディレイの実施形態においても、本発明の技術的思想を実現することができることは当業者に自明なことである。
【０１００】
そして、本明細書において、巨視ロッキングブロックを四つのアナログシンクロナスミラーディレイとエッジ感知部を含むものとして説明したが、前記巨視ロッキングブロックが一つのアナログシンクロナスミラーディレイを含む実施形態によっても具現できることも当業者には自明なことである。
【０１０１】
また、本明細書においては、前記‘基準ディスチャージ能力’が一つのディスチャージ制御信号によって制御される実施形態を説明した。しかし、多数のディスチャージ制御信号を具現する実施形態においては、前記‘基準ディスチャージ能力’は多様な大きさに制御可能であることは当業者には自明なことである。
【０１０２】
また、第２実施形態のディスチャージ制御信号発生ブロック９８０は、外部クロック信号（ＥＣＬＫ）を受信し、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は前記外部クロック信号（ＥＣＬＫ）の一番目クロックの周波数によって論理状態が制御される実施形態を説明したが、前記ディスチャージ制御信号発生ブロック９８０が前記バッファリングクロック信号（ＢＣＬＫ）または前記遅延クロック信号（ＤＣＬＫ）を受信し、前記ディスチャージ制御信号（ＤＩＳＣＯＮ）は前記バッファリングクロック信号（ＢＣＬＫ）または前記遅延クロック信号（ＤＣＬＫ）の一番目クロックの周波数によって論理状態が制御される実施形態によっても、本発明の技術的思想が具現できることは当業者に自明な事実である。
【０１０３】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例を想定し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１０４】
本発明は、外部クロック信号に対する内部クロック信号のロッキング所要時間を短縮させる内部クロック発生回路と、前記内部クロック発生回路に適用され、動作領域の幅が広くて、受信されるクロック信号の周波数変化に能動的に対処可能なアナログシンクロナスミラーディレイに適用可能である。
【図面の簡単な説明】
【０１０５】
【図１】従来の内部クロック発生回路を示す図である。
【図２】本発明の第１実施形態による内部クロック発生回路を概略的に示すブロック図である。
【図３】図２の巨視ロッキングブロックを詳細に示すブロック図である。
【図４】図３の第１〜第４アナログシンクロナスミラーディレイの一つを詳細に示す回路図である。
【図５ａ】図４の第１アナログシンクロナスミラーディレイ（ＡＳＭＤ）の動作を説明するためのタイミング図である。
【図５ｂ】図４の第２アナログシンクロナスミラーディレイ（ＡＳＭＤ）の動作を説明するためのタイミング図である。
【図５ｃ】図４の第３アナログシンクロナスミラーディレイ（ＡＳＭＤ）の動作を説明するためのタイミング図である。
【図５ｄ】図４の第４アナログシンクロナスミラーディレイ（ＡＳＭＤ）の動作を説明するためのタイミング波形図である。
【図６】図３の前記エッジ感知器の構成および動作を具体的に示す回路図である。
【図７】図３の前記エッジ感知器の構成および動作を具体的に示すタイミング図である。
【図８】図２の内部クロック発生器の動作タイミングを示すもので、内部クロック信号（ＩＣＬＫ）が２クロックのロッキング所要時間で前記外部クロック信号（ＥＣＬＫ）にロッキングされることを示すタイミング図である。
【図９】本発明の第２実施形態による内部クロック発生回路を示すブロック図である。
【図１０】図９の巨視ロッキングブロックを詳細に示すブロック図である。
【図１１】図１０のアナログシンクロナスミラーディレイ（ＡＳＭＤ’）の一つを詳細に示す回路図である。
【図１２】図９のディスチャージ制御信号発生ブロックを詳細に示すブロック図である。
【図１３】図１２の前記基準周波数発生部を具体的に示す回路図である。
【図１４】図１２の前記開始クロック捕獲部および活性化幅比較部を具体的に示す回路図である。
【図１５ａ】図１２〜図１４の外部クロック信号（ＥＣＬＫ）が高周波の場合のタイミング図である。
【図１５ｂ】図１２〜図１４の外部クロック信号（ＥＣＬＫ）が低周波の場合のタイミング図である。
【符号の説明】
【０１０６】
１００  内部クロック発生回路
１３０  電圧制御遅延ブロック
１５０  遅延ミラー
１６０  微細ロッキングブロック
１６１  位相感知手段
１６３  電荷ポンピング手段
１６５  低周波数フィルター
２００、９００    内部クロック発生回路
２１０  出力バッファ
２２０  第１遅延ミラー
２３０、９３０    巨視ロッキングブロック
２３１＿１〜２３１＿４    第１〜第４論理信号発生部
２３３＿１〜２３３＿４、９３３＿１〜９３３＿４    第１〜第４アナログシンクラナスミラーディレイ
２３５  エッジ感知器
２４０  電圧制御遅延ブロック２４０
２５０  第２遅延ミラー
２６０  微細ロッキングブロック
２６１  位相感知器
２６３  電荷ポンプ
２６５  低周波数フィルター
２７０  出力バッファ
４１０、１１１０    比較部
４２０、１１２０  第１プレチャージ部
４３０、１１３０  第２プレチャージ部
４４０、１１４０  第１ディスチャージ部
４５０、１１５０  第２ディスチャージ部
４６０、１１６０  第１充電部
４７０、１１７０  第２充電部
６０１  第１ＰＭＯＳトランジスタ
６０３  第１ＮＭＯＳトランジスタ
６０５  第２ＰＭＯＳトランジスタ
６０７  第２ＮＭＯＳトランジスタ
９８０  ディスチャージ制御信号発生ブロック
１１４１  第１ディスチャージ手段
１１４３  第１電流ソース
１１４３ａ、１１５３ａ  ＮＭＯＳトランジスタ
１１５１  第２ディスチャージ手段
１１５３  第２電流ソース
１２０１  基準周波数発生部
１２０３  開始クロック捕獲部
１２０５  活性化幅比較部
１３０２  反転遅延手段
１４０２  伝送ゲート
【図１】
2006148887.tif 000003
【図２】
2006148887.tif 000004
【図３】
2006148887.tif 000005
【図４】
2006148887.tif 000006
【図５ａ】
2006148887.tif 000007
【図５ｂ】
2006148887.tif 000008
【図５ｃ】
2006148887.tif 000009
【図５ｄ】
2006148887.tif 000010
【図６】
2006148887.tif 000011
【図７】
2006148887.tif 000012
【図８】
2006148887.tif 000013
【図９】
2006148887.tif 000014
【図１０】
2006148887.tif 000015
【図１１】
2006148887.tif 000016
【図１２】
2006148887.tif 000017
【図１３】
2006148887.tif 000018
【図１４】
2006148887.tif 000019
【図１５ａ】
2006148887.tif 000020
【図１５ｂ】
2006148887.tif 000021