(57)【要約】【課題】低誘電率層間膜材料を用いた多層配線におけるスタックビアの熱応力歪みによる信頼性低下を予め防ぐことを可能とするスタックビアレイアウト設計方法および半導体装置を提供する。【解決手段】スタックビア設計レイアウト結果から温度変化による歪みによって故障発生可能性の高い危険スタックビア部を特定のスタックビア構造をもとに抽出し、その危険スタックビア部の温度変化歪み量を算出して所定の臨界歪み量を超える臨界スタックビアを抽出し、そのビアを含む領域に回路機能に変化を与えないように新規ビア構造を追加配置することで臨界スタックビアの歪み量を低減させて、信頼性の高いスタックビアのレイアウト結果を得る。また前記の特定のスタックビア構造を有しない半導体装置を構成する。【選択図】図１９
2006060072.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置の設計方法において、前記半導体装置の所定領域内の前記導電性スタックビアの設計レイアウト結果から、特定のレイアウト構造をもつ導電性スタックビアである特定構造スタックビアを抽出する特定構造スタックビア抽出工程と、前記半導体装置の設定温度の変化による前記特定構造スタックビアにおける歪み量の評価を行うスタックビア歪み量評価工程と、前記評価の結果をもとに所定の臨界歪み量の値を超える歪み量を有する臨界スタックビアを抽出する臨界スタックビア抽出工程と、前記臨界スタックビアを含む領域における新規ビア構造の追加配置を行うビア構造追加配置工程とを有することを特徴とする半導体装置の設計方法。
【請求項２】
前記特定構造スタックビア抽出工程で抽出される前記特定構造スタックビアは、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、パターン最小線幅の３倍以内の距離に存在する前記導電性スタックビアであることを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
前記スタックビア歪み量評価工程における、前記歪み量は、[数１]によって算出されることを特徴とする請求項１または２記載の半導体装置の設計方法。
【数１】
2006060072.tif 000013
ここで、ε：前記特定構造スタックビアのうちの評価対象スタックビアの歪み量  E1：導電性スタックビアの弾性定数  E2：絶縁膜の弾性定数  α1：導電性スタックビアの熱膨張係数  α2：絶縁膜の熱膨張係数  ΔT：温度変化量  n：半導体装置の設計のレイアウトにおいて、繰り返し配置される基本的な単位パターン領域である基本ユニットパターン領域または適宜設定される評価対象領域に含まれる前記特定構造スタックビアの本数  d：前記評価対象スタックビアのビア径  A：基本ユニットパターン領域の面積または評価対象領域の面積。
【請求項４】
前記ビア構造追加配置工程における前記新規ビア構造の追加配置は、前記臨界スタックビアが前記所定の臨界歪み量の値以下となり、かつ前記半導体装置の回路動作機能に変化を及ぼさないように、新規の導電性ビア、または導電性スタックビア、または配線層、またはその組合せによる追加配置であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の設計方法。
【請求項５】
絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置であって、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、少なくともパターン最小線幅の３倍より遠い距離に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体装置の設計方法及び半導体装置、特に低誘電率の層間絶縁膜層を貫通するスタックビアのレイアウト設計において、その信頼性を向上するように適正な配置を行うための設計方法及びその設計方法を反映した半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）半導体デバイスの高集積化とチップサイズの縮小化に伴い、半導体素子内部の配線の微細化および多層配線化が加速的に進められている。特にロジックデバイスでは配線遅延がデバイス信号遅延の支配的要因の一つとなりつつある。配線遅延は、配線抵抗と配線容量の積で決定されるので、配線遅延の低減のためには配線金属の低抵抗化と、配線間容量の低減が重要である。
【０００３】
配線金属の低抵抗化については、アルミニウム（Ａｌ）の代わりに銅（Ｃｕ）を用いる技術が確立されており、すでに製品化されている。一方配線容量の低減化については、層間絶縁膜として従来の酸化シリコン（ＳｉＯ2）に代えてより低誘電率膜を用いることが検討され、一部実用化されている。これらの低誘電率膜としては、アリルエーテル系有機材料やフルオロカーボン系が主に検討されている。これらの材料は誘電率が3.0〜2.3であり、従来のSiO2(誘電率が〜4)に比べてかなり低い。さらに次世代以降のシリコン（Ｓｉ）半導体デバイスで必要とされる低誘電率化を実現するには、これらの材料に空孔（ポーラス）を導入する手法が検討され、デバイス性能が大きく向上するものと期待されている。
【０００４】
しかし、低誘電率材料は、膜密度を低下させることによって低誘電率を達成しているため、従来のＳｉＯ2膜と比較すると機械的な強度が極めて弱い。また一般にこれらの低誘電率膜は熱膨張係数がＳｉＯ2の値（熱膨張係数が〜0.7ppm/K）よりもはるかに大きいことが知られている。
【０００５】
図１は、代表的な層間絶縁膜材料の、誘電率（Dielectric Constant - k）対熱膨張係数（Thermal Expansion Coefficient）における値をプロットしたものである。また同図に配線に用いられる銅（Copper）の熱膨張係数の値（16ppm/K）の位置を破線で示している。図から解るように、従来の層間絶縁膜の材料である、ノンドープ酸化ケイ素ガラス（USG : Un-doped Silicate Glass）やフッ素ドープ二酸化シリコン（F-doped SiO2）に比べ、ポリイミド（Polyimide）、ＳｉＯＣ（シリコンと酸素とカーボンの化合物）、そしてポーラス二酸化シリコン（Porous SiO2）、フッ素ドープポリイミド（F-PI）、ＳｉＬＫ（Dow Chemical社の登録商標）は誘電率が３．５以下と小さく、いわゆる低誘電率膜と言われる絶縁膜材料である。
【０００６】
しかし、それらは熱膨張係数に関しては3.6ppm/KのＳｉに比較して大きく、さらに、有力とされる低誘電率膜に関しては、16ppm/KのＣｕに比べても大きい場合が殆どとなっている。銅を配線材料として用いた場合、図中の銅（Copper）の破線よりも熱膨張係数の小さな誘電体材料においては、引っ張り応力（Tensile Stress）が、大きな材料においては、圧縮応力（Comp. Stress）が作用することとなる。
【０００７】
このような物性をもつ低誘電率膜を半導体デバイスの層間絶縁膜に用いようとすると、低誘電率膜中のＣｕなどの配線用金属に集中的に応力がかかり、デバイスの信頼性において非常に大きな問題が生じる。たとえば、配線形成のウエハープロセスでは、室温と高温（例えば400℃程度）との間の温度サイクルが何度も繰り返される。この際、Ｃｕと層間絶縁膜との間で熱膨張係数に大きな差があると、大きな熱ひずみ・熱応力が発生する。ある大きさ以上の熱歪みが加わると、配線材料の金属は塑性歪みを受け、所望の形状とは異なる形に永久変形してしまう。このことは、半導体デバイスの歩留まり低下や信頼性低下につながる。またこういった半導体デバイスを実際に使用した場合には、この半導体デバイスに加わる温度サイクルの負荷によって熱歪みが発生するが、この歪みが大きいと繰り返し負荷から生じる金属疲労により、内部金属の変形や断線に至る可能性がある。
【０００８】
さらに、それら低誘電率材料の弾性定数が、ＳｉＯ2が７２MPaに対して例えば、ＳｉＬＫが２．７MPaといった様に小さく、機械的に弱い低誘電率膜を用いた場合、プロセスアウト後のダイシング工程やワイヤボンディング工程において大きな機械的応力を受けた際に、弾性定数の大きな金属部分に集中的に応力がかかり、結果として、接着強度の弱さから剥離、クラッキングなどの問題が生じる。
【０００９】
以上述べた様に低誘電率材料の特性から、幾つかのストレスを受けた結果、界面での剥離、そして配線層のクラッキングを生じさせることとなるため、この問題を解決する方法として、例えばパッドに隣接するチップの周辺領域にスタックビアを有するメッシュ状相互接続構造を作製する方法の提案がなされている。[特許文献１]
このメッシュ構造によるビア強化方法の場合は、ビア周辺に一定程度の領域が確保できるチップの周辺などに形成することにより界面剥離などを防ぐのに有効と言える。しかし、この方法は、チップ内部など、つまり、一律のメッシュ構造などを形成する余裕の無い多層構造の内部のスタックビアなどに生じる強い応力とそれによって発生する障害を回避するには十分な方法とは言えない。このような問題が発生しうるスタックビアなどについてはレイアウト設計の段階で十分な対策を講じる必要がある。
【特許文献１】特開２００３−２４３４０１公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、上記の問題を解決するために、絶縁膜層として低誘電率膜とスタックビアを適用した多層配線構造を有する半導体装置の形成に際して、低誘電率膜の材質に応じたスタックビアの配置に関する評価判断基準を確立し、これに基づいて十分な機械的強度や耐温度サイクル性能を有する半導体装置の設計方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の設計方法は、絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置の設計方法において、前記半導体装置の所定領域内の前記導電性スッタクビアの設計レイアウト結果から、特定のレイアウト構造をもつ導電性スタックビアである特定構造スタックビアを抽出する特定構造スタックビア抽出工程と、前記半導体装置の設定温度の変化による前記特定構造スタックビアにおける歪み量の評価を行うスタックビア歪み量評価工程と、前記評価の結果をもとに前記導電性スタックビアの再配置を行うスタックビア再配置工程とを有することを特徴としている。
【００１２】
また、本発明の半導体装置は、絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置であって、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、少なくともパターン最小線幅の３倍より遠い距離に配置されていることを特徴としている。
【発明の効果】
【００１３】
本発明の半導体装置の設計方法は、とくに配線層の層間絶縁層に低誘電率膜を用いた場合に、応力や熱歪みが過度に集中しやすいスタックビアを特定することができる。そしてその特定したスタックビアにかかる歪みを算出することができ、その信頼性を損なう可能性のあるスタックビアに対して、その過度の歪みを低減させうるスタックビアの追加配置の位置等を見積もることができる。これによってスタックビアに集中する応力やひずみを効果的に低減し、信頼性の高い半導体装置を設計することができる。またそのようなスタックビアの歪みが過度に集中しないような半導体装置を作成することができる。
【発明を実施するための最良の形態】
【００１４】
（１）半導体デバイスのスタックビアに対する歪み量の算出
先ず、発明の低誘電率絶縁膜層を用いた多層配線構造における、スッタクビアに対する歪み量の算出方法について説明する。
【００１５】
図２は、歪み量算出のためのモデル図であり、算出のための基本領域内の構成を示す。材料１であるスタックビア中のビア部１０１（例えばＣｕ）が材料２である低誘電率層間膜部１０２で囲まれて、材料３である基板１０３に形成されていることを表す。材料１，２おのおのの熱膨張係数をα1とα2とし、またおのおのの弾性定数をE1とE2とする。材料１のビア径をd、また基本領域内のビア本数をnとする。また基本領域の面積をAとおく。今、上記の構造全体が温度変化ΔTを受けるものとする。その際に、温度変化ΔTによる材料1と2の熱ひずみはそれぞれ次の[数２][数３]のように表される。
【００１６】
【数２】
2006060072.tif 000003
【００１７】
【数３】
2006060072.tif 000004
こういった熱歪みが加わっても、現実の素子の形状を保つためにビア部１０１および層間膜部１０２の上端の位置は、図中の温度負荷をかける前のレベルL1から、温度負荷をかけた後のレベルL2に一致していなければならない。すなわちビア部１０１と層間膜部１０２のそれぞれに、図中に示す、力F1とF2が働いて、レベル２まで弾性変形を起こす。このときに生じる弾性ひずみの大きさは、力を面積と弾性定数で除したものであるので、以下の[数４][数５]のように表される。
【００１８】
【数４】
2006060072.tif 000005
【００１９】
【数５】
2006060072.tif 000006
ここで力の釣り合いからF1とF2の合計は0でなければならない（F1+F2=0）。熱ひずみと弾性ひずみを足した最終的な歪み量εは、材料１と２で等しくなければならないので、次の[数６]のようになる。
【００２０】
【数６】
2006060072.tif 000007
この式から力F1を求め、さらにこれを上式[数６]に代入すると、[数７]のようになる。
【００２１】
【数７】
2006060072.tif 000008
こうして、温度変化ΔTにともなう歪み量εが算出される。
【００２２】
（２）半導体デバイスのレイアウトと信頼度試験結果
（２−a）レイアウトの差異による信頼度試験結果への影響
次に、発明者が実施した、半導体デバイスのレイアウトとその評価用試作デバイス（TEG）の信頼度試験の結果との関係を以下に述べる。
【００２３】
図３は、TEGの配線レイアウト図のうちの、異なる2箇所の部分の配線レイアウトを示したものである。図３(a)は、ロジック回路部に相当する箇所であり、図３(b)は、メモリ回路部に相当する箇所を示す。実際には、レイアウト図はカラー表示及びカラーカードコピーされるため、デバイス各層の配線レイアウト等の状況は、層別に表示色を変えることで識別することができる。本図はそのカラー表示画面を白黒でハードコピーしたものである。
【００２４】
図３(a)、(b)とも、図から明らかなように、略同様のパターンの集合（白い破線で囲んで示している領域）が繰り返し、あるいは周期的にレイアウトされていることがわかる。その繰り返しレイアウトされるパターン集合（これを、基本ユニットパターンと称する）を、それぞれの基本ユニットパターンType A、Type Bとする。本実施例の場合、基本ユニットパターンType Aの面積は7.5×3.6μm2、基本ユニットパターンType Bの面積は0.48×1.32μm2である。また、図３(a)、(b)の基本ユニットパターンType A、Type B内には、それぞれにスタックビアが形成されており、本実施例の場合、基本ユニットパターンType A 内には楕円で囲んだ領域SB−Aに1個のスタックビアが、基本ユニットパターンType B 内には楕円で囲んだ領域SB−Ｂに３個のスタックビアがレイアウトされている。またこのレイアウトによる、TEGの層間誘電膜の構成は、下層には低誘電率層間膜であるＳｉＬＫからなる４層、その上に積層される中間層にはＳｉＯＣからなる４層、さらに上層にはＳｉＯ2からなる２層を用いている。
【００２５】
このTEGの信頼性試験として、温度サイクル試験を行い、基本ユニットパターンType A、Type B間による信頼性の違いを調べた。温度条件は、１５０℃と−６５℃間（即ち、温度差２１５℃）の繰り返しである。各温度における保持時間は約３０分、温度の昇降にかかる時間は条件によって異なるが、典型的には約３０分である。この試験結果を図４に示す。図中、横軸は１００cyc、２００cyc、３００cycでの温度サイクルの回数を表し、縦軸は故障率（３００cycの故障率を１としたときの任意単位）を表す。
【００２６】
この試験結果からわかるように、基本ユニットパターンType Bにおいては全く故障が起きていないのに対し、基本ユニットパターンType Aではオープン故障が多く、またサイクル時間と共に故障が増加している。この2つの回路箇所は前述のように、同じウエハー上に搭載されているので、ウエハープロセスや温度履歴、信頼性試験など、レイアウト以外の条件は全く同一である。
【００２７】
この故障の原因を調べると、Type Aのスタックビア部に変形が生じていることがわかった。しかしType Bのスタックビア部には全く変形部が見られなかった。以上の実験結果から、信頼性試験の温度サイクルによってType Aの特定のスタックビアに局所的に歪みが集中し、この繰り返し金属疲労によってTEGの故障が起きたことがわかった。
【００２８】
（２−b）実験結果の有限要素法による検証
上記の実験結果をさらに確かめるために、有限要素法を用いたスタックビア部の歪み分布の計算を実施した。有限要素法による計算には、汎用ソフトANSYSを用い、温度条件（１５０℃〜−６０℃）において、ビアにかかる歪み増分を求めるため、１５０℃において無応力状態を仮定し、１５０℃から−６０℃に温度降下した際にかかる歪み量とその分布を算出した。また計算モデルは、図３に示した設計レイアウトの基本ユニットパターンType A、Type Bから直接に座標を読み取って作成した。なお、この有限要素法によって得られた歪みの値と、前記の[数７]から導きだされる歪みの値は、傾向が一致することを確認している。
【００２９】
図５(a)、(b)に有限要素法を用いたスタックビア部の歪み分布の計算結果を示す。図５(a)は、基本ユニットパターンType Aのスタックビア部周辺の結果であって、同図中、ＳＶ−Ａと矢印表示した上下方向に連なる構成要素で示されるスタックビア部と、それに横方向に接続する下層側から１層目の配線ML1、さらに上層に向かって２、３、４、５層目のそれぞれ配線ML2、ML3、ML4、ML5の構成要素が示される。ANSYSを用いた有限要素法による歪み分布の計算結果は、通常、青色から赤色にいたる、色波長の短波長側から長波長側へとグラディエーションをつけて、弱い歪み部から強い歪み部へと、色によって歪み強度を区別してディスプレーにカラー表示することがでる。従って、これから、赤色に近い箇所ほど歪みが強くかかっている事が目視で判断できる。同図は、そのカラー表示結果の白黒ハードコピー図であるため明確にはその色の差は表示し得てはないが、図５(a)図中に、スタックビア部の矢印でＡ−Ｍａｘと示された箇所は他の箇所と異なって、ディスプレー上で赤色に表示され、歪みが最も大きい箇所であることが解った。計算によればこの歪みは、凡そ、０．０１３８３であった。この箇所はスタックビアに生じた変形箇所と合致する。それ以外のビア部（例えば、図中Ａ−Ａｖｅの箇所）では、最大歪み部分の歪み値の凡そ４０％程度の歪みしかかかっていないこともわかった。
【００３０】
図５(b)は基本ユニットパターンType Bのスタックビア部周辺の解析結果であって、同図中、ＳＶ−Ｂと矢印表示した上下方向に連なる構成要素で示されるスタックビア部と、それに横方向に接続する下層側から１層目の配線ML1、さらに上層に向かって２、３、４、５層目のそれぞれ配線ML2、ML3、ML4、ML5の構成要素が示される。図中にスタックビア部に矢印でＢ−Ｍａｘと示された箇所がこの場合の最大歪み部分であることがカラーディスプレー表示結果から解り、この歪み強度は、凡そ、０．００５４１１であることが解った。つまり基本ユニットパターンType Bのスタックビア部の場合、最大でも基本ユニットパターンType Aのスタックビア部の最大歪み値の凡そ４０％程度しかかかってないことが解った。
【００３１】
一般に、金属疲労による劣化は、繰り返し負荷の歪み量のｎ（ｎ＝２〜８）乗に比例することが解っている。[非特許文献１]
このため、歪みが他に比べて少しでも大きい箇所では金属疲労による劣化は急速に進行するので、集中的に破壊されやすい。このことが、特定ビアで変形（破壊）が生じ、それ以外では変形が見られないという故障の特徴と一致している。
【非特許文献１】例えば、日本機械学会編、「機械工学便覧」基礎編・材料力学  （２−c）信頼性試験結果への温度変化量の差異の影響  次に、先のTEGの信頼性試験において、基本ユニットパターンType Aに関し、負荷をかける温度サイクルの温度変化量（ΔＴ）を変えて故障率を測定した。その結果を図６に示す。図中、横軸は温度サイクル回数を表し、縦軸は故障率（５００ cycleでの故障率を１としたときの任意単位）を表す。
【００３２】
この結果から明らかのように、温度変化量（ΔＴ）が小さいほど故障の割合が小さくなる。このことは[数１]から予測されるとおりであり、Type Aであっても、最も歪みが大きくかかるビアの箇所であっても、そのことが成立する。
【００３３】
またこの表から、０．１％の割合で故障が発生するサイクル回数（０．１％故障サイクル寿命）を算出し、また各温度変化量（ΔＴ）に伴うスタックビアにかかる最大ひずみ量を算出し、両者の関係をグラフにしたのが図７である。
【００３４】
図７において、横軸が計算で算出された歪み量であり、縦軸が０．１％故障サイクル寿命＜サイクル数（任意単位）＞である。図中に、スタックビアが形成された基準ユニットパターンの種類（Type AおよびType B）の種別も示す。この図７から、スタックビアのひずみ量が小さくなると、寿命が急激に増加することがわかる。
【００３５】
先に示したType BでΔＴ＝２１５℃の場合には、温度サイクル試験（〜１０００cycle以上）でも故障が起きておらず、０．１%不良を見積もることができていない（図中の上向きの矢印の■の箇所）。これ以下の不良率を正確に見積もるにはさらに1桁近く（〜１００００cycle）試験を継続する必要があるが、これには非常に長い期間を要する。このように、実質的にはある「臨界歪み量」（本ケースの場合は、約０．００５）が存在し、このひずみ量以下にすることが、信頼性を確保する上で重要であることがわかる。
【００３６】
以上のことから、歪み量を低減し、「臨界歪み量」以下にして信頼性を向上するには、本発明によって、たとえば[数２]に基づいて、試験温度変化条件（ΔT）、材料の物性E1、E2に応じてスタックビア密度nを増やすこと（単位領域当たりのスタックビアの数を増やすこと）がスタックビアにかかる歪みの低減に効果的であり、この効果はType AとType Bとの比較から明らかである。
【００３７】
（２−d）スタックビアの構造と信頼性試験結果および危険スタックビア
更に、スタックビアの垂直方向の構造と信頼性試験結果の関連について調査した。図８に示すものは、上記の信頼性試験を行ったＴＥＧに含まれている３種類のスタックビアの構造を模式的に図示したものである。３種類とも、Ｓｉ基板上に４層のＳｉＬＫからなる低誘電体層を貫通する下層のＣｕスタックビア（ビア径０．１４μｍ）と、その上に２層のＳｉＯＣからなる低誘電体層を貫通する中間層のＣｕスタックビア（ビア径０．１４μｍ）で構成される。なお、各ビア間の横に広がる層はビアが接続する配線層の一部を表す。下層のスタックビアの構成に着目すると、Type 1はスタックビアが垂直に連結された構造、Type 2およびType 3はビアが横方向に一旦シフトして上のビアと連結された構造であるが、Type 2の場合はそのシフトの距離（ビア中心間距離）Ｐが、０．２６〜０．４μｍであるのに比して、Type 3の場合は距離Ｐが、０．５μｍ以上離れている構造である。
【００３８】
これら３種類のスタックビア構造に関して、スタックビア密度・上下の層間距離や材料・プロセスを全く同一にして形成し、信頼性試験（温度サイクル試験、ΔＴ＝２１５℃、１５０℃←→−６５℃、５００cycle）の故障率を比較した結果を図９に示す。横軸はType別を示し、縦軸はその故障率（任意単位）を示すが、この図から、下層スタックビアの上下に連結するビア中心間距離が０．５μｍ以上離れているType 3では故障は生じていないが、およそ０．４μｍ以内で連結されたスタックビアを有したType 1およびType 2の場合は故障が頻発している。すなわち、故障しやすさがスタックビアの構造（上下の連結構造）に大きく依存していることが解った。
【００３９】
そこで、この結果を理解するために、図１０に示すようなスタックビアの構造モデルを用いてビアにかかる歪み量を計算した。図中、右側の、Type modelに示した模式図の構造が計算モデルであり、接続されるスタックビアが、ビア間距離（ビアの中心間距離）Ｐでシフトしている（すなわち偏心度Ｐ）として、ビアにかかる歪み量を先に示した計算式を用い、また歪みを与える計算条件は上記の信頼度試験において用いられたものと同一条件で計算した。なお同図の左側に示すスタックビアの構造模式図Type 1は、偏心度Ｐがゼロの場合、すなわち図８、９のType 1に相当するものであることを示している。
【００４０】
図１１にType modelの計算結果を示す。横軸は偏心度、縦軸は歪み量（任意単位）である。なお、この場合、歪みの絶対量はΔＴに依存するので、最も歪み量の多いType 1の歪み量を１００％として規格化表現を行っている。この結果から、ビア間のシフト量が小さく、膜厚方向（層間絶縁膜を貫通する方向）にビアが直線的に連なった構造ほど歪み量が大きいことが解り、この傾向は図９の実験結果と合致している。
【００４１】
ただし、図９の実験結果では、シフト量（偏心度）が約０．４μｍ以上の場合は故障が起こっていないことから、故障しやすいスタックビアの構造としてはシフト量が０．４μｍ以下と考えることができる。ここでの計算は計算モデルのスケールに依存しておらず、例えば全体のサイズが１０倍になった場合でも計算自体は同一で、歪み量も同一となる。そのため、この計算結果と実験結果から、故障が起こりやすいスタックビアの構造（危険スタックビア構造）は、スタックビアを構成する全てのビアの中心が、概ねパターン最小線幅の３倍以内にあるものと規定することができる。例えばスタックビア径が最小線幅となり、概ね０．１３〜０，１４μｍのとき、許容されるシフト量は０．４μｍとなる。
【００４２】
デバイスを設計する段階で、各ビアの座標はレイアウト上で決まっており、その中でも同電位なもの（配線で接続されたもの）で、なおかつお互いのビア間の距離が最小線幅の３倍以内にあるスタックビアを抽出することは容易である。従って、この種の構造の危険を内包する危険スタックビアに先ず着目し、これらに関して歪み量を算出して行くことが有効な方法となる。
【００４３】
（２−ｅ）スタックビアの歪み量算出における計算領域の確定方法
先の図３に示したように、通常LSI配線のCADレイアウトはほぼ同じようなパターンが周期的に繰り返される領域がほとんどである。そのため歪み計算の対象となる領域はこの基本ユニットパターンを用いればよい。そうすることで、各基本ユニットパターン内の同じ位置にあるスタックビアを必要に応じて検討すればよく、設計工程を大幅に簡略化することが可能である。
【００４４】
しかしこのような周期構造がくずれる場合がある。図１２にその例を示す。図１２(a)はチップ２０１がサブブロック２０２からなり、サブブロック２０２の端部に近い領域を拡大したときのパターン配置の例が図１２(b)であり、この図中、(1)の領域は配線ダミー領域、2)の領域は回路領域の場合を表している。この図１２(b)の(1)から(2)の範囲の断面の模式図を図１２(c)に示す。すなわち右側(1)のパターン領域２０５が、配線ダミー２０３が形成された（スタックビアが形成されていない）領域であり、左側(2)が層を貫通してスタックビアが形成されているパターン領域２０４が回路領域である。こういったサブブロック２０２のパターン端部においてはパターンの周期性が無く、基本ユニットパターンを用いた計算領域の方法は適用できない。
【００４５】
そこでこういった領域において、歪み量を計算した結果を図１３に示す。図１３(a)は先の図１２(c)で示した図と同じであって、回路領域２０４には、図３(b)とほぼ同じ密度のスタックビアを配置したものとする。図１３(a)の回路領域２０４と配線ダミー領域２０５（スタックビアが入っていない領域）の境界から回路領域２０４方向、すなわち図中の矢印２０６方向に歪み量を計算した結果を図１３(b)に示す。図からわかるように、スタックビアが無い領域に近い範囲（端部からの距離が０に近い範囲）になると歪み量が急激に増加していることが解る。この歪み量の変化が起こる範囲はおよそ１０μｍであり、これは、本検討デバイスの多層配線層の厚さにほぼ相当する。このことは、スタックビアの有無による歪み量への影響範囲がおよそ多層配線層の厚さの範囲であることを示している。従って、周期的なパターンをもとに定める基本ユニットパターンが確定できない場合の歪み量の算定においては、配線層の厚さＬを用いて、Ｌ×Ｌの範囲で歪み量を計算することが妥当である。
【００４６】
（３）歪み量の評価を基にしたスタックビアの追加
（３−a）スタックビア追加の例
上記の様な方法で、構造上歪み量が大きいとみなされるスタックビアの抽出やその歪み量の計算による評価を行って、デバイス動作時に破壊が懸念されるスタックビアに関してそのスタックビアにかかる歪み量を低減させるためには、新規にスタックビアの追加配置を適切に行うことによって実現することができる。追加配置をする場合、基本ユニットパターン単位あるいは上記の様に多層配線厚さ程度の長さをもつ矩形を基準領域として設定し、その領域内でスタックビアを追加配置する。基準領域単位での追加配置の効果が確認できれば、以後は基準領域単位ごとに配置レイアウトを繰り返えせば良い。
【００４７】
新たなスタックビアの配置の例を以下に示す。図１４は、新たなスタックビアを追加配置する例であって、低誘電率層間膜部３０４とその上に形成されたＳｉＯＣ／ＳｉＯ2層間絶縁膜部３０３からなる多層配線層に当初の設計によるスタックビア３０１が形成されているとき、これらとは独立に、低誘率層間膜部３０４内で、回路とは関係ないところに、新たなスタックビア３０２を追加形成した例である。
【００４８】
図１５は、新たなビアを追加する例であって、低誘電率層間膜部３０４とその上に形成されたＳｉＯＣ／ＳｉＯ2層間絶縁膜部３０３からなる多層配線層に当初の設計によるスタックビア３０１が形成されているとき、回路変更を加えることなく新たなビア３０５のみを追加配置した場合、また同様に回路とは関係ない箇所に配線の延長とビアの追加をした例３０６である。図１４、１５いずれも、当初設計の低誘電率層間膜部３０４内のスタックビアにかかる歪み量を、回路変更することなく、低減することが可能となる。
【００４９】
図１６に、スタックビアの追加配置効果を有限要素法によって確認した例を示す。図に表示している状況は、すでに図５に示したものと同様であって、構成要素の色の違いによってスタックビアの歪み量の大小がわかる。また同図は、図５と同様に、低誘電率層間膜は下層４層であり、その上に接続形成されたスタックビアの層間膜は低誘電率層間膜ではない条件のもとで、スタックビアの歪み量分布を算出している。図１６(a)は、当初設計どおりのスタックビアの構成であり、最下層配線層Ｍ１から上に向かって、配線層Ｍ２、Ｍ３、Ｍ４（ここまでが、低誘電率層間膜使用）、Ｍ５、Ｍ６まで、縦に一本の貫通しているスタックビア構造（先に述べたType A）である。図中矢印で示した箇所が、最大歪み量部ＳＶａ−Ｍａｘであって、計算によると、〜０．０１３８３の歪み量がかかっている（先に述べたType Aと同一条件下で同一値）。この箇所が信頼性試験において変形する可能性が高い箇所である。これに対して、図１６(b)は、図に示すように配線層Ｍ１からＭ４にわたって全てにスタックビアを実質７本配置した例での有限要素法による歪み量分布を算出した結果であり、図中矢印で示した箇所がこの場合の最大歪み量部ＳＶｂ−Ｍａｘである。計算によると、〜０．０１２０８６の歪み量となって、約１３％の低減を実現することができた。なおこの例においては、この様な構成にしても、設計当初から配線層Ｍ３も同電位であるため、回路動作上の変更は無い。
【００５０】
（３−ｂ）一般的な再配置の方法
さらに一般論として以下の手法で効率的にスタックビアを配置するべき位置を算出するアルゴリズムを用いることが有効である。今、図１７のように本発明によって基本ユニットパターン領域を抽出し、その中の危険スタックビアＡ〜Ｃを抽出する。まず危険スタックビアＡに着目する。危険スタックビアＡは、周囲の層間膜によって歪みを受ける。逆に言えば、スタックビアＡの存在によってビア周囲の領域では、層間膜の影響を弱める働きをする。
【００５１】
そのため新たにスタックビアを追加する場合、できるだけＡから離れた位置で、ビア密度の少ないところに配置するのがよい。そこでこのＡの場合、領域内で最も遠い点４を選択する。同様のことをＢ（３を選択）、C（１を選択）についても行う。各頂点の座標を(xi、yi) (i=1〜4)としたとき、最も効率の良いスタックビアの位置は、各スタックビア（Ａ，Ｂ，Ｃ）にとって歪み低減に最も効率の良い位置の平均を取ればよい。すなわちこの場合、次に示す[数８]のようになる。
【００５２】
【数８】
2006060072.tif 000009
もちろん設計レイアウトの都合上、この位置にスタックビアを新設、あるいは一部のビアを追加してスタックビアとすることができない場合は、この(xm、ym)の位置に最も近い場所であって、スタックビアを新設、あるいはビアを追加してスタックビアとすることができる場所を選んで設置する。さらにスタックビアを追加する必要がある場合は、上記の操作を繰り返せばよい。もしも選択された頂点が重なるような場合、頂点iが選択された回数をniとすれば、[数９]で示される、重心位置、あるいはこの近傍で新たにスタックビアを置ける位置に配置するのがよい。
【００５３】
【数９】
2006060072.tif 000010
たとえば頂点1が2ヶ、頂点2が1ヶ、頂点3が3ヶ、頂点1が1ヶ選択されたならば、n1=2、n2=1、n3=3、n1=1となるので、[数１０]のようになる。
【００５４】
【数１０】
2006060072.tif 000011
このようなスタックビアの配置例を図１８に示す。このような位置を選択すれば、複数ある既存のスタックビアにとって、おのおの最も離れた点（頂点）の重心位置を計算していて、選択された領域の中において、既存のスタックビアによる支えの少ないところ、すなわちスタックビア密度の低い位置を明らかにし、ここの近傍に新たなスタックビアを設計すれば最も効果的である。
【００５５】
（４）本発明の設計方法
以上の様な実験結果、歪み量算出方法および検討結果から、特に低誘電率層間膜を用いたスタックビアを有する、信頼性の高い半導体装置の設計方法は、以下の様な手順で行うことができる。
【００５６】
図１９にその設計方法の手順のフローチャートを示す。先ず、Ｓ１（ステップ１、以下同様）で、設計する半導体装置の仕様書と、それから導出された当初の設計レイアウト結果を確認し、Ｓ２で、仕様書の中から低誘電率の層間膜を用いる配線層を確認し、使用する低誘電率膜の弾性定数、熱膨張係数を確認する。また通常の半導体デバイスのＣＡＤ設計レイアウトでは、ほぼ同じ基本ユニットパターンが周期構造をなして配置されている場合がほとんどであることから、この基本ユニットパターン領域（領域Ａ）を確認する。また基本ユニットパターン領域や周期パターン構造が得られない部分の設計にために、配線層の膜厚（Ｌ）を確認する。
【００５７】
Ｓ３で、設計レイアウトの中から、先ず第一の基本ユニットパターン領域（領域Ａ）を抽出する。Ｓ４でこの抽出領域の中から、先に述べたスタックビアの構造から判別できる、危険スタックビアを抽出する。
【００５８】
Ｓ５において、先に述べた計算式を用いて、抽出された危険スタックビアにかかる歪み量を算出する。そしてＳ６において、算出歪み量が基準値（臨界値）以下の場合は、Ｓ７において、対象半導体デバイスにおける、次の、新しい検討対象領域の抽出可能性の有無を調べ、例えば別の周期構造パターン領域が有る場合はＳ３へ戻る。
【００５９】
周期構造がとぎれ、基本ユニットパターン領域が選択できなくなったときは、非周期パターン領域（領域Ｌ×Ｌ、Ｌは配線層の厚さ）を順次選択していく。
【００６０】
Ｓ６で歪み量が基準値（臨界値）を超える場合は、Ｓ６で、先に述べた方法を用いてスタックビアの追加配置を行い、Ｓ３に戻って新たな領域を抽出する。以上のフローを繰り返し、新たに選択できる領域が無くなり、臨界値以下の歪み量でスタックビアの配置が設計されていることが確認されれば、この設計結果を、デバイスの全てのレイアウトに反映させて、本設計を終了し、これによって、信頼性の高い半導体装置の製作化が可能となる。
【００６１】
（５）本発明の半導体装置の作成
これまで述べてきた本発明の半導体装置の設計方法と検討結果を適用して、特に低誘電率層間膜を用いたスタックビアを有する、信頼性の高い半導体装置を形成することが可能となる。
【００６２】
すなわち、図１０、１１を用いて述べたように、本発明の半導体装置は、スタックビアの偏心度が、パターン最小線幅（これをビアの直径とする）より３倍より離れているように形成すればよい。あるいは、スタックビアの偏心度が、ビアの直径の３倍以内の距離にある場合は、そのスタックビアにおける最大歪み量がかかっているビア部の歪み量が、信頼性試験で要求される臨界値、例えば、ビアを銅、低誘電率層間膜をＳｉＬＫとしたとき、０．００５以下となるようにスタックビアを配置すればよい。
【００６３】
以下に、こういったスタックビアの形成実施例を示す。本形成実施例は、図８のType 3で示した、偏心度が十分大きい構造を持つスタックビアに関して述べる。ただしこの例では、スタックビアがＬ字状配線部を介して接続された構造となっているが、歪み量を低減するためにはＬ字状であることは本質的な事柄では無く、低誘電率層間膜を貫通して接続されるスタックビアの接続部が、ビア径の３倍より離れていることが重要であることは、これまで述べてきたことから明らかであろう。
【００６４】
図２０(a)は、図８のType 3で示したスタックビア部の鳥瞰図を改めて示したものである。図中Ｓｉ基板４０１上に、下層４０２側のＣｕスタックビアは、低誘電率層間膜としてＳｉＬＫを用い、中間層４０３側のＣｕスタックビアは、ＳｉＯＣを層間絶縁膜として用いる。配線層はＳｉ基板側から、Ｍ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、Ｍ４Ｌ（この４層はＳｉＬＫ層間膜）、およびＭ５Ｌ、Ｍ６Ｌからなり、ビアはＳｉ基板側から、Ｍ２Ｃ、Ｍ３Ｃ、Ｍ４Ｃ（この３段はＳｉＬＫ層間膜）、およびＭ５Ｃ、Ｍ６Ｃからなる。Ｍ２Ｌ部分でスタックビアが偏心しており、その距離４０４はビア径の３倍より長い（例えば、ビア径０．１４μｍのとき、距離４０４は０．５０μｍ）。
【００６５】
図２０(b)は、そのスタックビアの設計レイアウトを示しており、Ｌ形状の配線層Ｍ２Ｌの一方の端部に配線層Ｍ１ＬとビアＭ２Ｃが重なって表示され、他端部に配線層Ｍ３Ｌ〜Ｍ６ＬとスタックビアＭ３Ｃ〜Ｍ６Ｃが重畳表示されている。この図の、Ａ−Ｂに沿った断面をもとに、このスタックビアの形成工程を説明する。
【００６６】
図２１(a)は配線工程の最初の段階であり、第一配線層（Ｍ１Ｌ）を形成するための低誘電率膜５０３とＳｉＣ膜５０４を成膜した断面図である。配線工程の前には、トランジスタ、および配線につながるコンタクト形成の工程があるが、それらはそれぞれＳｉ基板５０１およびその上のＳｉＯ2層５０２の中に含まれており、図中には示していない。実施例では低誘電率膜５０３として、Dow Chemical社製のＳｉＬＫをスピンコートによって塗布し、さらに４００℃のベーキングを行って膜厚約２００ｎｍの層間絶縁膜を形成した。次いで、成膜温度４００℃でプラズマＣＶＤ( Chemical Vapor Deposition )法を用いて膜厚約５０ｎｍのＳｉＣ膜５０４を成膜した。
【００６７】
次に、図２１(b)に示すように、フォトリソグラフィーとエッチング工程により、幅１２０ｎｍの配線溝５０５を形成する。そして図２１(c)に示すように、ＴａあるいはＴａとＮからなるバリアメタルとシードＣｕ膜５０６を成膜後、電解メッキ法によってＣｕ５０７を配線溝５０５への埋め込みを行って成膜した。
【００６８】
その後、図２１(d)に示すように、ＳｉＣ膜５０４をストップ層として、ＳｉＣ膜５０４よりも上部にあるＣｕ５０７をＣＭＰ( Chemical Mechanical Polishing )工程によって除去する。この様にして第一配線層（Ｍ１Ｌ）５０８が形成される。
【００６９】
次に、その上に形成される最初のビア（Ｍ２Ｃ）と第二配線層（Ｍ２Ｌ）を同時にメッキ形成する工程に移る。先ず図２２(e)に示すように、Ｃｕの拡散防止膜となる、膜厚約５０ｎｍのＳｉＣキャップ層５０９を形成後、膜厚５５０ｎｍのＳｉＬＫ低誘電率膜５１０を形成し、その上に約５０ｎｍのＳｉＣ膜５１１を成膜する。
【００７０】
その後、２段階のフォトリソグラフィーとエッチング工程により、図２２(f)に示すように、ビア部（Ｍ２Ｃ）用溝５１２および配線部（Ｍ２Ｌ）用溝５１３の溝を形成する。この時、ビア部用溝（Ｍ２Ｃ）５１２の深さは約３００ｎｍでビア径は１２０ｎｍ、配線部（Ｍ２Ｌ）用溝５１３の配線幅は１２０ｎｍである。
【００７１】
以降、図２２(g)に示す、バリアメタルとシードＣｕ膜５１４とＣｕの電解メッキによる埋め込み５１５の形成は、先の第一配線層（Ｍ１Ｌ）５０８の工程と同じであり、また、図２２(h)に示すように、ＣＭＰ工程も同様に行ってビア部（Ｍ２Ｃ）５１６と配線部（Ｍ２Ｌ）５１７が同時形成される。
【００７２】
これらの工程を繰り返し行うことによって、図２３(i)に示すようなスタックビアを形成した。なお中間層のスタックビアにおける層間絶縁膜５１８としては、４００℃でのＣＶＤ法により成膜したＳｉＯＣを用いている。
【００７３】
図２３(j)には、図２０(b)のＣ−Ｄに沿った断面を示す。図中、ビア部（Ｍ３Ｃ）５１９が形成されており、さらにその上に、配線部、ビア部が積層され、スッタクビアが形成されていることが解る。以上のような工程により目的とするスタックビア構造をもつ半導体装置を形成することができた。
【００７４】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
【００７５】
（付記１）絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置の設計方法において、前記半導体装置の所定領域内の前記導電性スタックビアの設計レイアウト結果から、特定のレイアウト構造をもつ導電性スタックビアである特定構造スタックビアを抽出する特定構造スタックビア抽出工程と、前記半導体装置の設定温度の変化による前記特定構造スタックビアにおける歪み量の評価を行うスタックビア歪み量評価工程と、前記評価の結果をもとに所定の臨界歪み量の値を超える歪み量を有する臨界スタックビアを抽出する臨界スタックビア抽出工程と、前記臨界スタックビアを含む領域における新規ビア構造の追加配置を行うビア構造追加配置工程とを有することを特徴とする半導体装置の設計方法。
【００７６】
（付記２）前記特定構造スタックビア抽出工程で抽出される前記特定構造スタックビアは、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、パターン最小線幅の３倍以内の距離に存在する前記導電性スタックビアであることを特徴とする付記１または２記載の半導体装置の設計方法。
【００７７】
（付記３）前記絶縁層は、３．５以下の誘電率を有する低誘電率材料からなることを特徴とする付記１または２記載の半導体装置の設計方法。
【００７８】
（付記４）前記スタックビア歪み量評価工程における、前記歪み量は、[数１]によって算出されることを特徴とする付記１ないし３のいずれかに記載の半導体装置の設計方法。
【００７９】
【数１】
2006060072.tif 000012
ここで、ε：前記特定構造スタックビアのうちの評価対象スタックビアの歪み量  E1：導電性スタックビアの弾性定数  E2：絶縁膜の弾性定数  α1：導電性スタックビアの熱膨張係数  α2：絶縁膜の熱膨張係数  ΔT：温度変化量  n：半導体装置の設計のレイアウトにおいて、繰り返し配置される基本的な単位パターン領域である基本ユニットパターン領域または適宜設定される評価対象領域に含まれる前記特定構造スタックビアの本数  d：前記評価対象スタックビアのビア径  A：基本ユニットパターン領域の面積または評価対象領域の面積。
【００８０】
（付記５）前記適宜設定される評価対象領域はL×Lとし、ただし、Lは前記反動他装置の配線層の総膜厚を表す付記４記載の半導体装置の設計方法。
【００８１】
（付記６）前記ビア構造追加配置工程における前記新規ビア構造の追加配置は、前記臨界スタックビアが前記所定の臨界歪み量の値以下となり、かつ前記半導体装置の回路動作機能に変化を及ぼさないように、新規の導電性ビア、または導電性スタックビア、または配線層、またはその組合せによる追加配置であることを特徴とする付記１ないし５のいずれかに記載の半導体装置の設計方法。
【００８２】
（付記７）絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置であって、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、少なくともパターン最小線幅の３倍より遠い距離に配置されていることを特徴とする半導体装置。
【００８３】
（付記８）前記絶縁層は、３．５以下の誘電率を有する低誘電率材料からなることを特徴とする付記７記載の半導体装置。
【００８４】
（付記９）絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置であって、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、パターン最小線幅の３倍以下の距離に配置され、前記導電性スタックビアおよび配線層が銅で形成され、前記絶縁膜層がＳｉＬＫで形成されたとき、前記導電性スタックビアの中のビアの歪み量が０．００５を超えないように形成されていることを特徴とする半導体装置。
【図面の簡単な説明】
【００８５】
【図１】各種誘電率材料と熱膨張係数の関係
【図２】歪み量の数式を導出するためのモデル図
【図３】２種類の設計レイアウト図
【図４】温度サイクル試験結果（温度変化量２１５℃）
【図５】歪み量分布計算結果
【図６】温度変化量を変えたときのType Ａの温度サイクル故障率
【図７】歪み量と０．１％不良サイクル寿命の関係
【図８】３種のスタックビア構造
【図９】スタックビア構造と故障率の関係
【図１０】偏心度による歪み量計算のためのモデル図
【図１１】偏心度と歪み量の関係
【図１２】回路パターン端部のレイアウト模式図
【図１３】回路パターン端部での歪み量計算結果
【図１４】スタックビアの追加配置例
【図１５】ビア等の追加配置例
【図１６】スタックビアの追加配置と歪み量分布計算結果
【図１７】スタックビアの追加配置を説明する図（その１）
【図１８】スタックビアの追加配置を説明する図（その２）
【図１９】本発明の設計方法における設計手順フローチャート
【図２０】スタックビアを有する半導体装置の構造とレイアウトの説明図
【図２１】配線工程の説明する断面図（その１）
【図２２】配線工程の説明する断面図（その２）
【図２３】配線工程の説明する断面図（その３）
【符号の説明】
【００８６】
１０１材料１（ビア）
１０２材料２（低誘電率層間膜）
１０３材料３（基板）
２０１チップ
２０２サブブロック
２０３配線ダミー
２０４回路領域
２０５配線ダミー領域
２０６端部からの距離の方向
３０１スタックビア
３０２追加配置されたスタックビア
３０３ＳｉＯＣ／ＳｉＯ2層間絶縁膜部
３０４低誘電率層間膜部
３０５追加したビア
３０６配線の延長と追加したビア
４０１基板
４０２下層側スタックビア
４０３中間層側スタックビア
４０４スタックビアを構成するビア間の距離
５０１Ｓｉ基板
５０２ＳｉＯ2層
５０３低誘電率膜（ＳｉＬＫ）
５０４ＳｉＣ膜
５０５配線溝
５０６バリアメタルとシードＣｕ膜
５０７メッキＣｕ層
５０８第一配線層（Ｍ１Ｌ）
５０９ＳｉＣキャップ層
５１０低誘電率膜（ＳｉＬＫ）
５１１ＳｉＣ膜
５１２ビア部（Ｍ２Ｃ）用溝
５１３配線部（Ｍ２Ｌ）用溝
５１４バリアメタルとシードＣｕ膜
５１５メッキＣｕ層
５１６ビア部（Ｍ２Ｃ）
５１７配線部（Ｍ２Ｌ）
５１８層間膜（ＳｉＯＣ）
５１９ビア部（Ｍ３Ｃ）
【図１】
2006060072.tif 000014
【図２】
2006060072.tif 000015
【図３】
2006060072.tif 000016
【図４】
2006060072.tif 000017
【図５】
2006060072.tif 000018
【図６】
2006060072.tif 000019
【図７】
2006060072.tif 000020
【図８】
2006060072.tif 000021
【図９】
2006060072.tif 000022
【図１０】
2006060072.tif 000023
【図１１】
2006060072.tif 000024
【図１２】
2006060072.tif 000025
【図１３】
2006060072.tif 000026
【図１４】
2006060072.tif 000027
【図１５】
2006060072.tif 000028
【図１６】
2006060072.tif 000029
【図１７】
2006060072.tif 000030
【図１８】
2006060072.tif 000031
【図１９】
2006060072.tif 000032
【図２０】
2006060072.tif 000033
【図２１】
2006060072.tif 000034
【図２２】
2006060072.tif 000035
【図２３】
2006060072.tif 000036