(57)【要約】【課題】  Ｈｉｇｈ−ｋ膜を用い電気的膜厚の異なるゲート絶縁膜を同じ半導体基板表面に高い再現性の下に高精度にしかも簡便に形成する。【解決手段】  シリコン基板１のｎウェル層２表面部が素子分離領域３で区画され、周辺回路部のＭＩＳＦＥＴでは、膜厚４〜６ｎｍのベース酸化膜４およびその改質層である窒化層４ａ、Ｈｉｇｈ−ｋ膜５およびその改質層である窒化層５ａの積層膜で成る第１ゲート絶縁膜６が形成され、内部回路部のＭＩＳＦＥＴでは、膜厚１ｎｍ程度の下地膜１２およびその改質層である窒化層１２ａ、上記Ｈｉｇｈ−ｋ膜５およびその改質層である窒化層５ａの積層膜で成る第２ゲート絶縁膜１３が形成される。Ｈｉｇｈ−ｋ膜５は、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘあるいはＺｒＡｌＯｘの絶縁膜が好適となる。【選択図】  図１
2006060155.tif 000002
【特許請求の範囲】
【請求項１】
電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置であって、
前記半導体基板上に形成され、その表面が窒素含有層に改質された第１の酸化膜と、その表面が窒素含有層に改質された高誘電率絶縁膜とをこの順に積層した構造を含んで成る第１のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、
前記半導体基板上に形成され、前記第１の酸化膜の膜厚より薄くその表面が窒素含有層に改質された第２の酸化膜と、その表面が窒素含有層に改質された前記高誘電率絶縁膜とをこの順に積層した構造を含んで成る第２のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置であって、
前記半導体基板上に形成され、その表面が窒素含有層に改質された第１の酸化膜と、その表面が窒素含有層に改質された高誘電率絶縁膜と、前記第１の酸化膜の膜厚より厚い第２の酸化膜とをこの順に積層した構造を含んで成る第１のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、
前記第１の酸化膜と、前記高誘電率絶縁膜とをこの順に積層した構造を含んで成る第２のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、
を有することを特徴とする半導体装置。
【請求項３】
前高誘電率絶縁膜は、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）からなる群より選択された少なくとも一種の絶縁膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置の製造方法であって、
前記半導体基板表面に第１の酸化膜を形成する工程と、
第１のゲート絶縁膜の形成予定領域の前記第１の酸化膜をマスクで保護し第２のゲート絶縁膜の形成予定領域の前記第１の酸化膜を選択的にエッチング除去する工程と、
前記マスクを除去した後、前記第２のゲート絶縁膜の形成予定領域に前記第１の酸化膜より膜厚の薄い第２の酸化膜を形成する工程と、
前記第１の酸化膜および前記第２の酸化膜に窒化処理を施し前記第１の酸化膜表面および前記第２の酸化膜表面を窒素含有層に改質する工程と、
前記第１の酸化膜および前記第２の酸化膜を被覆する高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜に窒化処理を施し前記高誘電率絶縁膜の表面を窒素含有層に改質する工程と、
を有し、
前記第１の酸化膜と前記高誘電率絶縁膜の積層膜で第１のゲート絶縁膜を形成し、前記第２の酸化膜と前記高誘電率絶縁膜の積層膜で第２のゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置の製造方法であって、
前記半導体基板表面に第１の酸化膜を形成する工程と、
前記第１の酸化膜に窒化処理を施し前記第１の酸化膜表面を窒素含有層に改質する工程と、
前記第１の酸化膜を被覆する高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜に窒化処理を施し前記高誘電率絶縁膜の表面を窒素含有層に改質する工程と、
前記高誘電率絶縁膜を被覆する第２の酸化膜を形成する工程と、
第１のゲート絶縁膜の形成予定領域の前記第２の酸化膜をマスクで保護し第２のゲート絶縁膜の形成予定領域の前記第２の酸化膜を選択的にエッチング除去する工程と、
を有し、
前記第１の酸化膜、前記高誘電率絶縁膜および前記第２の酸化膜の積層膜で第１のゲート絶縁膜を形成し、前記第１の酸化膜と前記高誘電率絶縁の積層膜で第２のゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、詳しくは、半導体装置に形成された高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）から成る複数種類のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）およびその半導体基板上への形成方法に関する。
【背景技術】
【０００２】
半導体装置を構成するＭＩＳＦＥＴ等の半導体素子はスケーリング則に沿って微細化してきたが、近年、半導体装置の周辺回路部と内部回路部とで異なる駆動電圧を使用することが一般化している。そして、前者では比較的に高い電圧が印加されるため、膜厚の厚いゲート絶縁膜が形成され、後者ではその動作の高速化あるいは低消費電力化のために、膜厚の薄いゲート絶縁膜が形成される。
【０００３】
また、最近では、システム・オン・チップ（ＳｏＣ；System  on  Chip）と言われるように、デジタル回路（例えばロジック回路、メモリ回路）あるいはアナログ回路をシリコン半導体チップ上に混載させることによる半導体装置の多機能化あるいはシステム化が精力的に進められている。このような半導体装置にあっては、半導体装置は複数種の電圧でもって駆動される。そして、シリコン半導体チップ内には電気的膜厚の異なるゲート絶縁膜が形成され、半導体装置の各構成回路部にそれぞれ上記異なるゲート絶縁膜を有するＭＩＳＦＥＴが使用される。たとえば、ロジック回路部では材質が異なりシリコン酸化膜の換算膜厚の薄いゲート絶縁膜が形成され、メモリ回路部あるいはアナログ回路部では換算膜厚の厚いゲート絶縁膜が形成される。ここで、電気的膜厚の異なるゲート絶縁膜とは材質が同じで膜厚の異なるゲート絶縁膜、あるいは、材質又は比誘電率が異なるゲート絶縁膜のことであり、以下、簡便のためにシリコン酸化膜の換算膜厚で説明し換算膜厚が異なるゲート絶縁膜ともいう。
【０００４】
上述した膜厚の異なるゲート絶縁膜を形成するための従来の製造方法について図９を参照して具体的に説明する（以下、この場合を第１の従来例と記す）。この従来技術は、半導体素子の設計基準が１３０ｎｍ程度の半導体装置製品の量産技術として使用されている。
【０００５】
図９（ａ）に示すように、シリコン基板１０１の表面部に、周知の方法で浅いトレンチ分離（ＳＴＩ；Shallow  Trench  Isolation）による素子分離領域１０２を形成し、熱酸化により基板表面全体に厚さ６ｎｍ程度の第１のシリコン酸化膜１０３を形成する。ここで、図示しないがシリコン基板１０１表面にイオン注入を施しウェル領域あるいはチャネル領域を形成する。
【０００６】
次に、図９（ｂ）に示すように、フォトリソグラフィ技術によりレジストマスク１０４を形成し、レジストマスク１０４をエッチングマスクとし弗酸（ＨＦ）系化学薬液でのウェットエッチングを行い、マスク開口部の第１のシリコン酸化膜１０３を除去してシリコン基板１０１表面を露出させる。続いて、図９（ｃ）に示すように、レジストマスク１０４を除去し、シリコン基板１０１表面の所定の領域にのみ第１のシリコン酸化膜１０３を残す。
【０００７】
このようにした後、再度シリコン基板１０１の熱酸化を行い、例えば３ｎｍ程度の膜厚の薄い第２のシリコン酸化膜１０５を形成する。このとき、第１のシリコン酸化膜１０３は少し膜厚が増加し膜厚は７ｎｍ強になる。このようして、シリコン基板１０１表面に形成した膜厚の異なる第１のシリコン酸化膜１０３、第２のシリコン酸化膜１０５をゲート絶縁膜とし、後は図示しないが公知の方法でこれらのゲート絶縁膜上にゲート電極を形成し、更にソース・ドレイン拡散層を形成することで、上述したところの電気的膜厚の異なるゲート絶縁膜を有するＭＩＳＦＥＴが形成されるようになる。
【０００８】
上述した膜厚の異なるゲート絶縁膜を形成するための別の従来の製造方法（以下、第２の従来例と記す）について図９，１０を参照して説明する（例えば、特許文献１参照）。この第２の従来例は、半導体素子の設計基準が９０ｎｍ程度の半導体装置に適用できるものである。
【０００９】
図９（ａ）に示した工程では、上述したようにシリコン基板１０１上に素子分離領域１０２を形成し基板表面全体に熱酸化により１０ｎｍ程度の第１のシリコン酸化膜１０３を形成する。但し、この従来技術の場合では、第１のシリコン酸化膜１０３は後に完全に除去されて製品には残らない犠牲酸化膜となる。そして、第１のシリコン酸化膜１０３を通してイオン注入を行い、ウェル層およびチャネル領域（不図示）を形成する。続いて、第１の従来例と全く同様に図９（ｂ）、図９（ｃ）に示す工程を通して、シリコン基板１０１表面の一領域を露出させ、他領域にのみ第１のシリコン酸化膜１０３を残す。
【００１０】
次に、図１０（ａ）に示すように、ＮＯガスあるいはＮ２Ｏガス雰囲気中でアニール（熱酸窒化）を行い、シリコン基板１０１の上記露出した領域にシリコン酸窒化膜１０６を形成する。この熱酸窒化では、第１のシリコン酸化膜１０３も酸窒化されるが、第１のシリコン酸化膜１０３の膜厚が比較的に厚いために膜中に導入される窒素量は少ない。
【００１１】
次に、図１０（ｂ）に示すように、希弗酸処理により第１のシリコン酸化膜１０３を除去するように全面のウェットエッチング処理を施し第１のシリコン酸化膜１０３を完全に除去する。この希弗酸処理では、シリコン酸窒化膜１０６は膜中に高濃度の窒素を含んでいるために、そのエッチング速度は第１のシリコン酸化膜１０３のそれよりも小さく、この結果、シリコン酸窒化膜１０６の全部はエッチングされずに薄いシリコン酸窒化膜１０６ａとして残存するようになる。
【００１２】
そして、このようにした後、図１０（ｃ）に示すように、再度の熱酸化を行う。この熱酸化により、第１のシリコン酸化膜１０３を除去し露出したシリコン基板１０１表面では酸化速度が高く、良質の厚い第２のシリコン酸化膜１０８が形成される。これに対し、薄いシリコン酸窒化膜１０６ａが存在する領域では酸化速度は低く、膜中に窒素を含む薄い酸窒化膜１０７が形成されることなる。そして、このようにして得られた薄い酸窒化膜１０７および第２のシリコン酸化膜１０８が、それぞれＭＩＳＦＥＴのゲート絶縁膜として用いられる。
【００１３】
この方法では、第１の従来例のように、レジストマスク１０４で直接に被覆された第１のシリコン酸化膜１０３は、ゲート絶縁膜として使用されることがないために、ＭＩＳＦＥＴのゲート絶縁膜品質が向上するとしている。
【００１４】
膜厚の異なるゲート絶縁膜を形成するための従来の製造方法としては、この他にシリコン基板表面に窒素原子を導入する方法（以下、第３の従来例と記す）が提案されている。この方法は、窒素原子の導入によりシリコン基板表面の熱酸化速度が低くなることを利用した技術である。具体的には、シリコン基板表面領域にイオン注入等で窒素原子を選択的に導入した後に、シリコン基板に熱酸化を施すことで、窒素原子を導入したシリコン基板表面に薄いシリコン酸化膜を形成し、窒素原子を導入しないシリコン基板表面に厚いシリコン酸化膜を同時に形成する方法である。更には、シリコン基板表面の各領域に導入する窒素原子量を種々に変えることで、それに対応した種々の膜厚のシリコン酸化膜を基板表面に同時に形成する方法である。
【特許文献１】特開２００２−１１０８１２号公報（段落［００４４］〜［００５０］、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
半導体装置を構成する半導体素子の微細化は半導体装置の高性能化およびＳｏＣ化において最重要な技術事項であり、フォトリソグラフィ技術およびドライエッチング技術のような微細加工技術、薄膜形成技術等を含む半導体製造に用いられる製造技術が種々に研究開発され、現在の量産製造レベルの１３０ｎｍ〜９０ｎｍの製造技術から設計基準が６５ｎｍ更には４５ｎｍの製造技術に向けて精力的に進められている。ここで、設計基準６５ｎｍの製造技術では、駆動電圧０．９Ｖのデジタル回路領域に用いられる最も薄いゲート絶縁膜の膜厚は、換算膜厚で１．２ｎｍ程度あるいはそれ以下になってくる。
【００１６】
このように半導体素子の微細化が進みゲート絶縁膜の換算膜厚が薄くなってくると、第１，２，３の従来例で説明したシリコン酸化膜あるいは酸窒化膜のような窒素含有のシリコン酸化膜から成るゲート絶縁膜では、ＭＩＳＦＥＴの駆動において、ゲート絶縁膜中のリーク電流すなわちゲート漏れ電流が非常に多くなり、半導体装置の消費電力が増大すると共に、その誤動作の大きな要因になる。このゲート絶縁膜中のリーク電流値を抑制し低減させるためには、金属酸化膜のようなＨｉｇｈ−ｋ膜をゲート絶縁膜に適用することが必須になってくる。また、Ｈｉｇｈ−ｋ膜を適用したゲート絶縁膜において、換算膜厚の異なるゲート絶縁膜を同一チップ内に形成することも必須になってくる。ここで、Ｈｉｇｈ−ｋ膜は、二酸化シリコン膜（比誘電率３．９）よりも比誘電率の大きな絶縁膜であり、種々の金属酸化膜、金属シリケート、金属アルミネートの絶縁膜である。
【００１７】
しかし、これまでに、Ｈｉｇｈ−ｋ膜をＭＩＳＦＥＴのゲート絶縁膜に用い、換算膜厚の異なるゲート絶縁膜を同一チップ内に実用化レベルで適用できる具体的な提案はなされていない。その第１の理由は、一般にＨｉｇｈ−ｋ膜の熱的安定性が小さいために、半導体装置の製造工程における熱プロセスで膜の組成変化が生じ易く、半導体装置の製造プロセスとの整合性がとりにくいからである。その第２の理由は、Ｈｉｇｈ−ｋ膜がシリコン基板あるいはゲート電極を構成する多結晶シリコン膜と界面反応を起こし易く、その膜厚制御が難しくなるからである。そして、その第３の理由は、Ｈｉｇｈ−ｋ膜中のいわゆるボロン突き抜け生じ易く、特にｐチャネルＭＩＳＦＥＴの閾値制御が難しくなるからである。
【００１８】
本発明は、上述の事情に鑑みてなされたもので、ＭＩＳＦＥＴのゲート絶縁膜にＨｉｇｈ−ｋ膜を適用し、実用レベルにおいて電気的膜厚の異なるゲート絶縁膜をシリコン半導体チップ上に形成した半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、半導体装置にかかる第１の発明は、電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置であって、前記半導体基板上に形成され、その表面が窒素含有層に改質された第１の酸化膜と、その表面が窒素含有層に改質された高誘電率絶縁膜とをこの順に積層した構造を含んで成る第１のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、前記半導体基板上に形成され、前記第１の酸化膜の膜厚より薄くその表面が窒素含有層に改質された第２の酸化膜と、その表面が窒素含有層に改質された前記高誘電率絶縁膜とをこの順に積層した構造を含んで成る第２のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、を含む構成となっている。
【００２０】
あるいは、半導体装置にかかる発明は、電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置であって、前記半導体基板上に形成され、その表面が窒素含有層に改質された第１の酸化膜と、その表面が窒素含有層に改質された高誘電率絶縁膜と、前記第１の酸化膜の膜厚より厚い第２の酸化膜とをこの順に積層した構造を含んで成る第１のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、前記第１の酸化膜と、前記高誘電率絶縁膜とをこの順に積層した構造を含んで成る第２のゲート絶縁膜を有する絶縁ゲート電界効果トランジスタと、を含む構成となっている。
【００２１】
上記発明において、前高誘電率絶縁膜は、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）からなる群より選択された少なくとも一種の絶縁膜である。
【００２２】
そして、半導体装置の製造方法にかかる第１の発明は、電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置の製造方法であって、前記半導体基板表面に第１の酸化膜を形成する工程と、第１のゲート絶縁膜の形成予定領域の前記第１の酸化膜をマスクで保護し第２のゲート絶縁膜の形成予定領域の前記第１の酸化膜を選択的にエッチング除去する工程と、前記マスクを除去した後、前記第２のゲート絶縁膜の形成予定領域に前記第１の酸化膜より膜厚の薄い第２の酸化膜を形成する工程と、前記第１の酸化膜および前記第２の酸化膜に窒化処理を施し前記第１の酸化膜表面および前記第２の酸化膜表面を窒素含有層に改質する工程と、前記第１の酸化膜および前記第２の酸化膜を被覆する高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜に窒化処理を施し前記高誘電率絶縁膜の表面を窒素含有層に改質する工程と、を有し、前記第１の酸化膜と前記高誘電率絶縁膜の積層膜で第１のゲート絶縁膜を形成し、前記第２の酸化膜と前記高誘電率絶縁膜の積層膜で第２のゲート絶縁膜を形成する構成になっている。
【００２３】
あるいは、半導体装置の製造方法にかかる発明は、電気的膜厚の異なるゲート絶縁膜が同じ半導体基板上に形成された絶縁ゲート電界効果トランジスタを含んで成る半導体装置の製造方法であって、前記半導体基板表面に第１の酸化膜を形成する工程と、前記第１の酸化膜に窒化処理を施し前記第１の酸化膜表面を窒素含有層に改質する工程と、前記第１の酸化膜を被覆する高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜に窒化処理を施し前記高誘電率絶縁膜の表面を窒素含有層に改質する工程と、前記高誘電率絶縁膜を被覆する第２の酸化膜を形成する工程と、第１のゲート絶縁膜の形成予定領域の前記第２の酸化膜をマスクで保護し第２のゲート絶縁膜の形成予定領域の前記第２の酸化膜を選択的にエッチング除去する工程と、を有し、前記第１の酸化膜、前記高誘電率絶縁膜および前記第２の酸化膜の積層膜で第１のゲート絶縁膜を形成し、前記第１の酸化膜と前記高誘電率絶縁の積層膜で第２のゲート絶縁膜を形成する構成になっている。
【発明の効果】
【００２４】
本発明によれば、半導体装置を構成するＭＩＳＦＥＴのゲート漏れ電流を低減させるＨｉｇｈ−ｋ膜を用いた電気的膜厚の異なるゲート絶縁膜が、同一の半導体基板上に高い再現性の下に高精度にしかも簡便に形成できる。
【発明を実施するための最良の形態】
【００２５】
以下に、図面を参照して本発明の実施の形態の幾つかを詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の主要部の断面図であり、図２，３はその製造方法を示す工程別素子断面図である。ここでは、半導体素子の設計基準が６５ｎｍ〜４５ｎｍとなる技術世代について示す。この世代では、半導体装置の内部回路には電圧１Ｖ以下で動作するＭＩＳＦＥＴが形成され、そのゲート絶縁膜の膜厚は、シリコン酸化膜換算で１．２ｎｍ程度あるいはそれ以下になる。そして、半導体装置の周辺回路、例えば入出力回路には（電源）電圧１．５Ｖ〜３．３Ｖで動作するＭＩＳＦＥＴが形成され、そのゲート絶縁膜の膜厚は、シリコン酸化膜換算で３ｎｍ〜６ｎｍ程度になる。ここで、周辺回路は半導体装置により大きく異なるために、その駆動電圧およびゲート絶縁膜の膜厚の使用範囲に幅が生じてくる。
【００２６】
以下の説明ではｐチャネル型ＭＩＳＦＥＴについて説明するが、ｎチャネル型ＭＩＳＦＥＴも同様にして形成される。図１に示すように、例えばｐ導電型のシリコン基板１上の周辺回路部に相当する領域と内部回路部に相当する領域に、換算膜厚の異なるゲート絶縁膜を有する少なくとも２種類のＭＩＳＦＥＴが形成される。
【００２７】
すなわち、上記シリコン基板１表面部にｎウェル層２が形成され、ｎウェル層２の表面部がＳＴＩによる素子分離領域３で区画されている。そして、周辺回路部のＭＩＳＦＥＴでは、膜厚４〜６ｎｍのベース酸化膜４およびその表面が窒素含有層に改質された窒化層４ａ、Ｈｉｇｈ−ｋ膜５およびその表面が窒素含有層に改質された窒化層５ａの積層膜で成る第１ゲート絶縁膜６が形成されている。そして、第１ゲート絶縁膜６上に形成されたｐ導電型あるいはｎ導電型の不純物を含有する多結晶シリコン層７、およびシリサイド層８によりゲート電極９が構成され、上記第１ゲート絶縁膜６およびゲート電極９の側壁にはサイドウォール絶縁膜１０が設けられている。ここで、ベース酸化膜４はシリコン酸化膜で構成され、Ｈｉｇｈ−ｋ膜５は、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）から成る膜厚が２〜３ｎｍの絶縁膜が好適である。あるいは、Ｈｉｇｈ−ｋ膜５は、上記高誘電率絶縁膜のうち２種類以上の絶縁膜を選択し積層した積層構造の絶縁膜で構成されても良い。そして、ｎウェル層２表面部にソース・ドレイン拡散層１１およびシリサイド層８から成るソース・ドレイン領域が設けられている。
【００２８】
一方、内部回路部のＭＩＳＦＥＴでは、膜厚１ｎｍ程度の下地膜１２およびその表面が窒素含有層に改質された窒化層１２ａ、上記Ｈｉｇｈ−ｋ膜５およびその表面の改質層である窒化層５ａの積層膜により第２ゲート絶縁膜１３が形成され、この第２ゲート絶縁膜１３上に上述した多結晶シリコン層７およびシリサイド層８が設けられている。そして、第２ゲート絶縁膜１３およびゲート電極９の側壁にはサイドウォール絶縁膜１０が設けられ、ｎウェル層２表面部にソース・ドレイン拡散層１１およびシリサイド層８から成るソース・ドレイン領域が設けられている。上記ＭＩＳＦＥＴの第２ゲート絶縁膜１３において、下地膜１２は、その基本構造はシリコン酸化膜構造になっており、ｎウェル層２表面においてＨｉｇｈ−ｋ膜５とシリコン基板１との間に介在し、ボロン突き抜け防止とキャリア電荷（正孔）の表面移動度改善等の機能を有している。
【００２９】
次に、本発明にかかる上記半導体装置の製造方法をについて、図２，３を参照して説明する。ここで、図１と同じものは同一符号で示している。
【００３０】
ｐ導電型のシリコン基板１の表面部にｎウェル層２を形成し、ｎウェル層２の表面部にＳＴＩの素子分離領域３を形成し、シリコン基板１表面に５ｎｍ程度のベース酸化膜４を熱酸化で形成する。（図２（ａ））。
【００３１】
次に、公知のフォトリソグラフィ技術により、半導体装置の周辺回路部に相当する領域にレジストマスク１４を形成し、レジストマスク１４をエッチングマスクとし、純水による２ｖｏｌ％希釈の希弗酸でのウェットエッチング処理を施し、内部回路部に相当する領域に形成されているベース酸化膜４を除去して、内部回路が形成される領域となるシリコン基板１のｎウェル層２表面を露出させる（図２（ｂ））。
【００３２】
続いて、レジストマスク１４を除去しシリコン基板１表面の洗浄を行う。この洗浄工程では、シリコン基板１表面のパーティクル除去が必要になるためにアンモニア（ＮＨ４ＯＨ）水と過酸化水素（Ｈ２Ｏ２）水と純水との混合液（ＡＰＭ）のような化学薬液中での洗浄を行うと良い。あるいは、硫酸（Ｈ２ＳＯ４）溶液と過酸化水素（Ｈ２Ｏ２）水と純水との混合液（ＳＰＭ）、塩酸（ＨＣｌ）溶液と過酸化水素（Ｈ２Ｏ２）水と純水との混合液（ＨＰＭ）のような化学薬液を用いた洗浄でも良い。
【００３３】
次に、０．１ｖｏｌ％の希弗酸にシリコン基板１を１秒程度のあいだ浸漬し、シリコン基板１表面を水素原子で被覆させる。この被覆処理により、空気中でのシリコン基板１表面の自然酸化は進行し難くなる。しかし、シリコン基板１の保管時間と共に上記水素原子は剥がれ自然酸化膜がシリコン基板１の露出表面に形成してくるので、上記洗浄あるいは被覆処理の後は、シリコン基板１の保管は窒素ガスのような不活性ガスを充満させた空間で行い、シリコン基板１と空気との接触をできるだけ回避するのが良い。
【００３４】
そして、時間をあけることなく、希釈酸素の雰囲気における熱酸化あるいは低温（例えば、３００℃温度）でのプラズマ酸化を行い、膜厚が１ｎｍ程度の下地膜１２を形成する。ここで、下地膜１２はシリコン酸化膜である（図２（ｃ））。
【００３５】
次に、プラズマ窒化法によりベース酸化膜４および下地膜１２の表面を窒化し、これらのシリコン酸化膜表面を改質し窒素含有層として窒化層４ａおよび１２ａを形成する（図２（ｄ））。このプラズマ窒化法では、原料ガスであるＮ２ガス、Ｎ2Ｏ、ＮＯ、Ｎ2Ｈ2、ＮＨ3ガスのＥＣＲ（Electron  Cyclotron  Resonance）でのプラズマ励起、ＩＣＰ（Inductively  Coupled  Plasma）、（マグネトロン型）ＲＦプラズマまたはヘリコン波プラズマでの励起により窒素の活性種を生成し、この活性種を上記シリコン酸化膜の表面に曝露させる。上記活性種には窒素原子イオン、分子イオンあるいは中性ラジカル等が含まれるが、ここで、活性種に窒素の中性ラジカルのみを取り出して窒化層４ａ、１２ａを形成すると好適である。例えば、プラズマ励起室で形成した窒素の活性種のうち、寿命の比較的長い中性ラジカルをダウンフロー方式で取り出し、この中性ラジカルを上記ベース酸化膜４および下地膜１２表面に照射する。このようにして、中性ラジカルとシリコン酸化膜表面の反応で窒化層４ａ、１２ａを形成すると良い。
【００３６】
上記窒素の中性ラジカルを用いたプラズマ窒化の方法であると、窒素の活性種が一種類に制御されるために、形成される窒化層４ａ、１２ａ中の窒素濃度および窒化層の深さが高精度に制御できるようになる。また、この方法はいわゆるリモートプラズマ手法であり、上記イオン照射あるいはプラズマ発光照射を防止できるために、ベース酸化膜４中および下地膜１２中の照射損傷が大幅に低減し、高品質のゲート絶縁膜を確保することができる。
【００３７】
ここで、活性種がＮ2Ｈ2、ＮＨ３ガスのように水素を含む原料ガスのプラズマ励起により生成されると、上記窒化層およびシリコン酸化膜内に水素が多量に混入し膜質を低下させる。そこで、この場合には、上記プラズマ窒化後に不活性ガス中での熱処理を施し膜中の水素を脱離させることが好ましい。
【００３８】
上述したプラズマ窒化法において、ベース酸化膜４および下地膜１２内への窒素の導入量あるいは導入深さは、プラズマ励起の電力パワーのようなプラズマ処理条件あるいは処理時間によって容易に制御できる。図４に窒化層１２ａでの窒素分布の一例を示す。ここで、上記プラズマ窒化は、Ｎ２ガスをＥＣＲでプラズマ励起しダウンフロー方式で窒素の中性ラジカルを下地膜１２表面に照射して行った。図４は、窒化層１２ａのＸＰＳ（Xray Photoelectron Spectroscopy）分析により得られた窒素分布図である。図４から判るように窒化層１２ａの表面の窒素濃度は１５ａｔ．％〜２０ａｔ．％であり、表面から深くなるほど窒素濃度は減少し、１ｎｍより深い領域には窒素は存在しなくなる。したがって、下地膜１２とｎウェル層２の界面には窒素はほとんど存在しない。
【００３９】
次に、ベース酸化膜４および下地膜１２を被覆するように全面にＨｉｇｈ−ｋ膜５を堆積させる。Ｈｉｇｈ−ｋ膜５として、例えば比誘電率が１０〜２０になるところの、ＨｆＡｌＯｘ、ＨｆＳｉＯｘあるいはＨｆＯ２の薄膜を形成する。このようなＨｉｇｈ−ｋ膜の成長にはＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いることが好ましい。例えば、Ｈｉｇｈ−ｋ膜としてＨｆＡｌＯｘを上記ＡＬＤ法を用いて成膜する場合には、基板温度が３００℃、成膜の原料物質として四塩化ハフニウム（ＨｆＣｌ４）とトリメチルアルミニウム（ＴＭＡ）を用い、水蒸気（Ｈ２Ｏ）またはオゾン（Ｏ３）を酸化剤として、膜厚２ｎｍ〜３ｎｍのＨｆＡｌＯｘの薄膜を形成する（図３（ａ））。このＨｉｇｈ−ｋ膜５の成膜において、薄い下地膜１２が、ｎウェル層２表面においてＨｉｇｈ−ｋ膜５とシリコン基板１との界面反応を防止する。
【００４０】
なお、上記Ｈｉｇｈ−ｋ膜５の形成後に、極微量酸素雰囲気中での熱処理を施しても良い。上述したＨｆＡｌＯｘの薄膜材料を用いる場合では、ランプ式急速昇降温アニール（ＲＴＡ）装置により、例えば１０００℃程度の温度で数秒間熱処理を行う。この熱処理よりＨｉｇｈ−ｋ膜５中の酸素欠損が補償され、同時にＨｉｇｈ−ｋ膜５中に含まれる導電型不純物の濃度を減少させることができる。そして、ＨｆＡｌＯｘ薄膜の膜質は改善され、ゲート漏れ電流をより一層下げることができる。
【００４１】
次に、図２（ｄ）で説明したのと同様にして、プラズマ窒化法によりＨｉｇｈ−ｋ膜５の表面を窒化し、Ｈｉｇｈ−ｋ膜５表面を改質し窒素含有層として窒化層５ａを形成する（図３（ｂ））。この場合のプラズマ窒化では、プラズマ励起の電力パワーのようなプラズマ処理条件あるいは処理時間は図２（ｄ）で説明したのとほぼ同じで良い。ここで、Ｈｉｇｈ−ｋ膜５のプラズマ窒化で形成される窒化層５ａの深さは１ｎｍ以下となり、ベース酸化膜４あるいは下地膜１２のシリコン酸化膜のプラズマ窒化で形成される窒化層４ａ、１２ａの深さよりも浅くなる。また、窒化層５ａの表面の窒素濃度は２０ａｔ．％程度になる。
【００４２】
次に、プラズマ窒化した上述したＨｉｇｈ−ｋ膜５上に、シリコン膜１５を堆積させる。このシリコン膜１５の成膜には、化学気相成長（ＣＶＤ）法である減圧式ＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法を用い、その反応ガスとして例えばモノシラン（ＳｉＨ４）ガスあるいはその窒素希釈ガスを用いる。そして、例えば、成膜温度が６００℃、成膜圧力が２Ｐａの条件で約４０分間の成膜を行う。このようにして、膜厚が１５０ｎｍの多結晶シリコン膜を形成する（図３（ｃ））。上記シリコン膜１５の成膜では、反応ガスにジシラン（Ｓｉ２Ｈ６）ガスを用いても良い。また、熱触媒分解式ＣＶＤ（Ｃａｔ−ＣＶＤ）法やプラズマＣＶＤ法で成膜しても良い。
【００４３】
上記モノシランガス、あるいはジシランガスのようなシリコン（Ｓｉ）化合物ガスを原料ガスとしたＣＶＤ法によるシリコン膜の成膜においては、通常、中間生成物であるＳｉＨ２等がその表面で熱分解し、中間生成物であるＳｉ活性種の解離吸着と水素の発生が生じる。そして、シリコン成膜においてＨｉｇｈ−ｋ膜５表面で活性状態になったＳｉ活性種等の中間生成物あるいはこの発生した水素が、特に上記膜上にシリコン膜が成長を始める初期段階において、Ｈｉｇｈ−ｋ膜５を還元したり、その表面で活性な状態になった上記解離吸着のＳｉが膜中の酸素と反応し、上記膜よりも比誘電率の小さいＳｉＯｘを含む低誘電率層を形成したりする。しかし、Ｈｉｇｈ−ｋ膜５表面が改質され窒化層５ａが形成されていると、上記低誘電率層の形成はなくなる。ここで、窒化層５ａの表面の窒素濃度は１５ａｔ．％〜２０ａｔ．％が好適である。
【００４４】
次いで、イオン注入および熱処理（８５０℃程度）で、シリコン膜１５にｎあるいはｐ導電型不純物を導入後、公知のフォトリソグラフィ技術およびエッチング技術を用いて、シリコン膜１５、Ｈｉｇｈ−ｋ膜５、ベース酸化膜４、下地膜１２等を順次にパターニングして、ＭＩＳＦＥＴのゲート部を構成する多結晶シリコン層７、第１ゲート絶縁膜６および第２ゲート絶縁膜１３を形成する（図３（ｄ））。
【００４５】
その後、図１で説明したように、多結晶シリコン層７をマスクとして自己整合的にボロンをイオン注入し、ソース・ドレイン領域のエクステンション層を形成する。そして、周知の方法によりシリコン酸化膜もしくはシリコン窒化膜からなるサイドウォール絶縁膜１０を形成し、多結晶シリコン層７およびサイドウォール絶縁膜１０をマスクとして自己整合的にボロンをイオン注入し熱処理（８５０℃）を施しソース・ドレイン拡散層１１を形成する。この後、サリサイド技術と呼ばれる公知の自己整合シリサイド形成技術を用いて、シリサイド層８を多結晶シリコン層７上及びソース・ドレイン拡散層１１上に形成する。以下、図示しないが、層間絶縁膜や配線を形成する。このようにして、ｐチャネル型のＭＩＳＦＥＴを形成する。
【００４６】
上記のようにして作製される半導体装置の入出力回路を構成するＭＩＳＦＥＴでは、換算膜厚５ｎｍ程度の第１ゲート絶縁膜６が形成され、半導体装置の内部回路を構成するＭＩＳＦＥＴでは、換算膜厚が１ｎｍ程度の第２ゲート絶縁膜１３が形成される。そして、互いに電気的膜厚の異なるゲート絶縁膜を有するＭＩＳＦＥＴがシリコン基板１上に形成される。
【００４７】
この実施の形態１では、特に内部回路を構成するＭＩＳＦＥＴの第２ゲート絶縁膜１３の下地膜１２において、図４で説明したように、窒化層１２ａの窒素原子はシリコン基板１のｎウェル層２界面近傍で少なくなっている。このために、正孔の表面移動度は、従来の技術のようにＨｉｇｈ−ｋ膜とシリコン基板との間に酸窒化膜を形成する場合に比べて高くなる。これについて図５を参照して説明する。ここで、縦軸に正孔の表面移動度を示し、横軸にＭＩＳＦＥＴのゲート絶縁膜に加わるゲート電界強度を示す。通常、上記移動度は、ゲート電界強度の増加と共に増加しある電界強度以上になるとその値は飽和するようになる。図５に示すように、上記飽和領域において、本発明の実施の形態では従来の技術に比べて、正孔の表面移動度は２５〜３０％向上するようになる。この正孔の表面移動度の増加により、半導体装置の内部回路の動作速度が３０％程度向上するようになる。
【００４８】
また、実施の形態１では、Ｈｉｇｈ−ｋ膜５表面に窒化層５ａを形成するために、上述したシリコン膜１５成膜時でのＨｉｇｈ−ｋ膜５表面の組成変化が防止される。そして、上述したプラズマ窒化によりＨｉｇｈ−ｋ膜５の熱的安定性が向上するために半導体装置の製造工程における熱プロセス、特に不純物の活性化のための熱処理（例えば８５０℃温度）においても膜の組成変化は生じなくなる。しかも、上記窒化層５ａを形成するプラズマ窒化法は極めて簡便な方法である。これらのために、ゲート絶縁膜の膜厚制御が容易になり、再現性よく電気的膜厚の異なるゲート絶縁膜を形成することができるようになる。
【００４９】
更には、上記Ｈｉｇｈ−ｋ膜５表面の窒化層５ａ、ベース酸化膜４表面の窒化層４ａあるいは下地膜１２表面の窒化層１２ａは、ｐチャネル型ＭＩＳＦＥＴの多結晶シリコン層７にボロン不純物を導入する場合に発生する問題、すなわちボロン不純物がゲート絶縁膜を突き抜けチャネル領域に到達しＭＩＳＦＥＴの閾値を変えたり、多結晶シリコン層７中の不純物濃度の低下により多結晶シリコン層７界面領域に空乏層が形成されＭＩＳＦＥＴの駆動能力が低下する問題を解消させることができる。
【００５０】
上記実施の形態１では、半導体装置の周辺回路を構成するＭＩＳＦＥＴのベース酸化膜４を形成した後は、内部回路部のゲート絶縁膜と周辺回路部のゲート絶縁膜は全て同一のプロセス処理により形成される。このために、換算膜厚の異なるゲート絶縁膜を有するＭＩＳＦＥＴから成る半導体装置の製造が簡便になり、その製造コストが低減できる。
【００５１】
（実施の形態２）
図６は、本発明の実施の形態２にかかる半導体装置の主要部の断面図であり、図７，８はその製造方法を示す工程別素子断面図である。ここで、半導体素子の設計基準が６５ｎｍ以下の例えば４５ｎｍとなる技術世代にも適用できるものであり、半導体装置のロジック回路を構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚が、シリコン酸化膜換算で１．０ｎｍ以下となり、半導体装置のメモリ回路を構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚は、シリコン酸化膜換算で２ｎｍ程度となる場合である。
【００５２】
以下のＭＩＳＦＥＴは、ｐチャネル型、ｎチャネル型どちらでもよく、それに合わせた導電型不純物を使用すればよい。図６に示すように、シリコン基板２１上のメモリ回路部に相当する領域とロジック回路部に相当する領域に、換算膜厚の異なるゲート絶縁膜を有する少なくとも２種類のＭＩＳＦＥＴが形成される。
【００５３】
すなわち、上記シリコン基板２１表面部がＳＴＩによる素子分離領域２２で区画され、メモリ回路部のＭＩＳＦＥＴでは、膜厚１ｎｍ以下の下地膜２３およびその表面の改質層である窒化層２３ａ、Ｈｉｇｈ−ｋ膜２４およびその表面の改質層である窒化層２４ａ、そして上部酸化膜２５の積層膜で成る第１ゲート絶縁膜２６が形成されている。そして、第１ゲート絶縁膜２６上に形成された不純物含有の多結晶シリコン層２７、およびシリサイド層２８によりゲート電極２９が構成され、上記第１ゲート絶縁膜２６およびゲート電極２９の側壁にはサイドウォール絶縁膜３０が設けられている。ここで、下地膜２３は、実施の形態１で説明した下地膜１２と同じような材料膜で良い。Ｈｉｇｈ−ｋ膜２４は、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）から成る膜厚が２〜３ｎｍの絶縁膜が好適である。上部酸化膜２５はＣＶＤで成膜するシリコン酸化膜で良い。そして、シリコン基板２１表面部にソース・ドレイン拡散層３１およびシリサイド層２８から成るソース・ドレイン領域が設けられている。
【００５４】
一方、ロジック回路部のＭＩＳＦＥＴでは、上述した膜厚１ｎｍ以下の下地膜２３およびその表面の改質層である窒化層２３ａ、Ｈｉｇｈ−ｋ膜２４およびその表面の改質層である窒化層２４ａにより第２ゲート絶縁膜３２が形成され、第２ゲート絶縁膜３２上に上述した多結晶シリコン層２７およびシリサイド層２８が設けられている。そして、第２ゲート絶縁膜３２およびゲート電極２９の側壁にはサイドウォール絶縁膜３０が設けられ、シリコン基板２１表面部にソース・ドレイン拡散層３１およびシリサイド層２８から成るソース・ドレイン領域が設けられている。
【００５５】
次に、本発明にかかる上記半導体装置の製造方法をについて、図７，８を参照して説明する。ここで、図６と同じものは同一符号で示している。
【００５６】
シリコン基板２１の表面部にＳＴＩの素子分離領域２２を形成し、シリコン基板２１表面に１ｎｍ以下の下地膜２３を、図２（ｃ）で説明したのと同様な熱酸化あるいはプラズマ酸化の方法により形成する。（図７（ａ））。
【００５７】
次に、実施の形態１で説明したプラズマ窒化法により下地膜２３の表面を窒化し、その表面を改質し窒素含有層として窒化層２３ａを形成する（図７（ｂ））。ここで、プラズマ励起で生成する活性種のうち窒素の中性ラジカルのみを取り出して窒化層２３ａを形成すると好適である。
【００５８】
次に、全面に膜厚が２ｎｍ〜３ｎｍのＨｉｇｈ−ｋ膜２４を堆積させる。ここで、Ｈｉｇｈ−ｋ膜２４は、実施の形態１と全く同様にして形成する（図７（ｃ））。
【００５９】
そして、上述したようにプラズマ窒化法によりＨｉｇｈ−ｋ膜２４の表面を窒化し、Ｈｉｇｈ−ｋ膜２４表面を改質し窒素含有層として窒化層２４ａを形成する（図７（ｄ））。この場合のプラズマ窒化では、図２（ｄ）で説明した場合よりもプラズマ励起の電力パワーを大きくし処理時間も長くする。ここで、Ｈｉｇｈ−ｋ膜５のプラズマ窒化で形成される窒化層５ａの深さは１．５ｎｍ程度となり、窒化層２４ａの表面の窒素濃度は３０ａｔ．％程度に高くなる。
【００６０】
次に、例えばシランガスおよび亜酸化窒素（Ｎ２Ｏ）ガスを原料ガスとしたＣＶＤ法により、膜厚が２ｎｍ程度のシリコン酸化膜を成膜し、上部酸化膜２５をＨｉｇｈ−ｋ膜２４の窒化層２４ａ上に形成する（図８（ａ））。このシリコン酸化膜の成膜工程において、窒化層２４ａは、図３で説明したシリコン膜１５の成膜において説明したのと同様に、Ｈｉｇｈ−ｋ膜２４の表面が一部ＳｉＯ膜に組成変化するのを防止する機能を有する。
【００６１】
次に、公知のフォトリソグラフィ技術により、半導体装置のメモリ回路部に相当する全領域にレジストマスク２６を形成し、レジストマスク２６をエッチングマスクとし、純水による０．２ｖｏｌ％希釈の希弗酸でのウェットエッチング処理を施し、内部回路部に相当する領域に形成されている上部酸化膜２５を除去して、内部回路部の窒化層２４ａ表面を露出させる（図８（ｂ））。ここで、上述したように窒化層２４ａ表面の窒素濃度が３０ａｔ．％程度であると上記希弗酸に対してエッチング耐性が高く、窒化層２４ａは、上記ウェットエッチング処理においてＨｉｇｈ−ｋ膜２４をエッチングから完全に保護する。
【００６２】
続いて、レジストマスク２６を除去しシリコン基板２１の洗浄を行う。この洗浄工程では、上述したＡＰＭ、ＳＰＭ、ＨＰＭのような化学薬液を用いると好適である。
【００６３】
次に、実施の形態１の図３（ｃ）で説明したのと同様にしてシリコン膜を全面に堆積させ、イオン注入および熱処理によりシリコン膜に導電型不純物を導入後、公知のフォトリソグラフィ技術およびエッチング技術を用いて、シリコン膜、上部酸化膜２５、Ｈｉｇｈ−ｋ膜２４、下地膜２３等を順次にパターニングして、ＭＩＳＦＥＴのゲート部を構成する多結晶シリコン層２７、第１ゲート絶縁膜２６および第２ゲート絶縁膜３２を形成する（図８（ｃ））。
【００６４】
その後は、図６で説明したように、多結晶シリコン層２７をマスクとして自己整合的に所望の不純物のイオン注入し、ソース・ドレイン領域のエクステンション層を形成する。そして、周知の方法によりシリコン酸化膜もしくはシリコン窒化膜からなるサイドウォール絶縁膜３０を形成し、多結晶シリコン層２７およびサイドウォール絶縁膜３０をマスクとして自己整合的に所望の不純物をイオン注入し熱処理を施しソース・ドレイン拡散層３１を形成する。この後、サリサイド技術を用いて、シリサイド層２８を多結晶シリコン層２７上及びソース・ドレイン拡散層３１上に形成する。
【００６５】
以下、図示しないが層間絶縁膜や配線を形成し、ｎチャネル型あるいはｐチャネル型のＭＩＳＦＥＴを形成する。上記のようにして作製される半導体装置のメモリ回路を構成するＭＩＳＦＥＴでは、換算膜厚２ｎｍ程度の第１ゲート絶縁膜２６が形成され、半導体装置のロジック回路を構成するＭＩＳＦＥＴでは、換算膜厚が１ｎｍ以下の第２ゲート絶縁膜３２が形成される。そして、互いに電気的膜厚の異なるゲート絶縁膜を有するＭＩＳＦＥＴがシリコン基板２１上に形成されるようになる。
【００６６】
実施の形態２においては、上部酸化膜２５に替えて、Ｈｉｇｈ−ｋ膜２４とは別種の高誘電率絶縁膜をＨｉｇｈ−ｋ膜２４上に積層するように形成しても良い。あるいは、上部酸化膜２５に替えて金属窒化膜あるいはシリコン窒化膜を形成しても良い。ここで、金属窒化膜としてはＨｆＯＮ膜、ＡｌＮ膜等がある。
【００６７】
上記実施の形態２では、実施の形態１の場合と異なり、上部酸化膜２５の堆積により換算膜厚の異なるゲート絶縁膜を形成する。ここで、上部酸化膜２５として比誘電率の高い絶縁膜を使用することが容易になることから、実施の形態１の場合よりも換算膜厚の薄いゲート絶縁膜を有するＭＩＳＦＥＴが簡便に製造できる。そして、実施の形態１で説明した効果は全く同様に生じる。
【００６８】
以上、この発明の実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、ＭＩＳＦＥＴのソース・ドレイ拡散層を形成後にそのゲート電極を層間絶縁膜の開口部に埋め込む、いわゆる、ダマシンゲート電極の構造となるＭＩＳＦＥＴに本発明の方法を適用してもよい。
【００６９】
また、電気的膜厚の異なるゲート絶縁膜としては、３種類以上の電気的膜厚の異なるゲート絶縁膜であってもよい。３種類以上のゲート絶縁膜を形成する場合には、実施の形態１においてはベース酸化膜４の膜厚を２種類以上に形成することで簡単に対応できる。また、実施の形態２においては上部酸化膜２５を２種類以上にすることで同様に対応できる。
【００７０】
また、Ｈｉｇｈ−ｋ膜に用いる金属酸化膜としては、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化膜、酸化タンタル膜、酸化ハフニウム膜、酸化ジルコニウム膜、チタン酸ストロンチウム膜（ＳＴＯ膜）、チタン酸バリウムストロンチウム膜（ＢＳＴ膜）のような高誘電率絶縁膜あるいはチタン酸ジルコン酸鉛膜（ＰＺＴ膜）のような強誘電体膜を用いてもよい。
【００７１】
また、Ｈｉｇｈ−ｋ膜に用いる金属シリケート膜としては、実施の形態で説明したハフニウムシリケート膜あるいはジルコニウムシリケート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のシリケート膜あるいは高融点金属のシリケート膜、更には、これらのシリケート膜の複合したシリケート膜を用いてもよい。
【００７２】
また、Ｈｉｇｈ−ｋ膜に用いる金属アルミネート膜としては、実施の形態で説明したハフニウムアルミネート膜あるいはジルコニウムアルミネート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のアルミネート膜あるいは高融点金属のアルミネート膜、更には、これらのアルミネート膜の複合膜を用いてもよい。あるいは、シリケート膜とアルミネート膜の複合膜を使用することもできる。
【００７３】
更には、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板にＭＩＳＦＥＴを構成する場合にも同様に適用できる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を示す工程別素子断面図である。
【図３】図２に示す工程の続きの工程別断面図である。
【図４】本発明の実施の形態で形成した下地膜中の窒素の濃度分布図である。
【図５】本発明の実施の形態の効果を説明するためのグラフである。
【図６】本発明の第２の実施の形態にかかる半導体装置の断面図である。
【図７】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。
【図８】図７に示す工程の続きの工程別断面図である。
【図９】従来の技術を説明するための半導体装置の製造方法を示す工程別素子断面図である。
【図１０】従来の技術を説明するための半導体装置の製造方法を示す工程別素子断面図である。
【符号の説明】
【００７５】
１，２１  シリコン基板
２  ｎウェル層
３，２２  素子分離領域
４  ベース酸化膜
４ａ、５ａ、１２ａ、２３ａ、２４ａ  窒化層
５，２４  Ｈｉｇｈ−ｋ膜
６，２６  第１ゲート絶縁膜
７，２７  多結晶シリコン層
８，２８  シリサイド層
９，２９  ゲート電極
１０，３０  サイドウォール絶縁膜
１１，３１  ソース・ドレイン拡散層
１２，２３  下地膜
１３，３２  第２ゲート絶縁膜
１４，２６  レジストマスク
１５  シリコン膜
２５  上部酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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