(57)【要約】【目的】  点欠陥の集合によるボイドがＣｕ配線内に形成しないようにすることを目的とする。【構成】  基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１１０）と、前記絶縁膜に開口部を形成する開口部形成工程（Ｓ１１２）と、前記絶縁膜表面と前記開口部とにシード膜を形成するシード膜形成工程（Ｓ１１６）と、前記シード膜を電極として第１の電流密度となる電流を流し、前記開口部に導電性材料をめっき法により堆積させる第１のめっき工程（Ｓ１１８）と、前記第１のめっき工程後、前記第１の電流密度より小さい第２の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第２のめっき工程（Ｓ１２０）と、前記第２のめっき工程後、前記導電性材料が堆積した基体をアニール処理するアニール工程（Ｓ１２４）と、を備えたことを特徴とする。【選択図】        図１
2006060011.tif 000002
【特許請求の範囲】
【請求項１】
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に開口部を形成する開口部形成工程と、
前記絶縁膜表面と前記開口部とにシード膜を形成するシード膜形成工程と、
前記シード膜を電極として第１の電流密度となる電流を流し、前記開口部に導電性材料をめっき法により堆積させる第１のめっき工程と、
前記第１のめっき工程後、前記第１の電流密度より小さい第２の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第２のめっき工程と、
前記第２のめっき工程後、前記導電性材料が堆積した基体をアニール処理するアニール工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のめっき工程において、前記第２の電流密度を前記第１の電流密度の２５〜４０％とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の電流密度を２〜５Ａ／ｃｍ２とし、前記第２の電流密度を１．５〜３Ａ／ｃｍ２とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２のめっき工程後、前記第２の電流密度より大きい第３の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第３のめっき工程をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第３のめっき工程において、前記第３の電流密度を前記第２の電流密度の２倍以上とすることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第３のめっき工程において、前記第３の電流密度を前記第１の電流密度より大きくすることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記第２のめっき工程において、堆積後に、前記絶縁膜表面上に堆積した前記導電性材料の膜厚が、前記開口部の深さに相当する値以上の膜厚となるように前記導電性材料を堆積させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記第３のめっき工程において、堆積後に、前記絶縁膜表面上に堆積した前記導電性材料の膜厚が、前記開口部の深さに相当する値の２倍以上の膜厚となるように、さらに、前記第２のめっき工程後、前記絶縁膜表面上に前記導電性材料を堆積させることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項９】
前記第１のめっき工程により前記開口部全体に前記導電性材料を堆積後、前記第２のめっき工程に移行することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記第１のめっき工程において、前記開口部に前記導電性材料を堆積後、さらに、所定の膜厚の前記導電性材料を前記絶縁膜表面上に堆積させることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、めっき法による銅等を用いた配線形成に関する。
【背景技術】
【０００２】
低抵抗で高いエレクトロマイグレーション（ＥＭ）耐性を有する銅（Ｃｕ）配線は、高集積化し微細化されたＬＳＩ配線用の高信頼性材料として期待されている。
【０００３】
半導体集積回路の高集積化・高動作速度化に伴い、半導体素子間の配線を伝播する信号の遅延が集積回路の動作速度を律則するようになってきた。
特に、最近は、かかるＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
【０００４】
また、Ｃｕは、Ｓｉ系絶縁膜中へ容易に拡散するために、Ｃｕの周囲は拡散防止膜で覆わなければならない。そのため、上述したように、ダマシンプロセスを用いてＣｕ配線を形成する場合には、絶縁膜中に形成した溝または孔といった開口部パターンに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、或いはその窒化物、またはその合金といった高融点金属膜を成膜する。そして高融点金属膜を成膜した後に、Ｃｕ埋め込みを行い、Ｃｕ配線の周囲にＣｕ拡散防止を目的とした高融点金属膜によるバリアメタル膜を配置することが一般的である。
【０００５】
さらに、最近は層間絶縁膜として比誘電率の低い低誘電率（ｌｏｗ−ｋ）膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。このようなｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
【０００６】
図１３は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図１３では、デバイス部分等の形成方法は省略している。
図１３（ａ）において、シリコン基板による基体２００上にＣＶＤ（化学気層成長）等の方法により第１の絶縁膜２２１を成膜する。
図１３（ｂ）において、写真製版とドライエッチングにより、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図１３（ｃ）において、第１の絶縁膜２２１上に、ＰＶＤ或いはＣＶＤによりバリアメタル膜２４０、Ｃｕシード膜を、そして、めっき法によりＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図１３（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去し、平坦化を行なうことにより、溝である開口部Ｈに、Ｃｕによる埋め込み配線を形成する。
図１３（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。
【０００７】
また、めっき法に関して、トレンチやビア穴への埋め込み完了前にトレンチやビア穴の口が閉じてしまうことを防止するため、トレンチやビア穴への埋め込み途中でめっき電流を遮断したり小さくしたりする技術が開示されている（例えば、特許文献１参照）。
【０００８】
その他、ボイドの発生を防止するため、最初に低い電流でめっきし、配線溝内部まで金属を析出させ、その後、電流を高めて所定の膜厚までめっきする技術が開示されている（例えば、特許文献２、３参照）。また、ビア穴への埋め込み途中でめっき電流を徐々に増加させるとする技術が開示されている（例えば、特許文献４参照）。
【特許文献１】特開２０００−１９５８２２号公報
【特許文献２】特開２０００−８０４９６号公報
【特許文献３】特開２００３−１１０２４１号公報
【特許文献４】特開２００３−３１８５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１４は、従来、用いられるめっきの処理シーケンス図である。
めっき工程は通常、配線溝への埋め込みステップと、その上に一定の膜厚を成膜するオーバープレートステップの２ステップから構成される。第１ステップとして、微細な配線溝やビアホールの中に金属膜を埋め込む。アノード電極から基板に流れる電流を低く抑えることで、溝やビアホールの側壁でのＣｕ析出速度を遅くし底部からのボトムアップ成長により埋め込みを行う。この後、第２ステップとして、その上に所望の膜厚だけ成膜するのであるが、このステップで使用する電流は、埋め込みステップで使用する電流と同じであるかもしくはそれよりも高い。しかしながら、めっき電流はめっき後の金属の粒成長に影響を及ぼし、電流が高いほど粒成長の進行が早く、また成長が完了し安定化するまでの時間も短い。
【００１０】
図１５、埋め込みステップで使用するめっき電流のみの１ステップ、オーバープレートステップで使用する電流のみの１ステップでそれぞれ成膜した場合の、めっき直後及びセルフアニール後の金属の平均粒径を比較したグラフである。
めっき直後では埋め込み電流による成膜、オーバープレート電流による成膜共に粒径は同じであった。これに対し、一定の時間セルフアニールを加えた後では、オーバープレート電流による成膜の方が、粒成長が早く、めっき直後に比べ約１０倍の粒径であった。
【００１１】
図１６、埋め込みステップとオーバープレートステップとの２ステップでめっきして形成される半導体装置を説明するための断面図である。
図１６（ａ）には、孔等の開口部に埋め込みステップとオーバープレートステップとの２ステップでめっきした状態を示している。Ｃｕ膜中には、ＳＥＭ（走査型電子顕微鏡）で観察できないような、例えば５ｎｍ以下の小さな空孔状の点欠陥が存在する。そして、複数の電流ステップの場合、比較的高い電流で成膜されたオーバープレートステップの膜の方が埋め込みステップの膜よりも粒成長しやすく早く安定化するため、埋め込みステップの膜内に存在する空孔を効率良く膜外に移動させることができず、一定の時間セルフアニールを加えた後では、埋め込みステップ領域に存在した点欠陥が、粒成長したオーバープレートステップ領域に移動できない。そのため、図１６（ｂ）に示すように、埋め込みステップ領域に存在した点欠陥が、集合し、空隙、いわゆるボイドを形成してしまう。そして、ＣＭＰにより平坦化した後、図１６（ｃ）に示すように、Ｃｕ配線内にかかるボイドが残ってしまう。従って、このボイドに起因した埋め込み不良、導通不良を引き起こしてしまう。
【００１２】
以上のように、従来のめっき方法では、めっき工程は埋め込みステップとオーバープレートステップの２ステップから構成され、オーバープレートステップで使用するめっき電流は、埋め込みステップで使用する電流と同じであるかもしくはそれよりも高い。そのためオーバープレートステップで成膜しためっき金属膜の方が、埋め込みステップの膜よりも粒成長の進行が早く、また成長が完了し安定化するまでの時間も短いため、埋め込みステップの膜内に存在する空孔を効率良く膜外に移動させることができず、従ってこの空孔に起因した埋め込み不良、導通不良を引き起こしてしまうという問題があった。
【００１３】
本発明は、上述した問題点を克服し、かかるボイドがＣｕ配線内に形成しないようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に開口部を形成する開口部形成工程と、
前記絶縁膜表面と前記開口部とにシード膜を形成するシード膜形成工程と、
前記シード膜を電極として第１の電流密度となる電流を流し、前記開口部に導電性材料をめっき法により堆積させる第１のめっき工程と、
前記第１のめっき工程後、前記第１の電流密度より小さい第２の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第２のめっき工程と、
前記第２のめっき工程後、前記導電性材料が堆積した基体をアニール処理するアニール工程と、
を備えたことを特徴とする。
【００１５】
第１のめっき工程による前記開口部への導電性材料埋め込み後、前記第１の電流密度より小さい第２の電流密度となるめっき電流に変更することにより、前記開口部に埋め込まれた導電性材料膜の上に粒成長の進行の遅い導電性材料膜を形成することができる。よって、前記開口部に埋め込まれた導電性材料膜内に存在する点欠陥である空孔を効率良く上部へ移動させ、結果として膜外に移動させることができる。
【００１６】
さらに、前記第２のめっき工程において、前記第２の電流密度を前記第１の電流密度の２５〜４０％とすると特に有効である。
【００１７】
電流密度で示すとすれば、前記第１の電流密度を２〜５Ａ／ｃｍ２とし、前記第２の電流密度を１．５〜３Ａ／ｃｍ２とすると特に有効である。
【００１８】
前記半導体装置の製造方法は、前記第２のめっき工程後、前記第２の電流密度より大きい第３の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第３のめっき工程をさらに備えたことを特徴とする。
【００１９】
前記第２の電流密度より大きい第３の電流密度となるめっき電流で前記導電性材料を堆積させることにより、前記第２のめっき工程により空孔の逃げ場を確保しつつ所望する膜厚を形成する際の全体でのめっき時間を短縮することができる。
【００２０】
前記第３のめっき工程において、前記第３の電流密度を前記第２の電流密度の２倍以上とすると特に有効である。
【００２１】
さらに、前記第３のめっき工程において、前記第３の電流密度を前記第１の電流密度より大きくすることを特徴とする。
【００２２】
前記第３の電流密度を、前記第２の電流密度より大きい前記第１の電流密度よりさらに大きくすることにより、めっき時間をより短縮することができる。
【００２３】
さらに、前記第２のめっき工程において、堆積後に、前記絶縁膜表面上に堆積した前記導電性材料の膜厚が、前記開口部の深さに相当する値以上の膜厚となるように前記導電性材料を堆積させることを特徴とする。
【００２４】
前記開口部の深さに相当する値以上の膜厚となるように前記導電性材料を堆積させることにより、前記開口部において前記開口部の外部に、前記第２のめっき工程によりめっきされた膜を存在させることができる。前記第２のめっき工程によりめっきされた膜を存在させることができるので、前記開口部に堆積した導電性材料膜内の空孔が開口部の外部に移動することができる。
【００２５】
前記第３のめっき工程において、堆積後に、前記絶縁膜表面上に堆積した前記導電性材料の膜厚が、前記開口部の深さに相当する値の２倍以上の膜厚となるように、さらに、前記第２のめっき工程後、前記絶縁膜表面上に前記導電性材料を堆積させることを特徴とする。
【００２６】
前記第１と第２と第３のめっき終了後に、前記絶縁膜表面上に堆積した前記導電性材料の膜厚が、前記開口部の深さに相当する値の２倍以上の膜厚となるようにすることで、半導体装置の完成時において前記開口部への充填漏れを防ぐことができる。
【００２７】
前記第１のめっき工程により前記開口部全体に前記導電性材料を堆積後、前記第２のめっき工程に移行することを特徴とする。
【００２８】
電流密度の大きいめっき電流を用いた前記第１のめっき工程により前記開口部全体に前記導電性材料を堆積後、電流密度の小さいめっき電流を用いた前記第２のめっき工程に移行することにより、開口部の外部に空孔の逃げ場を形成すると共に、めっき時間を短縮することができる。
【００２９】
前記第１のめっき工程において、前記開口部に前記導電性材料を堆積後、さらに、所定の膜厚の前記導電性材料を前記絶縁膜表面上に堆積させることを特徴とする。
【００３０】
所定の膜厚の前記導電性材料をさらに前記絶縁膜表面上に堆積させることで、寸法の異なる開口部が存在していた場合でも、前記第１のめっき工程によるかかる寸法の異なる開口部への充填漏れを防ぐことができる。
【発明の効果】
【００３１】
本発明によれば、前記開口部に埋め込まれた導電性材料膜内に存在する点欠陥である空孔を効率良く上部へ移動させ、結果として膜外に移動させることができるので、開口部内において点欠陥の集合によるボイドの形成を抑制することができる。ボイドの形成を抑制することができるので、埋め込み不良、導通不良を低減させることができる。
【発明を実施するための最良の形態】
【００３２】
実施の形態１．
実施の形態１では、埋め込みステップの後に低電流ステップを設けためっき方法を用いた半導体装置の製造方法について説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、絶縁膜形成工程として、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１０２）、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０４）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０６）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１１０）と、開口部を形成する開口部形成工程（Ｓ１１２）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、第１のめっき工程（Ｓ１１８）、第２のめっき工程（Ｓ１２０）、第３のめっき工程（Ｓ１２２）と、アニール工程（Ｓ１２４）と、
平坦化工程（Ｓ１２６）という一連の工程を実施する。
【００３３】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ２膜形成工程（Ｓ１０２）からＳｉＯ２膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。
【００３４】
図２（ａ）において、ＳｉＯ２膜形成工程として、基体２００上にＣＶＤ法によって、例えば、膜厚５００ｎｍの下地ＳｉＯ２膜を堆積し、ＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。基体２００として、例えば、直径３００ミリのシリコンウェハ等の基板を用いる。ここでは、デバイス部分の形成を省略している。ＳｉＯ２膜２１０の代わりに、金属配線またはコンタクトプラグ等、デバイス部分が形成された層が形成されていても構わない。或いは、その他の層が形成されていても構わない。同様に、基体２００にも金属配線またはコンタクトプラグ等、デバイス部分が形成された層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
【００３５】
図２（ｂ）において、ＳｉＣ膜形成工程として、ＳｉＯ２膜２１０の上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚２５ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。
【００３６】
図２（ｃ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を２００ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ  ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｉｃ  ｃｏａｔｉｎｇ号と氏名又は名称、代理人の氏名、）法を用いることができる。例えば、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜する。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するｌｏｗ−ｋ膜２２０が得られる。
【００３７】
そして、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ２膜２２２との接着性を改善することができる。例えば、ガス流量は１．７Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とする。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、水素（Ｈ２）、Ｈｅ、酸素（Ｏ２）、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、窒素（Ｎ２）などがあり、これらの中でもＨｅプラズマはｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。
【００３８】
図２（ｄ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ２を膜厚１００ｎｍ堆積することで、ＳｉＯ２膜２２２を形成する。ＳｉＯ２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。
【００３９】
以上の説明において、下層配線における層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜を含む場合に特に有効である。
また、ここでは、埋め込みステップの後に低電流ステップを設けためっき方法の効果を確認するための試料としてＳｉＯ２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２とで構成する絶縁膜の合計膜厚を３２５ｎｍとしているが、絶縁膜の下層に別途配線層やデバイス等が形成された半導体装置としては、絶縁膜の合計膜厚が１５０〜２５０ｎｍ程度が望ましい。
【００４０】
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の開口部形成工程（Ｓ１１２）からシード膜形成工程（Ｓ１１６）までを示している。それ以降の工程は後述する。
【００４１】
図３（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、写真製版によりレジストパターンを形成する等のリソグラフィ工程を経てＳｉＯ２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。ここでは、開口部１５０としてビアホールを形成した。ビアホールの直径は底部で１００ｎｍとした。ドライエッチングの条件にはＳｉＣ膜でほぼ停止するような条件を選ぶことにより、最上層のＳｉ酸化膜及びｌｏｗ−ｋ膜２２０に深さ３００ｎｍのビアホールを制御性良く形成することができた。以上により、ビアホールが１００ｎｍ、深さが３００ｎｍのビアホールを形成した。半導体装置として、下地ＳｉＣ膜２１２の下層に別途、配線やデバイス部分等が存在する場合には、その後、さらに、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。
【００４２】
図３（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）とタンタル（Ｔａ）膜との積層膜を膜厚１３ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００４３】
図３（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚７５ｎｍ堆積させた。
【００４４】
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１の第１のめっき工程（Ｓ１１８）からアニール工程（Ｓ１２４）までを示している。それ以降の工程は後述する。
【００４５】
図４（ａ）において、第１のめっき工程である埋め込みステップとして、シード膜２５０をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、例えば、電流密度が３Ａ／ｃｍ２でめっきする。電流密度は、２〜５Ａ／ｃｍ２が望ましい。めっき時間は、５０〜６０秒が望ましい。電流密度は、２〜５Ａ／ｃｍ２でＣｕを埋め込むことで、開口部の口が先に閉じてしまうことなく開口部内にＣｕを埋め込むことができる。
【００４６】
図４（ｂ）において、第２のめっき工程である低電流ステップとして、第１のめっき工程に続いて電流密度を小さくして電解めっき等の電気化学成長によりＣｕ膜２６２を開口部１５０に堆積したＣｕ膜２６０上及び基体２００表面上に堆積させる。ここでは、第１のめっき工程の電流密度より小さい、例えば、電流密度が２Ａ／ｃｍ２でめっきする。電流密度は、第１のめっき工程の電流密度より小さい電流密度であり、さらに、１．５〜３Ａ／ｃｍ２が望ましい。めっき時間は、１２０〜３００秒が望ましい。第１のめっき工程の電流密度より小さい電流密度でめっきすることにより、第１のめっき工程で形成されたＣｕ膜２６０内の点欠陥である空孔の逃げ場を形成することができる。よって、第２のめっき工程で形成されるＣｕ膜２６２の層は、開口部の上部であり、かつ開口部の外に形成されることが望ましいが、Ｃｕ膜２６２の層が開口部の内部に一部かかっていたとしても構わない。Ｃｕ膜２６２の層が開口部の内部に一部かかっていたとしても、開口部の上部であり、かつ開口部の外にＣｕ膜２６２の層が存在すれば、Ｃｕ膜２６０内の点欠陥である空孔の逃げ場を形成することができる。
【００４７】
低電流ステップでは、低電流ステップによりＣｕを堆積させた後の基体上（ＳｉＯ２膜２２２表面上）の合計膜厚（埋め込みステップ及び低電流ステップでのＳｉＯ２膜２２２表面上の膜厚）が開口部１５０の深さと同等な値以上の膜厚となるように、めっきすることが望ましい。開口部の幅や径によっては、開口部１５０の深さと同等な値以上の膜厚を開口部以外の基体上に堆積させなければ、開口部全体が埋まらない場合がある。よって、開口部１５０の深さと同等な値以上の膜厚を開口部以外の基体上に堆積させることにより開口部の外に低電流ステップによるＣｕ膜２６２の層を存在させることができる。例えば、実行性のある半導体装置の開口部の深さとして１５０〜２５０ｎｍを想定し、ＳｉＯ２膜２２２表面上に１５０〜２５０ｎｍの膜厚のＣｕが形成されるようにするのが望ましい。
【００４８】
図４（ｃ）において、第３のめっき工程であるオーバープレートステップとして、第２のめっき工程に続いて電流密度を大きくして電解めっき等の電気化学成長によりＣｕ膜２６４を開口部１５０および基体２００表面上に堆積したＣｕ膜２６２上に堆積させる。ここでは、第１と第２のめっき工程の電流密度より大きい、例えば、電流密度が６Ａ／ｃｍ２でめっきする。電流密度は、第１のめっき工程の電流密度より小さい電流密度であり、さらに、６Ａ／ｃｍ２以上が望ましい。めっき時間は、３０〜４０秒が望ましい。第２のめっき工程の電流密度より大きい電流密度でめっきすることにより、めっき時間の短縮を図ることができる。さらに、第１のめっき工程の電流密度より大きい電流密度でめっきすることにより、さらに、めっき時間の短縮を図ることができる。第２のめっき工程によりＣｕ膜２６０内の点欠陥である空孔の逃げ場が既に形成されているので、ここでは、めっき時間が短縮するため、電流密度を大きくすることが望ましい。オーバープレートステップには、開口部に完全にＣｕが堆積した後に移行することが有効である。
【００４９】
実効性半導体装置の製造工程では、オーバープレートステップにおいて、堆積後に、絶縁膜表面上に堆積したＣｕ膜２６０とＣｕ膜２６２とＣｕ膜２６４との合計膜厚が、前記開口部の深さに相当する値の２倍以上の膜厚となるように、さらに、低電流ステップ後、前記絶縁膜表面上にＣｕ膜２６４を堆積させることが望ましい。合計膜厚が、前記開口部の深さに相当する値の２倍以上の膜厚となるようにすることで、半導体装置の完成時において前記開口部へのＣｕ充填漏れを防ぐことができる。例えば、実行性のある半導体装置の開口部の深さとして１５０〜２５０ｎｍを想定し、ＳｉＯ２膜２２２表面上に最終めっき後において３００〜５００ｎｍの膜厚のＣｕが形成されるようにするのが望ましい。
【００５０】
図５は、めっき装置の構成を示す概念図である。
めっき装置は、略円筒状で内部にめっき液６７０が入っためっき槽６５０と、めっき槽６５０の上方に配置され、めっき面を下に向けた基板１０１を着脱自在に保持するホルダ６５２とを備えている。めっき液６７０は、硫酸銅を主成分として、添加剤を加えた液を用いるとよい。図５（ａ）では、ホルダ６５２が基板１０１をめっき液６７０の液面より上昇させた位置で保持している状態を示している。めっき槽６５０のめっき液６７０底部には、上面をめっき液６７０に晒したアノード電極６５４が配置されている。アノード電極６５４として、例えば、含リン銅等の溶解性アノードを用いるとよい。めっき槽６５０内へは、液噴射ノズル６６０からめっき液６７０が供給される。液噴射ノズル６６０は、円周方向に等間隔で配置されるとよい。めっき槽６５０内では、液噴射ノズル６６０から噴射しためっき液６７０がめっき槽の中央部で衝突し、上昇する流れを形成する。めっき槽６５０内からオーバーフローして溢れ出ためっき液は、排出口６６６から排出される。排出口６６６と液噴射ノズル６６０は、図示していないめっき液管理装置に接続し、排出口６６６から排出されためっき液は、めっき液管理装置で再度、成分調整後、液噴射ノズル６６０からめっき槽６５０内へと循環する。ホルダ６５２には、基板１０１の外周部がめっき液に触れないように、つば状の部材が基板１０１の外周部に接触したパッキン６８４が配置され、めっき液に触れない領域でシード層が形成された基板１０１の外周部に陰極側の接点が接続されている。そして、図５（ｂ）に示すように、基板１０１を回転させながらめっき液６７０に表面を浸し、アノード電極６５４を陽極、めっき面となる基板１０１を陰極として所定の電流密度の電流を流し、電解めっきを行なう。
【００５１】
図６は、本実施の形態１におけるめっきの処理シーケンス図である。
図６に示すように、埋め込みステップと埋め込みステップより低電流密度の低電流ステップと埋め込みステップより高電流密度のオーバープレートステップとの３段階で電流密度を変化させながらめっきする。
【００５２】
ここでは、低電流ステップの効果を確認する目的で、Ｃｕ膜厚は溝の底面から溝に形成されたＣｕ膜の上面までの厚さが、トータル膜厚５００ｎｍのＣｕをめっきにより形成した。すなわち、開口部を埋め込んだ後、約２００ｎｍの膜厚のＣｕを低電流ステップとオーバープレートステップとにより堆積させた。かかる約２００ｎｍの内、約半分を低電流ステップで埋め込むようにするとよい。同様に、低電流ステップを除いた埋め込みステップとオーバープレートステップのみでめっきした試料も用意した。
【００５３】
そして、アニール工程として、温度が１５０℃で、３％水素（Ｈ２）／窒素（Ｎ２）雰囲気下で熱処理を行った。アニール工程では、１５０℃から４００℃の温度で処理をおこなうことが望ましい。
【００５４】
図７は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図１の平坦化工程（Ｓ１２６）を示している。平坦化工程として、ＣＭＰ法によって、開口部以外にＳｉＯ２膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６４、Ｃｕ膜２６２、Ｃｕ膜２６０、シード膜２５０、及びバリアメタル膜２４０を研磨除去することにより、平坦化し、図７に表したようなＣｕ配線となる埋め込み構造を形成する。
【００５５】
図８は、埋め込みステップとオーバープレートステップとの２ステップでめっきして形成される半導体装置を説明するための断面図である。
図８（ａ）には、孔等の開口部に埋め込みステップと低電流ステップとオーバープレートステップとの３ステップでめっきした状態を示している。めっきされたＣｕ膜中には、ＳＥＭ（走査型電子顕微鏡）で観察できないような、例えば５ｎｍ以下の小さな空孔状の点欠陥が存在する。そして、複数の電流ステップの場合、比較的低い電流で成膜された低電流ステップの膜の方が埋め込みステップの膜よりも粒成長しにくく遅く安定化するため、図８（ｂ）に示すように、埋め込みステップの膜内に存在する空孔を効率良く膜外に移動させることができ、一定の時間セルフアニールを加えた後では、埋め込みステップ領域に存在した点欠陥が、粒成長しにくい低電流ステップ領域に移動する。そのため、埋め込みステップ領域に存在した点欠陥が、集合し、空隙、いわゆるボイドを形成してしまうことなく、ＣＭＰにより平坦化した後、図８（ｃ）に示すように、Ｃｕ配線内にかかるボイドの形成を抑制することができる。
【００５６】
図９は、本実施の形態における試料のボイド発生率を示す図である。
図９（ａ）に示すように、低電流ステップを導入しない従来の場合、図９（ｂ）に示す基板の中心部のボイド発生率は１％、端部のボイド発生率は２％であった。
図１０は、ボイドの発生箇所を比較するための図である。
低電流ステップを導入しない従来の場合、図１０（ａ）に示すように、中心部、端部共にボイドの発生箇所はビアホール開口面部付近であり、またビアホールの側壁ではなく中心であった。これに対し低電流ステップを導入した場合、図１０（ｂ）に示すように、中心部、端部共にボイド発生率は０％であり、良好なＣｕのめっき埋め込みが達成できた。
【００５７】
図１１は、低電流ステップの有無によるめっきした結果を示す図である。
ここでは、径が１００ｎｍのビアで比較した。図１１（ａ）に示すように、低電流ステップを導入しない従来の場合、ボイドが形成された。これに対し、図１１（ｂ）に示すように、低電流ステップを導入した場合、ボイドが観察されなかった。
【００５８】
これらの結果は、以下のように説明できる。低電流ステップを導入しない場合、埋め込みステップで成膜されためっき膜の直上に、オーバープレートステップでより高い電流で成膜された膜が存在する。オーバープレートステップの膜の方が粒成長が早く進み、また早く安定化するため、粒成長が遅い埋め込みステップの膜内に存在する空孔は上方に移動することができなくなり、膜内つまりビアホール内に留まってしまう。熱処理により粒成長が促されても、空孔が集まりボイドとして残ってしまう。一方低電流ステップを導入した場合は、埋め込みステップで成膜されためっき膜の直上が、より低い電流で成膜された膜となる。埋め込みステップの膜内の空孔は上方に移動することが可能となり、結果的にはビアホール内の空孔は減少させることができる。ビアホール内の空孔は減少させることができるので、かかる空孔の集合であるボイドを発生させないようにすることができる。
【００５９】
以上のように、配線溝への埋め込みステップが完了した後、埋め込みステップで使用しためっき電流値よりも低い電流で成膜した膜を導入することにより、めっき後の金属膜内の空孔を効率良く膜外に移動させ、膜内空孔に起因した不良を防止することができる。
【００６０】
実施の形態２．
実施の形態２では、広い溝と微細な溝とが同じ層に存在する場合の半導体装置の製造方法を説明する。
図１２は、実施の形態２におけるＣｕがめっきされた状態の半導体装置を説明するための断面図である。
図１２では、下層配線８の上に、ビア層と上層配線層とを形成する。ここでは、ビアホールが、上層配線層に位置する狭い溝１１と共にデュアルダマシン法により埋め込まれる場合を示している。また、上層配線層には、幅が狭い溝１１と広い溝１０とが形成される場合を示している。下層配線層は、下地膜となるＳｉＣ膜２１２とｌｏｗ−ｋ膜２２０とキャップ膜となるＳｉＯ２膜２２２とで構成された絶縁膜に下層配線８が形成される。ビア層は、下地膜となるＳｉＣ膜２７５とｌｏｗ−ｋ膜２８０とキャップ膜となるＳｉＣ膜２８６とで構成された絶縁膜にビアホールが形成される。上層配線層には、下地膜となるビア層のＳｉＣ膜２７５上にｌｏｗ−ｋ膜２８５とキャップ膜となるＳｉＯ２膜２９０とで構成された絶縁膜に、幅が狭い溝１１と広い溝１０とが形成される。そして、狭い溝１１と広い溝１０と狭い溝１１の下のビアホールとには、バリアメタル膜２４２とシード膜２５２が形成され、デュアルダマシン法によりＣｕが埋め込まれる。製造方法は、デュアルダマシン法を用いたこと以外は、実施の形態１で説明した内容と同様で構わないので省略する。
【００６１】
第１のめっき工程、すなわち、埋め込みステップとして、電流密度が２〜５Ａ／ｃｍ２でＣｕを埋め込む。かかる場合、狭い溝１１を埋め込んだ後、狭い溝１１上にさらに所定の膜厚を堆積させるとよい。例えば、狭い溝１１がホール形状の孔である場合、ホール径が１００〜２００ｎｍに対して幅が３μｍ程度の広い溝１０を埋めるためには、狭い溝１１上にさらに１００〜１５０ｎｍの膜厚を堆積させるとよい。
【００６２】
第２のめっき工程、すなわち、低電流ステップとして、電流密度が１．５〜３Ａ／ｃｍ２でＣｕを埋め込む。かかる場合に、低電流ステップ終了時点において、低電流ステップにより堆積したＣｕの上面が、広い溝１０の外部、言い換えれば、広い溝１０を完全に埋め込んで、さらに、その開口面より上方にも形成されているようにするとよい。広い溝１０の開口面より上方にも形成されることで、埋め込みステップにより広い溝１０内部に堆積したＣｕ内の点欠陥である空孔が外部に移動するための領域を形成することができる。
【００６３】
そして、第３のめっき工程、すなわち、オーバープレートステップとして、電流密度が６Ａ／ｃｍ２以上でＣｕを埋め込む。
【００６４】
以上のように、埋め込みステップにおいて、広い溝１０の開口部内すべてをＣｕで満たすことが望ましいが、図１２に示すように、低電流ステップにより堆積したＣｕの上面が、広い溝１０の開口面より上方にも形成されていれば、低電流ステップでＣｕを満たしても構わない。
【００６５】
ここで、上記各実施の形態におけるバリアメタルとして、ＴａＮやＴａの他、炭化窒化タンタル（ＴａＣＮ）、窒化タングステン（ＷＮ）、炭化窒化タングステン（ＷＣＮ）、窒化チタン（ＴｉＮ）等の高融点金属の窒化膜或いは窒化炭素膜、或いは、チタン（Ｔｉ）、タングステン（Ｗ）単体であっても構わない。或いは、ＷＳｉＮ等であっても構わない。或いはジルコニウム（Ｚｒ）系のバリアメタル膜であっても構わない。或いは、これらの複数の材料による積層膜であっても構わない。
【００６６】
ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。
【００６７】
以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６８】
例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。
【００６９】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００７０】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００７１】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００７２】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】めっき装置の構成を示す概念図である。
【図６】本実施の形態１におけるめっきの処理シーケンス図である。
【図７】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図８】埋め込みステップとオーバープレートステップとの２ステップでめっきして形成される半導体装置を説明するための断面図である。
【図９】本実施の形態における試料のボイド発生率を示す図である。
【図１０】ボイドの発生箇所を比較するための図である。
【図１１】低電流ステップの有無によるめっきした結果を示す図である。
【図１２】実施の形態２におけるＣｕがめっきされた状態の半導体装置を説明するための断面図である。
【図１３】従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
【図１４】従来、用いられるめっきの処理シーケンス図である。
【図１５】埋め込みステップで使用するめっき電流のみの１ステップ、オーバープレートステップで使用する電流のみの１ステップでそれぞれ成膜した場合の、めっき直後及びセルフアニール後の金属の平均粒径を比較したグラフである。
【図１６】埋め込みステップとオーバープレートステップとの２ステップでめっきして形成される半導体装置を説明するための断面図である。
【符号の説明】
【００７３】
８  下層配線
１０，１１  溝
１０１  基板
１５０  開口部
２００  基体
２１０，２２２  ＳｉＯ２膜
２１２，２７５，２８６  ＳｉＣ膜
２２０，２８０，２８５  ｌｏｗ−ｋ膜
２２１，２８１  絶縁膜
２４０，２４２  バリアメタル膜
２５０  シード膜
２６０，２６２，２６４  Ｃｕ膜
６５０  めっき槽
６５２  ホルダ
６５４  アノード電極
６６０  液噴射ノズル
６６６  排出口
６７０  めっき液
６８４  パッキン
【図１】
2006060011.tif 000003
【図２】
2006060011.tif 000004
【図３】
2006060011.tif 000005
【図４】
2006060011.tif 000006
【図５】
2006060011.tif 000007
【図６】
2006060011.tif 000008
【図７】
2006060011.tif 000009
【図８】
2006060011.tif 000010
【図９】
2006060011.tif 000011
【図１０】
2006060011.tif 000012
【図１２】
2006060011.tif 000013
【図１３】
2006060011.tif 000014
【図１４】
2006060011.tif 000015
【図１５】
2006060011.tif 000016
【図１６】
2006060011.tif 000017
【図１１】
2006060011.tif 000018