(57)【要約】【目的】ＤＡコンバータ全体の低消費電力化を図る。【構成】本発明は、所定の基準電位を発生する基準電位発生回路と、デジタル信号をアナログ信号に変換し出力する複数の変換回路とを備えている。複数の変換回路の各々は、デジタル信号を取り込むことによって相補信号を出力するラッチ回路部と、相補信号に応答して動作する電流セル回路部とを備えている。さらに、基準電位発生回路と複数の変換回路との間には、パワーダウン信号に応答して基準電位若しくは所定の電位のどちらか一方を変換回路に印加する複数のスイッチ回路が接続されている。【選択図】 図４
2006067617.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準電位を発生する基準電位発生回路と、
デジタル信号を取り込み相補信号を出力するラッチ回路部と、前記相補信号に応答して動作する電流セル回路部とを有し、前記デジタル信号をアナログ信号に変換し出力する複数の変換回路と、
前記基準電位発生回路と前記複数の変換回路それぞれとの間に接続され、パワーダウン信号に応答して前記基準電位若しくは所定の電位のどちらか一方を前記変換回路に印加する複数のスイッチ回路とを備えることを特徴とするＤＡコンバータ。
【請求項２】
前記スイッチ回路は、前記パワーダウン信号に応答して前記基準電位発生回路と前記変換回路とを接続するトランスファーゲートと、前記パワーダウン信号に応答して前記所定の電位が供給される電位ノードと前記変換回路とを接続するスイッチ素子とにより構成されることを特徴とする請求項１記載のＤＡコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力化を図ったＤＡコンバータに関するものである。
【背景技術】
【０００２】
図８に従来の電流セル回路を示す。従来の電流セル回路は、相補信号Ｑ及びＱバー（以下、／Ｑとする）に応答して駆動信号ＶＧａ及びＶＧｂを出力する駆動回路部７０１（駆動回路７０１＿Ａ及び７０１＿Ｂ）と、駆動信号ＶＧａ及びＶＧｂに応答して動作し出力ノードＯＵＴ１若しくはＯＵＴ２のどちらか一方に電流を流す出力部７００とで構成される。駆動回路７０１＿Ａは、信号Ｑに応答して動作するインバータ回路であり、電源ノードと接地ノードとの間に直列接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ７５とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｎ７１とで構成される。電源ノードには電源電位ＶＤＤが供給され、接地ノードには接地電位ＧＮＤが供給される。駆動回路７０１＿Ｂは、信号Ｑと相補関係にある信号／Ｑに応答して動作するインバータ回路であり、電源ノードと接地ノードとの間に直列接続されたＰＭＯＳトランジスタＰ７６とＮＭＯＳトランジスタＮ７２とで構成される。電源ノードには電源電位ＶＤＤが供給され、接地ノードには接地電位ＧＮＤが供給される。出力部７００は、定電流回路を構成するＰＭＯＳトランジスタＰ７１及びＰ７２と、駆動信号ＶＧａに応答して動作するスイッチ回路（ＰＭＯＳトランジスタ）Ｐ７３と、駆動信号ＶＧｂに応答して動作するスイッチ回路（ＰＭＯＳトランジスタ）Ｐ７４とで構成される。定電流回路を構成するＰＭＯＳトランジスタＰ７１及びＰ７２のゲートにはバイアス電位ＶＧ１及びＶＧ２が印加され、定電流Ｉ0が流れる。
【０００３】
次に、従来の電流セル回路の動作について説明する。信号Ｑがハイレベル（以下、"Ｈ"とする）のとき、駆動回路７０１＿Ａはローレベル（以下、"Ｌ"とする）の駆動信号ＶＧａを出力する。このとき、信号Ｑと相補関係にある信号／Ｑは"Ｌ"であり、駆動信号７０１＿Ｂは"Ｈ"の駆動信号ＶＧｂを出力する。出力部７００のスイッチ回路Ｐ７３は、"Ｌ"の駆動信号ＶＧａに応答してオン状態となる。出力部７００のスイッチ回路Ｐ７４は、"Ｈ"の駆動信号ＶＧｂに応答してオフ状態となる。スイッチ回路Ｐ７３がオン状態となり、スイッチ回路Ｐ７４がオフ状態となることにより、定電流回路からの電流Ｉは出力ノードＯＵＴ１へ流れる。
【０００４】
一方、信号Ｑが"Ｌ"のとき、駆動回路７０１＿Ａは  "Ｈ"の駆動信号ＶＧａを出力する。このとき、信号Ｑと相補関係にある信号／Ｑは"Ｈ"であり、駆動信号７０１＿Ｂは"Ｌ"の駆動信号ＶＧｂを出力する。出力部７００のスイッチ回路Ｐ７３は、"Ｈ"の駆動信号ＶＧａに応答してオフ状態となる。出力部７００のスイッチ回路Ｐ７４は、"Ｌ"の駆動信号ＶＧｂに応答してオン状態となる。スイッチ回路Ｐ７３がオフ状態となり、スイッチ回路Ｐ７４がオン状態となることにより、定電流回路からの電流Ｉは出力ノードＯＵＴ２へ流れる。
【０００５】
なお、本件の親出願である特願２００２−２４０３２６号においては、拒絶理由通知の際に以下の三件の文献が挙げられている。
【特許文献１】特開平８−３３５８８１号公報
【特許文献２】特開２００１−２４５１１号公報
【特許文献３】特開平５−２０６８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電流セル回路は、以上のように構成されていたので次のような問題点があった。スイッチ回路Ｐ７３及びＰ７４がスイッチング動作を行う時に、オン状態となったＰＭＯＳトランジスタ（Ｐ７３若しくはＰ７４）に、駆動信号ＶＧａ及びＶＧｂの振幅に応じた余剰電流が流れる。ＰＭＯＳトランジスタＰ７３若しくはＰ７４に余剰電流が流れることにより、出力ノードＯＵＴ１若しくはＯＵＴ２に出力される信号には雑音が発生してしまう。このような電流セル回路を用いて画像処理用のＤＡコンバータを構成した場合、画質が劣化してしまうという問題があった。
【０００７】
また、今後ますます進む低消費電力化に対応するためには、駆動回路７０１＿Ａ及び７０１＿Ｂにおける消費電力を低減させる必要があった。
【０００８】
また、従来の電流セル回路は、共通の電源配線を介して出力部７００及び駆動回路部７０１へ電源電位ＶＤＤを供給していたため、電源配線に雑音がのると出力部７００及び駆動回路部７０１の双方に影響が及んでしまうという問題があった。
【課題を解決するための手段】
【０００９】
本発明に係るＤＡコンバータにおいては、所定の基準電位を発生する基準電位発生回路と、デジタル信号をアナログ信号に変換し出力する複数の変換回路との間に、パワーダウン信号に応答して基準電位若しくは所定の電位のどちらか一方を変換回路に印加する複数のスイッチ回路が接続されている。
【発明の効果】
【００１０】
本発明によるＤＡコンバータでは、デジタル信号をアナログ信号に変換し出力する変換回路と、基準電位発生回路との間に、パワーダウン信号に応答して動作するスイッチ回路を設けたことにより、動作させる必要の無い変換回路にはバイアス電位の供給を停止することができる。その結果、定電流回路の電流経路を遮断することができ、さらにはＤＡコンバータ全体の低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態を、以下図面を参照しながら説明する。
【実施例１】
【００１２】
図１は、本発明による技術が適用されたＤＡコンバータの概略を示す回路図である。図１に示すＤＡコンバータは、基準電位（バイアス電位）ＶＧ１及びＶＧ２を発生し出力する基準電位発生回路１と、クロック信号ＣＫに同期して入力デジタル信号Ｄｉｎ（Ｄ０〜Ｄ２）を取り込み、相補信号Ｑ及びＱバー（以下、／Ｑとする）を出力するラッチ回路部２と、相補信号Ｑ及び／Ｑに応答して電流経路を切り換えて出力する電流セル回路部３とを備える。
【００１３】
ラッチ回路部２は、複数のラッチ回路２０〜２２で構成される。電流セル回路部３は、複数の電流セル回路３０〜３２で構成される。また、電流セル回路部３は、所定の電流が流れる定電流回路部４（定電流回路４０〜４２）と、電流経路を切り換える電流切換回路部５（電流切換回路５０〜５２）と、電流切換回路部５を駆動する駆動回路部６（駆動回路６０＿Ａ、６０＿Ｂ〜６２＿Ａ、６２＿Ｂ）とで構成される。定電流回路部４を構成する各定電流回路４０〜４２には所定の電流Ｉ0が流れるように設定されている。
【００１４】
図１に示すＤＡコンバータでは、各定電流回路４０〜４２からそれぞれ流れる電流Ｉ0を、入力デジタル信号Ｄｉｎ（Ｄ０〜Ｄ２）のデータ値に応じて負荷抵抗Ｒ１若しくは接地ノードのどちらか一方に切り換えて流すことにより、アナログ信号出力ノードＯＵＴ＿ａから出力アナログ信号Ａｏｕｔが得られるようになっている。このようにして、図１に示したＤＡコンバータは、入力デジタル信号Ｄｉｎを出力アナログ信号Ａｏｕｔに変換する。
【００１５】
次に、図２を用いてラッチ回路部２を構成するラッチ回路２０について詳細に説明する。図２は、ラッチ回路２０の構成を示す回路図であり、他のラッチ回路（ラッチ回路２１、２２）も同様の構成である。ラッチ回路２０は、入力デジタル信号Ｄ０を反転し出力するインバータ回路ＩＮＶ２０と、クロック信号ＣＫに同期して入力デジタル信号Ｄ０を取り込み信号Ｑとして出力するフリップフロップ回路ＤＦＦ１と、インバータ回路ＩＮＶ２０から出力される入力デジタル信号の反転信号Ｄ０バー（以下、／Ｄ０とする）をクロック信号ＣＫに同期して取り込み信号／Ｑとして出力するフリップフロップ回路ＤＦＦ２とから構成される。ここで、フリップフロップ回路ＤＦＦ１とフリップフロップ回路ＤＦＦ２とは同一の構成である。
【００１６】
このラッチ回路２０の動作について説明する。入力デジタル信号Ｄ０がハイレベル（以下、"Ｈ"とする）のとき、フリップフロップ回路ＤＦＦ１は、クロック信号ＣＫに同期して"Ｈ"の信号を取り込み、"Ｈ"の信号Ｑを出力する。また、フリップフロップ回路ＤＦＦ２は、インバータ回路ＩＮＶ２０により反転されたローレベル（以下、"Ｌ"とする）の信号／Ｄ０をクロック信号ＣＫに同期して取り込み、"Ｌ"の信号／Ｑを出力する。
【００１７】
一方、入力デジタル信号Ｄ０が"Ｌ"のとき、フリップフロップ回路ＤＦＦ１は、クロック信号ＣＫに同期して"Ｌ"の信号を取り込み、"Ｌ"の信号Ｑを出力する。また、フリップフロップ回路ＤＦＦ２は、インバータ回路ＩＮＶ２０により反転された"Ｈ"の信号／Ｄ０をクロック信号ＣＫに同期して取り込み、"Ｈ"の信号／Ｑを出力する。
【００１８】
ここで、ラッチ回路２０の特徴となる点は、インバータ回路ＩＮＶ２０がフリップフロップ回路ＤＦＦ１及びＤＦＦ２の前段に設けられていることである。このように構成することにより、入力デジタル信号Ｄ０とその反転信号／Ｄ０とを同時に取り込むことができ、その結果、相補信号Ｑ及び／Ｑを同時に切り換えることが可能となる。
【００１９】
次に、図３を用いて図１に示した電流セル回路３０について説明する。図３は、電流セル回路３０の構成を示す回路図である。電流セル回路３０は、所定の電流Ｉ0が流れる定電流回路４０と、定電流回路４０からの電流Ｉ0を第１の出力ノードＯＵＴ１（出力端子ＯＵＴ＿ａ）若しくは第２の出力ノードＯＵＴ２（接地ノード）のどちらか一方に切り換えて流す電流切換回路５０と、相補信号Ｑ及び／Ｑに応答して電流切換回路５０を駆動する駆動回路部６０とで構成される。本説明では、定電流回路４０と電流切換回路５０とを合わせて出力部７０とする。
【００２０】
ここで、電流セル回路３０の特徴は、駆動回路部６０に供給される第２の電源電位（電源電位ＶＤＤ２）のレベルは、出力部７０に供給される第１の電源電位（電源電位ＶＤＤ１）のレベルより低いことである。すなわち、第２の電源電位（電源電位ＶＤＤ２）と第３の電源電位（接地電位ＧＮＤ）との電位差は、第１の電源電位（電源電位ＶＤＤ１）と第３の電源電位（接地電位ＧＮＤ）との電位差より小さく設定されている。さらに、電源電位ＶＤＤ２は電源電位ＶＤＤ１が供給される電源配線とは異なる電源配線を介してＤＡコンバータの外部から供給される。ＤＡコンバータへの電源電位ＶＤＤ２及び電源電位ＶＤＤ１の供給は、ＩＣチップの外部端子からそれぞれ異なる電源配線を介して行われる。駆動回路部６０に電源電位ＶＤＤ１より低い電位である電源電位ＶＤＤ２を供給することにより、従来の電流セル回路と比較して相補信号Ｑ及び  ／Ｑの切換え時に発生する雑音を小さくすることができる。また、駆動回路部６０に電源電位ＶＤＤ１より低い電位である電源電位ＶＤＤ２をＤＡコンバータの外部（外部端子）から供給することにより、従来の電流セル回路と比較して電流セル回路全体の低消費電力化を図ることができる。
【００２１】
ここから、駆動回路部６０及び出力部７０について詳細に説明する。駆動回路部６０は、信号Ｑに応答して第１の駆動信号（駆動信号ＶＧａ）を出力部７０に出力する第１の駆動回路（駆動回路６０＿Ａ）と、信号Ｑと相補関係にある信号／Ｑに応答して第２の駆動信号（駆動信号ＶＧｂ）を出力部７０に出力する第２の駆動回路（駆動回路６０＿Ｂ）とから構成される。
【００２２】
駆動回路６０＿Ａは、電源電位ＶＤＤ２が供給される電源ノード（第２の電源ノード）と接地電位ＧＮＤが供給される接地ノード（第３の電源ノード）との間にＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）Ｐ５とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）Ｎ１とが直列に接続されたインバータ回路で構成される。ＰＭＯＳトランジスタＰ５のゲートは図２に示したフリップフロップ回路ＤＦＦ１の出力端子Ｑに接続され、ソースは第２の電源ノードに接続され、ドレインは出力部７０に接続される。ＮＭＯＳトランジスタＮ１のゲートは図２に示したフリップフロップ回路ＤＦＦ１の出力端子Ｑに接続され、ソースは接地ノード（第３の電源ノード）に接続され、ドレインは出力部７０に接続される。
【００２３】
駆動回路６０＿Ｂは、電源電位ＶＤＤ２が供給される電源ノード（第２の電源ノード）と接地電位ＧＮＤが供給される接地ノード（第３の電源ノード）との間にＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ２とが直列に接続されたインバータ回路で構成される。ＰＭＯＳトランジスタＰ６のゲートは図２に示したフリップフロップ回路ＤＦＦ２の出力端子／Ｑに接続され、ソースは第２の電源ノードに接続され、ドレインは出力部７０に接続される。ＮＭＯＳトランジスタＮ２のゲートは図２に示したフリップフロップ回路ＤＦＦ２の出力端子／Ｑに接続され、ソースは接地ノード（第３の電源ノード）に接続され、ドレインは出力部７０に接続される。
【００２４】
出力部７０は、前述のように定電流回路４０と、電流切換回路５０とで構成される。定電流回路４０は、電源電位ＶＤＤ１（第１の電源電位）が供給される電源ノード（第１の電源ノード）と電流切換回路５０との間に直列に接続されたＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２とで構成される。ＰＭＯＳトランジスタＰ１のゲートは図１に示した基準電位発生回路１の出力端子ＶＧ１に接続され、ソースは第１の電源ノードに接続され、ドレインはＰＭＯＳトランジスタＰ２に接続される。ＰＭＯＳトランジスタＰ１のゲートに印加されるバイアス電位ＶＧ１のレベルは、ＰＭＯＳトランジスタＰ１が常に飽和領域で動作する電位レベルである。ＰＭＯＳトランジスタＰ１は、ゲートにバイアス電位ＶＧ１が印加されているため常に所定の電流Ｉ0（定電流Ｉ0）が流れる。ＰＭＯＳトランジスタＰ２のゲートは図１に示した基準電位発生回路１の出力端子ＶＧ２に接続され、ソースはＰＭＯＳトランジスタＰ１のドレインに接続され、ドレインは電流切換回路５０に接続される。
【００２５】
電流切換回路５０は、駆動信号ＶＧａに応答して定電流回路４０と出力ノードＯＵＴ１とを接続する第１のスイッチ回路（ＰＭＯＳトランジスタＰ３）と、駆動信号ＶＧｂに応答して定電流回路４０と出力ノードＯＵＴ２とを接続する第２のスイッチ回路（ＰＭＯＳトランジスタＰ４）とで構成される。ＰＭＯＳトランジスタＰ３のゲートは駆動回路６０＿Ａに接続され、ソースは定電流回路４０に接続され、ドレインは出力ノードＯＵＴ１に接続される。ＰＭＯＳトランジスタＰ４のゲートは駆動回路６０＿Ｂに接続され、ソースは定電流回路４０に接続され、ドレインは出力ノードＯＵＴ２に接続される。
【００２６】
次に、電流セル回路３０の動作について説明する。図１に示す入力デジタル信号Ｄ０が"Ｈ"のとき、信号Ｑは"Ｈ"となり、同時に信号／Ｑは"Ｌ"となる。信号Ｑが"Ｈ"となることにより、駆動回路６０＿ＡのＰＭＯＳトランジスタＰ５はオフ状態、ＮＭＯＳトランジスタＮ１はオン状態となり、駆動信号ＶＧａは接地電位ＧＮＤレベル（"Ｌ"）となる。駆動信号ＶＧａが接地電位ＧＮＤレベル（"Ｌ"）となることにより、電流切換回路５０のＰＭＯＳトランジスタＰ３はオン状態となる。一方、信号／Ｑが"Ｌ"となることにより、駆動回路６０＿ＢのＰＭＯＳトランジスタＰ６はオン状態、ＮＭＯＳトランジスタＮ２はオフ状態となり、駆動信号ＶＧｂは電源電位ＶＤＤ２レベル（"Ｈ"）となる。駆動信号ＶＧｂが電源電位ＶＤＤ２レベル（"Ｈ"）となることにより、電流切換回路５０のＰＭＯＳトランジスタＰ４はオフ状態となる。ＰＭＯＳトランジスタＰ３がオン状態となり、ＰＭＯＳトランジスタＰ４がオフ状態となることにより、定電流回路４０を流れる電流Ｉ0は出力ノードＯＵＴ１へ流れる。
【００２７】
また、図１に示す入力デジタル信号Ｄ０が"Ｌ"のとき、信号Ｑは"Ｌ"となり、同時に信号／Ｑは"Ｈ"となる。信号Ｑが"Ｌ"となることにより、駆動回路６０＿ＡのＰＭＯＳトランジスタＰ５はオン状態、ＮＭＯＳトランジスタＮ１はオフ状態となり、駆動信号ＶＧａは電源電位ＶＤＤ２レベル（"Ｈ"）となる。駆動信号ＶＧａが電源電位ＶＤＤ２レベル（"Ｈ"）となることにより、電流切換回路５０のＰＭＯＳトランジスタＰ３はオフ状態となる。一方、信号／Ｑが"Ｈ"となることにより、駆動回路６０＿ＢのＰＭＯＳトランジスタＰ６はオフ状態、ＮＭＯＳトランジスタＮ２はオン状態となり、駆動信号ＶＧｂは接地電位ＧＮＤレベル（"Ｈ"）となる。駆動信号ＶＧｂが接地電位ＧＮＤレベル（"Ｈ"）となることにより、電流切換回路５０のＰＭＯＳトランジスタＰ４はオン状態となる。ＰＭＯＳトランジスタＰ３がオフ状態となり、ＰＭＯＳトランジスタＰ４がオン状態となることにより、定電流回路４０を流れる電流Ｉ0は出力ノードＯＵＴ２へ流れる。
【００２８】
以上説明したように、図３に示した電流セル回路は、駆動回路部６０に供給される電源電位ＶＤＤ２（第２の電源電位）と接地電位ＧＮＤ（第３の電源電位）との電位差が、出力部７０に供給される電源電位ＶＤＤ１（第１の電源電位）と接地電位（第３の電源電位）との電位差より小さいため、従来の電流セル回路に比べて、スイッチング動作時に発生する雑音を小さくすることができる。また、電源電位ＶＤＤ２（第２の電源電位）は、電源電位ＶＤＤ１（第１の電源電位）より低く、かつ、ＩＣチップの外部端子から、電源電位ＶＤＤ１（第１の電源電位）が供給される電源配線とは異なる電源配線を介して供給されるため、従来の電流セル回路に比べて低消費電力化を図ることができる。
【００２９】
次に、図７を用いて本発明の電流セル回路の他の例について説明する。図７は、本発明の電流セル回路の他の例を示す回路図である。この他の例による電流セル回路は、所定の電流Ｉ0が流れる定電流回路４７と、定電流回路４７への電流経路を第１の出力ノードＯＵＴ１からの電流経路若しくは第２の出力ノードＯＵＴ２からの電流経路のどちらか一方に切り換える電流切換回路５７と、相補信号Ｑ及び／Ｑに応答して電流切換回路５７を駆動する駆動回路部６７とで構成される。本説明では、定電流回路４７と電流切換回路５７とを合わせて出力部７７とする。
【００３０】
ここで、この電流セル回路の特徴は、駆動回路部６７に供給される第２の電源電位（電源電位ＶＤＤ２）のレベルは、出力部７７に供給される第１の電源電位（接地電位ＧＮＤ）のレベルより高いことである。すなわち、電源電位ＶＤＤ２と第３の電源電位（電源電位ＶＤＤ１）との電位差は、接地電位ＧＮＤと電源電位ＶＤＤ１との電位差より小さく設定されている。さらに、電源電位ＶＤＤ２は接地電位ＧＮＤが供給される電源配線とは異なる電源配線を介してＤＡコンバータの外部から供給される。ＤＡコンバータへの電源電位ＶＤＤ２及び電源電位ＶＤＤ１の供給は、ＩＣチップの外部端子から電源電位ＶＤＤ２及び電源電位ＶＤＤ１をそれぞれ印加し、それぞれ異なる電源配線を介して供給することにより行われる。駆動回路部６７に接地電位ＧＮＤより高い電位である電源電位ＶＤＤ２を供給することにより、従来の電流セル回路と比較して相補信号Ｑ及び  ／Ｑの切換え時に発生する雑音を小さくすることができる。また、駆動回路部６７に接地電位ＧＮＤより高い電位である電源電位ＶＤＤ２をＤＡコンバータの外部から供給することにより、従来の電流セル回路と比較して電流セル回路全体の低消費電力化を図ることができる。
【００３１】
ここから、駆動回路部６７と出力部７７とについて詳細に説明する。駆動回路部６７は、信号Ｑに応答して第１の駆動信号（駆動信号ＶＧａ）を出力部７７に出力する第１の駆動回路（駆動回路６７＿Ａ）と、信号Ｑと相補関係にある信号／Ｑに応答して第２の駆動信号（駆動信号ＶＧｂ）を出力部７７に出力する第２の駆動回路（駆動回路６７＿Ｂ）とから構成される。
【００３２】
駆動回路６７＿Ａは、電源電位ＶＤＤ１（第３の電源電位）が供給される電源ノード（第３の電源ノード）と電源電位ＶＤＤ２（第２の電源電位）が供給される電源ノード（第２の電源ノード）との間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ５とが直列に接続されたインバータ回路で構成される。ＰＭＯＳトランジスタＰ１のソースは第３の電源ノードに接続され、ドレインは出力部７７に接続され、ゲートには信号Ｑが印加される。ＮＭＯＳトランジスタＮ５のソースは第２の電源ノードに接続され、ドレインは出力部７７に接続され、ゲートには信号Ｑが印加される。
【００３３】
駆動回路６７＿Ｂは、電源電位ＶＤＤ１（第３の電源電位）が供給される第３の電源ノードと電源電位ＶＤＤ２（第２の電源電位）が供給される第２の電源ノードとの間にＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ６とが直列に接続されたインバータ回路で構成される。ＰＭＯＳトランジスタＰ２のソースは第３の電源ノードに接続され、ドレインは出力部７７に接続され、ゲートには信号／Ｑが印加される。ＮＭＯＳトランジスタＮ６のソースは第２の電源ノードに接続され、ドレインは出力部７７に接続され、ゲートには信号／Ｑが印加される。
【００３４】
出力部７７は、前述のように定電流回路４７と、電流切換回路５７とから構成される。定電流回路４７は、接地電位ＧＮＤ（第１の電源電位）が供給される接地ノード（第１の電源ノード）と電流切換回路５７との間に直列接続されたＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２とで構成される。ＮＭＯＳトランジスタＮ１のソースは接地ノード（第１の電源ノード）に接続され、ドレインはＮＭＯＳトランジスタＮ２に接続され、ゲートには基準電位（バイアス電位）ＶＧ１が印加される。ＮＭＯＳトランジスタＮ１のゲートに印加されるバイアス電位ＶＧ１のレベルは、ＮＭＯＳトランジスタＮ１が常に飽和領域で動作する電位レベルである。ＮＭＯＳトランジスタＮ１は、ゲートにバイアス電位ＶＧ１が印加されているため常に所定の電流Ｉ0が流れる。ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトランジスタＮ１のドレインに接続され、ドレインは電流切換回路５７に接続され、ゲートには基準電位（バイアス電位）ＶＧ２が印加される。
【００３５】
電流切換回路５７は、駆動信号ＶＧａに応答して出力ノードＯＵＴ１と定電流回路４７とを接続する第１のスイッチ回路（ＮＭＯＳトランジスタＮ３）と、駆動信号ＶＧｂに応答して出力ノードＯＵＴ２と定電流回路４７とを接続する第２のスイッチ回路（ＮＭＯＳトランジスタＮ４）とで構成される。ＮＭＯＳトランジスタＮ３のゲートは駆動回路６７＿Ａに接続され、ソースは定電流回路４７に接続され、ドレインは出力ノードＯＵＴ１に接続される。ＮＭＯＳトランジスタＮ４のゲートは駆動回路６７＿Ｂに接続され、ソースは定電流回路４７に接続され、ドレインは出力ノードＯＵＴ２に接続される。
【００３６】
次に、この他の例による電流セル回路の動作について説明する。信号Ｑが"Ｈ"のとき、駆動回路６７＿ＡのＰＭＯＳトランジスタＰ１はオフ状態となり、ＮＭＯＳトランジスタＮ５はオン状態となり、駆動信号ＶＧａは電源電位ＶＤＤ２レベル（"Ｌ"）となる。駆動信号ＶＧａが電源電位ＶＤＤ２レベル（"Ｌ"）となることにより、電流切換回路５７のＮＭＯＳトランジスタＮ３はオフ状態となる。
【００３７】
このとき、信号／Ｑは"Ｌ"となることにより、ＰＭＯＳトランジスタＰ２はオン状態、ＮＭＯＳトランジスタＮ６はオフ状態となり、駆動信号ＶＧｂは電源電位ＶＤＤ１レベル（"Ｈ"）となる。駆動信号ＶＧｂが電源電位ＶＤＤ１レベル（"Ｈ"）となることにより、電流切換回路５７のＮＭＯＳトランジスタＮ４はオン状態となる。ＮＭＯＳトランジスタＮ３がオフ状態となり、ＮＭＯＳトランジスタＮ４がオン状態となることにより、出力ノードＯＵＴ２から定電流回路４７へと電流が流れる。
【００３８】
また、信号Ｑが"Ｌ"のとき、駆動回路６７＿ＡのＰＭＯＳトランジスタＰ１はオン状態となり、ＮＭＯＳトランジスタＮ５はオフ状態となり、駆動信号ＶＧａは電源電位ＶＤＤ１レベル（"Ｈ"）となる。駆動信号ＶＧａが電源電位ＶＤＤ１レベル（"Ｈ"）となることにより、電流切換回路５７のＮＭＯＳトランジスタＮ３はオン状態となる。
【００３９】
このとき、信号／Ｑは"Ｈ"となることにより、駆動回路６７＿ＢのＰＭＯＳトランジスタＰ２はオフ状態となり、ＮＭＯＳトランジスタＮ６はオン状態となり、駆動信号ＶＧｂは電源電位ＶＤＤ２レベル（"Ｌ"）となる。駆動信号ＶＧｂが電源電位ＶＤＤ２レベル（"Ｌ"）となることにより、電流切換回路５７のＮＭＯＳトランジスタＮ４はオフ状態となる。ＮＭＯＳトランジスタＮ３がオン状態となり、ＮＭＯＳトランジスタＮ４がオフ状態となることにより、出力ノードＯＵＴ２から定電流回路４へと電流が流れる。
【００４０】
以上説明したように、図７に示した電流セル回路は、駆動回路部６７に供給される電源電位ＶＤＤ２（第２の電源電位）と接地電位ＧＮＤ（第１の電源電位）との電位差が、出力部７７に供給される電源電位ＶＤＤ１（第３の電源電位）と接地電位ＧＮＤ（第１の電源電位）との電位差より小さいため、従来の電流セル回路に比べて、スイッチング動作時に発生する雑音を小さくすることができる。
【実施例２】
【００４１】
次に、図４を用いて第２の実施の形態について説明する。図４は、パワーダウン機能付きＤＡコンバータの構成を示す回路ブロック図である。図４に示すＤＡコンバータは、図３に示した電流セル回路を（２n−１）個搭載したｎビットのＤＡ変換回路９１と、ＤＡ変換回路９１と同一の構成であるＤＡ変換回路９２及び９３と、ＤＡ変換回路９１〜９３に基準電位（バイアス電位）ＶＧ１及びＶＧ２を供給する基準電位発生回路１と、基準電位発生回路１とＤＡ変換回路９１〜９３との間に設けられたスイッチ回路部８（スイッチ回路８１〜８３）とを備える。
【００４２】
ＤＡ変換回路９１の構成を図５に示す。ＤＡ変換回路９１は、図１に示した電流セル回路部３と、図１に示したラッチ回路部２とを備えるｎビットＤＡコンバータである。電流セル回路部３は、（２n−１）個の電流セル回路（３＿１〜３＿（２n−１））により構成され、ラッチ回路部２は、（２n−１）個の電流セル回路（２＿１〜２＿（２n−１））により構成される。バイアス電位ＶＧ１は、電流セル回路部３を構成する定電流回路部４（定電流回路４＿１〜４＿（２n−１））のＰＭＯＳトランジスタＰ１4_1〜Ｐ１４＿（２n−１）のゲートに印加される。また、バイアス電位ＶＧ２は、電流セル回路部３を構成する定電流回路部４（定電流回路４＿１〜４＿（２n−１））のＰＭＯＳトランジスタＰ２4_1〜Ｐ２４＿（２n−１）のゲートに印加される。
【００４３】
次に、スイッチ回路８１の詳細な構成を図６に示す。スイッチ回路８１は、パワーダウン信号ＰＤを反転し出力するインバータ回路ＩＮＶ１０と、基準電位発生回路１とＤＡコンバータ９１との間に接続されパワーダウン信号ＰＤ及びその反転信号に応答して動作するトランスファー・ゲート（スイッチ回路ＳＷ２１）と、電源電位ＶＤＤ１が供給される電源ノードとＤＡコンバータ９１との間に接続されパワーダウン信号ＰＤの反転信号に応答して動作するスイッチ回路（スイッチ素子）ＳＷ１１とで構成される。インバータ回路ＩＮＶ１０は、電源ノードと接地ノードとの間に直列接続されたＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１とにより構成される。スイッチ回路ＳＷ２１は、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とにより構成される。スイッチ回路ＳＷ１１は、ＰＭＯＳトランジスタＰ１１により構成される。
【００４４】
次に、本実施の形態に係るＤＡコンバータの動作について説明する。ここでは、ＤＡコンバータ９１をパワーダウンモードに設定する場合について説明する。ＤＡコンバータ９１をパワーダウンモードに設定するとき、スイッチ回路ＳＷ２１をオフ状態とし基準電位発生回路１（ＶＧ２）とＤＡコンバータ９１（ＶＧ２）との接続を遮断する。そして、スイッチ回路ＳＷ１１をオン状態としＤＡコンバータ９１の定電流回路部４（定電流回路４＿１〜４＿（２n−１））を構成するＰＭＯＳトランジスタＰ４2_1〜Ｐ４２＿（２n−１）のゲートに電源電位ＶＤＤ１を印加する。ＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）は、ゲートに電源電位ＶＤＤ１が印加されることによりオフ状態となる。ＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）がオフ状態となることにより、電流セル回路３＿１〜３＿（２n−１）の電流経路は遮断される。
【００４５】
ここで、スイッチ回路８１の動作について図６を用いてさらに詳細に説明する。図６において、パワーダウンモード時、パワーダウン信号ＰＤは"Ｈ"となる。スイッチ回路ＳＷ２１のＰＭＯＳトランジスタＰ２１は、"Ｈ"のパワーダウン信号ＰＤをゲートに受けオフ状態となる。また、スイッチ回路ＳＷ２１のＮＭＯＳトランジスタＮ２１は、インバータ回路ＩＮＶ１０により反転された"Ｌ"の信号をゲートに受けオフ状態となる。このように、パワーダウン時には、スイッチ回路ＳＷ２１がオフ状態となり、基準電位発生回路１の出力端子ＶＧ２とＤＡコンバータ９１との接続経路が遮断される。また、スイッチ回路ＳＷ１１のＰＭＯＳトランジスタＰ１１は、インバータ回路ＩＮＶ１０により反転された"Ｌ"の信号をゲートに受けオン状態となる。ＰＭＯＳトランジスタＰ１１がオン状態となることにより、ＤＡコンバータ９１の定電流回路部４を構成するＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）のゲートには電源電位ＶＤＤ１が印加される。ＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）のゲートに電源電位ＶＤＤ１が印加されることにより、ＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）はオフ状態となり、電流セル回路３＿１〜３＿（２n−１）の電流経路は遮断される。
【００４６】
通常動作時、パワーダウン信号ＰＤは"Ｌ"となる。スイッチ回路ＳＷ２１のＰＭＯＳトランジスタＰ２１は、"Ｌ"のパワーダウン信号ＰＤをゲートに受けオン状態となる。また、スイッチ回路ＳＷ２１のＮＭＯＳトランジスタＮ２１は、インバータ回路ＩＮＶ１０により反転された"Ｈ"の信号をゲートに受けオン状態となる。このように、通常動作時には、スイッチ回路ＳＷ２１がオン状態となり、基準電位発生回路１の出力端子ＶＧ２とＤＡコンバータ９１とが接続される。また、スイッチ回路ＳＷ１１のＰＭＯＳトランジスタＰ１１は、インバータ回路ＩＮＶ１０により反転された"Ｈ"の信号をゲートに受けオフ状態となる。ＰＭＯＳトランジスタＰ１１がオフ状態となり、基準電位発生回路１の出力端子ＶＧ２とＤＡコンバータ９１とが接続されることにより、ＤＡコンバータ９１の定電流回路部４を構成するＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）のゲートにはバイアス電位ＶＧ２が印加される。ＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）のゲートにバイアス電位ＶＧ２が印加されることにより、ＰＭＯＳトランジスタＰ４２＿１〜Ｐ４２＿（２n−１）はオン状態となり、定電流回路４＿１〜４＿（２n−１）には所定の電流が流れる。
【００４７】
以上説明したように、第２の実施の形態に係るＤＡコンバータは、デジタル信号をアナログ信号に変換し出力するＤＡ変換回路９１〜９３と、基準電位発生回路１との間に、パワーダウン信号ＰＤに応答して動作するスイッチ回路８１〜８３を設けたことにより、動作させる必要の無いＤＡ変換回路にはバイアス電位の供給を停止し、定電流回路の電流経路を遮断することができ、ＤＡコンバータ全体の低消費電力化を図ることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明による技術が適用されたＤＡコンバータの概略を示す回路図
【図２】ラッチ回路２０の構成を示す回路図
【図３】電流セル回路３０の構成を示す回路図
【図４】パワーダウン機能付きＤＡコンバータの構成を示す回路ブロック図
【図５】ＤＡ変換回路９１の構成を示す回路図
【図６】スイッチ回路８１の構成を示す回路図
【図７】本発明の電流セル回路の他の例を示す回路図
【図８】従来の電流セル回路の構成を示す回路図
【符号の説明】
【００４９】
４０：定電流回路
５０：電流切換回路
６０：駆動回路部
６０＿Ａ：第１の駆動回路
６０＿Ｂ：第２の駆動回路
Ｐ１，Ｐ２，Ｐ５，Ｐ６：ＰＭＯＳトランジスタ
Ｎ１，Ｎ２：ＮＭＯＳトランジスタ
Ｐ３：第１のスイッチ回路
Ｐ４：第２のスイッチ回路
ＯＵＴ１：第１の出力ノード
ＯＵＴ２：第２の出力ノード
ＶＤＤ１：第１の電源電位
ＶＤＤ２：第２の電源電位
ＧＮＤ：接地電位（第３の電源電位）
ＶＧ１，ＶＧ２：バイアス電位
ＶＧａ：第１の駆動信号
ＶＧｂ：第２の駆動信号
Ｑ，／Ｑ：相補信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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