(57)【要約】【課題】  ＥＳＤ回路の構成の決定に要する時間を短縮することにある。【解決手段】  ＥＳＤ保護回路で用いられる素子の物理解析（Ｓ２）を行なって、素子のパラメータの中でＥＳＤ保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し（Ｓ４）、キーパラメータを用いてＥＳＤ保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う（Ｓ５）。【選択図】      図６
2006156531.tif 000002
【特許請求の範囲】
【請求項１】
ＥＳＤ保護回路で用いられる素子の物理解析を行なって、上記素子のパラメータの中でＥＳＤ保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し、
上記キーパラメータを用いてＥＳＤ保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う
ことを特徴とするＥＳＤ保護回路の構成を決定する方法。
【請求項２】
上記物理解析が、ＭＯＳＦＥＴのブレークダウン特性の測定、フォトエミッション解析、インパクトイオン化密度の測定、ホール電流密度の測定、及び電子電流密度の測定の少なくとも一つを含むことを特徴とする請求項１に記載のＥＳＤ保護回路の構成を決定する方法。
【請求項３】
ＭＯＳＦＥＴが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第１のノードに第１の主電極が接続され、第２のノードに第２の主電極が接続された第１のＭＯＳＦＥＴと、その入力側に接続された回路素子とを含む回路部分を、第２のＭＯＳＦＥＴと、その第１の端部が上記第２のＭＯＳＦＥＴの第１の主電極に接続され、第２の端部が上記第２のＭＯＳＦＥＴの制御電極に接続された抵抗と、第１の電極が上記第２のＭＯＳＦＥＴの制御電極に接続され、第２の電極が上記第２のＭＯＳＦＥＴの第２の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第２のＭＯＳＦＥＴの上記第１の電極にサージ電圧が印加されたときの上記第２のＭＯＳＦＥＴに流れる電流、上記抵抗に流れる電流、上記第２のＭＯＳＦＥＴの制御電極に印加される電圧、上記抵抗の上記第１の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法。
【請求項４】
上記被シミュレート回路の上記部分が、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有し、上記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのゲートが互いに接続されて入力端子を構成し、上記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのドレインが互いに接続されて出力端子を構成するインバータを含むものであり、
上記第２のＭＯＳＦＥＴに流れる電流、上記抵抗に流れる電流、上記第２のＭＯＳＦＥＴの制御電極に印加される電圧、上記抵抗の上記第１の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第１のＭＯＳＦＥＴに流れる電流、上記インバータに流れる電流、上記第１のＭＯＳＦＥＴの制御電極に印加される電圧、上記インバータの上記ＰＭＯＳＦＥＴのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定めることを特徴とする請求項３に記載のシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路の構成を決定する方法に関し、特に半導体メモリ素子、半導体論理回路素子などをＥＳＤ（静電放電）から保護するためのＥＳＤ保護回路、特にその回路構成及び回路素子のパラメータの決定方法に関する。本発明はまた、ＥＳＤ保護回路の構成の決定において用いられるシミュレーション方法に関する。
【背景技術】
【０００２】
半導体装置において、半導体メモリ素子、半導体論理回路素子などをＥＳＤ（静電放電）から保護するための静電放電（ＥＳＤ）から保護するためのＥＳＤ保護回路を設けることが多くなっている。ＥＳＤ保護のために用いられる回路の一例が下記の非特許文献１に示されている。
【０００３】
ＥＳＤ保護回路の構成の決定に当たっては、シミュレーションによって耐性を評価し、評価結果に基づいて、ＥＳＤ保護回路の構成を変更し、変更された構成の回路につき再度シミュレーションを行うと言った処理が繰り返される。シミュレーションを行うことにより、装置の試作の回数を減らし、開発開始から製品の完成までの時間を短縮することができる。
【０００４】
従来のシミュレーション方法の一例が下記の特許文献１に記載されている。特許文献１に記載されたシミュレーション方法においては、ＭＯＳＦＥＴによって構成される静電放電保護素子を、ゲート電圧を入力するゲート端子と、バイポーラトランジスタを用いて、３つの電流源でインパクトイオン化を表現した等価回路において、ゲート依存性を考慮したスナップバック特性を回路シミュレーションしている。
【０００５】
【非特許文献１】Ｍ．Ｐ．Ｊ．Ｍｅｒｇｅｎｓ，  Ｃ．Ｃ．Ｒｕｓｓ，  Ｋ．Ｇ．Ｖｅｒｈａｅｇｅ，  Ｊ．Ａｒｍｅｒ，  Ｐ．Ｃ．Ｊｏｚｗｉａｋ，  Ｒ．Ｍｏｈｎ，  “Ｈｉｇｈ  Ｈｏｌｄｉｎｇ  Ｃｕｒｒｅｎｔ  ＳＣＲｓ  （ＨＨＩ−ＳＣＲ）  ｆｏｒ  Ｐｏｗｅｒ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  ａｎｄ  Ｌａｔｃｈ−ｕｐ  Ｉｍｍｕｎｅ  ＩＣ  Ｏｐｅｒａｔｉｏｎ，”  ＥＯＳ／ＥＳＤ  Ｓｙｍｐ．，  １Ａ．３，  ２００２．
【特許文献１】特開２００４−７９９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに高精度にシミュレーションを行うには、多くのパラメータを用いる必要があり、シミュレーション自体に時間が掛かり、従って、ＥＳＤ回路の構成の決定までに時間が掛かるという問題があった。一方、パラメータを少なくしてシミュレーションを行うと、精度が低く、シミュレーション欠陥の評価、回路構成の変更、それに続く再度のシミュレーションの繰り返し回数が多くなり、やはりＥＳＤ回路の構成の決定までに時間が掛かるという問題があった。
【０００７】
そこで本発明の目的は、ＥＳＤ回路の構成の決定に要する時間を短縮することにある。
【課題を解決するための手段】
【０００８】
本発明は、
ＥＳＤ保護回路で用いられる素子の物理解析を行なって、上記素子のパラメータの中でＥＳＤ保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し、
上記キーパラメータを用いてＥＳＤ保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う
ことを特徴とするＥＳＤ保護回路の構成を決定する方法を提供する。
本発明はまた、
ＭＯＳＦＥＴが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第１のノードに第１の主電極が接続され、第２のノードに第２の主電極が接続された第１のＭＯＳＦＥＴと、その入力側に接続された回路素子とを含む回路部分を、第２のＭＯＳＦＥＴと、その第１の端部が上記第２のＭＯＳＦＥＴの第１の主電極に接続され、第２の端部が上記第２のＭＯＳＦＥＴの制御電極に接続された抵抗と、第１の電極が上記第２のＭＯＳＦＥＴの制御電極に接続され、第２の電極が上記第２のＭＯＳＦＥＴの第２の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第２のＭＯＳＦＥＴの上記第１の電極にサージ電圧が印加されたときの上記第２のＭＯＳＦＥＴに流れる電流、上記抵抗に流れる電流、上記第２のＭＯＳＦＥＴの制御電極に印加される電圧、上記抵抗の上記第１の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法を提供する。
【発明の効果】
【０００９】
この発明によれば、半導体装置の開発から製品完成までの時間を短縮することができる。
また、シミュレーションに要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態を説明する。
実施の形態１．
図１は、ＥＳＤ保護回路を備えた半導体集積回路の一例を示す。
図示のように、この半導体集積回路は、外部との接続用の複数個の信号用パッドＰＤ１〜ＰＤｍと、電源線パッドＶｓｓと、グランド線パッドＶｄｄと、それぞれ電源線パッドＶｄｄ及びグランドパッドにＶｓｓに接続された電源線ＬＳ及びグランド線ＬＧと、信号用パッドＰＤ１〜ＰＤｍ、電源線ＬＳ及びグランド線ＬＧに接続された複数の被保護回路（内部回路）ＮＣ１〜ＮＣｍと、パッド保護回路ＰＨ１〜ＰＨｍと、パワークランプ回路ＰＣ１及びＰＣ２とを有する。
【００１１】
電源線ＬＳ及びグランド線ＬＧには、配線抵抗ＲＳ１〜ＲＳｎ及びＲＧ１〜ＲＧｎ（集中定数として示されている）を有する。
パッド保護回路ＰＨ１〜ＰＨｍとパワークランプ回路ＰＣ１及びＰＣ２とで保護回路が構成されている。また、配線抵抗ＲＳ１〜ＲＳｎ、ＲＧ１〜ＲＧｎも保護回路の一部とみなす場合もある。
【００１２】
図示の例では、それぞれパッドＰＤ１〜ＰＤｍに接続された複数の内部回路ＮＣ１〜ＮＣｎの各々に対して、パッド保護回路ＨＣ１〜ＨＣｍが設けられ、これらの複数の内部回路ＮＣ１〜ＮＣｍに共通の電源線ＬＳ及びグランド線ＬＧ相互間に２つのパワークランプ回路ＰＣ１、ＰＣ２が設けられている。
【００１３】
パワークランプ回路ＰＣ１、ＰＣ２は、電源線ＬＳ及びグランド線ＬＧ相互間の電位差を抑制するものであり、図示のように、２個には限定されず、１個でも良い。いずれにせよ、各パワークランプ回路ＰＣ１、ＰＣ２は、複数の内部回路ＮＣ１〜ＮＣｍに対して共通に設け得るものであり、内部回路ＮＣ１〜ＮＣｍの数とパワークランプ回路ＰＣ１、ＰＣ２の数は同じでなくても良い。
【００１４】
なお、以下の説明で、複数個のパッドＰＤ１〜ＰＤｍのうちのいずれか一つについて説明する場合であって、他のパッドにも当てはまるときは、符号ＰＤを用いる。
他の構成要素、即ち、パッド保護回路ＨＣ１〜ＨＣｍ、内部回路ＮＣ１〜ＮＣｍ、パワークランプ回路ＰＣ１、ＰＣ２、配線抵抗ＲＳ１〜ＲＳｎ、ＲＧ１〜ＲＧｎについても同様である。
【００１５】
パッド保護回路ＨＣの一例が図２に示されている。このパッド保護回路ＨＣは、上側のパッド保護回路ＨＵと、下側のパッド保護回路ＨＤとを有し、上側のパッド保護回路ＨＵは対応するパッドＰＤ（ＰＤ１〜ＰＤｎのいずれか）と電源線ＬＳとの間に接続されたものであり、下側のパッド保護回路ＨＤは対応するパッドＰＤとグランド線ＬＧとの間に接続されたものである。そして、上側のパッド保護回路ＨＵがダイオードＤＵで構成され、下側のパッド保護回路ＨＤがダイオードＤＤで構成されている。ダイオードＤＤはアノードがパッドＰＤに接続され、カソードが電源線ＬＳに接続されている。ダイオードＤＤはカソードがパッドＰＤに接続され、アノードがグランド線ＬＧに接続されている。
【００１６】
このパッド保護回路においては、パッドＰＤに電源線ＬＳの電位よりも高い電圧が印加されると、上側のダイオードＤＵが順方向にバイアスされて電流が流れてパッドＰＤの電位を電源線ＬＳの電位に順方向降下を加えた値以下に保ち、パッドＰＤにグランド線ＬＧの電位よりも低い電圧が印加されると、下側のダイオードＤＤが順方向にバイアスされて電流が流れてパッドＰＤの電位をグランド線ＬＧの電位に順方向降下を加えた値以上に保つ。
【００１７】
図２の例のようにパッド保護回路ＨＣが上側のパッド保護回路ＨＵと下側のパッド保護回路ＨＤとを有する場合、パッドＰＤにサージ電圧が印加されると、そのパッドＰＤに接続されたパッド保護回路ＨＣの上側又は下側のパッド保護回路ＨＵ、ＨＤを通って電源線ＬＳ又はグランド線ＬＧに抜けるか、或いは、上側のパッド保護回路ＨＵを通り、電源線ＬＳを通り、パワークランプ回路ＰＣ１又はＰＣ２を通って、グランド線ＬＧに至るか、逆に下側のパッド保護回路ＨＤを通り、グランド線ＬＧを通り、パワークランプ回路ＰＣ１又はＰＣ２を通って、電源線ＬＳに至ると言った経路で流れる。
【００１８】
パッド保護回路の他の例が図３に示されている。このパッド保護回路ＨＣは、パッドＰＤとグランド線ＬＧの間に逆直列接続された一対のツェナ−ダイオードＺＤ１、ＺＤ２を接続したものであり、高電圧が印加されると、一方のツェナ−ダイオードが順方向にバイアスされ、他方のツェナ−ダイオードのツェナ−電圧以上になると、この直列回路に電流が流れ、パッドＰＤの電位を所定の範囲内に抑制する。
【００１９】
パワークランプ回路ＰＣの一つの例が図４に示されている。図示の回路においては、エミッタがグランド線ＬＧに接続され、ベースが抵抗Ｒｓｐｉを介してグランド線ＬＧに接続されたＮＰＮトランジスタＱｎと、コレクタ及びベースがそれぞれトランジスタＱｎのベース及びコレクタに接続されたＰＮＰトランジスタランジスタＱｐとでＳＣＲが構成され、トランジスタＱｐのエミッタは互いに直列接続された複数のダイオードＳＤを介して電源線ＬＳに接続されている。一方、ドレインが電源線ＬＳに接続され、ゲートとソースが互いに接続されたＮＭＯＳＦＥＴＱｔと、ＮＭＯＳＦＥＴＱｔのソースに一方の端部が接続され他方の端部がグランド線ＬＧに接続された抵抗ＲＳｐｅとを有する。通常はＮＭＯＳＦＥＴＱｔがオフしているが、電源線ＬＳに高電圧が印加されるとＮＭＯＳＦＥＴＱｔが導通し、これによりＳＣＲがターンオンされる。
【００２０】
パワークランプ回路ＰＣの他の例が図５に示されている。図５に示される回路は図４に示される回路と同様であるが、トランジスタＱｐのエミッタが直接電源線ＬＳに接続され、ベースが抵抗Ｒｓｎを介して電源線ＬＳに接続されている点で異なる。
図４の回路と同様、高電圧によってＮＭＯＳＦＥＴＱｔが導通すると、ＳＣＲがターンオンされる。
図４及び図５に示される回路については、上記した非特許文献１に記載されている。
【００２１】
図６は、本発明の実施の形態１の、ＥＳＤ保護回路の構成を決定する方法を示す流れ図である。図示のＥＳＤ保護回路の構成決定方法は、キャリブレーションステップＳ１と、物理解析ステップＳ２と、回路構成仮決定ステップＳ３と、キーパラメータ抽出ステップＳ４と、パラメータ値最適化ステップＳ５と、評価ステップＳ６と、回路構成変更ステップＳ７と、回路構成及びパラメータ最終決定ステップＳ８とを含む。
【００２２】
図７は、本実施の形態のＥＳＤ保護回路の構成を決定する方法で用いられる装置の構成を示す。この装置は、ＥＳＤ保護回路で用いられる素子のパラメータを記憶したパラメータ記憶装置１０１と、ＥＳＤ保護回路で用いられる素子の物理解析を行う物理解析部１０２と、集積回路のレイアウトを記憶したレイアウト記憶装置１０３と、パラメータ記憶装置１０１から得られるデータと、物理解析部１０２から得られるデータと、レイアウト記憶装置１０３から得られるデータとに基づいて、キーパラメータを抽出するキーパラメータ抽出装置１０４と、シミュレーションモデルのパラメータの合わせこみを行うキャリブレーション装置１０５と、ＥＳＤ保護回路の回路構成を仮決定したり変更したりする回路構成決定装置１０６と、キャリブレーション装置１０５から得られるデータと、回路構成決定装置１０６から得られるデータとに基づいてデバイス・回路混合モードのシミュレーションを行なってキーパラメータの最適化を行なう最適化装置１０７と、最適化の結果得られるパラメータを有するＥＳＤ保護回路の特性を評価し、該特性が満足できるものであるかどうかの判定を行なう評価装置１０８とを有する。これらのうち、キーパラメータ抽出装置１０４、キャリブレーション装置１０５、回路構成決定装置１０６、最適化装置１０７、及び評価装置１０８はプログラムされたコンピュータで構成することができる。パラメータ記憶装置１０１及びレイアウト記憶装置１０３は、コンピュータでデータの読取が可能な記憶装置で構成することができる。物理解析部１０２の一部は、コンピュータとの間でデータの授受が可能な１又は２以上の測定装置と、シミュレーションを行うプログラムされたコンピュータによって構成することができる。
【００２３】
図６のキャリブレーションステップＳ１では、ＥＳＤ保護回路で用いられる素子の各々のモデルパラメータの合わせ込みを行う。この場合、例えばシミュレーションモデルの要素毎のパラメータを独立に設定する。本実施の形態では、後述の最適化ステップＳ５においてデバイス・回路混合モード（ｍｉｘｅｄ  ｍｏｄｅ）のシミュレーションを行うこととしており、したがって、ステップＳ１におけるシミュレーションモデルもそのような混合モードのシミュレーションのためのモデルである。
【００２４】
物理解析ステップＳ２では、ＥＳＤ保護回路及び内部回路で用いられる素子、特にＭＯＳＦＥＴ、ダイオード、配線抵抗などの各々について、実測データを基にして、物理解析を行う。ここで言う物理解析には、ＭＯＳＦＥＴのブレークダウン特性の測定、フォトエミッション解析、インパクトイオン化測定、ホール電流密度分布の測定（ＰＭＯＳＦＥＴの場合）、電子電流密度の測定（ＮＭＯＳＦＥＴの場合）が含まれる。
【００２５】
このような物理解析によって、どのパラメータがＥＳＤ保護特性に比較的大きな影響を与えるかを調べる。
【００２６】
ＭＯＳＦＥＴのブレークダウン特性は、図８に示すように、ゲート電圧及びソース電圧を０Ｖに固定し、ドレイン電圧Ｖｄを０Ｖから上昇させていったときのドレイン電流Ｉｄの変化を示すものである。図８には、実測データとシミュレーションによるデータがともに示されている。Ｅ５０，Ｅ１００，Ｅ２００は、それぞれ、チャンネル幅が５０μｍ、１００μｍ、２００μｍの場合の実測データであり、曲線Ｓ１２．５、Ｓ２０、Ｓ２５は、それぞれチャンネル幅が１２．５μｍ、２０μｍ、２５μｍの場合のシミュレーションデータである。
【００２７】
図示のように、ドレイン電圧Ｖｄの上昇に伴い領域（ブレークダウン領域）Ｒａでアバランシェ降伏が起こり、アバランシュ降伏後に領域（ホールディング領域）Ｒｂで、より低い電圧（ホールディング電圧乃至スナップバック電圧と呼ばれる）において電流が増加し、電流が略一定となる。領域Ｒｂよりもさらに電流が増大すると、熱暴走により素子が破壊される。ＭＯＳＦＥＴのこのようなブレークダウン特性を利用することにより、ＭＯＳＦＥＴに大きな電流を流して内部回路を保護している。
【００２８】
図示の例から、ブレークダウンが起きるときの電流（ブレークダウン電流）は、ゲート幅に依存するものの、ゲート幅が２倍、４倍になっても（「ｗ＝５０，１００，２００」の例が示されている）、ブレークダウン電流が２倍になるわけではなく、増加の割合がより小さいことが分る。
【００２９】
フォトエミッション解析は、フォトエミッション顕微鏡を用いて行われるものであり、欠陥部位が放射する光を検出して、放射光の画像をＣＣＤカメラなどで形成し、半導体装置の構造を表わす図に重ね合わせて表示するものであり、これにより欠陥部位の位置を正確に特定することができる。
【００３０】
図９は、２００ｍＡのドレイン電流が流れたときの、フォトエミッション解析結果の一例を示している。同図において、ＳＲ，ＤＲ，ＧＥはそれぞれソース領域、ドレイン領域、ゲート電極を示しており、また、領域ＰＥはフォトエミッションが起きた個所を示し、領域ＰＥのうち、領域Ｐ１はフォトエミッションの密度が最も高い個所を示し、領域ＰＥ２はフォトエミッションの密度がそれよりも低い個所を示す。
フォトエミッション解析から、ブレークダウン後の熱により、破壊された個所がドレイン領域内の一点に集中していることが分る。
【００３１】
インパクトイオン化は、ソース・ドレイン間の電子が電界により加速されて結晶格子を組んでいるシリコン（Ｓｉ）原子のボンド（結合子）に衝突して起こす電離（これによってアバランシェが引起こされる）を意味する。インパクトイオン化の密度を検出することにより、電界の高い部分を検出することができる。インパクトイオン化密度は、基板電流を測定し、その測定結果とブレークダウン特性とに基いてシミュレーションにより求めることができる。
【００３２】
図１０及び図１１は、インパクトイオン化密度を求めた結果を示す。同図において、横軸は、ゲート電極ＧＥの一部からドレイン電極ＤＥの一部までのゲートの長さ方向位置（相対位置）を示し、縦軸は、深さ方向の寸法を示す。ＰＳはｐ型基板を示し、ＮＷはｎ型ウエルを示す。ＭＮは、インパクトイオン化の密度が高い個所を示す。図１０は、図８の領域Ｒａにおけるインパクトイオン化密度を示し、図１１は、図８の領域Ｒｂにおけるインパクトイオン化密度を示す。
【００３３】
領域Ｒａでは、インパクトイオン化の密度が高い部分がドレイン領域（不純物領域）ＤＲとチャンネルＣＨの境界部分にあり、領域Ｒｂでは、インパクトイオン化がドレイン電極ＤＥに近い部分（チャンネルＣＨから離れた部分）で集中的に起こっていることが分る。
【００３４】
ホール電流密度は、半導体素子中のホール電流の密度であり、基板電流を測定し、その測定結果とブレークダウン特性とに基いてシミュレーションにより求めることができる。
【００３５】
図１２及び図１３は、ホール電流密度を求めた結果を示す。同図において、横軸は、ゲート電極ＧＥの一部からドレイン電極ＤＥの一部までのゲートの長さ方向位置（相対位置）を示し、縦軸は、深さ方向の寸法を示す。ＰＳはｐ型基板を示し、ＮＷはｎ型ウエルを示す。領域ＣＤはホール電流密度の高い個所を示し、領域ＣＤのうち、符号ＣＤ１で示す部分が最も高く、符号ＣＤ２で示す部分、符号ＣＤ３で示す部分の順に密度が低くなる。図１２は、図８の領域Ｒａにおけるホール電流密度を示し、図１３は、図８の領域Ｒｂにおけるホール電流密度を示す。
【００３６】
領域Ｒａでは、素子のホール電流が表面付近に集中しているのに対し、領域Ｒｂでは、深さ方向に拡散していることが分る。このことから、領域Ｒｂにおいては、ドレイン電流のゲート幅への依存性が低くなることが分る。
【００３７】
図６に戻り、回路構成仮決定ステップＳ３では、上記のような物理解析結果に基いて、さらに集積回路のレイアウトや半導体装置の製造プロセス上の条件乃至制約などを考慮に入れて、ＥＳＤ保護回路の回路構成を仮決定する。例えば、パッド保護回路ＨＣとして図２に示す回路を用い、パワークランプ回路ＰＣとして図４に示す回路を用いることに仮決定する。
【００３８】
このようにて選択されたパッド保護回路ＨＣとパワークランプ回路ＰＣを一つずつと、内部回路ＮＣを一つとを含む回路を図１４に示す。図１４にはさらに、内部回路ＮＣの一例として外部接続用ノードＥＮと電源線ＬＳとの間に接続されたＰＭＯＳＦＥＴ２０１と、ノードＥＮとグランド線ＬＧとの間に接続されたＮＭＯＳＦＥＴ２０２と、ノードＥＮとパッドＰＤとの間に挿入された内部保護抵抗Ｒｐｏｌｙが示されている。
【００３９】
レイアウト上の条件乃至制約としては、配線長には余裕があるかどうかなどがあり、プロセス上の条件乃至制約としては、例えば不純物濃度は固定されているかどうかなどがある。
【００４０】
パラメータ抽出ステップＳ４では、ステップＳ２における物理解析の結果に基いて、ステップＳ３で仮決定された回路を構成する素子のパラメータのうちの、キーパラメータを抽出する。ここで、キーパラメータとは、物理解析において、素子のＥＳＤ保護動作に関係する特性、例えばＥＳＤ耐性に比較的大きな影響を与えると判断されたパラメータを言う。例えば図１４に示す回路において、パワークランプ回路ＰＣで用いられるＭＯＳＦＥＴＱｔの寸法、例えばゲート幅、電源線ＬＳの配線抵抗ＲＳ、グランド線ＬＧの配線抵抗ＲＧの値、パッド保護回路ＨＣのダイオードＤＵ、ＤＤのチャンネル幅をキーパラメータとして抽出する。電源線ＬＳの配線抵抗ＲＳとグランド線ＬＧの配線抵抗ＲＧは互いに略等しいものとし、これをＲｗで表す（ＲＳ＝ＲＧ＝Ｒｗ）。
【００４１】
図１５には、配線抵抗Ｒｗとブレークダウン特性との関係（ブレークダウン特性の配線抵抗への依存性）が示されている。同図において、曲線Ｒ０，Ｒ５，Ｒ１０、Ｒ１５，Ｒ２０、Ｒ２５，Ｒ３０はそれぞれ、配線抵抗Ｒｗが０Ω、５Ω、１０Ω、１５Ω、２０Ω、２５Ω、３０Ωの場合を示す。
【００４２】
図１６には、ブレークダウン電圧Ｖｔ１とＭＯＳＦＥＴＱｔのゲート幅Ｗｇとの関係が示されている。同図において、曲線Ｅは実測により得られたデータを示し、曲線Ｓはシミュレーションにより得られたデータを示す。
【００４３】
図１５及び図１６から、配線抵抗Ｒｗがブレークダウン特性に大きな影響を与え、ゲート幅Ｗｇがブレークダウン電圧Ｖｔ１に大きな影響を与えるものであり、従って、配線抵抗Ｒｗ及びゲート幅Ｗｇをキーパラメータとして抽出することが妥当であることが分かる。
【００４４】
このように、パラメータのうちの一部のみをキーパラメータとして抽出乃至選択することで後述の最適化ステップＳ５におけるシミュレーションを容易にすることができる。
【００４５】
最適化ステップＳ５では、キーパラメータのみを用いて保護回路のデバイス・回路混合モードのシミュレーションを行い、パラメータの値の最適化を行う。このシミュレーションは、集積回路全体（図１に示す回路の全体）を対象として行う。
【００４６】
シミュレーションは、人体帯電モデル（ＨＢＭ）、機械モデル（ＭＭ）などを用いて行われ、パラメータの値を変化させ、最も良好な結果を生じる値をパラメータの最適値と定める。ここで最も良好な結果とは、サージ電流が流れたときに保護回路を構成するすべての素子が破壊に至らないように負担が適切に分散され、かつ素子の寸法がレイアウト上の制約を満たすことを意味する。破壊電流が分らない場合には、プロセス変更前の素子構造で計算したシミュレーションを基準にしてそれより電流が大きくなれば素子の耐性が低くなると判断する。
【００４７】
図１７は図１４と同じ回路を示すがサージが印加されたときの電流の経路Ｐａ、Ｐｂを示している。なお、図１７にはパワークランプ回路ＰＣの内部構成の図示が省略されている。図１７に示される経路Ｐａ、経路Ｐｂに流れる電流をシミュレーションによって求める。図１８及び図１９は、それぞれＨＢＭ＋２０００Ｖ（＋２０００Ｖに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル）がパッドＰＤに印加された場合の経路Ｐａ及び経路Ｐｂの電流の時間の経過に伴う変化と、配線抵抗Ｒｗとの関係を示す。図１８において、曲線Ｒ５、Ｒ１０、Ｒ１５、Ｒ２０、Ｒ２５、Ｒ３０はそれぞれ配線抵抗Ｒｗが５Ω、１０Ω、１５Ω、２０Ω、２５Ω、３０Ωの場合を示す。
【００４８】
図２０は、経路Ｐａの電流と、ＨＢＭパルスの電圧値との関係（依存性）を示す。図２０において、曲線Ｖ２０００，Ｖ２５００、Ｖ３０００、Ｖ３５００、Ｖ４０００、Ｖ４５００は、それぞれＨＢＭパルスの電圧値が２０００Ｖ、２５００Ｖ、３０００Ｖ、３５００Ｖ、４０００Ｖ、４５００Ｖの場合を示す。
【００４９】
最適化においては、シミュレーションによって得られる、図１８、図１９を参照して説明したようなパラメータ（一例として配線抵抗）と各部の電流の関係、ＨＢＭパルスの電圧値と各部の電流の変化などを総合し、総合的な最も良好な結果が得られるパラメータを求める。
【００５０】
図６に戻り、評価ステップＳ６では、各素子が上記ステップＳ５で最適化されたパラメータを持ち、上記ステップＳ３で仮決定された回路構成を持つ回路についてのシミュレーションの結果（シミュレーションによって求められた特性）を評価する。
評価の結果、満足できると判断されるときは、上記の仮決定された回路構成及び最適化されたパラメータの回路素子を採用する。即ち、仮決定された回路構成をＥＳＤ保護回路の回路構成として最終決定する。
【００５１】
評価の結果、満足できないものであると判断されるときは、ステップＳ７で、回路構成を変更する。例えば図２のパッド保護回路の代わりに図３のパッド保護回路を用いるとか、図４のパワークランプ回路の代わりに図５のパワークランプ回路を用いることとする。そして、変更した回路構成を用いるものとして、ステップＳ４〜Ｓ６の処理を繰り返す。
【００５２】
以上のようにしてＥＳＤ保護回路の構成の決定を行うことにより、ＥＳＤ回路の構成の決定に要する時間を短縮し、試作回数を抑制し、半導体装置の開発から製品完成までの時間を短縮することができる。
【００５３】
実施の形態２．
実施の形態２は実施の形態１の最適化ステップＳ５で用いることができるシミュレーションの具体的な方法に関する。このシミュレーションにおいては、内部回路ＮＣの全部又は一部を簡略した等価回路に置き換えて計算を行う。
【００５４】
例えば図１４に示す内部回路ＮＣに含まれるＰＭＯＳＦＥＴ２０１とその入力側に接続された回路素子とを含む回路部分ＮＣａは例えば図２１に示すように多段に構成されている。図示の回路部分ＮＣａは、電源線ＬＳにソースが接続され、ノードＥＮにドレインが接続されたＰＭＯＳＦＥＴ２０１のほか、ＰＭＯＳＦＥＴ２０３とＮＭＯＳＦＥＴ２０４とを有し、ＰＭＯＳＦＥＴ２０３及びＮＭＯＳＦＥＴ２０４のゲートが互い接続されて入力端子２０２を構成し、ＰＭＯＳＦＥＴ２０３及びＮＭＯＳＦＥＴ２０４のドレインが互いに接続されて出力端子２０５を構成し、該出力端子２０５がＰＭＯＳＦＥＴ２０１のゲートに接続されたインバータ２０６と、インバータ２０６の入力端子２０２にカソードが接続され、ノードＥＮにアノードが接続されたダイオード２０７とを有する。インバータ２０６の入力端子２０２はノードＴＮ１に接続されている。
【００５５】
このような内部回路（被シミュレート回路）ＮＣの一部を成す回路部分ＮＣａを、図２２に示す等価回路に置き換える。この等価回路は１個のＰＭＯＳＦＥＴ３０１と１個の抵抗３０２と１個のコンデンサ３０３とから成るものである。抵抗３０２とコンデンサ３０３は直列に接続され、抵抗３０２の第１の端部が電源線ＬＳに接続され、抵抗３０２の第２の端部がコンデンサ３０３の第１の電極に接続され、コンデンサ３０３の第２の電極がノードＥＮに接続されている。抵抗３０２とコンデンサ３０３の接続ノード３０４がＰＭＯＳＦＥＴ３０１のゲートに接続され、ＰＭＯＳＦＥＴ３０１のソース及びドレインはそれぞれ電源線ＬＳ及びノードＥＮに接続されている。
【００５６】
図２２の等価回路における抵抗３０２とコンデンサ３０３の値Ｒ１、Ｃ１を以下のようにして求める。即ち、等価回路のＰＭＯＳＦＥＴ３０１を内部回路のＰＭＯＳＦＥＴ２０１と同じ特性を有するものとし、等価回路のＰＭＯＳＦＥＴ３０１のソースにサージ電圧が印加されたときにＰＭＯＳＦＥＴ３０１に流れる電流、抵抗３０２に流れる電流、ＰＭＯＳＦＥＴ３０１のゲートに印加される電圧、抵抗３０２の第１の端部（電源線ＬＳに接続されている端部）の電圧のそれぞれの値及び変化の仕方が、上記回路部分ＮＣａ内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように抵抗３０２及びコンデンサ３０３の値を定める。
【００５７】
より具体的に言うと、ＰＭＯＳＦＥＴ３０１に流れる電流、抵抗３０２に流れる電流、ＰＭＯＳＦＥＴ３０１のゲートに印加される電圧、抵抗３０２の第１の端部の電圧の値及び変化の仕方が、内部回路のＰＭＯＳＦＥＴ２０１に流れる電流、インバータ２０６に流れる電流、ＰＭＯＳＦＥＴ２０１のゲートに印加される電圧、インバータ２０６のＰＭＯＳＦＥＴ２０３のソースに印加される電圧のそれぞれの値及び変化の仕方と略同じになるように、抵抗３０２及びコンデンサ３０３の値Ｒ１，Ｃ１を定める。
【００５８】
図２３〜図２７は、図２１に示される回路部分ＮＣａにおいて、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の各部の電流及び電圧の時間経過に伴う変化を示す。図２３は図２１に示す電源線ＬＳからＰＭＯＳＦＥＴ２０１及びインバータ２０６に流れる総電流Ｉｔａを示す。図２４はＰＭＯＳＦＥＴ２０１に流れる電流Ｉ１ａを示す。図２５はインバータ２０６のＰＭＯＳＦＥＴ２０３に流れる電流Ｉ２ａを示す。図２６はＰＭＯＳＦＥＴ２０１のゲート電圧Ｖｇａを示す。図２７はＰＭＯＳＦＥＴ２０３のソース電圧Ｖｓａを示す。
【００５９】
図２８乃至図３７は、図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の各部の電流及び電圧の時間経過に伴う変化を示す。
そのうち、図２８〜図３２は、抵抗３０２の値Ｒ１への依存性を示し、図３３〜図３７はコンデンサ３０３の値Ｃ１への依存性を示す。図２８及び図３３は図２２に示す電源線ＬＳからＰＭＯＳＦＥＴ３０１及び抵抗３０２に流れる総電流Ｉｔｂを示す。図２９及び図３４はＰＭＯＳＦＥＴ３０１に流れる電流Ｉ１ｂを示す。図３０及び図３５は抵抗３０２に流れる電流Ｉ２ｂを示す。図３１及び図３６はＰＭＯＳＦＥＴ３０１のゲート電圧Ｖｇｂを示す。図３２及び図３７は抵抗３０２の第１の端部の電位Ｖｓｂを示す。
【００６０】
図３１から、ＰＭＯＳＦＥＴ３０１のゲート電圧Ｖｇｂは抵抗３０２の抵抗値Ｒ１に依存することが分る。一方、また図３５から、抵抗３０２に流れる電流Ｉ２ｂはコンデンサ３０３の容量値Ｃ１に依存し、またＰＭＯＳＦＥＴ３０１のゲート電圧Ｖｇｂもコンデンサ３０３の容量値Ｃ１に依存することが分る。そこで、図３１に示すＰＭＯＳＦＥＴ３０１のゲート電圧Ｖｇｂの値及び変化の仕方が図２６のＰＭＯＳＦＥＴ２０１のゲート電圧Ｖｇａの値及び変化の仕方に最も近くなるように、かつ図３５に示す電流Ｉ２ｂの値及び変化の仕方が図２５に示す電流Ｉ２ａの値及び変化の仕方に最も近くなるように抵抗３０２の値Ｒ１及びコンデンサ３０３の値Ｃ１を定める。
【００６１】
等価回路の抵抗３０２及びコンデンサ３０３の抵抗値Ｒ１及び容量値Ｃ１を以上のようにして定める。
【００６２】
内部回路の他の部分（例えばＮＭＯＳＦＥＴ２０２とその入力側に接続された回路素子とを含む回路部分）についても同様にして等価回路の抵抗及びコンデンサの値を定める。
ＮＭＯＳＦＥＴ２０２とその入力側に接続された回路素子とを含む回路部分ＮＣｂの一例を図３８に示す。この回路部分ＮＣｂは、ノードＥＮにドレインが接続され、グランド線ＬＧにソースが接続されたＮＭＯＳＦＥＴ２０２のほか、ＰＭＯＳＦＥＴ４０３とＮＭＯＳＦＥＴ４０４とを有し、ＰＭＯＳＦＥＴ４０３及びＮＭＯＳＦＥＴ４０４のゲートが互い接続されて入力端子４０２を構成し、ＰＭＯＳＦＥＴ４０３及びＮＭＯＳＦＥＴ４０４のドレインが互いに接続されて出力端子４０５を構成し、該出力端子４０５がＰＭＯＳＦＥＴ２０２のゲートに接続されたインバータ４０６と、インバータ４０６の入力端子４０２にカソードが接続され、グランド線ＬＧにアノードが接続されたダイオード４０７とを有する。インバータ４０６の入力端子４０２はノードＴＮ２に接続されている。
【００６３】
このような内部回路（被シミュレート回路）ＮＣの一部を成す回路部分ＮＣｂを、図３９に示す等価回路に置き換える。この等価回路は１個のＮＭＯＳＦＥＴ５０１と１個の抵抗５０２と１個のコンデンサ５０３とから成るものである。抵抗５０２とコンデンサ５０３は直列に接続され、抵抗５０２の第１の端部がノードＥＮに接続され、抵抗５０２の第２の端部がコンデンサ５０３の第１の電極に接続され、コンデンサ５０３の第２の電極がグランド線ＬＧに接続されている。抵抗５０２とコンデンサ５０３の接続ノード５０４がＮＭＯＳＦＥＴ５０１のゲートに接続され、ＮＭＯＳＦＥＴ５０１のドレイン及びソースはそれぞれノードＥＮ及びグランド線ＬＧに接続されている。
【００６４】
図３９の等価回路における抵抗５０２とコンデンサ５０３の値を以下のようにして求める。即ち、等価回路のＮＭＯＳＦＥＴ５０１を内部回路のＮＭＯＳＦＥＴ２０２と同じ特性を有するものとし、等価回路のＮＭＯＳＦＥＴ５０１のドレインにサージ電圧が印加されたときにＮＭＯＳＦＥＴ５０１に流れる電流、抵抗５０２に流れる電流、ＮＭＯＳＦＥＴ５０１のゲートに印加される電圧、抵抗５０２の第１の端部（ノードＥＮに接続されている端部）の電圧のそれぞれの値及び変化の仕方が、回路部分ＮＣｂ内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように抵抗５０２及びコンデンサ５０３の値を定める。
【００６５】
より具体的に言うと、ＮＭＯＳＦＥＴ５０１に流れる電流、抵抗５０２に流れる電流、ＮＭＯＳＦＥＴ５０１のゲートに印加される電圧、抵抗５０２の第１の端部の電圧の値及び変化の仕方が、内部回路のＮＭＯＳＦＥＴ２０２に流れる電流、インバータ４０６に流れる電流、ＮＭＯＳＦＥＴ２０２のゲートに印加される電圧、インバータ４０６のＰＭＯＳＦＥＴ４０３のソースに印加される電圧のそれぞれの値及び変化の仕方と略同じになるように、抵抗５０２及びコンデンサ５０３の値を定める。
【００６６】
内部回路のＰＭＯＳＦＥＴとその入力側に接続された回路素子とを含む回路部分（ＮＣａ）の場合と、ＮＭＯＳＦＥＴとその入力側に接続された回路素子とを含む回路部分（ＮＣｂ）の場合の双方を含むように本実施の形態のシミュレーション方法を一般化して言えば以下の通りとなる。すなわち、本実施の形態では、内部回路（すなわち被シミュレート回路）のうち、第１のノード（電源線ＬＳ又は外部接続用ノードＥＮ（例えば抵抗Ｒｐｏｌｙを介してパッドＰＤに接続されている））に第１の主電極（ソース又はドレイン）が接続され、第２のノード（ノードＥＮまたはグランド線ＬＧ）に第２の主電極（ドレインまたはソース）が接続された第１のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴ）と、その入力側に接続された回路からなる部分を、第２のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴ）と、その第１の端部が上記第２のＭＯＳＦＥＴの第１の主電極（ソース又はドレイン）に接続され、第２の端部が上記第２のＭＯＳＦＥＴの制御電極（ゲート電極）に接続された抵抗と、第１の電極が上記第２のＭＯＳＦＥＴの制御電極に接続され、第２の電極が上記第２のＭＯＳＦＥＴの第２の主電極（ドレイン又はソース）に接続されたコンデンサとからなる等価回路に置き換え、第２のＭＯＳＦＥＴの上記第１の電極にサージ電圧が印加されたときの上記第２のＭＯＳＦＥＴに流れる電流、上記抵抗に流れる電流、上記第２のＭＯＳＦＥＴの制御電極に印加される電圧、上記抵抗の上記第１の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行う。
上記被シミュレート回路の上記回路部分（ＮＣａ又はＮＣｂ）が、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有し、上記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのゲートが互いに接続されて入力端子を構成し、上記ＰＭＰＳＦＥＴ及びＮＭＯＳＦＥＴのドレインが互いに接続されて出力端子を構成するインバータを含むものである場合、上記第２のＭＯＳＦＥＴに流れる電流、上記抵抗に流れる電流、上記第２のＭＯＳＦＥＴの制御電極に印加される電圧、上記抵抗の上記第１の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第１のＭＯＳＦＥＴに流れる電流、上記インバータに流れる電流、上記第１のＭＯＳＦＥＴの制御電極に印加される電圧、上記インバータの上記ＰＭＯＳＦＥＴのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定める。
【００６７】
入力側の回路素子が接続されたＭＯＳＦＥＴの主電極が電源
線、グランド線、外部接続用ノード以外のノードに接続されている場合にも同様の等価回路を用いてシミュレーションを行うことができる。
【００６８】
本実施の形態では、上記のように、内部回路の各部分をすべて図２２や図３９に示すのと同様の回路構成を有する（但し、抵抗、コンデンサの値は異なる）等価回路に置き換え、その上でＥＳＤ保護回路を備えた集積回路全体（図１に示す回路の全体）のシミュレーションを行う。
【００６９】
このように図２２や図３９に示すような簡単な構成の等価回路に置き換えた上でシミュレーションを行なうことにより、シミュレーションに要する時間を短縮することができる。
【図面の簡単な説明】
【００７０】
【図１】ＥＳＤ保護回路を備えた半導体集積回路の一例を示す概略図である。
【図２】パッド保護回路ＨＣの一例を示す回路図である。
【図３】パッド保護回路ＨＣの他の例を示す回路図である。
【図４】パワークランプ回路ＰＣの一例を示す回路図である。
【図５】パワークランプ回路ＰＣの他の例を示す回路図である。
【図６】実施の形態１のＥＳＤ保護回路の構成を決定する方法を示す流れ図である。
【図７】実施の形態１のＥＳＤ保護回路の構成を決定する方法で用いられる装置の構成を示すブロック図である。
【図８】ＭＯＳＦＥＴのブレークダウン特性を示す図である。
【図９】２００ｍＡのドレイン電流が流れたときの、フォトエミッション解析結果の一例を示す図である。
【図１０】ブレークダウン領域におけるインパクトイオン化密度を求めた結果を示す図である。
【図１１】ホールディング領域におけるインパクトイオン化密度を求めた結果を示す図である。
【図１２】ブレークダウン領域におけるホール電流密度を求めた結果を示す図である。
【図１３】ホールディング領域におけるホール電流密度を求めた結果を示す図である。
【図１４】パッド保護回路ＨＣとパワークランプ回路ＰＣを一つずつと、内部回路ＮＣを一つとを含む回路を示す回路図である。
【図１５】配線抵抗Ｒｗとブレークダウン特性との関係（ブレークダウン特性の配線抵抗への依存性）を示す図である。
【図１６】ブレークダウン電圧Ｖｔ１とＭＯＳＦＥＴＱｔのゲート幅Ｗｇとの関係を示す図である。
【図１７】図１４の回路にサージが印加されたときの電流の経路Ｐａ、Ｐｂを示す回路図である。
【図１８】ＨＢＭ＋２０００Ｖ（＋２０００Ｖに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル）がパッドＰＤに印加された場合の経路Ｐａの電流の時間の経過に伴う変化と、配線抵抗Ｒｗとの関係を示す図である。
【図１９】ＨＢＭ＋２０００Ｖ（＋２０００Ｖに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル）がパッドＰＤに印加された場合の経路Ｐｂの電流の時間の経過に伴う変化と、配線抵抗Ｒｗとの関係を示す図である。
【図２０】図１７の経路Ｐａの電流と、ＨＢＭパルスの電圧値との関係（依存性）を示す図である。
【図２１】図１４に示す内部回路ＮＣに含まれるＰＭＯＳＦＥＴ２０１とその入力側の回路素子とを含む回路部分ＮＣａの一例をより詳細に示す回路図である。
【図２２】実施の形態２において、図２１の回路のシミュレーションに用いられる等価回路を示す回路図である。
【図２３】図２１に示される回路部分ＮＣａにおいて、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の総電流の時間経過に伴う変化を示す。
【図２４】図２１に示される回路部分ＮＣａにおいて、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ２０１に流れる電流の時間経過に伴う変化を示す。
【図２５】図２１に示される回路部分ＮＣａにおいて、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ２０３に流れる電流の時間経過に伴う変化を示す。
【図２６】図２１に示される回路部分ＮＣａにおいて、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ２０１のゲート電圧の時間経過に伴う変化を示す。
【図２７】図２１に示される回路部分ＮＣａにおいて、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ２０３のソース電圧の時間経過に伴う変化を示す。
【図２８】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の総電流の時間経過に伴う変化を示す。
【図２９】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ３０１に流れる電流の時間経過に伴う変化を示す。
【図３０】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の抵抗３０２に流れる電流の時間経過に伴う変化を示す。
【図３１】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ３０１のゲート電圧の時間経過に伴う変化を示す。
【図３２】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の抵抗３０２の第１の端部の電圧の時間経過に伴う変化を示す。
【図３３】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の総電流の時間経過に伴う変化を示す。
【図３４】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ３０１に流れる電流の時間経過に伴う変化を示す。
【図３５】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の抵抗３０２に流れる電流の時間経過に伴う変化を示す。
【図３６】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合のＰＭＯＳＦＥＴ３０１のゲート電圧の時間経過に伴う変化を示す。
【図３７】図２２の等価回路において、電源線ＬＳに負のＨＢＭパルス（−５０Ｖ）が印加された場合の抵抗３０２の第１の端部の電圧の時間経過に伴う変化を示す。
【図３８】図１４に示す内部回路ＮＣに含まれるＮＭＯＳＦＥＴ２０２とその入力側の回路素子とを含む回路部分ＮＣｂの一例をより詳細に示す回路図である。
【図３９】実施の形態２において、図３８の回路のシミュレーションに用いられる等価回路を示す回路図である。
【符号の説明】
【００７１】
Ｓ１  キャリブレーションステップ、  Ｓ２  物理解析ステップ、  Ｓ３  回路構成仮決定ステップ、  Ｓ４  キーパラメータ抽出ステップ、  Ｓ５  パラメータ値最適化ステップ、  Ｓ６  評価ステップ、  Ｓ７  回路構成変更ステップ、  Ｓ８  回路構成及びパラメータ最終決定ステップ、  ＨＣ  パッド保護回路、  ＮＣ  内部回路、  ＰＣ  パワークランプ回路、  ＰＤ  パッド、  ＲＳ  配線抵抗。
【図１】
2006156531.tif 000003
【図２】
2006156531.tif 000004
【図３】
2006156531.tif 000005
【図４】
2006156531.tif 000006
【図５】
2006156531.tif 000007
【図６】
2006156531.tif 000008
【図７】
2006156531.tif 000009
【図８】
2006156531.tif 000010
【図９】
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【図１０】
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【図１１】
2006156531.tif 000013
【図１２】
2006156531.tif 000014
【図１３】
2006156531.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006156531.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
2006156531.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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