(57)【要約】【課題】  ブートストラップ回路において、ブートストラップ効果によって上昇もしくは低下する電圧に、トランジスタの閾値電圧のばらつきに依存したばらつきが発生するため、半導体装置の信頼性が落ちる。これを解決する。【解決手段】  ブートストラップ回路として、電圧を出力するトランジスタ１と、このトランジスタ１のゲートソース間に設けられたブートストラップ用の容量４と、電源ＶＭと、トランジスタ１のゲート電極に対して電源ＶＭの供給のオンオフ制御を行う回路３とにより構成する。ブートストラップ効果が生じる前の初期電圧を、トランジスタ１の閾値電圧に依存しない独立した電源ＶＭの電位にできるため、ブートストラップ効果によって上昇もしくは低下する電圧（トランジスタ１のソース出力ＯＵＴ）は、トランジスタ１の閾値電圧に依存したばらつきには影響されない。【選択図】      図１
2006148269.tif 000002
【特許請求の範囲】
【請求項１】
出力トランジスタのソース・ドレイン電極間における容量を用いて前記出力トランジスタのソース出力のブートストラップをなすようにしたブートストラップ回路であって、第１の電源と、前記トランジスタのゲート電極に対して前記第１の電源電位の供給制御をなす第１の手段とを含むことを特徴とするブートストラップ回路。
【請求項２】
前記第１の電源電位は、前記第１の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを導通状態とするに十分な電位であることを特徴とする請求項１記載のブートストラップ回路。
【請求項３】
前記第１の手段は、第１の期間において、前記ゲート電極に対して前記第１の電源電位の供給を行い、前記第１の期間に続く第２の期間において、前記第１の電源電位の供給を断とするよう構成されていることを特徴とする請求項２記載のブートストラップ回路。
【請求項４】
第２の電源と、前記ゲート電極に対して前記第２の電源電位の供給制御をなす第２の手段とを、更に含むことを特徴とする請求項１または２記載のブートストラップ回路。
【請求項５】
前記第２の電源電位は、前記第２の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを非導通状態とするに十分な電位であることを特徴とする請求項４記載のブートストラップ回路。
【請求項６】
前記第１の手段は、第１の期間において、前記ゲート電極に対して前記第１の電源電位の供給を行い、前記第１の期間に続く第２の期間において、前記第１の電源電位の供給を断とするよう構成されており、
前記第２の手段は、前記第１及び第２の期間に重ならない第３の期間において、前記ゲート電極に対して前記第２の電源電位の供給を行い、前記第３の期間に続く第４の期間において、前記第２の電源電位の供給を断とするよう構成されていることを特徴とする請求項５記載のブートストラップ回路。
【請求項７】
出力トランジスタのソース・ドレイン電極間における容量を用いて前記出力トランジスタのソース出力のブートストラップをなすよう構成され、かつ第１の電源と、前記出力トランジスタのゲート電極に対して前記第１の電源電位の供給制御をなす第１の手段とを含むブートストラップ回路の駆動方法であって、
第１の期間において、前記第１の手段により、前記ゲート電極に対して前記第１の電源電位の供給を行うステップと、
前記第１の期間に続く第２の期間において、前記第１の手段により、前記第１の電源電位の供給を断とするステップと、
を含むことを特徴とする駆動方法。
【請求項８】
前記第１の電源電位は、前記第１の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを導通状態とするに十分な電位であることを特徴とする請求項７記載の駆動方法。
【請求項９】
前記ブートストラップ回路は、更に、第２の電源と、前記ゲート電極に対して前記第２の電源電位の供給制御をなす第２の手段とを含み、
前記第１及び第２の期間に重ならない第３の期間において、前記第２の手段により、前記ゲート電極に対して前記第２の電源電位の供給を行うステップと、
前記第３の期間に続く第４の期間において、前記第２の手段により、前記第２の電源電位の供給を断とするステップと、
を更に含むことを特徴とする請求項７または８載の駆動方法。
【請求項１０】
前記第２の電源電位は、前記第２の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを非導通状態とするに十分な電位であることを特徴とする請求項９記載の駆動方法。
【請求項１１】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力するＰ型ＭＯＳトランジスタであり、前記第２の電源電位は前記高電位ＶＨであり、前記ゲート電極の電位が前記高電位ＶＨと等しいとき、前記出力トランジスタが非導通状態となり，かつ前記第１の電源電位が前記高電位ＶＨよりも低いことを特徴とする請求項４〜６いずれか記載のブートストラップ回路。
【請求項１２】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力するＮ型ＭＯＳトランジスタであり、前記第２の電源電位は前記低電位ＶＬであり、前記ゲート電極の電位が前記低電位ＶＬと等しいとき、前記出力トランジスタが非導通状態となり，かつ前記第１の電源電位が前記低電位ＶＬよりも高いことを特徴とする請求項４〜６いずれか記載のブートストラップ回路。
【請求項１３】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力するＰ型ＭＯＳトランジスタであり、前記第１の手段はＰ型ＭＯＳトランジスタであり、前記第１の電源電位は前記低電位ＶＬよりも高いことを特徴とする請求項１〜３いずれか記載のブートストラップ回路。
【請求項１４】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力するＮ型ＭＯＳトランジスタであり、前記第１の手段はＮ型ＭＯＳトランジスタであり、前記第１の電源電位は前記高電位ＶＨよりも低いことを特徴とする請求項１〜３いずれか記載のブートストラップ回路。
【請求項１５】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力する第１のＰ型ＭＯＳトランジスタであり、前記第１の手段は第２のＰ型ＭＯＳトランジスタであり、前記第２のＰ型ＭＯＳトランジスタの閾値Ｖｔｈが、この閾値のばらつきの最小値より大であり、前記第１の電源電位は前記低電位ＶＬと前記最小値との差よりも大きいことを特徴とする請求項１〜３いずれか記載のブートストラップ回路。
【請求項１６】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力する第１のＮ型ＭＯＳトランジスタであり、前記第１の手段は第２のＮ型ＭＯＳトランジスタであり、前記第２のＮ型ＭＯＳトランジスタの閾値Ｖｔｈが、この閾値のばらつきの最大値より小であり、前記第１の電源電位は前記高電位ＶＨと前記最大値との差よりも小さいことを特徴とする請求項１〜３いずれか記載のブートストラップ回路。
【請求項１７】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力する第１のＰ型ＭＯＳトランジスタであり、前記第１の手段は第２のＰ型ＭＯＳトランジスタであり、前記第１の電源電位は前記低電位ＶＬよりも０．５Ｖ以上高いことを特徴とする請求項１〜３いずれか記載のブートストラップ回路。
【請求項１８】
前記出力トランジスタは、高電位ＶＨもしくは低電位ＶＬを出力する第１のＮ型ＭＯＳトランジスタであり、前記第１の手段は第２のＮ型ＭＯＳトランジスタであり、前記第１の電源電位は前記高電位ＶＨよりも０．５Ｖ以上低いことを特徴とする請求項１〜３いずれか記載のブートストラップ回路。
【請求項１９】
回路を構成する前記トランジスタが薄膜トランジスタであることを特徴とする請求項１〜６，１１〜１８いずれか記載のブートストラップ回路。
【請求項２０】
請求項１〜６，１１〜１８いずれか記載のブートストラップ回路を出力部に用いたことを特徴とするシフトレジスタ回路。
【請求項２１】
請求項２０記載のシフトレジスタ回路を、走査線駆動回路として用いたことを特徴とする半導体集積回路。
【請求項２２】
１〜６，１１〜１８，１９いずれか記載のブートストラップ回路を出力部に用いたことを特徴とする論理演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はブートストラップ回路及びその駆動方法並びにそれを用いたシフトレジスタ回路、論理演算回路、半導体装置に関し、特に表示装置、カメラなどを駆動するシフトレジスタやメモリ装置を駆動するアドレスデコーダなどデジタルパルスを出力する回路を含む半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置を構成する回路としては一般にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを用いたＣＭＯＳ回路が、その低消費電力から用いられることが多い。ＣＭＯＳ回路では、デジタルパルスを出力する場合、電源として高電位（ＶＨ）と低電位（ＶＬ）を用いて、それぞれのレベルの電位を出力することができる。すなわち、ＣＭＯＳ回路では、高電位を出力するためにＰ型ＭＯＳトランジスタを、低電位を出力するためにＮ型ＭＯＳトランジスタを、それぞれ導通するように回路を構成することができる。しかしながら、ＣＭＯＳ半導体装置を製造するためには、成膜、マスク露光、エッチングなどの工程に加えて、Ｐ型ＭＯＳおよびＮ型ＭＯＳを作るために複数回の不純物注入工程があり、コストの増加が問題となる。
【０００３】
一方、Ｐ型ＭＯＳもしくはＮ型ＭＯＳの単一導電性ＭＯＳトランジスタのみで構成される半導体装置は、その製造工程において不純物注入などの工程数を減らすことが可能なため、製造コストを低減することができる。しかしながら、導電特性が単一のために、ＣＭＯＳに比べて消費電力の増加や出力マージンの低下が問題となる。すなわち、Ｐ型ＭＯＳトランジスタのみで回路を構成した場合、低電位ＶＬの出力時にはトランジスタの閾値電圧に対応する電位だけ高い電圧が出力され、またＮ型ＭＯＳトランジスタのみで回路を構成した場合、高電位ＶＨの出力時にはトランジスタの閾値電圧に対応する電位だけ低い電圧が出力される。
【０００４】
この問題を解決するために、ブートストラップ効果を用いたダイナミック回路が提案され利用されている。一般的なブートストラップ回路の一例を、非特許文献１から引用して図２５に示す。この回路は、ソースからパルスを出力するＰ型ＭＯＳトランジスタ１０１と、トランジスタ１０１のゲート電極と低電位ＶＬを出力する電源とを接続するＰ型ＭＯＳトランジスタ１０２と、トランジスタ１０１のソースとゲート電極間に接続されたカップリング容量１０３とにより構成されている。
【０００５】
トランジスタ１０１のドレイン電極に入力されるパルス信号Ｓ１およびトランジスタ１０２のゲート電極に入力されるパルス信号Ｓ２は、低電位ＶＬ、高電位ＶＨの信号である。回路の動作は、図２６に示すタイミング図に示すの様に、先ず、期間Ａにおいて、パルス信号Ｓ２が低電位ＶＬとなると、ノードＮ１の電位は低下し、トランジスタ１０２の閾値電圧Ｖｔｈに対応した電位だけＶＬよりも高いＶＬ’という電位に初期充電される。
【０００６】
ここで、閾値電圧とは、トランジスタのソース電極とドレイン電極の間に流れる電流が１０ナノアンペアとなるときのゲート電極とソース電極間電圧と定義し、Ｐ型ＭＯＳトランジスタの場合ゲートソース電極間電圧が閾値電圧より小さい場合、トランジスタが導通するものとする。このとき、パルス信号Ｓ１が高電位ＶＨであると、トランジスタ１０１は導通状態となり、トランジスタ１０１のソースである出力ＯＵＴの電位はＶＨとなる。また、カップリング容量１０３には、ＶＨ−ＶＬ’の電圧が充電される。
【０００７】
次に、期間Ｂにおいて、パルス信号Ｓ２が高電位ＶＨに上がると、トランジスタ１０２は非導通状態となり、ノードＮ１はフローティング状態になる。パルス信号Ｓ１の電位がＶＨからＶＬに下がると、トランジスタ１０１は導通状態のために、出力ＯＵＴの電位もＶＨからＶＬに低下する。そのとき、容量１０３により出力ＯＵＴとノードＮ１はカップリングされているため、ノードＮ１の電位は低下する方向にシフトする。この電位は低電位ＶＬ以下に達するため、トランジスタ１０１は導通状態を保ったまま、出力ＯＵＴから低電位ＶＬを出力することができる。カップリング容量１０３に充電された電荷が別の容量へ再分配などされない場合には、ノードＮ１の電位は（ＶＬ＋ＶＬ’−ＶＨ）まで低下することになる。
【０００８】
同様のブートストラップ効果を生じる回路として、図２７の回路も従来から用いられている。本回路の図２５の回路との違いは、トランジスタ１０２をダイオード接続している点である。本例はＰ型ＭＯＳトランジスタで構成したブートストラップ回路であるが、同様にＮ型ＭＯＳトランジスタのみでブートストラップ回路を構成することもできる。その回路例が図２８に示されており、このブートストラップ回路は、パルスをソースから出力するＮ型ＭＯＳトランジスタ１０４と、トランジスタ１０４のゲート電極と高電位ＶＨを出力する電源とを接続するＮ型ＭＯＳトランジスタ１０５と、トランジスタ１０４のソースとゲート電極間に設けられたカップリング容量１０６とにより構成される。
【０００９】
トランジスタ１０４のドレイン電極に入力されるパルス信号Ｓ１およびトランジスタ１０５のゲート電極に入力されるパルス信号は、低電位ＶＬ、高電位ＶＨの信号である。本回路の動作は、図２９に示すタイミング図の様に、先ず、期間Ａにおいて、パルス信号Ｓ２が高電位ＶＨとなるとノードＮ１の電位は上昇し、トランジスタ１０５の閾値電圧Ｖｔｈに対応した電位だけＶＨよりも低いＶＨ’という電位に初期充電される。
【００１０】
ここで、Ｎ型ＭＯＳトランジスタの場合ゲートソース電極間電圧が閾値電圧より大きい場合、トランジスタが導通するものとする。このとき、パルス信号Ｓ１が低電位ＶＬであると、トランジスタ１０４は導通状態となり、トランジスタ１０４のソースである出力ＯＵＴの電位はＶＬとなる。また、カップリング容量１０６には、ＶＨ’−ＶＬの電圧が充電される。
【００１１】
次に、期間Ｂにおいて、パルス信号Ｓ２が低電位ＶＬに下がるとトランジスタ１０５は非導通状態となり、ノードＮ１はフローティング状態になる。パルス信号Ｓ１の電位がＶＬからＶＨに上がると、トランジスタ１０４は導通状態のために、出力ＯＵＴの電位もＶＬからＶＨに上昇する。そのとき、容量１０６により、出力ＯＵＴとノードＮ１はカップリングされているために、ノードＮ１の電位は上昇する方向にシフトする。この電位は高電位ＶＨ以上に達するため、トランジスタ１０４は導通状態を保ったまま、出力ＯＵＴから高電位ＶＨを出力することができる。カップリング容量１０６に充電された電荷が別の容量へ再分配などされない場合には、ノードＮ１の電位は（ＶＨ＋ＶＨ’−ＶＬ）まで上昇することになる。
【００１２】
図２５に示したＰ型ＭＯＳトランジスタで構成されたブートストラップ回路において、ブートストラップ効果によってノードＮ１の電位が低電位ＶＬ以下になる際、その電位は、ブートストラップ効果が起こる前の初期電位ＶＬ’に依存する。ＶＬ’は、トランジスタ１０２のゲートおよびドレイン電極に電位ＶＬが与えられると、トランジスタ１０２のソース電極であるノードＮ１の電位はＶＬ’＝ＶＬ−Ｖｔｈで安定する。ここで、Ｖｔｈはトランジスタ１０２の閾値電圧である。すなわち、初期電位ＶＬ’はトランジスタの閾値電圧に依存することになり、ブートストラップ効果で低下する電位もトランジスタの特性により変化する。
【００１３】
Ｎ型ＭＯＳトランジスタの場合についても同様のことが発生する。それについては、特許文献１に詳しく説明がなされている。それによると、図２８のトランジスタ１０５のドレイン電極に電位ＶＨを与えると、ソース電極の電位は電位ＶＨよりもトランジスタ１０５の閾値電圧Ｖｔｈだけ低い電位で安定する。
【００１４】
従来のブートストラップ回路では、トランジスタの閾値電圧に製造ばらつきが生じると、初期電位ＶＬ’にばらつきが生じ、ブートストラップ低下電圧にも同じ範囲でばらつきが発生する。例えば、製造したトランジスタの閾値電圧に最大でＶｔｈｍａｘ、最小でＶｔｈｍｉｎというばらつきがあるとする。図２６の期間ＡにおけるノードＮ１の電位である初期電位ＶＬ’は、最大でＶＬ−Ｖｔｈｍｉｎ、最小でＶＬ−Ｖｔｈｍａｘとなり、閾値電圧と同等の範囲のばらつきが生じる。そのために、期間Ｂにおいて低下したノードＮ１の電位は最大で（２ＶＬ−Ｖｔｈｍｉｎ−ＶＨ）、最小で（２ＶＬ−Ｖｔｈｍａｘ−ＶＨ）となる。
【００１５】
期間Ｂにおいて低下するノードＮ１の電位が（２ＶＬ−Ｖｔｈｍａｘ−ＶＨ）まで下がると、ブートストラップ回路の動作中に生じうる最大の電圧差は、最大電圧ＶＨと最小電圧の差である、（２ＶＨ＋Ｖｔｈｍａｘ−２ＶＬ）まで増加する。すなわち、Ｖｔｈｍａｘが大きくなって閾値電圧のばらつきが大きい場合、トランジスタの耐圧性能への要求が高くなる。
【００１６】
一方、期間Ｂにおいて低下するノードＮ１の電位が（２ＶＬ−Ｖｔｈｍｉｎ−ＶＨ）まで低下すると、導通時のトランジスタ１０１のゲートソース電極間電圧差が低下する。すなわち、Ｖｔｈｍｉｎが小さくなって閾値電圧のばらつきが大きい場合、導通特性が不十分になる可能性がある。同じ問題は、Ｎ型ＭＯＳトランジスタの場合にも同様に発生する。
【００１７】
上述したブートストラップ回路を出力部に適用したシフトレジスタが特許文献２に示されている。この特許文献２にあるように、シフトレジスタを表示装置の走査線駆動回路に応用する場合、画面の解像度に相当する数百段のシフトレジスタで駆動回路が構成されることになる。そのために、初段から最終段のシフトレジスタまで構成するトランジスタの閾値電圧にばらつきがあると、トランジスタ耐圧に関する要求がより高くなると共に、導通特性の差が表示画像の劣化を引き起こしてしまう。
【００１８】
また、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）技術を用いて、表示装置の基板上に単一導電性薄膜トランジスタによって画素トランジスタや走査線駆動回路を同時に形成すると、製造コストの低減や走査配線接続の信頼向上などの優位性が生まれるが、トランジスタにはより高い耐圧特性が要求される。なぜならば、単結晶半導体技術で製造されたトランジスタに比べると、一般に薄膜トランジスタの閾値電圧は高く、製造ばらつきも大きいためである。
【００１９】
【特許文献１】特許第３４２２９２１号公報
【特許文献２】特開２００２−２１５１１８号公報
【非特許文献１】モハメドエルマスリー著、デジタルエムオーエスインテグレーテッドサーキット（Digital MOS Integrated Circuits ）、１９８１年、ｐ４８
【発明の開示】
【発明が解決しようとする課題】
【００２０】
解決しようとする問題点は、ブートストラップ効果によって電位が変化することである。すなわち、ブートストラップ効果によって低下もしくは増加する電位にばらつきが生じる点である。電位の変化が大きい場合は、トランジスタの電極間に高い電圧が印加されるために劣化が生じ、また電位の変化が小さい場合は、トランジスタの導通特性が不十分で回路の動作に不具合が生じ、半導体装置の信頼性を落とす結果になる。
【００２１】
かかる問題が生じる理由は、ブートストラップ効果が生じる前に、トランジスタのゲート電極に与えられる初期電圧がそれを与える別のトランジスタの閾値電圧に依存するためであり、トランジスタ閾値電圧の製造ばらつきと同じ範囲で変化する電位にもばらつきが生じる。
【００２２】
本発明の目的は、ブートストラップ効果により変化する電位のばらつきを低減して信頼性の高いブートストラップ回路及びその駆動方法並びにシフトレジスタ回路、論理演算回路、半導体装置半導体装置を提供することである。
【課題を解決するための手段】
【００２３】
本発明によるブートストラップ回路は、出力トランジスタのソース・ドレイン電極間における容量を用いて前記出力トランジスタのソース出力のブートストラップをなすようにしたブートストラップ回路であって、第１の電源と、前記トランジスタのゲート電極に対して前記第１の電源電位の供給制御をなす第１の手段とを含むことを特徴とする。
【００２４】
そして、第１の電源電位は、前記第１の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを導通状態とするに十分な電位であり、また、前記第１の手段は、第１の期間において、前記ゲート電極に対して前記第１の電源電位の供給を行い、前記第１の期間に続く第２の期間において、前記第１の電源電位の供給を断とするよう構成されていることを特徴とする。
【００２５】
更に、第２の電源と、前記ゲート電極に対して前記第２の電源電位の供給制御をなす第２の手段とを含むことを特徴とし、また前記第２の電源電位は、前記第２の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを非導通状態とするに十分な電位であることを特徴とする。
【００２６】
そして、前記第１の手段は、第１の期間において、前記ゲート電極に対して前記第１の電源電位の供給を行い、前記第１の期間に続く第２の期間において、前記第１の電源電位の供給を断とするよう構成されており、前記第２の手段は、前記第１及び第２の期間に重ならない第３の期間において、前記ゲート電極に対して前記第２の電源電位の供給を行い、前記第３の期間に続く第４の期間において、前記第２の電源電位の供給を断とするよう構成されていることを特徴とする。
【００２７】
本発明によるブートストラップ回路の駆動方法は、出力トランジスタのソース・ドレイン電極間における容量を用いて前記出力トランジスタのソース出力のブートストラップをなすよう構成され、かつ第１の電源と、前記出力トランジスタのゲート電極に対して前記第１の電源電位の供給制御をなす第１の手段とを含むブートストラップ回路の駆動方法であって、第１の期間において、前記第１の手段により、前記ゲート電極に対して前記第１の電源電位の供給を行うステップと、前記第１の期間に続く第２の期間において、前記第１の手段により、前記第１の電源電位の供給を断とするステップとを含むことを特徴とする。
【００２８】
そして、前記第１の電源電位は、前記第１の手段によって前記ゲート電極に対して供給された時に、前記出力トランジスタのソース電極電位との関係において前記出力トランジスタを導通状態とするに十分な電位であり、また前記ブートストラップ回路は、更に、第２の電源と、前記ゲート電極に対して前記第２の電源電位の供給制御をなす第２の手段とを含み、前記第１及び第２の期間に重ならない第３の期間において、前記第２の手段により、前記ゲート電極に対して前記第２の電源電位の供給を行うステップと、前記第３の期間に続く第４の期間において、前記第２の手段により、前記第２の電源電位の供給を断とするステップとを更に含むことを特徴とする。
【００２９】
本発明によるシフトレジスタ回路及び論理演算回路は、上記のブートストラップ回路を、共に出力部に用いたことを特徴とする。また、本発明による半導体集積回路は当該シフトレジスタ回路を走査線駆動回路として用いたことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、製造ばらつきの小さい信頼性の高い回路を提供することができるという効果がある。その理由は、ブートストラップ効果によって変化する電圧をトランジスタの閾値電圧に依存することなく決定できるため、トランジスタの製造ばらつきの影響を低減できるからである。
【００３１】
また本発明によれば、トランジスタに印加する電圧を低減し、信頼性の高い回路を提供することができるという効果がある。その理由は、ブートストラップ効果によって変化する電圧の変化量が小さく抑えることができるからである。
【００３２】
更に本発明によれば、製造ばらつきの小さい信頼性の高いことに加えてコスト増加を抑えた半導体マトリクス装置を提供することができるという効果がある。その理由は、トランジスタの製造ばらつきの影響を低減するために必要な電源を半導体マトリクス装置内部で用いる別の電源と共通化することができるからである。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１および図２は本発明の第１の実施の形態を示すブートストラップ回路と、その動作タイミング図である。本回路は、パルスを出力するＰ型ＭＯＳトランジスタ１と、トランジスタ１のソース電極（出力ＯＵＴ）とゲート電極（ノードＮ１）間に接続されたカップリング容量４と、出力電位がＶＭである電源２およびその電位をトランジスタ１のゲート電極に与えるための回路３とにより構成されている。
【００３４】
トランジスタ１のドレイン電極に入力されるパルス信号Ｓ１は、高電位ＶＨ、低電位ＶＬのパルス信号である。また、回路３はパルス信号ＳＡがハイレベルのとき、電源２をトランジスタ１のノードＮ１に接続して電位ＶＭを与え、ＳＡがロウレベルのとき、電源２とノードＮ１を切り離す機能を持っている。ここで、Ｐ型ＭＯＳトランジスタ１の特性は、ゲート電極とソース電極の電位差がＶＭ−ＶＨ以下で導通状態になるものとし、ＶＭとＶＨの大小関係は限定しない。また、カップリング容量４としては、例えば、トランジスタ１のソースとゲート間の結合容量のみで形成してもよいし、これに加えて配線間の寄生容量を用いてもよいし、また個別の別途容量を形成するように設計し付加してもよい。
【００３５】
次に、本回路の動作について説明する。先ず、期間Ａにおいて、ＳＡはハイレベルであるからノードＮ１の初期電位がＶＭに充電される。Ｓ１が高電位ＶＨである期間Ａでは、ゲート電位がＶＭであるためトランジスタ１の導通条件を満たす。また、カップリング容量４に充電される電圧は高電位の出力電圧とノードＮ１の電位ＶＭの差であり、トランジスタ１のソース電極とドレイン電極間で電圧低下が起こらなければ、その電位差はＶＨ−ＶＭとなる。期間Ｂでは、ＳＡがロウレベルとなるために、電源２とノードＮ１は切り離されて、ノードＮ１はフローティング状態になる。
【００３６】
Ｓ１が低電位ＶＬに低下すると、導通状態のトランジスタ１のブートストラップ効果により出力ＯＵＴの電位がＶＬに下げられると共に、カップリング容量４の電圧によりノードＮ１の電位はＶＭより低下する。カップリング容量４に充電された電荷が他の容量に分配されない理想状態では、ノードＮ１の電位は（ＶＬ−ＶＨ＋ＶＭ）まで引き下げられる。よって、Ｓ１が低電位ＶＬの期間においてもトランジスタ１は導通状態を保つことができる。
【００３７】
ここで、本発明の特徴は、ブートストラップ効果によって低下したノードＮ１の電位が各電源の電位で決定される点である。前述の通り、ブートストラップ回路として機能させるためには、ノードＮ１に電位ＶＭを与え、トランジスタ１のドレイン電位が高電位ＶＨであり、回路の出力レベルがハイレベルの状態で、トランジスタ１が導通状態になる必要がある。すなわち、ノードＮ１へ与える電位によっては、ブートストラップ回路の機能を選択的に機能不全にすることができる。
【００３８】
以下、本発明の第２の実施の形態について図面を参照して詳細に説明する。図３および図４は本発明の第２の実施の形態を示すブートストラップ回路とその動作タイミング図である。本回路は、パルスを出力するＰ型ＭＯＳトランジスタ１と、トランジスタ１のソース電極（出力ＯＵＴ）とゲート電極（ノードＮ１）間に設けられたカップリング容量４と、出力電位がＶＭである電源２と、その電位をノードＮ１に与えるための回路３と、出力電位がＶＮである電源５と、その電位をノードＮ１に与えるための回路６とにより構成される。
【００３９】
トランジスタ１のドレイン電極に入力されるパルス信号Ｓ１は、高電位ＶＨ、低電位ＶＬのパルス信号である。また、回路３は、パルス信号ＳＡがハイレベルのとき、電源２をノードＮ１に接続し、電位ＶＭをノードＮ１に与え、ＳＡがロウレベルのとき、電源２とノードＮ１を切り離す機能を持っている。また、回路６は、パルス信号ＳＢがハイレベルのとき、電源５をノードＮ１に接続し、電位ＶＮをノードＮ１に与え、ＳＢがロウレベルのとき、電源５とノードＮ１を切り離す機能を持っている。
【００４０】
ここで、電源２の電圧ＶＭと電源５の電圧ＶＮとの大小関係は、ＶＭ＜ＶＮであるとする。また、トランジスタ１の特性は、ゲート電極とソース電極の電位差がＶＭ−ＶＨで導通状態になり、ＶＮ−ＶＨでは非導通状態になるものとし、ＶＭ、ＶＮとＶＨの間の大小関係は限定しない。
【００４１】
次に、本回路の動作について説明する。先ず、期間Ａにおいて、ＳＡはハイレベルであり、ＳＢはロウレベルであるから、ノードＮ１は電源２にのみ接続されるために、ノードＮ１の初期電位はＶＭに充電される。パルス信号Ｓ１が高電位ＶＨである期間Ａでは、ゲート電位がＶＭであるために、トランジスタ１の導通条件を満たす。また、カップリング容量４に充電される電圧はハイレベル出力とノードＮ１の電位ＶＭの差であり、トランジスタ１のソース電極とドレイン電極間で電圧低下が起こらなければ、その電圧はＶＨ−ＶＭとなる。
【００４２】
期間Ｂでは、ＳＡ、ＳＢ共にロウレベルであるため、ノードＮ１と電源２、電源５との接続が断となってノードＮ１はフローティング状態になる。Ｓ１が低電位ＶＬに低下すると、導通状態のトランジスタ１のブートストラップ効果により出力ＯＵＴの電位が低電位ＶＬに下げられる。
【００４３】
次に、期間Ａ’では、ＳＡはロウレベルであり、ＳＢはハイレベルであるから、ノードＮ１は電源５にのみ接続され、ノードＮ１の初期電位はＶＮに充電される。同期間では、Ｓ１が高電位ＶＨであるが、トランジスタ１のゲート電位がＶＮであるために、トランジスタ１は非導通状態となる。そのため、期間Ｂ’において、Ｓ１が低電位ＶＬに低下したとしても、トランジスタ１のブートストラップ効果は起こらず、出力ＯＵＴの電位はハイレベルを保つ。なお、期間Ｂと期間Ａ’とは、図４においては連続して示しているが、期間Ａ’は期間Ｂに必ずしも連続している必要はなく、期間Ａ，Ｂに重ならない期間であれば良い。
【００４４】
第２の実施の形態における特徴は、第１の実施の形態の特徴に加えて、ノードＮ１に与える初期電位をトランジスタが導通しない電位ＶＮとした場合に、ブートストラップ効果の発生を抑制している点である。
【００４５】
第２の実施の形態において、電源２の電位ＶＭと高電位ＶＨの関係がＶＭ≧ＶＨの場合、Ｐ型ＭＯＳトランジスタ１を、ゲート電位ＶＭ、ソース電位ＶＨでも導通状態とするためには、その閾値電圧は少なくともＶｔｈ＞０Ｖである必要がある。また、電源５の電位ＶＮはＶＮ＞ＶＭであるから、必然的にＶＮ＞ＶＨとなり、高電位ＶＨよりも更に高い電源の使用が少なくとも１つは必要となる。以下、トランジスタの耐圧を考慮して最大電圧を高電位ＶＨに制限する条件について考察する。
【００４６】
本発明のために必要な追加電源は出力電位ＶＭの電源２と出力電位ＶＮの電源５であり、前述の通りＶＭ＜ＶＮである。そこで、電源５の電位をＶＨと共通にする（ＶＮ＝ＶＨ）と、最高電位はＶＨに制限され、追加する電源を電源２のみに減らすことができる。そのとき、電位ＶＭは高電位ＶＨよりも低いことが条件となる。また、ゲート電位が高電位ＶＨのときには、ＯＵＴからの出力（ＶＬ以上、ＶＨ以下）に依らず非導通状態とするために、トランジスタ１の閾値電圧はＶｔｈ＜０Ｖに制限される。
【００４７】
第１の実施の形態に示したブートストラップ回路のうち、回路３を具体的なトランジスタで構成した例を、第３の実施の形態として図５に示す。本実施の形態では、回路３はソース、ドレイン電極をそれぞれノードＮ１、電源２に接続したＰ型ＭＯＳトランジスタ７で構成される。ここで、パルス信号Ｓ２がロウレベルＶＬＬのとき、Ｐ型ＭＯＳトランジスタ７が導通状態となり、ハイレベルＶＨＨのとき、トランジスタ７が非導通状態となるものとする。
【００４８】
次に、本回路の動作について、図６の動作タイミング図を用いて説明する。先ず、期間Ａにおいて、Ｓ２がロウレベルＶＬＬであるから、Ｐ型ＭＯＳトランジスタ７は導通状態となり、ノードＮ１の初期電位がＶＭに充電される。パルス信号Ｓ１が高電位ＶＨである期間Ａでは、ゲート電位がＶＭであるために、トランジスタ１の導通条件を満たす。また、カップリング容量４に充電される電圧はハイレベルの出力とノードＮ１の電位ＶＭの差であり、トランジスタ１のソース電極とドレイン電極間で電圧低下が起こらなければ、その電圧はＶＨ−ＶＭとなる。
【００４９】
期間Ｂでは、Ｓ２をハイレベルＶＨＨとすることで、トランジスタ７は非導通状態となり、ノードＮ１はフローティング状態になる。そのとき、Ｓ１が低電位ＶＬに低下すると、導通状態のトランジスタ１のブートストラップ効果により、出力ＯＵＴの電位がＶＬに下げられると共に、カップリング容量４の電圧によりノードＮ１の電位はＶＭより低下する。カップリング容量４に充電された電荷が他の容量に分配されない理想状態では、ノードＮ１の電位は（ＶＬ−ＶＨ＋ＶＭ）まで引き下げられる。よって、出力ＯＵＴが低電位ＶＬの期間においても、トランジスタ１は導通状態を保つことができる。
【００５０】
次に、第３の実施の形態における電源の電位ＶＭと低電位ＶＬの大小関係について考察する。まず、電源の電位ＶＭと低電位ＶＬの関係がＶＭ≦ＶＬの場合について考える。Ｐ型ＭＯＳトランジスタ７の閾値電圧が０Ｖ未満である場合、Ｓ２のロウレベルがＶＬでは、トランジスタ７を導通状態にすることはできないが、ロウレベルＶＬＬとして、ＶＭよりもさらに低い電位を与えることで、トランジスタ７を導通状態にし、ノードＮ１の初期電位をＶＭとすることは可能である。
【００５１】
次に、電源の電位ＶＭをＶＭ＞ＶＬとした場合について考察する。この場合、Ｓ２のロウレベルＶＬＬとして、Ｓ１と同じ低電位ＶＬを選択することが可能となり、出力電位が低電位ＶＬ未満の電源を追加する必要がなくなる。そこで、トランジスタ７の閾値電圧分布が、図７に示されるように、Ｖｔｈｍｉｎ＜Ｖｔｈ＜０Ｖの場合に関して、電源２の電位ＶＭによるノードＮ１の初期電位と、ノードＮ１電位低下時の最低電位の推移を調べたものを図８に示す。
【００５２】
分類は、（１）図２５に示した従来のブートストラップ回路に相当するＶＭ＝ＶＬの場合、（２）ＶＬ＜ＶＭ≦ＶＬ−Ｖｔｈｍｉｎの場合、（３）ＶＬ−Ｖｔｈｍｉｎ＜ＶＭの場合の３分類とした。ノードＮ１の初期電位は、（１）の場合、図９に示すように、閾値電圧のばらつきと同じ、ＶＬ〜ＶＬ−Ｖｔｈｍｉｎの範囲でばらつきが生じる。（２）では、図１０に示すように、ばらつきの範囲がＶＭ〜ＶＬ−Ｖｔｈｍｉｎと（１）に比べて狭まる。これは図７の閾値電圧の分布のうち、閾値が（ＶＭ−ＶＬ）から０Ｖの範囲にあるトランジスタでノードＮ１と電源２とが導通するため、ＶＭより低い電位には充電されず、ＶＭに充電される度数が増えるからである。
【００５３】
更に、（３）の場合、図１１に示すように、全てのトランジスタでノードＮ１の初期電位はＶＭに充電され、ばらつきはない。ノードＮ１の最低電位は（１）の場合、２ＶＬ−ＶＨと表される。これはノードＮ１がブートストラップ回路の高電位ＶＨと低電位ＶＬで決まる電位まで低下することを意味する。それに対して（２）、（３）の場合、最低電位は（ＶＬ＋ＶＭ−ＶＨ）と表され、回路の出力電圧とは独立な電源２の電位ＶＭで制御することができる。また、ＶＬ＜ＶＭであるから、（１）の場合に比べて最低電位が高くなり、トランジスタ耐圧を低減することができる。
【００５４】
薄膜トランジスタのように閾値電圧のばらつきの大きなトランジスタでは、少なくとも０．５Ｖ程度のばらつきが生じる。そのときは、電源２の電位ＶＭを低電位ＶＬよりも０．５Ｖ程度高くすることにより、トランジスタ７の性能によらず、ノードＮ１の初期電位を電源２の電位ＶＭにすることができる。
【００５５】
第３の実施の形態の特徴は、ノードＮ１に与える初期電位のばらつきを、トランジスタの閾値電圧のばらつきよりも低減できる点と、ブートストラップ効果により低下するノードＮ１の電位の最低値を、ノードＮ１に初期電位を与える電源ＶＭの電位で規定できる点である。
【００５６】
第３の実施の形態では、トランジスタをＰ型ＭＯＳトランジスタとしたが、Ｎ型ＭＯＳトランジスタで構成した例を、第４の実施の形態として、図１２に示す。ここで、パルス信号Ｓ２がハイレベルＶＨＨのとき、Ｎ型ＭＯＳトランジスタ１１が導通状態となり、ロウレベルＶＬＬのとき、トランジスタ１１が非導通状態となるものとする。
【００５７】
次に、本回路の動作について図１３の動作タイミング図を用いて説明する。先ず、期間Ａにおいて、Ｓ２がハイレベルＶＨＨであるから、Ｎ型ＭＯＳトランジスタ１１は導通状態となり、ノードＮ１の初期電位がＶＭに充電される。パルス信号Ｓ１が低電位ＶＬである期間Ａでは、ゲート電位がＶＭであるために、トランジスタ８の導通条件を満たす。また、カップリング容量１０に充電される電圧はロウレベルの出力とノードＮ１の電位ＶＭの差であり、トランジスタ８のソース電極とドレイン電極間で電圧低下が起こらなければ、その電圧はＶＭ−ＶＬとなる。
【００５８】
期間Ｂでは、Ｓ２をロウレベルＶＬＬとすることで、トランジスタ１１は非導通状態となり、ノードＮ１はフローティング状態になる。Ｓ１が高電位ＶＨに上昇すると、導通状態のトランジスタ８のブートストラップ効果により出力ＯＵＴの電位がＶＨに上げられると共に、カップリング容量１０の電圧によりノードＮ１の電位はＶＭより上昇する。カップリング容量１０に充電された電荷が他の容量に分配されない理想状態では、ノードＮ１の電位は（ＶＨ−ＶＬ＋ＶＭ）まで引き上げられる。よって、パルス信号Ｓ１が高電位ＶＨの期間においても、トランジスタ８は導通状態を保つことができる。
【００５９】
次に、第４の実施の形態における電源９の電位ＶＭと高電位ＶＨの大小関係について考察する。先ず、電源９の電位ＶＭと高電位ＶＨの関係をＶＭ≧ＶＨとした場合を考える。Ｎ型ＭＯＳトランジスタ１１の閾値電圧が０Ｖより大きいとした場合、Ｓ２のハイレベルをＶＨとすると、トランジスタ１１を導通状態にすることはできないが、ハイレベルＶＨＨとしてＶＭよりも更に高い電位を与えることにより、ノードＮ１の初期電位をＶＭとすることは可能である。
【００６０】
次に、電源９の電位ＶＭをＶＭ＜ＶＨとした場合について考察する。この場合、Ｓ２のハイレベルＶＨＨとして、Ｓ１と同じ高電位ＶＨを選択することが可能となり、出力電位が高電位ＶＨより高い電源を追加する必要がなくなる。そこで、トランジスタ１１の閾値電圧分布が、図１４に示されるように、０Ｖ＜Ｖｔｈ＜Ｖｔｈｍａｘの場合に関して、電源９の電位レベルによるノードＮ１の初期電位と、ノードＮ１電位上昇時の最高電位の推移を調べ、図１５に示す。
【００６１】
分類は、（１）図２８に示した従来のブートストラップ回路に相当するＶＭ＝ＶＨの場合、（２）ＶＨ−Ｖｔｈｍａｘ≦ＶＭ＜ＶＨの場合、（３）ＶＭ＜ＶＨ−Ｖｔｈｍａｘの場合の３分類とした。ノードＮ１の初期電位は、（１）の場合、図１６に示すように、閾値電圧のばらつきと同じ、ＶＨ−Ｖｔｈｍａｘ〜ＶＨの範囲でばらつきが生じる。（２）では、図１７に示すように、ばらつきの範囲がＶＨ−Ｖｔｈｍａｘ〜ＶＭと（１）に比べて狭まる。これは、図１４の閾値電圧の分布のうち、閾値が０Ｖから（ＶＨ−ＶＭ）の範囲にあるトランジスタにより、ノードＮ１と電源ＶＭとが導通するため、ＶＭより高い電位には充電されず、ＶＭに充電される度数が増えるからである。
【００６２】
更に、（３）の場合、図１８に示すように、全てのトランジスタでノードＮ１の初期電位はＶＭに充電され、ばらつきはない。ノードＮ１の最高電位は（１）の場合、２ＶＨ−ＶＬと表される。これはノードＮ１がブートストラップ回路の高電位ＶＨと低電位ＶＬで決まる電位まで上昇することを意味する。それに対して（２）、（３）の場合、最高電位はＶＨ＋ＶＭ−ＶＬと表され、回路の出力電圧とは独立な電源９の電位ＶＭで制御することができる。またＶＭ＜ＶＨであるから、（１）の場合に比べて最高電位が低くなり、トランジスタ耐圧を低減することができる。
【００６３】
Ｎ型ＭＯＳトランジスタにおける閾値電圧のばらつきが、第３の実施の形態に示したＰ型ＭＯＳトランジスタと同程度であるならば、電源９の電位ＶＭを高電位ＶＨよりも０．５Ｖ程度低くすることで、トランジスタ１１の性能に依らず、ノードＮ１の初期電位を電源９の電位ＶＭにすることができる。
【００６４】
第４の実施の形態の特徴は、Ｎ型ＭＯＳトランジスタの場合においても、ノードＮ１に与える初期電位のばらつきをトランジスタの閾値電圧のばらつきよりも低減できる点と、ブートストラップ効果により上昇するノードＮ１の電位の最高値を、ノードＮ１に初期電位を与える電源ＶＭの電位で規定できる点である。
【００６５】
次に、本発明の第５の実施の形態として、出力部にブートストラップ回路を適用したシフトレジスタ回路と、そのシフトレジスタ回路で構成された走査線駆動回路を用いた半導体マトリクス装置のうち、例として表示装置について、図面を参照して説明する。
【００６６】
先ず、図１９に本発明を適用した、Ｐ型ＭＯＳトランジスタで構成されたシフトレジスタ回路の１段分を、図２０にその動作タイミング図をそれぞれ示す。本回路は、ブートストラップ効果を起こす出力トランジスタ２１と、トランジスタ２１のゲート電極Ｎ１に初期電位を与えるトランジスタ２２と、カップリング容量２５と、高電位ＶＨを出力するためのトランジスタ２３と、トランジスタ２１を非導通状態にリセットするトランジスタ２４とにより構成される。
【００６７】
ここで、用いられる電源は高電位ＶＨを出力する電源および中間電位ＶＭを出力する電源である。また、パルス入力信号はスタートパルスＳＴ、クロックＣＬＫ１およびＣＬＫ２であり、それらのハイレベルは高電位ＶＨであり、ロウレベルは低電位ＶＬであるとする。端子ＯＵＴ１は本シフトレジスタの出力端子であり、ＯＵＴ２からは次段のシフトレジスタの出力が入力される。
【００６８】
期間Ａにおいて、スタートパルスＳＴが低電位ＶＬであると、トランジスタ２２が導通してノードＮ１の電位が電源ＶＭと同電位になる。ＣＬＫ１が高電位ＶＨであることから、トランジスタ２１は導通状態であり、ＣＬＫ２が低電位ＶＬであることから、トランジスタ２３が導通状態となるために、出力ＯＵＴ１からは高電位ＶＨが出力される。また、カップリング容量Ｃｂ２５にはＶＨ−ＶＭの電圧が充電される。
【００６９】
次に、期間Ｂにおいて、ＣＬＫ２が高電位ＶＨに上がると、トランジスタ２３は非導通状態になり、ＣＬＫ１が低電位ＶＬに低下すると、トランジスタ２１は導通状態を保ったまま出力ＯＵＴ１の電位を低電位ＶＬまで低下させる。このとき、スタートパルスＳＴが高電位ＶＨであると、トランジスタ２２は非導通状態となるため、ノードＮ１がフローティング状態になっている。そのために、カップリング容量Ｃｂ２５に充電された電圧を元に、出力ＯＵＴ１の電位低下と共に、ノードＮ１の電位は低電位ＶＬ以下にまで低下する。容量２５に充電された電荷の分配がなければ、ノードＮ１の電位は（ＶＬ−ＶＨ＋ＶＭ）まで低下する。
【００７０】
期間Ｃでは、ＣＬＫ２の低電位によりトランジスタ２３が導通するため、出力ＯＵＴ１からは高電位が出力される。このとき、トランジスタ２４のゲート電極に入力されている次段のシフトレジスタの出力ＯＵＴ２は低電位ＶＬであるために、トランジスタ２４は導通状態となり、ノードＮ１の電位は高電位ＶＨまで上昇する。その結果、トランジスタ２１は非導通状態となる。出力ＯＵＴ１とノードＮ１は共に高電位であるために、カップリング容量２５には電圧が充電されていない。その結果、期間Ｄにおいて、ＣＬＫ１が低電位に低下しても、トランジスタ２１のブートストラップ効果は機能せずに出力ＯＵＴ１に変化はない。
【００７１】
ここで、回路動作中にトランジスタに印加される可能性のある最大電圧について考察する。回路内で使用もしくは発生する最高電圧は高電位のＶＨであり、最低電圧はブートストラップ効果によって低下するノードＮ１の電位（ＶＬ−ＶＨ＋ＶＭ）である。期間Ｂにおいて、トランジスタ２４のソース電極とドレイン電極間に最高電位と最低電位が印加されている。また、期間ＢからＣへの移行期において、トランジスタ２１のソース電極ＯＵＴ１に最高電位が、ゲート電極Ｎ１に最低電位が、それぞれ印加される可能性がある。よって、回路を構成するトランジスタには、ソース・ドレイン電極間およびゲート・ソース電極間に、耐圧電圧（２ＶＨ−ＶＬ−ＶＭ）が要求される。
【００７２】
しかしながら、この要求値はトランジスタの閾値電圧には依存しないため、閾値電圧の製造ばらつきなどによる要求値の増大、設計マージンの低下は生じず、より信頼性の高い半導体装置を製造することができる。
【００７３】
ここで示した実施の形態においては、ブートストラップ回路を含む回路をＰ型ＭＯＳトランジスタで構成したが、トランジスタの導電極性はＰ型に限られたものではない。すなわち、Ｎ型ＭＯＳトランジスタの場合においても、第４の実施の形態に示したブートストラップ回路を出力部としたシフトレジスタを構成することは可能である。
【００７４】
図２１に示す走査線駆動回路３３は、図１９に示したシフトレジスタを走査線の数だけ連結した回路である。２段目以降のシフトレジスタのスタートＳＴには前段の出力を入力していく。クロックＣＬＫ１，ＣＬＫ２は段が進む毎に交互に入れ替えて入力する。これにより、スタートパルスＳＴの低電位を合図に、各段のシフトレジスタの出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，……から順次クロックに同期した低電位のパルスが出力される。
【００７５】
走査線駆動回路３３は半導体マトリクス装置、例えば、図２２に示した表示装置などに適用される。この表示装置は、画素素子４０（例えば、液晶）、画素容量３９、画素トランジスタ３８、信号線３６、走査線３７で構成される表示部３１と、走査線３７を駆動する走査線駆動回路３３と、信号線３６に信号電圧を入力する信号線駆動回路３２と、電源回路３４と、制御回路３５などから構成される。
【００７６】
図２２のような表示装置のうち、絶縁基板上にトランジスタ素子を形成するＴＦＴ技術を用いて、画素トランジスタ３８、走査線駆動回路３３、更には信号線駆動回路３２、電源回路３４、制御回路３５などを基板上に一体形成する場合、回路をＰ型ＭＯＳまたはＮ型ＭＯＳの単一導電トランジスタのみで設計すると、製造工程の簡略化から製造コストを下げることができる。その際、アモルファスシリコンＴＦＴや、多結晶シリコンＴＦＴなど、トランジスタ閾値電圧の製造ばらつきが大きな素子を用いる場合においても、本発明の適用により信頼性の高い表示装置が可能となる。
【００７７】
表示装置の駆動には、走査線駆動回路３３に供給する電源ＶＨ，ＶＬや、信号線駆動回路３２に供給する電源ＶＨＳ，ＶＬＳなど、複数の電源が用いられる。各駆動回路で使用する電源の順位をＶＬ＜ＶＨ，ＶＬＳ＜ＶＨＳとした場合、一般に全体の順位はＶＬ＜ＶＬＳ＜ＶＨＳ＜ＶＨとなる。なぜならば、図２２の電位ＶＬＳの信号を信号線３６から画素４０へ書き込むためには、Ｐ型ＭＯＳトランジスタ３８を導通させるように、ゲート線３７の電位にはＶＬＳよりも低いＶＬが必要となる。また、別の画素に電位ＶＨＳを書き込む際に、画素４０へは書き込まないためには、Ｐ型ＭＯＳトランジスタ３８を非導通にさせるために、ゲート線３７の電位には、ＶＨＳよりも高いＶＨが必要となる。
【００７８】
ところで、本発明を、高電位ＶＨ、低電位ＶＬを出力するシフトレジスタで構成された走査線駆動回路３３に適用した場合、ＶＨとＶＬの中間電位を出力する別の電源が必要となる。しかしながら、前述のとおり、表示装置においては、ＶＬ＜ＶＬＳ＜ＶＨＳ＜ＶＨを満たす電源ＶＬＳおよびＶＨＳがすでに使用されていることから、これらのうち一方でも中間電位として共通化することで、特別な電源を追加する必要はなくなる。
【００７９】
次に、本発明の第６の実施の形態として論理演算回路のうち論理積回路について、図面を参照して説明する。図２３に本発明を適用した、Ｎ型ＭＯＳトランジスタで構成された論理積回路を示す。本回路は、３入力Ａｉ，Ａｊ，Ａｋが全て高電位ＶＨのときに、出力ＯＵＴから高電位ＶＨが出力し、それ以外のときに低電位ＶＬを出力する機能を有する。
【００８０】
本回路は、ブートストラップ効果を起こす出力トランジスタ５１と、トランジスタ５１のゲート電極Ｎ１１に初期電位を与えるトランジスタ５２と、カップリング容量５７と、低電位ＶＬを出力するためのトランジスタ５３と、選択信号ＡｉおよびＡｊをそれぞれゲート入力とするトランジスタ５４および５５と、ノードＮ１２をリセットするトランジスタ５６で構成される。
【００８１】
入力Ａｋは出力トランジスタ５１のドレインに入力され、リセットパルスＲＰはトランジスタ５３と５６のゲート電極に入力される。また、表示しない中間電源の電位ＶＭがトランジスタ５４に入力される。ここで、中間電源の電位ＶＭはＶＬ＜ＶＭ＜ＶＨとし、各トランジスタはゲートソース間電圧がＶＨ−ＶＭ以上のときおよびＶＭ−ＶＬのときに導通状態となるものとする。
【００８２】
図２４に論理積回路が高電位を出力する場合と、低電位を出力する場合との、動作タイミング図を示す。先ず、リセットパルスＲＰに高電位ＶＨが入力されると、トランジスタ５３が導通状態となるために、出力ＯＵＴからは低電位ＶＬが出力される。また、トランジスタ５６も導通状態となるために、ノードＮ１２の電位も低電位ＶＬになる。次に、選択信号のうちＡｉとＡｊに高電位が入力されると、トランジスタ５４および５５が導通することにより、ノードＮ１２の電位は中間電源の電位ＶＭに変化すると共に、選択信号Ａｋの反転（Ａｋバー）が高電位であることから、ノードＮ１１の初期電位もＶＭとなる。このとき、Ｃｂ５７にはＶＭ−ＶＬの電圧が充電される。
【００８３】
そして、選択信号Ａｋが低電位から高電位に上昇すると、導通状態のトランジスタ５１のブートストラップ効果により、出力ＯＵＴも高電位に上昇する。また、Ａｋバーが低電位であるために、トランジスタ５２は非導通状態であり、ノードＮ１１はフローティング状態であるから、Ｃｂ５７によるカップリングのために、ノードＮ１１の電位は高電位ＶＨ以上に上昇する。このとき、上昇するノードＮ１１の電位は、最高でも（ＶＨ−ＶＬ＋ＶＭ）に制限されて、トランジスタの閾値電圧には依存しない。
【００８４】
次に、選択信号のうちＡｉもしくはＡｊが非選択の場合について説明する。リセットパルスＲＰ入力後、トランジスタ５３は導通状態を保ち、出力ＯＵＴは低電位ＶＬとなる。また、ノードＮ１２およびＮ１１は低電位ＶＬから変化しないために、トランジスタ５１は非導通状態である。そのため、選択信号Ａｋが高電位に上昇したとしても、トランジスタ５１のブートストラップ効果は機能せず、出力ＯＵＴは高電位ＶＨには変化しない。
【００８５】
上記実施の形態に示した論理積回路は、例えば、半導体メモリ装置のアドレスデコーダとして用いることができる。すなわち、論理積回路により３種類に限らない選択信号の特定の組み合わせの場合に、高電位ＶＨを出力するデコーダ回路が構成され、それらを複数組み合わせることで、特定のメモリセルを選択し、データの読み書きを行うことができる。
【産業上の利用可能性】
【００８６】
本発明の活用例として、ブートストラップ回路を用いた半導体装置、例えばアクティブマトリクスを有する表示装置を組み込んだ携帯端末や携帯電話、また光学系２次元センサー装置を組み込んだ指紋読み取り装置や、さらにはアドレスデコード機能を有した半導体メモリ装置がある。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施の形態を示す図である。
【図２】図１の回路の動作タイミングを示す図である。
【図３】本発明の第２の実施の形態を示す図である。
【図４】図３の回路の動作タイミングを示す図である。
【図５】本発明の第３の実施の形態を示す図である。
【図６】図５の回路の動作タイミングを示す図である。
【図７】Ｐ型ＭＯＳトランジスタの閾値電圧Ｖｔｈ分布を示す図である。
【図８】電源電位ＶＭとノードＮ１の電位の関係（Ｐ型ＭＯＳトランジスタの場合）を示す図である。
【図９】ノードＮ１の電位分布（ＶＭ＝ＶＬの場合）を示す図である。
【図１０】ノードＮ１の電位分布（ＶＬ＜ＶＭ≦ＶＬ−Ｖｔｈｍｉｎの場合）を示す図である。
【図１１】ノードＮ１の電位分布（ＶＬ−Ｖｔｈｍｉｎ＜ＶＭの場合）を示す図である。
【図１２】本発明の第４の実施の形態を示す図である。
【図１３】図１２の回路の動作タイミングを示す図である。
【図１４】Ｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈ分布を示す図である。
【図１５】電源電位ＶＭとノードＮ１の電位の関係（Ｎ型ＭＯＳトランジスタの場合）を示す図である。
【図１６】ノードＮ１の電位分布（ＶＭ＝ＶＨの場合）を示す図である。
【図１７】ノードＮ１の電位分布（ＶＨ−Ｖｔｈｍａｘ≦ＶＭ＜ＶＨの場合）を示す図である。
【図１８】ノードＮ１の電位分布（ＶＭ＜ＶＨ−Ｖｔｈｍａｘの場合）を示す図である。
【図１９】本発明によるシフトレジスタを示す図である。
【図２０】図１９の回路の動作タイミング図である。
【図２１】図１９の回路のシフトレジスタを用いた走査線駆動回路の例を示す図である。
【図２２】本発明の走査線駆動回路を用いた表示装置の例である。
【図２３】本発明の論理積回路の例である。
【図２４】図２３の回路の動作タイミング図である。
【図２５】従来のブートストラップ回路の一例を示す図である。
【図２６】図２５の回路の動作タイミング図
【図２７】従来のブートストラップ回路の他の例を示す図である。
【図２８】従来のブートストラップ回路の更に他の例を示す図である。
【図２９】図２８の回路の動作タイミング図である。
【符号の説明】
【００８８】
１，７，２１〜２４  Ｐ型ＭＯＳトランジスタ
２，５，９  電源
３，６  回路
４，１０，２５，５７  容量
８，１１，５１〜６１  Ｎ型ＭＯＳトランジスタ
３１  表示部
３２  信号線駆動回路
３３  走査線駆動回路
３４  電源回路
３５  制御回路
３６  信号線
３７  走査線
３８  画素トランジスタ
３９  画素容量
４０  画素素子
４１  共通電極
４２  データバスライン
【図１】
2006148269.tif 000003
【図２】
2006148269.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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