(57)【要約】【課題】階層ワード線方式の半導体記憶装置において、メインワード線における電力ロスを低減させ、かつ内部昇圧電位発生回路やデカップリングキャパシタの面積を削減する。【解決手段】行方向に配列された複数のメモリサブアレイブロックから成るメモリセルアレイと、行方向に延在して複数のメモリセルに接続する複数のサブワード線と、複数のサブワード線駆動回路と、複数のサブワード線レベルシフト回路と、各サブワード線駆動回路に接続される第１のプリデコード線群と、メモリサブアレイブロックを行方向に横切り、サブワード線レベルシフト回路に接続される第２のプリデコーダ線群と、第１のプリデコード線と第２のプリデコード線に選択セルの情報を送出するプリローデコーダとを具備する。【選択図】      図１
2006073110.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置され、行方向に複数のメモリサブアレイブロックに分割されて成るメモリセルアレイと、
前記複数のメモリサブアレイブロックの各々に設けられ、行方向に延在して対応する前記複数のメモリセルに接続する複数のサブワード線と、
前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線を駆動する複数のサブワード線駆動回路と、
前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線駆動回路に昇圧した信号を供給する複数のサブワード線レベルシフト回路と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線駆動回路に接続される第１のプリデコード線群と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線レベルシフト回路に接続される第２のプリデコード線群と、
前記複数のメモリセルの内の選択セルのアドレスをプリデコードして、前記複数のサブワード線の中で前記選択セルのローアドレスに対応するサブワード線の情報を前記第１および第２のプリデコード線群に送出するプリローデコーダと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記複数のサブワード線の信号電圧は、前記第１のプリデコード線群の信号電圧よりも高いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のプリデコード線群と前記第２のプリデコード線群は同一方向に配線されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記プリローデコーダは、前記第１および第２のプリデコーダ線を通じて、前記複数のメモリサブアレイブロックより所定のメモリサブアレイブロックを選定し、前記複数のサブワード線レベルシフト回路と前記複数のサブワード線駆動回路を通じて前記所定のメモリサブアレイブロック中の前記複数のサブワード線を選択的に活性化させることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
複数のメモリセルが行列状に配置され、行方向に複数のメモリサブアレイブロックに分割されて成るメモリセルアレイと、
前記複数のメモリサブアレイブロックの各々に設けられ、行方向に延在して対応する前記複数のメモリセルに接続する複数のサブワード線と、
前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線を駆動する複数のサブワード線駆動回路と、
前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線駆動回路に昇圧した信号を供給する複数のサブワード線レベルシフト回路と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線駆動回路に接続される第１のプリデコード線群と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線レベルシフト回路に接続される第２のプリデコーダ線群と、
前記複数のメモリセルの内の選択セルのアドレスをプリデコードして、前記複数のサブワード線の中で前記選択セルのローアドレスに対応するサブワード線の情報を前記第１及び第２のプリデコード線群に送出するプリローデコーダと、
前記ワード線駆動回路と前記ワード線レベルシフト回路に昇圧電位を供給する内部昇圧電源生成回路と、
前記昇圧電位を安定化させるデカップリングキャパシタと、
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメインワード線とサブワード線により構成される階層ワード線方式を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置、取り分けＤＲＡＭの高集積化が近年急速に進められているが、記憶容量増大に伴うワード線立ち上げ時の負荷容量増大によるワード線立ち上がり速度の低下、消費電流の増加が問題になって来ている。
【０００３】
一般に、ワード線立ち上げ時間は、ワード線の配線抵抗、負荷容量とワード線駆動電流供給回路の配線抵抗、負荷容量に依存する。例えば、特許文献１においては、ワード線駆動を高速化するために、ワード線を複数に分割し、分割されたワード線の夫々に電流供給用のワード線駆動回路を設ける分割デコード方式を採用しており、同じ列方向のワード線駆動回路には少なくとも２本の信号線によってワード線駆動電流が供給されるようにしている。このように構成することで、ワード線駆動電流供給信号１本当たりのワード線駆動回路の数が減る、即ちワード線駆動電流供給回路の負荷容量が減るので、ワード線の立ち上がり速度が高速化され、ワード線駆動時の消費電流も削減できるとしている。
【０００４】
また、ワード線長を実質的に短くして低抵抗化する手段として、１本のメインワード線を複数のサブワード線に分割し、分割されたサブワード線毎ににサブワード線駆動回路を設けた階層ワード線方式のＤＲＡＭも知られている。より具体的には、メモリセルアレイをワード線方向に複数のサブアレイに分割し、複数あるメインワード線を、夫々サブアレイ毎に分岐し、サブアレイ毎に備えられ対応するメインワード線よりアドレス信号を受けるサブワード線駆動回路が、付属する複数のサブワード線を選択的に駆動する方式である。メインワード線からアドレスを受けてサブワード線を駆動する駆動回路に関しては、例えば特許文献２に開示されており、昇圧電位ＶＰＰで賦活されたメインワード線のアドレス信号から、サブワード線に昇圧アドレス信号が送出される駆動回路が示されている。
【特許文献１】特開平７−１３０１６８公報
【特許文献２】米国特許公報  ＵＳ６，２２９，７５５Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような階層ワード線方式では、メインワード線を複数のサブワード線に分岐し、所望のサブワード線を選択的に駆動するので、ワード線の抵抗を低減させることができ、その結果ワード線の選択動作の高速化を実現させることができる。しかし、このような階層ワード線方式では、任意のワード線を活性化させるために、関連する駆動回路に昇圧電位ＶＰＰを供給しなければならない。このとき内部回路として昇圧電位（ＶＰＰ）発生回路や昇圧電位を安定化させるデカップリングキャパシタを備えているような半導体記憶装置の場合、昇圧電位発生回路を構成する昇圧ポンプ回路やデカップリングキャパシタのレイアウト面積が大きくなってしまい、チップ面積の増大に繋がるという問題がある。
【０００６】
本発明は、このような問題に鑑み為されたもので、階層ワード線方式の半導体記憶装置において、メインワード線における電力ロスを低減させ、かつ内部昇圧電位発生回路やデカップリングキャパシタの面積を削減してチップ全体の面積を低減させることが可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の半導体記憶装置は、複数のメモリセルが行列状に配置され、行方向に複数のメモリサブアレイブロックに分割されて成るメモリセルアレイと、前記複数のメモリサブアレイブロックの各々に設けられ、行方向に延在して対応する前記複数のメモリセルに接続する複数のサブワード線と、前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線を駆動する複数のサブワード線駆動回路と、前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線駆動回路に昇圧した信号を供給する複数のサブワード線レベルシフト回路と、前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線駆動回路に接続される第１のプリデコード線群と、前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線レベルシフト回路に接続される第２のプリデコード線群と、前記複数のメモリセルの内の選択セルのアドレスをプリデコードして、前記複数のサブワード線の中で前記選択セルのローアドレスに対応するサブワード線の情報を前記第１および第２のプリデコード線群に送出するプリローデコーダとを具備することを特徴とする。
【０００８】
本発明の半導体記憶装置は、前記ワード線駆動回路と前記ワード線レベルシフト回路に昇圧電位を供給する内部昇圧電源生成回路と、前記昇圧電位を安定化させるデカップリングキャパシタとをさらに具備することができる。
【発明の効果】
【０００９】
本発明によれば、階層ワード線方式の半導体記憶装置において、メインワード線における電力ロスを低減させ、かつ内部昇圧電位発生回路やデカップリングキャパシタの面積を削減してチップ全体の面積を低減させることが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を説明する前に、従来の階層ワード線方式についてより詳細に説明する。図７は従来の半導体記憶装置のロー動作に関わる構成の概略を示したブロック図である。この半導体記憶装置は、サブワード線５９およびメインワード線６０による階層ワード線方式により構成されており、その主要部は複数のメモリセルを有するメモリサブアレイブロック５０、サブワード線駆動回路５１、メインワード線駆動回路５２、ワード線レベルシフト回路５３、ローアドレスデコーダ５４とで構成されている。この例では、メモリセル部は行方向に４つのメモリサブアレイブロック５０に分割されており、メインワード線６０は、この４つのメモリサブアレイブロック５０に交差するように複数本（例えば５１２本）設けられている。サブワード線５９は、メモリサブアレイブロック毎に設けられており、１本のメインワード線６０が、この例では４個のメモリサブアレイブロックに対応して４本のサブワード線５９に分岐されている。サブワード線５９は、対応するメインワード線６０より選択信号を受けたサブワード線駆動回路５１により、選択的に駆動される。なお、サブワード線駆動回路５１は、各メインワード線毎のサブ駆動回路５１1 ，５１2 、…を含んでおり、各メモリサブアレイブロック毎の駆動回路を総称している。
【００１１】
また、サブワード線駆動回路５１とメインワード線駆動回路５２とワード線レベルシフト回路５３へ昇圧電位ＶＰＰを供給するための昇圧電位発生回路５５および昇圧電位を安定化させるためのデカップリングキャパシタ５６が備えられている。さらに、メモリサブアレイブロック５０やローアドレスデコーダ５４を制御するためのロー系制御回路５７、ローアドレスバッファ５８といったメモリコアの制御回路も設けられている。
【００１２】
ローアドレスバッファ５８は、入力されたアドレス信号を一時記憶し、ローアドレスデコーダ５４に供給する。ロー系制御回路５７は、ＲＥＡＤ信号やＷＲＩＴＥ信号などのコマンド信号を受けて制御コマンドを生成し、ロー系の回路全体を制御する。
【００１３】
ローアドレスデコーダ５４は、任意のメインワード線を選択するためのアドレス選択信号を発生する。ワード線レベルシフト回路５３は、アドレス選択信号を受けて昇圧電位ＶＰＰへ昇圧したワード線駆動信号を発生する。メインワード線駆動回路５２はワード線選択信号から任意のメインワード線６０を駆動する。メインワード線６０の電位も昇圧電位ＶＰＰである。サブワード線駆動回路５１は、メインワード線６０からアドレス信号を受けて各メモリサブアレイブロック５０にあるサブワード線５９を選択駆動する。サブワード線５９も昇圧された電位ＶＰＰを用いている。
【００１４】
次に動作について簡単に説明する。チップ外部より入力されるコマンド信号およびローアドレス信号は夫々ロー系制御回路５７およびアドレスバッファ５８を介してワード線レベルシフト回路５３およびローアドレスデコーダ５４に入力する。ローアドレスデコーダ５４は入力されたローアドレス信号により任意のメインワード線を選択するためのアドレス選択信号を発生し、ワード線レベルシフト回路５３により昇圧電位ＶＰＰに昇圧したワード線駆動信号を出力する。メインワード線駆動回路５２はワード線駆動信号を受けてメインワード線６０を活性化させる。メインワード線６０はそれぞれのサブワード線駆動回路５１に入力し、各メモリサブアレイブロック５０にある所定のサブワード線５９を活性化させる。
【００１５】
上記のような階層ワード線方式では、メインワード線とサブワード線とによりワード線を分割している。これによりメインワード線の抵抗を実質的に低減させることができ、ワード線の選択動作の高速化を実現させることができる。しかし、このような階層ワード線方式では任意のワード線を活性化させるために、ワード線レベルシフト回路５３やメインワード線駆動回路５２やサブワード線駆動回路５１に昇圧電位ＶＰＰを供給しなければならない。内部回路で昇圧電位発生回路５５やデカップリングキャパシタ５６を備えているような半導体記憶装置の場合、昇圧電位発生回路５５内の図示せぬ昇圧ポンプ回路やデカップリングキャパシタ５６のレイアウト面積が大きくなってしまい、チップ面積の増大に繋がるという問題がある。以下に述べる本発明の実施形態では、上記の問題を解決する階層ワード線方式の半導体記憶装置を提供する。
【００１６】
図１は、本発明の１実施形態に係る半導体記憶装置の一部を概略的に示すブロック図であり、図２に示す全体レイアウト図の内の最上段を拡大したものである。なお、図２に示すセンスアンプ部は図１においては図示が省略されている。また、図３は図２のメモリサブアレイブロック１０の内部結線を示す図で、メモリセル４とサブワード線１９、ビット線５、センスアンプ部６との結線を摸式的に示している。
【００１７】
図１に示した半導体記憶装置は、複数のメモリセル４（不図示）を有するメモリサブアレイブロック１０と、サブワード線駆動回路１１と、サブワード線レベルシフト回路１３とからなるサブマクロ２１が、行方向に複数個配列され、これらにプリローデコーダ１４からアドレス選択信号が供給される構成になっている。さらに、従来のメインワード線と同様に行方向に延在する、第１のプリデコード線１及び第２のプリデコード線（ＸＢ）２，（ＸＡ）３を有している。これらのプリデコーダ線については後述する。また、各メモリサブアレイブロック１０には、サブワード線駆動回路１１により駆動される複数のサブワード線１９が配設されるが、図の煩雑化を避けるために、右端のサブマクロ２１にのみ表示されている。
【００１８】
また、サブワード線駆動回路１１とサブワード線レベルシフト回路１３へ昇圧電圧ＶＰＰを供給するための昇圧電位発生回路１５および昇圧電位を安定化させるためのデカップリングキャパシタ１６が備えられている。さらに、メモリサブアレイブロック１０やプリローデコーダ１４を制御するためにロー系制御回路５７、ローアドレスバッファ５８といったメモリコアの制御回路も設けられている。
【００１９】
ローアドレスバッファ５８は、入力されたローアドレス信号を一時記憶し、プリローデコーダ１４に供給する。ロー系制御回路５７はＲＥＡＤ信号やＷＲＩＴＥ信号などのコマンド信号を受けて制御コマンドを生成し、ロー系の回路全体を制御する。プリローデコーダ１４は、ロー系制御回路から出力される制御コマンドおよび選択されたアドレスに応じて第１のプリデコード線１、および第２のプリデコード線２，３を活性化する。
【００２０】
第１のプリデコーダ線（線群）１は、図１に示すように、例えば３２本の線群からなり、４つのメモリサブアレイブロック１０に８本づつ供給されている。なお、図１における黒点は第１のプリデコード線１と各メモリサブアレイブロック１０とのコンタクトを示している。第１のプリデコード線１は３２本あるが、８本につき１本の割合で選択される。第１のプリデコード線＜０：３１＞とすると、例えばあるアドレスを入力すると、０，８，１６，２４の４本が活性化する。従って、４個のメモリサブアレイブロック１０において、夫々１本の第１のプリデコード線１が選択されていることになる。
【００２１】
３２本の第１のプリデコード線は、各メモリサブアレイブロック１０に付属するサブワード線駆動回路１１に８本づつ選択的に接続され、サブワード線駆動回路１１は対応する８本の第１のプリデコード線の内、選択線のみを昇圧電位ＶＰＰにレベルシフトする。
【００２２】
第２のプリデコード線（線群）は、信号ＸＡ、ＸＢを供給する２種があり、４つメモリサブアレイブロック１０を行方向に横切るように、例えば各１６本の線群から形成されている。各メモリサブアレイブロック１０に付属するサブワード線レベルシフト回路１３は、プリローデコーダ１４よりプリデコード信号ＸＡ，ＸＢを受けて、ＶＰＰにレベル変換したワード線ドライバ群を選択する信号を、サブワード線駆動回路１３に伝える。
【００２３】
より詳細には、図４に示すように、プリローデコーダ１４からサブワード線駆動回路１１、サブワード線レベルシフト回路１３には、制御信号が供給されている。サブワード線レベルシフト回路１３は第２のプリデコード線の信号ＸＡ，ＸＢおよび制御信号に基づき、昇圧電位ＶＰＰへ昇圧した選択信号ｓ１を発生し、サブワード線駆動回路１１は、この選択信号と第１のプリデコード線の信号を受けて、メモリサブアレイブロック１０内の選択されたサブワード線を駆動する。サブワード線の電位は昇圧電位ＶＰＰである。
【００２４】
第２のプリデコード線の内信号ＸＡを受け持つもの（参照番号３）は、４本の内１本が選択される。ＸＡ＜０：１５＞とすると、例えばＸＡ＜０，４，８，１２＞というように選択される。但し、図４においては、第２のプリデコード線（ＸＡ）は最初の４本だけしか図示されていない。
【００２５】
第２のプリデコード線の内信号ＸＢを受け持つもの（参照番号２）は１６本あり、この内１本が選択される。ＸＢ＜０：１５＞とすると、例えばＸＢ＜０＞のみとか、ＸＢ＜１＞のみとかが選択される。
【００２６】
なお、図１における白丸は第２のプリデコード線と各メモリサブアレイブロックのサブワード線レベルシフト回路１３とのコンタクトを示している。また、第１のプリデコード線、第２のプリデコード線ＸＡ，ＸＢ、サブワード線は、全て同一方向（行方向）に配列されている。
【００２７】
上記のように、第１のプリデコード線、第２のプリデコード線ＸＡ，ＸＢにより、選択されたサブマクロ２１中の５１２本のサブワード線から１本のサブワード線を選択することができる。即ち、１回のアクセスで、選択されたサブマクロ２１から１本のサブワード線１９が選択される。
【００２８】
なお、ワード線レベルシフト回路１３は複数の単位レベルシフト回路２２（この場合６４個）で構成されており、第２のプリデコード線ＸＡ，ＸＢの信号および制御信号を受けて、昇圧した選択信号Ｓ１をワード線ドライバ群２４へ出力する。
【００２９】
サブワード線駆動回路１１は、ワード線ドライバ制御回路２３及び複数のワード線ドライバ群２４（この場合８本のサブワード線を駆動するドライバ群として６４個）で構成されている。ワード線ドライバ制御回路は２３は、第１のプリデコード線１から供給された選択信号を昇圧電位ＶＰＰに変換するレベルシフト回路である。また、ワード線ドライバ２４は、例えば８本分のサブワード線１９を駆動するためのドライバが夫々配置されており、ワード線ドライバ制御回路２３により供給される昇圧選択信号と、レベルシフト回路２２より出力された選択信号ｓ１により、１本のサブワード線を活性化させる。
【００３０】
図５に各レベルシフト回路２２の回路図の一例を示す。このレベルシフト回路２２において、直列接続されているＮ型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）Ｎ３１，Ｎ３２，Ｎ３３のうちＮＭＯＳトランジスタＮ３１のドレインと、直列接続されているＰ型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）Ｐ３１，Ｐ３２のうちＰＭＯＳトランジスタＰ３２のドレインが接続されている。
【００３１】
同様に直列接続されているＮＭＯＳトランジスタＮ３４，Ｎ３５とＰＭＯＳトランジスタＰ３３，Ｐ３４のうちＮＭＯＳトランジスタＮ３４とＰＭＯＳトランジスタＰ３４のドレインが接続され、直列接続されているＮＭＯＳトランジスタＮ３６，Ｎ３７とＰＭＯＳトランジスタＰ３５，Ｐ３６のうちＮＭＯＳトランジスタＮ３６とＰＭＯＳトランジスタＰ３６のドレイン、直列接続されているＮＭＯＳトランジスタＮ３８，Ｎ３９とＰＭＯＳトランジスタＰ３７，Ｐ３８のうちＮＭＯＳトランジスタＮ３８とＰＭＯＳトランジスタＰ３８のドレインがそれぞれ接続されている。
【００３２】
ＮＭＯＳトランジスタＮ３３，Ｎ３５，Ｎ３７およびＮ３９のソースとＰＭＯＳトランジスタＰ３２，Ｐ３４，Ｐ３６およびＰ３８のゲートには接地電位ＶＳＳが供給され、ＰＭＯＳトランジスタＰ３１，Ｐ３３，Ｐ３５，Ｐ３７のソースとＮＭＯＳトランジスタＮ３１，Ｎ３６およびＮ３８のゲートに昇圧電圧ＶＰＰが供給されている。
【００３３】
プリローデコーダ１４からの出力である第２のプリデコード信号ＸＡ，ＸＢは、ＮＭＯＳトランジスタＮ３２とＮ３３のゲートに接続されている。一方、制御信号はＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３４のゲートに接続されている。
【００３４】
さらにＮＭＯＳトランジスタＮ３１とＰＭＯＳトランジスタＰ３２のドレイン、ＮＭＯＳトランジスタＮ３４とＰＭＯＳトランジスタＰ３４のドレインおよびＮＭＯＳトランジスタＮ３７とＰＭＯＳトランジスタＰ３５のゲートはノードｎ１で接続され、ＮＭＯＳトランジスタＮ３６とＰＭＯＳトランジスタＰ３６のドレイン、ＮＭＯＳトランジスタＮ３９とＰＭＯＳトランジスタＰ３７のゲートおよびＮＭＯＳトランジスタＮ３５とＰＭＯＳトランジスタＰ３３のゲートはノードｎ２で接続されている。ＰＭＯＳトランジスタＰ３８とＮＭＯＳトランジスタＮ３８のドレイン（レベルシフト回路２２の出力）はワード線ドライバ群２４へと接続されている。
【００３５】
このような構成のレベルシフト回路２２において、制御信号および第２のプリデコード信号ＸＡ，ＸＢに昇圧電圧ＶＰＰよりも低い電圧の高レベル電位（例えば外部電源電位ＶＤＤ）が入力されると、ノードｎ２には昇圧電位ＶＰＰが供給され、出力（選択信号Ｓ１）は接地電位ＶＳＳとなる。一方、制御信号に低レベル電位が入力されると、ノードｎ１に昇圧電位ＶＰＰが供給され、出力（選択信号Ｓ１）は昇圧電位ＶＰＰとなる。
【００３６】
図５において、第２のプリデコード信号として供給される信号ＸＡは、前述のように各メモリサブアレイブロック毎、例えば４通りのデータを有し、ＸＢは各メモリサブアレイに共通に１６通りのデータを有する。この２種の信号ＸＡ，ＸＢをＮＭＯＳトランジスタＮ３２，Ｎ３３のＡＮＤゲートを通すことにより、６４通りの組合せから１個の選択信号ｓ１を出力し、ワード線ドライバ２４を通じて１本のサブワード線を選択することができる。
【００３７】
図６にワード線ドライバ回路２４の一例を示す。ワード線ドライバ回路２４は、ＰＭＯＳトランジスタＰ４１と２個のＮＭＯＳトランジスタＮ４１，Ｎ４２とで構成されており、これがワード線ドライバ制御回路２３の８本の出力にすべて並列に接続されている。
【００３８】
ワード線ドライバ回路２４のＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１の８つのゲートペアには、レベルシフト回路２２より非選択時には昇圧電圧ＶＰＰ、選択時には接地電位ＶＳＳとなる選択信号ｓ１が並列に供給される。
【００３９】
また、ＰＭＯＳトランジスタＰ４１のソースには、第１のプリデコーダ線の信号および制御信号に基づき、ワード線ドライバ制御回路２３を介して出力されるワード線駆動信号ＷＤＲＶが入力され、サブワード線の選択時には昇圧電位ＶＰＰが、同サブワード線の非選択時には接地電位ＶＳＳレベルが供給される。ＮＭＯＳトランジスタＮ４２のゲートには上記信号ＷＤＲＶとは逆の論理レベルを持ち、高レベル電位が昇圧電位ＶＰＰより低い電位の信号／ＷＤＲＶが供給される。
【００４０】
レベルシフト回路２２やワード線ドライバ制御回路２３、ワード線ドライバ群２４は、昇圧電位ＶＰＰで動作するので、ゲート酸化膜の膜厚を通常の電源電位ＶＤＤで動作するトランジスタのゲート酸化膜の膜厚よりも厚くする必要がある。従って、本実施形態の半導体記憶装置は、複数の酸化膜膜厚を使用する半導体装置に使用する場合に効果的である。
【００４１】
次に、本発明における半導体記憶装置の動作について説明する。チップ外部より入力される制御コマンドおよびローアドレス信号は、夫々ロー系制御回路５７およびローアドレスバッファ５８を介してプリローデコーダ１４に入力する。プリローデコーダ１４は、入力された制御コマンドおよびローアドレス信号により制御信号を発生し、任意のサブアレイブロック１０と、任意のサブワード線を選択するための第１および第２のプリデコード線を活性化する。第２のプリデコード線によりワード線レベルシフト回路１３は昇圧電位ＶＰＰに昇圧した選択信号ｓ１を出力する。
【００４２】
一方、第１のプリデコード線の信号は夫々のサブワード線駆動回路１１に入力し、サブワード線レベルシフト回路１３より出力された選択信号ｓ１と制御信号に応答して、選択されたメモリサブアレイブロック１０に含まれる所定のサブワード線１９を活性化させる。
【００４３】
このようにメモリサブアレイブロック毎にサブワード線レベルシフト回路とサブワード線駆動回路を配置させる半導体記憶装置において、従来のメインワード線に相当する第１のプリデコード線には昇圧電位ＶＰＰが供給されない構成になっているため、昇圧電位ＶＰＰの消費を抑えることができる。故に昇圧電位発生回路１５やデカップリングキャパシタ１６の負担が軽くなり、レイアウト面積を削減することが可能となる。
【００４４】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００４５】
【図１】本発明の１実施形態に係る半導体記憶装置の構成を示す摸式的なレイアウト図。
【図２】本発明の１実施形態に係る半導体記憶装置のマクロなレイアウト図で、最上段が第１図に詳細に示されている。
【図３】メモリセルアレイブロック内の結線を示す摸式的な回路図。
【図４】第１、第２のプリデコード線と、サブワード線レベルシフト回路、サブワード線駆動回路との接続を示すブロック図。
【図５】サブワード線レベルシフト回路の回路図。
【図６】ワード線ドライバの回路図。
【図７】従来の階層ワード線方式の半導体記憶装置の摸式的なレイアウト図。
【符号の説明】
【００４６】
１…第１のプリデコード線
２…第２のプリデコード線（ＸＢ）
３…第２のプリデコード線（ＸＡ）
４…メモリセル
５…ビット線
６…センスアンプ部
１０…メモリサブアレイブロック
１１…サブワード線駆動回路
１３…サブワード線レベルシフト回路
１４…プリローデコーダ
１５…昇圧電位発生回路
１６…デカップリングキャパシタ
２１…サブマクロ
２２…単位レベルシフト回路
２３…ワード線ドライバ制御回路
２４…ワード線ドライバ
５７…ロー系制御回路
５８…ローアドレスバッファ
【図１】
2006073110.tif 000003
【図２】
2006073110.tif 000004
【図３】
2006073110.tif 000005
【図４】
2006073110.tif 000006
【図５】
2006073110.tif 000007
【図６】
2006073110.tif 000008
【図７】
2006073110.tif 000009