(57)【要約】【課題】パッド電極と突起電極の間の接続導電層と共通の層から回路構成部材が構成されており、接続導電層が他の用途に用いられてコストパフォーマンスを向上できる半導体装置とその製造方法を提供する。【解決手段】電子回路が形成され、表面にパッド電極１１を有する半導体チップ１０のパッド電極１１上に、接続導電層が形成されており、その上層に突起電極１８が形成されている。また、半導体チップ上１０には、接続導電層と共通の層を含み、接続導電層に接続する抵抗素子Ｒなどの回路構成部材が形成されている構成とする。【選択図】図１
2006140193.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が形成され、表面にパッド電極を有する半導体チップと、
前記パッド電極上に形成された接続導電層と、
前記接続導電層上に形成された突起電極と、
前記接続導電層と共通の層を含み、前記接続導電層に接続して、前記半導体チップ上に形成された回路構成部材と
を有する半導体装置。
【請求項２】
前記回路構成部材が抵抗素子および／またはヒューズを含む
請求項１に記載の半導体装置。
【請求項３】
前記接続導電層が低抵抗層と高抵抗層を含み、
前記高抵抗層から前記抵抗素子および／またはヒューズが構成されている
請求項２に記載の半導体装置。
【請求項４】
前記回路構成部材がコイルおよび／または配線を含む
請求項１に記載の半導体装置。
【請求項５】
前記接続導電層が低抵抗層と高抵抗層を含み、
前記低抵抗層と前記高抵抗層から前記コイルおよび／または配線が構成されている
請求項４に記載の半導体装置。
【請求項６】
前記回路構成部材が電極を含む
請求項１に記載の半導体装置。
【請求項７】
前記接続導電層が低抵抗層と高抵抗層を含み、
前記低抵抗層と前記高抵抗層から前記電極が構成されている
請求項６に記載の半導体装置。
【請求項８】
前記接続導電層と前記突起電極の間にバリアメタル層をさらに有する
請求項１に記載の半導体装置。
【請求項９】
電子回路が形成され、表面にパッド電極を有する半導体チップ上に、前記パッド電極を被覆して全面に導電層を形成する工程と、
前記パッド電極上において前記導電層を残すようにパターン加工して接続導電層を形成し、かつ、回路構成部材形成領域において前記接続導電層と共通の層を含むように前記導電層をパターン加工して前記接続導電層に接続する回路構成部材を形成する工程と、
前記接続導電層上に突起電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記回路構成部材を形成する工程において、前記回路構成部材として抵抗素子および／またはヒューズを形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記導電層を形成する工程において、低抵抗層と高抵抗層とを積層して形成し、
前記回路構成部材を形成する工程において、前記高抵抗層から、前記抵抗素子および／またはヒューズを形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記回路構成部材を形成する工程において、前記回路構成部材としてコイルおよび／または配線を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記導電層を形成する工程において、低抵抗層と高抵抗層とを積層して形成し、
前記回路構成部材を形成する工程において、前記低抵抗層と前記高抵抗層から、前記コイルおよび／または配線を形成する  
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記回路構成部材を形成する工程において、前記回路構成部材として電極を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記導電層を形成する工程において、低抵抗層と高抵抗層とを積層して形成し、
前記回路構成部材を形成する工程において、前記低抵抗層と前記高抵抗層から、前記電極を形成する  
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記接続導電層を形成する工程と前記突起電極を形成する工程の間に、前記接続導電層上にバリアメタル層を形成する工程をさらに有し、
前記突起電極を形成する工程においては、前記バリアメタル層上に形成する
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体チップに設けられた電子回路に接続するバンプ（突起電極）を有するパッケージ形態の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の電気製品は、携帯電話やＰＤＡ（personal digital assistant）のように、持ち運びに便利なように、小型化、薄型化、軽量化が進められており、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらなる半導体装置の小型化のためには、フリップチップ実装と呼ばれる、半導体のベアチップにバンプを形成して、直接基板上にフェースダウン（face down）で実装する方法が有効とされている。
【０００４】
バンプには、主にはんだバンプと金バンプがあるが、ともにバンプ形成の方法としては、電解めっきによって形成する方法が一般的である。また、そのためにはアンダーバンプメタル（以下、ＵＢＭ膜とも称する）と呼ばれる、めっき時に給電するためのシード層が必要である。ＵＢＭ膜は、半導体チップのパッド電極とバンプを接続する接続導電層としても機能する。
【０００５】
従来の技術では、特許文献１に記載のように、めっき形成された後のバンプの高さが１０μｍ以上と嵩高いので、ウェハ内に段差が生じ、このためにＵＢＭ膜をパターン形成するのが困難となっていた。また、そのためにめっき処理終了後に、バンプをマスクとして、それ以外に露出しているＵＢＭ膜部分を全てエッチングによって除去していた。
【０００６】
このような方法では、ＵＢＭ膜は、電解めっき時の給電のためと、アルミニウムのパッド電極とバンプの間の接着層としての二つの役割しかなく、結果的にコストパフォーマンスが悪いなどの問題があった。
【特許文献１】特開平０９−１８６１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、従来技術ではＵＢＭ膜をパッド電極とバンプを接続する部分以外は全て除去するしかなく、コストパフォーマンスが悪いという点である。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、電子回路が形成され、表面にパッド電極を有する半導体チップと、前記パッド電極上に形成された接続導電層と、前記接続導電層上に形成された突起電極と、前記接続導電層と共通の層を含み、前記接続導電層に接続して、前記半導体チップ上に形成された回路構成部材とを有する。
【０００９】
上記の本発明の半導体装置は、電子回路が形成され、表面にパッド電極を有する半導体チップのパッド電極上に、接続導電層が形成されており、その上層に突起電極が形成されている。また、半導体チップ上には、接続導電層と共通の層を含み、接続導電層に接続する回路構成部材が形成されている。
【００１０】
また、本発明の半導体装置の製造方法は、電子回路が形成され、表面にパッド電極を有する半導体チップ上に、前記パッド電極を被覆して全面に導電層を形成する工程と、前記パッド電極上において前記導電層を残すようにパターン加工して接続導電層を形成し、かつ、回路構成部材形成領域において前記接続導電層と共通の層を含むように前記導電層をパターン加工して前記接続導電層に接続する回路構成部材を形成する工程と、前記接続導電層上に突起電極を形成する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法は、電子回路が形成され、表面にパッド電極を有する半導体チップ上に、パッド電極を被覆して全面に導電層を形成する。次に、パッド電極上において導電層を残すようにパターン加工して接続導電層を形成する。この工程において、回路構成部材形成領域において接続導電層と共通の層を含むように導電層をパターン加工して接続導電層に接続する回路構成部材を形成する。次に、接続導電層上に突起電極を形成する。
【発明の効果】
【００１２】
本発明の半導体装置は、パッド電極と突起電極の間の接続導電層（ＵＢＭ膜）と共通の層から回路構成部材が構成されており、接続導電層が他の用途に有効に用いられていて、接続導電層のコストパフォーマンスを向上させることができる。
【００１３】
本発明の半導体装置の製造方法は、パッド電極と突起電極の間に形成する接続導電層（ＵＢＭ膜）と共通の層から回路構成部材を形成し、接続導電層を他の用途に有効に用いることができるので、接続導電層のコストパフォーマンスを向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００１５】
第１実施形態
図１（ａ）は本実施形態に係る半導体装置のパッド電極側の平面図であり、図１（ｂ）は図１（ａ）中のＡ−Ａ’における拡大断面図である。
例えば、電子回路が形成されてなる半導体チップ１０の表面に、アルミニウムなどからなるパッド電極１１が形成されており、パッド電極以外の部分は酸化シリコンなどからなるパッシベーション膜１２が形成されている。
パッド電極１１の上層に、例えば高抵抗層であるクロム層１３と低抵抗層である銅層１４がこの順に積層されて接続導電層ＵＢＭが構成されている。
また、接続導電層ＵＢＭの上層に、例えばニッケル層１５および金層１６がこの順に積層されてバリアメタル層ＢＭが構成されている。
さらに、バリアメタル層ＢＭを除く領域が感光性ポリイミドなどからなる保護層１７で被覆されており、バリアメタル層ＢＭの上層に、ハンダなどからなるバンプ（突起電極）１８が形成されている。
【００１６】
また、上記の接続導電層ＵＢＭを構成するクロム層１３と共通の層であり、パッド電極領域から外部に延伸してパターン形成されたクロム層１３ｐから、回路構成部材である抵抗素子Ｒが構成されている。抵抗素子Ｒの両端は、接続導電層ＵＢＭ（クロム層１３および銅層１４）を介して、端子であるバンプ１８に接続している。
ここで、抵抗素子Ｒとなるクロム層１３ｐは、図１（ａ）に示すように、所定の距離を数往復引き回して２つのバンプを結ぶ距離を確保し、所望の抵抗値に設定することができる。また、高抵抗層を構成する材料の抵抗率に応じて、２つのバンプ間を最短距離で結ぶようなレイアウトとしてもよい。
【００１７】
上記のバンプおよびパッド電極は、半導体チップに設けられた電子回路に接続されているが、半導体チップ内の電子回路には接続せず、上記の抵抗素子Ｒの単なる端子としてチップ外の回路に接続する構成であってもよい。
【００１８】
また、本実施形態においては高抵抗層のクロム層から抵抗素子を構成しているが、所定の電流が流れた場合に切断されるような材料を用いることでヒューズを構成することができる。
また、抵抗素子とヒューズを同時に有する構成でもよい。
【００１９】
上記の本実施形態の半導体装置は、半導体チップ上のパッド電極とバンプの間に設けられる接続導電層のうち、より高抵抗であるクロム層を用いて、回路構成部材である抵抗素子および／またはヒューズが構成されており、接続導電層が例えば抵抗素子やヒューズとして他の用途に有効に用いられて、接続導電層のコストパフォーマンスを向上させることができる。
【００２０】
第２実施形態
図２（ａ）は本実施形態に係る半導体装置のパッド電極側の平面図であり、図２（ｂ）は図２（ａ）中のＡ−Ａ’における拡大断面図である。
第１実施形態と同様に、パッド電極の形成領域において、半導体チップ１０の表面にパッド電極１１が形成され、この上層に、クロム層１３と銅層１４からなる接続導電層ＵＢＭ、ニッケル層１５および金層１６からなるバリアメタル層ＢＭ、ハンダなどからなるバンプ１８が形成されている。
【００２１】
本実施形態においては、上記の接続導電層ＵＢＭを構成するクロム層１３および銅層１４と共通の層であり、パッド電極領域から外部に延伸してパターン形成されたクロム層１３ｐおよび銅層１４ｐから、回路構成部材であるコイルＬが構成されている。コイルＬの両端は、接続導電層ＵＢＭ（クロム層１３および銅層１４）を介して、端子であるバンプ１８に接続している。
ここで、コイルＬとなるクロム層１３ｐおよび銅層１４ｐは、図２（ａ）に示すように、らせん状に引き回してレイアウトされ、所望のインダクタンス値に設定することができる。
【００２２】
上記のバンプおよびパッド電極は、半導体チップに設けられた電子回路に接続されているが、半導体チップ内の電子回路には接続せず、上記のコイルＬの単なる端子としてチップ外の回路に接続する構成であってもよい。
【００２３】
また、本実施形態においては高抵抗層のクロム層と低抵抗層の銅層かららせん状に加工してコイルを構成しているが、らせん状のレイアウトではなく、単なる配線を構成することができる。
また、コイルと配線を同時に有する構成でもよい。
【００２４】
上記の本実施形態の半導体装置は、半導体チップ上のパッド電極とバンプの間に設けられる接続導電層のうち、高抵抗のクロム層と低抵抗の銅層を用いて、回路構成部材であるコイルおよび／または配線が構成されており、接続導電層が他の用途に有効に用いられて、接続導電層のコストパフォーマンスを向上させることができる。
【００２５】
第３実施形態
図３（ａ）は本実施形態に係る半導体装置のパッド電極側の平面図であり、図３（ｂ）は図３（ａ）中のＡ−Ａ’における拡大断面図である。
第１実施形態と同様に、パッド電極の形成領域において、半導体チップ１０の表面にパッド電極１１が形成され、この上層に、クロム層１３と銅層１４からなる接続導電層ＵＢＭ、ニッケル層１５および金層１６からなるバリアメタル層ＢＭ、ハンダなどからなるバンプ１８が形成されている。
【００２６】
本実施形態においては、上記の接続導電層ＵＢＭを構成するクロム層１３および銅層１４と共通の層であり、パッド電極領域から外部に延伸してパターン形成されたクロム層１３ｐおよび銅層１４ｐから、回路構成部材である電極Ｅが構成されている。電極Ｅは、接続導電層ＵＢＭ（クロム層１３および銅層１４）を介して、端子である複数個のバンプ１８ｇに接続している。
例えば、電極Ｅとなるクロム層１３ｐおよび銅層１４ｐは、図３（ａ）に示すように、電極Ｅに接続しない信号用のバンプ１８ｓの部分を除き、グラウンド用のバンプ１８ｇを含めて全面に形成されている。また、半導体チップのパッド電極側の面の一部のみを被覆するようにしてもよい。
上記のように電極Ｅにグラウンド電位が印加されると、シールド電極として機能することができる。
【００２７】
上記のおいては電極Ｅにグラウンド電位を印加する場合について説明しているが、電極Ｅに電源電位を印加する構成とすると、半導体装置の電源供給の安定化を図ることができる。
さらに、半導体チップのパッド電極側の所定の面積を被覆しており、この電極形成領域に衝撃があったときに傷が付くのを防止する保護部材としても機能する。
【００２８】
上記のバンプおよびパッド電極は、半導体チップに設けられた電子回路に接続されているが、半導体チップ内の電子回路には接続せず、上記の電極Ｅの単なる端子としてチップ外の回路に接続する構成であってもよい。
【００２９】
従来方法では、チップがフェースダウンで実装されるため、チップ表面のアクティブ部からのクロストークノイズが実装後の基板へ飛び込みやすいなどの電気特性上の問題もあったが、本実施形態では、パッド電極面に形成された電極をシールド電極として用いることで、クロストークノイズを防止することができる。
【００３０】
上記の本実施形態の半導体装置は、半導体チップ上のパッド電極とバンプの間に設けられる接続導電層のうち、高抵抗のクロム層と低抵抗の銅層を用いて、回路構成部材であるシールド電極などの電極が構成されており、接続導電層が他の用途に有効に用いられて、接続導電層のコストパフォーマンスを向上させることができる。
【００３１】
第４実施形態
本実施形態に係る半導体装置は、第１実施形態に示した抵抗素子とヒューズ、第２実施形態に示したコイルと配線、および第３実施形態に示した電極から、適宜選択された回路構成部材を有する半導体装置である。
これらの回路構成部材は、上述のようにいずれも接続導電層と共通の層を用いて構成することができ、接続導電層のコストパフォーマンスを向上させることができる。
【００３２】
従来方法では、半導体チップと抵抗やコイルを少しでも近距離に配置しなければならないような回路の場合でも、抵抗素子やコイルは実装基板上に配置するしかなく、周波特性が悪化してしまうことがあったが、本実施形態では、半導体チップ上に近接して抵抗素子やコイルなどを設けることが可能であり、周波特性の悪化を防止できる。
【００３３】
第５実施形態
次に、上記の実施形態で説明した、コイル、配線、あるいは電極のように、接続導電層を構成する高抵抗のクロム層と低抵抗の銅層をともに残して回路構成部材をパターン形成する場合の半導体装置の製造方法について、図面を参照して説明する。
【００３４】
まず、図４（ａ）の断面図に示すように、電子回路が形成された半導体チップ１０にアルミニウムなどからなるパッド電極１１を形成する。
次に、例えばＣＶＤ（chemical vapor deposition）法などにより酸化シリコンなどを堆積させ、パッシベーション膜１２を形成する。
次に、パッド電極部分を開口するパターンのレジスト膜をパターン形成し、ドライエッチングなどのエッチングを行って、パッシベーション膜１２にパッド電極１１部分を開口する。この後、レジスト膜を除去する。
さらに、逆スパッタリング法によりパッド電極１１表面の酸化物などを除去し、清浄なパッド電極１１の表面を出現させる。
【００３５】
次に、図４（ｂ）の断面図に示すように、例えばスパッタリング法により、パッド電極１１上を含めて全面に、接続導電層ＵＢＭとなるクロム層１３と銅層１４をこの順に積層する。
本実施形態のように回路構成部材として高抵抗のクロム層と低抵抗の銅層をともに残す場合には、クロム層１３の膜厚は、例えば０．２μｍ程度とし、銅層１４の膜厚は、例えば１．０μｍ程度とする。
【００３６】
次に、図４（ｃ）の断面図に示すように、例えばスピンコート法によりメッキレジスト膜を７〜１０μｍ程度の膜厚で成膜し、フォトリソグラフィ工程により、パッド電極領域を開口するパターンで露光および現像を行い、次工程での電解ニッケルメッキおよびフラッシュ電解金メッキ処理用のメッキレジスト膜Ｒ１をパターン形成する。
【００３７】
次に、図５（ａ）の断面図に示すように、接続導電層ＵＢＭをシード層とする電解ニッケルメッキ処理を行い、メッキレジスト膜Ｒ１の開口部内において、銅層１４の上層に３〜５μｍ程度の膜厚のニッケル層１５を形成する。
【００３８】
次に、図５（ｂ）の断面図に示すように、接続導電層ＵＢＭをシード層とするフラッシュ電解金メッキ処理を行い、メッキレジスト膜Ｒ１の開口部内において、ニッケル層１５の上層に０．０３μｍ程度の酸化防止用の金層１６を形成する。
【００３９】
次に、図５（ｃ）の断面図に示すように、例えば溶剤処理によってメッキレジスト膜を除去する。
上記のようにして、パッド電極領域において、接続導電層ＵＢＭの上層にニッケル層１５と金層１６からなるバリアメタル層ＢＭを形成する。
【００４０】
次に、図６（ａ）の平面図および図６（ａ）中のＡ−Ａ’における拡大断面図である図６（ｂ）に示すように、パッド電極領域のバリアメタル膜ＢＭを保護し、所定のパターンで開口する銅層１４のエッチングマスクとしてレジスト膜Ｒ２をパターン形成する。
レジスト膜Ｒ２は、銅層として残す部分を保護し、銅層を除去する部分を開口するパターンで形成する。本実施形態においては、所定のパターンでクロム層と銅層が残されるようにするので、このパターンに沿って銅層が残されるようにする。
図面上、レジスト膜Ｒ２の開口部から除去すべき銅層１４が露出していることを示している。
【００４１】
次に、図７（ａ）の平面図および図７（ａ）中のＡ−Ａ’における拡大断面図である図７（ｂ）に示すように、レジスト膜Ｒ２をマスクとして、市販のエッチング液を用いたウェットエッチングなどのエッチング処理を行い、レジスト膜Ｒ２の開口部から露出している部分の銅層１４を除去して、銅層１４をパターン加工する。
図面上、レジスト膜Ｒ２の下層の銅層１４の開口部１４ａから下層のクロム層１３が露出していることを示している。
【００４２】
次に、図８（ａ）の平面図および図８（ａ）中のＡ−Ａ’における拡大断面図である図８（ｂ）に示すように、例えば溶剤処理によってレジスト膜Ｒ２を除去する。
図面上、銅層１４の開口部１４ａから下層のクロム層１３が露出していることを示している。
【００４３】
次に、図９（ａ）の平面図および図９（ａ）中のＡ−Ａ’における拡大断面図である図９（ｂ）に示すように、パッド電極領域のバリアメタル膜ＢＭを保護し、所定のパターンで開口するクロム層１３のエッチングマスクとしてレジスト膜Ｒ３をパターン形成する。
レジスト膜Ｒ３は、クロム層として残す部分を保護し、クロム層を除去する部分を開口するパターンで形成する。本実施形態においては、所定のパターンでクロム層と銅層が残されるようにするので、このパターンに沿ってクロム層が残されるようにする。
図面上、レジスト膜Ｒ３の開口部から除去すべきクロム層１３が露出していることを示しており、本実施形態においては、銅層１４の開口部１４ａよりも狭いパターンで開口するようにレジスト膜Ｒ３をパターン形成している。
【００４４】
次に、図１０（ａ）の平面図および図１０（ａ）中のＡ−Ａ’における拡大断面図である図１０（ｂ）に示すように、レジスト膜Ｒ３をマスクとして、希釈フッ酸水溶液などを用いたウェットエッチングなどのエッチング処理を行い、レジスト膜Ｒ３の開口部から露出している部分のクロム層１３を除去して、クロム層１３をパターン加工する。
図面上、クロム層１３の開口部１３ａから下層のパッシベーション膜１２が露出していることを示している。
【００４５】
次に、図１１（ａ）の平面図および図１１（ａ）中のＡ−Ａ’における拡大断面図である図１１（ｂ）に示すように、例えば溶剤処理によってレジスト膜Ｒ３を除去する。
図面上、銅層１４の開口部１４ａから下層のクロム層１３が露出しており、さらにクロム層１３の開口部１３ａから下層のパッシベーション膜１２が露出していることを示している。
【００４６】
次に、図１２（ａ）の断面図に示すように、例えばスピン塗布などの方法によって全面に感光性ポリイミド（ＨＤ７０１０）を塗布して、例えば７〜１０μｍの膜厚で保護層１７を形成する。保護層７には、パターン露光および現像などの処理により、パッド電極領域（バリアメタル層形成領域）に達する開口部を形成する。
【００４７】
次に、図１２（ｂ）の断面図に示すように、例えば保護層１７の開口部に露出したバリアメタル層ＢＭ上に、フラックスを塗布し、ハンダボールを搭載し、リフロー処理を行い、フラックスで洗浄することで、バリアメタル層ＢＭ上にハンダボールのバンプ１８を形成する。
ハンダボールは、例えば直径が３５０μｍであり、Ｓｎ−３．０Ａｇ−０．５Ｃｕの無鉛ハンダとする。
【００４８】
上記の本実施形態の半導体装置の製造方法では、パッド電極と突起電極の間に形成する接続導電層と共通の層から、コイル、配線あるいは電極などの回路構成部材を形成し、接続導電層を他の用途に用いることができるので、接続導電層のコストパフォーマンスを向上させることができる。
【００４９】
また、本実施形態の半導体装置の製造方法では、接続導電層の上層に形成するバリアメタル膜（ニッケル層と金層）の膜厚が１０μｍ以下となっていることから、接続導電層をパターン加工する工程においてバリアメタル層が邪魔となることもなく、接続導電層のパターニングを容易に行うことができる。
【００５０】
第６実施形態
次に、上記の実施形態において、抵抗素子やヒューズのように、接続導電層ＵＢＭを構成する高抵抗のクロム層と低抵抗の銅層のうちの高抵抗層を残して回路構成部材をパターン形成する場合の半導体装置の製造方法について説明する。
【００５１】
まず、第５実施形態と同様にして、半導体チップ１０にパッド電極１１とパッシベーション膜１２を形成し、さらに全面に接続導電層ＵＢＭとなるクロム層１３と銅層１４をこの順に積層し、さらに接続導電層ＵＢＭの上層に、所定のパターンでバリアメタル層ＢＭとなるニッケル層１５と金層１６をこの順に積層する。
本実施形態のように回路構成部材として高抵抗のクロム層のみを残す場合には、クロム層１３の膜厚は、例えば０．８μｍ程度とする。銅層１４の膜厚は、特に限定はないが、例えば１．０μｍ程度とする。
【００５２】
次に、図１３（ａ）の平面図に示すように、銅層エッチングマスクとしてレジスト膜をパターン形成し、エッチング処理を行って銅層１４をパターン加工し、この後レジスト膜を除去する。
図１３（ａ）は、回路構成部材としてクロム層のみを残すので、回路形成領域において銅層１４は除去し、クロム層１３が露出している状態を示している。
【００５３】
次に、図１３（ｂ）の平面図に示すように、クロム層エッチングマスク用のレジスト膜をパターン形成し、エッチング処理を行ってクロム層１３をパターン加工し、この後レジスト膜を除去する。
図１３（ｂ）は、クロム層１３がパターン加工され、クロム層が除去された開口部からパッシベーション膜１２が露出している状態を示している。
以降の工程は、第５実施形態と同様にして、保護膜を形成し、バンプを形成して、所望の半導体装置とすることができる。
【００５４】
上記の本実施形態の半導体装置の製造方法では、パッド電極と突起電極の間に形成する接続導電層と共通の層から、抵抗素子やヒューズなどの回路構成部材を形成し、接続導電層を他の用途に用いることができるので、接続導電層のコストパフォーマンスを向上させることができる。
【００５５】
本実施形態の半導体装置およびその製造方法によれば、以下の効果を享受できる。
１．抵抗素子やコイルなどと半導体チップとを距離的にかなり近くに配置でき、特性上有利となる。
２．半導体チップの上に、抵抗素子＋コイル＋ヒューズ＋グラウンド電極などの回路を形成できるので、通常のバンプ形成方法による半導体装置と比較すると、付加価値の高い半導体デバイスを作ることができる。
３．アクティブ面のする上にグラウンド電極を形成できるので、クロストークノイズ対策とすることができる。
４．グラウンド電極として、半導体チップ表面にベタパターンを配置した場合は、外部からの引っかきなどから、表面を保護することもできる。
【００５６】
本発明は上記の説明に限定されない。
例えば、回路構成部材として、抵抗素子、ヒューズ、コイル、配線および電極を示しているが、接続導電層と共通の膜を利用して構成されれば、上記以外の部材とすることもできる。
また、バンプとしては、ハンダボールバンプのほかに、金バンプなどを用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、バンプを有し、フェースダウンで実装するパッケージ形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、バンプを有し、フェースダウンで実装するパッケージ形態の半導体装置を製造するのに適用することができる。
【図面の簡単な説明】
【００５８】
【図１】図１（ａ）は本発明の第１実施形態の係る半導体装置のパッド電極側の平面図であり、図１（ｂ）は図１（ａ）中のＡ−Ａ’における拡大断面図である。
【図２】図２（ａ）は本発明の第２実施形態の係る半導体装置のパッド電極側の平面図であり、図２（ｂ）は図２（ａ）中のＡ−Ａ’における拡大断面図である。
【図３】図３（ａ）は本発明の第３実施形態の係る半導体装置のパッド電極側の平面図であり、図３（ｂ）は図３（ａ）中のＡ−Ａ’における拡大断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第５実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第５実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ａ）は本発明の第５実施形態に係る半導体装置の製造工程を示す平面図であり、図６（ｂ）は図６（ａ）中のＡ−Ａ’における拡大断面図である。
【図７】図７（ａ）は本発明の第５実施形態に係る半導体装置の製造工程を示す平面図であり、図７（ｂ）は図７（ａ）中のＡ−Ａ’における拡大断面図である。
【図８】図８（ａ）は本発明の第５実施形態に係る半導体装置の製造工程を示す平面図であり、図８（ｂ）は図８（ａ）中のＡ−Ａ’における拡大断面図である。
【図９】図９（ａ）は本発明の第５実施形態に係る半導体装置の製造工程を示す平面図であり、図９（ｂ）は図９（ａ）中のＡ−Ａ’における拡大断面図である。
【図１０】図１０（ａ）は本発明の第５実施形態に係る半導体装置の製造工程を示す平面図であり、図１０（ｂ）は図１（ａ）中のＡ−Ａ’における拡大断面図である。
【図１１】図１１（ａ）は本発明の第５実施形態に係る半導体装置の製造工程を示す平面図であり、図１１（ｂ）は図１１（ａ）中のＡ−Ａ’における拡大断面図である。
【図１２】図１２（ａ）および図１２（ｂ）は本発明の第５実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は本発明の第６実施形態に係る半導体装置の製造工程を示す平面図である。
【符号の説明】
【００５９】
１０…半導体チップ、１１…パッド電極、１２…パッシベーション膜、１３，１３ｐ…クロム層、１３ａ…開口部、１４，１４ｐ…銅層、１４ａ…開口部、１５…ニッケル層、１６…金層、１７…保護層、１８、８ｇ…バンプ、ＢＭ…バリアメタル層、Ｒ…抵抗素子、Ｌ…コイル、Ｅ…電極、Ｒ１〜Ｒ３…レジスト膜、ＵＢＭ…接続導電層（接続導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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