(57)【要約】【課題】多様なパッケージに対応可能な半導体記憶装置を提供する。【解決手段】パッド列は、ＥＡＳＴ帯およびＷＥＳＴ帯（Ｅ／Ｗ帯）に沿ってチップ周辺に配置される。周辺パッド配置であってもＴＳＯＰに対応可能とするため、ＶＤＤパッド１１およびＶＳＳパッド１２がＮＯＲＴＨ帯およびＳＯＵＴＨ帯（Ｎ／Ｓ帯）の中央部近傍の端部に配置される。さらに、ＴＳＯＰ時のフレーム設計を考慮して、パッド列の端部の一部のパッドがピン配列と逆順に配置される。また、フレーム設計に対する考慮が不要なパッケージ用に、ピン配列と同順のＶＤＤＱパッド１９およびＶＳＳＱパッド２０がさらに配置される。一方、ＢＧＡパッケージでの使用を考慮して、パッド列の最端部の各々にＶＤＤパッド１７およびＶＳＳパッド１８が対で配置される。【選択図】図８
2006140466.tif 000002
【特許請求の範囲】
【請求項１】
長方形の形状を有する半導体記憶装置であって、
前記長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該半導体記憶装置の周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、
前記長方形の第１および第２の長辺の各々に沿って当該半導体記憶装置の周辺領域に配列される第２の電源パッド、第２の接地パッド、データの入出力が行なわれる複数のデータ入出力パッド、アドレス信号が入力される複数のアドレス信号パッド、および制御信号が入力される制御信号パッドと、
前記第１の電源パッドから供給される外部電源電位を内部電源電位に変換する第１の電圧降下回路と、
前記第２の電源パッドから供給される外部電源電位を内部電源電位に変換する第２の電圧降下回路とを備え、
前記第１の電圧降下回路は、前記第１の電源パッドおよび第１の接地パッドの近傍に配置され、
前記第２の電圧降下回路は、前記第２の電源パッドおよび第２の接地パッドの近傍に配置される、半導体記憶装置。
【請求項２】
前記第１の電圧降下回路および前記第２の電圧降下回路の各々は、
当該半導体記憶装置の内部回路に内部電源電位を供給する内部電源ノードと、
外部電源電位が供給される外部電源ノードと、
前記外部電源電位を前記内部電源電位に変換して前記内部電源ノードに供給する内部電源発生回路とを含み、
当該半導体記憶装置は、前記データの入出力の語構成が第１の語構成の場合と前記第１の語構成よりも大きい第２の語構成の場合とで使用可能であり、
前記内部電源発生回路は、当該半導体記憶装置が前記第１の語構成で使用されるとき、前記外部電源ノードから前記内部電源ノードへ供給される電流量を当該半導体記憶装置が前記第２の語構成で使用される場合よりも抑制する、請求項１に記載の半導体記憶装置。
【請求項３】
前記内部電源発生回路は、
前記内部電源電位と、前記内部電源電位の目標電位である基準電圧との電位差を増幅して出力する差動増幅回路と、
前記差動増幅回路から出力された電位レベルに応じて前記外部電源ノードから複数のノードを介して前記内部電源ノードに電流を供給する駆動回路と、
当該半導体記憶装置が前記第１の語構成で使用されるとき、前記複数のノードのうち少なくとも１つ以上のノードの電流を遮断して、前記駆動回路が前記内部電源ノードに供給する電流を当該半導体記憶装置が前記第２の語構成で使用される場合よりも抑制するように前記駆動回路の能力を切替える切替回路とからなる、請求項２に記載の半導体記憶装置。
【請求項４】
前記内部電源発生回路は、
前記内部電源電位と、前記内部電源電位の目標電位である基準電圧との電位差を増幅して出力する差動増幅回路と、
前記差動増幅回路から出力された電位レベルに応じて前記外部電源ノードから前記内部電源ノードに電流を供給する駆動回路と、
当該半導体記憶装置が前記第１の語構成で使用されるとき、前記差動増幅回路から出力される電位レベルを高くして、前記駆動回路が前記内部電源ノードに供給する電流を当該半導体記憶装置が前記第２の語構成で使用される場合よりも抑制するように前記差動増幅回路の能力を切替える切替回路とからなる、請求項２に記載の半導体記憶装置。
【請求項５】
前記第１の電圧降下回路は、メモリセルアレイの電源を供給する電圧降下回路であり、当該半導体記憶装置の外周に沿って配線される内部電源線の下部に配置される、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、多様なパッケージに対応可能なパッド配置、回路配置および回路構成を備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置においては、大容量化が進むとともに、実装密度を向上させるため、ＢＧＡ（Ball Grid Array）パッケージやＭＣＰ（Multi Chip Package）など、パッケージの小型化が進んでいる。
【０００３】
半導体記憶装置上のパッド配置については、ＢＧＡパッケージでパッケージされる時は、ＢＧＡの構造上、周辺パッド配置の構成がとられる。また、ＭＣＰでパッケージされる時についても、半導体チップを積層する構造上、ＢＧＡパッケージと同様に周辺パッド配置の構成がとられる。
【０００４】
一方、ＴＳＯＰ（Thin Small Outline Package）でパッケージされる時には、リードフレームを使用するため、周辺パッド配置とするとリードフレームの設計が難しく、ＬＯＣ（Lead On Chip）構造を用いた中央パッド配置の構成がとられている。
【０００５】
図２８は、ｘ３２ビット構成のＤＲＡＭ（Dynamic Random Access Memory）におけるＴＳＯＰのピン配置を示した図である。このピン配置では、電源系のピン（ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱで表わされたピン）、データピン（ＤＱｉで表わされたピン）、アドレスピン（Ａｉで表わされたピン）および制御信号ピン（ＣＬＫ，ＣＫＥ，ＷＥ，ＲＡＳ，ＣＡＳ，ＣＳなどで表わされたピン）などが２辺に沿って配置されている。なお、符号１３Ａについては、後述する。
【０００６】
また、図２９は、図２８に示されたＴＳＯＰに対応した従来のｘ３２ビット構成ＤＲＡＭのパッド配置を示した図である。このＤＲＡＭは、ＴＳＯＰに対応するため、パッケージのピン配列と同順に、かつ、中央部にパッドが配列されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方で、従来のように、半導体装置のパッケージ方法により半導体記憶装置のパッド配置の構成が異なることは、製造コストの削減、多様な製品品種への対応などの面から望ましくない。
【０００８】
また、半導体記憶装置を語構成の観点からとらえると、多ピンとなるｘ３２ビット構成時は、たとえば、ｘ３２ビット構成のＴＳＯＰを周辺パッド配置で実現しようとすると、リードフレームのスペースを確保する関係上、装置が全体として大型化するという問題があった。
【０００９】
一方、ｘ１６ビット以下の場合には、ピン数が少なく、ｘ１６ビット構成のＢＧＡパッケージやＭＣＰを考慮すると周辺パッド配置が望ましく、さらにＭＣＰを考慮すれば２辺のみに配置することが望ましい。
【００１０】
この問題は、上述ではｘ１６ビットとｘ３２ビットとを境目に多ピンの定義をしたが、将来さらなる微細化技術が進んだときに、ｘ３２ビットとｘ６４ビットとにおいても、さらにはその上の多ビット構成化においても、同様の問題が発生し得ると考えられる。
【００１１】
そして、近年ますます進展する高密度実装化に伴い、半導体記憶装置は、多様なパッケージに対応可能であるとともに、パッケージの小型化に対応可能なものでなければならない。
【００１２】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、多様なパッケージに対応可能な半導体記憶装置を提供することである。
【００１３】
また、この発明の別の目的は、異なる語構成のいずれにも対応可能な半導体記憶装置を提供することである。
【００１４】
さらに、この発明の別の目的は、上記目的を達成する上でさらにパッケージの小型化を実現する半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１５】
この発明によれば、半導体記憶装置は、長方形の形状を有する。そして、半導体記憶装置は、長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該半導体記憶装置の周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、長方形の第１および第２の長辺の各々に沿って当該半導体記憶装置の周辺領域に配列される第２の電源パッド、第２の接地パッド、データの入出力が行なわれる複数のデータ入出力パッド、アドレス信号が入力される複数のアドレス信号パッド、および制御信号が入力される制御信号パッドと、第１の電源パッドから供給される外部電源電位を内部電源電位に変換する第１の電圧降下回路と、第２の電源パッドから供給される外部電源電位を内部電源電位に変換する第２の電圧降下回路とを備える。第１の電圧降下回路は、第１の電源パッドおよび第１の接地パッドの近傍に配置される。第２の電圧降下回路は、第２の電源パッドおよび第２の接地パッドの近傍に配置される。
【００１６】
好ましくは、第１の電圧降下回路および第２の電圧降下回路の各々は、当該半導体記憶装置の内部回路に内部電源電位を供給する内部電源ノードと、外部電源電位が供給される外部電源ノードと、外部電源電位を内部電源電位に変換して内部電源ノードに供給する内部電源発生回路とを含む。当該半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。内部電源発生回路は、当該半導体記憶装置が第１の語構成で使用されるとき、外部電源ノードから内部電源ノードへ供給される電流量を当該半導体記憶装置が第２の語構成で使用される場合よりも抑制する。
【００１７】
好ましくは、内部電源発生回路は、内部電源電位と、内部電源電位の目標電位である基準電圧との電位差を増幅して出力する差動増幅回路と、差動増幅回路から出力された電位レベルに応じて外部電源ノードから複数のノードを介して内部電源ノードに電流を供給する駆動回路と、当該半導体記憶装置が第１の語構成で使用されるとき、複数のノードのうち少なくとも１つ以上のノードの電流を遮断して、駆動回路が内部電源ノードに供給する電流を当該半導体記憶装置が第２の語構成で使用される場合よりも抑制するように駆動回路の能力を切替える切替回路とからなる。
【００１８】
好ましくは、内部電源発生回路は、内部電源電位と、内部電源電位の目標電位である基準電圧との電位差を増幅して出力する差動増幅回路と、差動増幅回路から出力された電位レベルに応じて外部電源ノードから内部電源ノードに電流を供給する駆動回路と、当該半導体記憶装置が第１の語構成で使用されるとき、差動増幅回路から出力される電位レベルを高くして、駆動回路が内部電源ノードに供給する電流を当該半導体記憶装置が第２の語構成で使用される場合よりも抑制するように差動増幅回路の能力を切替える切替回路とからなる。
【００１９】
好ましくは、第１の電圧降下回路は、メモリセルアレイの電源を供給する電圧降下回路であり、当該半導体記憶装置の外周に沿って配線される内部電源線の下部に配置される。
【発明の効果】
【００２０】
この発明によれば、周辺パッド配置に対応して電圧降下回路についても周辺配置とし、かつ、可能な限り電源パッドの近傍に配置するようにしたので、電源特性を劣化させることなく、周辺パッド配置による多様なパッケージに対する対応が可能となる。
【００２１】
また、第２の語構成時に比べて消費電力の少ない第１の語構成時において電圧降下回路の能力を適正化したので、第１の語構成時において小電力化を図ることができる。
【００２２】
さらに、この発明による半導体記憶装置によれば、周辺パッド配置に対応した電圧降下回路の配置としたので、これによっても装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２４】
図１は、この発明における半導体記憶装置を機能的に説明するための概略ブロック図である。
【００２５】
図１を参照して、半導体記憶装置は、メモリセルアレイ１と、クロック制御回路２と、アドレスバッファ３と、入出力バッファ４と、行アドレスデコーダ５と、列アドレスデコーダ６と、センスアンプ／入出力制御回路７と、電圧降下回路８（Voltage Down Converter、以下、ＶＤＣ回路８と称する。）とを備える。
【００２６】
メモリセルアレイ１は、行列状に配置された複数のメモリセルと、各メモリセルと行アドレスデコーダ５とを接続する複数のワード線と、各メモリセルとセンスアンプ／入出力制御回路７とを接続する複数のビット線対とを含む。
【００２７】
アドレスバッファ３は、外部から受けるアドレス信号Ａ０〜Ａｎをラッチして、クロック制御回路２から受けるクロック信号ＣＬＫに同期してアドレス信号を出力する。
【００２８】
クロック制御回路２は、外部からクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥを含む信号を受ける。そして、クロック制御回路２は、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの各制御信号の論理レベルの変化に応じて、アドレスバッファ３が取込んだアドレス信号Ａ０〜Ａｎが行アドレス信号であるか列アドレス信号であるかを判断する。そして、クロック制御回路２は、アドレス信号Ａ０〜Ａｎが行アドレス信号であると判断すると、クロック信号ＣＬＫに同期して行アドレスデコーダ５を活性化する信号を行アドレスデコーダ５へ出力する。
【００２９】
行アドレスデコーダ５は、クロック制御回路２から受けた信号に応じて活性化されると、アドレスバッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づいてメモリセルアレイ１上の所定のワード線をワード線ドライバ（図示せず）により活性化する。
【００３０】
一方、クロック制御回路２は、アドレス信号Ａ０〜Ａｎが列アドレス信号であると判断すると、クロック信号ＣＬＫに同期して列アドレスデコーダ６を活性化する信号を列アドレスデコーダ６へ出力する。
【００３１】
列アドレスデコーダ６は、クロック制御回路２から受けた信号に応じて活性化されると、アドレスバッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づいてメモリセルアレイ１上の所定のビット線対を活性化する。
【００３２】
そして、センスアンプ／入出力制御回路７は、たとえばデータ読出し時であれば、活性化されたビット線対上の信号を増幅してＩ／Ｏ線を介して入出力バッファ４へ出力する。
【００３３】
このようにして、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ１上のメモリセルが活性化され、データの入出力が行なわれる。
【００３４】
入出力バッファ４は、データ出力の際には、センスアンプ／入出力制御回路７によりメモリセルアレイ１上のビット線対から読出された内部データＩＤＱを受け、クロック制御信号２から受けるクロック信号に同期してデータＤＱ１〜ＤＱｉを外部へ出力する。
【００３５】
また、入出力バッファ４は、データ入力の際には、外部からデータＤＱ１〜ＤＱｉを入力し、クロック信号に同期して内部データＩＤＱをセンスアンプ／入出力制御回路７へ出力する。
【００３６】
そして、センスアンプ／入出力制御回路７は、センスアンプにより内部データＩＤＱをメモリセルアレイ１上のビット線対へ出力する。
【００３７】
上述したクロック制御回路２、アドレスバッファ３、入出力バッファ４、行アドレスデコーダ５、列アドレスデコーダ６およびセンスアンプ／入出力制御回路７の各回路は、ＶＤＣ回路８から内部電源ｉｎｔ．ＶＤＤの供給を受けて動作する。ＶＤＣ回路８は、外部電源ｅｘｔ．ＶＤＤを所定の内部電源ｉｎｔ．ＶＤＤに降圧し、半導体記憶装置内の各回路へ供給する回路である。
【００３８】
（パッド配置）
［実施の形態１］
図２は、この発明の実施の形態１による半導体記憶装置のパッド配置を示した図である。図２を参照して、パッドは、半導体記憶装置の対向する２辺に沿った周辺部に配列される（以下、パッドが配列される２辺に沿った周辺領域をＥＡＳＴ／ＷＥＳＴ帯と称し、さらに、Ｅ／Ｗ帯と略称する。）。また、従来、パッド列の最端部に配置していた電源パッドであるＶＤＤパッド１１とＶＳＳパッド１２は、パッドが配列されていない他の２辺の中央部近傍に配置される（以下、ＥＡＳＴ／ＷＥＳＴ帯でない２辺に沿った周辺領域をＮＯＲＴＨ／ＳＯＵＴＨ帯と称し、さらに、Ｎ／Ｓ帯と略称する。）。
【００３９】
実施の形態１によれば、半導体記憶装置の周辺のＥ／Ｗ帯にパッドが配置され、最端部の電源パッドをＮ／Ｓ帯の中央部近傍に配置するようにしたので、リードフレームが用いられるＴＳＯＰにおいて、Ｎ／Ｓ帯外側のスペースも有効に利用することによってリードフレームの設計が可能となり、従来困難であった周辺パッド配置が可能となる。
【００４０】
よって、実施の形態１による半導体記憶装置は、周辺パッド構成でありながらＴＳＯＰに対応することができ、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００４１】
［実施の形態２］
実施の形態２においては、実施の形態１において、さらに、Ｅ／Ｗ帯に配列されたパッド列の端部のパッドが、パッケージのピン配列と逆順に配置される。
【００４２】
図３は、実施の形態２による半導体記憶装置のパッド配置を示した図である。符号１３〜１６で示されるパッド群の各々において、パッケージのピン配列と逆順にパッドが配置される。すなわち、符号１３で示されるパッドについてみると、この半導体記憶装置が封入されるパッケージの符号１３に対応するピン配置は、図２８において示された符号１３Ａで示される。符号１３Ａのピン配置は、端部の方から順に、ＤＱ０，ＶＤＤＱ，ＤＱ１，ＤＱ２，ＶＳＳＱ，ＤＱ３の順である。
【００４３】
一方、再び図３を参照して、符号１３のパッド配置は、端部のほうから順に、ＤＱ３，ＶＳＳＱ，ＤＱ２，ＤＱ１，ＶＤＤＱ，ＤＱ０の順であり、符号１３Ａのピン配置と逆順としている。
【００４４】
このパッドの逆順配置は、その他の符号１４〜１６についても同様である。
図４は、実施の形態２による半導体記憶装置がＴＳＯＰでパッケージされるときのリードフレームのレイアウトについて示した図である。図４は、パッケージと半導体記憶装置との１角を拡大して示した図であり、その他の角についても同様のレイアウトである。図４に示すように、端部のパッドについてはＮ／Ｓ帯側からリードフレームを引回す構成としたため、周辺パッド配置でＴＳＯＰに対応可能としている。
【００４５】
実施の形態２によれば、半導体記憶装置は、周辺パッド配置とし、最端部の電源パッドをＮ／Ｓ帯に配置するとともに、パッド列の端部の配列順をパッケージのピン配列と逆順にしたので、リードフレームのレイアウト設計が容易となる。
【００４６】
そして、実施の形態２による半導体記憶装置は、周辺パッド構成でありながらＴＳＯＰに対応することができ、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００４７】
［実施の形態３］
図５を参照して、実施の形態３においては、実施の形態２において、さらに、Ｅ／Ｗ帯に配列されたパッド列の最端部に、当該半導体記憶装置がｘ１６ビットで使用されるときに使用されるＶＤＤパッド１７およびＶＳＳパッド１８が配置される。そして、実施の形態２において説明したＶＤＤパッド１１およびＶＳＳパッド１２は、半導体記憶装置がｘ３２ビットで使用されるときの電源パッドとして使用される。
【００４８】
半導体記憶装置がｘ１６ビットで使用されるときは、ピン数が少ないため、Ｅ／Ｗ帯のみの周辺パッド配置であってもＴＳＯＰに対応可能である。
【００４９】
また、ＢＧＡパッケージにおいても、ｘ１６ビットとして使用されるときは、ＶＤＤパッド１１およびＶＳＳパッド１２を使用せずにＥ／Ｗ帯に配置されたＶＤＤパッド１７およびＶＳＳパッド１８を用いた方が、パッケージを小型化できる。
【００５０】
さらに、同様にｘ１６ビットとして使用されることが多いＭＣＰについても、ＭＣＰは半導体記憶装置を積層してパッケージする構造上、パッドは２辺のみに配置されている方が設計が容易である。
【００５１】
以上より、実施の形態３によれば、Ｎ／Ｓ帯に配置されたＶＤＤパッド１１およびＶＳＳパッド１２は、ｘ３２ビット時に使用し、また、Ｅ／Ｗ帯に配列されたパッド列の最端部にＶＤＤパッド１７およびＶＳＳパッド１８をさらに配置してｘ１６ビット時に使用するようにしたので、半導体記憶装置は、ＴＳＯＰ、ＢＧＡパッケージおよびＭＣＰなど、多様なパッケージに対応することができる。
【００５２】
［実施の形態４］
図６を参照して、実施の形態４においては、Ｅ／Ｗ帯に配列されたパッド列の最端部に、ＶＤＤパッド１７およびＶＳＳパッド１８が対になって配置される。
【００５３】
ＢＧＡパッケージにおいては、各々のパッド列の最端部の各々にワイヤリングすることが可能であり、それに対応可能とするものである。
【００５４】
実施の形態４によれば、半導体記憶装置は、多様なパッケージに対応可能であることに加え、Ｅ／Ｗ帯に配列された各々のパッド列の最端部にＶＤＤパッド１７およびＶＳＳパッド１８を対にして配置したので、ＢＧＡパッケージにおいて電源系統を冗長化し、電源系統を強化することができる。
【００５５】
［実施の形態５］
実施の形態５においては、Ｅ／Ｗ帯に配列されたパッド列の端部の各々において、ＤＱパッド間に配置されているＶＤＤＱパッドおよびＶＳＳＱパッドについてｘ１６ビット用とｘ３２ビット用とを設ける。
【００５６】
ここで、ＶＤＤＱパッドおよびＶＳＳＱパッドは、ＶＤＤパッドおよびＶＳＳパッドと同様に、外部から電源が供給される電源パッドである。また、ＤＱパッドは、外部とデータを入出力するパッドである。
【００５７】
図７を参照して、半導体記憶装置は、Ｅ／Ｗ帯に配列されたパッド列の端部の各々に、ｘ１６ビット用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０と、ｘ３２ビット用のＶＤＤＱパッド２１およびＶＳＳＱパッド２２とをそれぞれ備える。そして、ＶＤＤＱパッド２１およびＶＳＳＱパッド２２については、パッケージのピン配列と逆順に配置してある。
【００５８】
ｘ３２ビット時は多ピン構成となるため、上述したようにパッケージのピンからパッド列へそのままリードフレームを延線するのは困難であり、Ｅ／Ｗ帯に配列されたパッド列の端部のものについては、図４に示したように、Ｎ／Ｓ帯からリードフレームを回し込むことによりリードフレームの設計が可能となる。
【００５９】
ここで、ＤＱパッドにて入出力されるデータ信号であるＤＱｉについては、信号定義を変更しさえすれば信号順の入替えは可能であるため、パッドの配置順が入替わってもよいが、電源については、電源と接地とは入替えることはできない。
【００６０】
そこで、図７に示すように、Ｘ３２ビット用とｘ１６ビット用とでＶＤＤＱパッドおよびＶＳＳＱパッドを分け、ｘ３２ビット用のＶＤＤＱパッド２１とＶＳＳＱパッド２２とをピン配列の順と逆順に配置し、図４に示されたリードフレーム構成とすることで、パッケージの外部からはＶＤＤＱおよびＶＳＳＱの配列順は同じとなる。
【００６１】
一方、ｘ１６ビット時は、ピン数が少ないため、図４に示されたリードフレームのレイアウトにする必要は無く、逆にそのようにすると半導体記憶装置が大型化するためリードフレームの回し込みはしない。従って、ｘ１６ビット用としてのＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピン配列の順と同順で配置される。
【００６２】
実施の形態５によれば、半導体記憶装置は、ｘ１６ビットで使用されてもｘ３２ビットで使用されても、ＶＤＤＱピンとＶＳＳＱピンの配列順を外部からは同じにすることができるので、多様なパッケージに対応可能であることに加えて、さらに、ｘ１６ビットとｘ３２ビットとのいずれにも対応することができる。
【００６３】
［実施の形態６］
実施の形態６は、実施の形態１〜５において説明したパッド構成をすべて実現したものである。
【００６４】
図８を参照して、半導体記憶装置においては、Ｅ／Ｗ帯の各々に沿った周辺部にパッドが配列される。そして、ｘ３２ビット用のＶＤＤパッド１１およびＶＳＳパッド１２は、Ｎ／Ｓ帯の中央部近傍に配置される。また、パッド列の端部のパッドは、ピン配列と逆順に配置される。また、さらに、逆順に配置されたパッドに含まれるＶＤＤＱパッド２１およびＶＳＳＱ２２パッドは、ｘ３２ビット用として用いられ、ｘ１６ビット用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピン配列と同順にさらに配置される。また、さらに、各々のパッド列の各最端部に、ｘ１６ビット用のＶＤＤ１７パッドおよびＶＳＳパッド１８が対に配置される。
【００６５】
実施の形態６によれば、半導体記憶装置は、ＢＧＡパッケージ、ＭＣＰおよびＴＳＯＰのいずれにも対応可能であり、さらに、ｘ１６ビット用としてもｘ３２ビット用としても対応可能であり、いずれもアセンブリ工程においてボンディングオプションのみで多様な構成に対応することができる。
【００６６】
（ＶＤＣ回路）
［実施の形態７］
実施の形態７においても、実施の形態１〜６と同様に、パッドは、Ｅ／Ｗ帯の各々に配列され、従来、パッド列の最端部に配置していたＶＤＤパッドおよびＶＳＳパッドは、Ｎ／Ｓ帯の中央部近傍に配置される。そして、実施の形態７においては、それらのパッド配置に対応して、ＶＤＣ回路が電源パッドの近傍に配置される。ＶＤＣ回路には、メモリセルアレイ用のＶＤＣＳ回路と、周辺回路用のＶＤＣＰ回路とがある。
【００６７】
図９は、実施の形態７におけるＶＤＣＳ回路およびＶＤＣＰ回路の配置レイアウトを示した図である。Ｅ／Ｗ帯の各々に、主としてＢＧＡパッケージおよびＭＣＰ時に使用されるＶＤＣＳ回路８１およびＶＤＣＰ回路８２が各々２つずつ配置される。また、Ｎ／Ｓ帯の中央部に、主としてＴＳＯＰ時に使用されるＶＤＣＳ回路８３およびＶＤＣＰ回路８４が配置される。
【００６８】
なお、Ｅ／Ｗ帯に配置されたＶＤＣＳ回路８１およびＶＤＣＰ回路８２の各々は、ｘ１６ビット用として使用するようにしてもよく、Ｎ／Ｓ帯に配置されたＶＤＣＳ回路８３およびＶＤＣＰ回路８４の各々は、ｘ３２ビット用として使用するようにしてもよい。
【００６９】
また、電源が使用される内部回路の容量に応じて、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４は、図９に示した数に限られず、必要数配置されるようにしてもよい。
【００７０】
実施の形態７によれば、周辺パッド配置に対応してＶＤＣＳ回路およびＶＤＣＰ回路についても周辺配置とし、かつ、可能な限り電源パッドの近傍に配置するようにしたので、半導体記憶装置は、電源特性を劣化させることなく、周辺パッド配置による多様なパッケージへの対応が可能となる。
【００７１】
［実施の形態８］
実施の形態８においては、実施の形態７において説明したＶＤＣＳ回路８１，８３またはＶＤＣＰ回路８２，８４について、半導体記憶装置がｘ１６ビットで使用されるときとｘ３２ビットで使用されるときとにおいて能力を切替えられるようにしている。すなわち、ｘ１６ビット時は、ｘ３２ビット時に比べて小電力で動作可能であるため、ＶＤＣ回路の能力を適正に低減して省電力化を図るものである。
【００７２】
ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４は、構成はすべて同じであるので、以下ＶＤＣＳ回路８１について説明する。
【００７３】
図１０を参照して、ＶＤＣＳ回路８１は、差動増幅回路８１１と、駆動回路８１２と、切替回路８１３と、内部ノード８１４，８１５と、外部電源ノード８１６と、内部電源ノード８１７とを含む。
【００７４】
差動増幅回路８１１は、ＰチャネルＭＯＳトランジスタ８１１１，８１１２と、ＮチャネルＭＯＳトランジスタ８１１３，８１１４とを含む。ＮチャネルＭＯＳトランジスタ８１１３は、ＶＤＣＳ回路８１の出力である内部電源電位ｉｎｔ．ＶＤＤを駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１１４は、内部電源電位ｉｎｔ．ＶＤＤの目標電位である基準電位ＶＲＥＦを駆動電位として入力する。
【００７５】
そして、差動増幅回路８１１は、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅した出力電位を内部ノード８１４へ出力する。
【００７６】
駆動回路８１２は、ＰチャネルＭＯＳトランジスタ８１２１，８１２２を含む。ＰチャネルＭＯＳトランジスタ８１２１は、差動増幅回路８１１の出力電位を駆動電位として入力する。また、ＰチャネルＭＯＳトランジスタ８１２２は、後述する切替回路８１３の出力電位を駆動電位として入力する。
【００７７】
そして、駆動回路８１２は、差動増幅回路８１１および切替回路８１３の出力電位に応じて、外部電源ノード８１６から供給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力する。
【００７８】
切替回路８１３は、インバータ８１３１〜８１３３と、ＰチャネルＭＯＳトランジスタ８１３４，８１３５と、ＮチャネルＭＯＳトランジスタ８１３６とを含む。インバータ８１３１に入力される信号は、この半導体記憶装置がｘ１６ビットで使用されるときはＨ（論理ハイ）レベルであり、ｘ３２ビットで使用されるときはＬ（論理ロー）レベルの信号である。ＰチャネルＭＯＳトランジスタ８１３４は、インバータ８１３２の出力を駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１３６およびＰチャネルＭＯＳトランジスタ８１３５は、インバータ８１３３の出力を駆動電位として入力する。また、ＰチャネルＭＯＳトランジスタ８１３５のドレイン側は、外部電源ノード８１６と接続されている。
【００７９】
そして、インバータ８１３１に入力される信号がＨレベルのとき、すなわちｘ１６ビット時は、切替回路８１３は、ＰチャネルＭＯＳトランジスタ８１３５を介して内部ノード８１５を外部電源電位ｅｘｔ．ＶＤＤに充電する。
【００８０】
一方、インバータ８１３１に入力される信号がＬレベルのとき、すなわちｘ３２ビット時は、切替回路８１３は、内部ノード８１４の電位レベルをそのまま内部ノード８１５へ出力する。
【００８１】
いま、ｘ３２ビット時の動作についてみると、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより高いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＨレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１，８１２２はともにオフして内部電源ノード８１７への供給電流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【００８２】
一方、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより低いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＬレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１，８１２２はともにオンして外部電源ノード８１６からＰチャネルＭＯＳトランジスタ８１２１，８１２２を介して内部電源ノード８１７へ電流が供給される。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。
【００８３】
次に、ｘ１６ビット時の動作についてみると、このときは、上述したように内部ノード８１５の電位レベルはＨレベルにあり、駆動回路８１２のＰチャネルＭＯＳトランジスタ８１２２は常時オフされる。そして、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより高いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＨレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１はオフして内部電源ノード８１７への供給電流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【００８４】
一方、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより低いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＬレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１はオンして外部電源ノードからＰチャネルＭＯＳトランジスタ８１２１を介して内部電源ノード８１７へ電流が供給される。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。しかし、ＰチャネルＭＯＳトランジスタ８１２２はオフしているため、駆動回路８１２の内部電源ノード８１７への電流供給能力は、ｘ３２ビット時に比べて半分であり、能力が抑制される。
【００８５】
このように、実施の形態８によれば、ｘ３２ビット時に比べて電力消費の少ないｘ１６ビット時においてＶＤＣ回路の能力を適正化したので、ｘ１６ビット時において省電力化を図ることができる。
【００８６】
［実施の形態９］
実施の形態８においては、ｘ１６ビット時に駆動回路８１２の能力を抑えたが、実施の形態９においては、差動増幅回路８１１の能力を抑えることにより実施の形態８と同様の効果を得るものである。
【００８７】
実施の形態９においては、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４に代えて、それぞれＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８２Ａ，８４Ａが用いられる。ＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８２Ａ，８４Ａはいずれも同様な構成であるため、以下ＶＤＣＳ回路８１Ａについて説明する。
【００８８】
図１１を参照して、ＶＤＣＳ回路８１Ａは、差動増幅回路８１１Ａと、駆動回路８１２Ａと、内部ノード８１４と、外部電源ノード８１６と、内部電源ノード８１７とを含む。
【００８９】
差動増幅回路８１１Ａは、実施の形態８において説明した差動増幅回路８１１において、インバータ８１１５と、ＮチャネルＭＯＳトランジスタ８１１６，８１１７とをさらに含む。
【００９０】
インバータ８１１５に入力される信号は、この半導体記憶装置がｘ１６ビットで使用されるときはＨレベルであり、ｘ３２ビットで使用されるときはＬレベルの信号である。ＮチャネルＭＯＳトランジスタ８１１６は、インバータ８１１５の出力を駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１１７は、常時Ｈレベルの駆動電位を受けて常時オンされる。
【００９１】
そして、差動増幅回路８１１Ａは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅した出力電位を内部ノード８１４へ出力するが、インバータ８１１５に入力される信号に応じて異なる電位レベルを出力ノード８１４へ出力する。
【００９２】
インバータ８１１５に入力される信号がＨレベルのとき、すなわちｘ１６ビット時は、ＮチャネルＭＯＳトランジスタ８１１６がオフするため、ＮチャネルＭＯＳトランジスタ８１１６がオン状態であるｘ３２ビット時に比べて内部ノード８１４の電位レベルが相対的に高くなる。
【００９３】
一方、駆動回路８１２Ａは、ＰチャネルＭＯＳトランジスタ８１２１のみからなる。ＰチャネルＭＯＳトランジスタ８１２１は、内部ノード８１４にかかる電位を駆動電位として、外部電源ノード８１６から供給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力する。
【００９４】
以上により、ＶＤＣＳ回路８１Ａにおいては、ｘ１６ビット時は、ｘ３２ビット時に比べて内部ノード８１４の電位レベルが相対的に高いため、駆動回路８１２Ａにおいて外部電源ノード８１６から内部電源ノード８１７に供給される電流が抑制される。すなわち、ｘ１６ビット時は、ｘ３２ビット時に比べてＶＤＣＳ回路８１Ａの能力が抑制される。
【００９５】
このように、実施の形態９によれば、実施の形態８と同様に、ｘ３２ビット時に比べて電力消費の少ないｘ１６ビット時においてＶＤＣ回路の能力を適正化したので、ｘ１６ビット時において省電力化が達成できる。
【００９６】
（ＡＬＩＶＥ回路）
［実施の形態１０］
実施の形態１０においては、実施の形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用のＶＤＣＳ回路８１のいずれか１つにパワーオン回路であるＡＬＩＶＥ回路が接続される。
【００９７】
ＡＬＩＶＥ回路とは、図１２に示すようにＶＤＣ回路に接続されて、半導体記憶装置のパワーオン後、内部電源電位ｉｎｔ．ＶＤＤが十分に立ち上がっていないときにＶＤＣ回路の能力を上げるための信号／ＡＬＩＶＥを発生してＶＤＣ回路へ出力する回路である。
【００９８】
そして、ＶＤＣ回路は、信号／ＡＬＩＶＥを受けると内部電源ノードへの電流供給を増やして内部電源電位ｉｎｔ．ＶＤＤの早期立上げを行う。
【００９９】
図１３は、ＡＬＩＶＥ回路の回路構成を示す図である。ＡＬＩＶＥ回路１００は、ＮチャネルＭＯＳトランジスタ１０１〜１０６と、ＰチャネルＭＯＳトランジスタ１０７〜１１０と、抵抗１１１，１１２と、外部電源ノード１１３〜１１５と、内部電源ノード１１６，１１７と、内部ノード１１８〜１２２と、インバータ１２３と、出力ノード１２４とを含む。
【０１００】
いま、初期状態として全パワーオフ状態とし、外部電源電位ｅｘｔ．ＶＤＤおよび内部電源電位ｉｎｔ．ＶＤＤはともにＬレベルにあるとする。パワーがオンすると、外部電源電位ｅｘｔ．ＶＤＤはＨレベルになるが、内部電源電位ｉｎｔ．ＶＤＤは多数の内部回路へ電源を供給しているため、パワーオン直後は直ちにＨレベルに立ち上がらない。
【０１０１】
このときのＡＬＩＶＥ回路１００の内部状態としては、外部電源ノード１１３〜１１５はＨレベル、内部電源ノード１１６，１１７はＬレベル、内部ノード１１８は内部電源ノード１１６と対応してＬレベル、内部ノード１１９は内部電源ノード１１７と対応してＬレベル、内部ノード１２０はＬレベル、内部ノード１２１は外部電源ノード１１４はＨレベルであり内部ノード１２０がＬレベルであるからＨレベルとなる。よって、内部ノード１２２はＬレベルとなり、インバータ１２３を介して出力ノード１２４へ出力される信号／ＡＬＩＶＥはＨレベルとなる。
【０１０２】
そして、内部電源電位ｉｎｔ．ＶＤＤが立ち上がると、ＡＬＩＶＥ回路１００の内部状態は、下記のように変化する。すなわち、内部電源ノード１１６，１１７にかかる内部電源電位ｉｎｔ．ＶＤＤがＨレベルとなるため、内部ノード１１８はＨレベルとなり内部ノード１２１はＬレベルとなる。よって、内部ノード１２２はＨレベルとなり、インバータ１２３を介して出力ノード１２４へ出力される信号／ＡＬＩＶＥはＬレベルとなる。また、内部ノード１１９は内部電源ノード１１６がＨレベルであるからＬレベル、内部ノード１２０は外部電源ノード１１３がＨレベルであり内部ノード１２１がＬレベルであるため、Ｈレベルとなる。よって、ノード１２１には外部電源ノード１１４から電流は供給されず、Ｌレベルのままであり、出力ノード１２４に出力される信号／ＡＬＩＶＥはＬレベルに保持される。
【０１０３】
次に、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路の回路構成について説明する。図１４を参照して、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路８１Ｂは、ＶＤＣＳ回路８１に加えて、ＮチャネルＭＯＳトランジスタ８１１８，８１１９を含む。
【０１０４】
ＮチャネルＭＯＳトランジスタ８１１８は、ＡＬＩＶＥ回路１００から出力される信号／ＡＬＩＶＥを駆動入力に受けて動作する。ＮチャネルＭＯＳトランジスタ８１１９は、ＶＤＣＳ回路８１Ｂを活性化する信号ＡＣＴを駆動入力に受けて動作する。以下の動作説明においては、信号ＡＣＴは常時オンとし、よって、ＮチャネルＭＯＳトランジスタ８１１９は常時オン状態とする。
【０１０５】
パワーオン直後は、信号／ＡＬＩＶＥはＨレベルであるため、ＮチャネルＭＯＳトランジスタ８１１８はオンし、内部ノード８１４の電位レベルは通常動作時と比べて相対的に下がる。よって、駆動回路８１２は、外部電源ノード８１６から内部電源ノード８１７へより多くの電流を供給し、内部電源ノード８１７への充電を促進する。すなわち、ＶＤＣＳ回路８１Ｂは、内部電源電位ｉｎｔ．ＶＤＤを早期に立ち上げようと動作する。
【０１０６】
そして、内部電源電位ｉｎｔ．ＶＤＤが立ち上がると、信号／ＡＬＩＶＥはＬレベルとなり、ＮチャネルＭＯＳトランジスタ８１１８はオフする。そして、差動増幅回路８１１から出力される内部ノード８１４の電位レベルは、通常レベルに戻る。
【０１０７】
なお、図１４においては、実施の形態８において説明したＶＤＣＳ回路８１に信号／ＡＬＩＶＥが入力される場合について説明したが、実施の形態９において説明したＶＤＣＳ回路８１Ａにおいて、同様な構成で信号／ＡＬＩＶＥが入力されるようにしてもよい。
【０１０８】
なお、上記ではＶＤＣＳ回路について説明したが、ＶＤＣＰ回路についても同様であって、実施の形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用のＶＤＣＰ回路８２のいずれか１つにＡＬＩＶＥ回路１００が接続される。
【０１０９】
また、Ｅ／Ｗ帯にＶＤＣＰ回路８２Ａが配置されるときは、ＶＤＣＰ回路８２Ａのいずれか１つにＡＬＩＶＥ回路１００が接続されるようにしてもよい。
【０１１０】
ここで、一般に、ＶＤＣＳ回路およびＶＤＣＰ回路は、各々複数配置され、すべてのＶＤＣＳ回路の出力は１つに接続され、また、すべてのＶＤＣＰ回路の出力も１つに接続される。
【０１１１】
実施の形態１０においては、Ｅ／Ｗ帯に少なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＳ回路８１（またはＶＤＣＳ回路８１Ａ）いずれか１つにのみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置されるｘ３２ビット用のＶＤＣＳ回路８３（またはＶＤＣＳ回路８３Ａ）はＡＬＩＶＥ回路を持たない。また、ＶＤＣＰ回路についても同様に、Ｅ／Ｗ帯に少なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＰ回路８２（またはＶＤＣＰ回路８２Ａ）のいずれか１つにのみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置されるｘ３２ビット用のＶＤＣＰ回路８４（またはＶＤＣＰ回路８４Ａ）はＡＬＩＶＥ回路を持たない。
【０１１２】
以上のように、実施の形態１０によれば、必要最小限のＡＬＩＶＥ回路１００を備えるようにしたので、装置を早期に立ち上げるとともに省電力化にも配慮し、さらには、不必要なＡＬＩＶＥ回路を設けないことで装置の小型化にも貢献できる。
【０１１３】
（データバス構成）
［実施の形態１１］
実施の形態１１においては、周辺パッド配置に対応した最適なデータバスが構成される。まず、比較として、ＴＳＯＰパッケージ時の従来の中央パッド配置におけるデータバスのレイアウトを図１５に示す。
【０１１４】
図１５は、半導体記憶装置をデータ伝送の面から概念的に示した図で、バンク２０１〜２０４と、ＤＱパッド２０５と、ローカルＩ／Ｏ線２０６と、データバス２０７とを含む。
【０１１５】
バンク２０１〜２０４は、複数のメモリセルを含むメモリセルアレイである。
ＤＱパッド２０５は、外部と信号のやり取りを行なう端子である。
【０１１６】
ローカルＩ／Ｏ線２０６（以下、ＬＩＯ線２０６と称する。）は、各バンク２０１〜２０４とデータバス２０７とのデータのやり取りを行なうＩ／Ｏ線で、図中、各バンクとデータバス２０７とを接続する矢線すべてが含まれる。
【０１１７】
データバス２０７は、半導体記憶装置上に配線されたデータバスである。
中央パッド配置時は、チップ中央にＤＱパッド２０５およびその近傍に入出力回路（図示せず）が配置されているため、各バンク２０１〜２０４からＬＩＯ線２０６を介して読出されたデータは、チップ中央部にレイアウトされて各バンク２０１〜２０４に接続されるデータバス２０７を介して入出力回路およびＤＱパッド２０５へ出力される。
【０１１８】
図１６を参照して、この実施の形態１１によるデータバスのレイアウトを示す。ＤＱパッド２０５は、周辺パッド配置に対応してＥ／Ｗ帯に配置される。データバス２０７は、各バンク間およびＥ／Ｗ帯のバンク端に配線される。また、データは、各バンクから符号２０７１で示される中央のデータバスに読出される。
【０１１９】
周辺パッド配置時は、Ｅ／Ｗ帯にＤＱパッド２０５およびその近傍に入出力回路（図示せず）が配置されるため、各バンク２０１〜２０４からＬＩＯ線２０６を介して読出されたデータをＥ／Ｗ帯のＤＱパッド２０５まで伝送する必要がある。そこで、実施の形態１１においては、各バンクからのデータの読出しは、中央のデータバス２０７１に行ない、バンク間を経由してＥ／Ｗ帯に配置された入出力回路およびＤＱパッドへデータを伝送するようにしている。なお、書込み時についても、信号ルートは同様である。
【０１２０】
ここで、各バンクを反転させてＬＩＯ線２０６をチップ外端へ向け、Ｅ／Ｗ帯に配線されたデータバス２０７にデータを読出す方法は、図１６に示したレイアウトの場合と比べてデータの最長経路が長くなるため望ましくない。
【０１２１】
実施の形態１１によれば、上述したように、周辺パッド配置における最適なデータバス構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１２２】
［実施の形態１２］
実施の形態１２においては、実施の形態１１においてデータバスの各所にイコライズ回路が配置される。データバスは、相補データ線（対線）で構成される。そして、実施の形態１１において示したデータバス構成は、周辺パッド配置の場合において最適なデータバス構成ではあるが、従来の中央パッド配置に比べるとデータの最長経路は長くなる。そこで、イコライズ回路をデータバス各所に配置してデータの遅延を防止する。
【０１２３】
図１７は、図１６において示したデータバス２０７において、イコライズ回路２０８を各所に配置した例を示す図である。イコライズ回路２０８自体は、データバス２０７を構成する対線間に接続されるＮチャネルＭＯＳトランジスタであり、所定のタイミングでＮチャネルＭＯＳトランジスタをオンし、対線間の電位レベルを同一にするものである。
【０１２４】
実施の形態１２によれば、データバス２０７の各所にイコライズ回路２０８を配置したので、データ伝送時のデータの劣化を防止することができる。
【０１２５】
［実施の形態１３］
図１８を参照して、この実施の形態１３によるデータバス２０７のレイアウトを示す。実施の形態１３においては、中央に配線されたデータバス２０７１からＥ／Ｗ帯に配置されたＤＱパッド２０５への経路として、Ｎ／Ｓ帯にデータバス２０７が配線される。この実施の形態１３によるデータの最長経路は、実施の形態１１において示した場合と同等である。
【０１２６】
実施の形態１３によれば、実施の形態１１と同様に、周辺パッド配置における最適なデータバス構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１２７】
［実施の形態１４］
実施の形態１４においては、階層Ｉ／Ｏ構成のメモリセルアレイであるときの最適なデータバスが構成される。図１９を参照して、この実施の形態１４によるデータバス２０７のレイアウトを示す。階層Ｉ／Ｏ構成においては、グローバルＩ／Ｏ線２０９（図中、各バンクとデータバス２０７とを接続する矢線すべてが含まれる。）を介してＥ／Ｗ帯に平行に各バンクからデータが入出力される。そこで、実施の形態１４においては、各バンクからのデータの読出しは、中央のデータバス２０７２に行ない、Ｅ／Ｗ帯に配置された入出力回路およびＤＱパッドへデータを伝送するようにしている。
【０１２８】
実施の形態１４によれば、階層Ｉ／Ｏ構成のメモリセルアレイであるときに周辺パッド配置における最適なデータバス構成としたので、階層Ｉ／Ｏであっても多様なパッケージに対応可能な半導体記憶装置が実現できる。
【０１２９】
［実施の形態１５］
実施の形態１５は、周辺パッド配置時のデータバス長の短縮化を目的として、各バンクを分割し、分割された各バンク間にデータバスを配線する。図２０を参照して、半導体記憶装置は、各バンク２０１〜２０４がそれぞれバンク２０１１，２０１２、バンク２０２１，２０２２、バンク２０３１，２０３２およびバンク２０４１，２０４２にＮ／Ｓ方向に２分割される。そして、バンク２０１２とバンク２０４２とが配置交換され、バンク２０２２とバンク２０３２とが配置交換される。そして、分割されることによりできたスペースにデータバス２０７３，２０７４が配線され、各バンクとＬＩＯ線２０６を介してデータのやり取りが行なわれる。
【０１３０】
図２０で示すようにバンクを分割することで、データバス長は大幅に短縮される。
実施の形態１５によれば、各バンクを分割し、一部のバンクの配置を交換することによりＮＯＲＴＨ側からＳＯＵＴＨ側へのデータ伝送を行なわないようにしたので、周辺パッド配置であってもデータバス長を短縮することができ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１３１】
（ＶＤＣ回路の配置）
［実施の形態１６］
実施の形態１６においては、Ｎ／Ｓ帯に配置されるＶＤＣ回路は、Ｎ／Ｓ帯に沿った周辺部に配線される内部電源線であるＶＤＤＳ線の下部に配置される。まず、比較として、図２１に中央パッド配置時のＶＤＣ回路の配置例を示す。図２１は、半導体記憶装置のＮＯＲＴＨ側（ＳＯＵＴＨ側でも同様）のみを図示したもので、ＮＯＲＴＨ端に内部電源線であるＶＤＤＳ線が配線され、バンク間にＶＤＤパッド１１およびＶＤＣ回路８が配置されている。
【０１３２】
図２２は、実施の形態１６による周辺パッド配置時のＶＤＣ回路８の配置を示す図である。図２２も図２１と同様に、半導体記憶装置のＮＯＲＴＨ側のみを図示している。ＶＤＤパッド１１およびＶＤＣ回路８は、バンク間ではなくＮＯＲＴＨ端に沿って配置され、ＶＤＣ回路８は、ＶＤＤＳ線の下部に配置される。
【０１３３】
実施の形態１６によれば、周辺パッド配置に対応して、ＶＤＣ回路８をバンク間からＮ／Ｓ帯に配置換えしたので、バンク間を狭めることができ、チップの小型化を図ることができる。
【０１３４】
［実施の形態１７］
実施の形態１７は、小型のＶＤＣ回路を分散配置することでさらに装置の小型化を図ったものである。図２３を参照して、ＶＤＣ回路８Ａは、小型のものが用いられ、Ｎ／Ｓ帯に延びる外部電源線であるＶＤＤ線の下部に分散配置される。
【０１３５】
なお、ＶＤＣ回路８Ａは、ＶＤＣ回路８Ａを構成する回路のうち、駆動回路が構造上大きく、差動増幅回路は小さいため、ＶＤＣ回路８Ａ中の駆動回路のみを分散配置させ、差動増幅回路については分散化しないようにしてもよい。ただし、この場合は、差動増幅回路から駆動回路までの経路が長くなり、ノイズに対する配慮が必要である。
【０１３６】
あるいは、分散配置された駆動回路の数個毎に１つ差動増幅回路を備えるようにしてもよい。駆動回路２つに差動増幅回路１つ程度であれば、差動増幅回路と駆動回路との距離は短くすることができ、ノイズ耐性も劣化しない。
【０１３７】
このように、実施の形態１７によれば、小型のＶＤＣ回路８ＡをＮ／Ｓ帯に沿って分散配置するようにしたので、さらに装置の小型化を図ることができる。
【０１３８】
［実施の形態１８］
実施の形態１８においては、さらなる装置の小型化を目的に、小型のＶＤＣ回路８Ｂをメモリセルアレイ上のセンスアンプ帯に分散配置する。
【０１３９】
図２４を参照して、ＶＤＣ回路８Ｂは、小型のものが用いられ、メモリセルアレイ上のセンスアンプ帯に分散配置される。外部電源線であるＶＤＤ線はＮ／Ｓ帯に配線され、さらにそれから分線してメモリセルアレイ上に配線される。一般に、ＶＤＤ線は、内部電源線であるＶＤＤＳ線と比べて線数が少ないため、一ヶ所の断線が回路に及ぼす影響が大きく、その意味でこの実施の形態１８は、従来に比べて全体としてＶＤＤ線の強化につながっている。
【０１４０】
以上のように、実施の形態１８によれば、ＶＤＣ回路８Ｂをセンスアンプ帯に分散配置するようにしたので、Ｎ／Ｓ端にＶＤＣ回路用のスペースを設ける必要がなく、装置のさらなる小型化が実現でき、さらに、外部電源線の強化も図ることができる。
【０１４１】
（電圧モード切替回路）
［実施の形態１９］
実施の形態１９においては、多様なパッケージに対応可能であるとともに、動作電圧についても切替可能として、さらに１チップで多様な使用態様に対応可能な構成とする。
【０１４２】
この実施の形態１９においては、動作電源電圧において通常電圧の３．３Ｖ動作と低電圧の２．５Ｖ動作との切替が可能であり、また、インターフェース仕様において通常のＴＴＬインターフェース仕様と１．８Ｖインターフェース仕様との切替が可能である。切替は、ボンディングオプションで行なう。
【０１４３】
図２５は、この実施の形態１９による動作電圧モード切替回路の回路構成を示す図である。図２５を参照して、動作電圧モード切替回路３０１は、切替信号発生回路３１１と、差動増幅回路３１２と、駆動回路３１３と、インバータ３１４と、ＮチャネルＭＯＳトランジスタ３１５と、内部ノード３１６と、外部電源ノード３１７と、内部電源ノード３１８とからなる。
【０１４４】
切替信号発生回路３１１は、電圧選択パッド３１１１と、インバータ３１１２と、抵抗３１１３と、出力ノード３１１４とからなる。出力信号／φＬＶは、アセンブリ工程において、電圧選択パッド３１１１をＶＤＤパッドにワイヤリングするか否かで切替えられる。すなわち、動作電源の電圧仕様が３．３Ｖであるときは、電圧選択パッド３１１１に何もワイヤリングしないことにより、切替信号発生回路３１１は、／φＬＶをＨレベルで出力ノード３１１４に出力する。また、動作電源の電圧仕様が２．５Ｖであるときは、電圧選択パッド３１１１はＶＤＤパッドとワイヤで接続され、切替信号発生回路３１１は、／φＬＶをＬレベルで出力ノード３１１４に出力する。
【０１４５】
差動増幅回路３１２は、ＰチャネルＭＯＳトランジスタ３１２１，３１２２と、ＮチャネルＭＯＳトランジスタ３１２３〜３１２５とからなる。ＮチャネルＭＯＳトランジスタ３１２３は、内部電源電位ｉｎｔ．ＶＤＤを駆動電位に入力して動作する。ＮチャネルＭＯＳトランジスタ３１２４は、基準電位ＶＲＥＦを駆動電位に入力して動作する。基準電位ＶＲＥＦは、通常電圧時の内部電源電圧ｉｎｔ．ＶＤＤの目標電圧であり任意に設定できる。ＮチャネルＭＯＳトランジスタ３１２５は、切替信号発生回路３１１からの出力／φＬＶを駆動電位として入力する。
【０１４６】
差動増幅回路３１２は、／φＬＶがＨレベルにあるときは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出力する。また、差動増幅回路３１２は、／φＬＶがＬレベルにあるときは動作しない。／φＬＶがＬレベルにあるときは、ＮチャネルＭＯＳトランジスタ３１５がオンするため、内部ノード３１６の電位レベルは常時Ｌレベルとなる。
【０１４７】
駆動回路３１３は、ＰチャネルＭＯＳトランジスタ３１３１からなる。ＰチャネルＭＯＳトランジスタ３１３１は、内部ノード３１６の電位を駆動電位として入力して動作する。ＰチャネルＭＯＳトランジスタ３１３１は、内部ノード３１６がＬレベルにあるときはオンして外部電源ノード３１７から内部電源ノード３１８への充電を行ない、内部ノード３１６がＨレベルにあるときはオフして内部電源ノード３１８への充電を行なわない。
【０１４８】
いま、半導体記憶装置が３．３Ｖ仕様であるときは、アセンブリ工程において電圧選択パッド３１１１には何もワイヤリングをしない。これにより切替信号発生回路３１１は、／φＬＶをＨレベルで出力する。差動増幅回路３１２は、／φＬＶがＨレベルのときは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出力する。一方、ＮチャネルＭＯＳトランジスタ３１５はオフするため、ＮチャネルＭＯＳトランジスタ３１５は内部ノード３１６の電位レベルに影響を与えない。そして、駆動回路３１３は、内部ノード３１６の電位レベルに応じてＰチャネルＭＯＳトランジスタ３１３１をオンオフして外部電源ノード３１７から内部電源ノード３１８への電流供給を調整する。これにより、外部電源ノード３１７にかかる電位３．３Ｖは、内部電源ノード３１８において基準電位ＶＲＥＦレベルに降圧される。
【０１４９】
一方、半導体記憶装置が２．５Ｖ仕様であるときは、アセンブリ工程において電圧選択パッド３１１１をＶＤＤパッドとワイヤリングする。これにより切替信号発生回路３１１は、／φＬＶをＬレベルで出力する。差動増幅回路３１２は、／φＬＶがＬレベルのときは、ＮチャネルＭＯＳトランジスタ３１２５がオフするため動作しない。一方、ＮチャネルＭＯＳトランジスタ３１５はオン状態となるため、内部ノード３１６は、常時Ｌレベルとなる。よって、駆動回路３１３は、ＰチャネルＭＯＳトランジスタ３１３１が常時オン状態となるため、内部電源ノード３１８の内部電源電位ｉｎｔ．ＶＤＤは、外部電源電位の２．５Ｖとなる。
【０１５０】
図２６は、この実施の形態１９によるインターフェース電圧モード切替回路の回路構成を示す図である。図２６を参照して、インターフェース電圧モード切替回路３０２は、切替信号発生回路３２１と、ＴＴＬインターフェース用入力回路３２２と、１．８Ｖインターフェース用入力回路３２３と、ＮＡＮＤ回路３２４と、インバータ３２５〜３２８とを含む。
【０１５１】
切替信号発生回路３２１は、電圧選択パッド３２１１と、インバータ３２１２と、抵抗３２１３と、出力ノード３２１４とからなる。出力信号／φＩＯは、アセンブリ工程において、電圧選択パッド３２１１をＶＤＤパッドにワイヤリングするか否かで切替えられる。すなわち、インターフェース仕様がＴＴＬインターフェースであるときは、電圧選択パッド３２１１に何もワイヤリングしないことにより、切替信号発生回路３２１は、出力信号／φＩＯをＨレベルで出力ノード３２１４に出力する。また、インターフェース仕様が１．８Ｖインターフェースであるときは、電圧選択パッド３２１１はＶＤＤパッドとワイヤで接続され、切替信号発生回路３２１は、出力信号／φＩＯをＬレベルで出力ノード３２１４に出力する。
【０１５２】
ＴＴＬインターフェース用入力回路３２２および１．８Ｖインターフェース用入力回路３２３は、各々入力信号に対するしきい値が異なるＮＯＲゲートである。
【０１５３】
いま、出力信号／φＩＯがＨレベルであると、ノード３３０はＨレベル固定となる。一方、ＴＴＬインターフェース用入力回路３２２に入力される出力信号φＩＯはＬレベルであるので、ＴＴＬインターフェース用入力回路３２２は、外部入力端子３３１から入力される外部入力信号（たとえばアドレス信号ｅｘｔ．Ａｄｄなど）に応じて動作する。従って、外部入力信号は、ＴＴＬインターフェース用入力回路３２２のしきい値に応じて論理レベルが決定され、インバータ３２５、ＮＡＮＤ回路３２４およびインバータ３２７を介して回路内部へ出力される。
【０１５４】
また、出力信号／φＩＯがＬレベルであるときは、１．８Ｖインターフェース用入力回路３２３は、外部入力端子３３１から入力される外部入力信号に応じて動作する。一方、ＴＴＬインターフェース用入力回路３２２に入力される出力信号φＩＯはＨレベルであるので、ノード３２９はＨレベル固定となる。従って、外部入力信号は、１．８Ｖインターフェース用入力回路３２３のしきい値に応じて論理レベルが決定され、インバータ３２６、ＮＡＮＤ回路３２４およびインバータ３２７を介して回路内部へ出力される。
【０１５５】
以上のように、実施の形態１９によれば、ボンディングオプションにより動作電圧およびインターフェース電圧の各仕様を切替えられるようにしたので、アセンブリ工程において製品の作り分けが可能であり、生産コントロールが容易となる。
【０１５６】
［実施の形態２０］
実施の形態２０は、実施の形態１９において説明した切替信号発生回路３１１，３２１に代えて、それぞれ切替信号発生回路３１１Ａ，３２１Ａが用いられる。
【０１５７】
切替信号発生回路３１１Ａと切替信号発生回路３２１Ａとは、構造が同じであるので、以下、切替信号発生回路３１１Ａについて説明する。
【０１５８】
切替信号発生回路３１１Ａは、切替信号を発生するためにパッドとヒューズとを併せ持つ。図２７を参照して、切替信号発生回路３１１Ａは、切替信号発生回路３１１に加えて、ヒューズ３１１５をさらに備える。出力信号／φＬＶは、電圧選択パッド３１１１をＶＤＤパッドにワイヤリングするか否かに加えて、ヒューズ３１１５をレーザブローするか否かによっても切替えられる。
【０１５９】
ＢＧＡパッケージなどの小型パッケージや、ｘ３２ビットなどの多ピン構成の場合は、スペース的な問題からパッドへのワイヤリングが困難な場合もある。このような場合、ヒューズ３１１５へのレーザブローの有無で切替信号発生回路３１１Ａの出力信号／φＬＶの切替が可能となる。
【０１６０】
また、ワイヤリング、レーザブローいずれの手段もとることができる場合であって、誤ってレーザブローしてしまった場合にも、この実施の形態２０においては、ワイヤリングで戻すことができる。
【０１６１】
実施の形態２０によれば、製品仕様を切替えるための手段としてボンディングオプションとレーザブローの２つの手段を備えたので、いずれかの手段が困難な場合においても、確実に製品の作り分けを行なうことができる。
【０１６２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１６３】
【図１】この発明による半導体記憶装置を機能的に説明するための概略ブロック図である。
【図２】この発明の実施の形態１による半導体記憶装置のパッド配置を示す図である。
【図３】この発明の実施の形態２による半導体記憶装置のパッド配置を示す図である。
【図４】この発明の実施の形態２による半導体記憶装置がＴＳＯＰで実装されるときのリードフレームのレイアウトを示す図である。
【図５】この発明の実施の形態３による半導体記憶装置のパッド配置を示す図である。
【図６】この発明の実施の形態４による半導体記憶装置のパッド配置を示す図である。
【図７】この発明の実施の形態５による半導体記憶装置のパッド配置を示す図である。
【図８】この発明の実施の形態６による半導体記憶装置のパッド配置を示す図である。
【図９】この発明による半導体記憶装置のＶＤＣＳ回路およびＶＤＣＰ回路の配置レイアウトを示す図である。
【図１０】この発明の実施の形態８によるＶＤＣＳ回路の回路図である。
【図１１】この発明の実施の形態９によるＶＤＣＳ回路の回路図である。
【図１２】この発明によるＡＬＩＶＥ回路の機能を概略的に説明するためのブロック図である。
【図１３】図１２に示すＡＬＩＶＥ回路の回路図である。
【図１４】図１２に示すＡＬＩＶＥ回路から出力される信号を入力して動作するＶＤＣＳ回路の回路図である。
【図１５】中央パッド配置時のデータバスのレイアウトを示す図である。
【図１６】この発明の実施の形態１１による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１７】この発明の実施の形態１２による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１８】この発明の実施の形態１３による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１９】この発明の実施の形態１４による半導体記憶装置のデータバスのレイアウトを示す図である。
【図２０】この発明の実施の形態１５による半導体記憶装置のデータバスのレイアウトを示す図である。
【図２１】中央パッド配置時のＶＤＣ回路の配置を示す図である。
【図２２】この発明の実施の形態１６による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２３】この発明の実施の形態１７による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２４】この発明の実施の形態１８による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２５】この発明による動作電圧モード切替回路の回路図である。
【図２６】この発明によるインターフェース電圧モード切替回路の回路図である。
【図２７】この発明の実施の形態２０による切替信号発生回路の回路図である。
【図２８】ｘ３２ビット構成のＤＲＡＭにおけるＴＳＯＰのピン配置を示す図である。
【図２９】ｘ３２ビット構成のＤＲＡＭにおけるＴＳＯＰ時の従来のパッド配置を示す図である。
【符号の説明】
【０１６４】
１  メモリセルアレイ、２  クロック制御回路、３  アドレスバッファ、４  入出力バッファ、５  行アドレスデコーダ、６  列アドレスデコーダ、７  センスアンプ／入出力制御回路、８，８Ａ，８Ｂ  ＶＤＣ回路、１１，１７  ＶＤＤパッド、１２，１８  ＶＳＳパッド、８１，８１Ａ，８３  ＶＤＣＳ回路、８２，８４  ＶＤＣＰ回路、１００  ＡＬＩＶＥ回路、１１３〜１１５，３１７，８１６  外部電源ノード、１１６，１１７，３１８，８１７  内部電源ノード、２０１〜２０４，２０１１，２０１２，２０２１，２０２２，２０３１，２０３２，２０４１，２０４２  バンク、２０５  ＤＱパッド、２０６  ローカルＩ／Ｏ線、２０７，２０７１〜２０７４  データバス、２０８  イコライズ回路、２０９  グローバルＩ／Ｏ線、３０１  動作電圧モード切替回路、３０２  インターフェース電圧モード切替回路、３１１，３１１Ａ，３２１  切替信号発生回路、３１２，８１１，８１１Ａ  差動増幅回路、３１３，８１２，８１２Ａ  駆動回路、３２２  ＴＴＬインターフェース用入力回路、３２３  １．８Ｖインターフェース用入力回路、３２４  ＮＡＮＤ回路、８１３  切替回路、３１１１，３２１１  電圧選択パッド、３１１５  ヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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