(57)【要約】【課題】  ポリシリコンからなるゲート電極の空乏化を防ぐことができる半導体装置及びその製造方法を得る。【解決手段】  半導体基板に形成された第１の導電型のウェル領域と、ウェル領域の表面近くに形成された、第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の導電型のウェル領域と、
前記ウェル領域の表面近くに形成された、前記第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、
前記ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有することを特徴とする半導体装置。
【請求項２】
半導体基板に第１の導電型の不純物を注入してウェル領域を形成する工程と、
前記半導体基板上に金属酸化膜を形成する工程と、
前記金属酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第１の導電型の不純物を注入する工程と、
前記ポリシリコン膜上にカバー膜を形成する工程と、
前記カバー膜、前記ポリシリコン膜及び前記金属酸化膜をパターニングして、前記ポリシリコン膜からゲート電極を形成し、前記金属酸化膜からゲート絶縁膜を形成する工程と、
前記カバー膜をマスクとして前記ウェル領域に、前記第１の導電型とは反対の導電型である第２の導電型の不純物を注入してエクステンション領域を形成する工程と、
前記カバー膜、前記ゲート電極及び前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記カバー膜及び前記サイドウォールをマスクとして前記ウェル領域に第２の導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
前記カバー膜を選択的に除去する工程と、
前記ゲート電極の上面及び前記ソース・ドレイン領域の表面をシリサイド化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板に第１の導電型の不純物を注入してウェル領域を形成する工程と、
前記半導体基板上に金属酸化膜を形成する工程と、
前記金属酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第１の導電型の不純物を注入する工程と、
前記ポリシリコン膜上にカバー膜を形成する工程と、
前記カバー膜、前記ポリシリコン膜及び前記金属酸化膜をパターニングして、前記ポリシリコン膜からゲート電極を形成し、前記金属酸化膜からゲート絶縁膜を形成する工程と、
前記カバー膜をマスクとして前記ウェル領域に、前記第１の導電型とは反対の導電型である第２の導電型の不純物を注入してエクステンション領域を形成する工程と、
前記カバー膜、前記ゲート電極及び前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記カバー膜及び前記サイドウォールをマスクとして前記ウェル領域に第２の導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域の表面をシリサイド化する工程と
全面に絶縁膜を形成する工程と、
ＣＭＰにより前記絶縁膜及び前記カバー膜を研磨して、前記ゲート電極の上面を露出させる工程と、
前記ゲート電極の上面をシリサイド化する工程とを有することを特徴とする半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコンからなるゲート電極を用いた半導体装置に関し、特にゲート電極の空乏化を防ぐことができる半導体装置に関するものである。
【背景技術】
【０００２】
相補型金属／酸化物／半導体電界効果トランジスタ（ＣＭＯＳ）は、Ｎ型トランジスタ（ＮＭＯＳ）とＰ型トランジスタ（ＰＭＯＳ）を有する。そして、従来のＮ型トランジスタは、ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用い、ゲート電極としてＮ型ポリシリコンを用いていた。また、従来のＰ型トランジスタは、ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用い、ゲート電極としてＰ型ポリシリコンを用いていた。
【０００３】
この従来のトランジスタにおいて、ポリシリコンゲート電極の導電型を反対にすると、閾値電圧が大きくなってしまう。例えば、図８に示すように、Ｎ型トランジスタに関して、一般的なＮ型のゲート電極を用いたもの（ＮＧＮＭＯＳ）に比べて、Ｐ型のゲート電極を用いたもの（ＰＧＮＭＯＳ）は、閾値電圧が１Ｖ程度大きくなり、トランジスタとしての性能が劣化してしまう。
【０００４】
また、トランジスタの高性能化は、素子寸法の微細化とゲート絶縁膜の薄膜化により進められてきた。しかし、ゲート絶縁膜としてシリコン酸化膜やシリコン酸窒化膜を用いた場合、ゲート絶縁膜を有効換算酸化膜厚１．５ｎｍ以下に薄膜化するとゲートリークが大きくなり過ぎるという問題があった。
【０００５】
これを解消するために、ゲート絶縁膜として高誘電率膜（ｈｉｇｈ−ｋ膜）である金属酸化膜、例えば誘電率が７以上のＨｆＯ，ＨｆＡｌＯ，ＨｆＳｉＯｘ等、を用いることが検討されている。高誘電率膜は物理的な膜厚が既存のシリコン酸化膜より厚いため、同じ有効換算酸化膜厚でもゲートリークを大幅に抑えることができる。特に低電力向けのデバイスへの金属酸化膜の応用は目前となっている。
【０００６】
しかし、従来のトランジスタにおいて、ゲート絶縁膜をシリコン酸化膜又はシリコン酸窒化膜から金属酸化膜に代えると、ポリシリコンからなるゲート電極の空乏化が大きくなってしまう。これは特にＰ型トランジスタで顕著である。
【０００７】
これを解消するために、金属酸化膜からなるゲート絶縁膜と金属ゲート電極の組み合わせが研究されている。例えば、一旦形成したポリシリコンゲート電極をシリサイド反応により全てシリサイドに置換する方法や、金属薄膜とポリシリコンの積層構造からなるゲート電極などが提案されている（例えば、特許文献１参照）。このように金属ゲート電極を用いるとゲートの空乏化はなくなるため、有効換算酸化膜厚がそのまま電気的な有効換算酸化膜厚になる。
【０００８】
【特許文献１】特開平８−５０８８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のポリシリコンからなるゲート電極を用いた半導体装置では、ゲート電極が空乏化するという問題がある。これに対して、金属ゲート電極を用いた半導体装置では、ゲート電極の空乏化を防ぐことができるが、ゲートエッチング工程の開発、汚染による信頼性低下に対する対策などの様々な問題がある。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ポリシリコンからなるゲート電極の空乏化を防ぐことができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板に形成された第１の導電型のウェル領域と、ウェル領域の表面近くに形成された、第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１２】
本発明により、ポリシリコンからなるゲート電極の空乏化を防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について、図１〜図４を用いて説明する。
【００１４】
まず、図１（ａ）に示すように、Ｓｉからなる半導体基板１１上に素子分離領域１２を形成して、Ｎ型トランジスタとＰ型トランジスタを形成する領域を電気的に分離する。なお、半導体基板１１として、Ｓｉの他、ＳｉＧｅ，歪みＳｉ，Ｇｅ等を用いることができる。そして、図面左側の領域をフォトレジスト１３で覆った状態で、Ｎ型の不純物であるリン又は砒素を半導体基板１１に注入して、図面右側の領域にＮ型ウェル領域１４を形成する。その後、フォトレジスト１３を除去する。
【００１５】
次に、図１（ｂ）に示すように、図面右側の領域をフォトレジスト１５で覆った状態で、Ｐ型の不純物であるボロンを半導体基板１１に注入して、図面左側の領域にＰ型ウェル領域１６を形成する。その後、フォトレジスト１５を除去する。
【００１６】
次に、図１（ｃ）に示すように、半導体基板１１上に金属酸化膜１７を形成し、その上にポリシリコン膜１８を形成する。金属酸化膜１７としてＨｆ，Ａｌ，Ｚｒ，Ｌａ等を含む高誘電率の金属酸化物を用いることができる。なお、金属酸化物１７の代わりに、これらの金属酸化物とＳｉＯ２の固溶体であるシリケート、又は、少なくとも金属酸化物が含まれた絶縁膜を有する多層絶縁膜を用いてもよい。
【００１７】
さらに、図面左側の領域をフォトレジスト１９で覆った状態で、Ｎ型の不純物であるリン又は砒素をポリシリコン膜１８に注入する。なお、ポリシリコンの代わりに、ＧｅやＳｉＧｅを含む半導体を用いてもよい。その後、フォトレジスト１９を除去する。
【００１８】
次に、図１（ｄ）に示すように、図面右側の領域をフォトレジスト２０で覆った状態で、Ｐ型の不純物であるボロンをポリシリコン膜１８に注入する。その後、フォトレジスト２０を除去する。
【００１９】
次に、図２（ａ）に示すように、ポリシリコン膜１８上に、ＳｉＮからなるカバー膜２１をＣＶＤ法により形成する。そして、カバー膜２１、ポリシリコン膜１８及び金属酸化膜１７をドライエッチングによりパターニングして、図２（ｂ）に示すように、金属酸化膜からなるゲート絶縁膜１７ａ，１７ｂと、ポリシリコン膜からなるゲート電極１８ａ，１８ｂと、ゲート電極１８ａ，１８ｂの上面をそれぞれ覆うカバー膜２１ａ，２１ｂとを形成する。
【００２０】
次に、図２（ｃ）に示すように、図面左側の領域をフォトレジスト２２で覆った状態で、カバー膜２１ｂをマスクとして、Ｐ型の不純物であるボロンをＮ型ウェル領域１４に注入してＰ型エクステンション領域２３を形成する。この際、カバー膜２１ｂが存在するため、ゲート電極１８ｂには不純物は注入されない。その後、フォトレジスト２２を除去する。
【００２１】
次に、図２（ｄ）に示すように、図面右側の領域をフォトレジスト２４で覆った状態で、カバー膜２１ａをマスクとして、Ｎ型の不純物であるリン又は砒素をＰ型ウェル領域１６に注入してＮ型エクステンション領域２５を形成する。この際、カバー膜２１ａが存在するため、ゲート電極１８ａには不純物は注入されない。その後、フォトレジスト２４を除去する。
【００２２】
次に、図３（ａ）に示すように、カバー膜２１ａ、ゲート電極１８ａ及びゲート絶縁膜１７ａの側壁にサイドウォール３１を形成し、カバー膜２１ｂ、ゲート電極１８ｂ及びゲート絶縁膜１７ｂの側壁にサイドウォール３２を形成する。
【００２３】
次に、図３（ｂ）に示すように、図面左側の領域をフォトレジスト３３で覆った状態で、カバー膜２１ｂをマスクとして、Ｐ型の不純物であるボロンをＮ型ウェル領域１４に注入してＰ型ソース・ドレイン領域３４を形成する。この際、カバー膜２１ｂが存在するため、ゲート電極１８ｂには不純物は注入されない。その後、フォトレジスト３３を除去する。
【００２４】
次に、図３（ｃ）に示すように、図面右側の領域をフォトレジスト３５で覆った状態で、カバー膜２１ａをマスクとして、Ｎ型の不純物であるリン又は砒素をＰ型ウェル領域１６に注入してＮ型ソース・ドレイン領域３６を形成する。この際、カバー膜２１ａが存在するため、ゲート電極１８ａには不純物は注入されない。その後、フォトレジスト３５を除去する。
【００２５】
次に、図４（ａ）に示すように、カバー膜２１ａ，２１ｂを選択的に除去する。そして、図４（ｂ）に示すように、全面にＮｉやＣｏ等の金属膜３７を形成する。さらに、図４（ｃ）に示すように、熱処理を行って、ゲート電極１８ａ，１８ｂの上面及びソース・ドレイン領域３４，３６の表面をシリサイド化して、シリサイド膜３８を形成する。その後、未反応の金属膜３７を除去する。
【００２６】
以上の工程により、Ｎ型トランジスタとＰ型トランジスタを有するＣＭＯＳが形成される。Ｎ型トランジスタは、半導体基板１１に形成されたＰ型ウェル領域１６と、Ｐ型ウェル領域１６の表面近くに形成されたＮ型ソース・ドレイン領域３６と、Ｐ型ウェル領域１６上に形成された、金属酸化物からなるゲート絶縁膜１７ａと、ゲート絶縁膜１７ａ上に形成されたＰ型ポリシリコンからなるゲート電極１８ａとを有する。一方、Ｐ型トランジスタは、半導体基板１１に形成されたＮ型ウェル領域１４と、Ｎ型ウェル領域１４の表面近くに形成されたＰ型ソース・ドレイン領域３４と、Ｎ型ウェル領域１４上に形成された、金属酸化物からなるゲート絶縁膜１７ｂと、ゲート絶縁膜１７ｂ上に形成されたＰ型ポリシリコンからなるゲート電極１８ｂとを有する。
【００２７】
ここで、Ｎ型ポリシリコンからなるゲート電極を用いたＮ型トランジスタ（ＮＧＮＭＯＳ）と、Ｐ型ポリシリコンからなるゲート電極を用いたＮ型トランジスタ（ＰＧＮＭＯＳ）のＣ−Ｖ特性を図５（ａ）に示す。また、Ｎ型ポリシリコンからなるゲート電極を用いたＰ型トランジスタ（ＮＧＰＭＯＳ）と、Ｐ型ポリシリコンからなるゲート電極を用いたＰ型トランジスタ（ＰＧＰＭＯＳ）のＣ−Ｖ特性を図５（ｂ）に示す。そして、ＰＧＰＭＯＳとＮＧＰＭＯＳについてゲート電圧とトランスコンダクタンスの関係を図５（ｃ）に示す。ただし、ゲート絶縁膜としてＨｆＡｌＯｘを用いた。
【００２８】
この実験データにおいて、本発明に係るＰＧＮＭＯＳとＮＧＰＭＯＳは、従来技術であるＮＧＮＭＯＳとＰＧＰＭＯＳに比べて反転側の容量が大きくなり、これに伴ってトランスコンダクタンスも大きくなっている。また、ゲート電極の導電型を変えた場合のフラットバンド電圧の差（閾値電圧差）は約０．２Ｖであった。この値はウェル領域の不純物濃度によって調整可能な範囲である。なお、ゲート絶縁膜としてＨｆＳｉＯｘを用いた場合も同様の結果となった。
【００２９】
以上説明したように、本発明の実施の形態１に係る半導体装置は、ゲート絶縁膜として金属酸化膜を用い、ポリシリコンゲート電極の導電型を従来のトランジスタとは反対にしている。これにより、オン状態（基板反転時）にゲート電極に蓄積側バイアスが印加されるため、ゲート空乏化を防ぐことができる。
【００３０】
また、従来のようにゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用いた場合に、ポリシリコンゲート電極を一般的な導電型とは反対の導電型にすると閾値電圧が大きくなり、トランジスタとしての性能が劣化する。これに対し、本発明では、ゲート絶縁膜として金属酸化膜を用いているため、フェルミ準位ピンニング（Fermi level pinning）現象により、ポリシリコンゲート電極を一般的な導電型とは反対の導電型にしても閾値電圧は殆ど変わらない。
【００３１】
なお、本発明は、上記の例に限らず、ダブルゲートやトリプルゲート等のマルチゲートトランジスタ、縦型トランジスタ、Ｆｉｎトランジスタ等にも適用することができる。
【００３２】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について、図６を用いて説明する。図１〜図４と同様の構成要素には同じ番号を付し、説明を省略する。
【００３３】
図１〜図３までの製造工程は実施の形態１と同様である。その後に、実施の形態２では、図６（ａ）に示すように、カバー膜２１ａ，２１ｂを除去せずに、全面にＮｉやＣｏ等の金属膜４１を形成する。
【００３４】
次に、図６（ｂ）に示すように、熱処理を行って、ソース・ドレイン領域３４，３６の表面をシリサイド化して、シリサイド膜４２を形成する。その後、未反応の金属膜４１を除去する
【００３５】
次に、図６（ｃ）に示すように、全面に絶縁膜４３を形成する。そして、ＣＭＰにより絶縁膜４３及びカバー膜２１ａ，２１ｂを研磨して、カバー膜２１ａ，２１ｂを除去して、ゲート電極１８ａ，１８ｂの上面を露出させる。さらに、全面にＮｉやＣｏ等の金属膜４４を形成する。
【００３６】
次に、図６（ｄ）に示すように、熱処理を行って、ゲート電極１８ａ，１８ｂの上面をシリサイド化して、シリサイド膜４５を形成する。その後、未反応の金属膜４４を除去する。
【００３７】
この製造方法では、ソース・ドレイン領域のシリサイド化と、ゲート電極のシリサイド化を別個に行っている。従って、ゲート電極をソース・ドレイン領域よりも厚くシリサイド化することができ、ゲート電極の抵抗を大幅に下げることができる。なお、カバー膜としてＷ等の金属層を含む積層膜を用いれば、ゲート電極をシリサイドする必要はない。
【００３８】
実施の形態３．
本発明の実施の形態３に係る半導体装置を図７に示す。図１〜図４と同様の構成要素には同じ番号を付し、説明を省略する。図示のように、半導体基板として、シリコン基板の代わりにＳＯＩ基板４５を用いている。これにより、基板不純物濃度が低くなるため、ｂｕｌｋのシリコン基板よりも閾値電圧の調整が容易となる。なお、実施の形態３に係る半導体装置の製造方法は、実施の形態１及び２と同様である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（１）である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（２）である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（３）である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（４）である。
【図５】ＮＧＮＭＯＳとＰＧＮＭＯＳのＣ−Ｖ特性（ａ）、ＮＧＰＭＯＳとＰＧＰＭＯＳのＣ−Ｖ特性（ｂ）、ＰＧＰＭＯＳとＮＧＰＭＯＳについてゲート電圧とトランスコンダクタンスの関係（ｃ）を示す実験データである。
【図６】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図８】従来のＮ型トランジスタに関して、一般的なＮ型のゲート電極を用いたもの（ＮＧＮＭＯＳ）と、Ｐ型のゲート電極を用いたもの（ＰＧＮＭＯＳ）のＣ−Ｖ特性を示す実験データである。
【符号の説明】
【００４０】
１１  半導体基板
１２  素子分離領域
１３，１５，１９，２０，２２，２４，３３，３５  フォトレジスト
１４，１６  ウェル領域
１７ａ，１７ｂ  ゲート絶縁膜
１７  金属酸化膜
１８ａ，１８ｂ  ゲート電極
１８  ポリシリコン膜
２１，２１ａ，２１ｂ  カバー膜
２３，２５  エクステンション領域
３１，３２  サイドウォール
３４，３６  ソース・ドレイン領域
３７，４１，４４  金属膜
３８，４２，４５  シリサイド膜
４３  絶縁膜
４５  ＳＯＩ基板 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006073859.tif 000009
【図８】
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