(57)【要約】【課題】従来の技術による諸問題を解決するため、整定時間が短くてダイサイズが小さいラッチを提供する【解決手段】ラッチは、第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
ラッチであって、
第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、
第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含むことを特徴とするラッチ。
【請求項２】
前記ラッチユニットは、
第二入力信号を受信する第二入力端と、
第二出力信号を出力する第二出力端とを含み、前記ラッチは更に、
第二出力端にカップリングされ、第二出力信号と第二入力信号が相違するロジック状態に対応するときに第二電流を第二出力端に提供する第二電流源とを含むことを特徴とする請求項１記載のラッチ。
【請求項３】
前記第二電流源は第二電流を第二出力端に提供することによって、第二出力信号と第二入力信号間の電圧差を低めることを特徴とする請求項１記載のラッチ。
【請求項４】
前記第一電流源は第一入力信号によってイネーブルされることを特徴とする請求項１記載のラッチ。
【請求項５】
直列接続した複数のラッチを含むフリップフロップであって、そのうち複数のラッチはいずれも、
第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、
第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含むことを特徴とするフリップフロップ。
【請求項６】
ラッチ方法であって、
入力信号を受信する入力端と出力信号を出力する出力端を備えるラッチユニットを提供し、
出力信号と入力信号が相違するロジック状態に対応すると、第一電流を出力端に提供するステップを含むことを特徴とするラッチ方法。
【請求項７】
前記出力端に提供される第一電流が出力信号と入力信号間の電圧差を低めることを特徴とする請求項６記載のラッチ方法。
【請求項８】
前記方法は、出力信号により第一電流の出力端への提供を制御することを特徴とする請求項７記載のラッチ方法。
【請求項９】
前記入力信号が差動入力信号であることを特徴とする請求項８記載のラッチ方法。
【請求項１０】
ラッチユニットと第二電流源を含むラッチであって、そのうちラッチユニットは、
第一入力信号を受信する第一入力端を備える差動対と、
差動対にカップリングされ、クロック信号により第一電流を差動対に提供する第一電流源と、
差動対にカップリングされ、それと第一出力信号を出力する第一出力端を形成する交差結合対とを含み、第二電流源は第二電流を第一出力端に提供することを特徴とするラッチ。
【請求項１１】
前記第二電流源が第一入力信号によってイネーブルされることを特徴とする請求項１０記載のラッチ。
【請求項１２】
前記差動対は更に、第二入力信号を受信する第二入力端を含み、前記交差結合対と差動対は更に、第二出力信号を出力する第二出力端を形成し、前記ラッチは更に、
第二出力端にカップリングされ、第三電流を第二出力端に提供する第三電流源を含むことを特徴とする請求項１０記載のラッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電子回路に関し、特にラッチに関する。
【背景技術】
【０００２】
デジタル回路では、入力信号をラッチするデータラッチはよく見かけられる。例えば、従来のフリップフロップは分周器とされる２個のラッチを有する。現在、デジタル回路の演算速度の向上に応じて、ラッチの反応速度を向上させることは重要な課題となっている。図１を参照する。図１はＮＭＯＳトランジスターによって構成される従来の高速ラッチ１０を表す説明図である。図１によれば、高速ラッチ１０はクロック電流源２０と、差動増幅器３０と、ラッチユニット４０とを含む。クロック電流源２０は３個のＮＭＯＳトランジスター２２、２４、２６を含み、そのうちＮＭＯＳトランジスター２２、２４はクロック信号ＣＫＰ、ＣＫＮによってイネーブル（導通）される。
【０００３】
ここで、抵抗器３６、３８を差動増幅器３０の負荷とすることに注意せよ。しかし、半導体製作工程では、集積回路に抵抗器３６、３８を設けるためには相当に大きい空間を要する。そのため、図１におけるラッチ１０をデジタル回路に使用すれば、デジタル回路を構成する集積回路のダイサイズは抵抗器３６、３８の設置によって大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は前述の問題を解決するため、整定時間が短くてダイサイズが小さいラッチを提供することを課題とする。
【課題を解決するための手段】
【０００５】
この発明はラッチを提供する。該ラッチは、第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含む。
【０００６】
この発明は更に、直列接続した複数のラッチを含むフリップフロップを提供する。該複数のラッチはいずれも、第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含む。
【０００７】
この発明は更にラッチ方法を提供する。該方法は、入力信号を受信する第一入力端と出力信号を出力する第一出力端を備えるラッチユニットを提供し、出力信号と入力信号が相違するロジック状態に対応すると、第一電流を出力端に提供するステップを含む。
【０００８】
この発明はその他のラッチを提供する。該ラッチはラッチユニットと第二電流源を含む。該ラッチユニットは、第一入力信号を受信する第一入力端を備える差動対と、差動対にカップリングされ、クロック信号により第一電流を差動対に提供する第一電流源と、差動対にカップリングされ、それと第一出力信号を出力する第一出力端を形成する交差結合対とを含む。該第二電流源は第二電流を第一出力端に提供する。
【発明の効果】
【０００９】
この発明によるラッチは、その出力ノードにおいて補助電流源を用いて駆動電流を提供する。この駆動電流は差動出力信号のロジック変換を加速し、整定時間を短くする。
【発明を実施するための最良の形態】
【００１０】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図面を参照して以下に説明する。
【００１１】
図２はこの発明によるラッチ１００を表す説明図である。図２によれば、ラッチ１００はラッチユニット１２０と２個の電流源１４０、１６０を含み、そのうちラッチユニット１２０は１組の差動出力ノードＡ、Ｂを備える。この発明では、ラッチユニット１２０はＮＭＯＳトランジスター１２２、１２４、１２６及びＰＭＯＳトランジスター１３４、１３６によって構成される。クロック信号ＣＫが高レベルになれば、ＮＭＯＳトランジスター１２２はバイアス電流ＩbiasをＮＭＯＳトランジスター１２４、１２６に提供する。言い換えれば、バイアス電流ＩbiasはＮＭＯＳトランジスター１２２がイネーブル（導通）されるときに発生する。そして、クロック信号ＣＫが高レベルになるときにのみ、ラッチユニット１２０はオンにされ、１組の差動入力信号Ｖin＋、Ｖin−により１組の差動出力信号Ｖout＋、Ｖout−を発生する。ラッチユニット１２０の操作については下記を参照する。
【００１２】
図２によれば、ＮＭＯＳトランジスター１２４、１２６は、差動入力端（即ちＮＭＯＳトランジスター１２４、１２６のゲート）において１組の差動入力信号Ｖin＋、Ｖin−を受信するための差動対である。注意すべきなのは、クロック信号ＣＫが高レベルになるときにのみ、ＮＭＯＳトランジスター１２４、１２６は差動入力信号Ｖin＋、Ｖin−を受信するようにイネーブルされる。そのほか、ＮＭＯＳトランジスター１３４、１３６は交差結合対（cross-coupled pair）である。クロック信号ＣＫが高レベルになれば、ＮＭＯＳトランジスター１３４、１３６は差動入力信号Ｖin＋、Ｖin−により差動出力信号Ｖout＋、Ｖout−をラッチし、クロック信号ＣＫが低ロジックレベルになれば、ＮＭＯＳトランジスター１３４、１３６は差動出力信号Ｖout＋、Ｖout−のロジック値を維持する。前記操作を詳述するため、クロック信号ＣＫが高レベルにあり、差動入力信号Ｖin＋と差動出力信号Ｖout＋は同一のロジック値を有し、差動入力信号Ｖin−と差動出力信号Ｖout−は同一のロジック値を有するとそれぞれ仮定する。例えば、差動入力信号Ｖin＋、Ｖinのロジック値が１と０であれば、差動出力信号Ｖout＋、Ｖout−のロジック値もそれに応じて１と０になる。この仮定では、ラッチ１００が作動する前に、ＮＭＯＳトランジスター１２４は導通となり、ＮＭＯＳトランジスター１２６は非導通となる。その後、差動出力信号Ｖout−はＰＭＯＳトランジスター１３４のゲートにカップリングするようになり、それに応じてＰＭＯＳトランジスター１３４は非導通となる。この場合、ＮＭＯＳトランジスター１２４は導通であるため、差動出力信号Ｖout−は接地とされ、すなわち、差動出力信号Ｖout−は低レベルになる。一方、差動出力信号Ｖout−がＰＭＯＳトランジスター１３６のゲートにカップリングしたので、ＰＭＯＳトランジスター１３６は導通となる。したがって、差動出力信号Ｖout＋は電圧源Ｖddにカップリングするとみなしうる。この場合、電流源とされるＮＭＯＳトランジスター１４０は導通時に駆動電流Ｉ1を出力ノードＡに提供するが、電圧源Ｖddのため差動出力信号Ｖout＋は高レベルを維持することができる。
【００１３】
前記と異なって、クロック信号ＣＫが高レベルにあり、差動入力信号Ｖin＋、Ｖin−のロジック値が差動出力信号Ｖout＋、Ｖoutのロジック値と逆であるとそれぞれ仮定する。例えば、差動入力信号Ｖin＋、Ｖin−のロジック値がそれぞれ０と１であれば、差動出力信号Ｖout＋、Ｖout−のロジック値もそれに応じて０と１になる。この仮定では、ラッチ１００が作動する前に、差動入力信号Ｖinが高レベルにあるから、ＮＭＯＳトランジスター１２６は導通となり、また差動出力信号Ｖout−が低レベルにあるから、ＮＭＯＳトランジスター１３６も導通となる。なお、差動出力信号Ｖout＋が高レベルにあるから、トランジスター１３４は非導通となり、差動入力信号Ｖin＋が低レベルにあるから、ＮＭＯＳトランジスター１２４も非導通となる。この場合、導通となったＮＭＯＳトランジスター１２６は接地電圧により差動出力信号Ｖout＋の電圧値を漸次に低める。その後、差動出力信号Ｖout＋の電圧値が低くなれば、ＰＭＯＳトランジスター１３４は差動出力信号Ｖout＋の電圧値を高めるように導通される。
【００１４】
注意すべきなのは、差動入力信号Ｖin＋が高ロジックレベルにあるから、ＮＭＯＳトランジスター１６０は導通となり、差動出力ノードＢにおいて駆動電流Ｉ2を提供しはじめる。ＮＭＯＳトランジスター１６０が差動出力信号Ｖout−をＶddに高める速度は、ＰＭＯＳトランジスター１３４が差動出力信号Ｖout−を高める速度よりはるかに速いため、差動出力信号Ｖoutは迅速に高められる。差動出力信号Ｖout−の電圧レベルが十分に高くなると、ＰＭＯＳトランジスター１３６はオフにされ、それにつれて差動出力信号Ｖout＋の電圧レベルは低くなる。その結果、差動出力信号Ｖout＋、Ｖout−のロジック値はそれぞれ０と１になる。したがって、クロック信号ＣＫが低ロジックレベルになってバイアス電流Ｉbiasを提供しないとき、差動出力信号Ｖout＋、Ｖout−のロジック値は変化しない。言い換えれば、クロック信号ＣＫが高ロジックレベルになる前に、差動出力信号Ｖout＋、Ｖout−のロジック値は変化しない。
【００１５】
この発明では、ＮＭＯＳトランジスター１４０は差動出力ノードＡにカップリングされ、クロック信号ＣＫと差動入力信号Ｖin＋が高レベルになり、差動出力信号Ｖout＋が低レベルになると、ＮＭＯＳトランジスター１４０は駆動電流Ｉ1を用いて差動出力信号Ｖout＋の電圧レベル向上を速め、そのロジック変換を実現させる。同じく、ＮＭＯＳトランジスター１６０は差動出力ノードＢにカップリングされ、クロック信号ＣＫと差動入力信号Ｖin−が高レベルになり、差動出力信号Ｖout−が低レベルになると、ＮＭＯＳトランジスター１６０は駆動電流Ｉ２を用いて差動出力信号Ｖout−の電圧レベル向上を速め、そのロジック変換を実現させる。総じて言えば、ＮＭＯＳトランジスター１４０、１６０はより高い電子移動度を有するため、ＰＭＯＳトランジスター１３４、１３６に協力して差動出力信号Ｖout＋、Ｖout−と差動入力信号Ｖin＋、Ｖin−間の電圧差を迅速に低め、ラッチ１００の整定時間を大幅に短くすることができる。
【００１６】
注意すべきなのは、ラッチ１００におけるトランジスターの類型と接続方式はいずれも前記に限らず、すなわち、当業者は前記の回路構造をその他同等の回路に変更することが可能である。例えば、ラッチ１００においてＮＭＯＳトランジスター１２２、１２４、１２６の代わりにＰＭＯＳトランジスターを使用し、ＰＭＯＳトランジスター１３４、１３６の代わりにＮＭＯＳトランジスターを使用することも可能である。なお、図２におけるラッチ１００は差動入力信号Ｖin＋、Ｖin−を有する差動ラッチである。それ以外にも、補助電流源（即ち図２におけるＮＭＯＳトランジスター１４０または１６０）とラッチユニットでシングルエンドラッチを構成することも可能である。この構成は前記と同じように、補助電流源で整定時間を縮めるとともに、ダイサイズを小さくすることができる。
【００１７】
図３を参照する。図３はこの発明によるＤ型フリップフロップ２００を表す説明図である。図３によれば、フリップフロップ２００は直列接続した２個のラッチ２２０、２４０とインバーター２６０を含む。ラッチ２２０、２４０の構造は図２に示される。この発明では、ラッチ２２０はクロック信号ＣＬＫの立ち上がりエッジに駆動され、ラッチ２４０はクロック信号ＣＬＫの立ち下がりエッジに駆動される。ただし前述と同じく、ラッチにおけるトランジスターの類型は設計上の要求に応じて変更しうる。言い換えれば、ラッチ２２０、２４０の回路構造は必ずしも一致するわけではない。例えば、当業者は、クロック信号の立ち下がりエッジで図２に示されるフリップフロップ２００を駆動するように設計することができる。この場合、インバーター２６０は省略される。注意すべきなのは、この発明によるラッチ１００はフリップフロップでの応用に限らず、その他の電子素子にも使用可能である。
【００１８】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００１９】
この発明によるラッチは、その出力ノードにおいて補助電流源を用いて駆動電流を提供する。この駆動電流は差動出力信号のロジック変換を加速し、整定時間を短くする。
【図面の簡単な説明】
【００２０】
【図１】従来のラッチを表す説明図である。
【図２】この発明によるラッチを表す説明図である。
【図３】この発明によるＤ型フリップフロップを表す説明図である。
【符号の説明】
【００２１】
１０、１００、２２０、２４０           ラッチ
２０、１４０、１６０                   電流源
２２、２４、２６、３２、３４、４２、   ＮＭＯＳトランジスター
４４、１２２、１２４、１２６
３０                                   差動増幅器
３６、３８                             抵抗器
４０、１２０                           ラッチユニット
１３４、１３６                         ＰＭＯＳトランジスター
２００                                 フリップフロップ
２６０                                 インバーター
【図１】
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【図２】
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【図３】
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