(57)【要約】      （修正有）【課題】半導体チップのソフトエラー免疫セル構造を提供する。【解決手段】ディープＮウェル領域１０７中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第１の記憶ノードおよび第２の記憶ノードを含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１の抵抗および第２の抵抗を含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１のキャパシタおよび第２のキャパシタを含む。ＩＬＤ層２１９はメモリデバイス上に形成される。ＩＬＤ層２１９は少なくともホウ素を含まない誘電体材料を含む。ＩＭＤ層２２１はＩＬＤ層２１９上に形成される。ＩＭＤ層２２１の誘電率は３より小さい。ポリイミド（Polyimide）層２４０はＩＭＤ層２２１上に形成される。ポリイミド層の厚みは２０μｍより小さい。【選択図】図８
2006140490.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されて誘電率が３より小さく、複数の金属ワイヤを有する第１の誘電体層と、
前記第１の誘電体層上に形成され、厚みが２０μｍより小さいポリイミド層と、
を備えることを特徴とする半導体チップ。
【請求項２】
前記基板は、ディープＮウェル領域を備えることを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記ディープＮウェル領域中に論理デバイスが設置されることを特徴とする請求項２記載の半導体チップ。
【請求項４】
前記ディープＮウェル領域中にＳＲＡＭデバイスが設置されることを特徴とする請求項２記載の半導体チップ。
【請求項５】
前記ポリイミド層中に設けられているバンプパッドと、
前記バンプパッド上に設けられているアルミ層と、
前記アルミ層と電気的に結合されているバンプボールと、
をさらに備えることを特徴とする請求項１記載の半導体チップ。
【請求項６】
前記基板と前記第１の誘電体層との間に、ホウ素を含まないＩＬＤ層が形成されていることを特徴とする請求項１記載の半導体チップ。
【請求項７】
前記第１の誘電体層と前記ポリイミド層との間に、アンドープ酸化物が形成されていることを特徴とする請求項１記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスのシステムに関し、特にソフトエラー率免疫セル構造（SER Immune Cell Structure）に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary metal-oxide-semiconductor）技術は、超大規模集積回路（ultra-large scale integrated：ＵＬＳＩ）回路を製造するために今日用いられている主な半導体技術である。半導体構造のサイズ縮小により、速度、性能、回路密度および半導体チップのユニット機能当りのコストはここ数十年で大きな進歩を遂げている。しかしながら、ＣＭＯＳデバイスのサイズ縮小に伴い多くの問題が発生した。
【０００３】
その問題の一つとはソフトエラーである。ソフトエラーとは、一般にα粒子および宇宙線中性子により引き起こされる電荷キャリアが過剰になることにより、論理状態の回路で発生するエラーである。そして、回路に過剰な電荷キャリアが発生すると、論理値が変わってしまうことがあった。例えば、キャパシタやワイヤの論理値が論理値「０」から論理値「１」へ変わったり、トランジスタゲートがオフしたりオンしたりすることがあった。そのため、ＳＲＡＭデバイスや他のデバイスにソフトエラーが発生すると、記憶されているデータは破壊されてしまうことがあった。
【０００４】
そのため、集積回路上に過剰な電荷キャリアおよびソフトエラーが発生することを抑制することが試みられている。その試みの一つとしては、誤り訂正回路（Error-Correcting Circuitry：ＥＣＣ）を加えるものがある。またその他の試みとしては、セルを縮小するため、プルダウンデバイス（Pull Down Device）に対するプルアップデバイス（Pull Up Device）のサイズ比を０．７５以下に下げるものもある。しかし、これらの試みには一般に回路や工程を追加したり必要電力を増大したりする必要があり、メモリ回路の製造および設計に悪い影響を与えた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、従来技術が有する上述の問題やその他の問題を解決する半導体チップのＳＥＲ免疫セル構造を提供することにある。
【課題を解決するための手段】
【０００６】
上述の目的を達成するため、本発明は基板、第１の誘電体層およびポリイミド層（Polyimide Layer）を備える半導体チップを提供する。第１の誘電体層は基板上に形成される。第１の誘電体層は誘電率が３より小さい。第１の誘電体層は複数の金属ワイヤを含む。ポリイミド層は第１の誘電体層上に形成され、その厚みは２０μｍより小さい。
【０００７】
本発明は、基板、基板中に形成されたディープＮウェル領域、論理デバイス、第１の誘電体層およびポリイミド層を備える半導体チップを提供する。論理デバイスはディープＮウェル領域中に設置される。第１の誘電体層は論理デバイス上に形成される。第１の誘電体層の誘電率は３より小さい。第１の誘電体層は複数の金属ワイヤを含む。ポリイミド層は第１の誘電体層上に形成される。ポリイミド層の厚みは２０μｍより小さい。
【０００８】
本発明は、基板、基板中のディープＮウェル領域、ＳＲＡＭデバイス、第１の誘電体層およびポリイミド層を含むＳＲＡＭセルを提供する。ＳＲＡＭデバイスはディープＮウェル領域中に設置される。第１の誘電体層は基板上に形成される。第１の誘電体層の誘電率は３より小さい。第１の誘電体層は複数の金属ワイヤを含む。ポリイミド層は第１の誘電体層上に形成される。ポリイミド層の厚みは２０μｍより小さい。
【０００９】
本発明は、基板、メモリデバイスおよび第１の誘電体層を含む半導体チップを提供する。メモリデバイスは基板中に設置される。メモリセルはメモリデバイス中に設置される。メモリセルは、第１、第２のパスゲート（Pass Gate）デバイス、第１、第２のインバータ（Inverter）、第１、第２の金属−絶縁体−金属（ＭＩＭ）キャパシタおよび第１、第２の記憶ノードを含む。第１の金属−絶縁体−金属キャパシタの第１の電極は第１の固定電圧を有する。第２の金属−絶縁体−金属キャパシタの第１の電極は第２の固定電圧を有する。第１の記憶ノードは、第１のパスゲートデバイスのソースノード、第２のインバータの出力および第１の金属−絶縁体−金属キャパシタの第２の電極を含む。第２の記憶ノードは、第２のパスゲートデバイスのソースノード、第１のインバータの出力および第２の金属−絶縁体−金属キャパシタの第２の電極を含む。第１の誘電体層はメモリデバイス上に形成される。第１の誘電体層の誘電率は３より小さい。
【００１０】
さらに本発明は、基板、メモリデバイスおよび第１の誘電体層を含む半導体チップを提供する。メモリデバイスは基板中に設置される。メモリセルはメモリデバイス中に設置される。メモリセルは、第１、第２のパスゲートデバイス、第１、第２のインバータ、第１、第２の抵抗および第１、第２の記憶ノードを含む。第１の抵抗の第１のノードは、第１のインバータの入力と電気的に結合される。第２の抵抗の第１のノードは、第２のインバータの入力と電気的に結合される。第１の記憶ノードは、第１のパスゲートデバイスのドレインノード、第２のインバータの出力および第１の抵抗の第２のノードを含む。第２の記憶ノードは、第２のパスゲートデバイスのドレインノード、第１のインバータの出力および第２の抵抗の第１のノードを含む。第１の誘電体層はメモリデバイス上に形成される。第１の誘電体層の誘電率は３より小さい。第１の誘電体層は、複数の金属ワイヤを含む。
【００１１】
本発明は、第１、第２の電圧源、基板およびメモリデバイスを含む半導体チップを提供する。第１の電圧源は第１の電位を有する。第２の電圧源は第２の電位を有する。メモリデバイスは基板中に設置される。メモリセルはメモリデバイス中に設置される。メモリセルは、第１、第２のパスゲートデバイス、第１、第２のインバータ、第１、第２の金属−絶縁体−金属キャパシタ、第１、第２の抵抗および第１、第２の記憶ノードを含む。第１の金属−絶縁体−金属キャパシタの第１の電極は、第１の電圧源と電気的に結合され、第２の金属−絶縁体−金属キャパシタの第１の電極は、第２の電圧源と電気的に結合される。第１の抵抗の第１のノードは、第１のインバータの入力ノードと電気的に結合され、第２の抵抗の第１のノードは、第２のインバータの入力ノードと電気的に結合される。第１の記憶ノードは、第１のパスゲートデバイスのソースノード、第２のインバータの出力、第１の金属−絶縁体−金属キャパシタの第２の電極および第１の抵抗の第２のノードを含む。第２の記憶ノードは、第２のパスゲートデバイスのソースノード、第１のインバータの出力、第２の金属−絶縁体−金属キャパシタの第２の電極および第２の抵抗の第２のノードを含む。
【００１２】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）基板、複数のトランジスタ、第１、第２の誘電体層およびポリイミド層を含む半導体チップを提供する。シリコン・オン・インシュレータ基板は、第１、第２の半導体層、埋込み誘電体層およびメモリデバイスを含む。第１の半導体層は、シリコン・オン・インシュレータ基板の上面と隣接する。第２の半導体層は第１の半導体層の下方に形成される。埋込み誘電体層は、少なくとも一部の第１の半導体層と第２の半導体層との間に形成される。メモリデバイスは、シリコン・オン・インシュレータ中に設置される。トランジスタは、シリコン・オン・インシュレータ基板の上方に設置される。第１の誘電体層はトランジスタの上方に形成される。第２の誘電体層は第１の誘電体層の上方に形成される。ポリイミド層は、シリコン・オン・インシュレータ基板、トランジスタおよび第２の誘電体層の上方に形成される。ポリイミド層の厚みは２０μｍよりも小さい。
【００１３】
本発明は、電圧源、ビット線ワイヤ、基板、メモリセル、ホウ素を含まないＩＬＤ層およびＩＭＤ層を含むＤＲＡＭデバイスを提供する。電圧源は時間的に変化しない（Time-invariant）電圧を有する。メモリセルは基板中に設置される。このメモリセルはキャパシタおよびトランジスタを含む。このキャパシタは第１の電極および第２の電極を含み、第１の電極は電圧源と電気的に結合される。トランジスタはドレインノードおよびソースノードを含み、ドレインノードは第２の電極と電気的に結合され、ソースノードはビット線ワイヤと電気的に結合される。ホウ素を含まないＩＬＤ層は基板の上方に形成される。ＩＭＤ層の誘電率は３より小さい。ＩＭＤ層は複数の金属ワイヤを含む。
【発明の効果】
【００１４】
本発明の半導体チップのＳＥＲ免疫セル構造は、従来技術の問題およびその他の問題を解決することができる。
【発明を実施するための最良の形態】
【００１５】
以下、好適な実施形態による製作方法およびその使用方法を詳しく述べる。しかしながら、本発明により提供される多くの応用可能な発明概念は、様々な実施形態へ応用することができるものと理解されるべきである。そのため、ここで説明する特定の実施形態は、単に本発明の特定方式の製作方法および使用方法を説明するものであり、本発明の範囲を何ら制限するものではない。
【００１６】
本発明の実施形態は、ソフトエラー率（ＳＥＲ）が低い高速メモリデバイスを提供する。本発明の第１実施形態は、ソフトエラー率が低い高速ＳＲＡＭ（static random access memory）デバイスを説明する。本発明の第１実施形態のＳＲＡＭデバイスに関しては、先ずデバイスの実体構造を簡単に説明してから、ＳＲＡＭデバイスの組成を説明する。さらに第１実施形態によるＳＲＡＭデバイス中の６トランジスタ（６Ｔ）ＳＲＡＭセルを具体的に説明する。先ず６Ｔ−ＳＲＡＭセルの電気的構成を説明してから、６Ｔ−ＳＲＡＭセルの実体構造を説明する。
【００１７】
（第１実施形態）
図１、図２および図４Ａ〜図９は、第１実施形態の様々な態様および構成を示す。図１は、本発明の第１実施形態によるＳＲＡＭデバイスを示すレイアウト図である。図２は、本発明の第１実施形態によるＳＲＡＭデバイスを示す断面図である。図４Ａ〜図５は、本発明の第１実施形態によるＳＲＡＭデバイス中のＳＲＡＭセルの電気的構成を示す。図４Ａおよび図４Ｂは、本発明の第１実施形態による各種ＳＲＡＭセルを示す回路図である。第１実施形態によるＳＲＡＭセルの電気的構成とＳＲＡＭセルの実体構造との関連性を高めるため、図５は、所定のレイアウト形状による平面図が重ねられたときのＳＲＡＭセルを示す。図６〜図９は、それぞれ本発明の第１実施形態によるＳＲＡＭセルの実体構造を示す。図６は、ＳＲＡＭセルのレイアウトを示す平面図である。図７は、ＳＲＡＭセルを示す斜視図である。図８および図９は、ＳＲＡＭセルを示す断面図である。
【００１８】
本発明の第１実施形態は、先ず図１に示すようなＳＲＡＭデバイス１００を準備する。図１は、ＳＲＡＭデバイス１００のシステムレベルのアーキテクチャ中の機能ブロックの一部を示す。本実施形態は、例えばＤＲＡＭ（dynamic random access memory）デバイスなど、ＳＲＡＭデバイス１００に似たシステムアーキテクチャを有するあらゆるメモリデバイスを含む。
【００１９】
図１のＳＲＡＭデバイス１００は、基板１１５のディープＮウェル領域１０７中に形成された混合信号チップ中に設置される。ここで注意しなければならないことは、この混合信号チップは、残りの部分が図１に示されていない点である。ＳＲＡＭデバイス１００は、例えばシステム・オン・チップ（system on chip：ＳＯＣ）のアプリケーション上のシステム中における記憶チップアプリケーション（ＤＩＭＭ（Dual Inline Memory Modules）、ＳｏＤＩＭＭ（Small Outline Dual In-line Memory Modules）およびＤＤＲ（Double Data Rate）メモリなど、様々な半導体チップや半導体アプリケーション中に含まれる。本実施形態のメモリデバイスは、あらゆる類型のウェーハ中に製作することができる。例えば、本実施形態のメモリデバイスは、ＳＯＩウェーハ、砒化ガリウムウェーハ、リン化インジウムウェーハ、シリコンウェーハ、シリコンゲルマニウムウェーハ、セラミックウェーハまたは上述の材料を組み合わせたウェーハ中に製作してもよい。
【００２０】
次に、図１に示すＳＲＡＭデバイス１００のシステムレベルのアーキテクチャを説明する。制御装置１０２は、行デコーダ１０６、列デコーダ１０１および増幅／駆動ブロック１１０を制御し、２値データをＳＲＡＭセル１１２へ保存したり、ＳＲＡＭセル１１２から２値データを読み取ったりする。図１に示すメモリアレイ１０８は、行１０９および列１１１からなるＳＲＡＭセル１１２を含む。ワード線ＷＬは、行１０９上のＳＲＡＭセル１１２と電気的に結合される。ビット線ＢＬおよびビット線ＢＬＢは、列１１１上のＳＲＡＭセル１１２と電気的に結合される。
【００２１】
図１に示すように、第１実施形態のＳＲＡＭデバイス１００は基板１１５中に設置される。一般にＳＲＡＭデバイス１００は、他の半導体デバイス（図示せず）とともに基板１１５を共用する。メモリデバイスと共に基板を共用する半導体デバイスは（これらだけに限定される訳ではないが）、例えばバンドギャップおよびレギュレータなどの電力分布およびレギュレータデバイス、例えばアナログおよびデジタルのＰＬＬ（Analog and Digital：ＰＬＬｓ）などのクロック発生および分散デバイス、異なる集積サイズ（例えば大規模集積回路（ＶＬＳＩ）および超大規模集積回路（ＵＬＳＩ））のＣＭＯＳ集積回路、デジタル信号処理装置、マイクロプロセッサおよびそれらのデバイスの組み合わせを含む。
【００２２】
図２は、第１実施形態によるＳＲＡＭデバイス１００を簡単に示した断面図である。図２は、ＳＲＡＭデバイス１００を示す図１の線２−２に沿った断面図である。基板１１５の材料はシリコン材料を含んでいることが望ましい。
【００２３】
図３Ａおよび図３Ｂは、図１および図２と同様、他の実施形態を示す平面図および断面図である。図３Ａおよび図３Ｂは、複数のディープＮウェル領域１０７を有するものを示す。図３Ａは、複数のディープＮウェル領域１０７ａおよびディープＮウェル領域１０７ｂを備えるＳＲＡＭデバイス１００を示すレイアウト図である。図３Ａに示すように、ＳＲＡＭデバイス１００は、シリコン・オン・インシュレータ（ＳＯＩ）の中でなく、シリコン基板１１５中に設置される。ＳＲＡＭデバイス１００のメモリアレイ１０８は、第１のディープＮウェル領域１０７ａにより囲まれる。残りのＳＲＡＭブロック１１８は第２のディープＮウェル領域１０７ｂにより囲まれる。図３Ｂは、ＳＲＡＭデバイス１００を示す断面図である。
【００２４】
図３Ｂは、ＳＲＡＭデバイス１００を示す図３Ａの線３ｂ−３ｂに沿った断面図である。ディープＮウェル領域１０７ｂおよびディープＮウェル領域１０７ａは分離されている。分離されたディープＮウェル領域１０７ａおよびディープＮウェル領域１０７ｂは、メモリアレイ１０８中のＳＲＡＭセル１１２およびＳＲＡＭブロック１１８中のトランジスタ１１３を隔離することにより、メモリアレイ１０８中のＳＲＡＭセル１１２を保護し、他の半導体デバイス（図示せず）から発生される基板からのノイズの影響を受けないようにする。
【００２５】
図３Ａに示すように、メモリアレイ１０８は数百万個のＳＲＡＭセル１１２を含む。他の実施形態のメモリアレイは、２値データ（例えば、論理「０」または論理「１」）のメモリセルを任意数含んでもよい。そのため、本実施形態のメモリアレイは、例えば数千個、数十億個または数兆個のセルを備えてもよい。
【００２６】
以上の説明ではデバイスレベルにより第１実施形態のＳＲＡＭデバイス１００を説明する。第１実施形態のＳＲＡＭデバイス１００の構成要素に関する詳細は図４Ａ〜図５に示す。図４Ａ〜図５は、第１実施形態によるＳＲＡＭデバイス１００中のＳＲＡＭセル１１２を示す回路図である。図５は、第１実施形態によるＳＲＡＭセル１１２の電気的構成と、ＳＲＡＭセル１１２の実体構造とを説明する電気記号および実体形状の結合を示す。
【００２７】
図４Ａに示す第１実施形態によるＳＲＡＭセル１１２は、一般に６Ｔ−ＳＲＡＭと呼ばれる。他の実施形態のメモリデバイスは、一つまたは複数の電荷を保存することのできる他の類型のセルでもよい。このセルは、例えば８Ｔ−ＳＲＡＭセル、１０Ｔ−ＳＲＡＭセル、１２Ｔ−ＳＲＡＭセル、ＣＡＭセルおよびＤＲＡＭセルなどを含むがこれだけに限定される訳ではない。
【００２８】
当該技術に習熟した者なら分かるように、ここで述べられている実施形態は同じ実施形態中または他の実施形態中で任意回数繰り返されてもよい。例えば、当該技術に習熟した者なら、図４Ａで示す記憶ノードＳＮ２の説明から、記憶ノードＳＮ１の実施形態を繰り返してもよいことが分かる。ここで注意しなければならないことは、第１実施形態のＳＲＡＭセル１１２は説明の利便性のために対称に示されているだけであり、これらの実施形態は対称的なメモリセルだけに限定されるわけではない点である。
【００２９】
図４Ａは、第１実施形態によるＳＲＡＭセル１１２を示す回路図である。図４Ａに示すＳＲＡＭセル１１２は、少なくともキャパシタＣ２および抵抗Ｒ２を含む。抵抗Ｒ２はノード１４８ａおよびノード１５６ａを有し、ノード１４８ａと記憶ノードＳＮ１とは電気的に結合され、ノード１５６ａとインバータＩＮＶ２の入力ノード１３３ａとは電気的に結合される。キャパシタＣ２は電極１４６ａおよび他の電極１５８ａを有し、電極１４６ａは記憶ノードＳＮ２と電気的に結合され、電極１５８ａは電圧源（図示せず）と電気的に結合される。電圧源は、実質的に固定された電圧Ｖ２を有する。
【００３０】
固定電圧源は時間の経過とともに僅かに変化（例えば３％、５％または１０％以内の範囲）するが、固定電圧源は通常、時間の経過とともに変化しないと見なす。電位Ｖ２は、Ｖｓｓ（例えば０ボルト）とＶｄｄ（例えば１．８ボルト、１．５ボルトまたは０．８ボルト）との間であり、一定の電圧振幅を実質的に有する。電位Ｖ１は、電位Ｖ２に似た電位を有するが、実施形態の電位Ｖ１および電位Ｖ２はお互いに独立することができる。一般の応用において、例えばこれら二つの電位（Ｖ１およびＶ２）はほぼ同じ（例えばＶｃｃ、Ｖｓｓ、固定電圧）でもよい。
【００３１】
図４Ａに示すように、パスゲートトランジスタＰＧ２のソースノード１３０ａは、ビット線ＢＬと電気的に結合されることが望ましい。パスゲートトランジスタＰＧ１のソースノード１３２は、ビット線ＢＬＢと電気的に結合されることが望ましい。ビット線ＢＬおよびビット線ＢＬＢは、図１に示す増幅／駆動ブロック１１０と電気的に結合されることが望ましい。
【００３２】
図４Ａに示すように、パスゲートトランジスタＰＧ２のドレインノード１４４ａは、インバータＩＮＶ２の出力１４０ａ、キャパシタＣ２の電極１４６ａおよび抵抗Ｒ１のノード１４２ａと電気的に結合されることが望ましい。出力１４０ａ、ノード１４２ａ、ドレインノード１４４ａおよび電極１４６ａの電気的結合は記憶ノードＳＮ２で表示される。ワード線ＷＬが低電位（例えば０ボルト）のとき、ＮＭＯＳのパスゲートトランジスタＰＧ２のゲートノード１６０ａは実質上閉じられる。そのため、ビット線ＢＬと記憶ノードＳＮ２との間の電流はほぼ完全に無くなる。この場合、パスゲートトランジスタＰＧ１は適当に動作し、記憶ノードＳＮ２が有する電荷と記憶ノードＳＮ１が有する電荷とは互いに補完しあって接続される。例えば、記憶ノードＳＮ２が論理「１」（例えばＶｄｄ）を示す電荷を有するとき、記憶ノードＳＮ１中には論理「０」（例えばＶｓｓ）を示す電荷を有する。
【００３３】
図４Ｂは、第１実施形態によるＳＲＡＭセル１１２を示すもう一つの回路図である。図４Ｂは、ＳＲＡＭセル１１２の電気的結合をより詳しく示したものである。インバータＩＮＶ２は、点線で示された部分に設置され、インバータＩＮＶ２は、プルアップトランジスタＰＵ２およびプルダウントランジスタＰＤ２を含む。プルダウントランジスタＰＤ２のゲートノード１３４ａとプルアップトランジスタＰＵ２のゲートノード１３５ａとは、それぞれ電気的に結合されてインバータＩＮＶ２の入力ノード１３３ａを形成する。プルアップトランジスタＰＵ２のドレインノード１３８ａとプルダウントランジスタＰＤ２のドレインノード１３９ａとは、それぞれ電気的に結合されてインバータＩＮＶ２の出力ノード１３８を形成する。プルアップトランジスタＰＵ２のソースノード１２６ａと電圧源（図示せず）とを電気的に結合し、この電圧源はＶｄｄの電位（例えば１．５ボルトまたは０．８ボルト）を提供し、プルダウントランジスタＰＤ２のソースノード１２８ａは接地ノード（図示せず）と電気的に結合され、この接地ノードはＶｓｓの電位（０ボルト）を提供する。
【００３４】
第１実施形態によるＳＲＡＭセル１１２の電気的構成とＳＲＡＭセルの実体構造との関連性を示すため、ＳＲＡＭセル１１２を示す図５では、所定のレイアウト形状による平面図がＳＲＡＭセル１１２を示す図に重ねられている。第１実施形態による実体像は、図５に示すＳＲＡＭセル１１２および図４Ｂに示すものと似ている。しかし、図５の抵抗Ｒ２ａはレイアウト形状を有する抵抗部分Ｒ２ｂで示され、この抵抗部分Ｒ２ｂは、ゲート電極３０４のレイアウト形状内に設置される。ゲート電極３０４の抵抗部分Ｒ２ｂは、図４Ａおよび図４Ｂで示す抵抗Ｒ２ａと同じように高い抵抗を有する。図５に示す抵抗Ｒ２ａの実際の配置は、他の要素との関係により設置される。ゲート電極３０４は、抵抗部分Ｒ２ｂを有する他、接続領域１４８ｂおよびインバータが入力するゲートノード領域１３３ｂを有する。ゲートノード領域１３３ｂは、インバータＩＮＶ２の入力ノード１３３ａを有する。インバータＩＮＶ２は、図５中で点線により簡単に示されている。インバータＩＮＶ２は、プルアップトランジスタＰＵ２およびプルダウントランジスタＰＤ２を有する。
【００３５】
図５に示すように、ゲート電極３０４の接続領域１４８ｂは、記憶ノードＳＮ１と電気的に結合される。ゲート電極３０４のゲートノード領域１３３ｂは、インバータＩＮＶ２の入力ノード１３３ａである。ゲート電極３０４のゲートノード領域１３３ｂは、ゲートノード領域１３４ｂおよびゲートノード領域１３５ｂを含む。ゲート電極３０４のゲートノード領域１３４ｂは、プルダウントランジスタＰＤ２のゲートノード１３４ａを含む。ゲート電極３０４のゲートノード領域１３５ｂはプルアップトランジスタＰＵ２のゲートノード１３５ａを含む。
【００３６】
ゲート電極３０４の接続領域１４８ｂおよびゲート電極３０４のインバータ入力ゲートノード領域１３３ｂは、向かい合わせでゲート電極３０４の抵抗部分Ｒ２ｂの両側に形成される。ゲート電極３０４の抵抗部分Ｒ２ｂはゲートノード領域１３４ｂのゲート端１５６ｂの箇所に設置される。ゲート電極３０４の抵抗部分Ｒ２ｂは高い抵抗を有する。
【００３７】
続いて図６〜図９は、第１実施形態による実体構造を示す。図６は、ＳＲＡＭセルを示すレイアウト図である。図７は、ＳＲＡＭセルを示す斜視図である。図８および図９は、第１実施形態によるＳＲＡＭセルを示す断面図である。
【００３８】
図６は、ＳＲＡＭセル１１２を示す平面図である。Ｎウェル領域１２１はＰウェル領域１１９により囲まれる。Ｎウェル領域１２１中に形成されるｐ型拡散領域３０９は、プルアップトランジスタＰＵ２を少なくとも含む。ｐ型拡散領域３０９の部分１２６ｂは、プルアップトランジスタＰＵ２のソースノード１２６ａを含む。ｐ型拡散領域３０９のもう一つの部分１３８ｂは、プルアップトランジスタＰＵ２のドレインノード１３８ａを含む。
【００３９】
図６に示すＰウェル領域１１９はｎ型拡散領域３８０を含み、このｎ型拡散領域３８０はプルダウントランジスタＰＤ２およびパスゲートトランジスタＰＧ２を含む。ｎ型拡散領域３８０も部分１２８ｂおよび部分１３９ｂを含み、部分１２８ｂはプルダウントランジスタＰＤ２のソースノード１２８ａを含み、部分１３９ｂはプルダウントランジスタＰＤ２のドレインノード１３９ａを含む。ｎ型拡散領域３８０の部分１３０ｂはパスゲートトランジスタＰＧ２のソースノード１３０ａを含み、ｎ型拡散領域３８０の部分１４４ｂはパスゲートトランジスタＰＧ２のドレインノード１４４ａを含む。部分１３９ｂおよび部分１４４ｂは、それぞれｎ型拡散領域３８０の共用ドレイン拡散領域３４２と呼ばれる。共用ドレイン拡散領域３４２中において、プルダウントランジスタＰＤ２のドレインノード１３９ａとパスゲートトランジスタＰＧ２のドレインノード１４４ａとは電気的に結合される。
【００４０】
図６に示すように、ゲート電極３０４の接続領域１４８ｂおよびゲートノード領域１３３ｂはシリサイド化され、ゲート電極の材料を加えてもよい。ゲート電極に加える材料は接続領域１４８ｂおよびゲートノード領域１３３ｂに低い抵抗を持たせる。図５〜図７には、よりはっきり分かるように斜線部分により、ゲート電極３０４の低い抵抗部分（即ち接続領域１４８ｂおよびゲートノード領域１３３ｂ）が強調されている。図６に示すゲート電極３０４の接続領域１４８ｂはシリサイド化され、ゲート電極３０４と埋込みワイヤ１５２ｂとの間の接触抵抗は低減される。作動中、ゲート電極３０４の接続領域１４８ｂは記憶ノードＳＮ１の電荷を保持する。ゲート電極３０４のシリサイド化されたゲートノード領域１３３ｂは、インバータＩＮＶ２のゲートの入力ノード１３３ａに対応する。図６に示すように、ゲート端１５６ｂはゲート電極３０４の抵抗部分Ｒ２ｂとゲート電極３０４のシリサイド化されたゲートノード領域１３３ｂとの間に挿入される。ゲート端１５６ｂは、図４ａおよび図４ｂの抵抗のノード１５６ａに対応する。ゲート電極３０４のシリサイド化されたゲートノード領域１３３ｂもプルダウントランジスタＰＤ２のゲートノード領域１３４ｂおよびプルアップトランジスタＰＵ２のゲートノード領域１３５ｂを含む。ゲート電極３０４の抵抗部分Ｒ２ｂは電流に対して高い抵抗率（例えば、シート抵抗の範囲は１００〜１０，０００Ω／μｍ2の間である）を有し、記憶ノードＳＮ１を備えるゲート電極３０４の接続領域１４８ｂとインバータＩＮＶ２のゲート入力ノード１３３ａを備えるゲート電極３０４のゲートノード領域１３３ｂとの間に電位差を発生させる。
【００４１】
図６に示すように、埋込みワイヤ１４６ｂで共用ドレイン拡散領域３４２、拡散の部分１３８ｂおよびゲート電極３２６のシリサイド化部分１４２ｂを電気的に結合して記憶ノードＳＮ２を形成する。埋込みワイヤ１４６ｂは、キャパシタＣ２の電極１４６ａを含む。電極１５８ａは、埋込みワイヤ１４６ｂの上方に設けられた埋込みワイヤ１５８ｂ中に含まれる。キャパシタ誘電体（図示せず）は、埋込みワイヤ１５８ｂと埋込みワイヤ１４６ｂとを分離する。
【００４２】
図７は、本発明の第１実施形態によるＳＲＡＭセルを示す斜視図である。図７の斜視図は、キャパシタＣ２の実体構造およびＳＲＡＭセル１１２の他の部分をさらに示す。図７は、図６に示す領域３０１に対応し、矢印３０３の方向から見たときの状態を示す。図７に示すように、ｐ型拡散領域３１０の部分１４０ｂはＮウェル領域１２１中に示されている。部分１４０ｂは、プルアップトランジスタＰＵ１のドレインノード（即ち出力１４０ａ）を含み、部分１４０ｂは図７の左下に示されている。埋込みワイヤ１５２ｂは、ｐ型拡散領域３１０の部分１４０ｂの上方に示され、ｐ型拡散領域３１０の部分１４０ｂと接触される。記憶ノードＳＮ１を含む埋込みワイヤ１５２ｂは、延伸されてＮウェル領域１２１を越える。埋込みワイヤ１５２ｂは、ゲート電極３０４のシリサイド化された接続領域１４８ｂと電気的に結合される。埋込みワイヤ１５２ｂは、キャパシタＣ１の電極１５２ａを含む。
【００４３】
図７の左上に示すように、キャパシタＣ１の電極（即ちゲートノード１６０ａ）は、埋込みワイヤ１５２ｂの上方に設置された埋込みワイヤ１６０ｂでもある。キャパシタ誘電体材料３２２は、埋込みワイヤ１５２ｂと埋込みワイヤ１６０ｂとの間に挿入される。ゲート電極３０４の抵抗部分Ｒ２ｂは、ゲート電極３０４の接続領域１４８ｂとゲートノード領域１３３ｂとの間に設置され、ゲートノード領域１３３ｂはインバータＩＮＶ２の入力ノード１３３ａを含む。
【００４４】
図７は、プルアップトランジスタＰＵ２および一部のプルダウントランジスタＰＤ２を示す。プルアップトランジスタＰＵ２およびドレインノード１３８ａを含むｐ型拡散領域３０９の部分１３８ｂは、埋込みワイヤ１４６ｂにより共用ドレイン拡散領域３４２と電気的に結合される。埋込みワイヤ１４６ｂは、共用ドレイン拡散領域３４２およびｐ型拡散領域の部分１３８ｂと電気的に結合される。図７には示されていないが、図６に示すように、埋込みワイヤ１４６ｂはゲート電極３２６の一部とも電気的に結合されている。埋込みワイヤ１４６ｂの電気的結合点は記憶ノードＳＮ２を形成する。埋込みワイヤ１４６ｂもキャパシタＣ２の電極１４６ａを含む。キャパシタＣ２の電極１５８ａは、埋込みワイヤ１４６ｂの上方に設けられた埋込みワイヤ１５８ｂである。キャパシタ誘電体材料３２３は埋込みワイヤ１４６ｂと埋込みワイヤ１５８ｂとの間に挿入される。
【００４５】
図８は、第１実施形態によるＳＲＡＭセル１１２を示す第１の断面図である。図８は、図６の線８−８に沿った断面図であり、ＩＭＤ層２２１の複数の誘電体層２２５下でホウ素を含まないＩＬＤ層２１９中に形成される。金属−絶縁体−金属（ＭＩＭ）のキャパシタＣ２の電極中の金属材料は銅であることが望ましい。他の実施形態のＭＩＭキャパシタＣ２は、例えばアルミニウム、銅合金、アルミ合金、銅−アルミニウム合金またはそれらの組み合わせなど、その他適合する金属材料からなってもよい。
【００４６】
本実施形態において、キャパシタをＩＬＤ層２１９中に設置すると有利な点がある。記憶ノードキャパシタ（例えば、本実施形態におけるキャパシタＣ１およびキャパシタＣ２）を、ホウ素を含まないＩＬＤ層中へ形成した場合、記憶ノードキャパシタをＩＭＤ層２２１中へ形成したときに起きる問題を防ぎ、ＳＲＡＭの製造工程で起きる問題を最小限に抑えることができる。記憶ノードＭＩＭキャパシタは、ホウ素を含まないＩＬＤ層中へ形成されることが望ましいが、他の実施形態では任意の構造または形状を有し、ＩＬＤ層の上方に形成された記憶ノードキャパシタを含んでもよい。例えば、米国特許第６６４９４５６号明細書では、ＳＥＲ免疫のＳＲＡＭセル設計（SRAM Cell Design For Soft Error Rate Immunity）において、ＩＬＤ層中に形成された記憶ノードキャパシタとＩＬＤ層中に形成された各種キャパシタ構造とを含む様々な記憶ノードキャパシタ構造が開示されている。
【００４７】
図８に示すように、パスゲートトランジスタＰＧ２およびプルダウントランジスタＰＤ２はＰウェル領域１１９中に設置される。Ｐウェル領域１１９はディープＮウェル領域１０７中に形成される。パスゲートトランジスタＰＧ２およびプルダウントランジスタＰＤ２は、シャロートレンチ分離構造２１１により隔離される。図８に示すように、ＩＬＤ層２１９は、ＳＲＡＭセル１１２のパスゲートトランジスタＰＧ２およびプルダウントランジスタＰＤ２上に形成される。ＩＬＤ層２１９は、キャパシタＣ２を形成する埋込みワイヤ１５８ｂおよび埋込みワイヤ１４６ｂを囲む。
【００４８】
図９は、ＳＲＡＭセル１１２を示す第２の断面図である。図９は、複数層のＩＬＤ層２１９下方に設置された図８のプルダウントランジスタＰＤ２を示す拡大断面図である。図９で示すプルダウントランジスタＰＤ２は、一般にＳＲＡＭセル中の６トランジスタで示される。プルダウントランジスタＰＤ２はゲート構造２１５を含む。ゲート構造２１５は、ゲート誘電体層２１６およびその上方に設置されたゲート電極２１４を含み、ゲート電極２１４は一組のスペーサ２１７の間に設置される。ゲート誘電体層２１６はチャネル領域２１８上に形成される。ＳＲＡＭセルのプルダウントランジスタＰＤ２のゲート電極２１４は複数の導電層２３５を含む。これらの導電層２３５は、例えばタングステン、ニッケル、ポリシリコン金属合金、アルミニウム、チタニウムおよびそれらの組み合わせなど、異なるワイヤ材料を少なくとも含む。プルダウントランジスタＰＤ２のゲート誘電体層２１６は、厚みＴDが１０００Åより小さいことが望ましい。プルダウントランジスタＰＤ２のチャネル領域２１８は、ゲート誘電体層２１６下へ直接に形成され、ｎ型拡散領域３８０のドレイン領域の部分１３９ｂとソース領域の部分１２８ｂとの間に形成される。
【００４９】
図９に示すように、ＩＬＤ層２１９は、複数の誘電体材料を有する複数の層２２４、２２７、２２８を含む。層２２７は、例えば窒化ケイ素、酸窒化ケイ素、窒化誘電体、高誘電体またはそれらの材料の組み合わせを含む。層２２７は、プルダウントランジスタＰＤ２のゲート構造２１５、活性領域２１８、ソース領域１２８ｂおよびドレイン領域１３９ｂ上へ直接に形成される。層２２７の主な目的はコンタクトエッチング停止層にすることである。層２２４は、例えばフォスフォシリケートグラス（ＰＳＧ）を含む。層２２４は層２２７上へ直接に形成される。フォスフォシリケートグラス層上に形成される層２２８は、例えば酸化層中の移動イオンを吸収することのできるその他適合する誘電体材料を含むか、層２２４に実質的に似ている層２２８である。各層２２４、２２７、２２８はホウ素を含まない。本実施形態のＩＬＤ層２１９中にある全ての材料はホウ素を含まないが、これだけに限定される訳ではなく、他の実施形態の材料はホウ素を含んでもよい。
【００５０】
図８に示すように、第１実施形態によるＩＭＤ層２２１は複数の金属ワイヤ２３０およびバイア２３２を含み、金属ワイヤ２３０およびバイア２３２は複数の誘電体層２２５により囲まれる。金属ワイヤ２３０およびバイア２３２は、銅および銅金属化プロセスに関する他の材料を少なくとも含む。他の実施形態において、金属ワイヤ２３０およびバイア２３２は（これらに限定される訳ではないが）例えばタングステン、アルミニウム、アルミニウム銅合金、銅、銅含有金属、金属ケイ化物、チタン、ＴｉＳｉ2、コバルト、ＣｏＳｉ2、ニッケル、ＮｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＮまたはそれらの材料の組み合わせである金属材料を含んでもよい。
【００５１】
図８に示すように、ＩＭＤ層２２１中のこれら誘電体層２２５は、誘電率が３よりも小さい誘電体材料を一つまたは複数有することが望ましい。誘電体層２２５中の誘電体材料は、例えば、酸化ハフニウムまたは空隙構造などの低誘電率材料である。ＩＭＤ層２２１のその他適当な材料には、例えば炭素含有酸化物および多孔質酸化物が含まれる。当該技術に習熟している者なら分かるように、高誘電率ｋは、比誘電率（Relative Permittivity）とも呼ばれる。
【００５２】
図１０は他の実施形態を示し、バイア２３２および金属ワイヤ２３０は誘電体層２２５により囲まれる。図１０に示すＩＭＤ層中の金属層Ｍ１は、誘電体層２５８、２６０、２６２を含む。バイア層ＶＩＡ１２は誘電体層２６４を含む。誘電体層２５８は、エッチング停止層または誘電体拡散障壁層にするのに適当な誘電体材料を含む。誘電体層２６０は、低ｋ誘電率または超低ｋ誘電率の誘電体材料を含む。誘電体層２６２は、誘電体拡散障壁層またはエッチング停止層を含む。誘電体層２５８および誘電体層２６２の材料は、炭化ケイ素、酸窒化ケイ素および炭化ケイ素を含む。誘電体層２６４は、例えば低ｋ誘電率の酸化ケイ素である。それぞれの誘電体層２２５は異なる誘電体材料からなるが、ＩＭＤ層２２１中の誘電体層２２５の誘電率および／または実効誘電率は３よりも小さいことが望ましい。
【００５３】
図８に示すように、第１実施形態のポリイミド層２４０はＩＭＤ層２２１上に形成される。ＩＭＤ層２２１上に直接形成されるポリイミド層２４０は低応力ポリイミドである。図８に示す構造は、ポリイミド層２４０とＩＭＤ層２２１との間に層を複数追加してもよい。この追加された材料層は、例えばＵＳＧ（un-doped silicate glass）などのアンドープ酸化物および／または、例えばＦＳＧ（fluorosilicate glass）などのドープ酸化物を含む。ポリイミド層２４０の厚み２４３は、２０μｍよりも小さいことが望ましい。ポリイミド層２４０の厚みは１０μｍより小さくてもよい。ポリイミド層２４０は、ＳＲＡＭデバイス１００（図１に示す）全体を覆うことが望ましい。しかしながら、他の実施形態ではＳＲＡＭデバイスまたはＳＲＡＭチップの実質部分上に形成されたポリイミド層を有するＳＲＡＭが含まれてもよい。ポリイミド層２４０は、ＩＭＤ層２２１の金属ワイヤ２３０をポリイミド層２４０中のバンプパッド２４２へ接続するワイヤ２４１を含んでもよい。アルミ層２４５はバンプパッド２４２上へ形成される。バンプボール２４４はアルミ層２４５と電気的に結合される。バンプボール２４４およびバンプパッド２４２は鉛を全く含まない。
【００５４】
第１実施形態のメモリデバイスおよび他の実施形態のメモリデバイスは、９０ｎｍ世代の技術で製造された半導体デバイスおよび材料（例えばトランジスタ、キャパシタおよびワイヤ）を含む。他の実施形態では、例えば９０ｎｍ世代よりも大きい半導体製造技術により製造されたメモリデバイスや、例えば６５ｎｍ、４５ｎｍやそれ以下のサイズの技術ノードなど、９０ｎｍ以下の世代の半導体製造工程技術により製造されたメモリデバイスを含む。
【００５５】
本実施形態は、メモリデバイスのソフトエラー率（ＳＥＲ）および動作速度の向上という優れた特徴を提供する。例えば、キャパシタをメモリセル中の各記憶ノードへ電気的に結合し、記憶ノードへ追加のキャパシタを提供する。各記憶ノードのキャパシタは、それぞれの記憶ノードへ定量充電を行い、それぞれの記憶ノードを比較的長い時間放電させる。そして、放電時間が長いほど、ソフトエラー率は低減する。
【００５６】
もう一つの優れた特徴は、キャパシタがＩＬＤ層中に形成されることにある。従来技術の方法では、キャパシタは低ｋ誘電率のＩＬＤ層中に形成される。しかし、キャパシタを低ｋ誘電率のＩＬＤ層中へ形成する場合、封止工程時の応力に信頼性がなかったために製造工程が複雑化した。しかし、上述したようにメモリデバイスのソフトエラー率を改善するためには記憶ノードのキャパシタが必要であった。キャパシタをメモリセルのＩＬＤ層中へ形成することにより、封止工程における信頼度を効果的に向上させることができる。
【００５７】
さらにもう一つの優れた特徴は、ＩＭＤ層中で用いられる低ｋ誘電率および超低ｋ誘電率の材料を使用することにある。低ｋ誘電率材料を使用してＩＭＤ層中の金属ワイヤを絶縁することにより、金属ワイヤ内の信号をより速く伝達させることができる。当該技術に習熟している者なら分かるように、信号伝播を速くするとメモリデバイスは高速で動作することができる。
【００５８】
さらに優れたもう一つの特徴は、ディープＮウェル領域、シリコン・オン・インシュレータまたはそれらの組み合わせにより基板を分離することにある。従来知られているように、トランジスタは、埋込み誘電体層とシャロートレンチ分離構造との組み合わせを含む同一の基板中の他のデバイスから発生される基板ノイズから保護することができる。トランジスタおよび半導体デバイスをディープＮウェル領域中に設けることによってもトランジスタを基板ノイズから隔離することができる。ディープＮウェル領域により絶縁層上のシリコン基板中のトランジスタを隔離した場合、絶縁層上のシリコン基板だけやディープＮウェル領域だけを使用するよりも多くの電性保護を提供することができるが、絶縁層上のシリコン基板にとってディープＮウェル領域は必ずしも必要なものではなかった。
【００５９】
本実施形態の優れた特徴は、厚みが２０μｍよりも小さいか１０μｍよりも小さいポリイミド層をＩＭＤ層上に形成する点である。厚いポリイミド層は、低ｋ誘電率のＩＭＤ層上へ大きい応力を加えるため、信頼性を向上させるため薄いポリイミド層を利用することが望ましい。
【００６０】
（第２実施形態）
図１１および図１２は、それぞれ第２実施形態を示す。第２実施形態は、ＤＲＡＭセルアレイを有するＤＲＡＭデバイスである。図１１は、第２実施形態によるＤＲＡＭセル３４０を示す。図１２は、本発明の第２実施形態によるＤＲＡＭセル３４０を示す断面図である。
【００６１】
図１１は、第２実施形態によるＤＲＡＭセル３４０を示す。ＤＲＡＭセル３４０は、ＤＲＡＭデバイスの記憶アレイ中に設けられる。ここで注意しなければならないことは、記憶アレイおよびＤＲＡＭデバイスの残りの部分は図１１に示されていない点である。例えば、ＤＲＡＭデバイスはシステムオンチップ（ＳｏＣ）中のＤＲＡＭ回路であるか、メモリチップの一部分である。ＤＲＡＭセル３４０は、ドレインノード３４２ａとビット線ＢＬとが電気的に結合されたパスゲートトランジスタＰ３を有する。図１１に示すように、パスゲートトランジスタＰ３のソースノード３５２ａは、キャパシタＣ３と電気的に結合される。キャパシタＣ３も定電圧源（表示せず）と電気的に結合され、この定電圧源はデバイスが作動しているときに固定電位Ｖ３を提供する。
【００６２】
図１２は、第２実施形態によるＤＲＡＭセル３４０を示す断面図である。ＤＲＡＭセルは、ｐ型ウェル３４６中のパスゲートトランジスタＰ３を含む。ｐ型ウェル３４６はディープＮウェル領域３４８により囲まれる。ディープＮウェル領域３４８はシリコン基板３５０中に形成される。
【００６３】
図１２に示すように、第２実施形態によるパスゲートトランジスタＰ３は、ドレインノード３４２ａを含むｎ型拡散領域３４２ｂを有する。ｎ型拡散領域３４２ｂとビット線ＢＬとは接触して電気的に結合される。パスゲートトランジスタＰ３は、ソースノード３５２ａを含むｎ型拡散領域３５２ｂをさらに有する。ｎ型拡散領域３５２ｂとＭＩＭキャパシタＣ３とは接触されて電気的に結合される。
【００６４】
図１２に示すように、パスゲートトランジスタＰ３はゲート電極３５４ｂを含み、ゲート電極３５４ｂとワード線ＷＬとは電気的に結合される。ＭＩＭキャパシタＣ３は、ホウ素を含まないＩＬＤ層２１９中に形成される。キャパシタＣ３は、上部極板３５６ｂ、下部極板３５８ｂおよびそれら二つの極板の間を介する誘電体材料３６９を備える。ＩＭＤ層２２１は、複数の金属ワイヤ３６０を囲む一つまたは複数の誘電体材料を含む。ポリイミド層３６２は、ＤＲＡＭデバイス全体を覆う。ポリイミド層３６２は、ＤＲＡＭデバイスの一部か全体の上に形成されてもよい。ポリイミド層３６２の厚み３６４は２０μｍより小さいが、１０μｍより小さくてもよい。ポリイミド層３６２は、例えば銅やアルミのワイヤ３７０を含む。ポリイミド層３６２は、上にアルミ層３６７が形成されたバンプパッド３６６をさらに含んでもよい。バンプボール３６８はアルミ層３６７と電気的に結合される。
【００６５】
（第３実施形態）
本発明の第３実施形態において、半導体チップは論理デバイスを少なくとも含む。論理デバイスは、ＣＭＯＳトランジスタを備える機能回路であればどんな類型のものでもよい。論理デバイスは、メモリデバイスを使用していたり備えたりしていればどんな類型の半導体デバイスでもよい。論理デバイスには（これだけに限定される訳ではないが）例えばデジタル信号処理装置、マイクロ制御装置、マイクロプロセッサおよび特殊なアプリケーションの集積回路などが含まれる。論理デバイスは、いかなる類型の半導体デバイスを少なくとも含み、論理デバイスは、例えばインバータ、ＮＡＮＤｓおよびＮＯＲｓなどの不揮発性メモリ、フリップフロップ（Flip Flops）、ラッチ（Latches）およびバッファ（Buffer）などの大量のデジタルセルを含んでもよい。
【００６６】
第３実施形態の論理デバイスは、ディープＮウェルにより囲まれた基板の一部に設置される。第３実施形態のディープＮウェル部分は、第１実施形態（図１および図２に示す）と同じでもよい。ホウ素を含まないＩＬＤ層は、論理デバイス中のトランジスタ上に形成される。ＩＬＤ層上に形成されるＩＭＤ層は、誘電率が３よりも小さい誘電体材料を含む。ＩＭＤ層中の誘電体材料は、金属ワイヤおよびバイアを囲む。第３実施形態のＩＬＤ層およびＩＭＤ層は、第１実施形態（図８に示す）によるものと同じでもよい。
【００６７】
ポリイミド層はＩＭＤ層上に形成される。ポリイミド層の厚みは２０μｍよりも小さいことが望ましく、１０μｍより小さくてもよい。ポリイミド層は、アルミ層下に設置されるバンプパッドを含む。バンプボールはアルミ層と電気的に結合される。バンプボールおよびバンプパッドは、ともに鉛を含まない。第３実施形態のポリイミド層は、第１実施形態（図８に示す）に示すものと同じである。
【００６８】
第３実施形態による論理デバイスは、９０ｎｍ世代の技術を利用して製造された半導体デバイスおよび材料（例えば、トランジスタ、キャパシタおよび渡り線）を含む。他の実施形態では、例えば６５ｎｍ、４５ｎｍまたはそれ以下の世代の半導体製造工程技術により製造されてもよい。
【００６９】
（第４実施形態）
本発明の第４実施形態はメモリチップを含む。ＳＲＡＭデバイスは、メモリチップのシリコン基板のディープＮウェル領域中に設置される。ＳＲＡＭデバイスはＳＲＡＭセルアレイを含む。第４実施形態によるＳＲＡＭデバイス、ディープＮウェル領域およびＳＲＡＭセルアレイは、第１実施形態（図１および図２に示す）に示すものと同じである。第４実施形態に示すそれぞれのＳＲＡＭセルは、図１３に示すＳＲＡＭセル３８８に似ている。ＳＲＡＭセル３８８は、記憶ノードＳＮ１、ＳＮ２、パスゲートトランジスタＰＧ１、ＰＧ２、プルアップトランジスタＰＵ１、ＰＵ２およびプルダウントランジスタＰＤ１、ＰＤ２を含む。
【００７０】
以下、第４実施形態に関する残りの説明から分かるように、第４実施形態の一部は第２実施形態（図１２に示す）と同じか似ている。第４実施形態のＳＲＡＭデバイスは基板中に設置される。ホウ素を含まず基板上に形成されるＩＬＤ層は複数のホウ素を含まない誘電体材料を備える。第４実施形態のＩＭＤ層は、ＩＬＤ層上に形成され、誘電率が３よりも小さい誘電体材料を含む。ポリイミド層はＩＭＤ層上に形成される。ポリイミド層の厚みは２０μｍより小さいが、１０μｍより小さくてもよい。ポリイミド層は、アルミ層下に直接設けられたバンプパッドをさらに含む。バンプボールはアルミ層と電気的に結合される。バンプパッドおよびバンプボールは、ともに鉛を含んでいない。
【００７１】
（第５実施形態）
本発明の第５実施形態において、半導体チップはシリコン基板中に設置されるＳＲＡＭデバイスを含む。ディープＮウェル領域はＳＲＡＭデバイスを囲む。ＳＲＡＭデバイスは、メモリチップの基板のディープＮウェル領域中に設置される。第５実施形態によるＳＲＡＭデバイス部分およびディープＮウェル領域部分は、第１実施形態（図１および図２に示す）に示すものと同じである。第５実施形態によるホウ素を含まないＩＬＤ層は基板上に形成される。ＩＬＤ層上に形成されたＩＭＤ層は、誘電率が３よりも小さい誘電体材料を含む。ポリイミド材料はＩＭＤ層上に形成される。ポリイミド材料の厚みは２０μｍより小さいが、１０μｍよりも小さくてもよい。第５実施形態によるホウ素を含まないＩＬＤ層、ＩＭＤ層およびポリイミド層の部分は第１実施形態（図８に示す）に示すものと同じでもよい。
【００７２】
図１４に示すように、第５実施形態によるＳＲＡＭデバイスはＳＲＡＭセル３９０を含む。ＳＲＡＭセル３９０は、記憶ノードＳＮ１、ＳＮ２、パスゲートトランジスタＰＧ１、ＰＧ２、インバータＩＮＶ１、ＩＮＶ２およびＭＩＭキャパシタＣ１、Ｃ２を含む。ＭＩＭキャパシタＣ１、Ｃ２は、それぞれ記憶ノードＳＮ１、ＳＮ２と電気的に結合される。キャパシタＣ２のキャパシタノード３９２は、電位Ｖ２を提供する電圧源（図示せず）と電気的に結合される。
【００７３】
（第６実施形態）
本発明の第６実施形態によるメモリチップは、シリコン基板中に設置されたＳＲＡＭデバイスを含む。ＳＲＡＭデバイスは、シリコン基板のディープＮウェル領域中に設置される。第６実施形態によるディープＮウェル領域部分は、第１実施形態（図１および図２に示す）に示すものと同じである。ホウ素を含まないＩＬＤ層は基板上に形成され、ＳＲＡＭデバイス中の半導体デバイスを絶縁する。ＩＬＤ層上に形成されるＩＭＤ層は、誘電率が３よりも小さい誘電体材料を含む。ポリイミド材料はＩＭＤ層上に形成される。ポリイミド材料の厚みは２０μｍより小さいが、１０μｍより小さくてもよい。第６実施形態のホウ素を含まないＩＬＤ層、ＩＭＤ層およびポリイミド層の部分は第１実施形態（図８に示す）に示すものと同じでもよい。
【００７４】
図１５に示すように、第６実施形態のＳＲＡＭデバイスは６Ｔ−ＳＲＡＭセル４００を含む。６Ｔ−ＳＲＡＭセル４００は、記憶ノードＳＮ１、ＳＮ２、パスゲートトランジスタＰＧ１、ＰＧ２、インバータＩＮＶ１、ＩＮＶ２および高い抵抗Ｒ１、Ｒ２を含む。抵抗Ｒ１、Ｒ２およびインバータＩＮＶ１、ＩＮＶ２の以下で述べる説明は図６および図７に示す第１実施形態と似ている。抵抗Ｒ１、Ｒ２は、それぞれ記憶ノードＳＮ２、ＳＮ１と電気的に結合される。インバータＩＮＶ１のゲート電極の非シリサイド部分は抵抗Ｒ１を含む。電流は、記憶ノードＳＮ２とインバータＩＮＶ１の出力との間の抵抗Ｒ１を通る。インバータＩＮＶ２のゲート電極の非シリサイド部分は抵抗Ｒ２を含む。電流は、記憶ノードＳＮ１とインバータＩＮＶ２の入力との間にある抵抗Ｒ２を通る。
【００７５】
（第７実施形態）
本発明の第７実施形態のＳＲＡＭチップはＳＲＡＭデバイスを備える。ＳＲＡＭデバイスはＳＲＡＭセルアレイを含む。ＳＲＡＭデバイスおよびＳＲＡＭセルアレイは、第１実施形態（図１および図２に示す）に示すものと同じでもよい。第７実施形態のＳＲＡＭセルは、図４Ａ〜図７で示す第１実施形態のものと似ていてもよい。第７実施形態のＳＲＡＭセルは記憶ノードＳＮ１、ＳＮ２、パスゲートトランジスタＰＧ１、ＰＧ２、インバータＩＮＶ１、ＩＮＶ２、ＭＩＭキャパシタＣ１、Ｃ２および抵抗Ｒ１、Ｒ２を含む。
【００７６】
第７実施形態のＳＲＡＭデバイスは、ＳＲＡＭチップ中の基板のディープＮウェル領域部分中に設置される。ホウ素を含まないＩＬＤ層は基板上に形成され、ＳＲＡＭデバイス中の半導体デバイスを絶縁する。ＩＬＤ層上に形成されたＩＭＤ層は、誘電率が３より小さい誘電体材料を含む。ポリイミド材料はＩＭＤ層上に形成される。ポリイミド材料の厚みは２０μｍより小さいが、１０μｍより小さくてもよい。ディープＮウェル領域、ホウ素を含まないＩＬＤ層、ＩＭＤ層およびポリイミド層は、それぞれ第１実施形態（図８に示す）で示すものと同じである。
【００７７】
（第８実施形態）
図１６に示すように、第８実施形態のＳＲＡＭデバイス１００はシリコン・オン・インシュレータ１１５中に設置される。一般にＳＲＡＭデバイス１００は、他の半導体デバイス（図示せず）とともにシリコン・オン・インシュレータ１１５を共用する。メモリデバイスと一緒に基板を共用する半導体デバイスは（これらだけに限定される訳ではないが）、例えばバンドギャップおよびレギュレータなどの電力分布およびレギュレータデバイス、例えばアナログおよびデジタルのＰＬＬ（Analog and Digital：ＰＬＬｓ）などのクロック発生および分散デバイス、異なる集積サイズ（例えば大規模集積回路（ＶＬＳＩ）および超大規模集積回路（ＵＬＳＩ））のＣＭＯＳ集積回路、デジタル信号処理装置、マイクロプロセッサおよび上述のデバイスの組み合わせを含む。
【００７８】
図１７は、第８実施形態によるＳＲＡＭデバイス１００を簡単に示した断面図である。図１７は、ＳＲＡＭデバイス１００を示す図１６の線１７−１７に沿った断面図である。
【００７９】
図１７に示すように、埋込み誘電体層１０３は第１実施形態によるＳＲＡＭデバイス１００下に形成されたシリコン・オン・インシュレータ１１５の一部分中に形成されている。図１７に示すように、シリコン・オン・インシュレータ１１５は、半導体層２０２と基板材料１２３との間にある埋込み誘電体層１０３が含まれる。基板材料１２３および半導体層２０２には、シリコン材料が含まれていることが望ましい。埋込み誘電体層１０３は、基板１１５のどの部分に形成されてもよく、ＳＲＡＭデバイス１００があるダイの実質部分下の近隣層を含む。埋込み誘電体層１０３は、少なくとも酸化ケイ素を含むことが望ましい。埋込み誘電体層の他の実施形態は、例えば炭化酸化物または二酸化ケイ素の水素化された酸化物成分など、他の材料を有する埋込み誘電体層を含む。
【００８０】
図１６のＳＲＡＭデバイス１００は、シリコン・オン・インシュレータ１１５中に設置された混合信号チップ中に設けられる。ここで注意しなければならないことは、混合信号チップの残りの部分が図１６に示されていない点である。ＳＲＡＭデバイス１００は、例えば、システム・オン・チップ（system on chip：ＳＯＣ）のアプリケーション上のシステム中におけるメモリチップアプリケーション（例えば、ＤＩＭＭ（Dual Inline Memory Modules）、ＳｏＤＩＭＭ（Small Outline Dual In-line Memory Modules）およびＤＤＲ（Double Data Rate）メモリなど）など、様々な半導体チップおよび半導体アプリケーション中に含むことができる。本実施形態のメモリデバイスは、あらゆる類型のウェーハ中に製作することができる。例えば、本実施形態のメモリデバイスは、砒化ガリウムウェーハ、リン化インジウムウェーハ、シリコンウェーハ、シリコンゲルマニウムウェーハ、セラミックウェーハまたは上述の材料を組み合わせたウェーハ中に製作することができる。
【００８１】
次に、図１６に示すＳＲＡＭデバイス１００のシステムレベルのアーキテクチャを説明する。制御装置１０２は、行デコーダ１０６、列デコーダ１０１および増幅／駆動ブロック１１０を制御し、２値データをＳＲＡＭセル１１２へ保存したり、ＳＲＡＭセル１１２から２値データを読み取ったりする。図１６に示すメモリアレイ１０８は、行１０９および列１１１により配列されたＳＲＡＭセル１１２を含む。ワード線ＷＬは、行１０９上のＳＲＡＭセル１１２と電気的に結合される。ビット線ＢＬおよびビット線ＢＬＢは、行１０９上のＳＲＡＭセル１１２と電気的に結合される。
【００８２】
（第９実施形態）
本発明の第９実施形態において、半導体チップはシリコン・オン・インシュレータ中に設置されたＳＲＡＭデバイスを含む。シリコン・オン・インシュレータは、下方のシリコン基板と上方のシリコン層との間に形成される埋込み誘電体層を含む。第９実施形態のシリコン・オン・インシュレータは、第８実施形態（図１６および図１７に示す）に示すものと同じである。ホウ素を含まないＩＬＤ層はシリコン・オン・インシュレータ上に形成され、ＳＲＡＭデバイス中の半導体デバイスを絶縁する。ＩＬＤ層上に形成されたＩＭＤ層は、誘電率が３よりも小さい誘電体材料を含む。第９実施形態のホウ素を含まないＩＬＤ層およびＩＭＤ層は、第１実施形態（図８に示す）で示したものと同じでもよい。ポリイミド材料はＩＭＤ層上に形成される。ポリイミド材料の厚みは２０μｍより小さいが、１０μｍより小さくてもよい。第９実施形態のポリイミド材料は、第１実施形態（図８に示す）で示すポリイミド層と同じものである。
【００８３】
図１４に示すように、第９実施形態のＳＲＡＭデバイスはＳＲＡＭセル３９０を含む。ＳＲＡＭセル３９０は、記憶ノードＳＮ１、ＳＮ２、パスゲートトランジスタＰＧ１、ＰＧ２、インバータＩＮＶ１、ＩＮＶ２およびＭＩＭキャパシタＣ１、Ｃ２を含む。ＭＩＭキャパシタＣ１、Ｃ２は、それぞれ記憶ノードＳＮ１、ＳＮ２と電気的に結合される。キャパシタノード３９２は、電位Ｖ２を提供する電圧源（図示せず）と電気的に結合される。ＭＩＭキャパシタＣ１の第２のノードは、電位Ｖ１を提供する電圧源（図示せず）と電気的に結合される。
【００８４】
（第１０実施形態）
本発明の第１０実施形態において、メモリデバイスはシリコン・オン・インシュレータ中に設置される。第１０実施形態のシリコン・オン・インシュレータは、第８実施形態に示すものと同じである（図１６および図１７に示す）。第１０実施形態のポリイミド材料は、メモリデバイス上に形成されることが望ましいが、ＳＲＡＭデバイスの部分上に形成されてもよい。ポリイミド材料の厚みは２０μｍより小さいが、１０μｍより小さくてもよい。第１０実施形態のポリイミド材料は、第１実施形態（図８に示す）で示すポリイミド層と同じものでもよい。
【００８５】
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態によるＳＲＡＭデバイスを示すレイアウト図である。
【図２】本発明の第１実施形態によるＳＲＡＭデバイスを示す断面図である。
【図３Ａ】本実施形態による複数のＮウェル領域を有するＳＲＡＭデバイスを示すレイアウト図である。
【図３Ｂ】図３Ａの線３ｂ−３ｂに沿った断面図である。
【図４Ａ】本発明の第１実施形態によるＳＲＡＭセルを示す回路図である。
【図４Ｂ】本発明の第１実施形態によるＳＲＡＭセルを示す回路図である。
【図５】本発明の第１実施形態による所定のレイアウト形状による平面図の上に図が重ねられた状態のＳＲＡＭセルを示す。
【図６】本発明の第１実施形態によるＳＲＡＭセルを示すレイアウト図である。
【図７】本発明の第１実施形態によるＳＲＡＭセルを示す斜視図である。
【図８】本発明の第１実施形態によるＳＲＡＭセルを示す断面図である。
【図９】本発明の第１実施形態によるＳＲＡＭセルを示す断面図である。
【図１０】本発明の一実施形態を示す断面図である。
【図１１】本発明の第２実施形態によるＤＲＡＭセルを示す回路図である。
【図１２】本発明の第２実施形態によるＤＲＡＭセルを示す断面図である。
【図１３】本発明の一実施形態によるＳＲＡＭセルを示す回路図である。
【図１４】本発明の一実施形態によるＳＲＡＭセルを示す回路図である。
【図１５】本発明の一実施形態によるＳＲＡＭセルを示す回路図である。
【図１６】本発明の第１０実施形態によるＳＲＡＭデバイスを示すレイアウト図である。
【図１７】本発明の第１０実施形態によるＳＲＡＭデバイスを示す断面図である。
【符号の説明】
【００８７】
１００  ＳＲＡＭデバイス、１０１  列デコーダ、１０２  制御装置、１０３  埋込み誘電体層、１０６  行デコーダ、１０７、１０７ａ、１０７ｂ、３４８  ディープＮウェル領域、１０８  メモリアレイ、１０９  行、１１０  増幅／駆動ブロック、１１１  列、１１２、３８８、３９０、４００  ＳＲＡＭセル、１１３  トランジスタ、１１５  基板、１１８  ＳＲＡＭブロック、１１９  Ｐウェル領域、１２１  Ｎウェル領域、１２３  基板材料、１２６ａ、１２８ａ、１３０ａ、１３２  ソースノード、１２６ｂ、１２８ｂ、１３０ｂ、１３８ｂ、１３９ｂ、１４０ｂ、１４４ｂ  部分、１３３ａ  入力ノード、
１３３ｂ、１３４ｂ、１３５ｂ  ゲートノード領域、１３４ａ、１３５ａ、１６０ａ  ゲートノード、１３８  出力ノード、１３８ａ、１３９ａ、１４４ａ、３４２ａ  ドレインノード、１４０ａ  出力、１４２ａ、１４８ａ、１５６ａ  ノード、１４２ｂ  シリサイド化部分、１４６ａ、１５２ａ、１５８ａ  電極、１４６ｂ、１５２ｂ、１５８ｂ、１６０ｂ  埋込みワイヤ、１４８ｂ  接続領域、１５６ｂ  ゲート端、２０２  半導体層、２１１  シャロートレンチ分離構造、２１４、３０４、３２６、３５４ｂ  ゲート電極、２１５  ゲート構造、２１６  ゲート誘電体層、２１７  スペーサ、２１８  チャネル領域、２１９  ＩＬＤ層、２２１  ＩＭＤ層、２２４、２２７、２２８  層、２２５、２５８、２６０、２６２、２６４  誘電体層、２３０、３６０  金属ワイヤ、２３２  バイア、２３５  導電層、２４０、３６２  ポリイミド層、２４１、３７０  ワイヤ、２４２、３６６  バンプパッド、２４３、３６４  厚み、２４４、３６８  バンプボール、２４５、３６７  アルミ層、３０１  領域、３０３  矢印、３０９、３１０  ｐ型拡散領域、３２２、３２３  キャパシタ誘電体材料、３４０  ＤＲＡＭセル、３４２  共用ドレイン拡散領域、３４２ｂ、３５２ｂ、３８０  ｎ型拡散領域、３４６  ｐ型ウェル、３５０  シリコン基板、３５２ａ  ソースノード、３５６ｂ  上部極板、３５８ｂ  下部極板、３６９  誘電体材料、３９２  キャパシタノード、ＢＬ、ＢＬＢ  ビット線、Ｃ１、Ｃ２、Ｃ３  キャパシタ、ＩＮＶ１、ＩＮＶ２  インバータ、Ｍ１  金属層、ＰＤ１、ＰＤ２  プルダウントランジスタ、ＰＧ１、ＰＧ２、Ｐ３  パスゲートトランジスタ、ＰＵ１、ＰＵ２  プルアップトランジスタ、Ｒ１、Ｒ２、Ｒ２ａ  抵抗、Ｒ２ｂ  抵抗部分、ＳＮ１、ＳＮ２  記憶ノード、ＷＬ  ワード線、ＶＩＡ１２  バイア層、Ｖ１、Ｖ２、Ｖ３  電位
【図１】
2006140490.tif 000003
【図２】
2006140490.tif 000004
【図３Ａ】
2006140490.tif 000005
【図３Ｂ】
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【図４Ａ】
2006140490.tif 000007
【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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