(57)【要約】【課題】  コラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、個々のコラムＡＤＣ回路間の特性のばらつきに起因する出力画像の劣化を防止する。【解決手段】  受光ピクセル２２ａの列毎にコラムＣＤＳ４１およびコラムＡＤＣ４２からなるコラム読み出し回路４０を設けたコラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、遮光領域に存在する遮光ピクセル２１ａのデジタル出力４２ｄを保持するブラックライン用ラッチ５０ｂと、通常の受光ピクセル２２ａのデジタル出力４２ｄを保持する通常ライン用ラッチ５０ｃからなるラッチアレイ５０と、通常ライン用ラッチ５０ｃとブラックライン用ラッチ５０ｂの差分をとってデジタル出力４２ｅとして出力する減算器５１を設け、個々のコラム読み出し回路４０間の特性のバラツキに起因するコラムオフセットをキャンセルして、縦縞等のノイズによる出力画像の劣化を防止する。【選択図】図１
2006020173.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子が行および列方向に二次元的に配列された撮像領域の一部に遮光領域が形成され、前記列毎に個々の前記光電変換素子から出力される光検出信号をデジタル信号に変換する読み出し回路を備えた撮像装置であって、
前記遮光領域の前記光電変換素子に対応して出力された前記デジタル信号を保持する記憶装置と、
前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号と、前記記憶装置に保持された値との差分を演算する差分演算装置と、
を含むことを特徴とする撮像装置。
【請求項２】
請求項１記載の撮像装置において、前記記憶装置は、個々の前記列毎に、前記デジタル信号の個々のビット値毎に設けられた複数のラッチ回路からなることを特徴とする撮像装置。
【請求項３】
請求項１記載の撮像装置において、前記記憶装置は、前記行方向の１行分の複数の前記光電変換素子に対応した複数の前記デジタル信号を保持するランダムアクセスメモリからなることを特徴とする撮像装置。
【請求項４】
請求項１記載の撮像装置において、
前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値または最小値を記憶する第２記憶装置と、
前記最大値または最小値と前記デジタル信号の差分を演算して前記記憶装置に格納する第２差分演算器と、
前記記憶装置に格納された値と前記第２記憶装置に格納された前記最大値または最小値とを加算して元の前記デジタル信号を復元して前記差分演算器に入力する加算演算器と、
をさらに備えたことを特徴とする撮像装置。
【請求項５】
請求項１記載の撮像装置において、
前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値および最小値の中央値を記憶する第２記憶装置と、
前記中央値と前記デジタル信号の差分を演算して前記記憶装置に格納する第２差分演算器と、
前記記憶装置に格納された値と前記第２記憶装置に格納された前記中央値とを加算して元の前記デジタル信号を復元して前記差分演算器に入力する加算演算器と、
をさらに備えたことを特徴とする撮像装置。
【請求項６】
請求項１記載の撮像装置において、前記読み出し回路は、個々の光電変換素子から出力される前記光検出信号のノイズを除去する相関二重サンプリング回路と、前記相関二重サンプリング回路からの出力を前記デジタル信号に変換するアナログ／デジタル変換回路と、を含むことを特徴とする撮像装置。
【請求項７】
複数の光電変換素子が行および列方向に二次元的に配列された撮像領域の一部に遮光領域が形成され、前記列毎に個々の前記光電変換素子から出力される光検出信号をデジタル信号に変換する読み出し回路を備えた撮像装置の制御方法であって、
前記遮光領域の前記光電変換素子に対応して出力された前記デジタル信号を保持する第１ステップと、
前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号と、前記第１ステップで保持された値との差分を演算する第２ステップと、
を含むことを特徴とする撮像装置の制御方法。
【請求項８】
請求項７記載の撮像装置の制御方法において、前記第１ステップでは、保持した前記遮光領域の前記光電変換素子に対応した前記デジタル信号を１フレーム毎に更新することを特徴とする撮像装置の制御方法。
【請求項９】
請求項７記載の撮像装置の制御方法において、
前記第１ステップでは、前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値または最小値と、前記最大値または最小値と前記デジタル信号の差分として得られる基準値を記憶し、
前記第２ステップでは、前記基準値と前記最大値または最小値とを加算して前記遮光領域の元の前記デジタル信号に復元して、前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号との差分を演算することを特徴とする撮像装置の制御方法。
【請求項１０】
請求項７記載の撮像装置の制御方法において、
前記第１ステップでは、前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値および最小値の中央値と、前記中央値と前記デジタル信号の差分として得られる基準値を記憶し、
前記第２ステップでは、前記基準値と前記中央値とを加算して前記遮光領域の元の前記デジタル信号に復元して、前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号との差分を演算することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像技術に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体）イメージセンサ等の撮像装置に適用して有効な技術に関する。
【背景技術】
【０００２】
たとえば、ＣＣＤ（Charge Coupled Device：電荷結合素子）イメージセンサに比較して、周辺の画像処理回路との製造プロセスや動作電圧等の整合性がよく、撮像素子部分と画像処理回路やコントローラなどを１チップに集積することが容易である等の観点から、ＣＭＯＳイメージセンサが注目されている。
【０００３】
このＣＭＯＳイメージセンサは、個々の画素部位において光電変換素子のみならず変換信号の増幅も行う構成であるため、光電変換信号の伝送過程でのノイズに強いという利点があるが、個々の画素部位における増幅器の特性のバラツキに起因する固定パターンノイズが問題となる。
【０００４】
このため、直交する行（row：ロー）および列（column：コラム）方向に二次元的に配列された複数の画素の内、コラム方向の画素の組単位に、ＣＤＳ（相関二重サンプリング）回路やＡＤＣ（アナログ−デジタル変換）回路をコラム数分だけ並列に並べて配置した構成の、いわゆるコラムＡＤＣ方式により、固定パターンノイズを低減する構成が知られている。
【０００５】
ところが、このコラムＡＤＣ方式では、コラム間のＡＤＣ回路等のばらつき（コラムオフセット）に起因して出力画像に縦縞が見えてしまう、という技術的課題があった。
この対策として、コラムオフセットをキャンセルする為に、カラムＡＤＣの回路構成を２系統にして各系統間のバラツキをキヤンセルすることも考えられるが、個々の画素を構成する素子のバラツキに起因する、もともとの主信号系統のバラツキはキャンセルできない。
【０００６】
なお、ＣＭＯＳイメージセンサについては、たとえば、特許文献１には、状態マシンを利用したイメージセンサ全体の動作の診断や管理を行うとともに、コラムＣＤＳについては、処理信号をデジタル化することで対処する技術が開示されている。
【特許文献１】特開平１１−３３１８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、二次元的に配列された複数の画素の行あるいは列単位に光電変換信号の読み出し処理回路を配置した構成の撮像装置において、個々の読み出し処理回路間の特性のばらつきに起因する出力画像の劣化を防止することが可能な技術を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点は、複数の光電変換素子が行および列方向に二次元的に配列された撮像領域の一部に遮光領域が形成され、前記列毎に個々の前記光電変換素子から出力される光検出信号をデジタル信号に変換する読み出し回路を備えた撮像装置であって、
前記遮光領域の前記光電変換素子に対応して出力された前記デジタル信号を保持する記憶装置と、
前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号と、前記記憶装置に保持された値との差分を演算する差分演算装置と、
を含む撮像装置を提供する。
【０００９】
本発明の第２の観点は、複数の光電変換素子が行および列方向に二次元的に配列された撮像領域の一部に遮光領域が形成され、前記列毎に個々の前記光電変換素子から出力される光検出信号をデジタル信号に変換する読み出し回路を備えた撮像装置の制御方法であって、
前記遮光領域の前記光電変換素子に対応して出力された前記デジタル信号を保持する第１ステップと、前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号と、前記第１ステップで保持された値との差分を演算する第２ステップと、を含む撮像装置の制御方法を提供する。
【００１０】
本発明では、遮光領域の行方向の１行の光電変換素子からなるオプティカルブラックラインの個々の読み出し回路を経た読出し値をディジタルデータで記憶装置に保持しておき、以降、受光領域の光電変換素子からの読出し時に、その時の純粋な読出し値から、記憶装置に保持しておいた各列のデータを差し引いた差分を画像データとする。記憶装置に格納してある遮光領域の読み出し値は、個々の読み出し回路間のばらつきであるコラムオフセットを含んでおり、受光領域の光電変換素子の読出し値にもコラムオフセットが含まれているため、両者の差分を出力することで、コラムオフセットをキャンセルできる。
【００１１】
このため、コラムオフセットに起因して出力画像に縦縞模様等のノイズが発生することがなくなり、画質の劣化を防止できる。
また、たとえば画素の列毎に設けられた個々の読み出し回路を複数系統にする必要もなく、回路規模が増大することもない。
【発明の効果】
【００１２】
本発明によれば、二次元的に配列された複数の画素の行あるいは列単位に光電変換信号の読み出し処理回路を配置した構成の撮像装置において、個々の読み出し処理回路間の特性のばらつきに起因する出力画像の劣化を防止することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態である撮像装置の制御方法を実施する撮像装置の構成の一部を取り出して示すブロック図であり、図２は、本第１の実施の形態の撮像装置の全体構成の一例を示す概念図、図３は、本第１の実施の形態の撮像装置の一部を取り出して示す概念図、図４および図５は、本発明の各実施の形態の撮像装置の作用の一例を示す線図である。
【００１４】
図２に例示されるように、本第１の実施の形態の撮像装置１０は、各々が光電変換素子を含む複数の画素が行および列方向に二次元的に配列形成されたピクセルアレイ２０と、このピクセルアレイ２０からの映像信号の読み出しを行うための垂直同期走査回路３１および水平同期走査回路３２と、複数の画素の列単位に設けられたコラム読み出し回路４０と、ラッチアレイ５０および、このラッチアレイ５０にバス５２を介して接続される減算器５１と、画像プロセッサ９０を備えている。なお、図２の例では、画像プロセッサ９０を撮像装置１０の内部に一体に設けた例を示しているが、撮像装置１０の外に別個に設けるようにしてもよい。
【００１５】
図３に例示されるように、ピクセルアレイ２０は、撮影対象からの光が入射する受光領域２０ａと、この受光領域２０ａの周辺部に設けられ、当該受光領域２０ａの一部を額縁状に遮光膜で覆うことで形成された遮光領域２０ｂからなる。
【００１６】
このため、遮光領域２０ｂにおける行方向の１行はオプティカルブラックライン２１と呼ばれ、当該オプティカルブラックライン２１内のすべての画素は、常に光があたらない遮光ピクセル２１ａとなっている。
【００１７】
一方、受光領域２０ａにおける行方向の１行は受光ライン２２とよばれ、受光ライン２２内のすべての画素（両端の遮光領域２０ｂの部分を除く）は、撮像に寄与する受光ピクセル２２ａとなっている。
【００１８】
特に図示しないが、二次元的に配列された個々の画素部（遮光ピクセル２１ａおよび受光ピクセル２２ａ）は、入射する光を電気信号に変換するフォトダイオードと、このフォトダイオードの出力を増幅するトランジスタを含んでおり、ＣＭＯＳプロセスで製造される。
【００１９】
複数の画素の列単位に設けられた複数のコラム読み出し回路４０の各々は、当該列内に含まれる遮光ピクセル２１ａまたは受光ピクセル２２ａから出力される光電変換信号を処理する順に配列されたコラムＣＤＳ４１およびコラムＡＤＣ４２を含んでいる。
【００２０】
コラムＣＤＳ４１は、光電変換信号の入力側のアンプ４１ａと、出力側のアンプ４１ｂと、これらの間に設けられたクランプ容量４１ｃおよび当該クランプ容量４１ｃの図示しない基準電位への接続を制御する制御スイッチ４１ｄを備えている。そして、画素から出力される光電変換信号に含まれるノイズを、相関二重サンプリングによって除去する動作を行う。
【００２１】
すなわち、ピクセルアレイ２０における個々の画素のリセットに同期して制御スイッチ４１ｄを閉じることにより、リセット時のオフセット電圧をクランプ容量４１ｃに保持し、光電変換信号の入力時には制御スイッチ４１ｄを開くことで、クランプ容量４１ｃは光電変換信号からオフセット電圧を相殺した電位となり、この信号がアンプ４１ｂを経て後段のコラムＡＤＣ４２に入力される。
【００２２】
コラムＡＤＣ４２は、コラムＣＤＳ４１から出力された光電変換信号とランプ波形信号４２ｂ、クロック信号４２ｃを入力として、光電変換信号をディジタルデータに変換する動作を行うコンパレータ４２ａを備えている。
【００２３】
すなわち、コンパレータ４２ａは、光電変換信号および、経時的に漸減または漸増する傾斜したランプ波形信号４２ｂの、二つの信号が同期して入力される入力時刻から、両者のレベルがクロスするまでの時間をクロック信号４２ｃが計数し、この計数値を当該光電変換信号のレベル（画素の輝度）の大小を示す、所定のビット幅のデジタル出力４２ｄとしてシリアルに出力する。
【００２４】
コラム読み出し回路４０の後段に設けられたラッチアレイ５０は、コラムＡＤＣ４２からシリアルに出力されるデジタル出力４２ｄに同期してカウントされるカウンタ５０ａと、このカウンタ５０ａのカウント値に同期してデジタル出力４２ｄの１ビットを取り込むブラックライン用ラッチ５０ｂおよび通常ライン用ラッチ５０ｃの組が、デジタル出力４２ｄのビット幅の数だけ設けられている。
【００２５】
そして、オプティカルブラックライン２１に属する遮光ピクセル２１ａに対応するデジタル出力４２ｄの各ビットはブラックライン用ラッチ５０ｂに保持され、受光ライン２２に属する受光ピクセル２２ａに対応するデジタル出力４２ｄの各ビットは通常ライン用ラッチ５０ｃに保持される。
【００２６】
ブラックライン用ラッチ５０ｂおよび通常ライン用ラッチ５０ｃは、バス５２を介して減算器５１に接続されている。そして、複数のブラックライン用ラッチ５０ｂに保持されたビット列と、複数の通常ライン用ラッチ５０ｃに保持されたビット列は、バス５２を介して減算器５１に出力され、この減算器５１にてこれらのビット列の減算を行うことで、通常ライン用ラッチ５０ｃに保持されている受光ピクセル２２ａのデータから、ブラックライン用ラッチ５０ｂに保持されている遮光ピクセル２１ａのデータを減算し、ピクセルアレイ２０における複数の画素の列毎に配置された複数のコラム読み出し回路４０の各々における回路特性のバラツキ（コラムオフセット）をキヤンセルしてデジタル出力４２ｅとして、後段の画像プロセッサ９０に出力される。
【００２７】
画像プロセッサ９０は、撮像装置１０の全体の動作を制御して、本実施の形態におけるコラム読み出し回路４０のコラムオフセットのキャンセルを実現する機能、さらには、減算器５１から出力されたデジタル出力４２ｅを、ＹＵＶ、ＹＣｂＣｒ、ＲＧＢ等の任意の規格の画像信号に変換して出力する機能を備えている。
【００２８】
以下、図４および図５の線図、ならびに図６のフローチャート等を参照して、本実施の形態のラッチアレイ５０の作用の一例について説明する。
ピクセルアレイ２０における撮像操作では、垂直同期信号ＶＳＹＮＣに同期した水平同期走査回路３２による行単位の上から下への走査と、行単位にコラム読み出し回路４０で処理される複数の画素データの水平同期走査回路３２による列方向の走査（転送処理）を１画面（１フレーム）分出力する操作が所定の周期で反復される。
【００２９】
図４に示されるように、垂直同期信号ＶＳＹＮＣは、１フレームの上下の両端部の遮光領域２０ｂの期間、すなわち１フレームの切替契機でオン（“Ｈ”レベル）になり、受光領域２０ａでオフ（“Ｌ”レベル）になる。水平直同期信号ＡＶＨは、この逆であり、受光領域２０ａの期間でオンになる。
【００３０】
水平直同期信号ＡＶＨがオフの期間で各画素のリセットが行われ、図５の上側に示されるように、コラムＣＤＳ４１の制御スイッチ４１ｄの開閉タイミングを示すＣＤＳクランプ信号ＣＤＳＣＬＰは、水平直同期信号ＡＶＨがオフの期間でオンになることにより、個々の画素における固定ノイズ除去のために、制御スイッチ４１ｄを閉じて、クランプ容量４１ｃにノイズ電位を保持させる処理が行われ、水平直同期信号ＡＶＨがオンの期間に各画素から光電変換信号を取り込んで個々の画素の固定ノイズをコラムＣＤＳ４１で除去する相関二重サンプリング処理が行われる。
【００３１】
そして、図６のフローチャートに示されるように、本実施の形態の場合、垂直同期信号ＶＳＹＮＣがオンか否か、すなわちフレームの切替契機か判別し（ステップ２０１）、オンの期間にオプティカルブラックライン２１に含まれる各列の遮光ピクセル２１ａをコラム読み出し回路４０にて並行処理して（ステップ２０２）、そのデジタル出力４２ｄ（画素データＢ）を、それぞれのラッチアレイ５０のブラックライン用ラッチ５０ｂに格納し（ステップ２０３）、水平直同期信号ＡＶＨがオンの期間に受光ライン２２（複数の受光ピクセル２２ａ）を上から下へと順に取り込んでコラム読み出し回路４０にてデジタル化処理し、そのデジタル出力４２ｄ（画素データＡ）をラッチアレイ５０の通常ライン用ラッチ５０ｃに保持し（ステップ２０４）、減算器５１にて各列における遮光ピクセル２１ａと受光ピクセル２２ａのデジタル出力４２ｄの差分（Ａ−Ｂ）を減算器５１にて演算する（ステップ２０５）処理を反復することで、個々のコラム読み出し回路４０に固有の回路特性のバラツキ（コラムオフセット）をキャンセルする。
【００３２】
このように、本実施の形態では、ピクセルアレイ２０における個々の列毎にコラム読み出し回路４０を設ける構成において、オプティカルブラックライン２１における遮光ピクセル２１ａの光電変換信号と、受光ライン２２における受光ピクセル２２ａの光電変換信号の差分をラッチアレイ５０および減算器５１にて演算して画像プロセッサ９０に出力することで、個々のコラム読み出し回路４０における動作特性のバラツキ（コラムオフセット）の影響を、受光ピクセル２２ａの光電変換信号から除去できる。
【００３３】
すなわち、各列では、遮光ピクセル２１ａおよび受光ピクセル２２ａの各々の光電変換信号は、当該列のコラム読み出し回路４０に固有の動作特性のバラツキに起因するコラムオフセットを含んだ状態で出力されるので、両者の差分をラッチアレイ５０および減算器５１を用いて演算することで、受光ピクセル２２ａの光電変換信号に含まれるコラムオフセットを除去でき、撮像装置１０から出力される画像に縦縞が生じる等の画質の低下を確実に防止できる。
【００３４】
また、フレームの切り替わりの都度、ブラックライン用ラッチ５０ｂにおける遮光ピクセル２１ａのデジタル出力４２ｄを更新するので、温度等の経時変化が基準となる遮光ピクセル２１ａと受光ピクセル２２ａの双方に反映されるので、当該温度変化による遮光ピクセル２１ａや受光ピクセル２２ａの固定パターンノイズやコラムオフセットもキャンセルされ、環境等の経時変化に影響されることなく、個々のコラム読み出し回路４０間の特性のばらつきに起因する出力画像の劣化を防止することが可能となる。
【００３５】
また、コラムオフセットをキャンセルするために、カラムＣＤＳ回路４０を複数並列に設ける必要もなく、回路規模が増大することもない。
次に、本発明の第２の実施の形態について、図７、図８および図９を参照して説明する。
【００３６】
図７は、本発明の第２の実施の形態である撮像装置の一部を取り出して示す概念図であり、図８は、その全体構成の一例を示す概念図、図９は、その動作を示すフローチャートである。
【００３７】
この第２の実施の形態では、オプティカルブラックライン２１の遮光ピクセル２１ａの光電変換信号のデータを記憶装置７０に格納して保持し、受光ピクセル２２ａの処理時に読み出して、減算器７１にて受光ピクセル２２ａのデータから減算する点が、上述の第１の実施の形態と異なっている。
【００３８】
以下では、第１の実施の形態と異なる部分を説明し、共通する部分は共通の符号を付して、重複した説明は割愛する。
すなわち、この第２の実施の形態では、コラム読み出し回路４０の後段に配置されたラッチアレイ６０と、半導体メモリからなるＲＡＭ（Random Access Memory）等で構成される記憶装置７０と、減算器７１と、ラッチアレイ６０と記憶装置７０および減算器７１を接続するバス６３を含んでいる。
【００３９】
記憶装置７０の容量は、ピクセルアレイ２０の画素数が、横方向がＨドット、縦方向がＶドット、１画素の光電変換信号のデジタル値のビット幅がＮビットの場合、Ｎビット×Ｈワードあればよい。
【００４０】
ラッチアレイ６０は、行の現在の画素の光電変換信号のデータを記憶装置７０に格納する処理と、後続の行の画素の処理を並行して連続的に行うためのバッファとして機能するために、１ビットの第１段ラッチ６１と、１ビットの第２段ラッチ６２からなるペアが、コラム読み出し回路４０におけるデジタル出力４２ｄのビット数分だけ設けられた構成となっている。
【００４１】
そして、デジタル出力４２ｄのビット列は、クロック信号４２ｃに同期したカウント信号ｃｏｕｎｔ０〜ｃｏｕｎｔｎ−１に応じて個々の第１段ラッチ６１に取り込まれ、この第１段ラッチ６１のビットデータは、クロック信号４２ｃに同期したラッチ信号（ｌａｔｃｈ）に応じて第２段ラッチ６２に移動され、水平同期走査回路３２の水平シフトレジスタ信号ＨＳＲに同期して、一括してバス６３を経由して記憶装置７０あるいは減算器７１に転送される。
【００４２】
以下、本第２の実施の形態の作用について説明する。図９のフローチャートに例示されるように、ピクセルアレイ２０の１フレームの切替契機（図４のＲＡＭ読み書き信号ＲＡＭ＿ＷＲがオン）で（ステップ２１１）、オプティカルブラックライン２１の各列の遮光ピクセル２１ａの光電変換信号が個々のコラム読み出し回路４０で処理され（ステップ２１２）、デジタル出力４２ｄ（画素データＢ）としてラッチアレイ６０、バス６３を経由して記憶装置７０に格納される（ステップ２１３）。
【００４３】
その後、水平直同期信号ＡＶＨに同期して、受光ライン２２の各列の受光ピクセル２２ａの光電変換信号が各列のコラム読み出し回路４０に入力されて処理され、デジタル出力４２ｄ（画素データＡ）としてラッチアレイ６０、バス６３を経由して減算器７１に転送され（ステップ２１４）、この転送と同期して同じ列の遮光ピクセル２１ａのデータ（ＲＡＭＯ）が記憶装置７０から減算器７１に読み出され、両者の差分（Ａ−Ｂ）が演算され（ステップ２１５）、コラムオフセットが除去されたデジタル出力４２ｅが演算結果として後段の画像プロセッサ９０に出力される処理が水平直同期信号ＡＶＨがオンの１フレーム分、反復される。
【００４４】
このように、本第２の実施の形態の場合には、遮光ピクセル２１ａのデータを保持するための記憶装置７０を、コラム読み出し回路４０とは別に設けたので、コラム読み出し回路４０に連なるラッチアレイ６０の規模を削減できる。
【００４５】
すなわち、コラム読み出し回路４０を各列単位に配置する関係から、ピクセルアレイ２０における行方向の１画素の幅に、コラム読み出し回路４０やラッチアレイ６０等の回路の配置領域の幅寸法が制約されるが、本第２の実施の形態では、ラッチアレイ６０の回路規模の削減により、コラム読み出し回路４０およびラッチアレイ６０等の回路要素の配置幅が増大せず、画素ピッチの削減による画素数の増大を容易に実現することができる。
【００４６】
次に、本発明の第３の実施の形態について、図１０、図１１および図１２を参照して説明する。
図１０は、本発明の第３の実施の形態である撮像装置の一部を取り出して示す概念図であり、図１１は、その作用を説明するタイミング図、図１２は、その動作を示すフローチャートである。
【００４７】
この第３の実施の形態では、バス６３と記憶装置７０の間に、遮光ピクセル２１ａの光電変換信号のデジタル出力４２ｄを処理するためのオフセット算出回路８０を備えた点が、上述の第２の実施の形態と異なっている。
【００４８】
すなわち、この第３の実施の形態では、遮光ピクセル２１ａのデジタル出力４２ｄをそのまま記憶装置７０に格納するのではなく、当該デジタル出力４２ｄの最大値もしくは最小値との差分をオフセット算出回路８０を用いて演算することで、データ量を削減した後に、記憶装置７０に格納し、読み出し時に元の値に復元して利用する例を示す。
【００４９】
オフセット算出回路８０は、デジタル出力４２ｄのビット幅を持つフリップフロップ等からなる記憶装置８１、記憶装置８１の格納値とバス６３から到来するデジタル出力４２ｄの大小比較を行う比較器８２、記憶装置８１の値とバス６３から到来するデジタル出力４２ｄの差分をとる減算器８３、記憶装置７０から読み出されたデータと記憶装置８１の値を加算することで元のデジタル出力４２ｄの値を復元する加算器８４、を含んでいる。
【００５０】
そして、後述の最大／最小値の探索処理のための最初の遮光ピクセル２１ａの読み出し処理では、オプティカルブラックライン２１に含まれる個々の遮光ピクセル２１ａの出力を配列方向に順次読み出して記憶装置８１に格納し、後続の遮光ピクセル２１ａの出力との大小関係を比較器８２で判定し、記憶装置８１の値が後続の値よりも小さい場合は、後続の値で記憶装置８１の内容を上書きする処理を行うことで、最終的に記憶装置８１には、最大値が残る。記憶装置８１に最小値を残したい場合は、比較器８２での大小の判定を逆にすればよい。
【００５１】
このように、本実施の形態の場合、記憶装置７０に遮光ピクセル２１ａのデータを格納する前に、最大または最小値を探索するためのオプティカルブラックライン２１の読み出し処理が必要となる。
【００５２】
すなわち、図１１に示されるように、フレームの切替契機で読み出された最初のオプティカルブラックライン２１のデジタル出力４２ｄについて、水平直同期信号ＡＶＨがオンの１フレームの間に最大値または最小値を探索して記憶装置８１に格納する処理が行われ（図４のＲＡＭ読み書き信号ＲＡＭ＿ＷＲがオン）、次のフレームの切替契機で読み出されたオプティカルブラックライン２１のデジタル出力４２ｄと最大または最小値との差分をとって記憶装置７０に格納する処理が行われ（図４のＲＡＭ読み書き信号ＲＡＭ＿ＷＲがオン）、次のフレームの処理で、記憶装置７０から読み出した遮光ピクセル２１ａのデータと、受光ピクセル２２ａのデジタル出力４２ｄの差分をとってコラムオフセットをキャンセルする処理が行われる。
【００５３】
この一連の処理を図１２のフローチャートにて説明する。すなわち、フレームの切替契機で（ステップ２２１）、オプティカルブラックライン２１のデジタル出力４２ｄのオフセット算出回路８０への出力を行い（ステップ２２２）、最大または最小値を検出して記憶装置８１に格納し（ステップ２２３）、次のフレーム切替契機で、再度、オプティカルブラックライン２１のデジタル出力４２ｄの取り込みを行い（ステップ２２４）、個々の遮光ピクセル２１ａのデジタル出力４２ｄ（画素データＢ）と、記憶装置８１の最大または最小値との差分（ΔＢ）を減算器８３で演算して記憶装置７０に格納する（ステップ２２５）。
【００５４】
その後、通常の受光ライン２２の個々の受光ピクセル２２ａのデジタル出力４２ｄ（画素データＡ）の処理を行うとともに（ステップ２２６）、オフセット算出回路８０では、対応する遮光ピクセル２１ａの値（ΔＢ）を記憶装置７０から読み出して記憶装置８１の値と加算することで、遮光ピクセル２１ａの元の画素データＢを復元し（ステップ２２７）、減算器７１にて差分（Ａ−Ｂ）を演算して受光ピクセル２２ａの画素データＡのコラムオフセットをキャンセルして（ステップ２２８）、デジタル出力４２ｅとして後段の画像プロセッサ９０に出力する。
【００５５】
このように、本第３の実施の形態では、オプティカルブラックライン２１に含まれる複数の遮光ピクセル２１ａのデジタル出力４２ｄの最大または最小値を基準値として求め、遮光ピクセル２１ａのデジタル出力４２ｄの値と、この基準値との差分を記憶装置７０に格納するので、遮光ピクセル２１ａのデジタル出力４２ｄのデータを格納するための記憶装置７０の容量を削減することができる。
【００５６】
したがって、撮像装置１０の回路規模の増大を招くことなく、個々のコラム読み出し回路４０間の特性のばらつきに起因する出力画像の劣化を防止することが可能となる。
上述の例では、最大または最小値を基準値とする場合を例示したが、最大値と最小値の中央値を基準値として記憶装置８１に格納してもよい。
【００５７】
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
（付記１）
複数の光電変換素子が行および列方向に二次元的に配列された撮像領域の一部に遮光領域が形成され、前記列毎に個々の前記光電変換素子から出力される光検出信号をデジタル信号に変換する読み出し回路を備えた撮像装置であって、
前記遮光領域の前記光電変換素子に対応して出力された前記デジタル信号を保持する記憶装置と、
前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号と、前記記憶装置に保持された値との差分を演算する差分演算装置と、
を含むことを特徴とする撮像装置。
【００５８】
（付記２）
付記１記載の撮像装置において、前記記憶装置に保持された前記遮光領域の前記光電変換素子に対応した前記デジタル信号は、１フレーム毎に更新されることを特徴とする撮像装置。
【００５９】
（付記３）
付記１記載の撮像装置において、前記記憶装置は、個々の前記列毎に、前記デジタル信号の個々のビット値毎に設けられた複数のラッチ回路からなることを特徴とする撮像装置。
【００６０】
（付記４）
付記１記載の撮像装置において、前記記憶装置は、前記行方向の１行分の複数の前記光電変換素子に対応した複数の前記デジタル信号を保持するランダムアクセスメモリからなることを特徴とする撮像装置。
【００６１】
（付記５）
付記１記載の撮像装置において、
前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値または最小値を記憶する第２記憶装置と、
前記最大値または最小値と前記デジタル信号の差分を演算して前記記憶装置に格納する第２差分演算器と、
前記記憶装置に格納された値と前記第２記憶装置に格納された前記最大値または最小値とを加算して元の前記デジタル信号を復元して前記差分演算器に入力する加算演算器と、
をさらに備えたことを特徴とする撮像装置。
【００６２】
（付記６）
付記１記載の撮像装置において、
前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値および最小値の中央値を記憶する第２記憶装置と、
前記中央値と前記デジタル信号の差分を演算して前記記憶装置に格納する第２差分演算器と、
前記記憶装置に格納された値と前記第２記憶装置に格納された前記中央値とを加算して元の前記デジタル信号を復元して前記差分演算器に入力する加算演算器と、
をさらに備えたことを特徴とする撮像装置。
【００６３】
（付記７）
付記１記載の撮像装置において、前記読み出し回路は、個々の光電変換素子から出力される前記光検出信号のノイズを除去する相関二重サンプリング回路と、前記相関二重サンプリング回路からの出力を前記デジタル信号に変換するアナログ／デジタル変換回路と、を含むことを特徴とする撮像装置。
【００６４】
（付記８）
付記１記載の撮像装置において、前記撮像装置は、ＣＭＯＳイメージセンサであることを特徴とする撮像装置。
【００６５】
（付記９）
複数の光電変換素子が行および列方向に二次元的に配列された撮像領域の一部に遮光領域が形成され、前記列毎に個々の前記光電変換素子から出力される光検出信号をデジタル信号に変換する読み出し回路を備えた撮像装置の制御方法であって、
前記遮光領域の前記光電変換素子に対応して出力された前記デジタル信号を保持する第１ステップと、
前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号と、前記第１ステップで保持された値との差分を演算する第２ステップと、
を含むことを特徴とする撮像装置の制御方法。
【００６６】
（付記１０）
付記９記載の撮像装置の制御方法において、前記第１ステップでは、保持した前記遮光領域の前記光電変換素子に対応した前記デジタル信号を１フレーム毎に更新することを特徴とする撮像装置の制御方法。
【００６７】
（付記１１）
付記９記載の撮像装置の制御方法において、前記第１ステップでは、前記デジタル信号をビット単位にラッチし、前記第２ステップでは、ラッチされたビット単位に差分を演算することを特徴とする撮像装置の制御方法。
【００６８】
（付記１２）
付記９記載の撮像装置の制御方法において、前記第１ステップでは、前記行方向の１行分の複数の前記光電変換素子に対応した複数の前記デジタル信号をランダムアクセスメモリに保持し、前記第２ステップでは、前記１行分の複数の前記光電変換素子の各々について対応する前記デジタル信号を前記ランダムアクセスメモリから読み出して前記差分を演算することを特徴とする撮像装置の制御方法。
【００６９】
（付記１３）
付記９記載の撮像装置の制御方法において、
前記第１ステップでは、前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値または最小値と、前記最大値または最小値と前記デジタル信号の差分として得られる基準値を記憶し、
前記第２ステップでは、前記基準値と前記最大値または最小値とを加算して前記遮光領域の元の前記デジタル信号に復元して、前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号との差分を演算することを特徴とする撮像装置の制御方法。
【００７０】
（付記１４）
付記９記載の撮像装置の制御方法において、
前記第１ステップでは、前記遮光領域の前記光電変換素子に対応した前記デジタル信号の最大値および最小値の中央値と、前記中央値と前記デジタル信号の差分として得られる基準値を記憶し、
前記第２ステップでは、前記基準値と前記中央値とを加算して前記遮光領域の元の前記デジタル信号に復元して、前記遮光領域以外の受光領域の前記光電変換素子に対応して出力された前記デジタル信号との差分を演算することを特徴とする撮像装置の制御方法。
【００７１】
（付記１５）
付記９記載の撮像装置の制御方法において、前記撮像装置は、ＣＭＯＳイメージセンサであることを特徴とする撮像装置の制御方法。
【００７２】
（付記１６）
コラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、遮光領域のオプティカルブラックラインの読み出し値をＲＡＭに格納しておき、前記遮光領域以外の受光領域の有効ピクセルの読み出し値と、前記遮光領域のオプティカルブラックラインの読み出し値との差分を前記有効ピクセルからの読み出し値として出力する機能を備えたことを特徴とするＣＭＯＳイメージセンサ。
【００７３】
（付記１７）
１コラムあたり１系統の読出し回路構成にして、遮光領域のオプティカルブラックラインの読み出し値を１フレームの間だけ保持し、前記遮光領域以外の受光領域の有効画素の読み出し値から、保持しておいた前記オプティカルブラックラインの読み出し値を差し引いて、残った差分を前記有効画素の出力値とする機能を備えたことを特徴とするＣＭＯＳイメージセンサ。
【００７４】
（付記１８）
付記１７記載のＣＭＯＳイメージセンサにおいて、前記遮光領域のオプティカルブラックラインの読み出し値を保持しておく手段として、ＲＡＭを用いることを特徴とする付記１７記載のＣＭＯＳイメージセンサ。
【００７５】
（付記１９）
付記１７記載のＣＭＯＳイメージセンサにおいて、前記遮光領域のオプティカルブラックラインの読み出し値を保持しておく手段として、ラッチアレイを用いることを特徴とするＣＭＯＳイメージセンサ。
【００７６】
（付記２０）
付記１８記載のＣＭＯＳイメージセンサにおいて、保持するビット数を削減する為、前記遮光領域のオプティカルブラックラインの読み出し値から最大値と最小値を検索し、前記最大値もしくは最小値、または前記最大値と最小値の中央値を、前記オプティカルブラックラインの読み出し値から差し引いて前記ＲＡＭに値を格納することを特徴とするＣＭＯＳイメージセンサ。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態である撮像装置の制御方法を実施する撮像装置の構成の一部を取り出して示すブロック図である。
【図２】本発明の第１の実施の形態の撮像装置の全体構成の一例を示す概念図である。
【図３】本発明の第１の実施の形態の撮像装置の一部を取り出して示す概念図である。
【図４】本発明の実施の形態の撮像装置の作用の一例を示す線図である。
【図５】本発明の実施の形態の撮像装置の作用の一例を示す線図である。
【図６】本発明の第１の実施の形態の撮像装置の作用を示すフローチャートである。
【図７】本発明の第２の実施の形態である撮像装置の一部を取り出して示す概念図である。
【図８】本発明の第２の実施の形態である撮像装置の全体構成の一例を示す概念図である。
【図９】本発明の第２の実施の形態である撮像装置の動作を示すフローチャートである。
【図１０】本発明の第３の実施の形態である撮像装置の一部を取り出して示す概念図である。
【図１１】本発明の第３の実施の形態である撮像装置の作用を説明するタイミング図である。
【図１２】本発明の第３の実施の形態である撮像装置の動作を示すフローチャートである。
【符号の説明】
【００７８】
１０  撮像装置
２０  ピクセルアレイ
２０ａ  受光領域
２０ｂ  遮光領域
２１  オプティカルブラックライン
２１ａ  遮光ピクセル
２２  受光ライン
２２ａ  受光ピクセル
３１  垂直同期走査回路
３２  水平同期走査回路
４０  コラム読み出し回路
４１  コラムＣＤＳ
４１ａ  アンプ
４１ｂ  アンプ
４１ｃ  クランプ容量
４１ｄ  制御スイッチ
４２  コラムＡＤＣ
４２ａ  コンパレータ
４２ｂ  ランプ波形信号
４２ｃ  クロック信号
４２ｄ  デジタル出力
４２ｅ  コラムオフセットキャンセル後のデジタル出力
５０  ラッチアレイ
５０ａ  カウンタ
５０ｂ  ブラックライン用ラッチ
５０ｃ  通常ライン用ラッチ
５１  減算器
５２  バス
６０  ラッチアレイ
６１  第１段ラッチ
６２  第２段ラッチ
６３  バス
７０  記憶装置
７１  減算器
８０  オフセット算出回路
８１  記憶装置
８２  比較器
８３  減算器
８４  加算器
９０  画像プロセッサ
【図１】
2006020173.tif 000003
【図２】
2006020173.tif 000004
【図４】
2006020173.tif 000005
【図５】
2006020173.tif 000006
【図６】
2006020173.tif 000007
【図７】
2006020173.tif 000008
【図８】
2006020173.tif 000009
【図９】
2006020173.tif 000010
【図１０】
2006020173.tif 000011
【図１１】
2006020173.tif 000012
【図１２】
2006020173.tif 000013
【図３】
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