(57)【要約】    【課題】      回路規模を減少することができるとともに、消費電力を減少することができる変調器を提供する。特に、ＨＰＳＫ変調器を提供する。    【解決手段】  無線通信機等に組み込まれるＨＰＳＫ変調器２０９は、拡散コード乗算部１１と、複素演算部１０１と、係数決定部５１と、レイズトＣＯＳフィルタ４１、４２とを備えている。拡散コード乗算部１１は送信データＤＰＤＣＨ１に拡散コードＣｄ１を乗算する。複素演算部１０１は、拡散コード乗算部１１から出力される出力信号にスクランブルコードＳｎを複素数演算し、複素データに変換する。係数決定部５１は、送信電力を決定するゲインファクタβｄ１に基づきフィルタ係数Ａｄ１ｎを決定する。レイズトＣＯＳフィルタ４１、４２は、フィルタ係数を使用して、複素データを帯域制限する。  【選択図】      図１
2006020214.tif 000002
【特許請求の範囲】
【請求項１】
送信データに拡散コードを乗算する拡散コード乗算部と、
前記拡散コード乗算部から出力される出力信号にスクランブルコードを複素数演算し、前記出力信号を複素データに変換する複素演算部と、
送信電力を決定するゲインファクタに基づきフィルタ係数を決定する係数決定部と、
前記フィルタ係数を使用して、前記複素データを帯域制限するフィルタと、
を備えたことを特徴とする変調器。
【請求項２】
送信データに拡散コードを乗算する拡散コード乗算部と、
前記拡散コード乗算部から出力される出力信号を帯域制限するフィルタと、
送信電力を決定するゲインファクタとスクランブルコードとに基づき前記フィルタのフィルタ係数を決定する係数決定部と、
を備えたことを特徴とする変調器。
【請求項３】
送信データにスクランブルコードを複素数演算し、前記送信データを複素データに変換する複素演算部と、
前記複素演算部から出力される複素データを帯域制限するフィルタと、
送信電力を決定するゲインファクタと拡散コードとに基づき前記フィルタのフィルタ係数を決定する係数決定部と、
を備えたことを特徴とする変調器。
【請求項４】
送信データを帯域制限するフィルタと、
拡散コードとスクランブルコードとを複素数演算する複素数演算部と、
前記複素数演算部から出力される複素データと送信電力を決定するゲインファクタとに基づき前記フィルタのフィルタ係数を決定する係数決定部と、
を備えたことを特徴とする変調器。
【請求項５】
前記送信データ、前記拡散コード及び前記スクランブルコードは、それぞれ１ビットのデータであることを特徴とする請求項１乃至請求項４のいずれかに記載の変調器。
【請求項６】
前記拡散コード乗算部は、排他的論理和回路により構成されていることを特徴とする請求項１又は請求項２記載の変調器。
【請求項７】
前記複素演算部は、排他的論理和回路により構成されていることを特徴とする請求項１、請求項３又は請求項４記載の変調器。
【請求項８】
前記フィルタは、１ビット入力のＦＩＲフィルタにより構成された、レイズドＣＯＳフィルタであることを特徴とする請求項５乃至請求項７のいずれかに記載の変調器。
【請求項９】
前記フィルタのフィルタ係数は、前記送信データ、前記拡散コード、前記スクランブルコード、前記ゲインファクタのいずれか１つ又は複数により選択されることを特徴とする請求項８記載の変調器。
【請求項１０】
制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれに拡散コードを乗算し出力する拡散コード乗算部と、
前記拡散コード乗算部からの各出力とスクランブルコードとを複素数演算し、前記制御チャネル毎並びに送信チャネル毎に、実部のデータと虚部のデータとに展開する複素演算部と、
ゲインファクタに基づきフィルタ係数を出力する係数決定部と、
前記フィルタ係数を使用して、前記複素数演算部から前記制御チャネル毎、前記送信チャネル毎にそれぞれ出力される出力信号を各々帯域制限するレイズドＣＯＳフィルタと、
前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部と、
を備えたことを特徴とするハイブリット位相偏移変調器。
【請求項１１】
制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれに拡散コードを乗算する拡散コード乗算部と、
前記拡散コード乗算部から出力される出力信号を帯域制限するレイズドＣＯＳフィルタと、
送信電力を決定するゲインファクタとスクランブルコードとに基づき前記レイズドＣＯＳフィルタのフィルタ係数を決定する係数決定部と、
前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部と、
を備えたことを特徴とするハイブリット位相偏移変調器。
【請求項１２】
制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれにスクランブルコードを複素数演算し、前記制御チャネル毎並びに送信チャネル毎に、実部のデータと虚部のデータとに展開する複素演算部と、
前記複素演算部から出力される複素データを帯域制限するレイズドＣＯＳフィルタと、
前記制御データ、前記送信データのそれぞれにゲインファクタを乗算する拡散乗算部と、
拡散コードと前記ゲインファクタとに基づき前記レイズドＣＯＳフィルタのフィルタ係数を決定する係数決定部と、
前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部と、
を備えたことを特徴とするハイブリット位相偏移変調器。
【請求項１３】
制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれを帯域制限するレイズドＣＯＳフィルタと、
拡散コードとスクランブルコードとに基づき複素数演算する複素演算部と、
前記複素演算部から出力される複素データとゲインファクタとに基づき前記レイズドＣＯＳフィルタのフィルタ係数を決定する係数決定部と、
前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部と、
を備えたことを特徴とするハイブリット位相偏移変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変調器に関し、特に無線通信等に使用されるデジタル変調器に関する。更に、本発明は、Ｗ−ＣＤＭＡ（Wideband - Code Division Multiple Access）方式に使用されるハイブリット位相偏移変調（HPSK：Hybrid Phase Shift Keying）器に適用して有効な技術に関する。
【背景技術】
【０００２】
Ｗ−ＣＤＭＡ方式を採用する通信システムは、受信において、制御チャネルを送信チャネルに時分割で挿入している。一方、送信においては、ＨＰＳＫ変調方式が使用されている。このＨＰＳＫ変調方式は、多チャネルの拡散されたデータの直交成分をベクトル値に変換し、これを更にスクランブルコードを用いて回転させる変調方式である。ＨＰＳＫ変調方式を通常の送信（シングルモード）に使用する場合には送信チャネル及び制御チャネルの２チャネルを備え、更にこの状態から送信チャネルを重ね合わせるとマルチモードになる。
【０００３】
マルチモードの具体例としては、音声データと同時に画像データを送る場合や、音声データと同時にメールデータを送る場合等がある。音声データと画像データとでは送信するデータ量が異なるので、音声データは低速により、画像データは高速により送信されている。この送信データレートは１５ｋｂｐｓ〜９６０ｋｂｐｓの範囲内であり、かつ可変である。チップレート（拡散符号のレート）は３．８４MHｚであり、１つのデータは４チップ〜２５６チップの割合において拡散されている。
【０００４】
このようなＨＰＳＫ変調方式を採用する通信システムにおいては、高速の場合には受信側において受信が難しくなるので、送信側の送信データレートに応じて送信電力が可変されるようになっている。つまり、送信データレートの速さと送信電力の大きさとを比例させ、送信データレートが高速になるほど送信電力を大きくするように制御し、高速通信時の受信を容易に行うことができる。この機能は、本来、高周波領域（ＲＦ領域）に委ねられていたが、Ｗ−ＣＤＭＡ方式を使用する場合に、マルチモードに対応するように、ベースバンド領域において使用される傾向にある。
【０００５】
送信電力を可変とする送信ゲインはβと呼ばれている。ベースバンド部においては電圧が出力されるので、送信ゲインβ値は、送信データレートに比例し、β＝０〜１５（４ビット）に設定されている。
【０００６】
下記特許文献１には、シングルモードのＨＰＳＫ変調器が開示されている。このＨＰＳＫ変調器は、図１２に示すように、乗算器１１、１７と、乗算器２１、２７及び３７からなる複素演算部１０１と、レイズドＣＯＳフィルタ４１〜４４と、エンベロープ発生器９１、９２と、乗算器８１〜８４と、加算器７１、７２とを備えている。
【０００７】
乗算器１１は個別物理データチャネルＤＰＤＣＨ１の送信データ１に拡散コードを乗算する。乗算器１７は個別物理制御チャネルＤＰＣＣＨの制御データ７に拡散コードを乗算する。複素演算部１０１は、乗算器１１、１７の各出力にスクランブルコードを複素数演算し、各チャネル毎に、実部のデータと虚部のデータとを生成する。レイズドＣＯＳフィルタ４１〜４４は、複素演算部１０１の各チャネル毎の出力データのそれぞれを帯域制限する。乗算器８１〜８４は、レイズドＣＯＳフィルタ４１〜４４の各出力データにゲインファクタを乗算する。加算器７１は、乗算器８１、８３から出力される各実部のデータを加算する。加算器８２は、乗算器８２、８４から出力される各虚部のデータを加算する。
【０００８】
更に詳述すると、乗算器１１、１７はそれぞれ排他的論理和回路により構成されている。乗算器２１、２７、３７はそれぞれ排他的論理和回路又は２つのエクスクルーシブ・ノア回路により構成されている。レイズドＣＯＳフィルタ４１〜４４は１ビット入力のＦＩＲフィルタ（Finite Impulse Response Filter）により構成されている。
【０００９】
そして、乗算器１１は、個別物理データチャネルＤＰＤＣＨ１を通して入力される送信データ１に送信データ用拡散コードＣｄ１を乗算し、その出力データＩ（＝Ｃｄ１×ＤＰＤＣＨ１）を乗算器２１に出力する。ここで、送信データ１は、例えばデータレートが１５ｋｂｐｓ〜９６０ｋｂｐｓの１ビットデータである。また、送信データ用拡散コードＣｄ１は、例えばチップレートが３．８４ＭＨｚの１ビットデータである。従って、乗算器１１の出力データＩは、１ビットデータとなり、１チップ毎に変化する。
【００１０】
乗算器１７は、個別物理制御チャネルＤＰＣＣＨを通して入力される制御データ７に制御データ用拡散コードＣｃを乗算し、その出力データＱ（＝Ｃｃ×ＤＰＣＣＨ）を乗算器３７に出力する。ここで、制御データ７は、例えばデータレートが１５ｋｂｐｓの１ビットデータである。また、制御データ用拡散コードＣｃは、例えばチップレートが３．８４ＭＨｚの１ビットデータである。従って、乗算器１７の出力データＱは、１ビットデータとなり、１チップ毎に変化する。
【００１１】
乗算器２１は、乗算器１１からの出力データＩに対し、スクランブルコードＳｎを乗算して複素数演算を行い、実部のデータＩｉ１（＝ＳＩｎ×Ｉ）と虚部のデータＩｑ１（＝ＳＱｎ×Ｑ）とからなる各１ビット複素データを出力する。ここで、スクランブルコードＳｎは例えばチップレートが３．８４ＭＨｚからなる複素データであり、各１ビットからなる。また、ＳＩｎはスクランブルコードＳｎの実数データ、ＳＱｎはスクランブルコードＳｎの虚数データである。
【００１２】
乗算器２７は、乗算器１７からの出力データＱに対し、乗算器３７において虚数ｊを乗算した乗算器３７の出力データｊＱを入力する。乗算器２７は、出力データｊＱに対し、スクランブルコードＳｎを乗算して複素数演算を行い、実部のデータＱｉ１（＝ＳＩｎ×Ｑ）と虚部のデータＱｑ１（＝−ＳＱｎ×Ｉ）とからなる各１ビットの複素数データを出力する。
【００１３】
レイズドＣＯＳフィルタ４１は乗算器２１の出力データＩｉ１を帯域制限した多ビットのデータＩｉ２を出力する。レイズドＣＯＳフィルタ４２は乗算器２１の出力データＩｑ１を帯域制限した多ビットのデータＩｑ２を出力する。また、レイズドＣＯＳフィルタ４３は乗算器２７の出力データＱｉ１を帯域制限した多ビットのデータＱｉ２を出力する。レイズドＣＯＳフィルタ４４は乗算器２７の出力データＱｑ１を帯域制限した多ビットのデータＱｑ２を出力する。ここでは、レイズドＣＯＳフィルタ４１〜４４は１０ビットインパルス応答のＦＩＲフィルタを使用しているので、その各出力データＩｉ２、Ｉｑ２、Ｑｉ２、Ｑｑ２はいずれも１０ビットになる。
【００１４】
エンベロープ発生器９１は、ゲインファクタβｄ１の変更時に、滑らかにエンベロープ制御されたゲインファクタβｄ１'を出力する。エンベロープ発生器９２は、ゲインファクタβｃの変更時に、滑らかにエンベロープ制御されたゲインファクタβｃ'を出力する。ここでは、ゲインファクタβｄ１＝βｄ１'、βｃ＝βｃ'である。
【００１５】
乗算器８１は、レイズドＣＯＳフィルタ４１からの出力データＩｉ２とゲインファクタβｄ１との乗算を行い、多ビットからなるデータＩｉ３を生成し、それを加算器７１に出力する。また、乗算器８２は、レイズドＣＯＳフィルタ４２からの出力データＩｑ２とゲインファクタβｄ１との乗算を行い、多ビットからなるデータＩｑ３を生成し、それを加算器７２に出力する。
【００１６】
乗算器８３は、レイズドＣＯＳフィルタ４３からの出力データＱｉ２とゲインファクタβｃとの乗算を行い、多ビットからなるデータＱｉ３を生成し、それを加算器７１に出力する。また、乗算器８４は、レイズドＣＯＳフィルタ４４からの出力データＱｑ２とゲインファクタβｃとの乗算を行い、多ビットからなるデータＱｑ３を生成し、それを加算器７２に出力する。
【００１７】
加算器７１は、データチャネルの乗算器８１の出力データＩｉ３と制御チャネルの乗算器８３の出力データＱｉ３とを加算した多ビットからなる出力データＩｏｕｔ（＝Ｉｉ３＋Ｑｉ３）を生成し、これを出力する。加算器７２は、データチャネルの乗算器８２の出力データＩｑ３と制御チャネルの乗算器８４の出力データＱｑ３とを加算した多ビットからなる出力データＱｏｕｔ（＝Ｉｑ３＋Ｑｑ３）を生成し、これを出力する。更に、加算器７１から出力される出力データＩｏｕｔ及び加算器７２から出力される出力データＱｏｕｔは、次段の各Ｄ／Ａコンバータにおいてディジタルアナログ変換され、高周波領域に送られる。
【特許文献１】特開２００１−３３９３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前述のＨＰＳＫ変調器においては、レイズドＣＯＳフィルタ４１〜４４からの出力とゲインファクタβｄ１、βｃとを乗算するので、３．８４ＭＨｚのｎ倍のレートで動作する多ビット乗算器が必要であり、回路規模並びに消費電力が増大するという点について、配慮がなされていなかった。
【００１９】
本発明は、かかる点に鑑みてなされたものであり、回路規模並びに消費電力を減少することができる変調器、特にＨＰＳＫ変調器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の実施の形態の第１の特徴に係る変調器は、送信データに拡散コードを乗算する拡散コード乗算部と、前記拡散コード乗算部から出力される出力信号にスクランブルコードを複素数演算し、前記出力信号を複素データに変換する複素演算部と、送信電力を決定するゲインファクタに基づきフィルタ係数を決定する係数決定部と、前記フィルタ係数を使用して、前記複素データを帯域制限するフィルタとを備えた構成を採る。
【００２１】
本発明の実施の形態の第２の特徴に係る変調器は、送信データに拡散コードを乗算する拡散コード乗算部と、前記拡散コード乗算部から出力される出力信号を帯域制限するフィルタと、送信電力を決定するゲインファクタとスクランブルコードとに基づき前記フィルタのフィルタ係数を決定する係数決定部とを備えた構成を採る。
【００２２】
本発明の実施の形態の第３の特徴に係る変調器は、送信データにスクランブルコードを複素数演算し、前記送信データを複素データに変換する複素演算部と、前記複素演算部から出力される複素データを帯域制限するフィルタと、送信電力を決定するゲインファクタと拡散コードとに基づき前記フィルタのフィルタ係数を決定する係数決定部とを備えた構成を採る。
【００２３】
本発明の実施の形態の第４の特徴に係る変調器は、送信データを帯域制限するフィルタと、拡散コードとスクランブルコードとを複素数演算する複素数演算部と、前記複素数演算部から出力される複素データと送信電力を決定するゲインファクタとに基づき前記フィルタのフィルタ係数を決定する係数決定部とを備えた構成を採る。
【００２４】
本発明の実施の形態の第５の特徴に係る変調器は、前記送信データ、前記拡散コード及び前記スクランブルコードは、それぞれ１ビットのデータである構成を採る。
【００２５】
本発明の実施の形態の第６の特徴に係る変調器は、前記拡散コード乗算部は、排他的論理和回路により構成されている構成を採る。
【００２６】
本発明の実施の形態の第７の特徴に係る変調器は、前記複素演算部は、排他的論理和回路により構成されている構成を採る。
【００２７】
本発明の実施の形態の第８の特徴に係る変調器は、前記フィルタは、１ビット入力のＦＩＲフィルタにより構成された、レイズドＣＯＳフィルタである構成を採る。
【００２８】
本発明の実施の形態の第９の特徴に係る変調器は、前記フィルタのフィルタ係数は、前記送信データ、前記拡散コード、前記スクランブルコード、前記ゲインファクタのいずれか１つ又は複数により選択される構成を採る。
【００２９】
第１の特徴乃至第９の特徴に係る変調器によれば、入力信号に拡散コードを乗算してから、スクランブルコードを複素数演算して複素データに変換し、ゲインファクタからフィルタ係数を算出し、フィルタ係数を用いたフィルタにおいて複素データを帯域制限するようにしたので、ゲインファクタと帯域制限された複素データとを乗算する乗算器を無くすことができる。この結果、回路規模を減少することができ、かつこの回路規模の減少に伴い消費電力を減少することができる。
【００３０】
本発明の実施の形態の第１０の特徴に係るＨＰＳＫ変調器は、制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれに拡散コードを乗算し出力する拡散コード乗算部と、前記拡散コード乗算部からの各出力とスクランブルコードとを複素数演算し、前記制御チャネル毎並びに送信チャネル毎に、実部のデータと虚部のデータとに展開する複素演算部と、ゲインファクタに基づきフィルタ係数を出力する係数決定部と、前記フィルタ係数を使用して、前記複素数演算部から前記制御チャネル毎、前記送信チャネル毎にそれぞれ出力される出力信号を各々帯域制限するレイズドＣＯＳフィルタと、前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部とを備えた構成を採る。
【００３１】
第１０の特徴に係るＨＰＳＫ変調器によれば、制御データと送信データにそれぞれ拡散コードを乗算してから、スクランブルコードを複素数演算して各チャネル毎に実部のデータと虚部のデータとに展開し、そしてゲインファクタによって決定されたフィルタ係数を使用したレイズドＣＯＳフィルタにおいて帯域制限を行い、更に各チャネルの各実部のデータを加算し、各チャネルの各虚部のデータを加算するようにしたので、ゲインファクタと帯域制限された複素データとを乗算する乗算器を無くすることができる。この結果、回路規模を減少することができ、かつこの回路規模の減少に伴い消費電力を減少することができる。
【００３２】
本発明の実施の形態の第１１の特徴に係るＨＰＳＫ変調器は、制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれに拡散コードを乗算する拡散コード乗算部と、前記拡散コード乗算部から出力される出力信号を帯域制限するレイズドＣＯＳフィルタと、送信電力を決定するゲインファクタとスクランブルコードとに基づき前記レイズドＣＯＳフィルタのフィルタ係数を決定する係数決定部と、前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部とを備えた構成を採る。
【００３３】
第１１の特徴に係るＨＰＳＫ変調器によれば、制御データと送信データにそれぞれ拡散コードを乗算してからゲインファクタとスクランブルコードとによって決定したフィルタ係数を使用したレイズドＣＯＳフィルタにおいて帯域制限し、そして各チャネルの各実部のデータを加算し、各チャネルの各虚部のデータを加算するようにしたので、ゲインファクタと帯域制限された複素データとを乗算する乗算器数を減少することができる。この結果、回路規模を減少することができ、かつこの回路規模の減少に伴い消費電力を減少することができる。
【００３４】
本発明の実施の形態の第１２の特徴に係るＨＰＳＫ変調器は、制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれにスクランブルコードを複素数演算し、前記制御チャネル毎並びに送信チャネル毎に、実部のデータと虚部のデータとに展開する複素演算部と、前記複素演算部から出力される複素データを帯域制限するレイズドＣＯＳフィルタと、前記制御データ、前記送信データのそれぞれにゲインファクタを乗算する拡散乗算部と、拡散コードと前記ゲインファクタとに基づき前記レイズドＣＯＳフィルタのフィルタ係数を決定する係数決定部と、前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部とを備えた構成を採る。
【００３５】
第１２の特徴に係るＨＰＳＫ変調器によれば、制御データと送信データとのそれぞれにスクランブルコードを複素数演算して各チャネル毎に実部のデータと虚部のデータとに展開し、そしてゲインファクタ及び拡散コードによって決定したフィルタ係数を使用したレイズドＣＯＳフィルタで帯域制限し、更に各チャネルの各実部のデータを加算し、各チャネルの各虚部のデータを加算するようにしたので、ゲインファクタと帯域制限された複素データとを乗算する乗算器を減少することができる。この結果、回路規模を減少することができ、かつ回路規模の減少に伴い消費電力を減少することができる。
【００３６】
本発明の実施の形態の第１３の特徴に係るＨＰＳＫ変調器は、制御チャネルの制御データ及び送信チャネルの送信データが入力され、前記制御データ、前記送信データのそれぞれを帯域制限するレイズドＣＯＳフィルタと、拡散コードとスクランブルコードとに基づき複素数演算する複素演算部と、前記複素演算部から出力される複素データとゲインファクタとに基づき前記レイズドＣＯＳフィルタのフィルタ係数を決定する係数決定部と、前記レイズドＣＯＳフィルタを通過する前記制御チャネル毎、送信チャネル毎のそれぞれの実部のデータを加算するとともに、それぞれの虚部のデータを加算する加算部とを備えた構成を採る。
【００３７】
第１３の特徴に係るＨＰＳＫ変調器によれば、拡散コードとスクランブルコードとを複素数演算して、複素数演算結果とゲインファクタとによってレイズドＣＯＳフィルタのフィルタ係数を決定し、制御データと送信データとをレイズドＣＯＳフィルタで帯域制限し、そして各チャンネルの各実部のデータを加算し、各チャネルの各虚部のデータを加算するようにしたので、ゲインファクタと帯域制限された複素データとを乗算する乗算器を減少することができる。この結果、回路規模を減少することができ、かつ回路規模の減少に伴い消費電力を減少することができる。
【発明の効果】
【００３８】
本発明によれば、回路規模を減少することができるとともに、消費電力を減少することができる変調器、特にＨＰＳＫ変調器を提供することができる。
【発明を実施するための最良の形態】
【００３９】
本発明の骨子は、ゲインファクタに応じたフィルタ係数を選択し、このフィルタ係数を使用したフィルタにおいて送信データ及び制御データの帯域制限を行うことにより、ゲインファクタと帯域制限された複素データとを乗算する乗算器を減少するようにしたことである。また、本発明の骨子は、制御データと送信データとを、ゲインファクタに応じたフィルタ係数を使用したレイズドＣＯＳフィルタにおいて帯域制限を行うことにより、ゲインファクタと帯域制限された複素データとを乗算する乗算器を減少するようにしたことである。
【００４０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態の説明において、前述の図１２に示すＨＰＳＫ変調器の構成要素と同一構成要素には同一符号を付ける。
【００４１】
（実施の形態１）
［携帯電話機の構成］
本発明の実施の形態１に係るＨＰＳＫ変調器は、例えば携帯電話機に組み込まれる。図２に示すように、携帯電話機２００は、アンテナ２０１と、ＲＦ部２０２と、アナログベースバンド部２０３と、デジタルベースバンド部２０４と、デジタルシグナルプロセッサ（ＤＳＰ）２０５と、コーデック２０６と、スピーカ２０７と、マイク２０８とを備えている。アナログベースバンド部２０３は、ＨＰＳＫ変調器２０９と、デジタルアナログ変換器２１０とを備えている。
【００４２】
携帯電話機２００においては、マイク２０８から入力された音声信号がコーデック２０６においてアナログ信号に変換される。このアナログ信号はデジタルシグナルプロセッサ２０５においてデジタル処理を行い、このデジタルシグナルプロセッサ２０５においてデジタル信号が生成される。このデジタル信号は、デジタルベースバンド部２０４においてベースバンド信号処理を行った後に、アナログベースバンド部２０３のＨＳＰＫ変調器２０９においてデジタル変調が行われ、デジタルアナログ変換機２１０においてアナログ信号に変換される。このアナログ信号は、ＲＦ部２０２において無線帯域の信号に変換され、アンテナ２０１を通して電波として送信される。
【００４３】
［ＨＰＳＫ変調器の構成］
ＨＰＳＫ変調器２０９は、実施の形態１において、シングルモードである。ＨＰＳＫ変調器２０９は、図１に示すように、乗算器１１及び１７と、乗算器２１、２７及び３７を含む複素演算部１０１と、係数決定部５１と、レイズドＣＯＳフィルタ４１〜４４と、加算器７１及び７２とを少なくとも備えている。
【００４４】
乗算器１１、１７はそれぞれ排他的論理和回路により構成されている。乗算器２１、２７、３７はそれぞれ排他的論理和回路又は２つのエクスクルーシブ・ノア回路により構成されている。係数決定部５１は読み出し専用メモリ、例えばＲＯＭ（Read Only Memory）により構成されている。なお、係数決定部５１は乗算器により構成することもできる。レイズドＣＯＳフィルタ４１〜４４は１ビット入力のＦＩＲフィルタにより構成されている。
【００４５】
更に、ＨＰＳＫ変調器２０９の各構成要素を詳述すると、乗算器１１は、個別物理データチャネルＤＰＤＣＨ１を通して入力される送信データ１に送信データ用拡散コードＣｄ１を乗算し、その出力データＩ（＝Ｃｄ１×ＤＰＤＣＨ１）を乗算器２１に出力する。ここで、送信データ１は、例えばデータレートが１５ｋｂｐｓ〜９６０ｋｂｐｓの１ビットデータである。また、送信データ用拡散コードＣｄ１は、例えばチップレートが３．８４ＭＨｚの１ビットデータである。従って、乗算器１１の出力データＩは、１ビットデータとなり、１チップ毎に変化する。
【００４６】
乗算器１７は、個別物理制御チャネルＤＰＣＣＨを通して入力される制御データ７に制御データ用拡散コードＣｃを乗算し、その出力データＱ（＝Ｃｃ×ＤＰＣＣＨ）を乗算器３７に出力する。ここで、制御データ７は、例えばデータレートが１５ｋｂｐｓの１ビットデータである。また、制御データ用拡散コードＣｃは、例えばチップレートが３．８４ＭＨｚの１ビットデータである。従って、乗算器１７の出力データＱは、１ビットデータとなり、１チップ毎に変化する。
【００４７】
乗算器２１は、乗算器１１から出力される出力データＩに対し、スクランブルコードＳｎに乗算して複素数演算を行い、実部のデータＩｉ１（＝ＳＩｎ×Ｉ）と虚部のデータＩｑ１（＝ＳＱｎ×Ｑ）とからなる、各１ビット複素データを出力する。ここで、スクランブルコードＳｎは、例えばチップレートが３．８４ＭＨｚからなる複素データであり、各１ビットからなる。また、ＳＩｎはスクランブルコードＳｎの実数データであり、ＳＱｎはスクランブルコードＳｎの虚数データである。
【００４８】
乗算器３７は、乗算器１７から出力される出力データＱに対し、虚数ｊを乗算した出力データｊＱを乗算器２７に出力する。乗算器２７は、乗算器３７からの出力データｊＱに対し、スクランブルコードＳｎを乗算して複素数演算を行い、実部のデータＱｉ１（＝ＳＩｎ×Ｑ）と虚部のデータＱｑ１（＝−ＳＱｎ×Ｉ）とからなる、各１ビットの複素数データを出力する。
【００４９】
係数決定部５１は、レイズドＣＯＳフィルタ４１〜４４の係数を出力する。係数決定部５１は、元々のレイズドＣＯＳフィルタのフィルタ係数Ａｎに対して、ゲインファクタβｄ１やゲインファクタβｃに応じたフィルタ係数を出力する。具体的には、係数決定部５１は、レイズドＣＯＳフィルタ４１、４２のそれぞれに対して、フィルタ係数Ａｄ１ｎ'（Ａｄ１ｎ×βｄ１）を出力し、レイズドＣＯＳフィルタ４３、４４のそれぞれに対して、フィルタ係数Ａｃｎ'（＝Ａｃｎ×βｃ）を出力する。
【００５０】
係数決定部５１を構成するＲＯＭには予めフィルタ係数Ａｄ１ｎ'、Ａｃｎ'の値が格納され、この格納されたフィルタ係数Ａｄ１ｎ'、Ａｃｎ'の値はゲインファクタβｄ１及びβｃをＲＯＭのアドレスとして使用することにより出力することができる。実施の形態１において、レイズドＣＯＳフィルタ４１〜４４は、１０ビットインパルス応答のＦＩＲフィルタを使用しているので、Ａｄ１ｎ'及びＡｃｎ'は１０ビットのデータとなる。なお、係数決定部５１は、ＲＯＭに代えて、フィルタ係数Ａｄ１ｎ'（＝Ａｄ１ｎ×βｄ１）及びフィルタ係数Ａｃｎ'（＝Ａｃｎ×βｃ）を演算し出力する乗算器により構成してもよい。
【００５１】
レイズドＣＯＳフィルタ４１は、係数決定部５１から出力されるＡｄ１ｎ'をフィルタ係数として使用して、乗算器２１の出力データＩｉ１を帯域制限した多ビットのデータＩｉ２として出力する。レイズドＣＯＳフィルタ４２は、係数決定部５１から出力されるＡｄ１ｎ'をフィルタ係数として使用して、乗算器２１の出力データＩｑ１を帯域制限した多ビットのデータＩｑ２として出力する。
【００５２】
レイズドＣＯＳフィルタ４３は、係数決定部５１から出力されるＡｃｎ'をフィルタ係数として使用して、乗算器２７の出力データＱｉ１を帯域制限した多ビットのデータＱｉ２として出力する。レイズドＣＯＳフィルタ４４は、係数決定部５１から出力されるＡｃｎ'をフィルタ係数として使用して、乗算器２７の出力データＱｑ１を帯域制限した多ビットのデータＱｑ２として出力する。
【００５３】
加算器７１は、データチャネルのレイズドＣＯＳフィルタ４１の出力データＩｉ２と制御チャネルのレイズドＣＯＳフィルタ４３の出力データＱｉ２とを加算した多ビットからなる出力データＩｏｕｔ（＝Ｉｉ２＋Ｑｉ２）を生成し、これを出力する。加算器７２は、データチャネルのレイズドＣＯＳフィルタ４２の出力データＩｑ２と制御チャネルのレイズドＣＯＳフィルタ４４の出力データＱｑ２とを加算した多ビットからなる出力データＱｏｕｔ（＝Ｉｑ２＋Ｑｑ２）を生成し、これを出力する。
【００５４】
更に、加算器７１の出力データＩｏｕｔと加算器７２の出力データＱｏｕｔとは、後段の図２に示すデジタルアナログ変換器２１０においてデジタルアナログ変換され、ＲＦ部２０２に送られる。なお、実施の形態１において、加算器７１、７２は、デジタル回路により構成されているが、デジタル回路に代えてアナログ回路により構成してもよい。
【００５５】
［レイズドＣＯＳフィルタの構成］
次に、レイズドＣＯＳフィルタ４１〜４４の具体的な構成を、図３及び図４を使用し説明する。
【００５６】
フィルタ係数を固定で使用する場合、レイズドＣＯＳフィルタ４１〜４４は、ｎ（ｎは自然数）ビットのシフトレジスタ２１１と、ｎ個のＲＯＭ２１２と、加算器２１３とを備えている。ｎ個のＲＯＭ２１２には、それぞれに、レイズドＣＯＳフィルタ４１〜４４のフィルタ係数が格納されている。
【００５７】
フィルタ係数を可変で使用する場合、レイズドＣＯＳフィルタ４１〜４４は、ｎビットのシフトレジスタ２１１と、ｎ個のＲＡＭ２１４と、加算器２１３とを備えている。ｎ個のＲＡＭ２１４にはそれぞれにレイズドＣＯＳフィルタのフィルタ係数が格納されている。フィルタ係数を変える必要が生じたとき、すなわち、ゲインファクタβｄ１及びβｃの値が変動したとき、図１に示す係数決定部５１から新しいフィルタ係数データを受け取り、フィルタ係数データを書き換えることで、フィルタ係数可変のレイズドＣＯＳフィルタ４１〜４４として使用することができる。実施の形態１において、レイズドＣＯＳフィルタ４１〜４４は、フィルタ係数を可変する必要があるので、図４に示すフィルタ係数可変方式を使用する。
【００５８】
［ＨＰＳＫ変調器の動作］
次に、実施の形態１に係るＨＰＳＫ変調器２０９の動作を説明する。  
ＨＰＳＫ変調器２０９において、送信データ１が乗算器１１に入力されると、送信データ１に送信データ用拡散コードＣｄ１が乗算され、乗算器１１から出力データＩ（＝Ｃｄ１×ＤＰＤＣＨ１）が出力される。この出力データＩは、１ビットデータであり、１チップ毎に変化する。また、制御データ７が乗算器１７に入力されると、制御データ７に制御データ用拡散コードＣｃが乗算され、乗算器１７から出力データＱ（＝Ｃｃ×ＤＰＣＣＨ）が出力される。この出力データＱは、１ビットデータであり、１ビット毎に変化する。
【００５９】
出力データＩが乗算器２１に入力されると、乗算器２１において複素データからなるスクランブルコードＳｎが乗算されて複素数演算が行われる。この複素数演算の結果、１ビットからなる実部のデータＩｉ１（＝ＳＩｎ×Ｉ）と１ビットからなる虚部のデータＩｑ１（＝ＳＱｎ×Ｑ）とが、乗算器２１からそれぞれレイズドＣＯＳフィルタ４１、４２に出力される。ここで、ＳＩｎはスクランブルコードＳｎの実数データ、ＳＱｎはスクランブルコードＳｎの虚数データである。
【００６０】
出力データＱが乗算器３７に入力されると、乗算器３７において虚数ｊが乗算され、乗算器３７から出力データｊＱが出力される。出力データｊＱが乗算器２７に入力されると、乗算器２７において複素データからなるスクランブルコードＳｎが出力データｊＱに乗算されて複素数演算が行われる。この複素数演算の結果、１ビットからなる実部のデータＱｉ１（＝ＳＩｎ×Ｑ）と虚部のデータＩｑ１（＝Ｑｑ１×Ｉ）とがそれぞれ乗算器２７からレイズドＣＯＳフィルタ４３、４４に出力される。
【００６１】
係数決定部５１は、ゲインファクタβｄ１、βｃが入力されると、元のフィルタ係数Ａｎをゲインファクタβｄ１倍したフィルタ係数Ａｄ１ｎ'を出力するとともに、元のフィルタ係数Ａｎをゲインファクタβｃ倍したフィルタ係数Ａｃｎ'を出力する。フィルタ係数Ａｄ１ｎ'はレイズドＣＯＳフィルタ４１、４２のフィルタ係数とし、フィルタ係数Ａｃｎ'はレイズドＣＯＳフィルタ４３、４４のフィルタ係数として使用される。
【００６２】
乗算器２１から出力される出力データＩｉ１がレイズドＣＯＳフィルタ４１に入力されると、レイズドＣＯＳフィルタ４１は係数決定部５１から出力されるフィルタ係数Ａｄ１ｎ'を使用して帯域制限をし、この帯域制限された多ビットのデータＩｉ２は加算器７１に出力される。乗算器２１から出力される出力データＩｑ１がレイズドＣＯＳフィルタ４２に入力されると、レイズドＣＯＳフィルタ４２は係数決定部５１から出力されるフィルタ係数Ａｄ１ｎ'を使用して帯域制限をし、この帯域制限された多ビットのデータＩｑ２は加算器７２に出力される。
【００６３】
また、乗算器２７から出力される出力データＱｉ１がレイズドＣＯＳフィルタ４３に入力されると、レイズドＣＯＳフィルタ４３は係数決定部５１から出力されるフィルタ係数Ａｃｎ'を使用して帯域制限をし、この帯域制限された多ビットのデータＱｉ２は加算器７１に出力される。乗算器２７から出力される出力データＱｉ１がレイズドＣＯＳフィルタ４４に入力されると、レイズドＣＯＳフィルタ４４は係数決定部５１から出力されるフィルタ係数Ａｃｎ'を使用して帯域制限をし、この帯域制限された多ビットのデータＱｑ２は加算器７２に出力される。
【００６４】
データチャネルのレイズドＣＯＳフィルタ４１の出力Ｉｉ２と、制御チャネルのレイズドＣＯＳフィルタ４３の出力Ｑｉ２とが加算器７１に入力されると、加算器７１は、それらを加算して多ビットの出力データＩｏｕｔ（＝Ｉｉ３＋Ｑｉ３）を生成し、この出力データＩｏｕｔを次段回路に出力する。従って、加算器７１においては、各チャネルの実部の各データを加算したデータを出力することができる。
【００６５】
データチャネルのレイズドＣＯＳフィルタ４２の出力Ｉｑ２と、制御チャネルのレイズドＣＯＳフィルタ４４の出力Ｑｑ２とが加算器７２に入力されると、加算器７２は、それらを加算して多ビットの出力データＱｏｕｔ（＝Ｉｑ３＋Ｑｑ３）を生成し、この出力データＱｏｕｔを次段回路に出力する。従って、加算器７２においては、各チャネルの虚部の各データを加算したデータを出力することができる。
【００６６】
以上説明したように、実施の形態１によれば、２つの通信チャネルの送信データ１、制御データ７毎に、拡散コードＣｄ１、Ｃｃを乗算した後、スクランブルコードＳｎを複素数演算して複素データに変換し、この変換した複素データの実部と虚部の各データを帯域制限する際に、ゲインファクタβｄ１、βｃを考慮したフィルタ係数Ａｄ１ｎ'、Ａｃｎ'を使用するようにしたので、ゲインファクタβｄ１、βｃと帯域制限された複素データとを乗算する乗算器を減少することができる。従って、ＨＰＳＫ変調器２０９において、回路規模を減少することができるとともに、この回路規模の減少に伴い消費電力を減少することができる。
【００６７】
（実施の形態２）
本発明の実施の形態２は、実施の形態１に係るＨＰＳＫ変調器２０９と同様にシングルモードであり、実施の形態１に係るＨＰＳＫ変調器２０９の構成を簡略化した例を説明するものである。
【００６８】
実施の形態２に係るＨＰＳＫ変調器２０９は、図５に示すように、図１に示す実施の形態１に係るＨＰＳＫ変調器２０９の、スクランブルコードＳｎを複素数演算する複素演算部１０１に代えて、スクランブルコードＳｎの乗算機能を有する係数決定部５１を備えている。すなわち、実施の形態２に係るＨＰＳＫ変調器２０９においては、複素演算部１０１が存在しない。
【００６９】
スクランブルコードＳｎはデータの正負の符号を決定するものであるから、レイズドＣＯＳフィルタ４１〜４４のフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'及びＡｃｉｎ'、Ａｃｑｎ'をスクランブルコードＳｎに応じて正負の符号を変えることにより、実施の形態２に係るＨＰＳＫ変調器２０９は実施の形態１に係るＨＰＳＫ変調器２０９の出力と同様の出力を得ることができる。
【００７０】
係数決定部５１は実施の形態１に係る係数決定部５１と同様にＲＯＭにより構成されている。係数決定部５１から出力されるフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'及びＡｃｉｎ'、Ａｃｑｎ'は、元々のフィルタ係数Ａｎにゲインファクタβｄ１若しくはゲインファクタβｃを乗算したものと、スクランブルコードＳｎを複素数演算したものとになる。従って、これらの演算値を予め用意し、ＲＯＭに格納しておくことにより、ゲインファクタβｄ１、ゲインファクタβｃ、スクランブルコードＳｎのそれぞれに応じたフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'及びＡｃｉｎ'、Ａｃｑｎ'を出力することができる。
【００７１】
なお、実施の形態２に係るＨＰＳＫ変調器２０９において係数決定部５１にはＲＯＭが使用されているが、前述のように係数決定部５１の出力（フィルタ係数）は元々のフィルタ係数Ａｎにゲインファクタβｄ１若しくはゲインファクタβｃを乗算したものとスクランブルコードＳｎを複素数演算したものとになるので、係数決定部５１は乗算器と複素演算器とＲＯＭとを組み合わせて構成するようにしてもよい。また、係数決定部５１以外の構成は基本的には実施の形態１に係るＨＰＳＫ変調器２０９と同様であるので、ここでの説明は省略する。
【００７２】
以上説明したように、実施の形態２によれば、２つの通信チャネルの送信データ１、制御データ７毎に、拡散コードＣｄ１、Ｃｃを乗算し、その乗算結果を帯域制限する際に、ゲインファクタβｄ１、βｃとスクランブルコードＳｎを考慮したフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'及びＡｃｉｎ'、Ａｃｑｎ'を使用するようにしたので、拡散コードＣｄ１、Ｃｃが乗算されたデータとスクランブルコードＳｎとを複素数演算する複素演算器１０１を無くすることができ、回路規模を減少することができるとともに、この回路規模の減少に伴い消費電力を減少することができる。
【００７３】
（実施の形態３）
本発明の実施の形態３は、実施の形態１に係るＨＰＳＫ変調器２０９と同様にシングルモードであり、実施の形態１に係るＨＰＳＫ変調器２０９の構成を簡略化した例を説明するものである。
【００７４】
実施の形態３に係るＨＰＳＫ変調器２０９は、図６に示すように、図１に示す実施の形態１に係るＨＰＳＫ変調器２０９の乗算器１１及び乗算器１７を無くし、送信データ１と拡散コードＣｄ１との乗算機能及び制御データ７と拡散コードＣｃとの乗算機能を有する係数決定部５１を備えている。拡散コードＣｄ１及びＣｃはデータの正負の符号を決定するものであるので、レイズドＣＯＳフィルタ４１〜４４のフィルタ係数Ａｄ１ｎ'及びＡｃｎ'を拡散コードＣｄ１及びＣｃに応じて正負の符号を変えることにより、実施の形態３に係るＨＰＳＫ変調器２０９は実施の形態１に係るＨＰＳＫ変調器２０９の出力と同様の出力を得ることができる。
【００７５】
係数決定部５１は実施の形態１に係る係数決定部５１と同様にＲＯＭにより構成されている。レイズドＣＯＳフィルタ４１〜４４に出力されるフィルタ係数Ａｄ１ｎ'、Ａｃｎ'は、元々のフィルタ係数Ａｎにゲインファクタβｄ１、βｃを乗算したものと拡散コードＣｄ１、Ｃｃを乗算したものとなる。従って、これらの演算値を予め用意し、ＲＯＭに格納しておくことにより、ゲインファクタβｄ１、βｃ、拡散コードＣｄ１、Ｃｃのそれぞれに応じたフィルタ係数Ａｄ１ｎ'、Ａｃｎ'を出力することができる。
【００７６】
実施の形態３において、係数決定部５１にはＲＯＭが使用されているが、前述のように、係数決定部５１の出力（フィルタ係数）は、元々のフィルタ係数Ａｎにゲインファクタβｄ１、βｃを乗算したものと、拡散コードＣｄ１、Ｃｃを乗算したものとになるので、係数決定部５１は乗算器とＲＯＭとを組み合わせて構成してもよい。
【００７７】
以上説明したように、実施の形態３によれば、２つの通信チャネルの送信データ１、制御データ７とスクランブルコードＳｎとを複素数演算し、その演算結果を帯域制限する際に、ゲインファクタβｄ１、βｃと拡散コードＣｄ１、Ｃｃとを考慮したフィルタ係数Ａｄ１ｎ'、Ａｃｎ'を使用するようにしたので、拡散コードＣｄ１と送信データ１とを乗算する乗算器、拡散コードＣｃと制御データ７とを乗算する乗算器のそれぞれを無くすることができる。従って、ＨＰＳＫ変調器２０９において、回路規模を減少することができるとともに、この回路規模の減少に伴い消費電力を減少することができる。
【００７８】
（実施の形態４）
本発明の実施の形態４は、実施の形態１に係るＨＰＳＫ変調器２０９と同様にシングルモードであり、実施の形態１に係るＨＰＳＫ変調器２０９の構成を簡略化した例を説明するものである。
【００７９】
実施の形態４に係るＨＰＳＫ変調器２０９は、図７に示すように、図１に示す実施の形態１に係るＨＰＳＫ変調器２０９の乗算器１１及び乗算器１７を無くし、更にスクランブルコードＳｎを複素数演算する複素演算部１０１を無くすとともに、新たに拡散コードＣｄ１、ＣｃとスクランブルコードＳｎとを複素演算する複素演算部１０２を備え、係数決定部５１において複素演算部１０２の演算結果とゲインファクタβｄ１及びβｃとに基づきレイズドＣＯＳフィルタ４１〜４４のフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'、Ａｃｉｎ'、Ａｃｑｎ'を決定するようになっている。
【００８０】
係数決定部５１は実施の形態１に係る係数決定部５１と同様にＲＯＭにより構成されている。拡散コードＣｄ１、ＣｃとスクランブルコードＳｎとの複素数演算結果が複素演算部１０２の出力ＡＩｉ、ＡＩｑ、ＡＱｉ、ＡＱｑになり、この出力ＡＩｉ、ＡＩｑ、ＡＱｉ、ＡＱｑと拡散コードβｄ１、βｃとの積が係数決定部５１から出力されるフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'、Ａｃｉｎ'、Ａｃｑｎ'になる。従って、これらの演算値を予め用意し、ＲＯＭに格納しておくことにより、複素演算部１０２の出力ＡＩｉ、ＡＩｑ、ＡＱｉ、ＡＱｑと拡散コードβｄ１、βｃとに応じたフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'、Ａｃｉｎ'、Ａｃｑｎ'を出力することができる。
【００８１】
なお、実施の形態４において、係数決定部５１はＲＯＭを用いて実現するようにしたが、前述のように係数決定部５１から出力されるフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'、Ａｃｉｎ'、Ａｃｑｎ'は、複素演算部１０２の出力ＡＩｉ、ＡＩｑ、ＡＱｉ、ＡＱｑと拡散コードβｄ１、βｃとの積となるので、係数決定部５１は乗算器を用いて構成してもよい。
【００８２】
以上説明したように、実施の形態４によれば、２つの通信チャネルの送信データ１、制御データ７を帯域制限する際に、ゲインファクタβｄ１、βｃと拡散コードＣｄ１、ＣｃとスクランブルコードＳｎとを考慮したフィルタ係数Ａｄ１ｉｎ'、Ａｄ１ｑｎ'、Ａｃｉｎ'、Ａｃｑｎ'を使用するようにしたので、拡散コードＣｄ１、ＣｃとスクランブルコードＳｎとを複素演算する複素演算部１０２が１つ増えるが、送信データ１と拡散コードＣｄ１とを乗算する乗算器１１と、制御データ７と拡散コードＣｃとを乗算する乗算器１７と、拡散コードＣｄ１、Ｃｃが乗算されたデータとスクランブルコードＳｎとを複素数演算する複素演算器１０１とを無くすことができる。従って、ＨＰＳＫ変調器２０９において、回路規模を減少することができるとともに、この回路規模の減少に伴い消費電力を減少することができる。
【００８３】
（実施の形態５）
本発明の実施の形態５は、図１に示す実施の形態１に係るＨＰＳＫ変調器２０９をマルチモードに適用した例を説明するものである。実施の形態５に係るＨＰＳＫ変調器２０９は、図８に示すように、個別物理データチャネルＤＰＤＣＨ１に加えて、個別物理データチャネルＤＰＤＣＨ２、３、…を備えている。なお、ここでは、ＨＰＳＫ変調器２０９の構成を理解し易くするために、図８には個別物理データチャネルＤＰＤＣＨ１〜３に係る具体的な構成を示しこれらの説明を行い、それ以外の個別物理データチャネルＤＰＤＣＨ４以降についての具体的な構成並びにその説明は省略する。
【００８４】
ＨＰＳＫ変調器２０９において、偶数番目の個別物理データチャネルＤＰＤＣＨ２（及び４、６、…）の追加により、この個別物理データチャネルＤＰＤＣＨ２には乗算器１２と、乗算器３２と、乗算器２２と、レイズドＣＯＳフィルタ４５と、レイズドＣＯＳフィルタ４６とが配設される。レイズドＣＯＳフィルタ４５、４６には係数決定部５１からフィルタ係数Ａｄ２ｎ'が出力される。更に、奇数番目の個別物理データチャネルＤＰＤＣＨ３（及び５、７、…）の追加により、この個別物理データチャネルＤＰＤＣＨ３には乗算器１３と、乗算器２３と、レイズドＣＯＳフィルタ４７と、レイズドＣＯＳフィルタ４８とが配設される。レイズドＣＯＳフィルタ４７、４８には係数決定部５１からフィルタ係数Ａｄ３ｎ'が出力される。
【００８５】
ＨＰＳＫ変調器２０９の上記以外の構成は前述の図１に示す実施の形態１に係るＨＰＳＫ変調器２０９の構成と同様であるので、ここでの説明は省略する。更に、マルチモードに伴いＨＰＳＫ変調器２０９に追加された奇数番目の個別物理データチャネルＤＰＤＣＨ３、５、…の各部の動作は、図１に示す個別物理データチャネルＤＰＤＣＨ１の乗算器１１、乗算器２１、レイズドＣＯＳフィルタ４１、レイズドＣＯＳフィルタ４２、係数決定部５１の各動作と基本的に同様であるので、ここでの説明は省略する。そして、マルチモードに伴いＨＰＳＫ変調器２０９に追加された偶数番目の個別物理データチャネルＤＰＤＣＨ２、４、…の各部の動作は、送信データ２、４、…と制御データ７との違いはあるものの、個別制御データチャネルＤＰＣＣＨの各部の動作と基本的に同様であるので、ここでの説明は省略する。なお、加算器７１は、レイズドＣＯＳフィルタ４１、４７、４５、４３から出力される各チャネルの実部の各データを加算し、その加算データＩｏｕｔを出力する。また、加算器７２は、レイズドＣＯＳフィルタ４２、４８、４６、４４から出力される各チャネルの虚部の各データを加算し、その加算データＱｏｕｔを出力する。
【００８６】
以上説明したように、実施の形態５によれば、マルチモードにおいて前述の図１に示す実施の形態１に係るＨＰＳＫ変調器２０９により得られる効果と同様の効果を得ることができる。更に、実施の形態５によれば、各通信チャネル毎にデータの処理を行なうことができ、使用しないチャネルのデータ処理においてはフルパワーダウンすることができる。従って、シングルモードの使用頻度が高い場合には、ＨＰＳＫ変調器２０９の消費電力を減少することができる。
【００８７】
（実施の形態６）
本発明の実施の形態６は、図５に示す実施の形態２に係るＨＰＳＫ変調器２０９をマルチモードに適用した例を説明するものである。実施の形態６に係るＨＰＳＫ変調器２０９は、図９に示すように、個別物理データチャネルＤＰＤＣＨ１に加えて、個別物理データチャネルＤＰＤＣＨ２、３、…を備えている。
【００８８】
ＨＰＳＫ変調器２０９において、偶数番目の個別物理データチャネルＤＰＤＣＨ２（及び４、６、…）の追加により、この個別物理データチャネルＤＰＤＣＨ２には乗算器１２と、レイズドＣＯＳフィルタ４５と、レイズドＣＯＳフィルタ４６とが配設される。レイズドＣＯＳフィルタ４５には係数決定部５１からフィルタ係数Ａｄ２ｉｎ'が出力され、レイズドＣＯＳフィルタ４６には係数決定部５１からフィルタ係数Ａｄ２ｑｎ'が出力される。更に、奇数番目の個別物理データチャネルＤＰＤＣＨ３（及び５、７、…）の追加により、この個別物理データチャネルＤＰＤＣＨ３には乗算器１３と、レイズドＣＯＳフィルタ４７と、レイズドＣＯＳフィルタ４８とが配設される。レイズドＣＯＳフィルタ４７には係数決定部５１からフィルタ係数Ａｄ３ｉｎ'が出力され、レイズドＣＯＳフィルタ４８には係数決定部５１からフィルタ係数Ａｄ３ｑｎ'が出力される。
【００８９】
ＨＰＳＫ変調器２０９の上記以外の構成は前述の図５に示す実施の形態２に係るＨＰＳＫ変調器２０９の構成と同様であるので、ここでの説明は省略する。更に、マルチモードに伴いＨＰＳＫ変調器２０９に追加された奇数番目の個別物理データチャネルＤＰＤＣＨ３、５、…の各部の動作は、図５に示す個別物理データチャネルＤＰＤＣＨ１の乗算器１１、レイズドＣＯＳフィルタ４１、レイズドＣＯＳフィルタ４２、係数決定部５１の各動作と基本的に同様であるので、ここでの説明は省略する。そして、マルチモードに伴いＨＰＳＫ変調器２０９に追加された偶数番目の個別物理データチャネルＤＰＤＣＨ２、４、…の各部の動作は、送信データ２、４、…と制御データ７との違いはあるものの、個別物理制御チャネルＤＰＣＣＨの各部の動作と基本的に同様であるので、ここでの説明は省略する。なお、加算器７１は、レイズドＣＯＳフィルタ４１、４７、４５、４３から出力される各チャネルの実部の各データを加算し、その加算データＩｏｕｔを出力する。また、加算器７２は、レイズドＣＯＳフィルタ４２、４８、４６、４４から出力される各チャネルの虚部の各データを加算し、その加算データＱｏｕｔを出力する。
【００９０】
以上説明したように、実施の形態６によれば、マルチモードにおいて前述の図５に示す実施の形態２に係るＨＰＳＫ変調器２０９により得られる効果と同様の効果を得ることができる。更に、実施の形態６によれば、各通信チャネル毎にデータの処理を行なうことができ、使用しないチャネルのデータ処理においてはフルパワーダウンすることができる。従って、シングルモードの使用頻度が高い場合には、ＨＰＳＫ変調器２０９の消費電力を減少することができる。
【００９１】
（実施の形態７）
本発明の実施の形態７は、図６に示す実施の形態３に係るＨＰＳＫ変調器２０９をマルチモードに適用した例を説明するものである。実施の形態７に係るＨＰＳＫ変調器２０９は、図１０に示すように、個別物理データチャネルＤＰＤＣＨ１に加えて、個別物理データチャネルＤＰＤＣＨ２、３、…を備えている。
【００９２】
ＨＰＳＫ変調器２０９において、偶数番目の個別物理データチャネルＤＰＤＣＨ２（及び４、６、…）の追加により、この個別物理データチャネルＤＰＤＣＨ２には乗算器３２と、乗算器２２と、レイズドＣＯＳフィルタ４５と、レイズドＣＯＳフィルタ４６とが配設される。レイズドＣＯＳフィルタ４５、４６には係数決定部５１からフィルタ係数Ａｄ２ｎ'が出力される。更に、奇数番目の個別物理データチャネルＤＰＤＣＨ３（及び５、７、…）の追加により、この個別物理データチャネルＤＰＤＣＨ３には乗算器２３と、レイズドＣＯＳフィルタ４７と、レイズドＣＯＳフィルタ４８とが配設される。レイズドＣＯＳフィルタ４７、４８には係数決定部５１からフィルタ係数Ａｄ３ｎ'が出力される。
【００９３】
ＨＰＳＫ変調器２０９の上記以外の構成は前述の図６に示す実施の形態３に係るＨＰＳＫ変調器２０９の構成と同様であるので、ここでの説明は省略する。更に、マルチモードに伴いＨＰＳＫ変調器２０９に追加された奇数番目の個別物理データチャネルＤＰＤＣＨ３、５、…の各部の動作は、図６に示す個別物理データチャネルＤＰＤＣＨ１の乗算器１１、レイズドＣＯＳフィルタ４１、レイズドＣＯＳフィルタ４２、係数決定部５１の各動作と基本的に同様であるので、ここでの説明は省略する。そして、マルチモードに伴いＨＰＳＫ変調器２０９に追加された偶数番目の個別物理データチャネルＤＰＤＣＨ２、４、…の各部の動作は、送信データ２、４、…と制御データ７との違いはあるものの、個別物理制御チャネルＤＰＣＣＨの各部の動作と基本的に同様であるので、ここでの説明は省略する。なお、加算器７１は、レイズドＣＯＳフィルタ４１、４７、４５、４３から出力される各チャネルの実部の各データを加算し、その加算データＩｏｕｔを出力する。また、加算器７２は、レイズドＣＯＳフィルタ４２、４８、４６、４４から出力される各チャネルの虚部の各データを加算し、その加算データＱｏｕｔを出力する。
【００９４】
以上説明したように、実施の形態７によれば、マルチモードにおいて前述の図６に示す実施の形態３に係るＨＰＳＫ変調器２０９により得られる効果と同様の効果を得ることができる。更に、実施の形態７によれば、各通信チャネル毎にデータの処理を行なうことができ、使用しないチャネルのデータ処理においてはフルパワーダウンすることができる。従って、シングルモードの使用頻度が高い場合には、ＨＰＳＫ変調器２０９の消費電力を減少することができる。
【００９５】
（実施の形態８）
本発明の実施の形態８は、図７に示す実施の形態４に係るＨＰＳＫ変調器２０９をマルチモードに適用した例を説明するものである。実施の形態８に係るＨＰＳＫ変調器２０９は、図１１に示すように、個別物理データチャネルＤＰＤＣＨ１に加えて、個別物理データチャネルＤＰＤＣＨ２、３、…を備えている。
【００９６】
ＨＰＳＫ変調器２０９において、偶数番目の個別物理データチャネルＤＰＤＣＨ２（及び４、６、…）の追加により、この個別物理データチャネルＤＰＤＣＨ２にはレイズドＣＯＳフィルタ４５と、レイズドＣＯＳフィルタ４６とが配設される。レイズドＣＯＳフィルタ４５には係数決定部５１からフィルタ係数Ａｄ２ｉｎ'が出力される。レイズドＣＯＳフィルタ４６には係数決定部５１からフィルタ係数Ａｄ２ｑｎ'が出力される。更に、奇数番目の個別物理データチャネルＤＰＤＣＨ３（及び５、７、…）の追加により、この個別物理データチャネルＤＰＤＣＨ３にはレイズドＣＯＳフィルタ４７と、レイズドＣＯＳフィルタ４８とが配設される。レイズドＣＯＳフィルタ４７には係数決定部５１からフィルタ係数Ａｄ３ｉｎ'が出力される。レイズドＣＯＳフィルタ４８には係数決定部５１からフィルタ係数Ａｄ３ｑｎ'が出力される。
【００９７】
ＨＰＳＫ変調器２０９の上記以外の構成は前述の図７に示す実施の形態４に係るＨＰＳＫ変調器２０９の構成と同様であるので、ここでの説明は省略する。更に、マルチモードに伴いＨＰＳＫ変調器２０９に追加された奇数番目の個別物理データチャネルＤＰＤＣＨ３、５、…の各部の動作は、図７に示す個別物理データチャネルＤＰＤＣＨ１のレイズドＣＯＳフィルタ４１、レイズドＣＯＳフィルタ４２、係数決定部５１の各動作と基本的に同様であるので、ここでの説明は省略する。そして、マルチモードに伴いＨＰＳＫ変調器２０９に追加された偶数番目の個別物理データチャネルＤＰＤＣＨ２、４、…の各部の動作は、送信データ２、４、…と制御データ７との違いはあるものの、個別物理制御チャネルＤＰＣＣＨの各部の動作と基本的に同様であるので、ここでの説明は省略する。なお、加算器７１は、レイズドＣＯＳフィルタ４１、４７、４５、４３から出力される各チャネルの実部の各データを加算し、その加算データＩｏｕｔを出力する。また、加算器７２は、レイズドＣＯＳフィルタ４２、４８、４６、４４から出力される各チャネルの虚部の各データを加算し、その加算データＱｏｕｔを出力する。
【００９８】
以上説明したように、実施の形態８によれば、マルチモードにおいて前述の図７に示す実施の形態４に係るＨＰＳＫ変調器２０９により得られる効果と同様の効果を得ることができる。更に、実施の形態８によれば、各通信チャネル毎にデータの処理を行なうことができ、使用しないチャネルのデータ処理においてはフルパワーダウンすることができる。従って、シングルモードの使用頻度が高い場合には、ＨＰＳＫ変調器２０９の消費電力を減少することができる。
【産業上の利用可能性】
【００９９】
本発明に係る変調器は、回路規模を減少することができるとともに、消費電力を減少することができるという効果を有し、Ｗ−ＣＤＭＡに限らず、無線通信機器等に組み込まれるデジタル変調器に広く有効である。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１に係るＨＰＳＫ変調器の構成を示すブロック図
【図２】本発明の実施の形態１に係る携帯電話機の構成を示すブロック図
【図３】図１に示すＨＰＳＫ変調器のレイズトＣＯＳフィルタの第１の構成を示すブロック図
【図４】図１に示すＨＰＳＫ変調器のレイズトＣＯＳフィルタの第２の構成を示すブロック図
【図５】本発明の実施の形態２に係るＨＰＳＫ変調器の構成を示すブロック図
【図６】本発明の実施の形態３に係るＨＰＳＫ変調器の構成を示すブロック図
【図７】本発明の実施の形態４に係るＨＰＳＫ変調器の構成を示すブロック図
【図８】本発明の実施の形態５に係るＨＰＳＫ変調器の構成を示すブロック図
【図９】本発明の実施の形態６に係るＨＰＳＫ変調器の構成を示すブロック図
【図１０】本発明の実施の形態７に係るＨＰＳＫ変調器の構成を示すブロック図
【図１１】本発明の実施の形態８に係るＨＰＳＫ変調器の構成を示すブロック図
【図１２】本発明の先行技術に係るＨＰＳＫ変調器のシングルモードの場合のブロック図
【符号の説明】
【０１０１】
１〜３  送信データ
７  制御データ
１１〜１３、１７、２１〜２３、２７、３２、３７、１１１〜１１３、１１７、１２２、１２７  乗算器
４１〜４８  レイズドＣＯＳフィルタ
５１  係数決定部
７１、７２  加算器
１０１、１０２  複素演算部
２０１  アンテナ
２０２  ＲＦ部
２０３  アナログベースバンド部
２０４  デジタルベースバンド部
２０５  デジタルシグナルプロセッサ（ＤＳＰ）
２０６  コーデック
２０７  スピーカ
２０８  マイク
２０９  ＨＰＳＫ変調器
２１０  デジタルアナログ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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