(57)【要約】【課題】ＴＦＴアレイの保持容量の容量値とそのムラを抽出することができる試験装置を提供する。【解決手段】上記課題を、第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタと、前記第１の構造材料により構成された第１電極および前記第２の構造材料により構成された第２電極を有する保持容量とを備えた画素をマトリクス状に配置した自己発光型素子駆動用のＴＦＴアレイ基板の試験方法であって、前記保持容量に第１の電圧を印加する第１のステップと、前記第１のステップ後に、前記保持容量に第２の電圧を印加する第２のステップと、前記第２の電圧を印加した後に、前記画素に流れる電荷量を測定する第３のステップと、前記電荷量、および前記第１の電圧と前記第２の電圧との電位差から、前記保持容量の容量値を算出する第４のステップを備えた試験方法等により、解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタと、
前記第１の構造材料により構成された第１電極および前記第２の構造材料により構成された第２電極を有する保持容量とを備えた画素をマトリクス状に配置した自己発光型素子駆動用のＴＦＴアレイ基板の試験方法であって、
前記保持容量に第１の電圧を印加する第１のステップと、
前記第１のステップ後に、前記保持容量に第２の電圧を印加する第２のステップと、
前記第２の電圧を印加した後に、前記画素に流れる電荷量を測定する第３のステップと、
前記電荷量、および前記第１の電圧と前記第２の電圧との電位差から、前記保持容量の容量値を算出する第４のステップを備えた試験方法。
【請求項２】
複数の画素に対して前記第１のステップから第４のステップを施すステップと、
前記複数の画素の前記容量値を画素配置に基づいて配列した第１配列を生成するステップと、
前記第１配列に所定のフィルタを施して第２配列を生成するステップと、
前記第１配列と前記第２配列とを比較して前記保持容量の容量値のムラを抽出するステップとを、さらに含むことを特徴とする請求項１記載の試験方法。
【請求項３】
第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタと、
前記第１の構造材料により構成された第１電極および前記第２の構造材料により構成された第２電極を有する保持容量とを備えた画素をマトリクス状に配置した自己発光型素子駆動用のＴＦＴアレイ基板の試験装置であって、
前記画素に第１および第２の電圧を印加する１つまたは複数の電源と、
前記画素を流れる電荷量を測定する測定手段と、
所定の画素に対して、前記第１の電圧を印加した後に、前記第２の電圧を印加し、前記第２の電圧を印加した後に前記測定手段によって電荷量を測定する制御手段と、
前記電荷量、及び前記第１の電圧と第２の電圧との電位差から、前記保持容量の容量値を求める処理手段とを有する試験装置。
【請求項４】
前記制御手段が、さらに、複数の前記画素の前記電荷量を測定する機能を有し、かつ、
前記処理手段が、さらに、前記画素の前記保持容量の容量値のムラを抽出する機能を有することを特徴とする請求項３記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＴＦＴアレイ試験方法および装置に関し、特に駆動トランジスタと保持容量を同一プロセスで製造した自己発光型素子用のＴＦＴアレイ基板の試験方法および試験装置に関する。
【背景技術】
【０００２】
パソコンのモニターやテレビ、携帯電話などに使用されているフラット・パネル・ディスプレー（ＦＰＤ）は、液晶やＥＬ素子などの表示素子と、表示素子の状態を電気的に制御を行う薄膜フィルム・トランジスタ・アレイ（ＴＦＴアレイ）で構成される。ＴＦＴアレイ基板１６は、図１に示すように、多数の画素２７がマトリクス状に並んだ構成となっており、ゲート制御線２２とデータ線２０が縦横に配設され各画素２７に接続されている。各画素の制御は、ゲート制御線２２とデータ線２０によって制御対象画素を選択し、データ線２０に印加された電圧によって表示輝度を設定することによって行う。
【０００３】
近年、表示素子として、有機ＥＬ素子のような自己発光型素子が注目をあびている。自己発光型素子は、自ら発光する性質を有するため、表示色域が広く、ＦＰＤの小型軽量化に適しているためである。自己発光型素子は、駆動電流によって輝度が変化する特性を有する。このため、自己発光型素子用のＴＦＴアレイは、データ線２２に印加された電圧によって自己発光型素子の駆動電流を制御する制御回路が必要となる。
【０００４】
図２に２個のＰチャネル型ポリシリコンＴＦＴで構成された代表的なＥＬ素子用のＴＦＴアレイ１６の画素２７の構成例を示す。なお、本例ではＰチャネル型ＴＦＴでの回路構成例を示しているが、Ｎチャネル型ＴＦＴでも同様に適用可能である。また、ＴＦＴのシリコン層としてポリシリコンを用いる場合について記載しているがアモルファスシリコン層であってもよい。
画素選択トランジスタ２３は、ゲートがゲート制御線２０に、ドレインがデータ線２０のそれぞれ接続されている。画素選択トランジスタ２３のソースは、駆動トランジスタ２４のゲートおよび保持容量２５の第１電極に接続されている。駆動トランジスタ２４のソースおよび保持容量２５の第２電極は電源線２１に接続されている。駆動トランジスタ２４のドレインはＦＰＤの完成時にはＥＬ素子２６に接続されるが、ＴＦＴアレイ１６の状態ではＥＬ素子２６は封入されていないため開放状態である。
【０００５】
次に画素２７の動作を説明する。ゲート制御線２２は通常はＦＰＤ内部ロジック回路の正電源電圧で５〜１０Ｖ程度の範囲にあるオフ電圧（通常）が印加されているため、各画素の画素選択トランジスタ２３はオフ状態となっている。画素の制御を行う際には、まず、制御対象となる画素２７（選択画素）に接続されているゲート制御線２２にオン電圧（例えば−５Ｖ）を印加する。すると、画素選択トランジスタ２３のドレイン・ソース間が導通状態となる。そして、データ線２０に所望の発光輝度に応じた電圧Ｖを印加する。すると、保持容量２５が充電され、駆動トランジスタ２４のゲート・ソース間電圧は電源線２１の電位とデータ線２０の電位Ｖとの差に保持される。保持容量２５は駆動トランジスタ２４のゲートとソースに接続されているから、駆動トランジスタ２４のドレイン・ソース間には電圧Ｖに応じたＥＬ素子駆動電流が流れる。ただし、ＴＦＴアレイの状態ではＥＬ素子が未封入でドレインが開放状態になっているため、駆動電流は流れない。
【０００６】
ＴＦＴアレイ１６は、ガラス基板上に形成される。図３（ｂ）にＴＦＴアレイが形成されたガラス基板の断面図を、（ａ）に対応する回路をそれぞれ示す。なお、（ａ）においてレイアウトの関係上、電源線２１を２本に分けて表示しているが、両者は電気的に接続されている同一の線である。
【０００７】
ＴＦＴアレイ１６の制御回路は、カバーコート層３１をコーティングしたガラス基板３０の上に形成される。まず、トランジスタ２３、２４のゲート層２３ｇ、２４ｇと対向する位置にノンドープのポリシリコン層２３ｐ、２４ｐが、ドレインとソースの位置にｐ型半導体層（ホウ素をドープしたポリシリコン層）が形成されている。また、保持容量２５は第１電極２５ｇの対向位置にあるポリシリコン層２５ｐを第２電極として用い、絶縁層３２とポリシリコン層内にできる空乏層を誘電体層として用いる、いわゆるＭＯＳ容量で構成される。
【０００８】
各層は第１絶縁層３２により覆われているが、ドレイン２３ｄ、２４ｄおよびソース２３ｓ、２４ｓには、それぞれメタル配線層２０ｍ、２８、２９、２１ｍが設けられている。メタル配線層２０ｍ、２１ｍは、それぞれデータ線２０、電源線２１に接続されている。第１絶縁層３２の上層には、構造材料で形成されたトランジスタ２３、２４のゲート層２３ｇ、２４ｇと、同一の構造材料で形成された保持容量２５の第２電極２５ｇが形成されている。図示しないが、駆動トランジスタ２４のゲート層２４ｇと画素選択トランジスタ２３のソース層とが電気的に接続されている。また、図２の回路を構成するためには、メタル配線層２１ｍと第２電極２５ｇも電気的に接続する必要があるが、メタル配線層２１ｍと第２電極２５ｇは必ずしも電気的に接続されている必要はなく、使用態様によっては異なる電圧を印加する場合もある。ゲート層２３ｇ、２４ｇおよび第２電極を２５ｇを覆うように第２絶縁層３３が形成されており、さらにその上層に保護層３４が形成されている。
【０００９】
図３から明らかなように、保持容量２５は、第１電極２５ｇと第２電極２５pから形成されるが、第２電極２５ｐに近接してｐ型半導体層２３ｓが設けられ、金属層２５ｇが対向配置されている構造は、駆動トランジスタ２４におけるゲート層２４gとポリシリコン層２４pとこれに近接配置したｐ型半導体層２４s、２４ｄ等と同じ構造である。このように、ＴＦＴアレイ上の、駆動トランジスタ２４と保持容量２５は同一構造で形成することが可能であるため、共通のプロセスで製造されることが多い。
共通のプロセスで形成され、同じ誘電材料（絶縁層３２）とその絶縁層厚をもつ、駆動トランジスタ２４のゲート容量と保持容量２５は単位面積あたりの容量値やその電圧依存性などの電気特性はほぼ等しくなる。
【００１０】
ここで、本出願において、構造材料とは、トランジスタや保持容量の各極を構成している材料をいう。例えば、画素駆動トランジスタ２３のゲートの構造材料は、ゲート２３ｇを構成している金属を、ドレインとソースの構造材料は、ドレイン２３ｄおよびソース２３ｓを構成しているｐ型半導体である。なお、画素駆動トランジスタ２３のゲートの構造材料は、必ずしも金属である必要はなく、タングステンシリコンやポリシリコンなどの材料であってもよい。同様に、保持容量２５の第１電極の構造材料は、電極２５ｇを構成している金属を、第２電極の構造材料は、電極２３ｓを構成しているｐ型半導体である。構造材料、膜厚などの物理寸法、構造材料を基板上に形成するための製造方法は、トランジスタや保持容量に要求される電気的仕様にあわせて適切に選択される
【００１１】
【特許文献１】特開平２００３−２９５７９０号公報
【特許文献２】特開平２００３−３３７５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＴＦＴアレイ基板１６は広い面積をもつため、基板上の機能部品（トランジスタや保持容量）の電気的特性を全面にわたって均一に製造することは難しい。このため、各画素ごとに駆動トランジスタ２４のドレイン・ソース間を流れる駆動電流がばらつく結果、発光輝度にばらつきが生じるという問題がある。このばらつきが小さい場合には実用上問題ないが、所定以上のばらつきがあるものは製品として適さない。このため製造されたＴＦＴアレイの良否判断を行う必要がある。
【００１３】
一般に、有機ＥＬ材料のような自己発光型素子は高価であるため、自己発光材料を封入する前にＴＦＴアレイの良否判断を行うことが望ましい。ところが、ＥＬ素子２６封入前の状態では、駆動トランジスタ２４のドレイン端子は開放状態にあるため、駆動電流を直接測定することができないという問題がある。
【課題を解決するための手段】
【００１４】
上述した課題は、第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタと、前記第１の構造材料により構成された第１電極および前記第２の構造材料により構成された第２電極を有する保持容量とを備えた画素をマトリクス状に配置した自己発光型素子駆動用のＴＦＴアレイ基板の試験方法であって、前記保持容量に第１の電圧を印加する第１のステップと、前記第１のステップ後に、前記保持容量に第２の電圧を印加する第２のステップと、前記第２の電圧を印加した後に、前記画素に流れる電荷量を測定する第３のステップと、前記電荷量、および前記第１の電圧と前記第２の電圧との電位差から、前記保持容量の容量値を算出する第４のステップを備えた試験方法により、解決することができる。
【００１５】
ここで、駆動トランジスタ２４のドレイン・ソース間を流れる駆動電流Ｉは、トランジスタ２４の動作点が飽和領域（|Ｖｄｓ|＞|Ｖｇｓ|−|Ｖｔｈ|, |Ｖｇｓ|＞|Ｖｔｈ|   但し、Ｖｔｈはスレッショルド電圧、Ｖｇｓはゲート・ソース間電圧、が、Ｖｄｓはドレイン・ソース間電圧を示す）にある場合には、以下のように表すことができる。
Ｉ＝μ・Ｗ・Ｃｏｘ・（１＋λ・Ｖｄｓ）・（Ｖｇｓ−Ｖｔｈ）２／２Ｌ
但し、μはチャネル部の少数キャリアのドリフト移動度、Ｗはチャネル幅、Ｃｏｘは単位面積あたりのゲート絶縁膜容量、λはチャネル長変調係数、Ｌはゲート長を表す。
【００１６】
また、トランジスタ２４の動作点が線形領域（|Ｖｄｓ| ≦ |Ｖｇｓ|−|Ｖｔｈ| ）にある場合には、駆動電流Ｉは、以下のように表すことができる。
Ｉ＝μ・Ｗ・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ−Ｖｄｓ／２）・Ｖｄｓ／Ｌ
すなわち、有機ＥＬ駆動時の駆動トランジスタ２４の駆動電流は線形領域か飽和領域かにかかわらずいずれの領域でも単位面積あたりのゲート絶縁膜容量Ｃｏｘと比例関係にあることがわかる。
【００１７】
他方、保持容量２５の容量値Ｃｓは、
Ｃｓ＝Ｃｏｘ・Ｗ’・Ｌ’（ただし  Ｗ’・Ｌ’は保持容量の面積）で表すことができ、ＣｓもＣｏｘと比例関係にあることがわかる。
すなわち、駆動電流Ｉと容量値Ｃｓは、ともにＣｏｘと比例関係にある。
また、段落番号０００９での説明から同一画素内といった１００μｍ程度に近接した領域に配置された駆動トランジスタのゲート容量と保持容量はほぼ同一のＣｏｘをもつと考えても良い（このような概念をマッチングと称する）。従って、駆動トランジスタの電流ＩのＦＰＤ面内の相対的な変動を保持容量値ＣｓのＦＰＤ面内の相対的な変動を抽出することにより、推定することができる。
【００１８】
求めたい電流値のムラは  ＦＰＤ面内での相対的な変動であるから、ＴＦＴアレイ基板の状態でも測定可能な保持容量２５の容量値Ｃｓのムラを抽出ことによって、駆動トランジスタ２４に流れる駆動電流Ｉのムラを推定することができる。さらに、ＥＬ素子は駆動電流に応じた光量で発光することから、保持容量２５の容量値Ｃｓのムラを抽出することによって、有機ＥＬの輝度ムラを推定することができる。
【発明の効果】
【００１９】
ＴＦＴアレイの保持容量の容量値を測定し、駆動電流値ムラを抽出することができる。さらには  有機ＥＬの輝度ムラを推定することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面参照下に、本発明の代表的な実施例を示す。
図１は、ＴＦＴアレイ基板１６と試験装置１７の概略構成図である。試験装置１７は、ＴＦＴアレイ１６のデータ線２０に電圧を印加する可変電圧電源１０と、画素を流れる電荷量を測定する電荷量計１４と、可変電圧電源１０、ゲート制御線２２および電源線２１に接続され、これらを制御して試験を司る制御装置１１と、制御装置１１に接続された処理装置１８を備える。処理装置１８はメモリとプロセッサを備え、測定結果から保持容量２５の容量値の算出して算出結果をメモリに蓄えるとともに、容量値のムラの抽出を行う機能を有する。なお、可変電圧電源１０は、複数の固定電圧電源を切り替えて利用してもよい。また、電荷量計１４の代わりに、電流計を設けて電流量の時間経過を測定し、測定結果を積分して電荷量を求めてもよい。ＴＦＴアレイ基板１６の構成は、背景技術で説明したものと同一である。
【００２１】
図５は、ＴＦＴアレイ１６の画素２７と試験装置１７の要素との電気的な接続関係を示した回路図である。画素選択トランジスタ２３は、ゲートがゲート制御線２０に、ドレインがデータ線２０にそれぞれ接続されている。ゲート制御線２０は、可変電圧電源１０と電荷量計１４に接続されている。画素選択トランジスタ２３のソースは、駆動トランジスタ２４のゲートおよび保持容量２５の第１電極に接続されている。駆動トランジスタ２４のソースおよび保持容量２５の第２電極は電源線２１に接続されている。電源線２１は電源１２に接続されている。
【００２２】
なお、前述したように、駆動トランジスタ２４のゲート・ソース間にはゲート絶縁膜による容量Ｃｇｓがあるため、図６のように、駆動トランジスタ２４のゲート・ソース間には、保持容量２５とゲート・ソース間容量が並列接続されていることになる。よって、試験装置１６によって測定される容量は、厳密には、保持容量２５の容量値Ｃｓと駆動トランジスタ２４のゲート・ソース間容量２８の容量値Ｃｇｓの合成値となる。もっとも、ゲート・ソース間容量２８の容量値Ｃｇｓも単位面積あたりのゲート絶縁膜容量Ｃｏｘと比例した値となるため、画素の電気的特性のムラを試験するうえで両者をわけて取り扱う必要は無い。本明細書および特許請求の範囲においては、特に指定した場合を除き、「保持容量の容量値」とは、保持容量２５の容量値Ｃｓ単独の容量値のみならず、保持容量２５の容量値Ｃｓと駆動トランジスタ２４のゲート・ソース間容量２８の容量値Ｃｇｓの和も含む概念を意味する。
【００２３】
次に、試験プロセスを図４のフローチャート参照下に説明を行う。まず、第１行第１列の画素の保持容量２５を測定する。制御装置１１は、電源線２１に７Ｖ（Ｖ０）を印加し（ステップ４０）、可変電圧電源１０の出力電圧を２Ｖ（第１の電圧Ｖ１）に設定する（ステップ４１）。その後、ゲート制御線２２に−５Ｖを印加して画素選択トランジスタ２３をオンして、保持容量２５を充電する（ステップ４２）。このときの保持容量の両端電圧は５Ｖ（＝Ｖ０−Ｖ１）となる。その後、いったんゲート制御線２２の印加電圧を７Ｖにして画素選択トランジスタ２３をオフする（ステップ４３）。可変電圧電源１０の電圧を５Ｖ（第２の電圧Ｖ２）に設定して（ステップ４４）、再びゲート制御線２２の印加電圧を−５Ｖにする。すると、画素選択トランジスタ２３のドレイン・ソース間電圧Ｖｄｓには３Ｖ（＝Ｖ２−Ｖ１）の電位差が生ずるため、データ線２０に電流が流れる。この画素２７を流れる電流は、保持容量２５に蓄積される電荷が少なくなるとともに減少して、画素選択トランジスタ２３のソース電圧Ｖｓが可変電圧電源の出力電圧Ｖ２になるまで流れ続ける。この画素２７を流れる電流により流れる総電荷量Ｑを電荷量計１４で測定する（ステップ４５）。総電荷量ＱはＣｓとＶ２−Ｖ１との積で表すことができるから、測定された総電荷量ＱからＣｓ＝Ｑ／（Ｖ２−Ｖ１）を求めることができる（ステップ４６）。
【００２４】
同様の測定プロセスを第１行の各列の画素に順次実行し、次に第２行、第３行・・・最終行の各列の画素に順次実行して、全ての画素について保持容量２５の容量値Ｃｓを求めて、処理手段１８のメモリに格納する（ステップ４７）。このとき、容量値Ｃｓの面内分布データは、ＴＦＴアレイ１６上での実際の副画素の並びに従って２次元の配列として格納される。本実施例の試験装置１７は、この２次元配列に格納された容量値Ｃｓの大小関係を、濃淡表示して表示する機能を有する。
【００２５】
次に、容量値Ｃｓの配列にフィルタ処理を施す（ステップ４８）。本実施例の試験装置では、各画素ごとに、当該画素と当該画素の上下左右にある周辺４画素の合計５画素のオン抵抗の平均値を求める。ただし、このフィルタ処理は、２次元配列の大きな勾配の情報を取り除くことを目的としているため、他の２次元ローパスフィルタ処理を適用してもよい。
【００２６】
最後に、処理装置１８は、フィルタ処理前の配列の各配列要素とフィルタ処理後の配列の各配列要素との差分をとって、容量値Ｃｓのムラの抽出を行う（ステップ４９）。そして、ムラの大きさが閾値以上の画素を、不良画素と判定する。
【００２７】
このとき、良否判定に用いる閾値は、以下のように決定する。すなわち、予め輝度ムラが存在することがわかっているＴＦＴアレイに対して上述した容量値Ｃｓの測定とムラの抽出を行う。そして、輝度ムラが存在する画素に対応する配列要素の差分値と、輝度ムラがない画素の差分値の平均値の差分を求める。この差分値を良否判定の閾値とする。
【００２８】
本実施例では、全ての画素の保持容量２５を測定してムラの抽出を行っているが、試験時間を短縮するために数画素おきに測定した測定結果を用いて判定を行ってもよい。予めばらつきの傾向がわかっている場合には、特定部分を集中して測定およびムラの抽出を行ってもよい。また、ムラの抽出（ステップ４９）においては、上述したように各配列要素どうしの差分をとってのではなく、各配列要素どうしの比をとってもよい。さらに、画素の良否判定を行うための閾値は、上述したように経験的に求める必要性は必ずしもなく、全測定画素の保持容量の容量値の平均値に対して所定割合（例えば３％）に相当する値を閾値としてもよい。
【００２９】
なお、本試験方法で測定された容量値を用いて、駆動トランジスタ２４のスレッショルド電圧Ｖｔｈが所定の範囲内にあるかを判定することができる。図７のように、駆動トランジスタ２４のゲート・ソース間容量Ｃｇｓは、ゲート・ソース間電圧Ｖｇｓにより変化する、（１）で示したサブスレッショルド領域（｜Ｖｇｓ｜≦｜Ｖｔｈ｜）では、ゲート・ソース間容量Ｃｇｓは非常に小さな一定値Ｃｇｓｏとなる。他方、（３）で示した線形領域（（|Ｖｄｓ| ≦ |Ｖｇｓ|−|Ｖｔｈ| ）では、飽和電圧をＶＳＡＴ＝Ｖｇｓ−Ｖｔｈとすると、
Ｃｇｓ＝２ＶＳＡＴ・（３ＶＳＡＴ−２Ｖｄｓ）・Ｃｏｘ／３（２ＶＳＡＴ−Ｖｄｓ）２＋Ｃｇｓｏ
となり、（２）で示した飽和領域（|Ｖｄｓ|＞|Ｖｇｓ|−|Ｖｔｈ|, |Ｖｇｓ|＞|Ｖｔｈ| ）では、
Ｃｇｓ＝２Ｃｏｘ／３＋Ｃｇｓｏ
となり、いずれもＣｇｓｏに比べて大きな値となる。
【００３０】
前述したように、本実施例の測定方法で測定される容量は、保持容量２５の容量値Ｃｓと駆動トランジスタ２４のゲート・ソース間容量２８の容量値Ｃｇｓの合成値であるから、保持容量２５の充電電圧Ｖｃが駆動トランジスタ２４のスレッショルド電圧Ｖｔhよりも小さい場合には、ゲート・ソース間容量２８の容量値がＣｇｓｏとなるため、合成値が小さくなる。充電電圧Ｖｃは電源１２の出力電圧Ｖ０と可変電圧電源１０の電圧Ｖ１、Ｖ２の差（Ｖ０−Ｖ１、Ｖ０−Ｖ２）であるから、この差がともに（２）飽和領域または（３）線形領域にある場合以外は、測定された容量値が設計上の理論値よりも大幅に小さな値となる。よって、Ｖ０−Ｖ１、Ｖ０−Ｖ２のいずれかを許容されるスレッショルド電圧Ｖｔhの上限値または下限値になるように、Ｖ１、Ｖ２を設定して容量値を測定することで、駆動トランジスタ２４のスレッショルド電圧Ｖｔhが許容範囲にあるかをあわせて判定することが可能である。
【００３１】
以上、本発明に係る技術的思想を特定の実施例を参照しつつ詳細にわたり説明したが、本発明の属する分野における当業者には、請求項の趣旨及び範囲から離れることなく様々な変更及び改変を加えることが出来ることは明らかである。
【図面の簡単な説明】
【００３２】
【図１】ＴＦＴアレイおよび試験装置の概略構成図である。
【図２】ＴＦＴアレイの各画素の回路図である。
【図３】画素の断面図である。
【図４】試験装置の動作フローチャートである。
【図５】試験装置と各画素の電気的接続を示す回路図である。
【図６】ゲート・ソース間容量Ｃｇｓの説明図である。
【図７】ゲート・ソース間電圧Ｖｇｓとゲート・ソース間容量Ｃｇｓの関係図である。
【符号の説明】
【００３３】
１０  可変電圧電源
１１  制御手段
１４  電荷量計
１６  ＴＦＴアレイ
１８  処理手段
２３  画素選択トランジスタ
２４  駆動トランジスタ
２５  保持容量
２７  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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