(57)【要約】【課題】  本発明の課題は、電流源の設定電流が小さい場合でも高精度な遅延時間を得ることができる遅延回路及び発振回路を提供することである。【解決手段】  電流値が設定可能な電流源（Ｉ１）と、電流源によって充電されるコンデンサ（Ｃ１）と、コンデンサに蓄積されたの電荷を放電するスイッチング素子（Ｍ１〜Ｍ１０）と、コンデンサの充電電圧と基準電圧とを比較するコンパレータ（ＣＭＰ１）とを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくしている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電流値が設定可能な電流源と、電流源によって充電されるコンデンサと、コンデンサに蓄積されたの電荷を放電するスイッチング素子と、コンデンサの充電電圧と基準電圧とを比較するコンパレータとを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくすることを特徴とする遅延回路。
【請求項２】
スイッチング素子は複数のＭＯＳＦＥＴと、それぞれのＭＯＳＦＥＴに直列接続されたヒューズとからなり、電流源の設定電流が小さい場合には、ヒューズの切断数を増やしてコンデンサの電荷放電に使用するＭＯＳＦＥＴの素子数又はＭＯＳＦＥＴのチップ面積の和を少なくしていることを特徴とする請求項１に記載の遅延回路。
【請求項３】
スイッチング素子は複数のＭＯＳＦＥＴと、ＭＯＳＦＥＴに直列接続されたヒューズとからなり、複数のＭＯＳＦＥＴの少なくとも一つのＭＯＳＦＥＴはヒューズに接続せずに、直接コンデンサに並列接続しており、電流源の設定電流が小さい場合には、ヒューズの切断数を増やしてコンデンサの電荷放電に使用するＭＯＳＦＥＴの素子数又はＭＯＳＦＥＴのチップ面積の和を少なくしていることを特徴とする請求項１に記載の遅延回路。
【請求項４】
電流源は、一定の電流値を出力する基準電流源と、複数のＭＯＳＦＥＴを有するカレントミラー回路とを備え、カレントミラー回路内のＭＯＳＦＥＴの数を調整して出力する電流源の電流値を変更することを特徴とする請求項１に記載の遅延回路。
【請求項５】
電流源から出力される電流値とスイッチング素子のリーク電流値との比を比較しており、リーク電流値と電流源の電流値との比が予め設定された値を超えた場合は、ＭＯＳＦＥＴに直列に接続されたヒューズを切断してリーク電流値を小さくすることを特徴とする請求項２に記載の遅延回路。
【請求項６】
請求項１〜５の何れか一項に記載の遅延回路と、遅延回路からの出力信号でトリガーされるパルス発生回路とを備え、パルス発生回路の出力信号によってスイッチング素子のＯＮ／ＯＦＦ制御を行っていることを特徴とする発振回路。
【請求項７】
パルス発生回路から出力される出力パルス幅は、遅延回路から出力される遅延時間と略比例してあり、電流源の電流値に応じてパルス発生回路の出力パルス幅を変更していることを特徴とする請求項６に記載の発振回路。
【請求項８】
パルス発生回路はコンデンサと、コンデンサを充電する電流源とを備え、コンデンサに充電する時間によって出力パルス幅を決定しており、パルス発生回路の電流源の電流値と遅延回路の電流源からの電流値とが比例することを特徴とする請求項６又は７に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサの充電時間を利用した遅延回路及び遅延回路を使用した発振回路に関する。
【背景技術】
【０００２】
特許文献１には、駆動パルスの出力により読取センサを駆動させる画像読取装置において、遅延回路を通して駆動パルスを出力することで、駆動タイミングの調整を行う技術が開示されている。
【０００３】
図６に従来の遅延回路の例を示す。一般に遅延回路は電流値が設定可能な電流源(I1)、コンデンサ(C1)、基準電圧(Vref)、コンパレータ(CMP1)、コンデンサ(C1)の電荷放電用ＭＯＳＦＥＴ(M1)、ＭＯＳＦＥＴ(M1)のゲート電圧を制御するスイッチ(SW)で構成されている。
【０００４】
電流源(I1)はコンデンサ(C1)の一端に接続され、コンデンサ(C1)を充電する。コンデンサ(C1)の他端は電源(Vss)に接続されている。また、コンデンサ(C1)と電流源(I1)の交点はコンパレータ(CMP1)の非反転入力(+)に接続されている。コンパレータ(CMP1)の反転入力(-)には基準電圧(Vref)が接続されている。基準電圧(Vref)の他端は電源(Vss)に接続されている。コンデンサ(C1)の両端にはＭＯＳＦＥＴ(M1)のドレインとソースが接続されている。ＭＯＳＦＥＴ(M1)のゲートには切り換えスイッチ(SW)の共通端子(C)が接続されている。切り換えスイッチ(SW)の一方の端子(A)は電源(Vdd)に、他方の端子(B)は電源(Vss)に接続されている。切り換えスイッチ(SW)が端子(A)側に有る場合は、ＭＯＳＦＥＴ(M1)のゲート電圧がハイレベル(Vdd)となり、ＭＯＳＦＥＴ(M1)はオンとなる。このため、コンデンサ(C1)の電荷はＭＯＳＦＥＴ(M1)により放電されコンパレータ(CMP1)の非反転入力端子(+)の電圧は基準電圧(Vref)より下がり、コンパレータ(CMP1)の出力はローレベルとなる。切り換えスイッチ(SW)が端子(A)側から端子(B)側に切り替わると、ＭＯＳＦＥＴ(M1)のゲート電圧はローレベル(Vss)になり、ＭＯＳＦＥＴ(M1)はオフとなる。このため、コンデンサ(C1)は電流源(I1)からの電流で充電され、コンデンサ(C1)の電圧は徐々に上昇する。
【０００５】
コンデンサ(C1)の電圧が基準電圧(Vref)を超えると、コンパレータ(CMP1)の出力はハイレベルに変化する。すなわち、切り換えスイッチ(SW)が端子(A)側から端子(B)側に切り替わってから、コンパレータ(CMP1)の出力が反転するまでの時間が遅延時間として利用される。ＭＯＳＦＥＴ(M1)のゲート電圧の制御を切り換えスイッチで説明したが、通常は電気回路で発生する電気信号で行われる。
【０００６】
【特許文献１】特開平９−２３３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年回路の省電力化が進んできたため、電流源(I1)から出力される電流値の設定が１ｎＡ以下の微少電流も当たり前になってきている。このように電流源(I1)からの電流値が微少電流になると、従来技術の回路では以下のような課題が発生した。
【０００８】
コンデンサ(C1)の電荷放電用のＭＯＳＦＥＴ(M1)は、ゲート電圧をローレベルに保持していても、ドレイン−ソース間に僅かにリーク電流が流れる。ＭＯＳＦＥＴのリーク電流は、超微細加工に伴うショートチャネルに拠るものを除けば、一般的に、ＭＯＳＦＥＴのサイズが大きくなるほどリーク電流も多く流れる。そのため、電流源(I1)の電流値を非常に小さい値にすると、コンデンサ(C1)充電時におけるＭＯＳＦＥＴ(M1)のリーク電流が無視できなくなり、遅延時間が設計値に比べ長くなってしまうという問題が発生した。
【０００９】
この対策のため、ＭＯＳＦＥＴ(M1)のサイズを小さくすると、電流ドライブ能力が小さくなり、コンデンサ(C1)を放電する時間が長く掛かるようになる。このように放電時間が長い遅延回路を発振回路などに応用すると、コンデンサ(C1)の放電時間が余分に加わり周波数が設計値より大幅に低くなってしまうという問題も生じる。
【００１０】
本発明は、電流源の設定電流が小さい場合でも高精度な遅延時間を得ることができる遅延回路及び発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、請求項１に記載された発明は、電流値が設定可能な電流源と、電流源によって充電されるコンデンサと、コンデンサに蓄積されたの電荷を放電するスイッチング素子と、コンデンサの充電電圧と基準電圧とを比較するコンパレータとを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくすることを特徴とする。
【００１２】
請求項２に記載された発明は、請求項１に記載の発明において、スイッチング素子は複数のＭＯＳＦＥＴと、それぞれのＭＯＳＦＥＴに直列接続されたヒューズとからなり、電流源の設定電流が小さい場合には、ヒューズの切断数を増やしてコンデンサの電荷放電に使用するＭＯＳＦＥＴの素子数又はＭＯＳＦＥＴのチップ面積の和を少なくしていることを特徴とする。
【００１３】
請求項３に記載された発明は、請求項１に記載の発明において、スイッチング素子は複数のＭＯＳＦＥＴと、ＭＯＳＦＥＴに直列接続されたヒューズとからなり、複数のＭＯＳＦＥＴの少なくとも一つのＭＯＳＦＥＴはヒューズに接続せずに、直接コンデンサに並列接続しており、電流源の設定電流が小さい場合には、ヒューズの切断数を増やしてコンデンサの電荷放電に使用するＭＯＳＦＥＴの素子数又はＭＯＳＦＥＴのチップ面積の和を少なくしていることを特徴とする。
【００１４】
請求項４に記載された発明は、請求項１に記載の発明において、電流源は、一定の電流値を出力する基準電流源と、複数のＭＯＳＦＥＴを有するカレントミラー回路とを備え、カレントミラー回路内のＭＯＳＦＥＴの数を調整して出力する電流源の電流値を変更することを特徴とする。
【００１５】
請求項５に記載された発明は、請求項２に記載の発明において、電流源から出力される電流値とスイッチング素子のリーク電流値との比を比較しており、リーク電流値と電流源の電流値との比が予め設定された値を超えた場合は、ＭＯＳＦＥＴに直列に接続されたヒューズを切断してリーク電流値を小さくすることを特徴とする。
【００１６】
請求項６に記載された発明は、請求項１〜５の何れか一項に記載の遅延回路と、遅延回路からの出力信号でトリガーされるパルス発生回路とを備え、パルス発生回路の出力信号によってスイッチング素子のＯＮ／ＯＦＦ制御を行っていることを特徴とする。
【００１７】
請求項７に記載された発明は、請求項６に記載の発明において、パルス発生回路から出力される出力パルス幅は、遅延回路から出力される遅延時間と略比例してあり、電流源の電流値に応じてパルス発生回路の出力パルス幅を変更していることを特徴とする。
【００１８】
請求項８に記載された発明は、請求項６又は７に記載の発明において、パルス発生回路はコンデンサと、コンデンサを充電する電流源とを備え、コンデンサに充電する時間によって出力パルス幅を決定しており、パルス発生回路の電流源の電流値と遅延回路の電流源からの電流値とが比例することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、電流源の設定電流が極めて小さい電流に設定されても、コンデンサの放電用スイッチング素子のリーク電流を小さくすることで、リーク電流によるコンデンサの充電時間に及ぼす影響を小さくでき、高精度な遅延時間を維持することができる。
【００２０】
遅延回路を発振回路に応用した場合にも、発振回路内で用いるパルス発生回路の単安定時間を遅延回路の遅延時間に比例するようにしたので、発振回路を高周波から低周波までどのように設定しても、最適な周波数精度が維持できる。
【発明を実施するための最良の形態】
【００２１】
以下に、添付図面を参照して、本発明の実施の形態を詳細に説明する。図１に示すように、本実施形態に係る遅延回路１０は電流値が設定可能な電流源(I1)、コンデンサ(C1)、基準電圧(Vref)、コンパレータ(CMP1)、コンデンサ(C1)の電荷放電用ＭＯＳＦＥＴ（スイッチング素子）(M1)、ＭＯＳＦＥＴ(M1)のゲート電圧を制御するスイッチ(SW)で構成されている。
【００２２】
コンデンサ(C1)の電荷放電用ＭＯＳＦＥＴは複数備えており、電荷放電用ＭＯＳＦＥＴ(M1)とＭＯＳＦＥＴ(M2)とＭＯＳＦＥＴ(M3)とを並列に配置し、ＭＯＳＦＥＴ(M2)及びＭＯＳＦＥＴ(M3)のゲートをＭＯＳＦＥＴ(M1)のゲートと共通接続している。さらに、ＭＯＳＦＥＴ(M2)にはトリミング用ヒューズ(F1)が、ＭＯＳＦＥＴ(M3)にはトリミング用ヒューズ(F2)が、それぞれのドレインと電流源(I1)の間に接続されている。すなわち、トリミング用ヒューズを切断することで、コンデンサ(C1)の電荷放電用ＭＯＳＦＥＴの個数が調整できるようになっている。
【００２３】
次に、本実施の形態に係る遅延回路の動作について図２を参照に説明する。尚、図２中、実線はリークが多い場合の波形、破線はリークが少ない場合の波形を示している。遅延時間を短くする場合は、電流源(I1)の設定電流は大きくする。この場合は、電荷放電用ＭＯＳＦＥＴ(M1〜M3)のリーク電流が大きくても、図２のＡに示すように、充電時間には余り影響を及ぼさない。それよりもコンデンサ(C1)の電荷を放電する時間が短い方が優先するので、ヒューズ(F1)、(F2)は共に切断しないで、３個のＭＯＳＦＥＴ(M1〜M3)でコンデンサ(C1)の電荷を放電するようにしている。
【００２４】
遅延時間を長くする場合は、電流源(I1)の設定電流を小さくする。この場合は、ＭＯＳＦＥＴ(M1〜M3)のリーク電流が、設定電流に比べ無視できない値であると、図２のＢで示すようにリークが多い場合のコンデンサ(C1)の充電時間は設計値に比べ長くなってしまう。この場合、ＭＯＳＦＥＴ(M3)に直列に接続されているトリミング用ヒューズ(F2)を切断する。すると、ＭＯＳＦＥＴ(M3)のリーク電流の影響が無くなり、図２の破線で示す遅延時間１のように遅延時間が設計値に近づき、遅延時間の精度の改善が図れる。ＭＯＳＦＥＴ(M3)のリーク電流の改善だけではまだ足りない場合は、ＭＯＳＦＥＴ(M2)に直列に接続されているトリミング用ヒューズ(F1)も切断して、さらにリーク電流を減らすことで、遅延時間の精度の改善を図る。
【００２５】
なお、リーク電流を減らすためにＭＯＳＦＥＴ(M3)又はＭＯＳＦＥＴ(M2)を遅延回路１０から切り離した結果、図２中Ｃに示すように、コンデンサ(C1)の放電時間が長くかかるようになるが、遅延時間自体が長くなっているので、放電時間が多少長くなっても影響は少ない。
【００２６】
次に図１に示す遅延回路１に用いる電流源(I1)について説明する。図３に示すように、電流源(I1)は基準電流源(I0)とＭＯＳＦＥＴ(M4)からＭＯＳＦＥＴ(M7)で構成されるカレントミラー回路２０で構成されている。ＭＯＳＦＥＴ(M4)から(M7)のゲートは全て共通接続され、ＭＯＳＦＥＴ(M4)のドレインに接続されている。
【００２７】
ＭＯＳＦＥＴ(M6)のドレインにはトリミング用ヒューズ(F3)、ＭＯＳＦＥＴ(M7)のドレインにはトリミング用ヒューズ(F4)がそれぞれ接続されており、トリミング用ヒューズ(F3、F4)の他端はＭＯＳＦＥＴ(M5)のドレインに接続されており、ＭＯＳＦＥＴ(M5〜M7)のドレイン電流の和が電流源(I1)の出力電流となる。すなわち、電流源(I1)の電流値は、基準電流源(I0)の電流値にカレントミラー回路２０の比率を乗じた電流である。
【００２８】
カレントミラー回路２０の右側はトリミング用ヒューズを切断することによって、カレントミラー回路２０を構成しており、ＭＯＳＦＥＴの数を調整して、カレントミラー比を変えることができる。すなわち、電流源(I1)の電流値はトリミング用ヒューズを切断することで設定可能である。
【００２９】
図１の遅延回路１０に図３の電流源を組み合わせた場合、ＭＯＳＦＥＴ(M1〜M3)の素子サイズの比率とＭＯＳＦＥＴ(M5〜M7)の素子サイズの比率を同じに設定し、図３に示す電流源のトリミングを行わない場合は、図１の遅延回路１０のトリミングも行わないようにする。また、図３に示す電流源のヒューズ(F4)を切断した場合は図１に示す遅延回路１０のヒューズ(F2)を切断し、図３に示す電流源のヒューズ(F3)を切断した場合は、図１に示す遅延回路１０のヒューズ(F1)を切断する。さらに、図３に示す電流源のヒューズ(F4、F3)を切断した場合は、図１に示す遅延回路１０のヒューズ(F2、F1)を切断する。このように、電流源から出力される電流値とスイッチング素子の数を一定の比になるようにすることで、常に最適な遅延時間とリーク電流の関係を維持することができる。上記のように、図１の放電用ＭＯＳＦＥＴと、図３に示す電流源のカレントミラー回路２０の右側の回路構成を同じにすることで電流源に比例したリーク電流を設定可能となる。
【００３０】
次に遅延回路１０を発振回路４０に応用した場合の実施例を説明する。図４で示す発振回路４０は、図１で示した遅延回路１０のコンパレータ(CMP1)の出力に単安定マルチバイブレータ回路（パルス発生回路）３０を接続したものである。単安定マルチバイブレータ回路３０の出力はコンデンサ(C1)放電用ＭＯＳＦＥＴ(M1)から(M3)のゲートに接続されている。単安定マルチバイブレータ回路３０にはタイミング時間を発生させるための電流源(I2)とコンデンサ(C2)が接続されている。
【００３１】
コンパレータ(CMP1)の出力がハイレベルになると、単安定マルチバイブレータ回路３０はトリガーされ、ハイレベルを出力する。すると放電用ＭＯＳＦＥＴ(M1〜M3)はオンとなり、コンデンサ(C1)の電荷を放電する。するとコンパレータ(CMP)の出力はローレベルに戻るが、単安定マルチバイブレータ回路３０の出力は電流源(I2)の電流値とコンデンサ(C2)の容量で決まるのでハイレベルを維持する。
【００３２】
単安定マルチバイブレータ回路３０から出力されるパルス幅は、コンデンサ(C1)の電荷を完全に放電するまでの時間を確保する必要があるが、電流源(I1)の電流値が最も小さい状態に合わせた場合は、電流源(I1)の電流値が大きい場合に比べて長すぎて適当でない。そのため、電流源(I1)の電流値に合わせて単安定マルチバイブレータ回路３０の出力幅を変化させることが望ましい。
【００３３】
すなわち、電流源(I1)の電流値が大きい場合は、単安定マルチバイブレータ回路３０の出力パルス幅を短くし、電流源(I1)の電流値が小さい場合は、単安定マルチバイブレータ回路３０の出力パルス幅を長くする。そうすることで、遅延時間に対し適切な放電時間を確保でき、周波数精度のよい発振回路を得ることができる。
【００３４】
図５は単安定マルチバイブレータ回路３０に使用する電流源(I2)と遅延回路１０の電流源(I1)の実施例を示している。基準電流源(I0)から右側の回路構成は図３に示す回路図と同じである。左側の回路には、右側の回路と対象にＭＯＳＦＥＴ(M8)から(M10)が接続されている。ＭＯＳＦＥＴ(M9)と(M10)のドレインにはトリミング用ヒューズ(F5)と(F6)が接続され他端はＭＯＳＦＥＴ(M8)のドレインに接続されている。
【００３５】
ＭＯＳＦＥＴ(M4)とＭＯＳＦＥＴ(M8〜M10)はカレントミラー回路２０を構成している。ＭＯＳＦＥＴ(M8)のドレイン電流が電流源(I2)の出力電流となる。ＭＯＳＦＥＴ(M5)とＭＯＳＦＥＴ(M8)、ＭＯＳＦＥＴ(M6)とＭＯＳＦＥＴ(M9)、ＭＯＳＦＥＴ(M7)とＭＯＳＦＥＴ(M10)の素子サイズはそれぞれ同じ比率になっており、右側回路のトリミング用ヒューズ(F3、F4)と左側回路のトリミング用ヒューズ(F5、F6)のトリミング状態を同じにすることで、遅延回路１０の電流源(I1)と単安定マルチバイブレータ回路の電流源(I2)の電流値の比を同じにする。
【００３６】
このように、単安定マルチバイブレータ回路３０の電流源(I2)の電流値と遅延回路１０の電流源(I1)の電流値とが比例するようにしてあるので、遅延回路１０の電流源(I1)の電流値が大きくなった場合には単安定マルチバイブレータ回路３０の電流源(I2)の電流値が連動して大きくなり、遅延回路１０の電流源の電流値が小さくなった場合には単安定マルチバイブレータ回路の電流源の電流値が連動して小さくなるので、高周波から低周波に至るまで、周波数の精度が良くなる。
【００３７】
なお、本発明は上述した実施の形態に限定されず、その要旨を逸脱しない範囲で種々の変形が可能である。
【００３８】
図１のＭＯＳＦＥＴ(M1〜M3)の素子サイズや特性は必ずしも同じである必要は無く、例えば、素子サイズをＭ３＞Ｍ２＞Ｍ１のようにし、その比を１００：１０：１のようにすることで、電流源(I1)の電流設定範囲を広くすることができる。また、ＭＯＳＦＥＴの数も３個に限ることなく、任意の数のＭＯＳＦＥＴを使用することができる。
【００３９】
さらに、図３ではＭＯＳＦＥＴ(M1)のドレインと電流源(I1)の間にトリミング用ヒューズが入っていないが、ヒューズを追加することも可能であり、この場合はＭＯＳＦＥＴの素子サイズの変更と組み合わせることで、より適切なＭＯＳＦＥＴの選択すなわちリーク電流の選択が可能になる。なお、ヒューズを設けないＭＯＳＦＥＴを用意する場合は、最もリークの小さいＭＯＳＦＥＴにするのが望ましい。
【図面の簡単な説明】
【００４０】
【図１】本実施形態に係る遅延回路図である。
【図２】本実施形態に係る遅延回路の動作説明図である。
【図３】本実施形態に係る遅延回路の電流源を示す回路図である。
【図４】遅延回路を発振回路に応用した場合を示す回路図である。
【図５】単安定マルチバイブレータ回路に使用している電流源と遅延回路の電流源を示す回路図である。
【図６】従来例に係る回路図である。
【符号の説明】
【００４１】
１０          遅延回路
２０          カレントミラー回路
３０          単安定マルチバイブレータ回路（パルス発生回路）
４０          発振回路
Ｉ１          電流源
Ｃ１          コンデンサ
ＣＭＰ１      コンパレータ
ＳＷ          スイッチ
Ｍ１〜Ｍ１０  ＭＯＳＦＥＴ（スイッチング素子）
Ｆ１、Ｆ２    トリミング用ヒューズ
【図１】
2006148515.tif 000003
【図２】
2006148515.tif 000004
【図３】
2006148515.tif 000005
【図４】
2006148515.tif 000006
【図５】
2006148515.tif 000007
【図６】
2006148515.tif 000008