(57)【要約】【課題】  選択成長工程を含むエピタキシャル成長法によるｐｎ接合を有する化合物半導体エピタキシャル基板の製造方法であって、特性劣化の少ない化合物半導体素子を与える化合物半導体エピタキシャル基板の製造方法を提供する。【解決手段】  ｐｎ接合を有する化合物半導体エピタキシャル基板を選択成長法により製造する方法であって、残留歪の平均値が１．０×１０-5以下である元基板を用いることを特徴とする化合物半導体エピタキシャル基板の製造方法。元基板が、ＶＧＦ法またはＶＢ法により製造された元基板である前記記載の製造方法。【選択図】          図６
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【特許請求の範囲】
【請求項１】
ｐｎ接合を有する化合物半導体エピタキシャル基板を選択成長法により製造する方法であって、残留歪の平均値が１．０×１０-5以下である元基板を用いることを特徴とする化合物半導体エピタキシャル基板の製造方法。
【請求項２】
元基板が、ＶＧＦ法またはＶＢ法により製造された元基板である請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｎ接合を有する化合物半導体エピタキシャル基板の製造方法に関する。
【背景技術】
【０００２】
元基板上に化合物半導体層を順次エピタキシャル成長させて化合物半導体エピタキシャル基板を製造する方法において、元基板上に成長させた化合物半導体機能層の上にＳｉＯ2などからなるマスクを形成し、マスクが形成されていない場所に、化合物半導体層を成長させる選択成長工程を含むエピタキシャル成長法（以下、「選択成長法」という。）により、ｐｎ接合（ｐ−ｉ−ｎ接合を含む。）を有する化合物半導体エピタキシャル基板が製造され、それに電極等を設置して素子分割して電界効果トランジスタ（ショットキー接合型ではないもの）（ＦＥＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）などの化合物半導体素子が製造されている。
【０００３】
これらの化合物半導体素子用の化合物半導体エピタキシャル基板を製造するための元基板としては、通常は、液体封止チョクラルスキー法（ＬＥＣ（Ｌｉｑｕｉｄ  Ｅｎｃａｐｓｕｌａｔｅｄ  Ｃｚｏｃｈｏｒａｌｓｋｉ）法）により製造された化合物単結晶からなる元基板が用いられている（例えば、特許文献１参照。）。
【０００４】
このＬＥＣ法は、高い歩留まりで単結晶基板が得られ、コストの低い製造方法であるが、化合物半導体の結晶成長中の温度勾配が大きいためか、製造された元基板中の残留歪が１．２×１０-5〜１．０×１０-4となる（例えば、特許文献１および特許文献２参照。）ことが知られている。しかし、ＦＥＴ（ショットキー接合型ではないもの）、ＨＢＴなどの素子用の選択成長法により製造された化合物半導体エピタキシャル基板用には十分とされており、ＬＥＣ法による元基板が用いられていた。
【０００５】
一方、化合物半導体結晶中の格子欠陥が少ないことが求められ、選択成長法によらずに製造されるレーザーダイオード等の素子を製造するための化合物半導体エピタキシャル基板の製造に用いられる元基板としては、さらに残留歪みが小さいものが求められている。その元基板の製造方法としては、垂直温度勾配法（ＶＧＦ（Ｖｅｒｔｉｃａｌ  Ｇｒａｄｉｅｎｔ  Ｆｒｅｅｚｉｎｇ）法）や垂直ブリッジマン法（ＶＢ（Ｖｅｒｔｉｃａｌ  Ｂｒｉｄｇｍａｎ）法）が提案されており、これらの製造方法により製造される元基板の残留歪は、ＬＥＣ法により製造された元基板より小さい１×１０-6〜５×１０-6程度（特許文献１参照。）であることが知られていた。しかし、ＶＧＦ法やＶＢ法による元基板は、それを用いてもＦＥＴ（ショットキー接合型ではないもの）、ＨＢＴなどの素子の初期の電気的特性は顕著には改善されず、ＬＥＣ法より大幅にコストがかかるので、従来はｐｎ接合を有する化合物半導体エピタキシャル基板の選択成長法による製造用には用いられてこなかった。
【０００６】
このｐｎ接合を有し選択成長法による化合物半導体エピタキシャル基板から製造された化合物半導体素子には、長時間の使用とともに特性劣化が生じるという問題点があることが知られており、改善が望まれていた。
【０００７】
【特許文献１】特開平１１−２６８９９８号公報
【特許文献２】特開平５−３３９１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、選択成長工程を含むエピタキシャル成長法によるｐｎ接合を有する化合物半導体エピタキシャル基板の製造方法であって、特性劣化の少ない化合物半導体素子を与える化合物半導体エピタキシャル基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明者らは、ｐｎ接合を有する化合物半導体エピタキシャル基板の選択成長法による製造方法について鋭意検討した結果、化合物半導体層を成長させるための元基板の残留歪に着目し、該残留歪の平均値が一定値以下であれば、特性劣化の少ないｐｎ接合を有する化合物半導体素子を与える化合物半導体エピタキシャル基板を製造することができることを見出し、本発明を完成させるに至った。
【００１０】
すなわち本発明は、ｐｎ接合を有する化合物半導体エピタキシャル基板を選択成長法により製造する方法であって、残留歪の平均値が１．０×１０-5以下である元基板を用いることを特徴とする化合物半導体エピタキシャル基板の製造方法を提供する。
【発明の効果】
【００１１】
本発明の製造方法により製造されｐｎ接合を有する化合物半導体エピタキシャル基板を用いて化合物半導体素子を製造すると、長時間使用しても特性劣化が少ないので、電界効果トランジスタ（ショットキー接合型ではないもの）、ヘテロバイポーラトランジスタなどの素子の製造用として好適であり、本発明の製造方法は工業的に極めて有用である。
【発明を実施するための最良の形態】
【００１２】
本発明の製造方法は、残留歪の平均値が１．０×１０-5以下である歪の少ない元基板を用いることを特徴とする。
【００１３】
本発明者らは、例えば、ＶＧＦ法やＶＢ法により製造され残留歪の少ない元基板を用いて、ｐｎ接合を有する化合物半導体エピタキシャル基板を選択成長法により製造し、それを用いて化合物半導体素子を製造すると、その初期の電気的特性は、残留歪が大きなＬＥＣ法による元基板を用いてなる素子と比べて顕著には向上しないが、理由は明らかではないが、その化合物半導体素子の長時間の使用による劣化が小さくなることを見出したのである。
【００１４】
選択成長法においては、化合物半導体素子を構成する一部の化合物半導体層を基板上にエピタキシャル成長させた後に、その成長させた該層の上にＳｉＯ2などからなるマスクを作製し、次いで、別の化合物半導体層をエピタキシャル成長させ、電極を設置して化合物半導体素子を製造する。おそらく、別の化合物半導体層をエピタキシャル成長させるときの温度の上昇あるいは、成長終了後の降温時に、エピタキシャル成長により形成した化合物半導体層とＳｉＯ2マスクとの熱膨張率の違いにより熱応力が生じ、その熱応力に残留歪による応力が加算されて転位の増殖が促進され、その結果素子の劣化が進むものと思われ、例えばＶＧＦ法やＶＢ法により製造され、残留歪が少ない基板を用いると、転位が減少するので、長時間の使用による素子の劣化が少なくなるものと思われる。
【００１５】
本発明で用いる基板の残留歪の平均値は１．０×１０-5以下である。１．０×１０-5を超える場合は、長時間の使用により化合物半導体素子の劣化が進む可能性がある。残留歪の平均値は、７×１０-6以下であることが好ましく、さらに好ましくは、５×１０-6以下である。
【００１６】
化合物半導体層の成長には、通常、有機金属化学気相成長（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法や分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）法が用いられ、いずれの方法においても、元基板の温度は３００℃〜７００℃に加熱して化合物半導体層を成長させる。次に、ＳｉＯ2などのマスクを作製して、さらに化合物半導体の残りの層を成長させて、化合物半導体エピタキシャル基板となる。
【００１７】
本発明における、化合物半導体エピタキシャル基板の残留歪の測定は、例えば光弾性法により行うことが出来る。具体的には、例えば、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ８ｔｈ  Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ  III−Ｖ  Ｍａｔｅｒｉａｌｓ，Ｗａｒｓａｗ  Ｐｏｌａｎｄ  Ｊｕｎｅ，１９９４，ｐ９５−９８に記載されたの方法によって測定することができる。
【００１８】
光弾性法は複屈折現象を利用して、応力集中の状態を観測するための方法であり、一般的に用いられている。この方法により、基板の残留歪は、半径方向の歪Ｓｒと接線方向Ｓｔとの差の絶対値であり、次式によって算出できる。
｜Ｓｒ−Ｓｔ｜＝ｋδ［（ｃｏｓ２φ／Ｐ11−Ｐ12）2＋（ｓｉｎ２φ／Ｐ44）2］1/2
ただし、ｋ＝（λ／πｄｎ0）3である。
（ここで、λは測定に用いる光の波長、ｄは基板厚さ、ｎ0は基板の屈折率、δは複屈折により生じる位相差、φは主振動方位角、Ｐ11とＰ12とＰ44は弾性テンソルにおける光弾性定数成分を表す。）
【００１９】
以下、図面を参照して本発明の実施形態の一例につき詳細に説明する。なお、この図面は本発明の実施形態の一例に過ぎず、本発明はこの化合物半導体素子構造に何ら限定されるものではない。
【００２０】
図１は、本発明の製造方法による化合物半導体エピタキシャル基板を用いて製造した化合物半導体素子の一実施形態を示し、化合物半導体素子がダイオードである場合を示す。図１において、１は半絶縁性ＧａＡｓ基板、２はバッファ層、３はｎ+ＧａＡｓ層である。ｎ+ＧａＡｓ上部には、ＳｉＯ2絶縁膜７が施され、開口部にはｐ+ＧａＡｓ層４が積層されている。さらに、上部にはｐ電極５、ｎ+ＧａＡｓ層にはｎ電極６がスパッタ法により積層される。
【００２１】
このダイオードの電流−電圧特性を示す図は図２のようになり、逆バイアスでは電流が僅かしか流れず、整流性を示す。しかし、長時間使用して劣化が進むと、図３に示したように、逆バイアスでの電流量が増加する。本発明の化合物半導体素子は、ダイオードの場合においては、このような逆バイアスでの電流量の増加が少なく、電流−電圧特性は図２のようになり、劣化が少ない。
【００２２】
ダイオードを例に挙げたが、ｐｎ接合を有する他の素子、例えば、接合型電界効果トランジスタ（ＪＦＥＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）等においては、本発明による化合物半導体エピタキシャル基板を用いて製造された化合物半導体素子は、電流増幅率（β）や最大電流（Ｉｍａｘ）等の特性低下が、従来のものに比べて少ない。
【実施例】
【００２３】
以下、実施例により本発明をさらに詳しく説明するが、本発明はこれらにより限定されるものではない。
【００２４】
実施例１
図１に示す層構造のダイオードを下記のようにして製作することができる。
まず、残留歪の平均値が２×１０-6である半絶縁性ＧａＡｓ基板１の上に、ＭＯＣＶＤ法によりバッファ層２及びｎ+ＧａＡｓ層３を順に積層する。次にエピタキシャル基板全面にＳｉＯ2絶縁膜７を堆積し、続いてフォトレジストをマスクとしてパターニングを行い、ｐ+ＧａＡｓを形成部となる領域に存在するＳｉＯ2絶縁膜を開口する。次いで、この開口部分にｐ+ＧａＡｓ層４をＭＯＣＶＤ法により選択成長させる。さらに、ｐ+ＧａＡｓ層４上にｐ電極５をスパッタ法により堆積した後、ｎ電極形成部のＳｉＯ2絶縁膜をフォトレジストをマスクとして開口し、ｎ電極６を形成する（図４）。
【００２５】
得られた化合物半導体素子（ダイオード）の電流−電圧特性を示すグラフを図５に示した。そして、この素子に３．７Ｖの過大な電圧をかけ、１０分通電して劣化促進試験を行い、その後再び電流−電圧特性を調べると、図６のように逆バイアスのリーク電流の増加はほとんど見られなかった。また、通電後の素子の断面をＴＥＭ（透過型電子顕微鏡）で観察すると、転位は見られなかった。
【００２６】
実施例２
基板をＶＢ法により製造され、平均残留歪４×１０-6のＧａＡｓ基板を用いる以外は、実施例１と同様の条件で実施した。その結果、実施例１と同様に素子の劣化（逆バイアスのリーク電流増加）はほとんどなく、転位の発生も見られなかった。
【００２７】
比較例１
基板をＬＥＣ法により製造され、平均残留歪４×１０-5のＧａＡｓ基板を用いる以外は、実施例１と同様の条件で実施した。その結果、図７に示すように、逆バイアスのリーク電流が増加した。実施例と同様に通電試験を行なったところ、図７のように逆バイアスのリーク電流がさらに大きくなった。また、通電後の素子の断面をＴＥＭ（透過型電子顕微鏡）で観察したところ、大量の転位が見られた。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態の一例のダイオードを示す層構造図。
【図２】ダイオードの電流-電圧特性を説明するためのグラフ。
【図３】ダイオードの通電後の劣化を示すグラフ。
【図４】図１のｐ−ｎ接合素子（ダイオード）の製造工程を示す図。
【図５】ダイオードの電流−電圧特性を示すグラフ。
【図６】実施例１のダイオードの通電後の劣化が無いことを示したグラフ。
【図７】比較例１のダイオードの通電後の劣化を示したグラフ。
【符号の説明】
【００２９】
１  半絶縁性ＧａＡｓ基板
２  バッファ層
３  ｎ+ＧａＡｓ層
４  ｐ+ＧａＡｓ層
５  ｐ電極
６  ｎ電極
７  ＳｉＯ2絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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