(57)【要約】【課題】  セルサイズが小さく、平坦性の良い直接トンネル型半導体記憶装置、およびその製造方法を提供する。【解決手段】  ＳＴＩ型の素子分離領域を有する直接トンネル型半導体記憶装置において、基板上に形成されたフローティングゲート電極の側壁面上に、コントロールゲート電極の一部を構成する導電部を誘電体膜を隔て形成し、さらに前記素子分離領域により画成された素子領域中においてソースおよびドレイン拡散領域を、前記ＳＴＩ構造を形成する素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間するように形成し、かつ前記導電部を、前記素子領域中、前記素子分離溝から離間して形成する。【選択図】  図７
2006073813.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、前記半導体基板中の素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記半導体基板表面に素子領域を画成する素子分離領域と、
前記素子領域中、前記半導体基板表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティングゲート電極の両側壁面および上面を覆う誘電体膜と、
前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を隔てて形成され、コントロールゲート電極の一部を形成する導電部と、
前記素子領域中、前記フローティングゲート電極の両側に形成された第１および第２の拡散領域とよりなる直接トンネル型半導体記憶装置であって、
前記第１および第２の拡散領域は、前記素子領域中、前記素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間して形成されており、
前記導電部は前記素子領域中、前記素子分離溝から離間して形成されていることを特徴とする直接トンネル型半導体記憶装置。
【請求項２】
前記フローティングゲート電極の上面には、前記誘電体膜を隔てて導電パターンが、前記導電部に接続して形成されており、前記導電パターンは前記導電部と共に、コントロールゲート電極を形成することを特徴とする請求項１記載の直接トンネル型半導体記憶装置。
【請求項３】
前記素子分離絶縁膜は、前記半導体基板表面から上方に延在し、前記フローティングゲート電極の上面近傍に上面を有することを特徴とする請求項２記載の直接トンネル型半導体記憶装置。
【請求項４】
前記素子分離絶縁膜の上面は、前記フローティングゲート電極の上面を越えない高さに形成されていることを特徴とする請求項３記載の直接トンネル型半導体記憶装置。
【請求項５】
前記導電部は、前記誘電体膜と前記素子分離絶縁膜との間において、前記フローティングゲート電極の側壁面に沿って延在することを特徴とする請求項２〜４のうち、いずれか一項記載の直接トンネル型半導体記憶装置。
【請求項６】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側壁面に誘電体膜を形成する工程と、
前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を介してコントロールゲート電極の一部を構成する導電膜パターンを形成する工程と、
前記フローティングゲート電極を前記導電膜パターンをも含めて覆うように、また前記半導体基板のうち、素子分離領域を形成する部分を露出するように絶縁パターンを形成する工程と、
前記絶縁パターンをマスクに前記半導体基板をエッチングし、素子分離溝を形成する工程と、
前記半導体基板上に前記素子分離溝を充填するように、また前記フローティングゲート電極および前記導電パターンを覆うように素子分離絶縁膜を堆積する工程と、
前記素子分離絶縁膜を、前記導電膜パターンが露出するまでエッチバックする工程と、
前記絶縁膜上にコントロールゲート電極を構成する別の導電膜パターンを、前記別の導電膜パターンが前記導電膜パターンにコンタクトするように形成する工程とを含むことを特徴とする直接トンネル型半導体記憶装置の製造方法。
【請求項７】
さらに前記絶縁膜パターンを形成する工程の後、前記フローティングゲート電極、前記絶縁膜パターンおよび前記導電膜パターンをマスクに、前記シリコン基板中に不純物元素を導入する工程を含むことを特徴とする請求項６記載の直接トンネル型半導体記憶装置の製造方法。
【請求項８】
前記絶縁パターンを形成する工程は、前記半導体基板表面のうち、前記不純物元素が導入される領域を露出するように形成されることを特徴とする請求項７記載の直接トンネル型半導体記憶装置の製造方法。
【請求項９】
前記不純物元素を導入する工程は、前記素子分離溝を形成する工程の後で実行されることを特徴とする請求項７または８記載の直接トンネル型半導体記憶装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成された複数のメモリセルトランジスタとよりなるAND型半導体記憶集積回路装置であって、
前記複数のメモリセルトランジスタの各々は、
半導体基板と、前記半導体基板上に形成され、前記半導体基板中の素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記半導体基板表面に素子領域を画成する素子分離領域と、前記素子領域中、前記半導体基板表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極の両側壁面および上面を覆う誘電体膜と、前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を隔てて形成され、コントロールゲート電極の一部を形成する導電部と、前記素子領域中、前記フローティングゲート電極の両側に形成された第１および第２の拡散領域とよりなり、前記第１および第２の拡散領域は、前記素子領域中、前記素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間して形成されており、前記導電部は前記素子領域中、前記素子分離溝から離間して形成されている直接トンネル型半導体記憶装置よりなり、
前記メモリセルトランジスタのコントロールゲート電極は、前記半導体基板上において行方向に隣接するメモリセルトランジスタのコントロールゲート電極に接続され、
前記ソース拡散領域は前記側壁面上を、前記半導体基板上において列方向に隣接するメモリセルトランジスタのソース拡散領域へと延在し、
前記ドレイン拡散領域は前記側壁面上を、前記半導体基板上において列方向に隣接するメモリセルトランジスタのドレイン拡散領域へと延在することを特徴とする直接トンネル型半導体記憶集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に、直接トンネル現象を利用してフローティングゲート電極にキャリアを注入することで情報を記憶する直接トンネル型半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、単一のＭＩＳＦＥＴが１つのメモリセルを構成する簡単な構造の不揮発性半導体記憶装置であり、様々な用途に使われている。
【０００３】
フラッシュメモリは、チャネル上にトンネル絶縁膜を介して設けられたフローティングゲート電極と前記フローティングゲート電極に容量結合したコントロールゲート電極とを備え、チャネル中のホットエレクトロンを、前記トンネル絶縁膜を介して前記フローティングゲート電極に注入することにより、前記フローティングゲート電極中に情報を電荷の形で保持する。
【０００４】
フラッシュメモリではフローティングゲート電極中に注入された電荷、すなわち情報を不揮発に保持するため、比較的厚い、典型的には８〜１０ｎｍの膜厚のトンネル絶縁膜を使い、ホットエレクトロンの注入は、前記コントロールゲート電極に５〜６V以上の書き込み電圧を印加することで行われる。一方、情報を消去する場合には、前記コントロールゲート電極に１０〜２０Ｖの高い消去電圧を印加して前記トンネル絶縁膜のバンド構造を変形させることにより行われ、フローティングゲート電極中に注入された電荷は、ファウラー・ノルトハイム（F−N：Fowler-Nordheim）型のトンネル電流として消去される。
【０００５】
しかし、このようなホットエレクトロンをフローティングゲート電極に注入する従来のフラッシュメモリでは、励起されたホットエレクトロンの大部分はドレイン領域にドレイン電流の形で吸収されてしまい、小数のホットエレクトロンだけがフローティングゲート電極に注入され、大部分のキャリアは書き込みに使われない。このため、従来のフラッシュメモリは、注入効率が悪く、消費電力が大きくなる問題を有している。また、注入された電子を厚いトンネル絶縁膜を介してＦＮ型のトンネル電流として引き抜くには時間がかかり、このため従来のフラッシュメモリは、動作速度、特に消去動作速度が非常に遅い問題を有している。
【０００６】
これに対し、書き込まれた情報の不揮発性を重視しない場合にはトンネル絶縁膜を薄く形成することができ、キャリアを直接トンネル現象によりトンネル絶縁膜を介してフローティングゲート電極に高速に注入あるいは引き抜きする直接トンネル型記憶装置（ＤＴＭ：direct tunneling memory）装置が実現できる（たとえば、特許文献１および非特許文献１を参照）。このような直接トンネル型半導体記憶装置は、低電圧で高速に動作するため、例えばＳＲＡＭやＤＲＡＭの置き換え等の用途に使うことが可能であると考えられている。
【０００７】
直接トンネル型半導体記憶装置においては、書き込まれた情報の不揮発性を重視しない一方で、フローティングゲート電極に書き込まれた情報、すなわち電荷を保持することは必要であり、このためＤＲＡＭの場合と同様なリフレッシュ動作が必要になる。このリフレッシュ動作の頻度を可能な限り減少させ、いわゆる擬似不揮発性を実現するために直接トンネル型半導体記憶装置では従来、ソース・ドレイン拡散領域をシリコン基板中、フローティングゲート電極直下の領域からオフセットさせて配置し、フローティングゲート電極からソースあるいはドレイン拡散領域への電荷のリークを抑制している。
【０００８】
図１は、このような従来の直接トンネル型半導体記憶装置１００の構成例を示す。
【０００９】
図１を参照するに、直接トンネル型半導体記憶装置１００は、シリコン基板１０１にＬＯＣＯＳ酸化膜などの素子分離領域１０２によって区画された素子領域に形成されており、前記シリコン基板１０１上に形成された厚さ２〜３ｎｍ程度の非常に薄いトンネル絶縁膜１０３と、前記トンネル絶縁膜１０３上に形成されたフローティングゲート電極１０５と、前記フローティングゲート電極１０５上に絶縁膜１０６を介して形成され、前記フローティングゲート電極１０５と容量結合する上部コントロールゲート電極１０７とを備えている。
【００１０】
さらに前記フローティングゲート電極１０５と絶縁膜１０６と上部コントロール電極１０７とよりなる積層ゲート電極構造の側壁面は前記絶縁膜１０６と同様な絶縁膜１０６Ｓにより覆われ、その外側に側部コントロールゲート電極１０８が、前記絶縁膜１０６Ｓを介して前記フローティングゲート電極１０６と容量結合するように形成されている。さらに前記側部コントロールゲート電極１０８の外壁面は側壁絶縁膜１０９により覆われている。
【００１１】
さらにこの従来の直接トンネル型半導体記憶装置１００の構成ではシリコン基板１０１中、前記積層ゲート電極構造の両側に形成されてソース領域あるいはドレイン領域を構成する拡散領域１１０が、前記フローティングゲート電極１０５直下の領域に侵入しないように、前記フローティングゲート電極１０５からオフセットして形成されている。
【００１２】
このため前記直接トンネル型半導体記憶装置では、前記フローティングゲート電極１０５中に保持された電荷が薄いトンネル絶縁膜１０３を介してこれらの拡散領域１１０に脱出することがなく、図１の直接トンネル型半導体記憶装置１００は擬似不揮発性を示す。
【００１３】
以下の表１は、前記直接トンネル型半導体記憶装置１００の典型的な動作例を示す。
【００１４】
【表１】
2006073813.tif 000003
表１を参照するに、書き込み動作の際にはソース領域Ｓおよびドレイン領域Ｄを接地したままコントロールゲート電極（ＣＧ）１０７，１０８に＋５Ｖ程度の電圧を印加するだけで実行することができ、また消去動作の際には前記コントロールゲート電極１０７，１０８に−５Ｖ程度の電圧を印加するだけで実行することができるのがわかる。さらに読み出し動作の際には前記ソース領域Ｓを接地しドレイン領域Ｄに＋１Ｖの駆動電圧を印加した状態で前記コントロールゲート電極１０７，１０８に＋１Ｖの読み出し電圧を印加する。表１中、Ｂは基板バイアスを示す。
【００１５】
このように、直接トンネル型半導体記憶装置の場合では、書き込みおよび消去の際に、従来の積層型フラッシュメモリにおけるような高電圧を必要とせず、このため高電圧回路を省略することが可能である。
【００１６】
直接トンネル型半導体記憶装置の場合、不揮発性素子ではないため時間が経過すれば保持された情報は電荷の散逸により消去されるが、擬似不揮発性を有しているため、高速に書き換えを行う場合には、表１に示したような消去動作が必要になる。
【特許文献１】特開２００２−１６１５５号公報
【特許文献２】特開２０００−１５０６８０号公報
【特許文献３】米国特許第６１６５２９２号公報
【非特許文献１】Usuki, T., et al., Advantage of a quasi-nonvolatile memory with ultra thin oxide, SSDM2001, p.532 2001
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図２は、図１の直接トンネル型半導体記憶装置１００を設計する際のセルサイズと設計ルールとの関係を概略的に示す図である。
【００１８】
図２を参照するに、図１の直接トンネル型半導体記憶装置１００は、図示の断面で４Ｆ程度のサイズを有し、奥行き２Ｆを考慮すると８Ｆ2（＝４Ｆ×２Ｆ）程度のセルサイズを有することがわかる。ただしＦは、該当する設計ルールで基準となる設計寸法である。
【００１９】
一方、先にも述べたように直接トンネル型半導体記憶装置１００ではＳＲＡＭやＤＲＡＭの置き換えのような用途が考えられているが、ＤＴＭを使うことにより、微細化が困難なキャパシタを情報の蓄積に使うＤＲＡＭよりもさらに微細化が可能になり、蓄積容量を大きく増大させることが可能になると同時に、動作速度を大きく向上させることができると考えられる。
【００２０】
一方、このような蓄積容量の増大を図ろうとしても、図１のＬＯＣＯＳ素子分離絶縁膜１０２を使った構成の従来の素子では、素子面積の利用効率が低く、微細化に限界があるのがわかる。
【００２１】
そこで本発明は上記の問題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２２】
本発明のより具体的な課題は、素子面積を最小化できる素子構造を有する直接トンネル型半導体記憶装置、およびかかる素子構造を有する直接トンネル型半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は上記の課題を、半導体基板と、前記半導体基板上に形成され、前記半導体基板中の素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記半導体基板表面に素子領域を画成する素子分離領域と、前記素子領域中、前記半導体基板表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極の両側壁面および上面を覆う誘電体膜と、前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を隔てて形成され、コントロールゲート電極の一部を形成する導電部と、前記素子領域中、前記フローティングゲート電極の両側に形成された第１および第２の拡散領域とよりなる直接トンネル型半導体記憶装置であって、前記第１および第２の拡散領域は、前記素子領域中、前記素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間して形成されており、前記導電部は前記素子領域中、前記素子分離溝から離間して形成されている直接トンネル型半導体記憶装置により、解決する。
【００２４】
本発明はまた上記の課題を、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上にフローティングゲート電極を形成する工程と、前記フローティングゲート電極の側壁面に誘電体膜を形成する工程と、前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を介してコントロールゲート電極の一部を構成する導電膜パターンを形成する工程と、前記フローティングゲート電極を前記導電膜パターンをも含めて覆うように、また前記半導体基板のうち、素子分離領域を形成する部分を露出するように絶縁パターンを形成する工程と、前記絶縁パターンをマスクに前記半導体基板をエッチングし、素子分離溝を形成する工程と、前記半導体基板上に前記素子分離溝を充填するように、また前記フローティングゲート電極および前記導電パターンを覆うように素子分離絶縁膜を堆積する工程と、前記素子分離絶縁膜を、前記導電膜パターンが露出するまでエッチバックする工程と、前記絶縁膜上にコントロールゲート電極を構成する別の導電膜パターンを、前記別の導電膜パターンが前記導電膜パターンにコンタクトするように形成する工程とを含むことを特徴とする直接トンネル型半導体記憶装置の製造方法により、解決する。
【００２５】
本発明はまた上記の課題を、半導体基板と、前記半導体基板上に形成された複数のメモリセルトランジスタとよりなるAND型半導体記憶集積回路装置であって、前記複数のメモリセルトランジスタの各々は、半導体基板と、前記半導体基板上に形成され、前記半導体基板中の素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記半導体基板表面に素子領域を画成する素子分離領域と、前記素子領域中、前記半導体基板表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極の両側壁面および上面を覆う誘電体膜と、前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を隔てて形成され、コントロールゲート電極の一部を形成する導電部と、前記素子領域中、前記フローティングゲート電極の両側に形成された第１および第２の拡散領域とよりなり、前記第１および第２の拡散領域は、前記素子領域中、前記素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間して形成されており、前記導電部は前記素子領域中、前記素子分離溝から離間して形成されている直接トンネル型半導体記憶装置よりなり、前記メモリセルトランジスタのコントロールゲート電極は、前記半導体基板上において行方向に隣接するメモリセルトランジスタのコントロールゲート電極に接続され、前記ソース拡散領域は前記側壁面上を、前記半導体基板上において列方向に隣接するメモリセルトランジスタのソース拡散領域へと延在し、前記ドレイン拡散領域は前記側壁面上を、前記半導体基板上において列方向に隣接するメモリセルトランジスタのドレイン拡散領域へと延在することを特徴とする直接トンネル型半導体記憶集積回路装置により、解決する。
【発明の効果】
【００２６】
本発明の半導体記憶装置は、前記トンネル絶縁膜を介して前記フローティングゲート電極にソース・ドレイン拡散領域よりキャリアを直接トンネル電流の形で注入することにより、情報を電荷の形で記憶する直接トンネル型半導体記憶装置を形成する。その際本発明によれば、前記ソース・ドレイン拡散領域を、前記素子分離領域（ＳＴＩ領域）を形成する素子分離溝の側壁面に、フローティングゲート電極直下の領域から離間して形成することにより、前記トンネル絶縁膜として膜厚が数ナノメートル以下の非常に薄いシリコン酸化膜を使った場合であってもフローティングゲート電極からソース・ドレイン拡散領域への、あるいはその逆方向への、前記トンネル絶縁膜を介したキャリアのトンネリングが抑制され、前記フローティングゲート電極に注入されたキャリアの散逸、あるいは前記フローティングゲート電極への誤ったキャリアの注入が抑制される。これはまた、本発明の半導体記憶装置では非常に薄い、例えば３ｎｍ以下の膜厚のトンネル絶縁膜を使うことが可能であることを意味しており、低電圧で高速に擬似不揮発性動作をする半導体記憶装置が得られる。
【００２７】
特に本発明によれば、ＳＴＩ型の素子分離領域を使い、さらに前記ソース・ドレイン拡散領域を、前記素子分離領域を形成する素子分離溝の側壁面に形成することにより、素子面積を従来の８Ｆ2から４Ｆ2のセルサイズに縮小することができ、大きな集積密度での集積化が可能になる。
【００２８】
本発明において前記ソース・ドレイン拡散領域を前記素子分離溝側壁面に形成する際に、特に前記ソース・ドレイン拡散領域が基板表面から前記素子分離溝側壁面に沿って前記素子分離溝底部に向かって延在するように形成することで、前記ソース・ドレイン拡散領域は通常のトランジスタのソース・ドレイン領域と同様に、キャリアを基板表面のチャネル領域に沿って供給し、また供給されたキャリアを回収することが可能である。
【００２９】
また本発明においては前記フローティングゲート電極を前記トンネル絶縁膜に接した第１のフローティングゲート電極と、前記第１のフローティングゲート電極から別のトンネル絶縁膜により隔てられている第２のフローティングゲート電極とより構成し、さらに前記第２のフローティングゲート電極を前記ソース・ドレイン拡散領域と同じ導電型の不純物元素により、前記第１のフローティングゲート電極よりも高い濃度でドープすることにより、前記第１のフローティングゲート電極中の伝導帯および価電子帯にバンドベンディングが誘起され、その結果、前記第１のフローティングゲート電極中には部分的な空乏化が生じ、前記フローティングゲート電極中に情報として注入されたキャリアを前記第２のフローティングゲート電極に濃集させることが可能になる。その結果、注入されたキャリアの散逸をさらに効果的に抑制し、保持特性を向上させることが可能になる。前記別のトンネル絶縁膜としては、第１のフローティングゲートから第２のフローティングゲートへの不純物の拡散は抑制するが電気的な抵抗としては基板上に形成されたトンネル絶縁膜よりも充分に小さいことが必要であり、例えば膜厚の非常に薄い化学酸化膜を使うことができる。
【００３０】
本発明によれば、前記側壁面上に形成したソース・ドレイン拡散領域を、それぞれ半導体基板表面に引き出すことにより、必要なコンタクトを形成することができる。
【００３１】
また本発明によれば、前記素子分離溝を充填する素子分離絶縁膜を、前記半導体基板表面を超えた高さに形成することにより、前記コントロールゲート電極により形成されるワードラインを平坦化することが可能になり、ワードラインのパターニングが容易になる。
【００３２】
本発明の直接トンネル型半導体記憶装置の製造方法では、最初にフローティングゲート電極を形成する場合を除き、全て自己整合プロセスで実行できるため、微細化に適しており、微細化された高速かつ大容量半導体集積回路装置を効率良く製造することができる。
【００３３】
また本発明では直接トンネル型半導体記憶装置を形成する際に、半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にフローティングゲート電極を形成し、前記フローティングゲート電極の側壁面に誘電体膜を形成し、前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を介してコントロールゲート電極の一部を構成する導電膜パターンを形成し、前記フローティングゲート電極を前記導電膜パターンをも含めて覆うように、また前記半導体基板のうち、素子分離領域を形成する部分を露出するように絶縁パターンを形成し、前記絶縁パターンをマスクに前記半導体基板をエッチングして素子分離溝を形成し、前記半導体基板上に前記素子分離溝を充填するように、また前記フローティングゲート電極および前記導電パターンを覆うように素子分離絶縁膜を堆積し、前記素子分離絶縁膜を、前記導電膜パターンが露出するまでエッチバックし、前記絶縁膜上にコントロールゲート電極を構成する別の導電膜パターンを、前記別の導電膜パターンが前記導電膜パターンにコンタクトするように形成することになるが、その際に前記素子分離絶縁膜を半導体基板表面を越える高さに形成することが可能で、このような構成により、前記エッチバック工程でのエッチング量およびエッチング時間を低減することができると共に、半導体記憶装置の平坦化を実現することが可能になる。その結果、特にフローティングゲート電極上にコントロールゲート電極を堆積し、これをパターニングする際の工程が容易になる。本発明によれば、フローティングゲート電極を含むゲート電極構造に隣接して素子分離領域が自己整合的に形成され、さらに素子分離領域の側壁面にソース・ドレイン拡散領域が形成されるため、半導体記憶装置のセルサイズを４Ｆ2まで低減することが可能になる。また、本発明では浅い第１の素子分離溝を形成してソース・ドレイン拡散領域を形成してから、より深い第２の素子分離溝を形成する工程を採用できるため、すでに素子分離溝中に形成されている埋め込み絶縁膜をエッチングしてソース・ドレイン拡散領域が形成される素子分離溝の側壁面を露出する工程が不必要になり、これに伴って前記埋め込み絶縁膜をエッチング量を制御しながらエッチングする必要がなくなり、工程が実質的に簡素化される。また、基板に直接形成される素子分離溝の深さは、厳密に制御できるので、ソース・ドレイン拡散領域を制御性よく形成することができる。勿論、何らかの素子分離溝を形成する前にソース・ドレイン拡散領域を形成し、その後で単一のドライエッチング工程により素子分離溝を形成することもできる。
【００３４】
さらに本発明によれば、コントロールゲート電極を行方向に延在させて行方向に隣接するメモリセルトランジスタのコントロールゲート電極と接続し、またソース拡散領域を前記側壁面に沿って列方向に延在させて列方向に隣接するメモリセルトランジスタのソース拡散領域と接続し、さらにドレイン領域を前記側壁面に沿って列方向に延在させて列方向に隣接するメモリセルトランジスタのドレイン領域と接続することにより、AND型半導体記憶集積回路装置を形成することができる。
【発明を実施するための最良の形態】
【００３５】
［第１実施例］
図３（Ａ）〜図７（Ｉ）は、本発明の第１実施例による直接トンネル型半導体記憶装置６０の製造工程を示す。
【００３６】
図３（Ａ）を参照するに、最初にシリコン基板６１に対してｐ型ウエル（図示せず）形成およびトランジスタの閾値調整用にＢ+のイオン注入を行い，その後１０００℃，１０秒の急速熱処理（ＲＴＡ処理）により、導入した不純物を活性化する。さらに前記シリコン基板６１上にトンネル酸化膜６２を熱酸化法により１〜３ｎｍの厚さに成膜し、さらにフローティングゲート電極の一部となるポリシリコン膜６３Ａを、ＣＶＤ法により１０〜３０ｎｍの厚さに形成する。さらにこのようにして形成したポリシリコン膜６３Ａの表面を硝酸過水処理することにより、前記ポリシリコン膜上に薄い化学酸化膜６３Ｂを形成する。
【００３７】
さらにフローティングゲート電極の一部となる別のポリシリコン膜６３ＣをＣＶＤ法により、前記化学酸化膜６３Ｂ上に１５０ｎｍの膜厚に成膜し，これにＰ+など、ｎ型不純物元素のイオン注入を行う。さらに１０００℃，１０秒間のＲＴＡ処理により、前記不純物元素を活性化させる。
【００３８】
図３（Ａ）の工程では、さらに前記ポリシリコン膜６３Ｃ上にハードマスクとなるＳｉＮ膜６４をＣＶＤ法により、３０〜１００ｎｍの厚さに形成し、さらに前記ＳｉＮ膜６４上にシリコン酸化膜６５をＣＶＤ法により１００ｎｍの厚さに成膜する。さらに、このようにして得られた構造に対してリソグラフィとＲＩＥ法によるエッチングを行うことにより、図３（Ａ）に示すゲート構造６０Ｇを形成する。
【００３９】
次に図３（Ｂ）の工程において熱酸化法により、前記ゲート構造６０Ｇのうち、フローティングゲート電極を構成するポリシリコン膜６３Ａおよび６３Ｃの側壁面を３〜１０ｎｍの厚さに酸化する。なお，ここで熱酸化法のかわりにＣＶＤ法にて酸化膜６３Ｄを前記ゲート構造６０Ｇの側壁面に３〜１５ｎｍの厚さに形成することも可能である。図３（Ｂ）の工程では、熱酸化処理の結果、前記シリコン基板６１表面を覆っているトンネル絶縁膜６２にも増膜が生じる。
【００４０】
次に図４（Ｃ）の工程においてコントロールゲート電極に対応するポリシリコン膜を図３（Ｂ）の構造上にＣＶＤ法により３０〜１００ｎｍの厚さに成膜し，１０００℃，１０秒間のＲＴＡ処理により膜中の不純物元素を活性化した後，ドライエッチングによる全面エッチバックを行い、図４（Ｃ）に示すように前記ゲート構造６０Ｇの側壁面にポリシリコン側壁膜６６Ｓを形成する。なお直接トンネル型半導体記憶装置中にＬＤＤ領域を形成する場合には、この時点においてＰ+のイオン注入を行う。
【００４１】
次に図４（Ｄ）の工程においてコントロールゲート電極６６Ｓを保護するために酸化膜６７をＣＶＤ法により、２０〜５０ｎｍの膜厚に堆積し、さらに図５（Ｅ）の工程において前記酸化膜６７をドライエッチングにより全面エッチバックし、前記ゲート構造６０Ｇの間において前記シリコン基板６１の表面を露出する。
【００４２】
図５（Ｅ）の工程では、ソース・ドレイン領域形成のため、Ｐ+などｎ型不純物元素のイオン注入を行い，１０００℃，１０秒間のＲＴＡ処理を行うことにより、前記不純物元素を活性化する。その際、前述のＬＤＤ注入を行わない場合でも、熱処理に伴う前記不純物元素の拡散により、前記コントロールゲート電極６６Ｓの直下に、オーバーラップしてｎ型拡散領域６１Ａが形成される。なお、このｎ型拡散領域６１Ａは、前記コントロールゲート電極６６Ｓの直下には形成されているが、前記フローティングゲート電極６３Ａ直下の領域からは離間して形成されている。
【００４３】
次に図５（Ｆ）の工程において、前記ゲート構造６０Ｇおよび前記酸化膜６７をマスクに、前記シリコン基板６１中にドライエッチングにより自己整合的に、２００〜４００ｎｍの深さの素子分離溝６１Ｇを形成する。さらに前記素子分離溝６１Ｇの形成後、応力緩和のために前記素子分離溝６１Ｇの内壁面を熱酸化処理により５〜１５ｎｍの厚さに
酸化、前記素子分離溝６１Ｇを覆う酸化膜６１ｇを形成する。図５（Ｆ）の素子分離溝形成工程の結果、前記シリコン基板６１表面に形成されていたｎ型拡散領域６１Ａは二つの領域６１ａに分離される。
【００４４】
次に図６（Ｇ）の工程において図５（Ｆ）の構造上にシリコン酸化膜６８をＣＶＤ法にて、２００〜４００ｎｍの厚さに成膜し、その後ドライエッチングにより、前記コントロールゲート電極６６Ｓの一部が露出するまで、換言すると前記ＳｉＮハードマスク６４が露出するまでエッチバックする。その結果、図６（Ｈ）に示すように、前記素子分離溝６１Ｇを充填し、しかも前記ＳｉＮハードマスク６４の高さは超えないが、前記シリコン基板６１の表面を越えて上方に延在する酸化膜パターン６８Ｓが、素子分離絶縁膜として形成される。なお，前記素子酸化膜６８Ｓをより平坦にするためには，あらかじめ酸化膜６８の形成後に予めＣＭＰ法により平坦化を行っても良い。あるいは、流動性の高いＢＰＳＧのような低融点絶縁膜を用い，熱処理により平坦化を行っても良い。
【００４５】
次に図７（Ｉ）の工程において、前記露出したポリシリコンコントロールゲート電極６６Ｓの表面を希フッ酸処理して自然酸化膜を除去した後、コントロールゲート電極６９として、ワード線をかねてポリシリコン膜をＣＶＤ法により、５０〜１００ｎｍの膜厚に形成し，さらにリソグラフィとドライエッチングにより配線加工を行う。なお，先に形成されているポリシリコンコントロール電極６６Ｓと後で形成されるポリシリコンコントロールゲート電極６９との間のコンタクト抵抗を低減するために、前記ポリシリコンコントロールゲート電極６９の成膜前に、ポリシリコンゲート電極６６Ｓの露出部にシリサイド層を形成しておいても良い。
【００４６】
図７（Ｉ）の工程の後、通常の半導体メモリプロセスと同様に、層間絶縁膜工程および配線工程を経て、所望の直接トンネル型半導体記憶装置６０が完成する。
【００４７】
なお，本実施例ではポリシリコン側壁膜６６Ｓの保護膜６７および素子分離絶縁膜６８としてシリコン酸化膜を用いたが、シリコン窒化膜を用いることも可能であり、絶縁膜の材料は適宜選択可能である。
【００４８】
本発明によれば、前記コントロールゲート電極６９が平坦化されるため、ワード線パターニングを高解像度露光系を使って容易に精度よく実行することができる。
【００４９】
図８は、図７（Ｉ）の直接トンネル型半導体記憶装置において、前記シリコン基板６１、トンネル絶縁膜６２、フローティングゲート電極６３Ａ，６３Ｃを通る断面に沿ったバンド構造図を示す。ただし図８中、前記化学酸化膜６３Ｂの図示は省略している。
【００５０】
図８を参照するに、前記シリコン基板６１はｐ型にドープされており、一方前記フローティングゲート電極６３Ｃはｎ+型にドープされているため、間の特にフローティングゲート電極６３Ａにおいて伝導帯Ｅｃおよび価電子帯Ｅｖにバンドの曲がりが生じているのがわかる。なお前記下側のフローティングゲート電極６３Ａは形成時には非ドープポリシリコンにより形成されるが、前記ｎ+型フローティングゲート電極６３Ｃからの前記薄い化学酸化膜６３Ｂを介した不純物元素の拡散により、実際にはｎ-型にドープされる場合が多い。
【００５１】
このように前記下側フローティングゲート電極６３Ａにおいてバンドの曲がりが生じた場合、キャリア、すなわち電子は前記下側ゲート電極６３Ａから排除され、前記ゲート電極６３Ａには空乏化が生じる。
【００５２】
このため、前記上側ゲート電極６３Ｃに蓄積された電子が前記シリコン基板６１へとトンネリングにより散逸する確率は著しく減少し、ＤＴＭメモリのデータ保持特性が向上する。このようなデータ保持特性の向上は、リフレッシュ間隔の増大につながる。
【００５３】
図９は、本実施例に係る直接トンネル型半導体記憶装置６０を一要素とする半導体集積回路装置１０の構成を示す平面図である。
【００５４】
図９を参照するに、単一のメモリセル２０、すなわち直接トンネル型半導体記憶素子６０は、隣接する２本のビット線１８の間の領域に形成された、前記フローティングゲート電極６３Ａ，６３Ｃに対応するフローティングゲート電極１５と、前記コントロールゲート電極６９に対応し前記フローティングゲート電極１５を覆ってビット線に直交するワード線１７を含み、メモリセル２０は、行方向に２Ｆ，列方向に２Ｆの４Ｆ2のサイズを有している。このメモリセル２０のサイズは、これは先に図２で説明した従来の８Ｆ2のサイズの半分になっているが、これは、図７（Ｉ）の構成において素子分離領域をＳＴＩ型の素子分離構造に形成し、ビット線（ソース・ドレイン拡散領域）６１ａを、素子分離溝の側壁面上部に形成した構成により実現されたものである。
【００５５】
図１０は、図３，４の構成に対応した等価回路図を示す。
【００５６】
図１０を参照するに、図７（Ｉ）の直接トンネル型半導体記憶装置６０は、図９に示したように行列状に配列されており、行方向に隣接する直接トンネル型半導体記憶装置６０どうしでは、コントロールゲート電極１７が相互に接続され、ワードラインＷＬを形成する。
【００５７】
また列方向に隣接する直接トンネル型半導体記憶装置６０どうしでは、前記拡散領域６１ａに対応するソース拡散領域１８が相互に接続されてソースラインＳを形成し、また前記別の拡散領域６１ａに対応するドレイン拡散領域１８が相互に接続されてビットラインＤを形成する。図１０の構成は、ＡＮＤ型半導体記憶集積回路装置を形成する。
［第２実施例］
図１１（Ａ），（Ｂ）は、本発明の第２実施例による直接トンネル型半導体記憶装置６０の製造方法の一部を示す。
【００５８】
本実施例では先に説明した図４（Ｄ）の工程の後、図１１（Ａ）の工程に進み、前記シリコン基板６１の表面をソース・ドレイン拡散領域の形成に必要な量だけ、たとえばシリコン基板６１の表面から０〜２００ｎｍの深さまで、前記酸化膜６７をマスクにエッチングし、第１の素子分離溝６１Ｇ1を形成する。本実施例では説明の都合上、前記第１の素子分離溝６１Ｇ1の深さを８０ｎｍとするが、この第１の素子分離溝の深さはトランジスタの特性とも関連し、かならずしもこの値に限定されるものではない。シリコン基板への素子分離溝６１Ｇ1の形成は厳密に制御でき、０〜２００ｎｍの範囲で設計に応じて所望の深さに設定可能である。先の実施例と同様に前記第１の素子分離溝６１Ｇ1は、フローティングゲート電極６３Ｃを覆うハードマスク６５と酸化膜６７をマスクとして、ＲＩＥ法によりセルフアライン法で形成する。
【００５９】
次に、図１１（Ｂ）の工程において前記第１の素子分離溝６１Ｇ1に、Ｐ+やＡｓ+、あるいはＢ+などの不純物元素をイオン注入により導入する。その際、本実施例では前記イオン注入を垂直に行う。このような垂直方向へのイオン注入を行うことにより、導入される不純物元素イオンのエネルギを増大させることができる。勿論、本実施例において前記素子分離溝６１Ｇ1内に斜めイオン注入を行うことも可能である。
【００６０】
本実施例では基板６１中に形成される前記素子分離溝６１Ｇ1の深さが正確に制御されているので、イオン注入を垂直に行った場合でも斜めに行った場合でも、イオン注入される領域が正確に決定される。このようにして導入された不純物元素は、その後の熱工程により水平方向に拡散し、素子分離溝６１Ｇ1の側壁面から拡がる不純物拡散領域６１Ａが形成される。垂直イオン注入した場合の加速エネルギは、Ｐ+を不純物元素として使った例では、６０ＫｅＶに設定され、ドーズ量は４×１０15ｃｍ-2に設定される。
【００６１】
次に本実施例では、図１１（Ｂ）の工程の後、前記ハードマスクパターン６５と側壁酸化膜６７をマスクとして、ＲＩＥ法により、前記素子分離溝６１Ｇ1をさらに深くエッチングし、前記素子分離溝６１Ｇ1に整合して素子分離溝６１Ｇを形成する。このようにして形成された素子分離溝６１Ｇは、前記素子分離溝６１Ｇ1の底面から深さ方向にさらに掘り下げることにより形成され、最終的に素子分離溝６１Ｇ1を吸収した状態で、深さ約２００ｎｍ〜４００ｎｍ、より好ましくは深さ３００ｎｍ〜４００ｎｍに形成される。
【００６２】
これにより、先に説明した図５（Ｆ）の構造が得られる。
【００６３】
さらに先に説明した図６（Ｇ），（Ｈ）の工程を行うことにより、図７（Ｉ）の直接トンネル型半導体記憶装置６０が得られる。
【００６４】
本実施例では、先の図１１（Ｂ）の工程で素子分離溝６１Ｇ1の底面に形成される不純物拡散領域は、その後の図５（Ｆ）の工程において素子分離溝６１Ｇの形成とともに除去されるので、図１１（Ｂ）の工程においてはイオン注入時のパワー制御を必ずしも厳密に行う必要がない。
［第３実施例］
図１２（Ａ）〜（Ｃ）は、先に図７（Ｉ）の構成において前記ソース・ドレイン拡散領域６１ａに対するコンタクト構造を設けた本発明第６実施例による直接トンネル型半導体記憶装置８０の構成を示す、それぞれ平面図および図１２（Ａ）中、ラインＡ−Ａ’およびＢ−Ｂ’に沿った断面図を示す。図１２（Ｂ）は、図７（Ｉ）に対応している。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６５】
図１２（Ａ）を参照するに、ソースおよびドレイン領域となる前記拡散領域６１ａは前記シリコン基板６１上を素子分離構造６８Ｓに沿って図９と同様に列方向に延在し、その端部には、コンタクト構造との接続のための、面積の大きな引き出し部６１Ｔとなる拡散領域が形成されている。
【００６６】
図１２（Ｃ）を参照するに、前記端部においてはシリコン基板表面が大きな面積で露出するように素子分離構造６８Ｓが形成されており、前記引き出し部６１Ｔは、かかるシリコン領域上に、前記拡散領域６１ａを形成するイオン注入工程により、同時に形成されている。
【００６７】
そこで図１２（Ｃ）に示すように、前記シリコン基板６１上に層間絶縁膜７０を形成し、さらに前記層間絶縁膜７０中に拡散領域６１Ｔを露出するコンタクトホールを形成し、かかるコンタクトホール中にコンタクトプラグ７１を形成することにより、前記拡散領域６１ａに対して多層配線構造などの配線パターンを接続することが可能になる。
【００６８】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
（付記１）  半導体基板と、
前記半導体基板上に形成され、前記半導体基板中の素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記半導体基板表面に素子領域を画成する素子分離領域と、
前記素子領域中、前記半導体基板表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティングゲート電極の両側壁面および上面を覆う誘電体膜と、
前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を隔てて形成され、コントロールゲート電極の一部を形成する導電部と、
前記素子領域中、前記フローティングゲート電極の両側に形成された第１および第２の拡散領域とよりなる直接トンネル型半導体記憶装置であって、
前記第１および第２の拡散領域は、前記素子領域中、前記素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間して形成されており、
前記導電部は前記素子領域中、前記素子分離溝から離間して形成されていることを特徴とする直接トンネル型半導体記憶装置。
（付記２）  前記フローティングゲート電極の上面には、前記誘電体膜を隔てて導電パターンが、前記導電部に接続して形成されており、前記導電パターンは前記導電部と共に、コントロールゲート電極を形成することを特徴とする付記１記載の直接トンネル型半導体記憶装置。
（付記３）  前記素子分離絶縁膜は、前記半導体基板表面から上方に延在し、前記フローティングゲート電極の上面近傍に上面を有することを特徴とする付記２記載の直接トンネル型半導体記憶装置。
（付記４）  前記素子分離絶縁膜の上面は、前記フローティングゲート電極の上面を越えない高さに形成されていることを特徴とする付記３記載の直接トンネル型半導体記憶装置。
（付記５）  前記導電部は、前記誘電体膜と前記素子分離絶縁膜との間において、前記フローティングゲート電極の側壁面に沿って延在することを特徴とする付記２〜４のうち、いずれか一項記載の直接トンネル型半導体記憶装置。
（付記６）  前記導電パターンは、前記素子分離絶縁膜の上面を延在することを特徴とする付記３〜５のうち、いずれか一項記載の直接トンネル型半導体記憶装置。
（付記７）  前記誘電体膜は、前記フローティングゲート電極の側壁面を覆う熱酸化膜と、前記フローティングゲート電極の上面を覆う窒化膜とよりなることを特徴とする付記１〜６のうち、いずれか一項記載の直接トンネル型半導体記憶装置。
（付記８）  前記フローティングゲート電極は、前記トンネル絶縁膜に接する第１の電極部分と、前記第１の電極部分上に、別のトンネル絶縁膜を介して形成された第２の電極部分とよりなることを特徴とする付記１〜７のうち、いずれか一項記載の直接トンネル型半導体記憶装置。
（付記９）  半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側壁面に誘電体膜を形成する工程と、
前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を介してコントロールゲート電極の一部を構成する導電膜パターンを形成する工程と、
前記フローティングゲート電極を前記導電膜パターンをも含めて覆うように、また前記半導体基板のうち、素子分離領域を形成する部分を露出するように絶縁パターンを形成する工程と、
前記絶縁パターンをマスクに前記半導体基板をエッチングし、素子分離溝を形成する工程と、
前記半導体基板上に前記素子分離溝を充填するように、また前記フローティングゲート電極および前記導電パターンを覆うように素子分離絶縁膜を堆積する工程と、
前記素子分離絶縁膜を、前記導電膜パターンが露出するまでエッチバックする工程と、
前記絶縁膜上にコントロールゲート電極を構成する別の導電膜パターンを、前記別の導電膜パターンが前記導電膜パターンにコンタクトするように形成する工程とを含むことを特徴とする直接トンネル型半導体記憶装置の製造方法。
（付記１０）  さらに前記絶縁膜パターンを形成する工程の後、前記フローティングゲート電極、前記絶縁膜パターンおよび前記導電膜パターンをマスクに、前記シリコン基板中に不純物元素を導入する工程を含むことを特徴とする付記９記載の直接トンネル型半導体記憶装置の製造方法。
（付記１１）  前記絶縁パターンを形成する工程は、前記半導体基板表面のうち、前記不純物元素が導入された領域を露出するように形成されることを特徴とする付記１０記載の直接トンネル型半導体記憶装置の製造方法。
（付記１２）  前記不純物元素を導入する工程は、前記素子分離溝を形成する工程の後で実行されることを特徴とする付記１０または１１記載の直接トンネル型半導体記憶装置の製造方法。
（付記１３）
前記不純物元素を導入する工程の後、前記素子分離溝を、前記絶縁パターンをマスクにさらにエッチングする工程を含むことを特徴とする付記１２記載の直接トンネル型半導体記憶装置の製造方法。
（付記１４）
前記不純物元素を導入する工程は、前記素子分離溝を形成する工程よりも前に実行されることを特徴とする付記１０または１１記載の直接トンネル型半導体記憶装置の製造方法。
（付記１５）
前記導電膜パターンを形成する工程は、前記半導体基板上に前記フローティング電極を覆うように導電膜を堆積する工程と、前記導電膜をエッチバックする工程とを含むことを特徴とする付記９〜１４のうち、いずれか一項記載の直接トンネル型半導体記憶装置の製造方法。
（付記１６）
半導体基板と、
前記半導体基板上に形成された複数のメモリセルトランジスタとよりなるAND型半導体記憶集積回路装置であって、
前記複数のメモリセルトランジスタの各々は、
半導体基板と、前記半導体基板上に形成され、前記半導体基板中の素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記半導体基板表面に素子領域を画成する素子分離領域と、前記素子領域中、前記半導体基板表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極の両側壁面および上面を覆う誘電体膜と、前記フローティングゲート電極の前記側壁面上に、前記誘電体膜を隔てて形成され、コントロールゲート電極の一部を形成する導電部と、前記素子領域中、前記フローティングゲート電極の両側に形成された第１および第２の拡散領域とよりなり、前記第１および第２の拡散領域は、前記素子領域中、前記素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間して形成されており、前記導電部は前記素子領域中、前記素子分離溝から離間して形成されている直接トンネル型半導体記憶装置よりなり、
前記メモリセルトランジスタのコントロールゲート電極は、前記半導体基板上において行方向に隣接するメモリセルトランジスタのコントロールゲート電極に接続され、
前記ソース拡散領域は前記側壁面上を、前記半導体基板上において列方向に隣接するメモリセルトランジスタのソース拡散領域へと延在し、
前記ドレイン拡散領域は前記側壁面上を、前記半導体基板上において列方向に隣接するメモリセルトランジスタのドレイン拡散領域へと延在することを特徴とする直接トンネル型半導体記憶集積回路装置。
【図面の簡単な説明】
【００６９】
【図１】従来の直接トンネル型半導体記憶装置の構成を示す図である。
【図２】図１の直接トンネル型半導体記憶装置のセルサイズを示す図である。
【図３】（Ａ），（Ｂ）は、本発明第１実施例による、直接トンネル型半導体記憶装置の製造工程を説明する図（その１）である。
【図４】（Ｃ），（Ｄ）は、本発明第１実施例による、直接トンネル型半導体記憶装置の製造工程を説明する図（その２）である。
【図５】（Ｅ），（Ｆ）は、本発明第１実施例による、直接トンネル型半導体記憶装置の製造工程を説明する図（その３）である。
【図６】（Ｇ），（Ｈ）は、本発明第１実施例による、直接トンネル型半導体記憶装置の製造工程を説明する図（その４）である。
【図７】（Ｉ）は、本発明第１実施例による、直接トンネル型半導体記憶装置の製造工程を説明する図（その５）である。
【図８】本発明第１実施例の直接トンネル型半導体記憶装置の作用を示す図である。
【図９】本発明第１実施例の直接トンネル型半導体記憶装置よりなる半導体集積回路装置におけるセルサイズを示す図である。
【図１０】は、図９の半導体集積回路装置の等価回路を示す図である。
【図１１】（Ａ），（Ｂ）は、本発明の第２実施例による直接トンネル型半導体記憶装置の製造工程を示す図である。
【図１２】（Ａ）〜（Ｃ）は、本発明の第３実施例による直接トンネル型半導体記憶装置の構成を示す図である。
【符号の説明】
【００７０】
６０  直接トンネル型半導体記憶装置
６１  シリコン基板
６１Ｔ，６１ａ  拡散領域
６８Ｓ  素子分離絶縁膜
６２  トンネル絶縁膜
６３Ａ，６３Ｃ  フローティングゲート電極
６３Ｂ  化学酸化膜
６４  ハードマスク
６６Ｓ，６９  コントロールゲート電極
６４  ハードマスク
６７  ダミー側壁酸化膜
６１ｇ  熱酸化膜
６１Ｇ，６１Ｇ1  素子分離溝
【図１】
2006073813.tif 000004
【図２】
2006073813.tif 000005
【図３】
2006073813.tif 000006
【図４】
2006073813.tif 000007
【図５】
2006073813.tif 000008
【図６】
2006073813.tif 000009
【図７】
2006073813.tif 000010
【図８】
2006073813.tif 000011
【図９】
2006073813.tif 000012
【図１０】
2006073813.tif 000013
【図１１】
2006073813.tif 000014
【図１２】
2006073813.tif 000015