(57)【要約】      （修正有）【課題】消費電力を抑えながら画素電圧の損失を防ぐことができ、かつ、開口率を高くすることができる電気光学装置、電気光学装置の駆動方法及び電子機器を提供すること。【解決手段】ＴＦＤ素子を用いたＩＰＳ型液晶装置において、各画素領域７について設けられた容量電極１３と走査線８の一部との間に保持される静電容量により画素電圧の損失を補完することができる。これにより、シフト電圧を余分に印加する必要が無いため、消費電力を抑えながら画素電圧の損失を防ぐことができる。また、独立した容量電極１３を設けたことにより、画素電極１１及び共通電極１２を容量保持部として利用する必要が無くなる。当該画素電極１１、共通電極１２を広くする必要がなくなるため、画素電極１１及び共通電極１２の幅を狭く形成することができる。これにより、開口率を高くすることができる。【選択図】図３
2006251442.tif 000002
【特許請求の範囲】
【請求項１】
対向配置された一対の基板と、
前記一対の基板のうち一方の基板上に設けられた複数の走査線と、
複数の信号線と、
前記複数の走査線と前記複数の信号線との交差に対応して設けられた画素領域内に、スイッチング素子を介して前記走査線に電気的に接続された画素電極と、
前記画素領域内において、前記信号線に電気的に接続され、前記画素電極との間で横電界を発生させる共通電極と、
を具備し、
前記画素領域に設けられた画素電極が、当該画素領域より先に選択される画素領域における走査線との間で容量を形成している
ことを特徴とする電気光学装置。
【請求項２】
前記画素領域について絶縁部を介して前記走査線と対向するように設けられ、前記走査線との間で容量を形成する容量電極を更に具備し、
前記画素領域に設けられた画素電極が、当該画素領域とは異なる画素領域について設けられた容量電極に電気的に接続されていることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記画素電極と前記容量電極との間または前記走査線と前記容量電極との間のうち少なくとも一方が導通していることを特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記画素電極が第１絶縁部を介して前記共通電極に重なるように設けられていると共に、前記走査線が第２絶縁部を介して前記容量電極に重なるように設けられていることを特徴とする請求項２又は請求項３のうちいずれか一項に記載の電気光学装置。
【請求項５】
前記スイッチング素子は非線形素子からなることを特徴とする請求項１乃至４のいずれか一項に記載の電気光学装置。
【請求項６】
前記複数の走査線を各々順次選択する際に、前記スイッチング素子を導通状態にする選択電圧を印加し、当該選択された走査線における選択終了後の所定の期間において、前記スイッチ素子を非導通状態にする第１の非選択電圧を印加するとともに、前記所定の期間後に、前記第１の非選択電圧とは異なる第２の非選択電圧を印加する
ことを特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の電気光学装置を搭載したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
一般に、液晶装置等の電気光学装置を表示装置として用いた場合、陰極線管（ＣＲＴ）に比べて視野角が狭く、動画等の表示品位が低いという指摘がある。これに対して、視野角の広いＩＰＳ（In-Plane-Switching）型の液晶装置が開発されている。ＩＰＳ型の液晶装置は、液晶を挟んで対向する一対の基板のうち一方の基板上に対になった画素電極が形成されている。対となった画素電極間に電圧が印加すると横電界が発生し、この横電界により液晶の配向状態が変わる。即ち、第１の画素電極間に印加する電圧を加減することで、液晶の配向状態を制御して、例えば画素の透過率を変え表示を可能にするようになっている（例えば、特許文献１参照。）。
【０００３】
ここでスイッチ素子としてＴＦＤ（Thin Film Diode）を用いたＩＰＳ型液晶装置の一般的な構成は、複数の走査線とこれに交差する複数の信号線の交差部分を一つの画素領域とし、この画素領域毎に走査線にＴＦＤ素子を形成し、これを介して第１の画素電極が接続される。そして、この第１の画素電極を囲むような形状の第２の画素電極が形成され信号線と電気接続された構成となっており、複数の走査線の各々を逐次選択し、選択した走査線に選択電圧と呼ぶＴＦＤ素子をスイッチとしてオンする絶対値で比較的大きな電圧を印加する。この時、信号線、言い換えると第２画素電極には当該画素で表示すべき階調に応じたデータ信号電圧波形が印加する。ここでＴＦＤ素子はこれに印加する電圧の絶対値が大きい程、オン抵抗が下がる性質がある為、選択電圧とデータ信号電圧波形の電圧差に応じて第１画素電極と第２画素電極とが作る画素容量を充電する度合いが異なる。言い換えるとデータ信号電圧波形を適宜変調することで画素電圧が異ならせることが出来、更に選択期間で所定の画素電圧とした後は、当該走査線を非選択とし、非選択電圧と呼ぶＴＦＤ素子をスイッチとしてオフする比較的絶対値で小さな電圧を印加する。これにより、ＴＦＤ素子はオフして、画素容量に充電された電荷は保持され、画素電圧も一定に保たれて所定の階調表示を、次に選択さるまで維持する。当該走査線が非選択状態の間に、他の走査線を逐次選択走査することで、各走査線行上の画素容量を同様に充電し、所定の表示が可能となる。
【０００４】
ところで、走査線が選択し終わる時に、走査線の電圧は選択電圧から非選択電圧に切り替わるが、ＴＦＤ素子には比較的大きな寄生容量があり、この寄生容量（値をＣＴＦＤ）と画素容量（値をＣｐｉｘ）が電気的に直列接続しているので、走査線の電圧が選択電圧から非選択電圧に切り替わる時、画素電圧を下げてしまい、所定の画素電圧を得る為に選択電圧をより高くなければならず、ひいては消費電力の増加を引き起こす。ここで、画素電圧損失ΔＶは、選択電圧をＶｓｅｌ、非選択電圧をＶｈ、ｋ＝ＣＴＦＤ／（ＣＴＦＤ＋Ｃｐｉｘ）とすると、ΔＶ＝ｋ（Ｖｓｅｌ−Ｖｈ）となる。ここでｋを今後、容量比ｋという。  
これに対して、例えば第１の画素電極の一部と第２の画素電極の一部とを対向させて配置し、対向する電極間で保持容量を構成する方法がある。当該保持容量（値をＣｈｌｄ）により、容量比ｋはｋ＝ＣＴＦＤ／（Ｃｈｌｄ＋ＣＴＦＤ＋Ｃｐｉｘ）となり、容量比が小さくなる。よって画素電圧損失も減り、消費電力の増加を防止することが出来る。  
【特許文献１】特開２００２−２６８０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、第１の画素電極の一部と第２の画素電極の一部とを対向させて配置する場合、一定容量を保持させる必要性から、当該第１の画素電極及び第２の画素電極の対向する部分にある程度の面積を持たせる必要がある。このため、各画素について光の透過する部分が狭くなり、開口率が低くなってしまうという問題がある。
【０００６】
以上のような事情に鑑み、本発明の目的は、画素電圧の損失を防ぐことで消費電力を抑えることができ、かつ、高い開口率を確保することができる電気光学装置、電気光学装置の駆動方法及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係る電気光学装置は、対向配置された一対の基板と、前記一対の基板のうち一方の基板上に設けられた複数の走査線と、複数の信号線と、前記複数の走査線と前記複数の信号線との交差に対応して設けられた画素領域内に、スイッチング素子を介して前記走査線に電気的に接続された画素電極と、前記画素領域内において、前記信号線に電気的に接続され、前記画素電極との間で横電界を発生させる共通電極と、を具備し、前記画素領域に設けられた画素電極が、当該画素領域より先に選択される画素領域における走査線との間で容量を形成していることを特徴とすることを特徴とする。  
ここで、「前段の画素領域」とは、ある画素領域に着目した場合、当該画素領域の直前に走査信号が供給される画素領域をいう。
【０００８】
本発明によれば、各画素領域に設けられた画素電極と当該画素領域の前段の画素領域における走査線との間で形成される容量により画素電圧の損失を補完することができる。これにより、消費電力を抑えながら画素電圧の損失を防ぐことができる。
【０００９】
画素電極や共通電極は表示に寄与する領域の外側の領域に設けられており、極力小さな面積で形成されることが好ましい。本発明では、画素電極及び共通電極を容量保持部として利用する必要が無くなり、当該画素電極、共通電極を広くする必要が無くなるため、表示に寄与する領域が狭くなることもない。これにより、高い開口率を確保することができる。
【００１０】
また、前記画素領域について絶縁部を介して前記走査線と対向するように設けられ、前記走査線との間で容量を形成する容量電極を更に具備し、前記画素領域に設けられた画素電極が、当該画素領域とは異なる画素領域について設けられた容量電極に電気的に接続されていることが好ましい。  
ここで、画素電極と容量電極とが「電気的に接続されている」とは、画素電極自身や導線、導通部材等により両者が導通している場合のほか、例えばコンデンサ又はコンデンサと同値の電気的要素を介して両者が接続される場合も含むものとする。  
本発明では、容量電極を設けたことにより走査線との間で容量を形成することができる。走査線は、通常、表示に寄与する領域の外側の領域に設けられている。容量電極が走査線と対向するように設けられているので、当該容量電極についても表示に寄与する領域の外側に設けられていることになる。これにより、当該表示に寄与する領域が狭くなることが無く、高い開口率を確保することができる。
【００１１】
また、前記画素電極と前記容量電極との間または前記走査線と前記容量電極との間のうち少なくとも一方が導通していることが好ましい。  
画素電極と容量電極との間または走査線と容量電極との間のうち少なくとも一方が導通していると、例えば画素電極と容量電極とがコンデンサ又はコンデンサと同値の電気的要素を介して電気的に接続されるような場合に比べて、大きい静電容量を得ることができる。
【００１２】
また、前記画素電極が第１絶縁部を介して前記共通電極に重なるように設けられていると共に、前記走査線が第２絶縁部を介して前記容量電極に重なるように設けられていることが好ましい。  
このような構成によれば、画素電極と共通電極とを同一層として同時に形成することができ、第１絶縁部と第２絶縁部とを同一層として同時に形成することができ、さらに、画素電極と走査線とを同一層として同時に形成することができる。これにより、電気光学装置の製造が容易になる。
【００１３】
また、前記複数の走査線を各々順次選択する際に、前記スイッチング素子を導通状態にする選択電圧を印加し、当該選択された走査線における選択終了後の所定の期間において、前記スイッチ素子を非導通状態にする第１の非選択電圧を印加するとともに、前記所定の期間後に、前記第１の非選択電圧とは異なる第２の非選択電圧を印加することを特徴とする。
【００１４】
一般に、電圧を印加しない状態又は非選択電圧が印加された状態において画素領域が白状態になるノーマリーホワイトモード型の液晶装置において、明状態であればあるほど、画素電極と共通電極との間で保持される画素容量は小さくなることが知られている。本発明では、明状態から暗状態に変化し終わるまでの過渡期間において、走査線と容量電極とで保持される静電容量が、画素電極の電圧シフトに相当する過剰分が加わるので、いわゆるオーバードライブ状態となり、明状態から暗状態に移る際の応答時間が改善されることになる。また、暗状態から明状態に移る際においても同様に応答時間が改善されることになる。
【００１５】
本発明の別の観点に係る電子機器は、上記の電気光学装置を搭載したことを特徴とする。  
本発明によれば、消費電力を抑えながら画素電圧の損失を防ぐことができ、かつ、開口率を高くすることができる電気光学装置を搭載したので、表示部の表示特性が良好な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）  
以下、本発明の第１実施形態を図面に基づき説明する。以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。
【００１７】
図１は、本実施形態に係る液晶装置１の構成を示す斜視図である。本実施形態の液晶装置１は、スイッチ素子として二端子型非線形素子であるＴＦＤ素子を用いたアクティブマトリクス方式の液晶装置を採用している。
【００１８】
本実施形態の液晶装置１は、基板面に対して平行な電界を印加することによって表示状態を変化する、いわゆるＩＰＳ型の液晶装置である。また、液晶装置１は、例えば電圧を印加しない状態又は非選択電圧を印加した状態で白表示となるノーマリーホワイトモード型の液晶装置である。
【００１９】
同図に示すように、液晶装置１は、液晶パネル４０と、バックライト４１とを主体として構成されている。液晶パネル４０は、アクティブマトリクス基板２とカラーフィルタ基板３とがシール材２６を介して貼り合わされ、当該アクティブマトリクス基板２とカラーフィルタ基板３とシール材２６との間に、液晶４が挟持された構成になっている。シール材２６は開口部２６ａを有しており、当該開口部２６ａでは封止材６２により封止されている。
【００２０】
図２は、カラーフィルタ基板３の構成を示す平面図である。  
同図に示すように、カラーフィルタ基板３は、例えばガラスやプラスチック等により形成された矩形の基板である。当該カラーフィルタ基板３上には、遮光層１５が設けられており、遮光層１５で囲まれた領域（画素）に対応して赤色層１６Ｒ、緑色層１６Ｇ、青色層１６Ｂを有するカラーフィルタ１６が設けられている。また、カラーフィルタ１６を覆うようにオーバーコート層（図示せず）が形成され、オーバーコート層上には配向膜（図示せず）が形成されている。当該配向膜は、例えばポリイミド等からなり、表面がラビング処理された水平配向膜である。 
図３は、アクティブマトリクス基板２の構成を示す平面図である。  
同図に示すように、アクティブマトリクス基板２は、例えばガラスや石英等の材料により形成された矩形の基板である。当該アクティブマトリクス基板２には、例えば３２１本の走査線８と、例えば２４０本の信号線９とがほぼ直交するように設けられている。
【００２１】
走査線８は、図３中のＸ方向に延在する配線であり、例えばクロムやアルミニウム等の金属により形成されている。信号線９は、図３中のＹ方向に延在する配線であり、例えばタンタル等の金属により形成されている。信号線９の表面は絶縁層１９で覆われている。絶縁層１９は、信号線９を構成する例えばタンタル等の酸化物で構成されている。
【００２２】
走査線８および信号線９によりマトリクス状に区切られた各画素領域７には、第１の画素電極（画素電極）１１と、スイッチ素子１０と、第２の画素電極（共通電極）１２とが設けられている。また、各画素領域７の外側の領域には、当該各画素領域７について容量電極１３が設けられている。画素領域７は、カラーフィルタ基板３のカラーフィルタ１６が設けられる領域に平面的に重なるようになっている。
【００２３】
各第１の画素電極１１は、例えばクロムやアルミニウム等の金属やＩＴＯ等の透明な金属酸化膜等により形成されており、スイッチ素子１０に電気的に接続されている。各スイッチ素子１０は、例えば薄膜ダイオード（ＴＦＤ）等の素子により構成されており、ダイオードの一方が第１の画素電極１１に接続され、他方が走査線８に接続されている。
【００２４】
各第２の画素電極１２は、例えばタンタル等の金属により形成され、信号線９に接続されており、信号線９との接続部分から画素領域７の周縁に沿うように形成されている。第２の画素電極１２の表面は、絶縁層２０で覆われている。絶縁層（第１絶縁部）２０は、絶縁層１９と同様に、第２の画素電極１２を構成する例えばタンタル等の酸化層により構成されている。第２の画素電極１２には、信号線を介してデータ信号電圧が印加するようになっている。
【００２５】
容量電極１３は、例えばタンタル等の金属により形成されており、各画素領域７の外側の領域に配置されている。具体的には、走査線８の一部に平面的に重なるように、走査線８とアクティブマトリクス基板２の表面との間に設けられている。容量電極１３の表面は、一部を除いて絶縁層２１で覆われている。絶縁層（第２絶縁部）２１は、絶縁層１９及び絶縁層２０と同様に、容量電極１３を構成する例えばタンタル等の酸化層により構成されている。
【００２６】
図４（図３におけるＡ−Ａ断面図）に示すように、第１の画素電極１１の端部１１ａが、例えばＹ方向に隣接する画素領域７について形成される容量電極１３のうち絶縁層２１で覆われていない部分（非絶縁領域）２５で、容量電極１３と平面的に重なるように設けて電気接続している。
【００２７】
また、これら配線、電極、素子等を覆うように平坦化膜（図示せず）が形成され、この平坦化膜上には配向膜（図示せず）が形成されている。この配向膜は、カラーフィルタ基板３に設けられた配向膜と同様、例えばポリイミド等からなり、表面がラビング処理された水平配向膜である。
【００２８】
図５は、上記のように構成された液晶装置１の等価回路図である。  
同図に示すように、第１の画素電極１１と第２の画素電極１２とで画素容量５０（値をＣｐｉｘ）を形成すると共に、走査線８と容量電極１３とで保持容量５１（値をＣhld）を形成する。ＴＦＤ容量ＣＴＦＤは、スイッチ素子１０の寄生容量である。
【００２９】
図１２は、詳細は後述するが、液晶装置１の回路構成を模式的に示す図で、図３のアクティブマトリクス基板２のＸ方向の一端には、走査線８に駆動信号を送出する走査線駆動回路２８が接続し、Ｙ方向の一端には、信号線９に駆動信号を送出する信号線駆動回路２９が接続し、更に走査線駆動回路２８及び信号線駆動回路２９は、制御部２７に接続されており、当該制御部２７からの制御信号に基づいて駆動信号を生成し、各々の走査線８、信号線９に送出するようになっている。
【００３０】
次に、このように構成された液晶装置１の液晶パネル４０の製造方法を説明する。  
図６は、液晶パネル４０の製造工程を示すフローチャートである。  
当該製造工程では、カラーフィルタ１６が形成されるカラーフィルタ側マザー基板とスイッチ素子が形成されるアクティブマトリクス側マザー基板とを別個に形成し、形成した両マザー基板とを貼り合わせ、貼り合わせた各マザー基板の間に液晶を注入することによって液晶パネル４０を製造する。以下、各工程について順に説明する。
【００３１】
まず、カラーフィルタ側マザー基板を形成する工程（ＳＴ１〜ＳＴ５）について説明する。  
ガラスやプラスチック等の透明な材料からなる基材のうちカラーフィルタ基板５の表示領域となる複数の領域に図示しない下地絶縁層を形成する（ＳＴ１）。下地絶縁層を形成したら、当該下地絶縁層の上に遮光層１５を形成し、各遮光層１５の間にカラーフィルタ１６を形成する（ＳＴ２）。
【００３２】
カラーフィルタ１６を形成したら、当該カラーフィルタ１６上にオーバーコート層を形成し（ＳＴ３）、オーバーコート層の上に配向膜を形成して（ＳＴ４）、配向膜に対してラビング処理を行う（ＳＴ５）。配向膜は、例えばポリイミドを塗布又は印刷することによって形成することができる。  
以上、ＳＴ１〜ＳＴ６の工程によって、カラーフィルタ側マザー基板が形成される。
【００３３】
次に、アクティブマトリクス側マザー基板の形成工程（ＳＴ１１〜ＳＴ１６）について簡単に説明する。  
ガラスや石英等の透明な材料からなる基材に下地絶縁層を形成し（ＳＴ１１）、当該下地絶縁層の上に走査線８、信号線９、スイッチ素子１０、第１の画素電極１１、第２の画素電極１２、容量電極１３等を形成する（ＳＴ１２）。ＳＴ１２について、詳細に説明する。
【００３４】
まず、図７に示すように、信号線９、第２の画素電極１２、容量電極１３及びスイッチ素子１０が形成される領域に、例えばタンタル等の金属によりパターン３０を形成する。当該パターン３０については、例えば下地絶縁層上にスパッタリング法等の成膜技術によりタンタルの薄膜を形成し、当該タンタルの薄膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングして形成する。
【００３５】
パターン３０のうち、スイッチ素子１０が形成されるスイッチ素子部分３１と信号線９に相当する信号線部分３２とが連結部３３により連結され、スイッチ素子部分３１と容量電極１３に相当する容量電極部分３４とが連結部３５により連結され、第２の画素電極１２に相当する第２の画素電極部分３６と容量電極部分３４とが連結部３７により連結された状態になっている。なお、スイッチ素子部分３１は、スイッチ素子１０の導電部分に相当する。
【００３６】
次に、図８に示すように、パターン３０の表面を陽極酸化してまず薄い絶縁膜３９を形成する。具体的には、アクティブマトリクス側マザー基板を電解液中に浸漬し、当該電解液と、連結部３３、連結部３５及び連結部３７との間に所定の電圧を印加することによってパターン３０表面を酸化する。なお、絶縁膜３９のうち、スイッチ素子部分３１に形成される部分については、スイッチ素子１０の絶縁部分に相当する。
【００３７】
次に、図９に示すように、連結部３３及び連結部３５をエッチングにより除去し、パターン３０の表面に第２回目の陽極酸化を行う。アクティブマトリクス側マザー基板を電解液中に浸漬し、当該電解液と、連結部３７との間に所定の電圧を印加する。
【００３８】
２回目の陽極酸化によって、パターン３０の内の信号線部分３２、第２の画素電極部分３６部分及び容量電極部分３３が更に酸化され、絶縁膜３９の膜厚が増加する。一方、スイッチ素子部分３１の表面に形成された部分の膜厚は薄いままで変化せず半導体の膜として機能する。
【００３９】
次に、図１０に示すように、連結部３７をエッチングにより除去し、容量電極部分３３の一部が露出するように、絶縁膜３９のうち当該容量電極部分３３の表面に形成された部分の一部をエッチングにより剥離する。
【００４０】
このように、信号線部分３２が信号線９として、第２の画素電極部分３６が第２の画素電極１２として、容量電極部分３３が容量電極１３として形成され、それぞれの表面に形成された絶縁膜が絶縁層１９、絶縁層２０及び非絶縁部分２５を有する絶縁層２１として形成される。
【００４１】
次に、図１１に示すように、走査線８及び第１の画素電極１１を形成する。例えばスパッタリング法等の成膜技術によりクロムの薄膜を形成し、当該クロムの薄膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングして形成する。走査線８は駆動回路に接続されるように形成する。このように、配線、電極等が形成される。
【００４２】
次に、形成された配線等の上から平坦化膜を形成する（ＳＴ１３）。  
平坦化膜を形成したら、各画素領域内にポリイミド等からなる配向膜を形成し（ＳＴ１４）、この配向膜に対してラビング処理を行う（ＳＴ１５）。
【００４３】
配向膜にラビング処理がなされたら、シール材２６を形成する（ＳＴ１６）。アクティブマトリクス基板２を形成する部分の周縁部に沿うように、エポキシ樹脂等からなるシール材２６を矩形枠状に形成する。シール材の一部に、液晶を注入するための開口部２６ａが形成されるようにする。  
以上、ＳＴ１１〜ＳＴ１６の工程によって、アクティブマトリクス側マザー基板が形成される。
【００４４】
次に、カラーフィルタ側マザー基板とアクティブマトリクス側マザー基板との位置合わせをする（ＳＴ２１）。例えば、画像処理を使用した自動アライメント装置等を用い、カラーフィルタ側マザー基板及びアクティブマトリクス側マザー基板に予め形成しておいたアライメントマークの位置を合わせるようにすることができる。
【００４５】
位置合わせを行った後、カラーフィルタ側マザー基板とアクティブマトリクス側マザー基板とを貼り合わせて大判液晶パネルを形成する（ＳＴ２２）。位置を合わせた状態で、アクティブマトリクス側マザー基板がカラーフィルタ側マザー基板上のシール材に接着するように両基板を近接させる。
【００４６】
カラーフィルタ側マザー基板とアクティブマトリクス側マザー基板とを貼り合わせたら、両マザー基板の列方向にスクライブ溝を形成し、貼り合わせたままの状態でスクライブ溝に沿って両マザー基板を切断して、短冊状のパネルを形成する（ＳＴ２３）。この短冊状のパネルは、液晶注入口がすべて一方の露出した状態になっている。
【００４７】
短冊状のパネルを形成したら、液晶注入口が露出した切断片側から液晶を注入する（ＳＴ２４）。液晶注入後、各液晶注入口をエポキシ樹脂等の封止材によって封止する（ＳＴ２５）。
【００４８】
液晶を注入し、液晶注入口を封止したら、短冊状のパネルの行方向にスクライブ溝を形成し、当該スクライブ溝に沿って短冊状のパネルを切断し、個々のパネルに分離する（ＳＴ２６）。短冊状のパネルを分離したら、分離した各パネルの洗浄を行い、各パネルの両表面に偏光板を貼り付ける（ＳＴ２７）。  
以上により、液晶パネル４０が完成する。
【００４９】
このように、本実施形態によれば、各画素領域７について設けられた容量電極１３と走査線８の一部との間に形成される容量により容量比ｋを小さくなるので画素電圧の損失を小さくすることができる。これにより、消費電力を抑えることが出来る。
【００５０】
また、独立した容量電極１３を設けたことにより、第１の画素電極１１及び第２の画素電極１２を容量保持部として利用する必要が無くなる。当該第１の画素電極１１、第２の画素電極１２を広くする必要がなくなるため、第１の画素電極１１及び第２の画素電極１２の幅を狭く形成することができる。加えて、容量電極１３が走査線８と対向する位置、すなわち画素領域７の外側の領域に設けることとしたので、光が透過する領域が狭くなることもない。これにより、開口率を高くすることができる。なお、走査線８を形成した後、走査線８上に絶縁層を設けた後に、第１の画素電極１１を形成することでも容量を形成することは可能であるが、製造工程が増えるので、本実施形態の方が好ましい。
【００５１】
（液晶装置の駆動）  
次に、上述の液晶装置の駆動方法を、液晶装置１を例に挙げて説明する。  
図１２は、液晶装置１の回路構成を模式的に示す図である。
【００５２】
図１２に示すように、液晶装置１の表示部１００内は、Ｘ方向に延在する走査線８とＹ方向に延在する信号線９とで区画されており、当該区画された画素領域７内に画素７ａが形成されている。表示部１００の外側の領域には、走査線８に駆動信号を送出する走査線駆動回路２８、信号線９に駆動信号を送出する信号線駆動回路２９、走査線駆動回路２８及び信号線駆動回路２９に制御信号を供給する制御部２７が設けられている。なお、走査線８はＹ０からＹ３２０の３２１本（内、Ｙ０は実際表示には寄与しない走査線）、信号線９はＸ１〜Ｘ２４０の２４０本であるが、これに限定するものではない。
【００５３】
制御部２７は、走査線駆動回路２８に、スタートパルス信号（以下、「スタートパルス」という。）ＤＹや、クロック信号ＣＬＹ、極性指示信号ＰＯＬ等の制御信号を供給する。また、制御部２７は、信号線駆動回路２９に、ラッチパルス信号（以下、「ラッチパルス」という。）ＬＰや極性指示信号ＰＯＬを供給する。なお、信号線駆動回路２９には、制御部２７からの信号のほかに、図示しない装置からの階調データ信号（以下、「階調データ」という。）Ｄａが供給されるようになっている。
【００５４】
次に、走査線駆動回路２８による駆動について説明する。  
図１３は、走査線駆動回路２８に供給される制御信号の波形を示す図である。縦軸は信号の強さ、横軸は時間の経過を示している。  
スタートパルスＤＹは、一定の期間（垂直走査期間：図１３中、１垂直走査期間を「１Ｆ」で示している）置きに出力されるパルス信号である。  
クロック信号ＣＬＹは、一定の周期（水平走査期間：図１３中、１水平走査期間を「１Ｈ」で示している）を有するパルス信号である。  
また、図１３においては、Ｙ０からＹ３２０は、走査線８、Ｙ０からＹ３２０に対応する走査線駆動回路２８内のシフトレジスタの状態が示されている。
【００５５】
極性指示信号ＰＯＬは、所定の走査線８に印加する選択電圧の極性を正極性（図１３中、高レベル）と負極性（図１３中、低レベル）のいずれかにすることを指示する信号である。当該極性指示信号ＰＯＬは、１水平走査期間毎に指示する極性が反転すると共に、隣接する１垂直走査期間同士において同一の水平走査期間に着目しても反転する。
【００５６】
更に図１４は、制御信号及び走査線駆動回路２８が各走査線８に印加する電圧波形を示すタイミング図である。縦軸は電圧、横軸は時間を示している。  
走査線駆動回路２８は、制御部２７からの制御信号に基づいて、０行目、１行目、２行目、…、３２０行目、３２１行目の各走査線８にそれぞれ走査信号Ｙ０、Ｙ１、Ｙ２、…、Ｙ３２０を供給する。但し、０行目は実際には表示すべき画素領域のない行である。
【００５７】
具体的には、図１３で、走査線駆動回路２８内に用意された走査線８に対応したシフトレジスタ（図示せず）に、ある１垂直走査期間の最初に供給されるスタートパルスＤＹ（高レベル）を、クロック信号ＣＬＹの立ち上がりにて順次取り込んで順次シフトレジスタ内でシフトする。即ち、１水平走査期間を周期とする信号ＣＬＹによって、走査線８、Ｙ０〜Ｙ３２０に対応したシフトレジスタの内容が図１３で示すように順次、１水平走査期間ずつ高レベルになっていく。ここで高レベルは「選択」を意味し、当該走査線８に対して、選択電圧を出力・印加する。
【００５８】
この時出力される選択電圧の極性は極性指示信号ＰＯＬで制御され、極性指示信号ＰＯＬが正極性を指示（高レベル）していれば、正極性の選択電圧を、負極性を指示（低レベル）していれば負極性の選択電圧を出力することになる。なお、正、負極性とは、高電位側の選択電位と低電位側の選択電位の中間電位を基準電位とし、この基準電位との電位差、即ち、電圧が正ならば正極性、負なら負極性の電圧と言い、電圧はこの基準電位との電位差を指すものとする。  
以上のようにして、各走査線８に対応するシフトレジスタの内容と、極性指示信号ＰＯＬにより、各走査線８に印加する選択電圧の印加タイミングと極性が制御される。
【００５９】
図１４では、図１３の制御により各走査線８に出力される電圧波形を示し、走査線Ｙ０からＹ３２０が、１水平走査期間毎に逐次選択され、その時の選択電圧の極性が１水平走査期間毎に反転し、かつ、１垂直期間毎にも反転されることを示している。
【００６０】
更に図１４で、各走査線８が非選択である期間の電圧波形について説明する。各々の走査線８が、正極性で選択された後は、これに引き続く所定の期間（これは１水平期間以上）正極性の第１の非選択電圧が印加し、更にこの所定の期間後から次に選択されるまでの期間では、正極性の第２の非選択電圧が印加しつづける。逆に負極性で選択された後は、これに引き続く所定の期間、負極性の第１の非選択電圧が印加し、更にこの所定の期間後から次に選択されるまでの期間では、負極性の第２の非選択電圧が印加しつづける。走査線駆動回路２８は、以上のような駆動波形を各々の走査線８に印加する。  
なお、ここで第１の非選択電圧に比べて、第２の非選択電圧はその絶対値は小さくなっている。
【００６１】
次に、信号線駆動回路２９による信号線９にかかる駆動について説明する。  
図１５は、信号線駆動回路２９に供給される制御信号の波形を示す図である。縦軸は各信号の電圧、横軸は時間を示している。図で極性指示信号ＰＯＬ、クロック信号ＣＬＹは図１３と同じもので、ラッチパルスＬＰは、１水平走査期間おきに出力されるパルス信号である。
【００６２】
信号線９には、選択された走査線８行と当該信号線９列の交差部分の画素が表示すべき階調に応じた電圧波形が印加される。ここでこの電圧波形は±Ｖｄの２値の電圧からなり、表示すべき階調を指示する階調データＤによって、この２値の電圧が印加する時間割合を変調されている。
【００６３】
即ち、極性指示信号ＰＯＬが、選択された走査線８に正極性の選択電圧を印加することを指示している場合、−Ｖｄをオン電圧、＋Ｖｄをオフ電圧とし、逆に選択された走査線８に負極性の選択電圧を印加することを指示している場合、−Ｖｄをオフ電圧、＋Ｖｄをオン電圧とした時、信号線駆動回路２９は各信号線９に対して、当該階調データが明るい表示を指示する場合には、１水平走査期間中にオン電圧が印加する時間（オンパルス幅時間、図のハッチング部分）を短くし、暗い表示を指示する場合にはオンパルス幅時間を長くする。このようなパルス幅変調されたデータ信号を各信号線９に印加する。
【００６４】
このようにパルス幅変調されたデータ信号を各信号線９に印加することで、各画素は階調表示が可能となる。これはＴＦＤ素子が、これに印加する電圧の絶対値が大きい程、スイッチ素子としてのオン抵抗が小さくなるという性質があるからである。即ち、データ信号がオン電圧になっている時の方がオフ電圧になっている時と比べて、走査線８と信号線９間の電圧が高くなり、これによりＴＦＤ素子に印加する電圧も高くなって画素容量を充電しやすくなる。  
言い換えれば、オン電圧が印加する時間を制御することで画素容量を充電しやすくなっている時間が変わるので、１水平選択期間で画素容量を充電する量、即ち画素電圧が制御される。
【００６５】
なお、図１５ではオンパルス幅が１水平走査期間の終わりを基準に設定されているが、１水平走査期間の初めを基準に設定しても良い。更に、パルス幅変調ではなく、電圧変調されたデータ信号波形であっても良い。これらのデータ信号波形のバリエーションは、本実施形態の本質的なものではなくこれ以上の詳細な説明は省略する。
【００６６】
次に、画素容量への書き込みについて説明する。  
図１６は、各部の電圧波形を示す図で、ａはｉ−１行目の走査線８、ｂはｉ行目の走査線８、ｃはｊ列（ｊは正整数）の信号線９のデータ信号の電圧波形を示し、ｄはｉ行ｊ列部分の画素容量に印加する電圧波形、言い換えると、ｊ列の信号線９の電位を基準とした第２の第１の画素電極の電圧を示す図である。なお、ｊ列目の信号線９のデータ信号は簡単の為に常に黒表示する場合の電圧波形となっている。
【００６７】
ｂのｉ行目の走査線８が、選択されている間、ｊ列目の信号線９に印加されているデータ信号電圧はオン電圧となっており、画素容量が充電され、画素電圧が上昇する。そして、時刻ｔ１で選択期間が終了すると、選択電圧から非選択電圧に変化する為に、画素電圧はプッシュダウンを受けて、画素電圧が減少する。しかしながら、ｉ行目の走査線８が選択し終わった後の時刻ｔ２において、ｉ−１行目の走査線８の非選択電圧が第１の非選択電圧から第２の非選択電圧に変化するので、ｉ−１行目の走査線８と第１の第１の画素電極１１の間にある保持容量によって、次式のΔＶだけ画素電圧の減少を補償する。  
【数１】
2006251442.tif 000003
【００６８】
一般に、コンデンサ５１は、ノーマリーホワイトモードであれば、明状態であればあるほど容量成分Ｃｐｉｘが小さくなることが知られている。本実施形態では、コンデンサ５１が明状態から暗状態に変化し終わるまでの過渡期間において、第１の画素電極の電圧シフト分ΔＶに、コンデンサ５１の両端の電位差に相当する過剰分が加わるので、いわゆるオーバードライブ状態となり、明状態から暗状態に移る際の応答時間が改善されることになる。また、暗状態から明状態に移る際においても同様に応答時間が改善されることになる。なお、走査線Ｙ０は表示には寄与しないが、これは表示に寄与する最上行の走査線Ｙ１にかかる画素電圧の補償に用いられている。
【００６９】
（第２実施形態）  
次に、本発明の第２実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。本実施形態では、主としてアクティブマトリクス基板の構成が第１実施形態と異なっているため、この点を中心に説明する。
【００７０】
図１７は、本実施形態に係る液晶装置１０１のアクティブマトリクス基板１０２の構成を示す平面図である。  
同図に示すように、アクティブマトリクス基板１０２は、第１実施形態と同様、例えばガラスや石英等の材料により形成された矩形の基板である。
【００７１】
当該アクティブマトリクス基板１０２上には、図示しない下地保護層を介して、複数の信号線１０９と、スイッチ素子１１０と、第２の画素電極１１２と、容量電極１１３とが設けられている。また、信号線１０９、第２の画素電極１１２、容量電極１１３の表面を覆うように絶縁層１２０が設けられており、絶縁層１２０上には、走査線１０８と、第１の画素電極１１１とが設けられている。
【００７２】
アクティブマトリクス基板１０２の表面は、走査線１０８および信号線１０９によりマトリクス状に区切られている。第１の画素電極１１１、スイッチ素子１１０及び第２の画素電極１１２は、当該区切られた領域（画素領域１０７）に配置されている。また、画素領域１０７の外側の領域には、各画素領域１０７についての容量電極１１３が配置されている。
【００７３】
走査線１０８は、図１７中のＸ方向に延在する配線であり、第１実施形態と同様、例えばクロムやアルミニウム等の金属により形成されている。信号線１０９は、走査線１０８とほぼ直交するように図１７中のＹ方向に延在する配線であり、第１実施形態と同様、例えばタンタル等の金属により形成されている。
【００７４】
各第１の画素電極１１１は、例えばクロムやアルミニウム等の金属あるいはＩＴＯ等の透明な酸化金属により形成されており、スイッチ素子１１０に電気的に接続されている。各スイッチ素子１１０は、例えば薄膜ダイオード（ＴＦＤ）等の素子により構成されており、ダイオードの一方が第１の画素電極１１１に接続され、他方が走査線１０８に接続されている。
【００７５】
各第２の画素電極１１２は、信号線１０９に接続されており、信号線１０９との接続部分から画素領域７の周縁に沿うように形成されている。
【００７６】
容量電極１１３は、走査線１０８の一部に平面的に重なるように、走査線１０８とアクティブマトリクス基板１０２の表面との間に設けられている。  
絶縁層１２０は、例えばアクリル等の透明な絶縁材料によって形成されており、信号線１０９、第２の画素電極１１２、容量電極１１３の表面側に、アクティブマトリクス基板１０２を覆うように設けられている。
【００７７】
絶縁層１２０には、開口部１２０ａ、開口部１２０ｂがそれぞれ設けられている。開口部１２０ａはスイッチ素子１１０を露出させるように設けられており、開口部１２０ｂは容量電極１１３の一部を露出させるように設けられている。開口部１２０ａを介してスイッチ素子１１０の一端と走査線１０８とが接続されていると共に、スイッチ素子１１０の他端と第１の画素電極１１１とが接続されている。また、開口部１２０ｂを介して容量電極１１３と、Ｙ方向に隣接する画素領域１０７に設けられた第１の画素電極１１１の端部１１１ａとが接続されている。
【００７８】
次に、上記のように構成された液晶装置１０１のアクティブマトリクス基板１０２の製造方法を説明する。概略的には第１実施形態で説明した製造方法とほぼ同様であるが、ＳＴ１２の工程が異なっているので、当該工程について説明する。
【００７９】
まず、図１８に示すように、信号線１０９、第２の画素電極１１２、容量電極１１３及びスイッチ素子１１０が形成される領域に、例えばタンタル等の金属によりパターン１３０を形成する。当該パターン１３０については、第１実施形態と同様に例えば下地絶縁層上にスパッタリング法等の成膜技術によりタンタルの薄膜を形成し、当該タンタルの薄膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングして形成する。
【００８０】
パターン１３０は、信号線１０９に相当する信号線部分１３２とスイッチ素子１１０が形成されるスイッチ素子部分１３１と第２の画素電極１１２に相当する第２の画素電極部分１３６と容量電極１１３に相当する容量電極部分１３４からなり、容量電極部分１３４以外は互いに電気的に接続され、容量電極部分１３４だけが他と電気的に接続されていないパターンとなっている点、第１実施形態とは異なっている。
【００８１】
次に、図１９に示すように、容量電極部分１３４を除いたパターン１３０の表面を陽極酸化して絶縁膜１３９を形成する。具体的には、アクティブマトリクス側マザー基板を電解液中に浸漬し、当該電解液と、例えば信号線部分１３２との間に所定の電圧を印加することによって容量電極部分１３４を除いたパターン１３０表面を酸化する。容量電極部分１３４は他の部分とは連結されておらず、電気的に他と絶縁状態になっているので、当該容量電極部分１３４の表面には絶縁膜１３９が形成されない。
【００８２】
次に、図２０に示すように、スイッチ素子部分１３１と第２の画素電極部分１３６との連結を切り離す。当該連結を切り離した後は、図２１に示すように、スイッチ素子部分１３１及び容量電極部分１３４の一部１３４ａを除く領域に例えばアクリルなどにより絶縁層１４０を形成する。
【００８３】
次に、図２２に示すように、走査線１０８及び第１の画素電極１１１を形成する。第１実施形態と同様、例えばスパッタリング法等の成膜技術によりクロムの薄膜を形成し、当該クロムの薄膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングして形成する。走査線１０８は駆動回路に接続されるように形成する。このように、配線、電極等が形成される。
【００８４】
このように、本実施形態によれば、各配線、電極等を絶縁する絶縁層１２０がアクティブマトリクス基板１０２のほぼ全面に設けられる構成としたので、例えば信号線１０９、第２の画素電極１１２、容量電極１１３を形成した段階で絶縁層１２０を一度に形成することができる。これにより、当該液晶装置１０１の製造工程が短縮され、製造が容易になる。
【００８５】
なお、本実施形態においては、絶縁層１２０としてアクリルを形成する変わりに、例えばカラーフィルタを形成することも可能である。カラーフィルタを構成する材料はいずれも絶縁材料として用いるのに十分な絶縁性を有しているため、絶縁層１２０として好適に用いることができる。  
なお、ここでは、液晶装置１を例に挙げて説明したが、液晶装置１０１の場合にも同様の効果を得ることができる。
【００８６】
（電子機器）
次に、本発明に係る電子機器について、携帯電話を例に挙げて説明する。  
図２３は、携帯電話５００の全体構成を示す斜視図である。  
携帯電話５００は、筺体５０１、複数の操作ボタンが設けられた操作部５０２、画像や動画、文字等を表示する表示部５０３を有する。表示部５０３には、本発明に係る液晶装置１、液晶装置１０１が搭載される。
【００８７】
このように、消費電力を抑えながら画素電圧の損失を防ぐことができ、かつ、開口率を高くすることができる液晶装置１、液晶装置１０１が搭載されているので、表示部の表示特性が良好な電子機器を得ることができる。
【００８８】
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができるものである。  
例えば、図２４（図４に対応している）に示すように、容量電極１３を覆う絶縁層２１に非絶縁部分２５を設けず、第１の画素電極１１の端部１１ａと容量電極１３とを接続しないで、端部１１ａが絶縁層２１を介して容量電極１３の一部に平面的に重なっている構成にすることもできる。
【００８９】
この場合、図２５に示すように、走査線８と容量電極１３との間でコンデンサ５１が形成され、端部１１ａと容量電極１３の一部との間でコンデンサ５２が形成され、コンデンサ５１とコンデンサ５２とが容量電極１３自身を介して直列に接続された構成となる。直列に接続されたコンデンサ５１とコンデンサ５２については、合成することで容量が半分のコンデンサ５３と考えることができる。したがって、端部１１ａがコンデンサ５３に接続された構成になる。
【００９０】
このような構成によれば、絶縁層２１に非絶縁部分２５を形成する必要が無く、液晶装置の製造工程から非絶縁部分２５の製造工程を省くことができるので、液晶装置を容易に製造することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態に係る液晶装置の全体構成を示す斜視図である。
【図２】本実施形態に係る液晶装置のカラーフィルタ基板の構成を示す平面図である。
【図３】本実施形態に係る液晶装置のアクティブマトリクス基板の構成を示す平面図である。
【図４】アクティブマトリクス基板の一部の構成を示す図である。
【図５】本実施形態に係る液晶装置の回路構成を示す平面図である。
【図６】本実施形態に係る液晶装置の製造工程を示すフローチャートである。
【図７】本実施形態に係る液晶装置の製造過程を示す図（その１）である。
【図８】本実施形態に係る液晶装置の製造過程を示す図（その２）である。
【図９】本実施形態に係る液晶装置の製造過程を示す図（その３）である。
【図１０】本実施形態に係る液晶装置の製造過程を示す図（その４）である。
【図１１】本実施形態に係る液晶装置の製造過程を示す図（その５）である。
【図１２】液晶装置の回路構成を模式的に示す図である。
【図１３】走査線駆動回路に供給される制御信号の波形を示す図である。
【図１４】制御信号及び駆動信号の波形を示す図（その１）である。
【図１５】信号線駆動回路に供給される制御信号の波形を示す図である。
【図１６】制御信号及び駆動信号の波形を示す図（その２）である。
【図１７】本発明の第２実施形態に係る液晶装置のアクティブマトリクス基板の構成を示す平面図である。
【図１８】本実施形態に係る液晶装置の製造過程を示す図（その１）である。
【図１９】本実施形態に係る液晶装置の製造過程を示す図（その２）である。
【図２０】本実施形態に係る液晶装置の製造過程を示す図（その３）である。
【図２１】本実施形態に係る液晶装置の製造過程を示す図（その４）である。
【図２２】本実施形態に係る液晶装置の製造過程を示す図（その５）である。
【図２３】本発明に係る電子機器の構成を示す図である。
【図２４】本発明に係る液晶装置の変形例を示す図（その１）である。
【図２５】本発明に係る液晶装置の変形例を示す図（その２）である。
【符号の説明】
【００９２】
１、１０１…液晶装置  ２、１０２…アクティブマトリクス基板  ７、１０７…画素領域  ７ａ…画素  ８、１０８…走査線  ８…信号線  ９、１０９…信号線  １０、１１０…スイッチング素子  １１、１１１…第１の画素電極  １１ａ、１１１ａ…端部  １２、１１２…第２の画素電極  １３、１１３…容量電極  ５００…携帯電話
【図１】
2006251442.tif 000004
【図２】
2006251442.tif 000005
【図３】
2006251442.tif 000006
【図４】
2006251442.tif 000007
【図５】
2006251442.tif 000008
【図６】
2006251442.tif 000009
【図７】
2006251442.tif 000010
【図８】
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【図９】
2006251442.tif 000012
【図１０】
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【図１１】
2006251442.tif 000014
【図１２】
2006251442.tif 000015
【図１３】
2006251442.tif 000016
【図１４】
2006251442.tif 000017
【図１５】
2006251442.tif 000018
【図１６】
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【図１７】
2006251442.tif 000020
【図１８】
2006251442.tif 000021
【図１９】
2006251442.tif 000022
【図２０】
2006251442.tif 000023
【図２１】
2006251442.tif 000024
【図２２】
2006251442.tif 000025
【図２３】
2006251442.tif 000026
【図２４】
2006251442.tif 000027
【図２５】
2006251442.tif 000028