(57)【要約】【課題】  放熱性の向上、インピーダンスの低減及び小型化が可能な半導体モジュールを提供すること。【解決手段】  半導体モジュール１において、パワーＭＯＳチップ５，７が、フリップチップボンディングにより実装部材３に実装されている。チップ５は、その表面にドレイン電極２９及びゲート３１が形成され、その裏面にソース電極３３が形成されている。チップ７は、その表面にソース電極３５及びゲート３７が形成され、その裏面にドレイン電極３９が形成されている。電気伝導兼放熱部材４５は、チップ５のソース電極３３とチップ７のドレイン電極３９とを電気的に接続すると共にこれらのチップ５，７の裏面を覆うように配置されている。【選択図】  図２
2006073655.tif 000002
【特許請求の範囲】
【請求項１】
実装部材と、
ドレイン電極及びゲートが形成された表面並びにソース電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１の半導体チップと、
ソース電極及びゲートが形成された表面並びにドレイン電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第２の半導体チップと、    
前記第１の半導体チップの前記ソース電極と前記第２の半導体チップの前記ドレイン電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、
前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【請求項２】
実装部材と、
第１主電極及びゲートが形成された表面並びに第２主電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１及び第２の半導体チップと、
前記第１の半導体チップの前記第２主電極と前記第２の半導体チップの前記第２主電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、
前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を備え、
前記第１の半導体チップは、
前記第２主電極とコンタクトしている第１導電型の第１半導体基板と、
前記第１半導体基板上に位置する第１導電型の第１半導体領域と、
前記第１半導体領域に形成されると共に前記第１主電極とコンタクトしている第２導電型の第２半導体領域と、
前記第１半導体領域に形成されると共に前記ゲートにより形成されたチャネルを介して前記第２半導体領域と導通する第２導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域とをショートするショート電極と、を含み、
前記第２の半導体チップは、
前記第２主電極とコンタクトしている第２導電型の第２半導体基板と、
前記第２半導体基板上に位置すると共に該基板の表面に垂直な方向に電流経路を有する第２導電型の第４半導体領域と、
前記第１主電極とコンタクトしている第２導電型の第５半導体領域と、
前記第４半導体領域と前記第５半導体領域とを導通させるチャネルが前記ゲートにより形成される第１導電型の第６半導体領域と、を含む、
ことを特徴とする半導体モジュール。
【請求項３】
前記電気伝導兼放熱部材は、前記第１及び第２の半導体チップの前記裏面と面する一方の面及びこれの反対側にある他方の面を有しており、
前記他方の面が前記半導体モジュールの外部に露出している、
ことを特徴とする請求項１又は２に記載の半導体モジュール。
【請求項４】
前記実装部材にフリップチップボンディングで実装されると共に前記第１及び第２の半導体チップの前記ゲートを駆動するための駆動用ＩＣチップを備え、
前記樹脂部材により前記第１及び第２の半導体チップ並びに前記駆動用ＩＣチップが一つのパッケージとして封止されている、
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体モジュール。
【請求項５】
前記電気伝導兼放熱部材は、前記第１及び第２の半導体チップ並びに前記駆動用ＩＣチップを覆う一枚の板である、
ことを特徴とする請求項４に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばマルチチップモジュールのような半導体モジュールに関する。
【背景技術】
【０００２】
パーソナルコンピュータ等の情報通信機器に使用されるＣＰＵには、低電圧化、大電流化及高速応答化の強い要請がある。なぜならば、低電圧化はＣＰＵの消費電力を下げることができ、大電流化はＣＰＵの高速動作や集積度向上を図ることができ、高速応答化はＣＰＵが制御する負荷の変動に対して素早く対応できるからである。近年、ＣＰＵの動作電圧は１Ｖ前後まで低下し、動作電流は５０Ａ以上に上昇し、クロック周波数は１ＧＨｚを超えている。
【０００３】
さて、ＣＰＵ及びこれにより制御される負荷には、バッテリーやＡＣ電源から直接に電力が供給されるのではない。バッテリー等からの電力は、情報通信機器に設けられた電源で所望の電圧に変換されてＣＰＵ等に供給される。情報通信機器の小型化及びモバイル化により、電源に入力する電圧の範囲が広がっており、かつバッテリー駆動時間を長くする必要がある。したがって、高効率な電源が求められている。
【０００４】
ＣＰＵや各負荷には、それぞれに対応した電源が設けられている。これにより、ＣＰＵや各負荷に無駄な電力が供給されないようにして、情報通信機器のシステム全体の消費電力を下げている。例えば、ノートパソコンで説明すると、ノートパソコンには、ＣＰＵ用の電源、液晶画面用の電源、ハードディスク用の電源等が備えられている。しかし、複数の電源を備えることにより、システム全体に占める電源の面積が大きくなるため、電源を小型化しなければならない。以上より、電源に対しては、高効率化及び小型化が要請されている。
【０００５】
ここで、電源の一例であるＤＣ−ＤＣコンバータについて説明する。ＤＣ−ＤＣコンバータは、ある電圧の直流電流を異なる電圧の直流電流に変換する装置である。ＤＣ−ＤＣコンバータは高効率で小型化が可能であるため、小型の情報通信機器（例えばノートパソコンや携帯電話）に組み込まれる電源として利用されている。
【０００６】
従来、大電力用のＤＣ−ＤＣコンバータのうち、同期整流方式の非絶縁型降圧式のコンバータは、Ｎチャネル型のパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＳＢＤ(Schottky Barrier Diode：ショットキーバリアダイオード)及びＰＷＭ(Pulse Width Modulation)制御ＩＣ、インダクタ、コイル等により構成されている。これらの部品は個別にパッケージされており、パッケージされたこれらの部品がプリント基板に取り付けられている。
【０００７】
上記降圧式のコンバータを小型化するには、例えば、ＣＰＵの動作周波数を上げればよい。これにより、インダクタやコイルを小型化できるからである。また、上記降圧式のコンバータを高効率化するには、例えば、パワーＭＯＳＦＥＴの低オン抵抗化や高速スイッチング化、配線の寄生容量や寄生インダクタンスの低減が有効である。
【０００８】
ところで、電源で使用されるパワーＭＯＳＦＥＴのようなパワーデバイスは、オン抵抗やスイッチングによる電力損失が原因で発熱する。このため、何らかの手段を用いて放熱する必要がある。特許文献１には、リードフレームに二つのパワー半導体チップを実装して、これらのチップがワンパッケージ化された半導体モジュールが開示されている。これによればリードフレームを介して放熱される。  
【０００９】
このように半導体モジュールには放熱性が要請される。また、上述したように電源の高効率化のためには半導体モジュールのインピーダンスを低減する必要がある。さらに、電源の小型化のためには半導体モジュール自身を小型化しなければならない。
【特許文献１】特開平１４−２１７４１６（段落００４３並びに図５及び図６）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、放熱性の向上、インピーダンスの低減及び小型化が可能な半導体モジュールを提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体モジュールの一態様は、実装部材と、ドレイン電極及びゲートが形成された表面並びにソース電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１の半導体チップと、ソース電極及びゲートが形成された表面並びにドレイン電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第２の半導体チップと、前記第１の半導体チップの前記ソース電極と前記第２の半導体チップの前記ドレイン電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【００１２】
本発明に係る半導体モジュールの他の態様は、実装部材と、第１主電極及びゲートが形成された表面並びに第２主電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１及び第２の半導体チップと、前記第１の半導体チップの前記第２主電極と前記第２の半導体チップの前記第２主電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を備え、前記第１の半導体チップは、前記第２主電極とコンタクトしている第１導電型の第１半導体基板と、前記第１半導体基板上に位置する第１導電型の第１半導体領域と、前記第１半導体領域に形成されると共に前記第１主電極とコンタクトしている第２導電型の第２半導体領域と、前記第１半導体領域に形成されると共に前記ゲートにより形成されたチャネルを介して前記第２半導体領域と導通する第２導電型の第３半導体領域と、前記第１半導体領域と前記第３半導体領域とをショートするショート電極と、を含み、前記第２の半導体チップは、前記第２主電極とコンタクトしている第２導電型の第２半導体基板と、前記第２半導体基板上に位置すると共に縦方向に電流経路を有する第２導電型の第４半導体領域と、前記第１主電極とコンタクトしている第２導電型の第５半導体領域と、前記第４半導体領域と前記第５半導体領域とを導通させるチャネルが前記ゲートにより形成される第１導電型の第６半導体領域と、を含む、ことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、放熱性の向上、インピーダンスの低減及び小型化が可能な半導体モジュールを実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて本発明の実施形態について説明する。本実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。本実施形態に係る半導体モジュールは、二つのパワーＭＯＳチップ及び一つの駆動用ＩＣチップを一つのパッケージに封止したマルチチップモジュールである。このモジュールはＤＣ−ＤＣコンバータの一部として機能する。
【００１５】
なお、パワーＭＯＳチップは、ゲート絶縁膜がシリコン酸化膜を含むＦＥＴで構成されるが、本発明はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＦＥＴで構成されるパワーＭＩＳ(Metal Insulator Semiconductor)チップにも適用される。パワーＭＯＳチップは、パワーＭＩＳチップの一例である。また、本実施形態に係る半導体モジュールはＤＣ−ＤＣコンバータ用である。しかしながら、本発明はこれに限定されず、オーディオ等のデジタル機器の信号伝達回路に使用することもできる。
【００１６】
［半導体モジュールの構造］
本実施形態に係る半導体モジュールの構造について図１〜図３を用いて説明する。図１は、本実施形態に係る半導体モジュール１の平面図である。図２は、図１のII（ａ）−II（ｂ）線に沿った断面図であり、図３は、図１のIII（ａ）−III（ｂ）線に沿った断面図である。
【００１７】
半導体モジュール１は、例えばプリント基板のような実装部材３と、この上に実装された二つのパワーＭＯＳチップ５，７及び駆動用ＩＣチップ９と、を備える。パワーＭＯＳチップ５は第１の半導体チップの一例であり、パワーＭＯＳチップ７は第２の半導体チップの一例である。これらの半導体チップはパワースイッチングデバイスチップとも呼ばれる。駆動用ＩＣチップ９は、パワーＭＯＳチップ５，７に形成されたＭＯＳＦＥＴのゲートを駆動するためのチップである。実装部材３はプリント基板に限らず、例えば、銅等のリードフレームでもよい。
【００１８】
実装部材３は、四角形状の樹脂板１１を有する。樹脂板１１の縁には、多数の外部端子１３が設けられており、これらの端子１３は樹脂板１１の一方の面から側面を通り他方の面に延びている。樹脂板１１の両面には、外部端子１３と接続された配線１５が形成されている。外部端子１３及び配線１５は、銅箔等の導体から構成される。
【００１９】
樹脂板１１の両面には、配線１５を覆うように絶縁膜（例えばソルダーレジスト）１７が形成されている。絶縁膜１７は、外部端子１３を覆っておらず、また配線１５のうちチップ５，７，９と接続される箇所の上に開口を有する。これらの開口に半田などのバンプ１９がスクリーン印刷により形成されている。
【００２０】
樹脂板１１には多数のスルーホールが形成されている。スルーホールの側面にはシリコン酸化膜等の絶縁膜２１が形成されている。スルーホール内には銅等の埋込導電膜２３が埋め込まれている。埋込導電膜２３により樹脂板１１の両面の配線１５が電気的に接続されている。
【００２１】
実装部材３は、次の二つの領域に分けられる。一つは、実装部材３の縁部に位置し、外部端子１３が形成された外部端子領域２５である。もう一つは、外部端子領域２５の内側に位置し、配線１５が形成された実装領域２７である。実装領域２７にパワーＭＯＳチップ５等が実装される。
【００２２】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９は、それらの表面が実装部材３と面するように、実装部材３にフリップチップボンディングで実装されている。パワーＭＯＳチップ５（第１の半導体チップの一例）の表面には、ドレイン電極２９及びゲート３１が形成され、裏面にはソース電極３３が形成されている。一方、パワーＭＯＳチップ７（第２の半導体チップの一例）は、パワーＭＯＳチップ５と比較して、ドレイン電極とソース電極が逆に配置されている。つまり、パワーＭＯＳチップ７の表面には、ソース電極３５及びゲート３７が形成され、裏面にはドレイン電極３９が形成されている。駆動用ＩＣチップ９の表面には電極４１が形成されている。
【００２３】
パワーＭＯＳチップ５のドレイン電極２９及びゲート３１、パワーＭＯＳチップ７のソース電極３５及びゲート３７、駆動用ＩＣチップ９の電極４１は、バンプ１９により実装部材３に半田付けされている。チップ５，７，９と実装部材３との隙間は、アンダーフィル材４３で埋められている。
【００２４】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９の裏面を覆うように、電気伝導兼放熱部材４５が配置されている。部材４５は全面が平坦な一枚の板であり、その材料は銅やアルミニウムのような金属である。部材４５は、パワーＭＯＳチップ５の裏面のソース電極３３及びパワーＭＯＳチップ７の裏面のドレイン電極３９に導電性ペースト材４７により半田付けされている。
【００２５】
電気伝導兼放熱部材４５は、チップ５,７,９から発生する熱を外部に放熱するヒートシンクとして機能する。また、部材４５は、パワーＭＯＳチップ５のソース電極３３とパワーＭＯＳチップ７のドレイン電極３９とを電気的に接続する機能も有する。駆動用ＩＣチップ９は、電気伝導兼放熱部材４５と電気的に絶縁されている。
【００２６】
なお、部材４５は、必ずしも全面が平坦な一枚の板である必要はなく、部材４５の側部に折曲部を設けた一枚の板であって、パワーＭＯＳチップ５のソース電極３３とパワーＭＯＳチップ７のドレイン電極３９との間の電位を外部端子１３に引き出すために該折曲部が導電性ペースト材により実装部材３に半田付けされるような構成の板であってもよい。このように、パワーＭＯＳチップ５のソース電極３３とパワーＭＯＳチップ７のドレイン電極３９との間の電位を、部材４５の側部に設けられた折曲部を用いて外部端子１３へ引き出すような構成とした場合には、後述する半導体モジュールの組み立て容易性の優位は少なくなるものの、半導体モジュール１の外部から部材４５に対して直接配線を接続する必要がなくなるため、外部端子１３を介して容易に部材４５からの電位の引き出しが可能になる。また、パワーＭＯＳチップ５のソース電極３３とパワーＭＯＳチップ７のドレイン電極３９との間の電位を外部端子１３へ引き出す構成としては、部材４５の側部に折曲部を設けた構成に限られるものではなく、任意の構成であってよい。
【００２７】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９を一つのパッケージとして封止する樹脂部材４９が実装領域２７上に配置されている。電気伝導兼放熱部材４５は、チップ５，７，９の裏面と面する一方の面５１及びこれの反対側にある他方の面５３を有している。他方の面５３が半導体モジュール１の外部に露出している。なお、電気伝導兼放熱部材４５の全体が樹脂部材４９で覆われることにより、電気伝導兼放熱部材４５が半導体モジュール１の外部に露出しない構造でもよい。
【００２８】
本実施形態によれば、パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９を一つの半導体モジュール１にしているので、モジュール１を組み込んだＤＣ−ＤＣコンバータの小型化を図れる。さらに小型化のために、チップ５，７，９に加えてコンデンサやコイルなどを一つの半導体モジュールにすることもできる。
【００２９】
［パワーＭＯＳチップの構造］
パワーＭＯＳチップ５，７のそれぞれの構造を説明する。図４は、第１の半導体チップの一例であるパワーＭＯＳチップ５の一部の断面図である。チップ５は、ｐ＋型のシリコン基板６１（第１半導体基板の一例）及びこの上に形成されたエピタキシャル層であるｐ−型のベース領域６３（第１半導体領域の一例）を備える。シリコン基板６１はｐ＋型のソース領域として機能する。シリコン基板６１の裏面の全面は、ソース電極３３（第２主電極の一例）とコンタクトしている。
【００３０】
ベース領域６３には、互いに接するｎ＋型のドレイン領域６５（第２半導体領域の一例）及びｎ−型のドリフト領域６７が形成されている。ベース領域６３には、ドリフト領域６７と間隔を設けてｎ＋型のソース領域６９（第３半導体領域の一例）が形成されている。ドリフト領域６７とソース領域６９との間の上にはゲート酸化膜を介してゲート３１が形成されている。ゲート３１によりベース領域６３にチャネルが形成される。このチャネル及びドリフト領域６７を介して、ドレイン領域６５とソース領域６９が導通する。
【００３１】
ソース領域６９の隣には、ベース領域６３を貫通してシリコン基板６１に到達するｐ＋型の導通領域７１が形成されている。導通領域７１とソース領域６９とは、ショート電極７３により電気的に接続されている。これにより、ソース領域６９とベース領域６３とがショートされる。
【００３２】
ゲート３１及びショート電極７３を覆うように層間絶縁膜７５が形成されている。層間絶縁膜７５上にはドレイン電極２９が形成されている。ドレイン電極２９（第１主電極の一例）は、層間絶縁膜７５に形成されたコンタクトホールを介してドレイン領域６５とコンタクトしている。
【００３３】
上記構造を有するパワーＭＯＳチップ５は、チップの表面に平行な方向に電流を流す、いわゆる横型である。これに対して、パワーＭＯＳチップ７は、チップの表面に垂直な方向に電流を流す、いわゆる縦型である。図５は、第２の半導体チップの一例であるパワーＭＯＳチップ７の一部の断面図である。チップ７は、ｎ＋型のシリコン基板７７（第２半導体基板の一例）及びこの上に形成されたエピタキシャル層であるｎ−型のドリフト領域７９（第４半導体領域の一例）を備える。シリコン基板７７はｎ＋型のドレイン領域として機能する。シリコン基板７７の裏面の全面は、ドレイン電極３９（第２主電極の一例）とコンタクトしている。ドリフト領域７９はシリコン基板７７の表面に垂直な方向に電流経路を有する。
【００３４】
ドリフト領域７９には、複数のｐ型のベース領域８１（第６半導体領域の一例）が間隔を設けて形成されている。各ベース領域８１には、互いに間を隔ててｎ＋型のソース領域８３（第５半導体領域の一例）が形成されている。ベース領域８１間の上にはゲート酸化膜を介してゲート３７が形成されている。ゲート３７によりベース領域８１にチャネルが形成される。このチャネルを介して、ソース領域８３とドリフト領域７９とが導通する。
【００３５】
ゲート３７を覆うように層間絶縁膜８５が形成されている。層間絶縁膜８５上にはソース電極３５（第１主電極の一例）が形成されている。ソース電極３５は、層間絶縁膜８５に形成されたコンタクトホールを介してソース領域８３及びベース領域８１とコンタクトしている。
【００３６】
［ＤＣ−ＤＣコンバータの回路構成及び動作］
次に、半導体モジュール１を含むＤＣ−ＤＣコンバータの回路構成及び動作について説明する。図６は、このＤＣ−ＤＣコンバータ９１の回路図である。ＤＣ−ＤＣコンバータ９１は、同期整流方式の非絶縁型降圧式である。この回路が最も電力損失を低減し変換効率を高めることができる。
【００３７】
高電位側のパワーＭＯＳチップ５（制御側素子）及び低電位側のパワーＭＯＳチップ７（同期整流側素子）は、ともにオン抵抗が低く、かつ低ゲート容量のＮチャネル型ＭＯＳＦＥＴが使用されている。パワーＭＯＳチップ７は、ＶＦの低いＳＢＤ（ショットキーバリアダイオード）９３が並列に接続されている。パワーＭＯＳチップ５，７のゲート端子には、ゲートを駆動するための駆動用ＩＣチップ９が接続されている。
【００３８】
チップ５，７のゲートは通常時、ＰＷＭ制御によって駆動されている。ＰＷＭ制御とは、スイッチング式電源の直流出力電圧を安定化させるための制御方式である。つまり、スイッチング・トランジスタ（パワーＭＯＳチップ５）のＯＮ時間とＯＦＦ時間の割合を変えて，出力電圧を制御する。出力電圧が低下するとＯＮ時間を長くし，上昇すると短くすることによって，常に一定の電圧を保つことができる。
【００３９】
ＤＣ−ＤＣコンバータ９１の出力側には、インダクタ９５およびコンデンサ９７が接続されている。ＤＣ−ＤＣコンバータ９１の出力には、例えばＣＰＵ９９のような負荷が接続される。
【００４０】
次に、ＤＣ−ＤＣコンバータ９１の基本的な動作について、図６及び図７を用いて説明する。図７は、パワーＭＯＳチップ５，７に入力される信号のタイミングチャートである。入力電圧Ｖｉｎが例えば２４Ｖの場合、このコンバータ９１により、例えば１．５Ｖに変換されてＣＰＵ９９に供給される。
【００４１】
まず、時刻ｔ１において、パワーＭＯＳチップ７のＭＯＳＦＥＴ（Ｍ２）がオフの状態でパワーＭＯＳチップ５のＭＯＳＦＥＴ（Ｍ１）をオンさせる。これにより、入力電圧Ｖｉｎによって矢印（１）に示す電流が流れ、インダクタ９５を介してＣＰＵ９９に電力が供給される。つぎに、時刻ｔ２でＭＯＳＦＥＴ（Ｍ１）をオフさせる。これにより、入力電圧ＶｉｎによるＣＰＵ９９への電力の供給は停止される。その替わり、インダクタ９５に蓄えられた電力によって、矢印（２）に示す電流がＳＢＤ９３を介して転流することにより、ＣＰＵ９９に電力が供給される。
【００４２】
ＭＯＳＦＥＴ（Ｍ１）とＭＯＳＦＥＴ（Ｍ２）の貫通防止のために設定された所定のデッドタイムＤＴが経過したのち、時刻ｔ３において、ＭＯＳＦＥＴ（Ｍ２）をオンさせる。ＭＯＳＦＥＴ（Ｍ２）はＳＢＤ９３よりも抵抗が小さいため、インダクタ９５に蓄えられた電力により生じる電流は、ＳＢＤ９３でなく、矢印（３）に示すようにＭＯＳＦＥＴ（Ｍ２）を介して転流する。これにより、ＣＰＵ９９に電力が供給される。コンデンサ９７は出力電圧波形を平滑化するため使用される。
【００４３】
パワーＭＯＳチップ７、つまりＭＯＳＦＥＴ（Ｍ２）がなくても、ＤＣ−ＤＣコンバータとして機能する。ＭＯＳＦＥＴ（Ｍ２）を設けた理由を説明する。時刻ｔ２により、ＳＢＤ９３を介して矢印（２）の電流が流れる。ＳＢＤ９３に電流が流れると、それにより電圧降下が生じ、その分だけＣＰＵ９９に供給される電力にロスが生じる。ＭＯＳＦＥＴはＳＢＤよりも電圧降下を小さくできる。そこで、デッドタイムＤＴ中は、ＳＢＤ９３を経由させて電流を流し、デッドタイムＤＴ経過後は、ＭＯＳＦＥＴ（Ｍ２）を経由させて電流を流すことにより、ＣＰＵ９９に効率良く電力を供給している。
【００４４】
［本実施形態の主な効果］
本実施形態の主な効果を、第１及び第２比較形態と比べることにより説明する。本実施形態は、第１比較形態と比べて半導体モジュールの放熱性の向上及び小型化を図れる。まず、これらについて詳細に説明する。図８は第１比較形態に係る半導体装置１０１の断面図である。半導体装置１０１は、半導体モジュール１０３及び半導体モジュール１０３が実装される実装基板１０５を備える。半導体モジュール１０３には、本実施形態と同様にパワーＭＯＳチップ５，７及び図示しない駆動用ＩＣチップが組み込まれている。但し、本実施形態と異なり、これらのチップは、ワイヤボンディングによりリードフレーム１０７に実装されている。
【００４５】
半導体モジュール１０３は、ダイパット１０９及びリード１１１により構成されるリードフレーム１０７と、ダイパット１０９に搭載されたパワーＭＯＳチップ５，７及駆動用ＩＣチップ（図示せず）と、これらのチップを封止する樹脂部材４９と、を備える。これらのチップは、裏面がダイパット１０９と面するように、導電性ペースト材４７によりダイパット１０９に固定されている。したがって、パワーＭＯＳチップ５の裏面に形成されたソース電極３３とパワーＭＯＳチップ７の裏面に形成されたドレイン電極３９とは、ダイパット１０９により電気的に接続されている。
【００４６】
パワーＭＯＳチップ５の表面に形成されたドレイン電極２９及びパワーＭＯＳチップ７の表面に形成されたソース電極３５は、ボンディングワイヤ１１３により、リード１１１と接続されている。パワーＭＯＳチップ５，７の表面に形成されたゲートは、この断面に表れていない。リード１１１は、半田１１５により実装基板１０５の電極１１７に接続されている。
【００４７】
一方、図９は、本実施形態に係る半導体装置１２１の断面図である。半導体装置１２１において、半導体モジュール１が、電気伝導兼放熱部材４５の配置側と反対側を向けて実装基板１０５に実装されている。半導体モジュール１の断面は図３と対応する。半導体モジュール１の外部端子１３が半田１１５により電極１１７に接続されている。
【００４８】
電気伝導兼放熱部材４５上には、部材４５より平面積が大きい平板状のヒートシンク１２３が配置されている。ヒートシンク１２３は、絶縁性の接着剤１２５により電気伝導兼放熱部材４５に固定されている。  
【００４９】
ここで、図８に示すダイパット１０９は、図９の電気伝導兼放熱部材４５と同様の機能を有する。つまり、パワーＭＯＳチップ５の裏面のソース電極３３とパワーＭＯＳチップ７の裏面のドレイン電極３９とを電気的に接続する機能及びこれらのチップから発生した熱を外部に放熱する機能である。
【００５０】
しかし、図８に示す第１比較形態では、ダイパット１０９が実装基板１０５側に向いているので、ダイパット１０９を介して放熱しても、その熱は、ダイパット１０９と実装基板１０５との間の空間に溜まりやすい。したがって、十分な放熱効果を得られない場合がある。
【００５１】
これに対して、図９に示す本実施形態では、電気伝導兼放熱部材４５が実装基板１０５の反対側に位置するので、熱の対流を妨げるものがない。よって、チップ５，７，９からの熱は、電気伝導兼放熱部材４５を介して、スムーズに外部に放熱される。そして、本実施形態では図１〜図３に示すように、電気伝導兼放熱部材４５で実装領域２７の全体を覆うことにより、放熱効果を高めている。
【００５２】
さらに、本実施形態では、電気伝導兼放熱部材４５が実装基板１０５の反対側に位置するので、ヒートシンク１２３を電気伝導兼放熱部材４５上に配置できる。これにより、放熱効果をさらに高めることができる。また、本実施形態では、ヒートシンク１２３が半導体モジュール１の外部にある。よって、ヒートシンク１２３の平面積を電気伝導兼放熱部材４５のそれよりも大きくすることができるため、放熱効果をさらに高めることができる。以上より、本実施形態によれば、第１比較形態に比べて放熱性を向上させることができる。
【００５３】
また、本実施形態に係る半導体モジュール１によれば、次の理由から第１比較形態に係る半導体モジュール１０３に比べて、小型化が可能である。第１比較形態に係る半導体モジュール１０３は、ワイヤボンディングにより、チップ５，７がリードフレーム１０７に実装されている。したがって、チップ５，７を封止するための樹脂部材４９が比較的厚くなる。これが、半導体モジュール１０３の小型化の妨げとなる。
【００５４】
これに対して、図２に示すように、半導体モジュール１の厚みは、（実装部材３の厚み）＋（チップ５，７の一方の厚み）＋（電気伝導兼放熱部材４５の厚み）＋（バンプ１９の高さ）＋（導電性ペースト材４７の厚み）の合計により規定される。したがって、これらを薄くすれば、半導体モジュール１を薄くできるため、半導体モジュール１の小型化を図れる。実際、実装部材３の厚みを２００μｍ以下、チップ５，７の厚みを１００μｍ以下、電気伝導兼放熱部材４５の厚みを２００μｍ以下にすることができるため、半導体モジュール１の厚みを５００μｍ以下にすることが可能である。以上より、本実施形態は第１比較形態に比べて小型化が容易である。
【００５５】
次に、第２比較形態と比べた本実施形態の効果を説明する。本実施形態によれば、第２比較形態よりも半導体モジュールのインピーダンスを低減でき、かつ半導体モジュールの組み立てが容易となる。まず、図１０及び図１１を用いて第２比較形態について説明する。図１０は、第２比較形態に係る半導体モジュール１３１の平面図であり、図１と対応する。図１１は、図１０のXI（ａ）−XI（ｂ）線に沿った断面図であり、図２と対応する。
【００５６】
第２比較形態に係る半導体モジュール１３１が本実施形態に係る半導体モジュール１と異なる点は、次の通りである。第２比較形態のパワーＭＯＳチップ１３３は、本実施形態のパワーＭＯＳチップ５と同様に高電位側のパワーＭＯＳチップであるが、構造が異なる。パワーＭＯＳチップ１３３は、パワーＭＯＳチップ７と同様の構造を有している。つまり、図５に示すように、チップの裏面にドレイン電極３９が形成され、チップの表面にソース電極３５が形成されている。
【００５７】
パワーＭＯＳチップ７，１３３は、裏面が共にドレイン電極３９なので、これらの裏面を共通接続できない。したがって、それぞれのチップ７，１３３に板状の電気伝導兼放熱部材１３５，１３７を配置している。チップ７，１３３間の電流経路を確保するために、部材１３５，１３７の側部を折曲部１３９とし、折曲部１３９が導電性ペースト材１４１により実装部材３に半田付けされている。
【００５８】
本実施形態によれば、第２比較形態よりも半導体モジュールのインピーダンスを低減できることについて説明する。図１２は、第２比較形態に係る半導体モジュール１３１の電流経路を示す図であり、図１１と対応する。図１３は、本実施形態に係る半導体モジュール１の電流経路を示す図であり、図２と対応する。図１２に示すように、第２比較形態では、パワーＭＯＳチップ１３３の表面に形成されたソース電極３５とパワーＭＯＳチップ７の裏面に形成されたドレイン電極３９とを接続するために、電流経路が比較的長くなる。また、折曲部１３９と導電性ペースト材１４１のコンタクトや配線１５と導電性ペースト材１４１のコンタクトが存在している。
【００５９】
これに対して、図１３に示す本実施形態では、パワーＭＯＳチップ５の裏面に形成されたソース電極３３とパワーＭＯＳチップ７の裏面に形成されたドレイン電極３９とを一枚の板である部材４５によって接続するので、第２比較形態よりも電流経路を短くできる。また更に、部材４５が、全面が平坦な一枚の板の場合には、第２比較形態の上記コンタクトが存在しない。よって、本実施形態は第２比較形態よりも、電流経路のインダクタンスや抵抗を小さくできるため、半導体モジュールのインピーダンスを低減できる。この結果、本実施形態に係る半導体モジュール１を組み入れたＤＣ−ＤＣコンバータの高効率化を図ることができる。
【００６０】
本実施形態によれば、第２比較形態よりも半導体モジュールの組み立てが容易であることを説明する。図１４に示すように、第２比較形態に係る電気伝導兼放熱部材１３５，１３７を搭載する工程において、これらの部材１３５，１３７を、パワーＭＯＳチップ７，１３３以外に実装部材３の配線１５上の導電性ペースト材１４１とも接続する必要がある。導電性ペースト材１４１との接続のために、電気伝導兼放熱部材１３５，１３７のＸ-Ｙ方向の位置合わせを高精度にする必要がある。
【００６１】
また、パワーＭＯＳチップ７，１３３と電気伝導兼放熱部材１３５，１３７との接続部の高さＨ１と、導電性ペースト材１４１と部材１３５，１３７との接続部の高さＨ２とは異なる。したがって、高さ調整用冶具１４３により、電気伝導兼放熱部材１３５，１３７のＺ方向の位置合わせをする際に煩雑である。さらに、半導体モジュールを薄くするためには、電気伝導兼放熱部材１３５，１３７を平坦に配置する必要がある。
【００６２】
以上のように、第２比較形態では、電気伝導兼放熱部材１３５，１３７を搭載する際に、部材１３５，１３７のＸ，Ｙ，Ｚ方向の位置決めと、部材１３５，１３７の平坦な配置とを両立する必要がある。両立ができないと、例えば、図１５に示すように、電気伝導兼放熱部材１３５，１３７が傾いた状態で搭載されることになる。
【００６３】
これに対して、図１６に示すように、本実施形態に係る電気伝導兼放熱部材４５を搭載する工程において、部材４５はパワーＭＯＳチップ５，７と接続するだけであり、配線上の導電性ペースト材と接続する必要がない。このため電気伝導兼放熱部材４５のＸ-Ｙ方向の位置合わせに高い精度が要求されない。さらに、電気伝導兼放熱部材４５のＺ方向の位置合わせをする場合、パワーＭＯＳチップ５，７と電気伝導兼放熱部材４５との接続部の高さＨ１を考慮するだけでよいので、電気伝導兼放熱部材４５のＺ方向の位置合わせ及び平坦な配置が容易である。
【００６４】
以上のように、本実施形態は第２比較形態と比べて、電気伝導兼放熱部材の搭載が簡単なので、本実施形態に係る半導体モジュール１の組み立ては容易である（言い換えれば、半導体モジュールの構造が量産化に向いている）。
【００６５】
［本実施形態の構成の要約］
以上説明した本実施形態の構成について要約すると、次のようになる。  
（１）実装部材と、
ドレイン電極及びゲートが形成された表面並びにソース電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１の半導体チップと、
ソース電極及びゲートが形成された表面並びにドレイン電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第２の半導体チップと、    
前記第１の半導体チップの前記ソース電極と前記第２の半導体チップの前記ドレイン電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、
前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
（２）前記実装部材にフリップチップボンディングで実装されると共に前記第１及び第２の半導体チップの前記ゲートを駆動するための駆動用ＩＣチップを備え、
前記樹脂部材により前記第１及び第２の半導体チップ並びに前記駆動用ＩＣチップが一つのパッケージとして封止されている、
ことを特徴とする（１）に記載の半導体モジュール。
（３）前記電気伝導兼放熱部材が、前記駆動用ＩＣチップと絶縁されて前記駆動用ＩＣチップを覆っている、
ことを特徴とする（２）に記載の半導体モジュール。
（４）前記電気伝導兼放熱部材は、前記第１及び第２の半導体チップ並びに前記駆動用ＩＣチップを覆う一枚の板である、
ことを特徴とする（３）に記載の半導体モジュール。
（５）前記実装部材は、その縁部に位置する外部端子領域と、この領域の内側に位置する実装領域と、を含み、
前記電気伝導兼放熱部材は前記実装領域の全体を覆っている、
ことを特徴とする（１）記載の半導体モジュール。
（６）前記電気伝導兼放熱部材は、前記第１及び第２の半導体チップの前記裏面と面する一方の面及びこれの反対側にある他方の面を有しており、
前記他方の面が前記半導体モジュールの外部に露出している、
ことを特徴とする（１）に記載の半導体モジュール。
（７）前記電気伝導兼放熱部材の全体が前記樹脂部材で覆われている、
ことを特徴とする（１）に記載の半導体モジュール。
（８）前記半導体モジュールの厚みは、（前記実装部材の厚み）＋（前記第１及び第２の半導体チップの一方の厚み）＋（前記電気伝導兼放熱部材の厚み）＋（前記実装部材に前記一方の半導体チップを接続するバンプの高さ）＋（前記一方の半導体チップに前記電気伝導兼放熱部材を接続する導電性ペースト材の厚み）の合計により規定される、
ことを特徴とする（１）に記載の半導体モジュール。
（９）前記第１及び第２の半導体チップは、パワーＭＯＳチップである、
ことを特徴とする（１）に記載の半導体モジュール。
（１０）実装部材と、
第１主電極及びゲートが形成された表面並びに第２主電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１及び第２の半導体チップと、
前記第１の半導体チップの前記第２主電極と前記第２の半導体チップの前記第２主電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、
前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を備え、
前記第１の半導体チップは、
前記第２主電極とコンタクトしている第１導電型の第１半導体基板と、
前記第１半導体基板上に位置する第１導電型の第１半導体領域と、
前記第１半導体領域に形成されると共に前記第１主電極とコンタクトしている第２導電型の第２半導体領域と、
前記第１半導体領域に形成されると共に前記ゲートにより形成されたチャネルを介して前記第２半導体領域と導通する第２導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域とをショートするショート電極と、を含み、
前記第２の半導体チップは、
前記第２主電極とコンタクトしている第２導電型の第２半導体基板と、
前記第２半導体基板上に位置すると共に該基板の表面に垂直な方向に電流経路を有する第２導電型の第４半導体領域と、
前記第１主電極とコンタクトしている第２導電型の第５半導体領域と、
前記第４半導体領域と前記第５半導体領域とを導通させるチャネルが前記ゲートにより形成される第１導電型の第６半導体領域と、を含む、
ことを特徴とする半導体モジュール。
（１１）前記実装部材にフリップチップボンディングで実装されると共に前記第１及び第２の半導体チップの前記ゲートを駆動するための駆動用ＩＣチップを備え、
前記樹脂部材により前記第１及び第２の半導体チップ並びに前記駆動用ＩＣチップが一つのパッケージとして封止されている、
ことを特徴とする（１０）に記載の半導体モジュール。
（１２）前記電気伝導兼放熱部材が、前記駆動用ＩＣチップと絶縁されて前記駆動用ＩＣチップを覆っている、
ことを特徴とする（１１）に記載の半導体モジュール。
（１３）前記電気伝導兼放熱部材は、前記第１及び第２の半導体チップ並びに前記駆動用ＩＣチップを覆う一枚の板である、
ことを特徴とする（１２）に記載の半導体モジュール。
（１４）前記実装部材は、その縁部に位置する外部端子領域と、この領域の内側に位置する実装領域と、を含み、
前記電気伝導兼放熱部材は前記実装領域の全体を覆っている、
ことを特徴とする（１０）記載の半導体モジュール。
（１５）前記電気伝導兼放熱部材は、前記第１及び第２の半導体チップの前記裏面と面する一方の面及びこれの反対側にある他方の面を有しており、
前記他方の面が前記半導体モジュールの外部に露出している、
ことを特徴とする（１０）に記載の半導体モジュール。
（１６）前記電気伝導兼放熱部材の全体が前記樹脂部材で覆われている、
ことを特徴とする（１０）に記載の半導体モジュール。
（１７）前記半導体モジュールの厚みは、（前記実装部材の厚み）＋（前記第１及び第２の半導体チップの一方の厚み）＋（前記電気伝導兼放熱部材の厚み）＋（前記実装部材に前記一方の半導体チップを接続するバンプの高さ）＋（前記一方の半導体チップに前記電気伝導兼放熱部材を接続する導電性ペースト材の厚み）の合計により規定される、
ことを特徴とする（１０）に記載の半導体モジュール。
（１８）前記第１及び第２の半導体チップは、パワーＭＯＳチップである、
ことを特徴とする（１０）に記載の半導体モジュール。
（１９）半導体モジュールと、
前記半導体モジュールが、前記電気伝導兼放熱部材の配置側と反対側を向けて実装される実装基板と、
前記電気伝導兼放熱部材上にこれと絶縁されて配置され、前記電気伝導兼放熱部材より平面積が大きいヒートシンクと、を備え、
前記半導体モジュールは、
実装部材と、
ドレイン電極及びゲートが形成された表面並びにソース電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第１の半導体チップと、
ソース電極及びゲートが形成された表面並びにドレイン電極が形成された裏面を有すると共に前記表面が前記実装部材と面するように前記実装部材にフリップチップボンディングで実装された第２の半導体チップと、    
前記第１の半導体チップの前記ソース電極と前記第２の半導体チップの前記ドレイン電極とを電気的に接続すると共にこれらの半導体チップの前記裏面を覆うように配置された電気伝導兼放熱部材と、
前記第１及び第２の半導体チップを一つのパッケージとして封止する樹脂部材と、を含む  
ことを特徴とする半導体装置。
【図面の簡単な説明】
【００６６】
【図１】本実施形態に係る半導体モジュールの平面図である。
【図２】図１のII（ａ）−II（ｂ）線に沿った断面図である。
【図３】図１のIII（ａ）−III（ｂ）線に沿った断面図である。
【図４】本実施形態に係るパワーＭＯＳチップ（第１の半導体チップの一例）の一部の断面図である。
【図５】本実施形態に係るパワーＭＯＳチップ（第２の半導体チップの一例）の一部の断面図である。
【図６】本実施形態に係るＤＣ−ＤＣコンバータの回路図である。
【図７】図６のパワーＭＯＳチップ５，７に入力される信号のタイミングチャートである。
【図８】第１比較形態に係る半導体装置の断面図である。
【図９】本実施形態に係る半導体装置の断面図である。
【図１０】第２比較形態に係る半導体モジュールの平面図である。
【図１１】図１０のXI（ａ）−XI（ｂ）線に沿った断面図である。
【図１２】第２比較形態に係る半導体モジュールの電流経路を示す図である。
【図１３】本実施形態に係る半導体モジュールの電流経路を示す図である。
【図１４】第２比較形態に係る半導体モジュールの作製において、電気伝導兼放熱部材のＺ方向の位置合わせを説明する図である。
【図１５】第２比較形態において、電気伝導兼放熱部材が傾いて搭載されている状態を示す図である。
【図１６】本実施形態に係る半導体モジュールの作製において、電気伝導兼放熱部材のＺ方向の位置合わせを説明する図である。
【符号の説明】
【００６７】
１・・・半導体モジュール、３・・・実装部材、５・・・パワーＭＯＳチップ（第１の半導体チップの一例）、７・・・パワーＭＯＳチップ（第２の半導体チップの一例）、９・・・駆動用ＩＣチップ、２９・・・ドレイン電極（第１主電極の一例）、３１・・・ゲート、３３・・・ソース電極（第２主電極の一例）、３５・・・ソース電極（第１主電極の一例）、３７・・・ゲート、３９・・・ドレイン電極（第２主電極の一例）、４５・・・電気伝導兼放熱部材、４９・・・樹脂部材、６１・・・シリコン基板（第１半導体基板の一例）、６３・・・ベース領域（第１半導体領域の一例）、６５・・・ドレイン領域（第２半導体領域の一例）、６９・・・ソース領域（第３半導体領域の一例）、７３・・・ショート電極、７７・・・シリコン基板（第２半導体基板の一例）、７９・・・ドリフト領域（第４半導体領域の一例）、８１・・・ベース領域（第６半導体領域の一例）、８３・・・ソース領域（第５半導体領域の一例）
【図１】
2006073655.tif 000003
【図２】
2006073655.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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