(57)【要約】  【課題】  オン抵抗（Ｒｏｎ）を抑えつつゲートドレイン間のスイッチング電荷（Ｑｓｗ）を低減して、高いスイッチング特性を有するＭＩＳトランジスタを提供する。  【解決手段】  ドレイン層２０と、チャネル端部３０ａを有してドレイン層２０上に積層されたベース層３０と、チャネル端部３０ａに連続するソース端部４０ａを有してベース層３０上に積層されたソース層４０と、チャネル端部３０ａ及びソース端部４０ａに沿って連続して設けられたゲート絶縁膜７００と、ゲート絶縁膜７００を挟んでチャネル端部３０ａと対向して設けられたゲート電極８０と、ゲート電極８０の下方のドレイン層２０中に設けられたゲート電極８０と対向する空洞部７５０とからＭＩＳトランジスタを構成する。【選択図】  図１
2006066611.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン層と、
チャネル端部を有して前記ドレイン層上に積層されたベース層と、
前記チャネル端部に連続するソース端部を有して前記ベース層上に積層されたソース層と、
前記チャネル端部及びソース端部に沿って連続して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記チャネル端部と対向して設けられたゲート電極と、
前記ゲート電極の下方の前記ドレイン層中に設けられた前記ゲート電極と対向する空洞部と
を有することを特徴とする半導体装置。
【請求項２】
前記空洞部の側壁を経由して前記空洞部の底部まで前記ゲート絶縁膜が延長形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記空洞部と前記ゲート電極との間に前記ゲート絶縁膜が延長形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、更に前記空洞部の内壁に延長形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記空洞部は、曲面により周囲を画定された断面形状を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトレンチゲート構造のトランジスタに関する。
【背景技術】
【０００２】
近年、トレンチゲート構造のＭＯＳ型電界効果トランジスタ（ＭＯＳトランジスタ）は、特にパワースイッチング素子として広く使用されている。このようなパワー素子を高速でスイッチングさせるためには、指標特性であるトランジスタのオン抵抗（Ｒｏｎ）とスイッチング電荷量（Ｑｓｗ）との積を低く抑えることが不可欠である。しかし、トレンチゲートＭＯＳトランジスタは、ゲート絶縁膜を介してゲート電極がドレイン領域と対向する構造をとる。このため、この対向部でゲートドレイン間容量（Ｃｇｄ）が余計に生じ、これがＱｓｗの増大を招き、結果的にスイッチング特性を劣化させていた。また一般にＲｏｎの低減とＱｓｗの低減とはいわゆるトレードオフの関係にあって両立が困難であった。
【０００３】
このような問題を解決するため、例えばトレンチ下部のゲート絶縁膜を厚く形成して静電容量Ｃｇｄを低減することが行われている。例えば、トレンチ内部に形成するゲート絶縁膜及びゲート電極膜において、トレンチ上部においてはゲート電極膜を厚く、ゲート絶縁膜を薄く形成し、またトレンチ下部及び底部においてはゲート電極膜を薄く、ゲート絶縁膜を厚く形成して、Ｃｇｄ及びＲｏｎをともに小さく抑える技術が知られている（特許文献１、特に図２）。
【０００４】
しかし、このような絶縁膜の厚膜化によって得られるＣｇｄの低減効果は、せいぜい２０％前後である。このため、ゲート絶縁膜を介してゲート電極がドレイン領域と対向するトレンチゲートＭＯＳトランジスタにおいては、その動作特性の向上はこれまで十分でなかった。
【０００５】
さらにこれらの問題は、ＭＯＳトランジスタだけでなく、より一般的なＭＩＳトランジスタにおいても同様であった。
【特許文献１】特開２００２−２９９６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
オン抵抗（Ｒｏｎ）を抑制しつつスイッチング電荷量（Ｑｓｗ）を顕著に低減して、スイッチング特性に優れた半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の態様によれば、ドレイン層と、チャネル端部を有してドレイン層上に積層されたベース層と、チャネル端部に連続するソース端部を有してベース層上に積層されたソース層と、チャネル端部及びソース端部に沿って連続して設けられたゲート絶縁膜と、ゲート絶縁膜を挟んでチャネル端部と対向して設けられたゲート電極と、ゲート電極の下方のドレイン層中に設けられたゲート電極と対向する空洞部とを有する半導体装置が提供される。
【発明の効果】
【０００８】
本発明の態様によれば、Ｒｏｎを抑制しつつＱｓｗを顕著に低減して、スイッチング特性に優れた半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照しながら本発明の実施の形態についてさらに詳細に説明する。
【００１０】
（第１の実施の形態）
図１（ａ）に示すように、第１の実施の形態に係るトレンチゲートＭＩＳトランジスタは、半導体基板１０上に多数形成される縦型ＭＯＳＦＥＴセルの各セルが、ドレイン層２０と、チャネル端部３０ａを有してドレイン層２０上に積層されたベース層３０と、チャネル端部３０ａに連続するソース端部４０ａを有してベース層３０上に積層されたソース層４０と、チャネル端部３０ａ及びソース端部４０ａに沿って連続して設けられたゲート絶縁膜７００と、ゲート絶縁膜７００を挟んでチャネル端部３０ａと対向して設けられたゲート電極８０と、ゲート電極８０の下方のドレイン層２０中に設けられたゲート電極８０と対向する空洞部７５０とからなっている。ゲート電極８０の上には層間絶縁膜６５が堆積され、ソース層４０及びベースコンタクト層５０の上にはソース電極膜５５が堆積されている。なお、半導体基板１０の裏面側には、図示しないドレイン電極が形成されている。
【００１１】
特に第１の実施の形態に係るＭＩＳトランジスタでは、例えばシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜７００が空洞部７５０とゲート電極８０との間、かつ空洞部７５０の内壁に延長形成されている。延長形成されたゲート絶縁膜７００で形作られた空洞部７５０は、ドレイン層２０内部にあって、下方に向かうにしたがって広がりをもった逆テーパ形状を有することが望ましい。
【００１２】
なお、ドレイン層２０、ベース層３０，ソース層４０は、それぞれ第1導電型、第２導電型、第1導電型である。ここで、「第１導電型」、「第２導電型」は互いに相反する導電型であり、第１導電型がｎ型であれば第２導電型はｐ型、第１導電型がp型であれば第2導電型はｎ型である。以下の説明ではすべて第１導電型をｎ型、第2導電型をｐ型とし、ｎチャネルトランジスタについて説明するが、ｐ型とｎ型とは入れ替えてｐチャネルトランジスタであってもよい。
【００１３】
空洞部７５０は、延長形成されたゲート絶縁膜７００に埋め込まれた形でドレイン層２０中に存在する。このため、従来のトレンチゲート型のＭＩＳトランジスタと比較すると、（１）ドレイン層２０とゲート電極８０との間の距離が少なくとも空洞部７５０の分だけ増大している；しかも（２）距離の増大分の実質的に全てが比誘電率１．０の空洞部７５０によって占められている。このため、第１の実施の形態に係るＭＩＳトランジスタによれば、空洞部７５０の上下に位置するゲート電極８０及びドレイン層２０の間に生じるＣｇｄを顕著に低減する効果がある。他方、このようにしてＣｇｄを低減させても、空洞部７５０はドレイン層２０中に形成したものであって、反転層の形成を担う、ベース層３０に接したゲート絶縁膜７００には実質的に何らの影響もない。第１の実施の形態に係るＭＩＳトランジスタは、Ｒｏｎの低減とＣｇｄの低減の間に従来存在していたトレードオフの関係を解消し、空洞部７５０の顕著な効果によってＣｇｄを十分に低減し、なおかつ例えばベース層３０の深さ調整によってＣｇｄの増減とは独立にＲｏｎの低減を図ることができる。具体的には、空洞部７５０の誘電率がゲート絶縁膜の誘電率の３分の一以下であることを考慮すると、Ｒｏｎの値を抑えつつＣｇｄを従来の少なくとも半分程度に低減することは容易に可能である。
【００１４】
きわめて単純化したモデルに基づいてＣｇｄの低減例を示す。
【００１５】
（例１）
ゲート絶縁膜７００から形成されたトレンチ底部の下に、その３分の２の面積の領域に限定して、底部と同じ厚さの空洞部７５０を設けたとした場合、空洞部７５０がない場合と比較して、ゲート絶縁膜７００の比誘電率を３．５程度として、Ｃｇｄの低減率は約５０％である。
【００１６】
（例２）
ゲート絶縁膜７００から形成されたトレンチ底部の下に、その全面にわたって、底部のゲート絶縁膜７００の３分の一の厚さを有する空洞部７５０を設けた場合、ゲート絶縁膜７００の比誘電率を３．５程度として、Ｃｇｄの低減率は約５０％である。
【００１７】
このように第１の実施の形態によれば、Ｃｇｄの顕著な低減によって、トランジスタのスイッチング損失を著しく低減でき、また従来問題になっていたＣｇｄとＲｏｎとの間のトレードオフ関係も改善できる。このため、高速性を特に重視した半導体装置に適用した場合、第１の実施の形態の効果は特に顕著である。またドレイン・ソース間のＶＤＳＳ耐圧も電界緩和効果があるため安定する。
【００１８】
なお、第１の実施の形態に係るＭＩＳトランジスタにおいては、ゲート電極８０のドレイン層２０への突き出し量に依存してＲｏｎが変化する。これは、トランジスタｏｎ時、ゲート絶縁膜７００を介してゲート電極８０と対向するドレイン層２０の界面付近には多数キャリア（ここでは電子）の蓄積層が形成されやすく、これがドレイン電流を流れやすくするためである。ゲート電極８０の突き出し量が多いと、ゲート絶縁膜７００のトレンチ底部及び側壁部を介してゲート電極８０と対向するドレイン層２０の対向面積は増え、その効果は一般に大きい。しかし、その分ドレイン層２０とゲート電極８０との間の容量成分Ｃｇｄの増大も一般には伴っており、トランジスタのスイッチング時にはこれがＱｓｗの増大となって現れる。要するに、ゲート電極８０のドレイン層２０への突き出し量は、ＣｇｄとＲｏｎとに対して相反する効果を有する。トランジスタを設計する際、ゲート電極８０の突き出し量をパラメータとして、Ｒｏｎの低減効果とＣｇｄの低減効果の調整を図ることができる。
【００１９】
第１の実施の形態に係るトレンチゲートＭＩＳトランジスタは、例えば図２及び図３に示した手順に従って製造することができる。この製造方法は、ドレイン層２０、ベース層３０及びソース層４０がこの順に積層された半導体基板１０を用い、ソース層４０及びベース層３０を貫通し、ドレイン層２０に達する第１の溝６３を形成する；第１の溝６３の底で露出したドレイン層２０を選択的にエッチングして第１の溝６３の下に第２の溝７５を形成する；第１の溝６３及び第２の溝７５の内壁に新たにゲート絶縁膜７００を形成、第１の溝６３と第２の溝７５とをゲート絶縁膜７００で分離する；第１の溝６３に導電性材料を埋め込んでゲート電極８０を形成する、といった手順を経る。以下、ｎチャネルトランジスタの場合を例にとって、製造方法の一例を説明する。
【００２０】
（イ）まず、表面にｎ型ドレイン層２０、ｐ型のベース層３０及びｎ型のソース層４０が順に形成された積層構造を準備する。ドレイン層２０は、典型的には、半導体基板１０の上でエピタキシャル成長を行って形成されたエピタキシャル成長層である。また、ｐ型のベース層３０は、典型的にはイオン注入や拡散などの方法によってボロン（Ｂ）等のｐ型の導電型を与える不純物原子をエピタキシャル成長層の表面側に導入して形成する。
【００２１】
ソース層４０は、図２（ａ）に示すように、ベース層３０の表面領域においてｐ＋ 型のベースコンタクト層５０とともに選択的に形成されている。このためには例えば、ベース層３０の表面にシリコン酸化膜（図示せず）を被着、パターニングし、パターニングされたシリコン酸化膜をマスクとしてベース層３０内にそれぞれの導電型を与える不純物原子を選択的にドーピングして、ソース層４０及びベースコンタクト層５０を形成する。得られた積層構造を用いて更に以下の工程を実行する。
【００２２】
（ロ）化学気相堆積法（ＣＶＤ法）によってソース層４０及びベースコンタクト層５０の表面にシリコン酸化膜６０を堆積、パターニングし、パターニングされたシリコン酸化膜６０をマスクとして、反応性イオンエッチング（ＲＩＥ）等の方法によって、ソース層４０及びベース層３０を貫通し、更にドレイン層２０の表面の一部を除去するように異方性エッチングする。このようにして図２（ｂ）に示されるように、ソース層４０及びベース層３０を突き抜け、ドレイン層２０に達する第１の溝６３を形成する。
【００２３】
（ハ）さらに、図２（ｃ）に示すように、第１の溝６３の底及び側壁にそれぞれシリコン酸化膜等の絶縁膜６２を熱酸化法やＣＶＤ法等によって形成する。この際絶縁膜６２は、第１の溝６３の開口６４を密閉してしまわないように溝６３の幅を考慮した厚さで堆積する。第１の溝６３を形成する際にマスクとして使用したシリコン酸化膜６０は、除去せず、残したままにしておくので、ソース層４０及びベースコンタクト層５０の上にはシリコン酸化膜６０と絶縁膜６２との積層構造が形成される。
【００２４】
（ニ）第１の溝６３の内部に対して上方から、絶縁膜６２のＲＩＥ等の指向性の高いエッチングを行うことによって、図３（ａ）に示されるように絶縁膜６２のみを除去して開口７４を形成し、この部分だけドレイン層２０を露出させる。この際、ソース層４０及びベースコンタクト層５０の上にはシリコン酸化膜６０が残存する。
【００２５】
（ホ）ドライエッチング、或いは薬液を用いたウェットエッチングで、絶縁膜６２から露出したドレイン層２０に対して等方性エッチングを行い、第１の溝６３の下に位置する第２の溝７５を形成する。ドライエッチングの場合には、反応種によるドレイン層２０の化学反応による化学的ドライエッチング（ＣＤＥ）等の等方性エッチングが行われる。或いは、図３（ｂ）に示されるように、逆テーパ形状の結晶面が露出するような異方性エッチングにより、第１の溝６３の下に位置するドレイン層２０の表面に第２の溝７５を形成してもよい。
【００２６】
（ヘ）絶縁膜６２及びシリコン酸化膜６０を一端除去した後、第１の溝６３及び第２の溝７５の内部表面にゲート絶縁膜７００を形成する。これは熱酸化法によって形成されることが好ましい。開口７４の面積が適切であると、第２の溝７５を逆テーパ状に形成しているので、一定量の絶縁膜が第１の溝６３及び第２の溝７５の内壁に形成された後に開口７４は絶縁膜によって封じられる。結果として、図３（ｃ）に示されるように、第２の溝７５の内壁及び底部にもゲート絶縁膜７００が形成される。
【００２７】
（ト）開口７４が封じられ、第１の溝６３及び第２の溝７５それぞれの空間がゲート絶縁膜７００によって分離されると、最後に第１の溝６３に不純物を添加したポリシリコンや高融点金属等の導電性材料を埋め込んでゲート電極８０を形成する。ゲート電極８０を埋め込んだ後、導電性材料の堆積表面に対して平坦化処理を施すと図３（ｄ）に示すトレンチゲート構造が得られる。
【００２８】
さらに、ＣＶＤ法などの膜堆積方法及びフォトリソグラフィ技術などによってゲート電極８０の上に選択的に層間絶縁膜６５を形成する。さらに、トレンチ部分以外の半導体基板表面に堆積しているゲート絶縁膜７００は除去し、層間絶縁膜６５、ソース層４０及びベースコンタクト層５０の上からさらにソース電極膜５５を堆積する。
【００２９】
以上のような手順によって、空洞部７５０の側壁を経由して空洞部７５０の底部まで、なおかつ更に空洞部７５０の内壁にゲート絶縁膜７００が延長形成された、図１（ａ）に示したトレンチゲートＭＩＳトランジスタが製造される。
【００３０】
なお、ゲートドレイン間の容量Ｃｇｄを効果的に低減するためには空洞部７５０を上下方向に厚くして、ゲート電極８０と対向する空洞部７５０の厚みを大きくとることが肝要である。このためには、第２の溝７５を垂直方向に大きく形成した後、ゲート絶縁膜７００の形成によって開口７４が速やかに封じられることが望ましい。このためには、限られた開口７４から効果的にドレイン層２０のエッチングが行われることが肝要であるが、開口７４及び第１の溝６３の側面でエッチングストッパとなる絶縁膜６２の性状などを考慮して工程条件を決定すればよい。
【００３１】
第１の実施の形態に係るＭＩＳトランジスタの製造方法によれば、空洞部７５０の形成位置及びその形状、寸法は精密に設計して製造に反映することができ、設計通りのＣｇｄ低減効果を得ることができる。
【００３２】
（第２の実施の形態）
第２の実施の形態に係るＭＩＳトランジスタは図１（ｂ）に示すとおり、シリコン原子を含むドレイン層２０の流動化効果を利用して形成した空洞部７５０が、滑らかな曲面によって周囲を画定された断面形状である点が、図１（ａ）に示す第１の実施の形態に係るＭＩＳトランジスタとは異なる。例えば、空洞部７５０及びそれを形作っているトレンチ底部のゲート絶縁膜７００は、水平方向に二次元的に伸長し、上下の方向にはより狭い、例えば長軸が水平方向に伸びた楕円体、或いは扁平した球状体等のおおむね回転体の形状を有する。底部がこのような望ましい形状及び配向をとっている場合、その丸みを帯びた広がりのある形状に起因して電界緩和効果を有し、耐圧の安定したＭＩＳトランジスタとなる。ゲート電極８０のドレイン層２０への突き出しがＲｏｎとＣｇｄとに与える効果も、第１の実施の形態の場合と同様に存在する。説明を省略した他の構造は、第１の実施の形態に係るＭＩＳトランジスタと基本的に異ならず、その構造に起因して得られる作用効果も基本的に同一である。
【００３３】
水素雰囲気又は高真空雰囲気で高温に晒されたシリコン基板上のシリコン原子は、その基板表面で流動化し、原子単位でマイグレーションを起こす。この効果は、表面エネルギーを極小化しようとし、曲率の大きい基板表面の箇所で著しく、結果的に水素雰囲気等で熱処理されたシリコン基板は表面が平滑化される。このため、このような熱処理はシリコン基板の平坦化処理やＳＯＮ(Silicon-On-Nothing)構造の形成に利用される。第２の実施の形態における空洞部７５０の形成はこの効果を利用したものであって、第１の実施の形態として示した図３（ａ）から図３（ｂ）に対応する工程段階で、この効果を利用した基板処理を実行する。ドレイン層２０表面の流動化によって、ドレイン層２０内に形成されている第２の溝７５は、容量Ｃｇｄの低減に適した広がりのある形状へと変化する。
【００３４】
なお、第２の溝７５の水素アニール処理を経て、最終的にどの様な形状の空洞部７５０が形成されるかは、水素アニールを行う前の第２の溝７５の形状にも大いに依存する。例えば、形状が深さ方向に伸びた円筒形状である場合、そのアスペクト比（口径に対する深さの比率）が大きいと（例えば５．５程度）、アニールによってその中央付近がくびれ、くびれの下半分が空洞部７５０を形作ることとなる。しかし、アスペクト比が小さ過ぎると（例えば２．６程度）、流動化したシリコン物質によって第２の溝７５が埋まってしまい、空洞部７５０は全く形成されない場合もある。また、アスペクト比が小さくても開口７４が小さいと、流動化によって第２の溝７５は封止されやすく、空洞部７５０が形成されやすい。このような傾向があるので、第２の溝７５の形状は、アスペクト比の不足等によって第２の溝７５自体が潰れないよう、工程条件を決定すればよい。
【００３５】
水素アニール処理によって、開口７４が流動化したシリコンによって封止されることは必ずしも必要ではない。むしろ、アニール工程の初期で開口７４が封止されてしまい、空洞部７５０がさらに拡張する過程が制限されることは望ましくない。したがって、開口７４の開口する面積は、第２の溝７５が十分成長するような大きさか否かを考慮し、決定すればよい。
【００３６】
水素アニール工程で開口７４が流動化したシリコンによって既に封じられていた場合には、水素アニール工程が終了した段階で既に空洞部７５０は形成されており、その後のゲート絶縁膜７００の形成は溝６３に対してのみ行われる。このため、空洞部７５０は、内面に生成している可能性のある自然酸化膜等を除いて、実質的にドレイン層２０の露出表面によって形作られる。従ってこの場合は、空洞部７５０は、トレンチ底部のゲート絶縁膜７００の内部に封じられた形態でなく、トレンチ底部の更に下に、これに近接して存在する形態となる。
【００３７】
第２の実施の形態に係るＭＩＳトランジスタは、例えば、図２及び図４に示した手順に従って製造することができる。この方法は、ドレイン層２０、ベース層３０及びソース層４０がこの順に積層された半導体基板１０を用い、ソース層４０及びベース層３０を貫通し、ドレイン層２０に達する第１の溝６３を形成する；第１の溝６３の底で露出したドレイン層２０を選択的にエッチングすることにより、第１の溝６３の下に第２の溝７５を形成する；第２の溝７５に水素アニール処理を施し、シリコン原子の流動化現象を利用して第２の溝７５の空間を拡張する；第１の溝６３及び第２の溝７５の内壁にゲート絶縁膜７００を形成し、第１の溝６３と第２の溝７５とをゲート絶縁膜７００で分離する；第１の溝６３に導電性材料を埋め込んでゲート電極８０を形成する、といった手順を経る。以下、ｎチャネルトランジスタの場合を例にとって、製造方法の一例を説明する。
【００３８】
（イ）まず、第1の実施の形態で準備したものと同等の積層構造を準備し、同様に図２に示した手順に従って、図２（ｃ）に示されるような絶縁膜６２によって囲まれた溝６３を形成する。
【００３９】
（ロ）溝６３の底部に形成された絶縁膜６２のみを除去して図４（ａ）に示されるように開口７４を形成し、その部分だけドレイン層２０を露出させる。これは、溝６３の内部に対して上方から、絶縁膜のＲＩＥ等の指向性の高いエッチング方法を実行することによって行うことができる。この際、ソース層４０及びベースコンタクト層５０の上には、第１の溝６３を形成するためにマスクとして使用したシリコン酸化膜６０が残存する。
【００４０】
（ハ）露出した部分からドレイン層２０のエッチングを行う。エッチングは下方に向かって異方性エッチングとし、図４（ｂ）に示すように溝６３の下にさらに第２の溝７５を形成する。或いは、等方的或いは指向性の弱いエッチングを行い、形成される第２の溝７５を、水平方向にも広がりをもった、例えば扁平した球形状や楕円体状、或いは図３（ｂ）に示した逆テーパ形状等としてもよい。
【００４１】
（ニ）ドレイン層２０内に形成した第２の溝７５に対して、高温且つ減圧下にて水素アニール処理を施す。アニール条件は、第２の溝７５の形状や幅、深さ、さらには隣接するセルにおける溝との間隔にも依存し一概には言えない。しかしおおよそ、１００％水素雰囲気で、基板温度１１００〜１２００℃、処理時間１０〜３０分程度である。この水素アニール処理によって、第２の溝７５を形作るドレイン層２０のシリコン原子は流動化する。結果として第２の溝７５のコーナー部が丸められ、第２の溝７５は、図４（ｃ）に示すような、空洞部７５０のもととなるなめらかな曲面で囲まれた断面形状に変わる。
【００４２】
（ホ）その後、絶縁膜６２及びシリコン酸化膜６０を一端除去した後、溝６３及び第２の溝７５の内部表面にゲート絶縁膜７００を形成する。これは第１の溝６３及び第２の溝７５を形成しているドレイン層２０、ベース層３０、及びソース層４０表面の熱酸化によって形成されることが好ましい。開口７４の開口面積が適切であると、第２の溝７５に対して開口７４が絞り込まれているので、一定量の絶縁膜が第１の溝６３及び第２の溝７５の内壁に形成された後に開口７４は絶縁膜によって封じられる。このようにして、図４（ｄ）に示すように、第１の溝６３及び第２の溝７５の内壁部に沿ってゲート絶縁膜７００、並びにゲート絶縁膜７００によって囲まれた空洞部７５０が形成される。
【００４３】
（ヘ）不純物を添加したポリシリコンや高融点金属等の導電性材料をゲート絶縁膜７００によって囲まれた第１の溝６３の中に埋め込み、ゲート電極８０を形成する。その後、導電性材料の堆積面に対して平坦化処理を施すと図４（ｅ）に示すトレンチゲート構造が得られる。
【００４４】
さらに、ＣＶＤ法などの膜堆積方法及びフォトリソグラフィ技術などによってゲート電極８０の上に選択的に層間絶縁膜６５を堆積する。さらに、トレンチ部分以外の半導体基板表面に堆積しているゲート絶縁膜７００は除去し、層間絶縁膜６５、ソース層４０及びベースコンタクト層５０の上からさらにソース電極膜５５を堆積する。
【００４５】
以上のような手順によって、空洞部７５０の側壁を経由して空洞部７５０の底部まで、なおかつ更に空洞部７５０の内壁にゲート絶縁膜７００が延長形成された、図１（ｂ）に示したトレンチゲートＭＩＳトランジスタが製造される。
【００４６】
第２の実施の形態では、水素アニールによるシリコン表面流動化効果によって空洞部７５０を形成する。従って、第２の実施の形態に係るＭＩＳトランジスタの製造方法によれば、プラズマを用いたドライエッチングによって形成された溝７５を空洞部７５０としてそのまま利用する場合と比較し、ドレイン層２０に対するエッチング時のプラズマダメージを水素アニール時に回復させることが可能で、素子耐圧を損うことなく目的とするトレンチゲート型のＭＩＳトランジスタを製造することができる。
【００４７】
（第３の実施の形態）
図５に示すように、第３の実施の形態に係るトレンチゲートＭＩＳトランジスタは、半導体基板１０上に多数形成される縦型ＭＯＳＦＥＴセルの各セルが、ドレイン層２０と、チャネル端部３０ａを有してドレイン層２０上に積層されたベース層３０と、チャネル端部３０ａに連続するソース端部４０ａを有してベース層３０上に積層されたソース層４０と、チャネル端部３０ａ及びソース端部４０ａに沿って連続して設けられたゲート絶縁膜７００と、ゲート絶縁膜７００を挟んでチャネル端部３０ａと対向して設けられたゲート電極８０と、ゲート電極８０の下方のドレイン層２０中に設けられたゲート電極８０と対向する空洞部７７０とからなる。ゲート電極８０にはポリシリコンを用いることが望ましい。ゲート電極８０の上には層間絶縁膜６５が堆積され、ソース層４０及びベースコンタクト層５０の上にはソース電極膜５５が堆積されている。半導体基板１０の裏面側には、図示しないドレイン電極が形成されている。
【００４８】
特に第３の実施の形態に係るＭＩＳトランジスタでは、ゲート絶縁膜７００が空洞部７７０の側壁を経由して空洞部７７０の底部まで延長形成されている。つまり、空洞部７７０はゲート電極８０の直下でゲート電極８０と接し、かつ延長形成されたゲート絶縁膜７００の直上でゲート絶縁膜７００と接して存在している。各層の導電型については、例えばｎチャネルトランジスタの場合、ドレイン層２０、ベース層３０、ソース層４０は、それぞれｎ型、ｐ型、ｎ型の導電型になるように不純物ドーピングされている。
【００４９】
第３の実施の形態に係るＭＩＳトランジスタは、空洞部７７０を有しない従来のＭＩＳトランジスタと比較すると、空洞部７７０が存在することによる（１）ドレイン層２０とゲート電極８０との間の距離の増大分；及び（２）距離増大分の実質的に全部が比誘電率が小さい空洞部７５０によって占められている点で、第１の実施の形態及び第２の実施の形態に係るＭＩＳトランジスタと同様の作用効果を有する。空洞部７７０を設けたことによるＣｇｄの低減効果に関してももちろん同様であって、従来の５０％程度の低減効果が十分達成可能である。
【００５０】
第３の実施の形態に係るＭＩＳトランジスタの構造上の主要な特徴の一つは、一体形成されたゲート絶縁膜７００からなるトレンチ底部及びトレンチ側壁部によって画定されるトレンチ空間において、ゲート電極８０に連続してその空間の一部をそのまま空洞部７７０に置換したゲート電極８０と空洞部７７０の配置の仕方にある。このような配置によって、ドレイン層２０に対向するゲート電極８０の対向面が実質的に全面にわたって“空洞化”される。このため、誘電率の低い空洞部７７０を使用したことによるＣｇｄの低減効果に無駄がなく、トランジスタ特性も考慮した最適なデバイス設計を行う場合、総合的に優れたトランジスタを設計しやすい。
【００５１】
第３の実施の形態に係るトレンチゲートＭＩＳトランジスタは、例えば、図２に例示した工程、及び図６に示した手順に従って製造することができる。この製造方法は、ドレイン層２０、ベース層３０及びソース層４０がこの順に積層された半導体基板１０を用い、ソース層４０及びベース層３０を貫通し、ドレイン層２０に達する第１の溝６３を形成する；第１の溝６３の内壁にゲート絶縁膜７００、さらに、堆積後も有限の溝空間が残るよう、第１の溝６３の側壁にポリシリコン膜８１を堆積する；ポリシリコン膜８１に水素アニール処理を施してシリコン原子を流動化させ、第１の溝６３の下部に空洞部７７０、及びその上にゲート電極８０を形成する、といった手順を経る。以下、ｎチャネルトランジスタの場合を例にとって、製造方法の一例を説明する。
【００５２】
（イ）第１の溝６３を図５に示した空洞部の厚さ分ドレイン層２０の表面を深く除去するように形成した後、シリコン酸化膜６０をいったん除去してからその底部及び側壁部に絶縁膜を形成する点を除き、図２の（ａ）から（ｃ）迄に示した工程にしたがって、第１の溝６３とその底部及び側壁部の絶縁膜を形成する。底部及び側壁部の絶縁膜は、図６を用いて説明する以降の工程で除去されることなく、そのままゲート絶縁膜７００として使用される。ゲート絶縁膜７００をなす底部及び側壁部の絶縁膜は、熱酸化法によって形成されることが望ましい。
【００５３】
（ロ）図６（ａ）に示されるように、第１の溝６３を含む基板の表面に、不純物を添加したポリシリコン膜８１を堆積する。ポリシリコン８１の堆積は、第１の溝６３を密閉してしまわないように堆積後の第１の溝６３の幅を考慮した厚さで行う。
【００５４】
（ハ）次に図６（ｂ）に示すように、指向性の強いＲＩＥ等のエッチング方法によって、ゲート絶縁膜７００の底部、及び第１の溝６３の外のゲート絶縁膜７００表面に堆積したポリシリコン膜８１を選択的に除去し、これらの部分を露出させる。この工程によって、第１の溝６３の中には、その内壁に堆積し、ゲート絶縁膜７００の底部から第１の溝６３の開口７９まで上下に伸びた、底のないトレンチ形状のポリシリコン膜８１が形成される。
【００５５】
（ニ）内壁にポリシリコン膜８１が堆積した第１の溝６３に対して水素アニール処理を実行し、ポリシリコン膜８１表面のシリコンの流動化現象を利用して空洞部７７０を形成する。
【００５６】
水素アニール処理は、高温且つ減圧下にて行うことが望ましい。好ましいアニール条件は、ポリシリコン膜８１の寸法及び形状、特にその口径対深さによって定義されるアスペクト比に依存し一概には言えない。しかし、１００％水素雰囲気で、基板温度１１００〜１２００℃、処理時間１０〜３０分程度が一般に望ましい。
【００５７】
アニール処理によって、ポリシリコン膜８１のシリコン原子は第１の溝６３への露出面において流動化する。表面エネルギーを極小化しようとするシリコン原子の表面マイグレーションによって開口７９は自ずと閉じられ、図６（ｃ）に示されるように空洞部７７０が形成される。空洞部７７０のすぐ上にはゲート電極８０が形成される。
【００５８】
さらに、ＣＶＤ法などの膜堆積方法及びフォトリソグラフィ技術などによって、ゲート電極８０の上に選択的に層間絶縁膜６５を堆積する。さらに、トレンチ部分以外のゲート絶縁膜７００は除去し、層間絶縁膜６５、ソース層４０及びベースコンタクト層５０の上からさらにソース電極膜５５を堆積する。
【００５９】
以上のような手順によって、空洞部７７０の側壁を経由して空洞部７７０の底部までゲート絶縁膜７００が延長形成された、図５に示したトレンチゲートＭＩＳトランジスタが製造される。第３の実施の形態は、ゲート電極８０とゲート絶縁膜７００の底部との間に空洞部７７０を形成する有効な方法である。
【００６０】
（第４の実施の形態）
図７に示すように、第４の実施の形態に係るトレンチゲートＭＩＳトランジスタは、半導体基板１０上に多数形成される縦型ＭＯＳＦＥＴセルの各セルが、ドレイン層２０と、チャネル端部３０ａを有してドレイン層２０上に積層されたベース層３０と、チャネル端部３０ａに連続するソース端部４０ａを有してベース層３０上に積層されたソース層４０と、チャネル端部３０ａ及びソース端部４０ａに沿って連続して設けられたゲート絶縁膜７００と、ゲート絶縁膜７００を挟んでチャネル端部３０ａと対向して設けられたゲート電極８０と、ゲート電極８０の下方のドレイン層２０中に設けられたゲート電極８０と対向する空洞部７８０とからなる。ゲート電極８０の上には層間絶縁膜６５が堆積され、ソース層４０及びベースコンタクト層５０の上にはソース電極膜５５が堆積されている。半導体基板１０の裏面側には、図示しないドレイン電極が形成されている。
【００６１】
特に第４の実施の形態においては、空洞部７８０とゲート電極８０との間にゲート絶縁膜７００が延長形成されており、空洞部７８０は、延長形成されたゲート絶縁膜７００の下でゲート絶縁膜７００と近接して存在している。各層の導電型については、例えばｎチャネルトランジスタの場合、ドレイン層２０、ベース層３０、ソース層４０は、それぞれｎ型、ｐ型、ｎ型の導電型になるように不純物ドーピングされている。
【００６２】
第４の実施の形態に係るＭＩＳトランジスタも、空洞部７８０が形成されていることによって、（１）ドレイン層２０とゲート電極８０との間の距離が増大している点；及び（２）距離増大分の実質的に全部が誘電率がゲート絶縁膜の３分の１程度の空洞部７８０によって占められている点で、第１、第２及び第３の実施の形態に係るＭＩＳトランジスタと同様の作用効果を有する。
【００６３】
第４の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法において特徴的なことは、高温水素雰囲気ないし高真空雰囲気でのシリコン流動化効果を利用してシリコン半導体１０の上に形成した積層構造内に空洞部７８０を予め形成する点にある。空洞部７８０の上に後からトランジスタのゲートとなるトレンチを形成する。この製造方法は、例えば図８に示した手順に従うが、これは、半導体基板１０の上に形成したドレイン層２０に単一又は複数の溝７８を形成する；水素アニール処理を施して溝７８の内壁表面を流動化し、溝７８から空洞部７８０を形成する；空洞部７８０の上に、ドレイン層２０の一部を介して空洞部７８０と接する第１の溝６３を形成する；第１の溝６３の内壁を熱酸化してゲート絶縁膜７００を形成する；第１の溝６３に導電性材料を埋め込みゲート電極８０を形成する、といった手順を経る。以下、ｎチャネルトランジスタの場合を例にとって、製造方法の一例を説明する。
【００６４】
（イ）ドレイン層２０が形成されたシリコン半導体基板１０を用意する。ドレイン層２０は、典型的には第１の実施の形態の場合と同様、基板１０上で行うエピタキシャル成長法によって形成することができる。さらに空洞部７８０を形成するため、ドレイン層２０内に単一又は複数の溝７８を形成する。図８（ａ）では、例示として隣接して２本の溝７８を形成した様子を示している。２本の溝７８の形成は、例えば第１の実施の形態で行った溝６３の形成方法と同様、指向性の強いＲＩＥ等の方法を用いたドレイン層２０の異方性エッチングによって行えばよい。
【００６５】
（ロ）複数の溝７８を形成したドレイン層２０を有する基板１０に対して、高温且つ減圧下で水素アニール処理を行う。アニール条件は、１００％水素雰囲気で、基板温度１１００〜１２００℃、処理時間１０〜３０分程度が典型的である。第２の実施の形態でも説明したように、この水素アニールによって、複数の溝７８を形作るドレイン層２０表面のシリコン原子は流動化する。そして図８（ｂ）に示すように、処理の進行に従って複数の溝７８のそれぞれは中央でくびれ、端部でふくらみを帯びた形状に変化していく。
【００６６】
（ハ）複数の溝７８の相互距離が一定値以下に小さいと、複数の溝７８のそれぞれは膨らんだ部分同士で接触し、図８（ｃ）に示すように、くびれた中央の部分で封じられた、一体となった空洞部７８０を形成する。
【００６７】
（ニ）ｎ型ドレイン層２０の上にさらにｐ型ベース層３０、ｎ型ソース層４０及びｐ＋ 型ベースコンタクト層５０を形成する。各層の様子は図８（ｄ）に示される通りである。各層の形成は、第１の実施の形態で説明したとおりの方法で行えばよい。さらに図８（ｄ）に示すようにソース層４０及びベース層３０を突き抜ける溝６３を形成する。溝６３の形成方法も、例えばエッチングマスクとしてシリコン酸化膜６０を用い、ＲＩＥ等を用いた異方性エッチングによればよい。溝６３の底と空洞部７８０の上部との間にドレイン層２０が薄く残存する程度にエッチングを行い、溝６３の底が空洞部７８０の上部を完全にくり抜かないようにする。
【００６８】
（ホ）シリコン酸化膜６０をいったん除去した後、図８（ｅ）に示すように溝６３にゲート絶縁膜７００を形成する。この際ソース層４０及びベースコンタクト層５０上にもゲート絶縁膜７００が形成される。ゲート絶縁膜７００は、熱酸化法によって形成されることが望ましい。この熱酸化法によって、空洞部７８０の上部と溝６３の底との間に薄く残存していたドレイン層２０も酸化されてゲート絶縁膜７００に変わる。
【００６９】
（ヘ）ゲート絶縁膜７００によって溝６３内に画定された空間内に、不純物を添加したポリシリコンや高融点金属等の導電性材料を埋め込んでゲート電極８０を形成する。その後、導電性材料の堆積表面に対して平坦化処理を施すと、図８（ｆ）に示した空洞部７８０を有するトレンチゲート構造が完成する。
【００７０】
さらに、ＣＶＤ法などの膜堆積方法及びフォトリソグラフィ技術等によって、ゲート電極８０の上に選択的に層間絶縁膜６５を堆積する。溝６３の形成領域以外に被着したゲート絶縁膜７００は除去し、層間絶縁膜６５、ソース層４０及びベースコンタクト層５０の上からさらにソース電極膜５５を堆積する。
【００７１】
以上のような手順によって、空洞部７８０とゲート電極８０との間にゲート絶縁膜７００が延長形成された、図７に示したトレンチゲートＭＩＳトランジスタが製造される。
【００７２】
第４の実施の形態に係るＭＩＳトランジスタの製造方法は、ゲート絶縁膜７００からなるトレンチ底部の下に空洞部７８０を有するＭＩＳトランジスタを製造する有効な方法である。シリコンを流動化して空洞部７８０を形成する場合、その寸法精度や、さらにその上にトレンチを形成する場合の空洞部７８０に対するトレンチの位置精度に精密さが要求されるが、水素アニール条件やエッチング条件を詳細に検討して工程条件を決定すればよい。
【００７３】
（第５の実施の形態）
第５の実施の形態に係るＭＩＳトランジスタは、ゲート電極８０の下に空洞部７７０を有し、この点で図５を用いて示した第３の実施の形態に係るＭＩＳトランジスタと同一構造を有する。但し、ゲート絶縁膜７００によって画定された溝６３がその中央部付近でくびれた構造を有し、この点で図５に示した構造と相違を有する。トレンチ形状が中央部ではくびれ、下の方では逆に膨らんだ構造は、ゲートドレイン間で発生する電界に対して電界緩和効果を有し、より高い耐圧安定性を実現できる。
【００７４】
第５の実施の形態に係るＭＩＳトランジスタの製造方法では、シリコンの表面流動化効果を利用してゲートトレンチの形状を変化させた上で、このトレンチ内にゲート電極材料としてポリシリコンを埋め込み、任意の雰囲気でアニール処理する。こうすることで、ポリシリコン内に多数のボイドを発生させることができ、多数のボイドの偏析から空洞部７７０を形成する。この製造方法は、例えば図９に示した手順に従って行うことができるが、ドレイン層２０、ベース層３０及びソース層４０がこの順に積層された半導体基板１０を用い、ソース層４０及びベース層３０を貫通し、ドレイン層２０に達する第１の溝６３を形成する；水素アニール処理を施すことによって、第１の溝６３を、溝の口径が縮小した部分及びその下の溝の口径が拡張した部分を有する断面形状にする；第１の溝６３の内壁にゲート絶縁膜７００を形成し、さらにポリシリコン膜８１を埋め込む；さらにアニール処理を行ってポリシリコン膜８１内に複数のボイドを発生、ボイドの偏析によって第１の溝６３の下部に空洞部７７０、その上にゲート電極８０を形成する、といった手順を経る。以下、ｎチャネルトランジスタの場合を例にとって、製造方法の一例を説明する。
【００７５】
（イ）ｎチャネルトランジスタの場合を例にとって説明する。図９（ａ）に示すように、ｎ型ドレイン層２０、ｐ型のベース層３０及びｎ型のソース層４０が順に形成されたシリコン半導体基板１０を準備する。この積層構造の形成方法については、第１の実施の形態で説明した通りである。このような積層構造を有する半導体基板１０に対して以下の工程を実行する。
【００７６】
（ロ）図９（ｂ）に示すようにソース層４０及びベース層３０を突き抜ける溝６３を形成する。これは例えば、熱酸化法やＣＶＤ法等によってソース層４０及びベースコンタクト層５０の表面にシリコン酸化膜６０を堆積、パターニングし、パターニングされたシリコン酸化膜６０をマスクとして、反応性イオンエッチング（ＲＩＥ）等の指向性の強いエッチング方法によってベース層３０及びソース層４０をエッチングすることによって形成することができる。
【００７７】
（ハ）溝６３を形成した積層構造に水素アニール処理を施す。アニール条件は、溝の形状や幅、深さにも依存し一概には言えないが、典型的には、１００％水素雰囲気で、基板温度９００〜１０００℃、処理時間１〜５分程度である。この水素アニール処理によって、溝６３を形作るソース層４０、ベース層３０及びドレイン層２０表面のシリコン原子は流動化し、溝６３の内側表面の表面エネルギーを極小化するようにマイグレーションを起こす。典型的な円筒形状の溝６３であると、溝６３の底及び開口付近は相対的に大きな曲率を有して溝６３のそれぞれの円筒端部を形作っている。流動化効果によって、これらの部分に向かってシリコン原子が流動し、丸みを帯びる。結果として図９（ｃ）に示されるように、溝６３は底に向かっていったんしぼみ、その後広がる、いわゆるくびれた形状に変化する。
【００７８】
（ニ）シリコン酸化膜６０をいったん除去した後、図９（ｄ）に示したように溝６３の内部にゲート絶縁膜７００を形成する。ゲート絶縁膜７００は、溝６３内壁の熱酸化による熱酸化法によって形成することが好ましい。
【００７９】
（ホ）図９（ｅ）に示したように、ＣＶＤ法などの膜堆積方法によって、トレンチ形状のゲート絶縁膜７００によって画定される空間内に不純物を添加したポリシリコン膜８１を堆積する。この際、溝６３の形状に応じて変形したゲート絶縁膜７００の形状によって、ポリシリコン膜８１の溝６３内への埋め込みに不均一が生じ、ポリシリコン膜８１内部に空孔（ボイド）ができる。このような傾向は、ゲート絶縁膜７００のトレンチ形状の口径が小さいほど、またトレンチ側壁部のくびれの程度が大きいほど、一般に顕著である。
【００８０】
（へ）ポリシリコン膜８１の埋め込みの後、再びアニール処理を行う。ポリシリコン膜８１中に発生した多数の空孔（ポリボイド）は、このアニール工程でポリシリコン膜８１内を移動する。十分アニール処理を継続した後には、表面エネルギーを極小化する傾向に従って、膜内の特定箇所に偏析して現れる。この際のアニール条件は、典型的には、基板温度９００〜１０００℃である。図９（ｆ）は、このボイド偏析の様子を模式的に表した図である。偏析して現れたボイドの集積が、本発明の実施の形態で意図する空洞部７７０を形成し、その上にはゲート電極８０が形成される。図１０は、ゲート絶縁膜７００によって画定されたトレンチ内に、実際にボイドから形成された空洞部７７０（黒く写っている部分）が存在している様子を示した電子顕微鏡写真である。
【００８１】
ボイドの偏析の形態は、図１０に示すように二通り考えられる。第１の形態は、図１０（ａ）に見られるようにゲート絶縁膜７００のトレンチ底部に隣接して空洞部７７０が現れる形態である。他の第２の形態は、図１０（ｂ）に見られるようにゲート電極８０内に中空部分として現れる形態である。第２の形態では、空洞部７７０よりも下に残ったポリシリコン膜８１は、空洞部７７０よりも上にあるゲート電極８０と電気的に切断されており、ゲート電極８０として機能しない。
【００８２】
（ト）空洞部７７０が形成された後、さらに、ＣＶＤ法などの膜堆積方法及びフォトリソグラフィ技術等によって、ゲート電極８０の上に選択的に層間絶縁膜６５を堆積する。さらに、溝６３の形成領域以外に被着したゲート絶縁膜７００を除去して、層間絶縁膜６５、ソース層４０及びベースコンタクト層５０の上からさらにソース電極膜５５を堆積する。
【００８３】
以上のような手順によって、空洞部７７０の側壁を経由して空洞部７７０の底部までゲート絶縁膜が延長形成された構造を有するトレンチゲートＭＩＳトランジスタが製造される。
【００８４】
図１１は、空洞部７７０の第１、第２のそれぞれの形態に対応する、ゲートドレイン間の等価回路を示す。空洞部７７０を形成しない従来のゲート／ドレイン間は、図１１（ｃ）に示すようにゲート絶縁膜７００のみを間に挟んだコンデンサＣｇｄと見ることができる。これに対して第１の形態では、間にさらに空洞部７７０が入ったことによって、その容量Ｃｇｄは顕著に低減されている（図１１（ａ））。第２の形態では、空洞部７７０はゲート絶縁膜７００と接していないので、空洞部７７０を電極間誘電体とするコンデンサと、ゲート絶縁膜７００を電極間コンデンサとするコンデンサとが直列に接続された等価回路となる（図１１（ｂ）。しかし、実効的な静電容量は第１の形態の場合と異ならない。
【００８５】
ただし、第２の形態においては、空洞部７７０は、ベース層３０の下端よりも下に形成されることが望ましい。空洞部７７０がベース層３０と同一の高さに形成されていると、トランジスタを動作させる際、ベース層３０に対するゲート電圧の印加が不完全で、チャネル形成が正常に行われない。最悪の場合にはトランジスタとして機能しなくなるからである。
【００８６】
なお本発明は、以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で適宜変形して実施することができる。例えば、各実施形態では、本発明をトレンチゲート構造のＭＯＳＦＥＴに適用した例を示したが、トレンチゲート構造を有するものであれば、ＩＧＢＴ、ＩＥＧＴ等の他の半導体装置にも適用可能である。
【図面の簡単な説明】
【００８７】
【図１】第１及び第２の実施の形態に係るトレンチゲートＭＩＳトランジスタを示した断面図である。
【図２】第１、第２、及び第３の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法のうち、トレンチを形成するまでの工程を示した工程図である。
【図３】第１の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法を示した工程図である。
【図４】第２の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法を示した工程図である。
【図５】第３の実施の形態に係るトレンチゲートＭＩＳトランジスタを示した断面図である。
【図６】第３の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法を示した工程図である。
【図７】第４の実施の形態に係るトレンチゲートＭＩＳトランジスタを示した断面図である。
【図８】第４の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法を示した工程図である。
【図９】第５の実施の形態に係るトレンチゲートＭＩＳトランジスタの製造方法を示した工程図である。
【図１０】第５の実施の形態に係るトレンチゲートＭＩＳトランジスタの断面を示した電子顕微鏡写真である。
【図１１】第５の実施の形態に係るトレンチゲートＭＩＳトランジスタのゲートドレイン間の等価回路を示した図である。
【符号の説明】
【００８８】
１０  半導体基板
２０  ドレイン層
３０  ベース層
４０  ソース層
５０  ベースコンタクト層
５５  ソース電極膜
６０  シリコン酸化膜
６２  絶縁膜
６３  第１の溝
６４  第１の溝の開口
６５  層間絶縁膜
７４  第２の溝の開口
７５  第２の溝
７８  単一又は複数の溝
７９  開口
８０  ゲート電極
８１  ポリシリコン膜
７００  ゲート絶縁膜
７５０  空洞部
７７０  空洞部
７８０  空洞部
【図１】
2006066611.tif 000003
【図２】
2006066611.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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