(57)【要約】【課題】      冗長置換メモリへ書き込みを行うことなく、そして専用の外部信号を利用することなく、冗長メモリアレイへのアクセスを可能にする半導体メモリを提供する。【解決手段】  複数の通常メモリブロックと共に冗長メモリブロックを有する半導体メモリにおいて、置換対象の通常メモリブロックの識別情報を記憶する冗長置換メモリと、リセット端子に入力されるメモリリセット信号に応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する選択信号生成ユニットと、前記ブロック選択信号に基づき前記置換対象の通常メモリブロックに代えて前記冗長メモリブロックを選択して入出力アクセス可能するメモリブロック選択ユニットとを有し、更に、前記メモリブロック選択ユニットは、前記リセット端子に入力され前記メモリリセット信号と異なる冗長選択信号に応答して、いずれかの通常メモリブロックに代えて、前記冗長メモリブロックを選択する。【選択図】    図１
2006073111.tif 000002
【特許請求の範囲】
【請求項１】
複数の通常メモリブロックと共に冗長メモリブロックを有する半導体メモリにおいて、
置換対象の通常メモリブロックの識別情報を記憶する冗長置換メモリと、
リセット端子に入力されるメモリリセット信号に応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する選択信号生成ユニットと、
前記ブロック選択信号に基づき前記置換対象の通常メモリブロックに代えて前記冗長メモリブロックを選択して入出力アクセス可能するメモリブロック選択ユニットとを有し、
前記メモリブロック選択ユニットは、前記リセット端子に入力され前記メモリリセット信号と異なる冗長選択信号に応答して、いずれかの通常メモリブロックに代えて、前記冗長メモリブロックを選択することを特徴とする半導体メモリ。
【請求項２】
請求項１において、
前記冗長置換メモリが初期状態の場合、当該冗長置換メモリは前記識別情報を記憶せず、前記置換信号生成ユニットは前記冗長メモリブロックへの置換を指示しない前記ブロック選択信号を生成し、前記メモリブロック選択ユニットは前記置換を指示しないブロック選択信号に基づいて前記冗長メモリブロックの選択を行わず、前記リセット端子に入力される冗長選択信号に応答して前記冗長メモリブロックを選択することを特徴とする半導体メモリ。
【請求項３】
請求項１において、
前記選択信号生成ユニットは、前記メモリリセット信号に加えて、前記冗長選択信号にも応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成することを特徴とする半導体メモリ。
【請求項４】
請求項１において、
前記選択信号生成ユニットは、前記メモリリセット信号に応答して前記冗長置換メモリの識別情報をラッチすることを特徴とする半導体メモリ。
【請求項５】
請求項１において、
前記メモリブロック選択ユニットは、前記通常メモリブロックに対応して、当該対応する通常メモリブロックの入出力、または当該対応する通常メモリブロックに隣接する通常メモリブロックもしくは冗長メモリブロックの入出力のいずれかを選択するセレクタを複数有し、前記ブロック選択信号に応じて、前記置換対象の通常メモリブロックの入出力を選択せず、冗長メモリブロックの入出力を選択することを特徴とする半導体メモリ。
【請求項６】
請求項５において、
前記メモリブロック選択ユニットは、更に、前記通常メモリブロックに対応して、複数のＮＯＲゲートを有し、前記ブロック選択信号が対応するＮＯＲゲートに入力されると共に前段のＮＯＲゲートの出力も入力され、ＮＯＲゲートの出力が対応するセレクタに選択信号として供給され、
前記冗長選択信号は、前記複数のＮＯＲゲートのいずれかに入力されることを特徴とする半導体メモリ。
【請求項７】
請求項６において、
前記メモリリセット信号は１つのパルス信号であり、前記冗長選択信号は立ち上がりエッジ後Ｈレベルを維持する信号であることを特徴とする半導体メモリ。
【請求項８】
メモリモジュールを内蔵する集積回路装置において、
前記メモリモジュールは、
複数の通常メモリブロックと、冗長メモリブロックとを有するメモリコアと、
置換対象の通常メモリブロックの識別情報を記憶する冗長置換メモリと、
リセット端子に入力されるメモリリセット信号に応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する選択信号生成ユニットと、
前記ブロック選択信号に基づき前記置換対象の通常メモリブロックに代えて前記冗長メモリブロックを選択して入出力アクセス可能するメモリブロック選択ユニットとを有し、
前記メモリブロック選択ユニットは、前記リセット端子に入力され前記メモリリセット信号と異なる冗長選択信号に応答して、いずれかの通常メモリブロックに代えて、前記冗長メモリブロックを選択する
ことを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記メモリモジュールのリセット端子は、外部端子に接続されていることを特徴とする集積回路装置。
【請求項１０】
請求項８において、
更に、前記メモリリセット信号を生成するリセット回路と、
前記リセット回路が生成するメモリリセット信号と、外部端子からのメモリリセット信号及び冗長選択信号とが、選択的に前記メモリモジュールのリセット端子に供給されることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長メモリセルがテスト可能な半導体メモリに関し、特に、不良を有する通常メモリセルブロックを冗長メモリブロックに置換する前であっても冗長メモリブロックの冗長メモリセルに対してリード、ライト動作の試験を可能にする半導体メモリに関する。
【背景技術】
【０００２】
半導体メモリの欠陥を救済する方法として、通常メモリセルアレイと共に冗長メモリセルアレイを設け、ウエハ状態で動作試験（一次試験）を行い、欠陥が検出されたらヒューズなどのＰＲＯＭからなる冗長置換メモリに欠陥セルアドレスなどを記憶させ、欠陥のある通常メモリセルアレイを冗長メモリセルアレイに置換することが知られている。このようにして救済されたメモリチップはパッケージなどに収納するアセンブリ工程を経て半導体メモリデバイスとなるが、このデバイス状態でも動作試験（二次試験）が行われる。この二次試験で不良になる原因は、アセンブリ工程で不良が発生した場合と、置換した冗長メモリセルアレイに不良が存在していた場合などである。
【０００３】
したがって、冗長メモリセルアレイに不良が存在するか否かを一次試験の段階でチェックすることができれば、冗長置換メモリへの書き込みや、アセンブリ工程の無駄をなくすことができる。そこで、一次試験の段階で、冗長置換メモリへの書き込みを行うことなく、冗長メモリセルアレイの動作試験を可能にすることが提案されている。例えば、以下の特許文献１、２である。これらの特許文献には、冗長置換メモリに救済情報を書き込むことなく、外部からの特別の信号を与えることにより、冗長メモリアレイへの入出力を可能にすることが記載されている。
【特許文献１】特開平５−３０７８９６号公報
【特許文献２】特開平６−２４３６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年において、半導体メモリをシステムＬＳＩなどの大規模なＬＳＩに埋め込んで使用することが盛んに行われている。その場合は、半導体メモリはメモリモジュールとなる。このように、ＬＳＩ内に埋め込まれた半導体メモリに対して、一次試験を行う必要があると共に、上記と同様の理由で、一次試験で冗長メモリアレイの動作試験も行う必要がある。
【０００５】
しかしながら、上記の特許文献１、２に記載された方法では、冗長メモリアレイへのアクセスを可能にするために、専用の信号を外部から与える必要がある。このように一次試験の段階で冗長メモリアレイへのアクセスのために専用の信号を設けることは、上記のメモリモジュールへの信号配線の追加を招き、好ましくない。また、単体の半導体メモリデバイスの場合でも、冗長メモリブロックをアクセスするための専用端子を設ける必要があり、好ましくない。
【０００６】
一方で、半導体メモリでは、内部で電源投入を検出してパワーオンリセット信号を生成し、そのパワーオンリセット信号により冗長置換メモリの初期化などを行っている。しかし、電源投入時の電源立ち上がり速度のばらつきから、かかるパワーオンリセット信号を内部で生成することは必ずしも好ましくない場合がある。そのような場合は、パワーオンリセット信号発生回路を内蔵する代わりに、システム側からメモリにリセット信号を供給するようにし、そのリセット信号を利用してメモリ内の初期化を行うことが必要になる。
【０００７】
そこで、本発明の目的は、冗長置換メモリへ書き込みを行うことなく、そして専用の外部信号を利用することなく、冗長メモリアレイへのアクセスを可能にする半導体メモリを提供することにある。
【０００８】
更に、本発明の目的は、冗長置換メモリへの書き込みを行うことなく、既存の外部信号を併用して冗長メモリアレイへのアクセスを可能にする半導体メモリを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の第１の側面によれば、複数の通常メモリブロックと共に冗長メモリブロックを有する半導体メモリにおいて、置換対象の通常メモリブロックの識別情報を記憶する冗長置換メモリと、リセット端子に入力されるメモリリセット信号に応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する選択信号生成ユニットと、前記ブロック選択信号に基づき前記置換対象の通常メモリブロックに代えて前記冗長メモリブロックを選択して入出力アクセス可能するメモリブロック選択ユニットとを有し、前記メモリブロック選択ユニットは、前記リセット端子に入力され前記メモリリセット信号と異なる冗長選択信号に応答して、いずれかの通常メモリブロックに代えて、前記冗長メモリブロックを選択する。
【００１０】
上記第１の側面において、好ましい実施例では、前記冗長置換メモリが初期状態の場合に、当該冗長置換メモリは前記識別情報を記憶せず、前記置換信号生成ユニットは前記冗長メモリブロックへの置換を指示しない前記ブロック選択信号を生成し、前記メモリブロック選択ユニットは前記置換を指示しないブロック選択信号に基づいて前記冗長メモリブロックの選択を行わない。この初期状態において、前記メモリブロック選択ユニットは、前記リセット端子に入力される冗長選択信号に応答して前記冗長メモリブロックを選択することで、冗長メモリブロックへのアクセスを可能にする。
【００１１】
上記第１の側面において、好ましい実施例では、前記選択信号生成ユニットは、前記メモリリセット信号に加えて、前記冗長選択信号にも応答して、前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する。すなわち、冗長選択信号に応答して、選択信号生成ユニットは、通常のリセット時と同様に冗長置換メモリの識別情報に基づいてブロック選択信号を生成し、一方で、メモリブロック選択ユニットは冗長メモリブロックを選択してアクセス可能にする。従って、リセット端子にメモリリセット信号を入力することで通常メモリブロックにアクセス可能になり、冗長選択信号を入力することで冗長メモリブロックにアクセス可能になる。よって、一次試験工程において、リセット端子に入力する信号に基づいて、通常メモリブロックの動作試験と冗長メモリブロックの動作試験とを行うことができる。
【発明の効果】
【００１２】
本発明の第１の側面によれば、電源投入時などのリセット時にメモリリセット信号が入力されるリセット端子を利用して、当該リセット端子に冗長選択信号を入力して、冗長メモリブロックへの入出力アクセスを可能にし、冗長メモリブロックの動作試験を可能にすることができる。また、冗長選択信号に応答して、選択信号生成ユニットは冗長メモリブロックへの置換を指示しないブロック選択信号を生成するので、当該ブロック選択信号にかかわらず、メモリブロック選択ユニットが冗長メモリブロックを選択してアクセス可能にすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１４】
図１は、本実施の形態における半導体メモリの構成図である。この半導体メモリは、複数のメモリブロックを有するメモリコア１０と、メモリブロック選択信号Ｎ、Ｓ１〜Ｓ３０を生成する選択信号生成ユニット２０と、メモリブロック選択信号に基づいてメモリブロックを選択し入出力アクセス可能にするメモリブロック選択ユニット３０とを有する。メモリコア１０は、それぞれメモリセルアレイを有する通常メモリブロックＭＢ０〜ＭＢ３０と、冗長メモリブロックＲＭＢとを有する。選択信号生成ユニット２０は、リセット端子ＲＳＴに接続され、バッファ２１，２２と、遅延回路２３及びＡＮＤゲート２４からなるパルス発生回路と、冗長置換メモリであるＰＲＯＭとラッチパルス信号Ｐ１に応答してＰＲＯＭの情報をラッチする冗長置換メモリ・ラッチ回路２５と、ラッチした信号をデコードしてブロック選択信号Ｎ、Ｓ１〜Ｓ３０を生成するデコーダ回路２６とを有する。そして、メモリブロック選択ユニット３０は、ＮＯＲゲートＮ０〜Ｎ３０と、セレクタＬ０〜Ｌ３０とを有し、メモリブロック選択信号Ｓ０〜Ｓ３０に基づいて、通常メモリブロックのみの組合せ１０Ａまたは通常メモリブロックと冗長メモリブロックの組合せを選択し、入出力端子Ｄ０〜Ｄ３０からのアクセスを可能にする。セレクタＬ０〜Ｌ３０は、図中右下の破線内に示した通り、選択信号ＳのＬレベル、Ｈレベルに対応して出力ＯＵＴに入力Ａ、Ｂをそれぞれ選択して出力する回路である。つまり、セレクタは、隣接するメモリブロックの入出力のいずれかを選択して、データ端子Ｄ０〜Ｄ３０に接続する。そして、前段のＮＯＲゲートの出力が後段のＮＯＲゲートに、メモリブロック選択信号Ｓ１〜Ｓ３０と共に入力される。従って、あるメモリブロック選択信号がＨレベルになると、それより後段のＮＯＲゲートの出力は全てＨレベルになり、セレクタが入力Ｂを選択する。
【００１５】
図２は、選択信号生成ユニット２０内のパルス発生回路２３，２４の動作を説明する図である。図１の半導体メモリの動作を説明するにあたり、図２を参照して選択信号生成ユニット２０の動作を説明する。リセット端子ＲＳＴに入力される信号の立ち上がりエッジに応答して、遅延回路２３とＡＮＤゲート２４からなるパルス発生回路がラッチパルスＰ１を生成する。遅延回路２３は、図中示されるとおり奇数のインバータで構成される。従って、リセット端子ＲＳＴにメモリリセット信号ＭＲＳＴが入力されたとすると、バッファ回路２１が信号Ｐ３をＡＮＤゲート２４と遅延回路２３に供給する。ＡＮＤゲート２４では、その信号Ｐ３の立ち上がりエッジに応答してラッチパルスＰ１がＨレベルになり、遅延回路２３により遅延時間ｄ１遅れた反転信号Ｐ４がＡＮＤゲート２４に供給され、その反転信号Ｐ４の立ち下がりエッジに応答してラッチパルスＰ１がＬレベルになる。つまり、ラッチパルスＰ１は、リセット端子ＲＳＴに供給される信号の立ち上がりエッジに応答して生成され、遅延回路２３の遅延時間ｄ１のパルス幅を有する。
【００１６】
このラッチパルスＰ１により、冗長置換メモリ・ラッチ回路２５では、冗長置換メモリが記憶する識別情報がラッチ回路にラッチされる。この冗長置換メモリの情報をラッチするラッチ回路は、例えば特開平１０−３３４６８９号公報（米国特許第５９３０１８３号公報）に記載されている。この例では、冗長置換メモリは５ビットの識別情報を記憶し、ラッチ回路はその５ビットの識別情報をラッチする。そして、デコーダ２６が５ビットの識別情報データをデコードし、ブロック選択信号Ｎ、Ｓ０〜Ｓ３０を出力する。冗長置換メモリ２５が初期状態の時は、５ビットの識別情報は例えば全て「０」であり、デコード出力はブロック選択信号ＮをＮ＝１（Ｓ０〜Ｓ３０＝０）にする。また、動作試験の結果、例えば通常メモリブロックＭＢ２に不良が検出されると、冗長置換メモリには５ビットの識別情報として例えば「０００１１」が書き込まれ、デコード出力はブロック選択信号Ｓ２をＳ２＝１とし、他のブロック選択信号Ｎ，Ｓ０，Ｓ１，Ｓ３〜Ｓ３０は全て「０」とする。
【００１７】
図１に戻り、冗長置換メモリが初期状態の時は、識別情報は「０００００」であり、デコーダ出力のブロック選択信号はＮ＝１、Ｓ１〜Ｓ３０＝０となる。ブロック選択信号Ｎはいずれにも接続されておらず、Ｓ１〜Ｓ３０＝０であるので、ＮＯＲゲートＮ０の出力が「０」（Ｌレベル）であり、通常メモリブロックＭＢ０の出力がデータ端子Ｄ０に接続され、同様に、通常メモリブロックＭＢ１〜ＭＢ３０の出力がデータ端子Ｄ１〜Ｄ３０に接続される。つまり、通常メモリブロックのみの１０Ａがアクセス可能になる。
【００１８】
次に、例えば通常メモリブロックＭＢ２に不良が存在していた場合は、冗長置換メモリには、識別情報「０００１１」が書き込まれる。その結果、デコーダ回路は、ブロック選択信号Ｓ２＝１とし、それ以外の選択信号は全て「０」にする。その結果、通常メモリブロックＭＢ０，ＭＢ１はデータ端子Ｄ０，Ｄ１に接続され、ブロック選択信号Ｓ２＝１によりＮＯＲゲートＮ２の出力が「１」（Ｈレベル）になり、通常メモリブロックＭＢ３がデータ端子Ｄ２に接続され、更に、ＮＯＲゲートＮ３〜Ｎ３０の出力も「１」（Ｈレベル）になり、通常メモリブロックＭＢ４〜ＭＢ３０がデータ端子Ｄ３〜Ｄ２９に接続され、冗長メモリブロックＲＭＢがデータＤ３０に接続される。つまり、不良が存在する通常メモリブロックＭＢ２より右側の通常メモリブロックＭＢ３〜ＭＢ３０が左側にずれて、それぞれデータ端子Ｄ２〜Ｄ２９に接続され、残ったデータ端子Ｄ３０に冗長メモリブロックＲＭＢが接続される。
【００１９】
上記の構成にすることで、リセット端子ＲＳＴに入力された信号の立ち上がりエッジに応答して、冗長置換メモリの情報がラッチされデコードされて、ブロック選択信号Ｎ，Ｓ０〜Ｓ３０が生成される。ブロック選択信号Ｎ，Ｓ０〜Ｓ３０の一つのみがＨレベルになり、メモリブロック選択ユニット３０が通常メモリブロックのみの組合せ１０Ａか、通常メモリブロックと冗長メモリブロックＲＭＢとの組合せかを選択する。
【００２０】
更に、選択信号生成ユニット２０にはバッファ２１が設けられ、リセット端子ＲＳＴに入力された信号がバッファ２１を介して内部信号Ｐ２としてＮＯＲゲートＮ０に入力される。リセット端子ＲＳＴに入力された信号がＨレベルであれば、内部信号Ｐ２のＨレベルになり、ＮＯＲゲートＮ０の出力をＨレベルにし、セレクタＬ０の入力Ｂを出力に接続する。つまり、通常ブロックＭＢ１がデータ端子Ｄ０に接続され、同様に、通常メモリブロックＭＢ２〜ＭＢ３０と冗長メモリブロックＲＭＢとがデータ端子Ｄ１〜Ｄ３０に接続される。つまり、図中１０Ｂのメモリブロックがアクセス可能になる。
【００２１】
図３は、本実施の形態における半導体メモリの動作波形図である。図３（Ａ）は通常動作時及び一次試験時の動作波形であり、図３（Ｂ）は冗長ブロック試験時の動作波形である。通常動作時は、リセット端子ＲＳＴに所定のパルス幅を有するメモリリセット信号ＭＲＳＴが入力される。メモリリセット信号ＭＲＳＴの立ち上がりエッジに応答して、ラッチパルスＰ１が生成され、ラッチパルスＰ１に応答して冗長置換メモリの識別情報がラッチされ、デコードされ、ブロック選択信号Ｓ１〜Ｓ３０が出力される。そして、このブロック選択信号に基づいて、メモリブロックがデータ端子Ｄ０〜Ｄ３０に接続され、アクセス可能になる。通常動作時では、冗長置換メモリ内に何ら書き込みがされていない初期状態の時は、ブロック選択信号Ｓ０〜Ｓ３０は全て「０」になり、通常メモリブロックＭＢ０〜ＭＢ３０がデータ端子Ｄ０〜Ｄ３０に接続され、アクセス可能になる。一方、通常動作時で、冗長置換メモリ内に不良メモリブロックの識別情報が書き込まれていると、ブロック選択信号Ｓ０〜Ｓ３０のいずれかが「１」になり、不良メモリブロックを除く通常メモリブロックと冗長メモリブロックとがデータ端子Ｄ０〜Ｄ３０に接続され、アクセス可能になる。
【００２２】
冗長メモリブロックを選択して動作試験を行う時は、図３（Ｂ）に示されるように、リセット端子ＲＳＴに冗長選択信号ＲＳＥＬを入力する。この冗長選択信号ＲＳＥＬは、ＬレベルからＨレベルに立ち上がり、そのままＨレベル状態を維持する信号である。この冗長選択信号ＲＳＥＬの立ち上がりエッジに応答して、ラッチパルスＰ１が生成され、冗長置換メモリの識別情報がラッチされ、デコードされる。一次試験の段階では、冗長置換メモリへの書き込みは行われておらず初期状態であるので、デコード出力Ｎ＝１、Ｓ０〜Ｓ３０＝０となる。一方、リセット端子ＲＳＴに入力された冗長選択信号ＲＳＥＬは、Ｈレベル状態を維持する。この信号はバッファ２１を介して内部信号Ｐ２として初段のＮＯＲゲートＮ０に入力される。その結果、全てのＮＯＲゲートの出力がＨレベルとなり、通常メモリブロックＭＢ０が非選択となり、通常メモリブロックＭＢ１〜ＭＢ３０と冗長メモリブロックＲＭＢとが選択となり、データ端子Ｄ０〜Ｄ３０に接続され、アクセス可能になる。つまり、図１のメモリブロック群１０Ｂがアクセス可能状態にされ、冗長メモリブロックＲＭＢの動作試験が可能になる。
【００２３】
なお、冗長置換メモリにいずれかの通常メモリブロックの識別情報が書き込まれていたとしても、内部信号Ｐ２がＨレベルに維持されることで、初段ＮＯＲゲートＮ０の出力がＨレベルにされるので、後段のＮＯＲゲートＮ１〜Ｎ３０の出力は全てＨレベルにされ、上記と同様にメモリブロック群１０Ｂが選択され、アクセス可能になる。従って、冗長選択信号ＲＳＥＬをリセット端子ＲＳＴから入力することで、一次試験の時も、二次試験の時も、また通常動作時においても、メモリブロック群１０Ｂを強制的に選択状態にし、アクセス可能にすることができる。
【００２４】
図４は、本実施の形態のおける別の半導体メモリの構成図である。この半導体メモリは、メモリブロック選択ユニット３０の構成が図１の構成と異なり、それ以外の構成は図１と同じである。図４の例では、メモリブロック選択ユニット３０で、バッファ２１を介して供給される内部信号Ｐ２が最終段のＮＯＲゲートＮ３０に入力されている。つまり、最終段のＮＯＲゲート３０には、ブロック選択信号Ｓ３０と、前段のＮＯＲゲートＮ２９の出力と、内部信号Ｐ２とが入力され、その出力によりセレクタＬ３０を制御する。
【００２５】
図４の半導体メモリでは、通常動作時と一次試験時において図３（Ａ）で示したメモリリセット信号ＭＲＳＴがリセット端子ＲＳＴに入力されると、通常メモリブロック群１０Ａがデータ端子Ｄ０〜Ｄ３０に接続され、アクセス可能になる。一方、図３（Ｂ）で示した冗長選択信号ＲＳＥＬがリセット端子ＲＳＴに入力されると、冗長置換メモリが初期状態であれば、通常メモリブロックＭＢ０〜ＭＢ２９がデータ端子Ｄ０〜Ｄ２９に接続され、冗長メモリブロックＲＭＢが通常メモリブロックｋＭＢ３０に代わってデータ端子Ｄ３０に接続される。つまり、メモリブロック群１０Ｃがアクセス可能状態にされる。この冗長メモリブロックの選択は、冗長置換メモリに何らかの識別情報が書き込まれていても可能である。つまり、上記の初期状態での置換対象メモリブロックＭＢ３０の代わりに、冗長置換メモリ内の識別情報に対応する通常メモリブロックが冗長メモリブロックＲＭＢに置き換えられ、アクセス可能状態にされる。
【００２６】
図４の半導体メモリの構成から理解されるとおり、内部信号Ｐ２は、メモリブロック選択ユニット３０内のいずれかのＮＯＲゲートに入力されれば良い。それにより、冗長メモリブロックＲＭＢが必ずアクセス状態にされる。
【００２７】
図５は、本実施の形態におけるメモリが内蔵されたＬＳＩの構成図である。図５（Ａ）のＬＳＩ４０には、図１，４などに示した半導体メモリがメモリモジュールＲＡＭとして内蔵されている。そして、メモリモジュールＲＡＭのリセット端子ＲＳＴは、ＬＳＩの外部リセット端子に直接接続されている。つまり、メモリモジュールＲＡＭをリセットするためには、外部端子からメモリリセット信号ＭＲＳＴを供給する必要があり、ＬＳＩ４０が実装されるシステム側からのメモリリセット信号ＭＲＳＴの入力に応答して、メモリモジュールＲＡＭがリセット動作を行う。このようなＬＳＩの場合、外部端子から冗長選択信号ＲＳＥＬを供給すると、前述のとおり、メモリモジュール内の冗長メモリブロックがアクセス可能になる。また、メモリモジュールＲＡＭのデータ端子群Ｄ０〜Ｄ３０は、ＬＳＩの外部端子として出力される。従って、ウエハ段階における一次試験では、外部リセット端子にメモリリセット信号ＭＲＳＴを入力することで、通常メモリブロックのみが選択され、その動作試験が行われる。また、一次試験では、外部リセット端子に冗長選択信号ＲＳＥＬを入力することで、冗長メモリブロックをアクセス可能状態にして、その動作試験が行われる。また、通常動作時には、メモリリセット信号ＭＲＳＴが入力され、メモリモジュールＲＡＭのリセットが行われる。
【００２８】
図５（Ｂ）のＬＳＩは、メモリモジュールＲＡＭが内蔵されると共に、メモリリセット信号ＭＲＳＴを生成する内蔵リセット回路４２が設けられている。このリセット回路４２は、電源投入時やその他リセットすべき時に、内部でメモリリセット信号ＭＲＳＴを生成する。そして、ユーザーモードでは、ＬＳＩの外部からテスト信号ＴＥＳＴがＨレベルにされ、テスト回路４４は、リセット回路４２が生成するメモリリセット信号ＭＲＳＴを、メモリモジュールＲＡＭのリセット端子ＲＳＴに供給し、通常のメモリ動作を行わせる。一方で、試験モードでは、テスト信号ＴＥＳＴがＬレベルにされ、テスト回路４４は、外部からメモリリセット信号ＭＲＳＴまたは冗長選択信号ＲＳＥＬをメモリモジュールＲＡＭのリセット端子ＲＳＴに入力する。そして、一次試験の段階では、メモリリセット信号ＭＲＳＴに応答して、通常メモリブロックのみが選択されアクセス可能状態にされ、その動作試験が行われる。また、一次試験の段階で、冗長選択信号ＲＳＥＬが入力されると、冗長メモリブロックが選択されアクセス可能状態にされ、その動作試験が行われる。なお、テスト信号ＴＥＳＴは、通常動作状態ではＨレベルに固定され、リセット回路４２のメモリリセット信号がメモリモジュールＲＡＭのリセット端子ＲＳＴに供給される。
【００２９】
図５のいずれの例においても、メモリモジュールのリセット端子ＲＳＴに、メモリリセット信号ＭＲＳＴを入力して通常の動作状態にすることができると共に、冗長選択信号ＲＳＥＬを入力して冗長メモリブロックを選択状態にすることができる。したがって、メモリモジュールは、リセット動作に必要なリセット端子以外に、冗長メモリブロック選択のための端子を設ける必要がない。
【００３０】
図６は、本実施の形態における半導体メモリの試験工程を説明するフローチャート図である。ウエハ状態での一次試験工程（Ｓ１００）では、リセット端子にメモリリセット信号ＭＲＳＴが入力され、通常メモリブロックのみが選択され、それらの動作試験が行われる。そして、全ての通常メモリブロックが良品と判定（Ｓ１０２）されたチップは、組み立て工程Ｓ１１０でアセンブリされる。一方、不良が見つかったチップは、ウエハ状態で、リセット端子に冗長選択信号ＲＳＥＬが入力され、冗長メモリブロックが選択され、その動作試験が行われる（Ｓ１０４）。冗長メモリブロックが不良品の場合は、不良品チップとして破棄される。冗長メモリブロックが良品と判定されると（Ｓ１０６）、チップを救済するために、冗長置換メモリに不良が検出された通常メモリブロックのアドレスなどの識別情報が書き込まれる（Ｓ１０８）。これもウエハ段階で行われる。冗長置換メモリがヒューズセルからなるＰＲＯＭの場合は、レーザービームなどによりヒューズを溶断して、識別情報が書き込まれる。
【００３１】
その後、組み立て工程Ｓ１１０にて、チップがパッケージ内に封止されて、半導体メモリデバイスとして完成する。そして、半導体メモリデバイスの状態で、二次試験が行われる（Ｓ１１２）。この二次試験での動作試験は、不良なしのチップでは通常メモリブロックに対して、不良ありのチップでは、不良なしの通常メモリブロックと冗長メモリブロックに対して、それぞれ行われる。この二次試験では、リセット端子にメモリリセット信号ＭＲＳＴを入力し、冗長置換メモリの識別情報に応じて、通常メモリブロック群のみ、または通常メモリブロック群と冗長メモリブロックが選択状態にされる。二次試験で良品と判定（Ｓ１１４）されたデバイスが、最終的に良品として出荷される。二次試験で不良と判定されたデバイスは破棄される。
【００３２】
図７は、本実施の形態における半導体メモリの別の構成図である。この半導体メモリでは、簡単のために４個の通所メモリブロックと、１個の冗長メモリブロックＲＭＢとがメモリコア１０に設けられている。そして、選択信号生成ユニット２０が、ブロック選択信号Ｓ０〜Ｓ３，ＳＲのうち、４つの選択信号をＨレベルにする。例えば、通常メモリブロックに不良が存在しない場合は、ブロック選択信号Ｓ０〜Ｓ３が全てＨレベルになり、ブロック選択信号ＳＲがＬレベルになり、通常メモリブロックからの入出力Ｉ／Ｏ−０〜３が、データ端子Ｄ０〜Ｄ３に接続される。一方、例えば通常メモリブロック０に不良が存在する場合は、図示しない冗長置換メモリの識別情報に基づき、ブロック選択信号Ｓ０はＬレベル、Ｓ１〜Ｓ３，Ｓ４はＨレベルになり、通常メモリブロックの入出力Ｉ／Ｏ−１〜３と冗長メモリブロックＲＭＢの入出力Ｉ／Ｏ−Ｒとが、データ端子Ｄ０〜Ｄ３に接続される。
【００３３】
そして、ＡＮＤゲート５０、インバータ５１とＯＲゲート５２が設けられ、リセット端子ＲＳＴにＨレベルが入力されると、冗長置換メモリが初期状態の場合に、ブロック選択信号ＳＲＸが強制的にＬレベルにされ、冗長ブロック選択信号ＳＲＸが強制的にＨレベルにされる。つまり、冗長置換メモリが初期状態であれば、ブロック選択信号Ｓ０〜Ｓ３が全てＨレベルにされ、冗長ブロック選択信号ＳＲはＬレベルにされる。しかし、リセット端子ＲＳＴにＨレベルの冗長選択信号ＲＳＥＬが入力されると、ブロック選択信号Ｓ３ＸがＬレベルに、冗長ブロック選択信号ＳＲＸがＨレベルになるので、強制的に、通常メモリブロック３に代えて冗長メモリブロックＲＭＢがデータ端子Ｄ３に接続される。したがって、冗長メモリブロックがアクセス可能になり、その動作試験が可能になる。
【００３４】
なお、図１、４の場合と同様に、リセット端子ＲＳＴに入力される信号の立ち上がりエッジに応答して、図示しないリセットパルスが生成され、冗長置換メモリの情報がラッチされる。
【００３５】
以上のとおり、本実施の形態によれば、メモリの冗長置換メモリの識別情報をラッチしてメモリブロック選択信号を生成するための初期化に必要なリセット端子に、初期化のためのメモリリセット信号とは異なる冗長選択信号を与えて、初期化と共に、強制的に冗長メモリブロックの選択を可能にする。従って、リセット端子にメモリリセット信号を入力して通常メモリブロックの動作試験を行い、リセット端子に冗長選択信号を入力して冗長メモリデバイスの動作試験を行うことができる。
上記の実施の形態をまとめると、以下の付記の通りである。
【００３６】
（付記１）複数の通常メモリブロックと共に冗長メモリブロックを有する半導体メモリにおいて、
置換対象の通常メモリブロックの識別情報を記憶する冗長置換メモリと、
リセット端子に入力されるメモリリセット信号に応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する選択信号生成ユニットと、
前記ブロック選択信号に基づき前記置換対象の通常メモリブロックに代えて前記冗長メモリブロックを選択して入出力アクセス可能するメモリブロック選択ユニットとを有し、
前記メモリブロック選択ユニットは、前記リセット端子に入力され前記メモリリセット信号と異なる冗長選択信号に応答して、いずれかの通常メモリブロックに代えて、前記冗長メモリブロックを選択することを特徴とする半導体メモリ。
【００３７】
（付記２）付記１において、
前記冗長置換メモリが初期状態の場合、当該冗長置換メモリは前記識別情報を記憶せず、前記置換信号生成ユニットは前記冗長メモリブロックへの置換を指示しない前記ブロック選択信号を生成し、前記メモリブロック選択ユニットは前記置換を指示しないブロック選択信号に基づいて前記冗長メモリブロックの選択を行わず、前記リセット端子に入力される冗長選択信号に応答して前記冗長メモリブロックを選択することを特徴とする半導体メモリ。
【００３８】
（付記３）付記１において、
前記選択信号生成ユニットは、前記メモリリセット信号に加えて、前記冗長選択信号にも応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成することを特徴とする半導体メモリ。
【００３９】
（付記４）付記１において、
前記選択信号生成ユニットは、前記メモリリセット信号に応答して前記冗長置換メモリの識別情報をラッチすることを特徴とする半導体メモリ。
【００４０】
（付記５）付記１において、
前記メモリブロック選択ユニットは、前記通常メモリブロックに対応して、当該対応する通常メモリブロックの入出力、または当該対応する通常メモリブロックに隣接する通常メモリブロックもしくは冗長メモリブロックの入出力のいずれかを選択するセレクタを複数有し、前記ブロック選択信号に応じて、前記置換対象の通常メモリブロックの入出力を選択せず、冗長メモリブロックの入出力を選択することを特徴とする半導体メモリ。
【００４１】
（付記６）付記５において、
前記メモリブロック選択ユニットは、更に、前記通常メモリブロックに対応して、複数のＮＯＲゲートを有し、前記ブロック選択信号が対応するＮＯＲゲートに入力されると共に前段のＮＯＲゲートの出力も入力され、ＮＯＲゲートの出力が対応するセレクタに選択信号として供給され、
前記冗長選択信号は、前記複数のＮＯＲゲートのいずれかに入力されることを特徴とする半導体メモリ。
【００４２】
（付記７）付記６において、
前記メモリリセット信号は１つのパルス信号であり、前記冗長選択信号は立ち上がりエッジ後Ｈレベルを維持する信号であることを特徴とする半導体メモリ。
【００４３】
（付記８）付記１において、
前記選択信号生成ユニットは、通常メモリブロックを選択する複数の通常ブロック選択信号と、冗長メモリブロックを選択する冗長ブロック選択信号とを生成し、
前記冗長置換メモリが初期状態の場合に、前記選択信号生成ユニットは、前記複数の通常ブロック選択信号を選択状態にし、前記冗長ブロック選択信号を非選択状態にし、
前記冗長選択信号に応答して、いずれかの通常ブロック選択信号を非選択状態にし、前記冗長ブロック選択信号を選択状態にすることを特徴とする半導体メモリ。
【００４４】
（付記９）メモリモジュールを内蔵する集積回路装置において、
前記メモリモジュールは、
複数の通常メモリブロックと、冗長メモリブロックとを有するメモリコアと、
置換対象の通常メモリブロックの識別情報を記憶する冗長置換メモリと、
リセット端子に入力されるメモリリセット信号に応答して前記冗長置換メモリの識別情報に基づいてブロック選択信号を生成する選択信号生成ユニットと、
前記ブロック選択信号に基づき前記置換対象の通常メモリブロックに代えて前記冗長メモリブロックを選択して入出力アクセス可能するメモリブロック選択ユニットとを有し、
前記メモリブロック選択ユニットは、前記リセット端子に入力され前記メモリリセット信号と異なる冗長選択信号に応答して、いずれかの通常メモリブロックに代えて、前記冗長メモリブロックを選択する
ことを特徴とする集積回路装置。
【００４５】
（付記１０）付記９において、
前記メモリモジュールのリセット端子は、外部端子に接続されていることを特徴とする集積回路装置。
【００４６】
（付記１１）付記９において、
更に、前記メモリリセット信号を生成するリセット回路と、
前記リセット回路が生成するメモリリセット信号と、外部端子からのメモリリセット信号及び冗長選択信号とが、選択的に前記メモリモジュールのリセット端子に供給されることを特徴とする集積回路装置。
【００４７】
（付記１２）付記９において、
前記選択信号生成ユニットは、前記メモリリセット信号に応答して前記冗長置換メモリの識別情報をラッチすることを特徴とする集積回路装置。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態における半導体メモリの構成図である。
【図２】選択信号生成ユニット２０内のパルス発生回路２３，２４の動作を説明する図である。
【図３】本実施の形態の半導体メモリの動作波形図である。
【図４】本実施の形態のおける別の半導体メモリの構成図である。
【図５】本実施の形態におけるメモリが内蔵されたＬＳＩの構成図である。
【図６】本実施の形態における半導体メモリの試験工程を説明するフローチャート図である。
【図７】本実施の形態における半導体メモリの別の構成図である。
【符号の説明】
【００４９】
１０：メモリコア、ＭＢ０〜ＭＢ３０：通常メモリブロック、ＲＭＢ：冗長メモリブロック
２０：選択信号生成ユニット、２５：冗長置換メモリ、Ｎ，Ｓ０〜Ｓ３０：ブロック選択信号
３０：メモリブロック選択ユニット、Ｎ０〜Ｎ３０：ＮＯＲゲート、Ｌ０〜Ｌ３０：セレクタ
Ｄ０〜Ｄ３０：データ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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