(57)【要約】【課題】スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。【解決手段】シリコンからなる半導体基板１１上に、ゲート酸化膜１２を介して多結晶シリコンからなる制御ゲート電極１３が形成されている。制御ゲート電極１３の両側面上には、膜厚がそれぞれ７ｎｍ程度のシリコン酸化膜及びシリコン窒化膜の積層体が堆積されてなり、浮遊ゲート電極１５が形成される際に制御ゲート電極１３を保護する保護絶縁膜１４が形成されている。制御ゲート電極１３の一方の側面上には、保護絶縁膜１４を介して対向し且つ制御ゲート電極１３と容量結合する浮遊ゲート電極１５が形成されている。【選択図】図１
2006140518.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に互いの側面を対向させるように設けられた制御ゲート電極及び浮遊ゲート電極を有する不揮発性半導体記憶装置において、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記制御ゲート電極と、
前記制御ゲート電極の上に堆積されてなり、前記浮遊ゲート電極が形成される際に前記制御ゲート電極の上面を保護する第１の保護絶縁膜と、
前記制御ゲート電極の両側面上に堆積されてなり、前記浮遊ゲート電極が形成される際に前記制御ゲート電極の両側面を保護する第２の保護絶縁膜と、
前記制御ゲート電極の一方の側面と前記第２の保護絶縁膜を介して対向して前記制御ゲート電極と容量結合すると共に、前記第１の保護絶縁膜及び前記第２の保護絶縁膜により周囲を覆われた前記制御ゲート電極に対して自己整合的に形成された前記浮遊ゲート電極と、
前記浮遊ゲート電極と前記半導体基板との間に形成されたトンネル絶縁膜と、
前記半導体基板における前記浮遊ゲート電極の下側を含む領域に形成されたドレイン領域と、
前記半導体基板における前記制御ゲート電極に対して前記ドレイン領域と反対側の領域に形成されたソース領域とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に互いの側面を対向させるように設けられた制御ゲート電極及び浮遊ゲート電極を有する不揮発性半導体記憶装置において、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記制御ゲート電極と、
前記制御ゲート電極の上に堆積されてなり、前記浮遊ゲート電極が形成される際に前記制御ゲート電極の上面を保護する第１の保護絶縁膜と、
前記制御ゲート電極における前記浮遊ゲート電極と対向する一方の側面上にのみ堆積されてなり、前記浮遊ゲート電極が形成される際に前記制御ゲート電極における前記一方の側面のみを保護する第２の保護絶縁膜と、
前記浮遊ゲート電極と前記半導体基板との間においてトンネル絶縁膜となると共に、前記制御ゲート電極の他方の側面を保護する第１の絶縁膜と、
前記制御ゲート電極の前記一方の側面と前記第２の保護絶縁膜を介して対向して前記制御ゲート電極と容量結合すると共に、前記第１の保護絶縁膜、前記第２の保護絶縁膜及び前記第１の絶縁膜により周囲を覆われた前記制御ゲート電極に対して自己整合的に形成された前記浮遊ゲート電極と、
前記半導体基板における前記浮遊ゲート電極の下側を含む領域に形成されたドレイン領域と、
前記半導体基板における前記制御ゲート電極に対して前記ドレイン領域と反対側の領域に形成されたソース領域とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に互いの側面を対向させるように設けられた制御ゲート電極及び浮遊ゲート電極を有する不揮発性半導体記憶装置において、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記制御ゲート電極と、
前記制御ゲート電極の上面上に堆積されてなり、前記浮遊ゲート電極が形成される際に前記制御ゲート電極の上面を保護する第１の保護絶縁膜と、
前記制御ゲート電極における前記浮遊ゲート電極と対向する一方の側面と反対側の他方の側面上にのみ堆積されてなり、前記浮遊ゲート電極が形成される際に前記制御ゲート電極における前記他方の側面のみを保護する第２の保護絶縁膜と、
前記制御ゲート電極における前記一方の側面上に形成された容量絶縁膜と、
前記制御ゲート電極の前記一方の側面と前記容量絶縁膜を介して対向して前記制御ゲート電極と容量結合すると共に、前記第１の保護絶縁膜、前記第２の保護絶縁膜及び前記容量絶縁膜により周囲を覆われた前記制御ゲート電極に対して自己整合的に形成された前記浮遊ゲート電極と、
前記浮遊ゲート電極と前記半導体基板との間に形成されたトンネル絶縁膜と、
前記半導体基板における前記浮遊ゲート電極の下側を含む領域に形成されたドレイン領域と、
前記半導体基板における前記制御ゲート電極に対して前記ドレイン領域と反対側の領域に形成されたソース領域とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記容量絶縁膜の膜厚は均一であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の保護絶縁膜の膜厚は均一であることを特徴とする請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ゲート絶縁膜の膜厚は均一であることを特徴とする請求項１〜５のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記トンネル絶縁膜の膜厚は均一であることを特徴とする請求項１〜６のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記制御ゲート電極と前記第２の保護絶縁膜との間に形成された第２の絶縁膜をさらに備えていることを特徴とする請求項１〜７のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記第２の保護絶縁膜は、組成が互いに異なる複数の絶縁膜が積層された積層体からなることを特徴とする請求項１〜８のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記半導体基板は、前記浮遊ゲート電極が跨ぐように形成された段差部を有していることを特徴とする請求項１〜９のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記制御ゲート電極及び前記浮遊ゲート電極は、同一の材料からなることを特徴とする請求項１〜１０のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、記憶素子と該記憶素子と入出力等を行なう周辺回路とを同一の半導体基板上に形成する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在、フラッシュ型ＥＥＰＲＯＭ（Flash Electrically Erasable Programmable ROM）装置（以下、ＦＥＥＰＲＯＭ装置と略称する。）は、電気的な書き込み及び消去が可能な不揮発性半導体記憶装置として電子機器に広く用いられている。不揮発性半導体記憶装置におけるメモリセルの構造は、大きく２種類に分けることができる。第１は、半導体基板上に浮遊ゲート電極と制御ゲート電極とが順次積層された電極構造を持つスタックゲート型であり、第２は、浮遊ゲート電極と制御ゲート電極とが共に半導体基板のチャネル領域と対向する電極構造を持つスプリットゲート型である。
【０００３】
スプリットゲート型の場合は、浮遊ゲート電極と制御ゲート電極とが基板上に隣接して配置されるため、メモリセルのサイズがスタックゲート型の場合よりも大きくなる。その上、互いに隣接する浮遊ゲート電極と制御ゲート電極とを形成するにはそれぞれ独立したリソグラフィ工程を行なうため、浮遊ゲート電極パターンと制御ゲート電極パターンとのそれぞれにマスクの位置合わせに必要なマージンが必要となる。このマージンによってもメモリセルのサイズが一層大型化する傾向にある。
【０００４】
この問題を解決するため、スプリットゲート型の浮遊ゲート電極を自己整合的に形成する方法が提案されている。以下、図５８を参照しながら、浮遊ゲート電極を自己整合的に形成できる従来のスプリットゲート型ＦＥＥＰＲＯＭ装置の製造方法を説明する。
【０００５】
図５８は従来のスプリットゲート型のＦＥＥＰＲＯＭ装置の工程順の断面構成を示している。
【０００６】
まず、図５８（ａ）に示すように、シリコンからなる半導体基板２０１上に絶縁膜２０２を形成した後、該絶縁膜２０２上に制御ゲート電極２０３を選択的に形成する。
【０００７】
次に、図５８（ｂ）に示すように、半導体基板２０１上のドレイン形成領域が開口した第１のマスクパターン２５１及びゲート電極２０３をマスクとして、ウェットエッチングによりドレイン形成領域上の絶縁膜２０２を除去し、その後、比較的に低ドーズ量のホウ素（Ｂ）イオンを半導体基板２０１に注入して、ドレイン形成領域に低濃度ｐ型領域２０４を形成する
次に、図５８（ｃ）に示すように、半導体基板２０１上の全面に、膜厚が１００ｎｍ程度のホウ素（Ｂ）及びリン（Ｐ）が添加された酸化シリコン（ＢＰＳＧ（Boron Phosphorus Silicate Glass)）膜を堆積し、堆積したＢＰＳＧ膜に対して異方性エッチングによりエッチバックを行なって、制御ゲート電極２０３の両側面上にＢＰＳＧ膜からなるサイドウォール２０５を形成する。
【０００８】
次に、図５８（ｄ）に示すように、半導体基板２０１上のドレイン形成領域が開口した第２のマスクパターン２５２、ゲート電極２０３及びサイドウォール２０５をマスクとして、半導体基板２０１に対してドライエッチングを行なって、半導体基板２０１におけるサイドウォール２０５の下側を上段とし、ドレイン形成領域を下段とする段差部を持つ凹部２０１ａを形成する。
【０００９】
次に、図５８（ｅ）に示すように、第２のマスクパターン２５２、ゲート電極２０３及びサイドウォール２０５をマスクとして、比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２０１に注入して、ドレイン形成領域に低濃度ｎ型領域であるＬＤＤ領域２０６を形成する。
【００１０】
次に、図５８（ｆ）に示すように、気相フッ酸を用いてサイドウォール２０５を除去した後、半導体基板２０１に対して酸素雰囲気で８５０℃程度の熱酸化を行なうことにより、半導体基板２０１上にゲート電極２０３を含む全面にわたって膜厚が約９ｎｍの熱酸化膜２０７を形成する。このとき、熱酸化膜２０７におけるドレイン形成領域上の部分は、浮遊ゲート電極のトンネル酸化膜となる。
【００１１】
次に、半導体基板２０１上の全面にリン（Ｐ）が添加された多結晶シリコン膜を堆積し、エッチバックにより制御ゲート電極２０３の両側面に多結晶シリコン膜からなるサイドウォールを形成する。その後、図５８（ｇ）に示すように、ソース形成領域側のサイドウォールを除去し、さらに、半導体基板２０１のドレイン形成領域側にメモリセルごとに分割することにより、多結晶シリコン膜からなる浮遊ゲート電極２０８を形成する。
【００１２】
次に、図５８（ｈ）に示すように、ゲート電極２０３及び浮遊ゲート電極２０８をマスクとして、半導体基板２０１に高濃度のヒ素（Ａｓ）イオンを注入することにより、ソース形成領域にソース領域２０９を形成し、ドレイン形成領域にドレイン領域２１０を形成して、ＦＥＥＰＲＯＭ装置のメモリセルが完成する。
【００１３】
このように、容量絶縁膜となる熱酸化膜２０７を介して制御ゲート電極２０３と対向する浮遊ゲート電極２０８は、制御ゲート電極２０３に対して自己整合的に形成されるため、ゲート電極２０３を形成するためのリソグラフィ工程が一回で済む上に、リソグラフィ工程時における制御ゲート電極２０３及び浮遊ゲート電極２０８同士の互いの位置合わせによるずれが生じない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来のＦＥＥＰＲＯＭ装置の製造方法において、図５８（ｇ）に示す浮遊ゲート電極２０８は多結晶シリコンからなり、熱酸化膜２０７は酸化シリコンからなり、さらに熱酸化膜２０７に覆われている制御ゲート電極２０３は一般に多結晶シリコンからなる場合が多い。従って、エッチングによって浮遊ゲート電極２０８を形成する際に、浮遊ゲート電極２０８を選択的に形成するには、エッチング速度を高精度に制御しなければ、浮遊ゲート電極２０８と同一の材料からなる制御ゲート電極２０３にまでダメージを与えてしまうという問題がある。
【００１５】
また、図５８（ｆ）において、制御ゲート電極２０３と浮遊ゲート電極２０８と間で容量絶縁膜となり、浮遊ゲート電極２０８と半導体基板２０１との間でトンネル絶縁膜となる熱酸化膜２０７を同一の工程で形成しているが、トンネル絶縁膜を容量絶縁膜よりも後に形成するような場合には、制御ゲート電極２０３の容量絶縁膜との界面が酸化されたり、該界面にバーズビークが発生したりして、容量絶縁膜の膜厚が部分的に大きくなり、該容量絶縁膜に所定の容量値を得られなくなるという問題も生じる。
【００１６】
ところで、スピリットゲート型ＦＥＥＰＲＯＭ装置又はスタックゲート型ＦＥＥＰＲＯＭ装置において、メモリセルだけでなく、他の素子、特にソース領域から注入されたキャリアを絶縁膜を介したゲート電極により制御する能動素子、例えばＭＯＳトランジスタを１つの半導体基板上に形成する場合には、ＦＥＥＰＲＯＭ装置における制御ゲート電極とＭＯＳトランジスタのゲート電極とを同時に形成するのが一般的である。
【００１７】
しかしながら、メモリセルの制御ゲート電極と、例えばメモリセルを制御する周辺回路等に含まれるＭＯＳトランジスタのゲート電極とを同時に形成する従来の製造方法は、製造工程を簡略化できる点で望ましいが、ＦＥＥＰＲＯＭ装置のメモリセルはスピリットゲート型又はスタックゲート型に限らず、ＭＯＳトランジスタと比べて素子のサイズが大きくなる。このような場合に、メモリセルとＭＯＳトランジスタとを同時に形成したのでは、メモリセル及びＭＯＳトランジスタのそれぞれの素子を共に最適な構造とすることができない。例えば、メモリセル及びＭＯＳトランジスタの拡散領域にそれぞれＬＤＤ(Lightly Doped Drain）構造を設けるような場合には、不純物拡散の濃度等がそれぞれ異なるため、両素子を同時に形成して共に最適な構造を得るのは困難であるという問題がある。
【００１８】
従って、既存のＭＯＳトランジスタのみで構成される半導体装置の製造方法が確立している場合に、この既存のＭＯＳトランジスタを含む半導体装置と図５８に示したようなＦＥＥＰＲＯＭ装置のメモリセルとを同一の半導体基板上に形成することは容易ではない。
【００１９】
また、図５８に示す構成と異なる他のメモリセルとＭＯＳトランジスタとを同一の半導体基板上に形成する半導体装置の製造方法が確立している場合に、他のメモリセルを図５８に示すメモリセルと置換して形成することも容易ではない。特に、ＦＥＥＰＲＯＭ装置のメモリセルの製造工程がＭＯＳトランジスタの製造に悪影響を及ぼしてしまうからである。
【００２０】
ところで、図５８に示したスプリットゲート型ＦＥＥＰＲＯＭ装置の製造方法は、半導体基板２０１上に制御ゲート電極２０３を形成した後に浮遊ゲート電極２０８を形成するため、浮遊ゲート電極２０８を制御ゲート電極２０３に対して自己整合的に形成できるので、メモリセルのサイズを小型化することができる。
【００２１】
このようなメモリセルとＭＯＳトランジスタとを同一の半導体基板上に形成する製造方法としては、以下のような工程が考えられる。
【００２２】
まず、図５８（ａ）に示した制御ゲート電極２０３の形成時に、半導体基板２０１上の他の領域に形成されるＭＯＳトランジスタのゲート電極をも同時にパターニングする。
【００２３】
次に、図５８（ｂ）〜図５８（ｇ）においては、メモリセル製造工程を行なう。このとき、ＬＤＤ領域２０６の注入条件とＭＯＳトランジスタのＬＤＤ領域の注入条件が一致する場合には、ＭＯＳトランジスタのＬＤＤ領域の注入をも同時に行なう。
【００２４】
次に、図５８（ｈ）において、メモリセルのソース領域２０９及びドレイン領域２１０の形成時に、ＭＯＳトランジスタのソース領域及びドレイン領域をも同時に形成する。
【００２５】
この後、通常の製造プロセスに従って、半導体基板２０１上に所定の層間絶縁膜及び多層配線を形成することにより、メモリセルとＭＯＳトランジスタとを同一の半導体基板２０１上に形成した半導体装置を実現できる。
【００２６】
ところが、このような製造方法では、前述した問題に加え、図５８（ｆ）に示す熱酸化膜２０７の形成工程において、半導体基板２０１と浮遊ゲート電極２０８との間でトンネル酸化膜となる熱酸化膜２０７がＭＯＳトランジスタのゲート電極の上面及び側面にも形成されてしまうため、該熱酸化膜２０７におけるゲート電極を覆う部分を除去する必要が生じる。
【００２７】
ここで、ＭＯＳトランジスタのゲート電極は一般に多結晶シリコンからなり、ゲート酸化膜及びＭＯＳトランジスタのソース領域及びドレイン領域を保護している膜はシリコン酸化膜である。従って、熱酸化膜２０７を多結晶シリコンからなるゲート電極から選択的に除去するには、ＭＯＳトランジスタに対してもエッチング速度を高精度に制御しなければならず、それだけ半導体装置の製造に困難さが増すことになる。
【００２８】
例えば、フッ酸を用いたウェットエッチングにより、ＭＯＳトランジスタのゲート電極の熱酸化膜２０７を除去すると、メモリセル部における制御ゲート電極２０３の上面及び側面を覆う熱酸化膜２０７もエッチングされてしまい、さらには、制御ゲート電極２０３に対してもエッチングが進行することによって、制御ゲート電極２０３の性能が劣化する虞がある。
【００２９】
その上、熱酸化膜２０７が除去された後、前工程で形成したＭＯＳトランジスタのＬＤＤ領域やチャネル領域に対してもエッチングが進行する虞がある。これにより、例えば、チャネル領域の接合深さが浅くなってチャネル領域の抵抗が増加し、その結果、ソースドレイン間の電流量が少なくなるため、ＭＯＳトランジスタの駆動能力が低下する原因にもなる。
【００３０】
また、従来のメモリセルとＭＯＳトランジスタとが同一の半導体基板上に形成された半導体装置のうち、メモリセル部のみを図５８に示すスプリットゲート型のメモリセルとする場合に、ＭＯＳトランジスタが従来にはない熱履歴の影響を受けることになり、半導体装置全体について設計変更を行なう必要が生じる。例えば、ＬＤＤ領域２０６を形成した後に熱酸化膜２０７を形成するため、ＭＯＳトランジスタのＬＤＤ領域の注入プロファイルが変化することにより、ＭＯＳトランジスタの動作特性が変化してしまうため、ＬＤＤ領域のイオン注入量等のプロセス条件を変更する必要が生じる。
【００３１】
本発明は前記の問題に鑑み、スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できるようにすることを目的とする。
【課題を解決するための手段】
【００３２】
前記の目的を達成するため、本発明は、メモリセルを、制御ゲート電極の側面に設けられ且つ該制御ゲート電極をエッチングから保護する保護絶縁膜を有する構成とする。
【００３３】
具体的に、本発明の第１の不揮発性半導体記憶装置は、半導体基板上に互いの側面を対向させるように設けられた制御ゲート電極及び浮遊ゲート電極を有する不揮発性半導体記憶装置を前提とし、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された制御ゲート電極と、制御ゲート電極の上に堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極の上面を保護する第１の保護絶縁膜と、制御ゲート電極の両側面上に堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極の両側面を保護する第２の保護絶縁膜と、制御ゲート電極の一方の側面と第２の保護絶縁膜を介して対向して制御ゲート電極と容量結合すると共に、第１の保護絶縁膜及び第２の保護絶縁膜により周囲を覆われた制御ゲート電極に対して自己整合的に形成された浮遊ゲート電極と、浮遊ゲート電極と半導体基板との間に形成されたトンネル絶縁膜と、半導体基板における浮遊ゲート電極の下側を含む領域に形成されたドレイン領域と、半導体基板における制御ゲート電極に対してドレイン領域と反対側の領域に形成されたソース領域とを備えていることを特徴とする。
【００３４】
第１の不揮発性半導体記憶装置によると、制御ゲート電極の両側面上に堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極を保護する保護絶縁膜を有しているため、浮遊ゲート電極のエッチング等による形成時に制御ゲート電極の形状が損なわれることがないので、不揮発性半導体記憶装置のメモリセルを確実に形成することができる。
【００３５】
本発明に係る第２の不揮発性半導体記憶装置は、半導体基板上に互いの側面を対向させるように設けられた制御ゲート電極及び浮遊ゲート電極を有する不揮発性半導体記憶装置を前提とし、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された制御ゲート電極と、制御ゲート電極の上に堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極の上面を保護する第１の保護絶縁膜と、制御ゲート電極における浮遊ゲート電極と対向する一方の側面上にのみ堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極における一方の側面のみを保護する第２の保護絶縁膜と、浮遊ゲート電極と半導体基板との間においてトンネル絶縁膜となると共に、制御ゲート電極の他方の側面を保護する第１の絶縁膜と、制御ゲート電極の一方の側面と第２の保護絶縁膜を介して対向して制御ゲート電極と容量結合すると共に、第１の保護絶縁膜、第２の保護絶縁膜及び第１の絶縁膜により周囲を覆われた制御ゲート電極に対して自己整合的に形成された浮遊ゲート電極と、半導体基板における浮遊ゲート電極の下側を含む領域に形成されたドレイン領域と、半導体基板における制御ゲート電極に対してドレイン領域と反対側の領域に形成されたソース領域とを備えていることを特徴とする。
【００３６】
第２の不揮発性半導体記憶装置によると、制御ゲート電極における浮遊ゲート電極と対向する側面上にのみ堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極を保護する保護絶縁膜を有しているため、制御ゲート電極は浮遊ゲート電極の形成時にその形状が損なわれにくくなるので、不揮発性半導体記憶装置のメモリセルを確実に形成することができる。
【００３７】
本発明に係る第３の不揮発性半導体記憶装置は、半導体基板上に互いの側面を対向させるように設けられた制御ゲート電極及び浮遊ゲート電極を有する不揮発性半導体記憶装置を前提とし、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された制御ゲート電極と、制御ゲート電極の上面上に堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極の上面を保護する第１の保護絶縁膜と、制御ゲート電極における浮遊ゲート電極と対向する一方の側面と反対側の他方の側面上にのみ堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極における他方の側面のみを保護する第２の保護絶縁膜と、制御ゲート電極における一方の側面上に形成された容量絶縁膜と、制御ゲート電極の一方の側面と容量絶縁膜を介して対向して制御ゲート電極と容量結合すると共に、第１の保護絶縁膜、第２の保護絶縁膜及び容量絶縁膜により周囲を覆われた制御ゲート電極に対して自己整合的に形成された浮遊ゲート電極と、浮遊ゲート電極と半導体基板との間に形成されたトンネル絶縁膜と、半導体基板における浮遊ゲート電極の下側を含む領域に形成されたドレイン領域と、半導体基板における制御ゲート電極に対してドレイン領域と反対側の領域に形成されたソース領域とを備えていることを特徴とする。
【００３８】
第３の不揮発性半導体記憶装置によると、制御ゲート電極における浮遊ゲート電極と対向する側面と反対側の側面上に堆積されてなり、浮遊ゲート電極が形成される際に制御ゲート電極を保護する保護絶縁膜を有しているため、制御ゲート電極は浮遊ゲート電極の形成時にその形状が損なわれにくくなるので、不揮発性半導体記憶装置のメモリセルを確実に形成することができる。
【００３９】
ここで、第３の不揮発性半導体記憶装置において、容量絶縁膜の膜厚が均一であることが好ましい。
【００４０】
また、第１〜第３の不揮発性半導体記憶装置において、第２の保護絶縁膜の膜厚が均一であることが好ましい。
【００４１】
また、第１〜第３の不揮発性半導体記憶装置において、ゲート絶縁膜の膜厚が均一であることが好ましい。
【００４２】
また、第１〜第３の不揮発性半導体記憶装置において、トンネル絶縁膜の膜厚が均一であることが好ましい。
【００４３】
第１〜第３の不揮発性半導体記憶装置は、制御ゲート電極と第２の保護絶縁膜との間に形成された第２の絶縁膜をさらに備えていることが好ましい。
【００４４】
第１〜第３の不揮発性半導体記憶装置において、第２の保護絶縁膜は組成が互いに異なる複数の絶縁膜が積層された積層体からなることが好ましい。
【００４５】
また、第１〜第３の不揮発性半導体記憶装置において、半導体基板が、浮遊ゲート電極が跨ぐように形成された段差部を有していることが好ましい。
【００４６】
また、第１〜第３の不揮発性半導体記憶装置において、制御ゲート電極及び浮遊ゲート電極は、同一の材料からなることが好ましい。
【発明の効果】
【００４７】
本発明に係る不揮発性半導体記憶装置によると、浮遊ゲート電極が形成される際に制御ゲート電極を保護する保護絶縁膜を有しているため、制御ゲート電極は浮遊ゲート電極の形成時にその形状が損なわれにくくなるので、不揮発性半導体記憶装置のメモリセルを確実に形成することができる。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【００４９】
まず、不揮発性半導体記憶装置の一記憶素子（メモリセル）について説明する。
【００５０】
図１は第１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図１に示すように、例えば、ｐ型シリコンからなる半導体基板１１上に、膜厚が約１３．５ｎｍのゲート酸化膜１２を介して、ｎ型多結晶シリコンからなる制御ゲート電極１３が形成されている。制御ゲート電極１３の両側面上には、膜厚が７ｎｍ程度のシリコン酸化膜若しくはシリコン窒化膜又はこれらの積層体が堆積されてなり、浮遊ゲート電極１５が形成される際に制御ゲート電極１３を保護する保護絶縁膜１４が形成されている。制御ゲート電極１３の一方の側面上には、保護絶縁膜１４を介して対向し且つ制御ゲート電極１３と容量結合する浮遊ゲート電極１５が形成されている。ここで、保護絶縁膜１４における浮遊ゲート電極１５と対向する部分は容量絶縁膜として機能する。
【００５１】
半導体基板１１と浮遊ゲート電極１５との間には、膜厚が９ｎｍ程度のトンネル絶縁膜１６が形成されている。
【００５２】
半導体基板１１における浮遊ゲート電極１５の下側を含む領域には、ｎ型のドレイン領域１１ｂが形成され、半導体基板１１における制御ゲート電極１３に対してドレイン領域１１ｂと反対側の領域には、ｎ型のソース領域１１ａが形成されている。
【００５３】
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタ及び抵抗素子等とを含む不揮発性半導体記憶装置の製造方法について図面を参照しながら詳細に説明する。
【００５４】
図２〜図１４は第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。
【００５５】
ここでは、例えば、ｐ型不純物濃度が５×１０15ｃｍ-3〜５×１０16ｃｍ-3程度のｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
【００５６】
（１）素子分離領域の形成
最初に、半導体基板２１の上部に記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
【００５７】
具体的には、まず、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの第１の熱酸化膜２２を形成する。続いて、プラズマ気相成長（プラズマＣＶＤ（plasma Chemical Vapor Deposition))法を用いて、モノシラン（ＳｉＨ4 ）、アンモニア（ＮＨ3 ）及び窒素（Ｎ2 ）を約７６０℃の温度で反応させて、第１の熱酸化膜２２上に膜厚が約１５０ｎｍの第１のシリコン窒化（ＳｉxＮy）膜２３を堆積する。
【００５８】
続いて、図２（ａ）に示すように、堆積した第１のシリコン窒化膜２３の上に、フォトリソグラフィ法により複数の素子分離領域がパターニングされたレジスト膜からなるマスクパターン１０１を形成し、形成したマスクパターン１０１を用いて、第１のシリコン窒化膜２３、第１の熱酸化膜２２及び半導体基板２１に対して異方性のドライエッチングを行なうことにより、第１のシリコン窒化膜２３の上面からの深さが約４００ｎｍの複数の素子分離溝２１ａを形成する。この複数の素子分離溝２１ａを形成することにより、記憶回路形成領域１には記憶素子部３を形成すると共に、周辺回路形成領域２には、低電圧ｎ型チャネルトランジスタ部４、低電圧ｐ型チャネルトランジスタ部５、高電圧ｎ型チャネルトランジスタ部６、高電圧ｐ型チャネルトランジスタ部７、抵抗素子部８及び容量素子部９がそれぞれ形成される。ここで、低電圧トランジスタ部４、５には駆動電圧が１．８Ｖ程度のロジック用トランジスタが形成され、高電圧トランジスタ部６、７には駆動電圧が６Ｖ程度の高耐圧のトランジスタが形成される。なお、図２（ａ）に示される領域は、記憶回路形成領域１と周辺回路形成領域２とが混在した領域である。続いて、マスクパターン１０１を除去した後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜により覆われるため、各素子の動作及び長期信頼性を向上させることができる。
【００５９】
次に、図２（ｂ）に示すように、減圧気相成長（減圧ＣＶＤ）法を用いて、温度が約７６０℃で且つ圧力が約２０×１３３．３ｍＰａでモノシラン（ＳｉＨ4 ）を熱分解させることにより、第１のシリコン窒化膜２３上に素子分離溝２１ａが充填されるように全面にわたって、膜厚が約７００ｎｍの第１のシリコン酸化膜２４Ａを堆積する。この際、図示はしていないが、第１のシリコン酸化膜２４Ａの上面における第１のシリコン窒化膜２３の上方の領域が他の領域と比べて凸状に盛り上がる。続いて、堆積した第１のシリコン酸化膜２４Ａ上に各素子分離溝２１ａの上方の領域をマスクするマスクパターン１０２を形成し、形成したマスクパターン１０２を用いて、第１のシリコン酸化膜２４Ａに対してフッ酸による等方性エッチングを行なう。この等方性エッチングは、第１のシリコン酸化膜２４Ａの凸状部分が除去されて該第１のシリコン酸化膜２４Ａの上面がほぼ平坦となるまで行なう。
【００６０】
次に、図２（ｃ）に示すように、マスクパターン１０２を除去した後、化学機械研磨（ＣＭＰ(Chemical Mechanical Polish)）法により、第１のシリコン酸化膜２４Ａの上面を研磨して該第１のシリコン酸化膜２４Ａの素子分離溝２１ａに充填された部分を残すことにより、各素子分離溝２１ａに素子分離領域２４Ｂを形成する。
【００６１】
（２）ウェル領域の形成
次に、各素子のウェル領域を形成する。
【００６２】
まず、記憶回路形成領域１の素子分離耐圧を向上するため、半導体基板２１における記憶回路形成領域１の記憶素子部３及び周辺回路形成領域２の抵抗素子部８に深いｎ型ウェル領域２５を形成する。具体的には、図３（ａ）に示すように、第１の熱酸化膜２２上に、記憶素子部３及び抵抗素子部８の上に開口部を持つマスクパターン１０３を形成し、形成したマスクパターン１０３を用いて、注入エネルギーが約１２００ｋｅＶで注入ドーズ量が０．５×１０13ｃｍ-2〜１×１０13ｃｍ-2程度のヒ素（Ａｓ）イオン又はリン（Ｐ）イオンを半導体基板２１にイオン注入することにより、半導体基板２１の記憶素子部３及び抵抗素子部８に深いｎ型ウェル領域２５を形成する。
【００６３】
次に、図３（ｂ）に示すように、マスクパターン１０３を除去した後、第１の熱酸化膜２２上に、低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネルトランジスタ部７及び容量素子部９の上に開口部を持つマスクパターン１０４を形成し、形成したマスクパターン１０４を用いて、注入エネルギーが約３００ｋｅＶで注入ドーズ量が０．５×１０13ｃｍ-2〜１×１０14ｃｍ-2程度のリン（Ｐ）イオンを半導体基板２１にイオン注入することにより、半導体基板２１の低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネルトランジスタ部７及び容量素子部９にｎ型ウェル領域２６を形成する。
【００６４】
次に、図３（ｃ）に示すように、マスクパターン１０４を除去した後、第１の熱酸化膜２２上に、記憶素子部３、低電圧ｎ型チャネルトランジスタ部４、高電圧ｎ型チャネルトランジスタ部６及び抵抗素子部８の上に開口部を持つマスクパターン１０５を形成し、形成したマスクパターン１０５を用いて、注入エネルギーが約３００ｋｅＶで注入ドーズ量が０．５×１０13ｃｍ-2〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、半導体基板２１の記憶素子部３、低電圧ｎ型チャネルトランジスタ部４、高電圧ｎ型チャネルトランジスタ部６及び抵抗素子部８にｐ型ウェル領域２７を形成する。
【００６５】
（３）ゲート酸化膜の形成
次に、記憶素子及びトランジスタの各素子ごとに耐圧が異なるゲート酸化膜を形成する。
【００６６】
具体的には、まず、マスクパターン１０５を除去した後、半導体基板２１の主面上の第１の熱酸化膜２２をフッ酸のウェットエッチングにより除去する。続いて、温度が約８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１５ｎｍの第２の熱酸化膜２８を形成する。
【００６７】
続いて、図４（ａ）に示すように、第２の熱酸化膜２８の記憶回路形成領域１をマスクするマスクパターン１０６を用いて、フッ酸のウェットエッチングにより半導体基板２１上における周辺回路形成領域２の第２の熱酸化膜２８を除去する。
【００６８】
次に、図４（ｂ）に示すように、マスクパターン１０６を用いて、温度が約８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１上の周辺回路形成領域２に膜厚が約７．５ｎｍの第３の熱酸化膜２９を形成する。
【００６９】
次に、図４（ｃ）に示すように、マスクパターン１０６を除去した後、第２の熱酸化膜２８及び第３の熱酸化膜２９上に、低電圧ｎ型チャネルトランジスタ部４及び低電圧ｐ型チャネルトランジスタ部５を開口するマスクパターン１０７を形成し、形成したマスクパターン１０７を用いて、フッ酸のウェットエッチングにより半導体基板２１上の第３の熱酸化膜２９を除去する。続いて、マスクパターン１０７を用いて、温度が約８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１上の低電圧ｎ型チャネルトランジスタ部４及び低電圧ｐ型チャネルトランジスタ部５に膜厚が約３．５ｎｍの第４の熱酸化膜３０を形成する。
【００７０】
以上の工程により、半導体基板２１上における記憶素子部３には膜厚が約１３．５ｎｍで耐圧が約１０Ｖの記憶素子用ゲート酸化膜である第２の熱酸化膜２８が形成され、半導体基板２１上における高電圧ｎ型チャネルトランジスタ部６及び高電圧ｐ型チャネルトランジスタ部７には膜厚が約８．５ｎｍで耐圧が約７Ｖの高耐圧用ゲート酸化膜である第３の熱酸化膜２９が形成され、半導体基板２１上における低電圧ｎ型チャネルトランジスタ部４及び低電圧ｐ型チャネルトランジスタ部５には膜厚が約３．５ｎｍで耐圧が約４Ｖの低耐圧用ゲート酸化膜である第４の熱酸化膜３０が形成される。
【００７１】
（４）記憶素子の形成
まず、図５（ａ）に示すように、マスクパターン１０７を除去した後、例えばＣＶＤ法を用いて、第１の熱酸化膜２８、第２の熱酸化膜２９及び第３の熱酸化膜３０の上に全面にわたって膜厚が約２００ｎｍのノンドープの多結晶シリコン膜３１を堆積する。
【００７２】
次に、図５（ｂ）に示すように、多結晶シリコン膜３１上に、記憶素子部３、低電圧ｎ型チャネルトランジスタ部４、高電圧ｎ型チャネルトランジスタ部６及び抵抗素子部８の上に開口部を持つマスクパターン１０８を形成し、形成したマスクパターン１０８を用いて、注入エネルギーが約１０ｋｅＶで注入ドーズ量が０．５×１０15ｃｍ-2〜５×１０15ｃｍ-2程度のリン（Ｐ）イオンを多結晶シリコン膜３１にイオン注入して、多結晶シリコン膜３１の記憶素子部３、低電圧ｎ型チャネルトランジスタ部４、高電圧ｎ型チャネルトランジスタ部６及び抵抗素子部８の導電型をｎ型にする。
【００７３】
次に、図５（ｃ）に示すように、マスクパターン１０８を除去した後、プラズマＣＶＤ法により、多結晶シリコン膜３１上に全面にわたって膜厚が約１００ｎｍの第２のシリコン窒化膜３２を堆積する。
【００７４】
次に、図６（ａ）及び図６（ｂ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２及び多結晶シリコン膜３１に対してドライエッチングを順次行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【００７５】
次に、図６（ｃ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、記憶素子部３のドレイン形成領域及び制御ゲート電極３１Ａのドレイン領域側の上に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめフッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【００７６】
次に、図７（ａ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法により半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１０ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。
【００７７】
次に、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧからなる絶縁膜を堆積する。その後、図７（ｂ）に示すように、堆積した絶縁膜に対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【００７８】
次に、図７（ｃ）に示すように、半導体基板２１上に、記憶回路形成領域１におけるドレイン領域及び制御ゲート電極３１Ａのドレイン領域側に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により半導体基板２１に対してエッチングを行なって、半導体基板２１の上部に深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングは、ＲＩＥ法に代えてＣＤＥ（Chemical Dry Etching）法により行なってもよい。
【００７９】
次に、図８（ａ）に示すように、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。続いて、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【００８０】
次に、図８（ｂ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図８（ｃ）に示すように、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。
【００８１】
次に、図９（ａ）に示すように、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（以下、ＤＰ（Doped Poly Silicon）と略称する。）膜４０を形成する。
【００８２】
次に、図９（ｂ）に示すように、半導体基板２１上に、記憶回路形成領域１のドレイン領域及び制御ゲート電極３１Ａのドレイン領域側の上に開口部を持つマスクパターン１１２を形成し、形成したマスクパターン１１２を用いて、ＤＰ膜４０に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜４０Ａを形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜４０Ａを半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。
【００８３】
次に、図９（ｃ）に示すように、マスクパターン１１２を除去した後、半導体基板２１上に記憶回路形成領域１の各記憶素子ごとにサイドウォール状ＤＰ膜４０Ａをマスクするマスクパターン１１３を形成し、形成したマスクパターン１１３を用いたドライエッチングにより、サイドウォール状ＤＰ膜４０Ａから、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【００８４】
次に、図１０（ａ）に示すように、マスクパターン１１３を除去した後、浮遊ゲート電極４０Ｂをマスクするマスクパターン１１４を形成し、ＣＦ4 ガス及び酸素ガスを用いたＣＤＥ法により、浮遊ゲート電極４０Ｂを除くＤＰ膜４０を除去する。
【００８５】
次に、図１０（ｂ）に示すように、半導体基板２１上に制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂを含む全面にわたって、膜厚が２０ｎｍ〜４０ｎｍ程度の酸化シリコンからなり記憶素子を保護する保護酸化膜４１を堆積する。
【００８６】
次に、図１０（ｃ）に示すように、半導体基板２１上に記憶回路形成領域１の上に開口部を持つマスクパターン１１５を形成し、形成したマスクパターン１１５、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入する。これにより、半導体基板２１の記憶素子部３に、表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のソース領域４２及びドレイン領域４３が形成され、不揮発性半導体記憶素子が完成する。
【００８７】
なお、第１の実施形態においては、半導体基板２１における記憶素子部３の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【００８８】
（５）周辺回路形成領域の素子形成
次に、図１１（ａ）に示すように、マスクパターン１１５を除去した後、図１１（ｂ）に示すように、半導体基板２１上の記憶回路形成領域１をマスクしたマスクパターン１１６を用いて、ドライエッチングにより保護酸化膜４１及び第２のシリコン窒化膜３２を除去する。
【００８９】
次に、図１１（ｃ）に示すように、マスクパターン１１６を除去した後、多結晶シリコン膜３１上に、低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネルトランジスタ部７及び容量素子部９の上に開口部を持つマスクパターン１１７を形成し、形成したマスクパターン１１７を用いて、注入エネルギーが約１０ｋｅＶで注入ドーズ量が０．５×１０15ｃｍ-2〜５×１０15ｃｍ-2程度のホウ素（Ｂ）イオンを多結晶シリコン膜３１にイオン注入して、多結晶シリコン膜３１の低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネルトランジスタ部７及び容量素子部９の導電型をｐ型にする。
【００９０】
次に、図１２（ａ）に示すように、マスクパターン１１７を除去した後、多結晶シリコン膜３１における記憶回路形成領域１並びに周辺回路形成領域２のゲート電極形成部及び容量素子の上部電極形成部をマスクしたマスクパターン１１８を用いて、多結晶シリコン膜３１に対して異方性のドライエッチングを行なう。これにより、低電圧ｎ型チャネルトランジスタ部４及び低電圧ｐ型チャネルトランジスタ部５には第４の熱酸化膜３０からなるゲート酸化膜を介してそれぞれがｎ型及びｐ型の多結晶シリコン膜３１からなるゲート電極３１Ｂが形成される。同様に、高電圧ｎ型チャネルトランジスタ部６及び高電圧ｐ型チャネルトランジスタ部７には第３の熱酸化膜２９からなるゲート酸化膜を介してそれぞれがｎ型及びｐ型の多結晶シリコン膜３１からなるゲート電極３１Ｂが形成される。また、容量素子部９には、半導体基板２１が下部電極となり、第３の熱酸化膜２９が容量絶縁膜となり、ｎ型の多結晶シリコン膜３１が上部電極３１Ｃとなる容量素子が形成される。
【００９１】
次に、図１２（ｂ）に示すように、マスクパターン１１８を除去した後、半導体基板２１上に、高電圧ｎ型チャネルトランジスタ部６の上に開口部を持つマスクパターン１１９を形成し、形成したマスクパターン１１９及びゲート電極３１Ｂをマスクとして、注入エネルギーが約２０ｋｅＶで注入ドーズ量が５×１０12ｃｍ-2〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、半導体基板２１の高電圧ｎ型チャネルトランジスタ部６にｎ型ＬＤＤ（Lightly Doped Drain）領域４４を形成する。
【００９２】
次に、図１２（ｃ）に示すように、マスクパターン１１９を除去した後、半導体基板２１上に、低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネルトランジスタ部７及び容量素子部９の上に開口部を持つマスクパターン１２０を形成し、形成したマスクパターン１２０及びゲート電極３１Ｂをマスクとして、注入エネルギーが約２０ｋｅＶで注入ドーズ量が５×１０12ｃｍ-2〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、半導体基板２１の低電圧ｐ型チャネルトランジスタ部５及び高電圧ｐ型チャネルトランジスタ部７にｐ型ＬＤＤ領域４５を形成する。
【００９３】
次に、図１３（ａ）に示すように、マスクパターン１２０を除去した後、半導体基板２１上に、低電圧ｎ型チャネルトランジスタ部４の上に開口部を持つマスクパターン１２１を形成し、形成したマスクパターン１２１及びゲート電極３１Ｂをマスクとして、注入エネルギーが約２０ｋｅＶで注入ドーズ量が５×１０12ｃｍ-2〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、半導体基板２１の低電圧ｎ型チャネルトランジスタ部４にｎ型ＬＤＤ領域４４を形成する。
【００９４】
次に、図１３（ｂ）に示すように、マスクパターン１２１を除去した後、ＣＶＤ法を用いて半導体基板２１上に各ＭＯＳトランジスタのゲート電極３１Ｂ、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂ等を含む全面にわたって膜厚が約１００ｎｍのシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対して異方性エッチングによるエッチバックを行なって、各ゲート電極３１Ｂの側面上にシリコン酸化膜からなるサイドウォールスペーサ４６を形成する。
【００９５】
次に、図１３（ｃ）に示すように、半導体基板２１上に、低電圧ｐ型チャネルトランジスタ部５及び高電圧ｐ型チャネルトランジスタ部７の上に開口部を持つマスクパターン１２２を形成し、形成したマスクパターン１２２及びゲート電極３１Ｂをマスクとして、注入エネルギーが約１００ｋｅＶで注入ドーズ量が０．５×１０13ｃｍ-2〜１×１０14ｃｍ-2程度の比較的に高ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、半導体基板２１の低電圧ｐ型チャネルトランジスタ部５及び高電圧ｐ型チャネルトランジスタ部７に、表面近傍のホウ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｐ型ソースドレイン領域４７を形成する。
【００９６】
次に、図１４（ａ）に示すように、マスクパターン１２２を除去した後、半導体基板２１上に低電圧ｐ型チャネルトランジスタ部５及び高電圧ｐ型チャネルトランジスタ部７をマスクするマスクパターン１２３を形成し、形成したマスクパターン１２３、ゲート電極３１Ｂ、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約１００ｋｅＶで注入ドーズ量が５×１０13ｃｍ-2〜１×１０14ｃｍ-2程度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入することにより、半導体基板２１の低電圧ｎ型チャネルトランジスタ部４及び高電圧ｎ型チャネルトランジスタ部６に、表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型ソースドレイン領域４８を形成する。
【００９７】
なお、記憶回路形成領域１に対してもイオン注入を行なっているが、該記憶回路形成領域１をマスクすることにより、ヒ素イオンの注入を行なわないようにしてもよい。
【００９８】
次に、ＣＶＤ法により、膜厚が３０ｎｍの第３のシリコン酸化膜４９を半導体基板２１上に各素子を含む全面にわたって堆積する。その後、図１４（ｂ）に示すように、第３のシリコン酸化膜４９における記憶回路形成領域１及び周辺回路形成領域２の抵抗素子部８を選択的にマスクするマスクパターン１２４を用いて、第３のシリコン酸化膜４９をエッチングにより除去する。
【００９９】
次に、図１４（ｃ）に示すように、マスクパターン１２４を除去した後、スパッタ法等により、半導体基板２１の上に第３のシリコン酸化膜４９を含む全面にわたってコバルト膜を堆積させ、堆積したコバルト膜に対して熱処理を行なうことにより、半導体基板２１及び上部電極３１Ｃのコバルト膜との接合面に、コバルトシリサイド領域５０を形成する。このとき、第３のシリコン酸化膜４９により覆われた部分は、コバルト膜と反応しないため、容易に除去できる。
【０１００】
最後に、図示はしていないが、記憶素子部３、各トランジスタ部４〜７、抵抗素子部８及び容量素子部９に対して所定の配線を設けることにより、不揮発性半導体記憶装置が完成する。
【０１０１】
以上説明したように、第１の実施形態によると、図８（ｃ）に示すトンネル絶縁膜３９を形成する工程において、制御ゲート電極３１Ａの側面が第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６に覆われているため、制御ゲート電極３１Ａの側面が酸化されることがない。
【０１０２】
また、図９（ｂ）〜図１０（ａ）に示す浮遊ゲート電極４０Ｂを形成する工程において、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、制御ゲート電極３１Ａの側面がエッチングによるダメージを受けることを防止することができる。
【０１０３】
また、図７（ｂ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０１０４】
その上、図１１（ｂ）〜図１４（ｃ）の周辺回路形成領域２の各素子を形成する工程において、記憶回路形成領域１はほとんどレジスト膜によるマスクパターンで覆われているため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０１０５】
また、周辺回路形成領域２の各ＭＯＳトランジスタが、該ＭＯＳトランジスタの製造プロセスと異なる熱履歴を受けることがないので、周辺回路形成領域２に含まれる回路の設計変更を行なう必要がなくなり、その結果、既に設計されている回路（設計資産）の汎用性及び互換性が向上する。
【０１０６】
なお、図面の制約から、記憶回路形成領域１には１つの記憶素子しか図示していないが、実際には複数の記憶素子が設けられ、また、周辺回路形成領域２に対してもさらに多くのＭＯＳトランジスタや抵抗素子が設けられていることはいうまでもない。
【０１０７】
また、第１の実施形態においては、低電圧トランジスタ部４、５及び高電圧トランジスタ部６、７の両方を設けたが、どちらか一方でもよく、また、他のＭＯＳトランジスタを用いてもよい。
【０１０８】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【０１０９】
図１５は第１の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図１５において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【０１１０】
本変形例に係る保護絶縁膜１４は、制御ゲート電極１３の両側面上に該制御ゲート電極１３側から順次形成されたシリコン酸化膜及びシリコン窒化膜の積層体により構成されている。
【０１１１】
また、トンネル絶縁膜１６は内燃方式のパイロジェニック（水素燃焼）酸化により形成され、且つ、保護絶縁膜１４におけるシリコン窒化膜の制御ゲート電極１３と反対側の表面に、内燃方式のパイロジェニック酸化によりシリコン酸化膜１４ａが形成されていることを特徴とする。
【０１１２】
この、内燃方式のパイロジェニック酸化は、２０００年１月２１、２２日開催の応用物理学会における研究報告資料「極薄シリコン酸化膜の形成・評価・信頼性」１２７〜１３２頁、標題「ＩＳＳＧ（in-situ steam generation）を用いた酸化膜形成技術とその反応機構」（東海他）にも記載されているように、水素ガスと酸素ガスとをチャンバ内に直接に導入し、加熱した半導体基板上で水素ガスと酸素ガスとを反応させて水蒸気を発生し、発生した水蒸気によりシリコンからなる部材にシリコン酸化膜を形成するウェット酸化である。
【０１１３】
以下、トンネル絶縁膜１６及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０１１４】
例えば、図８（ｃ）に示す第１の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、加熱された半導体基板２１上で導入された水素ガスと酸素ガスとが反応して水蒸気が生成される。この生成された水蒸気によって半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。この内燃方式による熱酸化は、前述の論文が示すように、シリコン窒化膜をも酸化するため、トンネル絶縁膜３９を形成する際に、保護絶縁膜３６における外側の第３のシリコン窒化膜３５の露出面が酸化されて、図１５に示すトンネル絶縁膜１６及びシリコン酸化膜１４ａが形成される。
【０１１５】
本変形例によると、第１の実施形態の効果に加え、以下に示す種々の効果を得ることができる。
【０１１６】
まず、本願発明者らは、図８（ｃ）に示す工程において、内燃方式の熱酸化によりトンネル絶縁膜３９を形成すると、ヒ素（Ａｓ）イオンが注入された低濃度ｎ型不純物拡散領域３８の増速酸化が抑制されて、トンネル絶縁膜３９の膜厚をほぼ均一に形成できるという知見を得ている。これにより、トンネル絶縁膜３９の膜厚の増大を防止できるので、記憶素子における消去速度の低下を抑制することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、温度が８５０℃程度の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べて、同等かそれ以上の膜質を得られるため、記憶素子の信頼性が向上する。
【０１１７】
さらに、内燃方式の熱酸化によりトンネル絶縁膜３９を形成すると、制御ゲート電極３１Ａのゲート酸化膜である第２の熱酸化膜２８にバーズビークが発生しにくくなり、ゲート酸化膜の膜厚をほぼ均一に形成できるという知見をも得ている。これにより、記憶素子における書き込み速度の向上及び駆動電流が増加して、記憶素子の動作性能が向上する。
【０１１８】
また、駆動電流が増加すると、活性領域における制御ゲート電極３１Ａの幅方向の寸法を小さくすることが可能となり、さらなる微細化に対応できるようになる。
【０１１９】
また、内燃方式の熱酸化を用いると、制御ゲート電極３１Ａの側面の下部に発生するバーズビークをも抑制できるため、容量絶縁膜となる保護絶縁膜３６の膜厚をもほぼ均一に形成できるので、制御ゲート電極３１Ａと浮遊ゲート電極４０Ｂとの間の容量結合比が小さくなることがなく、記憶素子の書き込み速度及び消去速度が速くなる。
【０１２０】
さらに、内燃方式の熱酸化によりトンネル絶縁膜３９を形成すると、図１５に示したように、保護絶縁膜１４の外側に位置するシリコン窒化膜の露出面が酸化されてシリコン酸化膜１４ａが形成されるため、浮遊ゲート電極１５に蓄積された電子の放出を抑制する効果が向上するので、記憶素子の信頼性が向上する。
【０１２１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０１２２】
図１６は第２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図１６において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１２３】
第２の実施形態に係る保護絶縁膜１４Ａは、シリコン酸化膜の単層により構成されていることを特徴とする。
【０１２４】
続いて、第２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図１７（ａ）〜図１７（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図１７において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０１２５】
まず、図１７（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０１２６】
次に、図１７（ｂ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０１２７】
次に、図１７（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって膜厚が約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４を堆積する。
【０１２８】
次に、図１７（ｄ）に示すように、ＣＶＤ法により、第２のシリコン酸化膜３４の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０１２９】
次に、図１７（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０１３０】
次に、図１７（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０１３１】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０１３２】
次に、図１７（ｇ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図１７（ｈ）に示すように、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。このとき、制御ゲート電極３１Ａの側面にも熱酸化膜が形成されて保護絶縁膜３６の膜厚が大きくなる。なお、ここでは、保護絶縁膜３６とトンネル絶縁膜３９とが共にシリコン酸化膜であるため、両者間の熱的なストレスは小さい。
【０１３３】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０１３４】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０１３５】
なお、第２の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０１３６】
以上説明したように、第２の実施形態によると、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０１３７】
また、図１７（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０１３８】
その上、第２の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０１３９】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【０１４０】
図１８は第２実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図１８において、図１６に示す構成部材と同一の構成部材には同一の符号を付している。
【０１４１】
本変形例に係るトンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、制御ゲート電極１３の側部に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１３ａが形成されていることを特徴とする。
【０１４２】
以下、トンネル絶縁膜１６及びシリコン酸化膜１３ａの成膜方法の具体例を説明する。
【０１４３】
例えば、図１７（ｈ）に示す第２の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、制御ゲート電極３１Ａの側部も同時に熱酸化されて、図１８に示すトンネル絶縁膜１６及びシリコン酸化膜１３ａが形成される。
【０１４４】
本変形例によると、第２の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、温度が８５０℃程度の通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０１４５】
その上、内燃方式の熱酸化法を用いると、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制されるため、ゲート酸化膜の膜厚及び容量絶縁膜となる保護絶縁膜３６の膜厚をほぼ均一に形成することができる。
【０１４６】
また、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、図１８に示すように、制御ゲート電極１３の側部に緻密なシリコン酸化膜１３ａが形成されるので、浮遊ゲート電極１５に蓄積された電子の放出が抑制され、記憶素子の信頼性が向上する。
【０１４７】
なお、本変形例において、保護絶縁膜１４Ａの下部は基板面方向に張り出す張り出し部を有しているが、該張り出し部を有さない構造であっても良い。張り出し部を除去することにより、書き込み動作時及び消去動作時における張り出し部への電子又はホールのトラップが抑制されるため、書き込み動作又は消去動作の回数の増加による記憶素子の劣化を大幅に低減することができる。
【０１４８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０１４９】
図１９は第３の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図１９において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１５０】
第３の実施形態に係る保護絶縁膜１４は、シリコン酸化膜及びシリコン窒化膜の積層体からなり、制御ゲート電極１３の浮遊ゲート電極１５と対向する側面にのみ設けられていることを特徴とする。
【０１５１】
続いて、第３の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図２０（ａ）〜図２０（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図２０において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０１５２】
まず、図２０（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０１５３】
次に、図２０（ｂ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０１５４】
次に、図２０（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。
【０１５５】
次に、図２０（ｄ）に示すように、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０１５６】
次に、図２０（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０１５７】
次に、図２０（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングは、ＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０１５８】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０１５９】
次に、図２０（ｇ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、制御ゲート電極３１Ａのソース領域側の上に開口部を有するマスクパターン１３１を用いて、保護絶縁膜３６のうち第３のシリコン窒化膜３５に対してはドライエッチングを行ない、第２のシリコン酸化膜３４に対してはウェットエッチングを行なうことにより、保護絶縁膜３６における制御ゲート電極３１Ａのソース領域側の側面部分を除去する。
【０１６０】
次に、図２０（ｈ）に示すように、マスクパターン１３１を除去した後、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。その後、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０１６１】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０１６２】
なお、第３の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０１６３】
以上説明したように、第３の実施形態によると、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと対向する側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。また、トンネル絶縁膜３９の形成工程において、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂ側の側面が酸化されることがない。
【０１６４】
また、図２０（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０１６５】
その上、第３の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０１６６】
また、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂの反対側の側面上には保護絶縁膜３６が設けられていないため、不揮発性半導体記憶素子の実効チャネル長が短縮される。
【０１６７】
（第３の実施形態の一変形例）
以下、本発明の第３の実施形態の一変形例について図面を参照しながら説明する。
【０１６８】
図２１は第３の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図２１において、図１９に示す構成部材と同一の構成部材には同一の符号を付している。
【０１６９】
浮遊ゲート電極１５との間に設けられた、本変形例に係る保護絶縁膜１４は、制御ゲート電極１３側から順次形成されたシリコン酸化膜及びシリコン窒化膜の積層体により構成されている。
【０１７０】
また、トンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、保護絶縁膜１４におけるシリコン窒化膜の浮遊ゲート電極１５側の表面に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａが形成されていることを特徴とする。
【０１７１】
以下、トンネル絶縁膜１６及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０１７２】
例えば、図２０（ｈ）に示す第３の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、内燃方式による熱酸化は、シリコン窒化膜をも酸化するため、保護絶縁膜３６における外側の第３のシリコン窒化膜３５の露出面が酸化されて、図２１に示すトンネル絶縁膜１６及びシリコン酸化膜１４ａが形成される。
【０１７３】
本変形例によると、第３の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０１７４】
その上、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。これにより、ゲート酸化膜及び容量絶縁膜の各膜厚がほぼ均一となる。
【０１７５】
さらに、内燃方式の熱酸化法を用いると、図２１に示したように、保護絶縁膜１４の外側の面が酸化されてシリコン酸化膜１４ａが形成されるため、浮遊ゲート電極１５に蓄積された電子の放出を抑制する効果が向上するので、記憶素子の信頼性が向上する。
【０１７６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０１７７】
図２２は第２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図２２において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１７８】
第４の実施形態に係る保護絶縁膜１４Ａはシリコン酸化膜の単層からなり、制御ゲート電極１３の浮遊ゲート電極１５と対向する側面にのみ設けられていることを特徴とする。
【０１７９】
続いて、第４の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図２３（ａ）〜図２３（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図２３において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０１８０】
まず、図２３（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０１８１】
次に、図２３（ｂ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０１８２】
次に、図２３（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって膜厚が約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４を堆積する。
【０１８３】
次に、図２３（ｄ）に示すように、ＣＶＤ法により、第２のシリコン酸化膜３４の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０１８４】
次に、図２３（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０１８５】
次に、図２３（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングは、ＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０１８６】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギ続ーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０１８７】
次に、図２３（ｇ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、制御ゲート電極３１Ａのソース領域側の上に開口部を有するマスクパターン１３１を用いて、保護絶縁膜３６における制御ゲート電極３１Ａのソース領域側の側面部分を除去する。
【０１８８】
次に、図２３（ｈ）に示すように、マスクパターン１３１を除去した後、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。このとき、制御ゲート電極３１Ａの両側面に熱酸化膜が形成され、その結果、保護絶縁膜３６の膜厚が大きくなる。なお、ここでは、保護絶縁膜３６とトンネル絶縁膜３９とが共にシリコン酸化膜であるため、両者間の熱的なストレスは小さい。
【０１８９】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０１９０】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０１９１】
なお、第４の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０１９２】
以上説明したように、第４の実施形態によると、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと対向する側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０１９３】
また、図２３（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０１９４】
その上、第４の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０１９５】
また、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂの反対側の側面上には保護絶縁膜３６が設けられていないため、不揮発性半導体記憶素子の実効チャネル長を短縮できる。
【０１９６】
（第４の実施形態の一変形例）
以下、本発明の第４の実施形態の一変形例について図面を参照しながら説明する。
【０１９７】
図２４は第４実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図２４において、図２２に示す構成部材と同一の構成部材には同一の符号を付している。
【０１９８】
本変形例に係るトンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、制御ゲート電極１３の両側部に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１３ａが形成されていることを特徴とする。
【０１９９】
以下、トンネル絶縁膜１６及びシリコン酸化膜１３ａの成膜方法の具体例を説明する。
【０２００】
例えば、図２３（ｈ）に示す第４の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、制御ゲート電極３１Ａの側部も同時に熱酸化されて、図２４に示すトンネル絶縁膜１６及びシリコン酸化膜１３ａが形成される。
【０２０１】
本変形例によると、第４の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。
【０２０２】
その上、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。これにより、ゲート酸化膜及び容量絶縁膜の各膜厚がほぼ均一となる。
【０２０３】
また、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、図２４に示すように、制御ゲート電極１３の側部に緻密なシリコン酸化膜１３ａが形成されるので、浮遊ゲート電極１５に蓄積された電子の放出が抑制され、記憶素子の信頼性が向上する。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０２０４】
なお、本変形例において、保護絶縁膜１４Ａの下部は基板面方向に張り出す張り出し部を有しているが、該張り出し部を有さない構造であっても良い。張り出し部を除去することにより、書き込み動作時及び消去動作時における張り出し部への電子又はホールのトラップが抑制されるため、書き込み動作又は消去動作の回数の増加による記憶素子の劣化を大幅に低減することができる。
【０２０５】
（第５の実施形態）
以下、本発明の第５の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０２０６】
図２５は第５の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図２５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２０７】
第５の実施形態に係る保護絶縁膜１４は、シリコン酸化膜及びシリコン窒化膜の積層体からなり、制御ゲート電極１３における浮遊ゲート電極１５と反対側の側面にのみ設けられていることを特徴とする。
【０２０８】
また、制御ゲート電極１３と浮遊ゲート電極１５との間の容量絶縁膜１６Ｂはトンネル絶縁膜１６Ａと同一の熱酸化膜から構成されている。
【０２０９】
続いて、第５の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図２６（ａ）〜図２６（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図２６において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０２１０】
まず、図２６（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０２１１】
次に、図２６（ｂ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０２１２】
次に、図２６（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。
【０２１３】
次に、図２６（ｄ）に示すように、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０２１４】
次に、図２６（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０２１５】
次に、図２６（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０２１６】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０２１７】
次に、図２６（ｇ）に示すように、気相フッ酸を用いて、サイドウォール３７を除去した後、マスクパターン１１１を用いて、保護絶縁膜３６のうち第３のシリコン窒化膜３５に対してはドライエッチングを行ない、第２のシリコン酸化膜３４に対してはウェットエッチングを行なうことにより、保護絶縁膜３６における制御ゲート電極３１Ａのドレイン領域側の側面部分を除去する。
【０２１８】
次に、図２６（ｈ）に示すように、マスクパターン１１１を除去した後、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上及び制御ゲート電極３１Ａのドレイン領域側の側面上に膜厚が約９ｎｍの熱酸化膜を形成する。この熱酸化膜は半導体基板２１上では後工程で形成される浮遊ゲート電極との間ではトンネル絶縁膜３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲート電極との間では容量絶縁膜３９Ｂとなる。
【０２１９】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９Ａが露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と容量絶縁膜３９Ｂを介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９Ａを介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０２２０】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０２２１】
なお、第５の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０２２２】
以上説明したように、第５の実施形態によると、制御ゲート電極３１Ａのソース領域側の側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０２２３】
また、第５の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０２２４】
また、図２６（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０２２５】
その上、トンネル絶縁膜３９Ａと容量絶縁膜３９Ｂとは同一の工程で形成されるため工程を簡略化できる上に、両者にほぼ同等の膜厚を得られるため、制御ゲート電極３１Ａと浮遊ゲート電極４０Ｂとの容量結合比を高くできるので、不揮発性半導体記憶素子の動作特性が向上する。
【０２２６】
（第５の実施形態の一変形例）
以下、本発明の第５の実施形態の一変形例について図面を参照しながら説明する。
【０２２７】
図２７は第５の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図２７において、図２５に示す構成部材と同一の構成部材には同一の符号を付している。
【０２２８】
浮遊ゲート電極１５と反対側の側面上に設けられた、本変形例に係る保護絶縁膜１４は、制御ゲート電極１３側から順次形成されたシリコン酸化膜及びシリコン窒化膜の積層体により構成されている。
【０２２９】
また、トンネル絶縁膜１６Ａは内燃方式のパイロジェニック酸化により形成され、且つ、保護絶縁膜１４のシリコン窒化膜におけるシリコン酸化膜と反対側の側面に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａが形成されていることを特徴とする。
【０２３０】
以下、トンネル絶縁膜１６Ａ及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０２３１】
例えば、図２６（ｈ）に示す第５の実施形態におけるトンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂの成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍの熱酸化膜を形成する。この熱酸化膜は、半導体基板２１と浮遊ゲート電極との間ではトンネル絶縁膜３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲート電極との間では容量絶縁膜３９Ｂとなる。このとき、内燃方式による熱酸化は、シリコン窒化膜をも酸化するため、保護絶縁膜３６の外側の第３のシリコン窒化膜３５の露出面が酸化されて、図２７に示すトンネル絶縁膜１６Ａ及びシリコン酸化膜１４ａが形成される。
【０２３２】
本変形例によると、第５の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９Ａを形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９Ａの膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂは、通常の酸素雰囲気で形成された熱酸化膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０２３３】
その上、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。これにより、ゲート酸化膜及び容量絶縁膜３９Ｂの各膜厚がほぼ均一となる。
【０２３４】
（第６の実施形態）
以下、本発明の第６の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０２３５】
図２８は第６の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図２８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２３６】
第６の実施形態に係る保護絶縁膜１４Ｃは、シリコン酸化膜及びシリコン窒化膜の積層体からなり、その下部が基板面方向に張り出さずに制御ゲート電極１３の両側面にのみ設けられていることを特徴とする。
【０２３７】
続いて、第６の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図２９（ａ）〜図２９（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図２９において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０２３８】
まず、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０２３９】
次に、図２９（ａ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０２４０】
次に、図２９（ｂ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０２４１】
次に、図２９（ｃ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０２４２】
次に、図２９（ｄ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０２４３】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０２４４】
次に、図２９（ｅ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図２９（ｆ）に示すように、異方性エッチングにより、保護絶縁膜３６におけるサイドウォール３７の底面により覆われていた部分を除去する。続いて、図２９（ｇ）に示すように、第２の熱酸化膜２８におけるサイドウォール３７の底面により覆われていた部分をも異方性エッチングにより除去する。
【０２４５】
次に、図２９（ｈ）に示すように、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。
【０２４６】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０２４７】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０２４８】
なお、第６の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０２４９】
以上説明したように、第６の実施形態によると、トンネル絶縁膜３９を形成する工程において、制御ゲート電極３１Ａの側面が第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６に覆われているため、制御ゲート電極３１Ａの側面が酸化されることがない。
【０２５０】
また、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０２５１】
また、図２９（ｃ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０２５２】
また、第６の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０２５３】
（第６の実施形態の一変形例）
以下、本発明の第６の実施形態の一変形例について図面を参照しながら説明する。
【０２５４】
図３０は第６の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図３０において、図２８に示す構成部材と同一の構成部材には同一の符号を付している。
【０２５５】
制御ゲート電極１３の両側面上に設けられた、本変形例に係る保護絶縁膜１４Ｃは、制御ゲート電極１３側から順次形成されたシリコン酸化膜及びシリコン窒化膜の積層体により構成されている。
【０２５６】
また、トンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、保護絶縁膜１４Ｃのシリコン窒化膜におけるシリコン酸化膜と反対側の側面に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａがそれぞれ形成されていることを特徴とする。
【０２５７】
以下、トンネル絶縁膜１６及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０２５８】
例えば、図２９（ｈ）に示す第６の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、内燃方式による熱酸化は、シリコン窒化膜をも酸化するため、保護絶縁膜３６の外側の第３のシリコン窒化膜３５の露出面が酸化されて、図３０に示すンネル絶縁膜１６及びシリコン酸化膜１４ａが形成される。
【０２５９】
本変形例によると、第６の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０２６０】
その上、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。これにより、ゲート酸化膜及び容量絶縁膜の各膜厚がほぼ均一となる。
【０２６１】
さらに、内燃方式の熱酸化法を用いると、図３０に示したように、保護絶縁膜１４Ｃのシリコン窒化膜の外側の面が酸化されてシリコン酸化膜１４ａが形成されるため、浮遊ゲート電極１５に蓄積された電子の放出を抑制する効果が向上するので、記憶素子の信頼性が向上する。
【０２６２】
（第７の実施形態）
以下、本発明の第７の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０２６３】
図３１は第７の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図３１において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２６４】
第７の実施形態に係る保護絶縁膜１４Ｃは、シリコン酸化膜及びシリコン窒化膜の積層体からなり、制御ゲート電極１３の浮遊ゲート電極１５と対向する側面にのみ、その下部が基板面方向に張り出さないように設けられていることを特徴とする。
【０２６５】
続いて、第７の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図３２（ａ）〜図３２（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図３２において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０２６６】
まず、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０２６７】
次に、図３２（ａ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０２６８】
次に、図３２（ｂ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０２６９】
次に、図３２（ｃ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。続いて、半導体基板２１上に、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０２７０】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０２７１】
次に、図３２（ｄ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図３２（ｅ）に示すように、異方性エッチングにより、保護絶縁膜３６におけるサイドウォール３７の底面により覆われていた部分を除去する。続いて、図３２（ｆ）に示すように、第２の熱酸化膜２８におけるサイドウォール３７の底面により覆われていた部分をも異方性エッチングにより除去する。
【０２７２】
次に、図３２（ｇ）に示すように、ソース領域及び制御ゲート電極３１Ａのソース領域側の上に開口部を持つマスクパターン１３２を形成し、形成したマスクパターン１３２を用いて、保護絶縁膜３６のうち、上層の第３のシリコン窒化膜３５に対してはドライエッチングを行ない、下層の第２のシリコン酸化膜３４に対してはウェットエッチングを行なうことにより、保護絶縁膜３６における制御ゲート電極３１Ａのソース領域側の側面部分を除去する。
【０２７３】
次に、図３２（ｈ）に示すように、マスクパターン１３２を除去した後、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。このとき、制御ゲート電極３１Ａのソース領域側の側面に熱酸化膜が形成される。
【０２７４】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０２７５】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０２７６】
なお、第７の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０２７７】
以上説明したように、第７の実施形態によると、トンネル絶縁膜３９を形成する工程において、制御ゲート電極３１Ａの浮遊ゲート電極４０Ｂと対向する側面が第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６に覆われているため、制御ゲート電極３１Ａの側面が酸化されることがない。
【０２７８】
また、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと対向する側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０２７９】
また、図３２（ｃ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０２８０】
また、第７の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０２８１】
また、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂの反対側の側面上には保護絶縁膜３６が設けられていないため、不揮発性半導体記憶素子の実効チャネル長を短縮できる。
【０２８２】
（第７の実施形態の一変形例）
以下、本発明の第７の実施形態の一変形例について図面を参照しながら説明する。
【０２８３】
図３３は第７の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図３３において、図３１に示す構成部材と同一の構成部材には同一の符号を付している。
【０２８４】
制御ゲート電極１３との間に設けられた、本変形例に係る保護絶縁膜１４Ｃは、制御ゲート電極１３側から順次形成されたシリコン酸化膜及びシリコン窒化膜の積層体により形成されている。
【０２８５】
また、トンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、保護絶縁膜１４Ｃにおけるシリコン窒化膜の浮遊ゲート電極１５側の側面に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａが形成されていることを特徴とする。
【０２８６】
以下、トンネル絶縁膜１６及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０２８７】
例えば、図３２（ｈ）に示す第７の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、内燃方式による熱酸化は、シリコン窒化膜をも酸化するため、保護絶縁膜３６における外側の第３のシリコン窒化膜３５の露出面が酸化されて、図３３に示すトンネル絶縁膜１６及びシリコン酸化膜１４ａが形成される。
【０２８８】
本変形例によると、第７の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０２８９】
その上、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。これにより、ゲート酸化膜及び容量絶縁膜の各膜厚がほぼ均一となる。
【０２９０】
さらに、内燃方式の熱酸化法を用いると、図３３に示したように、保護絶縁膜１４Ｃの浮遊ゲート電極１５側の面が酸化されてシリコン酸化膜１４ａが形成されるため、浮遊ゲート電極１５に蓄積された電子の放出を抑制する効果が向上するので、記憶素子の信頼性が向上する。
【０２９１】
（第８の実施形態）
以下、本発明の第８の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０２９２】
図３４は第８の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図３４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２９３】
第８の実施形態に係る保護絶縁膜１４Ｃは、シリコン酸化膜及びシリコン窒化膜の積層体からなり、制御ゲート電極１３における浮遊ゲート電極１５の反対側の側面にのみ且つ基板面方向に張り出さないように設けられていることを特徴とする。
【０２９４】
続いて、第８の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図３５（ａ）〜図３５（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図３５において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０２９５】
まず、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０２９６】
次に、図３５（ａ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０２９７】
次に、図３５（ｂ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０２９８】
次に、図３５（ｃ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０２９９】
続いて、半導体基板２１上に、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０３００】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０３０１】
次に、図３５（ｄ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図３５（ｅ）に示すように、異方性エッチングにより、保護絶縁膜３６におけるサイドウォール３７の底面により覆われていた部分を除去する。続いて、図３５（ｆ）に示すように、第２の熱酸化膜２８におけるサイドウォール３７の底面により覆われていた部分をも異方性エッチングにより除去する。
【０３０２】
次に、図３５（ｇ）に示すように、ドレイン領域及び制御ゲート電極３１Ａのドレイン領域側の上に開口部を持つマスクパターン１３３を形成し、形成したマスクパターン１３３を用いて、保護絶縁膜３６のうち、上層の第３のシリコン窒化膜３５に対してはドライエッチングを行ない、下層の第２のシリコン酸化膜３４に対してはウェットエッチングを行なうことにより、保護絶縁膜３６における制御ゲート電極３１Ａのドレイン領域側の側面部分を除去する。
【０３０３】
次に、図３５（ｈ）に示すように、マスクパターン１３２を除去した後、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上及び制御ゲート電極３１Ａのドレイン領域側の側面上に膜厚が約９ｎｍの熱酸化膜を形成する。この熱酸化膜は半導体基板２１上では後工程で形成される浮遊ゲート電極との間ではトンネル絶縁膜３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲート電極との間では容量絶縁膜３９Ｂとなる。
【０３０４】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９Ａが露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と容量絶縁膜３９Ｂを介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９Ａを介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０３０５】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０３０６】
なお、第８の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０３０７】
以上説明したように、第８の実施形態によると、制御ゲート電極３１Ａのソース領域側の側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０３０８】
また、図３５（ｃ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０３０９】
また、第８の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０３１０】
その上、トンネル絶縁膜３９Ａと容量絶縁膜３９Ｂとは同一の工程で形成されるため工程を簡略化できる上に、両者にほぼ同等の膜厚を得られるため、制御ゲート電極３１Ａと浮遊ゲート電極４０Ｂとの容量結合比を高くできるので、不揮発性半導体記憶素子の動作特性が向上する。
【０３１１】
（第８の実施形態の一変形例）
以下、本発明の第８の実施形態の一変形例について図面を参照しながら説明する。
【０３１２】
図３６は第８の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図３６において、図３４に示す構成部材と同一の構成部材には同一の符号を付している。
【０３１３】
浮遊ゲート電極１５と反対側の側面上に設けられた、本変形例に係る保護絶縁膜１４Ｃは、制御ゲート電極１３側から順次形成されたシリコン酸化膜及びシリコン窒化膜の積層体により構成されている。
【０３１４】
また、トンネル絶縁膜１６Ａ及び容量絶縁膜１６Ｂは内燃方式のパイロジェニック酸化により形成され、且つ、保護絶縁膜１４Ｃのシリコン窒化膜におけるシリコン酸化膜と反対側の側面に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａが形成されていることを特徴とする。
【０３１５】
以下、トンネル絶縁膜１６Ａ及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０３１６】
例えば、図３５（ｈ）に示す第８の実施形態におけるトンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂの成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍの熱酸化膜を形成する。この熱酸化膜は、半導体基板２１と浮遊ゲート電極との間ではトンネル絶縁膜３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲート電極との間では容量絶縁膜３９Ｂとなる。このとき、内燃方式による熱酸化は、シリコン窒化膜をも酸化するため、保護絶縁膜３６の外側の第３のシリコン窒化膜３５の露出面が酸化されて、図３６に示すトンネル絶縁膜１６Ａ及びシリコン酸化膜１４ａが形成される。
【０３１７】
本変形例によると、第８の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９Ａを形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９Ａの膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化により一体に形成されたトンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂは、通常の酸素雰囲気で形成された熱酸化膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０３１８】
その上、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。これにより、ゲート酸化膜及び容量絶縁膜３９Ｂの各膜厚がほぼ均一となる。
【０３１９】
（第９の実施形態）
以下、本発明の第９の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０３２０】
図３７（ａ）は第９の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示し、図３７（ｂ）はその変形例を示している。ここで、図３７（ａ）及び（ｂ）において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０３２１】
図３７（ａ）に示すように、第９の実施形態に係る記憶素子は、シリコン酸化膜及びシリコン窒化膜の積層体から構成され、制御ゲート電極１３における浮遊ゲート電極１５と対向する側面にのみ形成された保護絶縁膜１４Ｃと、制御ゲート電極１３における浮遊ゲート電極１５と反対側の側面にその下部に張出部を持つ保護絶縁膜１４とを有している。
【０３２２】
また、図３７（ｂ）に示すように、一変形例に係る記憶素子は、シリコン酸化膜及びシリコン窒化膜の積層体から構成され、制御ゲート電極１３における浮遊ゲート電極１５と対向する側面にその下部に張出部を持つ保護絶縁膜１４と、制御ゲート電極１３における浮遊ゲート電極１５と反対側の側面にのみ形成された保護絶縁膜１４Ｃとを有している。
【０３２３】
以下、第９の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図３８（ａ）〜図３８（ｇ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図３８において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０３２４】
まず、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０３２５】
次に、図３８（ａ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０３２６】
次に、図３８（ｂ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０３２７】
次に、図３８（ｃ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０３２８】
次に、図３８（ｄ）に示すように、気相フッ酸を用いて、サイドウォール３７を除去した後、図３８（ｅ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及び保護絶縁膜３６を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。このとき、保護絶縁膜３６におけるサイドウォール３７の底面により覆われていた部分及び第２の熱酸化膜２８におけるサイドウォール３７の底面により覆われていた部分の上側部分が除去される。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０３２９】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。ここでは、第２の熱酸化膜２８におけるサイドウォール３７の底面により覆われていた部分がヒ素（Ａｓ）イオンのマスクとなる。
【０３３０】
次に、図３８（ｆ）に示すように、異方性エッチングにより、第２の熱酸化膜２８におけるサイドウォール３７の底面により覆われていた部分を除去する。
【０３３１】
次に、図３８（ｇ）に示すように、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。
【０３３２】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０３３３】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０３３４】
なお、第３の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０３３５】
以上説明したように、第９の実施形態によると、トンネル絶縁膜３９を形成する工程において、制御ゲート電極３１Ａの側面が第２のシリコン酸化膜３４及び第３のシリコン窒化膜３５からなる保護絶縁膜３６に覆われているため、制御ゲート電極３１Ａの側面が酸化されることがない。
【０３３６】
また、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０３３７】
また、第９の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０３３８】
また、図３８（ｃ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０３３９】
なお、図３７（ｂ）に示す一変形例に係る記憶素子は、図３８（ｃ）に示す工程の後に、サイドウォール３７を残して凹部２１ｂを形成し、その後、ソース領域側の保護絶縁膜３６の張出部及び熱酸化膜２８の端部を除去すれば良い。
【０３４０】
また、図３７（ｃ）及び図３７（ｄ）に示すように、トンネル絶縁膜１６を内燃方式のパイロジェニック酸化により形成し、且つ保護絶縁膜１４、１４Ｃの外側部分にも内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａを形成しても良い。
【０３４１】
以下、トンネル絶縁膜１６及びシリコン酸化膜１４ａの成膜方法を具体的に説明する。例えば、図３８（ｇ）に示すトンネル絶縁膜形成工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素と酸素とを導入し、半導体基板２１上で生成される水蒸気によって半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、内燃方式による熱酸化はシリコン窒化膜をも酸化するため、保護絶縁膜３６における外側に位置する第３のシリコン窒化膜３５の露出面が酸化されて、図３７（ｃ）又は図３７（ｄ）に示すトンネル絶縁膜１６及びシリコン酸化膜１４ａが形成される。
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０３４２】
図３９は第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図３９において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０３４３】
第１０の実施形態は、制御ゲート電極１３の両側面上に設けられた単層の窒化シリコンからなる保護絶縁膜１４Ａを有し、制御ゲート電極１３はその側部に内燃方式のパイロジェニック酸化により形成されたシリコン酸化膜１３ｂを有していることを特徴とする。
【０３４４】
続いて、第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図４０（ａ）〜図４０（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図４０において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０３４５】
まず、図４０（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０３４６】
次に、図４０（ｂ）に示すように、マスクパターン１０９を除去した後、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって制御ゲート電極３１Ａを熱酸化することにより、制御ゲート電極３１Ａの側部に、膜厚が約５ｎｍ〜１５ｎｍのシリコン酸化膜３１ｂを形成する。続いて、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０３４７】
次に、図４０（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって膜厚が約５ｎｍ〜１５ｎｍの第３のシリコン窒化膜３５を堆積する。
【０３４８】
次に、図４０（ｄ）に示すように、ＣＶＤ法により、第３のシリコン窒化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０３４９】
次に、図４０（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第３のシリコン窒化膜３５及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第３のシリコン窒化膜３５からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０３５０】
次に、図４０（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０３５１】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０３５２】
次に、図４０（ｇ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図４０（ｈ）に示すように、半導体基板２１を温度が約８５０℃の酸素雰囲気で熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。
【０３５３】
次に、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０３５４】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０３５５】
なお、第１０の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０３５６】
以上説明したように、第１０の実施形態によると、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。
【０３５７】
また、図４０（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０３５８】
その上、第１０の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０３５９】
さらに、制御ゲート電極３１Ａの側部には、内燃方式のパイロジェニック酸化によりシリコン酸化膜３１ｂを形成しているため、ＣＶＤ法によるシリコン酸化膜よりも膜質が緻密となり、浮遊ゲート電極４０Ｂに蓄積された電子の放出を抑制する効果が高くなり、記憶素子の信頼性が向上する。
【０３６０】
なお、第１０の実施形態において、保護絶縁膜３６は制御ゲート電極３１Ａの両側面上に設けられているが、図４１（ａ）に示すように制御ゲート電極３１Ａの浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６は設けなくても良い。また、図４１（ｂ）に示すように、制御ゲート電極３１Ａの浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６の下部の張り出し部のみを除去しても良い。
【０３６１】
また、図４０（ｇ）において、サイドウォール３７を除去した後、さらに、異方性エッチングにより、保護絶縁膜３６及びゲート酸化膜となる第２の絶縁膜２８におけるサイドウォール３７の底面により覆われていた部分を除去して、図４２（ａ）に示す構造としても良い。このとき、図４２（ｂ）に示すように、制御ゲート電極３１Ａの浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６の下部の張り出し部は残しておいてもよい。
【０３６２】
さらには、図４３に示すように、制御ゲート電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６を除去しても良い。
【０３６３】
図４２（ａ）、（ｂ）及び図４３に示す構造とすると、保護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォール３７の底面に覆われていた部分が存在しないため、書き込み動作時及び消去動作時において、保護絶縁膜３６及び第２の絶縁膜２８に対して電子又はホールのトラップが抑制される。その結果、記憶素子に対して書き込み動作及び消去動作を繰り返すことによって該記憶素子の動作特性が劣化することを防止できる。
【０３６４】
（第１０の実施形態の一変形例）
以下、本発明の第１０の実施形態の一変形例について図面を参照しながら説明する。
【０３６５】
図４４は第１０の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図４４において、図３９に示す構成部材と同一の構成部材には同一の符号を付している。
【０３６６】
本変形例に係るトンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、保護絶縁膜１４Ａにおける制御ゲート電極１３と反対側の表面に、内燃方式のパイロジェニック酸化によるシリコン酸化膜１４ａがそれぞれ形成されていることを特徴とする。
【０３６７】
以下、トンネル絶縁膜１６及びシリコン酸化膜１４ａの成膜方法の具体例を説明する。
【０３６８】
例えば、図４０（ｈ）に示す第１０の実施形態におけるトンネル絶縁膜３９の成膜工程において、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、窒化シリコンからなる保護絶縁膜３６の露出面も同時に熱酸化されて、図４４に示すトンネル絶縁膜１６及びシリコン酸化膜１４ａが形成される。
【０３６９】
本変形例によると、第１０の実施形態と同様の効果を得られる上に、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０３７０】
その上、内燃方式の熱酸化法を用いると、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制されるため、ゲート酸化膜の膜厚及び容量絶縁膜となる保護絶縁膜３６の膜厚をほぼ均一に形成することができる。
【０３７１】
さらに、内燃方式の熱酸化法を用いると、図４４に示したように、保護絶縁膜１４Ａのシリコン窒化膜における外側の面が酸化されてシリコン酸化膜１４ａが形成されるため、浮遊ゲート電極１５に蓄積された電子の放出を抑制する効果が向上するので、記憶素子の信頼性が向上する。
【０３７２】
なお、本変形例において、保護絶縁膜３６は制御ゲート電極３１Ａの両側面上に設けられているが、図４５に示すように制御ゲート電極３１Ａの浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６は設けなくてもよい。ここでは、保護絶縁膜３６に形成されたシリコン酸化膜３６ａを図４４のシリコン酸化膜１４ａと対応させている。
【０３７３】
また、保護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォール３７の底面により覆われていた部分を除去して、図４６に示す構造としても良い。
【０３７４】
さらには、図４７に示すように、制御ゲート電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６を除去しても良い。
【０３７５】
図４６及び図４７に示す構造とすると、保護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォール３７の底面に覆われていた部分が存在しないため、書き込み動作時及び消去動作時において、保護絶縁膜３６及び第２の絶縁膜２８に対して電子又はホールのトラップが抑制される。その結果、記憶素子に対して書き込み動作及び消去動作を繰り返すことによって該記憶素子の動作特性が劣化することを防止できる。
【０３７６】
なお、制御ゲート電極３１Ａの両側面上に設けられた保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６の張り出し部のみを除去しても良く、逆に、浮遊ゲート電極４０Ｂと対向する側に位置する保護絶縁膜３６の張り出し部のみを除去しても良い。
【０３７７】
（第１１の実施形態）
以下、本発明の第１１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０３７８】
図４８は第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図４８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０３７９】
第１１の実施形態に係る保護絶縁膜１４は、制御ゲート電極１３の両側面上に形成され、該制御ゲート電極１３側から順次形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層の積層体により構成されていることを特徴とし、また、トンネル絶縁膜１６が内燃方式によるパイロジェニック酸化により形成されていることを特徴とする。
【０３８０】
続いて、第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図４９（ａ）〜図４９（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図４９において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０３８１】
まず、図４９（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０３８２】
次に、図４９（ｂ）に示すように、マスクパターン１０９を除去した後、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０３８３】
次に、図４９（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４、第３のシリコン窒化膜３５及び第４のシリコン酸化膜５１を順次堆積する。
【０３８４】
次に、図４９（ｄ）に示すように、ＣＶＤ法により、第４のシリコン酸化膜５１の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０３８５】
次に、図４９（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第４のシリコン酸化膜５１、第３のシリコン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第２のシリコン酸化膜３４、第３のシリコン窒化膜３５及び第４のシリコン酸化膜５１からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０３８６】
次に、図４９（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングは、ＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０３８７】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０３８８】
次に、図４９（ｇ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図４９（ｈ）に示すように、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、保護絶縁膜３６の露出面は第４のシリコン酸化膜５１により覆われているため、内燃方式の熱酸化による保護絶縁膜３６の第３のシリコン窒化膜３５の酸化を防止することができ、保護絶縁膜３６のシリコン窒化膜をシリコン酸化膜で挟んでなるＯＮＯ膜の膜構造が崩れることがない。
【０３８９】
その後、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０３９０】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０３９１】
なお、第１１の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０３９２】
以上説明したように、第１１の実施形態によると、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。また、トンネル絶縁膜３９の形成工程において、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂ側の側面が酸化されることがない。
【０３９３】
また、図４９（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０３９４】
また、第１１の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０３９５】
また、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０３９６】
また、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。
【０３９７】
さらに、保護絶縁膜３６の外側に第４のシリコン酸化膜５１を設けているため、第３のシリコン窒化膜３５の酸化が防止されるだけでなく、第４のシリコン酸化膜５１を設けることにより、第３のシリコン窒化膜３５の膜厚の制御性が向上する。その上、保護絶縁膜３６が３層構造であるため、浮遊ゲート電極４０Ｂに蓄積された電子の放出を抑制でき、記憶素子の信頼性が向上する。
【０３９８】
なお、第１１の実施形態において、保護絶縁膜３６は制御ゲート電極３１Ａの両側面上に設けられているが、図５０に示すように制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６は設けなくてもよい。この場合には、内燃方式の熱酸化によるトンネル絶縁膜３９を形成する際に、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと反対側の側部にシリコン酸化膜３１ａが形成される。
【０３９９】
また、図４９（ｇ）において、サイドウォール３７を除去した後、さらに、異方性エッチングにより、保護絶縁膜３６及びゲート酸化膜となる第２の絶縁膜２８におけるサイドウォール３７の底面により覆われていた部分を除去して、図５１に示す構造としても良い。
【０４００】
さらには、図５２に示すように、制御ゲート電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６を除去しても良い。
【０４０１】
図５１及び図５２に示す構造とすると、保護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォール３７の底面に覆われていた部分が存在しないため、書き込み動作時及び消去動作時において、保護絶縁膜３６及び第２の絶縁膜２８に対して電子又はホールのトラップが抑制される。その結果、記憶素子に対して書き込み動作及び消去動作を繰り返すことによって該記憶素子の動作特性が劣化することを防止できる。
【０４０２】
なお、制御ゲート電極３１Ａの両側面上に設けられた保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６の張り出し部のみを除去しても良く、逆に、浮遊ゲート電極４０Ｂと対向する側に位置する保護絶縁膜３６の張り出し部のみを除去しても良い。
【０４０３】
（第１２の実施形態）
以下、本発明の第１２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０４０４】
図５３は第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の断面構成を示している。図５３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０４０５】
第１２の実施形態に係る保護絶縁膜１４は、制御ゲート電極１３の両側面上に該制御ゲート電極１３側から順次形成されたシリコン窒化膜及びシリコン酸化膜の積層体により構成されている。
【０４０６】
また、トンネル絶縁膜１６は内燃方式のパイロジェニック酸化により形成され、且つ、制御ゲート電極１３は、その側部に内燃方式のパイロジェニック酸化によるシリコン酸化膜１３ｂが形成されていることを特徴とする。
【０４０７】
続いて、第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を図５４（ａ）〜図５４（ｈ）に基づいて説明する。なお、（１）素子分離領域の形成、（２）ウェル領域の形成、（３）ゲート酸化膜の形成及び（５）周辺回路形成領域の素子形成の各工程は第１の実施形態と同様である。また、図５４において、第１の実施形態と同一の構成部材には同一の符号を付している。
【０４０８】
まず、図５４（ａ）に示すように、第２のシリコン窒化膜３２の上に、記憶素子の制御ゲート電極形成用パターンであるマスクパターン１０９を用いて、第２のシリコン窒化膜３２に対するドライエッチングと、多結晶シリコン膜３１に対するドライエッチングとを行なって、上面が第２のシリコン窒化膜３２により覆われたｎ型の多結晶シリコン膜からなる制御ゲート電極３１Ａを形成する。
【０４０９】
次に、図５４（ｂ）に示すように、マスクパターン１０９を除去した後、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって制御ゲート電極３１Ａを熱酸化することにより、制御ゲート電極３１Ａの側部に、膜厚が約５ｎｍ〜１５ｎｍのシリコン酸化膜３１ｂを形成する。続いて、半導体基板２１上に、ドレイン形成領域に開口部を持つマスクパターン１１０を形成し、形成したマスクパターン１１０を用いて、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度のホウ素（Ｂ）イオンを半導体基板２１にイオン注入することにより、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で且つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３を形成する。なお、第２の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじめ、フッ酸によるウェットエッチングで除去しておき、その後、前述した注入条件でホウ素（Ｂ）イオンの注入を行なってもよい。
【０４１０】
次に、図５４（ｃ）に示すように、マスクパターン１１０を除去した後、ＣＶＤ法を用いて半導体基板２１上に第２のシリコン窒化膜３２及び制御ゲート電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ〜１５ｎｍの第３のシリコン窒化膜３５と第４のシリコン酸化膜５１とを順次堆積する。
【０４１１】
次に、図５４（ｄ）に示すように、ＣＶＤ法により、第４のシリコン酸化膜５１の上に全面にわたって膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａを堆積する。
【０４１２】
次に、図５４（ｅ）に示すように、堆積したＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行ない、さらに、第４のシリコン酸化膜５１、第３のシリコン窒化膜３５及び第２の熱酸化膜２８を除去して半導体基板２１を露出させることにより、制御ゲート電極３１Ａの側面上に、第３のシリコン窒化膜３５及び第４のシリコン酸化膜５１からなる保護絶縁膜３６を介在させたサイドウォール３７を形成する。
【０４１３】
次に、図５４（ｆ）に示すように、ドレイン領域の上に開口部を持つマスクパターン１１１を形成し、形成したマスクパターン１１１、制御ゲート３１Ａ及びサイドウォール３７を用いて、反応イオン性ドライエッチング（ＲＩＥ）法により、半導体基板２１の上部に対してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。なお、このエッチングはＲＩＥ法に代えてＣＤＥ法により行なってもよい。
【０４１４】
続いて、マスクパターン１１１を用いて、注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、第１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を形成する。さらに、マスクパターン１１１を用いて、注入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０12〜１×１０14ｃｍ-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入して、表面近傍の不純物濃度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３８を形成する。
【０４１５】
次に、図５４（ｇ）に示すように、マスクパターン１１１を除去し、さらに気相フッ酸を用いてサイドウォール３７を除去した後、図５４（ｈ）に示すように、急速熱酸化装置を用いて、温度が９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素ガスとを導入し、半導体基板２１上で生成される水蒸気によって該半導体基板２１を熱酸化することにより、半導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形成する。このとき、保護絶縁膜３６の露出面は第４のシリコン酸化膜５１により覆われているため、内燃方式の熱酸化による保護絶縁膜３６の第３のシリコン窒化膜３５の酸化を防止することができ、制御ゲート電極３１Ａの側部のシリコン酸化膜３１ｂ、保護絶縁膜３６の第３のシリコン窒化膜３５及び第４のシリコン酸化膜５１からなるＯＮＯ膜の膜構造が崩れることがない。
【０４１６】
その後、ＣＶＤ法により、半導体基板２１上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成する。続いて、ドレイン領域の上に開口部を持つマスクパターンを用いて、ＤＰ膜に対して異方性ドライエッチングによるエッチバックを行なって、制御ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が露出した時点でエッチングを停止して、制御ゲート電極３１Ａのドレイン領域側の側面上に高さが制御ゲート電極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部を跨ぐように形成する。その後、サイドウォール状ＤＰ膜をマスクするマスクパターンを用いたドライエッチングにより、サイドウォール状ＤＰ膜から、記憶素子ごとに分離され、さらに制御ゲート電極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介して容量結合し且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂを自己整合的に形成する。
【０４１７】
次に、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注入ドーズ量が５×１０13〜１×１０14ｃｍ-2程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン注入し、これにより、半導体基板２１の表面近傍のヒ素の不純物濃度が５×１０19ｃｍ-3〜１×１０21ｃｍ-3と程度のソース領域４２及びドレイン領域４３を形成する。
【０４１８】
なお、第１２の実施形態においては、半導体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂに高効率で注入されるように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けているが、段差部を設けない構成であってもよい。
【０４１９】
以上説明したように、第１２の実施形態によると、制御ゲート電極３１Ａの両側面が保護絶縁膜３６により覆われているため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチングによるダメージを防止できる。また、トンネル絶縁膜３９の形成工程において、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂ側の側面が酸化されることがない。
【０４２０】
また、図５４（ｅ）に示すように、制御ゲート電極３１ＡのＢＰＳＧからなるサイドウォール３７は、その底面が保護絶縁膜３６上にあり、直接に半導体基板２１と接していないため、後工程で除去する際に半導体基板２１の基板面がダメージを受けることがないので、記憶素子としての動作が安定する。
【０４２１】
また、第１２の実施形態においても、周辺回路形成領域の各素子は記憶素子の形成工程よりも後に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂがエッチングダメージを受けることがない。
【０４２２】
また、内燃方式の熱酸化によりトンネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３８における増速酸化が抑制されるので、該トンネル絶縁膜３９の膜厚をほぼ均一に形成することができる。また、内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質を得ることができる。
【０４２３】
また、ゲート酸化膜である第２の熱酸化膜２８に対するバーズビークの発生、及び制御ゲート電極３１Ａの側面の下部に対するバーズビークの発生が抑制される。
【０４２４】
さらに、保護絶縁膜３６の外側に第４のシリコン酸化膜５１を設けているため、第３のシリコン窒化膜３５の酸化が防止されるだけでなく、第４のシリコン酸化膜５１を設けることにより、第３のシリコン窒化膜３５の膜厚の制御性が向上する。その上、保護絶縁膜３６と制御ゲート電極３１Ａの側部のシリコン酸化膜３１ｂ、とを併せて３層構造であるため、浮遊ゲート電極４０Ｂに蓄積された電子の放出を抑制でき、記憶素子の信頼性が向上する。
【０４２５】
なお、第１２の実施形態において、保護絶縁膜３６は制御ゲート電極３１Ａの両側面上に設けられているが、図５５に示すように制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６は設けなくてもよい。この場合には、内燃方式の熱酸化によるトンネル絶縁膜３９を形成する際に、制御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと反対側の側部にシリコン酸化膜３１ａが形成される。
【０４２６】
また、図５４（ｇ）において、サイドウォール３７を除去した後、さらに、異方性エッチングにより、保護絶縁膜３６及びゲート酸化膜となる第２の絶縁膜２８におけるサイドウォール３７の底面により覆われていた部分を除去して、図５６に示す構造としても良い。
【０４２７】
さらには、図５７に示すように、制御ゲート電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６を除去しても良い。
【０４２８】
図５６及び図５７に示す構造とすると、保護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォール３７の底面に覆われていた部分が存在しないため、書き込み動作時及び消去動作時において、保護絶縁膜３６及び第２の絶縁膜２８に対して電子又はホールのトラップが抑制される。その結果、記憶素子に対して書き込み動作及び消去動作を繰り返すことによって該記憶素子の動作特性が劣化することを防止できる。
【０４２９】
なお、制御ゲート電極３１Ａの両側面上に設けられた保護絶縁膜３６のうち浮遊ゲート電極４０Ｂと反対側に位置する保護絶縁膜３６の張り出し部のみを除去しても良く、逆に、浮遊ゲート電極４０Ｂと対向する側に位置する保護絶縁膜３６の張り出し部のみを除去しても良い。
【産業上の利用可能性】
【０４３０】
本発明に係る不揮発性半導体記憶装置は、制御ゲート電極が浮遊ゲート電極の形成時にその形状が損なわれにくくなるため、不揮発性半導体記憶装置のメモリセルを確実に形成することができ、特に、記憶素子と該記憶素子と入出力等を行なう周辺回路とを同一の半導体基板上に形成する不揮発性半導体記憶装置等に有用である。
【図面の簡単な説明】
【０４３１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図９】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１５】本発明の第１の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図１６】本発明の第２の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図１７】（ａ）〜（ｈ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図１８】本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図１９】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２０】（ａ）〜（ｈ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図２１】本発明の第３の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２２】本発明の第４の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２３】（ａ）〜（ｈ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図２４】本発明の第４の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２５】本発明の第５の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２６】（ａ）〜（ｈ）は本発明の第５の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図２７】本発明の第５の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２８】本発明の第６の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図２９】（ａ）〜（ｈ）は本発明の第６の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図３０】本発明の第６の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図３１】本発明の第７の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図３２】（ａ）〜（ｈ）は本発明の第７の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図３３】本発明の第７の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図３４】本発明の第８の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図３５】（ａ）〜（ｈ）は本発明の第８の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図３６】本発明の第８の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図３７】（ａ）は本発明の第９の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【０４３２】
（ｂ）〜（ｄ）は本発明の第９の実施形態の変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図３８】（ａ）〜（ｇ）は本発明の第９の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図３９】本発明の第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図４０】（ａ）〜（ｈ）は本発明の第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図４１】（ａ）及び（ｂ）は本発明の第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図４２】（ａ）及び（ｂ）は本発明の第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図４３】本発明の第１０の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図４４】本発明の第１０の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図４５】本発明の第１０の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図４６】本発明の第１０の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図４７】本発明の第１０の実施形態の一変形例に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図４８】本発明の第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図４９】（ａ）〜（ｈ）は本発明の第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図５０】本発明の第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図５１】本発明の第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図５２】本発明の第１１の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図５３】本発明の第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子を示す構成断面図である。
【図５４】（ａ）〜（ｈ）は本発明の第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【図５５】本発明の第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図５６】本発明の第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図５７】本発明の第１２の実施形態に係る不揮発性半導体記憶装置の一記憶素子の他の例を示す構成断面図である。
【図５８】（ａ）〜（ｈ）は従来のスプリットゲート型のＦＥＥＰＲＯＭ装置の一記憶素子の製造方法を示す工程順の構成断面図である。
【符号の説明】
【０４３３】
１        記憶回路形成領域
２        周辺回路形成領域
３        記憶素子部
４        低電圧ｎ型チャネルトランジスタ部
５        低電圧ｐ型チャネルトランジスタ部
６        高電圧ｎ型チャネルトランジスタ部
７        高電圧ｐ型チャネルトランジスタ部
８        抵抗素子部
９        容量素子部
１１      半導体基板
１１ａ    ソース領域
１１ｂ    ドレイン領域
１２      ゲート酸化膜
１３      制御ゲート電極
１３ａ    シリコン酸化膜
１３ｂ    シリコン酸化膜
１４      保護絶縁膜（単層又は積層）
１４Ａ    保護絶縁膜（単層）
１４Ｃ    保護絶縁膜（積層）
１４ａ    シリコン酸化膜
１５      浮遊ゲート電極
１６      トンネル絶縁膜
１６Ａ    トンネル絶縁膜
１６Ｂ    容量絶縁膜
２１      半導体基板
２１ａ    素子分離溝
２１ｂ    凹部
２２      第１の熱酸化膜
２３      第１のシリコン窒化膜
２４Ａ    第１のシリコン酸化膜
２４Ｂ    素子分離領域
２５      深いｎ型ウェル領域
２６      ｎ型ウェル領域
２７      ｐ型ウェル領域
２８      第２の熱酸化膜
２９      第３の熱酸化膜
３０      第４の熱酸化膜
３１      多結晶シリコン膜
３１Ａ    制御ゲート電極
３１ｂ    シリコン酸化膜
３１Ｂ    ゲート電極
３２      第２のシリコン窒化膜
３３      第１の低濃度ｐ型不純物拡散領域
３４      第２のシリコン酸化膜
３５      第３のシリコン窒化膜
３６      保護絶縁膜
３６ａ    シリコン酸化膜
３７      サイドウォール
３７Ａ    ＢＰＳＧ膜
３８      低濃度ｎ型不純物拡散領域
３９      トンネル絶縁膜
３９Ａ    トンネル絶縁膜
３９Ｂ    容量絶縁膜
４０      多結晶シリコン（ＤＰ）膜
４０Ａ    サイドウォール状ＤＰ膜
４０Ｂ    浮遊ゲート電極
４１      保護酸化膜
４２      ソース領域
４３      ドレイン領域
４４      ｎ型ＬＤＤ領域
４５      ｐ型ＬＤＤ領域
４６      サイドウォールスペーサ
４７      ｐ型ソースドレイン領域
４８      ｎ型ソースドレイン領域
４９      第３のシリコン酸化膜
５０      コバルトシリサイド領域
５１      第４のシリコン酸化膜
１０１〜１２４  マスクパターン
１３１    マスクパターン
【図１】
2006140518.tif 000003
【図２】
2006140518.tif 000004
【図３】
2006140518.tif 000005
【図４】
2006140518.tif 000006
【図５】
2006140518.tif 000007
【図６】
2006140518.tif 000008
【図７】
2006140518.tif 000009
【図８】
2006140518.tif 000010
【図９】
2006140518.tif 000011
【図１０】
2006140518.tif 000012
【図１１】
2006140518.tif 000013
【図１２】
2006140518.tif 000014
【図１３】
2006140518.tif 000015
【図１４】
2006140518.tif 000016
【図１５】
2006140518.tif 000017
【図１６】
2006140518.tif 000018
【図１７】
2006140518.tif 000019
【図１８】
2006140518.tif 000020
【図１９】
2006140518.tif 000021
【図２０】
2006140518.tif 000022
【図２１】
2006140518.tif 000023
【図２２】
2006140518.tif 000024
【図２３】
2006140518.tif 000025
【図２４】
2006140518.tif 000026
【図２５】
2006140518.tif 000027
【図２６】
2006140518.tif 000028
【図２７】
2006140518.tif 000029
【図２８】
2006140518.tif 000030
【図２９】
2006140518.tif 000031
【図３０】
2006140518.tif 000032
【図３１】
2006140518.tif 000033
【図３２】
2006140518.tif 000034
【図３３】
2006140518.tif 000035
【図３４】
2006140518.tif 000036
【図３５】
2006140518.tif 000037
【図３６】
2006140518.tif 000038
【図３７】
2006140518.tif 000039
【図３８】
2006140518.tif 000040
【図３９】
2006140518.tif 000041
【図４０】
2006140518.tif 000042
【図４１】
2006140518.tif 000043
【図４２】
2006140518.tif 000044
【図４３】
2006140518.tif 000045
【図４４】
2006140518.tif 000046
【図４５】
2006140518.tif 000047
【図４６】
2006140518.tif 000048
【図４７】
2006140518.tif 000049
【図４８】
2006140518.tif 000050
【図４９】
2006140518.tif 000051
【図５０】
2006140518.tif 000052
【図５１】
2006140518.tif 000053
【図５２】
2006140518.tif 000054
【図５３】
2006140518.tif 000055
【図５４】
2006140518.tif 000056
【図５５】
2006140518.tif 000057
【図５６】
2006140518.tif 000058
【図５７】
2006140518.tif 000059
【図５８】
2006140518.tif 000060