(57)【要約】【課題】複数の子機から親機へ同時に同一の返信信号が返信される場合に返信信号の誤認識を回避して不具合の発生を防ぐ。【解決手段】各中継増幅機Ｔ１〜Ｔ４が通信信号（伝送信号や返信信号）に含まれる内容に応じて通信信号を構成する少なくとも一部のパルスのパルス幅を所定の幅まで短くするようにしている。したがって、中継増幅機Ｔ１〜Ｔ４から見て信号線Ｌｓの親機Ｍと反対側に接続されている子機Ｓ７，…，Ｓ１１，…が、信号線Ｌｓの親機Ｍ側に接続されている子機Ｓ１，…よりも早いタイミングで通信信号を送信することが可能である。故に、親機Ｍに到達した時点における各子機Ｓ１〜Ｓ１６からの通信信号が遅延時間Ｄｂを相殺した形で重複されるために親機Ｍにおいては子機Ｓ１〜Ｓ１６からの通信信号のデータの内容を正しく識別することができる。【選択図】        図１
2006067601.tif 000002
【特許請求の範囲】
【請求項１】
個別のアドレスを有する複数の子機を信号線を介して親機に直接接続するか、又は信号線を伝送する通信信号を増幅する中継増幅機を介して接続し、親機は、子機からの要求に応じて子機とのコネクションを確立して通信を行うとともに、親機と各子機との間でパルス幅変調によってデータを通信する通信システムにおいて、中継増幅機は、通信信号に含まれる内容に応じて通信信号を構成する少なくとも一部のパルスのパルス幅を所定の幅まで短くする手段を備えたことを特徴とする通信システム。
【請求項２】
中継増幅機は、各子機が自機から見て信号線の親機側に接続されているか親機と反対側に接続されているかを区別する手段と、自機から見て親機と反対側の信号線に接続された子機から送信される通信信号を構成するパルスのパルス幅を、パルスの後端から所定幅だけ短くして親機側の信号線に送出する手段とを備えたことを特徴とする請求項１記載の通信システム。
【請求項３】
親機は、子機から受信した通信信号が正当であるか否かを判断し、通信信号が不当な場合に子機に対して通信信号の再送信を要求してなり、中継増幅機は、各子機の親機に対する通信信号の再送信回数を記憶する記憶手段と、親機から各子機への再送信要求を検知する再送信要求検知手段と、再送信要求検知手段が再送信要求を検知すると記憶手段に記憶した再送信回数に比例してパルスを短くする所定幅を減少する手段とを備えたことを特徴とする請求項２記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１乃至複数の子機を信号線にて親機に直接あるいは中継増幅機を介してバス接続（マルチドロップ接続）してなり、親機と各子機との間で信号線を介して通信を行う通信システムに関するものである。
【背景技術】
【０００２】
従来の通信システムの構成例を図１０に示す。この従来システムでは、親機Ｍに対して２線式の信号線Ｌｓにより複数の子機Ｓをバス接続（マルチドロップ接続）している。また、親機Ｍから子機Ｓまでの距離に比例して信号線Ｌｓの長さが長くなり信号線Ｌｓを伝送する信号の波形が鈍ったり、あるいは信号が減衰して親機Ｍと子機Ｓの間の通信が困難になることを避けるため、信号を増幅する中継増幅機Ｔを信号線Ｌｓの途中に接続している。複数の子機Ｓには個別にアドレスが設定され、親機Ｍはそれらのアドレスを用いて各子機Ｓを個別に認識する。この通信システムは、例えば何れかの子機Ｓにて制御対象とその制御内容を親機Ｍに送信し、親機Ｍが制御内容に沿って制御対象を制御する処理を実行するものである。
【０００３】
子機Ｓは、図１１に示すように親機Ｍからの送信信号の受信と返信信号の送出を行なう信号送受信回路１と、使用者から制御内容と制御対象のアドレスの入力を受けるための制御内容入力回路２と、制御内容入力回路２からの入力内容に応じた親機Ｍへの返信信号を作成して信号送受信回路１へ送出する信号変換処理部３とを備える。また中継増幅機Ｔは、図１２に示すように親機Ｍからの送信信号の受信と子機Ｓからの返信信号の増幅送出を行なう１次側信号送受信回路１１と、子機Ｓからの返信信号の受信と親機Ｍからの送信信号の増幅送出を行なう２次側信号送受信回路１２と、１次側信号送受信回路１１で受信した親機Ｍからの送信信号のフォーマットが正規のものであるか否かを判断し、正規のものであれば２次側信号送受信回路１２に送信信号を送出する送信信号フォーマット判断処理部１３と、２次側信号送受信回路１２で受信した子機Ｓからの返信信号のフォーマットが正規のものであるか否かを判断し、正規のものであれば１次側信号送受信回路１１に返信信号を送出する返信信号フォーマット判断処理部１４とを備えている。
【０００４】
一方図示は省略しているが、親機ＭはＣＰＵや信号送受信回路等のハードウェアを具備し、上記ＣＰＵにおいては、子機Ｓから受信した返信信号のパルス幅を測定し、返信信号が正当であるか否かを判断する処理、返信信号が正当な場合に返信信号の内容を解釈する処理、返信信号の解釈結果に基づいて返信を行なった子機Ｓの探索ポーリングを行なう処理、返信信号の解釈結果に基づいて制御内容に応じた制御を行なう処理、返信信号が不当な場合に返信信号の再送信を要求する処理を実行するものである。
【０００５】
上記従来例の動作を簡単に説明する。親機Ｍは信号線Ｌｓに対して、所定のフォーマットの伝送信号を送出する。この伝送信号は、例えば、図１３に示すように信号送出開始を示すスタートパルス、子機Ｓを格別に呼び出すためのアドレスデータ、伝送信号の制御内容（モード）を示すモードデータ、親機Ｍによって子機Ｓを制御したりあるいは制御対象を制御するための制御データ、伝送誤りを検出するためのチェックサムデータ、子機Ｓからの返信信号を受信するタイムスロットである返信信号待機期間、信号送出終了を示すエンドパルスよりなる双極性の時分割多重信号であり、パルス幅変調によってデータが伝送されるようになっている。各子機Ｓでは、信号線Ｌｓを介して受信した伝送信号により伝送されたアドレスデータが自己のアドレスに一致すると、伝送信号から制御データを取り込むとともに、伝送信号の返信信号待機期間に信号線Ｌｓを適当な低インピーダンスを介して短絡することによる電流モード信号として返信信号を親機Ｍに返信する。
【０００６】
親機Ｍから所望の子機Ｓにデータを伝送する場合には、モードデータを制御モードとし、子機Ｓのアドレスをアドレスデータとする伝送信号を信号線Ｌｓに送出すれば、アドレスデータに一致する子機Ｓが制御データを受け取り、返信信号待機期間に返信信号（返信データ）を返信する。親機Ｍでは送出した制御データと返信信号待機期間に受信した制御データとの関係によって制御データが所望の子機Ｓに伝送されたことを確認することができる。子機Ｓは受け取った制御データに従って制御内容入力回路２で入力された制御内容と制御対象のアドレスのデータを親機Ｍに返信する。あるいは、図示しない子機においては受け取った制御データに従って制御対象を制御内容に応じて制御する。
【０００７】
一方、親機Ｍは常時はモードデータを常時ポーリングモードとしアドレスデータを周期的に変化させる伝送信号を一定時間間隔で送出する常時ポーリングを行っており、子機Ｓが制御内容入力回路２により入力された制御内容と制御対象のアドレスのデータを親機Ｍに伝送しようとするときには、伝送信号の割込信号待機期間（スタートパルス）に同期させて割込信号を発生させる。このとき、子機Ｓでは割込フラグを設定して親機Ｍとの以後の通信に備える。親機Ｍは割込信号を受信すると、割込信号を発生した子機Ｓを探索する探索ポーリングを開始し、モードデータを探索ポーリングモードとした伝送信号を送出する。割込信号を発生した子機Ｓでは、伝送信号のモードデータが探索ポーリングモードとなっている場合、返信信号待機期間に自己のアドレス及び上記データを信号返送期間に親機Ｍに返送する。そして、親機Ｍは割込信号を発生した子機Ｓのアドレスとその制御内容（制御対象のアドレス及び制御内容）を受理すると、割込信号を発生した子機Ｓのアドレスを指定し且つ割込リセットを指示する伝送信号を送信し、子機Ｓの割込フラグをリセットする。
【特許文献１】特開平１０−２００５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上記従来例ではパルス幅変調によってデータを伝送しており、親機Ｍでは子機Ｓからの返信内容を各パルスのパルス幅に基づいて解釈するため、パルス幅が規定範囲であればその伝送信号が正常である判断し、パルス幅が規定範囲を外れる場合に再度同一内容の伝送信号を返信するように子機Ｓに要求する。ここで、中継増幅機Ｔで行われる伝送信号の内部処理によって信号の伝達に遅延が生じる。例えば、親機Ｍからの返信要求に対する子機Ｓからの返信信号に２種類のパルス幅ＴＳ，ＴＬ（ＴＳ＜ＴＬ）のパルスが含まれ、中継増幅機Ｔにおける遅延時間をＤｂとすると、図１４（ａ）に示すように中継増幅機Ｔを介さずに親機Ｍと直接接続されている子機Ｓからの返信信号に対して、中継増幅機Ｔを介して親機Ｍと接続されている子機Ｓからの返信信号には同図（ｂ）に示すように遅延時間Ｄｂによる遅れが生じることになる。ここで、複数の子機Ｓ（例えば、親機Ｍに直接接続された子機Ｓと中継増幅機Ｔを介して親機Ｍに接続された子機Ｓの２つの子機Ｓ）が略同時に割込信号を発生した場合を考える。親機Ｍからの探索ポーリングに対して、割込信号を発生した２つの子機Ｓがそれぞれ自己のアドレスを含む返信信号を親機Ｍに返信したとき、中継増幅機Ｔを介して親機Ｍに接続された子機Ｓからの返信信号（図１４（ｂ）参照）は、親機Ｍに到達した時点で中継増幅機Ｔを経由することによる遅延時間Ｄｂを含んだまま、親機Ｍに直接接続された子機Ｓからの返信信号（図１４（ａ）参照）に重畳される。このため、親機Ｍでは、図１４（ｃ）に示すようにパルス幅がそれぞれＴＳ＋Ｄｂ，ＴＬ＋Ｄｂとなった返信信号を受信することとなり、これらのパルス幅が親機Ｍで認識する信号の規定範囲を超えている場合には伝送異常又は返信内容に対する誤った解釈を与えることになる。特に、このような傾向は信号線Ｌｓに接続される中継増幅機Ｔの数が増加するほどに顕著となる。
【０００９】
これに対しては従来では、子機Ｓからの返信信号の内容に応じた優先順位を設定することで同時に通信を行う子機Ｓを１つに限定し、上述のような不具合の発生を防いでいたが、複数の子機Ｓからの返信信号の内容が同一であった場合には優先順位も同一となり、親機Ｍと１つの子機Ｓとの間で通信のコネクションを確立することが困難となっていた。但し、複数の子機Ｓにおいて制御内容入力回路２から同一の制御内容と制御対象のアドレスのデータが同時に入力されることは極めて希であり、そのような状況が発生した場合でも再度制御内容入力回路２から入力することで親機Ｍと各子機Ｓとの通信を異なるタイミングで行わせることが可能であった。
【００１０】
しかしながら、伝送路の利用率が非常に高くなるような状況においては、同時に複数の子機Ｓから同一の返信信号が送信された場合には返信信号の重畳が発生する可能性が高くなるため、使用による再度の入力操作を必要とする頻度も高くなってしまう。
【００１１】
本発明は上記事情に鑑みて為されたものであり、その目的とするところは、複数の子機から親機へ同時に同一の返信信号が返信される場合に返信信号の誤認識を回避して不具合の発生を防ぐことができる通信システムを提供することにある。
【課題を解決するための手段】
【００１２】
請求項１の発明は、上記目的を達成するために、個別のアドレスを有する複数の子機を信号線を介して親機に直接接続するか、又は信号線を伝送する通信信号を増幅する中継増幅機を介して接続し、親機は、子機からの要求に応じて子機とのコネクションを確立して通信を行うとともに、親機と各子機との間でパルス幅変調によってデータを通信する通信システムにおいて、中継増幅機は、通信信号に含まれる内容に応じて通信信号を構成する少なくとも一部のパルスのパルス幅を所定の幅まで短くする手段を備えたことを特徴とする。
【００１３】
請求項２の発明は、請求項１の発明において、中継増幅機は、各子機が自機から見て信号線の親機側に接続されているか親機と反対側に接続されているかを区別する手段と、自機から見て親機と反対側の信号線に接続された子機から送信される通信信号を構成するパルスのパルス幅を、パルスの後端から所定幅だけ短くして親機側の信号線に送出する手段とを備えたことを特徴とする。
【００１４】
請求項３の発明は、請求項２の発明において、親機は、子機から受信した通信信号が正当であるか否かを判断し、通信信号が不当な場合に子機に対して通信信号の再送信を要求してなり、中継増幅機は、各子機の親機に対する通信信号の再送信回数を記憶する記憶手段と、親機から各子機への再送信要求を検知する再送信要求検知手段と、再送信要求検知手段が再送信要求を検知すると記憶手段に記憶した再送信回数に比例してパルスを短くする所定幅を減少する手段とを備えたことを特徴とする。
【発明の効果】
【００１５】
請求項１の発明によれば、中継増幅機から見て信号線の親機と反対側に接続されている子機が、信号線の親機側に接続されている子機よりも早いタイミングで通信信号を送信することが可能であり、親機に到達した時点における両子機からの通信信号が遅延時間を相殺した形で重複されるために親機においては子機からの通信信号のデータの内容を正しく識別することができる。
【００１６】
請求項２の発明によれば、中継増幅機から見て信号線の親機と反対側に接続されている子機からの通信信号が遅延時間分だけ短くなり、信号線の親機側に接続されている子機からの通信信号との終了のタイミングを略一致させることができるから、親機に到達した時点における通信信号が見かけ上１つの子機から送信された通信信号の長さに略一致し、通信信号の重畳による誤認識を回避することができる。
【００１７】
請求項３の発明によれば、再送信を繰り返すことでパルスが元の長さに近づいていくことになり、所定幅だけパルスを短くすることで通信信号が不当であると判断される虞がなくなる。
【発明を実施するための最良の形態】
【００１８】
（実施形態１）
図２に本実施形態のシステム構成図を示す。子機Ｓ１〜Ｓ４が信号線Ｌｓにより親機Ｍに直接接続され、親機Ｍから見て子機Ｓ１，Ｓ２の後段には中継増幅機Ｔ１を介して子機Ｓ５〜Ｓ８が接続され、さらに親機Ｍから見て子機Ｓ５〜Ｓ８の後段には中継増幅機Ｔ３を介して子機Ｓ１１，Ｓ１２が接続されている。一方、親機Ｍから見て子機Ｓ３，Ｓ４の後段には中継増幅機Ｔ２を介して子機Ｓ９，Ｓ１０が接続され、さらに親機Ｍから見て子機Ｓ９，Ｓ１０の後段には中継増幅機Ｔ４を介して子機Ｓ１３〜Ｓ１６が接続されている。なお、本実施形態における親機Ｍの構成並びにシステム全体の基本的な動作は従来例と共通であり、共通する構成要素には同一の符号を付して図示並びに説明は省略する。
【００１９】
本実施形態における子機Ｓ１〜Ｓ１６は図３に示すような構成を有しており、使用者から制御内容と制御対象のアドレスの入力を受けるための制御内容入力回路２と、自機の製造番号（ＩＤ）、制御対象のアドレスと制御内容、並びに通信のリトライ回数を記憶するメモリ部４と、ＣＰＵ５と、信号線Ｌｓを介して受信した送信信号を変換してＣＰＵ５へ送るとともにＣＰＵ５からの返信信号を変換して信号線Ｌｓに送出する送受信回路６とを備える。ここで、ＣＰＵ５はＲＯＭ又はＲＡＭに予め記憶しているプログラムを実行することにより、親機Ｍからの送信信号を解析する処理、制御内容入力回路２から入力された内容に応じて制御対象アドレスを判断する処理、上記内容に応じて親機Ｍに対する返信信号を作成する処理、メモリ部４に記憶されている自機の製造ＩＤに基づいて割込信号（親機Ｍとの通信のコネクション確立要求）の送信開始タイミングを算出する処理等を行うものである。ここで、本実施形態における子機Ｓ１〜Ｓ１６の製造ＩＤ（１６進数）を図４のように定める。
【００２０】
次に本実施形態の基本的な動作を説明する。
【００２１】
まず、各子機Ｓ１〜Ｓ１６において制御内容入力回路２により同一の制御対象及び制御内容（例えば、アドレスが「０１」の制御対象を「オン制御」する制御内容）が入力されたとすると、ＣＰＵ５が制御内容入力回路２から入力された内容に応じて制御対象アドレスを判断する処理を行い、上記制御対象アドレスと制御内容を自機のメモリ部４に記憶する。続いて、各子機Ｓ１〜Ｓ１６のＣＰＵ５では、２進数表現した自機の製造ＩＤの最下位の４ｂｉｔを１６で除算した剰余数を待機伝送数としてメモリ部４に保持するとともに、待機伝送数をメモリ部４に保持した時点から親機Ｍによる常時ポーリングの回数、すなわちモードデータを常時ポーリングモードとした伝送信号の伝送数（以下、これを「常時ポーリングの伝送数」と呼ぶ）をカウントし、常時ポーリングの伝送数がメモリ部４に記憶した待機伝送数と一致するまでは割込信号を送信せずに待機する。
【００２２】
そして、各子機Ｓ１〜Ｓ１６にて待機伝送数がメモリ部４に記憶されてから最初の常時ポーリングが行われると、製造ＩＤの末尾が「１」である３つの子機Ｓ１，Ｓ５，Ｓ１２においてメモリ部４に記憶した待機伝送数と伝送数が一致するため、各子機Ｓ１，Ｓ５，Ｓ１２のＣＰＵ５が伝送信号の割込信号待機期間（ステートパルス）に割込信号を送信する。
【００２３】
一方、親機Ｍでは子機Ｓ１，Ｓ５，Ｓ１２の割込信号を検知して探索ポーリングを開始し、モードデータを探索ポーリングモードとした伝送信号を送出する。なお、モードデータを探索ポーリングモードとした伝送信号が信号線Ｌｓに伝送されている間、各子機Ｓ１〜Ｓ１６では親機Ｍからの常時ポーリングの伝送数をカウントする動作を停止し、割込信号を送信した子機Ｓ１，Ｓ５，Ｓ１２ではＣＰＵ５がメモリ部４に記憶しているデータ（制御対象のアドレス及び制御内容（オン制御））を自機のアドレス（製造ＩＤ）とともに伝送信号の返信信号待機期間に親機Ｍに返信する。また、子機Ｓ１，Ｓ５，Ｓ１２以外の割込信号を送信していない子機Ｓ２，Ｓ３，…はまだ自機の待機伝送数と常時ポーリングの伝送数が一致していないので、探索ポーリングモードの伝送信号に対する返信は行わない。しかしながら、親機Ｍでは３つの子機Ｓ１，Ｓ５，Ｓ１２からの返信信号が重畳されているために信号が重複していると判断して探索ポーリングを中断し、モードデータを伝送エラー通知モードとした伝送信号を信号線Ｌｓに送出して各子機Ｓ１〜Ｓ１６に伝送エラーの発生を通知する。子機Ｓ１，Ｓ５，Ｓ１２以外の割込信号を送信していない子機Ｓ２，Ｓ３，…では、モードデータを伝送エラー通知モードとした伝送信号を受信しても伝送信号を監視するのみで返信処理や常時ポーリングの伝送数のカウントは再開しない。
【００２４】
これに対して割込信号を送信した子機Ｓ１，Ｓ５，Ｓ１２では、各々ＣＰＵ５が自機の製造ＩＤの最下位から５〜８ｂｉｔを１６で除算した剰余数を新たな待機伝送数としてメモリ部４に保持するとともに、待機伝送数をメモリ部４に保持した時点から親機Ｍによる常時ポーリングの伝送数のカウントを最初からやり直し、常時ポーリングの伝送数がメモリ部４に記憶した新たな待機伝送数と一致するまでは割込信号を送信せずに待機する。本実施形態においては３つの子機Ｓ１，Ｓ５，Ｓ１２の新たな待機伝送数がそれぞれ「５」，「１２」，「１５」となるから、親機Ｍによる常時ポーリングの再開から５回目の常時ポーリングが行われた時点で子機Ｓ１の待機伝送数と伝送数のカウント数が一致し、子機Ｓ１のＣＰＵ５が伝送信号の割込信号待機期間に割込信号を送信する。なお、この時点における各子機Ｓ１〜Ｓ１６の状態を図５に示す。
【００２５】
一方、親機Ｍでは子機Ｓ１の割込信号を検知して探索ポーリングを開始する。そして、割込信号を発生した子機Ｓ１のＣＰＵ５がメモリ部４に記憶している制御対象のアドレス及び制御内容のデータを自機のアドレスとともに伝送信号の返信信号待機期間に親機Ｍに返信する。この場合、子機Ｓ１のみが返信信号を送信しているため、親機Ｍでは信号重畳を検知せず、子機Ｓ１からのデータを正しく受理することができる。親機Ｍでは制御アドレスと制御内容を受理したら、モードデータを確認モードとし、受理した制御アドレス及び制御内容を含む伝送信号を各子機Ｓ１〜Ｓ１６に送信する。そして、親機Ｍとの通信を行った子機Ｓ１以外の各子機Ｓ２〜Ｓ１６では、モードデータを確認モードとした伝送信号を受信し、伝送信号に含まれる制御アドレス及び制御内容を取り込んで自らがメモリ部４に記憶している内容と同一であることを確認すれば、他の子機Ｓ１が制御を代わりに実施したものと判断してメモリ部４の制御内容や伝送数のカウンタを放棄して処理を終了する。
【００２６】
上述のように本実施形態では、各子機Ｓ１〜Ｓ１６が親機Ｍとのコネクション確立の要求（割込信号）を個別のタイミングで信号線Ｌｓに送出するようにしているから、親機Ｍに対して複数の子機Ｓ１，…から同時にコネクション確立の要求が信号線Ｌｓに送出されることがなく、親機Ｍとのコネクション確立の要求を試みる子機Ｓ１，…が高々１つに定まるために返信信号の誤認識を回避して不具合の発生を防ぐことができる。また、親機Ｍと各子機Ｓ１〜Ｓ１６との間の通信方式をポーリング／セレクティング方式とし、各子機Ｓ１〜Ｓ１６が、予め設定される固有番号に基づくタイミングで親機Ｍとのコネクション確立の要求を信号線に送出するようにしているから、各子機Ｓ１〜Ｓ１６に対して固有番号とコネクション確立要求のタイミングとを別々に設定する必要がなくなってシステムの施工作業が簡素化でき、しかも、本実施形態では各子機Ｓ１〜Ｓ１６の製造番号を固有番号に設定しているので、固有番号及びコネクション確立要求のタイミングの何れも、システム利用時において使用者が設定する必要がなく、使い勝手が向上するという利点がある。さらに、各子機Ｓ１〜Ｓ１６では他の子機Ｓ１，…から親機Ｍに送信される信号のデータを読み取り、制御内容入力回路２から入力されて親機Ｍに送信しようとしているデータが読み取ったデータに一致するか否かを検知し、データの一致が検知されたら当該データを送信するためのコネクション確立の要求を送出しないようにしているので、同一のデータが複数の子機Ｓ１，…から重複して親機Ｍに送信されることがなくなり、親機Ｍによって同一の制御対象に対する同一の制御内容が繰り返し行われることが防止できるとともに、必要以上に信号線Ｌｓが占有されることがなくなって信号線Ｌｓの利用効率の低下を抑えることができる。なお、各子機Ｓ１〜Ｓ１６では、所定のルールに従って自己の固有番号、すなわち待機伝送数を設定するため、使用者が各子機Ｓ１，…の固有番号を用意する必要がなく、使い勝手が向上するという利点がある。
【００２７】
次に、本発明の要旨である中継増幅器Ｔ１〜Ｔ４について説明する。
【００２８】
本実施形態における中継増幅機Ｔ１〜Ｔ４は図１に示すような構成を有しており、ＣＰＵ１０と、１次側に接続された信号線Ｌｓからの送信信号を変換してＣＰＵ１０へ送るとともにＣＰＵ１０からの返信信号をパルス幅変調された信号に変換して信号線Ｌｓに送出する１次側送受信回路１１と、２次側に接続された信号線Ｌｓからの返信信号を変換してＣＰＵ１０へ送るとともにＣＰＵ１０からの送信信号をパルス幅変調された信号に変換して信号線Ｌｓに送出する２次側送受信回路１２と、ＣＰＵ１０で算出したチェックサム、送信信号の正当性、並びに同一の送信信号伝送に対するリトライ回数を記憶するメモリ部１３とを備える。ここで、ＣＰＵ１０はＲＯＭ又はＲＡＭに予め記憶しているプログラムを実行することにより、１次側送受信回路１１からの送信信号を解析する処理、送信信号からその信号のチェックサムを算出する処理、送信信号からその正当性を判断する処理、送信信号からその送信信号のリトライ回数をカウントする処理、送信信号解析結果と算出したチェックサムに基づいて送信信号を生成し２次側送受信回路１２に対して送出する処理、２次側送受信回路１２からの返信信号を解析する処理、メモリ部１３に記憶している送信信号の正当性に基づいて２次側からの返信信号を１次側に送出する処理、メモリ部１３に記憶している同一の送信信号伝送に対するリトライ回数に基づいて返信信号を生成し１次側送受信回路１１に対して送出する処理等を行うものである。ここで、本実施形態における親機Ｍから送信信号（伝送信号）のパルス幅、各子機Ｓ１〜Ｓ１６からの返信信号のパルス幅、並びに中継増幅機Ｔ１〜Ｔ４における遅延時間Ｄｂを図６のように定める。
【００２９】
次に本実施形態の動作を説明する。
【００３０】
まず、各子機Ｓ１〜Ｓ１６において制御内容入力回路２により同一の制御対象及び制御内容（例えば、アドレスが「０１」の制御対象を「オン制御」する制御内容）が入力されたとすると、ＣＰＵ５が制御内容入力回路２から入力された内容に応じて制御対象アドレスを判断する処理を行い、上記制御対象アドレスと制御内容を自機のメモリ部４に記憶する。そして、親機Ｍによる常時ポーリングに対して、各子機Ｓ１〜Ｓ１６のＣＰＵ５が割込信号待機期間に割込信号を送信する。親機Ｍでは各子機Ｓ１〜Ｓ１６の割込信号を検知して探索ポーリングを開始し、モードデータを探索ポーリングモードとした伝送信号を送出する。
【００３１】
図２に示すように親機Ｍに対して直列的に接続された２つの中継増幅機Ｔ１，Ｔ２のＣＰＵ１０では、図７（ａ）に示すような探索ポーリングモードの伝送信号を１次側送受信回路１１で受信すると、受信した伝送信号のパルス列に基づいてチェックサムを算出するとともに、チェックサム直前の制御データの部分のパルスの幅を計測し、それらの値をメモリ部１３に記憶する。そして、中継増幅機Ｔ１，Ｔ２のＣＰＵ１０は、図７（ｂ）に示すようにチェックサムとその直前の制御データの部分を除く信号パルスについてはそのまま２次側信号送受信回路１２に送出し、チェックサム直前の制御データ部分のパルスについては、メモリ部１３に記憶している上記計測値から所定値（以下、「パルス幅削減時間」と呼ぶ）を差し引いたパルス幅にして２次側送受信回路１２に送出する。ここで、パルス幅削減時間は、１つの中継増幅機Ｔ１〜Ｔ４の内部回路で生じる遅延時間Ｄｂをチェックサムのビット数（本実施形態では４ビット）に１を加えた数で除算した商（本実施形態ではＤｂ／５となる）としている。さらに、中継増幅機Ｔ１，Ｔ２のＣＰＵ１０では、チェックサムについては、データの値としては自らの計算結果に基づいた値とし、各パルス幅については上記計測値からパルス幅削減時間を差し引いた制御データ部分と同じパルス幅として２次側送受信回路１２に送出する。なお、ＣＰＵ１０は自ら計算したチェックサムと、１次側送受信回路１１で受信した伝送信号のチェックサムの値を比較し、両者が一致していれば受信した伝送信号を正規信号、一致していなければ不正信号とみなす。
【００３２】
ここで、本実施形態におけるチェックサムはアドレスデータ、モードデータ、制御データ並びにチェックサムを加えた場合に”１１１１”（２進数）となるように設定されている。従って、上述の処理によってパルス幅が削減されるのはチェックサムの４ｂｉｔとその直前の制御データの最下位の１ｂｉｔ（図７（ｂ）で斜線を引いた部分）の計５ｂｉｔが各々Ｄｂ／５ずつパルス幅が短縮されることになる。
【００３３】
一方、割込信号を送信した各子機Ｓ１，…では、モードデータを探索ポーリングモードとした伝送信号を受信すると、ＣＰＵ５がメモリ部４に記憶している制御対象のアドレス及び制御内容のデータを自機のアドレスとともに伝送信号の返信信号待機期間に親機Ｍに返信する。このとき、各子機Ｓ１，…のＣＰＵ５が親機Ｍからの伝送信号の妥当性をチェックサムによって確認し、チェックサムが誤っている場合には、その伝送信号に対して返信を行わない。なお、上述のように中継増幅機Ｔ１，Ｔ２による遅延時間Ｄｂが相殺されるように各中継増幅機Ｔ１，Ｔ２で処理が行われているから、各子機Ｓ１，…の返信のタイミングは一定となる。
【００３４】
一方、他の中継増幅器Ｔ３，Ｔ４でも同一の処理を行っているが、これらの中継増幅器Ｔ３，Ｔ４に到達する探索ポーリング信号が既に中継増幅機Ｔ１，Ｔ２を通過しているため、チェックサムとその直前の制御データ部分のパルス幅がＤｂ／５ずつ短くなっている。そして、中継増幅器Ｔ３，Ｔ４のＣＰＵ１０でも、中継増幅機Ｔ１，Ｔ２と同様に自ら計算したチェックサム値を、チェックサム直前の制御データ部分のパルス幅からパルス幅削減時間を引いた値のパルス幅を基準として送信する。而して、チェックサム直前のパルス幅を基準とすることで、各中継増幅器Ｔ３，Ｔ４のＣＰＵ１０ではチェックサム部分のパルス幅をどの程度にすべきかを事前に知ることができる。この場合、中継増幅機Ｔ３，Ｔ４の２次側送受信回路１２に送出される信号のチェックサムとその直前の制御データ部分のパルス幅は２×Ｄｂ／５ずつ短くなる。
【００３５】
また、中継増幅機Ｔ３，Ｔ４のＣＰＵ１０では２次側送受信回路１２で子機Ｓ１１〜Ｓ１６からの返信信号を受信すると、パルス幅削減時間によるパルス幅の短縮処理を行ったチェックサムの判定結果に基づいて返信信号を１次側送受信回路１１に送出するか否かを決定する。仮にＣＰＵ１０が返信信号を正規信号と判断していれば、返信信号を１次側送受信回路１１へ送出し、不正信号と判断していれば返信信号は送出しない。
【００３６】
これに対して親機Ｍに直接接続されている中継増幅機Ｔ１，Ｔ２では返信信号についても、上述した探索ポーリングの伝送信号受信時と同一の処理を行い、返信信号が正規信号とみなし得る場合には１次側送受信回路１１に返信信号を送出する。
【００３７】
親機Ｍに到達した時点では、各子機Ｓ１〜Ｓ１６からの返信信号のパルス幅が中継増幅機Ｔ１〜Ｔ４で生じる遅延時間Ｄｂが各中継増幅機Ｔ１〜Ｔ４における処理によって相殺されているため、親機ＭのＣＰＵ５にて認識可能な範囲内に収まる。以降、探索ポーリングで各子機Ｓ１〜Ｓ１６から受信した制御アドレスと制御内容のデータを含む伝送信号を各子機Ｓ１〜Ｓ１６に送信する。そして、各子機Ｓ１〜Ｓ１６では、伝送信号に含まれる制御アドレス及び制御内容を取り込んで自らがメモリ部４に記憶している内容と同一であることを確認すればメモリ部４の制御アドレスや制御内容を放棄して処理を終了する。
【００３８】
上述のように本実施形態では、各中継増幅機Ｔ１〜Ｔ４が通信信号（伝送信号や返信信号）に含まれる内容に応じて通信信号を構成する少なくとも一部のパルスのパルス幅を所定の幅まで短くするようにしているので、中継増幅機Ｔ１〜Ｔ４から見て信号線Ｌｓの親機Ｍと反対側に接続されている子機Ｓ７，…，Ｓ１１，…が、信号線Ｌｓの親機Ｍ側に接続されている子機Ｓ１，…よりも早いタイミングで通信信号を送信することが可能であり、親機Ｍに到達した時点における各子機Ｓ１〜Ｓ１６からの通信信号が遅延時間Ｄｂを相殺した形で重複されるために親機Ｍにおいては子機Ｓ１〜Ｓ１６からの通信信号のデータの内容を正しく識別することができる。
【００３９】
（実施形態２）
本実施形態は中継増幅機Ｔ１，…の動作に特徴がある。但し、中継増幅機Ｔ１，…を含めて親機Ｍ及び子機Ｓ１，…の構成並びにシステム全体の構成及び基本的な動作は従来例並びに実施形態１と共通であるから、共通する構成要素には同一の符号を付して図示並びに説明は省略する。
【００４０】
以下、本実施形態の動作を説明する。
【００４１】
まず、各子機Ｓ１〜Ｓ１６において制御内容入力回路２により同一の制御対象及び制御内容（例えば、アドレスが「０１」の制御対象を「オン制御」する制御内容）が入力されたとすると、ＣＰＵ５が制御内容入力回路２から入力された内容に応じて制御対象アドレスを判断する処理を行い、上記制御対象アドレスと制御内容を自機のメモリ部４に記憶する。そして、親機Ｍによる常時ポーリングに対して、各子機Ｓ１〜Ｓ１６のＣＰＵ５が割込信号待機期間に割込信号を送信する。親機Ｍでは各子機Ｓ１〜Ｓ１６の割込信号を検知して探索ポーリングを開始し、モードデータを探索ポーリングモードとした伝送信号を送出する。
【００４２】
各中継増幅機Ｔ１〜Ｔ４のＣＰＵ１０では、探索ポーリングモードの伝送信号を１次側送受信回路１１で受信すると、メモリ部１３に記憶している同一の送信信号伝送に対するリトライ回数を初期化してゼロとし、上記伝送信号をそのまま２次側送受信回路１２に送出する。
【００４３】
一方、割込信号を送信した各子機Ｓ１〜Ｓ１６では、探索ポーリングの伝送信号を受信すると、ＣＰＵ５がメモリ部４に記憶している制御対象のアドレス及び制御内容のデータを自機のアドレスとともに伝送信号の返信信号待機期間に親機Ｍに返信する。また、各中継増幅機Ｔ１〜Ｔ４のＣＰＵ１０では、２次側送受信回路１２で受信する子機Ｓ５〜Ｓ１６の返信信号に対して、自らが計測しているリトライ回数に応じて下式によって求められるパルス幅削減時間だけ返信信号のパルス幅を短縮する処理を行う。
【００４４】
（システム中に直列接続が許されている中継増幅機の台数−リトライ回数）×中継増幅機１台当たりの遅延時間本実施形態では、システム中に直列接続が許されている中継増幅機の台数が５台であり、中継増幅機Ｔ１〜Ｔ４の１台当たりの遅延時間がＤｂであるから、上式は（５−リトライ回数）×Ｄｂとなる。但し、リトライ回数がゼロの時はパルス幅の短縮処理を行わず、リトライ回数が１以上の場合にだけパルス幅の短縮処理を行う。而して、ＣＰＵ１０がパルス幅削減時間を標準パルス幅（子機Ｓ１，…から送信されたときの返信信号のパルス幅）から差し引いて１次側送受信回路１１に送出する返信信号のパルス幅を決定し、決定したパルス幅を有する返送信号が１次側送受信回路１１から親機Ｍに送信される。
【００４５】
ここで、子機Ｓ１〜Ｓ１６からの返信信号に２種類のパルス幅Ｔｃ０，Ｔｃ１（Ｔｃ０＜Ｔｃ１）のパルスが含まれているとした場合、親機Ｍに直接接続されている子機Ｓ１〜Ｓ４からの返信信号は、図８（ａ）に示すように遅延することなく親機Ｍに到達する。これに対して１台の中継増幅機Ｔ１又はＴ２を介して親機Ｍに接続されている子機Ｓ５〜Ｓ１０からの返信信号は、図８（ｂ）に示すように中継増幅機Ｔ１，Ｔ２における遅延時間Ｄｂだけ遅れて親機Ｍに到達する。さらに、２台の中継増幅機Ｔ１とＴ３又はＴ２とＴ４を介して親機Ｍに接続されている子機Ｓ１１〜Ｓ１６からの返信信号は、図８（ｃ）に示すように遅延時間Ｄｂの２倍遅れて親機Ｍに到達する。而して、親機Ｍにおいては、図８（ｄ）に示すように子機Ｓ１〜Ｓ４の返信信号に遅延時間Ｄｂを含んだ子機Ｓ５〜Ｓ１６からの返信信号が重畳された信号（Ｔｃ０＋２×Ｄｂ及びＴｃ１＋２×Ｄｂのパルス幅を有する信号）を返信信号として認識し、その返信信号のパルス幅（Ｔｃ０＋２×Ｄｂ及びＴｃ１＋２×Ｄｂ）が図６に示した規定範囲内に収まっているか否かを確認し、規定範囲内に収まっていなければ伝送異常が発生したと判断する。この場合、返送信号のパルス幅が短縮されていないため、親機Ｍにおいて伝送異常と判断されたものとする。さらに、親機Ｍでは伝送異常と判断すれば、再度探索ポーリングの伝送信号を信号線Ｌｓを介して送信する。
【００４６】
各中継増幅機Ｔ１〜Ｔ４では、１次側送受信回路１１で再度同一内容の探索ポーリングの伝送信号を受信すると、ＣＰＵ１０が伝送異常によってリトライが発生したものと判断してメモリ部１３に記憶するリトライ回数に１を加え、探索ポーリングの伝送信号はそのまま２次側送受信回路１２に送出する。
【００４７】
探索ポーリングの伝送信号を受信した各子機Ｓ１〜Ｓ１６では返信信号の再送信が行われる。また、各中継増幅機Ｔ１〜Ｔ４のＣＰＵ１０は、メモリ部１３のリトライ回数が１となっていることから、上式（５−リトライ回数）×Ｄｂによりパルス幅削減時間を計算し（この場合は４×Ｄｂとなる）、計算で求めたパルス幅削減時間（＝４×Ｄｂ）を上記標準パルス幅から差し引いて１次側送受信回路１１に送出する返信信号のパルス幅を決定する。
【００４８】
而して、１台の中継増幅機Ｔ１又はＴ２を介して親機Ｍに接続されている子機Ｓ５〜Ｓ１０からの返信信号は、図９（ｂ）に示すようにパルス幅削減時間（＝４×Ｄｂ）だけ短縮され、且つ遅延時間Ｄｂだけ遅れて親機Ｍに到達する。同様に、２台の中継増幅機Ｔ１とＴ３又はＴ２とＴ４を介して親機Ｍに接続されている子機Ｓ１１〜Ｓ１６からの返信信号も、図９（ｃ）に示すようにパルス幅削減時間（＝４×Ｄｂ）だけ短縮され、且つ遅延時間Ｄｂの２倍遅れて親機Ｍに到達する。したがって、親機Ｍにおいては、図９（ａ）及び（ｄ）に示すように直接接続された子機Ｓ１〜Ｓ４からの返信信号と同じパルス幅を有する返信信号として認識する。この場合、親機ＭのＣＰＵ５では返信信号のパルス幅（Ｔｃ０及びＴｃ１）が図６に示した規定範囲内に収まっていることから正規の信号と判断し、受理した制御アドレス及び制御内容を含む伝送信号を各子機Ｓ１〜Ｓ１６に送信する。
【００４９】
ところで、親機Ｍから上記伝送信号が送信されると信号の内容が変化することになる。各中継増幅機Ｔ１〜Ｔ４のＣＰＵ１０は信号内容の変化を確認すると、探索ポーリングにおけるパルス幅の短縮が妥当なものであったと判断し、各子機Ｓ１〜Ｓ１６からメモリ部４の制御アドレスや制御内容を放棄した旨の返信信号の送信が完了するまで、上記短縮されたパルス幅による返送信号の中継を続行する。このため、信号重畳を親機Ｍに認識させないようにして、子機Ｓ１〜Ｓ１６との通信を行わせることができる。
【００５０】
なお、中継増幅機Ｔ１，…の構成によっては、１回目のリトライでパルス幅削減時間だけ短縮された返信信号が短くなり過ぎて規定範囲を外れ、親機Ｍにて伝送異常と判断し、再度探索ポーリングの伝送信号を送信する場合がある。しかしながら、本実施形態ではリトライ回数の増加に伴ってパルス幅削減時間が短くなるから、例え１回目のリトライで返信信号のパルス幅が短くなり過ぎたとしても、最終的には返信信号のパルス幅が親機Ｍの認識できる規定範囲内に収まる。よって、リトライ回数の最大値はシステム中に直列接続が許されている中継増幅機の個数となる。
【図面の簡単な説明】
【００５１】
【図１】実施形態１における中継増幅機のブロック図である。
【図２】同上のシステム構成図である。
【図３】同上における子機のブロック図である。
【図４】同上の動作説明図である。
【図５】同上の動作説明図である。
【図６】同上の動作説明図である。
【図７】同上の動作説明図である。
【図８】実施形態２の動作説明図である。
【図９】同上の動作説明図である。
【図１０】従来のシステム構成図である。
【図１１】従来の子機のブロック図である。
【図１２】従来の中継増幅機のブロック図である。
【図１３】同上における伝送信号の説明図である。
【図１４】従来例の動作説明図である。
【符号の説明】
【００５２】
Ｔ１〜Ｔ４  中継増幅機
１０  ＣＰＵ
１１  １次側送受信回路
１２  ２次側送受信回路
１３  メモリ部
Ｌｓ  信号線
【図１】
2006067601.tif 000003
【図２】
2006067601.tif 000004
【図３】
2006067601.tif 000005
【図４】
2006067601.tif 000006
【図５】
2006067601.tif 000007
【図６】
2006067601.tif 000008
【図７】
2006067601.tif 000009
【図８】
2006067601.tif 000010
【図９】
2006067601.tif 000011
【図１０】
2006067601.tif 000012
【図１１】
2006067601.tif 000013
【図１２】
2006067601.tif 000014
【図１３】
2006067601.tif 000015
【図１４】
2006067601.tif 000016