(57)【要約】【課題】セレクトトランジスタの漏れ電流を調節することが可能なＮＡＮＤフラッシュメモリ素子の製造方法を提供する。【解決手段】セレクトトランジスタのゲート電極長別に前記セレクトトランジスタの漏れ電流を示したグラフが提示され、メモリセルしきい値電圧イオン注入ドーズ量別に前記セレクトトランジスタの漏れ電流を示したグラフが提示される、メモリセル及びセレクトトランジスタを備えるＮＡＮＤフラッシュメモリ素子の製造方法において、現在セレクトトランジスタのゲート長に該当する前記セレクトトランジスタの漏れ電流を探し、前記漏れ電流に該当するメモリセルしきい値電圧イオン注入ドーズ量を探す段階と、前記メモリセルしきい値電圧イオン注入ドーズ量が、要求されるメモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流を探し、前記セレクトトランジスタの漏れ電流に該当する前記セレクトトランジスタのゲート長を探して増加させる段階とを含む。【選択図】図１
2006148041.tif 000002
【特許請求の範囲】
【請求項１】
セレクトトランジスタのゲート電極長別に前記セレクトトランジスタの漏れ電流を示したグラフが提示され、メモリセルしきい値電圧イオン注入ドーズ量別に前記セレクトトランジスタの漏れ電流を示したグラフが提示される、メモリセル及びセレクトトランジスタを備えるＮＡＮＤフラッシュメモリ素子の製造方法において、
現在使用されているセレクトトランジスタのゲート長に該当する前記セレクトトランジスタの漏れ電流を、前記提示されたセレクトトランジスタのゲート電極長別にセレクトトランジスタの漏れ電流を示したグラフから探す第１段階と、
前記第１段階で探した前記セレクトトランジスタの漏れ電流に該当するメモリセルしきい値電圧イオン注入ドーズ量を、前記提示されたメモリセルしきい値電圧イオン注入ドーズ量によるセレクトトランジスタの漏れ電流を示したグラフから探す第２段階と、
前記第２段階で探した前記メモリセルしきい値電圧イオン注入ドーズ量が、要求されるメモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流を、前記提示されたメモリセルしきい値電圧イオン注入ドーズ量によるセレクトトランジスタの漏れ電流を示したグラフから探す第３段階と、
前記第３段階で探した要求される前記メモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流に該当する前記セレクトトランジスタのゲート長を、前記提示されたセレクトトランジスタのゲート電極長別にセレクトトランジスタの漏れ電流を示したグラフから探す第４段階と、
前記第４段階で探したセレクトトランジスタのゲート長に増加させる第５段階とを含むことを特徴とするＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項２】
前記第５段階で前記セレクトトランジスタのゲート長を増加させるとき、前記セレクトトランジスタのエッジ部分に位置した前記メモリセルとのスペースを減らす方向にのみ増加させることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項３】
セレクトトランジスタのゲート電極長別に前記セレクトトランジスタの漏れ電流を示したグラフが提示され、メモリセルしきい値電圧イオン注入ドーズ量別に前記セレクトトランジスタの漏れ電流を示したグラフが提示される、メモリセル及びセレクトトランジスタを備えるＮＡＮＤフラッシュメモリ素子の製造方法において、
現在セレクトトランジスタのゲート長に該当するセレクトトランジスタの漏れ電流を探し、前記漏れ電流に該当するメモリセルしきい値電圧イオン注入ドーズ量を探す段階と、
前記メモリセルしきい値電圧イオン注入ドーズ量が、要求されるメモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流を探し、前記セレクトトランジスタの漏れ電流に該当する前記セレクトトランジスタのゲート長を探して増加させる段階とを含むことを特徴とするＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項４】
前記セレクトトランジスタのゲート長を増加させるとき、前記セレクトトランジスタのエッジ部分に位置した前記メモリセルとのスペースを減らす方向にのみ増加させることを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、ＮＡＮＤフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、ＮＡＮＤフラッシュメモリ素子においてセルアレイの両端にあるセレクトトランジスタは、プログラム、消去、読み出し動作の際にアレイのオン／オフをコントロールする役割を行うトランジスタである。
【０００３】
したがって、セル読み出しの際に選択されていないブロックにおけるセル状態の判読誤りによるフェールを防止するために、セレクトトランジスタの漏れ電流を制御しなければならない。このようにセレクトトランジスタの漏れ電流を制御するために、セル地域のしきい値電圧イオン注入工程以外にセレクトトランジスタ領域のみをオープンしてセレクトトランジスタのしきい値電圧を制御するためのイオン注入工程を行う。
【０００４】
この際、セレクトトランジスタ領域のみをオープンするため、セレクトトランジスタのしきい値電圧イオン注入のためのマスク形成後、セレクトトランジスタ領域のオープン面積が小さくなり、セレクトトランジスタのしきい値電圧イオン注入の際にシャドイング(shadowing)効果が発生して前記セレクトトランジスタのしきい値電圧イオン注入領域が均一に形成されないため、これはセレクトトランジスタの特性確保の面において問題となる。
【０００５】
そこで、ＮＡＮＤフラッシュメモリ素子の製造方法において、セレクトトランジスタの漏れ電流を調節することが可能な方法が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題点を解決するためのもので、その目的は、セレクトトランジスタの漏れ電流を調節することが可能なＮＡＮＤフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の思想は、セレクトトランジスタのゲート電極長別に前記セレクトトランジスタの漏れ電流を示したグラフが提示され、メモリセルしきい値電圧イオン注入ドーズ量別に前記セレクトトランジスタの漏れ電流を示したグラフが提示される、メモリセル及びセレクトトランジスタを備えるＮＡＮＤフラッシュメモリ素子の製造方法において、現在使用されているセレクトトランジスタのゲート長に該当する前記セレクトトランジスタの漏れ電流を、前記提示されたセレクトトランジスタのゲート電極長別にセレクトトランジスタの漏れ電流を示したグラフから探す第１段階と、前記第１段階で探した前記セレクトトランジスタの漏れ電流に該当するメモリセルしきい値電圧イオン注入ドーズ量を、前記提示されたメモリセルしきい値電圧イオン注入ドーズ量によるセレクトトランジスタの漏れ電流を示したグラフから探す第２段階と、前記第２段階で探した前記メモリセルしきい値電圧イオン注入ドーズ量が要求されるメモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流を、前記提示されたメモリセルしきい値電圧イオン注入ドーズ量によるセレクトトランジスタの漏れ電流を示したグラフから探す第３段階と、前記第３段階で探した要求される前記メモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流に該当する前記セレクトトランジスタのゲート長を、前記提示されたセレクトトランジスタのゲート電極長別にセレクトトランジスタの漏れ電流を示したグラフから探す第４段階と、前記第４段階で探したセレクトトランジスタのゲート長に増加させる第５段階とを含む。
【０００８】
前記第５段階で前記セレクトトランジスタのゲート長を増加させるとき、前記セレクトトランジスタのエッジ部分に位置した前記メモリセルとのスペースを減らす方向にのみ増加させることが好ましい。
【０００９】
セレクトトランジスタのゲート電極長別に前記セレクトトランジスタの漏れ電流を示したグラフが提示され、メモリセルしきい値電圧イオン注入ドーズ量別に前記セレクトトランジスタの漏れ電流を示したグラフが提示される、メモリセル及びセレクトトランジスタを備えるＮＡＮＤフラッシュメモリ素子の製造方法において、現在使用されているセレクトトランジスタのゲート長に該当する前記セレクトトランジスタの漏れ電流を探し、前記漏れ電流に該当するメモリセルしきい値電圧イオン注入ドーズ量を探す段階と、前記メモリセルしきい値電圧イオン注入ドーズ量が、要求されるメモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流を探して前記セレクトトランジスタの漏れ電流に該当する前記セレクトトランジスタのゲート長を探して増加させる段階とを含む。
【００１０】
前記セレクトトランジスタのゲート長を増加させるとき、前記セレクトトランジスタのエッジ部分に位置した前記メモリセルとのスペースを減らす方向にのみ増加させることが好ましい。
【発明の効果】
【００１１】
本発明によれば、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップすることにより、不均一なイオン注入領域を形成するセレクトランジスタのイオン注入工程が省略されてセレクトトランジスタの素子特性を確保することができ、工程段階が縮小するという効果を有し、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップしたにも拘らず、従来の技術におけるセレクトトランジスタのしきい値電圧を形成するためのイオン注入工程の遂行時にセレクトトランジスタの漏れ電流が調節されるという効果を有することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。また、ある膜が他の膜又は半導体基板の「上」にありまたは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはそれらの間に第３の膜が介在されることもある。
【００１３】
本発明は、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップし、メモリセルのしきい値電圧を形成するためのイオン注入工程のみでも、セレクトトランジスタの漏れ電流が調節されるセレクトトランジスタのゲート長に増加させる方法を提供している。
【００１４】
図１は本発明に係るセレクトトランジスタのしきい値電圧をイオン注入しなくてもセレクトトランジスタの漏れ電流が制御されるセレクトトランジスタのゲート長に増加させる方法を示すフローチャートである。
【００１５】
図２は本発明に係るセレクトトランジスタのゲート電極長によるセレクトトランジスタの漏れ電流を示すグラフ、図３は本発明に係るメモリセルしきい値電圧イオン注入ドーズ量によるセレクトトランジスタの漏れ電流を示すグラフである。
【００１６】
図１〜図３を参照すると、セレクトトランジスタのしきい値電圧イオン注入工程の省略のためにセレクトトランジスタのゲート長の増加が可能か否かについて検討する第１段階（Ｓ１）を行う。
【００１７】
次に、前記セレクトトランジスタのゲート長別にセレクトトランジスタの漏れ電流を図２によってチェックする第２段階（Ｓ２）を行う。この段階は、現在セレクトトランジスタのゲート電極のサイズに該当するセレクトトランジスタの漏れ電流を、ゲート長別の漏れ電流特性を示すグラフ、すなわち図２によってチェックするが、本発明の一実施例に係る現在セレクトトランジスタのゲート電極のサイズは０．２２μｍであり、これに該当するセレクトトランジスタの漏れ電流は１．８Ｅ１１である。
【００１８】
その後、前記セレクトトランジスタのゲート長別のセレクトトランジスタの漏れ電流をチェックした後、前記セレクトトランジスタの漏れ電流に対するメモリセルしきい値電圧のイオン注入ドーズ量を図３によってチェックする第３段階（Ｓ３）を行う。この段階は、現在前記セレクトトランジスタの漏れ電流に該当するメモリセルのしきい値電圧形成用イオン注入ドーズ量を、しきい値電圧ドーズ別の漏れ電流特性を示すグラフ、すなわち図３によってチェックする第３段階（Ｓ３）を行う。本発明の一実施例に係る図２によってチェックされた現在セレクトトランジスタの漏れ電流は１．８Ｅ１１であり、これに該当するメモリセルのしきい値電圧形成用イオン注入ドーズ量は１．０６Ｅ１３である。
【００１９】
次に、メモリセルのしきい値電圧形成用イオン注入ドーズ量をチェックした後、前記セレクトトランジスタの漏れ電流の側面においてメモリセルのしきい値電圧形成用イオン注入ドーズ量の差異と同一の有意差を有するセレクトトランジスタのゲート長を図３によって抽出する第４段階（Ｓ４）を行う。
【００２０】
この段階では、現在前記セルしきい値電圧形成用のイオン注入ドーズ量が１．０６Ｅ１３である（図３参照）が、要求されるセルしきい値電圧形成用のイオン注入ドーズ量が１．８４Ｅ１３となるためには、セレクトランジスタの漏れ電流が１．８Ｅ１２とならなければならないから、セレクトトランジスタの漏れ電流が１．８Ｅ１２となるゲート電極長を図２から探す。
【００２１】
従来の技術では、前記１．０６Ｅ１３を有するセルしきい値電圧イオン注入ドーズ量が、要求される１．８４Ｅ１３のセルしきい値電圧イオン注入ドーズ量となるためには、７．８Ｅ１２程度のドーズ量を有するように、セレクトトランジスタのしきい値電圧形成のためのイオン注入工程を行ったが、本発明では、従来の技術におけるセレクトトランジスタのしきい値電圧形成のためのイオン注入工程はスキップし、１．８４Ｅ１３のメモリセルしきい値電圧イオン注入ドーズ量を有するセレクトトランジスタの漏れ電流をチェックし、次の第５段階で、前記セレクトトランジスタの漏れ電流に該当するセレクトトランジスタのゲート長に増加させる。
【００２２】
次に、前記セレクトトランジスタの漏れ電流が１．８Ｅ１２となるゲート長を図２から探した後、前記セレクトトランジスタのゲート長を増加させる第５段階（Ｓ５）を行う。
【００２３】
この段階は、セレクトトランジスタの漏れ電流が１．８Ｅ１２となるゲート電極長が０．２６５μｍであることを図２から探した後、０．２６５μｍまでセレクトトランジスタのゲート長を拡張させる。
【００２４】
前記セレクトトランジスタのゲート長を増加させるとき、ドレインコンタクトプラグとソースコンタクトプラグの方向には行わず、セレクトトランジスタのエッジ部分に位置したメモリセルとのスペースを減らす方向にのみ行う。
【００２５】
また、セレクトトランジスタのゲート長を増加させるだけでは漏れ電流の調節に対して完全でない場合、メモリセルのしきい値電圧を形成するためのイオン注入ドーズ量をさらに増加させることもできる。
【００２６】
本発明によれば、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップさせることができる。そして、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップしたにも拘らず、メモリセルのしきい値電圧を形成するためのイオン注入工程のみによって、セレクトトランジスタの漏れ電流が調節されるセレクトトランジスタのゲート長を増加させることで、従来の技術のようにセレクトトランジスタのしきい値電圧を形成するためのイオン注入工程の遂行時にセレクトトランジスタの漏れ電流を調節することができるという効果を有する。
【００２７】
したがって、本発明によれば、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップすることにより、従来の技術における、不均一なイオン注入領域を形成するセレクトトランジスタのしきい値電圧に補正するためのイオン注入工程が省略することができる。このため、セレクトトランジスタの素子特性を確保することができ、工程段階が縮小されるという効果を有する。また、セレクトトランジスタのしきい値電圧を形成するためのイオン注入工程をスキップしたにも拘らず、従来の技術におけるセレクトトランジスタのしきい値電圧を形成するためのイオン注入工程の遂行時にセレクトトランジスタの漏れ電流を調節することができるという効果を有することができる。
【００２８】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形及び変更が可能なのは当該分野で通常の知識を有する者には明らかである。このような変形または変更は本発明の特許請求の範囲に属すると言える。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るセレクトトランジスタのしきい値電圧イオン注入工程を行うことなく、セレクトトランジスタの漏れ電流が制御されるセレクトトランジスタのゲート長に増加させる方法を示したフローチャートである。
【図２】本発明に係るセレクトトランジスタのゲート電極長によるセレクトトランジスタの漏れ電流を示したグラフである。
【図３】本発明に係るメモリセルのしきい値電圧イオン注入ドーズ量によるセレクトトランジスタの漏れ電流を示したグラフである。
【図１】
2006148041.tif 000003
【図２】
2006148041.tif 000004
【図３】
2006148041.tif 000005