(57)【要約】【課題】半導体装置の厚さ方向の耐圧を向上することが可能な技術を提供する。【解決手段】ｐ-型の半導体基板１上にはｎ-型の半導体層２が形成されている。半導体基板１と半導体層２との界面にはｎ+型の埋め込み不純物領域３が形成されている。埋め込み不純物領域３と半導体層２との界面にはｐ+型の埋め込み不純物領域４が形成されている。埋め込み不純物領域３，４の上方では、半導体層２の上面内にｎ型の不純物領域６が形成されている。また、埋め込み不純物領域３，４の上方では、半導体層２の上面内に不純物領域６と離れてｐ型の不純物領域５が形成されている。そして、不純物領域５の電位よりも不純物領域６の電位が高くなると、不純物領域５と埋め込み不純物領域４とが空乏層によって電気的に分離される。【選択図】図１
2006066788.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板上に設けられたｎ型の半導体層と、
前記半導体基板と前記半導体層との界面に設けられたｎ型の第１埋め込み不純物領域と、
前記半導体層と前記第１埋め込み不純物領域との界面に設けられたｐ型の第２埋め込み不純物領域と、
前記第２埋め込み不純物領域の上方における前記半導体層の上面内に設けられたｎ型の第１不純物領域と、
前記第１埋め込み不純物領域の上方における前記半導体層の上面内に、前記第１不純物領域と離れて設けられたｐ型の第２不純物領域と
を備え、
前記第１不純物領域に前記第２不純物領域よりも高い電位が印加されると、前記第２不純物領域と、前記第２埋め込み不純物領域とは、空乏層によって電気的に分離される、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２埋め込み不純物領域の端部は、前記第２不純物領域よりも、前記第１不純物領域とは反対側に延びている、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第２不純物領域と前記第２埋め込み不純物領域との間には前記半導体層が介在している、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記半導体層の上面内に前記第２不純物領域と隣接して形成された、前記第２不純物領域よりも不純物濃度が低いｐ型の第３不純物領域を更に備える、半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第２不純物領域の直下には前記第２埋め込み不純物領域は位置していない、半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第２不純物領域は、前記第２埋め込み不純物領域の上方における前記半導体層の上面内に形成されており、
前記第２不純物領域に対して前記第１不純物領域とは反対側において、前記半導体層の上面内に前記第２不純物領域と離れて設けられたｎ型の第３不純物領域と、
前記第２及び第３不純物領域の間における前記半導体層の上面内に前記第２不純物領域と離れて設けられ、かつ前記第２埋め込み不純物領域に達するｐ型の第４不純物領域と
を更に備え、
前記第３及び第４不純物領域は電気的に接続され、かつそれらの電位はフローティング電位である、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第２不純物領域と前記第２埋め込み不純物領域と間には前記半導体層が介在している、半導体装置。  
【請求項８】
請求項１に記載の半導体装置であって、
前記第２不純物領域に対して前記第１不純物領域とは反対側において、前記半導体層と前記第１埋め込み不純物領域との界面に設けられたｐ型の第３埋め込み不純物領域と、
前記第２不純物領域に対して前記第１不純物領域とは反対側において、前記半導体層の上面内に前記第２不純物領域と離れて設けられたｎ型の第３不純物領域と、
前記第２及び第３不純物領域の間における前記半導体層の上面内に前記第２不純物領域と離れて設けられ、かつ前記第３埋め込み不純物領域に達するｐ型の第４不純物領域と
を更に備え、
前記第２不純物領域の直下には前記第２埋め込み不純物領域は位置しておらず、
前記第３及び第４不純物領域は電気的に接続され、かつそれらの電位はフローティング電位である、半導体装置。
【請求項９】
請求項６乃至請求項８のいずれか一つに記載の半導体装置であって、
前記第２及び第４不純物領域の間における前記半導体層の上面内に、前記第２不純物領域と離れて設けられたｎ型の第５不純物領域を更に備え、
前記第３乃至第５不純物領域は互いに電気的に接続され、かつそれらの電位はフローティング電位である、半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一つに記載の半導体装置であって、
前記第１及び第２不純物領域上には、それぞれカソード電極及びアノード電極が設けられている、半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれか一つに記載の半導体装置であって、
前記第２不純物領域の上面内に設けられたｎ型の第６不純物領域と、
前記第６不純物領域と前記半導体層の間の前記第２不純物領域の上方に設けられたゲート電極と、
前記第１不純物領域上に設けられたドレイン電極と、
前記第２及び第６不純物領域上に設けられたソース電極と
を更に備える、半導体装置。
【請求項１２】
請求項１乃至請求項９のいずれか一つに記載の半導体装置であって、
前記第２不純物領域の上面内に設けられたｎ型の第６不純物領域と、
前記第６不純物領域上に設けられたエミッタ電極と、
前記第１不純物領域上に設けられたコレクタ電極と、
前記第２不純物領域上に設けられたベース電極と
を更に備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の高耐圧化技術に関する。
【背景技術】
【０００２】
従来から、半導体装置の高耐圧化に関する様々な技術が提案されている。例えば非特許文献１では、ダイオード素子の高耐圧化に関する技術が提案されている。また、特許文献１，２にも、半導体装置の高耐圧化技術が開示されている。
【０００３】
【非特許文献１】A.W.Ludikhuize, et. al.,“Improved device ruggedness by floating buffer ring,”The 12th International Symposium on Power Semiconductor Devices & ICs, 2000, pp.153-156
【特許文献１】特開２００３−９２４１４号公報
【特許文献２】特開２００１−２３７４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、非特許文献１に記載の半導体装置では、厚さ方向の耐圧を十分に確保できないことがあった。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体装置の厚さ方向の耐圧を向上することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に設けられたｎ型の半導体層と、前記半導体基板と前記半導体層との界面に設けられたｎ型の第１埋め込み不純物領域と、前記半導体層と前記第１埋め込み不純物領域との界面に設けられたｐ型の第２埋め込み不純物領域と、前記第２埋め込み不純物領域の上方における前記半導体層の上面内に設けられたｎ型の第１不純物領域と、前記第１埋め込み不純物領域の上方における前記半導体層の上面内に、前記第１不純物領域と離れて設けられたｐ型の第２不純物領域とを備え、前記第１不純物領域に前記第２不純物領域よりも高い電位が印加されると、前記第２不純物領域と、前記第２埋め込み不純物領域とは、空乏層によって電気的に分離される。
【発明の効果】
【０００７】
この発明の半導体装置によれば、第１不純物領域に第２不純物領域よりも高い電位が印加されると、第２不純物領域と第２埋め込み不純物領域とが空乏層で電気的に分離されるため、第２埋め込み不純物領域の電位はフローティング電位となる。従って、第２埋め込み不純物領域の電位は、第１不純物領域の電位の影響を受けて、第２不純物領域の電位よりも上昇する。そのため、第２埋め込み不純物領域と第２不純物領域とが電気的に接続されて両者が同電位である場合よりも、第１不純物領域と、その直下の第２埋め込み不純物領域との間の電位差が減少する。その結果、第１不純物領域の直下における厚さ方向の耐圧が向上する。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す部分断面図である。本実施の形態１に係る半導体装置はダイオード素子１５を備えており、ＲＥＳＵＲＦ（REduced SURface Field）効果を利用して高耐圧化が実現されている。図１に示されるように、本実施の形態１に係る半導体装置は、ｐ-型の半導体基板１を備えている。半導体基板１は例えばシリコン基板であって、その上にはｎ-型のエピタキシャル層である半導体層２が形成されている。半導体基板１と半導体層２との界面にはｎ+型の埋め込み不純物領域３が形成されている。そして、埋め込み不純物領域３と半導体層２との界面にはｐ+型の埋め込み不純物領域４が形成されている。
【０００９】
埋め込み不純物領域３，４はともに上面視状で略円形状であって、それらの中心は略一致している。そして、埋め込み不純物領域３の半径は、埋め込み不純物領域４の半径よりも大きくなっている。従って、断面視上においては、図１に示されるように、埋め込み不純物領域３の横方向の端部は、埋め込み不純物領域４のそれよりも外側に延びている。
【００１０】
埋め込み不純物領域３，４の上方では、半導体層２の上面内にｎ型の不純物領域６が形成されており、当該不純物領域６上にはダイオード素子１５のカソード電極９が形成されている。不純物領域６は、略円形状の埋め込み不純物領域３，４の中心のほぼ上方に設けられており、その上面視上の形状は略円形である。
【００１１】
埋め込み不純物領域３，４の上方における半導体層２の上面内には、不純物領域６と離れてｐ型の不純物領域５が形成されている。そして、不純物領域５上にはダイオード素子１５のアノード電極８が形成されている。不純物領域５は、埋め込み不純物領域４まで達しており、上面視上で不純物領域６を中心にしてそれを取り囲むように埋め込み不純物領域５の周端部に沿って形成されている。従って、不純物領域５は、上面視上では略円環状となっている。
【００１２】
不純物領域５に対して不純物領域６とは反対側では、半導体層２の上面内に不純物領域５と離れてｎ型の不純物領域７が形成されている。この不純物領域７は、埋め込み不純物領域３における、埋め込み不純物領域４と接していない周端部の上方に、不純物領域５とほぼ同じ深さで形成されており、埋め込み不純物領域３には達していない。また不純物領域７は、上面視上で不純物領域５とともに不純物領域６を中心にしてそれを取り囲むように埋め込み不純物領域４の周端部に沿って形成されている。従って、不純物領域７も上面視上では略円環状となっている。不純物領域７上には電極１０が形成されており、当該電極１０は、不純物領域７を除いて周囲から絶縁されている。従って、不純物領域７の電位はフローティング電位となる。
【００１３】
以上の構造を有する本半導体装置においては、アノード電極８に接地電位が印加され、カソード電極９に数十Ｖのプラス電位が印加されて、ダイオード素子１５に逆電圧が印加されると、不純物領域５とそれに接続されている埋め込み不純物領域４の電位よりも不純物領域６の電位の方が高くなり、不純物領域５及び埋め込み不純物領域４から空乏層が延びる。そして、ＲＥＳＵＲＦ効果によって、不純物領域５及び埋め込み不純物領域４によって取り囲まれた半導体層２のほぼ全域に空乏層が形成される。これにより、半導体層２の上面付近の電界集中が緩和されて、本半導体装置の高耐圧化が実現される。
【００１４】
更に、本実施の形態１に係る半導体装置では、ダイオード素子１５に逆電圧が印加されて、不純物領域６の電位が不純物領域５よりも高くなると、不純物領域５と埋め込み不純物領域４とが空乏層によって電気的に分離される。
【００１５】
図１において、破線５０は、ダイオード素子１５に逆電圧が印加された際の空乏層端のうち特徴的部分のみを示している。なお、後述の図６，１１，１２，１７〜２２中の破線５０についても同様である。図１の破線５０の形状から理解できるように、不純物領域６の電位が不純物領域５よりも高くなると、不純物領域５の下端部からそれと接触している埋め込み不純物領域４の上端部にかけて空乏層が形成され、不純物領域５と埋め込み不純物領域４との接触部分の全領域が空乏化される。これにより、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離される。これは、不純物領域５の拡散深さ及びその不純物濃度と、埋め込み不純物領域４の不純物濃度とを適切に調整することによって実現できる。
【００１６】
また本実施の形態１では、ダイオード素子１５に逆電圧が印加されると、不純物領域５と不純物領域７とで挟まれた半導体層２にもほぼ全域に空乏層が形成され、この空乏層と、不純物領域５と埋め込み不純物領域６の接触部分に形成される空乏層と、不純物領域５及び埋め込み不純物領域４によって取り囲まれた半導体層２に形成される空乏層とは繋がっている。
【００１７】
このように、本実施の形態１に係る半導体装置では、ダイオード素子１５に逆電圧が印加され、不純物領域６の電位が不純物領域５よりも高くなると、不純物領域５と埋め込み不純物領域４とが空乏層で電気的に分離される。そのため、不純物領域５に接地電位等が印加されている状態であっても、埋め込み不純物領域４の電位は不純物領域７と同様にフローティング電位となる。従って、埋め込み不純物領域４の電位は、不純物領域６の電位の影響を受けて、不純物領域５の電位よりも上昇する。そのため、不純物領域５と埋め込み不純物領域４とが電気的に接続されて埋め込み不純物領域４の電位が不純物領域５と同じである場合よりも、不純物領域６と、その直下の埋め込み不純物領域４との間の電位差が減少する。その結果、不純物領域６の直下における、本半導体装置の厚さ方向の耐圧が向上する。
【００１８】
そして、ＲＥＳＵＲＦ効果によって半導体層２の上面付近の電界集中は緩和されるため、本半導体装置の横方向における耐圧、言い換えれば本半導体装置の厚さ方向に垂直な方向における耐圧を十分に向上させることができることから、装置全体としての耐圧は、横方向の耐圧ではなく、不純物領域６の直下における厚さ方向の耐圧で決定される。本実施の形態１では、上述のように、不純物領域６の直下における厚さ方向の耐圧が向上するため、装置全体としての耐圧を向上させることができる。
【００１９】
次に、本発明の効果をより明確にするために、本実施の形態１に係る半導体装置と、上述の非特許文献１の図１に示されている装置を若干変形したもの（以後、「比較対象装置」と呼ぶ）との動作比較を行う。図２〜５は、本実施の形態１に係る半導体装置の動作に関するデバイスシミュレーション結果を示す図である。また、図６は比較対象装置の構造を示す部分断面図であって、図７〜１０は、比較対象装置の動作に関するデバイスシミュレーション結果を示す図である。まず、図６の比較対象装置について説明する。
【００２０】
図６に示されるように、比較対象装置では、電極１０とアノード電極８とが電気的に接続されている。そのため、不純物領域５と不純物領域７とが電気的に接続されている。そして、ダイオード素子１５に逆電圧を印加すると、不純物領域５と埋め込み不純物領域４で囲まれた半導体層２のほぼ全域が空乏化する。しかしながら、比較対象装置では、本実施の形態１に係る半導体装置とは異なり、不純物領域５と埋め込み不純物領域４との接触部分にはほとんど空乏層が形成されない。これは、電極１０とアノード電極８とが電気的に接続されているため、埋め込み不純物領域４と不純物領域５の接触部分が空乏化されると電極１０とカソード電極９との間でリーク電極が流れてしまうためである。従って、不純物領域６の電位が不純物領域５よりも大きくなったとしても、不純物領域５と埋め込み不純物領域４とは電気的に接続されたままである。そのため、埋め込み不純物領域４の電位は不純物領域５の電位と同じになる。
【００２１】
このように、図６に示される比較対象装置においては、ダイオード素子１５に逆電圧を印加した際には、埋め込み不純物領域４の電位が不純物領域５と同じであるため、不純物領域６とその直下における埋め込み不純物領域４との電位差は、本実施の形態１に係る半導体装置よりも大きくなる。従って、不純物領域６の直下における厚さ方向の耐圧が低下する。
【００２２】
次に図２〜５，７〜１０に示されるデバイスシミュレーション結果について説明する。図２〜４，７〜９は、不純物領域５に接地電位を、不純物領域６に６０Ｖをそれぞれ印加した際の結果を示している。図２，７は装置内での等電位線を１Ｖごとに示しており、図４，９は装置内での等電界線を示している。また、図３，８は、不純物領域５，６が形成されている位置での本半導体装置の厚さ方向における電位分布を示しており、図５，１０は不純物領域５が接地電位の場合におけるカソード電極９の電位Ｖ１とダイオード素子１５に流れる逆電流Ｉ１との関係を示している。
【００２３】
なお、図２，４，７，９では、図１，６に示される構造のうち、半導体基板１よりも上方の部分を示しており、埋め込み不純物領域３及び半導体層２の間の境界は示していない。また、図２〜５，７〜１０に示されるシミュレーション結果は、不純物領域５と不純物領域６との間の距離を図１，６よりも見かけ上狭い状態で計算した結果である。従って、図２，４，７，９では、不純物領域５と不純物領域６との間が図１，６よりも見かけ上狭くなっている。
【００２４】
図３，８の四角印で示されるデータは、不純物領域６が形成されている位置での厚さ方向における電位分布を示しており、丸印で示されるデータは、不純物領域５が形成されている位置での厚さ方向における電位分布を示している。図２，４，７，９の縦軸及び図３，８の横軸は半導体層２上面からの深さを示しており、図２，４，７，９の横軸の水平距離は所定位置からの横方向の距離を示している。そして、図５，１０の縦軸の値は、デバイスの紙面垂直方向の厚みを１μｍとした場合における逆電流Ｉ１の値（単位アンペア）を、底の値を１０として指数表示した際の指数を示している。例えば、逆電流Ｉ１の値が１μＡ（１０-6Ａ）であれば、その値は図５，１０の縦軸では“−６”として表示される。
【００２５】
図４，９に示されるように、不純物領域５，６の間における半導体層２の上面付近では横方向に電界が集中しており、不純物領域６の直下では厚さ方向に電界が集中している。そして、ＲＥＳＵＲＦ効果によって半導体層２の上面付近での電界集中は緩和されるため、半導体層２の上面付近での電界よりも、不純物領域６の直下での電界の方が強くなっている。
【００２６】
また、空乏層が形成されている領域では複数本の等電位線が形成されることから、図２の等電位線の分布から、不純物領域５の下端部からそれと接触している埋め込み不純物領域４の上端部にかけて空乏層が形成され、不純物領域５と埋め込み不純物領域４との接触部分の全領域が空乏化されていることが理解できる。
【００２７】
また、図６の比較対象装置では、ダイオード素子１５に逆電圧が印加された場合であっても、不純物領域５と埋め込み不純物領域４とが互いに電気的に接続されたままであることから、図８の丸印で示されるように、埋め込み不純物領域４の電位は接地電位となっている。従って、比較対象装置では、不純物領域６と埋め込み不純物領域４との間には６０Ｖの電圧が印加される。
【００２８】
これに対して、本実施の形態１に係る半導体装置では、不純物領域５と埋め込み不純物領域４とが空乏層によって電気的に分離されるため、埋め込み不純物領域４の電位はフローティング電位となる。そのため、埋め込み不純物領域４の電位は、図３の丸印で示されるように、不純物領域６の電位にひきずられて接地電位よりも上昇し、約５Ｖとなっている。従って、本半導体装置では、不純物領域６と埋め込み不純物領域４との間には比較対象装置よりも低い約５５Ｖの電圧が印加される。
【００２９】
このように、本実施の形態１に係る半導体装置では、埋め込み不純物領域４の電位の上昇分だけ、不純物領域６と埋め込み不純物領域４との間の電位差を低減できるため、不純物領域６と埋め込み不純物領域４との間の電界が臨界電界に達する際の埋め込み不純物領域４の電位上昇分だけ、本半導体装置の耐圧を向上することができる。図１０に示されるように、比較対象装置ではカソード電極９の電位が６７．９Ｖのとき逆電流Ｉ１が急激に大きくなることからその耐圧は６７．９Ｖであり、本実施の形態１に係る半導体装置では、図５に示されるように、カソード電極９の電位Ｖ１が７６．３Ｖのときに逆電流Ｉ１が急激に大きくなることから本半導体装置の耐圧は７６．３Ｖである。つまり、本実施の形態１に係る半導体装置の耐圧は、比較対象装置の耐圧よりも８．４Ｖ向上している。
【００３０】
実施の形態２．
上述のように、実施の形態１に係る半導体装置では、ダイオード素子１５に逆電圧が印加されると、空乏層によって不純物領域５と電気的に分離される埋め込み不純物領域４の電位は、不純物領域６の電位の影響を受けて上昇する。そうすると、埋め込み不純物領域４とｐｎ接合を形成する埋め込み不純物領域３の電位も上昇し、埋め込み不純物領域３と接触する、不純物領域５よりも外側の半導体層２の電位も上昇する。従って、実施の形態１に係る半導体装置のように、不純物領域５が埋め込み不純物領域４の周端部に接触するように形成されており、不純物領域５よりも外側における半導体層２にはあまり空乏層が形成されず、当該半導体層２の上面付近における電界集中をあまり緩和できない場合には、比較的低電位で当該半導体層２ではアバランシェ降伏が生じる。アバランシェ降伏が生じると、不純物領域５よりも外側の半導体層２と接続されている埋め込み不純物領域３の電位は、当該アバランシェ降伏が生じなくなるような電位に落ち着こうとするため、埋め込み不純物領域３とｐｎ接合を形成する埋め込み不純物領域４の電位は、それ以上上昇することができなくなる。
【００３１】
このように、上述の実施の形態１に係る半導体装置では、不純物領域５よりも外側における半導体層２の上面付近での電界集中をあまり緩和できないことから、比較的低電位でアバランシェ降伏が生じ、それにより、埋め込み不純物領域４の電位をあまり上昇させることができないという現象が起こり得る。
【００３２】
そこで、本実施の形態２では、埋め込み不純物領域４の電位を確実に上昇させることができる半導体装置を提供する。
【００３３】
図１１は本発明の実施の形態２に係る半導体装置の構造を示す部分断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、埋め込み不純物領域３，４の形状を変更し、それに合わせて不純物領域７の形成位置を変更したものである。
【００３４】
図１１に示されるように、本実施の形態２に係る半導体装置では、埋め込み不純物領域４の周端部が不純物領域５よりも外側、言い換えれば不純物領域５よりも不純物領域６とは反対側に延びている。そして、埋め込み不純物領域４の周端部が延びた分、埋め込み不純物領域３の周端部も外側に延びており、不純物領域７の形成位置も外側にずれている。つまり、不純物領域５，６の位置はそのままで、略円形状の埋め込み不純物領域３，４の半径を大きくし、それに合わせて、不純物領域７が上面視上で埋め込み不純物領域３の周端部に沿って配置されるように、その形成位置を外側にずらしている。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００３５】
このように、本実施の形態２に係る半導体装置では、埋め込み不純物領域４の端部が不純物領域５よりも不純物領域６とは反対側に延びている。従って、ダイオード素子１５に逆電圧が印加されると、埋め込み不純物領域４のうち、不純物領域５に対して不純物領域６とは反対側に位置する部分４ａからも空乏層が延び、ＲＥＳＲＵＦ効果によって、図１１の破線５０に示されるように、当該部分４ａの上方における半導体層２がその上面まで空乏化され易くなる。その結果、不純物領域５よりも外側における半導体層２の上面付近での電界集中が緩和され、当該半導体層２においてアバランシェ降伏が生じる電位を上昇させることができる。これにより、埋め込み不純物領域４の電位を確実に上昇させることができる。よって、半導体層６と埋め込み不純物領域４との間の電位差を小さくすることができ、本半導体装置における厚さ方向の耐圧を更に向上することができる。
【００３６】
実施の形態３．
図１２は本発明の実施の形態３に係る半導体装置の構造を示す部分断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、不純物領域５の形状を変更したものである。図１２に示されるように、本実施の形態３に係る半導体装置では、不純物領域５は実施の形態１よりも浅く形成されており、埋め込み不純物領域４まで達していない。従って、不純物領域５と埋め込み不純物領域４との間には半導体層２が介在している。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００３７】
このように、本実施の形態３に係る半導体装置では、不純物領域５と埋め込み不純物領域４との間には半導体層２が介在しているため、埋め込み不純物領域４の上方では不純物領域５と半導体層２とによるｐｎ接合が形成される。従って、ダイオード素子１５に逆電圧が印加されて、不純物領域６の電位が不純物領域５よりも大きくなると、不純物領域５と埋め込み不純物領域４との間の半導体層２にも全域に空乏層が形成されて、当該空乏層内の電界は、実施の形態１に係る半導体装置での不純物領域５と埋め込み不純物領域４との接触部分における空乏層内の電界よりも強くなる。その結果、埋め込み不純物領域４の電位が上昇する。これにより、本半導体装置における厚さ方向の耐圧が向上し、装置全体での耐圧が向上する。
【００３８】
図１３〜１６は、本実施の形態３に係る半導体装置の動作に関するデバイスシミュレーション結果を示す図である。図１３〜１５は、不純物領域５に接地電位を、不純物領域６に６０Ｖをそれぞれ印加した際の結果を示している。図１３は装置内での等電位線を１Ｖごとに示しており、図１５は装置内での等電界線を示している。また、図１４は、不純物領域５，６が形成されている位置での厚さ方向における電位分布を示しており、図１４中の四角印で示されるデータは、不純物領域６が形成されている位置での厚さ方向における電位分布を示しており、丸印で示されるデータは、不純物領域５が形成されている位置での厚さ方向における電位分布を示している。また、図１６は不純物領域５が接地電位の場合におけるカソード電極９の電位Ｖ１とダイオード素子１５に流れる逆電流Ｉ１との関係を示している。
【００３９】
なお、図１３，１５では、図１２に示される構造のうち、半導体基板１よりも上方の部分を示しており、埋め込み不純物領域３及び半導体層２の間の境界は示していない。また、図１３〜１６に示されるシミュレーション結果は、不純物領域５と不純物領域６との間の距離を図１２よりも見かけ上狭い状態で計算した結果である。従って、図１３，１５では、不純物領域５と不純物領域６との間が図１２よりも見かけ上狭くなっている。また、図１３〜１６の縦軸及び横軸の表示内容は、それぞれ図２〜５の縦軸及び横軸と同様である。
【００４０】
図１５と上述の図４とを参照すると、本実施の形態３に係る半導体装置では、不純物領域５の下端部から埋め込み不純物領域４の上端部にかけて形成される空乏層内での電界が、実施の形態１に係る半導体装置よりも強くなっていることが理解できる。そして、図１４に示されるように、ダイオード素子１５に６０Ｖの逆電圧を印加すると、埋め込み不純物領域４の電位が約３０Ｖまで上昇している。
【００４１】
このように、本実施の形態３では、埋め込み不純物領域４の電位が上昇することから、図１６に示されるように、本実施の形態３に係る半導体装置の耐圧が９８．１Ｖとなり、実施の形態１に係る半導体装置よりも２１．８Ｖも向上している。
【００４２】
実施の形態４．
図１７は本発明の実施の形態４に係る半導体装置の構造を示す部分断面図である。本実施の形態４に係る半導体装置は、上述の実施の形態３に係る半導体装置において、ｐ-型の不純物領域１６を更に設けたものである。図１７に示されるように、半導体層２の上面内には不純物領域５と隣接して不純物領域１６が形成されている。不純物領域１６は、円環状の不純物領域５の内側及び外側の両方に当該不純物領域５に接触するように設けられており、上面視上で不純物領域５を挟みつつ不純物領域６を取り囲んでいる。その他の構造については実施の形態３に係る半導体装置と同様であるため、その説明は省略する。
【００４３】
上述の実施の形態３に係る半導体装置では、埋め込み不純物領域４の電位を上昇させるためには、不純物領域５の拡散深さを浅くすることが有効であるが、図１７に示されるように不純物領域５を浅くすると、当該不純物領域５の深さ方向に垂直な方向における端部のコーナー曲率が大きくなり、当該端部での電界が集中し易くなる。これにより、不純物領域５を浅くしたとしても埋め込み不純物領域４の電位がそれほど上昇しないことがある。
【００４４】
本実施の形態４では、不純物領域５よりも不純物濃度が低い不純物領域１６が、不純物領域５と隣接して半導体層２の上面内に形成されている。ダイオード素子１５に逆電圧が印加された際には、ＲＥＳＵＲＦ効果を利用することにより低濃度の不純物領域１６の全領域を空乏化することができることから、不純物領域５の深さ方向に垂直な方向における端部での電界集中を緩和することができる。その結果、埋め込み不純物領域４の電位を確実に上昇させることができ、本半導体装置における厚さ方向の耐圧を確実に向上できる。なお、不純物領域１６の深さ及び濃度を調整することにより、当該不純物領域１６の全領域を簡単に空乏化できる。
【００４５】
実施の形態５．
図１８は本発明の実施の形態５に係る半導体装置の構造を示す部分断面図である。本実施の形態５に係る半導体装置は、上述の実施の形態１に係る半導体装置において、埋め込み不純物領域４の形状を変更したものである。図１８に示されるように、本実施の形態５に係る埋め込み不純物領域４の周端部は不純物領域５まで延びておらず、不純物領域５の直下には埋め込み不純物領域４が存在していない。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００４６】
上述の実施の形態１に係る半導体装置では、不純物領域５の直下では埋め込み不純物領域４が存在しているため、実施の形態３に係る半導体装置のように、不純物領域５が埋め込み不純物領域４に接触しないようにするためには、当該不純物領域５の深さを変更することが必要である。
【００４７】
本実施の形態５に係る半導体装置では、不純物領域５の直下では埋め込み不純物領域４が位置していないため、不純物領域５の深さを変更すること無しに、不純物領域５が埋め込み不純物領域４に接触しないようにすることができる。従って、拡散工程を変更することなくマスク工程の変更だけで簡単に高耐圧化が可能となる。
【００４８】
実施の形態６．
上述の実施の形態１〜５に係る半導体装置では、埋め込み不純物領域３は単独でフローティング状態となっているため、不純物領域５をベース、不純物領域５よりも外側における半導体層２、不純物領域７及び埋め込み不純物領域３をエミッタ、半導体基板１をコレクタとしてそれぞれ把握されるｐｎｐ型の寄生バイポーラトランジスタが動作し、当該半導体装置が誤動作する可能性があった。
【００４９】
そこで、本実施の形態６では、寄生バイポーラトランジスタの動作を確実に抑制することが可能な半導体装置を提供する。
【００５０】
図１９は本発明の実施の形態６に係る半導体装置の構造を示す部分断面図である。本実施の形態６に係る半導体装置は、上述の実施の形態１に係る半導体装置において、埋め込み不純物領域３，４の形状を変更し、それに合わせて不純物領域７の形成位置を変更し、更にｐ型の不純物領域２５及び電極１１を備えるものである。
【００５１】
図１９に示されるように、本実施の形態６に係る半導体装置では、実施の形態２に係る半導体装置と同様に、埋め込み不純物領域４の周端部が不純物領域５よりも外側に延びている。そして、埋め込み不純物領域４の周端部が延びた分、埋め込み不純物領域３の周端部も外側に延びており、不純物領域７の形成位置も外側にずれている。そして、不純物領域５と不純物領域７との間の半導体層２の上面内には、両者と離れて不純物領域２５が形成されている。不純物領域２５は、埋め込み不純物領域４まで達しており、上面視上で不純物領域６を中心にしてそれを取り囲むように埋め込み不純物領域４の周端部に沿って形成されている。また、不純物領域２５の上面上には電極１１が設けられており、当該電極１１は不純物領域２５を除いて電極１０だけと電気的に接続されている。これにより、不純物領域７と不純物領域２５とは電気的に接続され、両者の電位はフローティング電位となる。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００５２】
本実施の形態６に係る半導体装置では、ダイオード素子１５に逆電圧が印加されると、実施の形態１と同様に、不純物領域５の下端部からそれに接触する埋め込み不純物領域４の上端部にかけて空乏層が形成される。これにより、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離される。
【００５３】
一方、不純物領域２５と不純物領域７とが電気的に接続されていることから、不純物領域２５の下端部から埋め込み不純物領域４の上端部にかけてはほとんど空乏層が形成されず、不純物領域２５と埋め込み不純物領域４とは電気的に接続されたままである。
【００５４】
このように、本実施の形態６に係る半導体装置では、不純物領域２５と不純物領域７とは電気的に接続され、更にダイオード素子１５に逆電圧が印加された場合であっても、不純物領域２５と埋め込み不純物領域４とは電気的に接続されたままとなることから、不純物領域２５よりも外側の半導体層２、不純物領域７及び埋め込み不純物領域３から成るｎ型の半導体領域と、不純物領域２５及び埋め込み不純物領域４から成るｐ型の半導体領域とは電気的に接続されるようになる。従って、当該ｐ型の半導体領域をベース、当該ｎ型の半導体領域をエミッタ、半導体基板１をコレクタとしてそれぞれ把握されるｐｎｐ型の寄生バイポーラトランジスタにおいて、ベース・エミッタ間がショートされることになる。その結果、当該寄生バイポーラトランジスタの動作を抑制することができる。
【００５５】
実施の形態７．
図２０は本発明の実施の形態７に係る半導体装置の構造を示す部分断面図である。本実施の形態７に係る半導体装置は、上述の実施の形態６に係る半導体装置において、不純物領域５の形状を変更したものである。図２０に示されるように、本実施の形態７に係る半導体装置では、実施の形態３と同様に、不純物領域５は浅く形成されており、埋め込み不純物領域４まで達していない。従って、不純物領域５と埋め込み不純物領域４との間には半導体層２が介在している。その他の構造については実施の形態６に係る半導体装置と同様であるため、その説明は省略する。
【００５６】
このように、本実施の形態７に係る半導体装置では、不純物領域５と埋め込み不純物領域４との間には半導体層２が介在しているため、ダイオード素子１５に逆電圧を印加した際には、実施の形態３で説明した理由から、埋め込み不純物領域４の電位が実施の形態６に係る半導体装置よりも上昇する。これにより、本半導体装置における厚さ方向の耐圧が向上し、装置全体での耐圧が向上する。
【００５７】
実施の形態８．
図２１は本発明の実施の形態８に係る半導体装置の構造を示す部分断面図である。本実施の形態８に係る半導体装置は、上述の実施の形態６に係る半導体装置において、埋め込み不純物領域４の形状を変更し、更にｐ+型の埋め込み不純物領域３４を備えるものである。
【００５８】
図２１に示されるように、本実施の形態８に半導体装置では、実施の形態５と同様に、埋め込み不純物領域４の周端部が不純物領域５まで延びておらず、不純物領域５の直下には埋め込み不純物領域４が存在していない。また、不純物領域５に対して不純物領域６とは反対側において、半導体層２と埋め込み不純物領域３との界面に埋め込み不純物領域３４が形成されており、当該埋め込み不純物領域３４は、上面視上で不純物領域６を中心としてそれを取り囲むように円環状となっている。そして、不純物領域２５は埋め込み不純物領域３４に達しており、上面視上で埋め込み不純物領域３４に沿って形成されている。その他の構造については実施の形態６に係る半導体装置と同様であるため、その説明は省略する。
【００５９】
本実施の形態８に係る半導体装置では、ダイオード素子１５に逆電圧が印加されると、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離される。一方、不純物領域２５と不純物領域７とが電気的に接続されていることから、不純物領域２５の下端部から埋め込み不純物領域３４の上端部にかけてはほとんど空乏層が形成されず、不純物領域２５と埋め込み不純物領域３４とは電気的に接続されたままである。
【００６０】
このように、本実施の形態８に係る半導体装置では、不純物領域５の直下には埋め込み不純物領域４が位置していないため、実施の形態５に係る半導体装置と同様に、不純物領域５の深さを変更すること無しに、不純物領域５が埋め込み不純物領域４に接触しないようにすることができる。従って、拡散工程を変更することなくマスク工程の変更だけで簡単に高耐圧化が可能となる。
【００６１】
更に、不純物領域２５と不純物領域７とは電気的に接続され、ダイオード素子１５に逆電圧を印加した場合であっても不純物領域２５と埋め込み不純物領域３４とは電気的に接続されたままとなることから、不純物領域２５よりも外側の半導体層２、不純物領域７及び埋め込み不純物領域３からなるｎ型の半導体領域と、不純物領域２５及び埋め込み不純物領域３４から成るｐ型の半導体領域とは電気的に接続されるようになる。従って、当該ｐ型の半導体領域をベース、当該ｎ型の半導体領域をエミッタ、半導体基板１をコレクタとしてそれぞれ把握されるｐｎｐ型の寄生バイポーラトランジスタにおいて、ベース・エミッタ間がショートするようになる。その結果、当該寄生バイポーラトランジスタの動作を確実に抑制することができる。
【００６２】
なお、本実施の形態８では、埋め込み不純物領域４と埋め込み不純物領域３４とは互いに接続されていないが両者を接続しても良い。例えば、不純物領域５を完全な円環状に形成するのではなく、ＲＥＳＵＲＦ効果を十分に発揮できる程度にアルファベットの“Ｃ”の字のように部分的に小さい隙間を設けて、その隙間に埋め込み不純物領域４，３４間を接続する他の埋め込み不純物領域を形成しても良い。
【００６３】
また、埋め込み不純物領域４と埋め込み不純物領域３４とが互いに接続されていない場合には、埋め込み不純物領域４は単独でフローティング状態となるが、本半導体装置における寄生バイポーラトランジスタは、比較的耐圧の弱い不純物領域５よりも外側において動作し易いことから、本実施の形態８のように不純物領域２５と不純物領域７とを電気的に接続することによって、本半導体装置における寄生バイポーラトランジスタの動作を確実に抑制できる。
【００６４】
実施の形態９．
上述の実施の形態６，７に係る半導体装置では、例えばアノード電極８に接地電位が、カソード電極９に負の電位がそれぞれ印加されて、ダイオード素子１５に順電圧が印加される際、当該順電圧が大きくなると、不純物領域５と不純物領域６との間の半導体層２では伝導度変調が生じて、ホール及び電子ともに濃度が上昇する。そして、増加した電子は、不純物領域５と埋め込み不純物領域４との接触部分の不純物濃度が比較的薄いことから、当該接触部分を通過して不純物領域５よりも外側に漏れ出してくる。この漏れ出した電子は、不純物領域２５と埋め込み不純物領域４との接触部分の不純物濃度も比較的薄いことから、更に、当該接触部分を通過して不純物領域７に達する。
【００６５】
不純物領域７と不純物領域２５とは、電極１０，１１がショートしているため、それらの表面付近では同電位と成っているが、不純物領域７に電子が注入されると、不純物領域７の下端部付近ではその電位が減少し、それにより埋め込み不純物領域３の電位も減少する。その結果、不純物領域２５及び埋め込み不純物領域４の電位の方が埋め込み不純物領域３よりも高くなることがある。これにより、上述の寄生バイポーラトランジスタのエミッタ・ベース間に電位差が生じ、当該寄生バイポーラトランジスタが動作することがある。
【００６６】
同様に、実施の形態８に係る半導体装置では、ダイオード素子１５に印加される順電圧が大きくなると、不純物領域５と不純物領域６との間の半導体層２では伝導度変調が生じて、電子が不純物領域５よりも外側に漏れ出し、不純物領域２５と埋め込み不純物領域３４との接触部分を通過して不純物領域７に達することがある。不純物領域７に電子が達すると、その下端部付近ではその電位が減少し、埋め込み不純物領域３の電位も減少する。その結果、不純物領域２５及び埋め込み不純物領域３４の電位の方が埋め込み不純物領域３よりも高くなることがあり、寄生バイポーラトランジスタが動作することがある。
【００６７】
そこで、本実施の形態９では、不純物領域６の電位が不純物領域５よりも小さくなった場合における寄生バイポーラトランジスタの動作を抑制することが可能な半導体装置を提供する。
【００６８】
図２２は本発明の実施の形態９に係る半導体装置の構造を示す部分断面図である。本実施の形態９に係る半導体装置は、上述の実施の形態６に係る半導体装置において、基本的には、ｎ型の不純物領域４７及び電極１２を更に備えるものである。
【００６９】
図２２に示されるように、不純物領域５と不純物領域２５との間の半導体層２の上面内には、不純物領域５と離れて不純物領域４７が形成されている。不純物領域４７は、埋め込み不純物領域４に達しており、上面視上で不純物領域６を中心としてそれを取り囲むように円環状に形成されている。不純物領域４７上には電極１２が設けられており、当該電極１２は、不純物領域４７を除いては電極１０，１１のみと電気的に接続されている。これにより、不純物領域７，２５，４７は互いに電気的に接続され、それらの電位はフローティング電位となる。
【００７０】
また、本実施の形態９では、不純物領域７と不純物領域２５とが互いに接するように形成されており、不純物領域２５と不純物領域４７とが互いに接するように形成されている。その他の構造については実施の形態６に係る半導体装置と同様であるため、その説明は省略する。
【００７１】
本実施の形態９に係る半導体装置では、ダイオード素子１５に逆電圧が印加されると、実施の形態６と同様に、不純物領域５と埋め込み不純物領域４とは空乏層で電気的に分離され、不純物領域２５と埋め込み不純物領域４とは電気的に接続されたままである。
【００７２】
このように、本実施の形態９に係る半導体装置では、ｎ型の不純物領域４７が不純物領域５と不純物領域２５との間に存在するため、不純物領域６の電位が不純物領域５よりも小さくなり、半導体層２で伝導度変調が生じて不純物領域５よりも外側に電子が漏れ出してきた場合には、当該電子はまず不純物領域４７に達する。そして、不純物領域４７はｐ型の不純物領域２５と電気的に接続されていることから、不純物領域４７に到達した電子は、不純物領域２５から供給されるホールと結合し消滅する。これにより、不純物領域２５と埋め込み不純物領域４との接触部分を通過する電子が減少するため、寄生バイポーラトランジスタが動作することを抑制できる。
【００７３】
なお、本実施の形態９では、不純物領域４７を埋め込み不純物領域４に達するように形成したが、不純物領域４７は必ずしも埋め込み不純物領域４に達する必要はない。
【００７４】
また、実施の形態８に係る半導体装置においても、本実施の形態９と同様に、不純物領域２５と電気的に接続された不純物領域４７を、不純物領域２５と不純物領域５との間の半導体層２の上面内に形成することによって、不純物領域６の電位が不純物領域５の電位よりも小さくなった際の寄生バイポーラトランジスタの動作を抑制できる。その際、不純物領域４７を埋め込み不純物領域３４に達するように形成しても良いし、達しないように形成しても良い。
【００７５】
実施の形態１０．
上述の実施の形態１〜９では、ダイオード素子を備える半導体装置に本発明を適用する場合について説明したが、本実施の形態１０では、ｎＭＯＳトランジスタを備える半導体装置に本発明を適用する場合について説明し、後述の実施の形態１１ではｎｐｎ型バイポーラトランジスタを備える半導体装置に本発明を適用する場合について説明する。
【００７６】
図２３は本発明の実施の形態１０に係る半導体装置の構造を示す部分断面図である。本実施の形態１０に係る半導体装置は、構造的には、実施の形態１に係る半導体装置において、ｎ型の不純物領域５３を更に備え、ダイオード素子１５のアノード電極８及びカソード電極９の代わりに、ｎＭＯＳトランジスタ５１のソース電極５８、ドレイン電極５９及びゲート電極５４を備えるものである。
【００７７】
図２３に示されるように、本実施の形態１０に係る半導体装置では、不純物領域５の上面内に不純物領域５３が形成されている。不純物領域５，６の間の半導体層２と、不純物領域５３との間の不純物領域５上には図示しないゲート絶縁膜を介してゲート電極５４が形成されている。不純物領域６上にはドレイン電極５９が設けられており、不純物領域５及び不純物領域５３上にはソース電極５８が設けられている。その他の構造については、実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００７８】
本実施の形態１０に係る半導体装置では、ソース電極５８に接地電位が印加され、ドレイン電極５９の数十Ｖのプラス電位が印加されると、実施の形態１と同様に、不純物領域５の電位よりも不純物領域６の電位が大きくなり、ＲＥＳＲＵＦ効果によって、不純物領域５と不純物領域６との間の半導体層２のほぼ全域に空乏層が形成される。これにより、半導体層２の上面付近の電界集中が緩和されて、本半導体装置の高耐圧化が実現される。
【００７９】
更に、不純物領域６の電位が不純物領域５よりも高くなると、実施の形態１と同様に、不純物領域５と埋め込み不純物領域４とが空乏層によって電気的に分離される。図２３の破線５０は、ドレイン電極５９にソース電極５８よりも高い電位を印加した際の空乏層端のうち特徴的部分のみを示している。図２３の破線５０の形状から理解できるように、不純物領域６の電位が不純物領域５よりも高くなると、不純物領域５と埋め込み不純物領域４との接触部分の全領域が空乏化され、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離される。
【００８０】
このように、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離されることから、埋め込み不純物領域４の電位はフローティング電位となる。そのため、埋め込み不純物領域４の電位は、不純物領域６の電位の影響を受けて、不純物領域５の電位よりも上昇し、埋め込み不純物領域４の電位が不純物領域５と同じ場合よりも、不純物領域６と、その直下の埋め込み不純物領域４との間の電位差を小さくできる。その結果、不純物領域６の直下における厚さ方向の耐圧が向上する。
【００８１】
なお、本実施の形態１０に係る半導体装置では、不純物領域５とそれに接する半導体層２とによって横型構造の寄生ダイオードが形成される。そして、この寄生ダイオードの耐圧がｎＭＯＳトランジスタ５１の耐圧を決定する要因の一つとなる。
【００８２】
また、実施の形態２〜８に係る半導体装置においても、本実施の形態１０と同様に、不純物領域５の上面内に不純物領域５３を新たに形成し、アノード電極８及びカソード電極９の代わりに、上述のソース電極５８、ドレイン電極５９及びゲート電極５４を設けることによって、各実施の形態に係る発明をｎＭＯＳトランジスタ５１を備える半導体装置に適用することができる。
【００８３】
また、ｎＭＯＳトランジスタ５１がインダクタ成分を有する負荷をスイッチング駆動する場合には、ソース電極５８の電位がドレイン電極５９の電位よりも大きくなり、不純物領域５の電位が不純物領域６の電位よりも大きくなることがある。従って、本半導体装置においても、不純物領域５と不純物領域６との間の半導体層２で伝導度変調が生じることがある。このことから、実施の形態９に係る半導体装置において、本実施の形態１０と同様に、不純物領域５の上面内に不純物領域５３を新たに形成し、アノード電極８及びカソード電極９の代わりに、上述のソース電極５８、ドレイン電極５９及びゲート電極５４を設けることによって、ｎＭＯＳトランジスタ５１を備える半導体装置での寄生バイポーラトランジスタの動作を抑制することができる。
【００８４】
実施の形態１１．
図２４は本発明の実施の形態１１に係る半導体装置の構造を示す部分断面図である。本実施の形態１１に係る半導体装置は、構造的には、実施の形態１に係る半導体装置において、ｎ型の不純物領域６３を更に備え、ダイオード素子１５のアノード電極８及びカソード電極９の代わりに、ｎｐｎ型バイポーラトランジスタ６１のベース電極６８、コレクタ電極６９及びエミッタ電極６４を備えるものである。
【００８５】
図２４に示されるように、本実施の形態１１に係る半導体装置では、不純物領域５の上面内に不純物領域６３が形成されている。不純物領域５，６，６３の上には、それぞれベース電極６８、コレクタ電極６９及びエミッタ電極６４が設けられている。その他の構造については、実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００８６】
本実施の形態１１に係る半導体装置では、ベース電極６８に接地電位が印加され、コレクタ電極６９の数十Ｖのプラス電位が印加されると、実施の形態１と同様に、不純物領域５の電位よりも不純物領域６の電位が大きくなり、ＲＥＳＲＵＦ効果によって、不純物領域５と不純物領域６との間の半導体層２のほぼ全域に空乏層が形成される。これにより、半導体層２の上面付近の電界集中が緩和されて、本半導体装置の高耐圧化が実現される。
【００８７】
更に、不純物領域６の電位が不純物領域５よりも高くなると、実施の形態１と同様に、不純物領域５と埋め込み不純物領域４とが空乏層によって電気的に分離される。図２４の破線５０は、コレクタ電極６９にベース電極６８よりも高い電位を印加した際の空乏層端のうち特徴的部分のみを示している。図２４の破線５０の形状から理解できるように、不純物領域６の電位が不純物領域５よりも高くなると、不純物領域５と埋め込み不純物領域４との接触部分の全領域が空乏化され、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離される。
【００８８】
このように、不純物領域５と埋め込み不純物領域４とは空乏層によって電気的に分離されることから、埋め込み不純物領域４の電位はフローティング電位となる。そのため、埋め込み不純物領域４の電位は、不純物領域６の電位の影響を受けて、不純物領域５の電位よりも上昇し、不純物領域６と、その直下の埋め込み不純物領域４との間の電位差を小さくできる。その結果、不純物領域６の直下における厚さ方向の耐圧が向上する。
【００８９】
なお、本実施の形態１１に係る半導体装置では、不純物領域５とそれに接する半導体層２とによって横型構造の寄生ダイオードが形成される。この寄生ダイオードの耐圧は、ｎｐｎ型バイポーラトランジスタ６１の降伏電圧ＢＶＣＢＯに相当する。そして、ｎｐｎ型バイポーラトランジスタ６１の耐圧に相当する降伏電圧ＢＶＣＥＯは、電流増幅率ｈＦＥの値によって降伏電圧ＢＶＣＢＯを上限としてそれよりも減少する。従って、上記寄生ダイオードの耐圧は、ｎｐｎ型バイポーラトランジスタ６１の耐圧を決定する要因の一つとなる。
【００９０】
また、実施の形態２〜８に係る半導体装置においても、本実施の形態１１と同様に、不純物領域５の上面内に不純物領域６３を新たに形成し、アノード電極８及びカソード電極９の代わりに、上述のベース電極６８、コレクタ電極６９及びエミッタ電極６４を設けることによって、各実施の形態に係る発明をｎｐｎ型バイポーラトランジスタ６１を備える半導体装置に適用することができる。
【００９１】
また、本半導体装置が使用状態によっては、ｎｐｎ型バイポーラトランジスタ６１のベース電極６８に過電圧が印加されることもあることから、ベース電極６８の電位がコレクタ電極６９の電位よりも大きくなり、不純物領域５の電位が不純物領域６の電位よりも大きくなることがある。従って、本半導体装置においても、不純物領域５と不純物領域６との間の半導体層２で伝導度変調が生じることがある。このことから、実施の形態９に係る半導体装置において、本実施の形態１１と同様に、不純物領域５の上面内に不純物領域６３を新たに形成し、アノード電極８及びカソード電極９の代わりに、上述のベース電極６８、コレクタ電極６９及びエミッタ電極６４を設けることによって、ｎｐｎ型バイポーラトランジスタ６１を備える半導体装置での寄生トランジスタの動作を抑制することができる。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す部分断面図である。
【図２】本発明の実施の形態１に係る半導体装置の動作シミュレーションの結果を示す図である。
【図３】本発明の実施の形態１に係る半導体装置の動作シミュレーションの結果を示す図である。
【図４】本発明の実施の形態１に係る半導体装置の動作シミュレーションの結果を示す図である。
【図５】本発明の実施の形態１に係る半導体装置の動作シミュレーションの結果を示す図である。
【図６】比較対象装置の構造を示す部分断面図である。
【図７】比較対象装置の動作シミュレーションの結果を示す図である。
【図８】比較対象装置の動作シミュレーションの結果を示す図である。
【図９】比較対象装置の動作シミュレーションの結果を示す図である。
【図１０】比較対象装置の動作シミュレーションの結果を示す図である。
【図１１】本発明の実施の形態２に係る半導体装置の構造を示す部分断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の構造を示す部分断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の動作シミュレーションの結果を示す図である。
【図１４】本発明の実施の形態３に係る半導体装置の動作シミュレーションの結果を示す図である。
【図１５】本発明の実施の形態３に係る半導体装置の動作シミュレーションの結果を示す図である。
【図１６】本発明の実施の形態３に係る半導体装置の動作シミュレーションの結果を示す図である。
【図１７】本発明の実施の形態４に係る半導体装置の構造を示す部分断面図である。
【図１８】本発明の実施の形態５に係る半導体装置の構造を示す部分断面図である。
【図１９】本発明の実施の形態６に係る半導体装置の構造を示す部分断面図である。
【図２０】本発明の実施の形態７に係る半導体装置の構造を示す部分断面図である。
【図２１】本発明の実施の形態８に係る半導体装置の構造を示す部分断面図である。
【図２２】本発明の実施の形態９に係る半導体装置の構造を示す部分断面図である。
【図２３】本発明の実施の形態１０に係る半導体装置の構造を示す部分断面図である。
【図２４】本発明の実施の形態１１に係る半導体装置の構造を示す部分断面図である。
【符号の説明】
【００９３】
１  半導体基板、２  半導体層、３，４，３４  埋め込み不純物領域、５〜７，１６，２５，４７，５３，６３  不純物領域、８  アノード電極、９  カソード電極、５４  ゲート電極、５９  ドレイン電極、６４  エミッタ電極、６８  ベース電極、６９  コレクタ電極。
【図１】
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【図６】
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【図１１】
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【図１２】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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