(57)【要約】      （修正有）【課題】  互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。【解決手段】  クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出器１２と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器１８と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器２２と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器２４とを含む。【選択図】  図２
2006148891.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出及び制御信号発生器と、
前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、
前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、
前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を含むこと
を特徴とする遅延同期ループ。
【請求項２】
前記位相検出及び制御信号発生器は、前記クロック信号を分周して分周されたクロック信号を発生する第１の分周器と、
前記第１の遅延器から出力されるフィードバッククロック信号を分周して分周されたフィードバッククロック信号を発生する第２の分周器と、
前記分周されたクロック信号と前記分周されたフィードバッククロック信号との間の位相差を検出して位相検出信号を発生する位相検出器と、
前記位相検出信号に応答してカウンティング動作を実行して前記複数ビットの制御信号を発生するカウンティング部と、を備えること
を特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記位相検出器は、初期段階で、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、第１のアップ信号を発生し、
前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、第１のダウン信号を発生し、
前記第１のダウン信号が発生され、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、第２のアップ信号を発生し、
前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、第２のダウン信号を前記位相検出信号として各々発生すること
を特徴とする請求項２に記載の遅延同期ループ。
【請求項４】
前記カウンティング部は、前記第１のアップ信号に応答してカウントアップを実行して所定ビットの第１の制御信号を発生する第１のカウンターと、
前記第１のダウン信号に応答してイネーブルされ、前記第２のアップ信号に応答してカウントアップを実行し、前記第２のダウン信号に応答してカウントダウンを実行して所定ビットの第２の制御信号を発生する第２のカウンターと、を備え、
前記複数ビットの制御信号は、前記所定ビットの第１及び第２の制御信号からなること
を特徴とする請求項３に記載の遅延同期ループ。
【請求項５】
前記所定個数の第１の遅延セルは、各々前段の遅延セルの出力信号を遅延させる第１のバッファーと、
前記第１のバッファーの出力端と接地電圧との間に直列接続された複数個の第１のスイッチングトランジスター及び第１のキャパシターと、を並列で備え、
前記複数個の第１のスイッチングトランジスターが各々前記所定ビットの第１の制御信号に応答してスイッチングされること
を特徴とする請求項４に記載の遅延同期ループ。
【請求項６】
前記所定個数の第２の遅延セルは、各々前段の遅延セルの出力信号を遅延させる第２のバッファーと、
前記第２のバッファーの出力端と接地電圧との間に直列接続された複数個の第２のスイッチングトランジスター及び第2キャパシターと、を並列で備え、
前記複数個の第２のスイッチングトランジスターが各々前記所定ビットの第２の制御信号に応答してスイッチングされること
を特徴とする請求項４に記載の遅延同期ループ。
【請求項７】
前記第１のカウンターは、前記所定ビットの第１の制御信号の各ビットを発生するための所定個数の第１のカウンティングセルを備え、
初期段階で、前記第１のカウンティングセルは、ローレベルの前記所定ビットの第１の制御信号を発生し、前記第１のアップ信号に応答してカウントアップを実行して前記所定ビットの第１の制御信号のハイレベルのビット数を増加させること
を特徴とする請求項４に記載の遅延同期ループ。
【請求項８】
前記所定個数の第１のカウンティングセルは、各々初期段階で、ハイレベルのデータを第１のノードに出力し、前記第１のノードのデータを反転して第２のノードに出力し、前記第２のノードのデータを反転して前記第１のノードに出力するラッチと、
前記第１のアップ信号及び後段のカウンティングセルの前記第２のノードの信号に応答して前記第１のノードをローレベルにするリセット回路と、を備えること
を特徴とする請求項７に記載の遅延同期ループ。
【請求項９】
前記第２のカウンターは、前記所定ビットの第２の制御信号の各ビットを発生するための所定個数の第２のカウンティングセルを備え、
初期段階で、前記第２のカウンティングセルは、所定ビットの第２の制御信号の上位ビットはハイレベルで発生して残りのビットはローレベルで発生し、前記第１のダウン信号に応答してイネーブルされ、前記第２のアップ信号に応答してカウントアップを実行して前記所定ビットの第２の制御信号のハイレベルのビット数を増加させ、前記第２のダウン信号に応答してカウントダウンを実行して前記所定ビットの第２の制御信号のハイレベルのビット数を減少させること
を特徴とする請求項４に記載の遅延同期ループ。
【請求項１０】
前記所定個数の第２のカウンティングセルは、各々初期段階で、ハイレベルのデータを第１のノードに出力し、前記第１のノードのデータを反転して第２のノードに出力し、前記第２のノードのデータを反転して前記第１のノードに出力するラッチと、
前記第２のアップ信号及び後段のカウンティングセルの前記第２のノードの信号に応答して前記第１のノードをローレベルにする第１のリセット回路と、
前記第２のダウン信号及び前段のカウンティングセルの前記第１のノードの信号に応答して前記第２のノードをローレベルにする第２のリセット回路と、
前記第１のダウン信号に応答して前記第１及び第２のリセット回路にローレベルを供給するイネーブル回路と、を備えること
を特徴とする請求項９に記載の遅延同期ループ。
【請求項１１】
前記位相混合器は、前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相変化を示す出力クロック信号と反転出力クロック信号とを位相混合して複数個の補正された出力クロック信号を発生すること
を特徴とする請求項１に記載の遅延同期ループ。
【請求項１２】
前記位相混合器は、第１の入力信号と第２の入力信号に応答して第１の電流を発生する第１の電流発生器と、
第３の入力信号と第４の入力信号に応答して第２の電流を発生する第２の電流発生器と、
前記第１の電流をミラーして第３の電流を発生する第１の電流ミラーと、
前記第２の電流をミラーして第４の電流を発生する第２の電流ミラーと、
前記第４の電流をミラーして出力電圧を発生する第３の電流ミラーと、を備え、
前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第１及び第２の入力信号とし、前記第１及び第２の入力信号と反対位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第３及び第４の入力信号とすること
を特徴とする請求項１１に記載の遅延同期ループ。
【請求項１３】
クロック信号とフィードバッククロック信号の位相差を検出し、前記位相差によって変化する制御電圧を発生する位相検出及び制御電圧発生器と、
前記制御電圧に応答してクロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、
前記制御電圧に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、
前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を備えること
を特徴とする遅延同期ループ。
【請求項１４】
前記遅延同期ループは、前記クロック信号を分周して分周されたクロック信号を発生する第１の分周器と、
前記第１の遅延器から出力される前記フィードバッククロック信号を分周して分周されたフィードバッククロック信号を発生する第２の分周器と、
前記分周されたクロック信号と前記分周されたフィードバッククロック信号との間の位相差を検出して位相検出信号を発生する位相検出器と、
前記位相検出信号に応答してポンピング動作を実行して前記制御電圧を発生する電荷ポンプと、を備えること
を特徴とする請求項１３に記載の遅延同期ループ。
【請求項１５】
前記位相検出器は、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、アップ信号を発生し、前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、ダウン信号を各々前記位相検出信号として発生すること
を特徴とする請求項１４に記載の遅延同期ループ。
【請求項１６】
前記所定個数の第１の遅延セルは、各々第１のバッファーを具備し、
前記第１のバッファーの電源電圧として前記制御電圧が印加されて遅延時間が調節されること
を特徴とする請求項１３に記載の遅延同期ループ。
【請求項１７】
前記所定個数の第２の遅延セルは、各々第２のバッファーを具備し、
前記第２のバッファーの電源電圧として前記制御電圧が印加されて遅延時間が調節されること
を特徴とする請求項１３に記載の遅延同期ループ。
【請求項１８】
前記位相混合器は、前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相変化を示す出力クロック信号と反転出力クロック信号とを位相混合して複数個の補正された出力クロック信号を発生すること
を特徴とする請求項１４に記載の遅延同期ループ。
【請求項１９】
前記位相混合器は、第１の入力信号と第２の入力信号に応答して第１の電流を発生する第１の電流発生器と、
第３の入力信号と第４の入力信号に応答して第２の電流を発生する第２の電流発生器と、
前記第１の電流をミラーして第３の電流を発生する第１の電流ミラーと、
前記第２の電流をミラーして第４の電流を発生する第２の電流ミラーと、
前記第４の電流をミラーして出力電圧を発生する第３の電流ミラーと、を備え、
前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第１及び第２の入力信号とし、前記第１及び第２の入力信号と反対位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第３及び第４の入力信号とすること
を特徴とする請求項１８に記載の遅延同期ループ。
【請求項２０】
クロック信号と反転クロック信号が入力されて複数個の補正された出力クロック信号を発生する遅延同期ループと、
前記複数個の補正された出力クロック信号を組み合わせて複数個の出力データストローブ信号を発生する出力データストローブ信号発生器と、を備え、
前記遅延同期ループは、前記クロック信号とフィードバッククロック信号の位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出及び制御信号発生器と、
前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、
前記複数個の遅延制御信号に応答して前記反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、
前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を備えること
を特徴とする半導体メモリー装置。
【請求項２１】
前記位相検出及び制御信号発生器は、前記クロック信号を分周して分周されたクロック信号を発生する第１の分周器と、
前記第１の遅延器から出力されるフィードバッククロック信号を分周して分周されたフィードバッククロック信号を発生する第２の分周器と、
前記分周されたクロック信号と前記分周されたフィードバッククロック信号との間の位相差を検出して位相検出信号を発生する位相検出器と、
前記位相検出信号に応答してカウンティング動作を実行して前記複数ビットの制御信号を発生するカウンティング部と、を備えること
を特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２２】
前記位相検出器は、初期段階で、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、第１のアップ信号を発生し、
前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、第１のダウン信号を発生し、
前記第１のダウン信号が発生され、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、第２のアップ信号を発生し、
前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、第２のダウン信号を前記位相検出信号として各々発生すること
を特徴とする請求項２１に記載の半導体メモリー装置。
【請求項２３】
前記カウンティング部は、前記第１のアップ信号に応答してカウントアップを実行して所定ビットの第１の制御信号を発生する第１のカウンターと、
前記第１のダウン信号に応答してイネーブルされ、前記第２のアップ信号に応答してカウントアップを実行し、前記第２のダウン信号に応答してカウントダウンを実行して所定ビットの第２の制御信号を発生する第２のカウンターと、を備え、
前記複数ビットの制御信号は、前記所定ビットの第１及び第２の制御信号からなること
を特徴とする請求項２１に記載の半導体メモリー装置。
【請求項２４】
前記所定個数の第１の遅延セルは、各々前段の遅延セルの出力信号を遅延させる第１のバッファーと、
前記第１のバッファーの出力端と接地電圧との間に直列接続された複数個の第１のスイッチングトランジスター及び第１のキャパシターを並列で具備し、
前記複数個の第１のスイッチングトランジスターが各々前記所定ビットの第１の制御信号に応答してスイッチングされること
を特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２５】
前記所定個数の第２の遅延セルは、各々前段の遅延セルの出力信号を遅延させる第２のバッファーと、
前記第２のバッファーの出力端と接地電圧との間に直列接続された複数個の第２のスイッチングトランジスター及び第２のキャパシターを並列で具備し、
前記複数個の第２のスイッチングトランジスターが各々前記所定ビットの第２の制御信号に応答してスイッチングされること
を特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２６】
前記第１のカウンターは、前記所定ビットの第１の制御信号の各ビットを発生するための所定個数の第１のカウンティングセルを具備し、
初期段階で、前記第１のカウンティングセルは、ローレベルの前記所定ビットの第１の制御信号を発生し、前記第１のアップ信号に応答してカウントアップを実行して前記所定ビットの第１の制御信号のハイレベルのビット数を増加させること
を特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２７】
前記第２のカウンターは、前記所定ビットの第２の制御信号の各ビットを発生するための所定個数の第２のカウンティングセルを具備し、
初期段階で、前記第２のカウンティングセルは、所定ビットの第２の制御信号の上位ビットはハイレベルで発生して残りのビットはローレベルで発生し、 前記第１のダウン信号に応答してイネーブルされ、前記第２のアップ信号に応答してカウントアップを実行して前記所定ビットの第２の制御信号のハイレベルのビット数を増加させ、前記第２のダウン信号に応答してカウントダウンを実行して前記所定ビットの第２の制御信号のハイレベルのビット数を減少させること
を特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２８】
前記位相混合器は、前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相変化を示す出力クロック信号と反転出力クロック信号とを位相混合して複数個の補正された出力クロック信号を発生すること
を特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２９】
前記位相混合器は、第１の入力信号と第２の入力信号に応答して第１の電流を発生する第１の電流発生器と、
第３の入力信号と第４の入力信号に応答して第２の電流を発生する第２の電流発生器と、
前記第１の電流をミラーして第３の電流を発生する第１の電流ミラーと、
前記第２の電流をミラーして第４の電流を発生する第２の電流ミラーと、
前記第４の電流をミラーして出力電圧を発生する第３の電流ミラーと、を備え、
前記複数個のクロック信号と前記複数個の反転クロック信号との中で同一の位相を有して互いに異なる位相差を示すクロック信号と反転クロック信号とを各々前記第１及び第２の入力信号とし、前記第１及び第２の入力信号と反対位相を有して互いに異なる位相差を示すクロック信号と反転クロック信号とを各々前記第３及び第４の入力信号とすること
を特徴とする請求項２８に記載の半導体メモリー装置。
【請求項３０】
クロック信号と反転クロック信号が入力されて複数個の補正された出力クロック信号を発生する遅延同期ループと、
前記複数個の補正された出力クロック信号を組み合わせて複数個の出力データストローブ信号を発生する出力データストローブ信号発生器と、を備え、
前記遅延同期ループは、前記クロック信号とフィードバッククロック信号の位相差を検出し、前記位相差によって変化する制御電圧を発生する位相検出及び制御電圧発生器と、
前記制御電圧に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、
前記制御電圧に応答して前記反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、
前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を備えること
を特徴とする半導体メモリー装置。
【請求項３１】
前記遅延同期ループは、前記クロック信号を分周して分周されたクロック信号を発生する第１の分周器と、
前記第１の遅延器から出力される前記フィードバッククロック信号を分周して分周されたフィードバッククロック信号を発生する第２の分周器と、
前記分周されたクロック信号と前記分周されたフィードバッククロック信号との間の位相差を検出して位相検出信号を発生する位相検出器と、
前記位相検出信号に応答してポンピング動作を実行して前記制御電圧を発生する電荷ポンプと、を備えること
を特徴とする請求項３０に記載の半導体メモリー装置。
【請求項３２】
前記位相検出器は、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、アップ信号を発生し、前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、ダウン信号を各々前記位相検出信号として発生すること
を特徴とする請求項３１に記載の半導体メモリー装置。
【請求項３３】
前記所定個数の第１の遅延セルは、各々第１のバッファーを具備し、
前記第１のバッファーの電源電圧として前記制御電圧が印加されて遅延時間が調節されること
を特徴とする請求項３０に記載の半導体メモリー装置。
【請求項３４】
前記所定個数の第２の遅延セルは、各々第２のバッファーを具備し、
前記第２のバッファーの電源電圧として前記制御電圧が印加されて遅延時間が調節されること
を特徴とする請求項３０に記載の半導体メモリー装置。
【請求項３５】
前記位相混合器は、前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相変化を示す出力クロック信号と反転出力クロック信号とを位相混合して複数個の補正された出力クロック信号を発生すること
を特徴とする請求項３０に記載の半導体メモリー装置。
【請求項３６】
前記位相混合器は、第１の入力信号と第２の入力信号に応答して第１の電流を発生する第１の電流発生器と、
第３の入力信号と第４の入力信号に応答して第２の電流を発生する第２の電流発生器と、
前記第１の電流をミラーして第３の電流を発生する第１の電流ミラーと、
前記第２の電流をミラーして第４の電流を発生する第２の電流ミラーと、
前記第４の電流をミラーして出力電圧を発生する第３の電流ミラーと、を備え、
前記複数個の出力クロック信号と前記複数個の反転出力クロック信号の中で同一の位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第１及び第２の入力信号とし、前記第１及び第２の入力信号と反対位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第３及び第４の入力信号とすること
を特徴とする請求項３５に記載の半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延同期ループに関し、特に、互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループ及びこれを利用した半導体メモリー装置に関する。
【背景技術】
【０００２】
一般に、遅延同期ループは、制御装置及び半導体メモリー装置のような装置に用いられて互いに異なる位相を有した複数個のクロック信号を発生する。そして、各装置は、遅延同期ループから発生する複数個のクロック信号を利用して外部から印加されるクロック信号より高い周波数のデータストローブ信号を発生し、このデータストローブ信号に応答してデータを入力/出力する。
【０００３】
図１は、従来の一実施形態による遅延同期ループの構成を示すブロック図である。
【０００４】
図１に示すように、従来の遅延同期ループは、分周器１０、２０と、位相検出器１２と、第１のカウンター１４と、第２のカウンター１６と、遅延器１８と、で構成されている。そして、遅延器１８は、遅延セル１８−１〜１８−４で構成されている。
【０００５】
図１に示したブロックの各々の機能について説明すれば、次のようである。
【０００６】
分周器１０は、外部から印加されるクロック信号(ＣＬＫ)を分周して分周されたクロック信号(ＤＣＬＫ)を発生する。
【０００７】
位相検出器１２は、初期段階で、フィードバッククロック信号(ＦＣＬＫ)と分周されたクロック信号(ＤＣＬＫ)の位相差を検出し、フィードバッククロック信号(ＦＣＬＫ)の位相が分周されたクロック信号(ＤＣＬＫ)の位相より先行すれば、第１のアップ信号(ＣＵＰ)を発生し、反対に分周されたクロック信号(ＤＣＬＫ)の位相がフィードバッククロック信号(ＦＣＬＫ)の位相より先行すれば、第１のダウン信号(ＣＤＮ)を発生する。そして、第１のダウン信号(ＣＤＮ)が発生した後、フィードバッククロック信号(ＦＣＬＫ)の位相が分周されたクロック信号(ＤＣＬＫ)の位相より先行すれば、第２のアップ信号(ＦＵＰ)を発生し、反対に分周されたクロック信号(ＤＣＬＫ)の位相がフィードバッククロック信号(ＦＣＬＫ)の位相より先行すれば、第２のダウン信号(ＦＤＮ)を発生する。すなわち、位相検出器１２は、初期段階で、継続的に第１のアップ信号(ＣＵＰ)を発生してフィードバッククロック信号(ＦＣＬＫ)と分周されたクロック信号(ＤＣＬＫ)との間の位相差が所定範囲内にある間は、第１のダウン信号(ＣＤＮ)を発生し、これ以降では、第２のアップ信号(ＦＵＰ)と第２のダウン信号(ＦＤＮ)を発生する。
【０００８】
第１のカウンター１４は、第１のアップ信号(ＣＵＰ)に応答してカウントアップを実行してｍビットの第１の制御信号(ＣＯＮ１)を発生する。
【０００９】
第２のカウンター１６は、第１のダウン信号(ＣＤＮ)に応答してイネーブルされ、第２のアップ信号(ＦＵＰ)に応答してカウントアップを実行し、第２のダウン信号(ＦＤＮ)に応答してカウントダウンを実行してｎビットの第２の制御信号(ＣＯＮ２)を発生する。
【００１０】
遅延器１８は、クロック信号(ＣＬＫ)が入力され、ｍビットの第１の制御信号(ＣＯＮ１)及びｎビットの第２の制御信号(ＣＯＮ２)に応答して遅延セル１８−１〜１８−４の遅延時間が調節されて９０度の位相差を有した４個のクロック信号(ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０)を発生する。
【００１１】
分周器２０は、遅延器１８から出力されるクロック信号を分周してフィードバッククロック信号(ＦＣＬＫ)を発生する。
【００１２】
しかしながら、上述した従来の遅延同期ループから発生するクロック信号(ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０)の位相が電源電圧の変動と外部雑音及び内部回路動作時に発生する瞬間的な位相変化(雑音)により正確に０度、９０度、１８０度、２７０度の位相差で発生しない場合があった。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、本発明は上述したような従来技術の問題点を解決するためになされたものであり、その目的は、電源電圧の変動による瞬間的な位相変化(雑音)を相殺して正確に９０度の位相差を有する複数個のクロック信号を発生することができる遅延同期ループを提供することにある。
【００１４】
本発明の他の目的は、前記目的を達成するための遅延同期ループを具備した半導体メモリー装置を提供することにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するための本発明による遅延同期ループの第１の形態は、クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出及び制御信号発生器と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を含むことを特徴とする。
【００１６】
好ましくは、前記位相検出及び制御信号発生器は、前記クロック信号を分周して分周されたクロック信号を発生する第１の分周器と、前記第１の遅延器から出力されるフィードバッククロック信号を分周して分周されたフィードバッククロック信号を発生する第２の分周器と、前記分周されたクロック信号と前記分周されたフィードバッククロック信号との間の位相差を検出して位相検出信号を発生する位相検出器と、前記位相検出信号に応答してカウンティング動作を実行して前記複数ビットの制御信号を発生するカウンティング部と、を備える。
【００１７】
好ましくは、前記位相検出器は、初期段階で、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、第１のアップ信号を発生し、前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、第１のダウン信号を発生し、前記第１のダウン信号が発生され、前記分周されたクロック信号の位相が前記分周されたフィードバッククロック信号の位相より先行すれば、第２のアップ信号を発生し、前記分周されたフィードバッククロック信号の位相が前記分周されたクロック信号の位相より先行すれば、第２のダウン信号を前記位相検出信号として各々発生する。
【００１８】
好ましくは、前記カウンティング部は、前記第１のアップ信号に応答してカウントアップを実行して所定ビットの第１の制御信号を発生する第１のカウンターと、前記第１のダウン信号に応答してイネーブルされ、前記第２のアップ信号に応答してカウントアップを実行し、前記第２のダウン信号に応答してカウントダウンを実行して所定ビットの第２の制御信号を発生する第２のカウンターと、を備え、前記複数ビットの制御信号は、前記所定ビットの第１及び第２の制御信号からなる。
【００１９】
好ましくは、前記所定個数の第１の遅延セルは、各々前段の遅延セルの出力信号を遅延させる第１のバッファーと、前記第１のバッファーの出力端と接地電圧との間に直列接続された複数個の第１のスイッチングトランジスター及び第１のキャパシターと、を並列で備え、前記複数個の第１のスイッチングトランジスターが各々前記所定ビットの第１の制御信号に応答してスイッチングされる。
【００２０】
好ましくは、前記所定個数の第２の遅延セルは、各々前段の遅延セルの出力信号を遅延させる第２のバッファーと、前記第２のバッファーの出力端と接地電圧との間に直列接続された複数個の第２のスイッチングトランジスター及び第２のキャパシターと、を並列で備え、前記複数個の第２のスイッチングトランジスターが各々前記所定ビットの第２の制御信号に応答してスイッチングされる。
【００２１】
好ましくは、前記第１のカウンターは、前記所定ビットの第１の制御信号の各ビットを発生するための所定個数の第１のカウンティングセルを備え、初期段階で、前記第１のカウンティングセルは、“ロー”レベルの前記所定ビットの第１の制御信号を発生し、前記第１のアップ信号に応答してカウントアップを実行して前記所定ビットの第１の制御信号の“ハイ”レベルのビット数を増加させる。
【００２２】
好ましくは、前記所定個数の第１のカウンティングセルは、各々初期段階で、“ハイ”レベルのデータを第１のノードに出力し、前記第１のノードのデータを反転して第２のノードに出力し、前記第２のノードのデータを反転して前記第１のノードに出力するラッチと、前記第１のアップ信号及び後段のカウンティングセルの前記第２のノードの信号に応答して前記第１のノードを“ロー”レベルにするリセット回路と、を備える。
【００２３】
好ましくは、前記第２のカウンターは、前記所定ビットの第２の制御信号の各ビットを発生するための所定個数の第２のカウンティングセルを備え、初期段階で、前記第２のカウンティングセルは、所定ビットの第２の制御信号の上位ビットは“ハイ”レベルで発生して残りのビットは“ロー”レベルで発生し、前記第１のダウン信号に応答してイネーブルされ、前記第２のアップ信号に応答してカウントアップを実行して前記所定ビットの第２の制御信号の“ハイ”レベルのビット数を増加させ、前記第２のダウン信号に応答してカウントダウンを実行して前記所定ビットの第２の制御信号の“ハイ”レベルのビット数を減少させる。
【００２４】
好ましくは、前記所定個数の第２のカウンティングセルは、各々初期段階で“ハイ”レベルのデータを第１のノードに出力し、前記第１のノードのデータを反転して第２のノードに出力し、前記第２のノードのデータを反転して前記第１のノードに出力するラッチと、前記第２のアップ信号及び後段のカウンティングセルの前記第２のノードの信号に応答して前記第１のノードを“ロー”レベルにする第１のリセット回路と、前記第２のダウン信号及び前段のカウンティングセルの前記第１のノードの信号に応答して前記第２のノードを“ロー”レベルにする第２のリセット回路と、前記第１のダウン信号に応答して前記第１及び第２のリセット回路に“ロー”レベルを供給するイネーブル回路と、を備える。
【００２５】
前記目的を達成するための本発明による遅延同期ループの第１の形態は、クロック信号とフィードバッククロック信号の位相差を検出し、前記位相差によって変化する制御電圧を発生する位相検出及び制御電圧発生器と、前記制御電圧に応答してクロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、前記制御電圧に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を備えることを特徴とする。
【００２６】
好ましくは、前記遅延同期ループは、前記クロック信号を分周して分周されたクロック信号を発生する第１の分周器と、前記第１の遅延器から出力される前記フィードバッククロック信号を分周して分周されたフィードバッククロック信号を発生する第２の分周器と、前記分周されたクロック信号と前記分周されたフィードバッククロック信号との間の位相差を検出して位相検出信号を発生する位相検出器と、前記位相検出信号に応答してポンピング動作を実行して前記制御電圧を発生する電荷ポンプと、を備える。
【００２７】
好ましくは、前記所定個数の第１の遅延セルは、各々第１のバッファーを具備し、前記第１のバッファーの電源電圧として前記制御電圧が印加されて遅延時間が調節され、前記所定個数の第２の遅延セルは、各々第２のバッファーを具備し、前記第２のバッファーの電源電圧として前記制御電圧が印加されて遅延時間が調節される。
【００２８】
好ましくは、前記位相混合器は、前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相変化を示す出力クロック信号と反転出力クロック信号とを位相混合して複数個の補正された出力クロック信号を発生する。
【００２９】
好ましくは、前記位相混合器は、第１の入力信号と第２の入力信号に応答して第１の電流を発生する第１の電流発生器と、第３の入力信号と第４の入力信号に応答して第２の電流を発生する第２の電流発生器と、前記第１の電流をミラーして第３の電流を発生する第１の電流ミラーと、前記第２の電流をミラーして第４の電流を発生する第２の電流ミラーと、前記第４の電流をミラーして出力電圧を発生する第３の電流ミラーと、を備え、前記複数個の出力クロック信号と前記複数個の反転出力クロック信号との中で同一の位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第１及び第２の入力信号とし、前記第１及び第２の入力信号と反対位相を有して互いに異なる位相差を示す出力クロック信号と反転出力クロック信号とを各々前記第３及び第４の入力信号とする。
【００３０】
前記他の目的を達成するための本発明による半導体メモリー装置の第１の形態は、クロック信号と反転クロック信号が入力されて複数個の補正された出力クロック信号を発生する遅延同期ループと、前記複数個の補正された出力クロック信号を組み合わせて複数個の出力データストローブ信号を発生する出力データストローブ信号発生器と、を備え、前記遅延同期ループは、前記クロック信号とフィードバッククロック信号の位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出及び制御信号発生器と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、前記複数個の遅延制御信号に応答して前記反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を備えることを特徴とする。
【００３１】
前記他の目的を達成するための本発明による半導体メモリー装置の第２の形態は、クロック信号と反転クロック信号が入力されて複数個の補正された出力クロック信号を発生する遅延同期ループと、前記複数個の補正された出力クロック信号を組み合わせて複数個の出力データストローブ信号を発生する出力データストローブ信号発生器と、を備え、前記遅延同期ループは、前記クロック信号とフィードバッククロック信号の位相差を検出し、前記位相差によって変化する制御電圧を発生する位相検出及び制御電圧発生器と、前記制御電圧に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器と、前記制御電圧に応答して前記反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器と、を備えることを特徴とする。
【発明の効果】
【００３２】
本発明による遅延同期ループは、電源電圧の変動などによって発生する位相変化(位相雑音)を位相混合を実行して相殺させることにより、正確な位相差を有する複数個のクロック信号を発生することができる。
【００３３】
また、本発明の遅延同期ループを具備した半導体メモリー装置は、リード動作時に正確な位相差を示す出力データストローブ信号を発生することができる。
【発明を実施するための最良の形態】
【００３４】
以下、 添付図面を参照して本発明の好適な実施の形態による遅延同期ループ及びこれを利用した半導体メモリー装置について説明すれば、次のようである。
【００３５】
図２は、本発明の好適な一実施形態による遅延同期ループの構成を示すブロック図である。
【００３６】
図２に示すように、本発明の好適な一実施形態による遅延同期ループは、図１のような従来の構成に、遅延器２２及び位相混合器２４を追加的に具備して構成されている。そして、遅延器２２は、遅延セル２２−１〜２２−４で構成されている。
【００３７】
図２に示したブロックの中で図１に示したブロックと同一の番号を有したブロックの機能は、図１の説明を参照してその重複した部分の説明を省略する。ここでは、追加的なブロックの機能について説明する。
【００３８】
遅延器２２は、反転クロック信号(ＣＬＫＢ)が入力され、ｍビットの第１の制御信号(ＣＯＮ１)及びｎビットの第２の制御信号(ＣＯＮ２)に応答して遅延セル２２−１〜２２−４の遅延時間が調節されて９０度の位相差を有した４個の反転クロック信号(ＣＬＫＢ０、ＣＬＫＢ９０、ＣＬＫＢ１８０、ＣＬＫＢ２７０)を発生する。位相混合器２４は、クロック信号(ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０)及び反転クロック信号(ＣＬＫＢ０、ＣＬＫＢ９０、ＣＬＫＢ１８０、ＣＬＫＢ２７０)が入力されて関連がある（corresponding）クロック信号と反転クロック信号とを混合して補正されたクロック信号(ＣＣＬＫ０、ＣＣＬＫ９０、ＣＣＬＫ１８０、ＣＣＬＫ２７０)を発生する。
【００３９】
本発明の好適な実施の形態による位相混合器２４の動作についてより詳細に説明すれば、次のようである。
【００４０】
遅延セル１８−１〜１８−４及び遅延セル２２−１〜２２−４は、同一の電源電圧に接続されているので、電源電圧に変動が発生すれば、すべてのクロック信号(ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０、ＣＬＫＢ９０、ＣＬＫＢ１８０、ＣＬＫＢ２７０)に同一の位相変化(雑音)が発生する。例えば、瞬間的に電源電圧に変動が発生してすべてのクロック信号(ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０、ＣＬＫＢ９０、ＣＬＫＢ１８０、ＣＬＫＢ２７０)に同一の“α”の位相変化が生じたと仮定すると、クロック信号(ＣＬＫ１８０、ＣＬＫＢ１８０)の間には１８０度の位相差があるので、各々の位相を０、πとすれば、クロック信号(ＣＬＫ９０)はクロック信号(ＣＬＫ１８０)から−π／２−αの位相差を有し、クロック信号(ＣＬＫ２７０)はクロック信号(ＣＬＫ１８０)からπ／２＋αの位相差を有する。そして、クロック信号(ＣＬＫＢ９０)はクロック信号(ＣＬＫＢ１８０)からπ／２−αの位相差を有し、クロック信号(ＣＬＫＢ２７０)はクロック信号(ＣＬＫＢ１８０)から-π／２＋αの位相差を有する。したがって、この場合には、本発明の好適な実施の形態に係る位相混合器２４がクロック信号(ＣＬＫ２７０、ＣＬＫＢ９０)の位相を混合することにより、位相変化(α)が相殺されてクロック信号(ＣＬＫ１８０)とπ／２(９０度)の位相差を有する補正されたクロック信号(ＣＣＬＫ９０)を発生し、クロック信号(ＣＬＫ９０、ＣＬＫＢ２７０)の位相を混合することにより、位相変化(α)が相殺されてクロック信号(ＣＬＫ１８０)と−π／２(２７０度)の位相差を有する補正されたクロック信号(ＣＣＬＫ２７０)を発生する。基準になるクロック信号が異なれば、位相混合されるクロック信号も変化することは当然である。
【００４１】
結果として、本発明の好適な実施の形態に係る位相混合器は、位相は同一であるが位相変化が互いに異なるクロック信号と反転クロック信号との位相を混合して位相変化を相殺させることにより補正されたクロック信号を発生する。
【００４２】
図３は、図２に示された位相検出器の構成を示す図である。
【００４３】
図３に示すように、本発明の好適な実施の形態による位相検出器１２は、パルス発生器３０と、第１の位相検出器３２と、第２の位相検出器３４と、で構成されている。パルス発生器３０は、ＮＡＮＤゲート(ＮＡ１)と、遅延器(ＤＬ１)と、インバーター(Ｉ１)と、ＮＯＲゲート(ＮＯＲ１)と、で構成され、第１の位相検出器３２は、ラッチ(ＬＡ１、ＬＡ３)及びＮＡＮＤゲート(ＮＡ６、ＮＡ７)と、で構成され、第２の位相検出器３４は、ラッチ(ＬＡ２、ＬＡ４)と、ＮＡＮＤゲート(ＮＡ１０、ＮＡ１１)と、インバーター(Ｉ２)と、で構成されている。ラッチ(ＬＡ１、ＬＡ２、ＬＡ３、ＬＡ４)は、各々２個ずつのＮＡＮＤゲート((ＮＡ２、ＮＡ３)、(ＮＡ８、ＮＡ９)、(ＮＡ４、ＮＡ５)、(ＮＡ１２、ＮＡ１３))で構成されている。
【００４４】
図３に示した位相検出器の機能について説明すれば、次のようである。
【００４５】
パルス発生器３０は、フィードバッククロック信号(ＦＣＬＫ)と遅延クロック信号(ＤＣＬＫ)が全部“ハイ”レベルになることを検出して“ハイ”レベルに遷移し、所定時間遅延した後に、“ロー”レベルに遷移する信号(ｂ)を発生する。ＮＡＮＤゲート(ＮＡ１)は、フィードバッククロック信号(ＦＣＬＫ)と遅延クロック信号(ＤＣＬＫ)が全部“ハイ”レベルである場合には“ロー”レベルの信号(ａ)を発生する。遅延器(ＤＬ１)、インバーター(Ｉ１)及びＮＯＲゲート(ＮＯＲ１)で構成された回路は、信号(ａ)と信号(ａ)を遅延させて反転した信号が全部“ロー”レベルである場合には“ハイ”レベルに遷移し、所定時間遅延した後に“ロー”レベルに遷移する信号(ｂ)を発生する。
【００４６】
第２の位相検出器３４は、フィードバッククロック信号(ＦＣＬＫ)の位相が遅延クロック信号(ＤＣＬＫ)の位相より先行すれば、第１のアップ信号(ＣＵＰ)を発生し、反対に遅延クロック信号(ＤＣＬＫ)の位相がフィードバッククロック信号(ＦＣＬＫ)の位相より先行すれば、第１のダウン信号(ＣＤＮ)を発生する。第１のダウン信号(ＣＤＮ)が発生すると、第１の位相検出器３２の動作がディスエーブルされ、第２の位相検出器３４の動作がイネーブルされる。
【００４７】
遅延器(ＤＬ２)は、フィードバッククロック信号(ＦＣＬＫ)を遅延させる。ラッチ(ＬＡ２)は、遅延器(ＤＬ２)の出力信号が“ハイ”レベルであり、遅延クロック信号(ＤＣＬＫ)が“ロー”レベルであれば、“ロー”レベルの信号(ｃ)及び“ハイ”レベルの信号(ｄ)を発生し、遅延器(ＤＬ２)の出力信号が“ロー”レベルであり、遅延クロック信号(ＤＣＬＫ)が“ハイ”レベルであれば、“ハイ”レベルの信号(ｃ)及び“ロー”レベルの信号(ｄ)を発生する。ＮＡＮＤゲート(ＮＡ１０、ＮＡ１１)は、各々信号(ｂ)が“ハイ”レベルであり、第１のダウン信号(ＣＤＮ)が“ロー”レベルである場合には、信号(ｃ、ｄ)各々を反転して出力する。すなわち、信号(ｃ、ｄ)が“ロー”レベル、“ハイ”レベルであれば、“ハイ”レベルと“ロー”レベルの信号を発生し、“ハイ”レベル、“ロー”レベルであれば、“ロー”レベルと“ハイ”レベルの信号を発生する。ラッチ(ＬＡ４)は、ラッチ(ＬＡ２)と同様の動作を実行して第１のダウン信号(ＣＤＮ)及び第１のアップ信号(ＣＵＰ)を発生する。
【００４８】
第１の位相検出器３２は、第１のダウン信号(ＣＤＮ)に応答してイネーブルされ、フィードバッククロック信号(ＦＣＬＫ)の位相が遅延クロック信号(ＤＣＬＫ)の位相より先行すれば、第２のアップ信号(ＦＵＰ)を発生し、反対に遅延クロック信号(ＤＣＬＫ)の位相がフィードバッククロック信号(ＦＣＬＫ)の位相より先行すれば、第２のダウン信号(ＦＤＮ)を発生する。
【００４９】
ラッチ(ＬＡ１)は、遅延器(ＤＬ２)の出力信号が“ハイ”レベルであり、遅延クロック信号(ＤＣＬＫ)が“ロー”レベルであれば、“ロー”レベルの信号(ｅ)及び“ハイ”レベルの信号(ｆ)を発生し、遅延器(ＤＬ２)の出力信号が“ロー”レベルであり、遅延クロック信号(ＤＣＬＫ)が“ハイ”レベルであれば、“ハイ”レベルの信号(ｅ)及び“ロー”レベルの信号(ｆ)を発生する。ＮＡＮＤゲート(ＮＡ６、ＮＡ７)は、各々信号(ｅ)及び第１のダウン信号(ＣＤＮ)が全部“ハイ”レベルである場合には、信号(ｅ、ｆ)を各々反転して出力する。すなわち、信号(ｅ、ｆ)が“ロー”レベル、“ハイ”レベルであれば、“ハイ”レベルと“ロー”レベルの信号を発生し、“ハイ”レベル、“ロー”レベルであれば、“ロー”レベルと“ハイ”レベルの信号を発生する。ラッチ(ＬＡ３)は、ラッチ(ＬＡ１)と同様の動作を実行して第２のダウン信号(ＦＤＮ)及び第２のアップ信号(ＦＵＰ)を発生する。
【００５０】
図４は、図２に示された第１のカウンターの構成を示す図である。
【００５１】
図４に示すように、本発明の好適な実施の形態による第１のカウンター１４は、ｍ個のカウンティングセル(４０−１〜４０−ｍ)及びＮＭＯＳトランジスター(Ｎ５)で構成され、ｍ個のカウンティングセル(４０−１〜４０−ｍ)は、各々ＮＡＮＤゲート(ＮＡ１４)及びインバーター(Ｉ３)で構成されたラッチ(ＬＡ５)と、インバーター(Ｉ４)と、ＮＭＯＳトランジスター(Ｎ１〜Ｎ４)と、で構成されている。
【００５２】
図４において、イネーブル信号(ＥＮ)は、電源電圧が印加されると、“ハイ”レベルに遷移する信号であり、Ｃ１１〜Ｃ１ｍは、ｍビットの第１の制御信号(ＣＯＮ１)を示す。
【００５３】
図４に示した第１のカウンターの動作について説明すれば、次のようである。
初期段階で、“ロー”レベルのイネーブル信号(ＥＮ)が印加されると、カウンティング出力信号(Ｃ１１〜Ｃ１ｍ)が全部“ロー”レベルを維持する。この後に、電源電圧が印加されて“ハイ”レベルのイネーブル信号(ＥＮ)が発生すると、カウンティングセル(４０−１)のＮＭＯＳトランジスター(Ｎ４) 及びカウンティングセル(４０−ｍ)のＮＭＯＳトランジスター(Ｎ２)がオンされる。この状態で、一番目の“ハイ”レベルの第１のアップ信号(ＣＵＰ)が印加されると、カウンティングセル(４０−１〜４０−ｍ)のＮＭＯＳトランジスター(Ｎ３)がオンされ、これによってカウンティングセル(４０−１)のノード(ｘ)が“ロー”レベルになる。カウンティングセル(４０−１)のインバーター(Ｉ４)は、“ロー”レベルのノード(ｘ)の信号を反転して“ハイ”レベルの第１の制御信号(Ｃ１１)を発生する。カウンティングセル(４０−１)のラッチ(ＬＡ５)は、“ロー”レベルのノード(ｘ)の信号をラッチする。したがって、カウンティングセル(４０−１)のノード(ｙ)は、“ハイ”レベルになる。その後、カウンティングセル(４０−２)のＮＭＯＳトランジスター(Ｎ４)がオンされる。この時、残りのカウンティングセル(４０−３〜４０−ｍ)のＮＭＯＳトランジスター(Ｎ４)は、オフされた状態を維持する。
この状態で、二番目の“ハイ”レベルのアップ信号(ＣＵＰ)が印加されると、カウンティングセル(４０−１、４０−２)各々のＮＭＯＳトランジスター(Ｎ３)がオンされ、これによって、カウンティングセル(４０−１、４０−２)各々のノード(ｘ)が“ロー”レベルになる。カウンティングセル(４０−１、４０−２)各々のインバーター(Ｉ４)は、“ロー”レベルのノード(ｘ)の信号を反転して“ハイ”レベルの第１の制御信号(Ｃ１１、Ｃ１２)を発生する。カウンティングセル(４０−１、４０−２)各々のラッチ(ＬＡ５)は、“ロー”レベルのノード(ｘ)の信号をラッチする。したがって、ノード(ｙ)は“ハイ”レベルになる。その後、カウンティングセル(４０−２、４０−３)のＮＭＯＳトランジスター(Ｎ４)がオンされる。この時、残りのカウンティングセル(４０−４〜４０−ｍ)のＮＭＯＳトランジスター(Ｎ４)は、オフされた状態を維持する。
【００５４】
上述の方法により動作を実行することによって、第１のカウンター１４は、アップ信号(ＣＵＰ)が“ハイ”レベルに遷移する時ごとに“ハイ”レベルになる第１の制御信号(Ｃ１１〜Ｃ１ｍ)のビット数を一つずつ増加させる。すなわち、第１の制御信号(Ｃ１１〜Ｃ１ｍ)を“０...０”、“１０...０”、“１１０...０”、...、“1...１”の順に変化させる。
【００５５】
そして、第１の制御信号(Ｃ１１〜Ｃ１ｍ)が“１１０...０”である状態で、第１のダウン信号(ＣＤＮ)が“ハイ”レベルに遷移すれば、ＮＭＯＳトランジスター(Ｎ５)がオンされ、ｍ個のカウンティングセル(４０−１〜４０−ｍ)のＮＭＯＳトランジスター(Ｎ１)に“ロー”レベルが印加されてＮＭＯＳトランジスター(Ｎ１)がオフされる。そして、カウンティングセル(４０−１〜４０−ｍ)は、ラッチ(ＬＡ５)によりラッチされた信号を維持し、これによって、第１の制御信号(Ｃ１１〜Ｃ１ｍ)は、“１１０...０”で維持される。
【００５６】
図４に示した第１のカウンター１４は、ｍ個のカウンティングセル(４０−１〜４０−ｍ)のＮＭＯＳトランジスター(Ｎ１、Ｎ２)を除去しても同様の動作を実行するので、ＮＭＯＳトランジスター(Ｎ１、Ｎ２)を除去して構成しても良い。
【００５７】
図５は、図２に示された第２のカウンターの構成を示す図である。
【００５８】
図５に示すように、本発明の好適な実施の形態による第２のカウンター１６は、ｎ個のカウンティングセル(５０−１〜５０−ｎ)で構成され、カウンティングセル(５０−１〜５０−(ｎ／２))は、各々ＮＡＮＤゲート(ＮＡ１５)とインバーター(Ｉ５)とで構成されたラッチ(ＬＡ６)と、インバーター(Ｉ４)と、トランジスター(Ｎ１〜Ｎ５)と、で構成され、カウンティングセル(５０−(ｎ／２＋１)〜５０−ｎ)は、各々ＮＡＮＤゲート(ＮＡ１４)とインバーター(Ｉ３)とで構成されたラッチ(ＬＡ５)と、インバーター(Ｉ４)と、ＮＭＯＳトランジスター(Ｎ１〜Ｎ５)と、で構成されている。
【００５９】
図５において、カウンティングセル(５０−(ｎ／２＋１)〜５０−ｎ)のラッチ(ＬＡ５)は、図４のｍ個のカウンティングセル(４０−１〜４０−ｍ)の構成に、ＮＭＯＳトランジスター(Ｎ５)を追加して構成され、カウンティングセル(５０−１〜５０−(ｎ／２))のラッチ(ＬＡ６)は、図４のｍ個のカウンティングセル(４０−１〜４０−ｍ)のラッチ(ＬＡ５)を構成するＮＡＮＤゲート(ＮＡ１４)とインバーター(Ｉ３)を互いに反対方向に接続して構成され、ＮＭＯＳトランジスター(Ｎ５)が追加された点以外は、図４のｍ個のカウンティングセル(４０−１〜４０−ｍ)と同様の構成を有する。
【００６０】
図５に示した第２のカウンターの動作について説明すれば、次のようである。
初期段階で、“ロー”レベルのイネーブル信号(ＥＮ)が印加されると、カウンティング出力信号(Ｃ２１〜Ｃ２(ｎ／２))は全部“ハイ”レベルを維持し、カウンティング出力信号(Ｃ２(ｎ／２＋１)〜Ｃ２ｎ)は全部“ロー”レベルを維持する。これによって、カウンティングセル(５０−(ｎ／２＋１))のＮＭＯＳトランジスター(Ｎ５)がオンされる。これ以降で、電源電圧が印加されて“ハイ”レベルのイネーブル信号(ＥＮ)が発生すれば、ｎ個のカウンティングセル(５０−１〜５０−ｎ)のＮＭＯＳトランジスター(Ｎ４)がオンされ、“ハイ”レベルの第１のダウン信号(ＣＤＮ)が発生すれば、カウンティングセル(５０−１,５０−ｎ)のＮＭＯＳトランジスター(Ｎ６,Ｎ５)がオンされる。この状態で、一番目の“ハイ”レベルのアップ信号(ＦＵＰ)が印加されると、カウンティングセル(５０−(ｎ／２＋１))のＮＭＯＳトランジスター(Ｎ３)がオンされる。これによって、カウンティングセル(５０−(ｎ／２＋１))のノード(ｘ)が“ロー”レベルになる。カウンティングセル(５０−(ｎ／２＋１))のインバーター(Ｉ４)は、“ロー”レベルのノード(ｘ)の信号を反転して“ハイ”レベルの第２の制御信号(Ｃ２(ｎ／２＋１))を発生する。ラッチ(ＬＡ５)は、“ロー”レベルのノード(ｘ)の信号をラッチする。したがって、ノード(ｙ)は、“ハイ”レベルになる。その後、カウンティングセル(５０−(ｎ／２＋２))のＮＭＯＳトランジスター(Ｎ４)がオンされる。この時、残りのカウンティングセル(５０−(ｎ／２＋３)〜５０−ｎ)のＮＭＯＳトランジスター(Ｎ４)は、オフされた状態を維持する。
【００６１】
この状態で、二番目の“ハイ”レベルの第２のアップ信号(ＦＵＰ)が印加されると、カウンティングセル(５０−１〜５０−(ｎ／２＋３))は、“ハイ”レベルの第２の制御信号(Ｃ２１〜Ｃ２(ｎ／２＋３))を発生し、カウンティングセル(５０−(ｎ／２＋４)〜５０−ｎ)は、“ロー”レベルの第２の制御信号(Ｃ２(ｎ／２＋４)〜Ｃ２ｎ)を発生する。
【００６２】
そして、この状態で、一番目の“ハイ”レベルの第２のダウン信号(ＦＤＮ)が印加されると、カウンティングセル(５０−１〜５０−(ｎ／２＋２))は、“ハイ”レベルの第２の制御信号(Ｃ２１〜Ｃ２(ｎ／２＋２))を発生し、カウンティングセル((５０−(ｎ／２＋３)〜５０−ｎ)は、“ロー”レベルの第２の制御信号(Ｃ２(ｎ／２＋３)〜Ｃ２ｎ)を発生する。
【００６３】
上記の方法により動作を実行することにより、第２のカウンター１６は、第２のアップ信号(ＦＵＰ)が“ハイ”レベルに遷移する時ごとに、“ハイ”レベルになる第２の制御信号(Ｃ２１〜Ｃ２ｎ)のビット数を一つずつ増加させる。そして、第２のダウン信号(ＦＤＮ)が“ハイ”レベルに遷移する時ごとに、“ハイ”レベルになる第２の制御信号(Ｃ２１〜Ｃ２ｎ)のビット数を一つずつ減少させる。
【００６４】
図６は、図２に示された遅延セルの構成を示す図である。
【００６５】
図６に示すように、本発明の好適な実施の形態による遅延セルは、バッファー(ＢＵＦ)と、第１の遅延回路６０と、第２の遅延回路６２と、で構成される。第１の遅延回路６０は、ＮＭＯＳトランジスター(Ｎ７１〜Ｎ７ｍ)とキャパシター(Ｃ７１〜Ｃ７ｍ)とで構成され、第２の遅延回路６２は、ＮＭＯＳトランジスター(Ｎ８１〜Ｎ８ｎ)とキャパシター(Ｃ８１〜Ｃ８ｎ)とで構成されている。
【００６６】
図６に示した遅延セルは、クロック信号(ＣＬＫ０)が入力されてクロック信号(ＣＬＫ９０)を発生する回路を示したもので、図示しなかったが残りの遅延セルも同様の構成を有する。
【００６７】
図６に示した遅延セルの動作について説明すれば、次のようである。
【００６８】
バッファー(ＢＵＦ)は、クロック信号(ＣＬＫ０)をバッファーリングする。ＮＭＯＳトランジスター(Ｎ７１〜Ｎ７ｍ) は、各々ｍビットの第１の制御信号(Ｃ１１〜Ｃ１ｍ)に応答して各々オンされてキャパシター(Ｃ７１〜Ｃ７ｍ)を各々バッファー(ＢＵＦ)の出力端に接続する。ＮＭＯＳトランジスター(Ｎ８１〜Ｎ８ｎ)は、各々ｎビットの第２の制御信号(Ｃ２１〜Ｃ２ｎ)に応答して各々オンされてキャパシター(Ｃ８１〜Ｃ８ｎ)を各々バッファー(ＢＵＦ)の出力端に接続する。ｍビットの第１の制御信号(Ｃ１１〜Ｃ１ｍ)が全部“ハイ”レベルであれば、ＮＭＯＳトランジスター(Ｎ７１〜Ｎ７ｍ、Ｎ８１〜Ｎ８ｎ)が全部オンされてキャパシター(Ｃ７１〜Ｃ７ｍ、Ｃ８１〜Ｃ８ｎ)が全部バッファー(ＢＵＦ)の出力端に接続される。これによって、バッファー(ＢＵＦ)の出力端のキャパシタンスが最大になる。一方で、ｍビットの第１の制御信号(Ｃ１１〜Ｃ１ｍ)とｎビットの第２の制御信号(Ｃ２１〜Ｃ２ｎ)が全部“ロー”レベルであれば、バッファー(ＢＵＦ)の出力端のキャパシタンスが最小になる。すなわち、ｍビットの第１の制御信号(Ｃ１１〜Ｃ１ｍ)とｎビットの第２の制御信号(Ｃ２１〜Ｃ２ｎ)の“ハイ”レベルのビット数が増加するほどバッファー(ＢＵＦ)の出力端のキャパシタンスが大きくなって、バッファー(ＢＵＦ)の出力信号の遅延時間が長くなる。
【００６９】
図６の示した遅延セルは、ｎの値をｍの値より大きく設定し、キャパシター(Ｃ７１〜Ｃ７ｍ)各々のキャパシタンスをキャパシター(Ｃ８１〜Ｃ８ｎ)各々のキャパシタンスより大きく設定することにより、初期段階でｍビットの第１の制御信号(Ｃ１１〜Ｃ１ｍ)に応答してバッファー(ＢＵＦ)の出力信号の遅延時間が大きく調節され、これ以降では、ｎビットの第２の制御信号(Ｃ２１〜Ｃ２ｎ)に応答してバッファー(ＢＵＦ)の出力信号の遅延時間が微細に調節される。
【００７０】
図７は、図２に示された位相混合器の構成を示す回路図である。
【００７１】
図７に示すように、本発明の好適な実施の形態による位相混合器２４は、ＰＭＯＳトランジスター(Ｐ１〜Ｐ４)及びＮＭＯＳトランジスター(Ｎ９〜Ｎ１５)で構成される。ＰＭＯＳトランジスター(Ｐ１、Ｐ２)は、第１の電流ミラー(Ｍ１)を構成し、ＰＭＯＳトランジスター(Ｐ３、Ｐ４)は、第２の電流ミラー(Ｍ２)を構成し、ＮＭＯＳトランジスター(Ｎ９、Ｎ１０)は、第３の電流ミラー(Ｍ３)を構成する。
【００７２】
図７において、イネーブル信号(ＥＮ)は、図４のイネーブル信号(ＥＮ)と同様に電源電圧が印加されると、“ハイ”レベルに遷移する信号である。
【００７３】
図７に示した回路の動作について説明すれば、次のようである。
【００７４】
入力信号(ＩＮ１、ＩＮ２)が全部“ロー”レベルから“ハイ”レベルに遷移し、入力信号(ＩＮ１Ｂ、ＩＮ２Ｂ)が全部“ハイ”レベルから“ロー”レベルに遷移すれば、電流(ｉ３)は増加して電流(ｉ２)は減少する。これによって、ＰＭＯＳトランジスター(Ｐ１、Ｐ２)はオフされてＰＭＯＳトランジスター(Ｐ３、Ｐ４)がオンされる。したがって、電流(ｉ１)が減少して電流(ｉ４)が増加する。そして、電流(ｉ１)が減少すれば、ＮＭＯＳトランジスター(Ｎ９、Ｎ１０)がオフされ始めて、最終的にはオフされる。これによって、出力信号(ＯＵＴ)は、“ハイ”レベルに遷移する。
【００７５】
したがって、入力信号(ＩＮ１、ＩＮ２)及び入力信号(ＩＮ１Ｂ、ＩＮ２Ｂ)により電流(ｉ２、ｉ３)が制御され、電流(ｉ２、ｉ３)により電流(ｉ１、ｉ４)が制御される。電流(ｉ４)が電流(ｉ１)より大きい場合には、“ハイ”レベルの出力信号(ＯＵＴ)を発生し、電流(ｉ４)が電流(ｉ１)より小さい場合には、“ロー”レベルの出力信号(ＯＵＴ)を発生する。
【００７６】
入力信号(ＩＮ１、ＩＮ２)がクロック信号(ＣＬＫ２７０、ＣＬＫＢ９０)であり、入力信号(ＩＮ１Ｂ、ＩＮ２Ｂ)がクロック信号(ＣＬＫ９０、ＣＬＫＢ２７０)であれば、補正されたクロック信号(ＣＣＬＫ９０)が出力信号(ＯＵＴ)に発生される。入力信号(ＩＮ１、ＩＮ２)がクロック信号(ＣＬＫ９０、ＣＬＫＢ２７０)であり、入力信号(ＩＮ１Ｂ、ＩＮ２Ｂ)がクロック信号(ＣＬＫ２７０、ＣＬＫＢ９０)であれば、補正されたクロック信号(ＣＣＬＫ２７０)が出力信号(ＯＵＴ)に発生される。また、入力信号(ＩＮ１、ＩＮ２)がクロック信号(ＣＬＫ１８０)であり、入力信号(ＩＮ１Ｂ、
ＩＮ２Ｂ)がクロック信号(ＣＬＫＢ１８０)であれば、補正されたクロック信号(ＣＣＬＫ０)が出力信号(ＯＵＴ)に発生され、入力信号(ＩＮ１、ＩＮ２)がクロック信号(ＣＬＫＢ１８０)であり、入力信号(ＩＮ１Ｂ、ＩＮ２Ｂ)がクロック信号(ＣＬＫ１８０)であれば、補正されたクロック信号(ＣＣＬＫ１８０)が出力信号(ＯＵＴ)に発生される。
【００７７】
図７に示した位相混合器は、入力信号(ＩＮ１、ＩＮ２)に印加されるクロック信号との間で位相が混合されて位相変化が相殺され、入力信号(ＩＮ１Ｂ、ＩＮ２Ｂ)に印加されるクロック信号との間で位相が混合されて位相変化が相殺されて、電流(ｉ３、ｉ２)を各々発生する。そして、位相混合により発生する電流(ｉ３、ｉ２)をミラーして電流(ｉ４、ｉ１)を発生することにより出力信号(ＯＵＴ)を発生する。
【００７８】
図８は、本発明の好適な他の実施形態による遅延同期ループの構成を示すブロック図である。
【００７９】
図８に示すように、本発明の好適な他の実施形態による遅延同期ループは、分周器６０、６８と、位相検出器６２と、電荷ポンプ６４と、遅延器６６、７０と、位相混合器７２と、で構成されている。遅延器６６は、遅延セル６６−１〜６６−４で構成され、遅延器７０は、遅延セル７０−１〜７０−４で構成される。
【００８０】
図８に示したブロックの各々の機能について説明すれば、次のようである。
【００８１】
分周器６０は、外部から印加されるクロック信号(ＣＬＫ)を分周して分周されたクロック信号(ＤＣＬＫ)を発生する。位相検出器６２は、フィードバッククロック信号(ＦＣＬＫ)と分周されたクロック信号(ＤＣＬＫ)の位相差を検出して、フィードバッククロック信号(ＦＣＬＫ)の位相が分周されたクロック信号(ＤＣＬＫ)の位相より先行すれば、アップ信号(ＵＰ)を発生し、反対に分周されたクロック信号(ＤＣＬＫ)の位相がフィードバッククロック信号(ＦＣＬＫ)の位相より先行すれば、ダウン信号(ＤＮ)を発生する。
【００８２】
電荷ポンプ６４は、アップ信号(ＵＰ)に応答してポンピングして電圧(Ｖｃ)を上昇させ、ダウン信号(ＤＮ)に応答してポンピングして電圧(Ｖｃ)を下降させる。
【００８３】
遅延器６６は、クロック信号(ＣＬＫ)が入力されて電圧(Ｖｃ)を遅延セル６６−１〜６６−４の電源電圧に印加する。これによって、遅延時間が調節されて９０度の位相差を有した４個のクロック信号(ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０)を発生する。遅延器７０は、反転クロック信号(ＣＬＫＢ)が入力されて電圧(Ｖｃ)を遅延セル７０−１〜７０−４の電源電圧に印加する。これによって、遅延時間が調節されて９０度の位相差を有した４個のクロック信号(ＣＬＫＢ０、ＣＬＫＢ９０、ＣＬＫＢ１８０、ＣＬＫＢ２７０)を発生する。
【００８４】
分周器６８は、遅延器６６から出力されるクロック信号を分周してフィードバッククロック信号(ＦＣＬＫ)を発生する。位相混合器７２は、クロック信号(ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０)及び反転クロック信号(ＣＬＫＢ０、ＣＬＫＢ９０、ＣＬＫＢ１８０、ＣＬＫＢ２７０)が入力されて関連があるクロック信号と反転クロック信号とを２個ずつ混合して補正されたクロック信号(ＣＣＬＫ０、ＣＣＬＫ９０、ＣＣＬＫ１８０、ＣＣＬＫ２７０)を発生する。
【００８５】
すなわち、図２の遅延同期ループは、所定ビットの第１及び第２の制御信号に応答して遅延器１８、２２を構成する遅延セルのキャパシタンスが調節されて遅延時間が変化するが、図８の遅延同期ループは、電圧(Ｖｃ)に応答して遅延器６６、７０を構成する遅延セルに印加される電源電圧が調節されて遅延時間が変化する。
【００８６】
したがって、本発明の好適な実施の形態に係る遅延同期ループは、外部から印加されるクロック信号及び反転クロック信号が入力されて互いに異なる位相差を有する複数個のクロック信号及び複数個の反転クロック信号を発生し、クロック信号及び反転クロック信号の中で関連があるクロック信号を位相混合することにより電源電圧の変動などにより発生する瞬間的な位相変化を相殺する。これによって、正確に９０度の位相差を有する複数個の補正されたクロック信号を発生することができる。
【００８７】
図９は、本発明の好適な実施の形態による遅延同期ループを具備した半導体メモリー装置の構成を示すブロック図である。
【００８８】
図９に示すように、本発明の好適な実施の形態による遅延同期ループを具備した半導体メモリー装置は、メモリーセルアレイ１００と、並列／直列変換回路１０２と、データ出力バッファー１０４と、遅延同期ループ１０６と、出力データストローブ信号発生回路１０８と、出力データストローブ信号バッファー１１０と、で構成されている。
【００８９】
図９に示した半導体メモリー装置は、バースト長が４で動作する装置として、４個の出力データストローブ信号(ＤＱＳ１〜ＤＱＳ４)に応答して４ビットずつの出力データ(ＤＱ１〜ＤＱ４)を発生する装置である。
【００９０】
図９に示したブロックの各々の機能について説明すれば、次のようである。
【００９１】
メモリーセルアレイ１００は、リード動作時に１６ビットのデータを出力する。並列／直列変換回路１０２は、１６ビットの並列データを４ビットの直列データに変換して出力する。データ出力バッファー１０４は、データストローブ信号(ＤＱＳ１ 〜 ＤＱＳ４)に各々応答して４ビットの直列データを出力データ(ＤＱ１〜ＤＱ４)として順次に出力する。遅延同期ルーフ１０６は、クロック信号(ＣＬＫ)と反転クロック信号(ＣＬＫＢ)が入力されて補正された４個のクロック信号(ＣＣＬＫ０、ＣＣＬＫ９０、ＣＣＬＫ１８０、ＣＣＬＫ２７０)を発生する。
【００９２】
出力データストローブ信号発生回路１０８は、補正された４個のクロック信号(ＣＣＬＫ０、ＣＣＬＫ９０、ＣＣＬＫ１８０、ＣＣＬＫ２７０)を２個ずつ組み合わせて４個のデータストローブ信号(ＤＱＳ１〜ＤＱＳ４)を発生する。例えば、補正されたクロック信号(ＣＣＬＫ０、ＣＣＬＫ２７０)を論理積演算してデータストローブ信号(ＤＱＳ１)を発生し、補正されたクロック信号(ＣＣＬＫ０、ＣＣＬＫ９０)を論理積演算してデータストローブ信号(ＤＱＳ２)を発生し、補正されたクロック信号(ＣＣＬＫ９０、ＣＣＬＫ１８０)を論理積演算してデータストローブ信号(ＤＱＳ３)を発生し、補正されたクロック信号(ＣＣＬＫ１８０、ＣＣＬＫ２７０)を論理積演算してデータストローブ信号(ＤＱＳ４)を発生する。出力データストローブ信号バッファー１１０は、４個の出力データストローブ信号(ＤＱＳ１〜ＤＱＳ４)をバッファーリングして出力データストローブ信号(ＤＱＳＯ１〜ＤＱＳＯ４)を発生する。 
すなわち、図２または図８に示した遅延同期ルーフは、図９のような半導体メモリー装置に適用されて正確に９０度の位相差を有する４個の補正されたクロック信号を発生し、４個の補正されたクロック信号を組み合わせて安定した４個のデータストローブ信号を発生する。
【００９３】
上述の説明では、本発明の好適な実施の形態に係る遅延同期ループが４個のクロック信号を発生することを例示して説明したが、５個以上のクロック信号を発生する遅延同期ループにも本発明の好適な実施の形態に係る方法を適用することができる。
【００９４】
以上、 本発明を具体的な実施形態を参照して詳細に説明したが、本発明の範囲は前述の実施形態によって限定されるべきではなく、特許請求の範囲の記載及びこれと均等なものの範囲内で様々な変形が可能なことは、当業者には明らかである。
【図面の簡単な説明】
【００９５】
【図１】従来の一実施形態による遅延同期ループの構成を示すブロック図である。
【図２】本発明の好適な一実施形態による遅延同期ループの構成を示すブロック図である。
【図３】図２に示された位相検出器の構成を示す図である。
【図４】図２に示された第１のカウンターの構成を示す図である。
【図５】図２に示された第２のカウンターの構成を示す図である。
【図６】図２に示された遅延セルの構成を示す図である。
【図７】図２に示された位相混合器の構成を示す回路図である。
【図８】本発明の好適な他の実施形態による遅延同期ループの構成を示すブロック図である。
【図９】本発明に好適な実施の形態による遅延同期ループを具備した半導体メモリー装置の構成を示すブロック図である。
【符号の説明】
【００９６】
１０  分周器
１２  位相検出器
１４  第１のカウンター
１６  第２のカウンター
１８−１  遅延セル
１８−２  遅延セル
１８−３  遅延セル
１８−４  遅延セル
２０  分周器
２２−１  遅延セル
２２−２  遅延セル
２２−３  遅延セル
２２−４  遅延セル
２４  位相混合器
６０  分周器
６２  位相検出器
６４  電荷ポンプ
６６−１  遅延セル
６６−２  遅延セル
６６−３  遅延セル
６６−４  遅延セル
６８  分周器
７０−１  遅延セル
７０−２  遅延セル
７０−３  遅延セル
７０−４  遅延セル
７２  位相混合器
１００  メモリーセルアレイ
１０２  並列／直列変換回路
１０４  データ出力バッファー
１０６  遅延同期ループ
１０８  出力データストローブ信号発生回路
１１０  出力データストローブ信号バッファー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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