(57)【要約】【課題】  周波数引き込み時に自然角周波数を高くして高速応答性を高めたときにおいて、低動作ノイズ化を図ることができるＰＬＬ回路を提供する。【解決手段】  ＰＬＬ回路の構成要素であるループフィルタが、自然角周波数切り換え信号１６に応じて容量素子Ｃｚ１に対して容量素子Ｃｚ２を断続する容量値切り換えスイッチ素子１７と、ダンピングファクタを一定値に維持するために自然角周波数切り換え信号１６に応じて抵抗素子Ｒｚ１の両端間を短絡・開放する抵抗値切り換えスイッチ素子１８とを有している。また、容量素子Ｃｚ２を容量素子Ｃｚ１から切り離しているときに、容量素子Ｃｚ２を容量素子Ｃｚ１と同じ電位に充電するオペアンプ１２を有している。【選択図】        図２
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【特許請求の範囲】
【請求項１】
電圧制御発振器と、前記電圧制御発振器の出力信号と基準信号とを位相比較する位相比較器と、容量および抵抗を含み前記位相比較器の出力信号の低域成分を前記電圧制御発振器に制御電圧として与えるループフィルタとを少なくとも含んで構成され、所定の自然角周波数およびダンピングファクタで動作するＰＬＬ回路の応答特性を切り換えるＰＬＬ特性切り換え方法であって、
前記自然角周波数を切り換えるために、切り換え信号に応じて前記容量の値を切り換える工程と、
前記ダンピングファクタを一定値に維持するために、前記容量の値の切り換えに連動して、前記切り換え信号に応じて前記抵抗の値を切り換える工程と
を含むＰＬＬ特性切り換え方法。
【請求項２】
電圧制御発振器と、前記電圧制御発振器の出力信号と基準信号とを位相比較する位相比較器と、前記位相比較器の出力信号の低域成分を前記電圧制御発振器に制御電圧として与えるループフィルタとを少なくとも含んで構成され、所定の自然角周波数およびダンピングファクタで動作するＰＬＬ回路であって、
前記ループフィルタは、前記位相比較器の出力端に接続された容量および抵抗の直列回路と、前記自然角周波数を切り換えるために、切り換え信号に応じて前記容量の値を切り換える容量切り換え手段と、前記ダンピングファクタを一定値に維持するために、前記容量の値の切り換えに連動して、前記切り換え信号に応じて前記抵抗の値を切り換える抵抗切り換え手段とを備えたＰＬＬ回路。
【請求項３】
前記容量は、並列に設けられる第１および第２の容量素子からなり、
前記容量切り換え手段は、前記第１の容量素子と前記第２の容量素子との間に接続され、前記切り換え信号に応じてオンかオフかに切り替わる容量値切り換えスイッチ素子と、前記容量値切り換えスイッチ素子がオフ状態のときに前記第２の容量素子を前記第１の容量素子と同じ電位に充電する充電回路とからなる請求項２記載のＰＬＬ回路。
【請求項４】
前記充電回路は、前記第１の容量素子の電位を入力とするボルテージフォロワと、前記ボルテージフォロワの出力端子と前記第２の容量素子との間に接続され、前記容量値切り換えスイッチ素子がオフ状態のときに導通し、前記容量値切り換えスイッチ素子がオン状態のときに開放する充電制御スイッチ素子とからなる請求項３記載のＰＬＬ回路。
【請求項５】
前記ボルテージフォロワは出力端子が反転入力端子に接続されたオペアンプからなる請求項４記載のＰＬＬ回路。
【請求項６】
前記充電回路は、前記第１の容量素子の電位を入力とし出力端子が前記第２の容量素子に接続されたボルテージフォロワからなり、
前記ボルテージフォロワはハイインピーダンス出力状態になる機能を有し、前記容量値切り換えスイッチ素子がオフ状態のときに通常出力状態となり、前記容量値切り換えスイッチ素子がオン状態のときにハイインピーダンス出力状態となる請求項３記載のＰＬＬ回路。
【請求項７】
前記ボルテージフォロワは出力端子が反転入力端子に接続されたオペアンプからなる請求項６記載のＰＬＬ回路。
【請求項８】
前記抵抗が前記第１の容量素子に直接接続され、前記抵抗と前記第１の容量素子との接続点に前記第２の容量素子が前記容量値切り換えスイッチ素子を介して接続され、
前記充電回路は、前記第１の容量素子と前記抵抗との接続点の電位を基準として前記抵抗の両端間に現れる電位差を増幅する増幅回路と、前記増幅回路の出力端子と前記第２の容量素子との間に接続され、前記容量値切り換えスイッチ素子がオフ状態のときに導通し、前記容量値切り換えスイッチ素子がオン状態のときに開放する充電制御スイッチ素子とからなる請求項３記載のＰＬＬ回路。
【請求項９】
前記増幅回路は、出力端子が反転入力端子に接続され非反転入力端子が前記抵抗と前記第１の容量素子との接続点に接続された第１のオペアンプと、前記第１のオペアンプの出力端子に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端に反転入力端子が接続され前記抵抗における前記第１の容量素子との接続点と反対側の端子に非反転入力端子が接続され前記充電制御スイッチ素子に出力端子が接続された第２のオペアンプと、前記第２のオペアンプの出力端子と反転入力端子との間に接続された第２の抵抗素子とからなる請求項８記載のＰＬＬ回路。
【請求項１０】
前記抵抗が前記第１の容量素子に直接接続され、前記抵抗と前記第１の容量素子との接続点に前記第２の容量素子が前記容量値切り換えスイッチ素子を介して接続され、
前記充電回路は、前記第１の容量素子と前記抵抗との接続点の電位を基準として前記抵抗の両端間に現れる電位差を増幅する増幅回路からなり、前記増幅回路の出力端子が前記第２の容量素子に接続され、
前記増幅回路は、ハイインピーダンス出力状態になる機能を有し、前記容量値切り換えスイッチ素子がオフ状態のときに通常出力状態となり、前記容量値切り換えスイッチ素子がオン状態のときにハイインピーダンス出力状態となる請求項３記載のＰＬＬ回路。
【請求項１１】
前記増幅回路は、出力端子が反転入力端子に接続され非反転入力端子が前記抵抗と前記第１の容量素子との接続点に接続された第１のオペアンプと、前記第１のオペアンプの出力端子に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端に反転入力端子が接続され前記抵抗における前記第１の容量素子との接続点と反対側の端子に非反転入力端子が接続され前記充電制御スイッチ素子に出力端子が接続された第２のオペアンプと、前記第２のオペアンプの出力端子と反転入力端子との間に接続された第２の抵抗素子とからなる請求項１０記載のＰＬＬ回路。
【請求項１２】
前記抵抗は、第１および第２の抵抗素子の直列回路からなり、
前記抵抗切り換え手段は、前記第１および第２の抵抗素子の何れか一方に並列に接続された抵抗値切り換えスイッチ素子からなり、
前記抵抗値切り換えスイッチ素子は、前記容量値切り換えスイッチ素子がオフ状態のときにオフ状態となり、前記容量値切り換えスイッチ素子がオン状態のときにオン状態となる請求項３記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にＰＬＬ回路の低動作ノイズ化を実現することができるＰＬＬ特性切り換え方法およびＰＬＬ回路に関するものである。
【背景技術】
【０００２】
図１２は、ＰＬＬ回路の先行技術の構成を示すブロック図である。図１３は、図１２のＰＬＬ回路の構成要素の一つであるループフィルタ、すなわちローパスフィルタの構成を示す回路図である。図１４は図１２のＰＬＬ回路の動作を示すタイミング図である。
【０００３】
このＰＬＬ回路では、図１２に示すように、電圧制御発振器１の出力信号９を可変分周器２により１／Ｍ分周した分周信号６と温度補償水晶発振器１１から出力される基準信号７との間の位相差が位相比較器３で検出される。位相比較器３で検出された分周信号６と基準信号７との位相差に応じたパルス幅の電圧パルスが位相比較器３からチャージポンプ４，１０に送られる。チャージポンプ４，１０は、位相比較器３の出力に応じた電圧もしくは電流を出力する。チャージポンプ４はループフィルタ５に直接接続されている。また、チャージポンプ１０は自然角周波数切り換え信号１６に応じてオンかオフかに切り替わるスイッチ素子（ＳＷ１）１４を介してループフィルタ５に接続されている。したがって、自然角周波数切り換え信号１６が第１の状態のときには、チャージポンプ４の出力のみがループフィルタ５に供給される。また、自然角周波数切り換え信号１６が第２の状態のときには、チャージポンプ４，１０の出力の両方がループフィルタ５に供給される。このチャージポンプ４，１０の出力は、ループフィルタ５で平滑化されて、電圧制御発振器１へ制御電圧１３として伝達される。この際、チャージポンプ４の出力のみをループフィルタ５へ供給する場合と、チャージポンプ４，１０の両方の出力をループフィルタ５へ供給する場合とで、ＰＬＬ回路の自然角周波数ωｎが異なる。後者の場合、自然角周波数ωｎは前者の場合に比べて高くなる。
【０００４】
ループフィルタ５にも、自然角周波数切り換え信号１６が入力されていて、自然角周波数切り換え信号１６の状態に応じてループフィルタ５を構成する抵抗の値が切り換えられるようになっている。これは、上記のようなチャージポンプ１０の出力のループフィルタ５への供給の断続によって自然角周波数ωｎを切り換えても、ＰＬＬ回路のダンピングファクタζが変化しないようにするためである。
【０００５】
上記のループフィルタ５は、図１３に示すように、チャージポンプ４の出力端とグラウンドとの間に接続された容量素子Ｃｐと、チャージポンプ４の出力端とグラウンドとの間に接続された抵抗素子Ｒｚ１，Ｒｚ２および容量素子Ｃｚの直列回路と、抵抗素子Ｒｚ２に並列接続されたスイッチ素子（ＳＷ２）１７とからなる。スイッチ素子（ＳＷ２）１７は、自然角周波数切り換え信号１６の状態に応じてオンかオフかに切り替わる。チャージポンプ４の出力端子はそのまま電圧制御発振器１の制御電圧端子に接続されている。
【０００６】
以上のようにして、電圧制御発振器１の出力信号９は、可変分周器２により１／Ｍ分周され、分周信号６となって位相比較器３へフィードバックされる。したがって、電圧制御発振器１の出力信号９の周波数foは、可変分周器２の分周比をＭ、基準信号７の周波数をfrefとすれば、以下のように表される。
【０００７】
ｆo  ＝   Ｍ  ×  ｆref                                      ・・・式（１）
また、一般的にＰＬＬ回路のループ特性の指標となる自然角周波数ωｎ、およびダンピングファクタζは、以下のように示される。
【０００８】
ωｎ＝    （Ｋ×ω２）１／２ 
・・・式（２）
【０００９】
ζ＝  （1/2）× （Ｋ÷ω２）１／２ 
・・・式（３）
ただし、  ω２＝１/(Ｃｚ×Ｒｚ)  
Ｋ＝(Kvco×Icp×Rz)/(２π×Ｍ)  
１０×Ｃｐ＜Ｃｚ
Icp：スイッチ素子（ＳＷ１）１４がオンのときはチャージポンプ４，１０
の出力電流の和であり、スイッチ素子（ＳＷ１）１４がオフのときは
チャージポンプ４単体の出力電流
Kvco：電圧制御発振器１のゲイン  
Ｒｚ：スイッチ素子（ＳＷ２）１７がオフのときは抵抗素子Ｒｚ１，Ｒｚ２
の抵抗値の和であり、スイッチ素子（ＳＷ２）１７がオンのときは抵
抗素子Ｒｚ１単体の抵抗値
Ｃｚ：容量素子Ｃｚの容量値
ここで、ＰＬＬ回路の高速応答性より、ダンピングファクタζは、ほぼ０．７が最適であることが広く知られている。
【００１０】
この先行技術では、高速応答性と高Ｃ／Ｎとを両立させるため、周波数引き込み時と定常時で自然角周波数ωｎの切り換えを行っている。
【００１１】
まず、定常時は、自然角周波数切り換え信号１６が“Ｌ”となっていて、スイッチ素子（ＳＷ１）１４がオフであり、ループフィルタ５へ供給される電流がチャージポンプ４の出力電流のみである。したがって、ＰＬＬ回路の自然角周波数ωｎが低い状態であり、ＰＬＬ回路はロック状態となっている。
【００１２】
その後、可変分周器２の分周比Ｍが切り換えられると、その瞬間からある一定の時間、自然角周波数切り換え信号１６が“Ｈ”となる。この自然角周波数切り換え信号１６を受けてスイッチ素子（ＳＷ１）１４がオンとなる。この結果、ループフィルタ５へ供給される電流が、チャージポンプ４のみの出力電流からチャージポンプ４，１０の出力電流を加算した値へ高くなる。これによって、自然角周波数ωｎが高くなり、周波数引き込み動作が高速に行われる。このとき、スイッチ素子（ＳＷ２）１７は、オンする。それにより、抵抗素子Ｒｚ２の両端をショートし、ダンピングファクタζを定常時と同じほぼ０．７に調整している。
【００１３】
例えば、周波数引き込み時のみ、電流Ｉｃｐの値を４倍とし、抵抗素子Ｒｚの値を１／２にすることで、式（２），（３）よりダンピングファクタζを一定にしたまま、自然角周波数ωｎを２倍に高くできる。この結果、高速に周波数と位相の引き込みを完了させることができる。
【００１４】
その後、自然角周波数切り換え信号１６を“Ｌ”にすることで、スイッチ素子（ＳＷ１，ＳＷ２）１４，１７をオフにし、ダンピングファクタζの値を一定に保ったまま、自然角周波数ωｎを定常値まで下げ、高Ｃ／Ｎを実現している。
【００１５】
図１４には、電圧制御発振器１の出力信号の周波数ｆｏの変化と、自然角周波数切り換え信号１６の変化の関係を示している。同図において、時刻ｔ１以前は周波数ｆｏが安定し、ＰＬＬ回路はロック状態となっている。時刻ｔ１から時刻ｔ２までは、周波数引き込み期間である。時刻ｔ２から時刻ｔ３までの期間は位相引き込み期間である。時刻ｔ３以降、周波数ｆｏが安定し、ＰＬＬ回路はロック状態となっている。
【非特許文献１】“Substrate Injection and Crosstalk in CMOS Circuits” Bell Laboratories, Lucent Technologies IEEE1999 CUSTOM INTEGRATED CIRCUITS CONFERRENCE
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、先行技術の構成では、自然角周波数ωｎの切り換えの弊害として、自然角周波数切り換え信号１６が“Ｈ”の時、ループフィルタ５へ供給される電流が、チャージポンプ４のみの出力電流からチャージポンプ４，１０の出力電流を加算した値へ大きくなる。その結果、ＰＬＬ回路の動作電流も増大し、一部の電流が半導体基板へ流れ込み、同一半導体基板上にＰＬＬ回路とともに集積される送信回路および受信回路といった他ブロックへ干渉する。それによって、送受信回路の諸特性を劣化させている。つまり、ＰＬＬ回路の動作ノイズが大きいという問題があった。
【００１７】
上記の干渉は例えば、次のような構造で発生する。
【００１８】
図１５は、絶縁体で分離された２つのダイオードの縦構造を示す断面図である。図１５において、符号１０１はＰ−型半導体Ｓｉ基板を示す。符号１０２，１０３はＰ−型半導体Ｓｉ基板１０１上に形成されたＰ＋＋型領域を示す。符号１０４，１０５はＰ＋＋型領域１０２，１０３上に形成されたＮ＋型領域を示す。符号１０６は半導体Ｓｉ基板１０１に埋め込まれた分離用絶縁体を示す。符号１０７はＰ＋＋型領域１０２，１０３の間に形成される寄生抵抗を示す。符号１０８はＰ＋＋型領域１０２，１０３の間に形成される寄生容量を示す。このような素子により、上記干渉が発生している。
【００１９】
したがって、本発明の目的は、自然角周波数を高くして高速応答性を高めたときにおいて、低動作ノイズ化を図ることができるＰＬＬ回路を提供することである。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明のＰＬＬ特性切り換え方法は、電圧制御発振器と、電圧制御発振器の出力信号と基準信号とを位相比較する位相比較器と、容量および抵抗を含み位相比較器の出力信号の低域成分を電圧制御発振器に制御電圧として与えるループフィルタとを少なくとも含んで構成され、所定の自然角周波数およびダンピングファクタで動作するＰＬＬ回路の応答特性を切り換えるＰＬＬ特性切り換え方法であり、自然角周波数を切り換えるために、切り換え信号に応じて容量の値を切り換える工程と、ダンピングファクタを一定値に維持するために、容量の値の切り換えに連動して、切り換え信号に応じて抵抗の値を切り換える工程とを含む。
【００２１】
この方法によれば、チャージポンプの電流を切り換えるのではなく、ループフィルタ内の容量の値を切り換えることによって、自然角周波数を高くしているので、ＰＬＬ回路が形成されている半導体基板に流れる電流は、高速応答性を得るために、自然角周波数を高くしても増加しない。したがって、周波数引き込み時に自然角周波数を高くして高速応答性を高めたときにおいて、低動作ノイズ化を図ることができる。
【００２２】
また、本発明のＰＬＬ回路は、電圧制御発振器と、電圧制御発振器の出力信号と基準信号とを位相比較する位相比較器と、位相比較器の出力信号の低域成分を電圧制御発振器に制御電圧として与えるループフィルタとを少なくとも含んで構成され、所定の自然角周波数およびダンピングファクタで動作するＰＬＬ回路である。ループフィルタは、位相比較器の出力端に接続された容量および抵抗の直列回路と、自然角周波数を切り換えるために、切り換え信号に応じて容量の値を切り換える容量切り換え手段と、ダンピングファクタを一定値に維持するために、容量の値の切り換えに連動して、切り換え信号に応じて抵抗の値を切り換える抵抗切り換え手段とを備えている。
【００２３】
この構成によれば、チャージポンプの電流を切り換えるのではなく、ループフィルタ内の容量の値を切り換えることによって、自然角周波数を高くしているので、ＰＬＬ回路が形成されている半導体基板に流れる電流は、高速応答性を得るために、自然角周波数を高くしても増加しない。したがって、周波数引き込み時に自然角周波数を高くして高速応答性を高めたときにおいて、低動作ノイズ化を図ることができる。
【００２４】
上記本発明のＰＬＬ回路においては、容量は、並列に設けられる第１および第２の容量素子からなり、容量切り換え手段は、第１の容量素子と第２の容量素子との間に接続され、切り換え信号に応じてオンかオフかに切り替わる容量値切り換えスイッチ素子と、容量値切り換えスイッチ素子がオフ状態のときに第２の容量素子を第１の容量素子と同じ電位に充電する充電回路とからなることが好ましい。
【００２５】
この構成によれば、自然角周波数の切り換えのために第２の容量素子を第１の容量素子に接続するとき、第２の容量素子が第１の容量素子と同じ電位に充電されているため、第２の容量素子の第１の容量素子への接続によって、第１の容量素子と抵抗との接続点の電位が変動することがない。したがって、高速応答性が損なわれることがない。
【００２６】
上記構成においては、充電回路は、第１の容量素子の電位を入力とするボルテージフォロワと、ボルテージフォロワの出力端子と第２の容量素子との間に接続され、容量値切り換えスイッチ素子がオフ状態のときに導通し、容量値切り換えスイッチ素子がオン状態のときに開放する充電制御スイッチ素子とからなることが好ましい。上記構成において、ボルテージフォロワは例えば、出力端子が反転入力端子に接続されたオペアンプからなる。
【００２７】
また、充電回路は、第１の容量素子の電位を入力とし出力端子が第２の容量素子に接続されたボルテージフォロワからなり、ボルテージフォロワはハイインピーダンス出力状態になる機能を有し、容量値切り換えスイッチ素子がオフ状態のときに通常出力状態となり、容量値切り換えスイッチ素子がオン状態のときにハイインピーダンス出力状態となることが好ましい。上記構成において、ボルテージフォロワは例えば出力端子が反転入力端子に接続されたオペアンプからなる。
【００２８】
また、上記のＰＬＬ回路においては、抵抗が第１の容量素子に直接接続され、抵抗と第１の容量素子との接続点に第２の容量素子が容量値切り換えスイッチ素子を介して接続された構成において、充電回路は以下のような構成でもよい。すなわち、充電回路は、第１の容量素子と抵抗との接続点の電位を基準として抵抗の両端間に現れる電位差を増幅する増幅回路と、増幅回路の出力端子と第２の容量素子との間に接続され、容量値切り換えスイッチ素子がオフ状態のときに導通し、容量値切り換えスイッチ素子がオン状態のときに開放する充電制御スイッチ素子とからなっていてもよい。
【００２９】
上記の増幅回路は、例えば出力端子が反転入力端子に接続され非反転入力端子が抵抗と第１の容量素子との接続点に接続された第１のオペアンプと、第１のオペアンプの出力端子に一端が接続された第１の抵抗素子と、第１の抵抗素子の他端に反転入力端子が接続され抵抗における第１の容量素子との接続点と反対側の端子に非反転入力端子が接続され充電制御スイッチ素子に出力端子が接続された第２のオペアンプと、第２のオペアンプの出力端子と反転入力端子との間に接続された第２の抵抗素子とからなる。
【００３０】
また、上記のＰＬＬ回路においては、抵抗が第１の容量素子に直接接続され、抵抗と第１の容量素子との接続点に第２の容量素子が容量値切り換えスイッチ素子を介して接続された構成において、充電回路は以下のような構成でもよい。すなわち、充電回路は、第１の容量素子と抵抗との接続点の電位を基準として抵抗の両端間に現れる電位差を増幅する増幅回路からなり、増幅回路の出力端子が第２の容量素子に接続される。ここで、増幅回路は、ハイインピーダンス出力状態になる機能を有し、容量値切り換えスイッチ素子がオフ状態のときに通常出力状態となり、容量値切り換えスイッチ素子がオン状態のときにハイインピーダンス出力状態となる
上記の増幅回路は、例えば出力端子が反転入力端子に接続され非反転入力端子が抵抗と第１の容量素子との接続点に接続された第１のオペアンプと、第１のオペアンプの出力端子に一端が接続された第１の抵抗素子と、第１の抵抗素子の他端に反転入力端子が接続され抵抗における第１の容量素子との接続点と反対側の端子に非反転入力端子が接続され充電制御スイッチ素子に出力端子が接続された第２のオペアンプと、第２のオペアンプの出力端子と反転入力端子との間に接続された第２の抵抗素子とからなる。
【００３１】
上記のＰＬＬ回路においては、抵抗は、第１および第２の抵抗素子の直列回路からなり、抵抗切り換え手段は、第１および第２の抵抗素子の何れか一方に並列に接続された抵抗値切り換えスイッチ素子からなる。抵抗値切り換えスイッチ素子は、容量値切り換えスイッチ素子がオフ状態のときにオフ状態となり、容量値切り換えスイッチ素子がオン状態のときにオン状態となる。
【発明の効果】
【００３２】
以上説明した様に、本発明では、周波数引き込み時にＰＬＬ回路の自然角周波数を高く設定した場合でも、ＰＬＬ回路が低動作ノイズ化される。その結果、例えば、送信回路および、受信回路といったＰＬＬ回路以外の回路ブロックを、同一半導体基板上に集積した場合において、干渉による送信受信回路の特性劣化を低減できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３４】
（第１の実施の形態）
図１から図３を用いて、本発明の第１の実施の形態のＰＬＬ回路について説明する。
【００３５】
図１は、本発明の第１の実施の形態におけるＰＬＬ回路の構成を示すブロック図である。図２は、図１のＰＬＬ回路の構成要素の一つであるループフィルタ、すなわちローパスフィルタの構成を示す回路図である。図３はこの実施の形態のＰＬＬ回路の動作を示すタイミング図である。
【００３６】
このＰＬＬ回路では、図１に示すように、電圧制御発振器１の出力信号９を可変分周器２により１／Ｍ分周した分周信号６と温度補償水晶発振器１１から出力される基準信号７との間の位相差が位相比較器３で検出される。位相比較器３で検出された分周信号６と基準信号７との位相差に応じたパルス幅の電圧パルスが位相比較器３からチャージポンプ４に送られる。チャージポンプ４は、位相比較器３の出力に応じた電圧もしくは電流を出力する。チャージポンプ４はループフィルタ５に直接接続される。このチャージポンプ４の出力は、ループフィルタ５で平滑化されて、電圧制御発振器１へ制御電圧１３として伝達される。
【００３７】
ループフィルタ５には、自然角周波数切り換え信号１６が入力されていて、自然角周波数切り換え信号１６の状態に応じてループフィルタ５を構成する容量と抵抗の値がそれぞれ切り換えられるようになっている。これは、ＰＬＬ回路のダンピングファクタζを一定に保ちながら、自然角周波数ωｎを切り換えるためである。
【００３８】
上記のループフィルタ５は、図２に示すように、チャージポンプ４の出力端とグラウンドとの間に接続された容量素子Ｃｐと、チャージポンプ４の出力端とグラウンドとの間に接続された抵抗素子Ｒｚ１，Ｒｚ２および容量素子Ｃｚ１の直列回路と、抵抗素子Ｒｚ２および容量素子Ｃｚ１の接続点に非反転入力端子が接続されたオペアンプ１２と、オペアンプ１２の出力端子に一端が接続されたスイッチ素子（ＳＷ１）１４と、スイッチ素子（ＳＷ１）１４の他端とグラウンドとの間に接続された容量素子Ｃｚ２と、抵抗素子Ｒｚ２および容量素子Ｃｚ１の接続点と容量素子Ｃｚ２との間に接続されたスイッチ素子（ＳＷ２）１７と、抵抗素子Ｒｚ１に並列接続されたスイッチ素子（ＳＷ３）１８とからなる。
【００３９】
オペアンプ１２は、出力端子と反転入力端子とが互いに接続されていて、ボルテージフォロワを構成している。このボルテージフォロワは、スイッチ素子（ＳＷ１）１４とともに、容量素子Ｃｚ２を充電する充電回路を構成している。
【００４０】
スイッチ素子（ＳＷ１，ＳＷ２，ＳＷ３）１４，１７，１８は、自然角周波数切り換え信号１６の状態に応じてオンかオフかに切り替わる。チャージポンプ４の出力端子はそのまま電圧制御発振器１の制御電圧端子に接続されている。
【００４１】
以上のようにして、電圧制御発振器１の出力信号９は、可変分周器２により分周され、分周信号６となって位相比較器３へフィードバックされる。したがって、電圧制御発振器１の出力信号９の周波数foは、可変分周器２の分周比をＭ、基準信号７の周波数をfrefとすれば、先行技術と同様に式（１）で表される。
【００４２】
この実施の形態においても、高速応答性と高Ｃ／Ｎとを両立させるため、周波数引き込み時と定常時で自然角周波数ωｎの切り換えを行っている。
【００４３】
まず、定常時は、自然角周波数切り換え信号１６が“Ｌ”となっていて、スイッチ素子（ＳＷ１）１４がオフ、スイッチ素子（ＳＷ２）１７がオン、スイッチ素子（ＳＷ３）１８がオンとなっている。したがって、ＰＬＬ回路の自然角周波数が低い状態であり、ＰＬＬ回路はロック状態となっている。
【００４４】
その後、可変分周器２の分周比Ｍが切り換えられると、その瞬間からある一定の時間、自然角周波数切り換え信号１６が“Ｈ”となる。この自然角周波数切り換え信号１６を受けてスイッチ素子（ＳＷ１）１４がオン、スイッチ素子（ＳＷ２）１７がオフ、スイッチ素子（ＳＷ３）１８がオフとなる。この結果、自然角周波数ωｎを決める要素である容量の値がＣｚ１＋Ｃｚ２の状態からＣｚ１のみの状態へ変化し、式（２）より自然角周波数ωｎが高くなる。このとき、ダンピングファクタζを決める要素である容量の値がＣｚ１＋Ｃｚ２の状態からＣｚ１のみの状態へ変化することにより、ダンピングファクタζが変化しようとする。しかし、ダンピングファクタζを決めるもう一つの要素である抵抗の値がＲｚ２の状態からＲｚ１＋Ｒｚ２の状態へ変化する。それによって、式（３）より自然角周波数ωｎが高くなっても、ダンピングファクタζは一定の値、すなわち、ほぼ０．７の値に維持される。なお、ＰＬＬ回路がスリープモードから解除された瞬間においても、自然角周波数切り換え信号１６が“Ｈ”となるので、上記と同様の動作が実行される。
【００４５】
自然角周波数ωｎが高くなったＰＬＬ回路は、高速な応答状態となり、所望の制御電圧１３に短時間で収束して行く。一般的に、ＰＬＬ回路が定常状態の時、抵抗素子Ｒｚ１およびＲｚ２の両端電位は、ほぼ０となる。つまり、制御電圧１３は、容量素子Ｃｚ１の両端電位にほぼ等しくなることを意味している。この容量素子Ｃｚ１の電圧と等しい電圧が、オペアンプ１２およびスイッチ素子（ＳＷ１）１４を経由して容量素子Ｃｚ２へ充電されていく。
【００４６】
ある所定の一定時間を経過した後、自然角周波数切り換え信号１６は、“Ｌ”に切り換わる。この信号を受けてスイッチ素子（ＳＷ２）１７がオンとなり、容量素子Ｃｚ１と同電位に充電された容量素子Ｃｚ２が、容量素子Ｃｚ１に対して並列に接続されることになる。その結果、Ｃｚ１のみであった容量の値は、Ｃｚ１＋Ｃｚ２となって増加し、式（２）より自然角周波数ωｎが低くなる。同時に、Ｒｚ２＋Ｒｚ１であった抵抗値は、Ｒｚ１分だけ抵抗値が小さくなり、式（３）より、ダンピングファクタζをほぼ０．７に保つことができる。
【００４７】
なお、自然角周波数切り換え信号１６が“Ｈ”である一定時間は、制御電圧１３がおおよそ所望の電圧になる時間があれば十分で、直流的に、チャージポンプ４の出力電流が、容量素子Ｃｚ１を所望の電圧まで充電するまでの時間が目安となる。また、オペアンプ１２としては、その入力電流がＰＬＬ回路の諸特性を劣化させるのを抑制するため、ＣＭＯＳ型が望ましい。併せて、容量素子Ｃｚ１の電圧が正確に容量素子Ｃｚ２へ充電されなくなると、自然角周波数切り換え信号１６を“Ｈ”から“Ｌ”へ切り換えた直後の周波数安定性が劣化して高速応答性に影響が出る。そのため、オペアンプ１２は、低オフセット電圧タイプであることが好ましい。
【００４８】
図３には、電圧制御発振器１の出力信号の周波数ｆｏの変化と、自然角周波数切り換え信号１６の変化の関係を示している。同図において、時刻ｔ１以前は周波数ｆｏが安定し、ＰＬＬ回路はロック状態となっている。時刻ｔ１から時刻ｔ２までは、周波数引き込み期間である。時刻ｔ２から時刻ｔ３までの期間は位相引き込み期間である。時刻ｔ３以降、周波数ｆｏが安定し、ＰＬＬ回路はロック状態となっている。
【００４９】
以上の動作をまとめると以下のようになる。図１から図３に示した本発明の第１の実施の形態のＰＬＬ回路では、チャージポンプ４の出力電流の切り換えをやめ、可変分周器２の分周比Ｍが切り換えられた瞬間から自然角周波数切り換え信号１６が“Ｈ”である一定時間、この信号を受けてスイッチ素子（ＳＷ１）１４がオン、スイッチ素子（ＳＷ２）１７がオフとなり、容量素子Ｃｚ１が充電された電位と同電位になるよう容量素子Ｃｚ２を充電する。また、この間スイッチ素子（ＳＷ３）１８がオフとなり、自然角周波数ωｎを増大させた状態で、ダンピングファクタζをほぼ０．７に調整する。
【００５０】
その後、自然角周波数切り換え信号１６が“Ｌ”となり、この信号を受けてスイッチ素子（ＳＷ１）１４がオフ、スイッチ素子（ＳＷ２）１７がオンとなり、容量素子Ｃｚ１と同電位に充電された容量素子Ｃｚ２が、容量素子Ｃｚ１と並列に接続される。また、同時にスイッチ素子（ＳＷ３）１８がオンとなり、ダンピングファクタζをほぼ０．７に保ったまま、自然角周波数ωｎを下げる。例えば、周波数引き込み時のみ、容量値Ｃｚを１／４倍、抵抗値Ｒｚを２倍にすることで、式（２），（３）よりダンピングファクタζを一定にしたまま、自然角周波数ωｎを２倍に高くできる。
【００５１】
この実施の形態によれば、先行技術のように、チャージポンプの電流を切り換えるのではなく、ループフィルタ５内の容量の値を切り換えることによって、自然角周波数ωｎを高くしているので、ＰＬＬ回路が形成されている半導体基板に流れる電流は、高速応答性を得るために、自然角周波数ωｎを高くしても増加しない。したがって、自然角周波数を高くして高速応答性を高めたときにおいて、低動作ノイズ化を図ることができる。
【００５２】
また、自然角周波数ωｎを元に戻すために容量素子Ｃｚ２を追加接続するときに、容量素子Ｃｚ２を容量素子Ｃｚ１と同じ電位に充電した上で容量素子Ｃｚ２を追加接続する。そのため、容量素子Ｃｚ１単体から容量素子Ｃｚ１，Ｃｚ２の並列回路に切り換えたとき容量素子Ｃｚ１と抵抗素子Ｒｚ２との接続点の電位が変動することがなくなる。その結果、高速応答性が損なわれることがない。
【００５３】
まとめると、高速応答性と定常時の高Ｃ／Ｎを維持したまま、同一半導体基板上に集積される送信回路および、受信回路といった他ブロックへの干渉を低減し、送受信回路の諸特性劣化を防ぐことができるということになる。
【００５４】
（第２の実施の形態）
図４から図５を用いて、本発明の第２の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図４は、この実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。図３は第２の実施の形態のＰＬＬ回路の動作を示すタイミング図である。
【００５５】
本発明の第２の実施の形態では、本発明の第１の実施の形態と比べてスイッチ素子（ＳＷ１）１４が不要である。しかし、代わりに、オペアンプ１２の出力電圧が容量素子Ｃｚ２へ伝達されないようにするための機能が必要となる。このため、本発明の第２の実施の形態で用いるオペアンプ１２は、その出力をハイインピーダンス（Ｈｉ−Ｚ）にすることができる必要がある。
【００５６】
動作の内容としては、本発明の第１の実施の形態でスイッチ素子（ＳＷ１）１４がオフするタイミングで、オペアンプ１２の出力をハイインピーダンス（Ｈｉ−Ｚ）にすること以外は、本発明の第１の実施の形態と全く同様である。
【００５７】
図５には、電圧制御発振器１の出力信号の周波数ｆｏの変化と、自然角周波数切り換え信号１６の変化の関係を示している。同図において、時刻ｔ１以前は周波数ｆｏが安定し、ＰＬＬ回路はロック状態となっている。時刻ｔ１から時刻ｔ２までは、周波数引き込み期間である。時刻ｔ２から時刻ｔ３までの期間は位相引き込み期間である。時刻ｔ３以降、周波数ｆｏが安定し、ＰＬＬ回路はロック状態となっている。
【００５８】
この実施の形態によれば、第１の実施の形態と同様の効果を奏する。
【００５９】
（第３の実施の形態）
図６と図３を用いて、本発明の第３の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図６はこの実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。
【００６０】
この実施の形態は、構成的には、本発明の第１の実施の形態と比べて、以下の点が相違する。すなわち、この実施の形態では、オペアンプ１２で構成したボルテージフォロアに代わって、オペアンプ１２および抵抗素子Ｒｏｐ１、Ｒｏｐ２から構成された非反転増幅器と、オペアンプ８で構成したボルテージフォロワとが用いられている。この非反転増幅器およびボルテージフォロワは、スイッチ素子（ＳＷ１）１４とともに、容量素子Ｃｚ２を充電する充電回路を構成している。
【００６１】
上記のループフィルタ５は、図６に示すように、チャージポンプ４の出力端とグラウンドとの間に接続された容量素子Ｃｐと、チャージポンプ４の出力端とグラウンドとの間に接続された抵抗素子Ｒｚ１，Ｒｚ２および容量素子Ｃｚ１の直列回路と、抵抗素子Ｒｚ２および容量素子Ｃｚ１の接続点に非反転入力端子が接続されたオペアンプ８と、オペアンプ８の出力端子に一端が接続された抵抗素子Ｒｏｐ２と、抵抗素子Ｒｏｐ２の他端に反転入力端子が接続されたオペアンプ１２と、オペアンプ１２の出力端子と反転入力端子との間に接続された抵抗素子Ｒｏｐ１と、オペアンプ１２の出力端子に一端が接続されたスイッチ素子（ＳＷ１）１４と、スイッチ素子（ＳＷ１）１４の他端とグラウンドとの間に接続された容量素子Ｃｚ２と、抵抗素子Ｒｚ２および容量素子Ｃｚ１の接続点と容量素子Ｃｚ２との間に接続されたスイッチ素子（ＳＷ２）１７と、抵抗素子Ｒｚ１に並列接続されたスイッチ素子（ＳＷ３）１８とからなる。
【００６２】
オペアンプ１２の非反転入力端子は、抵抗素子Ｒｚ１，Ｒｚ２の直列回路において、容量素子Ｃｚ１と反対側の端子に接続されていて、オペアンプ１２は、抵抗素子Ｒｚ１，Ｒｚ２の直列回路の両端に現れる電圧を増幅して容量素子Ｃｚ２に与える。
【００６３】
オペアンプ８は、出力端子と反転入力端子とが互いに接続されていて、ボルテージフォロワを構成している。
【００６４】
上記のボルテージフォロワと非反転増幅器は、スイッチ素子（ＳＷ１）１４とともに、容量素子Ｃｚ２を充電する充電回路を構成している。
【００６５】
スイッチ素子（ＳＷ１，ＳＷ２，ＳＷ３）１４，１７，１８は、自然角周波数切り換え信号１６の状態に応じてオンかオフかに切り替わる。チャージポンプ４の出力端子はそのまま電圧制御発振器１の制御電圧端子に接続されている。
【００６６】
本発明の第１の実施の形態では、ループフィルタ５の容量値をＣｚ１からＣｚ１＋Ｃｚ２へ切り換える際、容量素子Ｃｚ１の両端電位を、オペアンプ１２で形成したボルテージフォロアを用いて容量素子Ｃｚ２へ直接印加することで容量素子Ｃｚ２を充電し、その後、容量値を大きな値へ切り換えていた。
【００６７】
これに対して、本発明の第３の実施の形態では、ＰＬＬ回路は、定常状態では、抵抗素子Ｒｚ１、Ｒｚ２の両端電位がほぼ０になることを利用して、容量素子Ｃｚ２を充電し、その後、容量値を大きな値へ切り換えている。
【００６８】
自然角周波数切り換え信号１６が“Ｈ”の時、スイッチ素子（ＳＷ３）１８はオフである。このとき、容量素子Ｃｚ１と抵抗素子Ｒｚ２との接続点の電位を基準に考え、抵抗素子Ｒｚ２＋Ｒｚ１の両端の電位をＶＲｚ、制御電圧１３をＶｔ、容量素子Ｃｚの電位をＶｃｚとした場合、オペアンプ１２および抵抗素子Ｒｏｐ１、Ｒｏｐ２から形成された非反転増幅器の出力電圧Ｖｏｕｔは、次式のようになる。
【００６９】
Ｖｏｕｔ＝｛（Ｖｃｚ−Ｖｔ）／Ｒｏｐ２｝×Ｒｏｐ１＋Ｖｔ        ……（４）    
この非反転増幅器の動作としては、オペアンプ１２の反転入力端子には、負帰還のイマジナル・ショートの効果で、非反転入力端子と同電位が現れる。このため、電圧Ｖｔと電圧Ｖｃｚの電位差に応じた電流が抵抗素子Ｒｏｐ２に流れる。この電流は、抵抗素子Ｒｏｐ１へ流れる。この結果、電圧Ｖｏｕｔは、式（４）の様になる。また、ＰＬＬ回路は、定常状態では、抵抗素子Ｒｚ１、Ｒｚ２の両端電位がほぼ０になることを考えると、定常状態では、電圧Ｖｏｕｔに容量素子Ｃｚ１の両端電位が現れることを意味している。この結果、本発明の第１の実施の形態と同様に、容量値をＣｚ１からＣｚ１＋Ｃｚ２へ切り換える際、容量素子Ｃｚ２を容量素子Ｃｚ１と同電位まで充電した後、容量値を大きな値へ切り換えることができる。
【００７０】
この実施の形態の効果は第１の実施の形態と同様である。
【００７１】
（第４の実施の形態）
図７と図５を用いて、本発明の第４の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図７はこの実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。
【００７２】
本発明の第４の実施の形態では、本発明の第３の実施の形態と比べてスイッチ素子（ＳＷ１）１４が不要である。しかし、代わりに、オペアンプ１２の出力電圧が容量素子Ｃｚ２へ伝達されないようにするための機能が必要となる。このため、本発明の第４の実施の形態で用いるオペアンプ１２は、その出力をハイインピーダンスにすることができる必要がある。
【００７３】
動作の内容としては、本発明の第３の実施の形態でスイッチ素子（ＳＷ１）１４がオフするタイミングで、オペアンプ１２の出力をハイインピーダンスにすること以外は、本発明の第３の実施の形態と全く同様である。
【００７４】
この実施の形態の効果は第１の実施の形態と同様である。
【００７５】
（第５の実施の形態）
図８と図３を用いて、本発明の第５の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図８はこの実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。
【００７６】
図８に示した本発明の第５の実施の形態では、直列に接続された抵抗素子Ｒｚ１、Ｒｚ２および容量素子Ｃｚ１の回路接続が、本発明の第１から第４までの実施の形態と比べ、グラウンドに対して逆向きになっている。つまり、抵抗素子Ｒｚ１が接地され、容量素子Ｃｚ１がチャージポンプ４の出力端へ接続されている。しかし、その動作は、本発明の第１の実施の形態と全く同様であり、基本的な要件である容量値をＣｚ１からＣｚ１＋Ｃｚ２へ切り換える際、容量素子Ｃｚ２を容量素子Ｃｚ１と同電位まで充電した後、容量値を大きな値へ切り換えることは本発明の第１の実施の形態と同様である。
【００７７】
この実施の形態の効果は第１の実施の形態と同様である。
【００７８】
（第６の実施の形態）
図９と図５を用いて、本発明の第６の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図９はこの実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。
【００７９】
本発明の第６の実施の形態では、本発明の第５の実施の形態と比べてスイッチ素子（ＳＷ１）１４が不要である。しかし、代わりに、オペアンプ１２の出力電圧が容量素子Ｃｚ２へ伝達されないようにするための機能が必要となる。このため、本発明の第６の実施の形態で用いるオペアンプ１２は、その出力をハイインピーダンスにすることができる必要がある。
【００８０】
動作の内容としては、本発明の第５の実施の形態でスイッチ素子（ＳＷ１）１４がオフするタイミングで、オペアンプ１２の出力をハイインピーダンスにすること以外は、本発明の第５の実施の形態と全く同様である。
【００８１】
この実施の形態の効果は第１の実施の形態と同様である。
【００８２】
（第７の実施の形態）
図１０と図３を用いて、本発明の第７の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図１０はこの実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。
【００８３】
図１０に示した本発明の第７の実施の形態では、直列に接続された抵抗素子Ｒｚ１、Ｒｚ２および容量素子Ｃｚ１の回路接続が、本発明の第１から第４の実施の形態と比べ、グラウンドに対して逆向きになっている。つまり、抵抗素子Ｒｚ１が接地され、容量素子Ｃｚ１がチャージポンプ４の出力端へ接続されている。しかし、その動作は、本発明の第３の実施の形態と全く同様であり、基本的な要件である容量値をＣｚ１からＣｚ１＋Ｃｚ２へ切り換える際、容量素子Ｃｚ２を容量素子Ｃｚ１と同電位まで充電した後、容量値を大きな値へ切り換えることは本発明の第１の実施の形態と同様である。
【００８４】
この実施の形態の効果は第１の実施の形態と同様である。
【００８５】
（第８の実施の形態）
図１１と図５を用いて、本発明の第８の実施の形態のＰＬＬ回路について説明する。この実施の形態のＰＬＬ回路の全体構成は第１の実施の形態と同様に図１に示す通りである。ループフィルタの内部構成のみが第１の実施の形態とは異なる。図１１はこの実施の形態のＰＬＬ回路の構成要素の一つであるループフィルタの構成を示す回路図である。
【００８６】
本発明の第８の実施の形態では、本発明の第７の実施の形態と比べてスイッチ素子（ＳＷ１）１４が不要である。しかし、代わりに、オペアンプ１２の出力電圧が容量素子Ｃｚ２へ伝達されないようにするための機能が必要となる。このため、本発明の第８の実施の形態で用いるオペアンプ１２は、その出力をハイインピーダンスにすることができる必要がある。
【００８７】
動作の内容としては、本発明の第７の実施の形態でスイッチ素子（ＳＷ１）１４がオフするタイミングで、オペアンプ１２の出力をハイインピーダンスにすること以外は、本発明の第７の実施の形態と全く同様である。
【００８８】
この実施の形態の効果は第１の実施の形態と同様である。
【産業上の利用可能性】
【００８９】
以上説明したように、本発明では、ＰＬＬ回路が低動作ノイズ化され、送信回路および、受信回路といったＰＬＬ回路以外の他の回路ブロックを、ＰＬＬ回路と同一半導体基板上に集積した場合の干渉による送信受信回路の特性劣化を低減できる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施の形態のＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図３】本発明の第１、第３、第５、および第７の実施の形態のＰＬＬ回路の動作を示すタイミング図である。
【図４】本発明の第２の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図５】本発明の第２、第４、第６、および第８の実施の形態のＰＬＬ回路の動作を示すタイミング図である。
【図６】本発明の第３の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図７】本発明の第４の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図８】本発明の第５の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図９】本発明の第６の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図１０】本発明の第７の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図１１】本発明の第８の実施の形態のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図１２】先行技術のＰＬＬ回路の構成を示すブロック図である。
【図１３】先行技術のＰＬＬ回路におけるループフィルタの構成を示す回路図である。
【図１４】先行技術のＰＬＬ回路の動作を示すタイミング図である。
【図１５】半導体装置の構造を示す縦断面図である。
【符号の説明】
【００９１】
１    電圧制御発振器
２    可変分周器
３    位相比較器
４    チャージポンプ
５    ループフィルタ
６    分周信号
７    基準信号
８    オペアンプ
９    出力信号
１０    チャージポンプ
１１    温度補償水晶発振器
１２    オペアンプ
１３    制御電圧
１４    スイッチ素子（ＳＷ１）
１６    自然角周波数切り換え信号
１７    スイッチ素子（ＳＷ２）
１８    スイッチ素子（ＳＷ３）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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