(57)【要約】【課題】ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせると共に、当該抵抗値のばらつきを抑制する。【解決手段】ＳＯＩ層３におけるコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）に、不純物濃度の高いＰ+領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。また、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。【選択図】図１
2006066691.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体層の上に配設された半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体素子のボディ領域に電気的に接続するように、前記半導体層に接続するボディコンタクトとを備え、
前記ボディコンタクトと前記半導体層との接続は、ショットキー接合を介して成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記半導体層において、前記ボディコンタクトとの接続部分の近傍に、局所的にその周囲と不純物濃度が異なる領域が形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記半導体素子の形成領域は、前記半導体層の上部に形成された分離絶縁膜により規定されており、
前記ボディコンタクトと前記半導体層との接続は、前記ボディコンタクトが前記分離絶縁膜を貫通して、当該分離絶縁膜の下の前記半導体層に達することにより成されている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記ボディコンタクトは、前記分離絶縁膜の下の前記半導体層も貫通して、前記絶縁体層にまで達している
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか記載の半導体装置であって、
前記ボディコンタクトと前記半導体層との接続部分には、シリサイドが形成されており、
前記ショットキー接合は、前記シリサイドと前記半導体層との間で成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記ボディコンタクトは、表面にバリアメタルを有しており、
前記シリサイドは、前記バリアメタルと前記半導体層とが反応して形成されたものである
ことを特徴とする半導体装置。
【請求項７】
請求項５または請求項６記載の半導体装置であって、
前記シリサイドは、前記絶縁体層にまで達している
ことを特徴とする半導体装置。
【請求項８】
絶縁体層の上に配設された半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体素子のボディ領域に電気的に接続するように、前記半導体層に接続するボディコンタクトとを備え、
前記ボディコンタクトと前記半導体層との接続部分には、シリサイドが形成されており、
前記シリサイドは、前記絶縁体層にまで達している
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記ボディコンタクトは、表面にバリアメタルを有しており、
前記シリサイドは、前記バリアメタルと前記半導体層とが反応して形成されたものである
ことを特徴とする半導体装置。
【請求項１０】
請求項８または請求項９記載の半導体装置であって、
前記半導体層において、前記シリサイドの近傍に、局所的にその周囲と不純物濃度が異なる領域が形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求項８から請求項１０のいずれか記載の半導体装置であって、
前記半導体素子の形成領域は、前記半導体層の上部に形成された分離絶縁膜により規定されており、
前記ボディコンタクトと前記半導体層との接続は、前記ボディコンタクトが前記分離絶縁膜を貫通して、当該分離絶縁膜の下の前記半導体層に達することにより成されている
ことを特徴とする半導体装置。
【請求項１２】
絶縁体層の上に配設された半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体素子のボディ領域に電気的に接続するように、前記半導体層に接続するボディコンタクトとを備え、
前記ボディコンタクトは、ポリシリコンで形成されている
ことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記半導体素子に接続する前記ボディコンタクト以外のコンタクトは、金属で形成されている
ことを特徴とする半導体装置。
【請求項１４】
（ａ）絶縁体層上に配設された半導体層に、所定の半導体素子を形成する工程と、
（ｂ）前記半導体素子上を覆う層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜に、前記半導体素子のボディ領域に接続するボディコンタクトのためのコンタクトホールを、前記半導体層に達するように形成する工程と、
（ｄ）前記コンタクトホール内に露出した前記半導体層に、前記絶縁体層にまでするシリサイドを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記工程（ｄ）の前に、
（ｅ）前記コンタクトホール内に露出した前記半導体層にイオンを注入する工程が行われる
ことを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）絶縁体層上に配設された半導体層の上部に、素子形成領域を規定する分離絶縁膜を形成する工程と、
（ｂ）前記半導体層の素子形成領域に、所定の半導体素子を形成する工程と、
（ｃ）前記分離絶縁膜に、当該分離絶縁膜の下の前記半導体層に達する開口を形成する工程と、
（ｄ）前記開口内に露出した前記半導体層に、前記絶縁体層にまで達するシリサイドを形成する工程と、
（ｅ）前記半導体素子を覆う層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜に、前記シリサイドに接続するコンタクトを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記工程（ｄ）の前に、
（ｅ）前記開口内に露出した前記半導体層にイオンを注入する工程が行われる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体素子のボディ領域に接続するコンタクトを備える半導体装置に関する。
【背景技術】
【０００２】
シリコン基板上に配設された酸化膜層（ＢＯＸ（Buried Oxide）層）上にシリコン層（ＳＯＩ（Silicon On Insulator）層）が形成されて成るＳＯＩ基板を用いた半導体装置（以下「ＳＯＩデバイスと」と称する）が広く知られている。ＳＯＩデバイスは、寄生容量の低減、消費電力の低減および動作の高速化が可能であり、通信用ＬＳＩや携帯機器などに広く使用されている。
【０００３】
通常、ＳＯＩデバイスの動作の高速化を図る手段としては、配線およびコンタクトの低抵抗化技術が必須である。一般に、そのような低抵抗化技術としては、トランジスタのゲート配線上部やソース・ドレイン領域上部など、ＳＯＩデバイスとコンタクトの接続部分にシリコンと金属との化合物層（シリサイド層）を形成する手法が用いられる。例えば下記の特許文献１のように、ＳＯＩ層に形成されたソース・ドレイン領域上部およびポリシリコンで形成されたゲート電極上部に、Ｔｉ（チタン）やＣｏ（コバルト）等の金属層をスパッタリング等で堆積し、熱処理を行うことで、シリサイド層を形成する。
【０００４】
また、ＳＯＩデバイスに、そのボディ領域に電気的に接続するコンタクト（ボディコンタクト）を形成して、当該ボディ領域の電位を制御することで、デバイスの動作の安定化および高速化を図る技術が知られている。例えば、ＭＯＳトランジスタのゲート電極をボディコンタクトを介してボディ領域に接続したＤＴＭＯＳ（Dynamic Threshold Voltage Metal-Oxide-Silicon）トランジスタが知られている（例えば特許文献２）。
【０００５】
【特許文献１】特開平６−２０４３３４号公報（図８３−８４）
【特許文献２】特開２００１−７７３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ボディコンタクトを有するＳＯＩデバイスにおいては、ボディコンタクトからボディ領域にリーク電流が流れ込みやすいため、ボディコンタクトとボディ領域との間に、ある程度の大きさの抵抗値を持たせ、該リーク電流を抑制して消費電力を削減することが望ましい。しかし、その抵抗値にばらつきがあるとデバイスの電気的特性がばらついてしまい問題となる。
【０００７】
本発明は以上のような課題を解決するためになされたものであり、ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせることを第１の目的とし、当該抵抗値のばらつきを抑制することを第２の目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の局面に係る半導体装置は、絶縁体層の上に配設された半導体層と、前記半導体層に形成された半導体素子と、前記半導体素子のボディ領域に電気的に接続するように、前記半導体層に接続するボディコンタクトとを備え、前記ボディコンタクトと前記半導体層との接続が、ショットキー接合を介して成されているものである。
【０００９】
本発明の第２の局面に係る半導体装置は、絶縁体層の上に配設された半導体層と、前記半導体層に形成された半導体素子と、前記半導体素子のボディ領域に電気的に接続するように、前記半導体層に接続するボディコンタクトとを備え、前記ボディコンタクトと前記半導体層との接続部分には、シリサイドが形成されており、前記シリサイドが、前記絶縁体層にまで達しているものである。
【００１０】
本発明の第３の局面に係る半導体装置は、絶縁体層の上に配設された半導体層と、前記半導体層に形成された半導体素子と、前記半導体素子のボディ領域に電気的に接続するように、前記半導体層に接続するボディコンタクトとを備え、前記ボディコンタクトが、ポリシリコンで形成されているものである。
【００１１】
本発明の第４の局面に係る半導体装置の製造方法は、（ａ）絶縁体層上に配設された半導体層に、所定の半導体素子を形成する工程と、（ｂ）前記半導体素子上を覆う層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜に、前記半導体素子のボディ領域に接続するボディコンタクトのためのコンタクトホールを、前記半導体層に達するように形成する工程と、（ｄ）前記コンタクトホール内に露出した前記半導体層に、前記絶縁体層にまでするシリサイドを形成する工程とを備えるものである。
【００１２】
本発明の第５の局面に係る半導体装置の製造方法は、（ａ）絶縁体層上に配設された半導体層の上部に、素子形成領域を規定する分離絶縁膜を形成する工程と、（ｂ）前記半導体層の素子形成領域に、所定の半導体素子を形成する工程と、（ｃ）前記分離絶縁膜に、当該分離絶縁膜の下の前記半導体層に達する開口を形成する工程と、（ｄ）前記開口内に露出した前記半導体層に、前記絶縁体層にまで達するシリサイドを形成する工程と、（ｅ）前記半導体素子を覆う層間絶縁膜を形成する工程と、（ｆ）前記層間絶縁膜に、前記シリサイドに接続するコンタクトを形成する工程とを備えるものである。
【発明の効果】
【００１３】
本発明の第１の局面に係る半導体装置によれば、ボディコンタクトと半導体層との接続が、ショットキー接合を介して成されているので、従来構造よりもボディコンタクトと半導体層との間の接続抵抗が高くなる。よって、ボディコンタクトを通して半導体素子のボディ領域に流れ込むリーク電流が制限され、半導体装置の消費電力が低減される。
【００１４】
本発明の第２の局面に係る半導体装置によれば、ボディコンタクトと半導体層との接続部分に形成されたシリサイドが、絶縁体層にまで達しているので、当該シリサイドの形成深さは一定になり、シリサイドと半導体層との接触面積のばらつきが抑制される。その結果、ボディコンタクトと半導体層との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。
【００１５】
本発明の第３の局面に係る半導体装置によれば、ボディコンタクトが、ポリシリコンで形成されているので、従来構造よりもボディコンタクトと半導体層との間の接続抵抗が高くなる。よって、ボディコンタクトを通して半導体素子のボディ領域に流れ込むリーク電流が制限され、半導体装置の消費電力が低減される。
【００１６】
本発明の第４の局面に係る半導体装置の製造方法によれば、コンタクトホール内に露出した半導体層に、絶縁体層にまでするシリサイドを形成するので、当該シリサイドの形成深さは一定になり、シリサイドと半導体層との接触面積のばらつきが抑制される。その結果、ボディコンタクトと半導体層との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。
【００１７】
本発明の第５の局面に係る半導体装置の製造方法によれば、分離絶縁膜に、当該分離絶縁膜の下の半導体層に達する開口を形成し、その開口内に露出した半導体層に、絶縁体層にまで達するシリサイドを形成するので、当該シリサイドの形成深さは一定になり、シリサイドと半導体層との接触面積のばらつきが抑制される。その結果、ボディコンタクトと半導体層との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。
【発明を実施するための最良の形態】
【００１８】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す図である。当該半導体装置は、シリコン基板１、該シリコン基板１上の埋め込み酸化膜層２（以下「ＢＯＸ層２」と称す）および該ＢＯＸ層２上のＰ-型のシリコン層（以下「ＳＯＩ層３」と称す）から成るＳＯＩ基板に形成されたＳＯＩデバイスである。
【００１９】
ＳＯＩ層３の上部には素子分離絶縁膜４１〜４４が形成され、それらによって規定される活性領域（素子形成領域）に、半導体素子としてのＭＯＳトランジスタＴ１〜Ｔ３がそれぞれ形成されている。即ち、ＭＯＳトランジスタＴ１は素子分離絶縁膜４１と素子分離絶縁膜４２との間に形成され、ＭＯＳトランジスタＴ２は素子分離絶縁膜４２と素子分離絶縁膜４３との間に形成され、ＭＯＳトランジスタＴ３は素子分離絶縁膜４３と素子分離絶縁膜４４との間に形成されている。ここで、素子分離絶縁膜４１，４２，４４は、低部がＢＯＸ層２にまで達しない、いわゆる「部分分離」であり、素子分離絶縁膜４３は、低部がＢＯＸ層２にまで達する、いわゆる「完全分離」である。
【００２０】
図１に示すように、ＭＯＳトランジスタＴ１は、ゲート絶縁膜１１および、上部にシリサイド１２ａが形成されたゲート電極１２を有している。ＭＯＳトランジスタＴ２は、ゲート絶縁膜２１、ゲート電極２２、ソース・ドレイン領域２４および該ソース・ドレイン領域２４に接続するＬＤＤ（Lightly Doped Drain）領域２３を有している。ゲート電極２２およびソース・ドレイン領域２４の上部には、それぞれシリサイド２２ａおよびシリサイド２４ａが形成されている。また、ゲート電極２２の側面には、ＣＶＤ（Chemical Vapor Deposition）酸化膜２５およびサイドウォール２６が形成されている。なお、図１において、ＭＯＳトランジスタＴ１はゲート幅方向の断面が示されているので、そのソース・ドレイン領域やＬＤＤ領域は図示されていないが、ＭＯＳトランジスタＴ２と同様の構成を有している。
【００２１】
ＭＯＳトランジスタＴ３は、ゲート絶縁膜３１、ゲート電極３２、ＬＤＤ領域３３、ソース・ドレイン領域３４を有している。ソース・ドレイン領域３４の上部には、シリサイド３４ａが形成され、ゲート絶縁膜３１の側面には、ＣＶＤ酸化膜３５およびサイドウォール３６が形成されている。ＭＯＳトランジスタＴ３はＭＯＳトランジスタＴ２とほぼ同様の構成を有しているが、本実施の形態では、図１の如く、ゲート電極３２の上部がシリサイド化しない。その点でＭＯＳトランジスタＴ２とは異なっている。
【００２２】
なお、図１の符号１０，２０，３０は、それぞれＭＯＳトランジスタＴ１，Ｔ２，Ｔ３のゲート電極の下のＰ-領域すなわちボディ領域を示している。
【００２３】
これらＭＯＳトランジスタＴ１〜Ｔ３を覆うように層間絶縁膜５が形成されており、該層間絶縁膜５内にコンタクト６１〜６６が形成されている。コンタクト６１〜６６の表面には、それぞれバリアメタル６１ａ〜６６ａが設けられている。
【００２４】
コンタクト６１〜６６のうち、コンタクト６１は、ＭＯＳトランジスタＴ１のボディ領域１０とＭＯＳトランジスタＴ２のボディ領域２０に電気的に接続する、いわゆる「ボディコンタクト」である。該ボディコンタクト６１は、部分分離である素子分離絶縁膜４１を貫通してその下のＳＯＩ層３に接続している。ボディコンタクト６１とＳＯＩ層３との接続部分では、バリアメタル６１ａとＳＯＩ層３とが反応してシリサイド７０を形成している。
【００２５】
図１のように、素子分離絶縁膜４１の下のＳＯＩ層３とＭＯＳトランジスタＴ１のボディ領域１０とは繋がっており、且つ、同じ導電型（Ｐ型）であるので、両者は互いに電気的に接続している。また、素子分離絶縁膜４２は部分分離であるので、ＭＯＳトランジスタＴ１のボディ領域１０とＭＯＳトランジスタＴ２のボディ領域２０とは、素子分離絶縁膜４２の下のＰ-領域（図１では不図示）を通して電気的に接続する。従って、素子分離絶縁膜４１の下のＳＯＩ層３に接続するボディコンタクト６１は、ＭＯＳトランジスタＴ１のボディ領域１０およびＭＯＳトランジスタＴ２のボディ領域２０の両方に電気的に接続することとなる。
【００２６】
従来の半導体装置では、Ｐ型のＳＯＩ層におけるボディコンタクトとの接続部分には、不純物濃度の高いＰ+領域（不純物濃度：１０20〜１０21ｃｍ-3）を形成し、ボディコンタクトとＳＯＩ層とをオーミック接合させていた。例えば、０．１２μｍ径のボディコンタクトでは、ＳＯＩ層との接続抵抗はボディコンタクト１個あたり数十Ω程度であった。
【００２７】
それに対し、本実施の形態では、ＳＯＩ層３におけるボディコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）にＰ+領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。具体的には、ＳＯＩ層３の不純物濃度を１０18〜１０20ｃｍ-3程度にすれば、ＳＯＩ層３とボディコンタクト６１とをショットキー接合され、その接続抵抗は例えば０．１２μｍ径のボディコンタクトで１個あたり数１００ｋΩ〜数ＭΩと高くなる。
【００２８】
ボディコンタクト６１とＳＯＩ層３とがショットキー接合するため両者間の接続抵抗が高くなるので、ボディコンタクト６１からボディ領域１０およびボディ領域２０に流れ込むリーク電流が制限され、半導体装置の消費電力が低減される。また、ＳＯＩ層３の不純物濃度を１０18〜１０20ｃｍ-3程度の範囲で適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。
【００２９】
なお、図１に示したように、本実施の形態では、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。よって厳密には、上記のショットキー接合は、ボディコンタクト６１表面のシリサイド７０とＳＯＩ層３との間で成されることになる。ボディコンタクト６１とＳＯＩ層３との接続がシリサイド７０を介することにより、安定した接続が可能になり、接続抵抗のばらつきが抑制されるという効果が得られる。
【００３０】
また、ボディコンタクト６１を素子分離絶縁膜４１を貫通させるように形成するので、ボディコンタクト６１の形成領域は素子分離絶縁膜４１の形成領域に含まれることになる。よって、ボディコンタクト６１の形成領域を別途設ける必要がなく、半導体装置の形成面積を縮小させることができる。
【００３１】
図２〜図８は、図１の半導体装置の製造工程を示す図である。以下、これらの図を参照して、本実施の形態に係る半導体装置の製造方法を説明する。
【００３２】
まず、シリコン基板１上にＢＯＸ層２およびＳＯＩ層３が配設されたＳＯＩ基板を準備する。該ＳＯＩ基板は、ＳＩＭＯＸ（Separation by IMplanted OXygen）法、ウエハ貼り合わせ法、その他いかなる技術で形成されたものでもよい。通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ程度、ＢＯＸ層２の膜厚は１００〜４００ｎｍ程度である。
【００３３】
そしてＳＯＩ層３に、ＭＯＳトランジスタＴ１〜Ｔ３を含む回路を形成する。本発明において、ＭＯＳトランジスタＴ１〜Ｔ３の形成は一般的な方法でよく、例えば次のような工程で行う。
【００３４】
まずＳＯＩ層３の素子分離領域に素子分離絶縁膜４１〜４４を形成し、続いて各トランジスタのしきい値電圧を決定するためのチャネル注入を行う。ＳＯＩ層３の上面にシリコン酸化膜を形成し、その上にポリシリコンを堆積してパターニングすることでゲート絶縁膜１１，２１，３１およびゲート電極１２，２２，３２を形成する。ゲート電極１２，２２，３２をマスクとするイオン注入により、ＬＤＤ領域２３，３３を形成する（ＭＯＳトランジスタＴ１のＬＤＤ領域は不図示）。そしてゲート電極１２，２２，３２の側面およびＳＯＩ層３の上面に、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積した後、シリコン窒化膜を堆積してエッチバックすることでＣＶＤ酸化膜２５，３５およびサイドウォール２６，３６を形成する（図２）（ゲート絶縁膜１１側面のＣＶＤ酸化膜およびサイドウォールは不図示）。
【００３５】
その後、ＭＯＳトランジスタＴ１〜Ｔ３の所定の部分をシリサイド化する工程に移るが、それに先立って、シリサイド化する必要がない領域（ここでは、ＭＯＳトランジスタＴ３のゲート電極３２）をシリサイドプロテクション膜と呼ばれる絶縁膜で覆う。即ち、ＳＯＩ基板全面に、ＣＶＤ法などによりシリコン酸化膜５１ａを堆積して、ゲート電極３２の上方にレジストパターン５２を形成する（図３）。該レジストパターン５２をマスクにしてシリコン酸化膜５１ａをエッチングすることで、ゲート絶縁膜３１の上にシリサイドプロテクション膜５１が形成される（図４）。
【００３６】
そして、ＭＯＳトランジスタＴ１〜Ｔ３上にシリサイド化のための所定の金属を堆積し（例えばＣｏを３〜２０ｎｍ程度）、熱処理（３００〜８００℃で数秒〜数分間程度）を行って当該金属をシリコンと反応させる。このとき、シリサイドプロテクション膜５１で覆われていないゲート電極１２，２２およびソース・ドレイン領域２４，３４の上には、金属が直接堆積するので、それぞれの上部にシリサイド１２ａ，２２ａ，２４ａ，３４ａが形成される。一方、シリサイドプロテクション膜５１で覆われたゲート電極３２の上には、金属がシリサイドプロテクション膜５１を介して堆積するので、その上部はシリサイド化されない（図５）。なお、ここで形成されるシリサイドの例としては、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｐｔシリサイドなどが挙げられる。
【００３７】
そして、ＭＯＳトランジスタＴ１〜Ｔ３を覆うようにシリコン酸化膜を堆積して層間絶縁膜５を形成し、その上にコンタクト６１〜６６の形成領域を開口したレジストパターン５３を形成する（図６）（以降、シリサイドプロテクション膜５１は、層間絶縁膜５と一体的になるため、その図示を省略する）。そして当該レジストパターン５３をマスクにして層間絶縁膜５をエッチングすることで、層間絶縁膜５にコンタクトホールを形成する。さらに、ボディコンタクト６１を形成するためコンタクトホールが、ＳＯＩ層３にまで達するように素子分離絶縁膜４１をエッチングする（図７）。
【００３８】
そして、ＴｉやＴｉ／ＴｉＮなどのバリアメタル材６ａを堆積し、さらにタングステンなどのメタルコンタクト材６を堆積して各コンタクトホールを埋める（図８）。このとき、ボディコンタクト６１のためのコンタクトホール内では、バリアメタル材６ａと素子分離絶縁膜４１の下のＳＯＩ層３とが反応して、シリサイド７０が形成される。例えばバリアメタル材６ａがＴｉやＴｉ／ＴｉＮの場合、シリサイド７０はＴｉＳｉ2になる。
【００３９】
そして、層間絶縁膜５の上面の余剰なメタルコンタクト材６およびバリアメタル材６ａを除去することで、コンタクト６１〜６６を形成する。以上の工程により、図１に示した半導体装置が得られる。
【００４０】
＜実施の形態２＞
図９は、実施の形態２に係る半導体装置の構成を示す図である。この図において、図１に示したものと同様の要素には、同一符号を付してあるので、それらの説明は省略する。
【００４１】
上記の実施の形態１では、ボディコンタクト６１が、素子分離絶縁膜４１を貫通してその下のＳＯＩ層３に達するように構成した。それに対し本実施の形態では、図９に示すようにボディコンタクト６７を素子分離絶縁膜４１と素子分離絶縁膜４５との間のＳＯＩ層３上面に接続させる。つまり、実施の形態１では、素子分離絶縁膜４１が形成されてＳＯＩ層３が薄くなっている部分にボディコンタクト６１を接続させたが、本実施の形態では、ボディコンタクト６７をＳＯＩ層３の厚い部分に接続させている。また、ボディコンタクト６７の表面にはバリアメタル６７ａが形成されており、ボディコンタクト６７とＳＯＩ層３との接続部分には、ソース・ドレイン領域２４，３４上部のシリサイド２４ａ，３４ａと同様のシリサイド７１が形成されている。
【００４２】
素子分離絶縁膜４１は部分分離であるので、素子分離絶縁膜４１と素子分離絶縁膜４５との間の厚いＳＯＩ層３は、素子分離絶縁膜４１の下の薄いＳＯＩ層３を通じてＭＯＳトランジスタＴ１のボディ領域１０に電気的に接続している。また、実施の形態１と同様にＭＯＳトランジスタＴ１のボディ領域１０は、ＭＯＳトランジスタＴ２のボディ領域２０に電気的に接続している。つまり、本実施の形態においても、ボディコンタクト６７はボディ領域１０とボディ領域２０との両方に電気的に接続することになる。
【００４３】
本実施の形態においても、ＳＯＩ層３におけるボディコンタクト６７との接続部分にＰ+領域を形成せずに、ＳＯＩ層３とボディコンタクト６７とをショットキー接合させる。よって、ＳＯＩ層３とボディコンタクト６７との間の接続抵抗は、例えば０．１２μｍ径のボディコンタクトで１個あたり数１００ｋΩ〜数ＭΩと高くなる。
【００４４】
従って、実施の形態１と同様に、ボディコンタクト６７からボディ領域１０およびボディ領域２０に流れ込むリーク電流が制限され、半導体装置の消費電力が低減される。また、ＳＯＩ層３の不純物濃度を適宜調整することにより、ボディコンタクト６７とＳＯＩ層３との接続抵抗を所望の値に設定することができる。
【００４５】
なお、ボディコンタクト６７とＳＯＩ層３との接続部分にはシリサイド７１が形成されるので、厳密には上記のショットキー接合は、シリサイド７１とＳＯＩ層３との間で成されることになる。ボディコンタクト６７とＳＯＩ層３との接続がシリサイド７１を介することにより、安定した接続が可能になり、接続抵抗のばらつきが抑制されるという効果が得られる。
【００４６】
また、本実施の形態では、ボディコンタクト６７を素子分離絶縁膜を貫通させずに、ＳＯＩ層３の厚い部分に接続させるので、ボディコンタクト６７を形成するためのコンタクトホールのみを深く形成する必要はない。つまり、ボディコンタクト６７のためのコンタクトホールも、他のコンタクト６３〜６６のコンタクトホールと同じ深さでよい。よって、実施の形態１よりも製造工程が容易になるという利点がある。
【００４７】
図１０は、実施の形態２の変形例を示す図である。図９の例では、ＳＯＩ層３におけるボディコンタクト６７との接続部分にシリサイド３４ａ，３４ａと同様のシリサイド７１を形成していたが、図１０の如く、それを設けないようにしてもよい。その場合、ボディコンタクト６７とＳＯＩ層３の接続部には、ボディコンタクト６７の表面のバリアメタル６７ａとＳＯＩ層３とが反応して得られたシリサイド７２が形成される。このように構成しても上記と同様の効果が得られることは明らかである。
【００４８】
なお、図１０のようにＳＯＩ層３とボディコンタクト６７との接続部分にシリサイド７１を形成しないようにするためには、製造過程で当該接続部分上にシリサイドプロテクション膜を設ければよい。即ち、ゲート電極３２の上部にシリサイドプロテクション膜５１を形成する工程（実施の形態１において図３および図４で示した工程）において、素子分離絶縁膜４１と素子分離絶縁膜４５の間のＳＯＩ層３の上にもシリサイドプロテクション膜５１を設ければよい。それにより、シリサイド１２ａ，２４ａ，３４ａの形成工程を経ても、素子分離絶縁膜４１と素子分離絶縁膜４５の間のＳＯＩ層３の上部はシリサイド化されない（図１１）。
【００４９】
＜実施の形態３＞
図１２は、実施の形態３に係る半導体装置の構成を示す図である。この図においても、図１に示したものと同様の要素には、同一符号を付してあるので、それらの説明は省略する。
【００５０】
本実施の形態では、ＳＯＩ層３におけるボディコンタクト６１との接続部分の近傍（即ちシリサイド７０の近傍）に、局所的にその周囲よりも不純物濃度が低い領域を形成する。つまり図１２に示す領域７３は、その周囲のＰ-領域よりも不純物濃度が低く、高抵抗になっている。以下、説明の便宜上、周囲のＰ-領域よりも不純物濃度が低いＰ-領域を「Ｐ-（−）領域」と称する。
【００５１】
ＳＯＩ層３におけるボディコンタクト６１との接続部分のＰ+領域を形成しないので、ＳＯＩ層３とボディコンタクト６１とはショットキー接合する。またＳＯＩ層３におけるボディコンタクト６１との接続部分の近傍にＰ-（−）領域７３が設けられているので、ＳＯＩ層３とボディコンタクト６１との間の接続抵抗をさらに高くなる。よって、ボディコンタクト６１からボディ領域１０およびボディ領域２０に流れ込むリーク電流がさらに制限され、半導体装置の消費電力が低減される。また、Ｐ-（−）領域７３の不純物濃度を適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。ＳＯＩ層３全体の不純物濃度を調整する場合よりも、自由度の高い調整が可能である。
【００５２】
なお、Ｐ-（−）領域７３の形成は、コンタクトホールの形成工程（実施の形態１の図７の工程）の後に行えばよい。即ち、コンタクト６１〜６６のためのコンタクトホールを形成した後で、図１３のように、ボディコンタクト６１のためのコンタクトホール上方のみを開口したレジストパターン５４を改めて形成し、それをマスクにしてＳＯＩ層３とは反対の導電型であるＮ型の不純物（例えばＰイオンやＡｓイオン）を注入（いわゆる「カウンタードープ」）すれば、ボディコンタクト６１のためのコンタクトホール内にＰ-（−）領域７３が形成される。このときの注入量は、例えば１０13ｃｍ-2〜１０15ｃｍ-2程度である。
【００５３】
＜実施の形態４＞
例えば実施の形態１では、ボディコンタクト６１とＳＯＩ層３との間の接続抵抗は、シリサイド７０とＳＯＩ層３との接触面積に依存する。シリサイド７０はバリアメタル６１ａとＳＯＩ層３とが反応することで形成されるので、その形成深さを制御することは困難である。シリサイド７０の形成深さがばらついてしまうと、上記接触面積がばらつくので、結果としてボディコンタクト６１とＳＯＩ層３との接続抵抗にばらつきが生じてしまう。
【００５４】
図１４は、実施の形態４に係る半導体装置の構成を示す図である。この図においても、図１に示したものと同様の要素には、同一符号を付してあるので、それらの説明は省略する。
【００５５】
本実施の形態では、実施の形態１の半導体装置において、ボディコンタクト６１を図１４の如くＳＯＩ層３を貫通してＢＯＸ層２にまで達するように形成する。それ以外の構成は、実施の形態１と同様である。
【００５６】
ボディコンタクト６１がＢＯＸ層２にまで達するように形成されると、ボディコンタクト６１の側面に形成されるシリサイド７０も、ＢＯＸ層２にまで達するようになる。よって、シリサイド７０の形成深さが一定になり、シリサイド７０とＳＯＩ層３との接触面積のばらつきが抑制される。その結果、ボディコンタクト６１とＳＯＩ層３との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。なお、本実施の形態では、シリサイド７０とＳＯＩ層３との接触面積は、素子分離絶縁膜４１の下のＳＯＩ層３の厚さに依存する。言い換えれば、素子分離絶縁膜４１の形成深さに依存するが、素子分離絶縁膜４１の形成深さはシリサイドの形成深さよりも制御が容易であり、精度良くできるので大きな問題にはならない。
【００５７】
また、ボディコンタクト６１をＢＯＸ層２に達するように形成するためには、コンタクトホールの形成工程（実施の形態１の図７の工程）の際に、ボディコンタクト６１のためのコンタクトホールを、ＳＯＩ層３を貫通させてＢＯＸ層２にまで達するように形成すればよい。
【００５８】
図１５は、実施の形態４の変形例を示す図である。この変形例では、実施の形態４に実施の形態３を適用し、ＳＯＩ層３におけるボディコンタクト６１との接続部分の近傍（即ちシリサイド７０の近傍）に、局所的にその周囲よりも不純物濃度が低いＰ-（−）領域７３を形成する。それにより、ＳＯＩ層３とボディコンタクト６１との間の接続抵抗をさらに高くすることができ、ボディコンタクト６１からボディ領域１０およびボディ領域２０に流れ込むリーク電流は抑制される。また、Ｐ-（−）領域７３の不純物濃度を適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。
【００５９】
Ｐ-（−）領域７３の形成は、コンタクトホールの形成工程の後に、実施の形態３の図１３のように、ボディコンタクト６１のためのコンタクトホール上方のみを開口したレジストパターン５４を改めて形成し、それをマスクにしてＮ型の不純物を例えば１０13ｃｍ-2〜１０15ｃｍ-2程度注入すればよい。但し、実施の形態４では、ボディコンタクト６１のためのコンタクトホールは、ＢＯＸ層２にまで達しているので、ＳＯＩ層３は当該コンタクトホールの底ではなく、側面に露出することになる。よって、上記不純物の注入は、コンタクトホールの側面のＳＯＩ層３に効率良く不純物が注入されるように、斜め方向から行うとよい。
【００６０】
また、図１６は、実施の形態４の別の変形例を示す図である。上記図１５において、Ｐ-（−）領域７３に代えて、その周囲よりも不純物濃度が高いＰ-領域（以下「Ｐ-（＋）領域」と称する）７４を形成する。
【００６１】
本実施の形態では、ボディコンタクト６１は、底面がＢＯＸ層２に接しているため、シリサイド７０とＳＯＩ層３とはボディコンタクト６１の側面のみで接する。また、ボディコンタクト６１は素子分離絶縁膜４１の下の薄いＳＯＩ層３に接続するので、シリサイド７０とＳＯＩ層３とが接する面積は小さくなる。そのため、素子分離絶縁膜４１の下のＳＯＩ層３の厚さが非常に薄い場合には、ボディコンタクト６１とＳＯＩ層３との接続抵抗が必要以上に高くなって、ボディ領域１０，２０の電位の制御が困難になるという問題が生じる。そのような場合は、図１６に示すように、ボディコンタクト６１とＳＯＩ層３との接続部分の近傍に、局所的にその周囲よりも不純物濃度が高Ｐ-領域（以下「Ｐ-（＋）領域」と称する）７４を形成すれば、ボディコンタクト６１とＳＯＩ層３との接続抵抗を低くすることができ、上記問題は解消される。
【００６２】
なお、Ｐ-（＋）領域７４の形成は、上で説明した図１５のＰ-（−）領域７３の形成と同様の手法で行えばよい。但し、そのとき注入する不純物は、例えばＢイオンやＢＦ２イオンなどのＰ型の不純物（例えばドーズ量１０13ｃｍ-2〜１０15ｃｍ-2程度）にする必要がある。
【００６３】
＜実施の形態５＞
図１７は、実施の形態５に係る半導体装置の構成を示す図である。この図においても、図１に示したものと同様の要素には、同一符号を付してあるので、それらの説明は省略する。
【００６４】
本実施の形態では、実施の形態１の半導体装置において、ボディコンタクト６１とＳＯＩ層３との接続部分に形成されるシリサイド７０を、図１７の如くＳＯＩ層３の下のＢＯＸ層２にまで達するように形成する。それ以外の構成は、実施の形態１と同様である。
【００６５】
シリサイド７０は、ボディコンタクト６１の表面のバリアメタル６１ａとＳＯＩ層３とが反応して形成されたものである。当該シリサイド７０がＢＯＸ層２にまで達するように形成されると、実施の形態４と同様にシリサイド７０の形成深さが一定になるので、ボディコンタクト６１とＳＯＩ層３との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。なお、本実施の形態でも実施の形態４と同様に、シリサイド７０とＳＯＩ層３との接触面積は素子分離絶縁膜４１の形成深さに依存するが、素子分離絶縁膜４１の形成深さはシリサイドの形成深さよりも制御が容易であり、精度良くできるので大きな問題にはならない。
【００６６】
シリサイド７０をＢＯＸ層２に達するように形成するためには、コンタクトホール内へのバリアメタル材６ａの堆積工程（実施の形態１の図８の工程）の際に、ＳＯＩ層３を底部までシリサイド化するのに充分な量のバリアメタル材６ａを堆積する必要がある。例えば、バリアメタル材６ａがＴｉであり、ＳＯＩ層３の厚さが２０ｎｍであれば、当該バリアメタル材６ａを５〜５０ｎｍ堆積すればよい。そして、バリアメタル材６ａの堆積の後に、シリサイド化のための熱処理（３００〜８００℃で数秒間〜数分間程度）のを行う。当該熱処理により、バリアメタル材６ａとＳＯＩ層３との反応が促進されて、ＳＯＩ層３は底部までシリサイド化される。その結果、ＢＯＸ層２に達するシリサイド７０が形成される。
【００６７】
図１８は、実施の形態５の変形例を示す図である。実施の形態５に実施の形態３を適用し、ＳＯＩ層３におけるボディコンタクト６１との接続部分の近傍（即ちシリサイド７０の近傍）に、局所的にその周囲よりも不純物濃度が低いＰ-（−）領域７３を形成する。それにより、ＳＯＩ層３とボディコンタクト６１との間の接続抵抗をさらに高くすることができ、ボディコンタクト６１からボディ領域１０およびボディ領域２０に流れ込むリーク電流は抑制される。また、Ｐ-（−）領域７３の不純物濃度を適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。
【００６８】
Ｐ-（−）領域７３の形成は、コンタクトホールの形成工程の後に、実施の形態３の図１３のように、ボディコンタクト６１のためのコンタクトホール上方のみを開口したレジストパターン５４を改めて形成し、それをマスクにしてＮ型の不純物を注入すればよい。それによりボディコンタクト６１のためのコンタクトホール内にＰ-（−）領域７３が形成される。このとき注入された不純物は、上記シリサイド化のための熱処理やその後の他の熱処理によって拡散するので、図１８のように、Ｐ-（−）領域７３は最終的にシリサイド７０の周囲に拡がる。
【００６９】
また、図１９は、実施の形態５の別の変形例を示す図である。上記図１８において、Ｐ-（−）領域７３に代えて、その周囲よりも不純物濃度が高いＰ-（＋）領域７４を形成する。
【００７０】
本実施の形態では、シリサイド７０の底面はＢＯＸ層２に達しているため、ＳＯＩ層３とはその側面のみで接触する。また、シリサイド７０は素子分離絶縁膜４１の下の薄いＳＯＩ層３に形成されるので、シリサイド７０のＳＯＩ層３と接触する側面の面積は小さい。そのため、素子分離絶縁膜４１の下のＳＯＩ層３の厚さが非常に薄い場合には、ボディコンタクト６１とＳＯＩ層３との接続抵抗が必要以上に高くなって、ボディ領域１０，２０の電位の制御が困難になるという問題が生じる。そのような場合は、図１９に示すように、シリサイド７０の近傍に、局所的にその周囲よりも不純物濃度が高いＰ-（＋）領域７４を形成すれば、ボディコンタクト６１とＳＯＩ層３との接続抵抗を低くすることができ、上記問題は解消される。また、Ｐ-（＋）領域７４の不純物濃度を適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。
【００７１】
なお、Ｐ-（＋）領域７４の形成は、上で説明した図１８のＰ-（−）領域７３の形成と同様の手法で行えばよい。但し、そのとき注入する不純物は、例えばＢイオンやＢＦ２イオンなどのＰ型の不純物にする必要がある。
【００７２】
＜実施の形態６＞
図２０は、実施の形態６に係る半導体装置の構成を示す図である。この図においても、図１に示したものと同様の要素には、同一符号を付してあるので、それらの説明は省略する。
【００７３】
本実施の形態では、実施の形態５と同様に、ボディコンタクト６１とＳＯＩ層３との接続部分にＢＯＸ層２にまで達するシリサイド８０を形成する。但し、当該シリサイド８０は、バリアメタル６１ａとＳＯＩ層３とが反応したものではなく、シリサイド１２ａ，２２ａ，２４ａ，３４ａと同じ工程で形成されるものである。
【００７４】
当該シリサイド８０がＢＯＸ層２にまで達するように形成されると、実施の形態５と同様にシリサイド８０の形成深さが一定になるので、ボディコンタクト６１とＳＯＩ層３との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。なお、本実施の形態でも実施の形態４と同様に、シリサイド８０とＳＯＩ層３との接触面積は素子分離絶縁膜４１の形成深さに依存するが、素子分離絶縁膜４１の形成深さはシリサイドの形成深さよりも制御が容易であり、精度良くできるので大きな問題にはならない。
【００７５】
以下、本実施の形態に係る半導体装置の製造方法を説明する。まず、実施の形態１と同様に、ＳＯＩ層３に素子分離絶縁膜４１〜４４およびＭＯＳトランジスタＴ１〜Ｔ３を形成し（図２）、ゲート電極３２の上部にシリサイドプロテクション膜５１を形成する（図３，図４）。
【００７６】
続いて、図２１のように、ボディコンタクト６１の形成領域を開口したレジストパターン５５を形成し、該レジストパターン５５をマスクにして素子分離絶縁膜４１をＨＦ処理などによりエッチングすることで、素子分離絶縁膜４１にＳＯＩ層３に達する開口を形成する。そしてレジストパターン５５を除去し、全面にシリサイド化のための所定の金属を堆積する。このとき、素子分離絶縁膜４１に形成された開口内にも該金属が堆積する。そして、熱処理を行い当該金属をシリコンと反応させることで、ゲート電極１２，２２およびソース・ドレイン領域２４，３４上にシリサイド１２ａ，２２ａ，２４ａ，３４ａが形成されると共に、素子分離絶縁膜４１の開口内（即ち素子分離絶縁膜４１の下のＳＯＩ層３）にシリサイド８０が形成される。このとき、シリサイド２４ａ，３４ａが形成される領域（ＭＯＳトランジスタＴ１〜Ｔ３の形成領域）のＳＯＩ層３は厚いので、当該シリサイド２４ａ，３４ａは、ＳＯＩ層３の上部のみに形成されＢＯＸ層２には達しない。それに対しシリサイド８０は、素子分離絶縁膜４１の下の薄いＳＯＩ層３に形成されるので、その底部はＢＯＸ層２にまで達することになる（図２２）。
【００７７】
その後は、層間絶縁膜５を形成して、該層間絶縁膜５にコンタクト６１〜６６のためのコンタクトホールを形成する。このときボディコンタクト６１を形成するためコンタクトホールは、素子分離絶縁膜４１の開口内のシリサイド８０に達するように形成する。そして、バリアメタル材およびメタルコンタクト材で各コンタクトホールを埋め、余剰なメタルコンタクト材およびバリアメタル材を除去してコンタクト６１〜６６を形成することにより、図２０の半導体装置が形成される。
【００７８】
図２３は、実施の形態６の変形例を示す図である。実施の形態６に実施の形態３を適用し、ＳＯＩ層３におけるボディコンタクト６１との接続部分の近傍（即ちシリサイド８０の近傍）に、局所的にその周囲よりも不純物濃度が低いＰ-（−）領域８２を形成する。それにより、ＳＯＩ層３とボディコンタクト６１との間の接続抵抗をさらに高くすることができ、ボディコンタクト６１からボディ領域１０およびボディ領域２０に流れ込むリーク電流は抑制される。また、Ｐ-（−）領域８２の不純物濃度を適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。
【００７９】
Ｐ-（−）領域８２の形成は、素子分離絶縁膜４１に開口を形成する工程（図２１に示した工程）に続けて、レジストパターン５５をマスクにしてＮ型の不純物を注入すればよい（図２４）。それにより素子分離絶縁膜４１の開口内にＰ-（−）領域８２が形成される。このとき注入された不純物は、上記シリサイド化のための熱処理や、その後の他の熱処理によって拡散するので、図２３のように、Ｐ-（−）領域８２は最終的にはシリサイド８０の周囲に拡がる。また、上記のＮ型の不純物の注入は、レジストパターン５５形成した直後（素子分離絶縁膜４１に開口を形成する前）に行ってもよい。
【００８０】
また、図示は省略するが、上記図２３において、Ｐ-（−）領域８２に代えて、その周囲よりも不純物濃度が高いＰ-領域（Ｐ-（＋）領域）を形成してもよい。図１９で示した実施の形態５の変形例と同様に、素子分離絶縁膜４１の下のＳＯＩ層３の厚さが非常に薄い場合に、ボディコンタクト６１とＳＯＩ層３との接続抵抗が必要以上に高くなってしまうという問題を回避することができる。また、当該Ｐ-（＋）領域の不純物濃度を適宜調整することにより、ボディコンタクト６１とＳＯＩ層３との接続抵抗を所望の値に設定することができる。このＰ-（＋）領域の形成は、図２４で説明した不純物の注入工程において、Ｐ型の不純物を注入すればよい。
【００８１】
＜実施の形態７＞
図２５は、実施の形態７に係る半導体装置の製造工程を示す図である。実施の形態７に係る半導体装置の構成は、実施の形態６（図２０）と同様であるので図示は省略する。
【００８２】
本実施の形態では、実施の形態６の半導体装置の製造工程において、素子分離絶縁膜４１を開口する工程（図２２に示した工程）に続けて、レジストパターン５５をマスクにしてＮｅイオン、Ａｒイオンなどの不活性イオンや、Ｓｉイオン，Ｃイオン，Ｎイオン，Ｏイオン，Ｆイオンなどを１０15ｃｍ-2程度注入する。それにより、シリサイド８０を形成する部分のＳＯＩ層３にダメージを与えて結晶欠陥を生じさせる（図２５）。
【００８３】
結晶欠陥が生じたシリコンはシリサイド化し易いため、その後のシリサイド１２ａ，２２ａ，２４ａ，３４ａ，８０の形成工程において、シリサイド８０の底部を確実にＢＯＸ層２にまで到達させることが可能になる。
【００８４】
本実施の形態は、例えば実施の形態２（図９）へも適用可能である。即ち、ボディコンタクト６７とＳＯＩ層３との接続部分のシリサイド７１の形成に先立って、図２６のように、当該シリサイド７１を形成する領域（素子分離絶縁膜４１と素子分離絶縁膜４５との間の厚いＳＯＩ層３）を開口したレジストパターン５６を形成し、それをマスクにしてＳｉイオン，Ｃイオン，Ｎイオン，Ｏイオン，Ｆイオンや、Ｎｅイオン，Ａｒイオンなどの不活性イオンを１０15ｃｍ-2程度注入する。それにより、シリサイド７１を形成する部分のＳＯＩ層３にダメージを与えて結晶欠陥を生じさせる。
【００８５】
結晶欠陥が生じたシリコンはシリサイド化し易いので、同時に形成するシリサイド１２ａ，２２ａ，２４ａ，３４ａ，８０のうち、シリサイド８０の形成深さのみが深くなる。その結果、シリサイド７１の底部を、図２７の如くＢＯＸ層２にまで到達させることが可能になる。それにより、シリサイド７１の形成深さが一定になるので、ボディコンタクト６７とＳＯＩ層３との接続抵抗のばらつきが抑制され、半導体素子の電気的特性のばらつきが抑制される。
【００８６】
また、本実施の形態を用いれば、ＳＯＩ層にダメージを与えるためのイオン注入の際のマスク（上記レジストパターン５６）のパターンを変更することによって、複数のボディコンタクトのうちの特定のものが接続する部分だけに選択的にダメージを与えることも可能である。それにより、当該特定のボディコンタクトが接続するシリサイドの形成深さだけを深くすることができる。つまり、互いに異なる接続抵抗を有するボディコンタクトを、同時に形成することができ、半導体装置の製造工程の簡略化にも寄与できる。
【００８７】
＜実施の形態８＞
図２８は、実施の形態８に係る半導体装置の構成を示す図である。この図においても、図１に示したものと同様の要素には、同一符号を付してあるので、それらの説明は省略する。
【００８８】
本実施の形態では、実施の形態１の半導体装置において、コンタクト６１〜６６のうちボディコンタクト６１を金属ではなく不純物を含む（例えば１０22ｃｍ-3程度）ポリシリコンで形成する（コンタクト６２〜６６は金属で形成される）。それ以外の構成は、実施の形態１と同様である。
【００８９】
ポリシリコンのコンタクトは、タングステンなどの金属で形成されたコンタクトに比べて抵抗値が高い。よって、ボディコンタクト６１を通ってボディ領域１０およびボディ領域２０に流れ込むリーク電流が制限され、半導体装置の消費電力が低減される。また、ボディコンタクト６１を構成するポリシリコンに含ませる不純物濃度を適宜調整することにより、その抵抗値を所望の値に設定することができる。また、ボディコンタクト６１とＳＯＩ層３とは共に素材がシリコンであるので、両者間では安定した接続が可能である。よって、ボディコンタクト６１とＳＯＩ層３と接続抵抗のばらつきは抑制される。
【００９０】
また、コンタクト６２〜６６は金属で形成されるので、それらの接続抵抗の増加は伴わず、半導体装置の動作速度特性の劣化は伴わない。
【００９１】
ボディコンタクト６１のみをポリシリコンで形成するためには、ボディコンタクト６１とそれ以外のコンタクト６２〜６６とをそれぞれ別の工程で形成すればよい。例えば、コンタクト６２〜６６の形成に先立って、図２９に示すように、層間絶縁膜５にボディコンタクト６１のためのコンタクトホールのみを形成し、ポリシリコン膜６ｂを堆積して当該コンタクトホールを埋め、余剰なポリシリコン膜６ｂを除去してボディコンタクト６１を形成する。そしてその後で、コンタクト６２〜６６を別途形成すれば、図２８のようにボディコンタクト６１のみがポリシリコンで形成された半導体装置が形成される。
【００９２】
図２８では、実施の形態１のようにボディコンタクト６１が素子分離絶縁膜４１を貫通してその下の薄いＳＯＩ層３に接続する構成を示したが、例えば実施の形態２のように、ボディコンタクト６１が素子分離絶縁膜４１と素子分離絶縁膜４５間の厚いＳＯＩ層３に接続する構造にも適用可能である。その構造を図３０に示す。ボディコンタクト６１がポリシリコンであるため、ＳＯＩ層３との接続部分にシリサイドを形成する必要がなく、図１０で示した実施の形態２の変形例と同様の構造になる。即ち、図３０の半導体装置の形成過程においても、図１１で示したように、ボディコンタクト６１が素子分離絶縁膜４１と素子分離絶縁膜４５の間のＳＯＩ層３の上面にもシリサイドプロテクション膜５１を設け、その部分がシリサイド化されないようにする。
【００９３】
＜実施の形態９＞
以上の実施の形態では、素子分離絶縁膜４１を貫通してその下のＳＯＩ層３に接続するボディコンタクト６１と、素子分離絶縁膜４１および素子分離絶縁膜４５の間のＳＯＩ層３に接続するボディコンタクト６７とのうちの片方のみが形成された例を示したが、図３１のようにそれらの両方を形成してもよい。また、１つの半導体装置に上記の実施の形態１〜８のボディコンタクトのうちの２つ以上を組み合わせて具備させてもよい。例えば図３１は、実施の形態１のボディコンタクト６１と実施の形態２のボディコンタクト６７とを組み合わせた例である。
【００９４】
＜実施の形態１０＞
ボディコンタクトを用いた半導体素子として、ＭＯＳトランジスタのゲート電極をボディコンタクトを介してボディ領域に電気的に接続したＤＴＭＯＳ（Dynamic Threshold Voltage Metal-Oxide-Silicon）トランジスタが知られている。以上の実施の形態において、ＭＯＳトランジスタＴ１のゲート電極１２に接続するコンタクト６２とボディコンタクト６１，６７とを電気的に接続することにより、本発明をＤＴＭＯＳに適用することができる。
【００９５】
図３２は、実施の形態１０に係る半導体装置の構成を示す図である。本発明をＤＴＭＯＳに適用する場合、ゲート電極１２に接続するコンタクト６２と、素子分離絶縁膜４１の下のＳＯＩ層３に接続するボディコンタクト６１とを一体的に形成してもよい。即ち、図３２のように、ボディコンタクト６１をゲート電極１２にも接続するように配設し、ボディコンタクト６１がコンタクト６２の役割をも果たすようにしてもよい。コンタクトの形成個数が減らすことができ、半導体装置の高集積化に寄与できる。
【００９６】
＜実施の形態１１＞
実施の形態１１では、本発明をＳＲＡＭ（Static Random Access Memory）に適用する。
【００９７】
図３３は、一般的なＳＲＡＭセルの回路図である。同図に示すように、当該ＳＲＡＭセルは６つのトランジスタＱ１〜Ｑ６から成っている。駆動用のＮＭＯＳトランジスタであるドライバトランジスタＱ１，Ｑ２と、負荷用のＰＭＯＳトランジスタであるロードトランジスタＱ３，Ｑ４とは、１対のインバータを構成してしている。それらのインバータは、相互に接続されてフリップフロップ回路を構成している。そして、このフリップフロップ回路と、データの転送用のＮＭＯＳトランジスタであるアクセストランジスタＱ５，Ｑ６とによって、１つのＳＲＡＭセルが構成される。ワード線ＷＬにはアクセストランジスタＱ５，Ｑ６のゲートが接続し、ビット線ＢＬおよびＢＬ（バー）にはそれぞれアクセストランジスタＱ５，Ｑ６のソース／ドレインが接続する。
【００９８】
図３４は、実施の形態１１に係るＳＲＡＭセルの上面図である。当該ＳＲＡＭセルは、ＳＯＩ層に形成された第１Ｐウェル領域、Ｎウェル領域および第２Ｐウェル領域に形成される。これらのＰウェル領域およびＮウェル領域には、素子分離絶縁膜１１４によって規定された活性領域１２１〜１２４が形成される。第１Ｐウェル領域内の活性領域１２１には、ドライバトランジスタＱ１とアクセストランジスタＱ５とが形成される。第２Ｐウェル領域内の活性領域１２２には、ドライバトランジスタＱ２とアクセストランジスタＱ６とが形成される。Ｎウェル領域内の活性領域１２３，１２４には、ロードトランジスタＱ３，Ｑ４がそれぞれ形成される。
【００９９】
活性領域１２１〜１２４上には、ゲート電極１３１〜１３４が形成される。ゲート電極１３１は、ドライバトランジスタＱ１とロードトランジスタＱ３のゲートとして機能し、ゲート電極１３２は、ドライバトランジスタＱ２とロードトランジスタＱ４のゲートとして機能する。ゲート電極１３３，１３４はそれぞれ、アクセストランジスタＱ５，Ｑ６のゲートとして機能する。図３４のようなレイアウトにすることにより、各活性領域１２１〜１２４および各ゲート電極１３１〜１３４は単純な形状となるため、ＳＲＡＭセルの形成面積の縮小化に適している。
【０１００】
ドライバトランジスタＱ１，Ｑ２のソース領域は、それぞれコンタクト１３５，１３６を介して接地（ＧＮＤ）配線に接続される。ロードトランジスタＱ３，Ｑ４のソース領域は、それぞれコンタクト１３７，１３８を介して電源（Ｖｄｄ）配線に接続される。
【０１０１】
ゲート電極１３１上のコンタクト１３９は、ロードトランジスタＱ４のドレイン領域にも達しており、上層の配線（不図示）を介してドライバトランジスタＱ２のドレイン領域上のコンタクト１４０に接続する。同様に、ゲート電極１３２上のコンタクト１４１は、ロードトランジスタＱ３のドレイン領域にも達しており、上層の配線（不図示）を介してドライバトランジスタＱ１のドレイン領域上のコンタクト１４２に接続する。
【０１０２】
アクセストランジスタＱ５のソース／ドレイン領域の一方はドライバトランジスタＱ１のドレイン領域に繋がっており、他方はコンタクト１４３を介してビット線に接続する。同様に、アクセストランジスタＱ６のソース／ドレイン領域の一方はドライバトランジスタＱ２のドレイン領域に繋がっており、他方はコンタクト１４４を介してビット線に接続する。
【０１０３】
ゲート電極１３３，１３４は、それぞれコンタクト１４５，１４６を介してワード線に接続する。以上の構成により、図３３に示したＳＲＡＭセルの回路構成が得られる。
【０１０４】
本実施の形態では、ドライバトランジスタＱ１，Ｑ２およびアクセストランジスタＱ５、Ｑ６に本発明を適用する。図３５は、実施の形態１１に係るＳＲＡＭセルの断面図であり、図３４のＡ−Ａ線に沿った断面に相当し、ドライバトランジスタＱ１およびアクセストランジスタＱ５の断面を示している。なお、簡単のため、ドライバトランジスタＱ２およびアクセストランジスタＱ６についての説明は省略するが、それらはドライバトランジスタＱ１およびアクセストランジスタＱ５と同様の構成を有している。
【０１０５】
図３５のように、当該ＳＲＡＭセルは、シリコン基板１１１、ＢＯＸ層１１２、ＳＯＩ層１１３から成るＳＯＩ基板上に形成されている。ＳＯＩ層１１３の上面部に形成された素子分離絶縁膜１１４によって、活性領域１２１が規定されている。活性領域１２１の上面にはゲート酸化膜１１５が形成されており、ゲート電極１３１，１３３はその上に形成される。ポリシリコンのゲート電極１３１，１３３の上部には、それぞれシリサイド層１３１ａ，１３３ａが形成されている。
【０１０６】
ドライバトランジスタＱ１およびアクセストランジスタＱ５のを覆うように、層間絶縁膜１５０が形成される。層間絶縁膜１５０内に形成されたコンタクト１４５は、表面にバリアメタル１４５を有しており、上層のワード線（不図示）に接続する。当該コンタクト１４５は、ゲート電極１３３に接続すると共に、素子分離絶縁膜１１４を貫通してその下のＳＯＩ層１１３にも接続している。即ち、コンタクト１４５は、実施の形態１０（図３２）のボディコンタクト６１と同様の構成を有している。また、ＳＯＩ層１１３におけるコンタクト１４５との接続部分には、バリアメタル１４５ａとの反応によるシリサイド１５１が形成されている。
【０１０７】
活性領域１２１において、ゲート電極１３１下のＰ-型領域はドライバトランジスタＱ１のボディ領域であり、ゲート電極１３３下のＰ-型領域はアクセストランジスタＱ５のボディ領域である。図３５の如く、素子分離絶縁膜１１４はＢＯＸ層１１２にまで達していない部分分離であるので、ドライバトランジスタＱ１のボディ領域と、アクセストランジスタＱ５のボディ領域とは、素子分離絶縁膜１１４の下のＳＯＩ層１１３を介して互いに電気的に接続している。
【０１０８】
従って、コンタクト１４５は、ゲート電極１３３に接続すると共に、アクセストランジスタＱ５のボディ領域とドライバトランジスタＱ１のボディ領域の両方にも電気的に接続することになる。アクセストランジスタＱ５は、ゲート電極とボディ領域とが電気的に接続したＤＴＭＯＳである。
【０１０９】
この構成によれば、ワード線の電位が高くなるＳＲＡＭセルの駆動時には、ドライバトランジスタＱ１およびアクセストランジスタＱ５のボディ領域の電位（ボディ電位）も高くなる。それにより、ドライバトランジスタＱ１およびアクセストランジスタＱ５の動作しきい値電圧が下がり、電流駆動能力が向上する。それにより、ＳＲＡＭセルの動作速度性能は向上される。また、ワード線の電位が０ＶになるＳＲＡＭセルのスタンバイ時は、ドライバトランジスタＱ１およびアクセストランジスタＱ５のボディ電位が０Ｖに固定されるので、当該ＳＲＡＭセルのソフトエラー耐性が向上し、信頼性の高いＳＲＡＭが得られる。
【０１１０】
しかし、ＳＲＡＭセルのアクセストランジスタにＤＴＭＯＳを適用した場合、ワード線電位が上昇してアクセストランジスタがＯＮ状態になると、ボディ領域とソースドレイン間のＰＮ接合に順方向バイアスが加わり、ボディコンタクトを通してその部分にリーク電流が流れ込む。そのため従来のＤＴＭＯＳを用いたＳＲＡＭでは、消費電力が大幅に増大してしまう。
【０１１１】
本実施の形態では、ボディコンタクト１４５に上記した実施の形態１を適用する。即ち、当該コンタクト１４５とＳＯＩ層１１３とをショットキー接合させる。それにより、ワード線とドライバトランジスタＱ１およびアクセストランジスタＱ５のボディ領域との間の抵抗は高くなる。即ち、ワード線とドライバトランジスタＱ１およびアクセストランジスタＱ５のボディ領域との間の抵抗が挿入されるのと等価になり、当該ＳＲＡＭの等価回路は図３６のようになる。よって、アクセストランジスタがＯＮ状態のときには、接続抵抗（図３６に示す抵抗Ｒ）によりある程度の電圧が保持され、その分ボディ領域とソースドレイン間のＰＮ接合に加わる電圧は抑制される。その結果、コンタクト１４５を通して上記ＰＮ接合流れるリーク電流は抑制され、消費電力の増大の問題が軽減される。
【０１１２】
また、コンタクト１４５とＳＯＩ層１１３との接続がシリサイド１５１を介することにより、安定した接続が可能になり、接続抵抗のばらつきが抑制される。よって、ＳＲＡＭセル毎の電気的特性のばらつきが抑制されるという効果も得られる。
【０１１３】
なお、本実施の形態では、ＳＲＡＭのボディコンタクト１４５に実施の形態１を適用した例を示したが、実施の形態２〜１０を適用してもよい。それによっても、ワード線とドライバトランジスタＱ１およびアクセストランジスタＱ５のボディ領域との間の抵抗は高くすることができ、リーク電流は抑制を抑制することができる。またその場合も、コンタクト１４５とＳＯＩ層１１３との接続部分にシリサイドを形成すれば、接続抵抗のばらつきが抑制され、ＳＲＡＭセル毎の電気的特性のばらつきが抑制される。
【図面の簡単な説明】
【０１１４】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置の製造工程を示す図である。
【図３】実施の形態１に係る半導体装置の製造工程を示す図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す図である。
【図９】実施の形態２に係る半導体装置の構成を示す図である。
【図１０】実施の形態２の変形例を示す図である。
【図１１】実施の形態２の変形例を示す図である。
【図１２】実施の形態３に係る半導体装置の構成を示す図である。
【図１３】実施の形態３に係る半導体装置の製造工程を示す図である。
【図１４】実施の形態４に係る半導体装置の構成を示す図である。
【図１５】実施の形態４の変形例を示す図である。
【図１６】実施の形態４の変形例を示す図である。
【図１７】実施の形態５に係る半導体装置の構成を示す図である。
【図１８】実施の形態５に係る半導体装置の構成を示す図である。
【図１９】実施の形態５に係る半導体装置の構成を示す図である。
【図２０】実施の形態６に係る半導体装置の構成を示す図である。
【図２１】実施の形態６に係る半導体装置の製造工程を示す図である。
【図２２】実施の形態６に係る半導体装置の製造工程を示す図である。
【図２３】実施の形態６の変形例を示す図である。
【図２４】実施の形態６の変形例に係る半導体装置の製造工程を示す図である。
【図２５】実施の形態７に係る半導体装置の製造工程を示す図である。
【図２６】実施の形態７に係る半導体装置の製造工程を示す図である。
【図２７】実施の形態７に係る半導体装置の構成を示す図である。
【図２８】実施の形態８に係る半導体装置の構成を示す図である。
【図２９】実施の形態８に係る半導体装置の製造工程を示す図である。
【図３０】実施の形態９に係る半導体装置の製造工程を示す図である。
【図３１】実施の形態９に係る半導体装置の製造工程を示す図である。
【図３２】実施の形態１０に係る半導体装置の構成を示す図である。
【図３３】一般的なＳＲＡＭセルの回路図である。
【図３４】実施の形態１１に係るＳＲＡＭセルの上面図である。
【図３５】実施の形態１１に係るＳＲＡＭセルの断面図である。
【図３６】実施の形態１１に係るＳＲＡＭセルの等価回路図である。
【符号の説明】
【０１１５】
Ｔ１〜Ｔ３  ＭＯＳトランジスタＴ１、１  シリコン基板、２  ＢＯＸ層、３  ＳＯＩ層、５  層間絶縁膜、１０，２０，３０  ボディ領域、１１，２１，３１  ゲート絶縁膜、１２，２２，３２  ゲート電極、１２ａ，２２ａ，２４ａ，３４ａ，７０〜７２  シリサイド、２４，３４  ソース・ドレイン領域、４１〜４５  素子分離絶縁膜、５１  シリサイドプロテクション膜、６１，６７  ボディコンタクト、６２〜６６  コンタクト、６１ａ〜６７ａ  バリアメタル、７３  Ｐ-（−）領域、７４  Ｐ-（＋）領域、８０  シリサイド、８２  Ｐ-（−）領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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