(57)【要約】【課題】  シリンダ型コンデンサにおいては、シリンダの垂直方向下側の対向する側壁間は狭く、ＨＳＧが接触し、シリンダが途中で閉塞される。閉塞された部分より下側領域においてはコンデンサが形成されず所望の容量値が得られないため半導体装置は動作不良となる。シリンダの閉塞を防止できるシリンダ型コンデンサの製造方法及びそれらを備えた半導体装置を提供する。【解決手段】  シリンダ型コンデンサの下部電極となるアモルファスシリコンを高濃度不純物層と低濃度不純物層の２層構造とし、シリンダ下側領域の低濃度不純物層をエッチングし、下側領域に形成されるＨＳＧの結晶粒径を小さくすることでシリンダの閉塞を防止する。【選択図】  図７
2006156763.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、シリンダ型のコンデンサ用ホールを開孔する工程と、高濃度不純物を含有する下層高濃度層と低濃度不純物を含有する上層低濃度層とを少なくとも備えた複数層のシリコンを成膜する成膜工程と、異方性エッチングにより前記シリコンをエッチングするエッチング工程と、前記シリコンを粗面化するＨＳＧ工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチング工程において、上面部のシリコンをエッチングするときに発生するプラズマ発光の変化をモニターし、エッチング終止点とすることにより、前記コンデンサ用ホール底部のシリコンの残存膜厚を制御することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程において、上面部におけるシリコンエッチングレートを前記コンデンサ用ホールの底部におけるシリコンエッチングレートより大きくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エッチング工程において、前記コンデンサ用ホールの底部における上層低濃度層の全てをエッチングし、前記コンデンサ用ホールの下側領域における上層低濃度層の一部をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ＨＳＧ工程において、前記コンデンサ用ホールの底部には、前記コンデンサ用ホールの上側領域のＨＳＧより小さな結晶粒径のＨＳＧを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
半導体装置において、前記半導体装置は絶縁膜中に形成されたシリンダ型コンデンサを備え、シリンダの底部はその上面部よりも小さな開孔面積を有し、前記シリンダの底部に形成されたＨＳＧはシリンダの上側領域に形成されたＨＳＧより小さな結晶粒径を有することを特徴とする半導体装置。
【請求項７】
前記シリンダはその上側領域から底部までの傾斜した側壁からなる下側領域を有し、前記下側領域に形成されるＨＳＧは、前記上側領域に形成されるＨＳＧの結晶粒径より小さく、前記底部に形成されるＨＳＧの結晶粒径より大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記シリンダの底部における下地シリコンの膜厚は、前記シリンダの上側領域における下地シリコンの膜厚より薄いことを特徴とする請求項６記載の半導体装置。
【請求項９】
前記絶縁膜はＳｉＯ２（silicon oxide）、ＢＰＳＧ（boron phosphorous silicate glass ）、ＰＳＧ（phosphorous silicate glass）、ＮＳＧ（non-doped silicate glass），ＢＳＧ（boron silicate glass），ＳＯＧ（spin on glass）、及びＳＩＯＮ（silicon oxide nitride）の酸化シリコン系絶縁膜と、窒化膜とから形成されることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記シリンダ型コンデンサをメモリセルとして備えたことを特徴とする請求項６に記載の半導体装置。
【請求項１１】
前記半導体装置はダイナミックアクセスメモリであることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にシリンダ型コンデンサを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
最近の半導体装置は、大規模化が進み、ダイナミックアクセスメモリ（Dynamic Random Access Memory、以下ＤＲＡＭと称する）は１Ｇビットの大容量メモリが実用化されている。ＤＲＡＭ用メモリセルは、１つのＭＯＳトランジスタと１つのコンデンサから構成され、上記コンデンサは、トランジスタの拡散層と接続され、拡散層上もしくはゲートと拡散層にまたがった領域に形成されている。
【０００３】
半導体装置の大規模化に伴いその素子寸法は年々微細化され、素子寸法の微細化にともないコンデンサ部分の占有面積も縮小されている。一方ＤＲＡＭのデータはコンデンサに蓄えられた電荷量によりデータ“１”及び“０”が判別されるため、安定したメモリ動作のためには、一定値以上の容量値を確保する必要がある。コンデンサの容量値Ｃは、Ｃ＝εＳ／ｄであらわされる。ここでコンデンサ間隔（誘電膜の厚さ）ｄ、誘電膜の誘電率ε、電極の表面積（電極と誘電膜との接触面積）Ｓである。コンデンサの容量値を確保する方法として、コンデンサを形成する容量誘電膜の薄膜化、高誘電率膜の適用、電極表面積を増加させることが重要となる。
【０００４】
近年は、高誘電率膜として窒化膜（Ｓｉ３Ｎ４）の代わりに窒化膜より誘電率が高い酸化タンタル（Ｔａ２Ｏ５）、酸化アルミ（Ａｌ２Ｏ３）が採用されている。電極の表面積を大きくする方法として、半球状の粒子を有するＨＳＧ（Hemispherical Silicon Grain）を使用し、表面に凹凸を形成し粗面化することで表面積を増す方法が採用されている。本方法によれば約２倍の表面積が得られる。
【０００５】
ＨＳＧを形成する方法は、シリンダ型コンデンサの下部電極となるアモルファスシリコン層に、まずＳｉＨ４あるいはＳｉ２Ｈ６雰囲気中で熱処理することにより種付けを行い、引き続き高真空状態で熱処理を施すことにより、シリコン原子のマイグレーションを起こし、先に種付けしたＳｉ原子を中心とした結晶化の遷移中に、結晶粒として成長させるものである。
【０００６】
このとき、アモルファスシリコン中に不純物として例えばＰ（リン）を多く含むと、このシリコンのマイグレーションが阻害され結晶粒として大きくは成長しない。そこで、一般的には１から２Ｅ２０atoms/cm3程度か、それ以下の不純物濃度の状態で、ＨＳＧ処理を施し、結晶粒の十分な成長を確保する。その後、不純物濃度の不足分を補充する場合には、ＨＳＧ処理後に改めてＰＨ３雰囲気中で熱処理を行うことにより、例えばＰ（リン）をシリコン膜中に導入するといった方法が用いられる。
【０００７】
しかしながら、素子寸法の微細化にともない、シリンダ型コンデンサの寸法はますます制約され微細化が要求されている。微細化されたシリンダ型コンデンサの形成についてはいくつかの先行技術が開示されている。特許文献１には、隣接するセル間の電気的分離を確実にするために、アモルファスシリコン膜にイオン注入を行い、コンデンサ間の分離領域となる絶縁膜の上面にはＨＳＧを成長させない技術が開示されている。
【０００８】
また特許文献２には、コンデンサ電極全面の結晶粒を均一にするために、アモルファスシリコンを成膜し、ＨＳＧ処理した後に、多結晶シリコンを積層させることで、均一な結晶粒を成長させ、かつ導電性を確保する技術が開示されている。
【０００９】
【特許文献１】特開２０００−０５８７９０号公報
【特許文献２】特開２０００−１５６４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、素子寸法が微細化されたシリンダ型コンデンサにおいては、さらに高アスペクト化されることで新たな問題が出てきている。高アスペクト化されたシリンダホールのエッチング形状はホールの上面部、ボーイング部及び底部においてそのホールの開孔面積が異なり、特に底部においては小さくなっている。これらの様子を図１４に示す。
【００１１】
図１４（Ａ）に示すようにコンタクトプラグ３２を備えた層間絶縁膜３１の上に、マスク絶縁膜３３及び層間絶縁膜３４を成膜させ、シリンダ型コンデンサを形成するコンデンサ用ホール３５を開孔する。コンデンサ用ホール３５は、図中のａで示す絶縁膜の最上面である上面部（以下、上面部と記す）においてはリソグラフィーにより規定される開孔面積となるが、図中のｂで示す上面部から少し下の部分であるボーイング部においてはリソグラフィーによる開孔面積より大きくなる。さらにその下側領域は傾斜した形状でホールの開孔面積は徐々に小さくなり、ホールの底部（図中のＣで示す）で最小の開孔面積となる。
【００１２】
特に、最近の大規模半導体装置においてアスペクト比が１０以上に高くなると、コンデンサ用ホール３５内のエッチングガスの供給状況により、ボーイング部ではエッチングが進み、ホールの大きさは大きくなる。さらにホールの下部になるに従いエッチングガスの供給不十分となり、エッチングされにくく、ホールの大きさは下側になるに従い、より小さく、ホールの底部で最小となる。このホール底部でのエッチングレートの低下はマイクロローディング効果と呼ばれている。このコンデンサ用ホールの下側領域において、その開孔面積が小さくなることで下記の問題が新たに発生している。
【００１３】
図１４（Ｂ）に示すように、コンデンサ用ホール３５に、コンデンサの下部電極となるシリコンを成長させ、ＨＳＧ処理してＨＳＧ３６を形成した後、容量誘電膜３７を形成させる。コンデンサ用ホールの下側領域においては開孔面積が小さいために、対抗面の側壁に形成されるＨＳＧ同士が接触し、シリンダは閉塞されてしまう。閉塞した部分より下側領域にはコンデンサが形成されずに、容量値が極端に減少し、半導体装置は動作不良になるという問題がある。
【００１４】
また対向する側壁に形成されたＨＳＧ同士が近接した場合には、反応ガスの供給が不十分となり、容量誘電膜３７が局部的に成長しにくくなり、膜厚のバラツキを生じ、薄い部分ができる。膜厚の薄い部分において、リーク電流の増大あるいはショートが発生することでコンデンサの蓄積電荷が漏洩する。その結果、メモリ動作ができなくなり、半導体装置は動作不良となるという問題がある。
【００１５】
これらの問題に対応するために当社においては検討が重ねられており、当社を出願人とする特願２００４−１８６８０５が出願されている。この先願においては、イオン注入または拡散法によりホール底部及び下側領域におけるアモルファスシリコンの不純物濃度を高濃度とし、ホール底部及び下側領域におけるＨＳＧの結晶粒径を小さくすることで、シリンダの閉塞を防止している。
【００１６】
本願の課題は、シリンダ型コンデンサの下側領域におけるＨＳＧの接触によるシリンダの閉塞、及びＨＳＧの近接による部分的な容量誘電膜の薄膜化、薄膜化に伴うリーク電流の防止を課題とし、本願は先願（特願２００４−１８６８０５）と比べてより簡便な方法によりこれらの課題を解決するものである。シリンダ型コンデンサの閉塞防止、及び局所的な膜厚のバラツキをなくし容量誘電膜の信頼性を向上させることでコンデンサの容量値を確保できる信頼性の高い半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本願の半導体装置の製造方法は、シリンダ型のコンデンサ用ホールを開孔する工程と、高濃度不純物を含有する下層高濃度層と低濃度不純物を含有する上層低濃度層とを少なくとも備えた複数層のシリコンを成膜する成膜工程と、異方性エッチングにより前記シリコンをエッチングするエッチング工程と、前記シリコンを粗面化するＨＳＧ工程とを備えたことを特徴とする。
【００１８】
本願の半導体装置の製造方法におけるエッチング工程においては、上面部のシリコンをエッチングするときに発生するプラズマ発光の変化をモニターし、エッチング終止点とすることにより、前記コンデンサ用ホール底部のシリコンの残存膜厚を制御することを特徴とする。
【００１９】
本願の半導体装置の製造方法におけるエッチング工程においては、上面部におけるシリコンエッチングレートを前記コンデンサ用ホールの底部におけるシリコンエッチングレートより大きくすることを特徴とする。
【００２０】
本願の半導体装置の製造方法におけるエッチング工程においては、前記コンデンサ用ホールの底部における上層低濃度層の全てをエッチングし、前記コンデンサ用ホールの下側領域における上層低濃度層の一部をエッチングすることを特徴とする。
【００２１】
本願の半導体装置の製造方法におけるＨＳＧ工程においては、前記コンデンサ用ホールの底部には、前記コンデンサ用ホールの上側領域のＨＳＧより小さな結晶粒径のＨＳＧを形成することを特徴とする。
【００２２】
本願の半導体装置は、絶縁膜中に形成されたシリンダ型コンデンサを備え、シリンダの底部はその上面部よりも小さな開孔面積を有し、前記シリンダの底部に形成されたＨＳＧはシリンダの上側領域に形成されたＨＳＧより小さな結晶粒径を有することを特徴とする。
【００２３】
本願の半導体装置においては、前記シリンダはその上側領域から底部までの傾斜した側壁からなる下側領域を有し、前記下側領域に形成されるＨＳＧは、前記上側領域に形成されるＨＳＧの結晶粒径より小さく、前記底部に形成されるＨＳＧの結晶粒径より大きいことを特徴とする。
【００２４】
本願の半導体装置においては、前記シリンダの底部における下地シリコンの膜厚は、前記シリンダの上側領域における下地シリコンの膜厚より薄いことを特徴とする。
【００２５】
本願の半導体装置においては、前記絶縁膜はＳｉＯ２（silicon oxide）、ＢＰＳＧ（boron phosphorous silicate glass ）、ＰＳＧ（phosphorous silicate glass）、ＮＳＧ（non-doped silicate glass），ＢＳＧ（boron silicate glass），ＳＯＧ（spin on glass）、及びＳＩＯＮ（silicon oxide nitride）の酸化シリコン系絶縁膜と、窒化膜とから形成されることを特徴とする。
【００２６】
本願の半導体装置においては、前記シリンダ型コンデンサをメモリセルとして備えたことを特徴とする。
【００２７】
本願の半導体装置においては、前記半導体装置はダイナミックアクセスメモリであることを特徴とする。
【発明の効果】
【００２８】
本願においては、絶縁膜中に形成されたシリンダ型コンデンサにおいて、シリンダの底部及び下側領域に成膜されたシリコンの上層低濃度層の全部または一部をエッチングすることで、底部及び下側領域に形成されるＨＳＧの結晶粒径を小さくする。ＨＳＧの結晶粒径が小さいことからシリンダ対向面間においてＨＳＧ同士は接触しないことで、シリンダの閉塞が防止される効果が得られる。またＨＳＧ同士が近接した場合も結晶粒径が小さいことにより、容量誘電膜の成膜ガスの導入がスムーズに行われ、均一な膜厚の容量誘電膜が成膜され、絶縁性の向上が図れる効果が得られる。膜厚のバラツキのない容量誘電膜を得ることで信頼性の高い、大きな容量値を有したシリンダ型コンダンサを備えた半導体装置、及び半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の半導体装置の製造方法について、図を参照して説明する。
【実施例１】
【００３０】
実施例１について図１〜図１０及び図１３を用いて説明する。図１〜図１０は本実施例の半導体装置の主たる工程における断面図である。図１３にはアモルファスシリコンエッチングにおけるバイアスパワーとエッチングレートの相関関係を示す。本実施例においてはシリンダ型コンデンサをＤＲＡＭのメモリセルに適用した実施例であるが、勿論他の半導体装置に使用されるコンデンサの形成にも適用可能である。
【００３１】
図１に示すように、半導体基板１に素子分離領域２を形成し、その後メモリセルトランジスタ３を形成する。メモリセルトランジスタ３はｐウエル領域４の表面上に設けられたゲート絶縁膜５とゲート絶縁膜５を介してｐウエル領域表面４上に設けられた多結晶シリコン膜６及びシリサイド膜７が積層してなるゲート電極８と、ゲート電極８に整合されたソース、ドレイン領域９とから形成される。またゲート電極８の一部は分離領域等においては配線としても使用される。
【００３２】
図２において、これらのトランジスタ３を第１の層間絶縁膜１０により覆い、リソグラフィー及び異方性ドライエッチングによってソース、ドレイン領域９に達するコンタクトホールを開孔する。そして、ポリシリコンもしくはアモルファスシリコンを堆積し、エッチバックまたはＣＭＰによってコンタクトホールの内部にポリシリコンプラグ１１を形成する。
【００３３】
図３において、ポリシリコンプラグ１１を形成した後に第２の層間絶縁膜１２を形成し、リソグラフィー及び異方性ドライエッチングによってホールを開孔する。そして、ＴｉＮ及びＷを堆積しエッチバックまたはＣＭＰによってホールの内部にＷプラグ１３を形成する。Ｗプラグ１３を形成した後、さらにＴｉＮ及びＷを堆積する。そしてリソグラフィー及び異方性ドライエッチングによって、ビット線１４を形成する。
【００３４】
さらに、ビット線１４を第３の層間絶縁膜１５によって覆い、リソグラフィー及び異方性ドライエッチングによってソース領域に接続されたポリシリコンプラグ１１に達するホールを開孔する。そして、ポリシリコンもしくはアモルファスシリコンを堆積し、エッチバックまたはＣＭＰによってホールの内部にポリシリコンプラグ１６を形成する。
【００３５】
図４において、第４の層間絶縁膜として、エッチングストッパー用の窒化膜１７と、絶縁膜（ＳｉＯ２）１８とを２〜３μｍの膜厚で堆積する。リソグラフィー技術によりコンデンサ用ホール形成パターンを形成する。ここでエッチングマスク２４としては、レジスト、また絶縁膜１８上にさらにハードマスク材（αーＣ又はＳｉ）を成膜し、これらをハードマスクとしてエッチングするようにしても良い。また本実施例では、絶縁膜１８として酸化膜（silicon oxide）を用いたが、ＢＰＳＧ（boron phosphorous silicate glass ）、ＰＳＧ（phosphorous silicate glass）、ＮＳＧ（non-doped silicate glass），ＢＳＧ（boron silicate glass），ＳＯＧ（spin on glass）、及びＳＩＯＮ（silicon oxide nitride）の酸化シリコン系絶縁膜を用いても良い。
【００３６】
図５において、異方性ドライエッチングによって絶縁膜１８及び窒化膜１７をエッチングし、シリンダ型のコンデンサ用ホール２５を開孔する。コンデンサ用ホール２５は、上面部はリソグラフィーにより規定される開孔面積となるが、上面部から少し下の部分にはリソグラフィーにより規定される開孔面積より大きなボーイング部が出来る。さらにその下側は順テーパの傾斜した形状で開孔面積は徐々に小さくなり、ホールの底部で最小となる。以下絶縁膜の最上面及び最上面の位置にあるホール部分を上面部、ボーイング部付近の上面部より開孔面積が等しいか又は大きい領域を上側領域、ホールの下側の上面部より開孔面積が小さい領域を下側領域と呼ぶ。
【００３７】
その後、アモルファスシリコン層１９を４０ｎｍの膜厚で、絶縁膜上及びシリンダホール内部に堆積する（図６）。本実施例ではアモルファスシリコンを２層構造としている。下層シリコン１９−１は燐を１Ｅ２０〜４Ｅ２０atoms/cm3含有する高濃度層で膜厚は１５ｎｍ、上層シリコン１９−２はノンドープで膜厚は２５ｎｍである。上層シリコンはノンドープシリコンであるが成膜中の熱により下層高濃度層からの燐がわずかに拡散されることから以後は低濃度層（上層低濃度層）と称する。このアモルファスシリコン層１９はシリンダ型コンデンサの下部電極を形成するものである。また本実施例においては２層のシリコン層でアモルファスシリコン層１９を形成したが２層以上の複数のシリコン層で構成しても良い。
【００３８】
アモルファスシリコン層１９の成膜条件としては、例えば温度５３０℃、圧力１００Ｐａとしてシラン（ＳｉＨ４）ガスの流量を２０００ｓｃｃｍとし、１％ホスフィン（ＰＨ３）ガスの流量を６０ｓｃｃｍとした場合には２Ｅ２０atoms/cm3の高濃度不純物を含むシリコン層が成膜される。ホスフィン（ＰＨ３）ガスを流さない場合にはノンドープのシリコン層が成膜される。１％ホスフィン（ＰＨ３）ガスとはＨｅ（９９％）、ＰＨ３（１％）の比率で混合されたガスのことである。
【００３９】
次に図７に示すように、異方性ドライエッチングによりアモルファスシリコン層１９をエッチングする。異方性エッチングのため図中の斜線で示す上面部、シリンダ内部の下側領域、及び底部のシリコンがエッチングされる。ここでの異方性エッチングはマイクロローディング効果が大きいエッチング条件にてエッチングする。このときのエッチングレートは上面部のシリコン  ＞  シリンダ底面部のシリコン  ＞  シリンダ側壁のシリコンとなる。エッチングの終止点としては、上面部のシリコンをジャストエッチ、もしくはその寸前のアンダーエッチ状態とする。
【００４０】
終止点の判断としては、上面部の低濃度不純物層がエッチングされる時間が最小時間であり、底部の高濃度不純物層がエッチッグされる時間が最大時間となる。低濃度不純物層が残っているとＨＳＧの粒子径が大きくなり、また底部の高濃度不純物層がエッチングされるとコンタクトプラグ１６との接続ができなくなるために、底部の高濃度不純物層を残す必要がある。これらの終止点は、プラズマ発光の変化によりモニターすることできる。例えば上面部のシリコンが無くなり始めると、エッチングされるシリコンの量が急激に減少することでプラズマの状態が変化する。また低濃度と高濃度の界面におけるプラズマの変化点をモニターすることもできる。このようにしてプラズマの状態でエッチング終止点を判断できる。
【００４１】
このエッチングを終止させた状態においては、上面部のシリコンは大部分エッチングされて下層の高濃度不純物層が局部的に残っているだけである。シリンダの上側領域のシリコンはエッチングされずに、その全ての膜厚が残っている。シリンダの下側領域のシリコンはその上層低濃度層の一部がエッチングされ、薄い上層低濃度層が残っている状態である。シリンダ底面部のシリコンは上層の低濃度不純物層はエッチングされ、さらに下層の高濃度不純物層もその一部はエッチングされるがコンデンサの電極として必要な膜厚が残っている。
【００４２】
ここで、これらのシリコンエッチング条件の一例を図１３に示す。図１３にはバイアスパワーとシリコンエッチングレート及びマイクロローディング効果の相関関係を示す。ラインＡは絶縁膜の上面部におけるシリコンエッチングレート、ラインＢはシリンダ底部におけるシリコンエッチングレート、ラインＣは上面部と底部におけるエッチングレート比（Ｂ／Ａ）で表されるマイクロローディング効果を示す。装置はＩＣＰ（Induction Coupled Plasma）を用い、その条件としては、Ｃｌ２（２４０sccm）、Ｏ２（３sccm）、ＨＢｒ（３０sccm）、ソースパワー（６００w）、カソード温度（２０℃）、圧力（０．６Pa）で行った。ソースパワーはソースコイルに印加され、バイアスパワーはウェハーを保持する下部電極に印加されるパワーである。
【００４３】
上面部におけるシリコンエッチングレートはバイアスパワーに大きく依存し、バイアスパワーが大きくなるに従って大きくなる。一方底部のシリコンエッチングレートもバイアスパワーに依存するが、その依存比率は小さい。従ってバイアスパワーを大きくするとマイクロローディング効果が大きくなり、上面部と底部のエッチング量の差が大きくなる。本願においてはマイクロローディング効果が出てくる６０Ｗ以上のバイアスパワーでエッチングを行うことが好ましい。逆にこれらの比率（Ｂ／Ａ）が１００％以上となる場合を逆マイクロローディング効果と称する。しかし、一般的には逆マイクロローディング効果は発生しにくく、例えばコンデンサ用ホールはマイクロローディング効果が起こるエッチング条件で開孔される。
【００４４】
次に図８に示すように、ＨＳＧを形成する。アモルファスシリコン層１９の洗浄を行い、自然酸化膜の除去を行う。続いてＨＳＧ装置において、例えば５６０℃で、圧力１Ｅ−６Ｐａ，シラン（ＳｉＨ４）をシーディングガスとして、１０分間処理し、下部電極の表面に微結晶粒を形成させる。その後５６０℃で、圧力１Ｅ−８Ｐａ、２０分間熱処理することでＨＳＧ２０を形成させる。
【００４５】
このとき上面部においては、アモルファスシリコン層１９はほとんど残っていないためＨＳＧは形成されない。シリンダの上側領域においては低濃度不純物層がまったくエッチングされていないため大きな結晶粒径のＨＳＧが形成される。シリンダの下側領域においては、上層の低濃度層はその一部がエッチングされ薄くなっているためやや大きな結晶粒径のＨＳＧが形成される。シリンダの底部においては、下層の高濃度層だけが残っているため小さな結晶粒径のＨＳＧが形成される。
【００４６】
また、このときＨＳＧの形成に使用されないでシリンダの内壁に残存し、ＨＳＧ同士を接続している下地シリコン層は、コンデンサの下部電極のベースとなるものであり、以下、下地シリコン層と呼ぶ。この下地シリコン層の厚さはシリンダの底部において最も薄く、シリンダの下側領域、上側領域の順に厚くなっている。
【００４７】
上記したように、シリンダの垂直位置によりＨＳＧの結晶粒径は異なり、シリンダの上側領域の粒径＞シリンダの下側領域の粒径＞底部の粒径となる。下側領域の結晶粒径を小さくすることでシリンダ型コンデンサの対向する側面の結晶同士が接触しなくなり、シリンダが閉塞されることがなくなる。
【００４８】
次に、絶縁膜１８の上面部の残存シリコンをＣＭＰ法またはエッチバック法により除去することでシリンダ型コンデンサの下部電極を分離させる。その後コンデンサ下部電極上に容量誘電膜２１をＣＶＤにより形成する<図９）。ここではシリンダ型コンデンサの下側領域の結晶粒径が小さいことからシリンダ内部の空間が広くなり、容量誘電膜の成膜ガスが十分にシリンダ内に充満されることで、容量誘電膜２１は均一な膜厚となる。次に容量誘電膜２１上にコンデンサ上部電極２３としてＷ／ＴｉＮ叉はポリシリを堆積してシリンダ型コンデンサを形成する（図１０）。
【００４９】
上記したように、本実施例では、シリンダ型コンデンサの底部及び下側領域は上層低濃度シリコンがエッチングされることで、形成されるＨＳＧの結晶粒径が小さくなり、対向面間においてＨＳＧは接触したり、重なったりしない。この結果、シリンダの閉塞が防止され、またＨＳＧが近接した場合も結晶粒径が小さいことから反応ガスの導入がスムーズに行われ、ＣＶＤによって形成される容量誘電膜の被覆性の低下が抑制され絶縁性の向上が図れる。局所的な膜厚のバラツキのない容量誘電膜を得ることで信頼性の高い、大きな容量値を有したシリンダ型コンダンサを備えた半導体装置、及び半導体装置の製造方法が得られる。
【実施例２】
【００５０】
第２の実施例として、図１１、１２を参照して説明する。実施例２においては実施例１に比較してコンデンサの下部電極となるアモルファスシリコンの分離の後に、ＨＳＧ処理を行うものである。
【００５１】
実施例２における工程は、実施例１の図１〜図７におけるアモルファスシリコンがエッチングされる工程までは同一であり、簡略説明とする。シリコン基板上にトランジスタの形成（図１）、層間絶縁膜の成膜とプラグを形成（図２）、層間絶縁膜の成膜、タングステンプラグとビット線の形成（図３）、マスク絶縁膜と層間絶縁膜を成膜しコンデンサ用ホールのパターン形成する（図４）。
【００５２】
さらにシリンダ型のコンデンサ用ホール２５を開孔し（図５）、全面にアモルファスシリコン１９を成膜する（図６）。ここでのアモルファスシリコン１９の下層は高濃度不純物シリコン層で、上層は低濃度不純物シリコン層の２層シリコン構造である。さらに異方性エッチングによりアモルファスシリコンを途中までエッチングする（図７）。ここまでは実施例１と同様の製造方法である。
【００５３】
次に図１１のように、ＣＭＰ法又はエッチバック法により、絶縁膜１８の上面にあるアモルファスシリコンを除去し、コンデンサの電極としてそれぞれ分離させる。次に図１２に示すように、ＨＳＧを形成する。アモルファスシリコン層１９の洗浄を行い、自然酸化膜の除去を行う。続いてＨＳＧ装置において、５６０℃でモノシランまたはジシランのシーディングガスを用いて下部電極の表面に微結晶粒を形成した後、アニーリングによって結晶粒を成長させＨＳＧ２０を成長させる。シリンダ底部及び下側領域の上層高濃度層の全部叉は一部をエッチングし、底部及び下側領域の結晶粒径を小さくすることでシリンダ型コンデンサの対向する側面の結晶同士が接触しなくなり、シリンダが閉塞されることがなくなる。
【００５４】
その後コンデンサ下部電極上に容量誘電膜２１をＣＶＤにより形成する（図９）。ここではシリンダ型コンデンサの下側領域ではＨＳＧの結晶粒径が小さく、対向面間でＨＳＧは近接していないため、容量誘電膜の成膜ガスがスムーズに導入され、容量誘電膜２１は均一の膜厚となる。次に容量誘電膜２１上にコンデンサ上部電極２２を堆積してシリンダ型コンデンサを形成する（図１０）。
【００５５】
実施例１の製造方法においては、ＨＳＧ処理、アモルファスシリコンの分離、容量誘電膜を成膜する工程順としたが、本実施例においては、アモルファスシリコンの分離、ＨＳＧ処理、容量誘電膜の成膜との順に工程を変更したものであり、実施例１と同様の効果が得られる。
【００５６】
上記したように、本実施例では、シリンダ型コンデンサの底部及び下側領域の上層低濃度層をエッチングすることで、底部及び下側領域のＨＳＧの結晶粒径が小さくなり、対向面間においてＨＳＧが接触しない。この結果、シリンダの閉塞が防止される。またＨＳＧが近接した場合も結晶粒径が小さいことから、容量誘電膜の成膜ガスの導入がスムーズに行われ、ＣＶＤによって形成される容量誘電膜の被覆性の低下を抑制でき、絶縁性の向上が図れる。局所的な膜厚のバラツキのない容量誘電膜を得ることで信頼性の高い、大きな容量値を有したシリンダ型コンダンサを備えた半導体装置、及び半導体装置の製造方法が得られる。
【００５７】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば本実施例のシリンダはボーイング形状としたが、ボーイング形状ではなく、シリンダの上側領域はリソグラフィーで規定された開孔面積でほぼ垂直な形状を有し、シリンダの下側領域においてリソグラフィーで規定された開孔面積より小さく、傾斜を有するすり鉢形状のシリンダにおいても本発明が適用できることは言うまでもない。
【図面の簡単な説明】
【００５８】
【図１】本発明の製造方法を工程順（その１）に説明する断面図である。
【図２】本発明の製造方法を工程順（その２）に説明する断面図である。
【図３】本発明の製造方法を工程順（その３）に説明する断面図である。
【図４】本発明の製造方法を工程順（その４）に説明する断面図である。
【図５】本発明の製造方法を工程順（その５）に説明する断面図である。
【図６】本発明の製造方法を工程順（その６）に説明する断面図である。
【図７】本発明の製造方法を工程順（その７）に説明する断面図である。
【図８】本発明の製造方法を工程順（その８）に説明する断面図である。
【図９】本発明の製造方法を工程順（その９）に説明する断面図である。
【図１０】本発明の製造方法を工程順（その１０）に説明する断面図である。
【図１１】実施例２の製造方法を工程順（その１）に説明する断面図である。
【図１２】実施例２の製造方法を工程順（その２）に説明する断面図である。
【図１３】本発明におけるパワーとエッチングレートの相関関係図である。
【図１４】従来例のおけるシリンダ型コンデンサの断面図であり、（Ａ）はシリコンエッチング後、（Ｂ）は容量誘電膜成膜後を示す。
【符号の説明】
【００５９】
１．半導体基板
２．分離領域
４．Ｐウエル領域
５．ゲート絶縁膜
６．多結晶シリコン膜
７．シリサイド膜
８．ゲート電極
９．ソースドレイン領域
１０．第１層間絶縁膜
１１．ポリシリコンプラグ
１２．第２層間絶縁膜
１３．Ｗプラグ
１４．ビット線
１５．第３層間絶縁膜
１６．ポリシリコンプラグ
１７．窒化膜
１８．絶縁膜
１９．アモルファスシリコン（コンデンサ下部電極）
２０．ＨＳＧシリコン
２１．容量誘電膜
２２．コンデンサ上部電極
２４．エッチッグマスク（レジスト、又はハードマスク）
２５．コンデンサ用ホール
３１．層間絶縁膜
３２．コンタクトプラグ
３３．マスク絶縁膜
３４．層間絶縁膜
３５．コンデンサ用ホール
３６．ＨＳＧ
３７．容量誘電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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