(57)【要約】【課題】  高耐圧のトランジスタが狭ピッチで配列される半導体装置及びその製造方法を提供する。【解決手段】  半導体装置は、第１導電型の不純物を含む基板６内に形成された第２導電型の第１のトランジスタと、基板６内に形成されそのソース領域が前記第１のトランジスタのソース領域Ｓｃと共用される第２導電型の第２のトランジスタとを含む。第１及び第２のトランジスタのゲート絶縁膜７０ａ、７０ｂの下層に、各トランジスタのチャネル領域に隣接して第２導電型の第１及び第２のオフセット層５０ａ、５０ｂが形成される。ソース領域Ｓｃに、第１導電型の第１及び第２の拡散層５４、５２とが形成される。第２の拡散層５２は、第１の拡散層５４を介して第１及び第２のオフセット層５０ａ、５０ｂと接するように設けられる。第１の拡散層５４の不純物濃度が基板６より濃い。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１導電型の不純物を含む基板に形成された第２導電型の第１のトランジスタと、
前記基板に形成され、そのソース領域が前記第１のトランジスタのソース領域と共用される第２導電型の第２のトランジスタとを含み、
前記第１のトランジスタのゲート絶縁膜の下層に、該第１のトランジスタのチャネル領域に隣接して第２導電型の第１のオフセット層が形成され、
前記第２のトランジスタのゲート絶縁膜の下層に、該第２のトランジスタのチャネル領域に隣接して第２導電型の第２のオフセット層が形成され、
前記ソース領域に、第１導電型の第１の拡散層と該第１の拡散層の上層の第１導電型の第２の拡散層とが形成され、
前記第２の拡散層が、
前記第１の拡散層を介して前記第１及び第２のオフセット層と接するように設けられ、
前記第１の拡散層の不純物濃度が、
前記基板の不純物濃度より濃いことを特徴とする半導体装置。
【請求項２】
請求項１において、更に、
前記第１の拡散層の不純物濃度が、
前記第２の拡散層の不純物濃度より薄いことを特徴とする半導体装置。
【請求項３】
請求項１又は２において、更に、
前記第１のトランジスタのゲート絶縁膜と前記第１のオフセット層との間に形成された第２導電型の第１のストッパ層と、
前記第１の拡散層と前記第１のストッパ層との境界に形成された第１導電型の第２のストッパ層とを含み、
前記第１のストッパ層の不純物濃度が、
前記第１のオフセット層の不純物濃度より濃く、
前記第２のストッパ層の不純物濃度が、
前記第１の拡散層の不純物濃度より濃いことを特徴とする半導体装置。
【請求項４】
請求項３において、更に、
前記第２のストッパ層の不純物濃度が、
前記第２の拡散層の不純物濃度より薄いことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第２のトランジスタのゲート絶縁膜と前記第２のオフセット層との間に形成された第２導電型の第３のストッパ層と、
前記第１の拡散層と前記第３のストッパ層との境界に形成された第１導電型の第４のストッパ層とを含み、
前記第３のストッパ層の不純物濃度が、
前記第２のオフセット層の不純物濃度より濃く、
前記第４のストッパ層の不純物濃度が、
前記第１の拡散層の不純物濃度より濃いことを特徴とする半導体装置。
【請求項６】
請求項５において、更に、
前記第４のストッパ層の不純物濃度が、
前記第２の拡散層の不純物濃度より薄いことを特徴とする半導体装置。
【請求項７】
ソース領域を共用する第１及び第２のトランジスタを含む半導体装置の製造方法であって、
前記ソース領域となる第１導電型の不純物を含む基板に、第２導電型の第１及び第２のオフセット層を形成する工程と、
第１導電型の不純物を導入することにより、前記第１及び第２のオフセット層との間に第１導電型の第１の拡散層を形成する工程と、
前記第１及び第２のトランジスタのゲート酸化膜を形成する工程と、
前記第１の拡散層が第１導電型の第２の拡散層を介して前記第１及び第２のオフセット層と接するように、第１の導電型の不純物を導入することにより前記第２の拡散層を形成する工程とを含み、
前記第２の拡散層の不純物濃度が、
前記基板の不純物濃度より濃いことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、更に、
前記第１の拡散層の不純物濃度が、
前記第２の拡散層の不純物濃度より薄いことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８において、更に、
前記第１のトランジスタのゲート絶縁膜と前記第１のオフセット層との間に第２導電型の第１のストッパ層を形成する工程と、
前記第１の拡散層と前記第１のストッパ層との境界に第１導電型の第２のストッパ層を形成する工程とを含み、
前記第１のストッパ層の不純物濃度が、
前記第１のオフセット層の不純物濃度より濃く、
前記第２のストッパ層の不純物濃度が、
前記第１の拡散層の不純物濃度より濃いことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１０において、更に、
前記第２のストッパ層の不純物濃度が、
前記第２の拡散層の不純物濃度より薄いことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７乃至１０のいずれかにおいて、
前記第２のトランジスタのゲート絶縁膜と前記第２のオフセット層との間に第２導電型の第３のストッパ層を形成する工程と、
前記第１の拡散層と前記第３のストッパ層との境界に第１導電型の第４のストッパ層を形成する工程とを含み、
前記第３のストッパ層の不純物濃度が、
前記第２のオフセット層の不純物濃度より濃く、
前記第４のストッパ層の不純物濃度が、
前記第１の拡散層の不純物濃度より濃いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、更に、
前記第４のストッパ層の不純物濃度が、
前記第２の拡散層の不純物濃度より薄いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、表示デバイスとして蛍光表示管（Vacuum Fluorescence Display：ＶＦＤ）が、家庭用電化製品や車載機器等に用いられる。この蛍光表示管は、ＣＲＴ（Cathode Ray Tube）と同様の電気光学効果によって表示動作を行う。ＣＲＴの表示動作には例えば１万ボルトの高電圧が必要とされるが、蛍光表示管の表示動作には例えば数十ボルトの電圧を必要とされる。
【０００３】
ところで、半導体装置の微細化が進み、チップ面積が縮小化し、より一層の低消費電力化の実現に寄与している。その反面、半導体装置の耐圧レベルが低下している。蛍光表示管の駆動装置を半導体装置により実現する場合、半導体装置の耐圧レベルとして例えば６０ボルトが必要となる。このような高耐圧の半導体装置では、トランジスタのサイズや配線間隔等を大きくする必要があり、チップ面積の縮小化を妨げてしまう。
【０００４】
特に蛍光表示管の駆動装置では、蛍光表示管の陽極側の電極の駆動回路が複数配列される。高耐圧の駆動用トランジスタのサイズの縮小化には限界があるため、蛍光表示管の駆動装置では、複数の駆動回路の配列長が長くなってしまい、各駆動回路を狭ピッチで配列できることが強く要求される。
【特許文献１】特開平６−４５６０２号公報
【特許文献２】特開２００１−１９６５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで蛍光表示管の駆動装置の駆動回路は、駆動用トランジスタを用いて構成できる。このような駆動回路を、蛍光表示管の陽極側の電極の配列方向に沿って配列する場合、駆動回路を構成する駆動用トランジスタのソース領域を、隣接する（駆動回路の）駆動用トランジスタのソース領域を共用して配列することが考えられる。この場合、ソース領域を共用するため、配列方向の長さを短くできる。
【０００６】
一方、特許文献１及び特許文献２に開示された半導体装置では、高耐圧を維持しながら個々の駆動用トランジスタを縮小させる技術が開示されている。従って、このような駆動用トランジスタを用いて単純にソース領域を共用させて複数配列したとしても、耐圧レベルを高くすることができない場合がある。
【０００７】
一般に、ソース領域を共用する場合、基板電位を安定化させる目的で、該基板電位を与えるバックゲート電極をソース領域内に設ける必要がある。そのため、高耐圧の駆動用トランジスタを単純に並べたとしても、バックゲート電極を介して、基板から十分に電荷を与えたり、引き抜いたりできないことがある。従って、電圧が高くなるとトランジスタとして機能できなくなり、いわゆる破壊電圧が低くなってしまう。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高耐圧のトランジスタが狭ピッチで配列される半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、
第１導電型の不純物を含む基板（６、１０）内に形成された第２導電型の第１のトランジスタと、
前記基板に形成され、そのソース領域が前記第１のトランジスタのソース領域（Ｓｃ）と共用される第２導電型の第２のトランジスタとを含み、
前記第１のトランジスタのゲート絶縁膜（７０ａ）の下層に、該第１のトランジスタのチャネル領域に隣接して第２導電型の第１のオフセット層（５０ａ）が形成され、
前記第２のトランジスタのゲート絶縁膜（７０ｂ）の下層に、該第２のトランジスタのチャネル領域に隣接して第２導電型の第２のオフセット層（５０ｂ）が形成され、
前記ソース領域（Ｓｃ）に、第１導電型の第１の拡散層（５４）と該第１の拡散層（５４）の上層の第１導電型の第２の拡散層（５２）とが形成され、
前記第２の拡散層（５２）が、
前記第１の拡散層（５４）を介して前記第１及び第２のオフセット層（５０ａ、５０ｂ）と接するように設けられ、
前記第１の拡散層（５４）の不純物濃度が、
前記基板の不純物濃度より濃い半導体装置に関係する。
【００１０】
本発明に係る半導体装置では、更に、
前記第１の拡散層（５４）の不純物濃度が、
前記第２の拡散層（５２）の不純物濃度より薄くてもよい。
【００１１】
本発明によれば、第１及び第２のトランジスタが共用するソース領域（Ｓｃ）に形成された第２の拡散層（５２）が、同様にソース領域（Ｓｃ）に形成される第１の拡散層（５４）を介して第１及び第２のオフセット層（５０ａ、５０ｂ）と接するように設けられる。従って、第１及び第２のオフセット層（５０ａ、５０ｂ）により、ＬＯＣＯＳ酸化膜（７０ａ、７０ｂ）の下層で、電界が集中することを妨げることができるようになる。これにより、いわゆる共通サブ構造を採用し、且つ耐圧（ドレイン耐圧）レベルを上げることができるようになる。即ち、高耐圧のトランジスタが狭ピッチで配列される半導体装置を提供できるようになる。
【００１２】
本発明に係る半導体装置では、更に、
前記第１のトランジスタのゲート絶縁膜（７０ａ）と前記第１のオフセット層（５０ａ）との間に形成された第２導電型の第１のストッパ層（６０ａ）と、
前記第１の拡散層（５４）と前記第１のストッパ層（６０ａ）との境界に形成された第１導電型の第２のストッパ層（５８ａ）とを含み、
前記第１のストッパ層（６０ａ）の不純物濃度が、
前記第１のオフセット層（５０ａ）の不純物濃度より濃く、
前記第２のストッパ層（５８ａ）の不純物濃度が、
前記第１の拡散層（５４）の不純物濃度より濃くてもよい。
【００１３】
本発明に係る半導体装置では、更に、
前記第２のストッパ層（５８ａ）の不純物濃度が、
前記第２の拡散層（５２）の不純物濃度より薄くてもよい。
【００１４】
本発明に係る半導体装置では、
前記第２のトランジスタのゲート絶縁膜（７０ｂ）と前記第２のオフセット層（５０ｂ）との間に形成された第２導電型の第３のストッパ層（６０ｂ）と、
前記第１の拡散層（５４）と前記第３のストッパ層（６０ｂ）との境界に形成された第１導電型の第４のストッパ層（５８ｂ）とを含み、
前記第３のストッパ層（６０ｂ）の不純物濃度が、
前記第２のオフセット層（５０ｂ）の不純物濃度より濃く、
前記第４のストッパ層（５８ｂ）の不純物濃度が、
前記第１の拡散層（５４）の不純物濃度より濃くてもよい。
【００１５】
本発明に係る半導体装置では、更に、
前記第４のストッパ層（５８ｂ）の不純物濃度が、
前記第２の拡散層（５２）の不純物濃度より薄くてもよい。
【００１６】
本発明によれば、第１又は第３のストッパ層（６０ａ、６０ｂ）を設けて、ＬＯＣＯＳ酸化膜（７０ａ、７０ｂ）の下層において第１及び第２のオフセット層（５０ａ、５０ｂ）より低抵抗な層とすることができる。これにより、ソース領域（Ｓｃ）に流れる電流を増やすことができ、いわゆる共通サブ構造を採用した高耐圧トランジスタの能力を上げることができるようになる。
【００１７】
そして、第１の拡散層（５４）と第１又は第３のストッパ層（６０ａ、６０ｂ）との境界に、第１又は第３のストッパ層（６０ａ、６０ｂ）と異なる導電型の第２又は第４のストッパ層（５８ａ、５８ｂ）を設けるようにしている。これにより、第１の拡散層（５４）と第１又は第３のストッパ層（６０ａ、６０ｂ）との接合により生じする空乏層の広がりを抑えることができるようになり、結果として第２の拡散層（５２）を介して、電荷の注入又は引き抜きの能力を下げることがなくなり、耐圧レベルの低下を抑えることができる。
【００１８】
また本発明は、
ソース領域を共用する第１及び第２のトランジスタを含む半導体装置の製造方法であって、
前記ソース領域となる第１導電型の不純物を含む基板（６、１０）内に、第２導電型の第１及び第２のオフセット層（５０ａ、５０ｂ）を形成する工程と、
第１導電型の不純物を導入することにより、前記第１及び第２のオフセット層（５０ａ、５０ｂ）との間に第１導電型の第１の拡散層（５４）を形成する工程と、
前記第１及び第２のトランジスタのゲート酸化膜（７０ａ、７０ｂ）を形成する工程と、
前記第１の拡散層（５４）が第１導電型の第２の拡散層（５２）を介して前記第１及び第２のオフセット層（５０ａ、５０ｂ）と接するように、第１の導電型の不純物を導入することにより前記第２の拡散層（５２）を形成する工程とを含み、
前記第２の拡散層（５２）の不純物濃度が、
前記基板（６、１０）の不純物濃度より濃い半導体装置の製造方法に関係する。
【００１９】
また本発明に係る半導体装置の製造方法では、更に、
前記第１の拡散層（５４）の不純物濃度が、
前記第２の拡散層（５２）の不純物濃度より薄くてもよい。
【００２０】
また本発明に係る半導体装置の製造方法では、更に、
前記第１のトランジスタのゲート絶縁膜（７０ａ）と前記第１のオフセット層（５０ａ）との間に第２導電型の第１のストッパ層（６０ａ）を形成する工程と、
前記第１の拡散層（５４）と前記第１のストッパ層（６０ａ）との境界に第１導電型の第２のストッパ層（５８ａ）を形成する工程とを含み、
前記第１のストッパ層（６０ａ）の不純物濃度が、
前記第１のオフセット層（５０ａ）の不純物濃度より濃く、
前記第２のストッパ層（５８ａ）の不純物濃度が、
前記第１の拡散層（５４）の不純物濃度より濃くてもよい。
【００２１】
また本発明に係る半導体装置の製造方法では、更に、
前記第２のストッパ層（５８ａ）の不純物濃度が、
前記第２の拡散層（５２）の不純物濃度より薄くてもよい。
【００２２】
また本発明に係る半導体装置の製造方法では、
前記第２のトランジスタのゲート絶縁膜（７０ｂ）と前記第２のオフセット層（５０ｂ）との間に第２導電型の第３のストッパ層（６０ｂ）を形成する工程と、
前記第１の拡散層（５４）と前記第３のストッパ層（６０ｂ）との境界に第１導電型の第４のストッパ層（５８ｂ）を形成する工程とを含み、
前記第３のストッパ層（６０ｂ）の不純物濃度が、
前記第２のオフセット層（５０ｂ）の不純物濃度より濃く、
前記第４のストッパ層（５８ｂ）の不純物濃度が、
前記第１の拡散層（５４）の不純物濃度より濃くてもよい。
【００２３】
また本発明に係る半導体装置の製造方法では、更に、
前記第４のストッパ層（５８ｂ）の不純物濃度が、
前記第２の拡散層（５２）の不純物濃度より薄くてもよい。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２５】
１．  半導体装置
本実施形態における半導体装置は、例えば蛍光表示管を駆動する駆動装置に適用される。この駆動装置では、蛍光表示管の陽極側の電極を駆動するための駆動回路が複数配列される。
【００２６】
図１に、本実施形態における半導体装置が適用される駆動装置の駆動回路の構成例の回路図を示す。
【００２７】
駆動回路は、１つの電極を駆動するために、Ｐ型（第１導電型）駆動用トランジスタ及びＮ型（第２導電型）駆動用トランジスタを含む。図１では、高電位側電源電圧が供給される高電位側電源線と、低電位側電源電圧が供給される低電位側電源線との間に、直列に接続されたＰ型駆動用トランジスタ及びＮ型駆動用トランジスタが挿入される。
【００２８】
Ｐ型駆動用トランジスタＰＴｒ１のドレインとＮ型駆動用トランジスタＮＴｒ１のドレインとが接続される。Ｐ型駆動用トランジスタＰＴｒ１のゲートには入力信号Ｉ１が供給され、Ｎ型駆動用トランジスタＮＴｒ１のゲートには入力信号Ｉ２が供給される。そして、入力信号Ｉ１、Ｉ２により、Ｐ型駆動用トランジスタＰＴｒ１及びＮ型駆動用トランジスタＮＴｒ１のドレイン電圧が定まり、該ドレイン電圧を出力信号ＤＯ１として蛍光表示管の１つの電極に供給する。
【００２９】
同様に、他の電極を駆動する駆動回路においても、Ｐ型駆動用トランジスタＰＴｒ２のドレインとＮ型駆動用トランジスタＮＴｒ２のドレインとが接続される。Ｐ型駆動用トランジスタＰＴｒ２のゲートには入力信号Ｉ１１が供給され、Ｎ型駆動用トランジスタＮＴｒ２のゲートには入力信号Ｉ２１が供給される。そして、入力信号Ｉ１１、Ｉ２１により、Ｐ型駆動用トランジスタＰＴｒ２及びＮ型駆動用トランジスタＮＴｒ２のドレイン電圧が定まり、該ドレイン電圧を出力信号ＤＯ２として蛍光表示管の１つの電極に供給する。
【００３０】
ところで、このような駆動用トランジスタを所定の方向に沿って複数配列する場合、いわゆる共通サブ構造を採用することができる。
【００３１】
図２（Ａ）、（Ｂ）に、共通サブ構造の説明図を示す。図２（Ａ）は、共通サブ構造を採用した場合の半導体装置の平面図を模式的に表したものである。図２（Ｂ）は、共通サブ構造を採用しない場合の半導体装置の平面図を模式的に表したものである。
【００３２】
図２（Ａ）に示すように、共通サブ構造では、２以上の同一導電型のトランジスタを配列する場合に、各トランジスタのソース領域が共用されると共に、該ソース領域に基板電位を安定させるためのバックゲート電極が設けられる。即ち、図２（Ａ）では、Ｐ型駆動用トランジスタＰＴｒ１（第１のトランジスタ）が、ドレイン領域Ｄ１、ゲート電極Ｇ１及びソース領域Ｓｃを含み、Ｐ型駆動用トランジスタＰＴｒ２（第２のトランジスタ）が、ドレイン領域Ｄ２、ゲート電極Ｇ２及びソース領域Ｓｃを含む。そして、ソース領域Ｓｃには、バックゲート電極ＢＧが形成される。図２（Ａ）において、第１のトランジスタをＮ型駆動用トランジスタＮＴｒ１とし、第２のトランジスタをＮ型駆動用トランジスタＮＴｒ２としても同様である。
【００３３】
これに対して、図２（Ｂ）では、各トランジスタのソース領域が別個に設けられると共に、各トランジスタにバックゲート電極が設けられる。従って、共通サブ構造を採用した場合に第１及び第２のトランジスタが所定の方向に配列される長さをＷ（図２（Ａ））、共通サブ構造を採用しない場合に第１及び第２のトランジスタが所定の方向に配列される長さＷ１（図２（Ｂ））とすると、ＷをＷ１より短くできるようになる。そのため、蛍光表示管の電極が配列される方向に複数の駆動回路を配列させる場合に、共通サブ構造を採用することが望ましい。
【００３４】
以下では、このような駆動回路に好適なトランジスタの構造を有する本実施形態における半導体装置について説明する。
【００３５】
図３に、本実施形態における半導体装置の構成例の平面図を示す。
【００３６】
図３では、Ｐ型（第１導電型）半導体基板に形成された２つのＮ型（第２導電型）金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳと略す）トランジスタ（第１及び第２のトランジスタ）を含む半導体装置の平面図を模式的に示し、配線層や絶縁層の図示を適宜省略している。
【００３７】
図４（Ａ）に、図３のＡ−Ａ´における断面図を模式的に示す。図４（Ｂ）に、図３のＢ−Ｂ´における断面図を模式的に示す。なお、図４（Ａ）、図４（Ｂ）では、図３に図示されないバックゲート電極用の高濃度不純物拡散層６２ａ、６２ｂ（不純物濃度Ｐ＋）も図示している。
【００３８】
本実施形態における半導体装置は、Ｐ型半導体基板６内に形成されたＰ型ウェル１０を含む。Ｐ型半導体基板６の不純物濃度（Ｐ−−−−）は、Ｐ型ウェル１０の不純物濃度（Ｐ−−−）より薄い。半導体基板６又はＰ型ウェル１０は、Ｐ型の不純物を含む基板ということができる。
【００３９】
Ｐ型ウェル１０内には、Ｎ型の２つの第１及び第２のトランジスタが形成される。即ち、第１及び第２のトランジスタは、Ｐ型の不純物を含む基板に形成される。
【００４０】
第１のトランジスタは、ドレイン領域Ｄ１、ゲート電極Ｇ１及びソース領域Ｓｃにより実現される。第２のトランジスタは、ドレイン領域Ｄ２、ゲート電極Ｇ２及びソース領域Ｓｃにより実現される。即ち、第１及び第２のトランジスタのソース領域は、共用されている。
【００４１】
ゲート電極Ｇ１は、導電性の電極材料４０ａにより形成される。ゲート電極Ｇ１は、ドレイン領域Ｄ１及びソース領域Ｓｃの間の領域がチャネル領域となるように、ゲート絶縁膜として機能するＬＯＣＯＳ（local oxidation of Silicon）酸化膜（絶縁膜）７０ａの上層に形成される。
【００４２】
ゲート電極Ｇ２は、導電性の電極材料４０ｂにより形成される。ゲート電極Ｇ２は、ドレイン領域Ｄ２及びソース領域Ｓｃの間の領域がチャネル領域となるように、ゲート絶縁膜として機能するＬＯＣＯＳ酸化膜７０ｂの上層に形成される。
【００４３】
ドレイン領域Ｄ１、Ｄ２は、Ｎ型の不純物拡散層（広義には拡散層）２０ａ、２０ｂからなる。ドレイン領域Ｄ１において、図４（Ａ）、図４（Ｂ）に示すように、不純物拡散層２０ａの上層には、ドレイン電極と電気的に接続されるＮ型の高濃度不純物拡散層３０ａが形成される。不純物拡散層２０ａの不純物濃度（Ｎ−−）は、高濃度不純物拡散層３０ａの不純物濃度（Ｎ＋）より薄い。更に、不純物拡散層２０ａ内には、素子分離用としても機能するＬＯＣＯＳ酸化膜７０ａの下層に、Ｎ型の不純物拡散層３２ａが形成されている。不純物拡散層３２ａの不純物濃度（Ｎ−）は、不純物拡散層２０ａの不純物濃度（Ｎ−−）より濃い。この高濃度不純物拡散層３０ａには、図３に示すように、コンタクト３４が形成される。ドレイン領域Ｄ２は、ドレイン領域Ｄ１と同様の構成であるため説明は省略する。
【００４４】
ソース領域Ｓｃには、ソース電極と電気的に接続するための領域（図４（Ａ））と、バックゲート電極と電気的に接続される領域（図４（Ｂ））とが設けられる。ソース領域Ｓｃには、Ｐ型ウェル１０内に、Ｎ型の不純物拡散層５０ａ、５０ｂとＰ型の不純物拡散層５４とが形成される。ソース領域Ｓｃには、コンタクト３４又はホール１３６を介して電位が与えられる。
【００４５】
更にソース領域Ｓｃには、ソース電極と電気的に接続されるＮ型の高濃度不純物拡散層３０ｃと、バックゲート電極と電気的に接続されるＰ型の高濃度不純物拡散層５２（第２の拡散層）とが形成される。高濃度不純物拡散層３０ｃは、不純物拡散層５０、５０ａ、５０ｂの上層に形成される。高濃度不純物拡散層３０ｃの不純物濃度（Ｎ＋）は、不純物拡散層５０、５０ａ、５０ｂの不純物濃度（Ｎ−−）より濃い。高濃度不純物拡散層５２は、不純物拡散層５４の上層に形成される。高濃度不純物拡散層５２の不純物濃度（Ｐ＋）は、不純物拡散層５４の不純物濃度（Ｐ−−）より濃い。
【００４６】
より具体的には、ＬＯＣＯＳ酸化膜７０ａ（第１のトランジスタのゲート絶縁膜）の下層に、該第１のトランジスタのチャネル領域に隣接してＮ型の不純物拡散層５０ａ（第１のオフセット層、又は第１のオフセット拡散層）が形成される。またＬＯＣＯＳ酸化膜７０ｂ（第２のトランジスタのゲート絶縁膜）の下層に、該第２のトランジスタのチャネル領域に隣接してＮ型の不純物拡散層５０ｂ（第２のオフセット層、又は第２のオフセット拡散層）が形成される。そして、高濃度不純物拡散層５２（第２の拡散層）が、不純物拡散層５４（第１の拡散層）を介して、不純物拡散層５０ａ、５０ｂ（第１及び第２のオフセット層）と接するように設けられる。ここで、不純物拡散層５４（第１の拡散層）の不純物濃度（Ｐ−−）が、半導体基板６又はＰ型ウェル１０の不純物濃度（Ｐ−−−−又はＰ−−−）より濃い。なお、不純物拡散層５４（第１の拡散層）の不純物濃度は、高濃度不純物拡散層５２（第２の拡散層）の不純物濃度より薄いことが望ましい。
【００４７】
このように、ＬＯＣＯＳ酸化膜７０ａ、７０ｂの下層に不純物拡散層５０ａ、５０ｂが形成される構成を第１の構成例とする。
【００４８】
更に、図４（Ｂ）に示すように、ＬＯＣＯＳ酸化膜７０ａ（第１のトランジスタのゲート絶縁膜と不純物拡散層５０ａ（第１のオフセット層）との間に形成されたＮ型の拡散層６０ａ（第１のストッパ層、又は第１のストッパ拡散層）と、不純物拡散層５４（第１の拡散層）と拡散層６０ａ（第１のストッパ層）との境界に形成されたＰ型の拡散層５８ａ（第２のストッパ層、又は第２のストッパ拡散層）とを有することが望ましい。ここで、拡散層６０ａ（第１のストッパ層）の不純物濃度（Ｎ−）が、不純物拡散層５０ａ（第１のオフセット層）の不純物濃度（Ｎ−−）より濃い。また拡散層５８ａ（第２のストッパ層）の不純物濃度（Ｐ−）が、不純物拡散層５４（第１の拡散層）の不純物濃度（Ｐ−−）より濃い。更にまた、拡散層５８ａ（第２のストッパ層）の不純物濃度（Ｐ−）が、高濃度不純物拡散層５２（第２の拡散層）の不純物濃度（Ｐ＋）より薄いことが望ましい。
【００４９】
また図４（Ｂ）に示すように、ＬＯＣＯＳ酸化膜７０ｂ（第２のトランジスタのゲート絶縁膜と不純物拡散層５０ｂ（第２のオフセット層）との間に形成されたＮ型の拡散層６０ｂ（第３のストッパ層、又は第３のストッパ拡散層）と、不純物拡散層５４（第１の拡散層）と拡散層６０ｂ（第３のストッパ層）との境界に形成されたＰ型の拡散層５８ｂ（第４のストッパ層）とを有することが望ましい。ここで、拡散層６０ｂ（第３のストッパ層）の不純物濃度（Ｎ−）が、不純物拡散層５０ｂ（第２のオフセット層）の不純物濃度（Ｎ−−）より濃い。また拡散層５８ｂ（第４のストッパ層、又は第４のストッパ拡散層）の不純物濃度（Ｐ−）が、不純物拡散層５４（第１の拡散層）の不純物濃度（Ｐ−−）より濃い。更にまた、拡散層５８ｂ（第４のストッパ層）の不純物濃度（Ｐ−）が、高濃度不純物拡散層５２（第２の拡散層）の不純物濃度（Ｐ＋）より薄いことが望ましい。
【００５０】
このように、第１のストッパ層としての拡散層６０ａ、６０ｂと第２のストッパ層としての拡散層５８ａ、５８ｂが形成される構成を第２の構成例とする。
【００５１】
図５に、第１の構成例におけるＮ型ＭＯＳトランジスタと第２の構成例におけるＮ型ＭＯＳトランジスタとの能力の測定結果の一例を示す。
【００５２】
図５では、環境温度Ｔａが８５度において、ＭＯＳトランジスタの能力としてゲート電圧の振幅に対するドレイン電流の変化を示している。同じゲート電圧に対してドレイン電流が大きい程、Ｎ型ＭＯＳトランジスタの能力が大きい。これは、不純物拡散層５０ｂより、半導体基板６の表面に設けられた拡散層６０ａ、６０ｂの方が抵抗成分が低いため、ドレイン電流が流れやすくなるからである。
【００５３】
このように、第１の構成例に比べて第２の構成例の方が多くのドレイン電流を流すことができるので、ＭＯＳトランジスタの能力を高めることができる。即ち、Ｌレベルの出力信号を高速に出力できる。
【００５４】
なお、環境温度Ｔａが−４０度、２５度のときも同様の傾向を示すため、図示を省略する。
【００５５】
以下、比較例との対比において、上述の構造を有する本実施形態の半導体装置の効果について説明する。
【００５６】
図６（Ａ）、図６（Ｂ）に、本実施形態の比較例として、Ｐ型半導体基板に形成された２つのＮ型ＭＯＳトランジスタを含む半導体装置の断面図を模式的に示す。
【００５７】
図６（Ａ）は、図４（Ａ）と同様に、ソース領域Ｓｃのうちソース電極と電気的に接続するための領域の断面図を表している。図６（Ａ）の構造と図４（Ａ）の構造とは同一であるため、符号及び説明を省略し、各不純物拡散層の不純物濃度のみを示している。
【００５８】
図６（Ｂ）は、図４（Ｂ）と同様に、ソース領域Ｓｃのうちバックゲート電極と電気的に接続される領域の断面図を表している。図６（Ｂ）に示す比較例における断面図が、図４（Ｂ）に示す本実施形態の断面図と異なる点は、バックゲート電極用の高濃度不純物拡散層５２の下層がＰ型ウェル１０になっている点と、拡散層５８ａ、５８ｂ（第１及び第２のストッパ層）が形成されていない点である。
【００５９】
図７に、図６（Ｂ）の高濃度不純物拡散層５２の近傍を拡大した断面図を示す。
【００６０】
高濃度不純物拡散層５２は、バックゲート電極と電気的に接続される。そして、基板電位を安定化させるため、高濃度不純物拡散層５２を介して十分に正の電荷を抜く（負の電荷を供給する）能力が必要とされる。
【００６１】
図７において、不純物拡散層５０は、ＬＯＣＯＳ拡散層の下層に設けられる。こうすることで、ＬＯＣＯＳ酸化膜７０ａ、７０ｂの下層に反転層が形成されてしまうことを回避して、素子分離機能を果たし、耐圧を上げることができる。
【００６２】
更に、ＬＯＣＯＳ酸化膜７０ａ、７０ｂと不純物拡散層５０ａ、５０ｂとの間に、ストッパ層として拡散層６０ａ、６０ｂが設けられる。この場合、拡散層６０ａ、６０ｂが、ＬＯＣＯＳ酸化膜７０ａ、７０ｂの下層に反転層が形成されてしまうことを回避させる。そして、不純物拡散層５０ａ、５０ｂが、オフセット層として、ＬＯＣＯＳ酸化膜７０ａ、７０ｂの下層に形成される拡散層６０ａ、６０ｂの境界で電界が集中することを妨げる。これにより、結果として耐圧を上げることができるようになる。
【００６３】
ここで、ドレイン電極とソース電極との間の電圧が高くなった場合を考える。この場合、Ｐ型ウェル１０と不純物拡散層５０ａ、５０ｂとの間のＰＮ接合によって形成される空乏層８０、８２が広がっていく。そうすると、空乏層８０、８２の間隔ＢＷが狭くなり、高濃度不純物拡散層５２を介して十分に正の電荷を抜くことができなくなる。そして、空乏層８０、８２は、不純物拡散層５０ａ、５０ｂより濃度の薄いＰ型ウェル１０の方に広がっていくからである。そのため、Ｐ型ウェル１０内に電荷が蓄積されるようになり、低い電圧でもトランジスタが破壊されやすくなる。
【００６４】
図８に、本実施形態と比較例におけるトランジスタ特性の測定結果の一例を示す。
【００６５】
図８では、環境温度Ｔａが２５度の場合に、ドレイン電極とソース電極との電圧を変化させたときのドレイン電流を測定した結果を示している。このように本実施形態（第２の構成例）では、所定の高電圧の範囲まで破壊しないのに対し、比較例では破壊電圧ＶＢＲに達するとドレイン電流が大きく流れトランジスタが破壊されてしまう。
【００６６】
このように本実施形態によれば、耐圧を上げることができる。そのため本実施形態における半導体装置では、高濃度不純物拡散層５２の下層に、不純物拡散層５４が設けられている（図４（Ｂ））。そして、不純物拡散層５４の不純物濃度を、Ｐ型ウェル１０の不純物濃度（Ｐ−−−）より濃くする。こうすることで、不純物拡散層５０ａ、５０ｂとＰ型ウェル１０とのＰＮ接合による空乏層８０、８２の広がりを抑えることができ、間隔ＢＷが狭小化を妨げることができるようになる。
【００６７】
図９に、本実施形態の高濃度不純物拡散層５２の下層に不純物拡散層５４を設けた場合のトランジスタ特性の測定結果の一例を示す。即ち、本実施形態の第１の構成例におけるトランジスタ特性の測定結果の一例を示している。
【００６８】
図９では、環境温度Ｔａが−４０度、２５度、８５度のときのドレイン電流を示している。このように、図８の破壊電圧ＶＢＲを超えた電圧であっても、トランジスタが破壊されないことを示している。
【００６９】
更にＬＯＣＯＳ酸化膜７０ａ、７０ｂの下層に拡散層６０ａ、６０ｂ、不純物拡散層５０ａ、５０ｂが形成されている場合に、本実施形態における半導体装置では、不純物拡散層５４が、拡散層５８ａ、５８ｂを介して拡散層６０ａ、６０ｂと接するように設けてもよい。これにより、不純物拡散層５４と拡散層６０ａ、６０ｂとのＰＮ接合により形成される空乏層８０、８２の広がりも抑えることができるようになる。
【００７０】
図１０に、本実施形態において拡散層５８ａ、５８ｂを介して拡散層６０ａ、６０ｂと接するように不純物拡散層５４を設けた場合のトランジスタ特性の測定結果の一例を示す。即ち、本実施形態の第２の構成例におけるトランジスタ特性の測定結果の一例を示している。
【００７１】
図１０では、環境温度Ｔａが−４０度、２５度、８５度のときのドレイン電流を示している。図１０においても、図９と同様に、図８の破壊電圧ＶＢＲを超えた電圧であっても、トランジスタが破壊されないことを示している。
【００７２】
なお図３〜図１０では、Ｐ型半導体基板６内に形成されたＰ型ウェル１０にトランジスタを形成するものとして説明したが、これに限定されるものではなく、Ｐ型半導体基板６に該トランジスタを直接形成した場合も同様である。この場合も、Ｐ型半導体基板６をＰ型の不純物を含む基板ということができ、該トランジスタがＰ型の不純物を含む基板に形成されるということができる。
【００７３】
図３〜図１０では、Ｐ型（第１導電型）半導体基板に形成されたＮ型（第２導電型）の第１及び第２のトランジスタを含む半導体装置について説明したが、Ｐ型半導体基板に形成されたＰ型の第１及び第２のトランジスタを含む半導体装置も同様である。
【００７４】
図１１に、本実施形態における半導体装置の他の構成例の平面図を示す。
【００７５】
図１１では、図３と同様に、Ｐ型半導体基板に形成された２つのＰ型（第１導電型）ＭＯＳトランジスタ（第１及び第２のトランジスタ）を含む半導体装置の平面図を模式的に示し、配線層や絶縁層の図示を適宜省略している。
【００７６】
図１２（Ａ）に、図１１のＣ−Ｃ´における断面図を模式的に示す。図１２（Ｂ）に、図１１のＤ−Ｄ´における断面図を模式的に示す。なお、図１２（Ａ）、図１２（Ｂ）では、図１１に図示されないバックゲート電極用の高濃度不純物拡散層１６２ａ、１６２ｂ（不純物濃度Ｎ＋）も図示している。
【００７７】
この半導体装置は、Ｐ型半導体基板１０６内に形成されたＮ型ウェル１００を含む。Ｎ型ウェル１００内には、Ｐ型の２つの第１及び第２のトランジスタが形成される。第１のトランジスタは、ドレイン領域Ｄ１１、ゲート電極Ｇ１１及びソース領域Ｓｃ１により実現される。第２のトランジスタは、ドレイン領域Ｄ２１、ゲート電極Ｇ２１及びソース領域Ｓｃ１により実現される。即ち、第１及び第２のトランジスタのソース領域は、共用されている。
【００７８】
ゲート電極Ｇ１１は、導電性の電極材料１４０ａにより形成される。ゲート電極Ｇ１１は、ドレイン領域Ｄ１１及びソース領域Ｓｃ１の間の領域がチャネル領域となるように、ゲート絶縁膜として機能するＬＯＣＯＳ酸化膜１７０ａの上層に形成される。
【００７９】
ゲート電極Ｇ２１は、導電性の電極材料１４０ｂにより形成される。ゲート電極Ｇ２１は、ドレイン領域Ｄ２１及びソース領域Ｓｃ１の間の領域がチャネル領域となるように、ゲート絶縁膜として機能するＬＯＣＯＳ酸化膜１７０ｂの上層に形成される。
【００８０】
ドレイン領域Ｄ１１、Ｄ２１は、Ｐ型の不純物拡散層１２０ａ、１２０ｂからなる。ドレイン領域Ｄ１１において、図１２（Ａ）、図１２（Ｂ）に示すように、不純物拡散層１２０ａの上層には、ドレイン電極と電気的に接続されるＰ型の高濃度不純物拡散層１３０ａが形成される。不純物拡散層１２０ａの不純物濃度（Ｐ−−）は、高濃度不純物拡散層１３０ａの不純物濃度（Ｐ＋）より薄い。更に、不純物拡散層１２０ａ内には、素子分離用としても機能するＬＯＣＯＳ酸化膜１７０ａの下層に、Ｐ型の不純物拡散層１３２ａが形成されている。不純物拡散層１３２ａの不純物濃度（Ｐ−）は、不純物拡散層１２０ａの不純物濃度（Ｐ−−）より濃い。この高濃度不純物拡散層１３０ａには、図１１に示すように、コンタクト１３４が形成される。ドレイン領域Ｄ２１は、ドレイン領域Ｄ１１と同様の構成であるため説明は省略する。
【００８１】
ソース領域Ｓｃ１には、ソース電極と電気的に接続するための領域（図１２（Ａ））と、バックゲート電極と電気的に接続される領域（図１２（Ｂ））とが設けられる。ソース領域Ｓｃ１には、Ｎ型ウェル１００内に、Ｐ型の不純物拡散層１５０ａ、１５０ｂとＮ型の不純物拡散層１５４とが形成される。ソース領域Ｓｃ１には、コンタクト３４又はホール１３６を介して電位が与えられる。
【００８２】
更にソース領域Ｓｃ１には、ソース電極と電気的に接続されるＰ型の高濃度不純物拡散層１３０ｃと、バックゲート電極と電気的に接続されるＮ型の高濃度不純物拡散層１５２（第２の拡散層）とが形成される。高濃度不純物拡散層１３０ｃは、不純物拡散層１５０、１５０ａ、１５０ｂの上層に形成される。高濃度不純物拡散層１３０ｃの不純物濃度（Ｐ＋）は、不純物拡散層１５０、１５０ａ、１５０ｂの不純物濃度（Ｐ−−）より濃い。高濃度不純物拡散層１５２は、不純物拡散層１５４の上層に形成される。高濃度不純物拡散層１５２の不純物濃度（Ｎ＋）は、不純物拡散層１５４の不純物濃度（Ｎ−−）より濃い。
【００８３】
より具体的には、ＬＯＣＯＳ酸化膜１７０ａ（第１のトランジスタのゲート絶縁膜）の下層に、該第１のトランジスタのチャネル領域に隣接してＰ型の不純物拡散層１５０ａ（第１のオフセット層）が形成される。またＬＯＣＯＳ酸化膜１７０ｂ（第２のトランジスタのゲート絶縁膜）の下層に、該第２のトランジスタのチャネル領域に隣接してＰ型の不純物拡散層１５０ｂ（第２のオフセット層）が形成される。そして、高濃度不純物拡散層１５２（第２の拡散層）が、不純物拡散層１５４（第１の拡散層）を介して、不純物拡散層１５０ａ、１５０ｂ（第１及び第２のオフセット層）と接するように設けられる。ここで、不純物拡散層１５４（第１の拡散層）の不純物濃度（Ｎ−−）が、Ｎ型ウェル１００（不純物領域）の不純物濃度（Ｎ−−−）より濃い。なお、不純物拡散層１５４（第１の拡散層）の不純物濃度は、高濃度不純物拡散層１５２（第２の拡散層）の不純物濃度より薄いことが望ましい。
【００８４】
このように、ＬＯＣＯＳ酸化膜１７０ａ、１７０ｂの下層に不純物拡散層１５０ａ、１５０ｂが形成される構成を第３の構成例とする。
【００８５】
更に、図１２（Ｂ）に示すように、更に、ＬＯＣＯＳ酸化膜１７０ａ（第１のトランジスタのゲート絶縁膜と不純物拡散層１５０ａ（第１のオフセット層）との間に形成されたＰ型の拡散層１６０ａ（第１のストッパ層）と、不純物拡散層１５４（第１の拡散層）と拡散層１６０ａ（第１のストッパ層）との境界に形成されたＮ型の拡散層１５８ａ（第２のストッパ層）とを有することが望ましい。ここで、拡散層１６０ａ（第１のストッパ層）の不純物濃度（Ｐ−）が、不純物拡散層１５０ａ（第１のオフセット層）の不純物濃度（Ｐ−−）より濃い。また拡散層１５８ａ（第２のストッパ層）の不純物濃度（Ｎ−）が、不純物拡散層１５４（第１の拡散層）の不純物濃度（Ｎ−−）より濃い。更にまた、拡散層１５８ａ（第２のストッパ層）の不純物濃度（Ｎ−）が、高濃度不純物拡散層１５２（第２の拡散層）の不純物濃度（Ｎ＋）より薄いことが望ましい。
【００８６】
また図１２（Ｂ）に示すように、ＬＯＣＯＳ酸化膜１７０ｂ（第２のトランジスタのゲート絶縁膜と不純物拡散層１５０ｂ（第２のオフセット層）との間に形成されたＰ型の拡散層１６０ｂ（第３のストッパ層）と、不純物拡散層１５４（第１の拡散層）と拡散層１６０ｂ（第３のストッパ層）との境界に形成されたＮ型の拡散層１５８ｂ（第４のストッパ層）とを有することが望ましい。ここで、拡散層１６０ｂ（第３のストッパ層）の不純物濃度（Ｐ−）が、不純物拡散層１５０ｂ（第２のオフセット層）の不純物濃度（Ｐ−−）より濃い。また拡散層１５８ｂ（第４のストッパ層）の不純物濃度（Ｎ−）が、不純物拡散層１５４（第１の拡散層）の不純物濃度（Ｎ−−）より濃い。更にまた、拡散層１５８ｂ（第４のストッパ層）の不純物濃度（Ｎ−）が、高濃度不純物拡散層１５２（第２の拡散層）の不純物濃度（Ｎ＋）より薄いことが望ましい。
【００８７】
このように、第１のストッパ層としての拡散層１６０ａ、１６０ｂと第２のストッパ層としての拡散層１５８ａ、１５８ｂが形成される構成を第４の構成例とする。
【００８８】
図１３に、第３の構成例におけるＰ型ＭＯＳトランジスタと第４の構成例におけるＰ型ＭＯＳトランジスタとの能力の測定結果の一例を示す。
【００８９】
図１３では、環境温度Ｔａが８５度において、ＭＯＳトランジスタの能力としてゲート電圧の絶対値に対するドレイン電流の変化を示している。同じゲート電圧の絶対値に対してドレイン電流が大きい程、Ｎ型ＭＯＳトランジスタの能力が大きい。これは、不純物拡散層１５０ｂより、半導体基板１０６の表面に設けられた拡散層１６０ａ、１６０ｂの方が抵抗成分が低いため、ドレイン電流が流れやすくなるからである。
【００９０】
このように、第３の構成例に比べて第４の構成例の方が多くのドレイン電流を流すことができるので、ＭＯＳトランジスタの能力を高めることができる。即ち、Ｈレベルの出力信号を高速に出力できる。
【００９１】
なお、環境温度Ｔａが−４０度、２５度のときも同様の傾向を示すため、図示を省略する。
【００９２】
以下、Ｎ型ＭＯＳトランジスタと同様に、比較例との対比において、図１１、図１２（Ａ）、図１２（Ｂ）の構造を有する半導体装置の効果について説明する。
【００９３】
図１４（Ａ）、図１４（Ｂ）に、比較例として、Ｐ型半導体基板に形成された２つのＰ型ＭＯＳトランジスタを含む半導体装置の断面図を模式的に示す。
【００９４】
図１４（Ａ）は、図１２（Ａ）と同様に、ソース領域Ｓｃ１のうちソース電極と電気的に接続するための領域の断面図を表している。図１４（Ａ）の構造と図１２（Ａ）の構造とは同一であるため、符号及び説明を省略し、各不純物拡散層の不純物濃度のみを示している。
【００９５】
図１４（Ｂ）は、図１２（Ｂ）と同様に、ソース領域Ｓｃ１のうちバックゲート電極と電気的に接続される領域の断面図を表している。図１４（Ｂ）に示す比較例における断面図が、図１２（Ｂ）に示す本実施形態の断面図と異なる点は、バックゲート電極用の高濃度不純物拡散層１５２の下層がＮ型ウェル１００になっている点と、拡散層１５８ａ、１５８ｂ（第１及び第２のストッパ層）が形成されていない点である。
【００９６】
図１５に、図１２（Ｂ）の高濃度不純物拡散層１５２の近傍を拡大した断面図を示す。
【００９７】
高濃度不純物拡散層１５２は、バックゲート電極と電気的に接続される。そして、基板電位を安定化させるため、高濃度不純物拡散層１５２を介して十分に負の電荷を抜く（正の電荷を供給する）能力が必要とされる。
【００９８】
図１５において、不純物拡散層１５０ａ、１５０ｂは、ＬＯＣＯＳ拡散層の下層に設けられる。こうすることで、ＬＯＣＯＳ拡散層１７０ａ、１７０ｂの下層に反転層が形成されてしまうことを回避して、素子分離機能を果たし、耐圧を上げることができる。
【００９９】
更に、ＬＯＣＯＳ酸化膜１７０ａ、１７０ｂと不純物拡散層１５０との間に、ストッパ層として拡散層１６０ａ、１６０ｂが設けられる。この場合、拡散層１６０ａ、１６０ｂが、ＬＯＣＯＳ拡散層１７０ａ、１７０ｂの下層に反転層が形成されてしまうことを回避させる。そして、不純物拡散層１５０ａ、１５０ｂが、オフセット層として、ＬＯＣＯＳ酸化膜１７０ａ、１７０ｂの下層に形成される拡散層１６０ａ、１６０ｂの境界で電界が集中することを妨げる。これにより、結果として耐圧を上げることができるようになる。
【０１００】
ここで、ドレイン電極とソース電極との間の電圧が高くなった場合を考える。この場合、Ｎ型ウェル１００と不純物拡散層１５０ａ、１５０ｂとの間のＰＮ接合によって形成される空乏層１８０、１８２が広がっていく。そうすると、空乏層１８０、１８２の間隔ＢＷ１が狭くなり、高濃度不純物拡散層１５２を介して十分に負の電荷を抜くことができなくなる。そして、空乏層１８０、１８２は、不純物拡散層１５０ａ、１５０ｂより濃度の薄いＮ型ウェル１００の方に広がっていくからである。そのため、Ｎ型ウェル１００内に電荷が蓄積されるようになり、低い電圧でもトランジスタが破壊されやすくなる。
【０１０１】
以上のように、上述の実施形態（第３又は第４の構成例）によれば、高耐圧のトランジスタが狭ピッチで配列される半導体装置を提供できるようになる。
【０１０２】
なお、上述の実施形態では、Ｐ型半導体基板６にＰ型又はＮ型のＭＯＳトランジスタを形成する場合について説明したが、Ｎ型半導体基板にＰ型又はＮ型のＭＯＳトランジスタを形成する場合も同様である。
【０１０３】
２．  半導体装置の製造方法
次に、図１６〜図２８を参照しながら、本実施形態における半導体装置の製造方法について説明する。以下では、Ｐ型半導体基板に２つのＮ型ＭＯＳトランジスタ及び２つのＰ型ＭＯＳトランジスタを形成する場合について説明するが、Ｎ型半導体基板に２つのＮ型ＭＯＳトランジスタ及び２つのＰ型ＭＯＳトランジスタを形成する場合も同様である。
【０１０４】
図３、図４（Ｂ）に示すように、ソース領域を共用する第１及び第２のトランジスタを含む半導体装置の製造する場合、まずソース領域となるＰ型の不純物領域に、Ｎ型の不純物拡散層５０ａ、５０ｂ（第１及び第２のオフセット層）を形成する。次に、Ｐ型の不純物を導入することにより、Ｐ型の不純物拡散層５０（第１及び第２のオフセット層）との間にＰ型の不純物拡散層５４（第１の拡散層）を形成する。その後、第１及び第２のトランジスタのゲート領域となる領域に、ＬＯＣＯＳ酸化膜７０ａ、７０ｂ（ゲート酸化膜）を形成する。そして、不純物拡散層５４（第１の拡散層）がＰ型の高濃度不純物拡散層５２（第２の拡散層）を介して不純物拡散層５０ａ、５０ｂ（第１及び第２のオフセット層）と接するように、Ｐ型の不純物を導入することにより高濃度不純物拡散層５２を形成する。
【０１０５】
更に、ＬＯＣＯＳ酸化膜７０ａ（第１のトランジスタのゲート絶縁膜）と不純物拡散層５０ａ（第１のオフセット層）との間にＮ型の拡散層６０ａ（第１のストッパ層）を形成する工程と、不純物拡散層５４（第１の拡散層）と拡散層６０ａ（第１のストッパ層）との境界にＰ型の拡散層５８ａ（第２のストッパ層）を形成する工程とを含むことが望ましい。
【０１０６】
或いは、更に、ＬＯＣＯＳ酸化膜７０ｂ（第２のトランジスタのゲート絶縁膜）と不純物拡散層５０ｂ（第２のオフセット層）との間にＮ型の拡散層６０ｂ（第３のストッパ層）を形成する工程と、不純物拡散層５４（第１の拡散層）と拡散層６０ｂ（第３のストッパ層）との境界にＰ型の拡散層５８ｂ（第４のストッパ層）を形成する工程とを含むことが望ましい。
【０１０７】
以下、本実施形態の製造方法の一例について、より詳細に説明する。
【０１０８】
まず、Ｐ型半導体（シリコン）基板２００を熱酸化することにより、基板２００の表面に酸化シリコン層２０２を形成する（図１６参照）。
【０１０９】
次に、酸化シリコン層２０２の上層に、例えば窒化シリコン層を表面処理膜（耐酸化層）２０４として形成した後に、該表面処理膜２０４の上層にレジスト層２０６を形成する。そして、マスク２０８の上方から露光する（図１７参照）。
【０１１０】
そして、レジストエッチングによりレジスト及び表面処理膜を除去し、Ｎ型ウェルを形成する領域に対応する位置が開口するようにパターニングする。そして、レジスト層２０６及び表面処理膜２０４をマスクとして、半導体基板２００の表面から例えばリンイオンを注入し、Ｎ型の不純物層であるＮ型ウェル２１０を形成する（図１８参照）。
【０１１１】
続いて、熱酸化処理を行うことによって、Ｎ型ウェル２１０の上層の酸化シリコン層の膜厚を厚くする処理を行う（図１９の２０５参照）。
【０１１２】
次に、レジスト層２０６及び表面処理膜２０４を除去して、Ｐ型ウェルを形成する領域に、半導体基板２００の表面から例えばボロンイオンを注入し、Ｐ型の不純物層であるＰ型ウェル２２０を形成する（図２０参照）。
【０１１３】
その後、硫酸剥離処理で、半導体基板２００の表面を平坦にした後に、熱処理を行って、Ｎ型ウェル２１０及びＰ型ウェル２２０の深さを深くする（図２１参照）。
【０１１４】
そして、酸化シリコン層２０２の上層にレジスト２３０層を形成して、Ｎ型の不純物拡散層を形成する領域をパターンニング後、該レジスト層２３０をマスクとして、例えばリンイオンを注入する（図２２参照）。
【０１１５】
続いて、硫酸剥離処理によってレジスト層２３０を除去し、半導体基板２００の表面をアニール後、不純物拡散層の深さを深くする（図２３参照）。この不純物拡散層が、図４（Ｂ）の拡散層２０ａ、５０ａ、５０ｂ、２０ｂ、図１２（Ｂ）の拡散層１５４となり、その不純物濃度は、Ｎ−−である。
【０１１６】
次に半導体基板２００の表面にフィールド処理膜２３２、レジスト層を形成し、フィールド領域のパターニング後、Ｎ型のストッパ層としての拡散層を形成する領域が開口するようにレジスト層２３４でパターニングする。その後、例えばリンイオンを注入し、第１及び第２のストッパ層である拡散層を形成する（図２４参照）。この拡散層が、図４（Ｂ）の拡散層３２ａ、６０ａ、６０ｂ、３２ｂ、図１２（Ｂ）の拡散層１５８ｂとなり、その不純物濃度は、Ｎ−である。
【０１１７】
次に、硫酸剥離処理によってレジスト層２３４を除去した後、Ｐ型の不純物拡散層を形成する領域が開口するようにレジスト層２３６でパターニングする。その後、例えばボロンイオンを注入し、Ｐ型の不純物拡散層を形成する（図２５参照）。この不純物拡散層が、図４（Ｂ）の不純物拡散層５４、図１２（Ｂ）の拡散層１２０ａ、１２０ｂ、１５０ａ、１５０ｂとなり、その不純物濃度はＰ−−である。
【０１１８】
次に、硫酸剥離処理によってレジスト層２３６を除去した後、Ｐ型の拡散層を形成する領域が開口するようにレジスト層２３８でパターニングする。その後、例えばボロンイオンを注入し、Ｐ型の拡散層を形成する（図２６参照）。この拡散層が、図４（Ｂ）の拡散層５８ａ、５８ｂ、図１２（Ｂ）の拡散層１３２ａ、１３２ｂとなり、その不純物濃度はＰ−である。
【０１１９】
その後、硫酸剥離処理によってレジスト層２３８を除去してフィールド酸化後、多結晶シリコンからなるゲート電極２４０を形成する。そして、このゲート電極２４０の表面に、タングステン２４２からなる保護膜を形成する。そして、Ｎ型の高濃度不純物拡散層を形成する領域が開口するようにレジスト層２４４でパターニングする。その後、例えばリンイオンを注入し、Ｎ型の高濃度不純物拡散層を形成する（図２７参照）。この高濃度不純物拡散層が、図４（Ｂ）の高濃度不純物拡散層３０ａ、３０ｂ、図１２（Ｂ）の高濃度不純物拡散層１５２（１６２ａ、１６２ｂ）となり、その不純物濃度はＮ＋である。
【０１２０】
そして、レジスト層２４４を除去して、Ｎ型の高濃度不純物拡散層を形成する領域が開口するようにレジスト層２４６でパターニングする。その後、例えばフッ化ボロンイオン（ＢＦ２＋）を注入し、Ｐ型の高濃度不純物拡散層を形成する（図２８参照）。この高濃度不純物拡散層が、図４（Ｂ）の高濃度不純物拡散層５２（６２ａ、６２ｂ）、図１２（Ｂ）の高濃度不純物拡散層１３０ａ、１３０ｂとなり、その不純物濃度はＰ＋である。
【０１２１】
その後、レジスト層２４６を除去して、高濃度不純物拡散層及びゲート電極と電気的に接続される配線層が形成される。この配線層を形成する工程は、公知であるため説明を省略する。こうしてＰ型ウェル２２０に形成される２つのトランジスタは、図４（Ｂ）に示す２つのトランジスタと同様の構造を有する。また、Ｎ型ウェル２１０に形成される２つのトランジスタは図１２（Ｂ）に示す２つのトランジスタと同様の構造を有する。
【０１２２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の蛍光表示管の駆動に適用されるものに限らず、液晶表示パネル、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。また例えば、本発明は、表示装置の駆動用トランジスタを含む半導体装置に適用されるものに限らず、レベルシフタを構成するトランジスタ等その他の高耐圧トランジスタを含む半導体装置に適用可能である。
【０１２３】
また、上述の実施の形態では、第１導電型がＰ型、第２の導電型がＮ型の例を説明したが、この逆の導電型であってもよい。更に、半導体装置の層構造あるいは平面構造はデバイスの設計によって上記実施の形態と異なる構造を取り得ることは言うまでもない。
【０１２４】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１２５】
【図１】本実施形態における半導体装置が適用される駆動装置の駆動回路の構成例の回路図。
【図２】図２（Ａ）、（Ｂ）は共通サブ構造の説明図。
【図３】本実施形態における半導体装置の構成例の平面図。
【図４】図４（Ａ）は図３のＡ−Ａ´における断面図を模式的に示す図。図４（Ｂ）は図３のＢ−Ｂ´における断面図を模式的に示す図。
【図５】第１の構成例におけるＮ型ＭＯＳトランジスタと第２の構成例におけるＮ型ＭＯＳトランジスタとの能力の測定結果の一例を示す図。
【図６】図６（Ａ）、図６（Ｂ）は比較例における２つのＮ型ＭＯＳトランジスタを含む半導体装置の断面図を模式的に示す図。
【図７】図６（Ｂ）の高濃度不純物拡散層の近傍を拡大した断面図。
【図８】本実施形態と比較例におけるトランジスタ特性の測定結果の一例を示す図。
【図９】本実施形態の第１の構成例におけるトランジスタ特性の測定結果の一例を示す図。
【図１０】本実施形態の第２の構成例におけるトランジスタ特性の測定結果の一例を示す図。
【図１１】本実施形態における半導体装置の他の構成例の平面図。
【図１２】図１２（Ａ）は図１１のＣ−Ｃ´における断面図を模式的に示す図。図１２（Ｂ）は図１１のＤ−Ｄ´における断面図を模式的に示す図。
【図１３】第３の構成例におけるＰ型ＭＯＳトランジスタと第４の構成例におけるＰ型ＭＯＳトランジスタとの能力の測定結果の一例を示す図。
【図１４】図１４（Ａ）、図１４（Ｂ）は、比較例における２つのＰ型ＭＯＳトランジスタを含む半導体装置の断面図を模式的に示す図。
【図１５】図１２（Ｂ）の高濃度不純物拡散層の近傍を拡大した断面図
【図１６】本実施形態における半導体装置の製造法の一工程の説明図。
【図１７】本実施形態における半導体装置の製造法の一工程の説明図。
【図１８】本実施形態における半導体装置の製造法の一工程の説明図。
【図１９】本実施形態における半導体装置の製造法の一工程の説明図。
【図２０】本実施形態における半導体装置の製造法の一工程の説明図。
【図２１】本実施形態における半導体装置の製造法の一工程の説明図。
【図２２】本実施形態における半導体装置の製造法の一工程の説明図。
【図２３】本実施形態における半導体装置の製造法の一工程の説明図。
【図２４】本実施形態における半導体装置の製造法の一工程の説明図。
【図２５】本実施形態における半導体装置の製造法の一工程の説明図。
【図２６】本実施形態における半導体装置の製造法の一工程の説明図。
【図２７】本実施形態における半導体装置の製造法の一工程の説明図。
【図２８】本実施形態における半導体装置の製造法の一工程の説明図。
【符号の説明】
【０１２６】
６  Ｐ型半導体基板、  １０  Ｐ型ウェル、  ２０ａ、１２０ａ  不純物拡散層、
３０ａ、３０ｃ、１３０ａ、１３０ｃ  高濃度不純物拡散層、
３２ａ、１３２ａ  不純物拡散層、  ３４、１３４  コンタクト、
３６、１３６  ホール、  ４０ａ、４０ｂ、１４０ａ、１４０ｂ  ゲート電極材料、
５０、５０ａ、５０ｂ、５４、１５０、１５０ａ、１５０ｂ、１５４  不純物拡散層、
５２、６２ａ、６２ｂ、１５２、１６２ａ、１６２ｂ  高濃度不純物拡散層、
５８ａ、５８ｂ、６０ａ、６０ｂ、１５０ａ、１５８ｂ、１６０ａ、１６０ｂ  拡散層
７０ａ、７０ｂ，１７０ａ、１７０ｂ  ＬＯＣＯＳ酸化膜、
８０、８２、１８０、１８２  空乏層、  １００  Ｎ型ウェル、
１０６  Ｎ型半導体基板、  Ｄ１、Ｄ２、Ｄ１１、Ｄ２１  ドレイン領域、
Ｇ１、Ｇ２、Ｇ１１、Ｇ２１  ゲート電極、  Ｓｃ、Ｓｃ１  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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