(57)【要約】【課題】  ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。【解決手段】  単結晶半導体基板１０の上に単結晶半導体基板１０とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層１２を成長させた後に、水素を含む還元性雰囲気中で熱処理することにより、第１単結晶半導体層１２の表面は平坦化され、結晶欠陥は単結晶半導体基板１０との界面近傍の領域１４に局在化され、表面近傍の領域１６に加わる応力は緩和される。この熱処理工程の後に実施される第２成長工程において、下地となる第１単結晶半導体層１２はその応力が緩和されているので、第１単結晶半導体層１２とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層１８に応力が加わり、良質な歪み半導体基板を得ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の製造方法であって、
単結晶半導体基板の上に、前記単結晶半導体基板とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層を成長させる第１成長工程と、
前記第１成長工程の後に、前記単結晶半導体基板を、水素を含む還元性雰囲気中で熱処理する熱処理工程と、
前記熱処理工程の後に、前記第１単結晶半導体層の上に、前記第１単結晶半導体層とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層を成長させる第２成長工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項２】
前記熱処理工程の後で且つ前記第２成長工程の前に、前記第１成長工程と、前記熱処理工程とを、さらに含むことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記熱処理工程を前記第１成長工程における温度よりも高い温度で実施することを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項４】
前記単結晶半導体基板及び／又は前記第２単結晶半導体層はシリコンを含み、前記第１単結晶半導体層はシリコン及びゲルマニウムを含むことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項５】
半導体装置の製造方法であって、
単結晶半導体基板の上に、前記単結晶半導体基板とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層を成長させる第１成長工程と、
前記第１成長工程の後に、前記単結晶半導体基板を、水素を含む還元性雰囲気で熱処理する熱処理工程と、
前記熱処理工程の後に、前記第１単結晶半導体層の上に、前記第１単結晶半導体層とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層を成長させる第２成長工程と、
前記第２単結晶半導体層の上に半導体素子を形成する半導体素子形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
単結晶基板の上に該基板とは異なる材料をエピタキシャル成長させる技術は、ヘテロエピタキシャル技術として知られている。図３は、ヘテロエピタキシャル成長の例を示している。一般に、基板とその上に成長させるべき膜との結晶構造が似ていて格子定数が近ければ、基板へのヘテロエピタキシャル成長が可能である。しかし、僅かでも格子定数の違いが存在すると、エピタキシャル成長によって形成された膜の内部に応力が発生し、膜厚が臨界膜厚を超えると、応力を緩和するために、格子のずれ（ミスフィット転位）が発生する。
【０００３】
例えば、Ｓｉ上にＳｉＧｅをエピタキシャル成長させる場合、Ｓｉの格子定数は５．４３Å、ＳｉＧｅの格子定数はＧｅ２０％の場合５．４７Åであるため、約０．８％の格子不整合がある。ＳｉＧｅは、Ｓｉの格子上に成長するので、成長の初期において、面に平行な方向の格子定数がＳｉと同じになり、ＳｉＧｅは圧縮された状態で成膜される。さらにエピタキシャル成長を続け、膜厚が臨界膜厚を越えるとミスフィット転位が発生する。臨界膜厚は、エピタキシャル成長条件により異なるが、概ね５０〜３００ｎｍである。さらにエピタキシャル成長を続けると、ミスフィット転位が徐々に増加し、膜厚が約２μｍに達した時点で転位の発生がほぼ終わる。この状態では、ＳｉＧｅは、ミスフィット転移を伴う”ずれ”によって歪みが開放されているので、応力を受けておらず、格子定数は５．４７Åになっている。ミスフィット転位は、その端部がエピタキシャル成長膜の表面まで繋がる貫通転位をもたらすので、膜厚が２μｍのエピタキシャル成長膜の表面には、多くの貫通転位（例えば、１×１０７個／ｃｍ２程度）が存在することになる。貫通転位等の欠陥は、デバイスに対して、特性劣化、特性ばらつき、寿命劣化等の悪影響を与える。
【０００４】
特許文献１および特許文献２は、Ｇｅ濃度を深さ方向に変化させ、段階的に応力を緩和することで欠陥の成長方向を面に平行な方向に逸らし、最表面の貫通転位密度を減らす技術を開示している。この技術によれば、表面における貫通転位の密度を減らすことができる。
【特許文献１】米国特許第６５０３７７３号公報
【特許文献２】特表２００３−５２０４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１および特許文献２に記載された技術では、段階的な濃度変化を起こすためには、必然的にＳｉＧｅを厚く堆積する必要があり、スループットが低下するとともに製造コストが増加する。また、欠陥を含む状態でＳｉＧｅを厚く堆積すると、必然的に表面の凹凸が大きくなるため、エピタキシャル工程後にＣＭＰ処理等の平坦化が必要になる。
【０００６】
すなわち、特許文献１および特許文献２に記載された技術では、ヘテロエピタキシャル成長層の応力を十分に緩和するために、そのへテロエピタキシャル成長層を十分に厚くする必要があり、スループットが制約されるとともに製造コストが増加する。
【０００７】
本発明は、上記のような課題認識を基礎としてなされたものであり、例えば、ヘテロエピタキシャル成長膜の応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるためとに要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【課題を解決するための手段】
【０００８】
本発明の半導体基板の製造方法は、単結晶半導体基板の上に前記単結晶半導体基板とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層を成長させる第１成長工程と、前記第１成長工程の後に、前記単結晶半導体基板を水素を含む還元性雰囲気中で熱処理する熱処理工程と、前記熱処理工程の後に、前記第１単結晶半導体層の上に前記第１単結晶半導体層とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層を成長させる第２成長工程とを含む。
【０００９】
本発明の好適な実施形態によれば、前記熱処理工程の後で且つ前記第２成長工程の前に、前記第１成長工程と、前記熱処理工程を更に含み得る。
【００１０】
本発明の好適な実施形態によれば、前記熱処理工程を前記第１成長工程における温度よりも高い温度で実施し得る。
【００１１】
本発明の好適な実施形態によれば、前記単結晶半導体基板及び／又は前記第２単結晶半導体層はシリコンを含み、前記第１単結晶半導体層はシリコン及びゲルマニウムを含み得る。
【００１２】
本発明の半導体装置の製造方法は、単結晶半導体基板の上に前記単結晶半導体基板とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層を成長させる第１成長工程と、前記第１成長工程の後に、前記単結晶半導体基板を水素を含む還元性雰囲気で熱処理する熱処理工程と、前記熱処理工程の後に、前記第１単結晶半導体層の上に前記第１単結晶半導体層とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層を成長させる第２成長工程と、前記第２単結晶半導体層の上に半導体素子を形成する半導体素子形成工程とを含む。
【発明の効果】
【００１３】
本発明によれば、例えば、ヘテロエピタキシャル成長膜の応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるためとに要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【００１５】
図１は、本発明の好適な実施形態の半導体基板の製造方法を示す模式的断面図である。この製造方法では、まず、図１（ａ）に示す第１成長工程において、単結晶半導体基板（例えば、単結晶Ｓｉ）１０の上にエピタキシャル成長法によって第１単結晶半導体層（例えば、ＳｉＧｅ）１２を成長させる。単結晶半導体基板１０と第１単結晶半導体層１２とは、格子定数及び／又は熱膨張係数が異なり、そのために第１単結晶半導体層１２に応力が作用する。その結果、第１単結晶半導体層１２の表面には荒れ（凸凹）が生じる。単結晶半導体基板１０がＳｉ、第１単結晶半導体層１２がＳｉＧｅである場合、第１単結晶半導体層１２に圧縮応力が作用する。Ｓｉの格子定数は５．４３Å、ＳｉＧｅの格子定数はＧｅ２０％の場合５．４７Åであるため、約０．８％の格子不整合がある。ＳｉＧｅは、Ｓｉの格子上に成長するので、成長の初期において、面に平行な方向の格子定数がＳｉと同じになり、ＳｉＧｅは圧縮された状態で成膜される。さらにエピタキシャル成長を続け、ＳｉＧｅの膜厚が臨界膜厚を越えると、応力を緩和するために格子のずれ（ミスフィット転位）等の結晶欠陥が発生する。これにともない、ＳｉＧｅの表面に荒れ（凸凹）が現れる。
【００１６】
次いで、図１（ｂ）に示す熱処理工程では、第１成長工程により得られた単結晶半導体基板１０を、水素を含む還元性雰囲気中で熱処理する。水素を含む還元性雰囲気中での熱処理により、第１単結晶半導体層１２の表面荒れは平坦化され、第１単結晶半導体層１２の結晶欠陥は単結晶半導体基板１０との界面近傍の領域１４に局在化され、第１単結晶半導体層１２の表面近傍の領域１６に作用する応力は緩和される。熱エネルギーにより励起されたＳｉ原子及びＧｅ原子が水素と結びつくことにより、Ｓｉ原子とＧｅ原子との結合力が弱められ、それにより、表面拡散速度が増速され、ＳｉＧｅ表面の平坦化と、基板との界面近傍の領域での結晶欠陥の局在化が生じる。この結晶欠陥の局在化により、表面近傍のＳｉＧｅの応力は緩和される。また、界面近傍の領域に局在化する結晶欠陥はその表面にまで伝播することはない。なお、応力が完全に緩和された状態（すなわち、応力が１００％緩和された状態）では、第２単結晶半導体１２は、その本来の格子定数に従う。
【００１７】
次いで、図１（ｃ）に示す第２成長工程では、第１単結晶半導体層１２の上に第２単結晶半導体層（例えば、Ｓｉ）１８をエピタキシャル成長法によって成長させる。ここで、第２単結晶半導体層１８を第１単結晶半導体層１２と格子定数が異なる材料で形成することにより、第２単結晶半導体層１８に応力が加わり、歪み半導体（Ｓｔｒａｉｎｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）として利用される。この歪み半導体層を活性層として利用して半導体素子が形成された半導体装置は、高速であるという特徴を有する。
【００１８】
さらに、熱処理工程（図１（ｂ））の後で且つ第２成長工程（図１（ｃ））の前に、第１成長工程及び熱処理工程を実施することができる。
【００１９】
この実施の形態によれば、単結晶半導体基板１０の上に単結晶半導体基板１０とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層１２を成長させた後に、単結晶半導体基板１０を水素を含む還元性雰囲気中で熱処理することにより、第１単結晶半導体層１２の表面は平坦化され、第１単結晶半導体層１２の結晶欠陥は単結晶半導体基板１０との界面近傍の領域１４に局在化され、第１単結晶半導体層１２の表面近傍の領域１６に加わる応力は緩和される。したがって、この熱処理工程の後に実施される第２成長工程において、下地となる第１単結晶半導体層１２はその応力が緩和されているので、第１単結晶半導体層１２とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層１８に応力が加わり、良質な歪み半導体基板を得ることができる。
【００２０】
また、この実施の形態によれば、段階的な濃度変化を起こすために第１単結晶半導体層１２を厚く成長させる必要がないので、プロセス設計の自由度が向上する。特許文献１及び特許文献２に記載された技術は、段階的な濃度変化を起こすためにエピタキシャル成長膜を十分に厚くする必要があり、プロセス設計の自由度が低い。
【実施例】
【００２１】
（実施例１）
まず、単結晶Ｓｉ基板１０の上にＳｉＧｅ層１２をＣＶＤ法により３００ｎｍの厚さにエピタキシャル成長させる。エピタキシャル成長の条件を挙げると、キャリアガスとしての水素（Ｈ２）の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。また、第１ソースガスとしてＳｉＨ４の流量は、好ましくは５０〜２００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。また、第２ソースガスとしての２％ＧｅＨ４の流量は、好ましくは２０〜５００ｓｃｃｍであり、典型的には３００ｓｃｃｍである。また、チャンバ内の圧力は、好ましくは１０〜２００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。また、温度は、好ましくは６５０〜６８０℃である。また、成長速度は、好ましくは１０〜５０ｎｍ／分である。
【００２２】
成長後のＳｉＧｅ層１２の表面粗さを原子間力顕微鏡（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ：ＡＦＭ）により測定（測定範囲１０μｍ×１０μｍ）したところ、１０ｎｍＲＭＳであった。
【００２３】
次いで、ＳｉＧｅ層１２を水素を含む還元性雰囲気中で熱処理する。熱処理の条件を挙げると、水素（Ｈ２）の流量は、好ましくは５０〜１５０リットル／分であり、典型的には１００リットル／分である。また、チャンバ内の圧力は、好ましくは１０〜２００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。また、温度は、好ましくは７００〜９００℃である。また、熱処理時間は、好ましくは０．５〜２時間である。
【００２４】
熱処理後のＳｉＧｅ層１２の表面粗さを原子間力顕微鏡により測定（測定範囲１０μｍ×１０μｍ）したところ、０．３ｎｍＲＭＳであった。
【００２５】
次いで、熱処理後のＳｉＧｅ層１２の上にＣＶＤ法により単結晶Ｓｉ層１８を１５０ｎｍの厚さにエピタキシャル成長させる。単結晶Ｓｉ層の成長条件を挙げると、キャリアガスとしての水素（Ｈ２）の流量は、好ましくは１５〜４５リットル／分であり、典型的には３０リットル／分である。また、ソースガスとしてのＳｉＨ４の流量は、好ましくは５０〜５００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。また、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には８０Ｔｏｒｒである。また、成長温度は、好ましくは６５０℃〜１０００℃であり、典型的には９００℃である。また、成長速度は、好ましくは１０〜５００ｎｍ／分である。
【００２６】
以上の工程により、単結晶Ｓｉ基板１０の上に、応力が緩和されたＳｉＧｅ層１２と歪みＳｉ層１８を有する半導体基板が得られる。
【００２７】
ここで、ＳｉＧｅ層１２を成長させる成長工程と、熱処理工程と、Ｓｉ層１８を成長させる成長工程とを同一チャンバ内で実施することができる。
【００２８】
（実施例２）
まず、単結晶Ｓｉ基板１０上にＧｅを２０％含有するＳｉＧｅ層１２をＣＶＤ法により２００ｎｍの厚さにエピタキシャル成長させる。エピタキシャル成長条件は、キャリアガスとして水素（Ｈ２）の流量は３０リットル／分、第１ソースガスとしてＳｉＨ４の流量は１００ｓｃｃｍ、第２ソースガスとして２％ＧｅＨ４の流量は３００ｓｃｃｍ、チャンバ内の圧力は１００Ｔｏｒｒ、温度は７００℃、成長速度は５０ｎｍ／分である。
【００２９】
次いで、ＳｉＧｅ層１２を２００ｎｍ厚さに成長させた時点で、ＳｉＨ４と２％ＧｅＨ４の供給を停止し、チャンバ内の水素雰囲気中でＳｉＧｅ層１２の第１熱処理を行なう。第１熱処理条件を挙げると、水素（Ｈ２）の流量は１００リットル／分、チャンバ内の圧力は１００Ｔｏｒｒ、温度は８５０℃、熱処理時間は１時間である。
【００３０】
次いで、ＳｉＧｅ層１２を第１熱処理した後に、再びＳｉＨ４と２％ＧｅＨ４をチャンバ内へ供給し、３００ｎｍ厚さのＳｉＧｅ層１２をさらに成長させる。エピタキシャル成長条件は、キャリアガスとして水素（Ｈ２）の流量は３０リットル／分、第１ソースガスとしてＳｉＨ４の流量は１００ｓｃｃｍ、第２ソースガスとして２％ＧｅＨ４の流量は３００ｓｃｃｍ、チャンバ内の圧力は１００Ｔｏｒｒ、温度は７００℃、成長速度は５０ｎｍ／分である。
【００３１】
次いで、ＳｉＧｅ層１２を３００ｎｍ厚さに成長させた時点で、ＳｉＨ４と２％ＧｅＨ４の供給を停止し、チャンバ内の水素雰囲気中でＳｉＧｅ層１２の第２熱処理を行なう。第２熱処理条件を挙げると、水素（Ｈ２）の流量は１００リットル／分、チャンバ内の圧力は１００Ｔｏｒｒ、温度は８５０℃、熱処理時間は１時間である。
【００３２】
次いで、第２熱処理後のＳｉＧｅ層１２の上にＣＶＤ法により単結晶Ｓｉ層１８を２００ｎｍの厚さにエピタキシャル成長させる。単結晶Ｓｉ層の成長条件を挙げると、キャリアガスとしての水素（Ｈ２）の流量は３０リットル／分、ソースガスとしてのＳｉＨ４の流量は１００ｓｃｃｍ、チャンバ圧力は１００Ｔｏｒｒ、成長温度は９００℃、成長速度は２００ｎｍ／分である。
【００３３】
以上の工程により、単結晶Ｓｉ基板１０の上に、応力が緩和されたＳｉＧｅ層１２と歪みＳｉ層１８を有する半導体基板が得られる。
【００３４】
ここで、ＳｉＧｅ層１２を成長させる成長工程と、熱処理工程と、Ｓｉ層１８を成長させる成長工程とを同一チャンバ内で実施することができる。
【００３５】
（実施例３）
上記実施例１及び実施例２の製造方法により製造され得る半導体基板を利用した半導体装置の製造方法について図２を参照しながら説明する。
【００３６】
まず、実施例として例示的に説明した半導体基板の製造方法を適用して半導体基板を製造する。この半導体基板は、ＳｉＧｅ層を有し、その上に歪みＳｉ層を有する歪みＳｉ基板である。
【００３７】
まず、準備した歪みＳｉ基板２０のＳｉＧｅ層２２及び歪みＳｉ層２４を島状に素子分離する。
【００３８】
次いで、歪みＳｉ層２４の表面にゲート絶縁膜２６を形成する。
【００３９】
次いで、ゲート絶縁膜２６上にゲート電極２８を形成する。
【００４０】
次いで、比較的低濃度のソース、ドレイン領域３０を形成する。
【００４１】
次いで、ゲート電極２８を覆うように絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極２８の側部にサイドウォール３２を形成する。
【００４２】
次いで、比較的高濃度のソース、ドレイン領域３４を形成する。
【００４３】
次いで、ゲート電極２８の上面並びにソース及びドレイン領域３４の上面にシリサイド層３６を形成する。
【００４４】
次いで、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁層３８を形成する。
【００４５】
次いで、絶縁層３８にコンタクトホールを形成する。
【００４６】
次いで、コンタクトホール内に導電体を充填する。
【００４７】
以上の工程により歪みＳｉ層にＦＥＴ等のトランジスタを作り込むことができ、トランジスタを有する半導体装置が得られる。
【００４８】
なお、図２では、１つのトランジスタの領域のみが示されているが、所望の機能を達成する半導体装置を得るために、歪みＳｉ基板上に多数のトランジスタその他の半導体素子を形成し、これらに配線を形成し得ることは言うまでもない。
【図面の簡単な説明】
【００４９】
【図１】本発明の好適な実施形態の半導体基板の製造方法を示す模式的断面図である。
【図２】本発明の好適な実施形態の半導体装置の製造方法を示す模式的断面図である。
【図３】ヘテロエピタキシャル成長の例を示す図である。
【符号の説明】
【００５０】
１０  単結晶半導体基板
１２  第１単結晶半導体層
１４  第１単結晶半導体層の単結晶半導体基板との界面近傍領域
１６  第１単結晶半導体層の表面近傍領域
１８  第２単結晶半導体層
２０  単結晶半導体基板
２２  ＳｉＧｅ層
２４  歪みＳｉ層
２６  ゲート絶縁層
２８  ゲート電極
３０  ソース、ドレイン領域
３２  サイドウォール
３４  ソース、ドレイン領域
３６  シリサイド層
３８  絶縁層
【図１】
2006156875.tif 000003
【図２】
2006156875.tif 000004
【図３】
2006156875.tif 000005