(57)【要約】【課題】  ウエハに割れおよび反りを発生させることなく薄型のチップを製造できる技術を提供する。【解決手段】  基板１の主面上において、チップ領域を区画する分割領域に溝１１を形成し、その溝１１内を酸化シリコン膜１２で埋め込んだ状況下において基板１の主面にウエハ補強粘着テープ１８およびカバー粘着テープ１９を貼付して基板１を補強し、その状況下で基板１の裏面を研削することにより基板１を薄型化し、基板１を薄型化した後においては、溝１１内に酸化シリコン膜１２が埋め込まれた状態で種々の熱を伴う処理を実施する。【選択図】  図１１
2006032598.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）分割領域によって主面が複数のチップ領域に区画された半導体基板を準備する工程、
（ｂ）前記チップ領域の各々に半導体素子を形成する工程、
（ｃ）前記分割領域に第１溝部を形成する工程、
（ｄ）前記半導体基板の前記主面に前記第１溝部を埋め込む絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の裏面を少なくとも前記第１溝部の底部が現れるまで研削する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記裏面に金属膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板を前記分割領域に沿って分割する工程、
を含み、
前記第１溝部の深さは、前記（ｅ）工程後における前記半導体基板の厚さより深くなるように形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体素子はＩＧＢＴであり、
前記（ｅ）工程後において、前記半導体基板の前記裏面に不純物イオンを導入し、前記半導体基板に第１の熱処理を施す工程を含み、
前記（ｆ）工程は、前記金属膜形成後において第２の熱処理を施す工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記絶縁膜として、前記第１の熱処理中および前記第２の熱処理中に前記第１溝部内を埋め込んだ状態で残留する材料を選択することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程後に、前記半導体基板の厚さを５０μｍ以下とすることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記半導体素子はパワーＭＩＳＦＥＴであり、
前記（ｅ）工程後に、前記半導体基板の厚さを１５μｍ以下とすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記半導体素子はパワーＭＩＳＦＥＴであり、
前記（ｆ）工程において、前記金属膜はスパッタリング法にて形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記絶縁膜は、前記（ｄ）工程後において前記半導体基板の前記主面を保護することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程後かつ前記（ｅ）工程前に、前記半導体基板の前記主面に前記半導体基板を支持する補強材を貼付する工程を含み、
前記（ｅ）工程は、前記半導体基板の前記主面に前記補強材が貼付された状況下で行うことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の主面および裏面にそれぞれ金属電極が設けられた半導体チップを含む半導体装置であって、
前記半導体基板の主面に形成され、前記金属電極と電気的に接続する半導体素子と、
平面で前記半導体チップの外周を取り囲むように形成され、前記半導体基板の前記主面から前記裏面に達する第１溝部と、
前記半導体基板の主面に形成され前記溝部を埋め込む絶縁膜とを有することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記半導体基板の厚さは５０μｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体基板の厚さは１５μｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記半導体素子は、パワーデバイスを形成していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記パワーデバイスは、前記半導体基板の前記主面に形成された第２溝部内に設けられたゲート電極を有するＩＧＢＴもしくはＭＩＳＦＥＴからなり、
前記第１溝部は、前記第２溝部より深く形成されていることを特徴とする半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記絶縁膜は、前記半導体チップの側面を被っていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、薄い半導体基板の表裏に金属電極膜が設けられた半導体チップ製品の製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、素子を形成したＧａＡｓ基板表面のダイシングライン上に溝を形成した後にバックラップによりその溝の底面を露出させて各チップに分離し、ＰＨＳ（Plated Heat Sink）構造を形成し、かつ分離した各チップを連結する銅めっき金属層を形成し、その銅めっき金属層の表面に金のフラッシュめっきを形成することにより、ウエハ状態のＧａＡｓ基板に反りが発生することを防ぐ技術がある（たとえば、特許文献１参照）。
【０００３】
また、複数のホトダイオード間に素子分離用のトレンチ溝が形成された半導体基板をそのトレンチ溝に沿ってダイシングすることによって個々に分離されるホトダイオードにおいて、トレンチ溝はホトダイオードにおけるｐｎ接合よりも深部まで形成し、ダイシングはトレンチ溝の最深部における幅方向中心よりもホトダイオード側寄りの部分が露出するように行うことにより、不完領域となるトレンチ溝部分を減少し、素子面積に対する相対的な検出領域を増加させ、かつ、この不完領域による素子特性のばらつきを抑制する技術がある（たとえば、特許文献２参照）。
【０００４】
また、半導体発行素子の製造方法において、半導体ウエハの表面に所定の深さの切り込みを形成するとともに、表面電極側に保護板を取り付ける製造方法とすることにより、半導体ウエハの反りをなくして平面性を保持し、製造工程中に半導体ウエハの割れや欠けを生じさせないようにする技術がある（たとえば、特許文献３参照）。
【特許文献１】特開２００２−２３１７３１号公報
【特許文献２】特開２００２−３１４１２０号公報
【特許文献３】特開２００２−１１１０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、耐圧６００Ｖクラスの高速スイッチング特性を有するプラズマディスプレイ用絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）の開発を行っており、製造コスト低減といった目的から、エピタキシャル層を用いずに、ＦＺ（Float Zoning）シリコン結晶を用いてＩＧＢＴ半導体チップ（以下、ＩＧＢＴチップと記す）を製造する技術について検討している。エピタキシャル層を用いない場合には、オン抵抗値を低減するために複数のＩＧＢＴチップが形成される半導体ウエハ（以下、単にウエハと記す）を薄型化し、ウエハの裏面に不純物イオンを導入して半導体層を形成し、かつその半導体層を形成した後にウエハの裏面に金属電極膜を成膜することが求められる。
【０００６】
また、本発明者らは、ノート型パソコンなどの携帯型情報機器用パワーマネージメントスイッチや、交換機などのＡＤ／ＤＣコンバータ電源スイッチとして適用されるパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の開発も行っており、パワーＭＩＳＦＥＴの低オン抵抗化、高速スイッチング特性および低ドライブ損失化を実現するための技術について検討している。このようなパワーＭＩＳＦＥＴの半導体チップ（以下、単にチップと記す）を実現するためには、上記ＩＧＢＴチップと同様に複数のチップが形成されるウエハを薄型化し、ウエハの表裏両面に金属電極膜を成膜することが求められる。
【０００７】
本発明者らは、上記ＩＧＢＴチップおよびパワーＭＩＳＦＥＴのチップを製造するに当り、ウエハを薄型化するためのウエハ裏面処理方法について検討している。具体的には、ウエハの主面をセラミック板、ガラス板、樹脂板または樹脂テープなどからなるウエハ補強材で補強し、ウエハの裏面に研削加工およびスピンエッチング（ウエットエッチング）処理を施すことによってウエハを薄型化し、薄型化されたウエハの裏面にスパッタリング法や真空蒸着法によって金属電極膜を成膜するものである。その中で、本発明者らは、以下のような課題を見出した。
【０００８】
すなわち、本発明者らは、直径が約１５０ｍｍのウエハを用い、厚さを約５００μｍから約５０μｍ以下にする薄型化加工を行った。この際、ウエハの主面をウエハ補強材で補強していても、ウエハの裏面を研削加工する時やスピンエッチング処理する時にウエハに割れまたは欠けが生じてしまうことを見出した。ウエハの裏面を研削加工する前に、ウエハの主面に半導体素子を形成するが、この半導体素子形成工程時においては、ウエハのハンドリング時や、ウエハを処理ステージに配置する際のウエハ外周部チャッキング時に、ウエハ外周部に機械的衝撃が加わってウエハの外周部に欠けが生じる場合がある。ウエハの裏面を研削加工する際には、毎分３５００回転〜５０００回転程度で回転する研削回転砥石を用いるが、この研削回転砥石からの機械的衝撃力がウエハに作用し、そのウエハ外周部の欠けが拡大してウエハ全体の大きな割れに進行してしまう課題が存在する。
【０００９】
また、ウエハの主面を補強する上記ウエハ補強材を貼付したことにより、貼付界面に生じた気泡や貼付界面に入り込んでしまった異物による凹凸部が生じ、ウエハの裏面の研削加工時には、特にこの凹凸部に機械的衝撃力が集中する。そのため、ウエハの裏面の研削加工の初期段階でウエハに発生した欠けが、その研削加工時間（たとえば、６０秒〜１２０秒程度）中に大きくなり、ウエハの割れにつながってしまう課題が存在する。
【００１０】
ウエハの裏面のスピンエッチング処理時においては、ウエハ外周部に向かうほどエッチング速度が早くなることから、１０μｍ〜２０μｍ以上エッチングすると、ウエハ外周部ではナイフエッジ状に極薄状態となる。そのため、ウエハのハンドリング時にそのナイフエッジ状となった部分に機械的衝撃力が作用すると、ウエハに割れが生じてしまう課題が存在する。
【００１１】
また、上記ウエハの薄型化加工後において、ウエハに部分的な割れや欠けが生じていると、薄型化加工後に機械的処理（たとえば、ダイシング加工時におけるウエハのハンドリング）や熱を伴った処理を施した際に、その部分的な割れや欠けが拡大してしまう虞がある。すなわち、その部分的な割れや欠けが生じている部分に機械的衝撃が作用したり、ウエハとウエハ補強財との間の熱膨張率の差に起因する力が作用したりすることにより、部分的な割れや欠けが拡大し、大きな割れや欠けとなってしまう課題が存在する。
【００１２】
また、上記ウエハの薄型化加工により、ウエハの厚さが約５０μｍ以下となると、ウエハの機械的剛性強度が低下し、半導体素子形成時にプラズマＣＶＤ法等により成膜した絶縁膜等の残留膜からの応力によって、ウエハの反り量が１０ｍｍ程度まで大きくなってしまう課題が存在する。
【００１３】
ところで、たとえば上記特許文献１に記載された技術によれば、ウエハを個々のチップへ分割するダイシングライン上に溝を形成した後にウエハを薄型化加工することにより、ウエハの薄型化に伴うウエハの割れ防止を可能としている。しかしながら、溝の側面に絶縁処理が施されていない。前述の本発明者らが開発を行っているＩＧＢＴチップの製造工程においては、ウエハを薄型化加工した後にウエハ裏面から不純物イオンを導入し、ｐ型半導体層およびｎ型半導体層を形成している。そのため、上記特許文献１に記載された技術を適用すると、溝の側面から不要な不純物イオンが導入されてしまうことになり、チップ内に形成された半導体素子の特性を変動させてしまう不具合がある。また、不純物イオン導入後にウエハ裏面に金属電極膜を成膜することから、ウエハの薄型化加工によって露出した溝の底部から金属電極膜が溝の側面に回りこみ、前記ｐ型半導体層およびｎ型半導体層を短絡させてしまう不具合がある。また、不純物イオン導入時および金属電極膜成膜時には、溝内にはウエハ補強板をウエハの主面に貼付するためのワックス（絶縁物）が埋め込まれているが、不純物イオン導入時および金属電極膜成膜時には種々の熱処理が必要となるために、そのワックスが溶融し流出してしまう虞があり、ＩＧＢＴチップの製造工程には適用できない不具合がある。また、ウエハを薄型化加工した時点で溝の側面にウエハを形成するシリコン結晶が露出してしまうことになるので、ウエハのダイシング加工時やダイボンディング工程におけるチップハンドリング時に、その露出したシリコン結晶に割れや欠けが生じやすくなる不具合がある。
【００１４】
本発明の目的は、ウエハに割れおよび反りを発生させることなく薄型のチップを製造できる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明による半導体装置の製造方法は、
（ａ）分割領域によって主面が複数のチップ領域に区画された半導体基板を準備する工程、
（ｂ）前記チップ領域の各々に半導体素子を形成する工程、
（ｃ）前記分割領域に第１溝部を形成する工程、
（ｄ）前記半導体基板の前記主面に前記第１溝部を埋め込む絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の裏面を少なくとも前記第１溝部の底部が現れるまで研削する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記裏面に金属膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板を前記分割領域に沿って分割する工程、
を含み、
前記第１溝部の深さは、前記（ｅ）工程後における前記半導体基板の厚さより深くなるように形成するものである。
【００１８】
本発明による半導体装置は、
半導体基板の主面および裏面にそれぞれ金属電極が設けられた半導体チップを含み、
前記半導体基板の主面に形成され、前記金属電極と電気的に接続する半導体素子と、
平面で前記半導体チップの外周を取り囲むように形成され、前記半導体基板の前記主面から前記裏面に達する第１溝部と、
前記半導体基板の主面に形成され前記溝部を埋め込む絶縁膜とを有するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
すなわち、ウエハ状の基板に割れおよび反りを発生させることなく薄型のチップを製造できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばｎチャネル型のＩＧＢＴ（半導体素子、パワーデバイス）を有するものである。このような本実施の形態１の半導体装置の製造工程について、図１〜図２２を用いて説明する。
【００２３】
まず、図１に示すように、ｎ-型のＦＺシリコン結晶からなるウエハ状の半導体基板（以下、単に基板と記す）１を用意する。図示は省略するが、基板１の主面（素子形成面）は、後の工程で切断される分割領域によって複数のチップ領域に区画されている。続いて、その基板１にｐ型の不純物（たとえばＢ（ホウ素））を導入する。次いで、基板１に熱処理を施すことによってそのｐ型の不純物を拡散させ、ｐ型半導体領域２を形成する。
【００２４】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして基板１にｎ型の不純物（たとえばＡｓ（ヒ素））を導入する。次いで、基板１に熱処理を施すことによってそのｎ型の不純物を拡散させ、ｎ+型半導体領域３を形成する。
【００２５】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして基板１をエッチングし、溝（第２溝部）４を形成する。図示は省略するが、本実施の形態１において、この溝４は、平面で四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプパターンとする。続いて、基板１に熱処理を施すことにより、溝４の底部および側壁に熱酸化膜５を形成する。この熱酸化膜５は、ＩＧＢＴのゲート絶縁膜となる。
【００２６】
次に、たとえばＰがドープされた多結晶シリコン膜を基板１上に堆積し、溝４をその多結晶シリコン膜で埋め込む。続いて、その多結晶シリコン膜をエッチバックし、多結晶シリコン膜を溝４内に残すことによって、溝４内にＩＧＢＴのゲート電極６を形成する。
【００２７】
次に、図２に示すように、基板１上に酸化シリコン膜７を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜７をエッチングし、ゲート電極６に達するコンタクト溝を形成する。続いて、そのコンタクト溝内を含む基板１上にスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、そのＴｉＷ膜上にＡｌ（アルミニウム）−Ｓｉ（シリコン）合金膜を堆積し、コンタクト溝内をそのＡｌ−Ｓｉ合金膜で埋め込む。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＴｉＷ膜およびＡｌ−Ｓｉ合金膜からなる積層膜をエッチングし、ゲート電極６と電気的に接続するゲート引き出し電極８を形成する。
【００２８】
次に、図３に示すように、基板１上に酸化シリコン膜９を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜９、７をエッチングし、ｐ型半導体領域２およびｎ+型半導体領域３に達するコンタクト溝を形成する。続いて、上記ゲート引き出し電極８を形成した工程と同様の工程を経て、ｐ型半導体領域２およびｎ+型半導体領域３と電気的に接続するエミッタ引き出し電極１０を形成する。
【００２９】
次に、図４に示すように、前述の分割領域において、酸化シリコン膜９、７、ｐ型半導体領域２および基板１をエッチングして、開口部における幅が８μｍ程度で深さが８０μｍ程度の溝（第１溝部）１１を形成する。この溝１１を形成するエッチング工程は、まずイオンリーミング法で酸化シリコン膜９、７に開口部を形成した後、酸化シリコン膜９、７をマスクとして基板１をウエットエッチングする。ウエットエッチング法によって基板１をエッチングすることにより、溝１１の断面形状は底に向かって幅が狭くなる順テーパー形状となる。本実施の形態１では、溝１１の深さを８０μｍ程度とすることを例示したが、これに限るものではなく、後の工程で基板１の裏面を研削およびウエットエッチングした後における基板１の厚さ以上となるようにするものである。
【００３０】
次に、図５に示すように、たとえばプラズマＣＶＤ法で溝１１内を含む基板１上に膜厚４μｍ程度の酸化シリコン膜１２を堆積し、溝１１を酸化シリコン膜１２で埋め込む。この時、溝１１内においては、酸化シリコン膜１２は溝１１の底部および側壁から成膜が進んでいくことから、溝１１の断面形状が底に向かって幅が狭くなる順テーパー形状となっていないと、溝１１を埋め込んだ酸化シリコン膜１２中に空隙が形成されてしまう不具合が懸念される。本実施の形態１では、前述のように溝１１の断面形状は底に向かって幅が狭くなる順テーパー形状となっていることから、溝１１を埋め込んだ酸化シリコン膜１２中に空隙が形成されてしまう不具合を防ぐことができる。
【００３１】
続いて、たとえばプラズマＣＶＤ法で上記酸化シリコン膜１２上に膜厚０．５μｍ程度の窒化シリコン膜１３を形成する。酸化シリコン膜に比べて耐湿性の大きい窒化シリコン膜１３を酸化シリコン膜１２上に成膜することにより、酸化シリコン膜１２を水分から保護することができる。
【００３２】
次に、図６に示すように、窒化シリコン膜１３上に膜厚２μｍ程度の感光性ポリイミド膜１４を成膜する。続いて、図７に示すように、光照射によって感光性ポリイミド膜１４をパターニングし、溝１１上の感光性ポリイミド膜１４に開口部１５を形成し、ゲート引き出し電極８上の感光性ポリイミド膜１４に開口部１６を形成し、エミッタ引き出し電極１０上の感光性ポリイミド膜１４に開口部１７を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして開口部１６、１７下の窒化シリコン膜１３および酸化シリコン膜９、７をエッチングし、開口部１６、１７をそれぞれゲート引き出し電極８およびエミッタ引き出し電極１０まで拡大する。
【００３３】
次に、図８に示すように、たとえば機械的剛性の高いポリエチレンテレフタレートフィルムおよび柔軟性あるポリオレフィン層で構成した基材と、アクリル製粘着層とで構成した厚さ２００μｍ〜４００μｍ程度のウエハ補強粘着テープ（補強材）１８を基板１の主面に貼付し、開口部１５〜１７を粘着層で埋め込む。粘着層が開口部１５〜１７を埋め込むようにウエハ補強粘着テープ１８を基板１の主面に貼付することにより、基板１を機械的に補強することができる。また、ウエハ補強粘着テープ１８を基板１の主面に貼付することにより、基板１の主面に異物が付着することや汚染されることを防ぐことができる。続いて、図９に示すように、ウエハ補強粘着テープ１８上に、たとえばポリエチレンテレフタレートフィルム基材とアクリル製粘着層とからなる紫外線剥離型のカバー粘着テープ（補強材）１９を貼付する。このカバー粘着テープ１９を貼付する際には、回転ローラー２０を用いてカバー粘着テープ１９上から基板１に向かって圧力を加えることにより、カバー粘着テープ１９をウエハ補強粘着テープ１８に確実に貼付する。このカバー粘着テープ１９を貼付することにより、次工程で基板１の裏面を研削する際に異物が基板１の表面に付着してしまうことを防ぐことができる。
【００３４】
次に、図１０に示すように、ウエハ吸着ステージ２１によってカバー粘着テープ１９を吸着することにより、基板１をウエハ吸着ステージ２１上にチャッキングする。続いて、基板１がウエハ吸着ステージ２１上に載置された状況下で、回転研削砥石２２を用いて基板１の裏面を研削する。この時、基板１の裏面の研削量は、少なくとも溝１１の底部が現れるまでとする。また、本実施の形態１では、基板１の裏面の研削後において、基板１の厚さを約５０μｍとなるようにすることを例示する。本実施の形態１では、溝部１１内に酸化シリコン膜１２を埋め込んであり、さらにウエハ補強粘着テープ１８が貼付されていることから、溝１１の底部が現れるまで研削加工が進み、さらにウエハ吸着ステージ２１によるチャッキングが解除された場合でも基板１をウエハ状のまま保持することができる。また、図１１に示すように、基板１の裏面の研削後においては、基板１の裏面には研削加工による歪み層１Ｓが形成される。この歪み層１Ｓの表面は研削加工の影響によって粗面化しており、歪み層１Ｓの内部では研削加工時の衝撃によりひびおよび結晶の歪みなどが生じている。
【００３５】
上記のように、基板１の厚さが５０μｍ程度になるまで研削加工を実施した場合には、基板１の剛性が低下し、研削加工中にウエハ状の基板１に割れまたは欠けが生じてしまう不具合が懸念される。しかしながら、前述のように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込んである。そのため、基板１の一部に割れまたは欠けが生じた場合でも、その割れまたは欠けを溝１１でトラップし、その割れまたは欠けが拡大してしまうことを防ぐことができる。すなわち、基板１をウエハ状態に保ちながら次工程以降へ進むことが可能となる。
【００３６】
また、基板１の主面を補強する上記ウエハ補強粘着テープ１８を貼付したことにより、貼付界面に生じた気泡や貼付界面に入り込んでしまった異物による凹凸部が生じ、基板１の裏面の研削加工時には、特にこの凹凸部に機械的衝撃力が集中する。そのため、基板１の裏面の研削加工の初期段階で基板１に欠けが発生すると、研削加工時間中に大きくなり、基板１の大きな割れにつながってしまうことが懸念される。しかしながら、前述のように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込んであるので、その割れを溝１１でトラップし、その割れが拡大してしまうことを防ぐことができる。
【００３７】
また、基板１の厚さが５０μｍ程度になるまで研削加工を実施した場合には、基板１の機械的剛性強度が低下してしまうことから、基板１の主面上に残っている酸化シリコン膜９等からの応力によって、基板１の反り量が大きくなってしまうことが懸念される。しかしながら、前述のように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込み、さらに基板１の主面上にも酸化シリコン膜１２を成膜することにより、基板１の反りを防ぐことを可能としている。
【００３８】
次に、図１２に示すように、基板１の主面にＵＶ（ultraviolet）光を照射することによってカバー粘着テープ１９を剥離する。続いて、図１３に示すように、ウエハ吸着スピンヘッド２３によってウエハ補強粘着テープ１８を吸着することにより、基板１をウエハ吸着スピンヘッド２３上にチャッキングする。この時、基板１は厚さが５０μｍ程度と薄くなっていることから、基板１をウエハ吸着スピンヘッド２３へ載置する際のハンドリング時や基板１のチャッキング時に基板１に機械的衝撃が加わって、ウエハ状の基板１の外周部に欠けが生じ、その欠けが基板１全体に拡大してしまう不具合が懸念されるが、前述したように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込んであるので、その欠けを溝１１でトラップし、その欠けが拡大してしまうことを防ぐことができる。
【００３９】
続いて、基板１を吸着した状態でウエハ吸着スピンヘッド２３を回転させ、その状況下でエッチング液供給ノズル２４から基板１の裏面へエッチング液２５を供給し、基板１の裏面をスピンエッチング（ウエットエッチング）する。本実施の形態１において、エッチング液２５としてはフッ硝酸を例示することができる。これにより、図１４に示すように、基板１の裏面の歪み層１Ｓを除去することができる。このスピンエッチング処理時においては、１０μｍ〜２０μｍ程度以上エッチングが進むと、その外周部ではナイフエッジ状に極薄状態となる。そのため、基板１のハンドリング時にそのナイフエッジ状となった部分に機械的衝撃力が作用すると、基板１に割れが生じてしまう不具合が懸念される。しかしながら、前述のように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込んであるので、その割れを溝１１でトラップし、その割れが拡大してしまうことを防ぐことができる。
【００４０】
次に、図１５に示すように、基板１の裏面にｎ型の不純物（たとえばＡｓ）を導入し、ｎ+型不純物導入層２６を形成する。続いて、基板１の裏面にｐ型の不純物（たとえばＢ）を導入し、ｐ+型不純物導入層２７を形成する。これらｎ+型不純物導入層２６およびｐ+型不純物導入層２７を形成する際には、たとえば図１６に示すように、ウエハ静電チャック回転ステージＳＴＧによってウエハ補強粘着テープ１８を静電吸着することにより、ウエハ静電チャック回転ステージＳＴＧに基板１を吸着させ、その状態でウエハ静電チャック回転ステージＳＴＧを回転させつつ基板１の裏面に不純物イオンを導入する。それにより、ウエハ状の基板１の裏面全面で均一な濃度で不純物イオンを導入することが可能となる。また、これら不純物イオン導入時には、溝１１内に酸化シリコン膜１２が埋め込まれているので、溝１１の側面から不要な不純物イオンが導入されてしまう不具合を防ぐことができる。それにより、本実施の形態１のＩＧＢＴの特性が変動してしまうことを防ぐことが可能となる。
【００４１】
次に、図１７に示すように、ウエハ補強粘着テープ１８を基板１から剥離した後、基板１にアニール処理（第１の熱処理）を施してｎ+型不純物導入層２６およびｐ+型不純物導入層２７のそれぞれを形成する不純物を拡散させ、ｎ+型半導体層２６Ａおよびｐ+型半導体層２７Ａを形成する。本実施の形態１において、このアニール処理は、たとえば図１８に示すような、ベースプレートＢＰ、石英管ＱＴ、円筒ヒーターＲＳＨおよびウエハステージＷＳなどを備えたアニール処理装置を用いて実施する。
【００４２】
この時、基板１に部分的な割れや欠けが生じても、前述のように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込んである。そのため、基板１の一部に割れまたは欠けが生じた場合でも、その割れや欠けを溝１１でトラップし、その割れや欠けが拡大してしまうことを防ぐことができる。
【００４３】
次に、たとえば図１９に示すような公転式ウエハホルダＷＨ１、自転式ウエハホルダＷＨ２、坩堝ＭＰおよび金属ソースＭＳなどを備えた成膜装置を用い、坩堝ＭＰ内の金属ソースＭＳより飛び出した金属粒子ＭＤを基板１の裏面に蒸着することによって、基板１の裏面にコレクタ電極となる金属電極膜２８を成膜する（図２０参照）。金属電極膜の成膜中には、公転式ウエハホルダＷＨ１および自転式ウエハホルダＷＨ２のそれぞれが回転する。本実施の形態１においては、基板１の裏面に成膜される金属電極膜２８は、基板１側からＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｎｉ膜およびＡｕ（金）膜が積層された積層金属膜とすることを例示することができる。この金属電極膜２８の成膜時には、溝１１内に酸化シリコン膜１２が埋め込まれているので、溝１１の側面に金属電極膜２８が成膜されてしまうことを防ぐことができる。それにより、溝１１の側面において金属電極膜２８によってｎ+型半導体層２６Ａとｐ+型半導体層２７Ａとが短絡されてしまう不具合を防ぐことが可能となる。
【００４４】
続いて、基板１に熱処理（第２の熱処理）を施し、金属電極膜２８をアロイ化する。この熱処理時に基板１に部分的な割れや欠けが生じても、前述のように本実施の形態１では、基板１の主面を複数のチップ領域に区画する分割領域に溝１１を設け、その溝１１内に酸化シリコン膜１２を埋め込んである。そのため、基板１の一部に割れまたは欠けが生じた場合でも、その割れや欠けを溝１１でトラップし、その割れや欠けが拡大してしまうことを防ぐことができる。
【００４５】
次に、図２１に示すように、開口部１６内のゲート引き出し電極８上および開口部１７内のエミッタ引き出し電極１０上に、たとえば下層からＮｉ膜およびＡｕ膜を堆積することによってバンプ下地膜２９を形成する。続いて、たとえばめっき法によってそのバンプ下地膜２９上にＡｕ膜を堆積することにより、バンプ電極３０を形成する。
【００４６】
次に、図２２に示すように、開口部１５に沿ってレーザーダイシング法によって基板１（窒化シリコン膜１３、酸化シリコン膜１２および金属電極膜２８）を切断し、個々のチップへ分割する。本実施の形態１においては、基板１を個々のチップへ分割した後において溝１２内に残った酸化シリコン膜１２がチップの側面を被う。それにより、Ｎａ（ナトリウム）およびＦｅ（鉄）などの可動イオンがチップの側面からチップ内へ浸入することを防ぐことができる。その結果、可動イオンの浸入を阻止するための半導体領域および電極などのガードリング機能をチップから省略することが可能となる。
【００４７】
その後、図示は省略するが、実装基板にバンプ電極３０を接続することによってチップをその実装基板上に実装し、本実施の形態１の半導体装置を製造する。
【００４８】
（実施の形態２）
本実施の形態２の半導体装置は、たとえばｎチャネル型のパワーＭＩＳＦＥＴ（半導体素子、パワーデバイス）を有するものである。このような本実施の形態２の半導体装置の製造工程について、図２３〜図３４を用いて説明する。
【００４９】
まず、図２３に示すように、ｎ+型のＣＺシリコン結晶からなるウエハ状の基板１Ａを用意する。図示は省略するが、基板１Ａの主面（素子形成面）は、後の工程で切断される分割領域によって複数のチップ領域に区画されている。続いて、基板１Ａの主面上にｎ-型のエピタキシャル層１Ｂを８μｍ程度成長させる。
【００５０】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてエピタキシャル層１Ｂにｐ型の不純物（たとえばＢ（ホウ素））を導入する。続いて、基板１に熱処理を施すことによってそのｐ型の不純物を拡散させ、ｐ+型ウエル２Ａを形成する。
【００５１】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてエピタキシャル層１Ｂをエッチングし、溝（第２溝部）４Ａを形成する。図示は省略するが、本実施の形態２において、この溝４Ａは、平面で四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプパターンとする。続いて、基板１Ａに熱処理を施すことにより、溝４Ａの底部および側壁に熱酸化膜５Ａを形成する。この熱酸化膜５Ａは、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００５２】
次に、たとえばＰがドープされた多結晶シリコン膜を基板１Ａ上に堆積し、溝４Ａをその多結晶シリコン膜で埋め込む。続いて、その多結晶シリコン膜をエッチバックし、多結晶シリコン膜を溝４Ａ内に残すことによって、溝４Ａ内にパワーＭＩＳＦＥＴのゲート電極６Ａを形成する。
【００５３】
次に、基板１Ａ上に酸化シリコン膜７Ａを堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜７Ａをエッチングし、ゲート電極６Ａに達するコンタクト溝を形成する。続いて、そのコンタクト溝内を含む基板１上にスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、そのＴｉＷ膜上にＡｌ（アルミニウム）−Ｓｉ（シリコン）合金膜を堆積し、コンタクト溝内をそのＡｌ−Ｓｉ合金膜で埋め込む。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＴｉＷ膜およびＡｌ−Ｓｉ合金膜からなる積層膜をエッチングし、ゲート電極６Ａと電気的に接続するゲート引き出し電極８Ａを形成する。
【００５４】
次に、図２４に示すように、フォトリソグラフィ技術によってパターンニングされたフォトレジスト膜（開示省略）をマスクとして、ｎ型の不純物（たとえばＡｓ）を導入する。
【００５５】
次に、基板１Ａに熱処理を施す、これによって、ｎ型の不純物が拡散し、ｎ+型半導体領域３Ａを形成する。
【００５６】
次に、図２４に示すように、基板１Ａ上に酸化シリコン膜９Ａを堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜９Ａ、７Ａをエッチングし、ｐ+型ウエル２Ａに達するコンタクト溝９Ｂを形成する。次いで、上記ゲート引き出し電極８Ａを形成した工程と同様の工程を経て、コンタクト溝９Ｂの底部にてｎ+型半導体領域３Ａと電気的に接続するソース引き出し電極１０Ａを形成する。
【００５７】
次に、図２５に示すように、前述の分割領域において、酸化シリコン膜９Ａ、７Ａ、エピタキシャル層１Ｂおよび基板１Ａをウエットエッチングして、開口部における幅が４０μｍ程度で深さが２０μｍ程度の溝（第１溝部）１１Ａを形成する。ウエットエッチング法によって酸化シリコン膜９Ａ、７Ａ、エピタキシャル層１Ｂおよび基板１Ａをエッチングすることにより、溝１１Ａの断面形状は底に向かって幅が狭くなる順テーパー形状となる。本実施の形態２では、溝１１Ａの深さを２０μｍ程度とすることを例示したが、これに限るものではなく、後の工程で基板１Ａの裏面を研削およびウエットエッチングした後における基板１Ａの厚さ以上となるようにするものである。
【００５８】
次に、図２６に示すように、たとえばスピンコート法にて溝１１Ａ内を含む基板１Ａ上に膜厚２３００ｎｍ程度の感光性ポリイミド膜１２Ａを堆積した後、基板１Ａに約３５０℃の熱処理を施して感光性ポリイミド膜１２Ａをベークする。後の工程で、感光性ポリイミド膜１２Ａの耐熱温度（４３０℃〜４５０℃程度）を超える温度の熱を伴う工程がある場合には、感光性ポリイミド膜１２Ａの代わりに、下層から膜厚８００ｎｍ程度の酸化シリコン膜および膜厚５００ｎｍ程度の窒化シリコン膜を積層した積層膜としてもよい。その場合、それら酸化シリコン膜および窒化シリコン膜は、プラズマＣＶＤ法で成膜することを例示できる。
【００５９】
次に、光照射によって感光性ポリイミド膜１２Ａをパターニングし、ゲート引き出し電極８Ａ上の感光性ポリイミド膜１２Ａに開口部１６Ａを形成し、エミッタ引き出し電極１０上の感光性ポリイミド膜１２Ａに開口部１７Ａを形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして開口部１６Ａ下の酸化シリコン膜９Ａをエッチングし、開口部１６Ａをゲート引き出し電極８Ａまで拡大する。
【００６０】
次に、図２７に示すように、スピンコート法にて基板１上に紫外線硬化型のレジン接着剤（補強材）１８Ａを塗布し、そのレジン接着剤１８Ａにて溝１１Ａおよび開口部１６Ａ、１７Ａを埋め込む。この時、溝１１Ａおよび開口部１６Ａ、１７Ａの外部においてレジン接着剤１８の厚さが５０μｍ程度となるようにする。続いて、図２８に示すように、レジン接着剤１８Ａに、たとえば樹脂材料（ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルフォン、ポリアリレートおよびポリカーボネート等々を単独、積層もしくは複合した材料）からなる厚さ０．２ｍｍ〜１．２ｍｍ程度のウエハ補強板（補強材）１９Ａを貼付する。次いで、基板１Ａの主面にＵＶ光を照射してレジン接着剤１８Ａを硬化することにより、ウエハ補強板１９Ａおよびレジン接着剤１８Ａによって基板１Ａを機械的に補強することができる。この時、ＵＶ光の積算照射量は、約１０００ｍＪ／ｃｍ2とすることを例示できる。このようなウエハ補強板１９Ａおよびレジン接着剤１８Ａを用いて基板１Ａを機械的に補強する手段は、前記実施の形態１におけるウエハ補強粘着テープ１８（図９参照）およびカバー粘着テープ１９（図９参照）を用いて基板１（図９参照）を機械的に補強する手段の代わりに用いることも可能であるが、本実施の形態２では、後の工程で基板１Ａを前記実施の形態１における基板１よりも薄くするものであり、そのように薄くなった基板１Ａを機械的に補強するためにウエハ補強板１９Ａおよびレジン接着剤１８Ａを用いることは特に有効である。
【００６１】
次に、図２９に示すように、前記実施の形態１において図１０を用いて説明した工程と同様の工程により基板１Ａの裏面を研削する。この時、基板１Ａの裏面の研削量は、少なくとも溝１１Ａの底部が現れるまでとする。また、本実施の形態２では、基板１Ａの裏面の研削後において、基板１Ａの厚さを約１５μｍとなるようにすることを例示する。本実施の形態２では、溝部１１Ａ内に感光性ポリイミド膜１２Ａおよびレジン接着剤１８Ａを埋め込んであり、さらに基板１Ａの主面にウエハ補強板１９Ａが貼付されていることから、溝１１Ａの底部が現れるまで研削加工が進み、さらにウエハ吸着ステージ２１（図１０参照）によるチャッキングが解除された場合でも基板１Ａをウエハ状のまま保持することができる。また、図２９に示すように、基板１Ａの裏面の研削後においては、基板１Ａの裏面には研削加工による歪み層１Ｓが形成される。この歪み層１Ｓは、前記実施の形態１で図１１を用いて説明した歪み層１Ｓと同様のものである。
【００６２】
上記のように、基板１Ａの厚さが１５μｍ程度になるまで研削加工を実施した場合には、基板１Ａの剛性が低下し、研削加工中にウエハ状の基板１Ａに割れまたは欠けが生じてしまう不具合が懸念される。しかしながら、前述のように本実施の形態２では、基板１Ａの主面を複数のチップ領域に区画する分割領域に溝１１Ａを設け、その溝１１Ａ内に感光性ポリイミド膜１２Ａおよびレジン接着剤１８Ａを埋め込んである。そのため、基板１Ａの一部に割れまたは欠けが生じた場合でも、その割れまたは欠けを溝１１Ａでトラップし、その割れまたは欠けが拡大してしまうことを防ぐことができる。すなわち、基板１Ａをウエハ状態に保ちながら次工程以降へ進むことが可能となる。
【００６３】
また、基板１Ａの主面を補強する上記ウエハ補強板１９Ａを貼付したことにより、貼付界面に生じた気泡や貼付界面に入り込んでしまった異物による凹凸部が生じ、基板１Ａの裏面の研削加工時には、特にこの凹凸部に機械的衝撃力が集中する。そのため、基板１Ａの裏面の研削加工の初期段階で基板１Ａに欠けが発生すると、研削加工時間中に大きくなり、基板１Ａの大きな割れにつながってしまうことが懸念される。しかしながら、前述のように本実施の形態２では、基板１Ａの主面を複数のチップ領域に区画する分割領域に溝１１Ａを設け、その溝１１Ａ内に感光性ポリイミド膜１２Ａおよびレジン接着剤１８Ａを埋め込んであるので、その割れを溝１１Ａでトラップし、その割れが拡大してしまうことを防ぐことができる。
【００６４】
また、基板１Ａの厚さが１５μｍ程度になるまで研削加工を実施した場合には、基板１Ａの機械的剛性強度が大幅に低下してしまうことから、基板１Ａの主面上に残っている酸化シリコン膜７Ａ、９Ａ、および感光性ポリイミド膜１２Ａ等からの応力によって、基板１Ａの反り量が大きくなってしまうことが懸念される。しかしながら、前述のように本実施の形態２では、基板１Ａの主面を複数のチップ領域に区画する分割領域に溝１１Ａを設け、その溝１１Ａ内に感光性ポリイミド膜１２Ａおよびレジン接着剤１８Ａを埋め込み、さらに基板１Ａの主面上ではレジン接着剤１８Ａを硬化させることにより、基板１Ａの反りを防ぐことを可能としている。
【００６５】
次に、図３０に示すように、前記実施の形態１において図１３を用いて説明した工程と同様の工程により、基板１Ａの裏面をスピンエッチング（ウエットエッチング）し、歪み層１Ｓを除去する。本実施の形態２において、エッチング液としては硝酸、フッ化水素酸および硫酸の混合液を例示することができる。このようなエッチング液を用いることにより、基板１Ａの裏面の平均面粗さ（Ｒａ値）を１０〜５０ｎｍ程度、好ましくは１０〜３０ｎｍ程度にすることができる。前記実施の形態１でも説明したように、スピンエッチング処理時においては、エッチングが進むと、その外周部ではナイフエッジ状に極薄状態となる。そのため、基板１Ａのハンドリング時にそのナイフエッジ状となった部分に機械的衝撃力が作用すると、基板１Ａに割れが生じてしまう不具合が懸念される。しかしながら、前述のように本実施の形態２では、基板１Ａの主面を複数のチップ領域に区画する分割領域に溝１１Ａを設け、その溝１１Ａ内に感光性ポリイミド膜１２Ａおよびレジン接着剤１８Ａを埋め込んであるので、その割れを溝１１Ａでトラップし、その割れが拡大してしまうことを防ぐことができる。
【００６６】
次に、図３１に示すように、基板１Ａの裏面にドレイン電極となる金属電極膜２８Ａを成膜する。本実施の形態２においては、基板１Ａの裏面に成膜される金属電極膜２８Ａは、基板１Ａ側からＴｉ膜、Ｎｉ膜およびＡｕ膜が積層された積層金属膜とすることを例示することができ、それぞれ真空スパッタリング法で成膜することを例示できる。ウエハ補強板１９Ａは耐熱温度の低い樹脂材料（ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルフォン、ポリアリレートおよびポリカーボネート等々を単独、積層もしくは複合した材料）から形成されていることから、熱的負荷の小さい真空スパッタリング法によって金属電極膜２８Ａを形成することにより、ウエハ補強板１９Ａを熱から保護することができる。
【００６７】
次に、図３２に示すように、基板１Ａの裏面にダイシング用の粘着テープ３１を貼付した後、図３３に示すように、ウエハ補強板１９Ａを基板１Ａから剥離し、さらにレジン接着剤１８Ａを除去する。続いて、図３４に示すように、溝１１Ａに沿ってレーザーダイシング法によって金属電極膜２８Ａを切断し、個々のチップへ分割する。本実施の形態２においては、基板１Ａを個々のチップへ分割した後において溝１１Ａ内に残った感光性ポリイミド膜１２Ａがチップの側面を被う。それにより、ＮａおよびＦｅなどの可動イオンがチップの側面からチップ内へ浸入することを防ぐことができる。その結果、可動イオンの浸入を阻止するための半導体領域および電極などのガードリング機能をチップから省略することが可能となる。
【００６８】
その後、図示は省略するが、チップを実装基板へダイボンディングした後に、ボンディングワイヤを用いてゲート引き出し電極８Ａおよびソース引き出し電極１０Ａのそれぞれを実装基板上の対応すると電気的に接続し、本実施の形態２の半導体装置を製造する。なお、ボンディングワイヤは、開口部１６Ａ、１７Ａにてそれぞれゲート引き出し電極８Ａおよびソース引き出し電極１０Ａと接続される。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
たとえば前記実施の形態１では、チップ領域を区画する分割領域に形成された溝に酸化シリコン膜を埋め込む場合について説明したが、この酸化シリコン膜は、ＢまたはＰを添加した酸化シリコン膜としてもよい。
【００７１】
また、前記実施の形態では、パワーデバイスを有する半導体装置の製造工程について説明したが、基板の表裏に電極（アノード電極およびカソード電極）を有するダイオードの製造工程においても、チップ領域を区画する分割領域に溝を形成し、その溝に酸化シリコン膜を埋め込む工程を適用することができる。
【産業上の利用可能性】
【００７２】
本発明の半導体装置の製造方法および半導体装置は、たとえば薄い基板の表裏に金属電極膜が設けられたチップ製品およびその製造工程に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中における基板の裏面を研削する工程を説明する要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造工程中における基板の裏面をウエットエッチングする工程を説明する要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程中における基板の裏面から不純物を導入する工程を説明する要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製造工程中におけるアニール処理工程を説明する要部断面図である。
【図１９】本発明の一実施の形態である半導体装置の製造工程中における基板の裏面に金属電極膜を成膜する工程を説明する要部断面図である。
【図２０】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００７４】
１、１Ａ  基板
１Ｂ  エピタキシャル層
１Ｓ  歪み層
２  ｐ型半導体領域
２Ａ  ｐ+型ウエル
３、３Ａ  ｎ+型半導体領域
４、４Ａ  溝（第２溝部）
５、５Ａ  熱酸化膜
６、６Ａ  ゲート電極
７、７Ａ  酸化シリコン膜
８、８Ａ  ゲート引き出し電極
９、９Ａ  酸化シリコン膜
９Ｂ  コンタクト溝
１０  エミッタ引き出し電極
１０Ａ  ソース引き出し電極
１１、１１Ａ  溝（第１溝部）
１２  酸化シリコン膜
１２Ａ  感光性ポリイミド膜
１３  窒化シリコン膜
１４  感光性ポリイミド膜
１５〜１７  開口部
１６Ａ、１７Ａ  開口部
１８  ウエハ補強粘着テープ（補強材）
１８Ａ  レジン接着剤（補強材）
１９  カバー粘着テープ（補強材）
１９Ａ  ウエハ補強板（補強材）
２０  回転ローラー
２１  ウエハ吸着ステージ
２２  回転研削砥石
２３  ウエハ吸着スピンヘッド
２４  エッチング液供給ノズル
２５  エッチング液
２６  ｎ+型不純物導入層
２６Ａ  ｎ+型半導体層
２７  ｐ+型不純物導入層
２７Ａ  ｐ+型半導体層
２８、２８Ａ  金属電極膜
２９  バンプ下地膜
３０  バンプ電極
３１  粘着テープ
ＢＰ  ベースプレート
ＭＤ  金属粒子
ＭＰ  坩堝
ＭＳ  金属ソース
ＱＴ  石英管
ＲＳＨ  円筒ヒーター
ＳＴＧ  ウエハ静電チャック回転ステージ
ＷＨ１  公転式ウエハホルダ
ＷＨ２  自転式ウエハホルダ
ＷＳ  ウエハステージ
【図１】
2006032598.tif 000003
【図２】
2006032598.tif 000004
【図３】
2006032598.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006032598.tif 000009
【図８】
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【図９】
2006032598.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2006032598.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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