(57)【要約】  【課題】  特にＤ‐フリップフロップにおいて、従来、矛盾するとされていた低消費電力化と高速動作性の両立を実現すること。  【解決手段】  入力データ信号Ｄとクロック信号ＣＫと制御信号として第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２を入力し、出力データ信号ＮＱを出力するラッチ回路Ａ１と、出力データ信号ＮＱを保持するデータ保持回路Ａ２と、入力データ信号Ｄと出力データ信号ＮＱを入力し、入力データ信号Ｄと出力データ信号ＮＱの論理の組み合わせにより第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２を生成する帰還回路Ａ３とを備え、前記第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２によりラッチ回路Ａ１の内部動作をオン／オフ制御することを特徴とする半導体集積回路。【選択図】  図１
2006066938.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号とクロック信号と制御信号とを入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記入力データ信号と前記出力データ信号とを入力し、前記入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を生成する帰還回路とを備え、
前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする半導体集積回路。
【請求項２】
前記帰還回路は、前記入力データ信号と前記出力データ信号とが入力され、前記出力データ信号に基づいて生成される第１の制御信号と、前記出力データ信号に基づいて生成される信号と前記入力データ信号とから合成される第２の制御信号とを生成するように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ラッチ回路は、第１のＮＡＮＤ型ダイナミック回路と第２のＮＡＮＤ型ダイナミック回路とを有し、
前記第１のＮＡＮＤ型ダイナミック回路は、
前記入力データ信号と前記クロック信号と前記第１の制御信号とが入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記入力データ信号および前記第１の制御信号の少なくともいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持するように構成され、
前記第２のＮＡＮＤ型ダイナミック回路は、
前記第１のプリチャージノードと前記クロック信号と前記第２の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、第２のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号の少なくともいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持するように構成されていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記ラッチ回路は、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記ラッチ回路は、
前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記保持回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ソースが接地され、ドレインが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第８のＮ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＰ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
前記帰還回路は、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１０のＮ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１１のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項４に記載の半導体集積回路。
【請求項８】
複数の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記入力データ信号と前記入力データ信号選択信号と前記出力データ信号とを入力し、前記入力データ信号選択信号が選択している前記入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を生成する帰還回路とを備え、
前記入力データ信号選択信号が選択している前記入力データ信号に応じて、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする半導体集積回路。
【請求項９】
第１の入力データ信号と第２の入力データ信号と入力データ信号選択信号とクロック信号と制御信号とを入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記第１の入力データ信号と前記入力データ信号選択信号と前記出力データ信号とを入力し、前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合においては、前記第１の入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を制御し、かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合においては、前記制御信号として常に一定値を出力する帰還回路とを備え、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御し、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、前記ラッチ回路の内部動作を常に動作状態に制御することを特徴とする半導体集積回路。
【請求項１０】
前記ラッチ回路は、ダイナミック回路とＮＡＮＤ型ダイナミック回路とを有し、
前記ダイナミック回路は、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１の入力データ信号と前記出力データ信号に基づいて前記第１の入力データ信号と反転極性であるように出力された第１の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１の入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記第１の入力データ信号および前記第１の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持し、
かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記第２の入力データ信号が“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、
前記第２の入力データ信号が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持するように構成され、
前記ＮＡＮＤ型ダイナミック回路は、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１のプリチャージノードと前記出力データ信号に基づいて前記第１の入力データ信号と同一極性であるように出力される信号と前記第１の入力データ信号の論理和である第２の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、前記第２のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持し、
かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記入力データ信号選択信号が“Ｈ”レベルの場合において、前記第１のプリチャージノードが“Ｈ”レベルの場合、
前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードが“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持するように構成されていることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記ラッチ回路は、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと、
ゲートが前記第２の入力データ信号に接続され、ドレインが第１のプリチャージノードに接続された第１７のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ドレインが前記第１７のＮ型ＭＯＳトランジスタのソースに接続され、ソースが第１のＮ型ＭＯＳトランジスタのドレインに接続された第１８のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項９に記載の半導体集積回路。
【請求項１２】
前記帰還回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続された第１０のＮ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが電源に接続された第１１のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが接地され、ドレインが前記第１１のＰ型ＭＯＳトランジスタのドレインと接続された第１２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１３のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第２の制御信号に接続された第１２のＰ型ＭＯＳトランジスタと、
ゲートがデータ保持ノードに接続され、ソースが前記第１１のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第１の制御信号に接続された第１３のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続されドレインが前記第１の制御信号に接続され、ソースが接地された第１４のＮ型ＭＯＳトランジスタと、
ゲートが前記データ保持ノードに接続され、ドレインが前記第１の制御信号に接続され、ソースが接地された第１５のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項９から請求項１１までのいずれかに記載の半導体集積回路。
【請求項１３】
前記ラッチ回路において、物理配置上の空間的距離について、前記第１のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとの距離は、前記第１のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとの距離よりも短く設定されていることを特徴とする請求項４または請求項１１に記載の半導体集積回路。
【請求項１４】
前記ラッチ回路において、ＭＯＳトランジスタの閾値電圧について、前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第４のＮ型ＭＯＳトランジスタおよび前記第５のＮ型ＭＯＳトランジスタの閾値電圧よりも低く設定されていることを特徴とする請求項４または請求項１１に記載の半導体集積回路。
【請求項１５】
前記ラッチ回路は、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとが１つの回路ブロックとして半導体基板に形成され、
前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとが別の１つの回路ブロックとして前記半導体基板に形成され、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極と順に形成され、
前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極とが順に形成されることを特徴とする請求項４または請求項１１に記載の半導体集積回路。
【請求項１６】
前記ラッチ回路は、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が劣化する場合、前記第４のＮ型ＭＯＳトランジスタのソースおよび前記第５のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されることを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記ラッチ回路は、
前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が良化する場合、前記第１のＮ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されることを特徴とする半導体集積回路。
【請求項１８】
前記ラッチ回路は、クロック停止時に、前記第１のＮ型ＭＯＳトランジスタのソースの電位と前記第６のＮ型ＭＯＳトランジスタのソースの電位と前記第７のＮ型ＭＯＳトランジスタのソースの電位を上昇させるように構成されていることを特徴とする請求項４または請求項１１に記載の半導体集積回路。
【請求項１９】
前記ラッチ回路の電源と前記保持回路および帰還回路の電源とが互いに独立し、個別的に制御可能に構成されていることを特徴とする請求項１から請求項１８までのいずれかに記載の半導体集積回路。
【請求項２０】
前記ラッチ回路は、前記第１の制御信号が“Ｌ”レベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、
前記第１の制御信号が“Ｈ”レベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くし、
前記第２の制御信号が“Ｌ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、
前記第２の制御信号が“Ｈ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くすることを特徴とする請求項４または請求項１１に記載の半導体集積回路。
【請求項２１】
前記ラッチ回路は、
前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成されていることを特徴とする請求項１０または請求項１１または請求項１３から請求項２０までのいずれかに記載の半導体集積回路。
【請求項２２】
前記帰還回路は、前記クロック信号が“Ｌ”レベルの場合の前記入力データ信号および前記出力データ信号の論理の組み合わせにより生成する前記制御信号を保持し、前記クロック信号が“Ｈ”レベルの場合も前記ラッチ回路に前記保持している制御信号を出力するように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項２３】
前記帰還回路は、前記クロック信号が“Ｌ”レベルの場合ＯＮするパスゲートと前記制御信号を保持する回路を備える制御信号ラッチ回路を備えることを特徴とする請求項２３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路にかかわり、特には、フリップフロップ回路において無駄な電力消費を抑制するとともに、必要時の高速動作を確保するための技術に関する。
【背景技術】
【０００２】
従来のＤ型フリップフロップ回路（以下ＦＦと記す）は、ダイナミック型、スタティック型、センスアンプ型などがある。
【０００３】
回路の高速化を実現する回路例として、例えば、IEEE JOURNAL OFSOLID-STATE CIRCUITS,VOL.34,NO.4,APRIL.1999 のＦｉｇ．１８に記載されているSemiDynamic fli-flopのよ
うなダイナミック型ＦＦを図１３に示す。
【０００４】
また、消費電力の低減を実現する回路例として、例えば、特許文献１に記載されているクロック信号制御機能付きのフリップフロップ回路のようなスタティック型ＦＦを図１４に示す。このクロック信号制御機能付きのフリップフロップ回路は、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態のときに内部クロックを停止し、内部動作を停止させ消費電力の低減を図るものである。
【特許文献１】特開２００１−２６７８８９号公報（第２−３頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ダイナミック型ＦＦは、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態である場合も消費電力が大きく、このため平均電流が大きいという問題がある。
【０００６】
また、スタティック型ＦＦは、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態のときに内部クロックを停止してＦＦの動作を停止させ、低消費電力化を実現することができるが、セットアップ時間が大きく、高速動作がむずかしいという問題がある。
【０００７】
ところで、半導体の微細化に伴って別の問題が生じる。すなわち、各トランジスタ間または各回路ブロック間を分離するために、半導体基板に浅いトレンチ分離領域（ＳＴＩ：Sharow TreＮｃｈ Isolation）を形成する際に、ＭＯＳ型トランジスタのソースまたはドレインを構成する拡散領域の特性である分子構造の格子定数が歪むということが現在のところ問題となっている。これにより、ＳＴＩに近い領域に形成されるトランジスタの拡散領域にストレスがかかり、電荷移動度が低下し、電流能力（Ｉds）が低下し、閾値電圧（Ｖth）が上昇することになる。つまり、ＳＴＩに近いトランジスタ、トランジスタ−トランジスタ間の拡散容量部の間隔が狭いトランジスタは特性が劣化することになる。
【０００８】
本発明は、上記の問題点を鑑みてなされたものであり、その目的は、従来、矛盾するとされていた低消費電力化と高速動作性の両立を実現することにある。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００１０】
［１］本発明による半導体集積回路は、入力データ信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、前記出力データ信号を保持する保持回路と、前記入力データ信号と前記出力データ信号を入力し、前記入力データ信号と前記出力データ信号の論理の組み合わせにより前記制御信号を生成する帰還回路とを備える。そして、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする。
【００１１】
この構成による作用は次のとおりである。入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に、ラッチ回路の内部動作をオンにすると、その内部動作は結果的に無駄な動作となる。そこで、入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に相当するときは、帰還回路はその論理の組み合わせに基づいてラッチ回路の内部動作をＯＦＦにする制御信号を生成する。ラッチ回路は、その制御信号に基づいて内部動作を停止する。ただし、ラッチ回路に供給されているクロック信号を停止することはない。このクロック信号を停止することなくラッチ回路の内部動作を停止させるところがポイントである。これにより、消費電力を削減することが可能になる。次いで、入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わる場合に相当するときは、帰還回路からの制御信号はラッチ回路の内部動作をアサートするものとなり、ラッチ回路は内部動作を再開し、入力データ信号の変化を出力データ信号の変化へと導く。このとき、クロック信号は発振継続中であるため、セットアップの応答性が高く、高速動作が可能となる。すなわち、従来、矛盾するとされていた消費電力削減と高速動作との両立を実現することができる。
【００１２】
ここで、出力データ信号について補足する。例えば、Ｄ‐ＦＦの場合、入力データ信号Ｄ、クロック信号ＣＫに対して、出力データ信号は、第１の出力データ信号Ｑとその反転論理の第２の出力データ信号ＮＱとがある。本発明においては、出力データ信号というときは、第１の出力データ信号Ｑまたは第２の出力データ信号ＮＱのいずれか一方、または両方を指すものである。この点は、以下の説明にも該当するものである。
【００１３】
上記の「入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合」とは、例えば、入力データ信号Ｄに対して第１の出力データ信号Ｑを考えるとき、Ｄ＝“Ｈ”、Ｑ＝“Ｈ”の場合と、Ｄ＝“Ｌ”、Ｑ＝“Ｌ”の場合とがある。また、入力データ信号Ｄに対して第２の出力データ信号ＮＱを考えるとき、Ｄ＝“Ｈ”、ＮＱ＝“Ｌ”の場合と、Ｄ＝“Ｌ”、Ｑ＝“Ｈ”の場合とがある。
【００１４】
［２］上記の［１］の半導体集積回路における前記帰還回路については、次のように構成することが好ましい。すなわち、その帰還回路は、前記入力データ信号と前記出力データ信号とが入力される。そして、前記出力データ信号に基づいて第１の制御信号を生成する。また、前記出力データ信号に基づいて生成される信号と前記入力データ信号とから合成される第２の制御信号を生成する。なお、これについては、後述する実施の形態１（図２）の帰還回路Ａ３を参考にすることができる。
【００１５】
［３］上記の［１］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、このラッチ回路は、第１のＮＡＮＤ型ダイナミック回路と第２のＮＡＮＤ型ダイナミック回路とを有する。
【００１６】
第１のＮＡＮＤ型ダイナミック回路は、前記入力データ信号と前記クロック信号と前記第１の制御信号とが入力され、第１のプリチャージノードの充放電を制御するものである。第２のＮＡＮＤ型ダイナミック回路は、前記第１のプリチャージノードと前記クロック信号と前記第２の制御信号が入力され、第２のプリチャージノードの充放電を制御するものである。
【００１７】
第１のＮＡＮＤ型ダイナミック回路は、前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記入力データ信号および前記第１の制御信号のいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持する。
【００１８】
第２のＮＡＮＤ型ダイナミック回路は、前記クロック信号の立ち下がりから立ち上がりまでの期間で、第２のプリチャージノードに充電され、前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号の少なくともいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持する。
【００１９】
なお、これについては、後述する実施の形態１（図２）の第１のＮＡＮＤ型ダイナミック回路ａ１および第２のＮＡＮＤ型ダイナミック回路ａ２を参考にすることができる。
【００２０】
［４］上記の［１］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、そのラッチ回路は、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタと１つのインバータとから構成されている。具体的には次のとおりである。
【００２１】
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、前記ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと
を具備している。
【００２２】
なお、これについては、後述する実施の形態１（図２）のラッチ回路Ａ１を参考にすることができる。
【００２３】
［５］上記において、前記ラッチ回路を次のように構成してもよい。すなわち、前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成する。
【００２４】
［６］上記において、前記保持回路を次のように構成することが好ましい。すなわち、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ソースが接地され、ドレインが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第８のＮ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＰ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＮ型ＭＯＳトランジスタと
を具備している。
【００２５】
なお、これについては、後述する実施の形態１（図２）のデータ保持回路Ａ２を参考にすることができる。
【００２６】
［７］上記において、前記帰還回路を次のように構成することが好ましい。すなわち、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１０のＮ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１１のＮ型ＭＯＳトランジスタと
を具備している。
【００２７】
なお、これについては、後述する実施の形態１（図２）の帰還回路Ａ３を参考にすることができる。
【００２８】
［８］本発明による半導体集積回路は、また、次のように構成されている。すなわち、複数の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、前記出力データ信号を保持する保持回路と、前記入力データ信号と前記入力データ信号選択信号と前記出力データ信号を入力し、前記入力データ信号選択信号と前記入力データ信号選択信号が選択している前記入力データ信号と前記出力データ信号の論理の組み合わせにより前記制御信号を生成する帰還回路とを備える。そして、前記入力データ信号選択信号と前記入力データ信号選択信号が選択している前記入力データ信号に応じて、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする。
【００２９】
これは、入力データ信号が複数ある場合のものである。例えば、フリップフロップ群からなる論理回路において、通常動作時の入力データ信号と、スキャンチェーンとしてのテスト動作時の入力データ信号のように、複数の入力データ信号を切り換えて入力することがある。この場合に、第１の入力データ信号のときは、その入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に相当するときに、ラッチ回路の内部動作を停止させ、消費電力を削減するとともに、ラッチ回路の内部動作を再開するときには、セットアップの応答性を高くして、高速動作を可能とする。また、第２の入力データ信号のときは、通常のダイナミック型と同様の動作となり、高速動作が保証される。
【００３０】
［９］本発明による半導体集積回路は、第１の入力データ信号と第２の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、前記出力データ信号を保持する保持回路と、前記第１の入力データ信号と前記入力データ信号選択信号と前記出力データ信号を入力し、前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合においては、前記第１の入力データ信号と前記出力データ信号の論理の組み合わせにより前記制御信号を制御し、かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合においては、前記制御信号として常に一定値を出力する帰還回路とを備える。そして、前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御し、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、前記ラッチ回路の内部動作を常に動作状態に制御することを特徴とする。
【００３１】
この構成による作用は次のとおりである。入力データ信号選択信号が第１の入力データ信号を選択している状態では、上記の［１］と同様の機能を発揮する。すなわち、第１の入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に相当するときは、帰還回路はその論理の組み合わせに基づいてラッチ回路の内部動作をＯＦＦにする制御信号を生成する。ラッチ回路は、その制御信号に基づいて内部動作を停止する。ただし、ラッチ回路に供給されているクロック信号を停止することはない。このクロック信号を停止することなくラッチ回路の内部動作を停止させるところがポイントである。これにより、消費電力を削減することが可能になる。次いで、第１の入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わる場合に相当するときは、帰還回路からの制御信号はラッチ回路の内部動作をアサートするものとなり、ラッチ回路は内部動作を再開し、入力データ信号の変化を出力データ信号の変化へと導く。このとき、クロック信号は発振継続中であり、セットアップの応答性が高く、高速動作が可能となる。すなわち、従来、矛盾するとされていた消費電力削減と高速動作との両立を実現することができる。
【００３２】
また、入力データ信号選択信号が第２の入力データ信号を選択している状態では、通常のダイナミック型と同様の動作となり、高速動作が保証される。
【００３３】
この場合において、第１の入力データ信号としては遷移確率が低い信号を設定し、第２の入力データ信号としては遷移確率が高い信号を設定すればよい。例えば、フリップフロップ群からなる論理回路において、通常動作時の入力データ信号が第１の入力データ信号に相当し、スキャンチェーンとしてのテスト動作時の入力データ信号が第２の入力データ信号に相当する。
【００３４】
［１０］上記の［９］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、そのラッチ回路は、ダイナミック回路とＮＡＮＤ型ダイナミック回路とを有する。
【００３５】
ダイナミック回路は、次のように構成されている。すなわち、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１の入力データ信号と前記出力データ信号に基づいて前記第１の入力データ信号と反転極性であるように出力された第１の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１の入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記第１の入力データ信号および前記第１の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持する。
【００３６】
かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記第２の入力データ信号が“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、
前記第２の入力データ信号が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持する。
【００３７】
また、ＮＡＮＤ型ダイナミック回路は、次のように構成されている。すなわち、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１のプリチャージノードと前記出力データ信号に基づいて前記第１の入力データ信号と同一極性であるように出力される信号と前記第１の入力データ信号の論理和である第２の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、前記第２のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持する。
【００３８】
かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記入力データ信号選択信号が“Ｈ”レベルの場合において、前記第１のプリチャージノードが“Ｈ”レベルの場合、
前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードが“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持する。
【００３９】
なお、これについては、後述する実施の形態２（図５）のダイナミック回路ａ１１およびＮＡＮＤ型ダイナミック回路ａ１２を参考にすることができる。
【００４０】
［１１］上記の［９］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、そのラッチ回路は、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタと１つのインバータとから構成されている。具体的には次のとおりである。
【００４１】
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと、
ゲートが前記第２の入力データ信号に接続され、ドレインが第１のプリチャージノードに接続された第１７のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ドレインが前記第１７のＮ型ＭＯＳトランジスタのソースに接続され、ソースが第１のＮ型ＭＯＳトランジスタのドレインに接続された第１８のＮ型ＭＯＳトランジスタと
を具備している。
【００４２】
なお、これについては、後述する実施の形態２（図５）のラッチ回路Ａ１１を参考にすることができる。
【００４３】
［１２］上記の［９］〜［１１］の半導体集積回路における前記帰還回路については、次のように構成することが好ましい。すなわち、その帰還回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続された第１０のＮ型ＭＯＳトランジスタと、ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが電源に接続された第１１のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが接地され、ドレインが前記第１１のＰ型ＭＯＳトランジスタのドレインと接続された第１２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１３のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第２の制御信号に接続された第１２のＰ型ＭＯＳトランジスタと、
ゲートがデータ保持ノードに接続され、ソースが前記第１１のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第１の制御信号に接続された第１３のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続されドレインが前記第１の制御信号に接続され、ソースが接地された第１４のＮ型ＭＯＳトランジスタと、
ゲートが前記データ保持ノードに接続され、ドレインが前記第１の制御信号に接続され、ソースが接地された第１５のＮ型ＭＯＳトランジスタと
を具備している。
【００４４】
なお、これについては、後述する実施の形態２（図５）の帰還回路Ａ１３を参考にすることができる。
【００４５】
上記において、第１のプリチャージノードに対する放電経路での放電動作と第２のプリチャージノードに対する放電経路での放電動作が競合（レイシング）すると、誤動作を生じる可能性が残る。そこで、この競合を防止するために、第１のプリチャージノードでの電荷のディスチャージを早くし、第２のプリチャージノードでの電荷のディスチャージを遅くするように制御する。以下、この改良点について説明する。
【００４６】
［１３］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、物理配置上の空間的距離について、前記第１のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとの距離は、前記第１のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとの距離よりもに短く設定されている構成とする。
【００４７】
この構成による作用は次のとおりである。空間的距離が小さい方が動作しやすい。つまり、応答性がより高い。したがって、距離の短い方の第３のＮ型ＭＯＳトランジスタが存在する第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。
【００４８】
［１４］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、ＭＯＳトランジスタの閾値電圧について、前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第４のＮ型ＭＯＳトランジスタおよび前記第５のＮ型ＭＯＳトランジスタの閾値電圧よりも低く設定されている構成とする。
【００４９】
この構成による作用は次のとおりである。閾値電圧が低い方が動作しやすい。つまり、応答性がより高い。したがって、閾値電圧の低い方の第２、第３のＮ型ＭＯＳトランジスタが存在する第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。
【００５０】
［１５］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとが１つの回路ブロックとして半導体基板に形成され、また、前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとが別の１つの回路ブロックとして前記半導体基板に形成されている。そして、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極と順に形成されている。また、前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極とが順に形成されている。この方式によっても、第２、第３のＮ型ＭＯＳトランジスタが存在する第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。
【００５１】
なお、これについては、後述する実施の形態３（図７）を参考にすることができる。
【００５２】
［１６］上記［１５］において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が劣化する場合、前記第４のＮ型ＭＯＳトランジスタのソースおよび前記第５のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されている。この方式によっても、第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。
【００５３】
なお、これについては、後述する実施の形態３（図８）を参考にすることができる。
【００５４】
［１７］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記ラッチ回路は、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が良化する場合、前記第１のＮ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されている。この方式によっても、第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。
【００５５】
比較すると、［１６］はトレンチ分離領域によって拡散領域の特性が劣化する場合であり、［１７］はトレンチ分離領域によって拡散領域の特性が良化する場合であり、互いに逆の関係にあり、［１６］では第４および第５のＮ型ＭＯＳトランジスタの拡散領域をクロック信号入力箇所から離すのに対して、［１７］では第２および第３のＮ型ＭＯＳトランジスタの拡散領域をクロック信号入力箇所から離している。
【００５６】
［１８］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記ラッチ回路は、クロック停止時に、前記第１のＮ型ＭＯＳトランジスタのソースの電位と前記第６のＮ型ＭＯＳトランジスタのソースの電位と前記第７のＮ型ＭＯＳトランジスタのソースの電位を上昇させるように構成されている。
【００５７】
これによれば、クロック停止時に接地電位の電位レベルを上げることにより、ラッチ回路のリーク電流を削減することができる。
【００５８】
［１９］上記において、前記ラッチ回路、保持回路、帰還回路の電源につき、ラッチ回路の電源と保持回路・帰還回路の電源とを互いに独立させ、個別的に制御可能に構成することが好ましい。このように構成することにより、ラッチ回路に対してクロック停止時は電源をＯＦＦにし、保持回路に保持している情報を保ったまま、ラッチ回路のリーク電流を削減することができる。
【００５９】
［２０］上記において、前記ラッチ回路におけるＮ型ＭＯＳトランジスタの基板電位を次のように制御することが好ましい。すなわち、前記第１の制御信号が“Ｌ”レベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、前記第１の制御信号が“Ｈ”レベルレベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くする。また、前記第２の制御信号が“Ｌ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、前記第２の制御信号が“Ｈ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くする。
【００６０】
このように構成することにより、Ｎ型ＭＯＳトランジスタの動作時には、基板電位をフォワードバイアス方向に制御して閾値電位を低くし、高速に動作させることができる。また、Ｎ型ＭＯＳトランジスタが静止する場合には、基板電位をバックバイアス方向に制御して閾値電位を高くし、リーク電流を削減することができる。
【００６１】
［２１］上記において、前記ラッチ回路を次のように構成してもよい。すなわち、前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成する。
【００６２】
［２２］上記において、前記帰還回路は、次のように構成することが好ましい。前記クロック信号が“Ｌ”レベルの場合の前記入力データ信号および前記出力データ信号の論理の組み合わせにより生成する前記制御信号を保持し、前記クロック信号が“Ｈ”レベルの場合も前記ラッチ回路に前記保持している制御信号を出力するように構成する。
【００６３】
これによれば、前記制御信号を保持することにより前記制御信号を生成している信号のひとつである前記入力データ信号のホールド時間を短縮することができる。
【００６４】
［２３］上記において、前記帰還回路は、次のように構成することが好ましい。前記帰還回路は、前記クロック信号が“Ｌ”レベルの場合ＯＮするパスゲートと前記制御信号を保持する回路を備える制御信号ラッチ回路を備えるように構成する。
【発明の効果】
【００６５】
以上のように本発明によれば、入力データ信号と出力データ信号の論理の組み合わせが無駄な電力消費を招来するモードのときは、ラッチ回路へのクロック信号供給は継続したままの状態で、ラッチ回路の内部動作をＯＦＦし、無駄な消費電力を削減するとともに、ラッチ回路の内部動作の再開時には、セットアップの応答性を高くして高速動作を可能とすることができる。このように、従来、矛盾するとされていた消費電力削減と高速動作との両立を実現することができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。
【００６７】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の概略構成を示すブロック図である。Ａ１はラッチ回路、Ａ２はデータ保持回路、Ａ３は帰還回路であり、これらは上記［１］の通りの構成となっている。なお、帰還回路Ａ３への入力については、信号ラインＬ１に代えて、二点鎖線のようにデータ保持回路Ａ２からの信号ラインＬ２としてもよい。Ｉ０２はインバータである。
【００６８】
図２は、本発明の実施の形態１における半導体集積回路の１構成例を示す回路図である。図２において、図１のＡ１，Ａ２，Ａ３が対応している。Ｐ０１〜Ｐ１０はＰ型ＭＯＳトランジスタであり、Ｎ０１〜Ｎ１１はＮ型ＭＯＳトランジスタであり、Ｉ０１は第１のインバータ、Ｉ０２は第２のインバータであり、入力データ信号Ｄ、クロック信号ＣＫを入力して、第１の出力データ信号Ｑ、第１の出力データ信号Ｑの反転論理である第２の出力データ信号ＮＱを出力する。Ｃ０１は第１のプリチャージノード、Ｃ０２は第２のプリチャージノード、Ｃ０３はデータ保持ノードであり、Ｓ０１は第１の帰還信号、Ｓ０２は第２の帰還信号である。これらの構成要素は、上記［４］で説明した内容に対応している。
【００６９】
第１のＮＡＮＤ型ダイナミック回路ａ１は、ＰｃｈトランジスタＰ０１、ＮｃｈトランジスタＮ０２、ＮｃｈトランジスタＮ０３およびＮｃｈトランジスタＮ０１の直列接続として構成されている。第２のＮＡＮＤ型ダイナミック回路ａ２は、ＰｃｈトランジスタＰ０２、ＮｃｈトランジスタＮ０４、ＮｃｈトランジスタＮ０５およびＮｃｈトランジスタＮ０１の直列接続として構成されている。
【００７０】
帰還回路Ａ３が生成出力する第１の帰還信号Ｓ０１は、第２の出力データ信号ＮＱの論理反転に伴って論理反転する信号である。これは、第１のＮＡＮＤ型ダイナミック回路ａ１の放電の許可／禁止を制御するためのもので、ＮｃｈトランジスタＮ０３のゲートに接続されている。
【００７１】
帰還回路Ａ３が生成出力する第２の帰還信号Ｓ０２は、入力データ信号Ｄと第２の出力データ信号ＮＱとに基づいて生成される。これは、第２のＮＡＮＤ型ダイナミック回路ａ２の放電の許可／禁止を制御するためのもので、ＮｃｈトランジスタＮ０５のゲートに接続されている。第２の帰還信号Ｓ０２は、第１の出力データ信号Ｑが“Ｌ”レベルのときは必ず“Ｌ”レベルで、第１の出力データ信号Ｑが“Ｈ“レベルのときは入力データ信号Ｄが“Ｈ”レベルならやはり“Ｌ”レベルで、入力データ信号Ｄが“Ｌ”レベルなら“Ｈ”レベルとなる信号である。
【００７２】
なお、図２では、第１の出力データ信号Ｑと第２の出力データ信号ＮＱが記述されているが、第１の出力データ信号Ｑしかない場合でも、第２の出力データ信号ＮＱしかない場合でも問題ない。
【００７３】
図３は、図２の構成の半導体集積回路の動作を示す波形図である。
【００７４】
（１）時刻Ｔ０において、クロック信号ＣＫが“Ｌ”レベルであり、ＰｃｈトランジスタＰ０１，Ｐ０２はＯＮとなり、一方、ＮｃｈトランジスタＮ０１がＯＦＦとなる。このとき、入力データ信号Ｄも第１の出力データ信号Ｑも“Ｌ”レベルである。第２の出力データ信号ＮＱは“Ｈ”レベルであり、データ保持ノードＣ０３は“Ｌ”レベルであり、第１の帰還信号Ｓ０１は“Ｈ”レベルであるので、ＮｃｈトランジスタＮ０３はＯＮ状態となっている。しかし、入力データ信号Ｄが“Ｌ”レベルのためＮｃｈトランジスタＮ０２はＯＦＦ状態であり、“Ｌ”レベルのクロック信号ＣＫのためにＮｃｈトランジスタＮ０１もＯＦＦ状態であり、したがって、第１のプリチャージノードＣ０１は“Ｈ”レベルにプリチャージされる。また、第２の出力データ信号ＮＱが“Ｈ”レベルのためＮｃｈトランジスタＮ１１はＯＮ状態であり、第２の帰還信号Ｓ０２は“Ｌ”レベルのため、ＮｃｈトランジスタＮ０５はＯＦＦ状態である。第１のプリチャージノードＣ０１が“Ｈ”レベルでＮｃｈトランジスタＮ０４がＯＮ状態であるが、ＮｃｈトランジスタＮ０５がＯＦＦ状態であるので、第２のプリチャージノードＣ０２は“Ｈ”レベルにプリチャージされる。
【００７５】
上記のように、時刻Ｔ０で第１のプリチャージノードＣ０１および第２のプリチャージノードＣ０２がともに“Ｈ”レベルにプリチャージされる。このとき、他の状態がどのようになっているかを示す。第１のインバータＩ０１の出力は、第２のプリチャージノードＣ０２が“Ｈ”レベルのため“Ｌ”レベルであり、その結果、ＰｃｈトランジスタＰ０６，Ｐ０３はＯＮ状態である。また、ＰｃｈトランジスタＰ０７，Ｐ０５はＯＦＦである。ＮｃｈトランジスタＮ０６は、第１のプリチャージノードＣ０１が“Ｈ”レベルであるのでＯＮ状態であり、ＰｃｈトランジスタＰ０４はＯＦＦである。ＮｃｈトランジスタＮ０７は、ＮｃｈトランジスタＮ０６がＯＮでグランドへの接続状態であるので、ＯＦＦである。ＰｃｈトランジスタＰ０８は第２の出力データ信号ＮＱが“Ｈ”レベルであるのでＯＦＦであり、ＮｃｈトランジスタＮ０８はＯＮ状態である。ＰｃｈトランジスタＰ１０は入力データ信号Ｄが“Ｌ”であるのでＯＮ、ＮｃｈトランジスタＮ１０はＯＮ状態である。ＮｃｈトランジスタＮ０８がＯＮでグランドへの接続状態であるので、ＰｃｈトランジスタＰ０９はＯＮ、ＮｃｈトランジスタＮ０９はＯＦＦである。データ保持回路Ａ２におけるデータ保持ノードＣ０３は“Ｌ”レベルとなっている。
【００７６】
（２）時刻Ｔ１でクロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。このとき、入力データ信号Ｄは“Ｌ”レベル、第１の出力データ信号Ｑは“Ｌ”レベルである。すなわち、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｌ”レベルのラッチ回路内部動作の停止条件となっている。ＰｃｈトランジスタＰ０１，Ｐ０２はＯＦＦに反転し、ＮｃｈトランジスタＮ０１がＯＮに反転するが、ＮｃｈトランジスタＮ０２は入力データ信号Ｄが“Ｌ”レベルのままであるためＯＦＦ状態を保つことから、第１のプリチャージノードＣ０１に対する放電は起こらず、第１のプリチャージノードＣ０１は電荷は保持し“Ｈ”レベルのままである。一方、ＮｃｈトランジスタＮ０５は第２の帰還信号Ｓ０２が“Ｌ”レベルのままであるためＯＦＦ状態を保つことから、第２のプリチャージノードＣ０２に対する放電は起こらず、第２のプリチャージノードＣ０２は電荷は保持し“Ｈ”レベルのままである。ラッチ回路Ａ１の出力段のＰｃｈトランジスタＰ０５、ＮｃｈトランジスタＮ０７はともにＯＦＦ状態のままである。したがって、第２の出力データ信号ＮＱおよび第１の出力データ信号Ｑの状態は変わらず、第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２も変わらない。
【００７７】
第１の出力データ信号Ｑが“Ｌ”レベルのときに入力データ信号Ｄが“Ｌ”であれば、クロック信号ＣＫの立ち上がりで得られる結果は、元の第１の出力データ信号Ｑの状態と同じ“Ｌ”レベルである。したがって、ラッチ回路内部動作を停止しても結果は同じである。ラッチ回路内部動作を停止したので、消費電力を削減できる。しかも、ラッチ回路内部動作の停止をクロック信号ＣＫの供給停止で実現するのではなく、論理回路内での信号伝播の制御によって行っている。そのため、後述（３）でラッチ回路内部動作の停止条件が解除されたのちの（４）での応答速度が速いものとなる。
【００７８】
（３）時刻Ｔ２において、入力データ信号Ｄが“Ｌ”レベルから“Ｈ”レベルに立ち上がったとする。これで、入力データ信号Ｄと第１の出力データ信号Ｑとの論理の組み合わせが不一致となり、ラッチ回路内部動作の停止条件が解除される。
【００７９】
（４）次いで時刻Ｔ３において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。入力データ信号Ｄが“Ｈ”レベルに反転すると、ＮｃｈトランジスタＮ１０がＯＮし、第２の帰還信号Ｓ０２は“Ｌ”レベルに保たれている。また、入力データ信号Ｄの“Ｈ”レベルへの反転により、ＮｃｈトランジスタＮ０２がＯＮし、このとき、すでに第１の帰還信号Ｓ０１が“Ｈ”レベルでＮｃｈトランジスタＮ０３はＯＮ状態にあり、クロック信号ＣＫの立ち上がりでＮｃｈトランジスタＮ０１もＯＮ状態であるため、第１のプリチャージノードＣ０１がグランドに接続され、放電が行われる。
【００８０】
放電のために第１のプリチャージノードＣ０１が“Ｌ”レベルになると、ＮｃｈトランジスタＮ０６，Ｎ０４に影響が伝播する。
【００８１】
ＮｃｈトランジスタＮ０６がＯＦＦ状態に反転し、ＰｃｈトランジスタＰ０４がＯＮ状態に反転する。ＰｃｈトランジスタＰ０３はＯＮ状態であったので、ＮｃｈトランジスタＮ０７のゲートが“Ｈ”レベルに反転し、ＮｃｈトランジスタＮ０７がＯＮ状態となる。これで、ラッチ回路Ａ１の出力状態が切り換えられる。すなわち、ＮｃｈトランジスタＮ０７がグランドに接続されることから、第２の出力データ信号ＮＱはそれまでの“Ｈ”レベルから“Ｌ”レベルへと反転する。これに伴って、第１の出力データ信号Ｑが“Ｌ”レベルから“Ｈ”レベルに反転する。第１の出力データ信号Ｑは入力データ信号Ｄとともに“Ｈ”レベルとなったことになる。同時に、第１の帰還信号Ｓ０１が“Ｌ”レベルへ反転する。第１の帰還信号Ｓ０１が“Ｌ”レベルになると、ＮｃｈトランジスタＮ０３がＯＦＦ状態に戻り、第１のプリチャージノードＣ０１は充電許可待機状態となる。
【００８２】
また、第１のプリチャージノードＣ０１が“Ｌ”レベルへ反転したことに伴い、ＮｃｈトランジスタＮ０４はＯＦＦとなる。第２のプリチャージノードＣ０２は電荷は保持したままで“Ｈ”レベルである。
【００８３】
第２の出力データ信号ＮＱが“Ｌ”レベルへ反転したことは、データ保持回路Ａ２に保持される。インバータ（Ｐ０８，Ｎ０８）の出力が反転し、データ保持ノードＣ０３が“Ｈ”レベルへ反転する。なお、インバータ（Ｐ０９，Ｎ０９）の出力が“Ｌ”レベルに保持される。
【００８４】
以上のように、入力データ信号Ｄが“Ｌ”レベルから“Ｈ”レベルに反転し、その状態でクロック信号ＣＫが立ち上がると、第１の出力データ信号Ｑが“Ｌ”レベルから“Ｈ”レベルに反転する。すなわち、ラッチ回路内部動作の停止条件が解除されたのちのクロック信号ＣＫの立ち上がりにより、ラッチ回路内部動作の再開が高速に立ち上がっている。それは、クロック信号ＣＫの発振を継続していたからである。
【００８５】
この期間の動作により、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｈ”レベルのラッチ回路内部動作の停止条件が成立したことになる。
【００８６】
（５）時刻Ｔ４において、クロック信号ＣＫが“Ｌ”レベルに立ち下がると、ＰｃｈトランジスタＰ０１，Ｐ０２はＯＮとなり、直前まで“Ｌ”レベルにあった第１のプリチャージノードＣ０１は“Ｈ”レベルにプリチャージされる。なお、このとき、ＮｃｈトランジスタＮ０３は第１の帰還信号Ｓ０１が“Ｌ”レベルのためＯＦＦ状態であり、プリチャージを補償する。第２のプリチャージノードＣ０２に対しても電荷補充が行われる。
【００８７】
（６）時刻Ｔ５においてクロック信号ＣＫが“Ｈ”レベルに立ち上がる。このとき、入力データ信号Ｄも第１の出力データ信号Ｑも“Ｈ”レベルである。これは、ラッチ回路内部動作の停止条件が成立していることを意味する。クロック信号ＣＫの立ち上がりにより、ＰｃｈトランジスタＰ０１，Ｐ０２はＯＦＦに反転し、ＮｃｈトランジスタＮ０１がＯＮに反転する。また、入力データ信号Ｄが“Ｈ”レベルであるので、ＮｃｈトランジスタＮ０２はＯＮ状態となっている。しかし、第１の帰還信号Ｓ０１が“Ｌ”レベルのままで、ＮｃｈトランジスタＮ０３がＯＦＦ状態を保つため、第１のプリチャージノードＣ０１に対する放電は起こらず、第１のプリチャージノードＣ０１は電荷は保持し“Ｈ”レベルのままである。一方、ＮｃｈトランジスタＮ０５は第２の帰還信号Ｓ０２が“Ｌ”レベルのままであるためＯＦＦ状態を保つことから、第２のプリチャージノードＣ０２に対する放電は起こらず、第２のプリチャージノードＣ０２は電荷は保持し“Ｈ”レベルのままである。よって、ラッチ回路Ａ１の出力段のＰｃｈトランジスタＰ０５、ＮｃｈトランジスタＮ０７はともにＯＦＦ状態のままである。したがって、第２の出力データ信号ＮＱおよび第１の出力データ信号Ｑの状態は変わらず、第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２も変わらない。
【００８８】
ここで、上記した（４）の場合と比較すると、（４）の場合は、クロック信号ＣＫの立ち上がりに起因して、第１のプリチャージノードＣ０１で放電が生じ、ラッチ回路Ａ１がアクティブに動作したが、その要因は、クロック信号ＣＫの立ち上がりの直前で、入力データ信号Ｄが“Ｈ”レベル、出力データ信号Ｑが“Ｌ”レベルであるため、ラッチ回路内部動作の停止条件が解除されていたためである。
【００８９】
これに対して、（６）の場合は、クロック信号ＣＫの立ち上がりにもかかわらず、第１のプリチャージノードＣ０１でも第２のプリチャージノードＣ０２でも放電は生じず、ラッチ回路の動作が停止されている。その要因は、クロック信号ＣＫの立ち上がりの直前で、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｈ”レベルのラッチ回路内部動作の停止条件が成立しているためである。
【００９０】
第１の出力データ信号Ｑが“Ｈ”レベルのときに入力データ信号Ｄが“Ｈ”であれば、クロック信号ＣＫの立ち上がりで得られる結果は、元の第１の出力データ信号Ｑの状態と同じ“Ｈ”レベルである。したがって、ラッチ回路内部動作を停止しても結果は同じである。ラッチ回路内部動作を停止したので、消費電力を削減できる。しかも、ラッチ回路内部動作の停止をクロック信号ＣＫの供給停止で実現するのではなく、論理回路内での信号伝播の制御によって行っている。そのため、後述（６）でラッチ回路内部動作の停止条件が解除されたのちの（７）応答速度が速いものとなる。
【００９１】
（７）時刻Ｔ６において、入力データ信号Ｄが“Ｈ”レベルから“Ｌ”レベルに立ち下がったとする。これで、入力データ信号Ｄと第１の出力データ信号Ｑとの論理の組み合わせが不一致となり、ラッチ回路内部動作の停止条件が解除される。これにより、ＮｃｈトランジスタＮ１０がＯＦＦ状態に反転し、ＰｃｈトランジスタＰ１０がＯＮ状態に反転する。ＰｃｈトランジスタＰ０８はすでにＯＮ状態であるから、第２の帰還信号Ｓ０２が“Ｌ”レベルから“Ｈ”レベルに反転する。その結果、ＮｃｈトランジスタＮ０５がＯＮ状態に反転する。これで、放電許可待機状態となる。ただし、クロック信号ＣＫが“Ｌ”レベルで、ＰｃｈトランジスタＰ０２がＯＮ状態であり、また、ＰｃｈトランジスタＰ０６もＯＮ状態にあるため、第２のプリチャージノードＣ０２には充電が継続されている。
【００９２】
（８）次いで時刻Ｔ７において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。ＰｃｈトランジスタＰ０１がＯＦＦし、第１のプリチャージノードＣ０１への充電は停止される。また、ＮｃｈトランジスタＮ０１がＯＮするが、第１の帰還信号Ｓ０１が“Ｌ”レベルであるため、ＮｃｈトランジスタＮ０３はＯＮ状態を保ち、第１のプリチャージノードＣ０１は電荷は保持したままでＨレベルである。一方、ＰｃｈトランジスタＰ０２もＯＦＦし、第２のプリチャージノードＣ０２への充電も停止される。このときすでに第２の帰還信号Ｓ０２が反転して“Ｈ”レベルにあり、連動してＮｃｈトランジスタＮ０５がＯＮ状態に切り換わっているので、そして、ＮｃｈトランジスタＮ０４はもとからＯＮ状態であり、ＮｃｈトランジスタＮ０１はクロック信号ＣＫの立ち上がりでＯＮしているので、第２のプリチャージノードＣ０２において放電が開始される。第２のプリチャージノードＣ０２の電位が下がり、第１のインバータＩ０１の出力が“Ｈ”レベルに反転すると、ＰｃｈトランジスタＰ０６がＯＦＦし、第２のプリチャージノードＣ０２の電位が急速に降下する。
【００９３】
この放電のために第２のプリチャージノードＣ０２が“Ｌ”レベルになると、ＰｃｈトランジスタＰ０５がＯＮ状態に反転する。ＮｃｈトランジスタＮ０７はＯＮ状態のままである。これで、ラッチ回路Ａ１の出力状態が切り換えられる。すなわち、ＰｃｈトランジスタＰ０５が電源電位ＶＤＤに接続されることから、第２の出力データ信号ＮＱはそれまでの“Ｌ”レベルから“Ｈ”レベルに反転する。これに伴って、第１の出力データ信号Ｑが“Ｈ”レベルから“Ｌ”レベルに反転する。これで、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｌ”レベルのラッチ回路内部動作の停止条件が成立となる。同時に、第１の帰還信号Ｓ０１が“Ｈ”レベルへ反転する。第１の帰還信号Ｓ０１が“Ｈ”レベルになると、ＮｃｈトランジスタＮ０３がＯＮ状態に戻り、第１のプリチャージノードＣ０１は放電許可待機状態となる。
【００９４】
また、第２のプリチャージノードＣ０２が“Ｌ”レベルへ反転したことに伴い、ＰｃｈトランジスタＰ０７はＯＮとなり、第１のプリチャージノードＣ０１へ電荷補充される。
【００９５】
第２の出力データ信号ＮＱが“Ｈ”レベルへ反転したことは、データ保持回路Ａ２に保持される。インバータ（Ｐ０８，Ｎ０８）の出力が反転し、データ保持ノードＣ０３が“Ｌ”レベルへ反転する。なお、インバータ（Ｐ０９，Ｎ０９）の出力が“Ｈ”レベルに保持される。
【００９６】
以上のように、入力データ信号Ｄが“Ｈ”レベルから“Ｌ”レベルに反転し、その状態でクロック信号ＣＫが立ち上がると、第１の出力データ信号Ｑが“Ｈ”レベルから“Ｌ”レベルに反転する、これは、あらかじめラッチ回路内部動作の停止条件（入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｈ”レベル）が解除されていたことによる。
【００９７】
第２の出力データ信号ＮＱが“Ｈ”レベルへ反転し、第１の帰還信号Ｓ０１が“Ｈ”レベルになると、ＮｃｈトランジスタＮ０３がＯＮ状態に反転し、第１のプリチャージノードＣ０１が放電許可待機状態となる。
【００９８】
また、第２の出力データ信号ＮＱが“Ｈ”レベルに反転したことに伴い、帰還回路Ａ３のＮｃｈトランジスタＮ１１がＯＮ状態に反転し、第２の帰還信号Ｓ０２も“Ｈ”レベルから“Ｌ”レベルに反転する。これに伴い、ＮｃｈトランジスタＮ０５がＯＦＦ状態に反転し、第２のプリチャージノードＣ０２は充電許可待機状態となる。
【００９９】
（９）時刻Ｔ８でクロック信号ＣＫが“Ｌ”レベルに立ち上がったとする。ＰｃｈトランジスタＰ０１，Ｐ０２はＯＮとなり、直前まで“Ｌ”レベルにあった第２のプリチャージノードＣ０２は“Ｈ”レベルにプリチャージされる。なお、このとき、ＮｃｈトランジスタＮ０５は第２の帰還信号Ｓ０２が“Ｌ”レベルのためＯＦＦ状態であり、プリチャージを補償する。第１のプリチャージノードＣ０１に対しても電荷補充が行われる。これで、（１）の時刻Ｔ０と同じ状態に戻る。
【０１００】
上記で説明した本実施の形態をまとめると、次のようにいうことができる。
【０１０１】
入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｌ”レベルまたはともに“Ｈ”レベルのラッチ回路内部動作の停止条件が成立しているときには、クロック信号ＣＫの変化にかかわらず、ラッチ回路Ａ１の内部動作を停止させ、低消費電力化を実現することが可能である。また、ラッチ回路Ａ１の内部動作を停止させるときに、クロック信号ＣＫの発振は継続しているので、論理の組み合わせが“Ｈ”，“Ｌ”または“Ｌ”，“Ｈ”になり、ラッチ回路内部動作の停止条件が解除されたのちのセットアップが高速化されている。
【０１０２】
ここで、本実施の形態の半導体集積回路の動作が高速であることを回路シミュレーションデータに基づいて検証する。
【０１０３】
セットアップの限界値は、入力データ信号Ｄの値がクロック信号ＣＫの立ち上がりエッジより十分時間的に前に確定しているときの、クロック信号ＣＫ−出力データ信号ＮＱの遅延値に比べて５％遅延したときと定義する。そして、セットアップ限界値で入力データ信号Ｄが確定したときの、入力データ信号Ｄおよび出力データ信号ＮＱの遅延状態を検証する。
【０１０４】
なお、シミュレーション条件は次のように設定した。
【０１０５】
図２、図１３、図１４において、すべてのＮ型ＭＯＳトランジスタの単位幅あたりの飽和電流を３８０μＡ／μｍ、その閾値電圧を３００ｍＶ、すべてのＰ型ＭＯＳトランジスタの単位幅あたりの飽和電流を１６０μＡ／μｍ、その閾値電圧を−３００ｍＶ、電源電圧ＶＤＤを１．３Ｖ、すべてのトランジスタのチャネル長を０．１２μｍとした。
【０１０６】
また、図２において、次のように仮定した。
【０１０７】
ＮｃｈトランジスタＮ０１のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０２のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０３のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０４のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０５のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０６のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ０７のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０８のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ０９のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ１０のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ１１のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０１のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０２のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０３のチャネル幅を１．６μｍ、ＰｃｈトランジスタＰ０４のチャネル幅を１．６μｍ、ＰｃｈトランジスタＰ０５のチャネル幅を４μｍ、ＰｃｈトランジスタＰ０６のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０７のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０８のチャネル幅を２μｍ、ＰｃｈトランジスタＰ０９のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ１０のチャネル幅を２μｍ、インバータＩ０１のＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータＩ０１のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ０２のＰ型ＭＯＳトランジスタのチャネル幅を５．４μｍ、インバータＩ０２のＮ型ＭＯＳトランジスタのチャネル幅を３．２μｍとした。
【０１０８】
また、IEEE JOURNAL OF SOLID-STATECIRCUITS,VOL.34,NO.4,APRIL.1999 のＦｉｇ．１
８．に示されるものを図１３に掲げ、これを参照し、次のように仮定した。
【０１０９】
ＮｃｈトランジスタＮ２０１のチャネル幅を３．６μｍ、ＮｃｈトランジスタＮ２０２のチャネル幅を４．９μｍ、ＮｃｈトランジスタＮ２０３のチャネル幅を５．５μｍ、ＮｃｈトランジスタＮ２０４のチャネル幅を１．７μｍ、ＮｃｈトランジスタＮ２０５のチャネル幅を１．７μｍ、ＰｃｈトランジスタＰ２０１のチャネル幅を０．８μｍ、ＰｃｈトランジスタＰ２０２のチャネル幅を５．５μｍ、インバータＩ２０１のＰ型ＭＯＳトランジスタのチャネル幅を１．１６μｍ、インバータＩ２０１のＮ型ＭＯＳトランジスタのチャネル幅を０．６μｍ、インバータＩ２０２のＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータＩ２０２のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０３のＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０３のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０４のＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０４のＮ型ＭＯＳトランジスタのチャネル幅を１．２μｍ、インバータＩ２０５のＰ型ＭＯＳトランジスタのチャネル幅を５．４μｍ、インバータＩ２０５のＮ型ＭＯＳトランジスタのチャネル幅を３．１μｍ、インバータＩ２０６のＰ型ＭＯＳトランジスタのチャネル幅を０．６μｍ、インバータＩ２０６のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＡＮＤゲートＡ２０１の２つのＰ型ＭＯＳトランジスタのチャネル幅を０．５μｍ、ＡＮＤゲートＡ２０１の２つのＮ型ＭＯＳトランジスタのチャネル幅を１．９μｍとした。
【０１１０】
また、図１４において、インバータ１０ｈのＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータ１０ｈのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、トランスミッションゲート１０ｉのＰ型ＭＯＳトランジスタのチャネル幅を１．０μｍ、トランスミッションゲート１０ｉのＮ型ＭＯＳトランジスタのチャネル幅を０．５μｍ、インバータ１０ｊのＰ型ＭＯＳトランジスタのチャネル幅を１．６μｍ、インバータ１０ｊのＮ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、トランスミッションゲート１０ｃのＰ型ＭＯＳトランジスタのチャネル幅を２．０μｍ、トランスミッションゲート１０ｃのＮ型ＭＯＳトランジスタのチャネル幅を１．０μｍ、インバータ１０ｄのＰ型ＭＯＳトランジスタのチャネル幅を１．６μｍ、インバータ１０ｄのＮ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータ１０ｅのＰ型ＭＯＳトランジスタのチャネル幅を５．２μｍ、インバータ１０ｅのＮ型ＭＯＳトランジスタのチャネル幅を３．２μｍ、インバータ１０ａのＰ型ＭＯＳトランジスタのチャネル幅を５．２μｍ、インバータ１０ａのＮ型ＭＯＳトランジスタのチャネル幅を３．２μｍ、クロックドインバータ１０ｇの２つのＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、クロックドインバータ１０ｇの２つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＰｃｈトランジスタＰＭ１のチャネル幅を１．５μｍ、ＰｃｈトランジスタＰＭ２のチャネル幅を１．５μｍ、ＮｃｈトランジスタＮＭ１のチャネル幅を１．０μｍ、ＮｃｈトランジスタＮＭ２のチャネル幅を１．０μｍ、インバータ１１のＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータ１１のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＡＮＤゲート１３の３つのＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＡＮＤゲート１３の３つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＮＯＲゲート１５の２つのＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、ＮＯＲゲート１５の２つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＮＡＮＤゲート１７の２つのＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＮＡＮＤゲート１７の２つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータ１９の２つのＰ型ＭＯＳトランジスタのチャネル幅を１．６μｍ、インバータ１９の２つのＮ型ＭＯＳトランジスタのチャネル幅を０．８μｍとした。
【０１１１】
以上のような設定条件で回路シミュレーションを行った結果、図２において、入力データ信号Ｄが立ち上がってから出力データ信号ＮＱが立ち上がるまでの遅延時間は、３２０ｐｓであった。また、入力データ信号Ｄが立ち下がってから出力データ信号ＮＱが立ち下がるまでの遅延時間は、４６０ｐｓであった。
【０１１２】
これに対して、図１３において、入力データ信号Ｄが立ち上がってから出力データ信号ＮＱが立ち上がるまでの遅延時間は、７２０ｐｓであり、入力データ信号Ｄが立ち下がってから出力データ信号ＮＱが立ち下がるまでの遅延時間は、５００ｐｓであった。
【０１１３】
また、図１４において、入力データ信号Ｄが立ち上がってから出力データ信号ＮＱが立ち上がるまでの遅延時間は、８９０ｐｓであり、入力データ信号Ｄが立ち下がってから出力データ信号ＮＱが立ち下がるまでの遅延時間は、８９０ｐｓであった。
【０１１４】
以上のように、本発明の実施の形態１におけるラッチ回路の回路構成よれば、ダイナミックＦＦの第２段目をスタティックからダイナミックＮＡＮＤ型にし、第１段目、第２段目のデータ入力部のＮ型ＭＯＳトランジスタに直列に帰還回路を設け、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態のときに、入力データ信号Ｄと第１の出力データ信号Ｑの論理に基づいてラッチ回路の内部動作を停止させることにより、低消費電力化を実現し、併せて、ダイナミック回路自身の高速性の維持も実現している。
【０１１５】
ところで、本発明の実施の形態１におけるラッチ回路の回路構成においては、上記の作用効果に加えて、さらに次のような利点がある。すなわち、クロック信号ＣＫの電圧レベルがラッチ回路Ａ１の動作電圧より低くても動作が可能となり、定常な貫通電流も流れない。その理由を図２、図３を用いて次に説明する。
【０１１６】
時刻Ｔ３において、クロック信号ＣＫの論理“Ｈ”レベルの電圧値が低くても、プリチャージするＰｃｈトランジスタＰ０１，Ｐ０２の能力が弱く、ＮｃｈトランジスタＮ０１の閾値レベルさえ越えれば、ＮｃｈトランジスタＮ０２，Ｎ０３がＯＮ状態であるため、第１のプリチャージノードＣ０１はディスチャージされる。この状態においては、ＰｃｈトランジスタＰ０１が完全にＯＦＦとならないので、ＮｃｈトランジスタＮ０２，Ｎ０３，Ｎ０１がＯＮ状態であるため、貫通電流が発生してしまうが、その直後に、ＮｃｈトランジスタＮ０３がＯＦＦとなり、貫通電流は即座に停止される。
【０１１７】
また、時刻Ｔ７において、クロック信号ＣＫの論理“Ｈ”レベルの電圧値が低くても、プリチャージするＰｃｈトランジスタＰ０１，Ｐ０２の能力が弱く、ＮｃｈトランジスタＮ０１の閾値レベルさえ越えれば、ＮｃｈトランジスタＮ０４，Ｎ０５がＯＮ状態であるため、第２のプリチャージノードＣ０２はディスチャージされる。この状態においては、ＰｃｈトランジスタＰ０２が完全にＯＦＦとならないので、ＮｃｈトランジスタＮ０４，Ｎ０５，Ｎ０１がＯＮ状態であるため、貫通電流が発生してしまうが、その直後に、ＮｃｈトランジスタＮ０５がＯＦＦとなり、貫通電流は即座に停止される。
【０１１８】
以上のように、図２に示す回路構成において、クロックを低振幅にすることができ、充放電エネルギーが削減され、半導体集積回路のさらなる低消費電力化が可能となる。
【０１１９】
（実施の形態２）
図４は本発明の実施の形態２における半導体集積回路の概略構成を示すブロック図である。Ａ１１はラッチ回路、Ａ１２はデータ保持回路、Ａ１３は帰還回路であり、これらは上記［１１］の通りの構成となっている。なお、帰還回路Ａ１３への入力については、信号ラインＬ１１に代えて、二点鎖線のようにデータ保持回路Ａ１２からの信号ラインＬ１２としてもよい。
【０１２０】
図５は、本発明の実施の形態２における半導体集積回路の１構成例を示す回路図である。図５において、図４のＡ１１，Ａ１２，Ａ１３が対応している。Ｐ１０１〜Ｐ１１３はＰ型ＭＯＳトランジスタであり、Ｎ１０１〜Ｎ１１７はＮ型ＭＯＳトランジスタであり、Ｉ１０１〜Ｉ１０４はインバータであり、遷移確率の低い第１の入力データ信号Ｄ１、遷移確率の高い第２の入力データ信号Ｄ２、入力データ信号選択信号ＳＥＬ、クロック信号ＣＫを入力して第１の出力データ信号Ｑを出力する。Ｃ１０１は第１のプリチャージノード、Ｃ１０２は第２のプリチャージノード、Ｃ１０３はデータ保持ノードであり、Ｓ１０１は第１の帰還信号、Ｓ１０２は第２の帰還信号である。これらの構成要素は、上記［１１］で説明した内容に対応している。
【０１２１】
ダイナミック回路ａ１１は、ＰｃｈトランジスタＰ１０１、ＮｃｈトランジスタＮ１０２、ＮｃｈトランジスタＮ１０３およびＮｃｈトランジスタＮ１０１の直列接続からなるＮＡＮＤ型ダイナミック回路、および、ＰｃｈトランジスタＰ１０１、ＮｃｈトランジスタＮ１１７、ＮｃｈトランジスタＮ１１８およびＮｃｈトランジスタＮ１０１の直列接続からなるＮＡＮＤ型ダイナミック回路の組み合わせとして構成されている。ＮＡＮＤ型ダイナミック回路ａ１２は、ＰｃｈトランジスタＰ１０２、ＮｃｈトランジスタＮ１０４、ＮｃｈトランジスタＮ１０５およびＮｃｈトランジスタＮ１０１の直列接続として構成されている。
【０１２２】
図６は、図５の構成の半導体集積回路の動作を示す波形図である。
【０１２３】
時刻Ｔ１０から時刻Ｔ１８までは、入力データ信号選択信号ＳＥＬが“Ｌ”レベルであり、ＮｃｈトランジスタＮ１１８がＯＦＦ状態を保つ。すなわち、入力データ信号選択信号ＳＥＬが“Ｌ”レベルであるので、ＰｃｈトランジスタＰ１１１がＯＮ状態にあり、ＮｃｈトランジスタＮ１１２，Ｎ１１４がＯＦＦ状態にある。また、第１の出力データ信号Ｑは“Ｌ”レベルで、データ保持回路Ａ１２のデータ保持ノードＣ１０３も“Ｌ”レベルであることから、ＰｃｈトランジスタＰ１１３はＯＮ状態に、ＮｃｈトランジスタＮ１１５はＯＦＦ状態にある。したがって、ＮＡＮＤ型ダイナミック回路ａ１２のＮｃｈトランジスタＮ１０３のゲートに対する第１の帰還信号Ｓ１０１は“Ｈ”レベルとなっており、ＮｃｈトランジスタＮ１０３はＯＮ状態となっている。以上の結果、時刻Ｔ１０から時刻Ｔ１８までの期間の動作は、図５の波形図の通り、上記の実施の形態１の場合と実質的に同一となる。
【０１２４】
時刻Ｔ１８の状態は次のようになっている。クロック信号ＣＫが“Ｌ”レベルでプリチャージ期間となっており、ラッチ回路Ａ１１では、第１のプリチャージノードＣ１０１および第２のプリチャージノードＣ１０２は“Ｈ”レベルである。第１の出力データ信号Ｑは“Ｌ”レベル、第２の出力データ信号ＮＱは“Ｈ”レベルである。データ保持回路Ａ１２のデータ保持ノードＣ１０３は“Ｌ”レベルである。ＰｃｈトランジスタＰ１０１，Ｐ１０２，Ｐ１０６，Ｐ１０３はＯＮ状態、ＰｃｈトランジスタＰ１０７，Ｐ１０５，Ｐ１０４はＯＦＦ状態、ＮｃｈトランジスタＮ１０３，Ｎ１０４，Ｎ１０６はＯＮ状態、ＮｃｈトランジスタＮ１０１，Ｎ１０２，Ｎ１０５，Ｎ１０７，Ｎ１１７，Ｎ１１８はＯＦＦ状態である。また、帰還回路Ａ１３では、ＰｃｈトランジスタＰ１１０，Ｐ１１１，Ｐ１１３はＯＮ状態、ＰｃｈトランジスタＰ１０８，Ｐ１１２はＯＦＦ状態、ＮｃｈトランジスタＮ１１１，Ｎ１１３はＯＮ状態、ＮｃｈトランジスタＮ１１０，Ｎ１１２，Ｎ１１４，Ｎ１１５はＯＦＦ状態である。
【０１２５】
（１）時刻Ｔ１９において、入力データ信号選択信号ＳＥＬが“Ｈ”レベルに立ち上がったとする。これに伴い、ＰｃｈトランジスタＰ１１１がＯＦＦ、ＮｃｈトランジスタＮ１１２がＯＮ、ＮｃｈトランジスタＮ１１４もＯＮとなり、第１の帰還信号Ｓ１０１は“Ｈ”レベルから“Ｌ”レベルに反転する。その結果、ＮｃｈトランジスタＮ１０３がＯＦＦ状態に反転する。また、ＰｃｈトランジスタＰ１１１がＯＦＦ、ＮｃｈトランジスタＮ１１２がＯＮであるため、ＰｃｈトランジスタＰ１１２がＯＮ、ＮｃｈトランジスタＮ１１３がＯＦＦとなり、第２の帰還信号Ｓ１０２は“Ｌ”レベルから“Ｈ”レベルに反転する。その結果、ＮｃｈトランジスタＮ１０５はＯＮ状態に反転する。ただし、クロック信号ＣＫは“Ｌ”レベルであり、ＮｃｈトランジスタＮ１０１がＯＦＦ状態であるため、第１のプリチャージノードＣ１０１および第２のプリチャージノードＣ１０２は“Ｈ”レベルを保つ。
【０１２６】
（２）時刻Ｔ２０において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。これにより、ＮｃｈトランジスタＮ１０１がＯＮ状態に反転する。このとき、ＮｃｈトランジスタＮ１１８はすでにＯＮ状態となっている。時刻Ｔ２０の直前で、第２の入力データ信号Ｄ２は“Ｌ”レベルから“Ｈ”レベルに反転している。すなわち、ＮｃｈトランジスタＮ１１７がＯＮ状態となっている。したがって、第１のプリチャージノードＣ１０１において電荷は放電し、“Ｌ”レベルとなる。一方、これに伴って、ＮｃｈトランジスタＮ１０４はＯＦＦ状態に反転し、第２のプリチャージノードＣ１０２に対する放電は起こらず、第２のプリチャージノードＣ１０２は電荷を保持し、“Ｈ”レベルのままである。
【０１２７】
第１のプリチャージノードＣ１０１が“Ｌ”レベルに反転したことにより、ＰｃｈトランジスタＰ１０４がＯＮ状態に反転し、ＮｃｈトランジスタＮ１０６がＯＦＦ状態に反転する。ＰｃｈトランジスタＰ１０３はＯＮ状態であるから、ＮｃｈトランジスタＮ１０７はＯＮ状態に反転する。その結果、第２の出力データ信号ＮＱは“Ｌ”レベルに反転し、第１の出力データ信号Ｑは“Ｈ”レベルに反転する。データ保持ノードＣ１０３は“Ｈ”レベルに反転する。
【０１２８】
（３）時刻Ｔ２１において、クロック信号ＣＫが立ち下がると、ＰｃｈトランジスタＰ１０１が反転してＯＮ状態となり、第１のプリチャージノードＣ１０１に対して充電が行われる。
【０１２９】
（４）時刻Ｔ２２において、クロック信号ＣＫが立ち上がると、ＮｃｈトランジスタＮ１０１が反転してＯＮ状態となり、ＮｃｈトランジスタＮ１１７，Ｎ１１８，Ｎ１０１の経路で放電が行われ、第１のプリチャージノードＣ１０１は“Ｌ”レベルに反転する。
【０１３０】
その後、時刻Ｔ２３までにもクロック信号ＣＫが立ち下がり、第１のプリチャージノードＣ１０１に充電が行われる。
【０１３１】
（５）時刻Ｔ２３において、第２の入力データ信号Ｄ２が“Ｈ”レベルから“Ｌ”レベルに反転し、ＮｃｈトランジスタＮ１１７がＯＦＦ状態に反転する。
【０１３２】
（６）時刻Ｔ２４において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。ＰｃｈトランジスタＰ１０１，Ｐ１０２がＯＦＦ状態に反転する。このとき、第１の帰還信号Ｓ１０１は“Ｌ”レベルで、ＮｃｈトランジスタＮ１０３はＯＦＦ状態にある。一方、第２の帰還信号Ｓ１０２は“Ｈ”レベルであり、ＮｃｈトランジスタＮ１０５はＯＮ状態にある。第１のプリチャージノードＣ１０１が“Ｈ”レベルであるから、ＮｃｈトランジスタＮ１０４もＯＮ状態になっている。したがって、ＰｃｈトランジスタＰ１０２が反転してＯＦＦ状態になると、第２のプリチャージノードＣ１０２はＮｃｈトランジスタＮ１０４，Ｎ１０５，Ｎ１０１を介してグランドに接続され、放電が行われる。このとき、第１のインバータＩ０１の出力が“Ｈ”レベルへ反転し、ＰｃｈトランジスタＰ１０６もＯＦＦ状態に反転する。その結果、第２のプリチャージノードＣ１０２は“Ｈ”レベルから“Ｌ”レベルに反転する。
【０１３３】
（７）時刻Ｔ２５において、クロック信号ＣＫが“Ｌ”レベルに立ち下がったとする。ＰｃｈトランジスタＰ１０２がＯＮ状態に反転するとともに、ＮｃｈトランジスタＮ１０１がＯＦＦ状態に反転するので、第２のプリチャージノードＣ１０２に対して充電が行われ、第２のプリチャージノードＣ１０２は“Ｈ”レベルに反転する。
【０１３４】
以上のように、入力データ信号選択信号ＳＥＬが“Ｈ”レベルのときは、クロック信号ＣＫの立ち下がりでプリチャージが行われ、クロック信号ＣＫの立ち上がりでディスチャージが行われ、第２の入力データ信号Ｄ２の取り込みが行われる。ディスチャージについては、第２の入力データ信号Ｄ２が“Ｈ”レベルのときは、ダイナミック回路ａ１１でディスチャージが行われ、第２の入力データ信号Ｄ２が“Ｌ”レベルのときは、ＮＡＮＤ型ダイナミック回路ａ１２でディスチャージが行われる。
【０１３５】
本実施の形態の特徴点は次の通りである。
【０１３６】
遷移確率が低い第１の入力データ信号Ｄ１が選択されている場合は、実施の形態１の場合と同様に、第１の入力データ信号Ｄ１と第１の出力データ信号Ｑが同一状態のときに、第１の入力データ信号Ｄ１と第１の出力データ信号Ｑの論理によりラッチ回路Ａ１１の内部動作を停止させ、低消費電力化を実現し、また、ダイナミック回路自身の高速性も維持することが可能である。
【０１３７】
また、遷移確率が高い第２の入力データ信号Ｄ２が選択されている場合は、第１の出力データ信号Ｑの状態にかかわらず、ラッチ回路Ａ１１の内部動作を動作させたままで、ダイナミック回路自身の高速性を確保することができる。
【０１３８】
（実施の形態３）
図７は本発明の実施の形態３における半導体集積回路の一例を部分的に示す平面図である。本実施の形態３は、ＮｃｈトランジスタＮ１０４，Ｎ１０５とＮｃｈトランジスタＮ１１７，Ｎ１１８との競合（レイシング）を防止するための技術である。第１のプリチャージノードＣ１０１の電荷のディスチャージを早くし、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御する。
【０１３９】
図７において、図５のＮｃｈトランジスタＮ１０１、ＮｃｈトランジスタＮ１１７，Ｎ１１８を回路ブロック３０とし、また、ＮｃｈトランジスタＮ１０４，Ｎ１０５を回路ブロック３１として半導体基板に形成されている。
【０１４０】
回路ブロック３０は、ＮｃｈトランジスタＮ１０１のソース、ドレインを構成する拡散領域およびゲート電極と、ＮｃｈトランジスタＮ１１８のソース、ドレインを構成する拡散領域およびゲート電極と、ＮｃｈトランジスタＮ１１７のソース、ドレインを構成する拡散領域およびゲート電極とが横方向に順に配置された状態で形成されている。ＮｃｈトランジスタＮ１１８のソースを構成する拡散領域はＮｃｈトランジスタＮ１０１のドレインを構成する拡散領域と共通である。また、ＮｃｈトランジスタＮ１１７のソースを構成する拡散領域はＮｃｈトランジスタＮ１１８のドレインを構成する拡散領域と共通である。
【０１４１】
また、回路ブロック３１は、ＮｃｈトランジスタＮ１０５のソース、ドレインを構成する拡散領域およびゲート電極と、ＮｃｈトランジスタＮ１０４のソース、ドレインを構成する拡散領域およびゲート電極とが横方向に順に配置された状態で形成されている。ＮｃｈトランジスタＮ１０４のソースを構成する拡散領域はＮｃｈトランジスタＮ１０５のドレインを構成する拡散領域と共通である。
【０１４２】
ＮｃｈトランジスタＮ１０１のソース拡散領域は接地電位に接続されている。さらに、ＮｃｈトランジスタＮ１０１のドレインおよびＮｃｈトランジスタＮ１１８のソースは、ＮｃｈトランジスタＮ１０５のソースに接続されている。
【０１４３】
本構成例では、回路ブロック３０と回路ブロック３１は横方向に隣接して形成されているが、縦方向に隣接して形成してもよい。
【０１４４】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【０１４５】
例えば、図６における時刻Ｔ２２においてクロック信号ＣＫが立ち上がる前は、ＮｃｈトランジスタＮ１１８は入力データ信号選択信号ＳＥＬが“Ｈ”レベルであるためにＯＮ状態であり、第２の入力データ信号Ｄ２が“Ｈ”レベルであるため、ＮｃｈトランジスタＮ１１７はＯＮ状態であり、ＮｃｈトランジスタＮ１０５は第２の帰還信号Ｓ１０２が“Ｈ”レベルであるためＯＮ状態であり、ＮｃｈトランジスタＮ１０４は第１のプリチャージノードＣ１０１が“Ｈ”レベルであるためＯＮ状態である。
【０１４６】
その後、クロック信号ＣＫが立ち上がった瞬間に、第１のプリチャージノードＣ１０１が“Ｌ”レベルに変化するまで、第２のプリチャージノードＣ１０２はＮｃｈトランジスタＮ１０４，Ｎ１０５のトランジスタの能力に応じてレベルが“Ｌ”レベル方向に落ちてしまう。
【０１４７】
そのため、ＮｃｈトランジスタＮ１０１のドレインを構成する拡散領域とＮｃｈトランジスタＮ１１８のソースを構成する拡散領域を、ＮｃｈトランジスタＮ１０５のソースを構成する拡散領域に比べて近づけて配置することにより、第１のプリチャージノードＣ１０１の電荷のディスチャージを早くし、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御し、ＮｃｈトランジスタＮ１０４，Ｎ１０５とＮｃｈトランジスタＮ１１７，Ｎ１１８との競合を防止する。
【０１４８】
第１のプリチャージノードＣ１０１の電荷のディスチャージを早く、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御する別の方式を次に説明する。
【０１４９】
ＮｃｈトランジスタＮ１１７，Ｎ１１８の閾値電圧を、ＮｃｈトランジスタＮ１０４，Ｎ１０５の閾値電圧に比べて低く設定することにより、第１のプリチャージノードＣ１０１の電荷のディスチャージを早く、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御する。これによって、ＮｃｈトランジスタＮ１０４，Ｎ１０５のトランジスタとＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタの競合を防止する。
【０１５０】
また、隣接する他の回路ブロックとの間に形成されるＳＴＩ（Sharow TreＮｃｈIsolation）によってトランジスタ特性が劣化する場合、ＮｃｈトランジスタＮ１０３のソース、ＮｃｈトランジスタＮ１０４のドレインの拡散領域をＳＴＩ側に形成することにより、ＮｃｈトランジスタＮ１０１、ＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタ特性の劣化（電流能力の低下、閾値電圧の上昇等）に比べて、ＮｃｈトランジスタＮ１０３、ＮｃｈトランジスタＮ１０４のドレインのトランジスタ特性の劣化が大きくなるように制御し、第１のプリチャージノードＣ１０１の電荷のディスチャージを早く、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするようにＮｃｈトランジスタＮ１０４，Ｎ１０５のトランジスタとＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタの競合を防止する。
【０１５１】
また、本実施の形態では、ＮｃｈトランジスタＮ１１７の外側にＳＴＩ分離が存在し、ＮｃｈトランジスタＮ１１７のトランジスタ特性が劣化してしまう可能性があるが、図８のようにＮｃｈトランジスタＮ１１７の外側にダミーソース拡散領域およびダミーゲート電極のダミートランジスタＮ１５０を形成し、接地電位に共通に接続する構成をとり、ＮｃｈトランジスタＮ１１７のトランジスタ特性の劣化をさらに抑えるように配置してもよい。
【０１５２】
なお、本実施の形態では、現在のところ、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が劣化する場合がほとんどであることに基づいて、例示および説明した。
【０１５３】
しかし、将来的に隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が良化する場合が生じることも考えると、この場合は、ＮｃｈトランジスタＮ１１７のソース拡散領域、ＮｃｈトランジスタＮ１１８のドレイン拡散領域をＳＴＩ側に配置し、ＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタ特性の良化し、ＮｃｈトランジスタＮ１０３のソース拡散領域、ＮｃｈトランジスタＮ１０４のドレイン拡散領域の外側にダミーソース拡散領域およびダミーゲート電極を形成し、接地電位に共通に接続する構成をとり、ＮｃｈトランジスタＮ１０３、ＮｃｈトランジスタＮ１０４のトランジスタ特性の良化を抑えるように配置する。
【０１５４】
なお、図７、図８においては、Ｎ１１７をＮ１０２に置き換え、Ｎ１１８をＮ１０３に置き換えて理解してもよい。
【０１５５】
（実施の形態４）
図９、図１０は本発明の実施の形態４における半導体集積回路の構成を示す構成図である。
【０１５６】
図９において、Ｐ０１〜Ｐ１０はＰ型ＭＯＳトランジスタであり、Ｎ０１〜Ｎ１１はＮ型ＭＯＳトランジスタであり、Ｉ０１は第１のインバータ、Ｉ０２は第２のインバータであり、入力データ信号Ｄ、クロック信号ＣＫを入力して、第１の出力データ信号Ｑおよびその反転論理である第２の出力データ信号ＮＱを出力する。
【０１５７】
２００はラッチ回路であり、ラッチ回路を構成しているＰｃｈトランジスタＰ０１〜Ｐ０７および第１のインバータＩ０１は電源ＶＤＤ１に接続され、ＮｃｈトランジスタＮ０１〜Ｎ０７および第１のインバータＩ０１は接地電位ＶＳＳ１に接続され、２０１は帰還回路および保持回路であり、帰還回路および保持回路２０１を構成しているＰｃｈトランジスタＰ０８〜Ｐ１０および第２のインバータＩ０２は電源ＶＤＤに接続され、ＮｃｈトランジスタＮ０８〜Ｎ１１および第２のインバータＩ０２は接地電位ＶＳＳに接続されている。
【０１５８】
図１０は、ラッチ回路２００、帰還回路および保持回路２０１に電源および接地電位を供給する構成図である。ＣＬＯＣＫはクロックであり、ＳＴＯＰはクロック制御信号であり、通常動作時はクロック制御信号ＳＴＯＰは“Ｈ”レベルを出力し、クロック停止時はクロック制御信号ＳＴＯＰは“Ｌ”レベルを出力する。
【０１５９】
２０２はＡＮＤ回路であり、通常動作時はラッチ回路２００にクロックを供給し、クロック停止時は“Ｌ”レベルを供給する。
【０１６０】
なお、今回はクロック停止時は“Ｌ”レベルを供給している構成例を示しているが、クロック停止時に“Ｈ”レベルを供給しても回路動作上、問題はない。
【０１６１】
２０３は電源制御回路であり、電源ＶＤＤ、接地電位ＶＳＳを入力し、クロック制御信号ＳＴＯＰが通常動作時は、電源ＶＤＤ１は電源ＶＤＤと同レベルを出力し、接地電位ＶＳＳ１は接地電位ＶＳＳと同レベルを出力する。クロック制御信号ＳＴＯＰがクロック停止時は、電源ＶＤＤ１は電源ＶＤＤと同レベルを出力し、接地電位ＶＳＳ１は接地電位ＶＳＳに比べ高い電位レベルを供給する。
【０１６２】
このように電源制御回路２０３を制御することにより、クロック停止時は、接地電位ＶＳＳ１の電位レベルを上げることにより、ラッチ回路２００のリーク電流を削減することができる。
【０１６３】
また、電源制御回路２０３について、クロック制御信号ＳＴＯＰが通常動作時は、電源ＶＤＤ１は電源ＶＤＤと同レベルを出力し、接地電位ＶＳＳ１は接地電位ＶＳＳと同レベルを出力する。また、クロック制御信号ＳＴＯＰがクロック停止時は、電源ＶＤＤ１は接地電位ＶＳＳを供給し、接地電位ＶＳＳ１は接地電位ＶＳＳを供給する。
【０１６４】
このように電源制御回路２０３を制御するので、クロック停止時は電源をＯＦＦにし、保持回路に保持している情報を保ったまま、ラッチ回路のリーク電流を削減することができる。
【０１６５】
（実施の形態５）
図１１、図１２は、本発明の実施の形態５における半導体集積回路の構成を示す構成図である。
【０１６６】
図１１において、Ｐ０１〜Ｐ１０はＰ型ＭＯＳトランジスタであり、Ｎ０１〜Ｎ１１はＮ型ＭＯＳトランジスタであり、Ｉ０１は第１のインバータ，Ｉ０２は第２のインバータであり、入力データ信号Ｄ、クロック信号ＣＫを入力して第１の出力データ信号Ｑ、その反転論理である第２の出力データ信号ＮＱを出力する。
【０１６７】
３００はラッチ回路であり、ラッチ回路を構成しているＮｃｈトランジスタＮ０２，Ｎ０３の基板電位はＶＢＳ１に接続し、ＮｃｈトランジスタＮ０４，Ｎ０５の基板電位はＶＢＳ２に接続する。
【０１６８】
図１２は、ラッチ回路３００に基板電源を供給する構成図である。
【０１６９】
基板電位制御回路３０１は、ラッチ回路３００より出力する第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２と電源ＶＤＤおよび接地電位ＶＳＳを入力し、第１の基板電位ＶＢＳ１および第２の基板電位ＶＢＳ２を出力する。第１の基板電位ＶＢＳ１は第１のＮＡＮＤ型ダイナミック回路ａ１のＮｃｈトランジスタＮ０２，Ｎ０３に与えられ、第２の基板電位ＶＢＳ２は第２のＮＡＮＤ型ダイナミック回路ａ２のＮｃｈトランジスタＮ０４，Ｎ０５に与えられている。
【０１７０】
第１の基板電位ＶＢＳ１は、第１の帰還信号Ｓ０１が“Ｌ”レベルのときは、接地電位に比べて低い電位を出力し、第１の帰還信号Ｓ０１が“Ｈ”レベルのときは、接地電位に比べて高い電位レベルを出力する。第２の基板電位ＶＢＳ２は、第２の帰還信号Ｓ０２が“Ｌ”レベルのときは、接地電位に比べて低い電位を出力し、第２の帰還信号Ｓ０２が“Ｈ”レベルのときは、接地電位に比べて高い電位レベルを出力する。
【０１７１】
このように基板電位制御回路３０１を制御することにより、第１の帰還信号Ｓ０１が“Ｈ”レベルで、ＮｃｈトランジスタＮ０２，Ｎ０３が動作する場合、基板電位をフォワードバイアス方向に制御し、ＮｃｈトランジスタＮ０２およびＮｃｈトランジスタＮ０３の閾値電位を低くし、高速に動作させる。
【０１７２】
逆に、第１の帰還信号Ｓ０１が“Ｌ”レベルで、ＮｃｈトランジスタＮ０２，Ｎ０３が静止する場合、基板電位をバックバイアス方向に制御し、ＮｃｈトランジスタＮ０２およびＮｃｈトランジスタＮ０３の閾値電位を高くし、リーク電流を削減する。
【０１７３】
また、第２の帰還信号Ｓ０２が“Ｈ”レベルで、ＮｃｈトランジスタＮ０４，Ｎ０５が動作する場合、基板電位をフォワードバイアス方向に制御し、ＮｃｈトランジスタＮ０４およびＮｃｈトランジスタＮ０５の閾値電位を低くし、高速に動作させる。
【０１７４】
逆に、第２の帰還信号Ｓ０２が“Ｌ”レベルで、ＮｃｈトランジスタＮ０４，Ｎ０５が静止する場合、基板電位をバックバイアス方向に制御し、ＮｃｈトランジスタＮ０４およびＮｃｈトランジスタＮ０５の閾値電位を高くし、リーク電流を削減する。
【０１７５】
（実施の形態６）
図１５は、本発明の実施の形態６における半導体集積回路の１構成例を示す回路図である。図１５において、Ｐ５０１〜Ｐ５１１はＰ型ＭＯＳトランジスタであり、Ｎ５０１〜Ｎ５１２はＮ型ＭＯＳトランジスタであり、Ｉ５０１は第１のインバータ、Ｉ５０２は第２のインバータであり、Ｉ５０３は第３のインバータ、Ｉ５０４は第４のインバータであり、Ｉ５０５は第５のインバータ、入力データ信号Ｄ、クロック信号ＣＫを入力して、第１の出力データ信号Ｑ、第１の出力データ信号Ｑの反転論理である第２の出力データ信号ＮＱを出力する。Ｃ５０１は第１のプリチャージノード、Ｃ５０２は第２のプリチャージノード、Ｃ５０３はデータ保持ノードであり、Ｓ５０１は第１の帰還信号、Ｓ５０２は第２の帰還信号である。５００は帰還回路である。なお、図１５は実施の形態１で示した図２にパスゲート回路およびパスゲート回路の出力を保持する回路を追加した構成となっている。
【０１７６】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【０１７７】
例えば、入力データ信号Ｄが“Ｈ”レベル、第１の出力データ信号Ｑが“Ｈ”レベル、第２の出力データ信号ＮＱが“Ｌ”レベルであり、クロック信号ＣＫが“Ｌ”レベルである場合において、ＰｃｈトランジスタＰ５０８はＯＮ、ＰｃｈトランジスタＰ５１０はＯＦＦ、ＮｃｈトランジスタＮ５１１はＯＦＦ、ＮｃｈトランジスタＮ５１０はＯＮである。また、クロック信号ＣＫが“Ｌ”レベルであるため、ＮｃｈトランジスタＮ５１２はＯＮ、インバータＩ５０５は“Ｈ”レベルを出力するため、ＰｃｈトランジスタＰ５１１はＯＮとなり、Ｓ５０２は“Ｌ”レベルとなる。
【０１７８】
次にクロック信号ＣＫが立ち上がり、“Ｈ”レベルとなった場合は、クロック信号ＣＫが“Ｈ”レベルであるため、ＮｃｈトランジスタＮ５１２はＯＦＦ、インバータＩ５０５は“Ｌ”レベルを出力するため、ＰｃｈトランジスタＰ５１１はＯＦＦとなり、Ｓ５０２はインバータＩ５０３およびＩ５０４により前値を保持する。
【０１７９】
このようにクロック信号が“Ｌ”レベル期間でＳ５０２の値を確定させ、クロック信号が立ちあがるとＰｃｈトランジスタＰ５１１、ＮｃｈトランジスタＮ５１２をＯＦＦすることにより入力データ信号Ｄおよび第１の出力データ信号Ｑ、第２の出力データ信号ＮＱの値に依存せずにＳ５０２を保持する構成をとることにより入力データ信号Ｄのホールド時間が短縮できる。
【０１８０】
本実施例では実施の形態１を基にした回路構成にて説明を行ったが、実施の形態２〜５に関しても、パスゲート回路およびパスゲート回路の出力を保持する回路を追加すれば同様の効果を得ることが可能である。
【産業上の利用可能性】
【０１８１】
本発明の半導体集積回路は、フリップフロップ回路において無駄な電力消費を抑制するとともに、必要時には高速動作を確保するための技術等として有用である。
【図面の簡単な説明】
【０１８２】
【図１】本発明の実施の形態１における半導体集積回路の概略的構成を示すブロック図
【図２】本発明の実施の形態１における半導体集積回路の具体的構成例を示す回路図
【図３】本発明の実施の形態１の半導体集積回路の動作を示す波形図
【図４】本発明の実施の形態２における半導体集積回路の概略的構成を示すブロック図
【図５】本発明の実施の形態２における半導体集積回路の具体的構成例を示す回路図
【図６】本発明の実施の形態２の半導体集積回路の動作を示す波形図
【図７】本発明の実施の形態３における半導体集積回路の一例を部分的に示す平面図
【図８】本発明の実施の形態３における半導体集積回路の別の例を部分的に示す平面図
【図９】本発明の実施の形態４における半導体集積回路の具体的構成例を示す回路図
【図１０】本発明の実施の形態４における半導体集積回路の電源制御回路の周辺回路構成を示すブロック図
【図１１】本発明の実施の形態５における半導体集積回路の具体的構成例を示す回路図
【図１２】本発明の実施の形態５における半導体集積回路の基板電位制御回路の周辺回路構成を示すブロック図
【図１３】従来の技術における半導体集積回路の構成を示す回路図
【図１４】従来の技術における別の半導体集積回路の構成を示す回路図
【図１５】本発明の実施の形態６における半導体集積回路の具体的構成例を示す回路図
【符号の説明】
【０１８３】
Ａ１，Ａ１１  ラッチ回路
Ａ２，Ａ１２  データ保持回路
Ａ３，Ａ１３，５００  帰還回路
ａ１  第１のＮＡＮＤ型ダイナミック回路
ａ２  第２のＮＡＮＤ型ダイナミック回路
ａ１１  ダイナミック回路
ａ１２  ＮＡＮＤ型ダイナミック回路
ＣＫ  クロック信号
Ｃ０１，Ｃ１０１，Ｃ５０１  第１のプリチャージノード
Ｃ０２，Ｃ１０２，Ｃ５０２  第２のプリチャージノード
Ｄ  入力データ信号
Ｄ１  第１の入力データ信号
Ｄ２  第２の入力データ信号
Ｉ０１  第１のインバータ
Ｉ０２  第２のインバータ
Ｉ１０１〜Ｉ１０４  インバータ
Ｎ０１〜Ｎ１１  Ｎｃｈトランジスタ
Ｎ１０１〜Ｎ１１３  Ｎｃｈトランジスタ
Ｐ０１〜Ｐ１８  Ｐｃｈトランジスタ
Ｐ１０１〜Ｐ１１３  Ｐｃｈトランジスタ
Ｉ５０１〜Ｉ５０５  インバータ
Ｎ５０１〜Ｎ５１２  Ｎｃｈトランジスタ
Ｐ５０１〜Ｐ５１１  Ｐｃｈトランジスタ
Ｑ  第１の出力データ信号
ＮＱ  第２の出力データ信号
ＳＥＬ  入力データ信号選択信号
Ｓ０１，Ｓ１０１，Ｓ５０１  第１の帰還信号（制御信号）
Ｓ０２，Ｓ１０２，Ｓ５０２  第２の帰還信号（制御信号）
ＶＢＳ１  第１の基板電位
ＶＢＳ２  第２の基板電位
２００，３００  ラッチ回路
２０１，３０１  帰還回路およびデータ保持回路
２０２  ＡＮＤ回路
２０３  電源制御回路
３０２  基板電位制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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