(57)【要約】【目的】  絶縁膜中にボイドを生じさせないようにすることを目的とする。【構成】  本発明の半導体装置の製造方法は、基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１０８）と、前記絶縁膜をフッ素（Ｆ）系のガスを用いてエッチングして開口部を形成する開口部形成工程（Ｓ１１０）と、前記開口部形成工程（Ｓ１１０）の後、前記絶縁膜をフッ素除去剤雰囲気に晒すフッ素除去工程（Ｓ１１２）と、前記フッ素除去工程（Ｓ１１２）の後、前記エッチングされた領域に導電性材料を堆積させる堆積工程（Ｓ１１６〜Ｓ１２０）と、を備えたことを特徴とする。【選択図】        図１
2006156518.tif 000002
【特許請求の範囲】
【請求項１】
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜をフッ素（Ｆ）系のガスを用いてエッチングするエッチング工程と、
前記エッチング工程の後、前記絶縁膜をフッ素除去剤雰囲気に晒す曝露工程と、
前記曝露工程の後、前記エッチングされた領域に導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜形成工程において、多孔質材料を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記曝露工程において、大気圧より低い圧力環境で、前記基体を１５０℃以上に加熱することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記エッチング工程において、大気圧より低い圧力環境でエッチングを行ない、
前記曝露工程において、前記エッチング工程後に大気開放させることなく前記絶縁膜をフッ素除去剤雰囲気に晒すことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記多孔質材料として、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｑｕｉｏｘａｎｅ）とＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）とポリマーとのいずれかを用いることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜形成工程において、化学気相成長（ＣＶＤ）法により、前記多孔質材料として、炭酸化シリコン（ＳｉＯＣ）を用いた絶縁膜を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記エッチング工程において、フッ素（Ｆ）系のガスとして、フルオロカーボン（ＣＦ４）を用いたことを特徴とする請求項１〜６いずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、Ｃｕ配線とポーラスｌｏｗ−ｋ膜を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（例えば、特許文献１参照）。
【０００３】
特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている（例えば、特許文献２参照）。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さ（例えば、３００ｎｍ〜１０００ｎｍ）の積層膜で形成されることが一般的である。
【０００４】
さらに、最近は層間絶縁膜として比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
【０００５】
図１１は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図１１では、デバイス部分等の形成方法は省略している。
図１１（ａ）において、シリコン基板による基体２００上に化学気相成長（ＣＶＤ）等の方法により第１の絶縁膜２２１を成膜する。
図１１（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図１１（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図１１（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図１１（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。
【０００６】
前記開口部を形成した際に、開口部底部を酸化させたり、不活性ガスのプラズマに晒すとする技術が開示されている（例えば、特許文献３参照）。また、フッ素がドープされた絶縁膜にＣｕ配線となるＣｕを堆積後に水素プラズマに晒し、Ｃｕ表面のフッ素濃度を下げる技術が開示されている（例えば、特許文献４参照）。
【０００７】
また、Ｃｕ配線を形成する場合に、ポーラスｌｏｗ−ｋ膜を絶縁膜として用いた場合に、ｌｏｗ−ｋ膜中にボイドが発生することが文献に開示されている（例えば、非特許文献１，２参照）。
【特許文献１】米国特許番号４９４４８３６
【特許文献２】特開平２−２７８８２２号公報
【特許文献３】特開２００３−２２４１８５号公報
【特許文献４】特開２００３−２７３２１２号公報
【非特許文献１】‘ＣＶＤ  Ｂａｒｒｉｅｒｓ  ｆｏｒ  Ｃｕ  ｗｉｔｈ  Ｎａｎｏｐｏｒｏｕｓ  Ｕｌｔｒａ  Ｌｏｗ−Ｋ：Ｉｎｔｅｇｒａｔｉｏｎ  ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ’，ＩＩＴＣ２００２、ｐｐ２１−２３
【非特許文献２】‘Ｖｏｉｄｉｎｇ  ｉｎ  Ｕｌｔｒａ  Ｐｏｒｏｕｓ  Ｌｏｗ−ｋ  Ｍａｔｅｒｉａｌｓ，Ｐｒｏｐｏｓｅｄ  Ｍｅｃｈａｎｉｓｍ，Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｐｏｓｓｉｂｌｅ  Ｓｏｌｕｔｉｏｎｓ’，ＩＩＴＣ２００２，ｐｐ２３６−２３８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１２は、ｌｏｗ−ｋ膜中にボイドが発生する様子を示す図である。
図１２では、図１１における第１の絶縁膜は、下地ＣＶＤ膜となるＳｉＣ膜２１２とポーラスｌｏｗ−ｋ膜２２０とキャップＣＶＤ膜となるＳｉＯ２膜２２２とにより構成される。また、Ｃｕ膜２６０とＳｉＯ２膜２２２の上には、Ｃｕ膜２６０の拡散防止膜となるＳｉＣ膜２７５が形成され、その上にｌｏｗ−ｋ膜２８０が形成されている。ここで、ポーラスｌｏｗ−ｋ膜を絶縁膜として用いる場合は、図１１（ｃ）において、Ｃｕめっきアニール後にポーラスｌｏｗ−ｋ膜２２０中にボイド２１０が発生する問題が頻繁に起こった。
【０００９】
本発明は、上述した問題点を克服し、絶縁膜中にボイドを生じさせないようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜をフッ素（Ｆ）系のガスを用いてエッチングするエッチング工程と、
前記エッチング工程の後、前記絶縁膜をフッ素除去剤雰囲気に晒す曝露工程と、
前記曝露工程の後、前記エッチングされた領域に導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする。
【００１１】
後述するように、絶縁膜中に発生するボイドは、エッチング工程において用いられるフッ素（Ｆ）系のガスに起因して発生する。そこで、前記エッチング工程の後、前記絶縁膜をフッ素除去剤雰囲気に晒すことにより、前記絶縁膜中に残留するフッ素（Ｆ）系のガスを除去することができる。また、後述するように、かかるボイドは、フッ素（Ｆ）系のガスに起因して導電性材料を堆積させる工程の中で発生する。よって、エッチング工程において用いられるフッ素（Ｆ）系のガスに起因して前記絶縁膜中に残留するフッ素（Ｆ）系の成分を除去することにより、その後の導電性材料を堆積させる工程の中でボイドを発生させないようにすることができる。
【００１２】
さらに、本発明における前記絶縁膜形成工程において、多孔質材料を用いることを特徴とする。
【００１３】
多孔質材料を絶縁膜に用いる場合に、前記ボイドの発生が多発するため、絶縁膜に多孔質材料を用いる場合に特に有効である。
【００１４】
さらに、本発明における前記堆積工程において、めっき法を用いて前記導電性材料を堆積させることを特徴とする。
【００１５】
後述するように、めっき法を用いて前記導電性材料を堆積させる場合に、めっき液の水分がボイドの発生に影響するため、本発明は、前記堆積工程において、めっき法を用いて前記導電性材料を堆積させる場合に特に有効である。
【００１６】
さらに、本発明における前記曝露工程において、大気圧より低い圧力環境で、前記基体を１５０℃以上に加熱することを特徴とする。
【００１７】
大気圧より低い圧力環境で、前記基体を１５０℃以上に加熱することにより、前記絶縁膜中に残留するフッ素（Ｆ）系の成分をより除去することができる。
【００１８】
ここで、本発明における前記エッチング工程において、大気圧より低い圧力環境でエッチングを行ない、
さらに、本発明における前記曝露工程において、前記エッチング工程後に大気開放させることなく前記絶縁膜をフッ素除去剤雰囲気に晒すことを特徴とする。
【００１９】
記エッチング工程後に大気開放させることなく前記絶縁膜をフッ素除去剤雰囲気に晒すことにより、前記絶縁膜中に残留するフッ素（Ｆ）系の成分と大気中の水分とを反応させないようにすることができる。よって、前記絶縁膜中に残留するフッ素（Ｆ）系の成分をより除去することができる。
【００２０】
そして、前記絶縁膜形成工程において、塗布法により前記多孔質材料を用いた絶縁膜を形成すると有効である。
【００２１】
さらに、前記多孔質材料として、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｑｕｉｏｘａｎｅ）とＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）とポリマーとのいずれかを用いると有効である。
【００２２】
或いは、前記絶縁膜形成工程において、化学気相成長（ＣＶＤ）法により、前記多孔質材料として、炭酸化シリコン（ＳｉＯＣ）を用いた絶縁膜を形成するようにしても有効である。
【００２３】
また、前記エッチング工程において、フッ素（Ｆ）系のガスとして、フルオロカーボン（ＣＦ４）もしくはＣ４Ｆ８を用いると有効である。
【００２４】
ＣＦ４もしくはＣ４Ｆ８を用いた場合に生じるフッ素（Ｆ）系の成分が前記絶縁膜中に残留するためにボイドが生じることから、前記エッチング工程において、ＣＦ４もしくはＣ４Ｆ８を用いた場合に本発明は、特に有効である。
【００２５】
そして、前記堆積工程において、前記導電性材料として、めっき法を用いて銅（Ｃｕ）を堆積させると有効である。
【００２６】
Ｃｕを堆積させる手法としてめっき法を用いる際のめっき液が、前記絶縁膜中に残留するフッ素（Ｆ）系の成分と反応することから、前記堆積工程において、前記導電性材料として、めっき法を用いて銅（Ｃｕ）を堆積させる場合に本発明は、特に有効である。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、ボイドの発生原因となる前記絶縁膜中に残留するフッ素（Ｆ）系の成分を前記フッ素（Ｆ）系の成分が反応する前に除去することができるので、前記絶縁膜中のボイドの発生を抑制することができる。
【発明を実施するための最良の形態】
【００２８】
実施の形態１．
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０２）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０４）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０６）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１０８）と、開口部を形成する開口部形成工程（Ｓ１１０）と、フッ素を除去するフッ素除去工程（Ｓ１１２）と、アッシング工程（Ｓ１１４）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１６）、シード膜形成工程（Ｓ１１８）、電解めっき工程（Ｓ１２０）と、平坦化工程（Ｓ１２２）という一連の工程を実施する。
【００２９】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＣ膜形成工程（Ｓ１０２）から開口部形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。
【００３０】
図２（ａ）において、ＳｉＣ膜形成工程として、基体２００上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚２５ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。基体２００として、例えば、直径３００ミリのシリコンウェハ等の基板を用いる。ここでは、デバイス部分の形成を省略している。基体２００には、金属配線またはコンタクトプラグ等、デバイス部分が形成された層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
【００３１】
図２（ｂ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を２００ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ  ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｉｃ  ｃｏａｔｉｎｇ）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜した。このウェハをホットプレート上で窒素雰囲気中１５０℃の温度で７５秒間の第１のベークを行い、さらに２５０℃の温度で７５秒間第２のベークを行った後、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行った。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．６８ｇ／ｃｍ３で比誘電率ｋが１．８、空孔率が５５％、ヤング率が１．６ＧＰａ、硬度が０．１８ＧＰａ物性値を有するｌｏｗ−ｋ膜２２０が得られる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが３０％、Ｏが５３％、Ｃが１７％とする。
【００３２】
そして、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ２膜２２２との接着性を改善することができる。ガス流量は１．７Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、水素（Ｈ２）、Ｈｅ、酸素（Ｏ２）、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、窒素（Ｎ２）などがあり、これらの中でもＨｅプラズマはｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。
【００３３】
図２（ｃ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ２を膜厚５０ｎｍ堆積することで、ＳｉＯ２膜２２２を形成する。ＳｉＯ２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。
【００３４】
以上の説明において、下層配線における層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜（特に、ポーラスｌｏｗ−ｋ膜）を含む場合に特に有効である。比誘電率が３．５以下の低誘電率絶縁膜としてｌｏｗ−ｋ膜を一部に形成することで、半導体装置の微細化を図ることができる。ｌｏｗ−ｋ膜の種類としては、塗布されることにより形成されるＭＳＱやＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ポリマー、ＣＶＤにより形成されるＳｉＯＣ系やポリマーのいずれも用いることができる。特に、空孔率が高いＭＳＱ系のｌｏｗ−ｋ膜に対して有効である。また、ｌｏｗ−ｋ膜の比誘電率は３．０以下のもの、特に２．６以下のものに対して有効である。また、ＣＶＤ膜とスピン塗布膜を比較した場合、特にスピン塗布膜に対して有効である。前記ｌｏｗ−ｋ膜の膜厚としては、１００ｎｍから１０００ｎｍの範囲であることが望ましい。前述のＭＳＱ膜の組成としては、珪素の濃度は２０％から４０％、炭素の濃度は１０％から３０％、酸素の濃度は４０％から６０％が望ましい。
【００３５】
図２（ｄ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。
【００３６】
図３は、エッチング装置の構成の一例を示す概念図である。
図３において、装置３００では、チャンバ３０６の内部にて下部電極３０２の上に半導体基板としての基板１００を設置する。基板１００は下部リング３０９の内側に設置する。そして、上部リング３０８内のガス噴出し板３０５からチャンバ３０６の内部にエッチングガスとなる混合ガスを供給し、真空ポンプ３０７により所定のチャンバ内圧力になるように真空引きされたチャンバ３０６の内部の上部電極３０１と下部電極３０２との間に高周波電源となる上部ＲＦ電源３０３を用いてプラズマを生成させる。一方、下部ＲＦ電源３０４を用いてイオンエネルギーを制御する。このように、プラズマを生成するＲＦ電源とイオンエネルギーを制御するＲＦ電源とが独立した方式のエッチング装置が望ましい。プラズマ生成するＲＦ電源とイオンエネルギーを制御するＲＦ電源が独立しない平行平板型ＲＩＥ（ウェハが載置される側にのみＲＦ電源がある）ではエッチレートを増加させるためにＲＦパワーを上げるとイオンエネルギーも上がるために選択比を確保することが困難であるが、独立した装置ではプラズマ生成のＲＦパワーを増加し、イオンエネルギー制御をおこなうＲＦパワーを抑えることにより容易に選択比を確保することが可能となる。ここでは、ポーラスｌｏｗ−ｋ膜のドライエッチング加工の際は、ＣＦ４／Ｎ２／Ａｒガスをチャンバ内圧力３．３２５Ｐａ（２５ｍＴｏｒｒ）で用いた。ＳｉＣのドライエッチング加工の際は、同じＣＦ４／Ｎ２／Ａｒガスをチャンバ内圧力５．３２Ｐａ（４０ｍＴｏｒｒ）で用いた。また、所定のプラズマ電力とバイアス電力になるように設定する。
【００３７】
ここでは、ドライエッチ装置として、東京エレクトロンのＴｅｌｉｕｓ  ＳＣＣＭを用いた。
【００３８】
そして、曝露工程の一例であるフッ素除去工程として、ドライエッチング後、真空を保って他のチャンバにウェハを移し、そこで、フッ素除去剤雰囲気にポーラスｌｏｗ−ｋ膜２２０を晒し、フッ素除去剤によってポーラスｌｏｗ−ｋ膜２２０中に残留するフッ素系のドライエッチガス成分を除去した。その際に、ウェハは３５０℃に加熱した。フッ素除去剤を用いてポーラスｌｏｗ−ｋ中に残留するドライエッチガスの成分を除去する際に、基板温度は、真空中で１５０℃以上に加熱することが望ましい。２５０℃以上に加熱することがさらに望ましい。また、チャンバ内圧力は、１．３３×１０−２Ｐａ（１×１０−４Ｔｏｒｒ）以下が望ましい。
フッ素除去剤を用いてポーラスｌｏｗ−ｋ中に残留するドライエッチガスの成分を除去する際に、ドライエッチを行う真空チャンバと接続された真空チャンバ内で行うことがフッ素除去効果を高める観点から望ましい。フッ素の残留量はＴＤＳ（熱脱離分析）によって分析することが可能である。フッ素の脱離量をＴＤＳによって分析すると、２分間の熱処理によって低下した。ここで、参照実験のために、この処理を行わなかったウェハも準備した。ここで、フッ素の脱離量は、１／１０〜１／１００程度になるまで、フッ素除去を行なうことが望ましい。１／３０以下になるようにするとなお望ましい。フッ素除去剤としては、エーテル系の薬剤が望ましい。
【００３９】
図４は、装置の概要を説明するための概念図である。
図４において、エッチング装置５００は、複数のチャンバ５１０，５２０，５３０を有している。カセット室５５０にウェハをセットし、搬送室５４０において、搬送ロボットが、各チャンバにウェハを搬送或いは搬出する。開口部を形成したエッチング工程と後述するフッ素除去工程とをかかるエッチング装置５００内において、連続的に処理する。例えば、エッチング工程をチャンバ５１０にて行ない、フッ素除去工程をチャンバ５２０にて行なう。或いは、１つのチャンバにて、複数の工程を行っても構わない。エッチング工程と後述するフッ素除去工程とが、複数の真空チャンバを有する一つの装置内で行われることでプロセスを安定化させることができる。また、外気にウェハを晒すことなく処理するため、前記絶縁膜中に残留するフッ素（Ｆ）系の成分と大気中の水分とを反応させないようにすることができる。よって、後述するフッ素除去工程において前記絶縁膜中に残留するフッ素（Ｆ）系の成分をより多く除去することができる。さらに、外気にウェハを晒すことなく処理するためパーティクルの付着を防止することができる。
【００４０】
図５は、フッ素除去装置の構成を示す概念図である。
図５において、フッ素除去工程では、チャンバ６００の内部にて、下部電極６１０を兼ねた温度が３５０℃に制御された基板ホルダの上に基板１００となる半導体基板を設置する。そして、チャンバ６００の内部に上部電極６２０内部からガスを供給する。真空ポンプ６３０により１．３３×１０−２Ｐａ（１×１０−４Ｔｏｒｒ）のガス圧力になるように真空引きする。処理時間は２分間とした。ここでは、プラズマを用いなくてもよい。また、ここでは、プラズマを発生させる機構を有した装置を記載しているが、プラズマを用いないため装置としてプラズマを発生させる機構を有していなくてもよい。
【００４１】
その後、アッシング工程として、フッ素除去を行なったウェハとフッ素除去を行なっていないウェハとのそれぞれのウェハを、Ｈ２／Ｈｅガスを用いて３５０℃でアッシングを行った。アッシングを行なうことで、開口部形成の際にマスクとして用いたレジストを剥離することができる。水素濃度は５％、圧力１３３Ｐａ、ＲＦパワーは２０００Ｗ、流量は５０００ｓｃｃｍの条件である。装置は、図３或いは図５の装置を用いればよい。ここでは、アッシング装置は芝浦製のＩＣＥ−３００を用いた。以下、フッ素除去を行なったウェハとフッ素除去を行なっていないウェハとのそれぞれのウェハについて同様の処理を行なった。
【００４２】
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１のバリアメタル膜形成工程（Ｓ１１６）から電解めっき工程（Ｓ１２０）までを示している。それ以降の工程は後述する。
【００４３】
図６（ａ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚５ｎｍ、タンタル（Ｔａ）膜を膜厚８ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることでＰＶＤ法を用いる場合より被覆率を良くすることができる。
前記バリアメタル膜は、Ｔａ膜、ＴａＮ膜、もしくはその積層膜であることが望ましい。前記バリアメタル膜の成膜方法は、ＣＶＤ法もしくはＡＬＤ法であることが被覆性の観点から望ましいが、上述したスパッタ法などのＰＶＤ法であっても有効である。
【００４４】
図６（ｂ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚５０ｎｍ堆積させた。
【００４５】
図６（ｃ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行った。
【００４６】
図７は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図１の平坦化工程（Ｓ１２２）を示している。
図７において、平坦化工程として、ＣＭＰ法によってＳｉＯ２膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、及びバリアメタル膜２４０をＣＭＰ研磨により除去することにより、図７に表したような埋め込み構造を形成する。
ＣＭＰ装置はオービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いた。ＣＭＰ荷重は１．０３×１０４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣ１０００）、ＣＭＰスラリーはＣｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、バリアメタル用にコロイダルシリカ砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いた。Ｃｕ用のスラリーの選択比（Ｃｕ対バリアメタル）は、１０００以上を有する。バリアメタル用のスラリーの選択比（Ｃｕ対バリアメタル対ＳｉＯ２）は、１：４：２である。上述の条件でＣＭＰを行い、溝外部のＣｕ膜２６０とバリアメタル膜２４０を除去してダマシンＣｕ配線を形成した。
【００４７】
そして、研磨処理後、還元性プラズマ処理工程として、ＣＶＤ装置内でアンモニア（ＮＨ３）プラズマ処理を行なう。この処理により図７における平坦化工程でのＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、キャップＳｉＯ２膜上に存在する残留有機物を除去することができる。この処理によりＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体が還元され、キャップＳｉＯ２膜上にある残留有機物も除去されることから絶縁耐圧は改善される。前記還元性のプラズマはアンモニアプラズマ、もしくは水素（Ｈ２）プラズマが効果的であり、特にアンモニアプラズマが処理装置内におけるガスの扱い易さから好ましい。
【００４８】
還元性プラズマ処理工程では、図示していないＣＶＤ装置内におけるチャンバの内部にて、下部電極を兼ねた温度が４００℃に制御された基板ホルダの上に基体２００となる半導体基板を設置する。そして、チャンバの内部に上部電極内部からガスを供給する。供給するガス流量は１１．８Ｐａ・ｍ３／ｓ（７０００ｓｃｃｍ）とした。真空ポンプにより２３３Ｐａのガス圧力になるように真空引きされたチャンバの内部の上記上部電極と下部電極との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５６０Ｗ、低周波パワーは２５０Ｗ、処理時間は１０秒とした。
【００４９】
図８は、ボイドが発生する過程を説明するための図である。
図８（ａ）に示すように、配線溝となる開口部１５０を形成する際に、エッチング工程において用いられるフッ素（Ｆ）系ガス２１４が、ポーラスｌｏｗ−ｋ膜２２０中に残留してしまう。そして、Ｆ系ガス２１４が、ポーラスｌｏｗ−ｋ膜２２０中に残留した状態で、処理を進め、図８（ｂ）に示すように、Ｃｕ膜２６０をめっき法により堆積させると、めっき液中の水分子（Ｈ２Ｏ）、或いは洗浄などのウエット工程におけるＨ２Ｏが、ポーラスｌｏｗ−ｋ膜２２０中に入り込み、フッ素（Ｆ）系ガス２１４のＦと反応してフッ酸（ＨＦ）２１６を生成する。さらに、図８（ｃ）に示すように、めっき後のアニール処理において、加熱され、ＨＦガスになってポーラスｌｏｗ−ｋ膜２２０を侵食しながらＨＦ２１６が蒸発して、蒸発したことにより空孔となった部分にボイド２１０が形成されるというメカニズムである。また、ハードマスクプロセスよりは、ポーラスｌｏｗ−ｋ膜がレジストアッシングのダメージに曝されるレジストマスクプロセスでより発生しやすい。
【００５０】
図９は、実施の形態１によりボイドを抑制する過程を説明するための図である。
図９（ａ）に示すように、配線溝となる開口部１５０を形成する際に、エッチング工程において用いられるフッ素（Ｆ）系ガス２１４が、ポーラスｌｏｗ−ｋ膜２２０中に残留してしまうことは同様である。ここで、Ｆ系ガス２１４が、ポーラスｌｏｗ−ｋ膜２２０中に残留した状態で、処理を進めずに、図９（ｂ）に示すように、フッ素除去工程により、ポーラスｌｏｗ−ｋ膜２２０中に残留したＦ系ガス２１４を除去する。よって、図９（ｃ）に示すように、めっきやアニール処理において、加熱されてもボイドの原因となるＨＦが生じないのでボイドの発生を抑制することができる。
【００５１】
図１０は、多層配線化させる場合の半導体装置の断面図である。
次の層における第２の絶縁膜形成工程の一部であるＳｉＣ膜形成工程として、還元性プラズマ処理した同じＣＶＤ装置内で４００℃の温度で３０ｎｍの膜厚のＳｉＣ膜２７５を形成する。ＳｉＣ膜２７５は拡散防止膜の働きがあり、このＳｉＣ膜２７５を形成することで、Ｃｕの拡散を防止することができる。かかるＣＶＤ法で形成されるＳｉＣ膜２７５の他に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ２膜を用いることができる。そして、ｌｏｗ−ｋ膜形成工程として、図２（ｂ）で説明した工程と同様に、ＳｉＣ膜２７５の上にＳｉＣ膜２７５よりも比誘電率の低い低誘電率膜である、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成する。ポーラスｌｏｗ−ｋ膜２８０と下地拡散防止絶縁膜となるＳｉＣ膜２７５との接着性を向上するためには、ポーラスｌｏｗ−ｋ膜２８０を形成する前にＡｒスパッタを行うことが効果的である。スパッタ量は１〜３ｎｍで十分な効果が得られる。以降、多層配線を必要に応じ順次形成していけばよい。
【００５２】
これらフッ素除去を行なったウェハとフッ素除去を行なっていないウェハとの２種類のウェハに保護膜とパッド電極を形成して、Ｃｕ配線間の絶縁耐圧試験を行った。前述の２種類のウェハにおいて、Ｃｕ配線の幅が０．１０マイクロメートル、配線間のスペースが０．１０マイクロメートルの構造において絶縁耐圧を調べた。その結果、本実施の形態のフッ素除去処理を行ったウェハでは絶縁耐圧の劣化はほとんど見られなかった。９９％以上の歩留りで、３ＭＶ／ｃｍ以上の耐圧があった。これに対して、前述のフッ素除去処理を行っていないウェハでは同一配線構造の絶縁耐圧が５０％まで低下した。劣化したＣｕ配線をＴＥＭで観察した結果、図１２のようにポーラスｌｏｗ−ｋ膜中にボイド２１０が多数見られた。一方、フッ素除去処理を行ったウェハでは図１０のようにボイドは全く見られなかった。
本実験をデバイスが搭載されたウェハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においてもポーラスｌｏｗ−ｋ膜中にボイドなくＣｕ配線を形成することができ、さらに３層目以上のＣｕ配線層でも形成することができた。
ｌｏｗ−ｋ材料としては、ＭＳＱ以外にＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）やポリマー、ＣＶＤ法によるＳｉＯＣを用いてもボイドなくＣｕ配線を形成することができた。
【００５３】
前記実施の形態において、比誘電率が２．６以下の場合、ポーラスｌｏｗ−ｋ膜が主流となるため、配線溝におけるｌｏｗ−ｋ膜の側壁が２０ｎｍ以下の膜厚のＣＶＤ膜で被覆保護されていることが望ましい。これはポーラスｌｏｗ−ｋ膜のポアシーリングの働きがある。特に、バリアメタル膜をＣＶＤ法やＡＬＤ法によって形成する場合に染み込みが無くなるために効果的である。このポアシーリングのためのＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＨ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜やＳｉＣＨ膜が最適である。
【００５４】
以上の説明において、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。
【００５５】
ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。
【００５６】
なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものである。
【００５７】
上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。
【００５８】
以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００５９】
例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。
【００６０】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００６１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００６２】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００６３】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】エッチング装置の構成の一例を示す概念図である。
【図４】装置の概要を説明するための概念図である。
【図５】フッ素除去装置の構成を示す概念図である。
【図６】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図８】ボイドが発生する過程を説明するための図である。
【図９】実施の形態１によりボイドを抑制する過程を説明するための図である。
【図１０】多層配線化させる場合の半導体装置の断面図である。
【図１１】従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
【図１２】ｌｏｗ−ｋ膜中にボイドが発生する様子を示す図である。
【符号の説明】
【００６４】
１００  基板
１５０  開口部
２００  基体
２１０  ボイド
２１２  ＳｉＣ膜
２１４  Ｆ系ガス
２１６  ＨＦ
２２０，２８０  ｌｏｗ−ｋ膜
２２１，２８１  絶縁膜
２２２  ＳｉＯ２膜
２４０  バリアメタル膜
２５０  シード膜
２６０  Ｃｕ膜
２７７  窒化シリコン膜
３００  装置
３０１，６２０  上部電極
３０２，６１０  下部電極
３０３  上部ＲＦ電源
３０４  下部ＲＦ電源
３０５  ガス噴出し板
３０６，５１０，５２０，５３０，６００  チャンバ
３０７，６３０  真空ポンプ
３０８  上部リング
３０９  下部リング
５００  装置
５４０  搬送室
５５０  カセット室
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006156518.tif 000009
【図８】
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【図９】
2006156518.tif 000011
【図１０】
2006156518.tif 000012
【図１１】
2006156518.tif 000013
【図１２】
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