(57)【要約】【課題】  第３ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに絶縁膜の欠陥密度低減を図る。【解決手段】  半導体基板１００中に形成された第１導電型のウェル１０１と、ウェル１０１中の第２導電型のソース／ドレイン拡散層領域１０５と、半導体基板１００上に絶縁膜１０２を介して形成された浮遊ゲート１０３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０aを介して形成された制御ゲート１１１aと、前記制御ゲートを接続して形成されたワード線と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは異なる第３のゲート１０７aを有する半導体集積回路装置において、上記第３のゲートがワード線及びチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて存在するように配置する。【選択図】  図２
2006066065.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１方向に延在する複数の半導体領域と、
前記半導体領域上に第１絶縁膜を介して形成された複数の浮遊ゲートと、
前記浮遊ゲート上に第２絶縁膜を介して形成された、前記第１方向と交わる第２方向に延在する制御ゲートと、
前記浮遊ゲートと第３絶縁膜を介して形成された前記第１方向に延在する複数の補助ゲートとを有する半導体集積回路装置の動作方法であって、
奇数番目の補助ゲートおよび奇数番目の半導体領域の電位に対して正電位を前記制御ゲートおよび偶数番目の半導体領域に印加することにより書き込みを行なうことを特徴とする半導体集積回路装置の動作方法。
【請求項２】
請求項１記載の半導体集積回路装置の動作方法において、
前記半導体領域は、前記半導体基板の主面に形成されたウェル内に形成されていることを特徴とする半導体集積回路装置の動作方法。
【請求項３】
請求項２記載の半導体集積回路装置の動作方法において、
前記ウェルは第１導電型であり、前記半導体領域は前記第１導電型とは反対の導電型であることを特徴とする半導体集積回路装置の動作方法。
【請求項４】
請求項２記載の半導体集積回路装置の動作方法において、
前記ウェルに対して負電圧を印加することにより消去を行なうことを特徴とする半導体集積回路装置の動作方法。
【請求項５】
請求項１記載の半導体集積回路装置の動作方法において、
前記書き込みの際、前記補助ゲートの電圧の絶対値が、前記制御ゲートの電位の絶対値に比べて小さいことを特徴とする半導体集積回路装置の動作方法。
【請求項６】
請求項１記載の半導体集積回路装置の動作方法において、
前記書き込みによって形成されるしきい値の分布が４レベル以上であることを特徴とする半導体集積回路装置の動作方法。
【請求項７】
請求項１記載の半導体集積回路装置の動作方法において、
メモリセルは、前記浮遊ゲート、前記制御ゲート、および、前記補助ゲートで構成され、キロバイトオーダー以上の前記メモリセルの並列書き込みを行なうことを特徴とする半導体集積回路装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置の動作方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高信頼化、低電圧動作を実現する技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソーナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイル（記憶装置）として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、たとえば、１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４に記載されているように、これを実現する様々なメモリセル方式が提案されている。
【０００３】
また、たとえば、特許第２６９４６１８号公報（特許文献１）には３層ポリシリコンゲートを用いた仮想接地型のメモリセルが記載されている。すなわち、このメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲートから構成される。３つのゲートは、ウェル上に形成された浮遊ゲート、浮遊ゲート上に形成された制御ゲート、および隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲートはポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウェルとの間も絶縁膜で分離されている。制御ゲートは行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は列方向に形成され、隣接するメモリセルと拡散層を共用する仮想接地型である。これにより行方向のピッチ縮小を図っている。消去ゲートはチャネルと平行で、かつ、ワード線（制御ゲート）の間にワード線と平行に配置される。
【０００４】
この文献１記載のメモリセルへの書込みの際は、ワード線およびドレインにそれぞれ独立した正の電圧を印加し、ウェル、ソースおよび消去ゲートは０Ｖとする。これによりドレイン近傍のチャネル部でホットエレクトロンが発生し、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。消去の際は、消去ゲートに正の電圧を印加し、ワード線、ソース、ドレインおよびウェルは０Ｖとする。これにより浮遊ゲートから消去ゲートに電子が放出され、しきい値が低下する。
【０００５】
また、たとえば特開平９−３２１１５７号公報（特許文献２）には、スプリットゲート型のメモリセルが開示され、拡散層と浮遊ゲートとのオーバーラップを大きくとり、拡散層の電位により浮遊ゲート電位を大とするとともに、ワード線に低い電圧を印加することにより、情報書き込みの際のホットエレクトロンの発生と注入効率を高める方法が提案されている。
【０００６】
また、たとえばインターナショナル  エレクトロン  デバイシズ  ミーティング  テクニカル  ダイジェスト１９８９、６０３頁から６０６頁 (International Electron Devices Meeting, 1989, pp. 603-606)（非特許文献１）には、浮遊ゲート電位をワード線で制御するとともに、浮遊ゲートおよび制御ゲートとは異なる第３ゲートによりスプリットチャネルを制御する方法が論じられている。
【特許文献１】特許第２６９４６１８号公報
【特許文献２】特開平９−３２１１５７号公報
【非特許文献１】International Electron Devices Meeting, 1989, pp. 603-606
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、前記したメモリセルにおいては、高集積化を進めるといくつかの問題が生じることを本発明者らは認識した。なお、以下の問題点は、本発明者らによって検討されたものであり、特に公知にされたわけではない。
【０００８】
第１に、メモリセルの微細化を図るためには、データ線が延在する方向に垂直な方向（データ線配置方向）の縮小とともにワード線が延在する方向に垂直な方向（ワード線配置方向）の縮小も必要である。ワード線配置方向の縮小には、ワード線幅およびワード線間隔の縮小が有効である。しかし、ワード線幅を縮小するとその抵抗値が増大し、書込みや読出しの際、ワード線電圧の立上りが遅延してしまう。このため、動作速度が低下するといった問題を生じる。これを防ぐため、ワード線の材料としてポリシリコン単層膜に代えて、ポリシリコン膜とその金属シリサイド膜との積層膜（いわゆるポリサイド膜）を用いる手段がある。ポリサイド膜によれば、同じ膜厚のポリシリコン単層膜よりも抵抗値の低い膜が得られ、ワード線抵抗の上昇を抑えることができる。また、今後微細化が進みワード線幅が更に縮小される場合には、ポリサイド膜に代えて、ポリシリコン膜と金属膜との積層膜（いわゆるポリメタル膜）を用いる手段がある。ポリメタル膜によれば、同一膜厚のポリサイド膜よりもさらに抵抗値が低くでき、さらなるワード線幅の縮小に対処できる。
【０００９】
ところが、ワード線の材料としてポリサイド膜やポリメタル膜を用いると、以下のような問題を生じる。すなわち、前記文献に記載のメモリセルにあっては、データ線方向と垂直な方向に消去ゲートとワード線とが延在するように配置されている。このようなメモリセルにおいて、ワード線の間隔を最小加工寸法の２倍にまで縮小するためには、ワード線および浮遊ゲートを連続してパターニングした後、形成された浮遊ゲートの隙間に絶縁膜を形成し、この後、消去ゲートを形成する必要がある。ところが、浮遊ゲートと消去ゲートとの間の絶縁膜を形成する際の前工程としての洗浄工程で、ポリサイドあるいはポリメタル中の金属が洗浄液に溶出する。この溶出金属は浮遊ゲートの側壁に再付着し、その後の絶縁膜形成過程で金属が絶縁膜中に取り込まれる。この結果、絶縁膜の欠陥密度が増大し、信頼性を損なうという問題を生じる。
【００１０】
第２に、前記文献記載のメモリセルにおいては、チャネル部の一部分に浮遊ゲートが存在しないスプリットチャネル型と呼ばれるメモリセル構造が採用されている。そして、前記メモリセルにおけるスプリットチャネルの制御は、そのスプリットチャネル上に存在する制御ゲート（ワード線）の電位を制御することにより行われる。従って、ワード線はスプリットゲートとしての機能も有することとなる。
【００１１】
ところで、メモリセルへのデータの書込みの際には、ホットエレクトロンの発生および注入効率を増大する必要がある。このためには、浮遊ゲートの電位を大きくしてチャネル部の垂直方向の電界を大とするとともに、スプリットゲートの電位を低くしてチャネル水平方向の電界を増大することが効果的である。
【００１２】
しかしながら前記文献１記載のメモリセルでは、スプリットゲートの電位はワード線電位によって制御されるから、浮遊ゲートとスプリットゲートの電位を独立に制御することはできない。すなわち、ワード線の電位によって浮遊ゲートおよびスプリットゲートの両電位を制御せざるを得ず、ホットエレクトロンの発生および注入効率を同時に増大できないという問題がある。このため、データの書込みの際に、注入電流に対し、非常に大きなチャネル電流が流れてしまい、複数のメモリセルを同時に書込めないという問題がある。さらに、高い書込み速度が得られないという問題も生じる。
【００１３】
また、スプリットチャネル型のメモリセルであってホットエレクトロンの発生および注入効率を同時に増大する方法として、前記文献２記載の手段が考え得るが、この方法では、微細化に伴い、拡散層と浮遊ゲートのオーバーラップが取り難くなるという問題が生じる。
【００１４】
さらに、前記文献３記載の技術により、浮遊ゲート電位をワード線で制御するとともに、浮遊ゲートおよび制御ゲートとは異なる第３ゲートによりスプリットチャネルを制御する方法が考え得るが、この技術においては微細化に関する検討、観点が欠落している。
【００１５】
本発明の目的は、微細化に好適で、動作速度が速く、かつ欠陥密度の小さな半導体集積回路装置およびその製造方法を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本発明の半導体集積回路装置は、浮遊ゲートおよび制御ゲートとは機能の異なる第３ゲートが、ワード線（制御ゲート、第２ゲート）およびチャネルと垂直な方向あるいは平行な方向に存在する浮遊ゲート（第１ゲート）の隙間に埋込まれて存在する構造とするものである。
【００１８】
以下、本発明の概要を列記して示す。
【００１９】
１．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に第１方向に延在して形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第３ゲートが、第１方向に延在して形成され、第１ゲートの隙間に埋め込んで形成されている。
【００２０】
２．前記項１記載の半導体集積回路装置であって、第１ゲートが、第３ゲートに対して対称に、また第３ゲートが第１ゲートに対して対称に形成されている。
【００２１】
３．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に第１方向に延在して形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第３ゲートとを有し、第３ゲートの端面が、隣接する第１ゲート間に対向する端面であって第１方向に平行して存在する第１ゲートの端面と第３絶縁膜を介して対向して形成されている。
【００２２】
４．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第３ゲートの上面が、第１ゲート上面より低い位置に存在する。
【００２３】
５．前記項１〜４のいずれか一項に記載の半導体集積回路装置であって、第１ゲートが浮遊ゲートであり、第２ゲートが制御ゲートであり、第３ゲートが消去ゲートである第１の構成、第１ゲートが浮遊ゲートであり、第２ゲートが制御ゲートであり、第３ゲートがスプリットチャネルを制御するゲートである第２の構成、第１ゲートが浮遊ゲートであり、第２ゲートが制御ゲートであり、第３ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有するゲートである第３の構成、の何れかの構成を有する。
【００２４】
６．前記項５記載の半導体集積回路装置であって、第３ゲートは、その一部分が第２導電型の半導体領域の上に存在する。
【００２５】
７．前記項１〜４のいずれか一項に記載の半導体集積回路装置であって、第１ゲートが浮遊ゲートであり、第２ゲートが制御ゲートであり、第３ゲートが消去ゲートであり、第３ゲートは、その全面が第２導電型の半導体領域の上に存在する。
【００２６】
８．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第３ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有する。
【００２７】
９．前記項１〜８のいずれか一項に記載の半導体集積回路装置であって、第３絶縁膜が、窒素を添加したシリコン酸化膜である。
【００２８】
１０．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第１絶縁膜の膜厚が、第２または第３絶縁膜のいずれか一方の膜厚に比較して大きい。
【００２９】
１１．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第２ゲートが、ポリシリコン膜と金属珪化物膜の積層膜で構成され、第１ゲート間の隙間に第３ゲートが埋込まれて存在する。
【００３０】
１２．前記項１１記載の半導体集積回路装置であって、金属珪化物膜がタングステンシリサイド膜である。
【００３１】
１３．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第２ゲートが、金属膜を含む積層膜で構成されている。
【００３２】
１４．前記項１３記載の半導体集積回路装置であって、第２ゲートが、ポリシリコン膜とバリアメタル膜と金属膜との積層膜で構成されている。
【００３３】
１５．前記項１３または１４記載の半導体集積回路装置であって、第１ゲート間の隙間に第３ゲートが埋込まれて存在する。
【００３４】
１６．前記項１３、１４または１５記載の半導体集積回路装置であって、バリアメタル膜が、タングステン膜、チタン膜、タンタル膜、単体遷移金属元素からなる金属膜またはその窒化物膜もしくは珪化物膜、またはアルミニウム窒化物膜、コバルトシリサイド膜、モリブデンシリサイド膜、チタンタングステン膜、またはそれらの合金膜のいずれかに属する。
【００３５】
１７．前記項１１〜１６のいずれか一項に記載の半導体集積回路装置であって、第１ゲート間の隙間が、第１ゲートの端面のうち第２ゲートの延在方向に平行な端面で形成されている第１の構成、第１ゲート間の隙間が、第１ゲートの端面のうち第２ゲートの延在方向に垂直な端面で形成されている第２の構成、の何れかの構成を有する。
【００３６】
１８．半導体基板中に形成された第１導電型のウェルと、ウェル中に形成された第２導電型の半導体領域と、半導体領域を接続して形成されたローカルソース線およびローカルデータ線と、ローカルソース線およびローカルデータ線を選択する選択トランジスタと、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲートと第２絶縁膜を介して形成された第２ゲートと、第２ゲートを接続して形成されたワード線と、第１ゲートと第３絶縁膜を介して形成され、第１および第２ゲートとは機能の異なる第３ゲートとを有する半導体集積回路装置であって、第３ゲートの結束部が、選択トランジスタにより構成されるメモリセルブロック内で選択トランジスタに最も近い位置に存在するワード線と、選択トランジスタのゲートとの間に存在する。
【００３７】
１９．前記項１８記載の半導体集積回路装置であって、第３ゲートの結束部分と、メモリセルブロック内の選択トランジスタに最も近く存在するワード線との間にダミーゲートが存在する。
【００３８】
２０．前記項１８または１９記載の半導体集積回路装置であって、メモリセルブロック内に存在する第３ゲートのすべてが、メモリセルブロック端のいずれか一方または両方で結束されている第１の構成、メモリセルブロック内に存在する第３ゲートが、メモリセルブロック端で１本おきに結束されている第２の構成、の何れかの構成を有する。
【００３９】
２１．前記項２０記載の半導体集積回路装置であって、第３ゲートの結束部分にコンタクト孔が配置されている第１の構成、第３ゲートとダミーゲートとが、コンタクト孔と金属配線とを介して接続されている第２の構成、の何れかの構成を有する。
【００４０】
２２．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正電位を第３ゲートに印加することにより消去を行う。
【００４１】
２３．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して負電位を第２ゲートである制御ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正電位を第３ゲートに印加することにより消去を行う。
【００４２】
２４．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲートに印加することにより書き込みを行い、制御ゲートの電位に対し正電位を第３ゲートに印加することにより消去を行う。
【００４３】
２５．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、ウェルの電位に対し負電位を制御ゲートに印加し、第３ゲートの電位を０Ｖとすることにより消去を行う。
【００４４】
２６．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正の電位をウェルに印加することにより消去を行う。
【００４５】
２７．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して負電位を第２ゲートである制御ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、ウェルの電位に対し負電位を制御ゲートに印加し、第３ゲートの電位を０Ｖとすることにより消去を行う。
【００４６】
２８．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、第３ゲート、ウェルおよび半導体領域の一方であるソースの電位に対して負電位を第２ゲートである制御ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正の電位をウェルに印加することにより消去を行う。
【００４７】
２９．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正電位を第３ゲートに印加することにより消去を行う。
【００４８】
３０．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、ウェルの電位に対し負電位を制御ゲートに印加することにより消去を行う。
【００４９】
３１．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正の電位をウェルに印加することにより消去を行う。
【００５０】
３２．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｐ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して正電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正の電位をソースまたはドレインの一方に印加することにより消去を行う。
【００５１】
３３．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して負電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正電位を第３ゲートに印加することにより消去を行う。
【００５２】
３４．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して負電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、ウェルの電位に対し負電位を制御ゲートに印加することにより消去を行う。
【００５３】
３５．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の動作方法であって、第１導電型のウェルがｎ型であり、ウェルおよび半導体領域の一方であるソースの電位に対して負電位を第２ゲートである制御ゲート、第３ゲートおよび半導体領域の他方であるドレインに印加することにより書き込みを行い、制御ゲートの電位に対し正の電位をウェルに印加することにより消去を行う。
【００５４】
３６．前記項２２〜３５のいずれか一項に記載の半導体集積回路装置の動作方法であって、書込みの際、第３ゲートの電位の絶対値が、制御ゲートの電位の絶対値に比べ小さい。
【００５５】
３７．前記項２２〜３６のいずれか一項に記載の半導体集積回路装置の動作方法であって、書込みによって形成されるしきい値の分布が４レベル以上である。
【００５６】
３８．（ａ）半導体基板中に第１導電型のウェルを形成する工程と、（ｂ）半導体基板上に第１絶縁膜を介して第１ゲートとなるストライプ状のパターンを形成する工程と、（ｃ）ウェル中にパターンに対して平行に延在する第２導電型の半導体領域を形成する工程と、（ｄ）ストライプ状のパターンによって形成される隙間に、第３絶縁膜を形成し、さらに第３ゲートをパターンの隙間を埋め込むように形成する工程と、（ｅ）ストライプ状のパターンと垂直な方向に延在する第２ゲートパターンを形成する工程と、を含む。
【００５７】
３９．前記項３８記載の半導体集積回路装置の製造方法であって、第１ゲートとなるストライプ状のパターンが第３ゲートに対し対称に、また第３ゲートが第１ゲートとなるストライプ状のパターンに対し対称に存在するように加工する。
【００５８】
４０．前記項３９記載の半導体集積回路装置の製造方法であって、第３ゲートはストライプ状のパターンに対し自己整合的に形成される。
【００５９】
４１．（ａ）半導体基板中に第１導電型のウェルを形成する工程と、（ｂ）半導体基板上に第１絶縁膜を介して第１ゲートを形成する工程と、（ｃ）ウェル中に第２導電型の半導体領域を形成する工程と、（ｄ）第１ゲートによって形成される隙間に、第３絶縁膜を形成し、さらに第３ゲートをパターンの隙間を埋め込むように形成する工程と、（ｄ）第２ゲートを形成する工程と、を含み、第３ゲートの表面が第１ゲートの表面より低い位置となるよう第３ゲートを加工する。
【００６０】
４２．前記項３８〜４１のいずれか一項に記載の半導体集積回路装置の製造方法であって、第３ゲートは、その全面が第２導電型の半導体領域の上に存在するように形成される第１の方法、第３ゲートは、その一部分が第２導電型の半導体領域の上に存在するように形成される第２の方法、の何れかの方法を有する。
【００６１】
４３．前記項３８〜４１のいずれか一項に記載の半導体集積回路装置の製造方法であって、第３ゲートは、その一部分が第２導電型の半導体領域の上に存在するように形成され、第２導電型の半導体領域を斜めイオン打込み法により形成する。
【００６２】
４４．前記項３８〜４３のいずれか一項に記載の半導体集積回路装置の製造方法であって、第３絶縁膜が、窒素を添加したシリコン酸化膜である。
【００６３】
４５．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の製造方法であって、第２ゲートをポリシリコン膜と金属珪化物膜との積層膜とし、第２ゲートの形成は第３ゲートの形成より後の工程とする。
【００６４】
４６．前記項４５記載の半導体集積回路装置の製造方法であって、金属珪化物膜がタングステンシリサイド膜である。
【００６５】
４７．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有する半導体集積回路装置の製造方法であって、第２ゲートが、金属膜を含む積層膜で構成されている。
【００６６】
４８．前記項４７記載の半導体集積回路装置の製造方法であって、第２ゲートが、ポリシリコン膜とバリアメタル膜と金属膜との積層膜で構成されされている。
【００６７】
４９．前記項４７または４８記載の半導体集積回路装置の製造方法であって、第２ゲートが、第１ゲート間の隙間に第３ゲートが埋込まれて存在する。
【００６８】
５０．前記項４７記載の半導体集積回路装置の製造方法であって、バリアメタル膜が、タングステン膜、チタン膜、タンタル膜、単体遷移金属元素からなる金属膜またはその窒化物膜もしくは珪化物膜、またはアルミニウム窒化物膜、コバルトシリサイド膜、モリブデンシリサイド膜、チタンタングステン膜、またはそれらの合金膜のいずれかに属する。
【００６９】
５１．半導体基板中に形成された第１導電型のウェルと、ウェル中に形成された第２導電型の半導体領域と、半導体領域を接続して形成されたローカルソース線およびローカルデータ線と、ローカルソース線およびローカルデータ線を選択する選択トランジスタと、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲートと第２絶縁膜を介して形成された第２ゲートと、第２ゲートを接続して形成されたワード線とを有し、選択トランジスタで区切られるローカルソース線およびローカルデータ線上のメモリセルでメモリセルブロックが構成され、メモリセルブロックがワード線方向に配列されてメモリセルアレイが構成される半導体集積回路装置であって、メモリセルブロックを挟んで両側に、ワード線と同一方向に配設された各々１本ずつの電源線を有し、ローカルソース線およびローカルデータ線は、選択トランジスタを介して、電源線の一方とワード線に垂直な方向に配線された信号線とに接続され、または、電源線の両方に接続される。
【００７０】
５２．前記項５１記載の半導体集積回路装置であって、ローカルデータ線のうち一のローカルデータ線は、選択トランジスタを介して、電源線と信号線との両方に接続される第１の構成、ローカルデータ線のうち一のローカルデータ線が、メモリセルブロックの一端で選択トランジスタを介して信号線に接続され、一のローカルデータ線に隣接する隣接ローカルデータ線が、メモリセルブロックの他端で選択トランジスタを介して信号線に接続される第２の構成、の何れかの構成を有する。
【００７１】
５３．前記項５２記載の半導体集積回路装置であって、ローカルデータ線のうち一のローカルデータ線は、メモリセルブロックの一端で選択トランジスタを介して信号線に接続され、メモリセルブロックの他端で選択トランジスタを介して電源線に接続される。
【００７２】
５４．前記項５３記載の半導体集積回路装置であって、ワード線の延在方向に垂直な方向に配設した信号線とｎ番目（ｎは整数）に配設されたローカルデータ線とを接続する第１選択トランジスタ、メモリセルブロックの一端にワード線と同一方向に配設した電源線とｎ＋１番目のローカルデータ線とを接続する第２選択トランジスタ、信号線とｎ＋１番目のローカルデータ線とを接続する第３選択トランジスタ、および、メモリセルブロックの他端にワード線と同一方向に配設した電源線とｎ番目のローカルデータ線とを接続する第４選択トランジスタを有し、第１および第２選択トランジスタのゲート信号が同一信号であり、第３および第４選択トランジスタのゲート信号が同一信号である。
【００７３】
５５．前記項５１記載の半導体集積回路装置であって、ローカルソース線とローカルデータ線に接続される選択トランジスタのゲート信号が同一信号である第１の構成、ローカルソース線に接続される全ての選択トランジスタのゲート信号が同一信号である第２の構成、の何れかの構成を有する。
【００７４】
５６．半導体基板中に形成された第１導電型のウェルと、ウェル中に形成された第２導電型の半導体領域と、半導体領域を接続して形成されたローカルソース／データ線と、ローカルソース／データ線を選択する選択トランジスタと、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲートと第２絶縁膜を介して形成された第２ゲートと、第２ゲートを接続して形成されたワード線とを有し、選択トランジスタで区切られるローカルソース／データ線上のメモリセルでメモリセルブロックが構成され、メモリセルブロックがワード線方向に配列されてメモリセルアレイが構成され、ローカルソース／データ線は、それがメモリセルのローカルソース線として機能する場合には隣接するメモリセルのローカルデータ線として機能する半導体集積回路装置であって、メモリセルブロックを挟んで両側に、ワード線と同一方向に配設された各々１本ずつの電源線と、ワード線に垂直な方向に配線した信号線とを有し、ローカルソース／データ線は、選択トランジスタを介して、電源線のうち何れか一方と信号線との両方に接続される。
【００７５】
５７．前記項５６記載の半導体集積回路装置であって、ｎ番目（ｎは整数）のローカルソース／データ線が、メモリセルブロックの一端で選択トランジスタを介して信号線に接続され、ｎ＋１番目のローカルソース／データ線が、メモリセルブロックの他端で選択トランジスタを介して信号線に接続される第１の構成、ｎ番目（ｎは整数）のローカルソース／データ線が、メモリセルブロックの一端で選択トランジスタを介して電源線に接続され、ｎ＋１番目のローカルソース／データ線が、メモリセルブロックの他端で選択トランジスタを介して電源線に接続される第２の構成、の何れかの構成を有する。
【００７６】
５８．前記項５６または５７記載の半導体集積回路装置であって、１本のローカルソース／データ線は、メモリセルブロックの一端で選択トランジスタを介して信号線に接続され、メモリセルブロックの他端で選択トランジスタを介して電源線に接続される。
【００７７】
５９．前記項５８記載の半導体集積回路装置であって、ワード線と垂直方向に配線した信号線とｎ番目（ｎは整数）のローカルソース／データ線とを接続する第１選択トランジスタ、メモリセルブロックの一端にワード線と同一方向に配線した電源線とｎ＋１番目のローカルソース／データ線とを接続する第２選択トランジスタ、信号線とｎ＋１番目のローカルソース／データ線とを接続する第３選択トランジスタ、および、メモリセルブロックの他端にワード線と同一方向に配線した電源線とｎ番目のローカルソース／データ線とを接続する第４選択トランジスタを有し、第１および第２選択トランジスタのゲート信号が同一信号であり、第３および第４選択トランジスタのゲート信号が同一信号である。
【００７８】
６０．前記項５６〜５９のいずれか一項に記載の半導体集積回路装置であって、ワード線と垂直方向に配線した１本の信号線は、ローカルソース／データ線２本分で共用する第１の構成、ローカルソース／データ線と、信号線とを選択トランジスタを介して接続する場合、選択トランジスタのローカルソース／データ線とは異なる側の半導体領域と信号線との接続部分は、２つのメモリセルブロック間で共用する第２の構成、電源線は、２つのメモリセルブロック間で共用する第３の構成、の何れかの構成を有する。
【００７９】
６１．半導体基板中に形成された第１導電型のウェルと、ウェル中に形成された第２導電型の半導体領域と、半導体領域を接続して形成されたローカルソース／データ線と、ローカルソース／データ線を選択する選択トランジスタと、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲートと第２絶縁膜を介して形成された第２ゲートと、第２ゲートを接続して形成されたワード線と、第１ゲートと第３絶縁膜を介して形成され、第１および第２ゲートとは機能の異なる第３ゲートとを有し、選択トランジスタで区切られるローカルソース線およびローカルデータ線上のメモリセルでメモリセルブロックが構成され、メモリセルブロックがワード線方向に配列されてメモリセルアレイが構成される半導体集積回路装置であって、第３ゲートの結束部が、メモリセルブロック内で選択トランジスタに最も近い位置に存在するワード線と、選択トランジスタのゲートとの間に存在し、メモリセルブロック内に存在する第３ゲートが、メモリセルブロック端で１本おきに結束され、メモリセルブロックを挟んで両側に、ワード線と同一方向に配設された各々１本ずつの電源線と、ワード線に垂直な方向に配線した信号線とを有し、ローカルソース／データ線は、選択トランジスタを介して、電源線の内いずれか一方および信号線の両方に接続される。
【００８０】
６２．前記項６１記載の半導体集積回路装置であって、ｎ番目（ｎは整数）のローカルソース／データ線が、メモリセルブロックの一端で選択トランジスタを介して信号線に接続され、ｎ＋１番目のローカルソース／データ線が、メモリセルブロックの他端で選択トランジスタを介して信号線に接続される第１の構成、ｎ番目（ｎは整数）のローカルソース／データ線が、メモリセルブロックの一端で選択トランジスタを介して電源線に接続され、ｎ＋１番目のローカルソース／データ線が、メモリセルブロックの他端で選択トランジスタを介して電源線に接続される第２の構成、の何れかの構成を有する。
【００８１】
６３．前記項６１または６２記載の半導体集積回路装置であって、１本のローカルソース／データ線は、メモリセルブロックの一端で選択トランジスタを介して信号線に接続され、メモリセルブロックの他端で選択トランジスタを介して電源線に接続される。
【００８２】
６４．前記項６３に記載の半導体集積回路装置であって、ワード線と垂直方向に配線した信号線とｎ番目（ｎは整数）のローカルソース／データ線とを接続する第１選択トランジスタ、メモリセルブロックの一端にワード線と同一方向に配線した電源線とｎ＋１番目のローカルソース／データ線とを接続する第２選択トランジスタ、信号線とｎ＋１番目のローカルソース／データ線とを接続する第３選択トランジスタ、および、メモリセルブロックの他端にワード線と同一方向に配線した電源線とｎ番目のローカルソース／データ線とを接続する第４選択トランジスタを有し、第１および第２選択トランジスタのゲート信号が同一信号であり、第３および第４選択トランジスタのゲート信号が同一信号である。
【００８３】
６５．前記項６１〜６４のいずれか一項に記載の半導体集積回路装置であって、ワード線と垂直方向に配線した１本の信号線は、ローカルソース／データ線２本分で共用する第１の構成、ローカルソース／データ線と、信号線とを選択トランジスタを介して接続する場合、選択トランジスタのローカルソース／データ線とは異なる側の半導体領域と信号線との接続部分は、２つのメモリセルブロック間で共用する第２の構成、電源線は、２つのメモリセルブロック間で共用する第３の構成、ローカルソース／データ線は、選択トランジスタを介して、ワード線と垂直方向に配線した信号線に接続し、信号線にセンス回路を接続し、ｎ番目（ｎは整数）の信号線に接続するセンス回路は、複数のメモリセルブロックからなるメモリセルアレイの一端で接続し、ｎ＋１番目の信号線に接続するセンス回路はメモリセルアレイの他端で接続する第４の構成、選択トランジスタを介してローカルソース／データ線と接続される信号線と、センス回路のと間にスイッチを設け、スイッチを切換えることにより、１つのセンス回路を複数の信号線で共用する第５の構成、の何れかの構成を有する。
【００８４】
６６．半導体基板中に形成された第１導電型のウェルと、ウェル中に形成された第２導電型の半導体領域と、半導体領域を接続して形成されたローカルソース／データ線と、ローカルソース／データ線を選択する選択トランジスタと、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲートと第２絶縁膜を介して形成された第２ゲートと、第２ゲートを接続して形成されたワード線と、第１ゲートと第３絶縁膜を介して形成され、第１および第２ゲートとは機能の異なる第３ゲートとを有し、選択トランジスタで区切られるローカルソース線およびローカルデータ線上のメモリセルでメモリセルブロックが構成され、メモリセルブロックがワード線方向に配列されてメモリセルアレイが構成される半導体集積回路装置であって、第３ゲートの結束部が、メモリセルブロック内で選択トランジスタに最も近い位置に存在するワード線と、選択トランジスタのゲートとの間に存在し、メモリセルブロック内に存在する第３ゲートが、メモリセルブロック端で１本おきに結束され、メモリセルブロックを挟んで両側に、ワード線と同一方向に配設された各々１本ずつの電源線と、ワード線に垂直な方向に配線した信号線とを有し、ローカルソース／データ線は、選択トランジスタを介して、電源線と信号線の両方へ接続する。
【００８５】
６７．前記項６６記載の半導体集積回路装置であって、ローカルソース／データ線は、選択トランジスタを介して信号線に接続し、接続は全て、メモリセルブロックの一端で行なわれる第１の構成、ローカルソース／データ線は、選択トランジスタを介してセルブロックの一端にワード線と同一方向に配線した電源線に接続し、接続は全て、メモリセルブロックの一端で行なわれる第２の構成、の何れかの構成を有する。
【００８６】
６８．前記項６６または６７記載の半導体集積回路装置であって、１本のローカルソース／データ線は、メモリセルブロックの一端で選択トランジスタを介して信号線に接続し、メモリセルブロックの他端で選択トランジスタを介して電源線に接続する。
【００８７】
６９．前記項６８記載の半導体集積回路装置であって、ワード線と垂直方向に配線した信号線とｎ番目（ｎは整数）のローカルソース／データ線とを接続する第１選択トランジスタ、信号線とｎ＋１番目のローカルソース／データ線とを接続する第２選択トランジスタ、メモリセルブロックの他端にワード線と同一方向に配線した電源線とｎ番目のローカルソース／データ線とを接続する第３選択トランジスタ、および、電源線とｎ＋１番目のローカルソース／データ線とを接続する第４選択トランジスタ、を有し、全ての第１選択トランジスタのゲート信号は同一信号であり、全ての第２選択トランジスタのゲート信号は同一信号であり、第１および第２の選択トランジスタのゲート信号は異なる信号であり、全ての第３選択トランジスタのゲート信号は同一信号であり、全ての第４選択トランジスタのゲート信号は同一信号であり、第３および第４の選択トランジスタのゲート信号は異なる信号である。
【００８８】
７０．前記項６６〜６９のいずれか一項に記載の半導体集積回路装置であって、信号線は、ローカルソース／データ線２本分で共用する第１の構成、ローカルソース／データ線と信号線とを選択トランジスタを介して接続する場合、選択トランジスタのローカルソース／データ線とは異なる側の半導体領域と信号線との接続部分は、２つのメモリセルブロック間で共用する第２の構成、電源線は、２つのメモリセルブロック間で共用する第３の構成、ローカルソース／データ線は、選択トランジスタを介して信号線に接続し、信号線にセンス回路を接続し、ｎ番目（ｎは整数）の信号線に披続するセンス回路は複数のメモリセルブロックからなるメモリセルアレイの一端で接続し、ｎ＋１番目の信号線に接続するセンス回路はメモリセルアレイの他端で接続する第４の構成、選択トランジスタを介してローカルソース／データ線と接続される信号線とセンス回路との間にスイッチを設け、スイッチを切換えることにより、１つのセンス回路を複数の信号線で共用する第５の構成、の何れかの構成を有する。
【００８９】
７１．半導体基板の主面に形成された第１導電型のウェルと、ウェル内に第１方向に延在して形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第２ゲートを接続して形成されたワード線と、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第３ゲートがワード線と垂直な方向に存在する第１ゲートの隙間に埋込まれて形成された半導体集積回路装置であって、第３ゲートを駆動するためのデコーダが、ワード線の延在方向に配置される。
【００９０】
７２．前記項７１記載の半導体集積回路装置であって、第３ゲートを駆動するためのデコーダは、メモリセルアレイの一端に配置する第１の構成、第３ゲートを駆動するためのデコーダは、選択トランジスタで囲まれた複数のワード線上に存在するメモリセルアレイからなるメモリセルブロックを選択するためのブロックデコーダに隣接して配置する第２の構成、第３ゲートを駆動するためのデコーダは、メモリセルブロックを選択するためのブロックデコーダと隣接して、メモリセルアレイを挾んで両端に配置する第３の構成、の何れかの構成を有する。
【００９１】
７３．前記項２０記載の半導体集積回路装置であって、第３ゲートがワード線と垂直な方向に存在する第１ゲートの隙間に埋込まれて形成され、第３ゲートを駆動するためのデコータが、ワード線の延在方向に配置される。
【００９２】
７４．前記項７３記載の半導体集積回路装置であって、第３ゲートを駆動するためのデコーダは、メモりセルアレイの一端に配置する第１の構成、第３ゲートを駆動するためのデコーダは、メモリセルブロックを選択するためのブロックデコーダに隣接して配置される第２の構成、第３ゲートを駆動するためのデコーダは、メモリセルブロックを選択するためのブロックデコーダと隣接して、メモリセルアレイを挟んで両端に配置する第３の構成、の何れかの構成を有する。
【００９３】
７５．前記項１８または１９記載の半導体集積回路装置であり、メモリセルブロック内に存在する第３ゲートのすべてが、メモリセルブロック端のいずれか一方または両方で結束されている半導体集積回路装置であって、第３ゲートの選択信号は、メモリセルブロックの選択信号から生成する。
【００９４】
７６．前記項１８または１９記載の半導体集積回路装置であり、メモリセルブロック内に存在する第３ゲートのすべてが、メモリセルブロック端のいずれか一方または両方で結束されている半導体集積回路装置であって、第３ゲートの選択信号は、メモリセルブロックの選択信号と、メモリセルブロックを更に２分割するための信号から生成する第１の構成、第３ゲートの選択信号は、選択トランジスタのゲート選択信号から生成する第２の構成、の何れかの構成を有する。
【発明の効果】
【００９５】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９６】
半導体集積回路装置のメモリセル面積を縮小することが可能である。
【００９７】
半導体集積回路装置の動作速度の向上が図れる。
【００９８】
半導体集積回路装置のメモリセル内の各ゲート間を分離する絶縁膜の欠陥密度が減少し、半導体集積回路装置の歩留り向上が図れる。
【００９９】
半導体集積回路装置の内部動作電圧の低減が図れる。
【発明を実施するための最良の形態】
【０１００】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【０１０１】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置の一例を示した一部平面図であり、図２（ａ）、（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。なお、図１の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。
【０１０２】
本実施の形態の半導体集積回路装置は、いわゆるフラッシュメモリのメモリセルを有し、このメモリセルは半導体基板１００の主面に形成されたウェル１０１中のソース／ドレイン拡散層１０５、第１ゲート（浮遊ゲート）１０３ｂ、第２ゲート（制御ゲート）１１１ａ、および第３ゲート１０７ａを有する。各メモリセルの制御ゲート（第２ゲート）１１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬを形成している。
【０１０３】
浮遊ゲート（第１ゲート）１０３ｂとウェル１０１はゲート絶縁膜（第１絶縁膜）１０２に、浮遊ゲート１０３ｂと第３ゲート１０７ａは絶縁膜（第３絶縁膜）１０６ａに、浮遊ゲート１０３ｂとワード線（制御ゲート）１１１ａは絶縁膜（第２絶縁膜）１１０ａに、第３ゲート１０７ａとワード線１１１ａは絶縁膜１０８ａにより、それぞれ分離されている。
【０１０４】
ソース／ドレイン拡散層１０５はワード線１１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在して配置され、列方向（ｙ方向）のメモリセルのソース／ドレインを接続するローカルソース線およびローカルデータ線として機能する。すなわち、本実施の形態の半導体集積回路装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。この拡散層１０５に垂直な方向（ｘ方向）にチャネルが形成される。
【０１０５】
第３ゲート１０７ａの２つの端面は、前記浮遊ゲート１０３ｂの端面のうちワード線１１１ａおよびチャネルとそれぞれ垂直な２つの端面と、それぞれ絶縁膜１０６ａを介して対向して存在する。
【０１０６】
また、第３ゲート１０７ａはワード線１１１ａおよびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲート１０３ｂの隙間に埋込まれて存在する。さらに、浮遊ゲート１０３ｂが第３ゲート１０７ａに対し対称に、また前記第３ゲート１０７ａが浮遊ゲート１０３ｂに対し対称に存在する。
【０１０７】
第３ゲート１０７ａは拡散層１０５の上に配置され、拡散層１０５と同様、ワード線１１１ａおよびチャネルに垂直に、すなわち列方向（ｙ方向）に配置される。
【０１０８】
このような構造では、浮遊ゲート１０３ａと制御ゲート１１１ａ以外の第３ゲート１０７ａが存在する場合であっても、ワード線ＷＬ方向（ｘ方向）、およびローカルデータ線方向（ｙ方向）のピッチを最小加工寸法の２倍とすることができる。従って、メモリセル面積をクロスポイント型のアレイでは最小の４Ｆ2 （Ｆ：最小加工寸法）に縮小することが可能となる。
【０１０９】
次に、図３〜図５を用いて本メモリセルの製造方法を示す。図３〜図５は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【０１１０】
まず、半導体基板１００にｐ型（第１導電型）のウェル１０１を形成し、ウェル１０１上にたとえば熱酸化法により１２ｎｍ程度のゲート絶縁膜（第１絶縁膜）１０２を形成する（図３（ａ））。
【０１１１】
続いて浮遊ゲート１０３ｂとなるリン（Ｐ）をドーピングしたポリシリコン膜１０３とシリコン窒化膜１０４を順次堆積する（図３（ｂ））。ポリシリコン膜１０３とシリコン窒化膜１０４の堆積には、たとえばＣＶＤ（Chemical Vapor Deposition ）法を用いることができる。
【０１１２】
次にリソグラフィとドライエッチング技術により前記シリコン窒化膜１０４およびポリシリコン膜１０３をパターニングする。このパターニングによりシリコン窒化膜１０４およびポリシリコン膜１０３は、シリコン窒化膜１０４ａおよびポリシリコン膜１０３ａとなる（図３（ｃ））。シリコン窒化膜１０４ａおよびポリシリコン膜１０３ａは、ｙ方向に延在して形成されるようにストライプ状にパターニングされる。
【０１１３】
その後、イオン打込み法によりひ素（Ａｓ）イオンを打込み、メモリセルのソース／ドレインとなる拡散層１０５を形成する（図３（ｄ））。拡散層１０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン窒化膜１０４ａおよびポリシリコン膜１０３ａがマスクとして機能し、拡散層１０５はポリシリコン膜１０３ａに対して自己整合的に形成される。なお、シリコン窒化膜１０４ａおよびポリシリコン膜１０３ａがｙ方向に延在してストライプ状に形成されているため、拡散層１０５はｙ方向に延在して形成される。
【０１１４】
なお、本工程でエッチングされる部材（シリコン窒化膜１０４ａおよびポリシリコン膜１０３ａ）には金属膜あるいは金属化合物が含まれていないため、このエッチング工程後の洗浄工程では金属が溶出しエッチングされた部材壁面に溶出金属が再付着することがない。このため、次工程で説明する絶縁膜１０６に金属（不純物）が含まれることが無く、絶縁膜１０６の欠陥を低く抑え、信頼性を高めることができる。
【０１１５】
次に、浮遊ゲート１０３ｂと第３ゲート１０７ａを分離するための絶縁膜１０６を以下の方法により形成する（図３（ｅ））。まず、減圧化学気相成長法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）により１０．５ｎｍ程度のシリコン酸化膜を堆積する。続いてこのシリコン酸化膜をアンモニア雰囲気中で熱処理し、前記シリコン酸化膜に窒素を導入する。その後、窒素が導入されたシリコン酸化膜にウェット酸化処理を行う。これは、アンモニア中での熱処理によりシリコン酸化膜中に導入された水素を除去するためである。
【０１１６】
以上の工程により形成した絶縁膜１０６は、膜中の電荷トラップ量が小さく、高い書換え耐性を有している。すなわち、仮に絶縁膜１０６中に電荷がトラップされるとトラップされた電子は放置状態で第３ゲートに移動し、この移動電子の量が多いとリテンション不良を引き起こす可能性が大きくなる。移動電子量はトラップ密度とともに増大するから、絶縁膜１０６中のトラップ量が多いとリテンション不良を引き起こす確率が高くなる。しかし、本実施の形態では、膜中の電荷トラップ量が抑制されるため、リテンション不良を抑制し、高い書換え耐性を実現できる。また、絶縁膜１０６に金属不純物が含まれないことは前記の通りである。
【０１１７】
その後、第３ゲート１０７ａとなるリン（Ｐ）をドーピングしたポリシリコン膜１０７を浮遊ゲートパターン１０３ａの隙間が完全に埋まるように堆積する（図４（ａ））。ポリシリコン膜１０７の形成にはたとえばＣＶＤ法を用いる。
【０１１８】
その後、たとえば異方性ドライエッチングを行い、ポリシリコン膜１０７をエッチバックする。これにより浮遊ゲートパターン１０３ａの隙間に所定の厚さに残した第３ゲート１０７ａを形成する（図４（ｂ））。ここで、前記エッチバック後残存するポリシリコン膜（第３ゲート１０７ａ）の膜厚は、浮遊ゲートポリシリコン１０３ａの膜厚に比べて小さいことが望ましい。このように第３ゲート１０７ａの膜厚を浮遊ゲート１０３ｂの膜厚よりも小さくすることにより消去時の内部動作電圧を低減することができる。
【０１１９】
その後、シリコン酸化膜１０８を浮遊ゲートパターン１０３ａの隙間が完全に埋まるように堆積する（図４（ｃ））。シリコン酸化膜１０８の堆積には、たとえばＣＶＤ法を用いる。
【０１２０】
次に、シリコン酸化膜１０８をたとえば化学的機械研磨法（ＣＭＰ法：Chemical Mechanical Polishing ）によりシリコン窒化膜１０４ａが露出するまで研磨する。（シリコン窒化膜１０４ａおよびシリコン酸化膜１０６および１０８はそれぞれ１０４ｂ、１０６ａおよび１０８ａとなる（図４（ｄ））。
【０１２１】
その後、たとえば熱リン酸水溶液を用いてシリコン窒化膜１０４ｂを除去し、ポリシリコン１０３ａの表面を露出させる（図５（ａ））。次に、リン（Ｐ）をドーピングしたポリシリコン膜１０９を堆積し（図５（ｂ））、これを異方性ドライエッチングする（ポリシリコン膜１０９は１０９ａとなる）（図５（ｃ））。本ポリシリコン膜１０９ａはポリシリコン１０３ａと電気的に接続しており、この２層のポリシリコンで浮遊ゲートを形成する。ポリシリコン１０９ａは浮遊ゲートの表面積を増大し、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能となる。
【０１２２】
次に、図３（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜（膜厚１０．５ｎｍ程度）１１０を形成する（図５（ｄ））。
【０１２３】
その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜を堆積し、これをリソグラフィとドライエッチング技術によりパターニングしてワード線１１１ａを形成する。このパターニングは、ワード線１１１ａがｘ方向に延在するように、すなわち拡散層１０５、第３ゲート１０７ａの延在方向（ｙ方向）に垂直な方向（ｘ方向）に延在するようにパターニングされる。
【０１２４】
さらにシリコン酸化膜１１０、ポリシリコン膜１０９ａ、１０３ａをエッチングし、浮遊ゲートを完成した（これによりシリコン酸化膜１１０は１１０ａに、ポリシリコン１０３ａ、１０９ａはそれぞれ１０３ｂおよび１０９ｂとなる）（図５（ｅ））。なお、このエッチング工程では、シリコン酸化膜１１０がエッチングされる段階ではシリコン酸化膜がエッチングできる条件でエッチングを行うが、ポリシリコン膜１０９ａ、１０３ａがエッチングされる段階では、シリコンはエッチングされるがシリコン酸化膜はエッチングされない選択エッチングの条件でエッチングを行う。これにより、シリコン酸化膜である絶縁膜１０８ａがエッチングストッパとして機能し、絶縁膜１０８ａ下部の第３ゲート１０７ａがエッチングされることはない。すなわち、このエッチング工程により、第３ゲート１０７ａはｙ方向に延在して形成されたストライプ状の形体を維持しつつ、浮遊ゲート１０３ｂは、ｘ方向、ｙ方向の両方向において分断され、島状の浮遊ゲートが形成される。
【０１２５】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線１１１ａ、ソース／ドレイン拡散層１０５、ウェル１０１、第３ゲート１０７ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成できる。
【０１２６】
図６はメモリセルアレイの構成を示した回路図である。ソース／ドレインとなる拡散層１０５（…Ｄn-2 ，Ｄn-1 ，Ｄn ，Ｄn+1 ，Ｄn+2 …）はワード線ＷＬ（ＷＬ0 ，ＷＬ1 …ＷＬm ）の方向（ｘ方向）と垂直な方向（ｙ方向）に延在し、ｙ方向に隣接するメモリセルを接続する配線の役割を有している。また、拡散層１０５は、ｘ方向（ワード線ＷＬの延在方向）に隣接するメモリセル間で共有される。この各拡散層配線Ｄｎのｙ方向の両端にはソース線あるいはデータ線を選択する選択ＭＯＳトランジスタが配置されている。この選択ＭＯＳで囲まれた領域をアレイブロックと呼ぶ。第３ゲート（補助ゲート）ＡＧはｙ方向に延在して配置され、アレイブロックの上下端（ｙ方向の両端）で１つに結束される。
【０１２７】
図７〜図１２は第３ゲート１０７ａの取出し部分のレイアウトを示したものである。本実施の形態の半導体集積回路装置では、ローカルデータ線もしくはローカルソース線を選択する選択トランジスタのゲート１１３により囲まれた部分がメモリセルアレイブロックを構成している。いずれの方法であっても、第３ゲートパターン１０７ａは浮遊ゲートポリシリコンパターン１０３ａ（１０３ａはエッチングされて浮遊ゲート１０３ｂとなるものである）に対して自己整合的に形成される。
【０１２８】
図７〜図９に示す半導体集積回路装置にあっては、アレイブロックの両側で、列方向（ｙ方向）に伸びた第３ゲート１０７ａのすべてが１つに束ねられるよう、ポリシリコン１０３ａがパターニングされている。これに対し、図１０〜図１２に示す半導体集積回路装置にあっては、列方向（ｙ方向）に伸びた第３ゲート１０７ａが１本おきにアレイブロックの片側（上側もしくは下側の各々）で、束ねられるよう、ポリシリコン１０３ａがパターニングされる。いずれの場合であっても、第３ゲートの結束部１１４は、ブロック端のワード線１１１ｚと選択トランジスタのゲート１１３の間に配置される。なお、ワード線１１１ｚと第３ゲートの結束部１１４の間に、ワード線１１１ａと同一材質のダミーパターン１１２を配置してもよい。
【０１２９】
前記した第３ゲート１０７ａの結束部１１４に至るコンタクト孔１１５を形成し、これに金属配線１１６を接続することにより第３ゲート１０７ａに給電を行う。コンタクト孔１１５および金属配線１１６の配置方法としては以下の様な方法がある。
【０１３０】
まず第１の方法は、図７および図１０に示したように、第３ゲート１０７ａの結束部１１４の端部に１個または複数個のコンタクト孔１１５を配置し、これを金属配線１１６によりメモリアレイの外部に引出す。本方法の利点は、メモリアレイ上の金属配線レイアウトが容易な点にある。
【０１３１】
第２の方法は、図８および図１１に示したように、第３ゲート１０７ａの結束部１１４のほぼ全域にわたって、コンタクト孔１１５を配置し、これを金属配線１１６により接続して引出す。本方法の利点は、第３ゲートの結束部１１４の抵抗による電圧降下を抑制できる点にある。
【０１３２】
第３の方法は、図９および図１２に示したように、第２の方法と同様に第３ゲートの結束部１１４のほぼ全域にわたって、ある間隔でコンタクト孔１１５を配置するとともに、ダミーパターン１１２にもほぼ全域にわたって、ある間隔でコンタクト孔１１８を配置する。そして、コンタクト孔１１５と１１８を金属配線１１６により接続する。本方法にあっては、抵抗の低いポリメタル膜で各第３ゲート１０７ａを接続していることとなるので、第２の方法と同様、第３ゲートの結束部１１４の抵抗に起因した電圧降下を抑制できる。また、コンタクト孔１１５と１１８の距離が近いため、金属配線１１６を短くすることができ、第１の方法と同様、メモリアレイ上の金属配線レイアウトが容易となる。つまり、第１の方法と第２の方法のそれぞれの利点を併せ持つという特徴を有する。半導体集積回路装置の目標とする仕様に応じて、図７から図１２のいずれかの方法を選択することができる。
【０１３３】
次に、前記方法により形成したメモリセルの書込み時、消去時、および読出し時の電圧印加条件および動作方法を、図１３〜図１５を用いて説明する。図１３は書き込み動作を、図１４は消去動作を、図１５は読み出し動作の例を各々示し、（ａ）は等価回路図を、（ｂ）あるいは（ｃ）はタイミングチャートを示す。図１３〜図１５の（ａ）において点線で囲まれたセルで選択的にそれぞれの動作が行われる。
【０１３４】
まず、書き込み動作を説明する。今選択されたメモリセルをセルＭとする。図１３（ａ）に示したように、選択セルＭのワード線ＷＬｎ（選択ワード線）にたとえば１２Ｖ程度の正の電圧を印加し、選択セルＭのドレインとなる拡散層Ｄｎにたとえば５Ｖ程度の正の電圧を印加する。また、選択セルＭのソースとなる拡散層Ｄｎ−１は０Ｖに保持する。このようにソース・ドレインおよびワード線を前記所定の電圧に維持することによりメモリセルＭのチャネル領域にホットエレクトロンが生じ、これが浮遊ゲートに注入される。
【０１３５】
このとき、すべての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持され、拡散層Ｄｎ−２、Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、５Ｖ、フローティング状態とする。これにより、拡散層Ｄｎ−２および拡散層Ｄｎ−１が同電位（０Ｖ）に保たれ、また、拡散層Ｄｎおよび拡散層Ｄｎ＋１が同電位（５Ｖ）に保たれ、さらに、拡散層Ｄｎ＋１および拡散層Ｄｎ＋２間の電位差は拡散層Ｄｎ＋２がフローティングゆえほとんど電位差を生じない。このため、メモリセルＭ−１、Ｍ＋１、Ｍ＋２のチャネルにはホットエレクトロンは発生せず、隣接するメモリセルＭ−１、Ｍ＋１、Ｍ＋２への誤書き込みを防止できる。これによりメモリセルＭのみでホットエレクトロン注入が起こり、選択メモリセルＭの浮遊ゲートに電子が蓄積されてメモリセルのしきい値が上昇し、書込みが行われる。このように、本実施の形態の半導体集積回路装置にあっては、隣接するメモリセル４個を１つの単位とし、その内の１セルを選択して書込みが行われる。従って、１つのワード線上のすべてのセルに書込みを行うためには、最低４回の書込み動作を実施する。
【０１３６】
図１３（ｂ）および（ｃ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎ、Ｄｎ＋１への電圧印加のタイミングの一例を示したタイミングチャートである。図１３（ｂ）に示す一例、および同図（ｃ）に示す他の例の二通りの例がある。
【０１３７】
図１３（ｂ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに＋１２Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎ、Ｄｎ＋１に＋５Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ２で拡散層Ｄｎ、Ｄｎ＋１の電位を０Ｖに戻す。その後時刻ｔ３（ｔ２＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。このようなタイミングで書き込みを行う場合、ドレイン電圧印加時間が短いため、ドレインディスターブを緩和できるという効果がある。
【０１３８】
あるいは、図１３（ｃ）に示すように、時刻ｔ０の時点で拡散層Ｄｎ、Ｄｎ＋１に＋５Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ２で選択ワード線ＷＬｎの電位を０Ｖに戻す。その後時刻ｔ３（ｔ２＜ｔ３）で拡散層Ｄｎ、Ｄｎ＋１の電位を０Ｖに戻す。このようなタイミングで書き込みを行う場合、ワード線電圧印加時間が短いため、ワードディスターブを緩和できるという効果がある。
【０１３９】
次に、消去動作を説明する。図１４（ａ）に示したように、選択ワード線ＷＬｎにたとえば−１３．５Ｖの負の電圧を、また、すべての第３ゲートＡＧにたとえば３．３Ｖといった比較的小さな正の電圧を印加する。各拡散層Ｄｎ−２〜Ｄｎ＋２、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖである。これにより、ワード線ＷＬｎ上のすべてのメモリセルにおいて、浮遊ゲートから第３ゲートにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。
【０１４０】
なお、消去の際は、複数のワード線に同時に負の電圧、たとえば−１３．５Ｖを印加し、すべての第３ゲートＡＧにたとえば３．３Ｖといった比較的小さな正の電圧、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場合、負の電圧が印加されたワード線上のセルで消去が行なわれる。
【０１４１】
また、すべての第３ゲートＡＧに比較的大きな電圧、たとえば１７Ｖを印加し、すべてのワード線、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場合、ブロック内のすべてのメモリセルで消去が行なわれる。
【０１４２】
本実施の形態にあっては、消去速度は酸化膜電界に強く依存するのに対し、書込み速度は酸化膜電界にあまり依存しない。従って、メモリセルの製造方法の説明の際述べたように、浮遊ゲート１０３ｂと半導体基板１００を分離するゲート絶縁膜１０２の膜厚が、浮遊ゲート１０３ｂと制御ゲート１１１ａを分離するシリコン酸化膜１１０や、浮遊ゲート１０３ｂと第３ゲート１０７ａを分離するシリコン酸化膜１０６の膜厚に比べ大となっている。
【０１４３】
なお、従来技術にあっては、浮遊ゲートと消去ゲート間の電子のトンネル膜として、浮遊ゲートポリシリコン膜を熱酸化して形成したシリコン酸化膜が用いられている場合があった。しかしながら、ポリシリコン上の熱酸化膜は多量のトラップを有し、書換え回数の増加とともに酸化膜中に電子が捕獲されるため、酸化膜に印加される電界が実効的に低下し、消去速度が低下するという問題があった。このため、書換え回数の増加とともに消去ゲートに印加する電圧を増大するという手法が提案されていた。本実施の形態の方法により形成したシリコン酸化膜は、膜中のトラップ量がウェル上の酸化膜と同等であり、書換えを繰り返しても消去速度の低下を生じない。
【０１４４】
図１４（ｂ）は、選択ワード線ＷＬｎおよび第３ゲートＡＧへの電圧印加のタイミングの一例を示したタイミングチャートである。
【０１４５】
図１４（ｂ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに−１３．５Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧに＋３．３Ｖを印加する。所定の消去時間ｔ（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ２で第３ゲートＡＧの電位を０Ｖに戻す。その後時刻ｔ３（ｔ２＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。このような消去動作では、第３ゲートＡＧの電位によって消去時間が制御されることとなる。この場合、第３ゲートＡＧの電圧の方がワード線電圧に比べて切換える電圧幅が小さいため、切換え時間を短くできる。従って、第３ゲートＡＧで消去時間を直接制御する本消去動作は、消去時間の制御性に優れているという効果がある。また、第３ゲートＡＧによる、非選択メモリセルへのディスターブが低減できるという効果もある。
【０１４６】
次に、読み出し動作を説明する。図１５（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば３．３Ｖといった正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば１Ｖの正の電圧を印加する。選択セルＭのソースとなる拡散層Ｄｎ−１、すべての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。更に拡散層Ｄｎ−２、Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、１Ｖ、フローティング状態とし、書き込みの場合と同様に、誤読出しを防止する。このように、本半導体集積回路装置であっては、書込みと同様、隣接するメモリセル４個を１つの単位とし、その内の１セルを選択して読出しが行われる。従って、１つのワード線上のすべてのセルで読出しを行うためには、最低４回の読出し動作を実施する。
【０１４７】
図１５（ｂ）および（ｃ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎ、Ｄｎ＋１への電圧印加のタイミングの一例を示したタイミングチャートである。同図（ｂ）および（ｃ）に示す二通りの例がある。
【０１４８】
図１５（ｂ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎ、Ｄｎ＋１に＋１Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ２で拡散層Ｄｎ、Ｄｎ＋１の電位を０Ｖに戻す。その後時刻ｔ３（ｔ２＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。このようなタイミングで書き込みを行う場合、ドレイン電圧印加時間が短いため、ドレインディスターブを緩和できるという効果がある。
【０１４９】
あるいは、図１５（ｃ）に示すように、時刻ｔ０の時点で拡散層Ｄｎ、Ｄｎ＋１に＋１Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻ｔ２で選択ワード線ＷＬｎの電位を０Ｖに戻す。その後時刻ｔ３（ｔ２＜ｔ３）で拡散層Ｄｎ、Ｄｎ＋１の電位を０Ｖに戻す。このようなタイミングで書き込みを行う場合、ワード線電圧印加時間が短いため、ワードディスターブを緩和できるという効果がある。
【０１５０】
本実施の形態の半導体集積回路装置によれば、メモリセルＭは、浮遊ゲートおよび制御ゲート以外の第３ゲートを有するにもかかわらず、ローカルデータ線方向およびワード線方向の寸法を、それぞれ最小加工寸法Ｆの２倍とすることが可能である。このため、メモリセル面積を４Ｆ2 に縮小することができる。また、ワード線としてポリメタル構造を用いたため、書込みおよび読出し動作時のワード線の立上りの遅延時間を縮小することが可能である。また、第３ゲート形成後、ポリメタル構造のワード線を形成したため、浮遊ゲート−第３ゲート間のシリコン酸化膜の欠陥密度を低減可能である。また、書込み／消去時の内部動作電圧の絶対値の最大値を１３．５Ｖに低減することが可能である。
【０１５１】
なお、本実施の形態とは異なり、浮遊ゲートパターンを形成後、第３ゲートを、浮遊ゲートパターンによって形成される隙間に形成し、この後ワード線を浮遊ゲートパターンに対して垂直に形成し、これをマスクに浮遊ゲートを更にパターニングし、その後、ソース／ドレインとなる拡散層を形成する方法も考えられる。この場合には、チャネルとワード線は互いに直交し、第３ゲートは浮遊ゲート端面のうち、チャネルに平行な面で浮遊ゲートと対向することになる。しかしながら、この方法であっては、第３ゲートを形成後、拡散層のイオン打込みを行うこととなるため、第３ゲートの下部に拡散層を形成することが困難である。従って、拡散層を接続するためには、各メモリセル毎にコンタクト孔を配して導電体を接続する必要があり、本実施の形態に比べセル面積が増大するという問題を生じる。従って、メモリセル微細化と欠陥密度低減の両立を図るためには、第３ゲートの配置方向は、本実施の形態で述べたように、その２つの端面を、前記浮遊ゲートの端面のうちワード線およびチャネルとそれぞれ垂直な方向に存在する２つの端面と、それぞれ対向して存在することが必然である。
【０１５２】
（実施の形態２）
図１６は、本発明の実施の形態２である半導体集積回路装置の一例を示した断面図である。本実施の形態の半導体集積回路装置の平面図は、実施の形態１の図１と同様であり、図１６（ａ）、（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。
【０１５３】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置と、ソース／ドレイン拡散層２０５において相違するのみであり、その他の部材の材料、構造、配置等は実施の形態１と同様である。従って、実施の形態１と相違する部分について説明し、その他の説明は省略する。
【０１５４】
ソース／ドレイン拡散層２０５はワード線１１１ａに垂直に配置され、列方向（ｘ方向）のメモリセルのソース／ドレインを接続するローカルソース線およびローカルデータ線として存在する。この点は実施の形態１と同様であり、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成され、メモリセルの形成密度が向上できる点は実施の形態１と同様である。よって、本実施の形態の半導体集積回路装置も、実施の形態１と同様、メモリセル面積を４Ｆ2 （Ｆ：最小加工寸法）に縮小できる。
【０１５５】
一方、本実施の形態のソース／ドレイン拡散層２０５は、実施の形態１とは異なり、ソース／ドレインを形成する１対の拡散層２０５が浮遊ゲートパターン１０３ａに対し非対称の位置関係にあり、一方の拡散層が浮遊ゲートとオーバーラップしないオフセット構造となっている。また、実施の形態１にあっては消去ゲートとなる第３ゲートはその全面が拡散層１０５上に存在したが、本実施の形態では、第３ゲート１０７ａと拡散層２０５はそれぞれの一部分がオーバーラップするように存在する。これにより、本実施の形態では第３ゲート１０７ａ下のウェル中にもチャネルが形成され、本実施の形態の第３ゲート１０７ａは消去ゲートとしてばかりではなく、その下部に存在するチャネルを制御するゲートとしても機能する。これにより、書込み時のホットエレクトロンの発生および注入効率が増大し、チャネル電流の小さな領域での書込みが可能となる。従って、従来と同程度の電流供給能力をもつ内部電源で、キロバイトオーダー以上の多数個のメモリセルの並列書込みが可能となる。
【０１５６】
次に、本実施の形態の半導体集積回路装置の製造方法を説明する。本実施の形態の製造方法は、実施の形態１における図３（ｃ）に示す工程までは、実施の形態１と同様である。
【０１５７】
実施の形態１の図３（ｃ）に示すように、シリコン窒化膜１０４ａおよびポリシリコン膜１０３ａを形成後、図１７に示すように、斜めイオン打込み法によりひ素（Ａｓ）イオンをウェル１０１に打込み、メモリセルのソース／ドレインとなる拡散層２０５を形成する。拡散層２０５は斜めイオン打込み法により形成されるため、照射イオンがシリコン窒化膜１０４ａおよびポリシリコン膜１０３ａで遮蔽され、ポリシリコン膜１０３ａ間の全領域には拡散層２０５は形成されない。また、斜め方向からイオンが照射されるため、ポリシリコン膜１０３ａ下部に一部にも拡散層２０５が形成される。これにより前記の通り第３ゲート１０７ａと拡散層２０５とがそれぞれの一部分がオーバーラップするように形成され、第３ゲート１０７ａ下のウェル１０１中にもチャネルが形成されるようになる。
【０１５８】
その後、実施の形態１の図３（ｅ）〜図５（ｅ）に示す工程と同様の工程を施し、メモリセルを完成できる。
【０１５９】
図１８は本実施の形態のメモリセルアレイの構成を示した回路図である。ソース／ドレインとなる拡散層１０５（…Ｄn-2 ，Ｄn-1 ，Ｄn ，Ｄn+1 ，Ｄn+2 …）、ワード線ＷＬ（ＷＬ0 ，ＷＬ1 …ＷＬm ）、ソース線あるいはデータ線を選択する選択ＭＯＳトランジスタ、アレイブロックについては実施の形態１と同様である。本実施の形態では、第３ゲート（ＡＧ）を、実施の形態１の図１０〜１２に示すと同様に、列方向（ｙ方向）に伸びた第３ゲート１０７ａが１本おきにアレイブロックの片側（上側もしくは下側の各々）で、束ねられるよう、ポリシリコン１０３ａがパターニングされ、１本おきに束ねられた第３ゲート１０７ａ（ＡＧ）に別々の電位が印加できるようにしている。なお、第３ゲートの結束部１１４は、ブロック端のワード線１１１ｚと選択トランジスタのゲート１１３の間に配置できることは実施の形態１と同様である。また、第３ゲート１０７ａの結束部１１４、コンタクト孔１１５、金属配線１１６についても実施の形態１と同様である。
【０１６０】
次に、前記方法により形成したメモリセルの書込み時、消去時、および読出し時の電圧印加条件および動作方法を、図１９〜図２１を用いて説明する。図１９は書き込み動作を、図２０は消去動作を、図２１は読み出し動作の例を各々示し、（ａ）は等価回路図を、（ｂ）〜（ｇ）はタイミングチャートを示す。図１９〜図２１の（ａ）において点線で囲まれたセルで選択的にそれぞれの動作が行われる。
【０１６１】
書込みの際は、図１９（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば１２Ｖ程度の正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば５Ｖ程度の正の電圧を印加する。また、選択セルＭおよびＭ＋２の第３ゲートＡＧｅには、第３ゲートによって構成されるＭＯＳトランジスタのしきい値程度の電圧、たとえば２Ｖ程度を印加する。選択セルＭのソースとなる拡散層Ｄｎ−１、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。前記バイアス条件により、浮遊ゲートと第３ゲートの境界部下のチャネルに大きな横方法および縦方向の電界が形成される。これによりホットエレクトロンの発生および注入効率が増大し、チャネル電流が小さいにもかかわらず、高速の書込みが可能となる。これにより、１ｍＡ程度の電流供給能力を有する内部電源を用いても、キロバイト以上のメモリセルの並列書込みが可能となる。
【０１６２】
なお、選択セルＭに隣接するメモリセルＭ−１、Ｍ＋１では、第３ゲートＡＧｏを０Ｖとする。これによりメモリセルＭおよびＭ＋２の少なくともいずれか１つが書込み状態にあっても、それに隣接するメモリセルＭ−１およびＭ＋１においては第３ゲートＡＧｏがスイッチの機能を果たし、チャネルがＯＦＦとなってチャネルに電流が流れない。従ってホットエレクトロンが発生しないので書込みが起こらない。
【０１６３】
このように、本半導体集積回路装置にあっては、隣接するメモリセル２個を１つの単位とし、その内の１セルを選択して書込みが行われる。従って、１つのワード線上のすべてのセルに書込みを行うためには、実施の形態１より少ない最低２回の書込みで動作が完了する。
【０１６４】
以上の第３ゲートＡＧ（ＡＧｅ，ＡＧｏ）によりもたらされる高効率のホットエレクトロン注入と隣接セルの誤書込み防止により書込み単位の増大が可能であり、大容量フラッシュメモリに不可欠な書込み速度の向上が図れる。
【０１６５】
図１９（ｂ）〜（ｇ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎ、第３ゲートＡＧｅへの電圧印加のタイミングの一例を示したタイミングチャートである。図１９（ｂ）〜（ｇ）に示すように、６通りの例がある。
【０１６６】
図１９（ｂ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに＋１２Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋２Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で拡散層Ｄｎに＋５Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬｎの電位を０Ｖに戻す。あるいは、図１９（ｄ）に示すように、時刻ｔ０の時点で第３ゲートＡＧｅに＋２Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で拡散層Ｄｎに＋５Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲートＡＧｅの電位を０Ｖに戻す。これらのタイミングで書き込みを行う場合、ドレイン電圧印加時間が短いため、ドレインディスターブを緩和できるという効果がある。
【０１６７】
また、図１９（ｃ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに＋１２Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋５Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で第３ゲートＡＧｅに＋２Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬｎの電位を０Ｖに戻す。あるいは、図１９（ｅ）に示すように、時刻ｔ０の時点で拡散層Ｄｎに＋５Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で第３ゲートＡＧｅに＋２Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層Ｄｎの電位を０Ｖに戻す。これらのタイミングで書き込みを行う場合、第３ゲートＡＧｅの電位によって書き込み時間ｔが制御されることとなる。この場合、第３ゲートＡＧｅの電圧の方がワード線電圧あるいは拡散層電圧に比べて切換える電圧幅が小さいため、切換え時間を短くできる。従って、第３ゲートＡＧｅで書き込み時間ｔを直接制御する本動作は、書き込み時間の制御性に優れているという効果がある。
【０１６８】
また、図１９（ｆ）に示すように、時刻ｔ０の時点で拡散層Ｄｎに＋５Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋２Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層Ｄｎの電位を０Ｖに戻す。あるいは、図１９（ｇ）に示すように、時刻ｔ０の時点で第３ゲートＡＧｅに＋２Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋５Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲートＡＧｅの電位を０Ｖに戻す。これらのタイミングで書き込みを行う場合、ワード線電圧印加時間が短いため、ワードディスターブを緩和できるという効果がある。
【０１６９】
次に、消去動作を説明する。図２０（ａ）に示したように、選択ワード線ＷＬｎにたとえば−１３．５Ｖの負の電圧を、また、すべての第３ゲートＡＧｅ，ＡＧｏにたとえば３．３Ｖといった比較的小さな正の電圧を印加する。各拡散層Ｄｎ−２〜Ｄｎ＋２、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖである。これにより、ワード線ＷＬｎ上のすべてのメモリセルにおいて、浮遊ゲートから第３ゲートにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。
【０１７０】
なお、複数のワード線に同時に負の電圧、たとえば−１３．５Ｖを印加し、すべての第３ゲートＡＧｅ，ＡＧｏにたとえば３．３Ｖといった比較的小さな正の電圧、各拡散層Ｄ、ウェルを０Ｖとしてもよいこと、また、すべての第３ゲートＡＧに比較的大きな電圧、たとえば１７Ｖを印加し、すべてのワード線、各拡散層Ｄ、ウェルを０Ｖとしてもよいことは実施の形態１と同様である。
【０１７１】
また、ワード線ＷＬｎにたとえば−９Ｖの負の電圧を印加し、各拡散層Ｄにたとえば４Ｖの正の電圧を印加し、全ての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１を０Ｖとしても良い。これにより、ワード線ＷＬｎ上の全てのメモリセルにおいて、浮遊ゲートから拡散層Ｄにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。
【０１７２】
図２０（ｂ）は、選択ワード線ＷＬｎおよび第３ゲートＡＧｅ，ＡＧｏへの電圧印加のタイミングの一例を示したタイミングチャートである。消去のタイミングは実施の形態１と同様であり、実施の形態１で説明した通りである。
【０１７３】
次に、読出しの際は、図２１（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば３．３Ｖといった正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば１Ｖの正の電圧を印加する。また、選択セルＭおよびセルＭ＋２の第３ゲートＡＧｅには、たとえば３．３Ｖ程度の電圧を印加し、第３ゲート下のチャネルを完全にオン状態とする。選択セルＭのソースとなる拡散層Ｄｎ−１、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。一方、選択セルＭに隣接するメモリセルＭ−１、Ｍ＋１では、第３ゲートＡＧｏを０Ｖとする。これによりメモリセルＭおよびＭ＋２の少なくともいずれか１つが読出し状態にあっても、メモリセルＭ−１およびＭ＋１ではチャネルが形成されることがなく、誤読出しが防止できる。
【０１７４】
このように、本メモリセルでは、書込みと同様、隣接するメモリセル２個を１つの単位とし、その内の１セルを選択して読出しが行われる。従って、１つのワード線上のすべてのセルで読出しを行うためには、実施の形態１よりも少ない２回の読出し動作を実施する。
【０１７５】
図２１（ｂ）〜（ｇ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎ、第３ゲートＡＧｅへの電圧印加のタイミングの一例を示したタイミングチャートである。図２１（ｂ）〜（ｇ）に示すように、６通りの例がある。
【０１７６】
図２１（ｂ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋３．３Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で拡散層Ｄｎに＋１Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬｎの電位を０Ｖに戻す。あるいは、図２１（ｄ）に示すように、時刻ｔ０の時点で第３ゲートＡＧｅに＋３．３Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で拡散層Ｄｎに＋１Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲートＡＧｅの電位を０Ｖに戻す。これらのタイミングで書き込みを行う場合、ドレイン電圧印加時間が短いため、ドレインディスターブを緩和できるという効果がある。
【０１７７】
また、図２１（ｃ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋１Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で第３ゲートＡＧｅに＋３．３Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬｎの電位を０Ｖに戻す。あるいは、図２１（ｅ）に示すように、時刻ｔ０の時点で拡散層Ｄｎに＋１Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で第３ゲートＡＧｅに＋３．３Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層Ｄｎの電位を０Ｖに戻す。
【０１７８】
また、図２１（ｆ）に示すように、時刻ｔ０の時点で拡散層Ｄｎに＋１Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋３．３Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層Ｄｎの電位を０Ｖに戻す。あるいは、図２１（ｇ）に示すように、時刻ｔ０の時点で第３ゲートＡＧｅに＋３．３Ｖを印加した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋１Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で選択ワード線ＷＬｎに＋３．３Ｖを印加する。所定の読み出し時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲートＡＧｅの電位を０Ｖに戻す。これらのタイミングで書き込みを行う場合、ワード線電圧印加時間が短いため、ワードディスターブを緩和できるという効果がある。
【０１７９】
なお、前記したように本実施の形態では、書込みおよび読出しの際、第３ゲートに対して１本おきに同一の電圧が印加される。従って第３ゲートの取出し部のレイアウトとしては、前記の通り、アレイブロックの上下であって、列方向に伸びた第３ゲート（消去ゲート）１０７ａが１本おきに束ねられるような構造である必要がある。
【０１８０】
本実施の形態によれば、実施の形態１で説明した効果に加え、書込み単位の増大が可能となり書込み速度の増大が図れる。すなわち、本実施の形態では、第３ゲート１０７ａ（ＡＧｅ，ＡＧｏ）を一本おきに配置し、各々別電圧を印加できるように構成しているため、書き込みおよび読み出しに必要な動作の回数を低減できる。また、第３ゲート１０７ａ下部の一部にもチャネル領域を形成するため、第３ゲート１０７ａを消去ゲートとしてのみならず、チャネル制御を行う制御ゲートとしての機能をも持たせることができる。このため、第３ゲート１０７ａにより制御ゲート１１１ａとは独立にチャネル内の電界を制御でき、書き込み効率を向上できる。この結果、少ないチャネル電流での効率的、高速な書き込みを実現できる。
【０１８１】
（実施の形態３）
図２２は、本発明の実施の形態３である半導体集積回路装置の一例を示した一部平面図であり、図２３（ａ）、（ｂ）および（ｃ）は、各々、図２２におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。なお、図２２の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。図２３（ａ）、（ｂ）および（ｃ）は、各々、図２２におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。
【０１８２】
本実施の形態の半導体集積回路装置の構成は、浮遊ゲート１０３ｂと第３ゲート１０７ａとの間の絶縁膜６０６ａの膜厚を厚膜化した点を除き、実施の形態２の半導体集積回路装置とほぼ同様であり、その他の部材の材料、構造、配置等は実施の形態２と同様である。従って、実施の形態２と相違する部分について説明し、その他の説明は省略する。
【０１８３】
本実施の形態の絶縁膜６０６ａは、その膜厚を約３０ｎｍと厚くしたものである。この結果、本実施の形態では、消去の際の電子放出を浮遊ゲート１０３ｂから基板（ウェル１０１）とするものである。このため、浮遊ゲート１０３ｂと基板（ウェル１０１）との間の絶縁膜１０２の膜厚を１０ｎｍとする。この点も実施の形態２と相違する。
【０１８４】
本実施の形態の半導体集積回路装置の製造方法は、実施の形態２における図１７の工程までは実施の形態２と同様である（図２４（ａ））。ただし、実施の形態２で引用する実施の形態１の図３（ａ）に示すゲート絶縁膜１０２は前記の通り、その膜厚が１０ｎｍ程度となるように形成する。その後、図２４（ｂ）に示すように、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜６０６を実施の形態１の図３（ｅ）と同様の方法により形成する。本実施の形態では浮遊ゲートに蓄積した電子を半導体基板へ放出するため、シリコン酸化膜６０６の膜厚は比較的厚い３０ｎｍとする。なお、実施の形態２と同様、窒素を添加したシリコン酸化膜６０６を用いることにより、書込みの際、本シリコン酸化膜中に電子が注入／トラップされるのを抑制することが可能である。
【０１８５】
その後、実施の形態２と同様に、実施の形態１の図４（ａ）〜図５（ｅ）に示す工程と同様の工程を施し、メモリセルを完成できる。なお、シリコン酸化膜６０６は、前記工程の途中でエッチングされ、シリコン酸化膜６０６ａとなる。
【０１８６】
図２５はメモリセルアレイの構成を示した図である。ソース／ドレインとなる拡散層Ｄｎ（Ｄｎ−２〜Ｄｎ＋２）、ワード線ＷＬ（ＷＬ０〜ＷＬｍ）および選択ＭＯＳトランジスタ、アレイブロックについては実施の形態１、２と同様である。第３ゲートＡＧについては、実施の形態２と同様である。
【０１８７】
次に、前記方法により形成したメモリセルの書込み時、消去時、および読出し時の電圧印加条件および動作方法を説明する。図２６は消去動作の例を示し、（ａ）は等価回路図を、（ｂ）はタイミングチャートを示す。図２６（ａ）において点線で囲まれたセルで選択的に消去動作が行われる。なお、書き込みおよび読み出し動作については実施の形態２と同様であるため、説明を省略する。
【０１８８】
消去の際は図２６（ａ）に示したように、選択ワード線ＷＬｎにたとえば−１６Ｖの負の電圧を印加し、すべての第３ゲートＡＧｅ，ＡＧｏ、各拡散層Ｄ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖとする。これにより、ワード線ＷＬｎ上のすべてのメモリセルで、浮遊ゲートからウェルにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。このように、消去動作はワード線を１つの単位とするセクタ毎に行われる。
【０１８９】
なお、消去の際は、複数のワード線に同時に負の電圧、たとえば−１６Ｖを印加し、すべての第３ゲートＡＧ、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場合、負の電圧が印加されたワード線上のすべてのセルで消去が行なわれる。
【０１９０】
また、消去の際には、ウェルに正の電圧、たとえば１６Ｖを印加し、全ての第３ゲートＡＧ、各拡散層Ｄを０Ｖとしてもよい。この際、選択ワード線０Ｖ、非選択ワード線を１６Ｖとすれば、１本または複数のワード線上の全てのセルで消去が行われる。
【０１９１】
また、消去の際には、ワード線ＷＬｎにたとえば−９Ｖの負の電圧を印加し、各拡散層Ｄにたとえば４Ｖの正の電圧を印加し、全ての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１を０Ｖとしても良い。これにより、ワード線ＷＬｎ上の全てのメモリセルにおいて、浮遊ゲートから拡散層Ｄにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。
【０１９２】
図２６（ｂ）は、選択ワード線ＷＬｎへの電圧印加のタイミングの一例を示したタイミングチャートである。本実施の形態では、第３ゲートＡＧは消去ゲートとしては機能しないので、選択ワード線ＷＬｎの操作のみで消去動作が行われる。図２６（ｂ）に示すように、時刻ｔ０の時点で選択ワード線ＷＬｎに−１６Ｖを印加した後、時刻ｔ３（ｔ０＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖに戻す。
【０１９３】
本実施の形態によれば、実施の形態１、２で説明した効果と同様な効果が得られる。
【０１９４】
（実施の形態４）
図２７は、本発明の実施の形態４である半導体集積回路装置の製造方法の一例を示した一部断面図である。本実施の形態の半導体集積回路装置の構造、第３ゲートの取出し方法、アレイ構成、および動作方式は、実施の形態２と同様である。よって、ここでの説明を省略する。一方、本実施の形態の製造方法は、実施の形態２と相違する。以下、その相違する部分について図２７を用いて工程順に説明する。
【０１９５】
まず、半導体基板１００上にｐ型ウェル１０１を形成する（図２７（ａ））。ウェル１０１の形成には不純物拡散法、イオン注入法等を用いることができる。
【０１９６】
続いて半導体基板１００上にたとえばフォトレジスト膜（図示せず）をパターニングし、このフォトレジスト膜をマスクとしてひ素（Ａｓ）イオンをイオン注入により打ち込む。このひ素イオンは半導体基板１００に対し、概ね垂直に打ち込む。これによりメモリセルのソース／ドレインとなる拡散層２０５を形成する（図２７（ｂ））。
【０１９７】
次に、実施の形態１と同様に、たとえば熱酸化法により１２ｎｍ程度のゲート絶縁膜１０２を形成し、続いて第１ゲートとなるリンをドーピングしたポリシリコン膜１０３とシリコン窒化膜１０４を順次堆積した（図２７（ｃ））。
【０１９８】
次に、実施の形態１と同様に、たとえばリソグラフィとドライエッチング技術により前記シリコン窒化膜１０４およびポリシリコン膜１０３をパターニングした（シリコン窒化膜およびポリシリコン膜はそれぞれ１０４ａ、１０３ａとなる）（図２７（ｄ））。このパターニングは、ポリシリコン膜１０３ａの一方の端面が拡散層２０５の中央付近に来るようにマスク合わせをして行う。つまり、ポリシリコン膜１０３ａと後に形成される第３ゲートとの両方に跨って拡散層２０５が配置されるようにパターニングする。
【０１９９】
次に、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜１０６を実施の形態１の図３（ｅ）と同様の方法により１０．５ｎｍ形成する（図２７（ｅ））。
【０２００】
その後の工程は実施の形態２と同様、実施の形態１の図３（ｅ）〜図５（ｅ）に示す工程と同様であるため、その説明を省略する。
【０２０１】
本実施の形態によれば、拡散層２０５を形成した後にゲート絶縁膜１０２を形成するため、ゲート絶縁膜１０２の信頼性を向上し、半導体集積回路装置の歩留りの向上が図れるという効果がある。さらに内部動作電圧の低減が図れるという効果がある。また、書込み速度が増大できるという効果がある。
【０２０２】
なお、ワード線ＷＬｎに比較的高い負の電圧、たとえば−１７Ｖを印加し、全ての第３ゲートＡＧ、各拡散層Ｄ、ウェル、非選択ワード線ＷＬｎ＋１を０Ｖとして消去動作を行っても良い。これにより、ワード線ＷＬｎ上の全てのメモリセルにおいて、浮遊ゲートからウェルにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。
【０２０３】
（実施の形態５）
図２８は、本発明の実施の形態５である半導体集積回路装置の一例を示した一部平面図であり、図２９（ａ）、（ｂ）および（ｃ）は、各々、図２８におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。なお、図２９の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。
【０２０４】
図２８および図２９に示したように、本実施の形態のメモリセルはウェル３０１中のソース／ドレイン拡散層３０６、第１ゲート３０４ｂおよび３１０ｂ（浮遊ゲート）、第２ゲート３１２ａ（制御ゲート）、および第３ゲート３０８ａを有する。各メモリセルの制御ゲート３１２ａは行方向（ｘ方向）に接続され、ワード線を形成している。浮遊ゲート３０４ｂとウェル３０１はゲート絶縁膜３０３に、浮遊ゲート３０４ｂおよび３１０ｂと第３ゲート３０８ａは絶縁膜３０７に、浮遊ゲート３０４ｂとワード線（制御ゲート）３１２ａは絶縁膜３１１ａに、第３ゲート３０８ａとワード線３１２ａは絶縁膜３０９ａにより、それぞれ分離されている。
【０２０５】
ソース／ドレイン拡散層３０６はワード線３１２ａに垂直に配置され、列方向（ｙ方向）のメモリセルのソース／ドレインを接続するローカルソース線およびローカルデータ線として存在する。
【０２０６】
すなわち、本実施の形態の半導体集積回路装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。この拡散層３０６に垂直な方向（ｘ方向）にチャネルが形成される。
【０２０７】
第３ゲート３０８ａの２つの端面は、前記浮遊ゲート３０４ｂの端面のうちワード線３１２ａおよびチャネルとそれぞれ垂直な方向に存在する２つの端面と、それそれ絶縁膜を介して対向して存在する。
【０２０８】
第３ゲート３０８ａはワード線３１２ａおよびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲート３０４ｂの隙間に埋込まれて存在する。さらに、浮遊ゲート３０４ｂが第３ゲート３０８ａに対し対称に、また前記第３ゲート３０８ａが浮遊ゲート３０４ｂに対し対称に存在する。
【０２０９】
本実施の形態であっては、実施の形態１および２とは異なり、ワード線方向に隣接するメモリセルの拡散層３０６はシリコン酸化膜からなる素子分離領域３０２により分離されている。第３ゲートはその全面が素子分離領域３０２および拡散層３０６にオーバーラップするように配置される。
【０２１０】
次に、図３０〜図３３を用いて本実施の形態のメモリセルの製造方法を示す。まず、半導体基板３００上にｐ型ウェル３０１を形成した後、たとえばフォトリソグラフィおよびエッチング技術による溝形成と、ＣＶＤ法によるたとえばシリコン酸化膜の堆積により前記溝を埋め込み、その後半導体基板３００上の前記シリコン酸化膜をたとえばＣＭＰ法により除去する技術を用いて、たとえばシリコン酸化膜からなる素子分離領域３０２を形成する（図３０（ａ））。
【０２１１】
次に、実施の形態１と同様に、熱酸化法によりゲート絶縁膜３０３を形成し、続いて浮遊ゲートとなるリンをドーピングしたポリシリコン膜３０４とシリコン窒化膜３０５を順次堆積する（図３０（ｂ））。
【０２１２】
次に、実施の形態１と同様に、前記シリコン窒化膜３０５およびポリシリコン膜３０４をパターニングする（シリコン窒化膜およびポリシリコン膜はそれぞれ３０５ａ、３０４ａとなる）（図３０（ｃ））。
【０２１３】
その後、イオン打込み法によりひ素イオンを打込み、メモリセルのソース／ドレインとなる拡散層３０６を形成する（図３１（ａ））。
【０２１４】
次に、浮遊ゲートと第３ゲートを分離するための絶縁膜３０７を実施の形態１の図３（ｅ）に示したのと同様の方法により形成し（図３１（ｂ））、その後、第３ゲートとなるリンをドーピングしたポリシリコン膜３０８を浮遊ゲートパターン３０４ａの隙間が完全に埋まるように堆積する（図３１（ｃ））。
【０２１５】
さらに、実施の形態１と同様に、ポリシリコン膜３０８をエッチバックして浮遊ゲートパターン３０４ａの隙間に所定の厚さ残したポリシリコン３０８ａを形成する（図３２（ａ））。ここで、ポリシリコン膜３０８ａの膜厚を浮遊ゲートポリシリコン３０４ａの膜厚に比べて小さくし、消去時の内部動作電圧を低減することができる点は実施の形態１と同様である。その後、実施の形態１と同様に、シリコン酸化膜３０９を浮遊ゲートパターン３０４ａの隙間が完全に埋まるように堆積し（図３２（ｂ））、これを化学的機械研磨法（ＣＭＰ法）によりシリコン窒化膜３０５ａが露出するまで研磨し（シリコン窒化膜３０５ａおよびシリコン酸化膜３０９はそれぞれ３０５ｂおよび３０９ａとなる（図３２（ｃ））、その後、熱リン酸水溶液を用いてシリコン窒化膜３０５ｂを除去してポリシリコン３０４ａの表面を露出させる（図３２（ｄ））。
【０２１６】
さらに、実施の形態１と同様に、リンをドーピングしたポリシリコン膜３１０を堆積し（図３３（ａ））、これをパターニングしてポリシリコン膜３１０ａを形成する（図３３（ｂ））。本ポリシリコン膜３１０ａはポリシリコン３０４ａと電気的に接続しており、この２層のポリシリコンで浮遊ゲートを形成する。ポリシリコン３１０ａは浮遊ゲートの表面積を増大し、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能である。
【０２１７】
次に、実施の形態１の図３（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜３１１を形成し（図３３（ｃ））、その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３１２を堆積する（図３３（ｄ））。さらに、実施の形態１と同様に、たとえばリソグラフィとドライエッチング技術によりポリメタル膜３１２をパターニングしてワード線を形成し（ポリメタル膜３１２は３１２ａとなる）、その後、シリコン酸化膜３１１、ポリシリコン膜３１０ａ、３０４ａをエッチングし、浮遊ゲートを完成する（これによりポリシリコン３０４ａ、３１０ａはそれぞれ３０４ｂおよび３１０ｂとなる）。その後、図には示していないが、層間絶縁膜を形成した後、ワード線３１２ａ、ソース／ドレイン拡散層３０６、ウェル３０１、第３ゲート３０８ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【０２１８】
図３４はメモリセルアレイの構成を示した図である。ソース／ドレインとなる拡散層ＳｎおよびＤｎはワード線の延在方向（ｘ方向）と垂直な方向（ｙ方向）に延在し、ｘ方向に隣接するメモリセルを接続する配線の役割を有している。本実施の形態においては、実施の形態１〜４とは相違し、ｘ方向に隣接するセル間には素子分離領域が形成されている。このため、ｙ方向に隣接するセル間での拡散層の共有はなされず、ソース線とデータ線の機能は各々拡散層Ｓｎ（ソース線）および拡散層Ｄｎ（データ線）に固定される。すなわち仮想接地型ではない。この各拡散層配線ＳｎおよびＤｎのｙ方向の両端にはソース線あるいはデータ線を選択する選択ＭＯＳトランジスタが配置されている。ソース線を選択する選択ＭＯＳは図において上側に配置され、データ線を選択する選択ＭＯＳは図において下側に配置される。このように、本実施の形態では、拡散層の上下両端に選択ＭＯＳが形成されず、各拡散層に一本おきに上下互い違いに配置されるため、選択ＭＯＳを形成するための面積が緩和される。この選択ＭＯＳで囲まれた領域をアレイブロックと呼ぶ。第３ゲート（補助ゲート）ＡＧはｙ方向に延在して配置され、アレイブロックの上下端（ｙ方向の両端）で１つに結束される。
【０２１９】
次に、前記方法により形成したメモリセルの書込み時、消去時、および読出し時の電圧印加条件および動作方法を図３５〜図３７を用いて説明する。図３５は書き込み動作を、図３６は消去動作を、図３７は読み出し動作の例を各々示し、（ａ）は等価回路図を、（ｂ）あるいは（ｃ）はタイミングチャートを示す。図３５〜図３７の（ａ）において点線で囲まれたセルで選択的にそれぞれの動作が行われる。
【０２２０】
書込みの際は、図３５（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば１２Ｖ程度の正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば５Ｖ程度の正の電圧を印加し、選択セルＭのソースとなる拡散層Ｓｎは０Ｖの電圧に保持する。このようにソース・ドレインおよびワード線を前記所定の電圧に維持することによりメモリセルＭのチャネル領域にホットエレクトロンが生じ、これが浮遊ゲートに注入される。非選択セルのソース・ドレイン（拡散層Ｄｎ−１，Ｄｎ＋１，Ｄｎ＋２，Ｓｎ−１，Ｓｎ＋１，Ｓｎ＋２）、すべての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。これにより選択メモリセルＭのみでホットエレクトロン注入が起こり、浮遊ゲートに電子が蓄積されてメモリセルのしきい値が上昇し、書込みが行われる。本半導体集積回路装置では、ワード線方向（ｘ方向）に隣接するメモリセル間に素子分離領域３０２が存在するため、隣接メモリセル間で拡散層を共有しない。従って、ワード線方向に隣接するメモリセルを同時に書込むことが可能である。
【０２２１】
図３５（ｂ）および（ｃ）は、選択ワード線ＷＬｎおよびドレイン拡散層Ｄｎへの電圧印加のタイミングの一例を示したタイミングチャートである。同図（ｂ）および（ｃ）に示す二通りの例がある。図３５（ｂ）および（ｃ）に示すタイミングは、実施の形態１における図１３（ｂ）、（ｃ）のタイミングとほぼ同様である。ただし、本実施の形態のドレイン拡散層Ｄｎへの電圧印加のタイミングは、図１３（ｂ）、（ｃ）における拡散層Ｄｎ，Ｄｎ＋１のタイミングを置き換えたものとする。従って、印加タイミングの説明および効果の説明は実施の形態１と同様であり、ここでの説明は省略する。
【０２２２】
次に、消去の際は、図３６（ａ）に示したように、選択ワード線ＷＬｎにたとえば−１３．５Ｖの負の電圧を、また、すべての第３ゲートＡＧにたとえば３．３Ｖといった比較的小さな正の電圧を印加する。また、各拡散層（Ｄｎ−１〜Ｄｎ＋２、Ｓｎ−１〜Ｓｎ＋２）、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖである。これにより、ワード線ＷＬｎ上のすべてのメモリセルで、浮遊ゲートから第３ゲートにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。
【０２２３】
図３６（ｂ）は、選択ワード線ＷＬｎおよび第３ゲートＡＧへの電圧印加のタイミングの一例を示したタイミングチャートである。この印加タイミングは、実施の形態１における図１４（ｂ）の場合と同様であるため説明を省略する。
【０２２４】
なお、消去の際は、複数のワード線に同時に負の電圧、たとえば−１３．５Ｖを印加し、すべての第３ゲートＡＧにたとえば３．３Ｖといった比較的小さな正の電圧、各拡散層Ｄ，Ｓ、ウェルを０Ｖとしてもよい。この場合、負の電圧が印加されたワード線上のセルで消去が行なわれる。
【０２２５】
また、すべての第３ゲートＡＧに比較的大きな電圧、たとえば１７Ｖを印加し、すべてのワード線、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場合、ブロック内のすべてのメモリセルで消去が行なわれる。
【０２２６】
次に、読出し際は、図３７（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば３．３Ｖ程度の正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば１Ｖ程度の正の電圧を印加し、選択セルＭのソースとなる拡散層Ｓｎは０Ｖの電圧に保持する。一方、非選択セルのソース・ドレイン（拡散層Ｄｎ−１，Ｄｎ＋１，Ｄｎ＋２，Ｓｎ−１，Ｓｎ＋１，Ｓｎ＋２）、すべての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。このような電圧に維持することにより、浮遊ゲート内の電子の有無によるチャネルのＯＮまたはＯＦＦを検出でき、情報を読み出すことができる。
【０２２７】
図３７（ｂ）および（ｃ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎへの電圧印加のタイミングの一例を示したタイミングチャートである。同図（ｂ）および（ｃ）に示す二通りの例がある。図３７（ｂ）および（ｃ）に示すタイミングは、実施の形態１における図１５（ｂ）、（ｃ）のタイミングとほぼ同様である。ただし、本実施の形態のドレイン拡散層Ｄｎへの電圧印加のタイミングは、図１５（ｂ）、（ｃ）における拡散層Ｄｎ，Ｄｎ＋１のタイミングを置き換えたものとする。よって、印加タイミングの説明および効果の説明は実施の形態１と同様であり、ここでの説明は省略する。
【０２２８】
本実施の形態によれば、前記方法により形成したメモリセルは、ワード線としてポリメタル構造を用いたため、書込みおよび読出し動作時のワード線の立上りの遅延時間を縮小することが可能である。また、第３ゲート形成後、ポリメタル構造のワード線を形成したため、浮遊ゲート−第３ゲート間のシリコン酸化膜の欠陥密度を低減可能である。また、書込み／消去時の内部動作電圧の絶対値の最大値を１３．５Ｖに低減することが可能である。
【０２２９】
さらに、本実施の形態では、浮遊ゲートの一部にポリシリコン３１０ｂを有するため、浮遊ゲートと制御ゲートの対向面積が増加し、両ゲートのカップリングが増大する。このため、消去電圧のマージンが増加し、消去電圧の低減余裕が増す。
【０２３０】
（実施の形態６）
図３８は、本発明の実施の形態６である半導体集積回路装置の一例を示した一部平面図であり、図３９（ａ）、（ｂ）および（ｃ）は、各々、図３８におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。なお、図３８の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。
【０２３１】
図３８および図３９に示したように、本実施の形態のメモリセルはウェル４０１中のソース／ドレイン拡散層４０５、第１ゲート（浮遊ゲート）４０４ａ、第２ゲート（制御ゲート）４０９ａ、および第３ゲート４０７ａを有する。各メモリセルの制御ゲート４０９ａは行方向（ｘ方向）に接続され、ワード線を形成している。浮遊ゲート４０４ａとウェル４０１はゲート絶縁膜４０３に、浮遊ゲート４０４ａと第３ゲート４０７ａは絶縁膜４０６ａに、浮遊ゲート４０４ａとワード線（制御ゲート）４０９ａは絶縁膜４０８により、それぞれ分離されている。
【０２３２】
ソース／ドレイン拡散層４０５はワード線４０９ａに垂直に配置され、列方向（ｙ方向）のメモリセルのソース／ドレインを接続するローカルソース線およびローカルデータ線として存在する。この拡散層４０５に垂直な方向にチャネルが形成される。
【０２３３】
第３ゲート４０７ａは浮遊ゲートパターン４０４ａの間に埋め込まれる形で、かつ、浮遊ゲート４０４ａの端面のうち、ワード線４０９ａおよびチャネルに平行な端面で絶縁膜４０６ａを介して浮遊ゲートに接している。本実施の形態の第３ゲート４０７ａはフィールド酸化膜４０２の上に配置され、実施の形態１〜５とは異なり、ワード線４０９ａおよびチャネルに平行に、すなわち行方向に配置される。
【０２３４】
次に、図４０〜図４２を用いて本実施の形態のメモリセルの製造方法を示す。まず、半導体基板４００中にｐ型ウェル４０１を形成し、この上にたとえばＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて素子分離領域となるフィールド酸化膜４０２を形成する（図４０（ａ））。
【０２３５】
次にたとえば熱酸化法によりゲート絶縁膜４０３を形成し（図４０（ｂ））、続いて浮遊ゲートとなるリンをドーピングしたポリシリコン膜４０４を堆積する（図４０（ｃ））。その後、たとえばリソグラフィとドライエッチング技術により前記ポリシリコン膜４０４をパターニングし、浮遊ゲート４０４ａを形成する（図４０（ｄ））。その後、たとえばイオン打込み法によりひ素（Ａｓ）イオンを打込み、メモリセルのソース／ドレインとなる拡散層４０５を形成する（図示せず）。
【０２３６】
次に、浮遊ゲートと第３ゲートを分離するための絶縁膜４０６を実施の形態１の図３（ｅ）で示した方法により形成する（図４１（ａ））。その後、第３ゲートとなるリンをドーピングしたポリシリコン膜４０７をたとえばＣＶＤ法により堆積する（図４１（ｂ））。その後、たとえばリソグラフィとドライエッチング技術によりポリシリコン膜４０７をパターニングして第３ゲートを加工する（ポリシリコン４０７は４０７ａとなる）（図４１（ｃ））。
【０２３７】
その後、図３（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜４０８を形成する（図４２（ａ））。その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜４０９を堆積し（図４２（ｂ））、これをたとえばリソグラフィとドライエッチング技術によりパターニングしてワード線４０９ａを形成する（図４２（ｃ））。
【０２３８】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線４０９ａ、ソース／ドレイン拡散層４０５、ウェル４０１、消去ゲート４０７ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成できる。
【０２３９】
次に、前記方法により形成したメモリセルの書込み時、消去時、および読出し時の電圧印加条件および動作方法を図４３〜図４５を用いて説明する。図４３は書き込み動作を、図４４は消去動作を、図４５は読み出し動作の例を各々示し、（ａ）は等価回路図を、（ｂ）あるいは（ｃ）はタイミングチャートを示す。図４３〜図４５の（ａ）において点線で囲まれたセルで選択的にそれぞれの動作が行われる。
【０２４０】
まず、書込みの際は、図４３（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば１２Ｖ程度の正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば５Ｖ程度の正の電圧を印加する。さらに選択セルＭのソースとなる拡散層Ｄｎ−１は０Ｖに保持される。これにより実施の形態１と同様、誤書込みの防止ができる。これによりメモリセルＭのみでホットエレクトロン注入が起こり、浮遊ゲートに電子が蓄積されてメモリセルのしきい値が上昇し、書込みが行われる。一方、すべての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。更に拡散層Ｄｎ−２、Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、５Ｖ、フローティング状態とする。これにより実施の形態１と同様、誤書込みの防止ができる。このように、本半導体集積回路装置では、隣接するメモリセル４個を１つの単位とし、その内の１セルを選択して書込みが行われる。従って、１つのワード線上のすべてのセルに書込みを行うためには、最低４回の書込み動作を実施する。
【０２４１】
図４３（ｂ）および（ｃ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎ，Ｄｎ＋１への電圧印加のタイミングの一例を示したタイミングチャートである。同図（ｂ）および（ｃ）に示す二通りの例がある。同図（ｂ）および（ｃ）に示すタイミングは、実施の形態１における図１３（ｂ）、（ｃ）のタイミングと同様である。
【０２４２】
次に、消去動作を説明する。図４４（ａ）に示したように、第３ゲートＡＧｎ＋１を選択し、これにたとえば１６Ｖといった正の電圧を印加する。各拡散層Ｄ、ウェル、すべてのワード線は０Ｖに保持される。これにより、第３ゲートＡＧｎ＋１に平行して隣接する２行のメモリセルＭ−１〜Ｍ＋２、Ｍ−１’〜Ｍ＋２’（点線で囲んだ部分）では、浮遊ゲートから第３ゲートにファウラー−ノールドハイム型トンネリング現象により電子の放出が生じ、メモリセルのしきい値が低下して消去が行われる。すなわち、本方法では２ワード線単位で消去が行われる。この際、選択する第３ゲートＡＧは複数本であってもよい。
【０２４３】
消去の別の方法としては、図４４（ｂ）に示したように、選択ワード線ＷＬｎにたとえば−１３．５Ｖの負の電圧を、また、隣接する第３ゲートＡＧにたとえば３．３Ｖといった比較的小さな正の電圧を印加する。各拡散層Ｄ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖである。これにより、ワード線ＷＬｎ上のすべてのメモリセルで、浮遊ゲートから第３ゲートに電子の放出が生じ、消去が行われる。図４４（ｃ）は、選択ワード線ＷＬｎおよび第３ゲートＡＧへの電圧印加のタイミングの一例を示したタイミングチャートである。この印加タイミングは、実施の形態１における図１４（ｂ）の場合と同様であるため説明を省略する。
【０２４４】
更に、消去の別の方法としては、複数のワード線に同時に負の電圧、たとえば−１３．５Ｖを印加し、すべての第３ゲートＡＧにたとえば３．３Ｖといった比較的小さな正の電圧、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場合、負の電圧が印加されたワード線上のセルで消去が行なわれる。
【０２４５】
次に、読出し動作を説明する。図４５（ａ）に示したように、選択セルＭのワード線ＷＬｎにたとえば３．３Ｖといった正の電圧を、また、選択セルＭのドレインとなる拡散層Ｄｎにたとえば１Ｖの正の電圧を印加する。選択セルＭのソースとなる拡散層Ｄｎ−１、すべての第３ゲートＡＧ、ウェル、非選択ワード線ＷＬｎ＋１は０Ｖに保持される。更に拡散層Ｄｎ−２、Ｄｎ＋１、Ｄｎ＋２はそれぞれ０Ｖ、１Ｖ、フローティング状態とし、実施の形態１と同様に誤読出しを防止する。このように、本半導体集積回路装置では、書込みと同様、隣接するメモリセル４個を１つの単位とし、その内の１セルを選択して読出しが行われる。従って、１つのワード線上のすべてのセルで読出しを行うためには、最低４回の読出し動作を実施する。
【０２４６】
図４５（ｂ）および（ｃ）は、選択ワード線ＷＬｎおよび拡散層Ｄｎ，Ｄｎ＋１への電圧印加のタイミングの一例を示したタイミングチャートである。同図（ｂ）および（ｃ）に示す二通りの例がある。同図（ｂ）および（ｃ）に示すタイミングは、実施の形態１における図１５（ｂ）、（ｃ）のタイミングと同様である。
【０２４７】
本実施の形態によれば、メモリセルは、ワード線としてポリメタル構造を用いたため、書込み、消去および読出し動作時のワード線の立上りの遅延時間を縮小することが可能である。また、第３ゲート形成後、ポリメタル構造のワード線を形成したため、浮遊ゲート−第３ゲート間のシリコン酸化膜の欠陥密度を低減可能である。また、書込み／消去時の内部動作電圧の絶対値の最大値を１３．５Ｖに低減することが可能である。
【０２４８】
（実施の形態７）
図４６は、本発明の実施の形態７である半導体集積回路装置の一例を概念的に示した回路図である。
【０２４９】
図４６に示すように、メモリセル８５がマトリックス状に配置されメモリセルアレイを構成する。図４６においてはブロック分割された１つのメモリセルアレイを示している。メモリセル８５には、実施の形態１〜５で説明したメモリセルが適用できる。メモリセルアレイには各メモリセル８５の列方向（ｙ方向）を相互に接続する拡散層配線Ｄ００〜Ｄ０４が形成され、拡散層配線Ｄ００にはソース線ＳＳが接続され、拡散層配線Ｄ０１〜Ｄ０４の上下端には選択トランジスタ（選択ＭＯＳ）７０が１つずつ配置される。選択トランジスタ７０のドレインは拡散層配線Ｄ１１〜Ｄ０４に接続され、選択トランジスタのソースはグローバルデータ線ＤＬｎあるいはソース線ＳＳのいずれか一方に接続される。ただし、選択トランジスタ７０のソースが拡散層配線Ｄｎ（Ｄ０１〜Ｄ０４）の上端でグローバルデータ線ＤＬｎに接続された場合には、下端の選択トランジスタ７０のソースはソース線ＳＳに接続さる。逆に、拡散層配線Ｄｎ（Ｄ０１〜Ｄ０４）の上端でソース線ＳＳに接続された場合には、下端でグローバルデータ線ＤＬｎに接続される。これを拡散層配線Ｄｎの１本毎に交互に繰り返す。このような配置により仮想接地型のメモリアレイが構成される。
【０２５０】
ワード線ＷＬｎ（ＷＬ００〜ＷＬ０ｊ）は、行方向（ｘ方向）に配置され、ｘ方向に隣接するメモリセル８５の制御ゲートとして共有される。
【０２５１】
ワード線方向（ｘ方向）に隣接する選択トランジスタ７０のゲートには同一の信号が入力され、各ブロック毎に２本のゲート配線ＳＴ００，ＳＴ０１が配置される。また、一本のグローバルデータ線ＤＬｎは、２本の拡散層配線Ｄｎで共用される。
【０２５２】
このような選択トランジスタの構成では、ワード線方向へ隣接する選択トランジスタのゲート信号が、各ブロック毎に２本しか無いため、選択トランジスタ部の面積増加を阻止でき、チップ面積を最小限に抑えられるという利点がある。また、１本のグローバルデータ線が、２本の拡散層配線で共用されるため、グローバルデータ線及びそれに接続するセンス回路の配置が容易となる、すなわちグローバルデータ線及びセンス回路のピッチ緩和ができるという利点がある。さらに、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作が完了するという利点がある。
【０２５３】
以下、さらに詳しい回路図と動作タイミングチャートを用いて、本実施の形態の半導体集積回路装置を説明する。図４７は、実施の形態７のメモリセルアレイ、ブロックデコーダ、サブデコーダ等の配置を示した回路図である。図４７においてメモリセルの構成は、第３ゲート１０７ａ（ＡＧ）がスプリットゲートのチャネルを制御する補助ゲートとしても機能する実施の形態２〜４のメモリセルを適用した場合を示している。また、図４８〜５０は、本実施の形態の選択トランジスタ構成を有する半導体集積回路装置における、書込み・消去・読出し動作を説明するためのタイミングチャートである。なお、図４７では、説明を簡単にするために、２ブロック分のメモリセルアレイを示し、１ブロック内のワード線ＷＬは２本、グローバルデータ線ＤＬは２本とする。また、サブデコーダ６０はインバータ構成とするが、インバータ構成に限定する必要はない。
【０２５４】
本実施の形態の半導体集積回路装置は、メモリセルアレイ８０、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０、ゲートデコーダ２０、選択トランジスタ７０、およびセンス回路３０を有する。ワードデコーダは、高速化を図るためにブロックデコーダ５０、サブデコーダ６０、ゲートデコーダ２０というように階層化する。
【０２５５】
ここでは説明を簡単にするために、サブデコーダ６０はメモリセルアレイ８０の左側だけに配置しているが、実際にはメモリセルアレイ８０を分割し、メモリセルアレイ８０を挟むように配置する。これは、メモリ容量が大きくなりワード線ＷＬの長さが延びることでワード線ＷＬの負荷が増加した際に、メモリセルアレイ８０を分割してワード線ＷＬの長さを短縮し、ワード線ＷＬの負荷を低減するためである。これにより、高速化が実現できる。
【０２５６】
また、サブデコーダ６０をメモリセルアレイ８０の両側に配置することで、２つの効果がある。１つは、ワード線ＷＬとサブデコーダ６０（本図ではインバータ）の接続部において、ピッチ緩和ができる点である。サブデコーダ６０は、必ずワード線１本毎に１つ必要となる。従って、サブデコーダ６０をメモリセルアレイ８０の片側に配置した場合には、ワード線１本分のピッチに合わせてワード線ＷＬとサブデコーダ６０を接続する必要がある。これに対し、サブデコーダ６０をメモリセルアレイ８０の両側に配置した場合、例えば偶数ワード線はメモリセルアレイ８０の右側に配置するサブデコーダ６０に接続し、奇数ワード線はメモリセルアレイ８０の左側に配置するサブデコーダ６０に接続する、というように、サブデコーダ６０に接続されるワード線が、メモリセルアレイ８０の左右に分かれて１本置きにサブデコーダ６０に接続されれば良い。従って、ワード線ＷＬとサブデコーダ６０の接続部のレイアウト設計が容易となる。
【０２５７】
さらに別の効果は、サブデコーダ６０配置のピッチ緩和ができる点である。上述したように、サブデコーダ６０は必ずワード線１本毎に１つ必要となる。従って、サブデコーダ６０をメモリセルアレイ８０の片側に配置した場合には、ワード線１本分の領域で１つのサブデコーダ６０を配置する必要がある。これに対し、サブデコーダ６０をメモリセルアレイ８０の両側に配置した場合には、ワード線２本分の領域を使って１つのサブデコーダ６０を配置すれば良く、サブデコーダ６０のレイアウト設計も容易となる。
【０２５８】
また、本実施の形態では、１本のグローバルデータ線ＤＬ（例えばＤＬ０）を、２本の拡散層配線（例えばＤ０１とＤ０２）で共用し、データ線のピッチ緩和をしている。このため、グローバルデータ線ＤＬ及びそれに接続するセンス回路３０は、ワード線ＷＬ方向に並ぶメモリセル２つ分の領域を使って１本のグロ一バルデータ線を配線、あるいはセンス回路３０を配置すれば良い。
【０２５９】
また、本実施の形態では、ワード線ＷＬ方向へ並ぶ選択トランジスタ７０のゲート信号は全て同一信号である。このため、１ブロックにおける選択トランジスタ７０のゲート信号数は２本だけで構成される。従って、選択トランジスタ７０部の面積増加を抑制し、チップ面積を最小限に抑えることができる。
【０２６０】
また、以下に詳しく述べるが、本実施の形態では１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作が完了する。
【０２６１】
次に、書き込み動作を説明する。図４８は、書込み動作のタイミングを示したタイミングチャートである。
【０２６２】
書込みの対象となるメモリセルは、Ｍ０１とＭ０３と仮定する。まず、全信号の初期電圧は０Ｖとする。次に、ｔ０のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を１２Ｖとし、全てのワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０２６３】
次に、ｔ１のタイミングで選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを１２Ｖにする。
【０２６４】
次に、ｔ２のタイミングでゲートデコーダ２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は１２Ｖ、非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０２６５】
次に、ｔ３のタイミングで、補助ゲートデコーダ４０の出力信号ＡＧ０１を２Ｖにし、書込みの対象となるメモリセルの補助ゲート（第３ゲートＡＧ）に２Ｖを印加する。
【０２６６】
次に、ｔ４のタイミングで、書込みたいデータによって、センス回路３０からグローバルデータ線ＤＬ０とＤＬ１に電圧を印加する。例えば、メモリセルＭ０１に書込みデータを書込みたい場合にはグローバルデータ線ＤＬ０を５Ｖ、データを書き込まない場合には０Ｖにする。また、メモリセルＭ０３に書込みデータを書込みたい場合にはグローバルデータ線ＤＬ１を５Ｖ、データを書き込まない場合には０Ｖにする。
【０２６７】
次に、ｔ５のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を８Ｖにする。これにより、書込みの対象となるメモリセルＭ０１とＭ０３のソースＤ０１とＤ０３には０Ｖが、ドレインＤ０２とＤ０４には書込みたいデータに応じた電圧が印加される。例えば、メモリセルＭ０１に書込みデータを書込みたい場合にはドレインＤ０２に５Ｖ、データを書き込まない場合には０Ｖが印加される。また、メモリセルＭ０３に書込みデータを書込みたい場合にはドレインＤ０４に５Ｖ、データを書き込まない場合には０Ｖが印加される。この状態で、書込みの対象となるメモリセルＭ０１とＭ０３に書込み電圧が印加され、任意のデータが書込まれる。
【０２６８】
書込み動作を終了する際には、まずｔ６のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を０Ｖにする。これにより、書込みの対象となるメモリセルＭ０１とＭ０３のドレインＤ０２とＤ０４は０Ｖとなる。
【０２６９】
次に、ｔ７のタイミングでグローバルデータ線ＤＬ０とＤＬ１を０Ｖにする。
【０２７０】
次に、ｔ８のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ０１を０Ｖにし、書込みの対象となるメモリセルの補助ゲートを０Ｖにする。
【０２７１】
次に、ｔ９のタイミングでゲートデコーダ２０の出力信号Ｇ０を１２Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０２７２】
次に、ｔ１０のタイミングで、選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０Ｖにする。
【０２７３】
最後に、ｔ１１のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、書込み動作を終了する。
【０２７４】
本実施の形態の書き込み動作において、メモリセルＭ０１とＭ０３に対して書込みを行なう際には、選択トランジスタ７０のゲート信号ＳＴ００が８Ｖとなるｔ５〜ｔ６の間に書込み電圧が印加される。この選択トランジスタ７０のゲート信号ＳＴ００は、メモリセルのドレイン電圧を制御するための信号である。従って、本実施の形態では、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のうち、ドレイン電圧の印加時間が最も短くなることから、ドレインディスターブを緩和する際に最適な方式と言える。しかし、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のタイミングに関しては、既に実施の形態１〜６で説明したように、様々なバリエーションが考えられ、それぞれに特徴がある。従って、本方式に限定する必要はない。
【０２７５】
また、メモリセルＭ００とＭ０２に対しても書込みを行ない、１ワード線上のメモリセル全てを書込む場合には、上記した書込み動作をＭ００とＭ０２に対して同じように繰返せば良い。このように、本方式では１本のワード線上に存在する全てのメモリセルに対して書込みを行なうためには、２回の動作で完了となる。従って、書込み動作を２回繰返すことで、書込み単位＝消去単位＝読出し単位を意識した、セクタ（１ワード線）動作が可能となる。また、書込み動作を繰返さず、書込み単位を１／２セクタ（１／２ワード線）としたぺ一ジ動作も可能である。
【０２７６】
なお、本説明で使用した電圧値は一例であり、これに限定する必要はない。
【０２７７】
次に、消去動作を説明する。図４９は、消去動作のタイミングを示したタイミングチャートである。
【０２７８】
消去の対象となるメモリセルは、ワード線ＷＬ００上に存在するＭ０１〜Ｍ０３と仮定する。まず、初期電圧は全て０Ｖとする。
【０２７９】
次に、ｔ０のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を−１３．５Ｖとし、全てのワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０２８０】
次にｔ１のタイミングで選択トランジスタ７０のゲート信号ＳＴ００とＳＴ０１を３．３Ｖとし、消去の対象となるメモリセルＭ０〜Ｍ０３のドレイン／ソースＤ００〜Ｄ０４を確実に０Ｖにする。
【０２８１】
次に、ｔ２のタイミングで、選択ブロックにおけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを−１３．５Ｖにする。
【０２８２】
次に、ｔ３のタイミングでゲートデコーダ２０の出力信号Ｇ０を３．３Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は−１３．５Ｖ、非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０２８３】
次に、ｔ４のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ００とＧ０１を３．３Ｖにし、消去の対象となるメモリセルの補助ゲートに３．３Ｖを印加する。この状態で、消去の対象となるメモリセルＭ０１〜Ｍ０３に消去電圧が印加され、データが消去される。
【０２８４】
消去動作を終了する際には、まずｔ５のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ００とＡＧ０１を０Ｖにし、消去の対象となるメモリセルの補助ゲートを０Ｖにする。
【０２８５】
次に、ｔ６のタイミングでゲートデコーダ２０の出力信号Ｇ０を−１３．５Ｖにする。これにより、ワード線ＷＬ００〜ＷＬ１１は全て０Ｖとなる。
【０２８６】
次に、ｔ７のタイミングで、選択ブロックにおけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを０Ｖにする。
【０２８７】
次にｔ８のタイミングで選択トランジスタ７０のゲート信号ＳＴ００とＳＴ０１を０Ｖにする。
【０２８８】
最後にｔ９のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、消去動作を終了する。
【０２８９】
本実施の形態において、メモリセルＭ０〜Ｍ０３に対して消去を行なう際には、補助ゲート信号ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に消去電圧が印加される。本方式では、選択メモリセルに印加するワード線電圧と補助ゲート電圧のうち、補助ゲート電圧の印加時間の方が短くなることから、本方式は、補助ゲートによる、非選択ワード線に接続されたメモリセルに対するディスターブを緩和する際に最適な方式と言える。
【０２９０】
また、本実施の形態では、補助ゲート信号ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に消去電圧が印加されるため、消去時間は補助ゲート信号の電圧立上げ、立下げ時間で決まる。この補助ゲート信号の電圧切換え幅は３．３Ｖと小さいため、立上げ、立下げ時間が速い。従って、本方式は消去時間の制御性に優れた方式と言える。しかし、選択メモリセルに印加するワード線電圧と補助ゲート電圧のタイミングに関しては、既に実施の形態１〜６で説明したように、他のバリエーションも考えられ、それぞれに特徴がある。従って、本方式に限定する必要はない。
【０２９１】
また、本方式において、メモリセルＭ０１〜Ｍ０３に対して消去を行なう際には、選択トランジスタのゲート信号ＳＴ００とＳＴ０１、及び補助ゲート信号ＡＧ００とＡＧ０１を、各々同時に動作させる。このため、１本のワード線上に存在する全てのメモリセルに対して消去を行なうためには、１回の動作で完了し、書込み単位＝消去単位＝読出し単位を意識した、セクタ（１ワード線）動作が可能となる。
【０２９２】
なお、本説明で使用した電圧値は一例であり、これに限定する必要はない。
【０２９３】
次に、読出し動作を説明する。図５０は、読出し動作のタイミングを示したタイミングチャートである。
【０２９４】
読出しの対象となるメモリセルは、Ｍ０１とＭ０３と仮定する。まず、全信号の初期電圧は０Ｖとする。
【０２９５】
次に、ｔ０のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を３．３Ｖとし、全てのワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０２９６】
次に、ｔ１のタイミングで選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを３．３Ｖにする。
【０２９７】
次に、ｔ２のタイミングでゲートデコーダ２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は３．３Ｖ、非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０２９８】
次に、ｔ３のタイミングで、補助ゲートデコーダ４０の出力信号ＡＧ０１を３．３Ｖにし、読出しの対象となるメモリセルの補助ゲートに３．３Ｖを印加する。
【０２９９】
次に、ｔ４のタイミングで、センス回路３０からグローバルデータ線ＤＬ０とＤＬ１に１Ｖを印加する。
【０３００】
次に、ｔ５のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を３．３Ｖにする。この状態で、読出しの対象となるメモリセルＭ０１とＭ０３に読出し電圧が印加され、データが読出される。すなわち、この時に読出しの対象となるメモリセルＭ０１のしきい値が低い場合には、メモリセルＭ０１がオン状態となり電流が流れる。その結果、メモリセルＭ０１のドレイン電圧Ｄ０２と、これに接続されたグローバルデータ線ＤＬ０が０Ｖとなる。また、読出しの対象となるメモリセルＭ０１のしきい値が高い場合には、メモリセルＭ０１はオフ状態となり電流は流れない。このため、メモリセルＭ０１のドレイン電圧Ｄ０２と、これに接統されたグローバルデータ線ＤＬ０は１Ｖのまま保持される。同様に、読出しの対象となるメモリセルＭ０３においても、メモリセルのしきい値が低い場合には、メモリセルＭ０３がオン状態となり電流が流れる。その結果、メモリセルＭ０３のドレイン電圧Ｄ０４と、これに接続されたグローバルデータ線ＤＬ１が０Ｖとなる。また、読出しの対象となるメモリセルＭ０３のしきい値が高い場合には、メモリセルＭ０３はオフ状態となり電流は流れない。このため、メモリセルＭ０３のドレイン電圧Ｄ０４と、これに接続されたグローバルデータ線ＤＬ１は１Ｖのまま保持される。このグローバルデータ線ＤＬの電圧変化、あるいは電流変化をセンス回路３０によって判別することで、読出しが行なわれる。
【０３０１】
読出し動作を終了する際には、まずｔ６のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を０Ｖにする。これにより、読出しの対象となるメモリセルＭ０１とＭ０３のドレインＤ０２とＤ０４は、センス回路３０から切離される。
【０３０２】
次に、ｔ７のタイミングでグローバルデータ線ＤＬ０とＤＬ１を０Ｖにする。
【０３０３】
次に、ｔ８のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ０１を０Ｖにし、読出しの対象となるメモリセルの補助ゲートを０Ｖにする。
【０３０４】
次に、ｔ９のタイミングでゲートデコーダ２０の出力信号Ｇ０を３．３Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０３０５】
次に、ｔ１０のタイミングで、選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０Ｖにする。
【０３０６】
最後に、ｔ１１のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、読出し動作を終了する。
【０３０７】
本実施の形態において、メモリセルＭ０１とＭ０３に対して読出しを行なう際には、選択トランジスタ７０のゲート信号ＳＴ００が３．３Ｖとなるｔ５−ｔ６の間に読出し電圧が印加される。この選択トランジスタ７０のゲート信号ＳＴ００は、メモリセルのドレイン電圧を制御するための信号である。従って、本方式では、選択メモリセルに印加するワード線ＷＬ電圧、補助ゲート電圧、ドレイン電圧のうち、ドレイン電圧の印加時間が最も短くなることから、ドレインディスターブを緩和する際に最適な方式と言える、しかし、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のタイミングに関しては、既に実施の形態１〜６で説明したように、様々なバリエーションが考えられ、それぞれに特徴がある。従って、本方式に限定する必要はない。
【０３０８】
また、メモリセルＭ００とＭ０２に対しても読出しを行ない、１ワード線ＷＬ上のメモリセル全てを読出す場合には、上記した読出し動作をＭ００とＭ０２に対して同じように繰返せば良い。このように、本方式では１本のワード線上に存在する全てのメモリセルに対して読出しを行なうためには、２回の動作で完了となる。従って、読出し動作を２回繰返すことで、書込み単位＝消去単位＝読出し単位を意識した、セクタ（１ワード線）動作が可能となる。また、読出し動作を繰返さず、読出し単位を１／２セクタ（１／２ワード線）とした、ぺ一ジ動作も可能である。なお、本説明で使用した電圧値は仮一例であり、これに限定する必要はない。
【０３０９】
なお、図５１を用いて、補助ゲート付き仮想接地型メモリセルアレイの利点を説明する。図５１に示す半導体集積回路装置は、ワード線方向へ隣接するメモリセルのドレイン／ソースを共用した、仮想接地型メモリセルアレイを有し、拡散層配線の電圧を、ドレイン電圧ＶＤｎとソース電圧ＳＳとに切換えるための選択トランジスタを有する。拡散層配線は、選択トランジスタを介してグローバルデータ線とソース線に接続され、１つのメモリセルのドレインにドレイン電圧が印加された際、ワード線方向へ隣接する他のメモリセルのソースに、ドレイン電圧が印加されないように制御する補助ゲートを有する。補助ゲートは、ワード線方向へ隣接するメモリセル１つ置きに、選択トランジスタで囲まれたブロックの上下で結束する。
【０３１０】
このような半導体集積回路装置では、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作が完了することができる。
【０３１１】
この半導体集積回路装置の動作を以下に説明する。すなわち、仮想接地型メモリセルアレイでは、ワード線方向へ隣接するメモリセルのドレインとソースを共用しているため、書込みや読出し動作のようにドレインとソースに異電圧を印加して動作させる場合、スイッチ（選択トランジスタ）によって、ドレイン電圧ＶＤとソース電圧ＳＳとに切り換える必要がある。従って、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、最低２回の動作が必要となる。仮に、補助ゲート（ＡＧ００とＡＧ０１）が無いと仮定し、例えばＤ０２にドレイン電圧を印加した場合、Ｄ０２の左にあるメモリセルのドレインにドレイン電圧が印加されると同時に、右にあるメモリセルのソースにもドレイン電圧が印加される。このソースにドレイン電圧を印加されたメモリセルを非選択状態にするためには、ドレイン側（Ｄ０３）にも同電圧を印加する必要がある。従って、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、４回以上の動作が必要となり高速化に不向きとなる。ところが、この半導体集積回路装置では補助ゲート（ＡＧ００とＡＧ０１）を有する。補助ゲート（ＡＧ００とＡＧ０１）は、例えばＤ０２にドレイン電圧を印加した場合、Ｄ０２の左にあるセルにのみドレイン電圧が印加されるよう、スイッチのような働きをする。すなわち、Ｄ０２にドレイン電圧を印加した際、Ｄ０２の右にあるセルの補助ゲート（ＡＧ００）をオフにして、Ｄ０２の右にあるセルにはドレイン電圧が印加されないようにする。これにより、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作が完了する。
【０３１２】
このような補助ゲートの機構は、本実施の形態の半導体集積回路装置にも適用されているものである。
【０３１３】
また、図５２を用いて選択トランジスタの必要性について説明する。図５２（ａ）には選択トランジスタを設けた場合を示し、図５２（ｂ）には選択トランジスタを設けない場合の回路図を示す。図５２（ａ）に示す半導体集積回路装置では、メモリセルのドレイン／ソース（Ｄ００〜Ｄ１１）は拡散層配線であり、同図（ａ）では、選択ブロックの拡散層配線と非選択ブロックの拡散層配線とを切離すための選択トランジスタを有する。このように選択トランジスタを有する場合（同図（ａ））には、拡散層配線の負荷を低減でき高速化が可能となり、非選択メモリセル（非選択ワード線に有るメモリセル）であるにも関わらず、ドレイン電圧が印加されるメモリセル数が少なくなるため、ドレインディスターブを低減できる効果がある。このように、本実施の形態（その他の実施の形態においても）では選択トランジスタを配置し、前記のような効果を得ている。なお、ここでは、ワード線方向へ隣接するメモリセルのドレイン／ソースを共用した仮想接地型メモリセルアレイで説明したが、他のアレイでも同じことが言えることはもちろんである。
【０３１４】
さらに、本実施の形態では、グローバルワード線のピッチ緩和が実現できるが、これによりセンス回路のピッチ緩和が実現できることは前記した通りである。この点を図５３および図５４を用いて説明する。
【０３１５】
すなわち、図５３に示す半導体集積回路装置では、グローバルデータ線ＤＬに接続するセンス回路３０は、メモリセルアレイの片側だけではなく、グローバルデータ線１本置きにメモリセルアレイの上下へ交互に配置できる。これによりグローバルデータ線ＤＬに接続するセンス回路３０は、メモリセル４ビット分の領域で配置が可能となる。
【０３１６】
また、図５４に示すように、半導体集積回路装置では、グローバルデータ線ＤＬに接続するセンス回路３０の間にスイッチＭＯＳトランジスタＹＳを設け、１つのセンス回路を２本のグローバルデータ線で共用することができる。これにより、グローバルデータ線ＤＬに接続するセンス回路３０は、メモリセル４ビット分の領域で配置が可能となる。
【０３１７】
また、前記図５４および図５３の方式の組合せにより、グローバルデータ線ＤＬに接続するセンス回路３０は、メモリセル８ビット分の領域で配置が可能となる。
【０３１８】
（実施の形態８）
図５５は、本発明の実施の形態８である半導体集積回路装置の一例を概念的に示した回路図である。
【０３１９】
本実施の形態の半導体集積回路装置は、選択トランジスタの配置および動作の点で実施の形態７と相違し、メモリセルについては実施の形態７と同様である。従って、メモリセル８５、メモリセルアレイ８０、メモリブロック、拡散層配線Ｄ００〜Ｄ０４、ワード線ＷＬｎについては実施の形態７と同様であるため、説明を省略する。選択トランジスタ（選択ＭＯＳ）７０が各拡散層配線Ｄ０１〜Ｄ４０の上下に１つずつ配置され、選択トランジスタ７０のドレインは拡散層配線Ｄ１１〜Ｄ０４に接続されることは実施の形態７と同様である。しかし、選択トランジスタ７０のソースが拡散層配線Ｄｎ（Ｄ０１〜Ｄ０４）の上端でグローバルデータ線ＤＬｎに接続された場合には、下端の選択トランジスタ７０のソースはソース線ＳＳに接続され、拡散層配線Ｄｎ（Ｄ０１〜Ｄ０４）の上端でソース線ＳＳに接続された場合には、下端でグローバルデータ線ＤＬｎに接続され、これを実施の形態７のように拡散層配線Ｄｎの１本毎に交互に繰り返すのではなく、ブロック内で統一する点が実施の形態７と相違する。
【０３２０】
ワード線方向（ｘ方向）に隣接する選択トランジスタ７０のゲートには拡散層配線１本おきに同一の信号が入力され隣接する拡散層配線間では異なる信号を印加する。各ブロック毎に４本のゲート配線ＳＴ００〜ＳＴ０３が配置される。また、一本のグローバルデータ線ＤＬｎは、２本の拡散層配線Ｄｎで共用される。
【０３２１】
このような選択トランジスタの構成では、選択トランジスタのゲート信号を各ブロック毎４本で構成することにより、ソース電圧印加のタイミングとドレイン電圧印加のタイミングを任意に設定できる。すなわち、ソース電圧が確実に０Ｖとなってからドレイン電圧を印加することができるため、安定した動作が可能となる。また、１本のグローバルデータ線が、２本の拡散層配線で共用されるため、グローバルデータ線及びそれに接続するセンス回路の配置が容易となる（ピッチ緩和ができる）。さらに、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作が完了することができる。
【０３２２】
以下、さらに詳しい回路図と動作タイミングチャートを用いて、本実施の形態の半導体集積回路装置を説明する。図５６は、実施の形態８のメモリセルアレイ、ブロックデコーダ、サブデコーダ等の配置を示した回路図である。図５６においてメモリセルの構成は、第３ゲート１０７ａ（ＡＧ）が補助ゲートとしても機能する実施の形態２〜４のメモリセルを適用した場合を示している。また、図５７〜５９は、本実施の形態の選択トランジスタ構成を有する半導体集積回路装置における、書込み・消去・読出し動作を説明するためのタイミングチャートである。なお、図５６では、説明を簡単にするために、２ブロック分のメモリセルアレイ８０を示し、１ブロック内のワード線ＷＬは２本、グローバルデータ線ＤＬは２本とする。また、サブデコーダ６０はインバータ構成とするが、インバータ構成に限定する必要はない。
【０３２３】
図５６に示す本実施の形態の半導体集積回路装置において、メモリセルアレイ８０、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０、ゲートデコーダ２０、選択トランジスタ７０、センス回路３０、ワードデコーダについては実施の形態７と同様である。また、サブデコーダ６０がメモリセルアレイ８０を挟むように配置できること、およびそれによるワード線およびサブデコーダのピッチ緩和が可能となる点も実施の形態７と同様である。さらに、１本のグローバルデータ線ＤＬを２本の拡散層配線で共用し、データ線のピッチ緩和が可能な点も実施の形態７と同様である。なお、図５３，５４で説明したような方法により、グローバルデータ線ＤＬに接続するセンス回路３０は、更にピッチ緩和をすることも可能である。
【０３２４】
本実施の形態における各ブロックの配置は、Ｘ軸（ワード線形成方向）に対して対称に配置する。これにより、１本のソース線ＳＳを２ブロック間で共用でき、メモリセルアレイ８０の形成面積を低減できる。
【０３２５】
また、本実施の形態では、ワード線方向に並ぶ選択トランジスタ７０のゲート信号は、拡散層配線１本置きに異なる信号とし、各ブロック毎４本で構成する。このため、ソース電圧印加のタイミングとドレイン電圧印加のタイミングを任意に設定できる。従って、ソース電圧が確実に０Ｖとなってからドレイン電圧を印加することができるため、安定した動作が可能となる。また、動作説明の所で詳しく述べるが、本方式では１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイ８０で最低限必要となる、２回の動作で動作が完了する。
【０３２６】
書込み動作のタイミングを図５７に示し、書込み動作を説明する。書込みの対象となるメモリセルは、Ｍ０１とＭ０３と仮定する。まず、全信号の初期電圧は０Ｖとする。
【０３２７】
次に、ｔ０のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を１２Ｖとし、全てのワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０３２８】
次に、ｔ１のタイミングで、選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを１２Ｖにする。
【０３２９】
次に、ｔ２のタイミングでゲートデコーダ２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は１２Ｖ、非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０３３０】
次に、ｔ３のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ０１を２Ｖにし、書込みの対象となるメモリセルの補助ゲートに２Ｖを印加する。
【０３３１】
次に、ｔ４のタイミングで書込みたいデータによって、センス回路３０からグローバルデータ線ＤＬ０とＤＬ１に電圧を印加する。例えば、メモリセルＭ０１に書込みデータを書込みたい場合にはグローバルデータ線ＤＬ０を５Ｖ、データを書き込まない場合には０Ｖにする。また、メモリセルＭ０３に書込みデータを書込みたい場合にはグローバルデータ線ＤＬ１を５Ｖ、データを書き込まない場合には０Ｖにする。
【０３３２】
次に、ｔ５のタイミングで選択トランジスタ７０のゲート信号ＳＴ０２を８Ｖにし、書込みの対象となるメモリセルＭ０１とＭ０３のソースＤ０１とＤ０３を確実に０Ｖにする。
【０３３３】
次に、ｔ６のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を８Ｖにする。これにより、書込みの対象となるメモリセルＭ０１とＭ０３のドレインＤ０２とＤ０４には、書込みたいデータに応じた電圧が印加される。例えば、メモリセルＭ０１に書込みデータを書込みたい場合にはドレインＤ０２に５Ｖ、データを書き込まない場合には０Ｖが印加される。また、メモリセルＭ０３に書込みデータを書込みたい場合にはドレインＤ０４に５Ｖ、データを書き込まない場合には０Ｖが印加される。この状態で、書込みの対象となるメモリセルＭ０１とＭ０３に書込み電圧が印加され、任意のデータが書込まれる。
【０３３４】
書込み動作を終了する際には、まずｔ７のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を０Ｖにする。これにより、書込みの対象となるメモリセルＭ０１とＭ０３のドレインＤ０２とＤ０４は０Ｖとなる。
【０３３５】
次に、ｔ８のタイミングで選択トランジスタ７０のゲート信号ＳＴ０２を０Ｖにする。
【０３３６】
次に、ｔ９のタイミングでグローバルデータ線ＤＬ０とＤＬ１を０Ｖにする。
【０３３７】
次に、ｔ１０のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ０１を０Ｖにし、書込みの対象となるメモリセルの補助ゲートを０Ｖにする。
【０３３８】
次に、ｔ１１のタイミングでゲートデコーダ２０の出力信号Ｇ０を１２Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０３３９】
次に、ｔ１２のタイミングで、選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０Ｖにする。
【０３４０】
最後に、ｔ１３のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、書込み動作を終了する。
【０３４１】
本実施の形態では、メモリセルＭ０１とＭ０３に対して書込みを行なう際には、選択トランジスタ７０のゲート信号ＳＴ０２を立上げてからＳＴ００を立上げるため、メモリセルＭ０１とＭ０３のソース電圧が確実に０Ｖとなってからドレイン電圧が印加される。このため、安定した動作が可能となる。
【０３４２】
また、本実施の形態では、メモリセルＭ０１とＭ０３に対して書込みを行なう際には、選択トランジスタ７０のゲート信号ＳＴ００が８Ｖとなるｔ６〜１７の間に書込み電圧が印加される。この選択トランジスタ７０のゲート信号ＳＴ００は、メモリセルのドレイン電圧を制御するための信号である。従って、本方式では、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のうち、ドレイン電圧の印加時間が最も短くなることから、ドレインディスターブを緩和する際に最適な方式と言える。しかし、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のタイミングに関しては、既に実施の形態１〜６で説明したように、様々なバリエーションが考えられ、それぞれに特徴がある。従って、本方式に限定する必要はない。
【０３４３】
また、メモリセルＭ００とＭ０２に対しても書込みを行ない、１ワード線上のメモリセル全てを書込む場合には、上記した書込み動作をＭ００とＭ０２に対して同じように繰返せば良い。このように、本実施の形態では１本のワード線ＷＬ上に存在する全てのメモリセルに対して書込みを行なうためには、２回の動作で完了となる。従って、書込み動作を２回繰返すことで、書込み単位＝消去単位＝読出し単位を意識した、セクタ（１ワード線）動作が可能となる。また、書込み動作を繰返さず、書込み単位を１／２セクタ（１／２ワード線）とした、ぺ一ジ動作も可能である。
【０３４４】
なお、本実施の形態で使用した電圧値は一例であり、これに限定する必要はない。
【０３４５】
次に、消去動作のタイミングを図５８に示し、消去動作を説明する。消去の対象となるメモリセルは、ワード線ＷＬ００上に存在するＭ０１〜Ｍ０３と仮定する。まず、初期電圧は全て０Ｖとする。
【０３４６】
次に、ｔ０のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を−１３．５Ｖとし、全てのワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０３４７】
次にｔ１のタイミングで選択トランジスタ７０のゲート信号ＳＴ００とＳＴ０１を３．３Ｖとし、消去の対象となるメモリセルＭ０１〜Ｍ０３のドレイン／ソースＤ００〜Ｄ０４を確実に０Ｖにする。
【０３４８】
次に、ｔ２のタイミングで、選択ブロックにおけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを−１３．５Ｖにする。
【０３４９】
次に、ｔ３のタイミングでゲートデコーダ２０の出力信号Ｇ０を３．３Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は−１３．５Ｖ、非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０３５０】
次に、ｔ４のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ００とＡＧ０１を３．３Ｖにし、消去の対象となるメモリセルの補助ゲートに３．３Ｖを印加する。この状態で、消去の対象となるメモリセルＭ０〜Ｍ０３に消去電圧が印加され、データが消去される。
【０３５１】
消去動作を終了する際には、まずｔ５のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ００とＡＧ０１を０Ｖにし、消去の対象となるメモリセルの補助ゲートを０Ｖにする。
【０３５２】
次に、ｔ６のタイミングでゲートデコーダ２０の出力信号Ｇ０を−１３．５Ｖにする。これにより、ワード線ＷＬ００〜ＷＬ１１は全て０Ｖとなる。
【０３５３】
次に、ｔ７のタイミングで、選択ブロックにおけるサブデコーダ６０のＮＭ０Ｓ電源Ｂ０Ｎを０Ｖにする。
【０３５４】
次に、ｔ８のタイミングで選択トランジスタ７０のゲート信号ＳＴ００とＳＴ０１を０Ｖにする。
【０３５５】
最後にｔ９のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、消去動作を終了する。
【０３５６】
本実施の形態において、メモリセルＭ０１〜Ｍ０３に対して消去を行なう際には、補助ゲート信号ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に消去電圧が印加される。本方式では、選択メモリセルに印加するワード線ＷＬ電圧と補助ゲート電圧のうち、補助ゲート電圧の印加時間の方が短くなることから、本方式は、補助ゲートによる、非選択ワード線に接続されたメモリセルに対するディスターブを緩和する際に最適な方式と言える。
【０３５７】
また、本実施の形態では、補助ゲート信号ＡＧ００とＡＧ０１が３．３Ｖとなるｔ４〜ｔ５の間に消去電圧が印加されるため、消去時間は補助ゲート信号の電圧立上げ、立下げ時間で決まる。この補助ゲート信号の電圧切換え幅は３．３Ｖと小さいため、立上げ、立下げ時間が速い。従って、本方式は消去時間の制御性に優れた方式と言える。しかし、選択メモリセルに印加するワード線ＷＬ電圧と補助ゲート電圧のタイミングに関しては、実施の形態１〜６で説明したように、他のバリエーションも考えられ、それぞれに特徴がある。従って、本方式に限定する必要はない。
【０３５８】
また、本実施の形態において、メモリセルＭ０〜Ｍ０３に対して消去を行なう際には、選択ブロック内における選択トランジスタ７０のゲート信号ＳＴ００〜ＳＴ０３、及び補助ゲート信号ＡＧ００〜ＡＧ０１を、各々同時に動作させる。このため、１本のワード線上に存在する全てのメモリセルに対して消去を行なうためには、１回の動作で完了し、書込み単位＝消去単位＝読出し単位を意識した、セクタ（１ワード線）動作が可能となる。
【０３５９】
なお、本説明で使用した電圧値は一例であり、これに限定する必要はない。
【０３６０】
次に、読出し動作のタイミングを図５９に示し、読出し動作を説明する。読出しの対象となるメモリセルは、Ｍ０１とＭ０３と仮定する。
【０３６１】
まず、全信号の初期電圧は０Ｖとする。次に、ｔ０のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を３．３Ｖとし、全てのワード線ＷＬ００〜ＷＬ１１を確実に０Ｖにする。
【０３６２】
次に、ｔ１のタイミングで、選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを３．３Ｖにする。
【０３６３】
次に、ｔ２のタイミングでゲートデコーダ２０の出力信号Ｇ０を０Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は３．３Ｖ、非選択ワード線ＷＬ０１は０Ｖ、非選択ブロック内のワード線ＷＬ１０とＷＬ１１は０Ｖとなる。
【０３６４】
次に、ｔ３のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ０１を３．３Ｖにし、読出しの対象となるメモリセルの補助ゲートに３．３Ｖを印加する。
【０３６５】
次に、ｔ４のタイミングで、センス回路３０からグローバルデータ線ＤＬ０とＤＬ１に１Ｖを印加する。
【０３６６】
次に、ｔ５のタイミングで選択トランジスタ７０のゲート信号ＳＴ０２を３．３Ｖにし、読出しの対象となるメモリセルＭ０１とＭ０３のソースＤ０１とＤ０３を確実に０Ｖにする。
【０３６７】
次に、ｔ６のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を３．３Ｖにする。この状態で、読出しの対象となるメモリセルＭ０１とＭ０３に読出し電圧が印加され、データが読出される。すなわち、この時に読出しの対象となるメモリセルＭ０１のしきい値が低い場合には、メモリセルＭ０１がオン状態となり、電流が流れる。その結果、メモリセルＭ０１のドレインＤ０２と、これに接続されたグローバルデータ線ＤＬ０が０Ｖとなる。また、読出しの対象となるメモリセルＭ０１のしきい値が高い場合には、メモリセルＭ０１がオフ状態となり電流は流れない。このため、メモリセルＭ０１のＤ０２と、これに接続されたグローバルデータ線ＤＬ０は１Ｖのまま保持される。同様に、読出しの対象となるメモリセルＭ０３においても、メモリセルのしきい値が低い場合には、メモリセルＭ０３がオン状態となり、電流が流れる。その結果、メモリセルＭ０３のドレインＤ０４と、これに接統されたグローバルデータ線ＤＬ１が０Ｖと一なる。また、読出しの対象となるメモリセルＭ０３のしきい値が高い場合には、メモリセルＭ０３がオフ状態となり電流は流れない、このため、メモリセルＭ０３のＤ０４と、これに接続されたグローバルデータ線ＤＬ１は１Ｖのまま保持される。このグローバルデータ線ＤＬの電圧変化、あるいは電流変化をセンス回路３０によって判別することで、読出しが行なわれる。
【０３６８】
読出し動作を終了する際には、まずｔ７のタイミングで選択トランジスタ７０のゲート信号ＳＴ００を０Ｖにする。これにより、読出しの対象となるメモリセルＭ０１とＭ０３のドレインＤ０２とＤ０４は、センス回路３０から切離される。
【０３６９】
次に、ｔ８のタイミングで選択トランジスタ７０のゲート信号ＳＴ０２を０Ｖにする。
【０３７０】
次に、ｔ９のタイミングでグローバルデータ線ＤＬ０とＤＬ１を０Ｖにする。
【０３７１】
次に、ｔ１０のタイミングで補助ゲートデコーダ４０の出力信号ＡＧ０１を０Ｖにし、読出しの対象となるメモリセルの補助ゲートを０Ｖにする。
【０３７２】
次に、ｔ１１のタイミングでゲートデコーダ２０の出力信号Ｇ０を３．３Ｖにする。これにより、選択ブロック内の選択ワード線ＷＬ００は０Ｖとなる。
【０３７３】
次に、ｔ１２のタイミングで、選択ブロックにおけるサブデコーダ６０のＰＭ０Ｓ電源Ｂ０Ｐを０Ｖにする。
【０３７４】
最後に、ｔ１３のタイミングでゲートデコーダ２０の出力信号Ｇ０とＧ１を０Ｖにして、読出し動作を終了する。
【０３７５】
本実施の形態では、メモリセルＭ０１とＭ０３に対して読出しを行なう際には、選択トランジスタ７０のゲート信号ＳＴ０２を立上げてからＳＴ００を立上げるため、メモリセルＭ０１とＭ０３のソース電圧が確実に０Ｖとなってからドレイン電圧が印加される。このため、安定した動作が可能となる。
【０３７６】
また、本実施の形態では、メモリセルＭ０１とＭ０３に対して読出しを行なう際には、選択トランジスタ７０のゲート信号ＳＴ００が３．３Ｖとなるｔ６〜ｔ７の間に読出し電圧が印加される。この選択トランジスタ７０のゲート信号ＳＴ００は、メモリセルのドレイン電圧を制御するための信号である。従って、本方式では、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のうち、ドレイン電圧の印加時間が最も短くなることから、ドレインディスターブを緩和する際に最適な方式と言える。しかし、選択メモリセルに印加するワード線電圧、補助ゲート電圧、ドレイン電圧のタイミングに関しては、実施の形態１〜６で説明したように、様々なバリエーションが考えられ、それぞれに特徴がある。従って、本方式に限定する必要はない。
【０３７７】
また、メモリセルＭ００とＭ０２に対しても読出しを行ない、１ワード線上のメモリセル全てを読出す場合には、上記した読出し動作をＭ００とＭ０２に対して同じように繰返せば良い。
【０３７８】
このように、本実施の形態では１本のワード線上に存在する全てのメモリセルに対して読出しを行なうためには、２回の動作で完了となる。従って、読出し動作を２回繰返すことで、書込み単位＝消去単位＝読出し単位を意識した、セクタ（１ワード線）動作が可能となる。また、読出し動作を繰返さず、読出し単位を１／２セクタ（１／２ワード線）とした、ぺ一ジ動作も可能である。なお、本説明で使用した電圧値は一例であり、これに限定する必要はない。
【０３７９】
（実施の形態９）
図６０は、本実施の形態９の半導体集積回路装置を示した回路図である。本実施の形態では、デコーダ配置の一例を説明する。なお、メモリセルアレイ８０、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０、ゲートデコーダ２０、選択トランジスタ７０、およびセンス回路３０については実施の形態７，８と同様である。これらの説明は省略する。
【０３８０】
本実施の形態では、ブロックデコーダ５０と補助ゲートデコーダ４０は、メモリセルアレイ８０の片側に１つずつ配置する。１ブロック内の補助ゲート信号は２本のため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、２回の動作で動作を完了できる。
【０３８１】
説明を簡単にするため、図６０において、２ブロック分の回路図を示す。本実施の形態の半導体集積回路装置では、１ブロック内のメモリセルアレイ８０を２分割し、メモリセルアレイを挟むようにサブデコーダ６０を配置する。メモリセルアレイ８０の分割数は、２分割に限定する必要がないことはもちろんである。サブデコーダ６０は、メモリセルアレイの両側に配置し、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０は、ワード線の延長方向へ配置する。
【０３８２】
１つのブロック内の補助ゲート信号は、ＡＧ００とＡＧ０１あるいはＡＧ１０とＡＧ１１の２本である。また、１ブロック内の選択トランジスタ７０のゲート信号は、ＳＴ００とＳＴ０１あるいはＳＴ１０とＳＴ１１の２本である。
【０３８３】
ブロックデコーダ５０の出力信号となる、サブデコーダのＰＭ０Ｓ電源信号Ｂ０ＰあるいはＢ１ＰとＮＭ０Ｓ電源信号Ｂ０ＮあるいはＢ１Ｎは、ブロックを選択するためのアドレス選択信号ＡＢＤｉを入力信号として発生する。
【０３８４】
選択トランジスタ７０のゲート信号ＳＴ００とＳＴ０１あるいはＳＴ１０とＳＴ１１は、ブロックを選択するためのアドレス選択信号ＡＢＤｉと、ブロックを更に２分割するためのアドレス選択信号ＡＢＤＳＴあるいはＡＢＤＳＢを入力信号として発生する。
【０３８５】
補助ゲート信号ＡＧ００とＡＧ０１あるいはＡＧ１０とＡＧ１１は、ブロック選択信号ＢD ０あるいはＢＤ１と、ブロックを更に２分割するためのアドレス選択信号ＡＢＤＳＴあるいはＡＢＤＳＢを入力信号として発生する。
【０３８６】
補助ゲートデコーダ４０の入力信号には、ブロックデコーダ５０内で発生するブロック選択信号ＢＤ０あるいはＢＤ１を使用し、補助ゲートデコーダ４０はブロックデコーダ５０と隣接して配置される。
【０３８７】
補助ゲートデコーダ４０とブロックデコーダ５０は、メモリセルアレイの左右どちらか一方（図６０では左側）に配置するが、補助ゲートデコーダ４０とブロックデコーダ５０の位置関係は、逆にしても良い。
【０３８８】
なお、後述するように、補助ゲートデコーダ４０とブロックデコーダ５０の選択方法には、様々なバリエーションがあるため、各信号の流れはこれに限定する必要はない。
【０３８９】
本実施の形態によれば、１ブロック内のメモリセルアレイ８０を２分割し、メモリセルアレイ８０を挟むようにサブデコーダ６０を配置することで、ワード線の長さを短くでき、ワード線の負荷が低減されるため、半導体集積回路装置の高速化が図れる。
【０３９０】
また、サブデコーダ６０をメモリセルアレイ８０の両側に配置することで、サブデコーダ６０に接続されるメモリセルアレイ８０内のワード線は、メモリセルアレイ８０の左右に分けて１本置きに取出せば良い。このため、ワード線とサブデコーダ６０の接続部分のレイアウト設計が容易となる（ワード線のピッチ緩和ができる）。
【０３９１】
また、サブデコーダ６０をメモリセルアレイ８０の両側に配置することで、ワード線２本分の領域でサブデコーダ素子を配置でき、サブデコーダ６０のレイアウト設計が容易となる。
【０３９２】
また、補助ゲートデコーダ４０とブロックデコーダ５０は、１ブロックに対して１つずつしかないため、デコーダの面積を最小限に抑えられる。
【０３９３】
また、補助ゲートデコーダ４０とブロックデコーダ５０が隣接しているため、補助ゲートデコーダ４０の入力となるブロックデコーダ５０の出力信号ＢＤ０とＢＤ１を遠方まで引回さずに済む。
【０３９４】
また、１ブロック内の補助ゲート信号が２本あるため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる２回の動作で動作を完了できる。
【０３９５】
なお、デコーダの配置は、前記したもののほか、図６１または図６２に示す構成もある。
【０３９６】
図６１に示す半導体集積回路装置は、ブロックデコーダ５０と補助ゲートデコーダ４０は、メモリセルアレイ８０を挟んで反対側に１つずつ配置するものであり、その他の構成は図６０に示す半導体集積回路装置と同様である。
【０３９７】
このような半導体集積回路装置によれば、前記した効果に加えて以下の効果がある。すなわち、補助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１１）はメモリセルアレイ８０ヘ、ブロックデコーダの出力信号（ＳＴ００〜ＳＴ１１）は選択トランジスタヘ配線する必要がある。しかし、補助ゲートデコーダ４０とブロックデコーダ５０をメモリセルアレイ８０を挟んで反対側に配置するため、ブロックデコーダ５０の出力信号（ＳＴ００〜ＳＴ１１）を補助ゲートデコーダ４０上に配線したり、補助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１１）をブロックデコーダ５０上に配線することがない。このため、補助ゲートデコーダ４０あるいはブロックデコーダ５０のレイアウトが容易となる。
【０３９８】
なお、補助ゲートデコーダ４０とブロックデコーダ５０の位置関係は、逆にしても良い。
【０３９９】
また、図６２に示す半導体集積回路装置は、ブロックデコーダ５０と補助ゲートデコーダ４０が、メモリセルアレイ８０の両側に１つずつ配置する構成を有する。その他の構成は図６０に示す半導体集積回路装置と同様である。
【０４００】
このような半導体集積回路装置の場合、前記した効果に加えて、補助ゲートデコーダ４０とブロックデコーダ５０を、メモリセルアレイ８０の両側に配置することで、ブロックデコーダ５０の出力信号（ＳＴ００〜ＳＴ１１，Ｂ０Ｐ，Ｂ１Ｐ，Ｂ０Ｎ，Ｂ１Ｎ）や補助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１１）の配線長が半分となり、負荷が低減して半導体集積回路装置の高速化が可能となる。
【０４０１】
（実施の形態１０）
図６３〜図６５は、実施の形態９で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。図６３〜図６５に各々示す３つの方式を例示できる。なお、図６３〜図６５では、説明を簡単にするため、１ブロックの信号を示す。
【０４０２】
まず第１に、図６３に示す選択方式を説明する。補助ゲート信号（ＡＧ００，ＡＧ０１）は、ブロック選択された信号ＢＤ０と、ブロックを更に２分割するための信号ＡＢＤＳＴ／ＡＢＤＳＢによって選択された信号を、ＡＧｉｊ発生回路によって電圧変換して発生する。１ブロック内の補助ゲート信号は２本のため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、２回の動作で動作を完了できる。
【０４０３】
すなわち、補助ゲートデコーダ４０の入力信号に、ブロックデコーダ５０内で発生するブロック選択信号ＢＤ０を使用する。補助ゲート信号ＡＧ００とＡＧ０１は、ＡＢＤｉによってブロック選択された信号ＢＤ０と、ブロックを更に２分割するための信号ＡＢＤＳＴ／ＡＢＤＳＢによって選択された信号を、ＡＧｉｊ発生回路によって電圧変換して発生する。
【０４０４】
このような方式は、信号ＢＤ０と信号ＡＢＤＳＴ／ＡＢＤＳＢは電源電圧Ｖｃｃ系の信号であるため、補助ゲート信号ＡＧ００とＡＧ０１に必要な電圧が、電源電圧Ｖｃｃに近い場合に有効な方式となる。また、１ブロック内に補助ゲート信号が２本ある（ＡＧ００とＡＧ０１）ため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作を完了できる。
【０４０５】
次に、図６４に示す選択方式を説明する。補助ゲート信号（ＡＧ００、ＡＧ０１）は、選択トランジスタのゲート信号（ＳＴ００，ＳＴ０１）をＡＧｉｊ発生回路によって電圧変換して発生する。１ブロック内の補助ゲート信号は２本のため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、２回の動作で動作を完了できる。
【０４０６】
すなわち、補助ゲート信号ＡＧ００とＡＧ０１は、ＡＢＤｉによってブロック選択された信号ＢD ０と、ブロックを更に２分割するための信号ＡＢＤＳＴ／ＡＢＤＳＢによって選択された信号をＳＴｉｊ発生回路によって電圧変換して発生したＳＴ００とＳＴ０１（選択トランジスタのゲート信号）を、更にＡＧｉｊ発生回路によって電圧変換して発生する。
【０４０７】
このような方式では、補助ゲート信号ＡＧ００とＡＧ０１を発生するための基準となる電圧が、選択トランジスタのゲート信号ＳＴ００とＳＴ０１になる。従って、補助ゲート信号ＡＧ００とＡＧ０１に必要な電圧が、選択トランジスタのゲート信号ＳＴ００とＳＴ０１に近い場合に有効な方式となる。また、補助ゲート信号が２本あるため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作を完了できる。
【０４０８】
次に、図６５に示す選択方式について説明する。選択トランジスタのゲート信号（ＳＴ００、ＳＴ０１）は、補助ゲート信号（ＡＧ００、ＡＧ０１）をＳＴｉｊ発生回路によって電圧変換して発生する。１ブロック内の補助ゲート信号は２本のため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、２回の動作で動作を完了できる。
【０４０９】
すなわち、前記図６４の場合の逆で、選択トランジスタのゲート信号ＳＴ００とＳＴ０１は、ＡＢＤｉによってブロック選択された信号ＢＤ０と、ブロックを更に２分割するための信号ＡＢＤＳＴ／ＡＢＤＳＢによって選択された信号をＡＧｉｊ発生回路によって電圧変換して発生したＡＧ００とＡＧ０１（補助ゲート信号）を、更にＳＴｉｊ発生回路によって電圧変換して発生する。
【０４１０】
このような場合、選択トランジスタのゲート信号ＳＴ００とＳＴ０１を発生するための基準となる電圧が、補助ゲート信号ＡＧ００とＡＧ０１になる。従って、選択トランジスタのゲート信号ＳＴ００とＳＴ０１に必要な電圧が、補助ゲート信号ＡＧ００とＡＧ０１に近い場合に有効な方式となる。また、補助ゲート信号が２本あるため、１本のワード線上に存在する全てのメモリセルを書込む、あるいは読出す場合、仮想接地型メモリセルアレイで最低限必要となる、２回の動作で動作を完了できる。
【０４１１】
なお、本実施の形態で説明した３つの選択方式は、任意に実施の形態９に適用できる。
【０４１２】
（実施の形態１１）
図６６は、本実施の形態１１の半導体集積回路装置を示した回路図である。本実施の形態では、デコーダ配置の他の例を説明する。なお、メモリセルアレイ８０、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０、ゲートデコーダ２０、選択トランジスタ７０、およびセンス回路３０については実施の形態７，８と同様である。これらの説明は省略する。
【０４１３】
ブロックデコーダ５０と補助ゲートデコーダ４０は、メモリセルアレイ８０の片側に１つずつ配置する。１ブロック内の補助ゲート信号は１本のため、補助ゲートは消去ゲートとしてのみ使用する。
【０４１４】
説明を簡単にするため、図６６では２ブロック分を示す。１ブロック内のメモリセルアレイ８０を２分割し、メモリセルアレイ８０を挟むようにサブデコーダ６０を配置する。なお、メモリセルアレイ８０の分割数は、２分割に限定する必要はない。
【０４１５】
サブデコーダ６０は、メモリセルアレイ８０の両側に配置し、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０は、ワード線の延長方向へ配置する。
【０４１６】
１ブロック内の補助ゲート信号は、ＡＧ００あるいはＡＧ１０の１本であるため、補助ゲートは消去ゲートとしてのみ使用する。
【０４１７】
１ブロック内の選択トランジスタのゲート信号は、ＳＴ００とＳＴ０１あるいはＳＴ１０とＳＴ１１の２本であり、ブロックデコーダ５０の出力信号となる。
【０４１８】
サブデコーダ６０のＰＭ０Ｓ電源信号Ｂ０ＰあるいはＢ１ＰとＮＭ０Ｓ電源信号Ｂ０ＮあるいはＢ１Ｎは、ブロックを選択するためのアドレス選択信号ＡＢＤｉを入力信号として発生する。
【０４１９】
選択トランジスタのゲート信号ＳＴ００とＳＴ０１あるいはＳＴ１０とＳＴ１１は、ブロックを選択するためのアドレス選択信号ＡＢＤｉと、ブロックを更に２分割するためのアドレス選択信号ＡＢＤＳＴあるいはＡＢＤＳＢを入力信号として発生する。
【０４２０】
補助ゲート信号ＡＧ００あるいはＡＧ１０は、ブロック選択信号ＢＤ０あるいはＢＤ１を入力信号として発生する。
【０４２１】
補助ゲートデコーダ４０の入力信号には、ブロックデコーダ５０内で発生するブロック選択信号ＢＤ０あるいはＢＤ１を使用し、補助ゲートデコーダ４０はブロックデコーダ５０と隣接して配置する。
【０４２２】
補助ゲートデコーダ４０とブロックデコーダ５０は、メモリセルアレイ８０の左右どちらか一方（図６６では左側）に配置する。ただし、補助ゲートデコーダ４０とブロックデコーダ５０の位置関係は、逆にしても良い。
【０４２３】
なお、後述するように、補助ゲートデコーダ４０とブロックデコーダ５０の選択方法は、様々なバリエーションがあるため、各信号の流れはこれに限定する必要はない。
【０４２４】
このようなデコーダ配置によれば、以下のような効果がある。
【０４２５】
すなわち、１ブロック内のメモリセルアレイ８０を２分割し、メモリセルアレイ８０を挟むようにサブデコーダ６０を配置することで、ワード線を短くでき負荷が低減されるため、半導体集積回路装置の高速化が図れる。
【０４２６】
サブデコーダ６０をメモリセルアレイ８０の両側に配置することで、サブデコーダ６０に接続されるメモリセルアレイ８０内のワード線は、メモリセルアレイ８０の左右に分けて１本置きに取出せば良い。このため、ワード線とサブデコーダ６０の接続部分のレイアウト設計が容易となる（ワード線ピッチ緩和ができる）。
【０４２７】
サブデコーダ６０をメモリセルアレイ８０の両側に配置することで、ワード線２本分の領域でサブデコーダ素子を配置でき、サブデコーダ６０のレイアウト設計が容易となる。
【０４２８】
補助ゲートデコーダ４０とブロックデコーダ５０は、１ブロックに対して１つずつしかないため、デコーダの面積を最小限に抑えられる。
【０４２９】
補助ゲートデコーダ４０とブロックデコーダ５０が隣接しているため、補助ゲートデコーダ４０の入力となるブロックデコーダ５０の出力信号ＢＤ０とＢＤ１を遠方まで引回さずに済む。
【０４３０】
なお、デコーダの配置は、前記したもののほか、図６７または図６８に示す構成もある。
【０４３１】
図６７に示す半導体集積回路装置は、ブロックデコーダ５０と補助ゲートデコーダ４０は、メモリセルアレイ８０を挟んで反対側に１つずつ配置するものであり、その他の構成は図６６に示す半導体集積回路装置と同様である。
【０４３２】
このような半導体集積回路装置によれば、前記した効果に加えて以下の効果がある。すなわち、補助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１１）はメモリセルアレイ８０ヘ、ブロックデコーダの出力信号（ＳＴ００〜ＳＴ１１）は選択トランジスタヘ配線する必要がある。しかし、補助ゲートデコーダ４０とブロックデコーダ５０をメモリセルアレイ８０を挟んで反対側に配置するため、ブロックデコーダ５０の出力信号（ＳＴ００〜ＳＴ１１）を補助ゲートデコーダ４０上に配線したり、補助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１１）をブロックデコーダ５０上に配線することがない。このため、補助ゲートデコーダ４０あるいはブロックデコーダ５０のレイアウトが容易となる。
【０４３３】
なお、補助ゲートデコーダ４０とブロックデコーダ５０の位置関係は、逆にしても良い。
【０４３４】
また、図６８に示す半導体集積回路装置は、ブロックデコーダ５０と補助ゲートデコーダ４０が、メモリセルアレイ８０の両側に１つずつ配置する構成を有する。その他の構成は図６６に示す半導体集積回路装置と同様である。
【０４３５】
このような半導体集積回路装置の場合、前記した効果に加えて、補助ゲートデコーダ４０とブロックデコーダ５０を、メモリセルアレイ８０の両側に配置することで、ブロックデコーダ５０の出力信号（ＳＴ００〜ＳＴ１１，Ｂ０Ｐ，Ｂ１Ｐ，Ｂ０Ｎ，Ｂ１Ｎ）や補助ゲートデコーダ４０の出力信号（ＡＧ００〜ＡＧ１１）の配線長が半分となり、負荷が低減して半導体集積回路装置の高速化が可能となる。
【０４３６】
（実施の形態１２）
図６９および図７０は、実施の形態１１で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。図６９，７０の各々示す２つの方式を例示できる。なお、図６９，７０では、説明を簡単にするため、１ブロックの信号を示す。
【０４３７】
まず第１に、図６９に示す選択方式を説明する。補助ゲート信号（ＡＧ００）は、ブロック選択された信号ＢＤ０をＡＧｉｊ発生回路によって電圧変換して発生する。１ブロック内の補助ゲート信号は１本のため、補助ゲートは消去ゲートとしてのみ使用する。すなわち、補助ゲートデコーダ４０の入力信号に、ブロックデコーダ５０内で発生するブロック選択信号ＢＤ０を使用する。補助ゲート信号ＡＧ００は、ＡＢＤｉによってブロック選択された信号ＢＤ０を、ＡＧｉｊ発生回路によって電圧変換して発生する。
【０４３８】
このような選択方式によれば、信号ＢＤ０は電源電圧Ｖｃｃ系の信号であるため、補助ゲート信号ＡＧ００に必要な電圧が、電源電圧Ｖｃｃに近い場合に有効な方式となる。
【０４３９】
次に、図７０に示す選択方式を説明する。補助ゲート信号は、サブデコーダ６０のＰＭ０Ｓ電源信号をＡＧｉｊ発生回路によって電圧変換して発生する。１ブロック内の補助ゲート信号は１本のため、補助ゲートは消去ゲートとしてのみ使用する。すなわち、補助ゲート信号ＡＧ００は、ＡＢＤｉによってブロック選択された信号ＢＤ０によって選択された信号をＢｉＰ発生回路によって電圧変換して発生したＢ０Ｐ（サブデコーダ６０のＰＭ０Ｓ電源信号）を、更にＡＧｉｊ発生回路によって電圧変換して発生する。
【０４４０】
このような選択方式によれば、補助ゲート信号ＡＧ００を発生するための基準となる電圧が、サブデコーダ６０のＰＭ０Ｓ電源信号Ｂ０Ｐになる。従って、補助ゲート信号ＡＧ００に必要な電圧が、サブデコーダ６０のＰＭ０Ｓ電源信号Ｂ０Ｐに近い場合に有効な方式となる。
【０４４１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０４４２】
たとえば、実施の形態１から６では、ワード線ＷＬの材料としてポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜を用いたが、窒化タングステン膜に代えて他のバリアメタル膜、たとえばタングステン、チタン、タンタル等の遷移金属元素単体、あるいはその窒化物、もしくはその珪化物（シリサイド）やアルミニウム窒化物、コバルトシリサイド、モリブデンシリサイド、更にはチタンタングステン等の合金膜を用いても同等の効果が得られる。またポリシリコン膜と金属珪化物の積層膜、いわゆるポリサイド膜であっても同様の効果が得られる。
【０４４３】
また、実施の形態１から６では、ワード線ＷＬの材料としてポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜を用いたが、これに代えてポリシリコン膜と金属珪化物の積層膜を用いても同様の効果が得られる。金属珪化物の代表例としてはタングステンシリサイド膜がある。
【０４４４】
また、実施の形態１から６では、浮遊ゲートと第３ゲートを分離する絶縁膜として窒素を添加したシリコン酸化膜を用いたが、本半導体集積回路装置を書換え回数が少ない製品に応用するような場合には、従来の熱酸化法やＣＶＤ法により形成したシリコン酸化膜を用いてもよい。
【０４４５】
また、実施の形態１から５では、浮遊ゲートと制御ゲートを分離する絶縁膜に対しても窒素を添加したシリコン酸化膜を用いたが、書換え時の内部動作電圧や書換え速度があまり重要とならないような目的で使用される場合には、従来広く用いられているシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、いわゆるＯＮＯ膜を用いてもよい。
【０４４６】
また、実施の形態１から６では、ｐ型のウェル中にｎ型の拡散層を形成したｎチャネル型のメモリセルを例に説明したが、ウェルがｎ型であり、拡散層がｐ型となるｐチャネル型のメモリセルであっても同様の効果が得られる。この場合、実施の形態２、３および４では、書込みの際の制御ゲート、第３ゲート、およびドレインの電位はウェル電位に対し相対的に負の値となる。実施の形態１、５および６では、書込みの際の制御ゲートおよびドレインの電位はウェル電位に対し相対的に負の値となる。これらの場合、ホットエレクトロンにより電子注入が生じる。
【０４４７】
また、実施の形態１、５および６であっては、メモリセルがｐチャネル型の場合、書込みの際、制御ゲート電位はウェル電位に対し、相対的に正の値、また、ドレイン電位はウェル電位に対し相対的に負の値とすることもできる。この場合はバンド間トンネル現象により浮遊ゲートに電子が注入される。
【０４４８】
また、いずれの実施の形態であっても、書込みの際、浮遊ゲートに蓄積される電子の状態は最低２状態必要であるが、４状態以上のレベルを形成し、１つのメモリセルに２ビット以上のデータを記憶するいわゆる多値記憶に適用してもよい。従来の多値記憶では、浮遊ゲートに蓄積される電子の量を高精度に制御して各レベルのしきい値分布を圧縮しても、２値記憶に比べ、いちばん低いしきい値状態といちばん高いしきい値状態の電圧差が大きくなるという問題があった。このためファウラー−ノールドハイム型の書換えでは、書換え速度が遅くなるか、書込み電圧が高くなるという問題が生じた。本発明によれば、書込みおよび消去をともに１３．５Ｖ以下と低電圧化できる、言い換えれば書換えの高速化できるので、多値記憶に極めて有効である。
【０４４９】
また、消去の際、実施の形態２および４では第３ゲートに制御ゲート電位に対して正の電位を印加し、浮遊ゲートから第３ゲートへの電子放出を、また、実施の形態３では、第１導電型のウェルに対し制御ゲートに負の電位を印加し、第３ゲートの電位は０Ｖとして浮遊ゲートからウェルへの電子放出を行ったが、ソースまたはドレイン拡散層と浮遊ゲートのオーバーラップを比較的大きくとり、浮遊ゲートからソース・ドレインへの電子放出を行っても良い。
【０４５０】
また、本発明は、いわゆるフラッシュメモリのみを有する半導体集積回路装置に適用されるわけではなく、たとえば、不揮発性半導体記憶素子（フラッシュメモリ）を有するメモリセルアレイ８０部を備えたワンチップマイクロコンピュータ（半導体装置）に適用してもよい。
【産業上の利用可能性】
【０４５１】
本発明は、半導体集積回路装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０４５２】
【図１】本発明の実施の形態１である半導体集積回路装置の一例を示した一部平面図である。
【図２】（ａ）、（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。
【図３】（ａ）〜（ｅ）は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【図４】（ａ）〜（ｄ）は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【図５】（ａ）〜（ｅ）は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【図６】実施の形態１のメモリセルアレイの構成を示した回路図である。
【図７】第３ゲート電極の取出し部分のレイアウトを示した平面図である。
【図８】第３ゲート電極の取出し部分のレイアウトを示した平面図である。
【図９】第３ゲート電極の取出し部分のレイアウトを示した平面図である。
【図１０】第３ゲート電極の取出し部分のレイアウトを示した平面図である。
【図１１】第３ゲート電極の取出し部分のレイアウトを示した平面図である。
【図１２】第３ゲート電極の取出し部分のレイアウトを示した平面図である。
【図１３】実施の形態１の書き込み動作を示し、（ａ）は等価回路図を、（ｂ）および（ｃ）はタイミングチャートを示す。
【図１４】実施の形態１の消去動作を示し、（ａ）は等価回路図を、（ｂ）はタイミングチャートを示す。
【図１５】実施の形態１の読み出し動作を示し、（ａ）は等価回路図を、（ｂ）および（ｃ）はタイミングチャートを示す。
【図１６】（ａ）〜（ｃ）は、本発明の実施の形態２である半導体集積回路装置の一例を示した断面図である。
【図１７】実施の形態２の半導体集積回路装置の製造方法を示した断面図である。
【図１８】実施の形態２のメモリセルアレイの構成を示した回路図である。
【図１９】実施の形態２の書き込み動作を示し、（ａ）は等価回路図を、（ｂ）〜（ｇ）はタイミングチャートを示す。
【図２０】実施の形態２の消去動作を示し、（ａ）は等価回路図を、（ｂ）はタイミングチャートを示す。
【図２１】実施の形態２の読み出し動作を示し、（ａ）は等価回路図を、（ｂ）〜（ｇ）はタイミングチャートを示す。
【図２２】本発明の実施の形態３である半導体集積回路装置の一例を示した一部平面図である。
【図２３】（ａ）、（ｂ）および（ｃ）は、各々、図２２におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。
【図２４】（ａ）、（ｂ）は、実施の形態３の半導体集積回路装置の製造方法を工程順に示した断面図である。
【図２５】実施の形態３のメモリセルアレイの構成を示した図である。
【図２６】実施の形態３の消去動作を示し、（ａ）は等価回路図を、（ｂ）はタイミングチャートを示す。
【図２７】（ａ）〜（ｅ）は、実施の形態４の半導体集積回路装置の製造方法を工程順に示した断面図である。
【図２８】本発明の実施の形態５である半導体集積回路装置の一例を示した一部平面図である。
【図２９】（ａ）、（ｂ）および（ｃ）は、各々、図２８におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。
【図３０】（ａ）〜（ｃ）は、実施の形態５の半導体集積回路装置の製造方法の一例を示した断面図である。
【図３１】（ａ）〜（ｃ）は、実施の形態５の半導体集積回路装置の製造方法の一例を示した断面図である。
【図３２】（ａ）〜（ｄ）は、実施の形態５の半導体集積回路装置の製造方法の一例を示した断面図である。
【図３３】（ａ）〜（ｄ）は、実施の形態５の半導体集積回路装置の製造方法の一例を示した断面図である。
【図３４】実施の形態５のメモリセルアレイの構成を示した図である。
【図３５】実施の形態５の書き込み動作を示し、（ａ）は等価回路図を、（ｂ）および（ｃ）はタイミングチャートを示す。
【図３６】実施の形態５の消去動作を示し、（ａ）は等価回路図を、（ｂ）はタイミングチャートを示す。
【図３７】実施の形態５の読み出し動作を示し、（ａ）は等価回路図を、（ｂ）および（ｃ）はタイミングチャートを示す。
【図３８】本発明の実施の形態６である半導体集積回路装置の一例を示した一部平面図である。
【図３９】（ａ）、（ｂ）および（ｃ）は、各々、図３８におけるＡ−Ａ´、Ｂ−Ｂ´およびＣ−Ｃ´線断面図である。
【図４０】（ａ）〜（ｄ）は、実施の形態６の半導体集積回路装置の製造方法の一例を示した断面図である。
【図４１】（ａ）〜（ｃ）は、実施の形態６の半導体集積回路装置の製造方法の一例を示した断面図である。
【図４２】（ａ）〜（ｃ）は、実施の形態６の半導体集積回路装置の製造方法の一例を示した断面図である。
【図４３】実施の形態６の書き込み動作を示し、（ａ）は等価回路図を、（ｂ）および（ｃ）はタイミングチャートを示す。
【図４４】実施の形態６の消去動作を示し、（ａ）は等価回路図の一例を、（ｂ）は等価回路の他の例を、（ｃ）はタイミングチャートを示す。
【図４５】実施の形態６の読み出し動作を示し、（ａ）は等価回路図を、（ｂ）および（ｃ）はタイミングチャートを示す。
【図４６】本発明の実施の形態７である半導体集積回路装置の一例を概念的に示した回路図である。
【図４７】実施の形態７のメモリセルアレイ、ブロックデコーダ、サブデコーダ等の配置を示した回路図である。
【図４８】実施の形態７の選択トランジスタ構成を有する半導体集積回路装置における書込み動作のタイミングを示したタイミングチャートである。
【図４９】実施の形態７の選択トランジスタ構成を有する半導体集積回路装置における消去動作のタイミングを示したタイミングチャートである。
【図５０】実施の形態７の選択トランジスタ構成を有する半導体集積回路装置における読出し動作のタイミングを示したタイミングチャートである。
【図５１】補助ゲート付き仮想接地型メモリセルアレイの利点を説明する回路図である。
【図５２】（ａ）、（ｂ）は、選択トランジスタの必要性について説明する回路図である。
【図５３】センス回路のピッチ緩和を説明する回路図である。
【図５４】センス回路のピッチ緩和を説明する回路図である。
【図５５】本発明の実施の形態８である半導体集積回路装置の一例を概念的に示した回路図である。
【図５６】実施の形態８のメモリセルアレイ、ブロックデコーダ、サブデコーダ等の配置を示した回路図である。
【図５７】実施の形態８の選択トランジスタ構成を有する半導体集積回路装置における書込み動作を説明するためのタイミングチャートである。
【図５８】実施の形態８の選択トランジスタ構成を有する半導体集積回路装置における消去動作を説明するためのタイミングチャートである。
【図５９】実施の形態８の選択トランジスタ構成を有する半導体集積回路装置における読出し動作を説明するためのタイミングチャートである。
【図６０】実施の形態９の半導体集積回路装置を示した回路図である。
【図６１】実施の形態９の半導体集積回路装置の他の例を示した回路図である。
【図６２】実施の形態９の半導体集積回路装置のさらに他の例を示した回路図である。
【図６３】実施の形態１０の半導体集積回路装置を示した回路図であり、実施の形態９で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。
【図６４】実施の形態１０の半導体集積回路装置の他の例を示した回路図であり、実施の形態９で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。
【図６５】実施の形態１０の半導体集積回路装置のさらに他の例を示した回路図であり、実施の形態９で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。
【図６６】実施の形態１１の半導体集積回路装置を示した回路図である。
【図６７】実施の形態１１の半導体集積回路装置の他の例を示した回路図である。
【図６８】実施の形態１１の半導体集積回路装置のさらに他の例を示した回路図である。
【図６９】実施の形態１２の半導体集積回路装置を示した回路図であり、実施の形態１１で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。
【図７０】実施の形態１２の半導体集積回路装置の他の例を示した回路図であり、実施の形態１１で説明した半導体集積回路装置に適用可能な補助ゲートとブロックの選択方式を示す回路ブロック図である。
【符号の説明】
【０４５３】
２０  ゲートデコーダ
３０  センス回路
４０  補助ゲートデコーダ
５０  ブロックデコーダ
６０  サブデコーダ
７０  選択トランジスタ
８０  メモリセルアレイ
８５  メモリセル
１００  半導体基板
１０１  ｐ型ウェル
１０２  ゲート絶縁膜
１０３  ポリシリコン膜
１０３ａ  浮遊ゲートパターン（浮遊ゲートポリシリコン）
１０３ｂ  浮遊ゲート
１０４  シリコン窒化膜
１０４ａ  シリコン窒化膜
１０４ｂ  シリコン窒化膜
１０５  ソース／ドレイン拡散層
１０６  絶縁膜（シリコン酸化膜）
１０６ａ  絶縁膜
１０７  ポリシリコン膜
１０７a  第３ゲート（消去ゲート）
１０８ａ  絶縁膜（シリコン酸化膜）
１０９  ポリシリコン膜
１０９ａ  ポリシリコン膜
１１０  シリコン酸化膜
１１０a  絶縁膜
１１１a  制御ゲート（ワード線）
１１１ｚ  ワード線
１１２  ダミーパターン
１１３  ゲート
１１４  結束部
１１５  コンタクト孔
１１６  金属配線
１１８  コンタクト孔
２０５  ソース／ドレイン拡散層
３００  半導体基板
３０１  ｐ型ウェル
３０２  素子分離領域
３０３  ゲート絶縁膜
３０４  ポリシリコン膜
３０４ａ  浮遊ゲートパターン
３０４ｂ  第１ゲート電極（浮遊ゲート）
３０５  シリコン窒化膜
３０５ａ  シリコン窒化膜
３０５ｂ  シリコン窒化膜
３０６  ソース／ドレイン拡散層
３０７  絶縁膜
３０８  ポリシリコン膜
３０８ａ  ポリシリコン膜
３０９  シリコン酸化膜
３０９ａ  絶縁膜
３１０  ポリシリコン膜
３１０ａ  ポリシリコン
３１０ｂ  ポリシリコン
３１１  シリコン酸化膜
３１１ａ  絶縁膜
３１２  ポリメタル膜
３１２ａ  ワード線（制御ゲート、第２ゲート）
４００  半導体基板
４０１  ｐ型ウェル
４０２  フィールド酸化膜
４０３  ゲート絶縁膜
４０４  ポリシリコン膜
４０４ａ  浮遊ゲート
４０５  ソース／ドレイン拡散層
４０６  絶縁膜
４０６ａ  絶縁膜
４０７  ポリシリコン膜
４０７ａ  消去ゲート（第３ゲート）
４０８  絶縁膜（シリコン酸化膜）
４０９  ポリメタル膜
４０９ａ  ワード線（制御ゲート）
６０６  シリコン酸化膜
６０６ａ  シリコン酸化膜
ＡＢＤＳＴ、ＡＢＤＳＢ  アドレス選択信号
ＡＢＤｉ  アドレス選択信号
ＡＧ  第３ゲート電極
ＡＧ００〜ＡＧ０１  補助ゲート信号
Ｂ０Ｎ  ＮＭ０Ｓ電源信号
Ｂ０Ｐ  ＰＭ０Ｓ電源信号
ＢＤ０  ブロック選択信号
Ｄ００〜Ｄ０４  ドレイン／ソース
ＤＬ  グローバルデータ線
Ｄｎ  ドレイン拡散層
Ｇ０  出力信号
Ｍ  メモリセル
ＳＳ  ソース電圧
ＳＴ００〜ＳＴ０３  ゲート信号
ＶＤ  ドレイン電圧
Ｖｃｃ  電源電圧
ＷＬ  ワード線
【図１】
2006066065.tif 000003
【図２】
2006066065.tif 000004
【図３】
2006066065.tif 000005
【図４】
2006066065.tif 000006
【図５】
2006066065.tif 000007
【図６】
2006066065.tif 000008
【図７】
2006066065.tif 000009
【図８】
2006066065.tif 000010
【図９】
2006066065.tif 000011
【図１０】
2006066065.tif 000012
【図１１】
2006066065.tif 000013
【図１２】
2006066065.tif 000014
【図１３】
2006066065.tif 000015
【図１４】
2006066065.tif 000016
【図１５】
2006066065.tif 000017
【図１６】
2006066065.tif 000018
【図１７】
2006066065.tif 000019
【図１８】
2006066065.tif 000020
【図１９】
2006066065.tif 000021
【図２０】
2006066065.tif 000022
【図２１】
2006066065.tif 000023
【図２２】
2006066065.tif 000024
【図２３】
2006066065.tif 000025
【図２４】
2006066065.tif 000026
【図２５】
2006066065.tif 000027
【図２６】
2006066065.tif 000028
【図２７】
2006066065.tif 000029
【図２８】
2006066065.tif 000030
【図２９】
2006066065.tif 000031
【図３０】
2006066065.tif 000032
【図３１】
2006066065.tif 000033
【図３２】
2006066065.tif 000034
【図３３】
2006066065.tif 000035
【図３４】
2006066065.tif 000036
【図３５】
2006066065.tif 000037
【図３６】
2006066065.tif 000038
【図３７】
2006066065.tif 000039
【図３８】
2006066065.tif 000040
【図３９】
2006066065.tif 000041
【図４０】
2006066065.tif 000042
【図４１】
2006066065.tif 000043
【図４２】
2006066065.tif 000044
【図４３】
2006066065.tif 000045
【図４４】
2006066065.tif 000046
【図４５】
2006066065.tif 000047
【図４６】
2006066065.tif 000048
【図４７】
2006066065.tif 000049
【図４８】
2006066065.tif 000050
【図４９】
2006066065.tif 000051
【図５０】
2006066065.tif 000052
【図５１】
2006066065.tif 000053
【図５２】
2006066065.tif 000054
【図５３】
2006066065.tif 000055
【図５４】
2006066065.tif 000056
【図５５】
2006066065.tif 000057
【図５６】
2006066065.tif 000058
【図５７】
2006066065.tif 000059
【図５８】
2006066065.tif 000060
【図５９】
2006066065.tif 000061
【図６０】
2006066065.tif 000062
【図６１】
2006066065.tif 000063
【図６２】
2006066065.tif 000064
【図６３】
2006066065.tif 000065
【図６４】
2006066065.tif 000066
【図６５】
2006066065.tif 000067
【図６６】
2006066065.tif 000068
【図６７】
2006066065.tif 000069
【図６８】
2006066065.tif 000070
【図６９】
2006066065.tif 000071
【図７０】
2006066065.tif 000072