(57)【要約】【課題】  従来の発振装置は、外乱パルスを計数する等により待ち時間を待つことができず、発振が安定していない発振信号を出力することがあった。【解決手段】  本発明に係る発振装置は、入力電圧を基に発振信号を生成する発振回路と、前記発振信号を被供給装置に向けて出力可能なゲート回路と、前記入力電圧が前記発振回路が前記発振信号の生成を開始可能な電圧に達したことを検出する電源監視回路と、前記電源監視回路から前記検出の旨の通知を受けた時を起点に、前記発振回路が生成する前記発振信号の状態が実質的に一定になるために要する時間を計時し当該計時が完了したとき、前記ゲート回路に、前記発振回路からの前記発振信号を前記被供給装置へ出力させる遅延回路とを含む。【選択図】  図１
2006148189.tif 000002
【特許請求の範囲】
【請求項１】
入力される直流電圧を基に、発振信号の供給を受けるべき被供給装置により要求される仕様を備える前記発振信号を生成する発振回路と、
前記発振回路の後段に設けられ、前記発振回路からの前記発振信号を前記被供給装置に向けて出力可能なゲート回路と、
前記入力される直流電圧が、前記発振回路が前記発振信号の生成を開始可能な電圧に達したことを検出する電源監視回路と、
前記電源監視回路から前記検出の旨の通知を受けた時を起点に、前記発振回路が生成する前記発振信号の状態が実質的に一定になるために要する時間を計時し当該計時が完了したとき、前記ゲート回路に、前記発振回路からの前記発振信号を前記被供給装置へ出力させる遅延回路とを含むことを特徴とする発振装置。
【請求項２】
前記ゲート回路からの前記発振信号を分周することにより、当該発振信号が分周された信号である分周信号を出力する分周回路、及び、前記ゲート回路からの前記発振信号又は前記分周回路からの前記分周信号に増幅を施して前記被供給装置に出力する出力回路のうち少なくとも一つを更に含むことを特徴とする請求項１記載の発振装置。
【請求項３】
前記ゲート回路、前記分周回路、及び前記出力回路のうちの少なくとも一つは、当該回路から前記被供給装置への出力動作を、当該出力動作の許否を規定する出力許否信号に従って行うことを特徴とする請求項１または２に記載の発振装置。
【請求項４】
前記電源監視回路による前記遅延回路への前記検出の旨の通知を制御する第２のゲート回路を更に含み、
前記発振回路は、前記発振動作を、当該発振動作及び前記第２のゲート回路による前記制御動作の許否を規定するスタンバイ信号に従って行い、前記遅延回路は、前記計時動作を、前記第２のゲート回路経由での前記検出の旨の通知に従って行うことを特徴とする請求項３記載の発振装置。
【請求項５】
入力される直流電圧を基に発振信号を生成する発振工程と、
前記入力される直流電圧が前記発振工程が前記発振信号の生成を開始可能な電圧に達した時点を起点に、前記発振工程が生成する前記発振信号の状態が実質的に一定になるために要する時間が経過したとき、前記発振信号を出力する出力工程とを含むことを特徴とする発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話及びパーソナルコンピュータのような電子機器等に使用される発振信号を生成する発振装置及び発振方法に関する。
【背景技術】
【０００２】
従来、上記した発振装置である、下記の特許文献１、２、３記載の半導体集積回路は、前記発振信号を生成するための発振器を有する。前記半導体集積回路では、入力電圧が投入されると、前記発振信号を前記発振器から前記電子機器等へ出力することに先立ち、又は、前記発振器の後段に設けられた分周部等に前記発振信号の分周動作等の開始を許可することに先立ち、前記発振器による前記発振信号の生成を安定化させるべく、当該安定化のために充分な待ち時間を待っている。前記半導体集積回路では、より詳しくは、前記待ち時間を待つことを、パルスの計数により行っており、又は、抵抗器及びコンデンサにより規定される時定数に基き行っている。
【０００３】
【特許文献１】特開平５−４８４４０号公報
【特許文献２】特開平５−４８４４１号公報
【特許文献３】特開平５−４８４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の半導体集積回路では、例えば外乱のパルスを計数することがあり、また、前記コンデンサが、緩慢に漸増し又は漸減する前記入力電圧に対し遅延素子として機能しないことがあり、これらの理由により前記待ち時間を待つことができず、その結果、前記発振器からの前記電子機器等への前記発振信号の出力の開始、及び前記分周部等の分周動作等の開始が、前記発振信号の生成が安定する前に許可され、これにより、前記電子機器等は、当該不安定な発振信号に起因して誤動作するおそれがあった。
【課題を解決するための手段】
【０００５】
本発明に係る発振装置は、上記した課題を解決すべく、入力される直流電圧を基に、発振信号の供給を受けるべき被供給装置により要求される仕様を備える前記発振信号を生成する発振回路と、前記発振回路の後段に設けられ、前記発振回路からの前記発振信号を前記被供給装置に向けて出力可能なゲート回路と、前記入力される直流電圧が、前記発振回路が前記発振信号の生成を開始可能な電圧に達したことを検出する電源監視回路と、前記電源監視回路から前記検出の旨の通知を受けた時を起点に、前記発振回路が生成する前記発振信号の状態が実質的に一定になるために要する時間を計時し当該計時が完了したとき、前記ゲート回路に、前記発振回路からの前記発振信号を前記被供給装置へ出力させる遅延回路とを含む。
【０００６】
本発明に係る発振装置によれば、前記入力される直流電圧が、前記発振回路による前記発振信号の生成が開始可能な前記電圧に達した時点から起算して、前記発振信号の状態が実質的に一定になるために要する前記時間を計時したときに、前記発振信号を前記被供給装置に出力することから、従来の発振装置と異なり、前記被供給装置に安定した発振信号を供給することができ、これにより、前記発振装置に従来のような誤動作を生じさせることを回避することができる。
【０００７】
上記した本発明に係る発振装置では、前記ゲート回路からの前記発振信号を分周することにより、当該発振信号が分周された信号である分周信号を出力する分周回路、及び、前記ゲート回路からの前記発振信号又は前記分周回路からの前記分周信号に増幅を施して前記被供給装置に出力する出力回路のうち少なくとも一つを更に含む。
【０００８】
上記した本発明に係る発振装置では、前記ゲート回路、前記分周回路、及び前記出力回路のうちの少なくとも一つは、当該回路から前記被供給装置への出力動作を、当該出力動作の許否を規定する出力許否信号に従って行う。
【０００９】
上記した本発明に係る発振装置では、前記電源監視回路による前記遅延回路への前記検出の旨の通知を制御する第２のゲート回路を更に含み、前記発振回路は、前記発振動作を、当該発振動作及び前記第２のゲート回路による前記制御動作の許否を規定するスタンバイ信号に従って行い、前記遅延回路は、前記計時動作を、前記第２のゲート回路経由での前記検出の旨の通知に従って行う。
【００１０】
本発明に係る発振方法は、上記した課題を解決すべく、入力される直流電圧を基に発振信号を生成する発振工程と、前記入力される直流電圧が前記発振工程が前記発振信号の生成を開始可能な電圧に達した時点を起点に、前記発振工程が生成する前記発振信号の状態が実質的に一定になるために要する時間が経過したとき、前記発振信号を出力する出力工程とを含む。
【発明を実施するための最良の形態】
【００１１】
本発明に係る発振装置の実施例について図面を参照して説明する。
《構成》
図１は、実施例の発振装置の構成を示す。実施例の発振装置１は、図１に示されるように、リチウム電池のような外部の直流電源装置（図示せず）から印加される、正電圧である直流電圧Ｖｄｄを基に、携帯電話及びパーソナルコンピュータのような被供給装置（図示せず）内のＣＰＵ及び論理回路等により要求される仕様（例えば、振幅、周波数等）を備える出力信号Ｓｏｕｔを生成し、当該出力信号Ｓｏｕｔを前記被供給装置に出力すべく、発振回路１０と、電源監視回路１１と、遅延回路１２と、ゲート回路１３と、分周回路１４と、出力回路１５とを含む。
【００１２】
発振回路１０は、例えばコルピッツ回路のような従来知られた構成を有し、水晶振動子、ＳＡＷ振動子のような圧電振動子Ｘを基に、当該圧電振動子Ｘにより規定される発振周波数を有する発振信号Ｓｏｓｃを生成し、当該発振信号Ｓｏｓｃをゲート回路１３に出力する。
【００１３】
電源監視回路１１は、発振装置１に前記直流電圧Ｖｄｄが投入された直後に、換言すれば、前記直流電源装置から前記直流電圧Ｖｄｄが印加されていない状態から印加されている状態に切り換わる過渡期に、前記直流電圧Ｖｄｄの立ち上がりを監視することにより、当該直流電圧Ｖｄｄが、発振回路１０が発振可能な下限電圧である発振可能電圧Ｖｏｅより高く直流電圧Ｖｄｄより低い、後述の待機時間Ｔｗの計時を開始すべき電圧である待機時間計時開始電圧Ｖｗｔｃｓに達したことを検出すると、その旨を示す待機時間計時開始信号Ｓｗｔｃｓを遅延回路１２に出力する。ここで、「待機時間Ｔｗ」とは、図２に示されるように、直流電圧Ｖｄｄが発振可能電圧Ｖｏｅに達した時点を起算点とする、前記発振回路１０が生成する前記発振信号Ｓｏｓｃの状態が実質的に一定に落ち着くための所要時間である。
【００１４】
遅延回路１２は、電源監視回路１１の後段に設けられており、電源監視回路１１からの待機時間計時開始信号Ｓｗｔｃｓに従って、待機時間Ｔｗの計時を開始し、当該待機時間Ｔｗの計時を完了すると、その旨を通知すべく、発振回路１０により生成される前記発振信号Ｓｏｓｃをゲート回路１３が分周回路１４へ出力することを許可する出力許否信号Ｓｏｐｎをゲート回路１３に出力する。
【００１５】
ゲート回路１３は、発振回路１０の後段に設けられており、例えば、ＮＡＮＤ回路、ＮＯＲ回路、又はクロックドインバータ回路からなる。ゲート回路１３は、遅延回路１２から出力される出力許否信号Ｓｏｐｎが”許可”を表すとき、発振回路１０からの前記発振信号Ｓｏｓｃを後段の分周回路１４に出力し、反対に、出力許否信号Ｓｏｐｎが”禁止”を表すとき、前記発振信号Ｓｏｓｃを分周回路１４に出力しない。
【００１６】
分周回路１４は、ゲート回路１３の後段に設けられており、発振信号Ｓｏｓｃの周波数より低い周波数の信号を生成すべく、ゲート回路１３から出力される発振信号Ｓｏｓｃを分周することにより、例えば、発振信号Ｓｏｓｃの２分周、４分周に相当する分周信号Ｓｄｉｖを出力回路１５に出力する。
【００１７】
出力回路１５は、分周回路１４の後段に設けられており、分周回路１４から出力される分周信号Ｓｄｉｖを増幅し、例えば、電流増幅し、当該電流増幅された分周信号Ｓｄｉｖである出力信号Ｓｏｕｔを前記被供給装置に出力する。
【００１８】
《動作》
図２は、実施例の発振装置の動作を示すタイムチャートである。以下、実施例の発振装置１の動作について図２を参照して説明する。
【００１９】
発振装置１の初期状態については、発振回路１０は、当初、直流電圧Ｖｄｄを印加されていないことから、発振回路１０は、何ら発振動作を行っておらず、また、出力許否信号Ｓｏｐｎが、当初、”禁止”を示すことから、ゲート回路１３は、何らの信号を分周回路１４に出力していない。
【００２０】
ステップＳ１：外部の直流電源装置のスイッチ（図示せず）がオフからオンに切り換えられると、前記直流電源装置は、発振装置１に入力電圧Ｖｄｄを印加し、より正確には、入力電圧Ｖｄｄの印加を開始する。
【００２１】
ステップＳ２：直流電圧Ｖｄｄが、図２に示されるように、接地電位Ｖｓｓ（０Ｖ）から徐々に立ち上がり、発振可能電圧Ｖｏｅに達すると、同図に示されるように、発振回路１０は、発振信号Ｓｏｓｃの生成を開始する。発振回路１０以外の回路、即ち、電源監視回路１１〜出力回路１５もまた、直流電圧Ｖｄｄが、各回路が動作することができる電圧に達すると、各回路の動作を開始し、又は、当該動作を開始すべく待機する。
【００２２】
ステップＳ３：直流電圧Ｖｄｄが、図２に示されるように、更に上昇し、発振可能電圧Ｖｏｅを超過して待機時間計時開始電圧Ｖｗｔｃｓに達すると、電源監視回路１１は、その旨を検出し、当該検出の旨を通知すべく、遅延回路１２に、図２に示されるように、当該検出の旨を立ち上がりエッジにより示す待機時間計時開始信号Ｓｗｔｃｓを出力する。
【００２３】
ステップＳ４：電源監視回路１１から前記検出の旨を表す待機時間計時開始信号Ｓｗｔｃｓが出力されると、図２に示されるように、遅延回路１２は、待機時間Ｔｗの計時を開始する。
【００２４】
ステップＳ５：遅延回路１２は、前記待機時間Ｔｗの計時を完了すると、当該計時完了の旨を立ち上がりエッジで示す出力許否信号Ｓｏｐｎをゲート回路１３に出力する。
【００２５】
ステップＳ６：ゲート回路１３は、待機時間Ｔｗの計時完了の旨を表す出力許否信号Ｓｏｐｎを受けると、当該出力許否信号Ｓｏｐｎに従って、発振回路１０により生成される発振信号Ｓｏｓｃを分周回路１４に出力することを開始する。分周回路１４は、前記発振信号Ｓｏｓｃの入力を受けると、当該発振信号Ｓｏｓｃを分周することにより、分周信号Ｓｄｉｖを生成し、当該分周信号Ｓｄｉｖを出力回路１５に出力する。出力回路１５は、前記分周信号Ｓｄｉｖが入力されると、分周信号Ｓｄｉｖを電流増幅した後、図２に示されるように、出力信号Ｓｏｕｔとして被供給装置に出力する。
【００２６】
《効果》
上述したように、実施例の発振装置１では、電源監視回路１１が、印加される直流電圧Ｖｄｄの立ち上がりを監視し、直流電圧Ｖｄｄが、発振回路１０が発振可能な発振可能電圧Ｖｏｅより高い電圧である待機時間計時開始電圧Ｖｗｔｃｓに達したことを検出すると、待機時間計時開始信号Ｓｗｔｃｓを遅延回路１２に出力する。前記待機時間計時開始信号Ｓｗｔｃｓを契機に、遅延回路１２は、発振信号Ｓｏｓｃの状態が実質的に一定になるために要する時間である待機時間Ｔｗの計時を開始し、待機時間Ｔｗの計時を完了すると、ゲート回路１３に、前記発振信号Ｓｏｓｃの出力を許可する出力許否信号Ｓｏｐｎを出力する。前記出力許否信号Ｓｏｐｎに従って、ゲート回路１３は、発振信号Ｓｏｓｃを分周回路１４に出力し、分周回路１４は、当該発振信号Ｓｏｓｃを分周することにより分周信号Ｓｄｉｖを生成し、出力回路１５は、当該分周回路Ｓｄｉｖに電流増幅を施すことにより、出力信号Ｓｏｕｔを出力する。これにより、発振装置１は、従来と異なり、安定して生成された発振信号Ｓｏｓｃに基く出力信号Ｓｏｕｔを被供給装置に出力することができ、この結果、前記被供給装置は、当該安定な出力信号Ｓｏｕｔに基き、従来のような誤動作を生じることなく、安定的に動作することが可能となる。
【００２７】
実施例の発振装置１では、電源監視回路１１は、前記入力電圧Ｖｄｄが、前記待機時間計時開始電圧Ｖｗｔｃｓに達することを検出することに代えて、発振可能電圧Ｖｏｅに達することを検出することによっても、上記したと同様な効果を得ることができる。
【００２８】
実施例の発振装置１では、また、前記正電圧である直流電圧Ｖｄｄの印加を受けることに代えて、負電圧である直流電圧Ｖｄｄの印加を受けることによっても、上記したと同様な効果を得ることができる。
【００２９】
実施例の発振装置１は、さらに、発振信号Ｓｏｓｃを分周すること又は分周信号Ｓｄｉｖに電流増幅を施すことが不要であるときには、分周回路１４及び出力回路１５の少なくともいずれかが設けられることなく、より正確には、図３に示される発振装置１ａのように、分周回路１４及び出力回路１５が設けられていなくても、また、図４に示される発振装置１ｂのように、分周回路１４のみが設けらており、出力回路１５が設けられていなくても、さらには、図５に示される発振装置１ｃのように、分周回路１４及び出力回路１５のいずれもが設けられていなくても、ゲート回路１３から出力される発振信号Ｓｏｓｃ、分周回路１４から出力される分周信号Ｓｄｉｖ、又は出力回路から出力される出力信号Ｓｏｕｔを被供給装置に出力することによって、上記したと同様な効果を得ることができる。
【００３０】
〈変形例１〉
図６は、変形例１の発振装置の構成を示す。以下、変形例１の発振装置２について図６を参照して説明する。
【００３１】
《構成》
変形例１の発振装置２は、図１に示された実施例の発振装置１と同様に、実施例の発振回路１０〜分周回路１４に相当する発振回路２０〜分周回路２４を有し、他方で、実施例の発振装置１と異なり、実施例の出力回路１５と相違する出力回路２５を有する。
【００３２】
出力回路２５は、外部（例えば、前記被供給装置内のＣＰＵ及び論理回路等）から与えられる、出力信号Ｓｏｕｔの出力を許可し又は禁止するための出力制御信号Ｓｏｃに従って、出力信号Ｓｏｕｔの出力し又は出力しないようにすべく、図６に示されるように、ＡＮＤ回路２５ａと、反転回路２５ｂと、ＮＯＲ回路２５ｃと、ＮＡＮＤ回路２５ｄと、反転回路２５ｅ、２５ｆと、ＰＭＯＳトランジスタ２５ｇと、ＮＭＯＳトランジスタ２５ｈとから構成されている。
【００３３】
《動作》
出力回路２５では、出力信号Ｓｏｕｔの出力動作を”禁止”する、ローレベルの出力制御信号Ｓｏｃが入力されると、ＡＮＤ回路２５ａは、遅延回路２２からの出力許否信号Ｓｏｐｎの内容如何に拘わらず、ローレベルの信号Ｓ２５ａを出力する。反転回路２５ｂは、ローレベルの信号Ｓ２５ａに応答して、ハイレベルの信号Ｓ２５ｂを出力する。一方の入力端子にハイレベルの信号Ｓ２５ｂが入力されると、ＮＯＲ回路２５ｃは、他方の入力端子に入力される、分周回路２４からの分周信号Ｓｄｉｖの内容如何に拘わらず、ローレベルの信号Ｓ２５ｃを出力する。当該ローレベルの信号Ｓ２５ｃに応答して、反転回路２５ｅは、ハイレベルの信号Ｓ２５ｅを出力する。この結果、ＰＭＯＳトランジスタ２５ｇは、オフ状態になり、即ち、ハイインピーダンスになる。
【００３４】
他方で、ＮＡＮＤ回路２５ｄは、一方の入力端子にローレベルの信号Ｓ２５ａが入力されると、他方の入力端子に入力される、分周回路２４からの分周信号Ｓｄｉｖの内容如何に拘わらず、ハイレベルの信号Ｓ２５ｄを出力する。ハイレベルの信号Ｓ２５ｄの入力を受けると、反転回路２５ｆは、ローレベルの信号Ｓ２５ｆを出力する。これにより、ＮＭＯＳトランジスタ２５ｈもまた、オフ状態になり、即ち、ハイインピーダンスになる。要約すると、出力の”禁止”を表すローレベルの出力制御信号Ｓｏｃが入力されると、ＰＭＯＳトランジスタ２５ｇ及びＮＭＯＳトランジスタ２５ｈは、共にハイインピーダンスの状態になることから、出力端子Ｐｏｕｔには、何ら信号は出力されない。
【００３５】
対照的に、既に、遅延回路２２からの出力許否信号Ｓｏｐｎが、図２に示されるように、ステップＳ５を経てハイレベルに達していることを想定すると、換言すれば、ＡＮＤ回路２５ａの前記他方の入力端子及びＮＯＲ回路２５ｃの前記他方の入力端子にハイレベルの出力許否信号Ｓｏｐｎが印加されていることを想定すると、ＡＮＤ回路２５ａは、前記一方の入力端子に、出力信号Ｓｏｕｔの出力動作を”許可”する、ハイレベルの出力制御信号Ｓｏｃを入力されることにより、ハイレベルの信号Ｓ２５ａを出力する。前記ハイレベルの信号Ｓ２５ａを受けると、反転回路２５ｂは、ローレベルの信号Ｓ２５ｂを出力する。一方の入力端子にローレベルの信号Ｓ２５ｂが入力されると、ＮＯＲ回路２５ｃは、他方の入力端子に入力される、分周回路２４からの分周信号Ｓｄｉｖである信号Ｓ２５ｃを出力する。信号Ｓ２５ｃが入力されると、反転回路２５ｅは、当該信号Ｓ２５ｃが反転された信号Ｓ２５ｅを出力する。このようして、ＰＭＯＳトランジスタ２５ｇは、信号Ｓ２５ｅに応じてオン又はオフになり、即ち、出力端子Ｐｏｕｔに電源電圧Ｖｄｄを出力し、又は出力端子Ｐｏｕｔをハイインピーダンスにする。
【００３６】
他方で、ＮＡＮＤ回路２５ｄは、一方の入力端子にハイレベルの信号Ｓ２５ａが入力されると、ＮＯＲ回路２５ｃと同様に、分周回路２４からの分周信号Ｓｄｉｖを信号Ｓ２５ｄとして出力する。信号Ｓ２５ｄが入力されると、反転回路２５ｆは、信号Ｓ２５ｄが反転された信号Ｓ２５ｆを出力する。このようにして、ＮＭＯＳトランジスタ２５ｈは、信号Ｓ２５ｆに従って、オフ又はオンになり、即ち、出力端子Ｐｏｕｔをハイインピーダンスにし、又は、出力端子Ｐｏｕｔに接地電圧Ｖｓｓを出力する。
【００３７】
ここで、信号Ｓ２５ｅ、２５ｆは、常に同一のレベルであることから、より具体的には、信号Ｓ２５ｅがハイレベルであるとき、信号Ｓ２５ｆもハイレベルであり、また、信号Ｓ２５ｅがローレベルであるとき、信号Ｓ２５ｆもまたロ−レベルであることから、ＰＭＯＳトランジスタ２５ｇ及びＮＭＯＳトランジスタ２５ｈの両トランジスタが、同時にオンになったり、同時にオフになったりすることはなく、より具体的には、一般的なＣＭＯＳトランジスタと同様に、一方のみがオンになりかつ他方のみがオフになるというように切り換わり、この結果、出力端子Ｐｏｕｔには、出力信号Ｓｏｕｔとして、電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが選択的に出力され、即ち、実質的に、分周信号Ｓｄｉｖが出力される。
【００３８】
《効果》
上述したように、変形例１の発振装置２では、発振装置２の外部から加えられる出力制御信号Ｓｏｃが、出力の”禁止”を表すロ−レベルであるとき、出力回路２５は、前記分周信号Ｓｄｉｖを出力信号Ｓｏｕｔとして出力せず、しかも、出力端子Ｐｏｕｔをハイインピーダンスにし、他方で、出力制御信号Ｓｏｃが、出力の”許可”を表すハイレベルであるとき、出力回路２５は、分周信号Ｓｄｉｖを出力端子Ｐｏｕｔに出力する。これにより、変形例１の発振装置２は、実施例の発振装置１と同様に、直流電圧Ｖｄｄの印加の後に、安定した発振信号Ｓｏｓｃを基に生成される分周信号Ｓｄｉｖを出力信号Ｓｏｕｔとして出力することができることに加えて、外部から与えられる出力許否信号Ｓｏｐｎの制御下で、出力端子Ｐｏｕｔに分周信号Ｓｄｉｖを出力し、又は出力せずに出力端子Ｐｏｕｔをハイインピーダンスにするという動作を行うことができる。
【００３９】
変形例１の発振装置２では、図６の点線の矢印で示されるように、遅延回路２２からの出力許否信号Ｓｏｐｎをゲート回路２３に出力することに加えて、分周回路２４に出力し、分周回路２４による分周信号Ｓｄｉｖの出力動作を、ゲート回路２３による発振信号Ｓｏｓｃの出力動作と同様に制御することによっても、上記した同様な効果を得ることができる。
【００４０】
〈変形例２〉
図７は、変形例２の発振装置の構成を示す。以下、変形例２の発振装置３について図７を参照して説明する。
【００４１】
《構成》
変形例２の発振装置３は、図１に図示の実施例の発振装置１及び図６に図示の変形例１の発振装置２での発振回路１０〜出力回路１５、発振回路２０〜出力回路２５と同様な構成及び機能を有する発振回路３０〜出力回路３５を有する。発振装置３は、他方で、実施例の発振装置１及び変形例１の発振装置２と異なり、ゲート回路３６を更に有しており、また、発振装置３の外部から与えられる、発振回路３０及び遅延回路３２の動作を制御する、即ち、発振回路３０による発振信号Ｓｏｓｃの生成、及び遅延回路３２による待機時間Ｔｗの計時を制御するスタンバイ信号Ｓｓｔを、発振回路３０及びゲート回路３６に与えられる。
【００４２】
ゲート回路３６は、電源監視回路３１及び遅延回路３２間に設けられており、例えばＡＮＤ回路から構成されている。ゲート回路３６は、また、一方の入力端子に電源監視回路３１からの待機時間計時開始信号Ｓｗｔｃｓが入力され、他方の入力端子にスタンバイ信号Ｓｓｔが入力されている。
【００４３】
《動作》
スタンバイ信号Ｓｓｔが、発振回路３０の発振動作及び遅延回路３２の計時動作を”禁止”するローレベルであるとき、発振回路３０は、発振動作を行わず、また、ゲート回路３６は、電源監視回路３１から出力される待機時間計時信号開始信号Ｓｗｔｃｓの内容の如何に拘わらず、遅延回路３２に、計時動作の”禁止”を示すローレベルの計時許否信号Ｓｃｐｎを出力し、当該計時許否信号Ｓｃｐｎに従って、遅延回路３２は、計時動作を行わず、その結果、発振回路３０からゲート回路３３に入力される如何なる信号をも分周回路３４に出力することを”禁止”する、ローレベルの出力許否信号Ｓｏｐｎをゲート回路３３に出力し、当該出力許否信号Ｓｏｐｎを受けて、ゲート回路３３は、発振回路３０から出力される如何なる信号をも分周回路３４に出力しない。
【００４４】
他方で、スタンバイ信号Ｓｓｔが、発振回路３０の発振動作及び遅延回路３２の計時動作を”許可”するハイレベルであるとき、発振回路３０は、発振動作、即ち、発振信号Ｓｏｓｃの生成を行い、また、前記ハイレベルのスタンバイ信号Ｓｓｔを受けてゲート回路３６が出力する、計時動作を”許可”するハイレベルの計時許否信号Ｓｃｐｎに基き、遅延回路３２は、前記待機時間Ｔｗの計時動作を行い、当該計時の完了後には、実施例の発振装置１でのゲート回路１３〜出力回路１５と同様に動作するゲート回路３３〜出力回路３５が協働して、出力端子Ｐｏｕｔに出力信号Ｓｏｕｔを出力する。
【００４５】
《効果》
上述したように、変形例２の発振装置３では、発振回路３０が、スタンバイ信号Ｓｓｔにより発振動作を許可され又は禁止され、同様にして、遅延回路３２が、スタンバイ信号Ｓｓｔによる制御下でのゲート回路３６からの計時許否信号Ｓｃｐｎにより計時動作を許可され又は禁止されることから、実施例の発振装置１と同様に安定した発振信号Ｓｏｓｃに基く出力信号Ｓｏｕｔを出力することができることに加えて、例えば、発振回路３０に発振動作を行わせる必要が無いときには、発振回路３０の発振動作を停止させ、かつ、遅延回路３２の計時動作の停止により、発振回路３０からの如何なる信号をも出力させず、これにより、発振装置３をその必要に応じたタイミングで動作を開始させ、又、動作を停止させることができる。
【００４６】
変形例２の発振装置３では、図７に点線の矢印で図示されているように、遅延回路３２からの出力許否信号Ｓｏｐｎをゲート回路３３に出力することに加えて、分周回路３４及び出力回路３５に出力することによっても、上記したと同様な効果を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】実施例の発振装置の構成を示す図。
【図２】実施例の発振装置の動作を示すタイムチャート。
【図３】実施例の発振装置の他の構成を示す図（その１）。
【図４】実施例の発振装置の他の構成を示す図（その２）。
【図５】実施例の発振装置の他の構成を示す図（その３）。
【図６】変形例１の発振装置の構成を示す図。
【図７】変形例２の発振装置の構成を示す図。
【符号の説明】
【００４８】
１  発振装置    １０  発振回路    １１  電源監視回路    １２  遅延回路    １３  ゲート回路    １４  分周回路    １５  出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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