(57)【要約】【課題】製造工程を増やすことなく、寸法精度の高いダイオード素子をＴＦＴとともに基板上に備えた半導体装置の製造方法、電気光学装置の製造方法、半導体装置、および電気光学装置を提供する。【解決手段】同一基板１０ｂ上にＴＦＴ３０、８０、９０のソース・ドレイン領域を形成するための高濃度不純物導入工程を利用して、ダイオード素子５０の高濃度Ｎ型領域５２および高濃度Ｐ型領域５３を形成し、かつ、それらの間に真性領域５１を形成する。その際、ＴＦＴ３０、９０の高濃度ソース・ドレイン領域を形成する際に形成するレジストマスクの開口部のみでダイオード素子５０の高濃度Ｎ型領域５２の形成領域を規定するので、真性領域５１を高い精度で形成することができる。【選択図】図７
2006140511.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された半導体膜に不純物を導入してなる第１導電型の薄膜トランジスタ、第２導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備える半導体装置において、
前記ダイオード素子を構成する半導体膜の上層側には、前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜を有し、
前記ダイオード素子を構成する半導体膜は、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域と、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に配置された中間領域と、を有し、
該中間領域は、低濃度の不純物が導入された低濃度領域を含むことを特徴とする半導体装置。
【請求項２】
前記中間領域は、低濃度の不純物が導入された低濃度領域と、不純物イオンが導入されていない領域とが隣接配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低濃度領域は、低濃度第１導電型不純物が導入された低濃度第１導電型領域であり、
該低濃度第１導電型領域は前記高濃度第１導電型領域と隣接し、
前記不純物イオンが導入されていない領域は前記高濃度第２導電型領域と隣接していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記低濃度領域は、低濃度第２導電型不純物が導入された低濃度第２導電型領域であり、
該低濃度第２導電型領域は前記高濃度第２導電型領域と隣接し、
前記不純物イオンが導入されていない領域は前記高濃度第１導電型領域と隣接していることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記中間領域は、低濃度第１導電型不純物が導入された低濃度第１導電型領域と、低濃度第２導電型不純物が導入された低濃度第２導電型領域と、前記低濃度第１導電型領域と、前記低濃度第２導電型領域との間に配置された前記不純物イオンが導入されていない領域と、により形成され、
前記低濃度第１導電型領域は前記高濃度第１導電型領域と隣接し、前記低濃度第２導電型領域は前記高濃度第２導電型領域と隣接していることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、
前記導電膜の他方の端部は、前記高濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、
前記導電膜の他方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置され、
前記導電膜の他方の端部は、前記高濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする請求項３に記載の半導体装置。  
【請求項１０】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記高濃度第１導電型領域上に配置されることにより、前記導電膜は、前記高濃度第１導電型領域と前記不純物イオンが導入されていない領域との隣接部分を覆うように形成され、
前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項１１】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記高濃度第１導電型領域上に配置されることにより、前記導電膜は、前記高濃度第１導電型領域と前記不純物イオンが導入されていない領域との隣接部分を覆うように形成され、
前記導電膜の他方の端部は、前記不純物イオンが導入されていない領域上に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項１２】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記不純物イオンが導入されていない領域上に配置され、
前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項１３】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする請求項４に記載の半導体装置。  
【請求項１４】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、
前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項１５】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、
前記導電膜の他方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項１６】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜の一方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置され、
前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項１７】
前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、
前記導電膜は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項１８】
基板上に形成された半導体膜に不純物を導入してなる第１導電型の薄膜トランジスタ、第２導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備える半導体装置において、
前記ダイオード素子を構成する半導体膜の上層側には、前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜が設けられ、
前記ダイオード素子を構成する半導体膜は、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域と、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に配置された中間領域と、を有し、
該中間領域は、不純物イオンが導入されていない領域または低濃度第１導電型不純物が導入された低濃度第１導電型領域または低濃度第２導電型不純物が導入された低濃度第２導電型領域のうちどちらか一方からなり、
前記絶縁膜上には、前記薄膜トランジスタのゲート電極と同層の導電膜が設けられていることを特徴とする半導体装置。
【請求項１９】
前記導電膜は、高濃度第１導電型領域と前記中間領域とが隣接する部分を覆うように形成されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記導電膜の一方の端面の形成位置と、高濃度第２導電型領域と前記中間領域とが隣接する位置とは、平面的に重なることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記導電膜は、前記中間領域と平面的に重なる領域内に配置されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２２】
前記低濃度領域の不純物濃度が１０-19ａｔｍ／ｃｍ3以下であることを特徴とする請求項１ないし２１のいずれか一項に記載の半導体装置。
【請求項２３】
請求項１ないし２２のいずれかに規定する半導体装置を、電気光学物質を保持するＴＦＴアレイ基板として用いた電気光学装置であって、
前記ダイオード素子は、１つの素子、あるいは複数が直列あるいは並列に電気的に接続されて、前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子間、あるいは前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子と接地線との間で静電気保護回路を構成していることを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、この半導体装置をＴＦＴアレイ基板として用いた電気光学装置の製造方法、半導体装置、半導体装置をＴＦＴアレイ基板として用いた電気光学装置、およびこの電気光学装置を用いた電子機器に関するものである。
【背景技術】
【０００２】
各種の電気光学装置のうち、例えば、画素スイッチング用の非線形素子として薄膜トランジスタ（以下、ＴＦＴと称す）を用いたアクティブマトリクス型の液晶装置は、直視型表示装置や投射型表示装置などの各種の電子機器に用いられている。この電気光学装置では、データ線および走査線が交差する位置に対応して画素スイッチング用のＴＦＴ、および画素電極がマトリクス状に形成されたＴＦＴアレイ基板と、対向電極が形成された対向基板との間に電気光学物質としての液晶が保持されている。また、ＴＦＴアレイ基板上では、相補型のＴＦＴによって各種駆動回路が形成されていることもある。さらに、ＴＦＴアレイ基板上に形成された信号入力端子に対しては、ダイオード素子によって静電気保護回路が構成される場合がある。
【０００３】
ここで、ダイオード素子は、半導体膜に対して高濃度Ｎ型の不純物を導入して高濃度Ｎ型領域を形成するとともに、高濃度Ｐ型の不純物を導入して高濃度Ｐ型領域を形成することによって、これらの高濃度領域の境界にＰＮ接合を形成することにより製造される。
【０００４】
しかしながら、ＰＮ接合を利用したダイオード素子は、ノーマリオフで使用した状態において漏れ電流が大きいため、信号入力端子に対する静電気保護回路には適していない。
【０００５】
そこで、高濃度Ｎ型領域と高濃度Ｐ型領域との間に真性領域を中間領域として介在させることにより、ダイオード素子の漏れ電流を低減することが考えられる。このようなダイオード素子を備えたＴＦＴアレイ基板を製造するには、まず、図４１（Ａ）に示すように、基板１０ｂの表面に下地保護膜１２を形成した後、この下地保護膜１２の表面に島状の半導体膜１ａ、６０、５６を形成する。これらの半導体膜１ａ、６０、５６はそれぞれ、画素スイッチング用ＴＦＴ３０、駆動回路用のＴＦＴ８０、９０、およびダイオード素子５０を形成するためのシリコン膜などである。次に、プラズマCVD法などを用いて、半導体膜１ａ、６０、５６の表面にシリコン酸化膜からなるゲート絶縁膜２を形成する。なお、図示を省略するが、所定のレジストマスクを介して半導体膜１ａの延設部分１ｆに不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【０００６】
次に、図４１（Ｂ）に示すように、基板１０ｂの表面全体に、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成するためのタングステンシリサイドやモリブデンシリサイドなどの導電膜３を形成した後、フォトリソグラフィ技術を用いて導電膜３の表面にレジストマスク４０３を形成し、次に、レジストマスク４０３の開口部から導電膜３をエッチングして、図４１（Ｃ）に示すように、走査線３ａ、容量線３ｂ、ゲート電極６５、導電膜５７を形成する。また、半導体膜５６の上層側にも導電膜５７を残す。
【０００７】
次に、図４２（Ｄ）に示すように、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０をレジストマスク４１１′で覆った状態で、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、Ｎチャネル型の駆動回路用のＴＦＴ９０を構成する半導体膜６０とに対して、走査線３ａやゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極６５に対して自己整合的に低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成する。ここで、走査線３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域１ａ′、９１となる。
【０００８】
この際、レジストマスク４１１′については、半導体膜５６の表面側において、導電膜５７の一部を覆うように形成しておく。その結果、半導体膜５６には、導電膜５７の一方の端部に対して自己整合的に低濃度Ｎ型領域５４が形成される。なお、レジストマスク４１１′については、半導体膜５６の全体を覆うように形成してもよい。
【０００９】
次に、図４２（Ｅ）に示すように、走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０を覆うレジストマスク４１２′を形成し、この状態で、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１ｄ、９２、およびドレイン領域１ｅ、９４を形成する。
【００１０】
この際、レジストマスク４１２′については、半導体膜５６の側において、導電膜５７の一部を覆うように形成しておく。その結果、低濃度Ｎ型領域５４には高濃度Ｎ型不純物が導入され、高濃度Ｎ型領域５２が形成される。
【００１１】
次に、図４２（Ｆ）に示すように、Ｎチャネル型のＴＦＴ３０、９０を形成するための半導体膜１ａ、６０をレジストマスク４１３′で覆った状態で、Ｐチャネル型の駆動回路用のＴＦＴ８０を構成する半導体膜６０に対して、ゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（ボロンイオン）を打ち込んで、ゲート電極６５に対して自己整合的に低濃度ソース領域８３、および低濃度ドレイン領域８５を形成する。ここで、ゲート電極６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜６０のままのチャネル領域８１となる。
【００１２】
この際、レジストマスク４１３′については、半導体膜５６の表面側において、導電膜５７の一部を覆うように形成しておく。その結果、半導体膜５６には、導電膜５７の他方の端部に対して自己整合的に低濃度Ｐ型領域５５が形成される。なお、レジストマスク４１３′については、半導体膜５６の全体を覆うように形成してもよい。
【００１３】
次に、図４２（Ｇ）に示すように、ゲート電極６５より幅が広く、かつ、Ｎチャネル型のＴＦＴ３０、９０を形成するための半導体膜１ａ、６０を覆うレジストマスク４１４′を形成し、この状態で、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域８２、およびドレイン領域８４を形成する。
【００１４】
この際、レジストマスク４１４′については、半導体膜５６の側に対して、導電膜５７の一部を覆うように形成しておく。従って、低濃度Ｐ型領域５５には高濃度Ｐ型不純物が導入され、高濃度Ｐ型領域５３が形成される。
【００１５】
ここで、導電膜５７の真下に位置しているため、不純物イオンが導入されなかった部分は真性領域５１となる。それ故、基板１０ｂの表面には、ＴＦＴ３０、８０、９０とともに、Ｎ−Ｉ−Ｐ型のダイオード素子５０が形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、図４１および図４２を参照して説明した方法では、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３との間隔、すなわち、真性領域５１の寸法は、導電膜５７の寸法によって規定されるため、ダイオード素子５０の特性にばらつきが発生しやすいという問題点がある。すなわち、図４１および図４２を参照して説明した方法では、導電膜５７の寸法には、レジストマスク４０３′を形成する際の誤差、および導電膜３をエッチングする際の誤差が含まれているので、ダイオード素子５０に、ある程度以上の耐圧をもたせ、かつ、作動時には十分なオン電流が流れるような寸法精度に形成できないのである。
【００１７】
特に、ダイオード素子５０をノーマリオフで使用する場合には、ダイオード素子５０に対して、ＴＦＴ３０のＬＤＤ長に対する精度以上の寸法精度が要求されるが、従来の製造方法では、このような要求に対応できないという問題点がある。
【００１８】
以上の問題点に鑑みて、本発明の課題は、製造工程を増やすことなく、寸法精度の高いダイオード素子をＴＦＴとともに基板上に備えた半導体装置の製造方法、この半導体装置をＴＦＴアレイ基板として備えた電気光学装置の製造方法、半導体装置、および電気光学装置を提供することにある。
なお、本願明細書において、真性領域とは、半導体膜のうち不純物イオンが導入されていない部分を意味する。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、基板上に形成された半導体膜に不純物を導入してなる第１導電型の薄膜トランジスタ、第２導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備える半導体装置において、前記ダイオード素子を構成する半導体膜の上層側には、前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜を有し、前記ダイオード素子を構成する半導体膜は、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域と、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に配置された中間領域と、を有し、該中間領域は、低濃度の不純物が導入された低濃度領域を含むことを特徴とする。
上記構成により、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子を実現出来るという効果がある。
【００２０】
また、本発明の半導体装置において、前記中間領域は、低濃度の不純物が導入された低濃度領域と、不純物イオンが導入されていない領域とが隣接配置されてなることを特徴とする。さらに、前記低濃度領域は、低濃度第１導電型不純物が導入された低濃度第１導電型領域であり、該低濃度第１導電型領域は前記高濃度第１導電型領域と隣接し、前記不純物イオンが導入されていない領域は前記高濃度第２導電型領域と隣接していることを特徴とする。あるいは、前記低濃度領域は、低濃度第２導電型不純物が導入された低濃度第２導電型領域であり、該低濃度第２導電型領域は前記高濃度第２導電型領域と隣接し、前記不純物イオンが導入されていない領域は前記高濃度第１導電型領域と隣接していることを特徴とする。
【００２１】
また、本発明の半導体装置において、前記中間領域は、低濃度第１導電型不純物が導入された低濃度第１導電型領域と、低濃度第２導電型不純物が導入された低濃度第２導電型領域と、前記低濃度第１導電型領域と、前記低濃度第２導電型領域との間に配置された前記不純物イオンが導入されていない領域と、により形成され、前記低濃度第１導電型領域は前記高濃度第１導電型領域と隣接し、前記低濃度第２導電型領域は前記高濃度第２導電型領域と隣接していることを特徴とする。
【００２２】
また、本発明の半導体装置は、前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、前記導電膜の他方の端部は、前記高濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする。あるいは、前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、前記導電膜の他方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする。あるいは、前記導電膜の一方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置され、前記導電膜の他方の端部は、前記高濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする。あるいは、前記導電膜は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする。
【００２３】
また、本発明の半導体装置は、前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、前記導電膜の一方の端部は、前記高濃度第１導電型領域上に配置されることにより、前記導電膜は、前記高濃度第１導電型領域と前記不純物イオンが導入されていない領域との隣接部分を覆うように形成され、前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする。あるいは、前記導電膜の一方の端部は、前記高濃度第１導電型領域上に配置されることにより、前記導電膜は、前記高濃度第１導電型領域と前記不純物イオンが導入されていない領域との隣接部分を覆うように形成され、前記導電膜の他方の端部は、前記不純物イオンが導入されていない領域上に配置されていることを特徴とする。あるいは、前記導電膜の一方の端部は、前記不純物イオンが導入されていない領域上に配置され、前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする。あるいは、前記導電膜は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする。
【００２４】
また、本発明の半導体装置は、前記ダイオード素子を構成する半導体膜の上層側に設けられた前記絶縁膜の上に、前記薄膜トランジスタのゲート電極と同層の導電膜が形成され、前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする。あるいは、前記導電膜の一方の端部は、前記低濃度第１導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置され、前記導電膜の他方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする。あるいは、前記導電膜の一方の端部は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置され、前記導電膜の他方の端部は、前記低濃度第２導電型領域と前記不純物イオンが導入されていない領域との境界と平面的に重なる位置に配置されていることを特徴とする。あるいは、前記導電膜は、前記不純物イオンが導入されていない領域と平面的に重なる領域内に配置されていることを特徴とする。
【００２５】
また、本発明の半導体装置は、基板上に形成された半導体膜に不純物を導入してなる第１導電型の薄膜トランジスタ、第２導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備える半導体装置において、前記ダイオード素子を構成する半導体膜の上層側には、前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜が設けられ、前記ダイオード素子を構成する半導体膜は、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域と、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に配置された中間領域と、を有し、該中間領域は、不純物イオンが導入されていない領域または低濃度第１導電型不純物が導入された低濃度第１導電型領域または低濃度第２導電型不純物が導入された低濃度第２導電型領域のうちどちらか一方からなり、前記絶縁膜上には、前記薄膜トランジスタのゲート電極と同層の導電膜が設けられていることを特徴とする。また、前記導電膜は、高濃度第１導電型領域と前記中間領域とが隣接する部分を覆うように形成されていることを特徴とする。あるいは、前記導電膜の一方の端面の形成位置と、高濃度第２導電型領域と前記中間領域とが隣接する位置とは、平面的に重なることを特徴とする。あるいは、前記導電膜は、前記中間領域と平面的に重なる領域内に配置されていることを特徴とする。
【００２６】
また、本発明の半導体装置は、前記低濃度領域の不純物濃度が１０-19ａｔｍ／ｃｍ3以下であることを特徴とする。
【００２７】
また、本発明の電気光学装置は、本発明の規定する半導体装置を、電気光学物質を保持するＴＦＴアレイ基板として用いた電気光学装置であって、前記ダイオード素子は、１つの素子、あるいは複数が直列あるいは並列に電気的に接続されて、前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子間、あるいは前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子と接地線との間で静電気保護回路を構成していることを特徴とする。
【００２８】
本発明の参考例では、少なくとも、基板上に形成した半導体膜に対して第１のマスクの開口部を介して高濃度第１導電型不純物を導入して第１導電型の薄膜トランジシタの高濃度ソース・ドレイン領域を形成する高濃度第１導電型不純物導入工程と、前記半導体膜に対して第２のマスクの開口部を介して高濃度第２導電型不純物を導入して第２導電型の薄膜トランジシタの高濃度ソース・ドレイン領域を形成する高濃度第２導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第１導電型の薄膜トランジシタ、および前記第２導電型の薄膜トランジスタを形成するとともに、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域との間に、低濃度第１導電型不純物が導入された低濃度第１導電型領域、真性領域、および低濃度第２導電型不純物が導入された低濃度第２導電型領域のうちの少なくとも１つを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、前記ダイオード素子の前記高濃度第１導電型領域および前記高濃度第２導電型領域のうちの少なくとも一方については、前記第１のマスクまたは前記第２のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度濃度第２導電型領域との間隔を規定することを特徴とする。
【００２９】
本発明の参考例では、同一基板上にＴＦＴのソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子の高濃度第１導電型領域および高濃度第２導電型領域を形成するので、新たな工程を追加する必要がない。また、ダイオード素子において、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域との間に、低濃度第１導電型不純物が導入された低濃度第１導電型領域、真性領域、および低濃度第２導電型不純物が導入された低濃度第２導電型領域のうちの少なくとも１つを中間領域として有するため、耐圧が高い。さらに、ゲート電極と同層の導電膜に対して自己整合的にダイオード素子の高濃度第１導電型領域あるいは高濃度第２導電型領域を形成するのではなく、ＴＦＴのソース・ドレイン領域を形成する際に形成する第１のマスクまたは第２のマスク開口部でダイオード素子の高濃度第１導電型領域あるいは高濃度第２導電型領域の形成領域を規定する。このため、ゲート電極を形成する際の精度にかかわらず、マスクを形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子の高濃度第１導電型領域あるいは高濃度第２導電型領域の形成領域を規定できるので、それらの間に形成される低濃度領域や真性領域の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子を形成できる。
【００３０】
本発明の参考例は概ね、３つの形態に分類することができる。そのうち、第１の形態では、前記ゲート電極形成工程において、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記ゲート電極形成工程を行う以前に前記高濃度第１導電型不純物導入工程を行うことにより、前記ダイオード素子の前記高濃度第１導電型領域については、前記第１のマスクの開口部のみによって形成領域を規定する。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第１のマスクの開口部のみによって高濃度第１導電型領域を高い位置精度で形成することができる。
【００３１】
本発明の参考例において、前記高濃度第１導電型不純物導入工程では、前記導電膜の形成予定領域の一部を覆うように前記第１のマスクを形成することにより、前記導電膜と重なる領域にも前記ダイオード素子の前記高濃度第１導電型領域を形成することが好ましい。このように構成すると、半導体膜の上層側に形成した導電膜よりも真性領域の寸法が小さなダイオード素子を形成することができる。
【００３２】
本発明の参考例において、前記ゲート電極形成工程を行った以降、前記高濃度第２導電型不純物導入工程では、例えば、当該導電膜の一部を覆うように前記第２のマスクを形成して当該導電膜の一方の端部に対して自己整合的に前記高濃度第２導電型領域を形成する。
【００３３】
本発明の参考例において、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極を行った以降、前記高濃度第２導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第２のマスクを形成することにより、前記ダイオード素子の前記高濃度第２導電型領域については、前記第２のマスクの開口部のみによって形成領域を規定してもよい。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第２のマスクの開口部のみによって高濃度第２導電型領域を高い位置精度で形成することができる。また、導電膜から離れた位置に高濃度第２導電型領域を形成するので、その間に低濃度第２導電型領域を形成することもできる。
【００３４】
次に、本発明の参考例の第３の形態では、前記ゲート電極形成工程において、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極形成工程を行った以降、前記高濃度第１導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第１のマスクを形成することにより、前記ダイオード素子の前記高濃度第１導電型領域については、前記第１のマスクの開口部のみによって形成領域を規定する。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第１のマスクの開口部のみによって高濃度第１導電型領域を高い位置精度で形成することができる。また、導電膜から離れた位置に高濃度第１導電型領域を形成するので、その間に低濃度第１導電型領域を形成することもできる。
【００３５】
本発明の参考例において、前記ゲート電極形成工程を行った以降、前記高濃度第２導電型不純物導入工程では、例えば、当該導電膜の一部を覆うように前記第２のマスクを形成して当該導電膜の一方の端部に対して自己整合的に前記高濃度第２導電型領域を形成する。
【００３６】
また、本発明の参考例において、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極を行った以降、前記高濃度第２導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第２のマスクを形成することにより、前記ダイオード素子の前記高濃度第２導電型領域については、前記第２のマスクの開口部のみによって形成領域を規定することが好ましい。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第２のマスクの開口部のみによって高濃度第２導電型領域を高い位置精度で形成することができる。また、導電膜から離れた位置に高濃度第２導電型領域を形成するので、その間に低濃度第２導電型領域を形成することもできる。
【００３７】
次に、本発明の参考例の第３の形態では、前記ゲート電極形成工程において、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成せず、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極形成工程を行った以降、前記高濃度第１導電型不純物導入工程で、前記第１のマスクの開口部のみで規定された位置に前記ダイオード素子の前記高濃度第１導電型領域を形成するとともに、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極形成工程を行った以降、前記高濃度第２導電型不純物導入工程で、前記ダイオード素子の前記高濃度第１導電型領域から離間し、かつ、前記第２のマスクの開口部のみで規定された位置に当該ダイオード素子の前記高濃度第２導電型領域を形成する。このように構成すると、半導体膜の上層側に導電膜を形成しないのであれば、第１のマスクの開口部のみによって高濃度第１導電型領域を高い位置精度で形成することができ、かつ、第２のマスクの開口部のみによって高濃度第２導電型領域を高い位置精度で形成することができる。
【００３８】
上記参考例は、ＴＦＴが自己整合型、あるいはオフセットゲート型のいずれの場合にも適用できる。
【００３９】
また、本発明の参考例においては、ＴＦＴをＬＤＤ構造に構成する場合もある。このような場合、前記ゲート電極形成工程を行った後、第３のマスクで前記第２の薄膜トランジスタの側を覆った状態で低濃度第１導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第１導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第１導電型不純物導入工程を行うことにより、前記第１導電型の薄膜トランジスタをＬＤＤ構造とする。
【００４０】
また、前記ゲート電極形成工程を行った後、第４のマスクで前記第１の薄膜トランジスタの側を覆った状態で低濃度第２導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第２導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第２導電型不純物導入工程を行うことにより、前記第２導電型の薄膜トランジスタをＬＤＤ構造とする。
【００４１】
このようにして、ＴＦＴをＬＤＤ構造とする場合には、低濃度不純物導入工程を行うので、ダイオード素子において高濃度第１導電型領域と高濃度第２導電型領域の間には、低濃度領域を形成してもよい。
【００４２】
例えば、前記低濃度第１導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第１導電型領域に隣接する位置に低濃度第１導電型領域を形成する。
【００４３】
また、前記低濃度第２導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第２導電型領域に隣接する位置に低濃度第２導電型領域を形成する。
【００４４】
さらに、前記低濃度第１導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第１導電型領域に隣接する位置に低濃度第１導電型領域を形成し、前記低濃度第２導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第２導電型領域に隣接する位置に低濃度第２導電型領域を形成する。
【００４５】
この場合、前記低濃度第１導電型不純物導入工程では、例えば、前記第３のマスクを前記導電膜を一部、覆うように形成して、当該導電膜の一方の端部に対して自己整合的に前記低濃度第１導電型領域を形成する。
【００４６】
また、前記低濃度第１導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第３のマスクを形成することにより、前記ダイオード素子の前記低濃度第１導電型領域については前記導電膜の端部から離れた位置に形成してもよい。
【００４７】
同様に、前記低濃度第２導電型不純物導入工程では、例えば、前記導電膜を一部、覆うように前記第４のマスクを形成して、当該導電膜の一方の端部に対して自己整合的に前記低濃度第２導電型領域を形成する。
【００４８】
また、前記低濃度第２導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第４のマスクを形成することにより、前記ダイオード素子の前記低濃度第２導電型領域については前記導電膜の端部から離れた位置に形成してもよい。
【００４９】
本発明において、ダイオード素子の上層側に導電膜を形成しない場合でも、ＴＦＴをＬＤＤ構造に構成する場合には、以下のように構成できる。まず、前記ゲート電極形成工程を行った後、第３のマスクで前記第２の薄膜トランジスタの側を覆った状態で低濃度第１導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第１導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第１導電型不純物導入工程を行うことにより、前記第１導電型の薄膜トランジスタをＬＤＤ構造とするとともに、前記低濃度第１導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第１導電型領域に隣接する位置に低濃度第１導電型領域を形成する。
【００５０】
また、本発明の参考例では、前記ゲート電極形成工程を行った後、第４のマスクで前記第１の薄膜トランジスタの側を覆った状態で低濃度第２導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第２導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第２導電型不純物導入工程を行うことにより、前記第２導電型の薄膜トランジスタをＬＤＤ構造とするとともに、前記低濃度第２導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第２導電型領域に隣接する位置に低濃度第２導電型領域を形成する。
【００５１】
さらに、本発明の参考例では、前記ゲート電極形成工程を行った後、第３のマスクで前記第２の薄膜トランジスタの側を覆った状態で低濃度第１導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第１導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第１導電型不純物導入工程を行うことにより、前記第１導電型の薄膜トランジスタをＬＤＤ構造とするとともに、前記ゲート電極形成工程を行った後、第４のマスクで前記第１の薄膜トランジスタの側を覆った状態で低濃度第２導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第２導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第２導電型不純物導入工程を行うことにより、前記第２導電型の薄膜トランジスタをＬＤＤ構造とし、前記低濃度第１導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第１導電型領域に隣接する位置に低濃度第１導電型領域を形成し、前記低濃度第２導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第２導電型領域に隣接する位置に低濃度第２導電型領域を形成する。
【００５２】
この場合も、前記ゲート電極形成工程を行った後、第３のマスクで前記第２の薄膜トランジスタの側を覆った状態で低濃度第１導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第１導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第１導電型不純物導入工程を行うことにより、前記第１導電型の薄膜トランジスタをＬＤＤ構造とするとともに、前記ゲート電極形成工程を行った後、第４のマスクで前記第１の薄膜トランジスタの側を覆った状態で低濃度第２導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第２導電型の薄膜トランジシタの低濃度ソース・ドレイン領域を形成する低濃度第２導電型不純物導入工程を行うことにより、前記第２導電型の薄膜トランジスタをＬＤＤ構造とする場合には、前記低濃度第１導電型不純物導入工程では、前記ダイオード素子の前記高濃度第１導電型領域と前記高濃度第２導電型領域との間のうち、前記高濃度第１導電型領域に隣接する位置に低濃度第１導電型領域を形成し、前記低濃度第２導電型不純物導入工程では、前記ダイオード素子の前記低濃度第１導電型領域と前記高濃度第２導電型領域の間に低濃度第２導電型領域を形成してもよい。
【００５３】
本発明において、前記第１導電型は、Ｎ型であり、前記第２導電型はＰ型である。また、これとは反対に前記第１導電型は、Ｐ型であり、前記第２導電型はＮ型であってもよい。
【００５４】
本発明に係る半導体装置の製造方法を用いて、電気光学物質を保持する電気光学装置用のＴＦＴアレイ基板を形成する場合には、前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子間、あるいは前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子と接地線との間に前記ダイオード素子を備えた静電気保護回路を形成することが好ましい。この場合、前記ダイオード素子は、１つの素子、あるいは複数が直列あるいは並列に電気的に接続されて用いられる。
本発明は、例えば、前記電気光学物質として液晶を用いた液晶装置の製造方法に適用される。
【００５５】
本発明を適用した電気光学装置は、例えば、投射型表示装置や直視型表示装置などとった各種の電子機器に用いられる。
【００５６】
本発明に係る方法で製造された半導体装置は、例えば、以下の構造を有することになる。
【００５７】
まず、基板上に形成された半導体膜に不純物を導入してなる第１導電型の薄膜トランジスタ、第２導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備え、前記ダイオード素子の上層側には、前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜、および前記薄膜トランジスタのゲート電極と同層の導電膜を有し、前記ダイオード素子は、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域との間に、低濃度第１導電型不純物が導入された低濃度第１導電型領域、真性領域、および低濃度第２導電型不純物が導入された低濃度第２導電型領域のうちの少なくとも１つを幅が１μm以上、不純物濃度が１０-19ａｔｍ／ｃｍ3以下の中間領域として有する半導体装置において、前記導電膜の少なくとも一方の端部は、前記ダイオード素子の前記高濃度第１導電型不純物の端部、および前記高濃度第２導電型領域の端部のいずれとも平面方向にずれていることを特徴とする。すなわち、本発明では、ダイオード素子の上層側に導電膜が形成されているが、ダイオード素子の高濃度第１導電型不純物の端部、および高濃度第２導電型領域のうちの少なくとも一方は、この導電膜に対して自己整合的に形成されていないことを特徴とする。
【００５８】
また、基板上に形成された半導体膜に不純物を導入してなる第１導電型の薄膜トランジスタ、第２導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備える半導体装置において、前記ダイオード素子の上層側には前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜を有する一方、前記薄膜トランジスタのゲート電極と同層の導電膜を有しておらず、前記ダイオード素子は、高濃度の第１導電型不純物が導入された高濃度第１導電型領域と、高濃度の第２導電型不純物が導入された高濃度第２導電型領域との間に、低濃度の第１導電型不純物が導入された低濃度第１導電型領域、真性領域、および低濃度の第２導電型不純物が導入された低濃度第２導電型領域のうちの少なくとも１つを幅が１μm以上、不純物濃度が１０-19ａｔｍ／ｃｍ3以下の中間領域として有している。
【００５９】
本願明細書において、中間領域の幅とは、高濃度第１導電型領域から高濃度第２導電型領域までの寸法を意味する。
【００６０】
本発明において、前記ダイオード素子は、例えば、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に、前記低濃度第１導電型領域、前記真性領域、および前記低濃度第２導電型領域のうち、前記真性領域のみを前記中間領域として備えている。すなわち、本発明では、ダイオード素子の上層側に導電膜が形成されておらず、ダイオード素子の高濃度第１導電型不純物、および高濃度第２導電型領域については、ダイオード素子の上層側に導電膜を形成してそれをマスクとして不純物の導入を行ったものではないことを特徴とする。
【００６１】
また、前記ダイオード素子は、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に、前記低濃度第１導電型領域、前記真性領域、および前記低濃度第２導電型領域のうち、前記真性領域と前記低濃度第１導電型領域とを前記中間領域として備えている場合もある。
【００６２】
さらに、前記ダイオード素子は、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に、前記低濃度第１導電型領域、前記真性領域、および前記低濃度第２導電型領域のうち、前記低濃度第１導電型領域と前記低濃度第２導電型領域とを前記中間領域として備えている場合もある。
【００６３】
さらにまた、前記ダイオード素子は、前記高濃度第１導電型領域と前記高濃度第２導電型領域との間に、前記低濃度第１導電型領域、前記真性領域、および前記低濃度第２導電型領域のすべてを前記中間領域として備えている場合もある。
【００６４】
【発明を実施するための最良の形態】
【００６５】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下の説明では、第１導電型をＮ型とし、第２導電型をＰ型としたが、第２導電型をＰ型とし、第２導電型をＮ型としてもよい。
【００６６】
［実施の形態１−１］
（液晶装置の全体構成）
図１は、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図２は、対向基板を含めて示す図１のＨ−Ｈ′断面図である。
【００６７】
図１において、液晶装置１００のＴＦＴアレイ基板１０の上には、シール材１０７が貼り合わされる対向基板の縁に沿うように設けられている。シール材１０７の外側の領域には、データ線駆動回路１０１および実装端子１０２（信号入力端子）がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。
【００６８】
また、実装端子１０２とデータ線駆動回路１０１との間には、後述する静電気保護回路５が形成されている。
【００６９】
なお、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列しても良い。例えば、奇数列のデータ線は画像表示領域１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。この様にデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。
【００７０】
更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁１０８の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００７１】
そして、図２に示すように、図１に示したシール材１０７とほぼ同じ輪郭をもつ対向基板２０がこのシール材１０７によりＴＦＴアレイ基板１０に固着されている。なお、シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００７２】
詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９aがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成されている。さらに、ＴＦＴアレイ基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００７３】
このように形成した液晶装置１００は、投射型表示装置（液晶プロジェクタ）に使用される場合には、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置１００にはカラーフィルタが形成されていない。但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【００７４】
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００７５】
（液晶装置１００の構成および動作）
次に、アクティブマトリクス型の液晶装置（電気光学装置）の構成および動作について、図３ないし図７を参照して説明する。
【００７６】
図３（Ａ）、（Ｂ）は、液晶装置１００の画像表示領域１０aを構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図、およびこの液晶装置１００のＴＦＴアレイ基板に形成された静電気保護回路の等価回路図である。図４は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板において相隣接する画素の平面図である。図５は、図４のＡ−Ａ′線に相当する位置での断面、およびＴＦＴアレイ基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７７】
図３（Ａ）において、液晶装置１００の画像表示領域１０aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００７８】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００７９】
図４において、液晶装置１００のＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【００８０】
図５に示すように、液晶装置１００は、ＴＦＴアレイ基板１０と、これに対向配置される対向基板２０とを備えている。
【００８１】
本形態において、ＴＦＴアレイ基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。ＴＦＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド膜などからなる配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明な導電性膜からなる。また、配向膜１６は、たとえばポリイミド膜などの有機膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【００８２】
ＴＦＴアレイ基板１０には、透明基板１０ｂの表面に下地保護膜１２が形成されているとともに、その表面側において、画像表示領域１０ａには、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が形成されている。
【００８３】
図４および図５に示すように、画素スイッチング用のＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、半導体膜１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体膜１ａの上層側には、この半導体膜１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【００８４】
このように構成したＴＦＴ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４、７およびゲート絶縁膜２に形成されたコンタクトホール８を介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【００８５】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００８６】
なお、ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。また、本形態では、ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＴＦＴ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００８７】
このように構成したＴＦＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図１および図２を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００８８】
なお、対向基板２０およびＴＦＴアレイ基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００８９】
（駆動回路および静電気保護回路の構成）
再び図１において、本形態の液晶装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図６（Ａ）および図７に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されている。
【００９０】
図６（Ａ）は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴ、および静電気保護回路の構成を示す平面図である。図７は、この周辺回路を構成するＴＦＴを図１１のＢ−Ｂ′線で切断したときの断面図である。なお、図７にはＴＦＴアレイ基板１０の画像表示領域１０ａに形成した画素スイッチング用ＴＦＴ３０、および静電気保護回路のダイオード素子も示してある。
【００９１】
図６および図７において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０とからなる相補型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ８０、９０を構成する半導体膜６０（輪郭を点線で示す）は、基板１０ｂ上に形成された下地保護膜１２を介して島状に形成されている。
【００９２】
ＴＦＴ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体膜６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体膜６０のドレイン領域に電気的にそれぞれ接続されている。
【００９３】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が形成されている。また、駆動回路用のＴＦＴ８０、９０も、画素スイッチング用のＴＦＴ３０と同様、ＬＤＤ構造を有しており、チャネル型成領域８１、９１の両側には、高濃度ソース領域８２、９２および低濃度ソース領域８３、９３からなるソース領域と、高濃度ドレイン領域８４、９４および低濃度ドレイン領域８５、９５からなるドレイン領域とを備えている。
【００９４】
また、本形態の液晶装置１００において、ＴＦＴアレイ基板１０には、図３（Ａ）に示すように、実装端子１０２とデータ線駆動回路１０１との間に静電気保護回路５が形成され、この静電気保護回路５では、図３（Ａ）および図６（Ｂ）に示すように、実装端子１０２からデータ線駆動回路１０１などへ延びる信号線５８と接地線５９との間にダイオード素子５０がノーマリオフの状態に配置されている。ここで、ダイオード素子５０は、少なくとも、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３とを有し、これらの各領域に対して、信号線５８および接地線５９がコンタクトホール５８ａ、５９ａを介して電気的に接続している。また、静電気保護回路５において、ここでの説明では１つのダイオード素子５０が記載されているが、静電気保護回路５においては、複数のダイオード素子５０が直列あるいは並列に複数、電気的接続されていることもある。
【００９５】
なお、接地線５９は、実装端子１０２からデータ線駆動回路１０１などへ延びているもの、あるいは、図３（Ｂ）に示すように、データ線駆動回路１０１などから引き出されたものを用いることができる。
【００９６】
これらいずれの回路構成を用いた場合も、実装端子１０２にサージ電流が入った場合、このサージ電流をダイオード素子５０を介して接地線５９に逃がすことによって、データ線駆動回路１０１などをサージ電流から保護する。従って、ダイオード素子５０には、サージ電流を適正に流すことができ、かつ、定常時の漏れ電流が小さいことが求められる。そこで、本発明では、以下に詳述するように、ＴＦＴの製造工程を利用しながらダイオード素子５０を最適な構造に形成する。
【００９７】
（ＴＦＴアレイ基板の製造方法）
図８（Ａ）ないし図１３を参照して、ＴＦＴアレイ基板１０を製造する方法を説明する。
【００９８】
図８（Ａ）は、本形態のＴＦＴアレイ基板１０を製造する方法を示す工程図である。図９〜図１３はいずれも、本形態のＴＦＴアレイ基板１０の製造方法を示す工程断面図である。
【００９９】
本形態では、図８（Ａ）に示すように、下地保護膜形成工程ＳＴ１、半導体膜形成工程ＳＴ２、ゲート絶縁膜形成工程ＳＴ３、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）、ソース電極・配線形成工程ＳＴ９、画素電極形成工程ＳＴ１０をこの順に行う。なお、これらの工程のうち、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）については、図８（Ｂ）に示すように、順序を入れ換えることも可能である。
【０１００】
本形態では、まず、図９（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１０ｂを準備した後、基板温度が１５０℃〜４５０℃の温度条件下で、透明基板１０ｂの全面に、下地保護膜１２を形成するためのシリコン酸化膜からなる絶縁膜をプラズマＣＶＤ法により３００ｎｍ〜５００ｎｍの厚さに形成する。このときの原料ガスとしては、たとえばモノシランと笑気ガスとの混合ガスやＴＥＯＳと酸素、あるいはジシランとアンモニアを用いることができる。
【０１０１】
次に、図９（Ｂ）に示すように、基板温度が１５０℃〜４５０℃の温度条件下で、透明基板１０ｂの全面に、非晶質シリコン膜からなる半導体膜１をプラズマＣＶＤ法により５０ｎｍ〜１００ｎｍの厚さに形成する。このときの原料ガスとしては、たとえばジシランやモノシランを用いることができる。次に、半導体膜１に対してレーザ光を照射してレーザアニールを施す。その結果、アモルファスの半導体膜１は、一度溶融し、冷却固化過程を経て結晶化する。この際には、各領域へのレーザ光の照射時間が非常に短時間であり、かつ、照射領域も基板全体に対して局所的であるため、基板全体が同時に高温に熱せられることがない。それ故、透明基板１０としてガラス基板などを用いても熱による変形や割れ等が生じない。
【０１０２】
次に、図９（Ｃ）に示すように、フォトリソグラフィ技術を用いて半導体膜１の表面にレジストマスク４０２を形成する。次に、レジストマスク４０２の開口部から半導体膜１をエッチングして、図９（Ｄ）に示すように、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、静電保護回路用のＴＦＴ８０、９０とを島状に形成した後、レジストマスク４０２を除去する。
【０１０３】
次に、図１０（Ｅ）に示すように、ＣＶＤ法などを用いて、半導体膜１ａ、６０の表面にシリコン酸化膜からなるゲート絶縁膜２を形成する。
【０１０４】
次に、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）では、図１０（Ｆ）に示すように、後で形成する走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０を覆うレジストマスク４１１（第１のマスク）を形成し、この状態で、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１ｂ、９２、およびドレイン領域１ｄ、９４を形成した後、レジストマスク４１１を除去する。なお、この工程では、半導体膜１ａの延設部分１ｆにも不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【０１０５】
この際、レジストマスク４１１については、半導体膜５６の一部を覆うように形成しておく。その結果、半導体膜５６の一部には高濃度Ｎ型不純物が導入され、高濃度Ｎ型領域５２が形成される。この際、レジストマスク４１１については、次の工程で形成される導電膜５７と平面的に重なる位置にまで形成する。
【０１０６】
次に、ゲート電極形成工程ＳＴ５では、図１０（Ｇ）に示すように、基板１０ｂの表面全体に、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成するためのアルミニウム、タングステン、モリブデン、タンタルなどの導電膜３を形成した後、フォトリソグラフィ技術を用いて導電膜３の表面にレジストマスク４０３を形成する。次に、図１０（Ｈ）に示すように、レジストマスク４０３の開口部から導電膜３をエッチングして、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成した後、レジストマスク４０３を除去する。
【０１０７】
この際、ダイオード素子５０を形成するための半導体膜５６の上層側に導電膜５７を残す。
【０１０８】
次に、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）では、図１１（Ｉ）に示すように、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０、およびダイオード素子５０を形成するための半導体膜５６をレジストマスク４１２（第３のマスク）で覆った状態で、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、Ｎチャネル型の駆動回路用のＴＦＴ９０を構成する半導体膜６０とに対して、走査線３ａやゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極６５に対して自己整合的に不純物濃度が約１×１０19／ｃｍ3以下の低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成した後、レジストマスク４１２を除去する。
【０１０９】
ここで、走査線３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域１ａ′、９１となる。
【０１１０】
この際、レジストマスク４１２については、ダイオード素子５０を形成するための半導体膜５６の全体を覆った状態にしておく。なお、レジストマスク４１２については、レジストマスク４１１と同様、半導体膜５６の一部を覆うように形成しておいてもよい。
【０１１１】
次に、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、図１１（Ｊ）に示すように、Ｎチャネル型のＴＦＴ３０、９０を形成するための半導体膜１ａ、６０をレジストマスク４１３（第４のマスク）で覆った状態で、Ｐチャネル型の駆動回路用のＴＦＴ８０を構成する半導体膜６０に対して、ゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｐ型の不純物イオン（ボロンイオン）を打ち込んで、ゲート電極６５に対して自己整合的に不純物濃度が約１×１０19／ｃｍ3以下の低濃度ソース領域８３、および低濃度ドレイン領域８５を形成した後、レジストマスク４１３を除去する。ここで、ゲート電極６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜６０のままのチャネル領域８１となる。
【０１１２】
この際、レジストマスク４１３については、半導体膜５６の表面側において、導電膜５７の一部を覆うように形成しておく。その結果、半導体膜５６には、導電膜５７に対して自己整合的に低濃度Ｐ型領域５５が形成される。なお、レジストマスク４１３については、半導体膜５６の全体を覆うように形成してもよい。
【０１１３】
次に、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）では、図１１（Ｋ）に示すように、走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０を覆うレジストマスク４１４（第２のマスク）を形成し、この状態で、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域８２、およびドレイン領域８４を形成した後、レジストマスク４１４を除去する。
【０１１４】
この際、レジストマスク４１４については、半導体膜５６の側に対して、導電膜５７の一部を覆うように形成しておく。従って、低濃度Ｐ型領域５５には高濃度Ｐ型不純物が導入され、高濃度Ｐ型領域５３が形成される。
【０１１５】
ここで、導電膜５７の真下において、不純物イオンが導入されなかった部分は真性領域５１となる。それ故、基板１０ｂの表面には、ＴＦＴ３０、８０、９０とともに、Ｎ−Ｉ−Ｐ型のダイオード素子５０が形成される。
【０１１６】
次に、図１２（Ｌ）に示すように、基板１０ｂの表面全体に、シリコン酸化膜などからなる層間絶縁膜４を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜４の表面にレジストマスク４０４を形成する。次に、レジストマスク４０４の開口部から層間絶縁膜４をエッチングして、図１２（Ｍ）に示すように、コンタクトホール５、６３、６４、６８、６９、５８ａ、５９ａをそれぞれ形成した後、レジストマスク４０４を除去する。
【０１１７】
次に、ソース電極・配線形成工程ＳＴ９では、図１２（Ｎ）に示すように、基板１０ｂの表面全体に、データ線６ａ（ソース電極）などを構成するためのアルミニウム膜６などを５００ｎｍ〜１０００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてアルミニウム膜６の表面にレジストマスク４０５を形成する。次に、レジストマスク４０５の開口部からアルミニウム膜５をエッチングして、図１２（Ｏ）に示すように、データ線６ａ、高電位線７１、低電位線７２、入力配線６６、出力配線６７、信号線５８、および接地線５９を形成する。その結果、周辺回路領域では、Ｐチャネル型およびＮチャネル型のＴＦＴ８０、９０が完成する。次に、レジストマスク４０５を除去する。
【０１１８】
次に、図１３（Ｐ）に示すように、シリコン酸化膜などからなる層間絶縁膜７を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜７の表面にレジストマスク４０６を形成する。次に、レジストマスク４０６の開口部から層間絶縁膜７をエッチングして、図１３（Ｑ）に示すように、コンタクトホール８を形成した後、レジストマスク４０６を除去する。
【０１１９】
次に、画素電極形成工程ＳＴ１０では、図１３（Ｒ）に示すように、基板１０ｂの表面全体に、ＩＴＯ膜９などの透明導電膜を形成した後、フォトリソグラフィ技術を用いてＩＴＯ膜９の表面にレジストマスク４０７を形成する。次に、レジストマスク４０７の開口部からＩＴＯ膜９をエッチングして、図１３（Ｓ）に示すように、画素電極９ａを形成した後、レジストマスク４０７を除去する。
【０１２０】
しかる後に、図５および図７に示すように、配向膜１６を形成する。その結果、ＴＦＴアレイ基板１０が完成する。
【０１２１】
（本形態の効果）
以上説明したように、本形態では、同一基板１０ｂ上にＴＦＴ３０、８０、９０のソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子５０の高濃度Ｎ型領域５２および高濃度Ｐ型領域５３を形成するので、新たな工程を追加する必要がない。また、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３との間に、真性領域５１からなる中間領域として有するため、耐圧が高い。
【０１２２】
さらに、ゲート電極６５と同層の導電膜５７に対して自己整合的にダイオード素子５０の高濃度Ｎ型領域５２を形成するのではく、ＴＦＴ３０、９０のソース・ドレイン領域を形成する際に形成するレジストマスク４１１の開口部でダイオード素子５０の高濃度Ｎ型領域５２の形成領域を規定する。その結果、導電膜５７の端部は、高濃度Ｎ型領域５２の端部に対して平面方向にずれている。このように、本形態では、レジストマスク４１１の開口部でダイオード素子５０の高濃度Ｎ型領域５２の形成領域を規定したため、ゲート電極６５を形成する際の精度にかかわらず、レジストマスク４１１を形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子５０の高濃度Ｎ型領域５２の形成領域を規定できるので、それらの間に形成される真性領域５１の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子５０を形成できる。
【０１２３】
しかも、レジストマスク４１１については、次の工程で形成される導電膜５７と平面的に重なる位置にまで形成するだけで、真性領域５１を導電膜５７の寸法より小さな寸法の真性領域５１を形成できる。しかも、導電膜５７に対して自己整合的に形成する方法では不可能な１μｍという寸法の真性領域５１を高い精度で形成することができる。
【０１２４】
［実施の形態１−２］
図１４（Ｅ）ないし（Ｋ）は、本発明の実施の形態１−２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１２５】
実施の形態１−１では、図１１（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の一部を覆うようにレジストマスク４１３、４１４を形成し、導電膜５７に対して自己整合的に低濃度Ｐ型領域５５、および高濃度Ｐ型領域５３を形成したが、図１４（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の全体を覆うようにレジストマスク４１３、４１４を形成してもよい。この場合、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、実施の形態１−１よりも寸法の大きな真性領域５１を形成することができる。その他の工程については、実施の形態１−１と同様であるので、説明を省略する。
【０１２６】
［実施の形態１−３］
図１５（Ｅ）ないし（Ｋ）は、本発明の実施の形態１−３に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１２７】
実施の形態１−１、１−２では、図１１（Ｊ）、（Ｋ）、および図１４（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４を同一領域に形成したため、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、中間領域として真性領域５１のみが形成されるが、図１５（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成して、導電膜５７の一方の端部に対して自己整合的に低濃度Ｐ型領域５５を形成した後、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については、導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１２８】
このように構成すると、レジストマスク４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができる。その他の工程については、実施の形態１−１と同様であるので、説明を省略する。
【０１２９】
［実施の形態１−４］
図１６（Ｅ）ないし（Ｋ）は、本発明の実施の形態１−４に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１３０】
実施の形態１−３では、図１５（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成し、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については導電膜５７の全体を覆うように形成したが、図１６（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）でもレジストマスク４１３を導電膜５７の全体を覆うように形成し、かつ、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）においては、さらに広く導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１３１】
このように構成すると、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができるとともに、真性領域５１の寸法を拡大できる。その他の工程については、実施の形態１−１と同様であるので、説明を省略する。
【０１３２】
［実施の形態２−１］
図１７（Ａ）は、本形態のＴＦＴアレイ基板１０を製造する方法を示す工程図である。図１８（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１３３】
本形態でも、図１７（Ａ）に示すように、下地保護膜形成工程ＳＴ１、半導体膜形成工程ＳＴ２を行った後、ゲート絶縁膜形成工程ＳＴ３、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）を行い、しかる後に、ソース電極・配線形成工程ＳＴ９、画素電極形成工程ＳＴ１０を行う。なお、これらの工程のうち、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）については、図１７（Ｂ）に示すように、順序を入れ換えることも可能である。
【０１３４】
これらの工程のうち、下地保護膜形成工程ＳＴ１、半導体膜形成工程ＳＴ２、ソース電極・配線形成工程ＳＴ９、画素電極形成工程ＳＴ１０については実施の形態１−１と同様であるため、説明を省略する。
【０１３５】
実施の形態１−１では、図１０（Ｆ）、（Ｇ）、（Ｈ）に示すように、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）において、導電膜５７と重なるようにレジストマスク４１１を形成したが、図１８（Ｆ）、（Ｇ）、（Ｈ）に示すように示すように、Ｎ+導入工程ＳＴ４では、開口部が導電膜５７から離れたレジストマスク４１１を形成してもよい。
【０１３６】
このように構成すると、導電膜５７の端部から離れた位置に高濃度Ｎ型領域５２が形成されるので、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、実施の形態１−１よりも寸法の大きな真性領域５１を形成することができる。その他の工程については、実施の形態１−１と同様であるので、説明を省略する。
【０１３７】
［実施の形態２−２］
図１９（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１３８】
実施の形態２−１では、図１８（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の一部を覆うようにレジストマスク４１３、４１４を形成し、導電膜５７に対して自己整合的に低濃度Ｐ型領域５５、および高濃度Ｐ型領域５３を形成したが、図１９（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の全体を覆うようにレジストマスク４１３、４１４を形成してもよい。この場合、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、実施の形態２−１よりも寸法の大きな真性領域５１を形成することができる。その他の工程については、実施の形態２−１と同様であるので、説明を省略する。
【０１３９】
［実施の形態２−３］
図２０（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−３に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１４０】
実施の形態２−１、２−２では、図１８（Ｊ）、（Ｋ）、および図１９（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４を同一領域に形成したため、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、中間領域として真性領域５１のみが形成されるが、図２０（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成して、導電膜５７の一方の端部に対して自己整合的に低濃度Ｐ型領域５５を形成した後、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については、導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１４１】
このように構成すると、レジストマスク４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができる。その他の工程については、実施の形態２−１と同様であるので、説明を省略する。
【０１４２】
［実施の形態２−４］
図２１（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−４に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１４３】
実施の形態２−３では、図２０（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成し、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については導電膜５７の全体を覆うように形成したが、図２１（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）でもレジストマスク４１３を導電膜５７の全体を覆うように形成し、かつ、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）においては、さらに広く導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１４４】
このように構成すると、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができるとともに、真性領域５１の寸法を拡大できる。その他の工程については、実施の形態２−１と同様であるので、説明を省略する。
【０１４５】
［実施の形態２−５］
図２２（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−５に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１４６】
実施の形態２−１では、図１８（Ｉ）に示すように、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）において、半導体膜５６の全体を覆うようにレジストマスク４１２を形成したが、図２２（Ｉ）に示すように示すように、Ｎ-導入工程ＳＴ６において、導電膜５７の一部を覆うようにレジストマスク４１２を形成してもよい。
【０１４７】
このように構成すると、導電膜５７の端部に対して自己整合的に低濃度Ｎ型領域５４が形成されるので、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、中間領域として、真性領域５１と低濃度Ｎ型領域５４とを形成することができる。その他の工程については、実施の形態２−１と同様であるので、説明を省略する。
【０１４８】
［実施の形態２−６］
図２３（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−６に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１４９】
実施の形態２−５では、図２２（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の一部を覆うようにレジストマスク４１３、４１４を形成し、導電膜５７に対して自己整合的に低濃度Ｐ型領域５５、および高濃度Ｐ型領域５３を形成したが、図２３（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の全体を覆うようにレジストマスク４１３、４１４を形成してもよい。この場合、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、実施の形態２−１よりも寸法の大きな真性領域５１を形成することができる。その他の工程については、実施の形態２−５と同様であるので、説明を省略する。
【０１５０】
［実施の形態２−７］
図２４（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−７に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１５１】
実施の形態２−５、２−６では、図２２（Ｊ）、（Ｋ）、および図２３（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４を同一領域に形成したため、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、中間領域として真性領域５１のみが形成されるが、図２４（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成して、導電膜５７の一方の端部に対して自己整合的に低濃度Ｐ型領域５５を形成した後、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については、導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１５２】
このように構成すると、レジストマスク４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、低濃度Ｎ型領域５４、真性領域５１および低濃度Ｐ型領域５５を形成することができる。その他の工程については、実施の形態２−５と同様であるので、説明を省略する。
【０１５３】
［実施の形態２−８］
図２５（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−８に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１５４】
実施の形態２−７では、図２４（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成し、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については導電膜５７の全体を覆うように形成したが、図２５（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）でもレジストマスク４１３を導電膜５７の全体を覆うように形成し、かつ、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）においては、さらに広く導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１５５】
このように構成すると、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができるとともに、真性領域５１の寸法を拡大できる。その他の工程については、実施の形態２−５と同様であるので、説明を省略する。
【０１５６】
［実施の形態２−９］
図２６（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−９に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１５７】
実施の形態２−５では、図２２（Ｉ）に示すように、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）において、半導体膜５６の一部を覆うようにレジストマスク４１２を形成して導電膜５７の端部に対して自己整合的に低濃度Ｎ型領域５４が形成したが、図２６（Ｉ）に示すように示すように、Ｎ-導入工程ＳＴ６において、導電膜５７の全部を覆うが、高濃度Ｎ型領域５２の端部から離れた位置にレジストマスク４１２を形成してもよい。
【０１５８】
このように構成すると、導電膜５７の端部に対して自己整合的に低濃度Ｎ型領域５４が形成されるので、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、中間領域として、真性領域５１と低濃度Ｎ型領域５４とを形成することができ、かつ、真性領域５１の寸法を拡張できる。その他の工程については、実施の形態２−５と同様であるので、説明を省略する。
【０１５９】
［実施の形態２−１０］
図２７（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１０に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１６０】
実施の形態２−９では、図２６（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の一部を覆うようにレジストマスク４１３、４１４を形成し、導電膜５７に対して自己整合的に低濃度Ｐ型領域５５、および高濃度Ｐ型領域５３を形成したが、図２７（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、導電膜５７の全体を覆うようにレジストマスク４１３、４１４を形成してもよい。この場合、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、実施の形態２−１よりも寸法の大きな真性領域５１を形成することができる。その他の工程については、実施の形態２−５と同様であるので、説明を省略する。
【０１６１】
［実施の形態２−１１］
図２８（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１１に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１６２】
実施の形態２−９、２−１０では、図２６（Ｊ）、（Ｋ）、および図２７（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４を同一領域に形成したため、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、中間領域として真性領域５１のみが形成されるが、図２８（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成して、導電膜５７の一方の端部に対して自己整合的に低濃度Ｐ型領域５５を形成した後、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については、導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１６３】
このように構成すると、レジストマスク４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、低濃度Ｎ型領域５４、真性領域５１および低濃度Ｐ型領域５５を形成することができる。その他の工程については、実施の形態２−９と同様であるので、説明を省略する。
【０１６４】
［実施の形態２−１２］
図２９（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１６５】
実施の形態２−１１では、図２８（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、レジストマスク４１３を導電膜５７の一部を覆うように形成し、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１４については導電膜５７の全体を覆うように形成したが、図２９（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）でもレジストマスク４１３を導電膜５７の全体を覆うように形成し、かつ、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）においては、さらに広く導電膜５７の全体を覆うようにレジストマスク４１４を形成してもよい。
【０１６６】
このように構成すると、レジストマスク４１３、４１４の開口部は、導電膜５７から離れた位置にあるので、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができるとともに、真性領域５１の寸法を拡大できる。その他の工程については、実施の形態２−９と同様であるので、説明を省略する。
【０１６７】
［実施の形態３］
図３０（Ａ）は、本形態のＴＦＴアレイ基板１０を製造する方法を示す工程図である。図３１および図３２はいずれも、本形態のＴＦＴアレイ基板１０の製造方法のうち、ゲート絶縁膜形成工程ＳＴ３、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５を示す工程断面図、およびＮ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）を示す工程断面図である。
【０１６８】
本形態でも、図３０（Ａ）に示すように、下地保護膜形成工程ＳＴ１、半導体膜形成工程ＳＴ２を行った後、ゲート絶縁膜形成工程ＳＴ３、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）を行い、しかる後に、ソース電極・配線形成工程ＳＴ９、画素電極形成工程ＳＴ１０を行う。なお、これらの工程のうち、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）、ゲート電極形成工程ＳＴ５、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）については、図３１（Ｂ）に示すように、順序を入れ換えることも可能である。
【０１６９】
これらの工程のうち、下地保護膜形成工程ＳＴ１、半導体膜形成工程ＳＴ２、ソース電極・配線形成工程ＳＴ９、画素電極形成工程ＳＴ１０については実施の形態１−１と同様であるため、説明を省略する。
【０１７０】
本形態では、図３１（Ｅ）に示すように、ゲート絶縁膜形成工程ＳＴ３において、半導体膜１ａ、６０、５６の表面にシリコン酸化膜からなるゲート絶縁膜２を形成した後、Ｎ+導入工程ＳＴ４（高濃度第１導電型不純物導入工程）では、図３１（Ｆ）に示すように、後で形成する走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０を覆うレジストマスク４１１（第１のマスク）を形成し、この状態で、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１ｂ、９２、およびドレイン領域１ｄ、９４を形成した後、レジストマスク４１１を除去する。
【０１７１】
この際、レジストマスク４１１については、半導体膜５６の一部を覆うように形成しておく。その結果、半導体膜５６の一部には高濃度Ｎ型不純物が導入され、高濃度Ｎ型領域５２が形成される。
【０１７２】
次に、ゲート電極形成工程ＳＴ５では、図３１（Ｇ）に示すように、基板１０ｂの表面全体に、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成するためのアルミ、タングステン、モリブデン、タンタルなどの導電膜３を形成した後、フォトリソグラフィ技術を用いて導電膜３の表面にレジストマスク４０３を形成する。次に、図３１（Ｈ）に示すように、レジストマスク４０３の開口部から導電膜３をエッチングして、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成した後、レジストマスク４０３を除去する。
【０１７３】
この際、実施の形態１と違って、ダイオード素子５０を形成するための半導体膜５６の上層側に導電膜を残さない。
【０１７４】
次に、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）では、図３２（Ｉ）に示すように、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０、およびダイオード素子５０を形成するための半導体膜５６をレジストマスク４１２（第３のマスク）で覆った状態で、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、Ｎチャネル型の駆動回路用のＴＦＴ９０を構成する半導体膜６０とに対して、走査線３ａやゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極６５に対して自己整合的に不純物濃度が約１×１０19／ｃｍ3以下の低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成した後、レジストマスク４１２を除去する。
【０１７５】
ここで、走査線３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域１ａ′、９１となる。
【０１７６】
この際、レジストマスク４１２については、ダイオード素子５０を形成するための半導体膜５６の全体を覆った状態にしておく。なお、レジストマスク４１２については、レジストマスク４１１と同様、半導体膜５６の一部を覆うように形成しておいてもよい。
【０１７７】
次に、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）では、図３２（Ｊ）に示すように、Ｎチャネル型のＴＦＴ３０、９０を形成するための半導体膜１ａ、６０をレジストマスク４１３（第４のマスク）で覆った状態で、Ｐチャネル型の駆動回路用のＴＦＴ８０を構成する半導体膜６０に対して、ゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｐ型の不純物イオン（ボロンイオン）を打ち込んで、ゲート電極６５に対して自己整合的に不純物濃度が約１×１０19／ｃｍ3以下の低濃度ソース領域８３、および低濃度ドレイン領域８５を形成した後、レジストマスク４１３を除去する。ここで、ゲート電極６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜６０のままのチャネル領域８１となる。
【０１７８】
この際、レジストマスク４１３については、半導体膜５６の表面側において、導電膜５７の一部を覆うように形成しておく。その結果、半導体膜５６には、導電膜５７に対して自己整合的に低濃度Ｐ型領域５５が形成される。なお、レジストマスク４１３については、半導体膜５６の全体を覆うように形成してもよい。
【０１７９】
次に、Ｐ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）では、図３２（Ｋ）に示すように、走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＴＦＴ８０を形成するための半導体膜６０を覆うレジストマスク４１４（第２のマスク）を形成し、この状態で、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域８２、およびドレイン領域８４を形成した後、レジストマスク４１４を除去する。
【０１８０】
この際、レジストマスク４１４については、半導体膜５６の側に対して、導電膜５７の一部を覆うように形成しておく。従って、低濃度Ｐ型領域５５には高濃度Ｐ型不純物が導入され、高濃度Ｐ型領域５３が形成される。
【０１８１】
ここで、レジストマスク４１１、４１２、４１３、４１４で覆われていて不純物イオンが導入されなかった部分は真性領域５１となる。それ故、基板１０ｂの表面には、ＴＦＴ３０、８０、９０とともに、Ｎ−Ｉ−Ｐ型のダイオード素子５０が形成される。
【０１８２】
しかる後に、実施の形態１において、図１２（Ｌ）〜図１３（Ｓ）を参照して説明した各工程を行う。
【０１８３】
（本形態の効果）
以上説明したように、本形態では、同一基板１０ｂ上にＴＦＴ３０、８０、９０のソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子５０の高濃度Ｎ型領域５２および高濃度Ｐ型領域５３を形成するので、新たな工程を追加する必要がない。また、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３との間に、真性領域５１からなる中間領域として有するため、耐圧が高い。
【０１８４】
さらに、ゲート電極６５と同層の導電膜に対して自己整合的にダイオード素子５０の高濃度Ｎ型領域５２を形成するのではく、ＴＦＴ３０、９０の高濃度ソース・ドレイン領域を形成する際に形成するレジストマスク４１１の開口部でダイオード素子５０の高濃度Ｎ型領域５２の形成領域を規定し、ＴＦＴ８０の高濃度ソース・ドレイン領域を形成する際に形成するレジストマスク４１４の開口部でダイオード素子５０の高濃度Ｐ型領域５３の形成領域を規定する。従って、ゲート電極６５を形成する際の精度にかかわらず、レジストマスク４１１、４１４を形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子５０の高濃度Ｎ型領域５２、および高濃度Ｐ型領域５３の形成領域を規定できるので、それらの間に形成される真性領域５１の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子５０を形成できる。
【０１８５】
しかも、レジストマスク４１１、４１４の形成範囲を制御するだけで、真性領域５１の寸法を制御できるので、導電膜に対して自己整合的に形成する方法では不可能な１μｍという寸法の真性領域５１を高い精度で形成することができる。
【０１８６】
［実施の形態３−２］
図３３（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１８７】
実施の形態３−１では、図３２（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４の形成領域を同一としたが、図３３（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４の形成範囲をずらせば、Ｐ-導入工程ＳＴ７で形成した低濃度Ｐ型領域５５を残すことができる。それ故、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｐ型領域５５を形成することができる。その他の工程については、実施の形態３−１と同様であるので、説明を省略する。
【０１８８】
［実施の形態３−３］
図３４（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−３に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１８９】
実施の形態３−１では、図３２（Ｉ）に示すように、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）において、レジストマスク４１２で半導体膜５６の全体を覆ったが、図３４（Ｉ）に示すように、半導体膜５６の一部を覆うようにレジストマスク４１２を形成すれば、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）で低濃度Ｎ型領域５４を形成することができる。それ故、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、真性領域５１および低濃度Ｎ型領域５４を形成することができる。その他の工程については、実施の形態３−１と同様であるので、説明を省略する。
【０１９０】
［実施の形態３−４］
図３５（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−４に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１９１】
また、実施の形態３−３と同様、図３５（Ｉ）に示すように、Ｎ-導入工程ＳＴ６（低濃度第１導電型不純物導入工程）において、半導体膜５６の一部を覆うようにレジストマスク４１２を形成し、かつ、実施の形態３−２と同様、図３５（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４の形成範囲をずらせば、ダイオード素子５０において、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、低濃度Ｎ型領域５４、真性領域５１および低濃度Ｐ型領域５５を形成することができる。その他の工程については、実施の形態３−１と同様であるので、説明を省略する。
【０１９２】
［実施の形態３−５］
図３６（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−５に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１９３】
実施の形態３−２では、図３３（Ｊ）、（Ｋ）に示すように、Ｐ-導入工程ＳＴ７（低濃度第２導電型不純物導入工程）、およびＰ+導入工程ＳＴ８（高濃度第２導電型不純物導入工程）において、レジストマスク４１３、４１４の形成範囲をずらして、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間に、真性領域５１および低濃度Ｐ型領域５５を形成したが、図３６（Ｊ）に示すように、真性領域５１に相当する領域も開口部とするレジストマスク４１３を形成すれば、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、低濃度Ｐ型領域５５のみを形成することができる。その他の工程については、実施の形態３−１と同様であるので、説明を省略する。
【０１９４】
［実施の形態３−６］
図３７（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−６に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１９５】
実施の形態３−３では、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間に低濃度Ｎ型領域５４と真性領域５１とを形成したが、図３７（Ｊ）に示すように、真性領域５１に相当する領域も開口部とするレジストマスク４１２を形成すれば、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、低濃度Ｎ型領域５４のみを形成することができる。その他の工程については、実施の形態３−１と同様であるので、説明を省略する。
【０１９６】
［実施の形態３−７］
図３８（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−７に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【０１９７】
実施の形態３−４では、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間に低濃度Ｎ型領域５４、真性領域５１、および低濃度Ｐ型領域５５を形成したが、図３７（８）に示すように、真性領域５１に相当する領域も開口部とするレジストマスク４１２、４１３を形成すれば、高濃度Ｎ型領域５２と高濃度Ｐ型領域５３の間には、低濃度Ｎ型領域５４および低濃度Ｐ型領域５５のみを形成することができる。その他の工程については、実施の形態３−１と同様であるので、説明を省略する。
【０１９８】
［その他の実施の形態］
上記形態では、半導体装置として、アクティブマトリクス型の液晶装置に用いるＴＦＴを例に説明したが、画素スイッチング素子としてＴＦＤを用いたＴＦＴアレイ基板を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置を構成する半導体装置、あるいは電気光学装置以外の半導体装置の製造などに本発明を適用してもよい。
【０１９９】
［電子機器への適用］
次に、本発明を適用した液晶装置１００（電気光学装置）を備えた電子機器の一例を、図３９、図４０（Ａ）、（Ｂ）を参照して説明する。
【０２００】
図３９は、上記の各形態に係る電気光学装置と同様に構成された液晶装置１００を備えた電子機器の構成をブロック図である。図４０（Ａ）、（Ｂ）はそれぞれ、本発明に係る液晶装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。
【０２０１】
図３９において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置１００を構成するＴＦＴアレイ基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もＴＦＴアレイ基板の上に形成してもよい。
【０２０２】
このような構成の電子機器としては、投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【０２０３】
すなわち、図４０（Ａ）に示すように、パーソナルコンピュータ８０は、キーボード８１を備えた本体部８２と、液晶表示ユニット８３とを有する。液晶表示ユニット８３は、前述した液晶装置１００を含んで構成される。
【０２０４】
また、図４０（Ｂ）に示すように、携帯電話機９０は、複数の操作ボタン９１と、前述した液晶装置１００からなる表示部とを有している。
【０２０５】
（発明の効果）
以上説明したように、本発明では、同一基板上にＴＦＴのソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子の高濃度第１導電型領域および高濃度第２導電型領域を形成するので、新たな工程を追加する必要がない。また、ダイオード素子において、高濃度第１導電型不純物が導入された高濃度第１導電型領域と、高濃度第２導電型不純物が導入された高濃度第２導電型領域との間に、低濃度第１導電型不純物が導入された低濃度第１導電型領域、真性領域、および低濃度第２導電型不純物が導入された低濃度第２導電型領域のうちの少なくとも１つを中間領域として有するため、耐圧が高い。さらに、ゲート電極と同層の導電膜に対して自己整合的にダイオード素子の高濃度第１導電型領域あるいは高濃度第２導電型領域を形成するのではなく、ＴＦＴのソース・ドレイン領域を形成する際に形成する第１のマスクまたは第２のマスク開口部でダイオード素子の高濃度第１導電型領域あるいは高濃度第２導電型領域の形成領域を規定する。このため、ゲート電極を形成する際の精度にかかわらず、マスクを形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子の高濃度第１導電型領域あるいは高濃度第２導電型領域の形成領域を規定できるので、それらの間に形成される低濃度領域や真性領域の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子を形成できる。
【図面の簡単な説明】
【０２０６】
【図１】本発明を適用した液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２】図１のＨ−Ｈ′断面図である。
【図３】（Ａ）、（Ｂ）はそれぞれ、液晶装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図、およびこの液晶装置のＴＦＴアレイ基板に形成された静電気保護回路の等価回路図である
【図４】液晶装置において、ＴＦＴアレイ基板に形成された各画素の構成を示す平面図である。
【図５】図１および図２に示す液晶装置の画像表示領域の一部を図４のＡ−Ａ′線に相当する位置で切断したときの断面図である。
【図６】（Ａ）、（Ｂ）はそれぞれ、図１および図２に示す液晶装置の画像表示領域の周辺領域に形成した回路の平面図、および静電保護回路を構成するダイオード素子の平面図である。
【図７】図６に示す駆動回路用のＴＦＴ、およびダイオード素子の断面図である。
【図８】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態１に係るＴＦＴアレイ基板を製造する方法を示す工程図である。
【図９】（Ａ）ないし（Ｄ）は、本発明の実施の形態１−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１０】（Ｅ）ないし（Ｈ）は、本発明の実施の形態１−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１１】（Ｉ）ないし（Ｋ）は、本発明の実施の形態１−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１２】（Ｌ）ないし（Ｏ）は、本発明の実施の形態１−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１３】（Ｐ）ないし（Ｓ）は、本発明の実施の形態１−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１４】（Ｅ）ないし（Ｋ）は、本発明の実施の形態１−２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図１５】（Ｅ）ないし（Ｋ）は、本発明の実施の形態１−３に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図１６】（Ｅ）ないし（Ｋ）は、本発明の実施の形態１−４に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図１７】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態２に係るＴＦＴアレイ基板を製造する方法を示す工程図である。
【図１８】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図１９】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２０】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−３に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２１】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−４に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２２】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−５に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２３】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−６に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２４】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−７に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２５】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−８に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２６】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−９に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２７】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１０に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２８】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１１に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図２９】（Ｅ）ないし（Ｋ）は、本発明の実施の形態２−１２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３０】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態３に係るＴＦＴアレイ基板を製造する方法を示す工程図である。
【図３１】（Ｅ）ないし（Ｈ）は、本発明の実施の形態３−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図３２】（Ｉ）ないし（Ｋ）は、本発明の実施の形態３−１に係るＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図３３】（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−２に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３４】（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−３に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３５】（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−４に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３６】（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−５に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３７】（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−６に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３８】（Ｅ）ないし（Ｋ）は、本発明の実施の形態３−７に係るＴＦＴアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図３９】本発明に係る液晶装置を用いた電子機器の回路構成を示すブロック図である。
【図４０】（Ａ）、（Ｂ）はそれぞれ、本発明に係る液晶装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。
【図４１】（Ａ）ないし（Ｃ）は、従来のＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図４２】（Ｄ）ないし（Ｇ）は、従来のＴＦＴアレイ基板の製造方法を示す工程断面図である。
【符号の説明】
【０２０７】
５  静電気保護回路
１０  ＴＦＴアレイ基板（半導体装置）
１０ｂ  ＴＦＴアレイ基板の基体としての基板
３０  画素スイッチング用のＴＦＴ
５０  静電気保護回路用のダイオード素子
５１  真性領域（中間領域）
５２  高濃度Ｎ型領域（高濃度第１導電型領域）
５３  高濃度Ｐ型領域（高濃度第２導電型領域）
５４  低濃度Ｎ型領域（低濃度第１導電型領域）
５５  低濃度Ｐ型領域（低濃度第２導電型領域）
５６  ダイオード素子を形成するための半導体膜
５７  ダイオード素子の上層に形成された導電膜
５８  信号線
５９  接地線
８１、９１  駆動回路用のＴＦＴ
１００  液晶装置
４１１  レジストマスク（第１のマスク）
４１２  レジストマスク（第３のマスク）
４１３  レジストマスク（第４のマスク）
４１４  レジストマスク（第２のマスク）
ＳＴ１  下地保護膜形成工程
ＳＴ２  半導体膜形成工程
ＳＴ３  ゲート絶縁膜形成工程
ＳＴ４  Ｎ+導入工程（高濃度第１導電型不純物導入工程）
ＳＴ５  ゲート電極形成工程
ＳＴ６  Ｎ-導入工程（低濃度第１導電型不純物導入工程）
ＳＴ７  Ｐ-導入工程（低濃度第２導電型不純物導入工程）
ＳＴ８  Ｐ+導入工程（高濃度第２導電型不純物導入工程）
ＳＴ９  ソース電極・配線形成工程
ＳＴ１０  画素電極形成工程
【図１】
2006140511.tif 000003
【図２】
2006140511.tif 000004
【図３】
2006140511.tif 000005
【図４】
2006140511.tif 000006
【図５】
2006140511.tif 000007
【図６】
2006140511.tif 000008
【図７】
2006140511.tif 000009
【図８】
2006140511.tif 000010
【図９】
2006140511.tif 000011
【図１０】
2006140511.tif 000012
【図１１】
2006140511.tif 000013
【図１２】
2006140511.tif 000014
【図１３】
2006140511.tif 000015
【図１４】
2006140511.tif 000016
【図１５】
2006140511.tif 000017
【図１６】
2006140511.tif 000018
【図１７】
2006140511.tif 000019
【図１８】
2006140511.tif 000020
【図１９】
2006140511.tif 000021
【図２０】
2006140511.tif 000022
【図２１】
2006140511.tif 000023
【図２２】
2006140511.tif 000024
【図２３】
2006140511.tif 000025
【図２４】
2006140511.tif 000026
【図２５】
2006140511.tif 000027
【図２６】
2006140511.tif 000028
【図２７】
2006140511.tif 000029
【図２８】
2006140511.tif 000030
【図２９】
2006140511.tif 000031
【図３０】
2006140511.tif 000032
【図３１】
2006140511.tif 000033
【図３２】
2006140511.tif 000034
【図３３】
2006140511.tif 000035
【図３４】
2006140511.tif 000036
【図３５】
2006140511.tif 000037
【図３６】
2006140511.tif 000038
【図３７】
2006140511.tif 000039
【図３８】
2006140511.tif 000040
【図３９】
2006140511.tif 000041
【図４０】
2006140511.tif 000042
【図４１】
2006140511.tif 000043
【図４２】
2006140511.tif 000044