(57)【要約】【課題】ソース／ドレイン領域を形成するためのイオン注入時にゲート電極の下部にイオンが注入することを防止して、オフ電流を減らすことで、素子の特性が向上するようにしたＣＭＯＳイメージセンサーの製造方法を提供する。【解決手段】フォトダイオード領域とトランジスタ領域を含む第１導電型半導体基板のトランジスタ領域上にゲート電極を形成する段階と、ゲート電極の両側のフォトダイオード領域及びトランジスタ領域に低濃度の第２導電型拡散領域をそれぞれ形成する段階と、ゲート電極を含む半導体基板の全面に酸化膜を形成する段階と、フォトダイオード領域およびゲート電極をカバーするように感光膜パターンを形成する段階と、感光膜パターンをマスクに半導体基板の全面に高濃度の第２導電型不純物イオンを注入して、高濃度の第２導電型拡散領域を形成する段階と、感光膜パターン及び酸化膜を除去する段階とを備えてなる。【選択図】図４ｄ
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【特許請求の範囲】
【請求項１】
フォトダイオード領域とトランジスタ領域を含む第１導電型半導体基板の前記トランジスタ領域上にゲート電極を形成する段階と、
前記ゲート電極の両側の前記フォトダイオード領域およびトランジスタ領域に低濃度の第２導電型拡散領域をそれぞれ形成する段階と、
前記ゲート電極を含む前記半導体基板の全面に酸化膜を形成する段階と、
前記フォトダイオード領域および前記ゲート電極をカバーするように感光膜パターンを形成する段階と、
前記感光膜パターンをマスクに前記半導体基板の全面に高濃度の第２導電型不純物イオンを注入して、高濃度の第２導電型拡散領域を形成する段階と、
前記感光膜パターンおよび前記酸化膜を除去する段階とを備えてなることを特徴とするＣＭＯＳイメージセンサーの製造方法。
【請求項２】
前記酸化膜はＴＥＯＳ系列の酸化膜を用いることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項３】
前記フォトダイオード領域の低濃度の第２導電型拡散領域は、前記トランジスタ領域の低濃度の第２導電型拡散領域より深く形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項４】
前記酸化膜は７０〜１３０Åの厚さで形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項５】
前記酸化膜はウェットエッチングで除去することを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項６】
前記高濃度の第２導電型拡散領域は、約８０ｋｅＶのイオン注入エネルギーで高濃度の第２導電型不純物イオンを注入して形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項７】
前記第１導電型半導体基板の表面内に前記半導体基板より相対的に低濃度の第１導電型不純物イオンを注入して、エピ層を形成する段階を更に備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項８】
前記トランジスタ領域のゲート電極および前記高濃度の第２導電型拡散領域の上表面にサリサイド膜を形成する段階を更に備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項９】
フォトダイオード領域とトランジスタ領域を含む第１導電型半導体基板の前記トランジスタ領域上にゲート電極を形成する段階と、
前記ゲート電極の両側の前記フォトダイオード領域およびトランジスタ領域に低濃度の第２導電型拡散領域をそれぞれ形成する段階と、
前記ゲート電極を含む前記半導体基板の全面にアモルファス膜を形成する段階と、
前記フォトダイオード領域および前記ゲート電極をカバーするように感光膜パターンを形成する段階と、
前記感光膜パターンをマスクに前記半導体基板の全面に高濃度の第２導電型不純物イオンを注入して、高濃度の第２導電型拡散領域を形成する段階と、
前記感光膜パターンおよび前記アモルファス膜を除去する段階とを備えてなることを特徴とするＣＭＯＳイメージセンサーの製造方法。
【請求項１０】
前記アモルファス膜は７０〜１３０Åの厚さで形成することを特徴とする請求項９に記載のＣＭＯＳイメージセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサーに関し、特にトランジスタのオフ電流を改善してイメージセンサーの特性を向上させるようにしたＣＭＯＳイメージセンサーの製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサーは、制御回路および信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数量に当たるＭＯＳトランジスタを半導体基板に形成することで、前記ＭＯＳトランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
【０００３】
すなわち、前記ＣＭＯＳイメージセンサーは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることにより、スイッチング方式で各単位画素の電気的な信号を順次検出して映像を実現する。
【０００４】
前記ＣＭＯＳイメージセンサーはＣＭＯＳ製造技術を用いるので、比較的少ない電力消耗、少ないフォト工程ステップ数による単純な製造工程などのような長所を有する。また、前記ＣＭＯＳイメージセンサーは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサーチップに集積させることができるので、製品の小型化が容易であるという長所を有している。
【０００５】
したがって、前記ＣＭＯＳイメージセンサーは、現在、デジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用部分に広く用いられている。
【０００６】
一方、ＣＭＯＳイメージセンサーは、トランジスタの個数によって３Ｔ型、４Ｔ型、５Ｔ型などで区分される。３Ｔ型は、１つのフォトダイオードと、３つのトランジスタとで構成され、４Ｔ型は、１つのフォトダイオードと、４つのトランジスタとで構成される。
【０００７】
ここで、前記３Ｔ型ＣＭＯＳイメージセンサーの単位画素に対する等価回路およびレイアウトを説明すると次の通りである。
【０００８】
図１は一般的な３Ｔ型ＣＭＯＳイメージセンサーの等価回路図で、図２は一般的な３Ｔ型ＣＭＯＳイメージセンサーの単位画素を示すレイアウト図である。
【０００９】
一般的な３Ｔ型ＣＭＯＳイメージセンサーの単位画素は、図１に示したように、１つのフォトダイオードＰＤと、３つのｎＭＯＳトランジスタＴ１、Ｔ２、Ｔ３とで構成されている。
前記フォトダイオードＰＤのカソードは、第１ｎＭＯＳトランジスタＴ１のドレインおよび第２ｎＭＯＳトランジスタＴ２のゲートに接続している。
そして、前記第１、第２ｎＭＯＳトランジスタＴ１、Ｔ２のソースは、共に基準電圧ＶＲが供給される電源線に接続しており、第１ｎＭＯＳトランジスタＴ１のゲートは、リセット信号ＲＳＴが供給されるリセット線に接続している。
【００１０】
また、第３ｎＭＯＳトランジスタＴ３のソースは、前記第２ｎＭＯＳトランジスタのドレインに接続し、前記第３ｎＭＯＳトランジスタＴ３のドレインは、信号線を介して読出し回路（図示せず）に接続し、前記第３ｎＭＯＳトランジスタＴ３のゲートは、選択信号ＳＬＣＴが供給される熱選択線に接続している。
【００１１】
ここで、前記第１ｎＭＯＳトランジスタＴ１は、前記フォトダイオードＰＤで集められた光電荷をリセットさせるためのリセットトランジスタＲｘで、前記第２ｎＭＯＳトランジスタＴ２は、ソースフォロワァバッファ増幅器の役割をするドライブトランジスタＤｘで、前記第３ｎＭＯＳトランジスタＴ３は、スイッチングの役割でアドレッシングができるようにする選択トランジスタＳｘである。
【００１２】
一方、前記フォトダイオードＰＤを含む前記リセットトランジスタＲｘの一部は非サリサイド（non salicide）領域で、他の部分はサリサイド領域に当たる。
【００１３】
一般的な３Ｔ型ＣＭＯＳイメージセンサーの単位画素は、図２に示したように、アクティブ領域１０が定義され、アクティブ領域１０のうち幅の広い部分に１つのフォトダイオード２０が形成され、残り部分のアクティブ領域１０にそれぞれオーバーラップする３つのトランジスタのゲート電極３０、４０、５０が形成される。
【００１４】
すなわち、前記ゲート電極３０によってリセットトランジスタＲｘが形成され、前記ゲート電極４０によってドライブトランジスタＤｘが形成され、前記ゲート電極５０によって選択トランジスタＳｘが形成される。
【００１５】
ここで、前記各トランジスタのアクティブ領域１０には、各ゲート電極３０、４０、５０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
【００１６】
したがって、前記リセットトランジスタＲｘと前記ドライブトランジスタＤｘの間のソース／ドレイン領域には電源電圧Ｖｄｄが印加され、前記セレクトトランジスタＳｘの一側のソース／ドレイン領域は読出し回路（図示せず）に接続する。
【００１７】
上記で説明した各ゲート電極３０、４０、５０は、図示してはいないが、各信号ラインに連結され、前記各信号ラインは一側の先端にパッドを備えて、外部の駆動回路に連結される。
【００１８】
図３は、図２のＡ−Ａ′線による従来技術に係るＣＭＯＳイメージセンサーの製造工程のうち、トランジスタのソース／ドレイン領域に高濃度のｎ+型不純物イオンを注入することで、高濃度のｎ+型拡散領域を形成する工程を示す工程断面図である。
【００１９】
図３に示したように、従来技術のＣＭＯＳイメージセンサーの製造方法によれば、素子分離膜６３、フォトダイオード領域の低濃度のｎ-型拡散領域６９、およびゲート電極６５がカバーされ、トランジスタのソース／ドレイン領域が露出するようにパターニングされた感光膜７１をマスクに用いて、前記露出した前記ソース／ドレイン領域に高濃度のｎ+型不純物イオンを注入して、高濃度のｎ+型拡散領域７２を形成した。
【００２０】
未説明の符号６２は、高濃度のＰ++型半導体基板６１に形成された低濃度のＰ-型エピ層で、６３は素子分離膜で、６４はゲート絶縁膜で、６７はトランジスタのソース／ドレイン領域に形成された低濃度のｎ-型拡散領域である。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記のような従来のＣＭＯＳイメージセンサーの製造方法には次のような問題があった。
【００２２】
すなわち、ＣＭＯＳイメージセンサーのトランジスタはフォトダイオードの信号を伝達するためのものであって、オフ電流が大きい場合、イメージセンシングに不良をもたらす。従来のＣＭＯＳイメージセンサーではこのようなオフ電流が大きく発生する問題が頻繁に起きたが、その発生原因の一つは、Ｎ+ソース／ドレイン領域を形成する時、ゲート電極の下部に不純物イオンが注入されるからである。特に、ゲート電極の形成のために通常的に用いられる多結晶のポリシリコンは、その結晶構造によってソース／ドレインイオン注入時にいわゆるチャンネリングが発生して、ゲート電極の下部にイオンが注入される可能性が非常に高かった。
【００２３】
このような望まないゲート電極下部へのイオン注入は、チャンネル閾値電圧（ＶT）の低下をもたらし、このためオフ電流が増加する主な原因となった。上記のようなチャンネリングは非常に無作為的なものであるので、全体のピクセルアレイでトランジスタのＶT、１ｄｓａｔ（Drain Saturation Current）、および１ｏｆｆ（Off Current）などの特性が非常に均一であることが要求されるＣＭＯＳイメージセンサーでは大変深刻な影響を与えた。
【００２４】
本発明は上記のような問題点を解決するためのもので、ソース／ドレイン領域を形成するためのイオン注入時にゲート電極の下部にイオンが注入することを防止して、オフ電流を減らすことで、素子の特性が向上するようにしたＣＭＯＳイメージセンサーの製造方法を提供することにその目的がある。
【００２５】
他の目的として、ソース／ドレインイオン注入の前段階としてゲート電極を含むシリコン基板の表面にアモルファス膜を蒸着し、前記アモルファス膜をスクリーン膜に用いてソース／ドレインイオン注入することで、チャンネリング効果を最小化し、オフ電流を顕著に減少させることのできるＣＭＯＳイメージセンサーの製造方法を提供する。
【００２６】
さらに他の目的として、ソース／ドレインイオン注入の前段階としてゲート電極とシリコン基板の表面にＴＥＯＳ系列の酸化膜を蒸着し、ソース／ドレインイオン注入時に前記酸化膜をスクリーンオキサイドに用いることで、オフ電流を顕著に減少させ、低温による素子の特性変化を防止することのできるＣＭＯＳイメージセンサーの製造方法を提供する。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサーの製造方法は、フォトダイオード領域とトランジスタ領域を含む第１導電型半導体基板の前記トランジスタ領域上にゲート電極を形成する段階と、前記ゲート電極の両側の前記フォトダイオード領域およびトランジスタ領域に低濃度の第２導電型拡散領域をそれぞれ形成する段階と、前記ゲート電極を含む前記半導体基板の全面に酸化膜を形成する段階と、前記フォトダイオード領域および前記ゲート電極をカバーするように感光膜パターンを形成する段階と、
前記感光膜パターンをマスクに前記半導体基板の全面に高濃度の第２導電型不純物イオンを注入して、高濃度の第２導電型拡散領域を形成する段階と、前記感光膜パターンおよび前記酸化膜を除去する段階とを備えてなることを特徴とする。
【発明の効果】
【００２８】
本発明に係るＣＭＯＳイメージセンサーの製造方法によれば、ソース／ドレイン領域を形成するために、高濃度のｎ+型イオンを注入するにおいて、基板の全面に酸化膜、特にＴＥＯＳ系列の酸化膜を蒸着した後、イオン注入を実施することで、イオン注入時に高濃度ｎ+型イオンがゲート電極の下部に浸透することを防止して、トランジスタのオフ電流を減らせるばかりでなく、温度変化による素子の急激な特性変化を防止することもできる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係るＣＭＯＳイメージセンサーの製造方法を添付の図面に基づいて詳細に説明する。
【００３０】
図４ａないし図４ｅは、図２のＡ−Ａ′線による本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【００３１】
図４ａに示したように、高濃度の第１導電型（Ｐ++型）単結晶シリコンなどの半導体基板１０１にエピタキシャル工程で低濃度の第１導電型（Ｐ-型）エピ層１０２を形成する。ここで、前記エピ層１０２の形成理由は、フォトダイオードで空乏領域を大きく深く形成することで、光電荷を集めるための低電圧フォトダイオードの能力を増加させ、ひいては光感度を向上させるためである。
【００３２】
次いで、前記エピ層１０２が形成された半導体基板１０１に素子間の隔離のために素子隔離膜１０３を形成する。ここで、図示してはいないが、前記素子隔離膜１０３を形成する方法を説明する。
【００３３】
まず、半導体基板上にパッド酸化膜、パッド窒化膜、およびＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順に形成し、前記ＴＥＯＳ酸化膜上に感光膜を形成する。
【００３４】
次いで、アクティブ領域と素子分離領域を定義するマスクを用いて前記感光膜を露光し、現像して前記感光膜をパターニングする。この際、前記素子分離領域の感光膜を除去する。
そして、前記パターニングされた感光膜をマスクに用いて、前記素子分離領域のパッド酸化膜、パッド窒化膜、およびＴＥＯＳ酸化膜を選択的に除去する。
【００３５】
次いで、前記パターニングされたパッド酸化膜、パッド窒化膜、およびＴＥＯＳ酸化膜をマスクに用いて、前記素子分離領域の前記半導体基板を所定の深さでエッチングしてトレンチを形成する。そして、前記感光膜を全て除去する。
【００３６】
次いで、前記トレンチが形成された基板の全面に犠牲酸化膜を薄く形成し、前記トレンチが満たされるように前記基板にＯ3ＴＥＯＳ膜を形成する。この際、前記犠牲酸化膜は前記トレンチの内壁にも形成され、前記Ｏ3ＴＥＯＳ膜は約１０００℃以上の温度で進行される。
【００３７】
次いで、前記半導体基板の全面に、化学機械的な研磨（ＣＭＰ：Chemical Mechanical Polishing）工程で前記トレンチ領域のみ残るように前記Ｏ3ＴＥＯＳ膜を除去して、前記トレンチ領域の内部に素子隔離膜１０３を形成する。それから、前記パッド酸化膜、パッド窒化膜、およびＴＥＯＳ酸化膜を除去する。
【００３８】
その後、前記素子分離膜１０３が形成されたエピ層１０２の全面にゲート絶縁膜１０４と導電層（例えば、高濃度の多結晶シリコン層）を順に蒸着し、選択的に前記導電層およびゲート絶縁膜を除去して、各トランジスタのゲート電極１０５を形成する。ここで、前記ゲート絶縁膜１０４は、熱酸化工程によって形成するか、ＣＶＤ法で形成することもできる。
【００３９】
図４ｂに示したように、前記ゲート電極１０５を含む半導体基板１０１の全面に第１感光膜１０６を塗布し、露光および現像工程で前記フォトダイオード領域をカバーし、前記各トランジスタのソース／ドレイン領域が露出するようにパターニングする。
【００４０】
そして、前記パターニングされた第１感光膜１０６をマスクに用いて、前記露出した前記ソース／ドレイン領域に低濃度の第２導電型（ｎ-型）の不純物イオンを注入して、低濃度のｎ-型拡散領域１０７を形成する。
【００４１】
図４ｃに示したように、前記第１感光膜１０６を全て除去した後、前記半導体基板１０１の全面に第２感光膜１０８を塗布し、露光および現像工程で前記フォトダイオード領域が露出するようにパターニングする。
【００４２】
そして、前記パターニングされた第２感光膜１０８をマスクに用いて、前記エピ層１０２に低濃度の第２導電型（ｎ-型）の不純物イオンを注入して、フォトダイオード領域に 低濃度のｎ-型拡散領域１０９を形成する。ここで、前記フォトダイオード領域の低濃度のｎ-型拡散領域１０９を形成するための不純物イオン注入は、前記ソース／ドレイン領域の低濃度のｎ-型拡散領域１０７よりさらに高いエネルギーで行い、さらに深く形成する。
【００４３】
図４ｄに示したように、前記第２感光膜１０８を完全に除去し、前記半導体基板１０１の全面に絶縁膜を蒸着した後、エッチバック工程を行い、前記ゲート電極１０５の両側面に側壁絶縁膜１１０を形成する。
【００４４】
次いで、前記ゲート電極１０５および側壁絶縁膜１１０を含む半導体基板１０１の全面にＴＥＯＳ系列の酸化膜１１１を１００±３０Åの厚さで蒸着する。ここで、前記酸化膜１１１は、オフ電流を減少させ、低温による素子の特性変化を防止することで、素子の特性を改善するために形成する。
【００４５】
そして、前記酸化膜１１１が形成された半導体基板１０１の全面に第３感光膜１１２を塗布し、露光および現像工程で前記フォトダイオード領域および前記ゲート電極１０５がカバーされ、前記各トランジスタのソース／ドレイン領域が露出するようにパターニングする。
【００４６】
そして、前記パターニングされた第３感光膜１１２をマスクに用いて、前記露出した前記ソース／ドレイン領域に高濃度のｎ+型不純物イオンを注入して、高濃度のｎ+型拡散領域１１３を形成する。
【００４７】
ここで、前記高濃度のｎ+型拡散領域１１３を形成する時、イオン注入エネルギーを従来より高くして形成する。すなわち、従来は約６０ｋｅＶの注入エネルギーで注入しているが、本発明では約８０ｋｅＶの注入エネルギーで注入する。
【００４８】
図４ｅに示したように、前記第３感光膜１１２を除去し、前記酸化膜１１１をウェット式の等方性エッチングで除去した後、半導体基板１０１に選択的にサリサイド形成工程を進行して、前記ゲート電極１０５および高濃度のｎ+型拡散領域１１３が形成された半導体基板１０１の表面に選択的にサリサイド膜１１４を形成する。
【００４９】
図５は従来の方法によって製造されたＣＭＯＳイメージセンサー（＃２２と＃２３）と、本発明の方法によって製造されたＣＭＯＳイメージセンサー（＃２４と＃２５）のオフ電流特性を比較したシミュレーションである。
【００５０】
図５に示したように、ソース／ドレインイオン注入の前段階として酸化膜を約１００Åの厚さで蒸着した本発明に係るＣＭＯＳイメージセンサーと、前記酸化膜を蒸着せず、イオン注入を行った従来のＣＭＯＳイメージセンサー（＃２２と＃２３）とでそれぞれ発生するオフ電流の間には大きな差があることが分かる。
【００５１】
上記の比較実験は、２３２*４０アレイのトランジスタパターンを有するＣＭＯＳイメージセンサーに対して、トランジスタの全てのオフ電流を同一の条件で測定することで行われた。
【００５２】
図５から分かるように、従来の方法によって製造されたＣＭＯＳイメージセンサー（＃２２と＃２３）は、チャンネリング確率が増加することによってオフ電流も顕著に増加し、オフ電流値も１．００×Ｅ-8から１．００×Ｅ-6まで非常に不均一であることが分かる。
反面、本発明においては、殆ど全てのチャンネリング確率に対して約１．００×Ｅ-8を維持しており、オフ電流の特性が非常に均一であることが分かる。また、チャンネリング確率が高い場合、従来のＣＭＯＳイメージセンサーに比べてオフ電流が顕著に減少することが分かる。
【図面の簡単な説明】
【００５３】
【図１】一般的なＣＭＯＳイメージセンサーの１画素の等価回路図である。
【図２】一般的なＣＭＯＳイメージセンサーの１画素のレイアウト図である。
【図３】図２のＡ−Ａ′線による従来技術に係るＣＭＯＳイメージセンサーの製造工程のうち、トランジスタのソース／ドレイン領域に高濃度のｎ+型拡散領域を形成する工程を示す工程断面図である。
【図４ａ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４ｂ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４ｃ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４ｄ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４ｅ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図５】従来の方法によって製造されたＣＭＯＳイメージセンサーと、本発明の方法によって製造されたＣＭＯＳイメージセンサーのオフ電流特性を比較したシミュレーションである。
【符号の説明】
【００５４】
１０１  半導体基板
１０２  エピ層
１０３  素子隔離膜
１０４  ゲート絶縁膜
１０５  ゲート電極
１０６  第１感光膜
１０７  低濃度のｎ-型拡散領域
１０８  第２感光膜
１０９  低濃度のｎ-型拡散領域
１１０  側壁絶縁膜
１１１  酸化膜
１１２  第３感光膜
１１３  高濃度のｎ+型拡散領域
１１４  サリサイド膜
【図１】
2006148118.tif 000003
【図２】
2006148118.tif 000004
【図３】
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【図４ａ】
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【図４ｂ】
2006148118.tif 000007
【図４ｃ】
2006148118.tif 000008
【図４ｄ】
2006148118.tif 000009
【図４ｅ】
2006148118.tif 000010
【図５】
2006148118.tif 000011