(57)【要約】【課題】パイプラインＡ／Ｄ変換器の出力誤差を補正する。【解決手段】可変ステージ（１１Ａ）における二つの容量は、外部からの制御により、それぞれフィードバック容量およびサンプリング容量のいずれかとなる。ステージ評価部（１５）は、入力切り替え部（１４）から可変ステージ（１１Ａ）にテスト信号が与えられた状態で、その可変ステージ（１１Ａ）における二つの容量を切り替えたときの出力補正部（１７）のデジタル出力の差分に基づいてその可変ステージ（１１Ａ）の出力誤差を推定する。補正値算出部（１６）は、この推定誤差およびデジタル計算部（１２）の中間出力に基づいて各可変ステージ（１１Ａ）のデジタル補正値を算出する。出力補正部（１７）は、これらデジタル補正値に基づいてデジタル計算部（１２）のデジタル出力を補正する。【選択図】図１
2006067201.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数のステージを備えたパイプラインＡ／Ｄ変換器であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器のデジタル出力をアナログ変換するＤ／Ａ変換器と、
演算増幅器と、
第１および第２の容量と、
前記第１および第２の容量の接続形態として、前記第１の容量が前記演算増幅器のフィードバックに用いられ、前記第２の容量が前記Ｄ／Ａ変換器の出力サンプリングに用いられる第１の接続形態と、これとは逆の第２の接続形態とを切り替えるスイッチ群とを備えた可変ステージである
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
請求項１に記載のパイプラインＡ／Ｄ変換器において、
前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部と、
前記可変ステージのアナログ入力として、通常入力信号とテスト信号とを切り替える入力切り替え部と、
前記第１および第２の容量の容量値誤差に起因する前記可変ステージのアナログ出力誤差を推定するステージ評価部と、
前記デジタル計算部の中間出力および前記ステージ評価部によって推定されたアナログ出力誤差に基づいて、前記デジタル計算部のデジタル出力を補正するためのデジタル補正値を算出する補正値算出部と、
前記補正値算出部によって算出されたデジタル補正値に基づいて、前記デジタル計算部のデジタル出力を補正する出力補正部とを備え、
前記ステージ評価部は、前記可変ステージに前記テスト信号が与えられた状態で、当該可変ステージにおける前記第１および第２の容量が前記第１の接続状態にされたときのおよび前記第２の接続状態にされたときの、前記デジタル計算部または前記出力補正部のデジタル出力の差分に基づいて、前記アナログ出力誤差を推定する
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項３】
請求項１に記載のパイプラインＡ／Ｄ変換器において、
前記可変ステージのアナログ入力として、通常入力信号とテスト信号とを切り替える入力切り替え部と、
前記可変ステージにおけるスイッチ群を制御する制御部と、
前記可変ステージにおける第１および第２の容量について容量値の大小判別を行うステージ評価部とを備え、
前記ステージ評価部は、前記可変ステージに前記テスト信号が与えられた状態で、当該可変ステージにおける前記第１および第２の容量が前記第１の接続状態にされたときおよび前記第２の接続状態にされたときの、当該パイプラインＡ／Ｄ変換器のデジタル出力に基づいて、前記大小判別を行うものであり、
前記制御部は、前記ステージ評価部による前記大小判別の結果に基づいて、前記第１および第２の容量のうち容量値の大きい方が前記演算増幅器のフィードバックに用いられるように、前記スイッチ群を制御するものである
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項４】
請求項２または３に記載のパイプラインＡ／Ｄ変換器において、
前記テスト信号のレベルは、当該テスト信号を入力する可変ステージの次段以降のステージに係るアナログ入出力のレベルが、その最大振幅の中央値近傍となるような大きさである
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項５】
縦続接続された複数のステージと、前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインＡ／Ｄ変換器の出力誤差補正方法であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器のデジタル出力をアナログ変換するＤ／Ａ変換器と、
演算増幅器と、
第１および第２の容量と、
前記第１および第２の容量の接続形態として、前記第１の容量が前記演算増幅器のフィードバックに用いられ、前記第２の容量が前記Ｄ／Ａ変換器の出力サンプリングに用いられる第１の接続形態と、これとは逆の第２の接続形態とを切り替えるスイッチ群とを備えた可変ステージであり、
当該出力誤差補正方法は、
前記可変ステージに入力される信号を切り替える入力切り替えステップと、
前記入力切り替えステップによって前記可変ステージにテスト信号が与えられた状態で、当該可変ステージにおける第１および第２の容量について、前記第１の接続形態と前記第２の接続形態とを切り替える接続形態切り替えステップと、
前記接続形態切り替えステップによって前記第１および第２の容量が前記第１の接続形態にされたときの前記パイプラインＡ／Ｄ変換器の出力と、前記第２の接続形態にされたときの前記パイプラインＡ／Ｄ変換器の出力との差分に基づいて、前記第１および第２の容量の容量値差に起因する前記可変ステージのアナログ出力誤差を推定する誤差推定ステップと、
前記デジタル計算部の中間出力および前記誤差推定ステップによって推定されたアナログ出力誤差に基づいて、前記デジタル計算部の出力を補正するためのデジタル補正値を算出する補正値算出ステップと、
前記補正値算出ステップによって算出されたデジタル補正値に基づいて、前記デジタル計算部のデジタル出力を補正する出力補正ステップとを備えた
ことを特徴とするパイプラインＡ／Ｄ変換器の出力誤差補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプラインＡ／Ｄ変換器に関し、特に、その出力を補正する技術に関する。
【背景技術】
【０００２】
図６は、従来のパイプラインＡ／Ｄ変換器の構成を示す。一般に、パイプラインＡ／Ｄ変換器は、縦続接続された複数のステージ１１と、デジタル計算部１２とを備えている。各ステージ１１は、入力したアナログ信号をデジタル変換して得られたデジタル信号をデジタル計算部１２に出力するとともに、入力したアナログ信号から、このデジタル信号に対応するアナログ量を減じ、これを２倍して得られたアナログ信号を次段のステージ１１に出力する。デジタル計算部１２は、各ステージ１１から受けたデジタル信号を１ビットずつシフトして加算し、パイプラインＡ／Ｄ変換器のデジタル出力を生成する。
【０００３】
一般に、ステージ１１としていわゆる１．５ビットステージが用いられる（たとえば、非特許文献１参照）。図７は、従来の１．５ビットステージの回路構成を示す。Ａ／Ｄ変換器２１は、アナログ信号Ｖｉｎをデジタル変換してデジタル信号Ｄｏｕｔを生成する。Ｄ／Ａ変換器２２は、デジタル信号Ｄｏｕｔをアナログ変換する。演算増幅器２３の反転入力端には容量２４および２５の一端が接続され、非反転入力端には基準電位が与えられている。スイッチ２６は、外部からの制御により、容量２４の他端の接続先として、アナログ信号Ｖｉｎの入力端および演算増幅器２３の出力端を切り替える。すなわち、スイッチ２６および容量２４はスイッチトキャパシタ回路として動作し、容量２４は演算増幅器２３のフィードバックに用いられる。以下、このような容量をフィードバック容量と称する。同様に、スイッチ２７は、外部からの制御により、容量２５の他端の接続先として、アナログ信号Ｖｉｎの入力端およびＤ／Ａ変換器２２の出力端を切り替える。すなわち、スイッチ２７および容量２５はスイッチトキャパシタ回路として動作し、容量２５はＤ／Ａ変換器２２の出力サンプリングに用いられる。以下、このような容量をサンプリング容量と称する。スイッチ２８は、制御部からの制御により、演算増幅器２３の反転入力端と出力端との導通／非導通を切り替える。
【０００４】
１．５ビットステージの動作は次のようである。すなわち、スイッチ２８が導通し、容量２４および２５の他端がいずれもアナログ信号Ｖｉｎの入力端に接続された状態と、スイッチ２８が非導通となり、容量２４および２５の他端がそれぞれ演算増幅器２３およびＤ／Ａ変換器２２の出力端に接続された状態とが交互に繰り返されることによって、次段のステージの入力となるアナログ信号Ｖｏｕｔが生成される。
【０００５】
上記の容量２４および２５の容量値をそれぞれＣ１およびＣ２としたとき、１．５ビットステージのアナログ入出力特性は次の関数で表される。ただし、Ｖｒｅｆは、アナログ信号Ｖｉｎの最大振幅を表す。
【数１】
2006067201.tif 000003
図８は、１．５ビットステージのアナログ入出力特性グラフである。横軸は入力アナログ信号のレベルを表し、縦軸は出力アナログ信号のレベルを表す。なお、１．５ビットステージのデジタル出力は、−Ｖｒｅｆ≦Ｖｉｎ≦−Ｖｒｅｆ／４のとき“0b00”、−Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆ／４のとき“0b01”、そして、Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆのとき“0b10”となる。
【０００６】
ここで、フィードバック容量およびサンプリング容量の容量値が等しいとき、すなわち、Ｃ１＝Ｃ２のとき、１．５ビットステージのアナログ入出力特性は理想値となる。すなわち、演算増幅器２３による利得がちょうど“２”となり、上記関数の非線形部分（Ｖｉｎ＝±Ｖｒｅｆ／４となる部分）における不連続幅は、ちょうど１ビット分に相当するＶｒｅｆとなる。
【非特許文献１】畠中信吾、“低電圧、高精度パイプラインＡＤコンバータの設計に関する研究”、博士論文、大阪大学、２００２年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、フィードバック容量およびサンプリング容量の容量値を等しくすることは極めて困難であり、実際には、これらの間には若干の容量値誤差が存在する。そして、この容量値誤差に起因して上記利得に誤差が生じ、ステージのアナログ入出力特性が変化してしまう。具体的には、フィードバック容量の容量値よりもサンプリング容量の容量値の方が大きい（Ｃ１＜Ｃ２）とき、不連続幅は１ビット分よりも大きくなり、フィードバック容量の容量値よりもサンプリング容量の容量値の方が小さい（Ｃ１＞Ｃ２）とき、不連続幅は１ビット分よりも小さくなる。
【０００８】
上記の不連続幅が１ビット分よりも大きいとき、パイプラインＡ／Ｄ変換器の出力エラーとして、同じコードが重複するリピートコードが発生し、１ビット分よりも小さいとき、特定のコードが出力されないミッシングコードが発生する。このうちミッシングコードの方が補正しやすいことが経験的にわかっている。したがって、パイプラインＡ／Ｄ変換器において少なくとも最初のステージから数段については、フィードバック容量よりもサンプリング容量の方が小さくなっていることが好ましいが、従来のパイプラインＡ／Ｄ変換器は、これら容量値の大小関係を把握し、また、動的に変更することは困難である。
【０００９】
また、現在までのところ、上記の容量値誤差がステージのアナログ入出力特性劣化の主要因であり、この誤差を解消することがパイプラインＡ／Ｄ変換器のＩＮＬ（Intagral Non Linearity）性能の向上につながることがわかっている。しかし、パイプラインＡ／Ｄ変換器の分解能が１２ビット以上の場合、許容される誤差はおよそ０．０４％以下である。アナログ信号領域でこの誤差を補正することは極めて困難であり、デジタル処理による誤差補正が必要となる。
【００１０】
上記問題に鑑み、本発明は、パイプラインＡ／Ｄ変換器について、出力エラーの種類を制御可能にすることを課題とする。さらに、フィードバック容量およびサンプリング容量の容量値誤差に起因するパイプラインＡ／Ｄ変換器の出力誤差をデジタル処理によって補正することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明が講じた手段は、縦続接続された複数のステージを備えたパイプラインＡ／Ｄ変換器として、複数のステージの少なくとも一つは、当該ステージのアナログ入力をデジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器のデジタル出力をアナログ変換するＤ／Ａ変換器と、演算増幅器と、第１および第２の容量と、これら第１および第２の容量の接続形態として、第１の容量が演算増幅器のフィードバックに用いられ、第２の容量がＤ／Ａ変換器の出力サンプリングに用いられる第１の接続形態と、これとは逆の第２の接続形態とを切り替えるスイッチ群とを備えた可変ステージであるとする。
【００１２】
これによると、可変ステージおける第１および第２の容量について、フィードバック容量として用いるかまたはサンプリング容量として用いるかを切り替えることが可能となり、パイプラインＡ／Ｄ変換器の出力エラーの種類が制御可能となる。たとえば、フィードバック容量の容量値よりもサンプリング容量の容量値の方が小さくなるように、第１および第２の容量の接続形態を設定した場合、パイプラインＡ／Ｄ変換器の出力エラーはミッシングコードとなる。
【００１３】
好ましくは、上記のパイプラインＡ／Ｄ変換器は、複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部と、可変ステージのアナログ入力として通常入力信号とテスト信号とを切り替える入力切り替え部と、上記の第１および第２の容量の容量値誤差に起因する可変ステージのアナログ出力誤差を推定するステージ評価部と、デジタル計算部の中間出力およびステージ評価部によって推定されたアナログ出力誤差に基づいて、デジタル計算部のデジタル出力を補正するためのデジタル補正値を算出する補正値算出部と、補正値算出部によって算出されたデジタル補正値に基づいて、デジタル計算部のデジタル出力を補正する出力補正部とを備えているものとする。そして、ステージ評価部は、可変ステージにテスト信号が与えられた状態で、この可変ステージにおける第１および第２の容量が第１の接続状態にされたときのおよび第２の接続状態にされたときの、デジタル計算部または出力補正部のデジタル出力の差分に基づいて、上記のアナログ出力誤差を推定するものとする。
【００１４】
これによると、可変ステージにおける第１および第２の容量を第１の接続形態にしたとき、および第２の接続形態にしたときのデジタル計算部または出力補正部のデジタル出力の差分に基づいて、ステージ評価部によって、この可変ステージのアナログ出力誤差が推定される。このように、デジタル出力の差分を用いることによって、デジタル出力に含まれる他のステージによる誤差が相殺され、目的の可変ステージの誤差が強く反映される。したがって、他のステージの出力誤差の有無にかかわらず、任意の可変ステージについてアナログ出力誤差を推定することができ、誤差推定が容易である。そして、この推定されたアナログ出力誤差およびデジタル計算部の中間出力に基づいて、補正値算出部によってデジタル補正値が算出され、このデジタル補正値に基づいて、出力補正部によって、デジタル計算部のデジタル出力が補正される。このように、デジタル補正値の算出に、デジタル計算部の中間出力を用いるため、パイプラインＡ／Ｄ変換器のレーテンシーが悪化することがない。
【００１５】
また、好ましくは、上記のパイプラインＡ／Ｄ変換器は、可変ステージのアナログ入力として通常入力信号とテスト信号とを切り替える入力切り替え部と、可変ステージにおけるスイッチ群を制御する制御部と、可変ステージにおける第１および第２の容量について容量値の大小判別を行うステージ評価部とを備えたものとする。そして、ステージ評価部は、可変ステージにテスト信号が与えられた状態で、この可変ステージにおける第１および第２の容量が第１の接続状態にされたときおよび第２の接続状態にされたときの、パイプラインＡ／Ｄ変換器のデジタル出力に基づいて、上記の大小判別を行うものとする。また、制御部は、ステージ評価部による上記の大小判別の結果に基づいて、第１および第２の容量のうち容量値の大きい方が演算増幅器のフィードバックに用いられるように、可変ステージにおけるスイッチ群を制御するものとする。
【００１６】
これによると、可変ステージにおける第１および第２の容量を第１の接続形態にしたとき、および第２の接続形態にしたときのパイプラインＡ／Ｄ変換器の出力に基づいて、ステージ評価部によって、第１および第２の容量の大小関係が判別される。そして、この判別結果に基づいて、制御部によって、第１および第２の容量のうち容量値の大きい方が演算増幅器のフィードバックに用いられるように、可変ステージのスイッチ群が制御される。この結果、パイプラインＡ／Ｄ変換器の出力エラーはミッシングコードとなる。
【００１７】
さらに好ましくは、テスト信号のレベルは、当該テスト信号を入力する可変ステージの次段以降のステージに係るアナログ入出力のレベルが、その最大振幅の中央値近傍となるような大きさであるとする。
【００１８】
一方、本発明が講じた手段は、上記のパイプラインＡ／Ｄ変換器の出力誤差補正方法として、可変ステージに入力される信号を切り替える入力切り替えステップと、入力切り替えステップによって可変ステージにテスト信号が与えられた状態で、この可変ステージにおける第１および第２の容量について、第１の接続形態と第２の接続形態とを切り替える接続形態切り替えステップと、接続形態切り替えステップによって第１および第２の容量が第１の接続形態にされたときのパイプラインＡ／Ｄ変換器の出力と、第２の接続形態にされたときのパイプラインＡ／Ｄ変換器の出力との差分に基づいて、第１および第２の容量の容量値差に起因する可変ステージのアナログ出力誤差を推定する誤差推定ステップと、デジタル計算部の中間出力および誤差推定ステップによって推定されたアナログ出力誤差に基づいて、デジタル計算部の出力を補正するためのデジタル補正値を算出する補正値算出ステップと、補正値算出ステップによって算出されたデジタル補正値に基づいて、デジタル計算部のデジタル出力を補正する出力補正ステップとを備えたものとする。
【００１９】
これによると、可変ステージにおける第１および第２の容量を第１の接続形態にしたとき、および第２の接続形態にしたときのデジタル計算部または出力補正部のデジタル出力の差分に基づいて、誤差推定ステップによって、この可変ステージのアナログ出力誤差が推定される。このように、デジタル出力の差分を用いることによって、デジタル出力に含まれる他のステージによる誤差が相殺され、目的の可変ステージの誤差が強く反映される。したがって、他のステージの出力誤差の有無にかかわらず、任意の可変ステージについてアナログ出力誤差を推定することができ、誤差推定が容易である。そして、この推定されたアナログ出力誤差およびデジタル計算部の中間出力に基づいて、補正値算出ステップによってデジタル補正値が算出され、このデジタル補正値に基づいて、出力補正ステップによって、デジタル計算部のデジタル出力が補正される。このように、デジタル補正値の算出に、デジタル計算部の中間出力を用いるため、パイプラインＡ／Ｄ変換器のレーテンシーが悪化することがない。
【発明の効果】
【００２０】
以上のように本発明によると、パイプラインＡ／Ｄ変換器の出力エラーの種類が制御可能となり、出力エラーを比較的補正しやすいミッシングコードにすることができる。また、パイプラインＡ／Ｄ変換器の出力補正に関して、任意の可変ステージについて、比較的容易にデジタル補正値が算出できる。そして、パイプラインＡ／Ｄ変換器のレーテンシーを悪化させることなくパイプラインＡ／Ｄ変換器のＩＮＬ性能が改善される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るパイプラインＡ／Ｄ変換器の構成図である。本実施形態に係るパイプラインＡ／Ｄ変換器は、縦続接続された複数の１．５ビットステージ１１および１．５ビット可変ステージ１１Ａ、デジタル計算部１２、制御部１３、複数の入力切り替え部１４、ステージ評価部１５、複数の補正値算出部１６、および出力補正部１７を備えている。このうち、ステージ１１およびデジタル計算部１２の構成は従来と同様であるため説明を省略し、以下、これら以外の構成要素について詳細に説明する。なお、図１に示した可変ステージ１１Ａ、ステージ１１、および補正値算出部１６の個数は、あくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
【００２３】
図２は、可変ステージ１１Ａの内部構成を示す。可変ステージ１１Ａは、Ａ／Ｄ変換器２１、Ｄ／Ａ変換器２２、演算増幅器２３、容量２４および２５、スイッチ２６Ａ、２７Ａおよび２８を備えている。Ａ／Ｄ変換器２１は、アナログ信号Ｖｉｎをデジタル変換してデジタル信号Ｄｏｕｔを生成する。Ｄ／Ａ変換器２２は、デジタル信号Ｄｏｕｔをアナログ変換する。演算増幅器２３の反転入力端には容量２４および２５の一端が接続され、非反転入力端には基準電位が与えられている。
【００２４】
スイッチ２６Ａは、制御部１３の制御により、容量２４の他端の接続先として、アナログ信号Ｖｉｎの入力端、演算増幅器２３の出力端、およびＤ／Ａ変換器２２の出力端を切り替える。同様に、スイッチ２７Ａは、制御部１３の制御により、容量２５の他端の接続先として、アナログ信号Ｖｉｎの入力端、演算増幅器２３の出力端、およびＤ／Ａ変換器２２の出力端を切り替える。スイッチ２８は、制御部からの制御により、演算増幅器２３の反転入力端と出力端との導通／非導通を切り替える。
【００２５】
スイッチ２６Ａ、２７Ａおよび２８による容量２４および２５の接続形態として、容量２４を演算増幅器２３のフィードバックに用いるとともに容量２５をＤ／Ａ変換器２２の出力サンプリングに用いる第１の接続形態と、容量２４をＤ／Ａ変換器２２の出力サンプリングに用いるとともに容量２５を演算増幅器２３のフィードバックに用いる第２の接続形態とがある。第１の接続形態では、スイッチ２８が導通し、容量２４および２５の他端がいずれもアナログ信号Ｖｉｎの入力端に接続された状態と、スイッチ２８が非導通となり、容量２４および２５の他端がそれぞれ演算増幅器２３およびＤ／Ａ変換器２２の出力端に接続された状態とが交互に繰り返される。一方、第２の接続形態では、スイッチ２８が導通し、容量２４および２５の他端がいずれもアナログ信号Ｖｉｎの入力端に接続された状態と、スイッチ２８が非導通となり、容量２４および２５の他端がそれぞれＤ／Ａ変換器２２および演算増幅器２３の出力端に接続された状態とが交互に繰り返される。なお、第１および第２の接続形態の切り替えは制御部１３からの制御によって行われる。このように、可変ステージ１１Ａは、制御部１３からの制御によって、容量２４および２５の役割の切り替えが可能となっている。
【００２６】
なお、図２に示したスイッチ２６Ａ、２７Ａおよび２８の構成は、あくまでも一例であり、これ以外にもさまざまな構成が考え得る。
【００２７】
図１に戻り、制御部１３は、各入力切り替え部１４および各可変ステージ１１Ａにおけるスイッチ群の動作を制御する。
【００２８】
入力切り替え部１４は、可変ステージ１１Ａに対応して設けられており、制御部１３の制御により、対応する各可変ステージ１１Ａの入力を切り替える。具体的には、入力切り替え部１４は、通常入力信号とテスト信号とを切り替える。ここで、通常入力信号とは、初段の可変ステージ１１ＡにあってはパイプラインＡ／Ｄ変換器へのアナログ入力のことを、そして、次段以降の可変ステージ１１Ａにあっては前段の可変ステージ１１Ａのアナログ出力のことを表す。また、テスト信号は、所定の大きさのアナログ信号である。テスト信号は、たとえば、図示していないＤ／Ａ変換器などを用いて生成するとよい。
【００２９】
ステージ評価部１５は、出力補正部１７のデジタル出力に基づいて、各可変ステージ１１Ａのアナログ出力誤差を推定する。ここで、可変ステージ１１Ａのアナログ出力誤差について説明する。可変ステージ１１Ａにおけるフィードバック容量およびサンプリング容量の容量値が等しいとき、可変ステージ１１Ａのアナログ出力誤差はゼロとなる。しかし、すでに述べたように、実際には、これら二つの容量には容量値誤差が存在する。そして、たとえば、サンプリング容量の容量値よりもフィードバック容量の容量値の方が大きい場合には、図３に示したような誤差特性となる。なお、横軸はアナログ入力のレベルを表し、縦軸はアナログ出力の誤差を表す。誤差特性はステージによって異なるが、特性グラフは相似しており、最大誤差である固有値および正負の極性が異なるのみである。したがって、各可変ステージ１１Ａについて、容量２４および２５の接続形態を適宜切り替えてサンプリング容量およびフィードバック容量の容量値の大小関係を統一することによって、可変ステージ１１Ａのアナログ出力誤差特性は固有値のみで決定される。
【００３０】
具体的に、固有値の推定は次のようにして行う。まず、固有値を推定しようとする可変ステージ１１Ａにテスト信号が入力された状態で、容量２４および２５を第１の接続形態にしたときのパイプラインＡ／Ｄ変換器のデジタル出力を得る。次に、容量２４および２５を第２の接続形態にしたときのパイプラインＡ／Ｄ変換器のデジタル出力を得る。そして、これらデジタル出力の差分を計算する。この差分は、フィードバック容量およびサンプリング容量の容量値誤差に応じた大きさとなっている。したがって、この差分から固有値を推定することが可能である。第１および第２の接続形態のときのパイプラインＡ／Ｄ変換器のデジタル出力の差分を計算することにより、固有値推定の対象外のステージ１１および可変ステージ１１Ａのデジタル出力誤差が相殺される。すなわち、対象外のステージの出力誤差の影響を排除して、任意の可変ステージ１１Ａについて、より正確な固有値の推定が可能となる。
【００３１】
好ましくは、上記の差分計算作業を複数回（たとえば、百回程度）行い、これによって得られた複数の差分に基づいて固有値の推定を行う。たとえば、これら複数の差分を累計し、その累計値に基づいて固有値の推定を行うとよい。なぜなら、パイプラインＡ／Ｄ変換器のデジタル出力にはノイズが重畳していることがあるため、差分計算作業が少ない場合、正確な固有値が推定できないおそれがあるからである。
【００３２】
また、好ましくは、入力アナログ信号が−Ｖｒｅｆから＋Ｖｒｅｆまでの範囲で変化する場合、すなわち、最大振幅がＶｒｅｆの場合、テスト信号の値として、±Ｖｒｅｆ／２近傍（当該値を含む±１００ｍＶ程度の範囲内）を選択する。すなわち、テスト信号のレベルは、これを入力する可変ステージ１１Ａの次段以降のステージに係るアナログ入出力のレベルが、その最大振幅の中央値近傍となるような大きさにすることが好ましい。たとえば、上記例の場合、入力レベルを±Ｖｒｅｆ／２近傍にすると、出力レベルはゼロ近傍となり（図８参照）、次段以降の各ステージの入出力レベルはゼロ近傍で推移する。容量値誤差に起因する出力誤差は入力レベルがゼロ近傍のときには比較的小さいため、テスト信号のレベルを±Ｖｒｅｆ／２近傍にした場合のパイプラインＡ／Ｄ変換器のデジタル出力は、固有値推定の対象となる可変ステージ１１Ａの出力誤差が強く反映されたものとなる。したがって、より正確な固有値の推定が可能となる。
【００３３】
上述した可変ステージ１１Ａの固有値推定の手順について、図４のフローチャートを参照しながら説明する。まず、固有値推定の対象となる可変ステージ１１Ａを選択し（Ｓ１１）、この選択した可変ステージ１１Ａにテスト信号が入力されるように、該当する入力切り替え部１４を制御する（Ｓ１２）。ステップＳ１２は、入力切り替えステップに相当する。次に、パイプラインＡ／Ｄ変換器のデジタル出力の累計値を初期化する（Ｓ１３）とともに、テスト信号を最初の値にする（Ｓ１４）。そして、選択した可変ステージ１１Ａにおける容量２４および２５を第１の接続形態に設定し（Ｓ１５）、このときのパイプラインＡ／Ｄ変換器のデジタル出力を記憶する（Ｓ１６）。次に、選択した可変ステージ１１Ａにおける容量２４および２５を第２の接続形態に設定する（Ｓ１７）。ステップＳ１５およびＳ１７は、接続形態切り替えステップに相当する。このときのパイプラインＡ／Ｄ変換器のデジタル出力とステップＳ１６で記憶した先のデジタル出力との差分を算出し（Ｓ１８）、これを累積値に加算する（Ｓ１９）。その後、テスト信号の値が最終のものか否かを判別し（Ｓ２０）、最終の場合には、そのときの累計値から固有値の推定を行う（Ｓ２１）。ステップＳ２１は、誤差推定ステップに相とする。一方、最終ではない場合、テスト信号を次の値にして（Ｓ２２）、ステップＳ１５に戻る。一方、ステップＳ２１の後、選択した可変ステージ１１Ａが最後のものであるか否かを判別する（Ｓ２３）。最後のものである場合、固有値推定は終了する。最後のものではない場合、別の可変ステージ１１Ａを選択して（Ｓ２４）、ステップＳ１２に戻る。
【００３４】
図１に戻り、出力補正部１７は、各補正値算出部１６から出力されたデジタル補正値に基づいて、デジタル計算部１２のデジタル出力を補正する。これは、出力補正ステップに相当する。具体的には、出力補正部１７は、デジタル計算部１２のデジタル出力から、各補正値算出部１６から出力されたデジタル補正値を減算して、パイプラインＡ／Ｄ変換器の最終的なデジタル出力を得る。
【００３５】
補正値算出部１６は、可変ステージ１１Ａに対応して設けられており、ステージ評価部１５によって推定された固有値に基づいて、各可変ステージ１１Ａの出力誤差特性を模倣する。そして、補正値算出部１６は、デジタル計算部１２の出力を入力して、対応する可変ステージ１１Ａのデジタル出力誤差をデジタル補正値として出力する。これは、補正値算出ステップに相当する。デジタル補正値の算出は、比較的低い分解能のデジタル出力に基づいて行うことが十分に可能であるため、補正値算出部１６は、デジタル計算部１２の中間出力に基づいてデジタル補正値を算出する。ここで、デジタル計算部１２は、各ステージに対応して、その前段のステージからのデジタル出力を１ビットシフトしたものに、その対応するステージのデジタル出力を加算するデジタル計算コア１２１を備えている。補正値算出部１６は、デジタル計算部１２の中間出力として、対応するデジタル計算コア１２１から出力された値を入力する。なお、各補正値算出部１６から出力されたデジタル補正値は、出力補正部１７によって一のタイミングで演算処理されるため、遅延素子１８を適宜設けて、各中間出力のタイミングを合わせておく。
【００３６】
以上、本実施形態によると、各可変ステージ１１Ａについて、その可変ステージ１１Ａにおけるフィードバック容量およびサンプリング容量の容量値誤差に起因する出力誤差が推定され、その推定誤差に基づいてデジタル補正値が算出される。そして、これらデジタル補正値を用いてパイプラインＡ／Ｄ変換器のデジタル出力が補正される。各可変ステージ１１Ａに係る出力誤差を推定にあたって、他のステージ、特に、後段以降のステージに係る出力誤差をあらかじめ除外しておく必要はないため、出力誤差の推定が容易である。また、デジタル補正値の算出にデジタル計算部１２の中間出力を用いるため、パイプラインＡ／Ｄ変換器のレーテンシーが悪化することがない。
【００３７】
なお、補正値算出部１６は、対応する可変ステージ１１Ａについて、逆極性の出力誤差特性を模倣するようにしてもよい。この場合、出力補正部１７は、デジタル計算部１２のデジタル出力に、補正値算出部１６から出力されたデジタル補正値を加算する。
【００３８】
また、ステージ評価部１５は、出力補正部１７のデジタル出力に代えて、デジタル計算部１２のデジタル出力に基づいて、各可変ステージ１１Ａの固有値を推定するようにしてもよい。固有値推定の対象外のステージの出力誤差は、デジタル計算部１２のデジタル出力の差分を計算することによって相殺されるからである。
【００３９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るパイプラインＡ／Ｄ変換器の構成を示す。本実施形態に係るパイプラインＡ／Ｄ変換器は、縦続接続された複数の１．５ビットステージ１１および１．５ビット可変ステージ１１Ａ、デジタル計算部１２、制御部１３Ａ、複数の入力切り替え部１４、およびステージ評価部１５Ａを備えている。このうち、第１の実施形態と異なる制御部１３Ａおよびステージ評価部１５Ａについて詳細に説明する。なお、図５に示した可変ステージ１１Ａおよびステージ１１の個数は、あくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
【００４０】
ステージ評価部１５Ａは、デジタル計算部１２のデジタル出力に基づいて、各可変ステージ１１Ａにおけるフィードバック容量およびサンプリング容量の容量値の大小判別を行う。なお、可変ステージ１１Ａは、第１の実施形態に係るものと同様であり、図２は、その内部構成を示す。
【００４１】
具体的に、容量値の大小判別は次のようにして行う。まず、対象となる可変ステージ１１Ａにテスト信号が入力された状態で、容量２４および２５を第１の接続形態にしたときのパイプラインＡ／Ｄ変換器のデジタル出力を得る。次に、容量２４および２５を第２の接続形態にしたときのパイプラインＡ／Ｄ変換器のデジタル出力を得る。そして、これら二つのデジタル出力の大小関係から、容量２４および２５の大小関係を特定する。
【００４２】
制御部１３Ａは、ステージ評価部１５Ａの制御に従って、各可変ステージ１１Ａにおける容量２４および２５の接続形態を切り替える。具体的には、制御部１３Ａは、容量２４および２５のうち容量値の大きい方をフィードバック容量として用いるように、各可変ステージ１１Ａにおけるスイッチ群を制御する。
【００４３】
以上、本実施形態によると、各可変ステージ１１Ａにおいてフィードバック容量の容量値よりもサンプリング容量の容量値の方が小さくなり、パイプラインＡ／Ｄ変換器の出力エラーは、比較的補正しやすいミッシングコードとなる。
【００４４】
なお、好ましいテスト信号のレベルについては、第１の実施形態で説明したとおりである。また、第１の実施形態と同様に、同一の可変ステージ１１Ａについて、パイプラインＡ／Ｄ変換器のデジタル出力の比較を複数回行うことが好ましい。
【００４５】
以上、本発明の実施形態について説明したが、本発明は、１．５ビットステージを備えたパイプラインＡ／Ｄ変換器に限定されるものではない。２．５ビット、あるいはこれ以外のステージを備えたパイプラインＡ／Ｄ変換器についても、本発明により、上記と同様の効果が奏される。
【産業上の利用可能性】
【００４６】
本発明に係るパイプラインＡ／Ｄ変換器は、高速かつ高分解能のＡ／Ｄ変換が可能で、かつ、優れたＩＮＬ性能を有するため、これらすべての条件が求められるデジタルスチルカメラなどのフロントエンド部などとして有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るパイプラインＡ／Ｄ変換器の構成図である。
【図２】可変ステージの内部構成図である。
【図３】可変ステージのアナログ出力誤差特性グラフである。
【図４】可変ステージのアナログ出力誤差の推定手順のフローチャートである。
【図５】本発明の第２の実施形態に係るパイプラインＡ／Ｄ変換器の構成図である。
【図６】従来のパイプラインＡ／Ｄ変換器の構成図である。
【図７】従来の１．５ビットステージの回路構成図である。
【図８】従来の１．５ビットステージのアナログ入出力特性グラフである。
【符号の説明】
【００４８】
１１  ステージ
１１Ａ  可変ステージ
１２  デジタル計算部
１３Ａ  制御部
１４  入力切り替え部
１５，１５Ａ  ステージ評価部
１６  補正値算出部
１７  出力補正部
２１  Ａ／Ｄ変換器
２２  Ｄ／Ａ変換器
２３  演算増幅器
２４  容量（第１の容量）
２５  容量（第２の容量）
２６Ａ，２７Ａ  スイッチ（スイッチ群）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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