(57)【要約】【課題】            ＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の提供、ＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法の提供、かかる受発光素子を利用した光電子集積チップ、データ処理装置を提供することを目的とする。【解決手段】        ＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板と、該半導体基板上に形成されたトンネルＳｉＯ２層と、該トンネルＳｉＯ２層上に形成されたＳｉ殻内にＧｅ核を内包した量子ドットと、該量子ドット上及び前記トンネルＳｉＯ２層上に形成されたコントロールＳｉＯ２層と、該コントロールＳｉＯ２層上に形成されたゲート電極層と、を有する。ＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板と、該半導体基板上に形成されたゲートＳｉＯ２層と、該ゲートＳｉＯ２層上に形成されたドープＳｉ層、Ｇｅ層及びドープＳｉ層を順次積層してなる積層ゲート電極層と、を有する。【選択図】          図１
2006032564.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に形成されたトンネルＳｉＯ２層と、該トンネルＳｉＯ２層上に形成されたＳｉ殻内にＧｅ核を内包した量子ドットと、該量子ドット上及び前記トンネルＳｉＯ２層上に形成されたコントロールＳｉＯ２層と、該コントロールＳｉＯ２層上に形成されたゲート電極層と、を有するＭＯＳ電界効果トランジスタ型量子ドット発光素子。
【請求項２】
半導体基板と、該半導体基板上に形成されたゲートＳｉＯ２層と、該ゲートＳｉＯ２層上に形成されたドープＳｉ層、Ｇｅ層及びドープＳｉ層を順次積層してなる積層ゲート電極層と、を有するＭＯＳ電界効果トランジスタ型受光素子。
【請求項３】
請求項１記載のＭＯＳ電界効果トランジスタ型量子ドット発光素子と、請求項２記載のＭＯＳ電界効果トランジスタ型受光素子を、半導体基板を共有するように形成してなる光電子集積チップ。
【請求項４】
請求項３記載の光電子集積チップを、該光電子集積チップを構成するＭＯＳ電界効果トランジスタ型量子ドット発光素子と、ＭＯＳ電界効果トランジスタ型受光素子とを対応させるように複数枚近接配設してなるデータ処理装置。
【請求項５】
半導体基板上にトンネルＳｉＯ２層を形成する工程、該トンネルＳｉＯ２層上に金属Ｓｉが島状に分散したＳｉアイランドを形成する工程、該Ｓｉアイランド上に選択的にＧｅ核を形成する工程、該Ｓｉアイランド上に前記Ｇｅ核を含んで金属Ｓｉを積層させてＳｉ殻内にＧｅ核を内包した量子ドットを形成する工程、該量子ドットを含みトンネルＳｉＯ２層を覆うコントロ−ルＳｉＯ２層を形成する工程、および、該コントロ−ルＳｉＯ２層に重ねてゲート電極層を形成する工程を順次行うＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法。
【請求項６】
Ｓｉ殻内にＧｅ核を内包した量子ドットを形成するに先立ち、トンネルＳｉＯ２層の表面層をＯＨ結合で終端されたトンネルＳｉＯ２層に改質することを特徴とする請求項５に記載のＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法。
【請求項７】
量子ドットを含みトンネルＳｉＯ２層を覆うコントロ−ルＳｉＯ２層を形成するに先立ち、量子ドット表面に酸化薄膜を形成することを特徴とする請求項５に記載のＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光配線又は光通信を利用したＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子、光電子集積チップ、データ処理装置およびＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、半導体基板上に形成された多数のトランジスタやメモリセルから構成され、情報処理の高性能化のため回路の微細化および高集積化が進んでいる。また、半導体チップ内に共有メモリを設け、共有メモリを介して複数のプロセッサやＣＰＵ間でデータを共有し、同時進行でデータを処理する情報処理の高性能化が進んでいる。
【０００３】
一方、これらの情報処理の高性能化に伴い、回路の微細化および高集積化による回路内の配線の微細化が進み、それに伴いチップ内の離れた位置の回路間を接続するグローバル配線や、チップとチップをつなぐチップ間配線等のため配線距離が長くなり、配線による信号伝達の遅延が問題になっている。
【０００４】
この配線による信号伝達の遅延問題に対し、電気的信号伝達に代えて光を用いて信号伝達をおこなう方法（光配線又は光通信による方法）が提案されている。例えば、特許文献１に、ＧａＡｓ等の化合物半導体を利用して光配線又は光通信を実現する方法が提案されている。また、特許文献２には、Ｇｅ又はＧｅ−Ｓｉ合金からなる量子ドットを利用して光配線又は光通信を実現する方法が提案されている。
【特許文献１】特開2000-332229号公報
【特許文献１】特開平6-326359号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１又は２に提案された方法は、光配線又は光通通信を実現するためには、従来からＳｉ半導体基板上にトランジスタやメモリセルを形成する手段として広く使用されているＣＭＯＳ電界効果トランジスタ製造プロセスを利用できないという問題がある。このため、半導体集積回路の製造方法が複雑になり、また特別の装置、例えば高温・高真空装置を準備しなければならないという問題がある。
【０００６】
本発明は係る問題に鑑み、従来より広く使用されているＣＭＯＳ電界効果トランジスタ製造プロセスを用いてプロセッサやメモリセルを構成した同一のＳｉ半導体基板に光配線および光通信を実現することができるＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の提供、および、ＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法を提供することを目的とする。また、かかる発光素子・受光素子を利用した光電子集積チップ、データ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板と、該半導体基板上に形成されたトンネルＳｉＯ２層と、該トンネルＳｉＯ２層上に形成されたＳｉ殻内にＧｅ核を内包した量子ドットと、該量子ドット上及び前記トンネルＳｉＯ２層上に形成されたコントロールＳｉＯ２層と、該コントロールＳｉＯ２層上に形成されたゲート電極層と、を有してなる。
【０００８】
一方、本発明に係るＭＯＳ電界効果トランジスタ型受光素子は、半導体基板と、該半導体基板上に形成されたゲートＳｉＯ２層と、該ゲートＳｉＯ２層上に形成されたドープＳｉ層、Ｇｅ層及びドープＳｉ層を順次積層してなる積層ゲート電極層と、を有してなる。
【０００９】
上記ＭＯＳ電界効果トランジスタ型量子ドット発光素子と、ＭＯＳ電界効果トランジスタ型受光素子は、半導体基板を共有するように形成してなる光電子集積チップを構成することができる。また、その光電子集積チップを、該光電子集積チップを構成するＭＯＳ電界効果トランジスタ型量子ドット発光素子と、ＭＯＳ電界効果トランジスタ型受光素子とを対応させるように複数枚近接配設してデータ処理装置を構成することができる。
【００１０】
上記のＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板上にトンネルＳｉＯ２層を形成する工程、該トンネルＳｉＯ２層上に金属Ｓｉが島状に分散したＳｉアイランドを形成する工程、該Ｓｉアイランド上に選択的にＧｅ核を形成する工程、該Ｓｉアイランド上に前記Ｇｅ核を含んで金属Ｓｉを積層させてＳｉ殻内にＧｅ核を内包した量子ドットを形成する工程、該量子ドットを含みトンネルＳｉＯ２層を覆うコントロ−ルＳｉＯ２層を形成する工程、および、該コントロ−ルＳｉＯ２層に重ねてゲート電極層を形成する工程を順次行うことによって製造することができる。
【００１１】
上記ＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法においては、Ｓｉ殻内にＧｅ核を内包した量子ドットを形成するに先立ち、トンネルＳｉＯ２層の表面層をＯＨ結合で終端されたトンネルＳｉＯ２層に改質するのが好ましい。
【００１２】
また、量子ドットを含みトンネルＳｉＯ２層を覆うコントロ−ルＳｉＯ２層を形成するに先立ち、量子ドット表面に酸化薄膜を形成するのが好ましい。
【発明の効果】
【００１３】
本発明に係るＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子を利用して光配線を半導体集積回路内に形成することによって、半導体集積回路を構成するＣＰＵ等のプロセッサ、メモリセル間の信号伝達、あるいは異なるチップに形成された半導体集積回路間での光通信による信号伝達が可能になる。これにより、共有メモリを介してデータを共有し、各プロセッサにおける並列処理により、高速かつ高度の情報処理を行うことができる。また、本発明は係るＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子を、ＣＭＯＳ電界効果トランジスタ製造プロセスにより多数のＭＯＳ電界効果トランジスタやメモリセルと同一の製造方法で同一の半導体集積回路内に容易に形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係るＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の実施の形態について説明する。本ＭＯＳ電界効果トランジスタ型量子ドット発光素子10は、図１に示すように、半導体基板11と、該半導体基板11上のトンネルＳｉＯ２層21と、該トンネルＳｉＯ２層21上のＳｉ殻23内にＧｅ核24を内包した量子ドット22と、該量子ドット22上およびトンネル層21上のコントロールＳｉＯ２層25と、該コントロールSiO2層25上のゲート電極層27と、を有してなる。
【００１５】
半導体基板11はその種類を問わないが。半導体材料であればどんなものでもよい。しかしながら、現在大規模集積回路（ＬＳＩ）に広く使用されているＳｉ単結晶基板あるいはＳｉＯ２上に形成したＳｉ単結晶薄膜（ＳＯＩ）を用いるのが好ましい。この半導体基板11は、その半導体能動層の両端に電子および正孔を供給するためのソース領域13およびドレイン領域15を有する。ソース領域13およびドレイン領域15領域は、ゲート電極層27に印加される電圧に従い半導体基板11に形成される反転層が短時間で反転するようにヘビードープｎ型およびｐ型半導体とするのがよい。
【００１６】
トンネルＳｉＯ２層21は、その膜厚が2〜4nmで、半導体基板11上に積層されている。これにより、半導体基板11からトンネル効果を利用して量子ドット22へキャリアを注入することができる。
【００１７】
量子ドット22は、Ｓｉ殻23内にＧｅ核24を内包したほぼ球又は半球形の構造をしており、トンネルＳｉＯ２層21上にアイランドを形成している。量子ドット22の外径は、10〜20nmが好ましく、その数密度は1×1011cm-2以上にするのが好ましい。Ｓｉ殻23内に内包されるＧｅ核24は、その直径が2〜5nmであるのが好ましい。
【００１８】
コントロールＳｉＯ２層25は、量子ドット22を覆うようにトンネルＳｉＯ２層21上に積層されている。コントロールＳｉＯ２層25の厚みは5〜10nmである。ゲート電極層27は、ドープポリシリコンが適用でき、量子ドット22に電子又は正孔を導入し発光を促す機能を有する。
【００１９】
一方、本発明に係るＭＯＳ電界効果トランジスタ型受光素子30は、図２に示すように、半導体基板12と、該半導体基板12上に積層されたゲートＳｉＯ２層31と、該ゲートＳｉＯ２層31上にドープＳｉ層33、Ｇｅ層35およびドープＳｉ層37を順次積層してなる積層ゲート電極層32を有してなる。
【００２０】
半導体基板12は、ＭＯＳ電界効果トランジスタ型量子ドット発光素子10を形成する半導体基板11と同様なものでよい。このため、ＭＯＳ電界効果トランジスタ型受光素子30とＭＯＳ電界効果トランジスタ型量子ドット発光素子10を同一の半導体基板上に形成することができる。
【００２１】
ゲートＳｉＯ２層31は、ＭＯＳ電界効果トランジスタ型量子ドット発光素子10のコントロールＳｉＯ２層25と同様のＳｉＯ２膜が適用できる。
【００２２】
積層ゲート電極層32は、ドープＳｉ層33と37の間にＧｅ層35を挟んだ構造をしており、ＭＯＳ電界効果トランジスタ型量子ドット発光素子10から放射された赤外光を受けＧｅ層35で発生する電子を電流として取り出す機能を有す。ドープＳｉ層33および37は、ゲート電極層27と同様なドープポリシリコンが適用できる。
【００２３】
このような構造を有するＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の動作を図３〜６に基づいて説明する。図３（ａ）に示すように、ゲート電極層27に負電圧を印加すると、半導体基板11の表面に蓄積された正孔410は薄いトンネルＳｉＯ２層21をトンネルして量子ドット22へと注入される。これをバンド図で説明すると、図４(a)に示すように、ゲート電極層27のフェルミレベル（413）の上昇により、正孔410が半導体基板11の表面に蓄積され、薄いトンネルＳｉＯ２層21をトンネルし（411）量子ドット22へ注入される。量子ドット22に注入された正孔410は、図４(a)に示すように、Ｇｅ核24が正孔410に対して量子井戸構造を形成しているのでＧｅ核24中に閉じ込められる（412）。
【００２４】
次に図３（ｂ）に示すように、ゲート電極層27に正電圧を印加すると、半導体基板11の反転層から電子420が量子ドット22へ注入される。これをバンド図で説明すると、図４(ｂ)に示すように、ゲート電極層27のフェルミレベル（413）の低下により、電子420が、半導体基板11表面の反転層に誘起され薄いトンネルＳｉＯ２層21をトンネルし（421）、量子ドット22へ注入される。注入された電子420は、量子ドット22に閉じ込められていた正孔410と再結合（422）して発光（423）する。このときの発光エネルギーは,Ｇｅのバンドギャップ程度のエネルギーであるから、赤外域の波長を有する赤外光424が発光される。
【００２５】
このようにＭＯＳ電界効果トランジスタ型量子ドット受光素子10から発光された赤外光424は、図５（a）に示すように、半導体基板12、ゲートＳｉＯ２層31およびドープＳｉ層33を透過し、Ｇｅ層35へ到達する。Ｇｅはバンドギャップが小さいので赤外光424を吸収し電子・正孔対509を発生する。このとき、図５（b）に示すように、積層ゲート電極層32のドープＳｉ層37側に正電圧を印加しておくと、発生した電子420はドープＳｉ層37に流れ込み、正孔410はゲートＳｉＯ２層31側に移動する。
【００２６】
これをバンド図で説明すると、赤外光424の吸収により電子・正孔対509が生成され、図６(a)に示すように、電子420が、積層ゲート電極層32のフェルミレベル（604）の低下によりゲルマニウムバンド（603）の価電子帯を移動しドープＳｉ層37へ流れ込む。一方、図６(ｂ)に示すように、正孔410はゲルマニウムバンド（603）とシリコンバンド（602）の境界に発生するバリアに捉えられるため、この領域に蓄積されることとなる。これによって、赤外光により電子・正孔対509が次々に発生し、Ｇｅ層35には正の電荷が蓄積され半導体12層のバンドが曲がり（611）反転層が形成されていく。
【００２７】
Ｇｅ層35への正電荷の蓄積により、実効的に正のゲート電圧が増加し、半導体基板12中に形成される反転層のキャリア密度が増加する。これをソース−ドレイン間電流として検出すればこのＭＯＳ電界効果トランジスタは光検出素子として動作する。すなわち、図５（ｃ）に示すように、受光中のゲート電圧（621）をＭＯＳトランジスタのサブスレッショルド領域に設定すれば、赤外光424の入力による積層ゲート電極層32のわずかなゲート電圧の増加（621→622）でもドレイン電流（623→624）は劇的に増大する。このようにトランジスタの増幅作用を利用することによって、わずかな光でも高感度に検出できるので、本発明のＭＯＳ電界効果トランジスタ型受光素子30は高感度の光検出器として動作する。
【００２８】
以上説明したように、このようなＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の構成により、上記ＭＯＳ電界効果トランジスタ型量子ドット発光素子10の量子ドット22部分のバンド構造は、伝導帯側にわずか飛び出たようなバンド整合をとり、正孔に対して量子井戸構造を形成する。このため、Ｇｅ核24内での正孔の強い閉じ込めが可能となり、効率的発光再結合を実現できる。また、ＭＯＳ電界効果トランジスタ型受光素子30は、トランジスタの増幅作用を利用することによって、わずかな赤外光でも高感度に検出することができる。これらにより、ＣＰＵ等のプロセッサ、メモリセルあるいは異なるチップに形成された導体集積回路間の高速かつ安定した光通信が可能になる。
【００２９】
上記に説明したように、本発明に係るＭＯＳ電界効果トランジスタ型量子ドット発光素子は、正孔に対して量子井戸構造を有する量子ドット22をトンネルＳｉＯ２層21上にアイランド状に分布させているから、効率的な発光再結合を実現することができる。このＭＯＳ電界効果トランジスタ型量子ドット発光素子を製造するには、半導体基板11上にトンネルＳｉＯ２層21を形成する工程、該トンネルＳｉＯ２層21上に金属Ｓｉが島状に分散したＳｉアイランドを形成する工程、該Ｓｉアイランド上に選択的にＧｅ核24を形成する工程、該Ｓｉアイランド上に前記Ｇｅ核24を含んで金属Ｓｉを積層させてＳｉ殻23内にＧｅ核24を内包した量子ドット22を形成する工程、該量子ドット22を含みトンネルＳｉＯ２層21を覆うコントロ−ルＳｉＯ２層25を形成する工程、および、該コントロ−ルＳｉＯ２層25に重ねてゲート電極層27を形成する工程を順次行う。
【００３０】
先ず、公知の方法を使用して半導体基板11上にトンネルＳｉＯ２層21を形成する。例えばＳｉ基板表面をドライＯ２雰囲気中850℃で熱酸化を行って、2〜4nmのＳｉＯ２膜を形成する。
【００３１】
次に、トンネルＳｉＯ２層21上に金属Ｓｉが島状に分散したＳｉアイランドを形成する。この際、予めトンネルＳｉＯ２層21表面に金属Ｓｉの核形成サイトを形成しておくのが好ましい。すなわち、トンネルＳｉＯ２層21部分を0.1%フッ酸に3〜5min浸漬した後、純水で2〜4min間洗浄することによって表面がＯＨ結合で終端された2〜4nmの改質されたトンネルＳｉＯ２層21を形成する。その後、ＬＰＣＶＤ法により、ＳｉＨ４ガスを用いて0.5Torr、560〜600℃、50〜70sec間ＳｉをトンネルＳｉＯ２層21上に積層させる。これにより、トンネルＳｉＯ２層21に高密度のＳｉアイランドを形成することができる。また、形成されたＳｉアイランドはＳｉ量子ドットとして機能させることができる。
【００３２】
次に、Ｇｅ核をＳｉアイランド上に選択的に形成させ、その後Ｓｉアイランド上に付着したＧｅ核を含んでさらに金属Ｓｉを積層させてＳｉ殻内にＧｅ核を内包した量子ドットを形成する。本工程もＬＰＣＶＤ法を利用する。先ず、Ｈ２で5%に希釈した0.2Torr、380〜450℃のＧｅＨ４ガスを用いて、Ｇｅを150〜250sec間Ｓｉアイランド上に付着させる。本条件により、ＧｅはトンネルＳｉＯ２層21上に付着することなく、Ｓｉアイランド上に選択的に付着する。次に、ＧｅＨ４ガスを0.5Torr、560〜600℃のＳｉＨ４ガスに切替え、50〜70sec間Ｇｅ上にＳｉを堆積させる。このとき、ＳｉはＳｉアイランド上に付着したＧｅ核24を包含するように積層する。
【００３３】
次に、量子ドット22を含みトンネルＳｉＯ２層21を覆うコントロ−ルＳｉＯ２層25を形成する。この際、予め量子ドット22表面に酸化薄膜を形成し、量子ドットを安定化させておくのが好ましい。すなわち、量子ドット22部分を850℃の2%ドライＯ２で酸化し、量子ドット22の表面に0.8〜1.5nmの酸化薄膜を形成した上で、ＬＰＣＶＤ法によりＨｅで10%に希釈したＳｉ２Ｈ６ガスを用いて0.2Torr、440℃の条件で、量子ドット22を含みトンネルＳｉＯ２層21を覆う膜厚3〜4nm程度のａ−Ｓｉ（アモルファスＳｉ）膜を成膜し、しかる後、このａ−Ｓｉ膜を800℃の2%ドライＯ２で酸化する。これによって、総膜厚6〜8nmのコントロールＳｉＯ２層25を形成する。
【００３４】
次に、コントロ−ルＳｉＯ２層25に重ねてゲート電極層27を形成する。ゲート電極層27は、公知の方法、例えばＬＰＣＶＤ法によりドープポリシリコンを積層させることによって形成することができる。
【００３５】
以上の工程により、以下のような量子ドットを有するＭＯＳ電界効果トランジスタ型量子ドット発光素子を製造することができる。すなわち、本量子ドット22はＳｉ殻23内にＧｅ核24を内包し外径が10〜20nmの球又は半球状をしており、トンネルＳｉＯ２層21上に1〜3×1011cm-2の高い数密度でアイランドを形成している。これにより、効率的な発光再結合を実現することができる。また、量子ドット22はその外層に酸化薄膜を有するので、量子ドット22の形成後量子ドット22およびトンネルＳｉＯ２層21上にコントロールＳｉＯ２層25を形成する際等に、量子ドット22に包含されたＧｅが揮発するという問題を生ずることもなく、量子ドット22とトンネルＳｉＯ２層21およびコントロールＳｉＯ２層25との界面での欠陥の発生も防止することができる。
【００３６】
本発明の実施の形態は上記に説明したものに限らない。半導体基板11、12は、Ｇｅ、Ｃ等のＩＶ族元素若しくはそれらの化合物からなる単結晶若しくは多結晶半導体、ＧａＡｓ、ＩｎＰ等のIII−Ｖ族あるいはＺｎＯ、ＺｎＳ、ＣｄＴｅ等のII−ＶＩ族からなる単結晶若しくは多結晶化合物半導体基板、絶縁体上に形成された単結晶または多結晶半導体薄膜を適用することができる。
【００３７】
トンネルＳｉＯ２層21は、ＳｉＮx膜、ＳｉＯＮ膜等のＳｉ酸化、窒化、酸窒化膜、あるいはＴａ、Ｚｒ、Ｙ、Ａｌ、Ｈｆ等の酸化膜を適用することができる。
【００３８】
量子ドット22は、上記のＳｉ、Ｇｅの半導体の組み合わせ以外に、ＧａＡｓ、ＩｎＰ等のIII−Ｖ族半導体、ＺｎＯ、ＺｎＳ、ＣｄＴｅ等のII−ＶＩ族半導体等が適用可能である。
【００３９】
コントロールＳｉＯ２層25は、Ｔａ、Ｚｒ、Ｙ、Ａｌ、Ｈｆ等の酸化膜、シリケート膜、アルミネート膜などの高誘電率絶縁膜、若しくはＳｉＯ２膜と高誘電率絶縁膜の積層構造のものが適用可能である。特にＨｆＡｌＯｘやＨｆＳｉＯｘ膜は好適である。このＨｆＡｌＯｘやＨｆＳｉＯｘ膜は比較的高い比誘電率を有するので、量子ドット22へのキャリア注入を低いゲート電圧で行うことができる。また、高温度でも熱的に安定であるため品質の劣化を防止することができる。
【００４０】
上記ＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子は、ＭＯＳ電界効果トランジスタ型のＣＰＵ等のプロセッサやメモリセルとともにＭＯＳ電界効果トランジスタ製造プロセスを使用して同一のSi基板上に形成することにことができ、それらの各構成要素を一体にした光電子集積チップを構成することができる。例えば、図７に示す光電子集積チップ100は、複数の回路ブロックから構成されており、回路ブロック110Aは、ＣＰＵ102A、ローカルメモリ104A、共有メモリ106、ＭＯＳ電界効果トランジスタ型量子ドット発光素子10AおよびＭＯＳ電界効果トランジスタ型受光素子30Aを有する。回路ブロック110Bは、ＣＰＵ102B、ローカルメモリ104B、共有メモリ106、ＭＯＳ電界効果トランジスタ型量子ドット発光素子10BおよびＭＯＳ電界効果トランジスタ型受光素子30Bを有する。また、回路ブロック回路110Aと110Bの間にはＳｉ層をコアとしＳｉＯ２をクラッドした光導波路108を有する。これにより回路ブロック110Aと110Bは、光導波路108からなる光配線による相互の信号伝達が可能になる
【００４１】
さらに、上記のような光電子集積チップ100を複数個近接配置し、超高速データ処理が可能なデータ処理装置200を構成することができる。例えば、図８に示すデータ処理装置は、電源供給用のベース210上に複数の光電子集積チップ100A〜100Dが、図８の矢印で示すように、各チップに設けられたＭＯＳ電界効果トランジスタ型量子ドット発光素子とＭＯＳ電界効果トランジスタ型受光素子との間で赤外光による光通信が可能なように配置されている。これにより、データ処理装置200に入力されたデータは光通信によって各チップの共有メモリで瞬時に共有され、複数のプロセッサを用いてデータの並列処理をすることができるようになる。なお、本光通信で利用される赤外光はSi半導体基板を透過することができ、例えば光電子集積チップ100Bはその前後の光電子集積チップ100Aおよび100Bと光通信による信号伝達が可能である。
【実施例】
【００４２】
本発明に係る一対のＭＯＳ電界効果トランジスタ型量子ドット発光素子10とＭＯＳ電界効果トランジスタ型受光素子30を以下に説明する方法で同時に形成した。ＭＯＳ電界効果トランジスタ型量子ドット発光素子・受光素子を形成する半導体基板11は（１００）の面方位を有するｐ型単結晶Ｓｉ基板を用いた。積層された膜厚の測定は、分光エリプソメトリにより行った。なお、ＭＯＳ電界効果トランジスタ型量子ドット発光素子10とＭＯＳ電界効果トランジスタ型受光素子30は個別に形成してもよい。
【００４３】
先ず、図９(a)に示すように、厚さ40nmのパッド酸化膜51を半導体基板11上に熱酸化により成膜した。次いで、パッド酸化膜51の上にＬＯＣＯＳプロセスのマスクとなる厚さ120nmのＳｉ３Ｎ４膜52Aおよび52BをＬＰＣＶＤ法により積層させた。その後、フォトリソグラフィーによりパターニングした。なお、Ｓｉ３Ｎ４膜52Aの側に発光素子を形成し、Ｓｉ３Ｎ４膜52Bの側に受光素子を形成するものとする。
【００４４】
次に、図９(b)に示すように、Ｓｉ３Ｎ４膜52A、52Bの間に素子分離体となるフィールド酸化膜53を形成するフィールド酸化を行った。水蒸気中、1000℃で110min間フィールド酸化を行い、450nmのフィールド酸化膜53を形成した。なお、フィールド酸化膜53形成時にＳｉ結晶中に生じる応力により発生する結晶欠陥は、予め半導体基板11上にパッド酸化膜51を形成することによって防止できた。
【００４５】
その後、図９(c)に示すように、Ｓｉ３Ｎ４膜52A、52Bおよびパッド酸化膜51をエッチングで除去し、再度熱酸化を行い10nmの犠牲酸化膜を形成し、チャネルストップおよび閾値電圧制御のためのＢイオンの注入を行った。Ｂイオンの注入は、それぞれ11keV、1.5×1012cm-3および30keV、3×1012cm-3の条件で行った。次いで、犠牲酸化膜を除去し、ドライＯ２雰囲気中850℃の熱酸化を行って半導体基板11上に4nmのＳｉＯ２膜を形成し、半導体基板11を0.1%フッ酸に4min浸漬した後、純水で3min間洗浄し、図９(c)に示すように半導体基板11上に表面がＯＨ結合で終端された膜厚2.8nmのトンネルＳｉＯ２層21を形成した。
【００４６】
次に、図９(d)に示すようにトンネルＳｉＯ２層21上に量子ドット22を形成した。量子ドット22の形成は、先ず、ＬＰＣＶＤ法によりＳｉＨ４ガスを用いて0.5Torr、560℃でＧｅ核形成サイトとなるＳｉ量子ドットをトンネルＳｉＯ２層21上に形成する。次いで、ＳｉＨ４ガスをＨ２で5%に希釈したＧｅＨ４ガスに切替えて、0.2Torr、400℃の条件でＧｅを堆積し、さらに、ＧｅＨ４ガスを再度ＳｉＨ４ガスに切替えて、Ｇｅ上にＳｉを0.02Torr、540℃の条件で成長させてＳｉ殻内にＧｅ核を有する量子ドット22を形成する。以上の操作により、ほぼ球状の直径が14〜18nm、数密度が2×1011cm-2の量子ドット22を形成することができた。Ｓｉ殻内のＧｅ核もほぼ球状をしており、その直径は3〜4nmであった。
【００４７】
次に、図９(e)に示すように、量子ドット22およびトンネルＳｉＯ２層21の上にコントロールＳｉＯ２層25を形成した。コントロールＳｉＯ２層25の形成は、先ず、量子ドット22およびトンネルＳｉＯ２層21の表面を850℃の2%ドライＯ２で酸化して1nmの酸化膜を形成した上で、半導体基板11上の受光素子を形成する部分に積層した量子ドット22とトンネルＳｉＯ２層21をエッチングにより除去する。次に、上記操作により酸化された量子ドット22およびトンネルＳｉＯ２層21上に、ＬＰＣＶＤ法によりＨｅで10%に希釈したＳｉ２Ｈ６ガスを用いて0.2Torr、440℃でａ−Ｓｉ（アモルファスＳｉ）膜を3.3nm形成し、しかる後、このａ−Ｓｉ膜を800℃の2%ドライＯ２で酸化する。これによって、総膜厚7.5nmのコントロールＳｉＯ２層25が形成された。なお、このとき受光素子形成部分に形成されたコントロールＳｉＯ２層25は、ゲートＳｉＯ２層31として機能する。
【００４８】
次に、コントロールＳｉＯ２層25およびゲートＳｉＯ２層31の上に、ＬＰＣＶＤ法によりドープＳｉ層33、Ｇｅ層35を順次積層し、その後、発光素子形成部分に積層したＧｅ層35の除去した上で、さらにドープＳｉ層37の積層を行った。次いで、受光素子形成部分に積層させたドープＳｉ層33のエッチバックを行い、図９(f)に示すように、発光素子形成部分に形成されたドープＳｉ層33および37からなるゲート電極層27と、受光素子形成部分に形成されたドープＳｉ層33、Ｇｅ層35およびドープＳｉ層37からなる積層ゲート電極層32の高さがほぼ等しくなるようにした。
【００４９】
次に、ゲート電極層27、積層ゲート電極層32を、反応性イオンエッチング（ＲＩＥ）を用いて異方性エッチングによりパターニングし、その後、ゲート電極層27、積層ゲート電極層32をマスクとしてイオン注入法によりＡｓまたはＢを5×1014cm-3注入し、図９(g)に示すようなソース・ドレインエクステンション55A〜55Dを形成した。
【００５０】
次に、ＬＰＣＶＤ法により、ＳｉＨ４とＮ２Ｏガスを用いて0.3Torr、750℃でコンフォーマルＳｉＯ２膜を120nm形成し、このＳｉＯ２膜をＣＦ４とＨ２混合ガスを用いたＲＩＥによりエッチバックすることにより、図９(h)に示すようなゲート電極層27、積層ゲート電極層32の側面部を覆うサイドウオール57A、57Bを形成した。
【００５１】
次に、ゲート電極層27、積層ゲート電極層32の頂部のサイドウオール57A、57Bで覆われていない部分を深さ5nmほど酸化した後、イオン注入によりＡｓまたはＢを導入し、図９(i)に示すようなソース領域13、14およびドレイン領域15、16を形成した。なお、発光素子形成部分に形成したソース領域13、ドレイン領域15は、量子ドット22に電子および正孔を注入するため、ソース領域14、ドレイン領域16のいずれかをヘビードープｎ型半導体とし、他方をヘビードープｐ型半導体とした。
【００５２】
その後、図９(j)に示すように、層間絶縁膜58、コンタクトホール59を形成し、図９(k)に示すようなソース電極61A、61Bとドレイン電極63を形成して、一対のＭＯＳ電界効果トランジスタ型量子ドット発光素子10とＭＯＳ電界効果トランジスタ型受光素子30を形成した。
【図面の簡単な説明】
【００５３】
【図１】本発明に係るＭＯＳ電界効果トランジスタ型量子ドット発光素子の構造を示す模式図である。
【図２】本発明に係るＭＯＳ電界効果トランジスタ型受光素子の構造を示す模式図である。
【図３】ＭＯＳ電界効果トランジスタ型量子ドット発光素子の作動説明図である。
【図４】図３のバンド説明図である。
【図５】ＭＯＳ電界効果トランジスタ型受光素子の作動説明図である。
【図６】図５のバンド説明図である。
【図７】光電子集積チップの模式図である。
【図８】データ処理装置の模式図である。
【図９】ＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の製造説明図である。
【符号の説明】
【００５４】
10    ＭＯＳ電界効果トランジスタ型量子ドット発光素子
11    半導体基板
12    半導体基板
13    ソース領域
14    ソース領域
15    ドレイン領域
16    ドレイン領域
21    トンネルＳｉＯ２層
22    量子ドット
23    Ｓｉ殻
24    Ｇｅ核
25    コントロールＳｉＯ２層
27    ゲート電極層
30    ＭＯＳ電界効果トランジスタ型受光素子
31    ゲートＳｉＯ２層
32    積層ゲート電極層
33    ドープＳｉ層
35    Ｇｅ層
37    ドープＳｉ層
51    パッド酸化膜
52、52A、52B    Ｓｉ３Ｎ４膜
53    フィールド酸化膜
55、55A〜55D  ソース・ドレインエクステンション
57、57A、57B    サイドウオール
58    層間絶縁膜
59    コンタクトホール
61、61A、61B    ソース電極
63    ドレイン電極
100    光電子集積チップ
102    ＣＰＵ
104    ローカルメモリ
106    共有メモリ
108    光導波路
110、110A、110B    
200    データ処理装置
210    ベース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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