(57)【要約】      （修正有）【課題】消費電力抑制を可能とするチップオンガラスの液晶ディスプレイを得ること。【解決手段】  この方法は、まず、（ａ）ＬＣＤのソースドライバを起動し、（ｂ）ＦＰＣに対応するソースドライバから最も離れた位置に配設されているソースドライバへとイメージデータ及び制御信号を送信し、次に、（ｃ）それらを節電モードに切り替える。ステップ（ｂ）及び（ｃ）は、全てのソースドライバが節電モードに切り替えられるまで繰り返される。【選択図】  図２（Ａ）
2006251810.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板と、フレキシブルプリント回路基板と、タイミングコントローラと、複数のソースドライバとを備え、上記複数のソースドライバは、上記ガラス基板上に配設されて連続的に接続され、上記フレキシブルプリント回路基板は、上記複数のソースドライバのうちの１つと接続されている液晶ディスプレイの節電方法であって、
（ａ）上記複数のソースドライバを駆動するステップと、
（ｂ）上記複数のソースドライバのうちの１つが上記フレキシブルプリント回路基板を介して上記タイミングコントローラから受信したイメージデータ及び制御信号を、当該１つのソースドライバから最も離れた位置に配設されている駆動状態のソースドライバへと送信するステップと、
（ｃ）上記最も離れた位置に配設されているソースドライバを節電モードに切り替えるステップと、
（ｄ）全てのソースドライバが上記節電モードに切り替えられるまで、上記（ｂ）及び（ｃ）のステップを繰り返すステップとを備えること
を特徴とする液晶ディスプレイの節電方法。
【請求項２】
上記（ａ）のステップは、負荷信号（ＴＰ）にしたがって実行されること
を特徴とする請求項１記載の液晶ディスプレイの節電方法。
【請求項３】
上記節電モードに切り替えるステップでは、上記ソースドライバのそれぞれのデータトランシーバ及び駆動ユニットをディセーブルとすること
を特徴とする請求項１記載の液晶ディスプレイの節電方法。
【請求項４】
ガラス基板と、フレキシブルプリント回路基板と、タイミングコントローラと、複数のソースドライバとを備え、上記複数のソースドライバは、上記ガラス基板上に配設されて連続的に接続され、上記フレキシブルプリント回路基板は、上記複数のソースドライバのうちの１つと接続されている液晶ディスプレイの節電方法であって、
（ａ）上記複数のソースドライバを節電モードに切り替えるステップと、
（ｂ）上記複数のソースドライバのうちの１つが上記フレキシブルプリント回路基板を介して上記タイミングコントローラから受信したイメージデータ及び制御信号を、駆動状態のソースドライバへと送信するステップと、
（ｃ）上記イメージデータ及び上記制御信号を、上記駆動状態のソースドライバから当該ソースドライバと隣接する上記節電モードのソースドライバへと送信して、当該隣接するソースドライバを駆動するステップと、
（ｄ）全てのソースドライバが駆動されるまで、上記（ｂ）及び（ｃ）のステップを繰り返すステップとを備えること
を特徴とする液晶ディスプレイの節電方法。
【請求項５】
上記節電モードでは、上記ソースドライバのそれぞれのデータトランシーバ及び駆動ユニットがディセーブルとされること
を特徴とする請求項４記載の液晶ディスプレイの節電方法。
【請求項６】
ガラス基板と、フレキシブルプリント回路基板と、タイミングコントローラと、複数のソースドライバとを備え、上記複数のソースドライバは、上記ガラス基板上に配設されて連続的に接続され、上記フレキシブルプリント回路基板は、対応する１つのソースドライバと接続されている液晶ディスプレイの節電方法であって、
（ａ）イメージデータ及び制御信号を、上記タイミングコントローラから上記フレキシブルプリント回路基板を介して当該フレキシブルプリント回路基板と直接接続されている第１のソースドライバへと送信するステップと、
（ｂ）上記第１のソースドライバの第１の側に接続された複数のソースドライバを駆動し、当該第１のソースドライバの第２の側に接続された複数のソースドライバを節電モードに切り替えるステップと、
（ｃ）上記イメージデータ及び上記制御信号を、上記第１の側で上記第１のソースドライバから最も離れた位置に配設されている駆動状態のソースドライバ、及び上記第２の側で当該第１のソースドライバから最も近い位置に配設されている上記節電モードのソースドライバへと送信するステップと、
（ｄ）上記第１のソースドライバから最も離れた位置に配設されている駆動状態のソースドライバを上記節電モードに切り替え、最も近い位置に配設されている上記節電モードのソースドライバを駆動するステップと、
（ｅ）全てのソースドライバが上記イメージデータ及び上記制御信号を受信するまで、上記（ｃ）及び（ｄ）のステップを繰り返すステップとを備えること
を特徴とする液晶ディスプレイの節電方法。
【請求項７】
上記（ａ）のステップは、負荷信号（ＴＰ）にしたがって実行されること
を特徴とする請求項６記載の液晶ディスプレイの節電方法。
【請求項８】
上記節電モードでは、上記ソースドライバのそれぞれのデータトランシーバ及び駆動ユニットがディセーブルとされること
を特徴とする請求項６記載の液晶ディスプレイの節電方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイに関し、特に、チップオンガラスの液晶ディスプレイに関する。この特許出願は、２００５年３月１１日に出願された台湾特許出願（出願番号０９４１０７５５９）の利益を享受するものであり、その内容は、引用することによってここに組み込まれる。
【背景技術】
【０００２】
液晶ディスプレイ（liquid crystal display；ＬＣＤ）は、ＣＲＴモニタと比較して、軽量さ、フラットさ、及び低放射であることに起因して、コンピュータモニタやテレビにおいて、ますますポピュラーなものとなっている。製造業者は、色やコントラストや明るさ等のＬＣＤの表示品質を改善することに加えて、コストと製造時間とを削減するために製造プロセスを改善しようとしている。
【０００３】
ＬＣＤは、液晶パネルを駆動するために、タイミングコントローラと、ソースドライバと、少なくとも１つのゲートドライバとを含む。従来では、タイミングコントローラは、コントロールプリント回路基板上に溶接され、ソースドライバは、Ｘ基板上に溶接され、ゲートドライバは、Ｙ基板上に溶接される。コントロールプリント回路基板は、フレキシブルプリント回路基板（flexible printed circuit boards；ＦＰＣｓ）を介してＸ基板に接続し、Ｘ基板とＹ基板は、それぞれ、他のＦＰＣを介して液晶パネルに接続する。したがって、従来のＬＣＤは、パネルに接続されるように少なくとも３枚の基板を必要とし、その結果、製造プロセスは、複雑となる。製造プロセスを簡便化するために、チップオンガラス（chip-on-glass；ＣＯＧ）ＬＣＤが開発されている。
【０００４】
図１は、従来のＣＯＧ  ＬＣＤの図である。ＣＯＧ  ＬＣＤは、パネル１１０と、複数のソースドライバ１１２と、少なくとも１つのゲートドライバ１１４と、プリント回路基板１２０と、複数のフレキシブルプリント回路基板１３０とを含む。ソースドライバ１１２及びゲートドライバ１１４は、パネル１１０のガラス基板上に配設され、フレキシブルプリント回路基板１３０を介して電気的にプリント回路基板１２０に接続される。タイミングコントローラ（図１には図示していない）は、プリント回路基板１２０上に配設され、ソースドライバ１１２及びゲートドライバ１１４にイメージデータ及び制御信号を出力する。ＣＯＧ  ＬＣＤにおいては、３枚の基板の代わりに、１枚の基板（ＰＣＢ１２０）のみが、ＦＰＣ１３０を介してパネル１１０に接続するために必要とされる。したがって、製造プロセスは、簡便とされる。
【０００５】
しかしながら、ＣＯＧ  ＬＣＤの製造プロセスは、上述した図１における具体例においてはフレキシブルプリント回路基板の枚数が１１であるように、複数のフレキシブルプリント回路基板が必要であることから、まだ十分には簡便ではない。フレキシブルプリント基板は、液晶パネルとの複数の接点を必要とし、これにより、電気的な接触不良の可能性は増加する。
【発明の開示】
【課題を解決するための手段】
【０００６】
したがって、フレキシブルプリント回路基板の枚数を削減したＣＯＧ  ＬＣＤを提供すること、及びそのＬＣＤについての伝送方法を提供することが本発明の目的である。
【０００７】
また、フレキシブルプリント回路基板の枚数を削減するためのゲート制御信号の生成方法を提供することが本発明の他の目的である。
【０００８】
さらに、ＣＯＧ  ＬＣＤのソースドライバの識別子と、その識別方法を提供することが本発明の他の目的である。
【０００９】
さらにまた、タイミングコントローラからイメージデータ及び制御信号を一方向又は双方向伝送するためのソースドライバを提供することが本発明の他の目的である。
【００１０】
伝送路数を１又は制限数まで削減し、フレキシブルプリント回路基板の枚数を削減するパケットによる制御信号の伝送方法を提供することが本発明の他の目的である。
【００１１】
ＣＯＧ  ＬＣＤの消費電力を抑制する電力マネジメント方法を提供することが本発明の他の目的である。
【００１２】
本発明は、液晶ディスプレイの節電方法を提供することによって上述した目的を達成する。ＬＣＤは、ガラス基板と、少なくともフレキシブルプリント回路基板と、タイミングコントローラと、複数のソースドライバとを有する。複数のソースドライバは、ガラス基板上に配設されて連続的に接続され、フレキシブルプリント回路基板は、タイミングコントローラから複数のソースドライバのうちの対応する１つのソースドライバへとイメージデータ及び制御信号を送信するために、当該対応する１つのソースドライバと接続されている。イメージデータ及び制御信号は、双方向伝送で、対応するソースドライバの近くのソースドライバへと送信される。この方法は、以下のステップを含む。（ａ）複数のソースドライバを起動する。次に、ステップ（ｂ）は、フレキシブルプリント回路基板に対応するソースドライバから最も離れた位置に配設されているソースドライバへとイメージデータ及び制御信号を送信する。次に、ステップ（ｃ）は、最も離れた位置に配設されているソースドライバを節電モードに切り替える。ステップ（ｂ）及び（ｃ）は、全てのソースドライバが節電モードに切り替えられるまで繰り返される。
【００１３】
本発明は、液晶ディスプレイの節電方法を提供することによって上述した目的を達成する。この方法は、以下のステップを含む。ステップ（ａ）は、ソースドライバを節電モードに切り替える。ステップ（ｂ）は、フレキシブルプリント回路基板に対応するソースドライバへとイメージデータ及び制御信号を送信し、当該対応するソースドライバを起動する。ステップ（ｃ）は、対応するソースドライバから近くの節電モードのソースドライバへとイメージデータ及び制御信号を送信し、当該近くのソースドライバを起動する。ステップ（ｂ）及び（ｃ）は、全てのソースドライバが起動されるまで繰り返される。
【００１４】
本発明は、液晶ディスプレイの節電方法を提供することによって上述した目的を達成する。この方法は、以下のステップを含む。ステップ（ａ）は、対応するソースドライバの第１の側と接続されたソースドライバを起動し、対応するソースドライバの第２の側と接続されたソースドライバを節電モードに切り替える。ステップ（ｂ）は、対応するソースドライバから最も離れた位置に配設されている第１の側の起動されたソースドライバ、及び対応するソースドライバから最も近い位置に配設されている第２の側の節電モードのソースドライバへとイメージデータ及び制御信号を送信する。ステップ（ｃ）は、最も離れた位置に配設されている起動されたソースドライバを節電モードに切り替え、最も近い位置に配設されている節電モードのソースドライバを起動する。ステップ（ｂ）及び（ｃ）は、全てのソースドライバがイメージデータ及び制御信号を受信するまで繰り返される。
【００１５】
本発明は、液晶ディスプレイのゲート制御信号の生成方法を提供することによって上述した目的を達成する。この方法は、まず、イメージデータ及びソース制御信号をソースドライバに提供する。次に、ゲートドライバ及びソースドライバによってパネルを駆動するために、ソース制御信号にしたがって、ゲートドライバにゲート制御信号を生成するように１つのソースドライバが選択される。
【００１６】
本発明の他の目的、特徴、及び利点は、望ましいものの限定されることはない具体例についての以下の詳細な記述から明らかとなるであろう。以下の記述は、添付した図面を参照してなされる。
【発明を実施するための最良の形態】
【００１７】
図２(Ａ)は、本発明の望ましい具体例によるチップオンガラス（chip-on-glass；ＣＯＧ）液晶ディスプレイ（liquid crystal display；ＬＣＤ）の図である。ＬＣＤ２００は、パネル２１０と、複数のソースドライバ（Ｓ／Ｄ）２１２（１）〜２１２（１０）と、少なくとも１つのゲートドライバ２１４と、プリント回路基板２２０と、フレキシブルプリント回路基板（flexible printed circuit board；ＦＰＣ）２３０，２３２とを含む。ソースドライバ２１２及びゲートドライバ２１４は、チップオンガラス技術によってパネル２１０のガラス基板上に配設されている。タイミングコントローラ２２５は、フレキシブルプリント回路基板２３０，２３２を介してソースドライバ２１２（３），２１２（８）のそれぞれにイメージデータ及び制御信号の双方を出力するためにプリント回路基板２２０上に配設されている。ガラス基板上のワイヤを介して、ソースドライバ２１２（３）は、隣接するソースドライバ２１２（１），２１２（２），２１２（４），２１２（５）に対してイメージデータ及び制御信号を送信し、ソースドライバ２１２（８）は、隣接するソースドライバ２１２（５），２１２（６），２１２（７），２１２（９），２１２（１０）に対してイメージデータ及び制御信号を送信する。制御信号に基づいて、ゲートドライバ２１４に最も近い位置に配設されているソースドライバ２１２（１）等、ソースドライバのうちの１つは、ゲート制御信号Ｇをゲートドライバ２１４に生成することができる。ゲートドライバ２１４に最も近い位置に配設されているソースドライバを選択する理由は、それらの間のワイヤ長を削減して、ゲート制御信号Ｇの歪みと遅延とを効果的に減少させるためである。また、ソースドライバ２１２（１）に限定されるのではなく、他のソースドライバをゲート制御信号を生成するのに用いることができるのは、注目に値する。この具体例においては、ＬＣＤがイメージデータ及び制御信号を送信するためにガラス基板上に配設されたワイヤを用いることから、フレキシブルプリント回路基板の枚数は、２まで大幅に削減される。
【００１８】
各ソースドライバ２１２は、第１の動作モードと第２の動作モードとを有する。ソースドライバ２１２（３）及びソースドライバ２１２（８）は、双方向伝送を実行するように第１の動作モードに設定される。すなわち、ソースドライバ２１２（３）及びソースドライバ２１２（８）は、それぞれ、タイミングコントローラ２２５からイメージデータ及び制御信号を受信し、それらを左右両側の隣接するソースドライバへと送信する。ソースドライバ２１２（３）を例としてとり上げると、当該ソースドライバ２１２（３）は、当該ソースドライバ２１２（３）の２つの側面に位置している隣接するソースドライバ２１２（２），２１２（４）の双方にイメージデータ及び制御信号を同時に送信することができる。ソースドライバ２１２（１），２１２（２），２１２（４）〜２１２（７），２１２（９），２１２（１０）は、一方向伝送を実行するように第２の動作モードに設定され、タイミングコントローラ２２５に直接接続されない。すなわち、ソースドライバ２１２（１），２１２（２），２１２（４）〜２１２（７），２１２（９），２１２（１０）は、それぞれ、右側（左側）のソースドライバからイメージデータ及び制御信号を受信し、それらを左側（右側）のソースドライバへと送信することができる。ソースドライバ２１２（２）を例としてとり上げると、右側のソースドライバ２１２（３）からイメージデータ及び制御信号を受信し、それらを左側のソースドライバ２１２（１）へと送信する。具体例において、ＬＣＤ２００は、１０個のソースドライバと２枚のフレキシブルプリント回路基板２３０，２３２とを有する大画面モニタである。信号の歪みと遅延とが許容される限り、フレキシブルプリント回路基板の枚数は、２に限定されるものではない。
【００１９】
具体例において、ソースドライバは、ソースドライバ２１２（１）〜２１２（５）を含む左側グループと、ソースドライバ２１２（６）〜２１２（１０）を含む右側グループとに分割される。寄生容量及び抵抗によって生じる信号の歪みと遅延とを最小化することができるように、フレキシブルプリント回路基板２３０は、左側グループの中央のソースドライバ２１２（３）に接続し、フレキシブルプリント回路基板２３２は、右側グループの中央のソースドライバ２１２（８）に接続する。一方、ソースドライバはまた、３つ以上のグループに分割することもでき、各グループは、信号の歪みと遅延とが許容される限り、フレキシブルプリント回路基板を介して直接タイミングコントローラに接続する。
【００２０】
図２(Ｂ)は、本発明の他の望ましい具体例によるＣＯＧ  ＬＣＤ２５０の図である。ＬＣＤ２５０は、ＬＣＤ２００と比較して、パネル２１０の右側にゲートドライバ２１６をさらに含む。ゲートドライバ２１４，２１６は、ともに、それらの２つの側からパネル２１０を駆動する。ＬＣＤ２５０の他の要素は、上述したものと同じである。
【００２１】
図３は、ＬＣＤのソースドライバ及びゲートドライバの制御信号の図である。制御信号は、ゲート制御信号Ｇ及びソース制御信号Ｓを含む。ゲート制御信号Ｇは、フレームの開始を表すためのゲートドライバ開始信号ＳＴＶと、ゲート線をイネーブルとするためのゲートクロック信号ＣＰＶと、ゲート線のイネーブル期間を定義するためのゲートドライバ出力イネーブル信号ＯＥＶとを含む。ソース制御信号Ｓは、水平ラインに関するデータの準備を開始するようにソースドライバに通知するためのソースドライバ開始信号ＳＴＨと、データの受信を開始するためのデータイネーブル信号ＤＥと、データ線への駆動電圧の出力を開始するための負荷信号ＴＰと、極性の反転制御を行うための極性制御信号ＰＯＬとを含む。
【００２２】
ソースドライバ開始信号ＳＴＨがアサートされると、ソースドライバ２１２は、データの受信準備を開始し、時間ｔｄ１の経過後、タイミングコントローラ２２５がソースドライバ２１２にイメージデータの出力を開始するように、データイネーブル信号ＤＥがアサートされる。ソースドライバ２１２は、極性制御信号ＰＯＬによって指定された極性で駆動電圧を生成し、次に、負荷信号Ｔｐにしたがって、駆動電圧をパネル２１０に出力する。
【００２３】
従来のＬＣＤ１００においては、制御信号がタイミングコントローラによって各ソースドライバ１１２及びゲートドライバ１１４へと直接出力される。従来の各制御信号は、送信するために少なくとも１本のワイヤを必要とするため、複数のワイヤが必要とされる。タイミングコントローラとソースドライバとゲートドライバとの間のワイヤには寄生容量及び抵抗があることから、制御信号は、容易に歪み、遅延する。
【００２４】
本具体例においては、タイミングコントローラ２２５は、制御信号を制御ビットストリームＣに統合し、それをワイヤによってソースドライバ２１２へと送信する。例えば、制御信号は、それぞれ制御信号に関連するイベントを表す複数の制御パケットにパケット化することができる。タイミングコントローラ２２５は、ターゲット識別子（target identification）によって制御パケットを受信する１つのソースドライバ２１２を指定することができる。例えば、ターゲット識別子は、各ソースドライバを特定する制御パケットに含まれる。ソースドライバ２１２は、制御パケットを受信した後に、制御パケットを復号して制御信号を生成することができる。したがって、制御信号を送信するのに必要なワイヤの本数は、本具体化において大幅に削減される。
【００２５】
ソースドライバ２１２は、内部に識別子を有し、その識別子と制御パケットのターゲット識別子とを比較することにより、受信した制御パケットがそれ自身のもののためであるか否かを特定する。
【００２６】
［制御ビットストリームの送信プロトコル］
従来、制御信号は、タイミングコントローラからソースドライバ／ゲートドライバへとワイヤによってそれぞれ送信される。ソースドライバ及びゲートドライバは、それぞれ、複数の制御信号を必要とするため、制御信号を送信するためのワイヤの本数は多くなる。したがって、従来のフレキシブルプリント回路基板におけるワイヤの本数も多い。その結果、従来の構造は、高コスト及び高品質のフレキシブルプリント回路基板を必要とする。タイミングコントローラとソースドライバ／ゲートドライバとの間のワイヤ長は、信号の遅延及び歪を被るほど長い。
【００２７】
本具体例において、タイミングコントローラ２２５は、最小本数のワイヤで制御ビットストリームＣをソースドライバへと送信する。制御ビットストリームＣは、プルハイイベント（pull high event）やプルローイベント（pull low event）等、それぞれ１つの対応する制御信号のイベントを表す複数の制御パケットを含む。ソースドライバ２１２は、制御パケットを受信した後、それにしたがって、プルハイ又はプルローすることにより、対応する制御信号を生成する。
【００２８】
図４は、制御パケットのフォーマット図である。制御パケットは、ヘッダフィールド３１０と、制御フィールド３１２及びデータフィールド３１４を含む制御項目とを含む。ヘッダフィールド３１０は、例えば０ｘ１１１１１等、パケットの開始を識別するための所定のパターンを記録する。制御フィールド３１２は、ＳＴＨイベント、ＴＰイベント、プルハイイベント、プルローイベント、初期化イベント等、イベントの種別を記録する。データフィールド３１４は、イベントのパラメータを記録する。
【００２９】
本具体例において、各制御パケットは、１６ビットである。デュアルエッジサンプリング（dual-edge sampling）によって制御パケットを受信する場合には、１つの制御パケットを読み出すのに８クロックを要する。すなわち、プルハイイベント及びプルローイベントによって生成された制御信号は、少なくとも８クロックのデュレーションについてハイレベルのままでなければならない。制御信号ＰＯＬ，ＣＰＶ，ＳＴＶ，ＯＥＶは、それぞれ、プルハイイベント及びプルローイベントによって生成することができる。制御信号ＳＴＨ，ＴＰ等の８クロック未満のデュレーションを有する制御信号は、それぞれ、ＳＴＨイベント及びＴＰイベントによって生成される。ソースドライバは、ＳＴＨイベント／ＴＰイベントの受信後、制御信号ＳＴＨ／ＴＰを所定期間ｔｄ２／ｔｗ１だけプルハイし、次に、当該制御信号ＳＴＨ／ＴＰをプルローする。制御パケットを受信するためのサンプリング方法は、デュアルエッジサンプリングに限定されず、立ち上がりエッジサンプリング（rising-edge sampling）や立ち下がりエッジサンプリング（falling-edge sampling）もまた用いることができる。
【００３０】
ＳＴＨイベントを記録した制御フィールド３１２を有する制御パケットに関して、データフィールド３１４は、それについてターゲット識別子を記録する。例えば、ソースドライバ２１２（１）〜２１２（１０）は、それぞれ、０ｘ０００１〜０ｘ１０１０の識別子を内部に有する。ソースドライバは、ＳＴＨイベントの制御パケットを受信した後、この制御パケットのターゲット識別子と内部の識別子とを比較し、比較結果が一致した場合には、制御信号ＳＴＨをプルハイし、次に、期間ｔｄ２の経過後に、当該制御信号ＳＴＨをプルローする。
【００３１】
図３から、制御信号ＴＰ，ＣＰＶが同時にプルハイされることから、ＴＰイベントの制御パケットを受信した後、制御信号ＴＰ，ＣＰＶがプルハイされることがわかる。そして、制御信号ＴＰは、期間ｔｗ１の経過後にプルローされ、制御信号ＣＰＶは、ＣＰＶのプルローイベントの制御パケットの受信後にプルローされる。
【００３２】
制御信号ＰＯＬ，ＳＴＶ，ＯＥＶは、プルハイイベント及びプルローイベントによって生成される。プルハイイベントを記録した制御フィールド３１２を有する制御パケットに関して、そのデータフィールド３１４は、信号がプルハイされるように指定する。プルローイベントを記録した制御フィールド３１２を有する制御パケットに関して、そのデータフィールド３１４は、信号がプルローされるように指定する。
【００３３】
初期化イベントを記録した制御フィールド３１２を有する制御パケットに関して、ソースドライバからのファン等、数種類の初期化を設定することができる。他の種類のイベントもまた、制御パケットによって表すことができる。
【００３４】
本具体例において、制御ビットストリームＣを送信するために最小本数のワイヤが必要とされ、タイミングコントローラとソースドライバとを接続するワイヤの本数は、大幅に削減され、回路のレイアウトは、簡便となり、安定性が高まる。さらに、制御ビットストリームＣは、制御信号の一部のみを統合し、独立したワイヤにおいてそれぞれ送信される制御信号の他の部分をなくすことができる。全ての制御信号が制御ビットストリームに統合されるわけではないものの、ワイヤの本数は、なお削減することができる。
【００３５】
［ソースドライバ］
図５(Ａ)は、本発明の望ましい具体例によるソースドライバの図である。ソースドライバ２１２は、受信機４１０，４１２と、トランシーバ４１３，４１５と、バススイッチ４２２と、波形生成器４２０，４２１と、駆動ユニット４３４とを含む。トランシーバ４１３は、制御トランシーバ４１４と、データトランシーバ４２４とを含み、トランシーバ４１５は、制御トランシーバ４１６と、データトランシーバ４２６とを含む。
【００３６】
バススイッチ４２２は、２つのスイッチＳＷ１，ＳＷ２を含む。この具体例において、ソースドライバ２１２（３），２１２（８）が、第１の動作モードで動作するとき、バススイッチは、スイッチＳＷ１，ＳＷ２をオフにするため、制御トランシーバ４１４，４１６は、互いに遮断され、データトランシーバ４２４，４２６は、互いに遮断される。したがって、受信機４１０によって受信された制御ビットストリームＣ１及びイメージデータＤ１は、それぞれ、制御トランシーバ４１４とデータトランシーバ４２４とに送信され、受信機４１０によって受信された制御ビットストリームＣ２及びイメージデータＤ２は、それぞれ、制御トランシーバ４１６とデータトランシーバ４２６とに送信される。
【００３７】
この具体例において、ソースドライバ２１２（１），２１２（２），２１２（４）〜２１２（７），２１２（９），２１２（１０）が、第２の動作モードで動作するとき、受信機４１０，４１２は、ディセーブルとされ、バススイッチは、スイッチＳＷ１，ＳＷ２をオンにするため、トランシーバ４１３，４１５は、相互接続される。すなわち、データトランシーバ４２４，４２６は、互いに接続され、制御トランシーバ４１４，４１６は、互いに接続される。したがって、ソースドライバは、指定された送信方向に対応して次に隣接するソースドライバに受信された制御ビットストリーム及びイメージデータを送信することができる。
【００３８】
波形生成器４２０，４２１は、それぞれ、ＳＴＨ（１），ＳＴＨ（２），ＰＯＬ（１），ＰＯＬ（２），ＴＰ（１），ＴＰ（２）等のソース制御信号Ｓを生成し、その結果、ＣＰＶ（１），ＣＰＶ（２），ＳＴＶ（１），ＳＴＶ（２），ＯＥＶ（１），ＯＥＶ（２）等のゲート制御信号Ｇを生成するために、制御ビットストリームＣ１，Ｃ２を受信する。ゲート制御信号Ｇは、ソースドライバのうちの１つによって生成される。図２(Ａ)におけるＬＣＤ２００においては、ゲートドライバ２１４に最も近い位置に配設されているソースドライバ２１２（１）等、ソースドライバのうちの１つがゲート制御信号Ｇを生成し、他のソースドライバ２１２は生成しない。図２(Ｂ)におけるＬＣＤ２５０においては、ゲートドライバ２１４，２１６にそれぞれ最も近い位置に配設されているソースドライバ２１２（１），２１２（１０）等、２つのソースドライバがゲートドライバ２１４，２１６についてのゲート制御信号Ｇをそれぞれ生成し、他のソースドライバは生成しない。
【００３９】
駆動ユニット４３４は、信号ＳＴＨを受信すると、信号ＰＯＬに対応してアナログの駆動電圧に変換するために、イメージデータＤのラッチを開始し、次に、負荷信号ＴＰを受信した後、パネル２１０へとアナログの駆動信号を送信する。
【００４０】
ソースドライバ２１２（３）等の第１の動作モードのソースドライバにおいて、波形生成器４２０，４２１は、それぞれ、制御ビットストリームＣ１，Ｃ２をともに受信し、ソース制御信号Ｓとゲート制御信号Ｇとを生成する。ここで、制御ビットストリームＣ１，Ｃ２は、独立しており、イメージデータＤ１，Ｄ２は、独立している。一方、ソースドライバ２１２（２），２１２（４）等の第２の動作モードのソースドライバにおいて、制御ビットストリームＣ１は、制御ビットストリームＣ２であり、イメージデータＤ１は、イメージデータＤ２であるため、波形生成器４２０，４２１のうちの１つのみが、ソース制御信号Ｓとゲート制御信号Ｇとを生成するように駆動される。第２の動作モードのソースドライバにおいて、他方の波形生成器は、ディセーブルとされるか、省略されるか、又はソース制御信号Ｓとゲート制御信号Ｇとを生成するようになお駆動することができる。
【００４１】
図５(Ｂ)は、図５(Ａ)における波形生成器のブロック図である。各波形生成器４２０，４２１は、パーサ４５１と、ＩＤ認識器４５３と、信号生成器４６０と、初期化器４７０とを含む。パーサ４５１は、制御ビットストリームＣを受信し、制御パケットの制御フィールド３１２及びデータフィールド３１４を含む制御項目を解析し、解析した制御項目をＩＤ認識器４５３、信号生成器４６０、又は初期化器４７０に供給する。この具体例におけるＳＴＨイベントのように特定のイベントをともなう制御項目は、ＩＤ認識器４５３に供給され、プルハイイベント又はプルローイベントをともなう制御項目は、信号生成器４６０に設定され、初期化イベントをともなう制御項目は、初期化器４７０に供給される。
【００４２】
図５(Ｃ)は、図５(Ｂ)におけるＩＤ認識器のブロック図である。ＩＤ認識器４５３は、比較器４５６を含む。各ソースドライバは、固有のチップ状の識別子ＩＤｐを有する。チップ状の識別子ＩＤｐは、例えば、ガラス基板上のソースドライバのピンをプルハイ又はプルローすることにより、それぞれ外部的に設定される。比較器４５６は、チップ状の識別子ＩＤｐと制御パケットから抽出されたターゲット識別子ＩＤｔとの比較が一致したとき、信号ＳＴＨのトリガとなる。信号ＳＴＨのデュレーションｔｄ２は、比較器４５６において予め決定することができる。
【００４３】
信号生成器４６０は、プルハイイベントをともなう制御項目を受信した後、対応する信号をプルハイする。プルハイされた信号のレベルは、信号生成器４６０がプルローイベントをともなう対応する制御項目を受信するまで維持される。例えば、制御信号ＰＯＬを例としてとり上げる。図５(Ｄ)は、制御信号ＰＯＬの波形図である。信号生成器４６０は、プルハイイベントＨをともなう制御項目を受信すると、信号ＰＨをプルハイし、プルローイベントＬをともなう対応する制御項目を受信すると、信号ＰＬをプルローする。信号ＰＨ，ＰＬのカップリングが信号ＰＯＬである。ＣＰＶ，ＳＴＶ，ＯＥＶ等の他の制御信号もまた、上述した手順によって生成される。
【００４４】
波形生成器が制御パケットを読み出すに８クロック要するため、制御信号ＴＰ等のように、制御信号のハイレベルのデュレーションが８クロック未満である場合に、当該制御信号がプルハイイベント及びプルローイベントによって生成されるのは適切ではない。図５(Ｅ)は、制御信号ＴＰの波形図である。信号生成器４６０は、制御信号ＴＰのプルハイイベントＨをともなう制御項目を受信すると信号ＴＨをプルハイし、次に、所定期間ｔｗ１だけ計数し、次に、信号ＴＬをプルローする。信号ＴＨ，ＴＬのカップリングが制御信号ＴＰである。
【００４５】
図３に示すように、ＳＴＨ，ＴＰ等のソース制御信号に応じて、ゲート制御信号Ｇもまた、生成することができる。信号ＣＰＶは、制御信号ＳＴＨに応じて生成される。ソースドライバ２１２（１）の制御信号ＳＴＨがアサートされると、そのカウンタが駆動し、期間ｔｄ６の経過後に、信号ＣＰＶがプルハイされ、期間ｔｗ４の経過後に、信号ＣＰＶがプルローされる。また、信号ＳＴＶは、制御信号ＳＴＨに応じて生成される。ソースドライバ２１２（１）の制御信号ＳＴＨがアサートされると、信号ＳＴＶは、期間ｔｄ７の経過後にプルハイされ、期間ｔｗ５の経過後にプルローされる。さらに、信号ＯＥＶは、制御信号ＳＴＨに応じて生成される。ソースドライバ２１２（１）の制御信号ＳＴＨがアサートされると、信号ＯＥＶは、期間ｔｄ８の経過後にプルハイされ、期間ｗ６の経過後にプルローされる。
【００４６】
初期化器４７０は、初期化イベントをともなう制御項目を受信した後、対応するパラメータを設定するようにＤＣ値を出力する。
【００４７】
ソース制御信号は、従来の方法におけるようにタイミングコントローラではなく、ソースドライバ自身によって生成されることから、本具体例のソースドライバは、制御信号の減衰を低減することができる。
【００４８】
さらに、ソースドライバは、ゲート制御信号を生成し、ガラス基板上のワイヤを介して直接ゲートドライバに供給することができるため、本具体例は、タイミングコントローラからゲートドライバへのワイヤの本数を削減することができる。送信ワイヤ長が削減することから、ゲート制御信号の品質は改善される。
【００４９】
［電力マネジメント］
図６(Ａ)は、節電のための収束伝送方法（convergent transmission method for power saving）のフローチャートである。図２(Ａ)におけるソースドライバ２１２（１）〜２１２（５）を例としてとり上げる。まず、ステップＳ６１０において、タイミングコントローラ２２５から最も離れた位置に配設されているソースドライバ２１２（１），２１２（５）は、タイミングコントローラ２２５によってソースドライバを介して送信されたイメージデータを受信する。例えば、ソースドライバ２１２（１），２１２（５）のデータトランシーバ４２４，４２６についての電力が遮断され、節電モードに移行する。次に、ステップＳ６１２において、タイミングコントローラ２２５から最も離れた位置に配設されている駆動状態のソースドライバ２１２（２），２１２（４）は、イメージデータを受信し、例えば、ソースドライバ２１２（２），２１２（４）のデータトランシーバ４２４，４２６についての電力が遮断され、節電モードに移行する。次に、ステップＳ６１４において、ソースドライバ２１２（３）は、タイミングコントローラ２２５からイメージデータを受信し、節電モードに移行する。ここで、節電モードにおいては、ソースドライバの制御トランシーバ４１６，４１４についての電力が遮断されるべきではないことに注意すべきである。そして、ステップＳ６１６において、各ソースドライバ２１２（１）〜２１２（５）は、負荷信号ＴＰを受信し、パネル２１０の駆動を開始するように駆動する。この伝送方法は、ソースドライバ２１２（６）〜２１２（１０）にも適用することができる。
【００５０】
図６(Ｂ)は、節電のための発散伝送方法（divergent transmission method for power saving）のフローチャートである。図２(Ａ)におけるソースドライバ２１２（１）〜２１２（５）を例としてとり上げる。まず、ソースドライバ２１２（１）〜２１２（５）は、節電モードに移行する。次に、ステップＳ６２２において、タイミングコントローラ２２５から最も近い位置に配設されているソースドライバ２１２（３）は、当該タイミングコントローラ２２５によって送信されたイメージデータを受信するように駆動する。次に、ステップＳ６２４において、ソースドライバ２１２（２），２１２（４）は、イメージデータを受信するように駆動する。次に、ステップＳ６２６において、ソースドライバ２１２（１），２１２（５）は、イメージデータを受信するように駆動する。この伝送方法は、ソースドライバ２１２（６）〜２１２（１０）にも適用することができる。
【００５１】
節電モードにおいては、少なくともデータトランシーバ及び駆動ユニットについての電力を遮断することができる。消費電力を大きくする大きな電圧の揺れと高周波とを有するデータトランシーバは、イメージデータを送信する。したがって、節電の収束／発散伝送方法は、節電のために不要なデータ伝送を低減することができる。ソースドライバがなお制御ビットストリームを受信し、応答性よく駆動することができるように、当該ソースドライバの制御トランシーバについての電力を遮断すべきではない。
【００５２】
収束伝送方法及び発散伝送方法は、同時に適用することができる。例えば、ソースドライバ２１２（１）〜２１２（３）は、収束伝送方法を用いることができ、ソースドライバ２１２（４）〜２１２（５）は、発散伝送方法を用いることができる。逆もまた同様である。
【００５３】
本発明が、一例を介して、また望ましい具体例として記述されていた一方で、本発明は、これに限定されるものではないことは理解されるべきである。これに対して、本発明は、様々な変形例並びに同様の配置及び処理を包含するように意図されるべきである。したがって、添付した特許請求の範囲は、そのような変形例並びに同様の配置及び処理を全て包含するように、最も広い解釈として与えられるべきである。
【図面の簡単な説明】
【００５４】
【図１】図１は、従来のＣＯＧ  ＬＣＤの図である。
【図２（Ａ）】図２(Ａ)は、本発明の望ましい具体例によるチップオンガラス（ＣＯＧ）液晶ディスプレイ（ＬＣＤ）の図である。
【図２（Ｂ）】図２(Ｂ)は、本発明の望ましい他の具体例によるＣＯＧ  ＬＣＤの図である。
【図３】図３は、ＬＣＤのソースドライバ及びゲートドライバの制御信号の図である。
【図４】図４は、制御パケットのフォーマット図である。
【図５（Ａ）】図５(Ａ)は、本発明の望ましい具体例によるソースドライバの図である。
【図５（Ｂ）】図５(Ｂ)は、図５(Ａ)における波形生成器のブロック図である。
【図５（Ｃ）】図５(Ｃ)は、図５(Ｂ)におけるＩＤ認識器のブロック図である。
【図５（Ｄ）】図５(Ｄ)は、制御信号ＰＯＬの波形図である。
【図５（Ｅ）】図５(Ｅ)は、制御信号ＴＰの波形図である。
【図６（Ａ）】図６(Ａ)は、節電のための収束伝送方法のフローチャートである。
【図６（Ｂ）】図６(Ｂ)は、節電のための発散伝送方法のフローチャートである。
【図１】
2006251810.tif 000003
【図２（Ａ）】
2006251810.tif 000004
【図２（Ｂ）】
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【図３】
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【図４】
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【図５（Ａ）】
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【図５（Ｂ）】
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【図５（Ｃ）】
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【図５（Ｄ）】
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【図５（Ｅ）】
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【図６（Ａ）】
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【図６（Ｂ）】
2006251810.tif 000014
【外国語明細書】
Title of Invention
POWER SAVING METHOD OF A CHIP-ON-GLASS LIQUID CRYSTAL DISPLAY
Field of the Invention
The invention relates in general to a liquid crystal display, and more particularly to a chip-on-glass liquid crystal display.  This application claims the benefit of Taiwan application Serial No. 94107559, filed March 11, 2005, the subject matter of which is incorporated herein by reference.
Description of the Related Art
Liquid crystal displays (LCD) have become more and more popular in computer monitors or TVs due to their light weight, flatness and low radiation, compared with the CRT monitor.  In addition to improving the display quality of LCDs, such as color, contrast and brightness, the manufacturers try to improve the manufacturing process to reduce the cost and manufacturing time.
The LCD includes a timing controller, source drivers and at least one gate driver to drive its liquid crystal panel.  Conventionally, the timing controller is welded on a control print circuit board, the source drivers are welded on an X-board, and the gate driver is welded on a Y-board.  The control print circuit board connects to the X-board via flexible printed circuit boards (FPCs), while the X-board and the Y board each connects to the liquid crystal panel via other FPCs.  Therefore, the conventional LCD requires at least three boards to be connected to the panel and the manufacturing process is thus complex.  In order to simplify the manufacturing process, the chip-on-glass (COG) LCD has been developed.
FIG. 1 is diagram of a conventional COG LCD.  The COG LCD 100 includes a panel 110, a plurality of source drivers 112, at least one gate driver 114, a printed circuit board 120 and a plurality of flexible printed circuit boards 130.  The source drivers 112 and the gate driver 114 are disposed on the glass substrate of the panel 110 and electrically connected to the printed circuit board 120 via the flexible printed circuit boards 130.  The timing controller (not shown in FIG. 1) is disposed on the printed circuit board 120, and outputs image data and control signals to the source drivers 112 and the gate driver 114.  In COG LCD 100, only one board (PCB 120), instead of three, is required to connect to the panel 110 via the FPCs 130.  Therefore, manufacturing process is simplified.
However, the manufacturing process of COG LCD is still not simplified enough because a plurality of flexible printed circuit boards is needed, and in the above example in FIG. 1, the number of flexible printed circuit boards is 11.  The flexible printed boards need a plurality of contact points with the liquid crystal panel and the possibility of electrical contact failure is thus increased.
SUMMARY OF THE INVENTION
It is therefore an object of the invention to provide a COG LCD that reduces the number of flexible printed circuit boards and to provide a transmission method for the LCD.
It is another object of the invention to provide a method for generating gate control signals for reducing the number of the flexible printed circuit boards.
Furthermore, it is another object of the invention to provide an identifier of the source driver of the COG LCD and an identifying method thereof.
It is another object of the invention to provide a source driver for single-way or dual-way transmission of the image data and the control signals from the timing controller.
It is another object of the invention to provide a method for transmitting control signals by packets so as to reduce the number of transmission lines to one or a limited number and reduce the number of flexible printed circuit boards.
It is another object of the invention to provide a method for power management so as to save power consumption of the COG LCD.
The invention achieves the above-identified objects by providing a power saving method of a liquid crystal display.  The LCD has a glass substrate, at least a flexible printed circuit board, a timing controller and source drivers.  The source drivers are disposed on the glass substrate and connected in series, and the flexible printed circuit board is connected to the corresponding one of the source drivers for transmitting image data and control signals from the timing controller to the corresponding source driver.  The image data and the control signals are then transmitted to the source drivers near the corresponding source driver in dual way.  The method includes the following steps.  (a) The source drivers are waked up.  Next, step (b) transmits the image data and the control signals from the source driver corresponding to the flexible printed circuit board to the farthest waked source drivers.  Next, step (c) switches the farthest waked source drivers to a power-saving mode.  Steps (b) and (c) are repeated until all the source drivers are switched to the power-saving mode.
The invention achieves the above-identified objects by providing a power saving method of a liquid crystal display.  The method includes the following steps.  Step (a) switches the source drivers to a power-saving mode.  Step (b) transmits the image data and the control signals to the source driver corresponding to the flexible printed circuit board and waking up the corresponding source driver.  Step (c) transmitting the image data and the control signals from the corresponding source driver to the source drivers in power-saving mode near the corresponding source driver and waking up the near source drivers.  Steps (b) and (c) are repeated until all the source drivers are waked up.
The invention achieves the above-identified objects by providing a power saving method of a liquid crystal display.  The method includes the following steps.  Step (a) wakes up the source drivers coupled to the first side of the corresponding source driver, and switching the source drivers coupled to the second side of the corresponding source driver into a power-saving mode.  Step (b) transmits the image data and the control signals to the waked-up source driver at the first side farthest to the corresponding source driver, and to the power-saving-mode source driver at the second side nearest to the corresponding source driver.  Step (c) switches the farthest wake-up source driver into the power-saving mode and wakes up the nearest power-saving-mode source driver.  Steps (b) and (c) are repeated until all the source drivers receive the image data and the control signals.
The invention achieves the above-identified objects by providing a method for generating a gate control signal of a liquid crystal display.  The method first provides image data and a source control signal to the source drivers.  Next, one source driver is selected to generate a gate control signal to the gate driver according to the source control signal for driving the panel by the gate driver and the source drivers.
Other objects, features, and advantages of the invention will become apparent from the following detailed description of the preferred but non-limiting embodiments.  The following description is made with reference to the accompanying drawings.
DETAILED DESCRIPTION OF PREFERRED EMBODIMENTs
FIG. 2(A) is a diagram of a chip-on-glass (COG) liquid crystal display (LCD) according to a preferred embodiment of the invention.  The LCD 200 includes a panel 210, a plurality of source drivers (S/D) 212(1)-212(10), at least one gate driver 214, a printed circuit board 220 and flexible printed circuit boards (FPC) 230 and 232.  The source drivers 212 and gate driver 214 are disposed on the glass substrate of the panel 210 by chip-on-glass technology.  The timing controller 225 is disposed on the printed circuit board 220 for outputting image data and control signals both to source drivers 212(3) and 212(8) respectively via the flexible printed circuit boards 230 and 232.  Via the wires on the glass substrate, the source driver 212(3) transmits the image data and the control signals to the neighboring source drivers 212(1), 212(2), 212(4) and 212(5), and the source driver 212(8) transmits the image data and the control signals to the neighboring source drivers 212(5), 212(6), 212(7), 212(8) and 212(10).  Based on the control signals, one of the source drivers, such as the source driver 212(1), which is nearest to the gate driver 214, can generate gate control signals G to the gate driver 214.  The reason to choose the source driver nearest to the gate driver 212 is to reduce the length of the wire there between so as to effectively reduce the distortions and delays of the gate control signals G.  It is worthy of noting that other source drives can also be used to generate the gate control signals G, not just limited to the source driver 212(1).  In this embodiment, the number of flexible printed circuit boards is greatly reduced to 2 because the LCD uses the wires disposed on the glass substrate for transmitting the image data and the control signals.
Each of the source drivers 212 has a first operation mode and a second operation mode.  The source driver 212(3) and the source driver 212(8) are set to the first operation mode to execute the dual-way transmission.  That is, the source driver 212(3) and the source driver 212(8) each receives the image data and control signals from the timing controller 225 and transmits them to the neighboring source drivers at both the right side and the left side thereof.  Taking the source driver 212(3) for example, the source driver 212(3) can simultaneously transmit the image data and control signals to both the neighboring source driver 212(2) and 212(4), which are located at the two sides of the source driver 212(3).  The source drivers 212(1), 212(2), 212(4)-212(7), 212(9) and 212(10) are set to the second operation mode to execute single-way transmission, and are not directly connected to the timing controller 225.  That is, the source drivers 212(1), 212(2), 212(4)-212(7), 212(9) and 212(10) each can receive the image data and the control signals from the right (or left) source driver and transmit them to the left (or right) source driver.  Taking the source driver 212(2) for example, it receives the image data and the control signals from the source driver 212(3) at the right side thereof and transmits them to the source driver 212(1) at the left side thereof.  In the embodiment, the LCD 200 is a big screen monitor having 10 source drivers and two flexible printed circuit board 230 and 232.  The number of flexible printed circuit boards is not limited to two as long as the distortions and delays of signals are acceptable.
In the embodiment, the source drivers are divided into a left group including source drivers 212(1)-212(5) and a right group including source drivers 212(6)-212(10).  The flexible printed circuit board 230 connects to the center source drivers 212(3) of the left group, and the flexible printed circuit board 232 connects to the center source drivers 212(8) of the right group, such that the distortions and delays of signals, caused by the parasitic capacitance and resistance, can be minimized.  On the other hand, the source drivers can also be divided into more than three groups and each group directly connects to the timing controller via a flexible printed circuit board, so long as the distortions and delays of the signals are acceptable.
FIG. 2(B) is a diagram of a COG LCD 250 according to another preferred embodiment of the invention.  Compared with the LCD 200, the LCD 250 further includes a gate driver 216 at the right side of the panel 210.  The gate drivers 214 and 216 together drive the panel 210 from two sides thereof.  The other elements of LCD 250 are the same as those as described above.
FIG. 3 is a diagram of control signals of the source drivers and the gate drivers of the LCD.  The control signals include gate control signals G and source control signals S.  The gate control signals G include a gate driver start signal STV for representing the start of a frame, a gate clock signal CPV for enabling a gate line, and a gate driver output enable signal OEV for defining the enabled duration of the gate line.  The source control signals S include a source driver start signal STH for notifying the source driver to start to prepare the data of a horizontal line, a data enable signal DE for starting to receive data, a load signal TP for starting to output driving voltages to the data lines, and a polarization control signal POL for controlling the polarization inversion.
When the source driver start signal STH is asserted, the source driver 212 starts to prepare to receive data, and after a period td1, the data enable signal DE is asserted such that the timing controller 225 starts to output the image data to the source drivers 212.  The source drivers 212 generate the driving voltage with the polarization designated by the polarization control signal POL and then output the driving voltages to the panel 210 according to the load signal Tp.
In the conventional LCD 100, the control signals are outputted by the timing controller directly to each source driver 112 and the gate driver 114.  Each control signal conventionally needs at least one wire to transmit, and thus a plurality of wires is required.  The control signals are easily distorted and delayed because the wires between the timing controller and the source drivers and the gate driver have parasitic capacitance and resistance.
In the present embodiment, the timing controller 225 integrates the control signals into a control bitstream C and transmits it by a wire to the source drivers 212.  For example, the control signals can be packed into a plurality of control packets, each representing an event relevant to a control signal.  The timing controller 225 can designate one source driver 212 to receive the control packet by a target identification.  The target identification is, for example, included in the control packet for each source driver to identify.  After receiving the control packet, the source driver 212 can decode the control packet to generate the control signal.  Therefore, the number of the wires required to transmit the control signals is thus greatly reduced in the present embodiment.
The source driver 212 has a built-in identification so as to identify whether a received control packet is for its own by comparing the target identification of the control packet with the built-in identification.
[Transmission protocol of the control bitstream]
Conventionally, the control signals are each transmitted by a wire from the timing controller to the source driver/gate driver.  The source drivers and the gate driver each needs a plurality of control signals and thus the number of the wires for transmitting the control signals is great.  Therefore, number of wires in the conventional flexible printed circuit board is also great.  The conventional structure thus requires a flexible printed circuit board of high-cost and quality.  The lengths of the wires between the timing controller and the source drivers/gate driver are so long as to incur delays and distortions of the signals.
In the present embodiment, the timing controller 225 transmits a control bitstream C to the source driver a minimum of wires.  The control bitstream C includes a plurality of control packets, each representing an event of one corresponding control signal, such as a pull high event or a pull low event.  After receiving the control packet, the source driver 212 generates the corresponding control signal by pulling high or pulling low accordingly.
FIG. 4 is a format diagram of a control packet.  A control packet includes a header field 310 and a control item, which includes a control field 312 and a data field 314.  The header field 310 records a predetermined pattern for identifying the start of a packet, for example, 0x11111.  The control field 312 records the type of the event, such as the STH event, the TP event, the pull high event, the pull low event and the initialization event.  The data field 314 records the parameters of the event.
In the present embodiment, each control packet has 16 bits.  If receiving the control packet by dual-edge sampling, it takes 8 clocks to read one control packet.  That is, the control signal generated by a pull high event and a pull low event must remain at high level for at least a duration of 8 clocks.  The control signals POL, CPV, STV, OEV can each be generated by a pull high event and a pull low event.  The control signal that has a duration of less than 8 clocks, such as control signals STH and TP, are generated respectively by the STH event and the TP event.  After receiving the STH event/TP event, the source driver pulls high the control signal STH/TP for a pre-determined period td2/tw1 and then pulls low the control signal STH/TP.  It is worth noticing that the sampling method for receiving the control packet is not limited to dual-edge sampling, Rising-edge sampling or falling-edge sampling can also be used.
In regard to the control packet having the control field 312 recording the STH event, the data field 314 thereof records the target identification.  For example, the source drivers 212(1)-212(10) have the built-in identifications of 0x0001-0x1010, respectively.  After receiving the control packet with STH event, the source driver compares the target identification of this control packet with the built-in identification, pulls high the control signal STH if the comparison is matched, and then pulls low the control signal STH after a period td2.
From FIG. 3, it can be seen that the control signals TP and CPV are pulled high at the same time, so after receiving the control packet with TP event, control signals TP and CPV are pulled high.  The control signal TP is then pulled low after a period tw1, and the control signal CPV is pulled low after receiving the control packet with pull low event of CPV.
Control signals POL, STV and OEV are generated by a pull high event and a pull low event.  In regard to the control packet with the control field 312 recording a pull high event, its data field 314 designates which signal is to be pulled high.  In regard to the control packet with the control field 312 recording a pull low event, its data field 314 designates which signal is to be pulled low.
In regard to the control packet with the control field 312 recording an initialization event, several kinds of initialization can be set, such as the fan out of the source drivers.  Other kinds of events can also be represented by the control packets.
In the present embodiment, a minimum of wires is required to transmit the control bitstream C, the number of wires connecting the timing controller and the source drivers are greatly reduced, the layout of the circuit is simplified, and stability is enhanced.  In addition, the control bitstream C can integrate only a part of the control signals and leave other parts of the control signals to be transmitted respectively in independent wires.  Although not all the control signals are integrated to the control bitstream, the number of wires can still be reduced.
[Source drivers]
FIG. 5(A) is a diagram of the source driver according to the preferred embodiment of the invention.  The source driver 212 includes receivers 410, 412, transceivers 413, 415, a bus switch 422, wave generators 420, 421, and a driving unit 434.  The transceiver 413 includes a control transceiver 414 and a data transceiver 424, and the transceiver 415 includes a control transceiver 416 and a data transceiver 426.
The bus switch 422 includes two switches SW1 and SW2.  When the source driver, 212(3) or 212(8) in this embodiment, operates at a first operation mode, the bus switch turns off the switches SW1 and SW2 such that the control transceiver 414 and 416 are disconnected from each other and the data transceiver 424 and 426 are disconnected from each other.  Thus, the control bitstream C1 and the image data D1 received by the receiver 410 are transmitted to the control transceiver 414 and the data transceiver 424, respectively, and the control bitstream C2 and the image data D2 received by the receiver 410 are transmitted to the control transceiver 416 and the data transceiver 426, respectively.
When the source driver, 212(1)-212(2), 212(4)-212(7), 212(9), or 212(10) in this embodiment, operates in a second operation mode, the receivers 410 and 412 are disabled, and the bus switch turns on the switches SW1 and SW2 such that the transceivers 413 and 415 are interconnected, that is, the data transceivers 424 and 426 are connected to each other and the control transceivers 414 and 416 are connected to each other.  Thus, the source driver can transmit the control bitstream and the image data received to the next adjacent source driver in response to the designated transmission direction.
The wave generators 420 and 421 receive the control bitstream C1 and C2, respectively, for generating source control signals S, such as STH(1), STH(2), POL(1), POL(2), TP(1) and TP(2), etc., and thus generating the gate control signals G, such as CPV(1), CPV(2), STV(1), STV(2), OEV(1), OEV(2) and etc.  The control signals G are generated by one of the source drivers.  In the LCD 200 in FIG. 2(A), one of the source drivers 212, such as 212(1) that is nearest to the gate driver 214, generates the gate control signals G, while the other source drivers 212 do not.  In the LCD 250 in FIG. 2(B), two source drivers, such as 212(1) and 212(10) that are respectively nearest to the gate drivers 214 and 216, generate the gate control signals G respectively for the gate drivers 214 and 216, while others do not.
When receiving the signal STH, the driving unit 434 starts to latch image data D for converting to analog driving voltages in response to the signal POL, and then transmits the analog driving signals to the panel 210 after receiving the load signal TP.
In the first-operation-mode source driver, such as 212(3), the wave generators 420 and 421 are both activated to receive the control bitstreams C1 and C2, respectively, and generate the source control signals S and the gate control signals G, while the control bitstream C1 and C2 are independent, and image data D1 and D2 are independent.  On the other hand, in the second-operation-mode source driver, such as 212(2) or 212(4), the control bitstream C1 is the control bitstream C2, and the image data D1 is the image data D2, so only one of the wave generators 420 and 421 is activated to generate the source control signals S and the gate control signals G.  The other wave generator in the second-operation-mode source driver can be disabled, omitted or still activated to generate the source control signals S and the gate control signals G.
FIG. 5(B) is a block diagram of the wave generator in FIG. 5(A).  Each of the wave generators 420 and 421 includes a parser 451, an ID recognizer 453, a signal generator 460 and an initiator 470.  The parser 451 receives the control bitstream C to parse the control item, including the control field 312 and a data field 314, of a control packet, and sends the parsed control item to the ID recognizer 453, the signal generator 460 or the initiator 470.  The control item with the identity event, which is the STH event in this embodiment, is sent to the ID recognizer 453; the control item with the pull high event or the pull low event is set to the signal generator 460; the control item with the initialization event is sent to the initiator 470.
FIG. 5(C) is a block diagram of the ID recognizer in FIG. 5(B).  The recognizer 453 includes a comparator 456.  Each source driver has a unique chip identity IDp.  The chip identity IDp is set externally, for example by, respectively, pulling high or pulling low the pins of the source driver on the glass substrate.  The comparator 456 triggers the signal STH when the comparison of the chip identity IDp with a target identity IDt extracted from the control packet is matched.  The duration time td2 of the signal STH can be pre-determined in the comparator 456.
The signal generator 460 pulls high the corresponding signal after receiving the control item with the pull high event.  The level of the pull-high signal is maintained until the signal generator 460 receives the corresponding control item with the pull low event.  Taking generation of the control signal POL for example, FIG. 5(D) is a waveform diagram of control signal POL.  When receiving the control item with the pull high event H, the signal generator 460 pulls high the signal PH; when receiving the control with the corresponding pull low event L, the signal generator 460 pulls low the signal PL.  The coupling of the signal PH and the signal PL is the signal POL.  The other control signals, such as CPV, STV, OEV, are also generated by the above-mentioned procedure.
The control signal is not suitable to be generated by the pull high event and the pull low event if the duration time of the high level of the control signal is less than 8 clocks, such as the control signal TP, since it takes 8 clocks for the wave generator to read a control packet.  FIG. 5(E) is a waveform diagram of the generation of the control signal TP.  When receiving the control item with the pull high event H of the control signal TP, the signal generator 460 pulls high the signal TH, then counts for a pre-determined period tw1, and then pulls low the signal TL.  The coupling of the signal TH and the signal TL is the control signal TP.
The gate control signals G can also be generated according to the source control signals, such as STH or TP, as shown in FIG. 3.  The signal CPV is generated according to the control signal STH.  When the control signal STH of the source driver 212(1) is asserted, the counter thereof is activated, and the signal CPV is pulled high after a period td6, and, after a period tw4, the signal CPV is pulled low.  The signal STV is generated according to the control signal STH.  When the control signal STH of the source driver 212(1) is asserted, the signal STV is pulled high after a period td7 and then pulled low after a period tw5.  The signal OEV is generated according to the control signal STH.  When the control signal STH of the source driver 212(1) is asserted, the signal OEV is pulled high after a period td8 passed and pulled low after a period tw6 passed.
After receiving the control item with the initialization event, the initiator 470 outputs a DC value to set the corresponding parameter.
The source driver of the present embodiment can reduce the control signal decay because the source control signals are generated by the source driver itself, not by the timing controller in the conventional manner.
In addition, the present embodiment can reduce the number of wires from the timing controller to the gate driver because the source driver can generate the gate control signals and directly send them to the gate driver via the wires on the glass substrate.  The quality of the gate control signals are thus improved because the lengths of the transmission wires are reduced.
[Power Management]
FIG. 6(A) is a flowchart of a convergent transmission method for power saving.  The source drivers 212(1)-212(5) in FIG. 2(A) are taken as an example.  First, at step 610, the source drivers 212(1) and 212(5), which have the farthest distances away from the timing controller 225, receive the image data transmitted by the timing controller 225 via the source drivers.  The power-saving mode is entered, which turns off the power for the data transceivers 424 and 426 of the source drivers 212(1) and 212(5), for example.  Next, at step 612, the source drivers 212(2) and 212(4), which are the active ones having the farthest distances away from the timing controller 225, receive the image data and then enter the power-saving mode, which turns of the power for the data transceivers 424 and 426 of the source drivers 212(2) and 212(4), for example.  Next, at step 614, the source driver 212(3) receives the image data from the timing controller 225 and then enters the power-saving mode.  It is noted that, in the power-saving mode, the power for the control transceiver 416 and 414 of the source driver should not be turned off.  Then, at step 616, each of the source drivers 212(1)-212(5) receives the load signal TP and then is activated to start to drive the panel 210.  The transmission method can also apply to the source drivers 212(6)-212(10).
FIG. 6(B) is a flowchart of a divergent transmission method for power saving.  The source drivers 212(1)-212(5) in FIG. 2(A) are taken as an example.  First, the source drivers 212(1)-212(5) enter the power-saving mode.  Next, at step 622, the source driver 212(3), which is nearest to the timing controller 225, is activated to receive the image data transmitted by the timing controller 225.  Next, at step 624, the source drivers 212(2) and 212(4) are activated to receive the image data.  Next, at step 626, the source drivers 212(1) and 212(5) are activated to receive the image data.  The transmission method can also apply to the source drivers 212(6)-212(10).
In the power-saving mode, at least the power for data transceivers and the driving unit can be turned off.  The data transceivers transmit the image data, which have large voltage swings and high frequency that make the power consumption great.  Thus the power-saving convergent/divergent transmission methods can reduce unnecessary data transmission for saving power.  The power for the control transceivers of the source driver should not be turned off, so that the source driver can still receive the control bitstream and operate responsively.
The convergent transmission method and the divergent transmission method can be applied at the same time.  For example, the source drivers 212(1)-212(3) can use the convergent transmission method, while the source drivers 212(4)-212(5) use the divergent transmission method, or vice versa.
While the invention has been described by way of example and in terms of a preferred embodiment, it is to be understood that the invention is not limited thereto.  On the contrary, it is intended to cover various modifications and similar arrangements and procedures, and the scope of the appended claims therefore should be accorded the broadest interpretation so as to encompass all such modifications and similar arrangements and procedures.
Brief Description of Drawings
FIG. 1 is diagram of a conventional COG LCD.
FIG. 2(A) is a diagram of a chip-on-glass (COG) liquid crystal display (LCD) according to a preferred embodiment of the invention.
FIG. 2(B) is a diagram of a COG LCD according to another preferred embodiment of the invention.
FIG. 3 is a diagram of control signals of the source drivers and the gate drivers of the LCD.
FIG. 4 is a format diagram of a control packet.
FIG. 5(A) is a diagram of the source driver according to the preferred embodiment of the invention.
FIG. 5(B) is a block diagram of the wave generator in FIG. 5(A).
FIG. 5(C) is a block diagram of the ID recognizer in FIG. 5(B).
FIG. 5(D) is a waveform diagram of control signal POL.
FIG. 5(E) is a waveform diagram of the generation of the control signal TP.
FIG. 6(A) is a flowchart of a convergent transmission method for power saving.
FIG. 6(B) is a flowchart of a divergent transmission method for power saving.
1.    A power saving method of a liquid crystal display comprising a glass substrate, a flexible printed circuit board, a timing controller and source drivers, the source drivers disposed on the glass substrate and connected in series, the flexible printed circuit board connected to one of the source drivers, the method comprising the steps of:
(a) activating the source drivers;
(b) transmitting image data and control signals, received by the one source driver from the controller via the flexible printed circuit board. to the activated source driver most remote from the one source driver;
(c) switching the most remote source driver to a power-saving mode; and
(d) repeating steps (b) and (c) until all the source drivers are switched to the power-saving mode.
2.    The method according claim 1, wherein step (a) is executed according to a load signal (TP).
3.    The method according to claim 1, wherein in the step of switching to a power-saving mode comprises disabling a data transceiver and a driving unit of the respective source driver .
4.    A power saving method of a liquid crystal display having a glass substrate, a flexible printed circuit board, a timing controller and source drivers, the source drivers disposed on the glass substrate and connected in series, the flexible printed circuit board connected to one of the source drivers, the method comprising the steps of:
(a) switching the source drivers to a power-saving mode;
(b) transmitting image data and control signals to the one source driver from the controller via the flexible printed circuit board to activate the one source driver;
(c) transmitting the image data and the control signals from the activated source driver to a source driver in power-saving mode adjacent the activated source driver to activate the adjacent source driver; and
(d) repeating steps (b) and (c) until all the source drivers are activated.
5.    The method according to claim 4, wherein in the power-saving mode a data transceiver and a driving unit of the source driver are disabled.
6.    A power saving method of a liquid crystal display comprising a glass substrate, a flexible printed circuit board, a timing controller and source drivers, the source drivers disposed on the glass substrate and connected in series, the flexible printed circuit board connected to the corresponding one of the source, the method comprising:
(a) transmitting image data and control signals from the controller via the flexible printed circuit board to a first source driver directly connected to the flexible printed circuit board;
(b) activating source drivers coupled to a first side of the first source driver, and switching source drivers coupled to a second side of the first source driver into a power-saving mode;
(c) transmitting the image data and the control signals to the activated source driver at the first side most remote from the first source driver, and to the power-saving-mode source driver at the second side nearest to the first source driver;
(d) switching the activated source driver most remote from the first source driver into the power-saving mode and activating the nearest power-saving-mode source driver; and
(e) repeating steps (c) and (d) until all the source drivers receive the image data and the control signals.
7.    The method according claim 6, wherein step (a) is executed according to a load signal (TP).
8.    The method according to claim 6, wherein in the power-saving mode a data transceiver and a driving unit of the source driver are disabled.
1    Abstract
A power saving method of a chip-on-glass liquid crystal display is described.  The method first (a) wakes up the source drivers of the LCD and (b) transmitting the image data and control signals from the source driver corresponding to the FPC to the farthest waked source drivers, and then switching them to power-saving mode.  Steps (b) and (c) are repeated until all the source drivers are switched to power-saving mode.
2    Representative Drawing
Fig. 2(A)
【図１】
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【図２(Ａ)】
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【図２(Ｂ)】
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【図３】
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【図４】
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【図５(Ａ)】
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【図５(Ｂ)】
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【図５(Ｃ)】
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【図５(Ｄ)】
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【図５(Ｅ)】
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【図６(Ａ)】
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【図６(Ｂ)】
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