(57)【要約】【課題】  帰還容量を小さくしたときや、工程誤差等がある場合でも、フィールドスルーノイズを極力低減する。【解決手段】  本発明のスイッチドキャパシタフィルタは、オペアンプ２と、オペアンプ２の反転入力端子とオペアンプ２の出力端子との間に設けられた帰還容量素子８と、オペアンプ２の反転入力端子とオペアンプ２の出力端子との間に設けられたスイッチングトランジスタ９とを備え、更に、オペアンプ２の反転入力端子に２個以上のノイズ補償用トランジスタ１４〜１８を接続するように構成したものである。この構成の場合、２個以上のノイズ補償用トランジスタの各サイズを適宜調整することにより、フィールドスルーノイズを十分低減することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
オペアンプと、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられた帰還容量素子と、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられたスイッチングトランジスタと、前記オペアンプの反転入力端子に接続されたノイズ補償用トランジスタとを備えてなるスイッチドキャパシタフィルタにおいて、
前記ノイズ補償用トランジスタを２個以上接続するように構成したことを特徴とするスイッチドキャパシタフィルタ。
【請求項２】
前記２個以上のノイズ補償用トランジスタは、前記スイッチングトランジスタと同じサイズの大トランジスタと、前記スイッチングトランジスタよりもサイズが小さい小トランジスタとを備えていることを特徴とする請求項１記載のスイッチドキャパシタフィルタ。
【請求項３】
前記２個以上のノイズ補償用トランジスタとして、前記大トランジスタを３個、前記小トランジスタを２個備えていることを特徴とする請求項２記載のスイッチドキャパシタフィルタ。
【請求項４】
前記２個以上のノイズ補償用トランジスタのうちの少なくとも１つに、前記スイッチングトランジスタに入力する信号と逆位相の信号を入力させると共に、前記２個以上のノイズ補償用トランジスタのうちの少なくとも１つに、前記スイッチングトランジスタに入力する信号と同位相の信号を入力させるように構成したことを特徴とする請求項２または３記載のスイッチドキャパシタフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチドキャパシタ技術を使用してフィルタを構成したスイッチドキャパシタフィルタに関する。
【背景技術】
【０００２】
スイッチドキャパシタフィルタに関する従来技術の一例として、特許文献１に示された構成がある。この構成においては、オペアンプの反転入力端子とオペアンプの出力端子との間に帰還容量素子を接続し、オペアンプの反転入力端子とオペアンプの出力端子との間にスイッチングトランジスタを接続し、更に、オペアンプの反転入力端子にノイズ補償用トランジスタを接続している。
【０００３】
上記構成の場合、スイッチングトランジスタの寄生容量に起因して発生するフィールドスルーノイズを、ノイズ補償用トランジスタにより低減するようにしている。ノイズ補償用トランジスタは、スイッチングトランジスタと同じ型及び同じ形状（即ち、同じサイズ）のトランジスタである。そして、ノイズ補償用トランジスタには、スイッチングトランジスタに入力する信号と逆位相の信号を入力させるようにしており、これにより、フィールドスルーノイズをキャンセルしている。
【特許文献１】特開平８−２０４５０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、ＩＣのチップシュリンク化（チップ小形化）が行われているため、スイッチドキャパシタの帰還容量（即ち、積分容量）を小さくする傾向にある。そして、積分容量を小さくすると、スイッチングトランジスタの寄生容量の影響が大きく出るようになり、同じ型及び同じ形状のノイズ補償用トランジスタを接続しただけでは、フィールドスルーノイズを完全にはキャンセルできないという問題点が発生した。
【０００５】
また、半導体チップを製造するときの工程誤差や、スイッチングトランジスタ（ＭＯＳトランジスタで構成している）を構成するＰＭＯＳ及びＮＭＯＳの性能差などにより、フィールドスルーノイズを完全にはキャンセルすることができないという問題点があった。
【０００６】
そこで、本発明の目的は、帰還容量を小さくしたときや、工程誤差等がある場合でも、フィールドスルーノイズを十分に低減することができるスイッチドキャパシタフィルタを提供するにある。
【課題を解決するための手段】
【０００７】
本発明のスイッチドキャパシタフィルタは、オペアンプと、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられた帰還容量素子と、前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に設けられたスイッチングトランジスタと、前記オペアンプの反転入力端子に接続されたノイズ補償用トランジスタとを備えてなるものにおいて、前記ノイズ補償用トランジスタを２個以上接続するように構成したところに特徴を有する。この構成においては、ノイズ補償用トランジスタを２個以上接続したので、これら２個以上のノイズ補償用トランジスタの各サイズを適宜調整することにより、帰還容量を小さくしたときや、工程誤差等がある場合でも、フィールドスルーノイズを十分低減することができる。
【０００８】
また、上記構成の場合、前記２個以上のノイズ補償用トランジスタとして、前記スイッチングトランジスタと同じサイズの大トランジスタと、前記スイッチングトランジスタよりもサイズが小さい小トランジスタを備えるように構成することが好ましい。更に、前記２個以上のノイズ補償用トランジスタとして、前記大トランジスタを３個、前記小トランジスタを２個備えるように構成することがより一層好ましい。
【０００９】
更にまた、前記２個以上のノイズ補償用トランジスタのうちの少なくとも１つに、前記スイッチングトランジスタに入力する信号と逆位相の信号を入力させると共に、前記２個以上のノイズ補償用トランジスタのうちの少なくとも１つに、前記スイッチングトランジスタに入力する信号と同位相の信号を入力させるように構成することも良い構成である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施例について、図１を参照しながら説明する。まず、図１は、本実施例のスイッチドキャパシタフィルタの最終段の電気回路図である。この図１に示すように、スイッチドキャパシタフィルタ１は、オペアンプ２を備えており、このオペアンプ２の非反転入力端子２ａには基準電圧端子Ｖｒｅｆが接続されている。オペアンプ２の反転入力端子２ｂには、ＭＯＳトランジスタ３、キャパシタ４及びＭＯＳトランジスタ５が直列に接続されている。
【００１１】
ここで、ＭＯＳトランジスタ３、５は、それぞれＰＭＯＳとＮＭＯＳで構成されている。尚、これ以降の説明で出てくるＭＯＳトランジスタも、上記ＭＯＳトランジスタ３、５と同様に、ＰＭＯＳとＮＭＯＳで構成されている。また、上記ＭＯＳトランジスタ５を、本実施例においては、ＭＯＳスイッチと呼んでも良い。更に、ＭＯＳトランジスタ３、５のＮＭＯＳゲートには、パルス信号Φ１が与えられていると共に、ＰＭＯＳゲートには、上記パルス信号Φ１と１８０度位相がずれた、即ち、逆位相のパルス信号Φ１Ｂ（図１においては、Φ１の上に横棒（バー）を書いて示す）が与えられている。
【００１２】
そして、オペアンプ２の非反転入力端子２ａと、ＭＯＳトランジスタ３及びキャパシタ４の中間接続点との間には、ＭＯＳトランジスタ６が接続され、オペアンプ２の非反転入力端子２ａと、キャパシタ４及びＭＯＳトランジスタ５の中間接続点との間には、ＭＯＳトランジスタ７が接続されている。これらＭＯＳトランジスタ６、７のＮＭＯＳゲートには、パルス信号Φ２が与えられていると共に、ＰＭＯＳゲートには、パルス信号Φ２と１８０度位相がずれた、即ち、逆位相のパルス信号Φ２Ｂ（図１においては、Φ２の上に横棒（バー）を書いて示す）が与えられている。
【００１３】
また、オペアンプ２の反転入力端子２ｂとオペアンプ２の出力端子２ｃとの間には、キャパシタ（帰還容量素子）８が接続されている。そして、オペアンプ２の反転入力端子２ｂとオペアンプ２の出力端子２ｃとの間には、ＭＯＳトランジスタ（スイッチングトランジスタ）９、キャパシタ１０及びＭＯＳトランジスタ１１が直列に接続されている。ここで、上記ＭＯＳトランジスタ９を、本実施例においては、アナログスイッチと呼んでも良い。
【００１４】
更に、ＭＯＳトランジスタ９、１１のＮＭＯＳゲートには、パルス信号Φ１が与えられていると共に、ＰＭＯＳゲートには、パルス信号Φ１と１８０度位相がずれたパルス信号Φ１Ｂが与えられている。
【００１５】
そして、ＭＯＳトランジスタ９のうちのオペアンプ２の反転入力端子２ｂ側の端子と、キャパシタ８のうちのオペアンプ２の反転入力端子２ｂ側の端子と、ＭＯＳトランジスタ５のうちのオペアンプ２の反転入力端子２ｂ側の端子とが共通に接続した点を、ＮＯＤＥ１と呼ぶように定義する。
【００１６】
尚、オペアンプ２の非反転入力端子２ａと、ＭＯＳトランジスタ９及びキャパシタ１０の中間接続点との間には、ＭＯＳトランジスタ１２が接続され、オペアンプ２の非反転入力端子２ａと、キャパシタ１０及びＭＯＳトランジスタ１１の中間接続点との間には、ＭＯＳトランジスタ１３が接続されている。これらＭＯＳトランジスタ１２、１３のＮＭＯＳゲートには、パルス信号Φ２が与えられていると共に、ＰＭＯＳゲートには、パルス信号Φ２と１８０度位相がずれたパルス信号Φ２Ｂが与えられている。
【００１７】
さて、上記ＮＯＤＥ１（即ち、オペアンプ２の反転入力端子２ｂ）には、例えば５個のＭＯＳトランジスタ（ノイズ補償用トランジスタ）１４〜１８が接続されている。各ＭＯＳトランジスタ１４〜１８は、ソース端子及びドレイン端子が短絡されている。５個のＭＯＳトランジスタ１４〜１８のうち、３個のＭＯＳトランジスタ１４、１５、１６は、前記ＭＯＳトランジスタ（スイッチングトランジスタ）５と同じサイズのトランジスタ、即ち、大トランジスタで構成されている。
【００１８】
そして、残りの２個のＭＯＳトランジスタ１７、１８は、前記ＭＯＳトランジスタ（スイッチングトランジスタ）５よりもサイズが小さいトランジスタ、即ち、小トランジスタで構成されている。更に、上記５個のＭＯＳトランジスタ１４〜１８のＮＭＯＳゲートには、パルス信号Φ１Ｂが与えられていると共に、ＰＭＯＳゲートには、パルス信号Φ１が与えられている。
【００１９】
この構成の場合、上記５個のＭＯＳトランジスタ１４〜１８のＮＭＯＳゲート及びＰＭＯＳゲートに入力されるパルス信号の位相と、前記ＭＯＳトランジスタ５、９のＮＭＯＳゲート及びＰＭＯＳゲートに入力されるパルス信号の位相は、逆位相となる（１８０度位相がずれる）ように構成されている。このように、逆位相のパルス信号を入力する理由は、ＭＯＳトランジスタ５、９において発生するフィールドスルーノイズを、ＭＯＳトランジスタ１４〜１８によって打ち消す（キャンセルする）ためである。
【００２０】
ここで、ＭＯＳトランジスタ５、９、即ち、ＭＯＳスイッチ５とアナログスイッチ９において発生するフィールドスルーノイズについて説明する。上記ＭＯＳトランジスタ５、９がオン状態からオフ状態に切り替わる際に、オン状態のときに溜まっていた電荷がＮＯＤＥ１に移動する。このため、ＭＯＳトランジスタ５、９がオフすることにより、スイッチ（ＭＯＳトランジスタ５、９）の電荷量だけ余分の電荷が入ることになる。これがフィールドスルーノイズである。
【００２１】
そして、上記構成の場合、ＭＯＳトランジスタ５、９は、電荷の符号が異なるＰＭＯＳとＮＭＯＳから構成されているので、ある程度余分な電荷を打ち消すことができ、フィールドスルーノイズを低減することができる。
【００２２】
さて、フィールドスルーノイズＶｎｏｉｓｅは、一般的に次の式で表わされる。
Ｖｎｏｉｓｅ＝（Ｃｅ／Ｃｆ）＊Ｖ
ここで、Ｃｅは、ＭＯＳトランジスタ５、９の寄生容量、Ｃｆは積分容量（帰還容量、即ち、キャパシタ１０の容量）である。尚、図１において、ＭＯＳトランジスタ５、９の寄生容量を、Ｃｅ１、Ｃｅ２で示している。
【００２３】
上記式から、積分容量Ｃｆを小さくすると、積分容量Ｃｆに対する寄生容量Ｃｅの割合が高くなるために、フィールドスルーノイズが大きくなることがわかる。そして、チップシュリンクによりキャパシタ１０の面積を小さくしなければならず、よって積分容量Ｃｆが小さくなる傾向にあるため、従来においては考慮する必要がなかった工程誤差やＰＭＯＳ、ＮＭＯＳの性能差などにより、フィールドスルーノイズが大きくなることが十分考えられる。
【００２４】
これに対して、本実施例においては、５個のＭＯＳトランジスタ（ノイズ補償用トランジスタ）１４〜１８をＮＯＤＥ１に接続し、これらＭＯＳトランジスタ１４〜１８に、前記ＭＯＳトランジスタ５、９とは逆位相のパルス信号を与えるように構成した。この構成によれば、ＭＯＳトランジスタ５、９で発生する余分な電荷をキャンセルすることができ、フィールドスルーノイズをより一層打ち消す（キャンセル）ことができる。
【００２５】
ここで、５個のＭＯＳトランジスタ１４〜１８を全てＮＯＤＥ１に接続する必要はなく、これらの中から、フィールドスルーノイズがキャンセルされるように、適宜選択して接続するように構成することが好ましい。例えば、フィールドスルーノイズを実測しながら、大トランジスタを２個、小トランジスタを１個接続したり、或いは、大トランジスタを１個、小トランジスタを２個接続したりして、調整することが好ましい。
【００２６】
尚、５個のＭＯＳトランジスタ１４〜１８のＮＯＤＥ１への接続、非接続は、半導体プロセスで行う必要があるので、チップを試作しながら調整すれば良い。
【００２７】
特に、本実施例の場合、ノイズ補償用トランジスタとして、サイズの異なる大トランジスタ（ＭＯＳトランジスタ１４〜１６）と小トランジスタ（ＭＯＳトランジスタ１７、１８）を備えるように構成したので、前記工程誤差等によるフィールドスルーノイズを、微調整しながらキャンセル（打ち消す）することができる。具体的には、大トランジスタの打ち消しのレベルに比べて、小トランジスタの打ち消しのレベルを例えば１／３程度に設定すれば、調整の分解能をかなり高くすることができ、フィールドスルーノイズをほぼ完全に打ち消すことができる。
【００２８】
例えば、大トランジスタを１個接続しても、フィールドスルーノイズの打ち消しが少し足りないような場合には、小トランジスタを１個追加するように接続すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。また、大トランジスタ及び小トランジスタを各１個接続しても、フィールドスルーノイズの打ち消しが少し足りないような場合には、小トランジスタを１個追加するように接続すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。
【００２９】
また、大トランジスタを１個及び小トランジスタを２個接続しても、フィールドスルーノイズの打ち消しが少し足りないような場合には、２個の小トランジスタを非接続にすると共に、大トランジスタを２個接続するように構成すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。このように、大トランジスタ及び小トランジスタを適宜組み合わせて接続すれば、フィールドスルーノイズを打ち消すことができる。
【００３０】
一方、上記実施例においては、５個のノイズ補償用トランジスタ（ＭＯＳトランジスタ１４〜１８）に入力する全てのパルス信号の位相を、スイッチングトランジスタ（ＭＯＳトランジスタ９）に入力するパルス信号の位相と逆位相となるように構成したが、これに限られるものではなく、５個のノイズ補償用トランジスタ（ＭＯＳトランジスタ１４〜１８）のうちの少なく１個のノイズ補償用トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ（ＭＯＳトランジスタ９）に入力するパルス信号の位相と同位相となるように構成しても良い。
【００３１】
具体的には、大トランジスタを２個接続すると、フィールドスルーノイズの打ち消しが少し大きすぎるような場合には、小トランジスタを１個追加接続すると共に、この小トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ（ＭＯＳトランジスタ９）に入力するパルス信号の位相と同位相となるように構成すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。
【００３２】
また、大トランジスタを１個接続しても、フィールドスルーノイズの打ち消しが少し大きすぎるような場合には、小トランジスタを１個追加接続すると共に、この小トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ（ＭＯＳトランジスタ９）に入力するパルス信号の位相と同位相となるように構成すれば、フィールドスルーノイズをほぼ完全に打ち消すことができる。
【００３３】
このように、大トランジスタ及び小トランジスタを適宜組み合わせて接続すると共に、少なくとも１個の小トランジスタまたは大トランジスタに入力するパルス信号の位相を、スイッチングトランジスタ（ＭＯＳトランジスタ９）に入力するパルス信号の位相と同位相となるように構成（ただし、残りのノイズ補償用トランジスタに入力するパルス信号の位相は逆位相に設定）すれば、フィールドスルーノイズを効果的にキャンセルすることができる。
【００３４】
尚、上記実施例においては、ノイズ補償用トランジスタとして５個のＭＯＳトランジスタ１４〜１８を設けたが、これに限られるものではなく、４個以下または６個以上設けるように構成しても良い。また、５個のノイズ補償用トランジスタの中の、大トランジスタと小トランジスタの配設個数は、３：２に限られるものではなく、適宜変更しても良い。更に、ノイズ補償用トランジスタを４個以下または６個以上設けるように構成した場合も、大トランジスタと小トランジスタの配設個数は適宜決めれば良い。
【００３５】
更にまた、調整の分解能を高くするために、大トランジスタ、小トランジスタのほかに、中トランジスタを設けるように構成しても良い。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例を示す電気回路図
【符号の説明】
【００３７】
図面中、１はスイッチドキャパシタフィルタ、２はオペアンプ、３はＭＯＳトランジスタ、４はキャパシタ、５、６、７はＭＯＳトランジスタ、８はキャパシタ（帰還容量素子）、９はＭＯＳトランジスタ（スイッチングトランジスタ）、１０はキャパシタ、１１、１２、１３はＭＯＳトランジスタ、１４〜１８はＭＯＳトランジスタ（ノイズ補償用トランジスタ）を示す。
【図１】
2006148320.tif 000003