(57)【要約】【課題】複合ＣＭＯＳ回路を用いた可変利得増幅回路で、利得の制御と無関係に常にバイアスが一定となり、バイアスを一定に保つための回路を別途必要としないようにする。【解決手段】ＮＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４は、それぞれバックゲートをソースに接続し、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１４は、それぞれゲートとドレインを接続する。ＮＭＯＳトランジスタ１１のソースとＰＭＯＳトランジスタ１２のソースを接続して、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ１５を構成し、ＰＭＯＳトランジスタ１４のソースとＮＭＯＳトランジスタ１３のソースを接続して、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ１６を構成する。可変電流源４０の電流Ｉｃを制御して利得を変える。【選択図】図４
2006140561.tif 000002
【特許請求の範囲】
【請求項１】
それぞれバックゲートがソースに接続された、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、および第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有し、
前記第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタのゲートとドレインが接続され、第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタを構成し、
前記第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのゲートとドレインが接続され、第２のＰＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタを構成し、
前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートが接続されて入力端とされ、
前記第１のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインが接続されて出力端とされた複合ＣＭＯＳ回路。
【請求項２】
請求項１に記載の複合ＣＭＯＳ回路を備え、
前記複合ＰＭＯＳトランジスタのソースを形成する前記第１のＮＭＯＳトランジスタのドレインおよびゲートと、第１の電位点との間、および、前記複合ＮＭＯＳトランジスタのソースを形成する前記第２のＰＭＯＳトランジスタのドレインおよびゲートと、前記第１の電位点より低い電位の第２の電位点との間に、それぞれ負荷が接続され、前記複合ＣＭＯＳ回路と並列に可変電流源が接続された可変利得増幅回路。
【請求項３】
請求項２の可変利得増幅回路において、
前記可変電流源は、ドレイン・ソースが前記複合ＣＭＯＳ回路と並列に接続されたＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに制御電圧を印加する可変電圧源とからなる可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、可変利得増幅回路などに用いる複合ＣＭＯＳ回路、および、この複合ＣＭＯＳ回路を用いた可変利得増幅回路に関する。
【背景技術】
【０００２】
入力電圧を出力電流に変換する電圧電流変換型の可変利得増幅回路に用いる複合ＣＭＯＳ回路（コンプリメンタリ型複合ＭＯＳ回路）として、非特許文献１（“Ａ  ｇｅｏｍｅｔｒｙ  ｉｎｄｅｐｅｎｄｅｎｔ  ＣＭＯＳ  ｔｒａｎｓｃｏｎｄｕｃｔｏｒ：ｎｅｗ  ｍｅｔｈｏｄ  ｏｆ  ｌｉｎｅａｒｉｚａｔｉｏｎ  ａｎｄ  ＡＣ  ａｎａｌｙｓｉｓ”Ｒａｚｅｒａ，Ｌ．Ａ．Ｊｒ．；ｄｅ  Ｍｏｒａｅｓ，Ｗ．Ｂ．；Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，１９９５．１２−１４  Ｓｅｐｔ．１９９５  ＩＥＥＥ  ＣＮＦ）、および非特許文献２（“Ａ  ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ＣＭＯＳ  ｌｉｎｅａｒ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｅｌｅｍｅｎｔ”Ｐａｒｋ，Ｃ．−Ｓ．；Ｓｃｈａｕｍａｎｎ，Ｒ．；Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，：１１，Ｎｏｖ．１９８６  ＩＥＥＥ  ＪＮＬ）に示されているように、図６に示すような回路が考えられている。
【０００３】
この複合ＣＭＯＳ回路は、ＮＭＯＳトランジスタ８１のソースとＰＭＯＳトランジスタ８２のソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ８５が構成され、ＮＭＯＳトランジスタ８３のソースとＰＭＯＳトランジスタ８４のソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ８６が構成され、ＰＭＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ８３のゲートが接続されて入力端９１とされ、ＰＭＯＳトランジスタ８２のドレインとＮＭＯＳトランジスタ８３のドレインが接続されて出力端９２とされるもので、ＮＭＯＳトランジスタ８１のドレインは、正の電源電圧Ｖｄｄが得られる電源９３に接続され、ＰＭＯＳトランジスタ８４のドレインは、負の電源電圧−Ｖｓｓが得られる電源９４に接続され、ＮＭＯＳトランジスタ８１のゲートには電圧Ｖｇ１が供給され、ＰＭＯＳトランジスタ８４のゲートには電圧−Ｖｇ４が供給される。
【０００４】
この複合ＣＭＯＳ回路で、すべてのＭＯＳトランジスタが飽和領域で動作しているとき、ＮＭＯＳトランジスタ８１、ＰＭＯＳトランジスタ８２、ＮＭＯＳトランジスタ８３、ＰＭＯＳトランジスタ８４のスレッショルド電圧をＶｔｎ１，Ｖｔｐ１，Ｖｔｎ２，Ｖｔｐ２とし、入力電圧をＶｉｎ、出力電流をＩｏｕｔ、ＮＭＯＳトランジスタ８１およびＰＭＯＳトランジスタ８２によって構成される複合ＰＭＯＳトランジスタ８５に流れる電流をＩ１、ＮＭＯＳトランジスタ８３およびＰＭＯＳトランジスタ８４によって構成される複合ＮＭＯＳトランジスタ８６に流れる電流をＩ２とすると、電流Ｉ１およびＩ２は、それぞれ図７の式（１）および式（２）で表されるものとなる。
【０００５】
ただし、式（１）および式（２）中のＫｅｑは、図７の式（６）で表され、式（６）中のＫｎおよびＫｐは、それぞれ図７の式（７）および式（８）で表される。μｎはＮＭＯＳトランジスタのキャリアの移動度、μｐはＰＭＯＳトランジスタのキャリアの移動度、ＣｏｘはＭＯＳトランジスタのゲート容量、（Ｗ／Ｌ）ｎはＮＭＯＳトランジスタのチャネル幅／チャネル長、（Ｗ／Ｌ）ｐはＰＭＯＳトランジスタのチャネル幅／チャネル長である。
【０００６】
したがって、出力電流Ｉｏｕｔは、図７の式（３）で表される。ただし、式（３）中のΣＶＴおよびΔＶＴは、それぞれ図７の式（４）および式（５）で表される。
【０００７】
そして、図６に示すように、すべてのＭＯＳトランジスタのバックゲートをソースに接続して、ボディエフェクト効果を排除したとすると、図８の式（９）および式（１０）で表されるように、ＮＭＯＳトランジスタ８１および８３のスレッショルド電圧Ｖｔｎ１およびＶｔｎ２が等しくなり、ＰＭＯＳトランジスタ８２および８４のスレッショルド電圧Ｖｔｐ１およびＶｔｐ２が等しくなって、図７の式（４）で表されるΣＶＴは、図８の式（１１）で表されるものとなる。
【０００８】
さらに、Ｖｇ４＝Ｖｇ１と仮定すると、図７の式（５）で表されるΔＶＴは０となるので、図７の式（３）で表される出力電流Ｉｏｕｔは、図８の式（１２）で表されるようになり、利得ｇｍ（＝Ｉｏｕｔ／Ｖｉｎ）は、図８の式（１３）で表されるようになる。
【０００９】
したがって、式（９）および式（１０）を図７の式（１）および式（２）に代入することによって、電流Ｉ１およびＩ２は、それぞれ図８の式（１４）および式（１５）で表されるものとなり、Ｉ１＝Ｉ２とすると、図８の式（１６）が成立し、入力電圧Ｖｉｎは、図８の式（１７）で表されるようになる。そして、直流バイアスとしては、Ｖｉｎ＝Ｖｏｕｔとなるので、出力電圧Ｖｏｕｔは、図８の式（１８）で表されるようになる。
【００１０】
したがって、この複合ＣＭＯＳ回路では、電圧Ｖｇ１，Ｖｇ４を変えることによって、利得ｇｍを制御することができる。
【００１１】
また、式（１７）および式（１８）は、入出力バイアスが電圧Ｖｇ１と電圧Ｖｇ４の差の１／２の電圧に決まることを示し、電圧Ｖｇ１，Ｖｇ４の値によって入出力バイアスを変えることができることをも示している。
【００１２】
上に挙げた先行技術文献は、以下の通りである。
【非特許文献１】“Ａ  ｇｅｏｍｅｔｒｙ  ｉｎｄｅｐｅｎｄｅｎｔ  ＣＭＯＳ  ｔｒａｎｓｃｏｎｄｕｃｔｏｒ：ｎｅｗ  ｍｅｔｈｏｄ  ｏｆ  ｌｉｎｅａｒｉｚａｔｉｏｎ  ａｎｄ  ＡＣ  ａｎａｌｙｓｉｓ”Ｒａｚｅｒａ，Ｌ．Ａ．Ｊｒ．；ｄｅ  Ｍｏｒａｅｓ，Ｗ．Ｂ．；Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，１９９５．１２−１４  Ｓｅｐｔ．１９９５  ＩＥＥＥ  ＣＮＦ
【非特許文献２】“Ａ  ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ＣＭＯＳ  ｌｉｎｅａｒ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｅｌｅｍｅｎｔ”Ｐａｒｋ，Ｃ．−Ｓ．；Ｓｃｈａｕｍａｎｎ，Ｒ．；Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，：１１，Ｎｏｖ．１９８６  ＩＥＥＥ  ＪＮＬ
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図６に示した従来の複合ＣＭＯＳ回路は、上述したように可変利得増幅回路を構成することができるものの、増幅器として用いる場合には、直流バイアスが一定であることによって、ダイナミックレンジを有効に使用して歪みのない特性を得ることができるため、電圧Ｖｇ１，Ｖｇ４を最適な値に設定して、利得ｇｍの制御によるバイアスの変化に対して、バイアスを一定に保持する回路を別途必要とする欠点がある。
【００１４】
そこで、この発明は、可変利得増幅回路として構成した場合に、利得の制御と無関係に常にバイアスが一定となり、バイアスを一定に保つための回路を別途必要としないようにしたものである。
【課題を解決するための手段】
【００１５】
この発明の複合ＣＭＯＳ回路は、
それぞれバックゲートがソースに接続された、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、および第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有し、
前記第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタのゲートとドレインが接続され、第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタを構成し、
前記第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのゲートとドレインが接続され、第２のＰＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタを構成し、
前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートが接続されて入力端とされ、
前記第１のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインが接続されて出力端とされたものである。
【００１６】
この発明の可変利得増幅回路は、
上記の複合ＣＭＯＳ回路を備え、
前記複合ＰＭＯＳトランジスタのソースを形成する前記第１のＮＭＯＳトランジスタのドレインおよびゲートと、第１の電位点との間、および、前記複合ＮＭＯＳトランジスタのソースを形成する前記第２のＰＭＯＳトランジスタのドレインおよびゲートと、前記第１の電位点より低い電位の第２の電位点との間に、それぞれ負荷が接続され、前記複合ＣＭＯＳ回路と並列に可変電流源が接続されたものである。
【００１７】
上記の構成の複合ＣＭＯＳ回路では、上記の構成の可変利得増幅回路のように、複合ＰＭＯＳトランジスタのソースと第１の電位点との間、および複合ＮＭＯＳトランジスタのソースと第２の電位点との間に、それぞれ負荷を接続し、複合ＣＭＯＳ回路と並列に可変電流源を接続して、その可変電流源の電流を制御することによって、利得を制御することができ、しかも、その場合、例えば、第１の電位点を電源電圧Ｖｄｄ、第２の電位点をグランドとし、それぞれの負荷の抵抗値を等しくした場合には、入出力バイアスはＶｄｄ／２に定まり、利得の制御と無関係に常にバイアスが一定となる。
【発明の効果】
【００１８】
以上のように、この発明によれば、可変利得増幅回路として構成した場合に、利得の制御と無関係に常にバイアスが一定となり、バイアスを一定に保つための回路を別途必要としない。したがって、回路全体の構成が簡略となり、消費電力も低減させることができる。
【発明を実施するための最良の形態】
【００１９】
図１は、この発明の複合ＣＭＯＳ回路の基本的な構成を示す。
【００２０】
この複合ＣＭＯＳ回路では、ＮＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４を設ける。すべてのＭＯＳトランジスタは、バックゲートをソースに接続するとともに、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１４は、それぞれゲートとドレインを接続する。
【００２１】
そして、ＮＭＯＳトランジスタ１１のソースとＰＭＯＳトランジスタ１２のソースを接続して、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１２により、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ１５を構成し、ＰＭＯＳトランジスタ１４のソースとＮＭＯＳトランジスタ１３のソースを接続して、ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１３により、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ１６を構成する。
【００２２】
このとき、ＰＭＯＳトランジスタ１２のゲートが複合ＰＭＯＳトランジスタ１５のゲート１５Ｇを形成し、ＰＭＯＳトランジスタ１２のドレインが複合ＰＭＯＳトランジスタ１５のドレイン１５Ｄを形成し、ＮＭＯＳトランジスタ１１のゲートおよびドレインが複合ＰＭＯＳトランジスタ１５のソース１５Ｓを形成するとともに、ＮＭＯＳトランジスタ１３のゲートが複合ＮＭＯＳトランジスタ１６のゲート１６Ｇを形成し、ＮＭＯＳトランジスタ１３のドレインが複合ＮＭＯＳトランジスタ１６のドレイン１６Ｄを形成し、ＰＭＯＳトランジスタ１４のゲートおよびドレインが複合ＮＭＯＳトランジスタ１６のソース１６Ｓを形成する。
【００２３】
そして、複合ＰＭＯＳトランジスタ１５のゲート１５Ｇと複合ＮＭＯＳトランジスタ１６のゲート１６Ｇを接続して入力端２１とし、複合ＰＭＯＳトランジスタ１５のドレイン１５Ｄと複合ＮＭＯＳトランジスタ１６のドレイン１６Ｄを接続して出力端２２とする。
【００２４】
複合ＰＭＯＳトランジスタ１５のソース１５Ｓは高電位側、複合ＮＭＯＳトランジスタ１６のソース１６Ｓは低電位側とし、例えば、図２に示すように、複合ＰＭＯＳトランジスタ１５のソース１５Ｓを電源電圧Ｖｄｄが得られる電源３１に接続し、複合ＮＭＯＳトランジスタ１６のソース１６Ｓを接地する。
【００２５】
これは、図８の式（１７）および式（１８）において、Ｖｇ１＝Ｖｄｄ，−Ｖｇ４＝０にしたことに相当し、したがって、図２の複合ＣＭＯＳ回路では、入出力バイアスが常にＶｄｄ／２に定まる。
【００２６】
図１の複合ＣＭＯＳ回路は、図３に示すように、ＡＧＣ（自動利得制御）増幅回路などの可変利得増幅回路として用いることができる。
【００２７】
図３の可変利得増幅回路では、複合ＰＭＯＳトランジスタ１５のソース（ＮＭＯＳトランジスタ１１のゲートおよびドレイン）１５Ｓを、負荷３５を介して、電圧Ｖ１の点３３に接続し、複合ＮＭＯＳトランジスタ１６のソース（ＰＭＯＳトランジスタ１４のゲートおよびドレイン）１６Ｓを、負荷３６を介して、電圧Ｖ１より低い電圧Ｖ２の点３４に接続するとともに、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６によって構成される複合ＣＭＯＳ回路と並列に、すなわち複合ＰＭＯＳトランジスタ１５のソース１５Ｓと複合ＮＭＯＳトランジスタ１６のソース１６Ｓとの間に、可変電流源４０を接続する。
【００２８】
具体例として、図４に示すように、複合ＰＭＯＳトランジスタ１５のソース１５Ｓを、負荷３５を介して電源３１に接続し、複合ＮＭＯＳトランジスタ１６のソース１６Ｓを、負荷３６を介して接地し、すなわちＶ１＝Ｖｄｄ，Ｖ２＝０とし、可変電流源４０は、ＮＭＯＳトランジスタ４１のドレインを複合ＰＭＯＳトランジスタ１５のソース１５Ｓに接続し、ＮＭＯＳトランジスタ４１のソースを複合ＮＭＯＳトランジスタ１６のソース１６Ｓに接続し、ＮＭＯＳトランジスタ４１のゲートとグランドとの間に可変電圧源４２を接続して構成する。ＮＭＯＳトランジスタ４１も、バックゲートをソースに接続する。
【００２９】
図４の可変利得増幅回路で、負荷３５および３６を同一の抵抗値Ｒｓを有する抵抗とし、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６によって構成される複合ＣＭＯＳ回路に流れる電流をＩｄ、可変電流源４０の電流（ＮＭＯＳトランジスタ４１のドレイン電流）をＩｃ、負荷３５および３６に流れる電流をＩｄ＋Ｉｃとし、複合ＰＭＯＳトランジスタ１５のソース電圧（ＮＭＯＳトランジスタ１１のドレイン電圧）をＶａ、複合ＮＭＯＳトランジスタ１６のソース電圧（ＰＭＯＳトランジスタ１４のドレイン電圧）をＶｂとし、可変電圧源４２の電圧をＶｃとすると、電圧ＶａおよびＶｂは、それぞれ図５の式（２１）および式（２２）で表されるので、図５の式（２３）に示すように、電圧Ｖａと電圧Ｖｂの和はＶｄｄとなる。
【００３０】
したがって、図４の可変利得増幅回路では、ＮＭＯＳトランジスタ１１のゲートとドレインが接続され、ＰＭＯＳトランジスタ１４のゲートとドレインが接続されていることから、図８の式（１７）および式（１８）において、Ｖｇ１＝Ｖａ，−Ｖｇ４＝Ｖｂとして、入出力バイアスＶｇは、図５の式（２４）で表されるものとなり、各ＭＯＳトランジスタのドレイン電流係数をＭ、各ＮＭＯＳトランジスタのスレッショルド電圧をＶｔｎ、各ＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐとすると、トータルの利得ｇｍｔは、図５の式（２５）で表されるものとなる。
【００３１】
すなわち、図４の可変利得増幅回路では、可変電圧源４２の電圧Ｖｃを制御して、可変電流源４０の電流（ＮＭＯＳトランジスタ４１のドレイン電流）Ｉｃを制御することによって、負荷３５および３６に流れる電流（Ｉｄ＋Ｉｃ）が変化し、電圧ＶａおよびＶｂが変化して、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６の等価的なゲート・ソース間電圧が変化し、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６に流れる電流Ｉｄが変化して、利得ｇｍｔを変えることができるとともに、入力バイアスおよび出力バイアスは、この利得ｇｍｔの制御と無関係に常に一定値Ｖｄｄ／２に保持される。
【００３２】
また、負荷３５および３６を同一の抵抗値Ｒｓを有する抵抗とすることによって、動作バイアスに対してダイナミックレンジを正側および負側に同じレベルで確保することができ、与えられる電源電圧Ｖｄｄに対してダイナミックレンジを最も大きく取ることができるので、歪み特性を最大限に改善することができる。
【００３３】
さらに、電源電圧Ｖｄｄの電源を回路の電圧源とすることによって、常に電源電圧Ｖｄｄの１／２の出力バイアスを確保することができ、次段の回路との接続が容易となる。
【００３４】
なお、負荷３５および３６は、上記のように同一の抵抗値Ｒｓを有する抵抗とすることが望ましいが、必ずしも同一の抵抗値を有する抵抗でなくてもよい。
【００３５】
また、この発明の複合ＣＭＯＳ回路は、上述したようにＡＧＣ増幅回路などの可変利得増幅回路として用いるだけでなく、電圧電流変換器や固定利得の増幅回路などとして用いることもできる。
【図面の簡単な説明】
【００３６】
【図１】この発明の複合ＣＭＯＳ回路の基本的な構成を示す図である。
【図２】この発明の複合ＣＭＯＳ回路の一例を示す図である。
【図３】この発明の可変利得増幅回路の基本的な構成を示す図である。
【図４】この発明の可変利得増幅回路の一例を示す図である。
【図５】図４の可変利得増幅回路の動作の説明に供する式を示す図である。
【図６】従来の複合ＣＭＯＳ回路を示す図である。
【図７】図６の複合ＣＭＯＳ回路の動作の説明に供する式を示す図である。
【図８】図６の複合ＣＭＯＳ回路の動作の説明に供する式を示す図である。
【符号の説明】
【００３７】
主要部については図中に全て記述したので、ここでは省略する。
【図１】
2006140561.tif 000003
【図２】
2006140561.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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