(57)【要約】【課題】レーザドライバまでの信号経路に配置する回路の特性のバラツキの影響を受け難く、且つ、走査露光のための画像データ転送を高速化させる。【解決手段】ビーム光走査装置において、画像データＩ／Ｆ５６により、各ラインのデータが奇数画素列及び偶数画素列の２系統のデータ列に振り分けられる。こ２系統の列のデータは、手段（１１１，１１２，１１８）により、その列毎にライン同期信号に応答して複数のメモリ（１１３，１１４）夫々並行して書き込まれる。また、この書き込みと同一の処理周期の間に、手段（１１５，１１６，１１９）により、メモリ（１１３，１１４）夫々から並行してデータが読み出される。この２系統のデータは、マルチプレクサ（１１７）により、１つの各ラインの画素順のデータ列に合成され、このデータに基づく駆動信号がＰＷＭ（５５Ｂ）により発生される。この駆動信号でレーザが駆動される。【選択図】  図４
2006248110.tif 000002
【特許請求の範囲】
【請求項１】
走査用のビーム光を発生する発光手段と、
対象画像の主走査方向に沿った各ラインの画素毎の画像情報に基づくデータを複数系統のデータ列に振り分ける振分け手段と、
前記複数系統のデータ列それぞれに対応して設けられ且つ前記データを読出し及び書込み可能な複数のメモリと、
前記振分け手段により振り分けられた複数系統のデータ列のデータをその列毎にライン同期信号に応答して前記複数のメモリそれぞれに並行して書き込むデータ書き込み手段と、
前記ライン同期信号による同一の処理周期の間に前記複数のメモリそれぞれから並行して前記データを読み出すデータ読み出し手段と、
このデータ読み出し手段により読み出された前記複数系統のデータを１つの各ラインの画素順のデータ列に合成する合成手段と、
この合成手段により合成されたデータに基づく駆動信号を発生させて当該駆動信号で前記発光手段の駆動を制御する制御手段と、を備えたことを特徴とするビーム光走査装置。
【請求項２】
前記振分け手段は、前記各ラインのデータを奇数画素のデータ列と偶数画素のデータ列とから成る２系統のデータ列に振り分ける手段であり、
前記メモリは、前記２系統のデータ列に対応して設けられた第１及び第２の２つのメモリから成り、
前記合成手段は、前記第１及び第２のメモリから読み出された奇数画素のデータ列と偶数画素のデータ列とを各ラインの画素順のデータ列に合成する手段である、請求項１に記載のビーム光走査装置。
【請求項３】
前記データ読み出し手段は、前記データ書きこみ手段による前記データの書き込み開始よりも所定時間だけ遅延して前記第１及び第２のメモリから前記データをそれぞれ読み出す手段である請求項２に記載のビーム光走査装置。
【請求項４】
前記データ書き込み手段が前記データの書き込みに用いる書き込みクロックの周波数と前記データ読み出し手段が前記データの読み出しに用いる読み出しクロックの周波数とは互いに異なる請求項３に記載のビーム光走査装置。
【請求項５】
前記書き込みクロックの周波数は前記読み出しクロックの周波数の半分である請求項４に記載のビーム光走査装置。
【請求項６】
前記複数のメモリのそれぞれは、先入れ先出し方式のメモリであり、
前記データ書き込み手段は、前記各メモリへ書き込む前記データの数及び当該データの書き込み位置を管理する書き込みポインタを有し、
前記データ読み出し手段は、前記各メモリから読み出す前記データの数及び当該データの読み出し位置を管理する読み出しポインタを有する、請求項１〜５の何れか一項に記載のビーム光走査装置。
【請求項７】
前記制御手段は、前記合成手段により合成されたデータに基づくパルス幅変調に拠る駆動信号を発生させる変調器と、前記駆動信号で前記発光手段の駆動をドライバとを備える請求項１〜５の何れか一項に記載のビーム光走査装置。
【請求項８】
請求項１乃至７の何れか一項に記載のビーム光走査装置と、
前記発光手段により発光されたビーム光の走査を受けて潜像を形成する像担持体と、
この像担持体に形成された潜像を現像するための現像器と、を備えたことを特徴とする画像形成装置。
【請求項９】
対象画像の主走査方向に沿った各ラインの画素毎の画像情報に基づくデータを複数系統のデータ列に振り分けるステップと、
前記振分け手段により振り分けられた複数系統のデータ列のデータをその列毎にライン同期信号に応答して、当該複数系統のデータ列それぞれに対応して設けられ且つ前記データを読出し及び書込み可能な複数のメモリのそれぞれに並行して書き込むステップと、
前記ライン同期信号による同一の処理周期の間に前記複数のメモリそれぞれから並行して前記データを読み出すデータ読み出すステップと、
この読み出された前記複数系統のデータを１つの各ラインの画素順のデータ列に合成するステップと、
この合成されたデータに基づく駆動信号を発生させて当該駆動信号により、走査用のビーム光を発生する発光手段の駆動を制御するステップと、を含むことを特徴とするビーム光発生の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査用のビーム光を発生するビーム光走査装置、このビーム光走査装置を搭載した画像形成装置、及びビーム光発生の制御方法に関し、とくに、ビーム光の発生を担う発光手段を駆動するドライバまでの、各ラインの画素情報に応じたデータの転送経路が複数系統の経路から成る、複写機などに好適なビーム光走査装置、画像形成装置、及びビーム光発生の制御方法に関する。
【背景技術】
【０００２】
近年、レーザビーム光（以降、単にビーム光と称す）による走査露光と電子写真プロセスとを組み合わせて画像形成を行なう、デジタル複写機やレーザプリンタなどの画像形成装置が種々開発され、既に実用に供されている。
【０００３】
この画像形成装置は、レーザビーム光により単一の感光体ドラム上を同時に走査露光して当該感光体ドラム上に単一の静電潜像を形成し、この静電潜像を紙に写し取るという原理に基づいている。
【０００４】
この画像形成装置の分野において、とくに最近では、画像形成の高速化を図ることが求められている。この要請に応えるため、例えば特許文献１に記載の装置では、複数のレーザ発振器を設け、この複数のレーザ発振器で同時に走査露光して主走査方向（感光体ドラムの回転軸に沿った方向）の１ラインずつ潜像を形成するようにしている。しかしながら、このように複数のレーザ発振器を用いることは、その設計が複雑になり、また構造自体も大型化されるという不都合がある。さらに、複数のレーザ発振器からのビーム光の副走査方向（感光体ドラム上で主走査方向に直交する、ドラム表面が回転移動する方向）の走査間隔をそれぞれ正確に制御する必要があるため、制御処理が複雑になり、演算負荷が増大し、高速化に支障が出ることもある。
【０００５】
そこで、この問題を解決するために、特許文献２に示す如く、レーザ発振器は１つにするものの、このレーザ発振器に至る画像データの転送経路を複数設ける構成の装置が提案されている。具体的には、スキャナ部から画像データの供給を受け、その画像データに所定の画像処理を施すとともに、各ラインのデジタル量の画素データを奇数ラインの画像データ列及び偶数ラインの画像データ列の２系統に振り分けて出力する画像データ処理装置を備えている。この画像処理装置には、各系統の画像データ列を処理するＰＷＭ（パルス幅変調器）及びレーザドライバの直列回路が２系統併設されている。両系統のレーザドライバの出力端は一例としてワイヤードオア回路を介して１台のレーザ発振器に接続されている。これにより、両ラインからのデータ転送により１台のレーザ発振器を駆動することができるので、前述した不都合を回避できる。
【０００６】
なお、同特許文献２には、上述した複数系統の画像データ転送回路の変形として、上述の画像処理装置の出力側に奇数画素からの画像データ及び偶数画素からの画像データを並行してＰＷＭ変調する２つのＰＷＭを設け、このＰＷＭの夫々の出力をオア回路で結合し、このオア回路の出力に１台のレーザドライバを接続することで、レーザドライバを１台にするという構成も示されている。
【特許文献１】特開２００１−０９１８７２号公報
【特許文献２】特願２００４−１６８４２５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献２に記載の構成についても、未だ解決しなければならない不都合が指摘されている。それは、奇数画素列用のＰＷＭと偶数画素列用のＰＷＭの個体差に因る性能上のばらつきに起因する不都合である。
【０００８】
ここで、この不都合を、図５，６を用いて説明する。この説明に際して、奇数画素列用のＰＷＭをＰＷＭ１と呼び、偶数画素列用のそれをＰＷＭ２と呼ぶことにする。
【０００９】
図７（ａ）は、ＰＷＭ１の出力（パルス幅：ｔ１）とＰＷＭ２の出力（パルス幅：ｔ２）を合成して、パルス幅：ｔ３＝ｔ１＋ｔ２のＰＷＭ出力信号を作る場合の例を表している。ＰＷＭ１及びＰＷＭ２の出力は、共通の水平同期信号（ＢＤ信号）に同期して、それぞれ、ｔ１１、ｔ１２後に出力される。指定されたパルス幅にばらつきがなければ、ｔ３＝ｔ１＋ｔ２の合成出力となる。
【００１０】
これに対して、図７（ｂ）は、ＰＷＭ２の同期精度に誤差が生じて、本来ｔ１２後に出力されるべきＰＷＭ２出力がｔ１３後に出力された例である。合成されたパルス幅ｔ４となり、ｔ４＜ｔ３で所望のパルス幅よりも小さなパルス幅となってしまう。
【００１１】
さらに、図７（ｃ）は、ＰＷＭ２の同期精度に誤差が生じて、本来ｔ１２後に出力されるべきＰＷＭ２出力がｔ１４後に出力された例である。合成されたパルスには「割れ」が生じて、２つのパルスとなってしまう。
【００１２】
図８（ａ）もやはり、ＰＷＭ１の出力（パルス幅：ｔ１）とＰＷＭ２の出力（パルス幅：ｔ２）を合成して、パルス幅：ｔ３＝ｔ１＋ｔ２のＰＷＭ出力信号を作る場合の例を表している。ＰＷＭ１及びＰＷＭ２の出力は、共通の水平同期信号（ＢＤ信号）に同期して、それぞれ、ｔ１１、ｔ１２後に出力される。パルス幅のばらつきがなければ、ｔ３＝ｔ１＋ｔ２の合成出力が出力される。
【００１３】
また、図８（ｂ）は、ＰＷＭ１のパルス幅に誤差が生じて、本来、パルス幅：ｔ１で出力されるべきＰＷＭ１出力が、パルス幅：ｔ５（ｔ５＞ｔ１）で出力された例である。合成されたパルス幅は、ｔ６＝ｔ１＋ｔ２となり、パルス幅の変化は生じない。
【００１４】
しかし、図８（ｃ）は、ＰＷＭ１のパルス幅に誤差が生じて、本来、パルス幅：ｔ１で出力されるべきＰＷＭ１出力がパルス幅：ｔ８で出力された例である（ｔ８＜ｔ１）。合成されたパルス信号には、「割れ」が生じて、２つのパルスとなってしまう。
【００１５】
このように、ＰＷＭ１とＰＷＭ２との間の同期精度の誤差やパルス幅のばらつきによって、合成後のＰＷＭ出力に所望のパルス幅が出なかったり、「割れ」が生じたりして、画像に線の太りや細り、さらには、白スジが生じるなど、画質が劣化し易かった。
【００１６】
本発明は、上述した画像形成装置の不都合に鑑みてなされたもので、レーザ発振器のレーザドライバまでの信号経路に配置する回路の特性のバラツキの影響を受け難く、且つ、対象画像の各ラインの走査露光のための画像データ転送を高速化させて、高速な画像形成に寄与可能なビーム光走査装置、画像形成装置、及びビーム光発生の制御方法を提供することを、その目的とする。
【課題を解決するための手段】
【００１７】
上述した目的を達成するために、本発明に係るビーム光走査装置は、走査用のビーム光を発生する発光手段と、対象画像の主走査方向に沿った各ラインの画素毎の画像情報に基づくデータを複数系統のデータ列に振り分ける振分け手段と、前記複数系統のデータ列それぞれに対応して設けられ且つ前記データを読出し及び書込み可能な複数のメモリと、前記振分け手段により振り分けられた複数系統のデータ列のデータをその列毎にライン同期信号に応答して前記複数のメモリそれぞれに並行して書き込むデータ書き込み手段と、前記ライン同期信号による同一の処理周期の間に前記複数のメモリそれぞれから並行して前記データを読み出すデータ読み出し手段と、このデータ読み出し手段により読み出された前記複数系統のデータを１つの各ラインの画素順のデータ列に合成する合成手段と、この合成手段により合成されたデータに基づく駆動信号を発生させて当該駆動信号で前記発光手段の駆動を制御する制御手段と、を備えたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、レーザ発振などの光発生手段のドライバまでの信号経路に配置する回路の特性のバラツキの影響を受け難く、且つ、対象画像の各ラインの走査露光のための画像データ転送を高速化させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の１つの実施の形態について、図１〜６を参照して説明する。この実施の形態にあっては、本発明に係るビーム光走査装置、及び、この装置を一体に搭載した画像形成装置としてのデジタル複写機を説明する。このデジタル複写機は、単独の複写機として実施してもよいし、ＭＦＰ（Multi Function Peripherals）装置の一部として実施してもよい。
【００２０】
図１は、かかるデジタル複写機の構成を模式的に示すものである。このデジタル複写機は、たとえば、画像読取手段としてのスキャナ部１、および、画像形成手段としてのプリンタ部２から構成されている。スキャナ部１は、図示矢印方向に移動可能な第１キャリジ３と第２キャリジ４、結像レンズ５、および、光電変換素子６などから構成されている。
【００２１】
図１に示す構成において、原稿Ｏは透明ガラスからなる原稿台７上に下向きに置かれ、その原稿Ｏの載置基準は原稿台７の短手方向の正面右側がセンタ基準になっている。原稿Ｏは、開閉自在に設けられた原稿固定カバー８によって原稿台７上に押え付けられる。
【００２２】
原稿Ｏは光源９によって照明され、その反射光はミラー１０，１１，１２、および、結像レンズ５を介して光電変換素子６の受光面に集光されるように構成されている。ここで、光源９およびミラー１０を搭載した第１キャリジ３と、ミラー１１，１２を搭載した第２キャリジ４は、光路長を一定にするように２：１の相対速度で移動するようになっている。第１キャリジ３および第２キャリジ４は、キャリジ駆動用モータ（図示せず）によって読取タイミング信号に同期して、図１における右側から左側の方向に移動する。
【００２３】
このように、原稿台７上に載置された原稿Ｏの画像は、スキャナ部１によって１ラインごとに順次読取られ、その読取り出力は、画像処理部５７（図３参照）において画像の濃淡を示す、例えば８ビットのデジタル画像信号に変換される。
【００２４】
プリンタ部２は、光学系ユニット１３、および、被画像形成媒体である用紙Ｐ上に画像形成が可能な電子写真方式を組み合わせた画像形成部１４から構成されている。すなわち、原稿Ｏからスキャナ部１で読取られた画像信号は、画像処理部５７（図３参照）で処理が行なわれた後、半導体レーザ発振器（以下、単にレーザと呼ぶ）３１（図２参照）からのレーザビーム光（以降、単にビーム光と呼ぶ）に変換される。本実施の形態では、たとえば、レーザを１個使用するシングルビーム光学系を採用している。
【００２５】
光学系ユニット１３の構成については図２を用いて後述するが、同ユニット１３内に設けられた１つのレーザ３１は、画像処理部５７から出力されるレーザ変調信号にしたがって発光動作し、そのビーム光は、ポリゴンミラーで反射されて走査光となり、ユニット外部へ出力されるようになっている。
【００２６】
光学系ユニット１３から照射されるビーム光は、像担持体としての感光体ドラム１５上の露光位置Ｘの地点（図１参照）に必要な解像度を持つスポットの走査光として結像され、走査露光に供される。これによって、感光体ドラム１５上には、画像信号に応じた静電潜像が形成される。
【００２７】
感光体ドラム１５の周辺には、その表面を帯電する帯電チャージャ１６、現像器１７、転写チャージャ１８、剥離チャージャ１９、および、クリーナ２０などが配設されている。感光体ドラム１７は、駆動モータ（図示せず）により所定の外周速度で回転駆動され、その表面に対向して設けられている帯電チャージャ１６によって帯電される。帯電された感光体ドラム１５上の露光位置Ｘの地点にビーム光（走査光）がスポット結像される。
【００２８】
感光体ドラム１５上に形成された静電潜像は、現像器１７からのトナー（現像剤）により現像される。現像によりトナー像を形成された感光体ドラム１５は、転写位置の地点で給紙系によりタイミングをとって供給される用紙Ｐ上に転写チャージャ１８によって転写される。
【００２９】
前述した給紙系は、底部に設けられた給紙カセット２１内の用紙Ｐを、給紙ローラ２２と分離ローラ２３とにより１枚ずつ分離して供給する。そして、レジストローラ２４まで送られ、所定のタイミングで転写位置まで供給される。転写チャージャ１８の下流側には、用紙搬送機構２５、定着器２６、画像形成済みの用紙Ｐを排出する排紙ローラ２７が配設されている。これにより、トナー像が転写された用紙Ｐには、定着器２６でトナー像が定着され、その後、排紙ローラ２７を経て外部の排紙トレイ２８に排紙される。
【００３０】
また、用紙Ｐへの転写が終了した感光体ドラム１５は、その表面の残留トナーがクリーナ２０によって取り除かれて、初期状態に復帰し、次の画像形成の待機状態となる。
【００３１】
以上のプロセス動作を繰り返すことにより、画像形成動作が連続的に行なわれる。
【００３２】
このように、原稿台７上に置かれた原稿Ｏは、スキャナ部１で読取られ、その読取り情報は、プリンタ部２で一連の処理を施された後、用紙Ｐ上にトナー画像として記録される。
【００３３】
次に、光学系ユニット１３について説明する。
【００３４】
図２は、光学系ユニット１３の構成と感光体ドラム１５の位置関係を示している。光学系ユニット１３は、例えば前述したように１つのビーム光発生手段としてのレーザ（半導体レーザ発振器）３１を内蔵しており、このレーザ３１が１走査ラインずつ画像形成を行なう。このレーザ３１はレーザドライバ３２で駆動され、レーザ３１から出力されるビーム光は、図示しないコリメータレンズを通過した後、多面回転ミラーとしてのポリゴンミラー３５に入射する。
【００３５】
ポリゴンミラー３５は、ポリゴンモータドライバ３７で駆動されるポリゴンモータ３６によって一定速度で回転されている。これにより、ポリゴンミラー３５からの反射光は、ポリゴンモータ３６の回転数で定まる角速度で、一定方向に走査することになる。ポリゴンミラー３５によって走査されたビーム光は、図示しないｆ−θレンズのｆ−θ特性により、これを通過することによって、一定速度でビーム光検知装置３８の受光面及び感光体ドラム１５の上を走査することになる。ビーム光検知装置３８は、ビーム光通過タイミング検知手段として機能する。
【００３６】
なお、レーザドライバ３２は、それぞれオートパワーコントロール（ＡＰＣ）回路を内蔵しており、レーザ発振器に内蔵された光量センサ（ＰＤ：フォトダイオード）の検知出力と後述する主制御部（ＣＰＵ）５１から設定される発光パワーレベルとを比較しつつ、それらが互いに等しくなるように制御を行い、レーザ発振器３１を常に発光動作させるようになっている。
【００３７】
また、ビーム光検知装置３８には、その取り付け位置及びビーム光の走査方向に対する傾きを調整するための調整モータ３８ａ，３８ｂが設けられている。
【００３８】
ビーム光検知装置３８は、上述のように感光ドラム１５を走査するビーム光の通過位置、通過タイミング、及びパワー（光量）をそれぞれ検知するためのものであり、その受光面が位置的に感光体ドラム１５の表面と同等になるように、感光体ドラム１５の端部近傍に配設されている。このビーム光検知装置３８からの検知信号を基ついてレーザ３１の制御、及び、発光タイミングの制御（主走査方向の画像形成位置制御）が行なわれる。とくに、この発光タイミングの制御には、本発明に係る、画像データの転送制御も含まれる。この転送制御は、ビーム光検知装置３８から出力される、前記ビーム光の通過位置検知機能に基づく水平同期信号（ＢＤ）を用いて実行される。
【００３９】
これらの制御を行なうための信号を生成するために、ビーム光検知装置３８はビーム光処理回路４０に接続されている。ビーム光処理回路４０は、ビーム光検知装置３８の各種の検知信号を受けて、光ビームの通過位置及び通過タイミングを反映した検知パルス信号（水平同期信号（ＢＤ）を含む）を主制御部５１及び後述するレーザ制御部５５に供給する。
【００４０】
次に、制御系について説明する。
【００４１】
図３は、シングルビーム光学系の制御を主体にした制御系を示している。この制御系は、装置全体の電気的な制御を担う主制御部５１を備えている。この主制御部５１は、一例として、図示しないＣＰＵ（中央演算処理装置）、メモリ、クロック回路などを備えて構成される。また、主制御部５１には、外付けのメモリ５２、コントロールパネル５３、外部通信インターフェース（Ｉ／Ｆ）５４、レーザドライバ３２、ポリゴンミラーモータドライバ３７、ビーム光処理回路４０、スキャナ部１、及びレーザ制御部５５がそれぞれ通信可能に接続されている。
【００４２】
このうち、レーザ制御部５５は、図３に示すように、ビーム光処理回路４０に接続される一方で、画像データインターフェース（Ｉ／Ｆ）５６にも接続されている。また、画像処理部５７が画像データインターフェース５６を介して、画像データをレーザ制御部５５に出力可能に接続されている。さらに、画像データＩ／Ｆ５６には、ページメモリ５８を介して外部インターフェース（Ｉ／Ｆ）５９が接続されている。
【００４３】
このため、複写動作の場合は、原稿台７上にセットされた原稿Ｏの画像は、スキャナ部１で読取られ、画像処理部５７へ送られる。画像処理部５７は、スキャナ部１からの画像信号に、例えば周知のシェーディング補正、各種フィルタリング処理、階調処理、ガンマ補正などの所定の処理を施し、この処理後のデジタル量の画像データ（ＤＡＴ＿ＩＮ）を画像データインターフェース５６に出力するようになっている。
【００４４】
この画像データ（ＤＡＴ＿ＩＮ）を受信した画像データインターフェース１０９は、その画像データを奇数画素のみから成る画像データの列（ＤＡＴ＿ＯＤＤ）と偶数画素のみから成る画像データの列（ＤＡＴ＿ＥＶＥＮ）の２系統に振り分けて出力するようになっている。
【００４５】
レーザ制御部５５は、図４に示すように、画像データインターフェース５６を介して入力した奇数画素列及び偶数画素列の画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）を列別に遅延して再び合成した１つの画素列のデータ（ＤＡＴ＿ＯＵＴ）として出力する遅延制御回路５５Ａと、この遅延制御回路５５Ａにより遅延された画像データ（ＤＡＴ＿ＯＵＴ）に基づきＰＷＭ（パルス幅変調）を掛けてＰＷＭ変調信号を発生させるＰＷＭ５５Ｂとを備える。
【００４６】
このうち、遅延制御回路５５Ａは本発明の特徴を具体化した一例を示す構成を有している。具体的には、遅延制御回路５５Ａは、書き込み用の第１、第２のデータラッチ回路１１１、１１２と、ＦＩＦＯ方式でデータの書き込み及び読み出し可能な第１、第２のメモリ１１３、１１４と、読み出し用の第１、第２のデータラッチ回路１１５、１１６と、データ合成に用いるマルチプレクサ１１７と、データの書き込み制御に用いる書き込みポインタ１１８、データの読み出し制御に用いる読み出しポインタ１１９と、遅延制御の状態を示すフラグ情報を生成するフラグ生成部１２０とを備える。
【００４７】
このうち、書き込み用の第１、第２のデータラッチ回路１１１、１１２は第１、第２のメモリ１１３，１１４に個別に接続され、また、この第１、第２のメモリ１１３，１１４は読み出し用の第１、第２のデータラッチ回路１１５、１１６に個別に接続されている。さらに、この第１、第２のデータラッチ回路１１５、１１６は、２入力１出力のマルチプレクサ１１７に接続されている。
【００４８】
また、書き込み用の第１、第２のデータラッチ回路１１１，１１２には、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）が与えられている。読み出し用の第１、第２のデータラッチ回路１１５，１１６には、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）が与えられている。書き込みポインタ１１８には、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）が与えられている。さらに、読み出しポインタ１１９には、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）が与えられている。
【００４９】
このため、書き込み用の第１、第２のデータラッチ回路１１１，１１２は、書き込み許可信号（ＥＮ＿ＷＲ）及び書き込みデータクロック（ＣＬＫ＿ＷＲ）に同期して、画像データＩ／Ｆ５６からの画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）をラッチする。これにより、第１、第２のデータラッチ回路１１１，１１２にラッチされた画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）は書き込みポインタ１１８の出力値に応じて第１、第２のメモリ１１３，１１４にそれぞれ書き込まれるようになっている。また、読み出し用の第１、第２のデータラッチ回路１１５，１１６は、読み出しポインタ１１９の出力値に応じ、かつ、読み出し許可信号（ＥＮ＿ＲＤ）及び読み出しデータクロック（ＣＬＫ＿ＲＤ）に同期して、第１、第２のメモリ１１３，１１４から画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）をラッチする。このラッチ、すなわち読み出しの際、後述するように、奇数画素データ列及び偶数画素データ列の別にそれぞれ遅延制御が実行される。
【００５０】
この第１、第２のデータラッチ回路１１５，１１６により読み出された画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）はマルチプレクサ１１７に所定タイミングでそれぞれ送られるようになっている。このため、このマルチプレクサ１１７の入力交互切換によって、再び、奇数画素及び偶数画素の順に並んだ時系列の画像データ（ＤＡＴ＿ＯＵＴ）に並び替えられる。このマルチプレクサ１１７から画像データ（ＤＡＴ＿ＯＵＴ）がＰＷＭ回路５５Ｂに転送される。
【００５１】
なお、書き込み許可信号（ＥＮ＿ＷＲ）、書き込みデータクロック（ＣＬＫ＿ＷＲ）、読み出し許可信号（ＥＮ＿ＲＤ）、及び読み出しデータクロック（ＣＬＫ＿ＲＤ）は、主制御部５１から供給されている。しかしながら、これらの許可信号及びクロックを生成する回路をレーザ制御部５５に設けるようにしてもよい。
【００５２】
フラグ生成部１２０は、前述のように、メモリ１１３，１１４の状態を表すフラグを生成する部分であり、
ＥＭＰＴＹ：書き込みポインタ値と読み出しポインタ値の差が０（メモリが空）
ＦＵＬＬ：書き込みポインタ値がメモリ最大値と一致（メモリが満杯）
ＯＶＥＲ  ＲＵＮ：書き込みポインタ値がメモリ最大値を超えた場合
ＵＮＤＥＲ  ＲＵＮ：読み出しポインタがメモリ下限値を超えた場合
ＩＮＰＵＴ  ＲＥＡＤＹ：上記以外の場合、
を示している。これらのフラグ状態を示す信号は主制御部５１に送られ、この主制御部５１の制御に用いられる。
【００５３】
上述した構成に加えて、図４に示すように、メモリ１１３，１１４にはメモリクリア信号（ＣＬＲ＿ＦＩＦＯ）が供給され、書きこみポインタ１１８には書き込みポインタクリア信号（ＣＬＲ＿ＷＲ）が供給され、さらに、読み出しポインタ１１９には読み出しポインタクリア信号（ＣＬＲ＿ＲＤ）が供給される。これらのクリア信号（ＬＲ＿ＦＩＦＯ、ＣＬＲ＿ＷＲ、ＣＬＲ＿ＲＤ）は、本実施形態にあっては、主制御部５１から供給されるが、レーザ制御部５５にそれらのクリア信号の生成回路を設けるようにしてもよい。
【００５４】
これらのクリア信号のうち、メモリクリア信号（ＣＬＲ＿ＦＩＦＯ）は、メモリ１１３，１１４をクリアする信号であり、本信号がメモリ１１３，１１４にアサートされると、メモリ１１３，１１４の記憶データはクリア（例えばオールゼロ）される。また、書き込みポインタクリア信号（ＣＬＲ＿ＷＲ）は、書き込みポインタ１１８のデータをクリアする信号であり、本信号が書き込みポインタ１１８の制御部にアサートされると、書き込みポインタ１１８が保持している書き込みデータはゼロにリセットされる。さらに、読み出しポインタクリア信号（ＣＬＲ＿ＲＤ）は、読み出しポインタ１１９のデータをクリアする信号であり、本信号が読み出しポインタ１１９の制御部にアサートされると、読み出しポインタ１１９が保持している読み出しデータはゼロにリセットされる。
【００５５】
これらのクリア信号を用いる理由を説明する。このメモリ１１３，１１４のそれぞれは、書き込みポインタ１１８と読み出しポインタ１１５によって、書き込みと読み出しの関係が等しく（書き込んだデータ数だけ、データを読み出す）なるように制御される。このとき、クロック（ＣＬＫ＿ＷＲ及びＣＬＫ＿ＲＤ）に重畳するノイズ等に因り、上述した書き込みと読み出しの関係が等しくならない場合が生じる。そのような場合、メモリ容量とデータの数の如何によっては、オーバーラン（OVER RUN）エラーやアンダーラン（UNDER RUN）エラー等のエラーが生じる恐れがある。このエラーは、メモリ１１３，１１４から読み出されるデータが所定のデータでないため、所望の画像が得られず、画質の劣化につながる。このため、上述の事態が生じた場合に、上述のクリア信号をアサートし、メモリとポインタを初期状態にした上で、再度画像形成動作を開始するようにする。
【００５６】
また、上述したエラーが起こっていない場合でも、定期的にメモリ１１３，１１４とポインタ１１８，１１９をクリアすることで、エラーの影響（画質悪化）を最小限に食い止めることができる。
【００５７】
その最も効果的な例は、１ライン形成毎に、メモリ１１３，１１４とポインタ１１８，１１９をクリアする方法である。そのようにすれば、突発的なノイズ等での書き込みと読み出しの関係が崩れたとしても、その被害は１ラインのみである。これを実現するには、ＢＤ信号を、メモリクリア信号（ＣＬＲ＿ＦＩＦＯ）、書き込みポインタクリア信号（ＣＬＲ＿ＷＲ）、及び読み出しポインタクリア信号（ＣＬＲ＿ＲＤ）にそれぞれ同期させる接続構成を採ればよい。これによって、１ライン毎に（つまり、ＢＤ信号が出力される毎に）メモリ１１３，１１４とポインタ１１８，１１９がクリアされる。
【００５８】
また、別の例としては、ページ印字動作が終了する度に、メモリ１１３，１１４とポインタ１１８，１１９をクリアすることも有効である。例えば、ＥＯＰ（End Of Page)信号がローレベルのときに、メモリ１１３，１１４とポインタ１１８，１１９をクリアするようにする。すなわち、連続印字動作のときには、用紙と用紙の間（用紙間）で、また、簡潔印字動作のときには、用紙の前後でメモリ１１３，１１４とポインタ１１８，１１９をクリアする接続構成を採ればよい。この例の場合、タイミングに時間的な余裕が持てるため、主制御部（ＣＰＵ）５１から各クリア信号をアサートさせることもできる。
【００５９】
図４に示すＰＷＭ回路５５Ｂは、遅延制御回路５５Ａを介して転送されてき画像データに基づいて、パルス信号にＰＷＭ変調を施してＰＷＭ変調信号を生成する。このＰＷＭ変調信号は駆動信号（パルス信号）としてレーザドライバ３２に送信される。レーザドライバ３２は、かかる駆動信号に基づいてレーザ３１を駆動する。
【００６０】
ＰＷＭ回路５５Ｂは、遅延制御回路５５Ａを介して転送されてき画像データ（ＤＡＴ＿ＯＵＴ）に基づいて、パルス信号にＰＷＭ変調を施してＰＷＭ変調信号を生成する。このＰＷＭ変調信号は駆動信号（パルス信号）としてレーザドライバ３２に送信される。レーザドライバ３２は、かかる駆動信号に基づいてレーザ３１を駆動する。
【００６１】
図３に戻って説明すると、コントロールパネル５３は、複写動作の起動や、枚数設定などを行なうマンマシンインターフェースである。
【００６２】
また、本デジタル複写機は、複写動作のみでなく、ページメモリ５８に接続された外部インターフェース５９を介して外部から入力される画像データをも画像として形成できる。なお、外部インターフェース５９から入力される画像データは、一旦ページメモリ５８に格納された後、画像データインターフェース５６を介してレーザ制御部５５に送られる。
【００６３】
また、本デジタル複写機が、例えばネットワークなどを介して外部から制御される場合には、外部通信インターフェース５４がコントロールパネル５３の役割を果たす。
【００６４】
ポリゴンモータドライバ３７は、前述のビーム光を走査するポリゴンミラー３５を回転させるためのポリゴンモータ３６を駆動するドライバである。主制御部５１は、このポリゴンモータドライバ３７に対し、回転開始、停止と回転数の切換えを行なうことができる。回転数の切換えは、待機状態など、必要に応じて、所定の回転速度よりも回転数を下げるときに用いる。
【００６５】
レーザドライバ３２は、先に説明したレーザ制御部５５からのビーム光の走査に同期した変調信号にしたがってレーザ光を発光させる以外に、主制御部５１からの強制発光信号により、画像データとは無関係に強制的にレーザ発振器３１を発光動作させる機能を持っている。
【００６６】
また、主制御部５１は、レーザ３１が発光動作するパワーを、各レーザドライバ３２に対して設定する。発光パワーの設定は、プロセス条件の変化などに応じて変更される。
【００６７】
メモリ５２は、制御に必要な情報を記憶するためのものである。
【００６８】
続いて、図５，６を参照してレーザ制御部５５の作用効果を中心に、本実施形態に係る作用効果を説明する。
【００６９】
図５は、ポリゴンミラー３５で反射されるレーザビーム光で感光ドラム１５の画像領域を走査するときの、ＢＤ信号、ＬＳＹＮＣ信号、遅延前の画像データ（ＤＡＴ＿ＯＤＤ、ＤＡＴ＿ＥＶＥＮ）、及び、遅延後の画像データを用いたＰＷＭ出力（ＰＭＷ変調信号、すなわち駆動信号）の時間の前後関係を示す。この図５に示す時間関係は詳細には図６に示すタイミングチャートで表される。
【００７０】
水平同期センサを兼ねるビーム光検知装置３８は、ポリゴンミラーによって図示した矢印方向に走査される走査ビーム光の通過タイミングを検知する。このため、ビーム光処理回路４０から水平同期信号（ＢＤ）が発生する。
【００７１】
このＢＤ信号は、レーザ制御部５５のＰＷＭ回路Ｂにも供給される。このＢＤ信号を受信したＰＷＭ５５Ｂは、図５、６に示すように、ＢＤ信号に一定の遅延時間Ｔｓｙｎｃ１を以って同期したライン同期信号（ＬＳＹＮＣ）を画像データインターフェース５６に出力する。
【００７２】
このＬＳＹＮＣ信号を受信した画像データインターフェース５６は、ＦＩＦＯメモリ１１３，１１４にデータを書き込むため、書き込み許可信号（ＥＮ＿ＷＲ）を有効にする。それに伴い、画像データインターフェース５６は、ＬＳＹＮＣ信号に同期したデータ転送クロック（ＣＬＫ＿ＷＲ）に同期させて、奇数画素画像データ（ＤＡＴ＿ＯＤＤ）と偶数画素画像データ（ＤＡＴ＿ＥＶＥＮ）を同時に並行して、ＦＩＦＯメモリ１１３，１１４の第１、第２のデータラッチ１１１，１１２にそれぞれ転送する。
【００７３】
この第１、第２のデータラッチ１１１，１１２はデータ転送クロック（データ書き込みクロック：ＣＬＫ＿ＷＲ）に応じてデータをラッチする。本実施例では、一例として、ＣＬＫ＿ＷＲ＝５０ＭＨｚである。
【００７４】
また、書き込みポインタ１１８は、入力データのメモリ書き込みを司る部分で、第１、第２のデータラッチ１１１，１１２にラッチされたデータを第１、第２のメモリに書き込む。すなわち、奇数画素データ（ＤＡＴ＿ＯＤＤ）は第１のメモリ１１３に、また偶数画素データ（ＤＡＴ＿ＥＶＥＮ）は第２のメモリ１１４にそれぞれ書き込まれる。書き込みポインタ１１８により、書き込んだデータの数や順番が管理されている。
【００７５】
一方、第１、第２のメモリ１１３，１１４に書き込まれたデータの読み出しの管理（読み出しデータの順番やデータ個数）は、読み出しポインタ１１９で行われる。本実施形態の場合、読み出しクロック（ＣＬＫ＿ＲＤ）が画像形成クロックに相当する。一例として、ＣＬＫ＿ＲＤ＝１００ＭＨｚである。
【００７６】
画像データインターフェース５６が、ＬＳＹＮＣ信号に同期して、読み出し許可信号（ＥＮ＿ＲＤ）を出力すると、ＬＳＹＮＣ信号に同期した読み出しクロック信号（ＣＬＫ＿ＲＤ）が読み出しポインタ１１９に入る。このため、読み出しポインタ１１９は、第１、第２のメモリ１１３，１１４にそれぞれ書き込まれた順番に、一時記憶した画像データを第１、第２のデータラッチ回路１１５，１１６を介して読み出させる。この読み出した画像データは、奇数画素列データ及び偶数画素列データの別にマルチプレクサ１１７に送られ、このマルチプレクサによって合成される。したがって、この合成された画像データ（ＤＡＴ＿ＯＵＴ）はＰＷＭ５５Ｂに転送される。
【００７７】
この読み出し動作の一例を説明すると、まずは、例えば画像データインターフェース５６に内蔵させる、図示しない同期回路により、LSYNC信号の後縁に対して読み出し用クロックを同期させる。この同期後のクロックが読み出しクロック（ＣＬＫ＿ＲＤ）である。なお、かかる同期回路はレーザ制御部５５の内部に持たせてもよいし、更には、遅延制御回路５５Ａの内部に持たせてもよいし。更に、主制御部５１に持たせてもよい。
【００７８】
読み出し許可信号（ＥＮ＿ＲＤ）は、画像データインターフェース５６により、LSYNC信号に同期した読み出しクロック（ＣＬＫ＿ＲＤ）をカウントして出力される。図６の場合、読み出しクロック（ＣＬＫ＿ＲＤ）を７個カウントしたら読み出し許可信号（ＥＮ＿ＲＤ）が有効にされる。これによって、読み出しクロック信号（ＣＬＫ＿ＲＤ）が読み出しポインタ１１９に入り、読み出しポインタ１１９は、メモリ１１３，１１４にそれぞれに書き込まれた順番にデータを読み出す。すなわち、LSYNC信号の後縁から８クロック目が第１画素となる。
【００７９】
また、読み出し許可信号（ＲＤ＿ＥＮ）が有効になってからの読み出しクロック（ＣＬＫ＿ＲＤ）数をカウントすることによって、画素数が管理される。図６の場合には、入力データが奇数画素８個、偶数画素８個であるので、全部で１６クロックカウントした後に、読み出し許可信号（ＲＤ＿ＥＮ）が無効にされる。
【００８０】
このように、ＬＳＹＮＣ信号の後縁の時刻から読み出し許可信号（ＥＮ＿ＲＤ）をイネーブルにするまでのタイミングＴｓｙｎｃ２（正確には、読み出しクロック信号（ＣＬＫ＿ＲＤ）が読み出しポインタ１１９で有効になるタイミング（奇数画素データ列用及び偶数画素データ列用の第１、第２のメモリ１１３，１１４からデータを読み出すときの遅延時間）をコントロールすることによって、データの書き込みから読み出しまでの遅延量を調整することができる。
【００８１】
なお、この遅延量Ｔｓｙｎｃ２としては、
Ｏ＜Ｔｓｙｎｃ２＜メモリ容量最大値
の範囲で設定できる。
【００８２】
このメモリ容量最大値は、原理的には、メモリ１１３，１１４それぞれの記憶容量の最大値を指すが、メモリ周辺回路の遅延（書き込み動作、読み出し動作の遅延など）があるため、上記最大値から、かかる遅延分を差し引いた時間（又は、この時間に対応したクロック数）になる。この遅延時間は回路構成に依存する量である。一例として、１ラインの画素数が８０００画素のときに（図６の画素数は模式的に示している）、メモリ１１３，１１４それぞれの容量は２５６画素（最大値）である。なお、１ライン分以上の容量を持つメモリは、一般にラインメモリと呼ばれており、このラインメモリを用いる構成は、本発明に係る遅延制御の対象ではない。本発明で対象とする遅延制御は、同一ライン中で遅延が行なわれる。
【００８３】
上述した遅延時間Ｔｓｙｎｃ２の設定より上流側の処理がある程度進んだ状態を見計らったタイミングを設定できる。このタイミングは、画像処理部５７によって各ラインの画像データの処理が進み、そのデータがＦＩＦＯメモリ１１３，１１４にある程度書き込まれた時間でもある。このため、このタイミングが経過した時点で、ＦＩＦＯメモリ１１３，１１４から画像データの読み出しが開始され、各ラインの実画像の形成に処せられる。
【００８４】
また、上述した画像データの読み出しタイミングは、ＢＤ信号及びＬＳＹＮＣ信号に同期しているため、画像生成におけるライン毎の主走査方向の画像ずれは生じない。
【００８５】
なお、図６に示すＥＯＰ（End Of Page）信号は、走査用のビーム光の主走査方向と直交する副走査方向（紙送り方向）の画像領域を表す信号（つまり、１頁内の画像領域を表す信号）である。このＥＯＰ信号で有効ある期間（ハイになる期間）におけるＬＳＹＮＣ信号の数だけラインが形成される。このＥＯＰ信号も例えば主制御部５１から供給される。
【００８６】
以上のように本実施形態によれば、対象画像の主走査方向に沿った各ラインの画像データが同期信号に応答して処理され供給される。これに対して、かかる画像データの取得はＬＳＹＮＣ信号（ライン同期信号）から一定時間Ｔｓｙｎｃ２の後に開始されることから、その画像データを確実に取得して発光手段の駆動に用いることができる。
【００８７】
とくに、従来のように、奇数画素データ及び偶数画素データの列別にＰＷＭ及び／又はレーザドライバがデータ転送系に介挿されている場合に生じる不都合を回避できる。従来の２系統方式の場合、少なくともＰＷＭが複数（２つ）あり、それらＰＷＭの水平同期信号（ＢＤ）に対する同期精度やパルス幅が互いに異なる（ばらつく）ことに起因して、前述した図７（ｂ）、（ｃ）及び図８（ｂ）、（ｃ）の問題が生じることがあった。これに対し、本実施形態では、複数のＰＷＭを使用せず、１つのＰＷＭデバイスを使用することによって、かかるデバイス性能のばらつきに因る画質劣化の問題を回避できる。つまり、線の太りや細り、更には白スジの発生を防止して、図７（ａ）及び図８（ａ）に示すように常に安定した高品質の画像印刷を行なうことができる。
【００８８】
しかし、単に１つのＰＷＭを使う構成にしただけでは、奇数／偶数画素のデータを合成できず、また奇数画素と偶数画素データに１画素分の差（遅延）を持たせることもできない。そこで、本実施形態にあっては、前述したように、画像データインターフェース５６から供給される奇数画素列及び偶数画素列の画像データを各別のＦＩＦＯメモリ１１３，１２１４）を用いて書き込み及び読み出しを行い、これにより、読み出し遅延を掛けたデータの並び替え及び合成を行うようにしている。これにより、従来とほぼ同等の印字速度を維持したまま、ＰＷＭデバイスの相互間の同期精度やパルス幅精度のばらつきによって生じる画質劣化を抑制することができる。
【００８９】
また、画像データの転送を高速させた場合でも、一定時間の遅延時間Ｔｓｙｎｃ２を適宜に設定することにより、画像処理部５７及び画像データＩ／Ｆ５６により各ラインの画像データの処理が終わって確実に供給開始された後で、その画像データを取得することができる。つまり、クロック信号の高速化、すなわち画像データの転送クロックが高速された場合でも、各ラインの画像データの処理が全て終わる前や、その画像データの供給が開始される前に、その先の処理回路（ＰＷＭ回路など）へのデータ転送が開始されてしまうという事態を確実に回避できる。したがって、転送クロックが高速になった場合でも、画像処理される各ラインの画像データを取りこぼし無く、転送させることができる。これにより、各ラインの画像データの転送時にそのデータの取得を一定時間遅延させるだけの比較的簡単な回路構成であり、部品コストの上昇を抑制しながら、画像データの転送を高速化させて画像の印字速度の高速化及び画像の解像度の高精細化を図ることができる。
【００９０】
逆に言えば、「印字速度の高速化」と「解像度の高精細化」に伴い、画像形成クロックが高速化されても、画像データインターフェース５６とＰＷＭ５５Ｂとの間に遅延制御回路５５Ａを介挿させることによって、画像処理部５７や画像データインターフェース５６の処理が間に合わず、データ読み出しのタイミングとデータの整合性の不一致で所定の画像形成ができなくなるという問題を確実に回避できる。
【００９１】
その一方で、画像データの読み出しの遅延制御を１ラインの転送中に行っているので、従来のように比較的な高価なラインメモリを使用する必要もなく、ＦＩＦＯ方式のメモリで済むので、装置の部品コストを抑制することもできる。
【００９２】
これに加えて、画像データの書き込み及び遅延読み出しを奇数画素列及び偶数画素列のデータに２系統に分けて実行しているので、実際に画像を形成するＰＷＭ５５Ｂよりも下流側のシステムの処理速度が同じ場合、画像データインターフェース５６を含んだ上流側のシステムの処理速度は半分で済み、演算負荷を下げることができるという更なる効果がある。この場合でも、上流側のシステムは、擬似的に、下流側のシステムと同一の処理速度を維持できるように見える。さらに、この効果は、「印字速度の高速化」と「解像度の高精細化」が進み、画像生成クロックが一層高周波化された場合でも、上流側のシステムの処理速度は低くて済むので、その高速化及び高精細化の要請があっても、画像処理部及び画像データインターフェースの上流側のシステムの演算負荷はあまり増大させなくても済むという利点もある。
【００９３】
なお、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載に本発明の要旨を逸脱しない範囲で、さらに従来周知の構成と組み合わせて適宜に実施可能なものである。
【図面の簡単な説明】
【００９４】
【図１】本発明の１つの実施の形態に係る画像形成装置としてのデジタル複写機の概略を説明する図。
【図２】実施の形態に係る画像形成装置の光学系を説明する図。
【図３】実施の形態に係る制御系の概要を説明するブロック図。
【図４】実施の形態に係る制御系のレーザ制御部の構成を示すブロック図。
【図５】実施の形態において実行される遅延制御の概念を説明するタイミングチャート。
【図６】実施の形態において実行される遅延制御の詳細を説明するタイミングチャート。
【図７】従来例に係る２つのＰＷＭ出力のずれに因る不都合（同図（ａ），（ｂ））を、理想的な２つのＰＷＭ出力の場合（同図（ａ））と比較しながら、例示するタイミングチャート。
【図８】従来例に係る２つのＰＷＭ出力のずれに因る不都合（同図（ａ），（ｂ））を、理想的な２つのＰＷＭ出力の場合（同図（ａ））と比較しながら、例示する別のタイミングチャート。
【符号の説明】
【００９５】
１  スキャナ部
２  プリンタ部
１５  感光ドラム
３１  レーザ
３２  レーザドライバ
３５  ポリゴンミラー
３８  ビーム光検知回路
４０  ビーム光処理回路
５１  主制御部（ＣＰＵ）
５２  メモリ
５５  レーザ制御部
５５Ａ  遅延制御回路
５５Ｂ  ＰＷＭ回路
５６  画像データインターフェース
５７  画像処理部
１１１、１１２，１１５，１１６  データラッチ回路
１１３，１１４  ＦＩＦＯメモリ
１１８  書き込みポインタ
１１９  読み出しポインタ
【図１】
2006248110.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006248110.tif 000008
【図７】
2006248110.tif 000009
【図８】
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