(57)【要約】【課題】  複数のモードを外部から切替設定するときにも、余分な設定用入力端子を必要とすることなくモード設定入力端子のみで設定できるようにする。【解決手段】  タイマ出力回路１４ａは、入力端子ＩＮに入力された信号が「ハイ」状態から「ロウ」状態（第１状態）に遷移したタイミングからその後「ハイ」状態に遷移するタイミングまでの時間を発振回路１２により生成された内部クロック信号に基づいて計測し、この計測結果が所定範囲であることを条件として実動作モード、テストモードＭ１、テストモードＭ２のうちの何れかのモードに切替える。【選択図】  図１
2006066508.tif 000002
【特許請求の範囲】
【請求項１】
内部回路にクロック信号を供給する内部クロック生成回路を備え、テストモードおよび実動作モードを含む複数のモードを有する半導体集積回路装置であって、
モード設定入力端子に与えられる信号が第１状態に遷移したタイミングから前記第１状態とは異なる第２状態に遷移するタイミングまでの時間を前記内部クロック生成回路の内部クロック信号に基づいて計測する計測手段と、
この計測手段により計測された時間が所定範囲であることを条件として複数のモードのうちの何れかのモードに切替える切替手段とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記モードには、主モードと当該主モードの中に細分化された副モードとが備えられ、
前記計測手段は、前記第１状態から第２状態に遷移するタイミングまでの時間を計測し、
前記切替手段は、前記計測手段により計測された時間が所定範囲であることを条件として主モードを切替えるように構成され、
前記主モードが切替えられた後、モード設定入力端子に与えられる信号が前記第１状態に遷移したタイミングから前記第２状態に遷移するタイミングまでの時間を前記内部クロック生成回路の内部クロック信号に基づいて計測する第２の計測手段と、
前記第２の計測手段の計測時間が所定範囲であった場合に、前記切替手段により切替えられた主モードの中に細分化された副モードに切替える第２の切替手段とを備えたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記複数のモードを設定するための複数の前記所定範囲間にマージンが設けられていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記実動作モードおよびテストモードを設定するための複数の前記所定範囲間にマージンが設けられていることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実動作モードおよびテストモードを含む複数種類のモードが切替えられることにより動作する半導体集積回路装置に関する。
【背景技術】
【０００２】
この種の半導体集積回路装置の一例として特許文献１に開示された技術がある。図４にその構成の一部を概略的に示すように、半導体集積回路装置Ａにモード設定入力端子ＴＥＳＴを１本設け、当該モード設定入力端子ＴＥＳＴで複数のモード（実動作モードおよびテストモード）の切替えを行っている。この場合、半導体集積回路装置Ａに設けられたクロック信号入力端子ＣＬＯＣＫにクロック信号を入力させ、ＡＮＤゲート１および３ビットカウンタ２およびデコーダ３を通じて当該クロック信号のパルス数により複数種類のテストモードを切替設定するようにしている。このように構成することで、複数のテストモード切替用の入力端子が必要とならなくなる。
【特許文献１】特開１０−１０２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、内部でクロック信号を生成するタイプの半導体集積回路装置の場合、モード入力端子にクロックに同期してクロック信号を外部から与えることができず、モードを切替設定することができない。したがって、余分な設定用入力端子を必要とする。
本発明は、上記事情に鑑みてなされたものであり、その目的は、複数のモードを有すると共に内部でクロックを生成するタイプの半導体集積回路装置において、複数のモードを外部から切替設定するときにも、余分な設定用入力端子を必要とすることなくモード設定入力端子のみで設定できるようにした半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００４】
請求項１記載の発明によれば、計測手段は、モード設定入力端子に与えられる信号が第１状態に遷移したタイミングから第１状態とは異なる第２状態に遷移するタイミングまでの時間を内部クロック生成回路の内部クロック信号に基づいて計測し、切替手段は、計測手段により計測された時間が所定範囲であることを条件として複数のモードのうちの何れかのモードに切替えるため、余分な設定用入力端子を必要とすることなくモード設定入力端子のみで複数のモードを外部から切替設定できるようになる。
【０００５】
請求項２記載の発明によれば、請求項１記載の発明において次のように作用する。すなわち、計測手段が第１状態から第２状態に遷移するタイミングまでの時間を計測した後、切替手段が計測手段により計測された時間が所定範囲であることを条件として主モードを切替え、主モードが切替えられた後、第２の計測手段が、モード設定入力端子に与えられる信号が第１状態に遷移したタイミングから第２状態に遷移するタイミングまでの時間を内部クロック生成回路の内部クロック信号に基づいて計測し、第２の切替手段が、第２の計測手段の計測時間が所定範囲である場合に、切替えられた主モードのうちに細分化された副モードに切替えるため、主モードの他に副モードも切り替えることができるようになり、利便性を向上できる。
【０００６】
請求項３記載の発明によれば、複数のモードを設定するための複数の所定範囲間にマージンが設けられているため、何らかの影響により外部からモード設定入力端子に与えられる信号が所定範囲を超えるようなことがあったとしてもマージンで吸収されるようになり誤動作を抑制できる。特に実動作モードとテストモードを設定するための所定範囲間にマージンを設けることが望ましい（請求項４）。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の一実施形態について、図１ないし図３を参照しながら説明する。
図１は、テストモード設定に係る半導体集積回路装置の内部構成について概略的に示している。この図１において、半導体集積回路装置１１は、発振回路１２と、リセット回路１３と、タイマ出力回路１４ａ（計測手段，切替手段）と、タイマ出力回路１４ｂ（第２の計測手段，第２の切替手段）と、ラッチ回路としてのＤフリップフロップ１５ａ〜１５ｆ（以下ＤＦＦと称す）と、ＡＮＤゲート１６ａ〜１６ｄと、ＯＲゲート１７ａ〜１７ｄと、ＮＯＲゲート１７ｅとを備えている。
【０００８】
この半導体集積回路装置１１は、発振回路１２およびリセット回路１３を内蔵するタイプの回路装置であり、クロック信号やリセット信号を外部入力することができず、モード設定入力端子ＭＯＤＥに与えられるテスト信号のみに基づいてモードを変更するタイプの回路装置である。
発振回路１２は、例えばＣＲ発振回路により構成され内部クロック生成回路として機能し図示しない他の内部回路にもクロック信号を供給し、さらに、当該クロック信号をラッチ回路１５ａおよび１５ｂのクロック入力端子，並びにＯＲゲート１７ｄを通じてタイマ出力回路１４ａに供給する。リセット回路１３は、半導体集積回路装置１１内部に設けられた図示しない制御回路の制御信号に基づいて内部リセット信号を生成し、ＯＲゲート１７ｂ〜１７ｄ等を通じてＤＦＦ１５ａ〜１５ｆに供給する。
【０００９】
モード設定入力端子ＭＯＤＥは、ＤＦＦ１５ａのＤ入力に接続されていると共に、ＡＮＤゲート１６ｃの入力に接続されている。ＤＦＦ１５ａのＱ出力は、ＡＮＤゲート１６ａに否定入力されると共に、ＤＦＦ１５ｂのＤ入力に接続されている。ＤＦＦ１５ｂのＱ出力は、ＡＮＤゲート１６ａおよび１６ｄに入力されると共にタイマ出力回路１４ａの入力端子ＩＮに接続されている。ＡＮＤゲート１６ａの出力は、タイマ出力回路１４ａのリセット入力に与えられると共に、ＤＦＦ１５ｆのクロック入力端子に与えられるようになっている。
【００１０】
タイマ出力回路１４ａは、クロック入力端子ＣＬＫに与えられるクロック信号および入力端子ＩＮに与えられる入力信号に基づいて出力端子ノードＮ１〜Ｎ４に対して図２に示す信号を出力するように構成されている。タイマ出力回路１４ａの各出力端子ノードＮ１〜Ｎ４は、それぞれＤＦＦ１５ｃ〜１５ｆのＤ入力に接続されている。
図２は、入力端子ＩＮに対する「ロウ」状態の時間範囲ｔと、そのロジック出力との関係を概略的に示している。この図２に示すように、「ロウ」状態の時間範囲ｔが、６．４［μｓ］≦ｔ＜１２．８［μｓ］の場合と、１２．８［μｓ］≦ｔ＜２５．６［μｓ］の場合と、５１．２［μｓ］≦ｔの場合とでは、タイマ出力回路１４ａの出力状態が異なる。尚、時間範囲ｔがこれ以外の場合には、全ての出力端子ノードＮ１〜Ｎ４に対して「ロウ」状態を維持する。
【００１１】
尚、複数の時間範囲ｔ間には、時間マージンを設けることが望ましい。図２に示すように、１２．８［μｓ］≦ｔ＜２５．６［μｓ］、５１．２［μｓ］≦ｔの場合には、出力端子ノードＮ１〜Ｎ４の何れかの出力端子ノードに対して「ハイ」状態を出力するが、２５．６［μｓ］≦ｔ＜５１．２［μｓ］の場合には、全ての出力端子ノードＮ１〜Ｎ４に対して「ロウ」状態を出力する。したがって、何らかの影響により、発振回路１２のクロック信号の周波数誤差が生じたり、モード設定入力端子ＭＯＤＥに与えられる信号の周波数に誤差が生じたとしても、誤った出力端子ノードに「ハイ」状態が出力されることが極力抑制される。
【００１２】
ＮＯＲゲート１７ｅの入力には、ＤＦＦ１５ｆのＤ入力およびＱ出力が接続されている。また、ＡＮＤゲート１６ｃの入力にはＤＦＦ１５ｆのＱ出力が接続されている。ＮＯＲゲート１７ｅの出力は、ＡＮＤゲート１６ｂの入力に接続されている。
タイマ出力回路１４ａの出力端子ノードＮ１は、タイマ出力回路１４ａのクロック入力端子ＣＬＫおよびＤＦＦ１５ｄ，１５ｅ，１５ｆのリセット端子に対して、それぞれＯＲゲート１７ａ〜１７ｄを通じて接続されている。したがって、タイマ出力回路１４ａが出力端子ノードＮ１にハイ信号を与えている間は、タイマ出力回路１４ａに与えられる発振回路１２のクロック信号が無効化されるようになるとともに、ＤＦＦ１５ｄ〜１５ｆがリセットされるようになる。ＡＮＤゲート１６ｂの出力は、ＤＦＦ１５ｃ〜１５ｅのクロック入力端子に接続されている。
【００１３】
ＤＦＦ１５ｃ〜１５ｅのＱ出力をそれぞれノードＮ５〜Ｎ７とすると、ノードＮ７は、ＡＮＤゲート１６ｄの入力に接続されている。ノードＮ５がハイ状態となっている間は実動作モード、ノードＮ６がハイ状態となっている間はテストモードＭ１（主モードに相当）、ノードＮ７がハイ状態となっている間はテストモードＭ２（主モードに相当）、を表すモード信号が図示しない制御回路に与えられ、当該半導体集積回路装置１１のモード切替がなされるようになっている。
【００１４】
また、ＡＮＤゲート１６ｄの出力は、タイマ出力回路１４ｂの入力端子ＩＮに与えられている。タイマ出力回路１４ｂ（第２の計測手段および第２の切替手段）は、タイマ出力回路１４ａと略同様の機能を有するため、その説明を省略するが、その３つの出力端子をそれぞれ出力端子ノードＮ７１、Ｎ７２、Ｎ７３とすると、これらの出力端子ノードＮ７１〜Ｎ７３から出力される副テストモード信号が図示しない制御回路に与えられ副テストモードに対する切替がなされるようになっている。
【００１５】
上記構成の作用について図３をも参照しながら説明する。
この半導体集積回路装置１１は、モード設定入力端子ＭＯＤＥに与えられる信号が  「ハイ」（第２電圧安定状態：第２状態に相当）から「ロウ」（第１電圧安定状態：第１状態に相当）に遷移した立下りタイミングから「ロウ」から「ハイ」に遷移した立上りタイミングまでの時間を内部クロック信号に基づいて計測することができ、この計測時間に応じてモードを切替えることができる。すなわち、ユーザは、モード設定入力端子ＭＯＤＥにある所定時間だけ「ロウ」状態となる信号を与えることによりテストモードＭ１および２並びに実動作モードを切替えることができる。以下、この詳細について説明を行う。
【００１６】
モード設定入力端子ＭＯＤＥに与えられる信号が「ハイ」状態から「ロウ」状態に立ち下がると、１クロック遅れてＤＦＦ１５ａのＱ出力（ノードＮ８）も立ち下がり（ノードＮ８のＡ参照）、続いて１クロック遅れて従属接続されたＤＦＦ１５ｂのＱ出力（ノードＮ９）も立ち下がる（ノードＮ９のＢ参照）。
すると、ＡＮＤゲート１６ａの出力ノードＮ１０が１クロック周期だけ「ハイ」状態に遷移し（ノードＮ１０のＣ参照）、タイマ出力回路１４ａのリセット端子Ｒにリセット信号として与えられる。タイマ出力回路１４ａは、内部タイマをリセットして計測開始し、入力端子ＩＮに与えられる信号が「ロウ」状態である期間をクロック端子ＣＬＫに与えられるクロック信号に基づいて計測する。この計測期間中は、タイマ出力回路１４ａの出力端子ノードＮ１〜Ｎ４は、全て「ロウ」状態に固定される。
【００１７】
その後、外部からモード設定入力端子ＭＯＤＥに与えられるテストモード切替信号が立ち上がり（モード設定入力端子ＭＯＤＥのＤ参照）、入力端子ＩＮに与えられる入力信号が「ハイ」状態に立ち上がると（ノードＮ９のＥ参照）、タイマ出力回路１４ａは計測を停止し、図２に示すノード出力を各ノードＮ１〜Ｎ４に出力する。
例えば、タイマ出力回路１４ａは、タイマ出力回路１４ａの入力端子ＩＮに入力された「ロウ」信号の時間範囲ｔ（計測時間に相当）が例えば２０［μｓ］であることを計測すると、１２．８［μｓ］≦ｔ＜２５．６［μｓ］であると判定し、出力端子ノードＮ２を「ハイ」状態にして他の出力端子ノードＮ１，Ｎ３およびＮ４を「ロウ」状態にする（ノードＮ２のＦ参照）。
【００１８】
この後、外部からモード設定入力端子ＭＯＤＥに確認信号が入力されると（Ｇ参照）、ＤＦＦ１５ｄに保持されているデータがＱ出力され、出力端子ノードＮ６の状態が変化しテストモードＭ１に移行するようになる（Ｈ参照）。
また、例えば時間範囲ｔが例えば３０［μｓ］と計測された場合には、全ての出力端子ノードＮ１〜Ｎ４には「ロウ」状態が出力されるようになるため、モードの設定処理がされることがない。したがって、たとえ発振回路１２等の周波数誤差が生じたとしても誤動作が生じなくなる。
【００１９】
同様に、外部からモード設定入力端子ＭＯＤＥに５１．２［μｓ］以上の「ロウ」信号が与えられると、略同様の作用により出力端子ノードＮ５が「ハイ」状態になり（図３のＩおよびＪ参照）、実動作モードに移行する（図３のＫ参照）。
また、モード設定入力端子ＭＯＤＥに与えられる「ロウ」信号が例えば１０［μｓ］であるときには（図３のＬ参照）、タイマ出力回路１４ａは、タイマ出力回路１４ａの入力端子ＩＮに入力された「ロウ」信号の時間範囲ｔが６．４［μｓ］≦ｔ＜１２．８［μｓ］であることを判定し、出力端子ノードＮ３を「ハイ」状態とし、その後、テストモードＭ２に移行する（図３のＮ参照）。
【００２０】
例えばテストモードＭ２に移行した後、テストモードＭ２の中に細分化された副テストモードＭＳ１〜ＭＳ３（本発明の副モードに相当）に設定したい場合には、出力端子ノードＮ７が「ハイ」状態に保持された状態で、モード設定入力端子ＭＯＤＥに所定の期間の「ロウ」状態を入力させることにより副テストモードＭＳ１〜ＭＳ３の何れかの副テストモードに設定できるようになる。
【００２１】
すなわち、副テストモードＭＳ１に設定するためには、前記したようにテストモードＭ２を設定するため１０［μｓ］の「ロウ」状態を設定入力した後、その後、さらに所定期間の「ロウ」状態を入力させるようにする。すると、ＡＮＤゲート１６ａおよび１６ｄ、並びにタイマ出力回路１４ｂの作用により出力端子ノードＮ７１〜Ｎ７３のうちの何れかのノードに「ハイ」状態を出力するため、副テストモードＭＳ１に設定できるようになる（図３のＯ参照）。この場合、モード設定入力端子ＭＯＤＥからＡＮＤゲート１６ｄを介してタイマ出力回路１４ｂの入力端子１４ｂに入力されるようになっているため、テストモードＭ２が設定されていなければタイマ出力回路１４ｂの入力端子ＩＮに信号が与えられなくなり、副テストモードが誤って設定されることがない。
【００２２】
このような実施形態によれば、タイマ出力回路１４ａは、「ハイ」状態から「ロウ」状態（第１状態）に遷移したタイミングからその後「ハイ」状態（第２状態）に遷移するタイミングまでの時間を発振回路１２により生成された内部クロック信号に基づいて計測し、この計測結果が所定範囲であることを条件として実動作モード、テストモードＭ１、テストモードＭ２のうちの何れかのモードに切替えるため、内部でクロック信号を生成するタイプのものにおいて複数のモードを外部から切替設定する際にも余分な設定用入力端子を必要とすることがなくなり、モード設定入力端子ＭＯＤＥのみで設定できるようになる。
【００２３】
さらに、テストモードＭ２の中に細分化された副テストモードＭＳ１〜ＭＳ３が設けられており、出力端子ノードＮ７に「ハイ」信号を与えることによりテストモードＭ２に設定した後、さらにタイマ出力回路１４ｂが「ロウ」状態に遷移したタイミングから「ハイ」状態に遷移するタイミングまでの時間を発振回路１２のクロック信号により計測し、この計測結果によりテストモードＭ２の中に細分化された副テストモードＭＳ１に設定することができるため、主モードの他に当該主モードの中に細分化された副モードまで設定できるようにした利便性の向上した回路を提供できるようになる。
【００２４】
実動作モードおよびテストモードＭ１を設定するための時間にマージンが設けられているため、誤動作を極力防ぐことができるという優れた効果を奏する。
尚、副テストモードに設定するための回路構成（ＡＮＤゲート１６ｄおよびタイマ出力回路１４ｂ）は必要に応じて設ければ良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態を概略的に示す回路図
【図２】タイマ出力回路の入出力テーブル
【図３】回路のタイミングチャート
【図４】従来例を示す図１相当図
【符号の説明】
【００２６】
図面中、１１は半導体集積回路装置、１２は発振回路（内部クロック生成回路）、１３はリセット回路、１４ａはタイマ出力回路（計測手段、切替手段）、１４ｂはタイマ出力回路（第２の計測手段、第２の切替手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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