(57)【要約】  【課題】  遅延調整の精度低下を防止する。  【解決手段】  半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力段Ａと、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部Ｄと、遅延調整部Ｄから出力された信号を整形する出力段Ｅと、を備える。【選択図】  図１
2006156805.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、
入力される信号を整形する入力バッファ部と、
整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部と、
前記遅延調整部から出力された信号を整形する出力バッファ部と、
を備える遅延調整セル。
【請求項２】
前記遅延調整部は、ジグザグ配線と、前記ジグザグ配線の平行部分に設けられたインバータと、を有する請求項１記載の遅延調整セル。
【請求項３】
前記遅延調整部は、ジグザグ配線と前記ジグザグ配線の平行部分に設けられた奇数個のインバータとを含む偶数個のブロックを有する請求項１記載の遅延調整セル。
【請求項４】
前記遅延調整部は、前記平行部分の配線の長さ、配線の幅、配線と配線との間隔、配線の構造、配線と配線との間に存在する絶縁層の材料の少なくとも一つを調整することにより配線間容量を調整してクロストーク遅延を調整する請求項２又は３記載の遅延調整セル。
【請求項５】
半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整方法であって、
入力される信号をバッファにより整形し、
整形した信号を、クロストーク遅延を利用して遅延させ、
遅延させた信号をバッファにより整形する遅延調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルおよび遅延調整方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置（ＬＳＩ）の微細化の促進に伴い、配線遅延を考慮したレイアウト設計の重要性が増している。例えば、クロック同期式回路では、動作クロックがチップ全体に供給されるため、必然的に配線長が長くなり、その結果としてクロックスキュー（タイミングのずれ）が発生しやすくなる。また、例えば、ゲートアレイやエンベッデッドアレイ方式の回路ブロックの内部において、信号パスの変更（配線変更）があると、その信号パスに関係する他の内部配線との間の遅延調整を行う必要があり、さらに、その他の回路ブロックとの接続用の信号パスについても、タイミング調整を行う必要が生じる。また、ＬＳＩの微細化の進展に伴い、ＬＳＩで用いられる動作クロックの周波数が高くなり、信号パスの伝播遅延を、より高い精度で調整することが求められている。
【０００３】
図９（ａ）〜（ｃ）は、従来の信号の伝播遅延を調整する方法の一例を示す回路図である。図９（ａ）の回路では、駆動バッファ４０１とフリップフロップ４０４とを結ぶ配線４０２の途中に屈曲パターン４０３を設け、配線長を調整することにより、遅延量を調整している。図９（ｂ）の回路では、駆動バッファ４０５のサイズを大きくすることにより、遅延量を調整している。図９（ｃ）の回路では、遅延調整素子としてのインバータゲート（４０６ａ〜４０６ｎ）の数を調整することにより、遅延量を調整している。上記の遅延調整用の回路は、例えば、特許文献１に記載されている。
【０００４】
また、遅延調整セルを用いる、より高度な遅延調整方法もある。遅延調整セルは、遅延調整用に設計された論理セルであり、例えば、複数段の遅延調整用のバッファと信号増幅用のバッファとを組み合わせて構成され、遅延値があらかじめ調整されているものである。そして、遅延値が異なる複数の遅延調整セルを、あらかじめセルライブラリに登録しておき、ＬＳＩの設計段階において、どの遅延調整セルを用い、かつ、それらの遅延調整セルを何段接続するか等によって、遅延量が、適宜、調整される（例えば、特許文献２参照）。
【０００５】
図１０は、遅延調整セルの構成の一例を示す回路図である。図示されるように、遅延調整セル３００は、入力段の波形整形用バッファ（入力信号Ｓ１０の波形整形を行うバッファ）３０１と、出力段の駆動用バッファ（正確な波形の出力信号Ｓ２０を出力するためのバッファ）３０３と、遅延調整用バッファ３０２ａ〜３０２ｎと、を有する。なお、特許文献２に記載される技術では、一つの遅延調整セル内に、サイズの異なる複数の遅延調整用バッファを設けておき、配線パターンを変更することによって、遅延値をプログラムできるようになっている。
【０００６】
【特許文献１】特開平８−２７２４８０号公報（図１２）
【特許文献２】特開２００１−１４８４２４号公報（図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９ならびに図１０に記載した遅延調整方法は、いずれも有効な手法である。しかし、図９（ａ）の配線長の調整のみでは、遅延量の調整に限界があり、また、レイアウト面積の関係で、所望の配線パターンを採用できない場合もある。
【０００８】
図９（ｂ）の駆動バッファのサイズを変更する方法は、その駆動バッファ自体の入出力容量が変化することから、遅延量の変動をもたらす一因となることもあり、したがって、微細なトランジスタを用いた回路の設計をむずかしくする場合がある。
【０００９】
図９（ｃ）の遅延調整用のゲート段数を調整する方法、図１０の遅延調整セルを用いる方法は、遅延量の制御性に優れるが、以下の不都合が生じる場合がある。
（１）遅延量が、一つのゲートの遅延（ゲート遅延）を単位とした離散的な調整に限定されるため、より細かな遅延量の調整ができない。
（２）近年のトランジスタの微細化の進展により生じるトランジスタの特性の製造ばらつき、あるいは、ＮＢＴ劣化（Negative Bias Temperature Instability：NBTI)によるトランジスタの信頼性の低下の影響を受け、遅延調整の精度が低下する。
【００１０】
特に、（２）の問題は重要である。つまり、製造ばらつきの問題は、トランジスタの微細化の進展に伴いよって顕在化してきている。
【００１１】
また、ＮＢＴ劣化は、特にＰＭＯＳＦＥＴにおいて、ゲート電極に負バイアスをかけ、基板温度を上げたストレス条件で、トランジスタの閾値がシフトしてしまうという現象である。いわゆる経時的な特性劣化であり、したがって、当初は正確な遅延量が確保されていたとしても、時間経過と共に遅延量が変動することになる。
【００１２】
上記のとおり、ＬＳＩの高集積化が加速するにつれて、従来にない、より高精度な遅延調整が必要となっており、従来技術では、その要求に応えることが難しくなってきている。
【００１３】
本発明は、このような考察に基づいてなされたものであり、遅延調整の精度低下を防止できる遅延調整セルおよび遅延調整方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の遅延調整セルは、半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力バッファ部と、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部と、前記遅延調整部から出力された信号を整形する出力バッファ部と、を備える。上記構成によれば、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部を備えることにより、バッファによる遅延の変動量がクロストーク遅延の変動により補正される為、バッファの製造バラつきや経時劣化による信頼性低下の影響を抑えることができる為、遅延調整の精度低下を防止できる。
【００１５】
また、本発明の遅延調整セルは、前記遅延調整部が、ジグザグ配線と、前記ジグザグ配線の平行部分に設けられたインバータと、を有する。上記構成によれば、ジグザグ配線の平行部分にクロストークを生じさせることができる。
【００１６】
また、本発明の遅延調整セルは、前記遅延調整部が、ジグザグ配線と前記ジグザグ配線の平行部分に設けられた奇数個のインバータとを含む偶数個のブロックを有する。クロストークによる遅延変動は入力信号の種類（立上りパルス、立下りパルス）によって異なるが、上記構成によれば、遅延調整部が、ジグザグ配線と前記ジグザグ配線の平行部分に設けられた奇数個のインバータとを含む偶数個のブロックを有することにより、基本遅延回路内部で、入力信号の電圧の変化の向きが互いに逆である２つのクロストークを生じさせることができる為、入力信号の種類によって遅延時間が異なることを防止できる。
【００１７】
また、本発明の遅延調整セルは、前記遅延調整部が、前記平行部分の配線の長さ、配線の幅、配線と配線との間隔、配線の構造、配線と配線との間に存在する絶縁層の材料の少なくとも一つを調整することにより配線間容量を調整してクロストーク遅延を調整するものである。上記構成によれば、精度良くクロストーク遅延を調整できる。
【００１８】
さらに、本発明の遅延調整方法は、半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整方法であって、入力される信号をバッファにより整形し、整形した信号を、クロストーク遅延を利用して遅延させ、遅延させた信号をバッファにより整形するものである。
【発明の効果】
【００１９】
本発明によれば、整形した信号を、クロストーク遅延を利用して遅延させることにより、バッファによる遅延の変動量がクロストーク遅延の変動により補正される為、バッファの製造バラつきや経時劣化による信頼性低下の影響を抑えることができる為、遅延調整の精度低下を防止できる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１は、本発明の一実施形態を説明するための遅延調整セルの構成の一例を示す回路図である。図１に示す遅延調整セルは、半導体集積回路における信号の遅延時間をバッファにより調整するものであり、入力される信号を整形する波形整形バッファＢ１からなる入力段（波形整形段）Ａと、整形した信号を、クロストーク遅延を利用して遅延させる一対のクロストーク活用型基本遅延回路（以下、単に基本遅延回路という）Ｂ、Ｃと、基本遅延回路Ｂ、Ｃから出力された信号を整形する駆動バッファＢ２からなる駆動段（出力段）Ｅと、で構成される。一対のクロストーク活用型基本遅延回路Ｂ，Ｃは、遅延調整部Ｄを構成する。
【００２１】
基本遅延回路Ｂは、ジグザグ配線（信号パスの一部に折り返し点を設けて信号パスを屈曲させた配線）と、ジグザグ配線の平行部分に設けられたインバータと、を有し、３段のインバータ（ＩＮＶ１〜ＩＮＶ３）と、互いに近接して平行に配置された近接平行配線部（ＬＥ１，ＬＥ２）と、を有する。同様に、基本遅延回路Ｃは、３段のインバータ（ＩＮＶ４〜ＩＮＶ６）と、近接平行配線部（ＬＥ３，ＬＥ４）と、を有する。
【００２２】
図中、参照符号ＣＴ１は、第１のクロストーク生起領域であり、参照符号ＣＴ２は、第２のクロストーク生起領域である。
【００２３】
入力段Ａの入力バッファＢ１は、入力信号（クロックのような方形波信号）Ｓ１の波形を整え、遅延調整部Ｄにおける初段のインバータ（ＩＮＶ１）において不要な信号遅延が生じないようにする。
【００２４】
同様に、駆動段（出力段）Ｅ２における駆動バッファＢ２は、駆動負荷が重いことに起因して、遅延調整部Ｄにおける最終段のインバータ（ＩＮＶ６）において不要な遅延が生じることを防止する。波形整形バッファＢ１、駆動バッファＢ２は、信号の遅延量を粗調整する遅延用ゲートとしても機能する。
【００２５】
要するに、図１の遅延調整セルは、入力段Ａおよび出力段Ｅにて、正確な遅延調整のための条件を整えると共に粗い遅延調整を実施し、遅延調整部Ｄにて、クロストーク遅延を活用した、高精度かつ信頼性の高い遅延調整（遅延の微調整）を実施する、という構成を有している。
【００２６】
インバータの数を偶数個（図１ではＩＮＶ１〜６の６個）にしているのは、入力信号Ｓ１と出力信号Ｓ２を同相とするためである。
【００２７】
また、基本遅延回路Ｂ，Ｃをペアで使用するのは、クロストークによる遅延が、立上りパルスであるか、立下りパルスであるによって異なることを考慮し、入力信号の波形に起因する遅延変動を防止するためである。つまり、信号の入力波形が互いに逆である２つの遅延生起領域（ＣＴ１，ＣＴ２）を、入力信号Ｓ１が必ず通過するようにすることにより、立上りパルスであるか、立下りパルスであるかを問わず、トータルの遅延量は常に一定となる。
【００２８】
図２は、図１における基本遅延回路における、近接平行配線部分の配線間容量を含めた回路図である。図２において、図１と同じ部分には同じ参照符号を付してある（このことは、以下の図面においても同様である）。また、図２では、図１の基本遅延回路（Ｂ）の構成を示している（基本遅延回路Ｃについても同様である）。
【００２９】
図示されるように、基本遅延回路（Ｂ）において、信号パスの一部に折り返し点を設けて信号パスを屈曲させ、意図的に、近接平行配線部分（ＬＥ１，ＬＥ２）を形成するレイアウトとしている。信号パスの屈曲は、平面パターンにおける屈曲、多層配線を用いた立体的な屈曲のいずれであってもよい。
【００３０】
近接平行配線部分（ＬＥ１，ＬＥ２）の間には、配線間容量（ＣＩ）が存在するが、本発明においては、この配線間容量（ＣＩ）を、たまたま形成される寄生容量とは考えず、設計パラメータの一つとして把握し、製造プロセス条件やレイアウト条件等を考慮して積極的に容量値を調整し、クロストーク遅延を制御することによって、遅延調整セルの遅延量を、より高精度に決定する。
【００３１】
すなわち、２つの配線部分（ＬＥ１，ＬＥ２）における対向する配線の長さ、配線の幅、配線と配線との間隔、配線の構造、配線と配線との間に存在する絶縁層の材料の少なくとも一つを調整することによって、２つの配線部分間の配線容量ＣＩの容量値が調整され、これにより、意図的に生起するクロストークによる信号遅延量が調整されることになる。
【００３２】
例えば、遅延時間を長くする場合には、近接平行配線部分の長さを長くし、かつ、配線間隔を短くする。つまり、配線容量とクロストークの影響により、遅延を大きくすることができる。
【００３３】
従来、ＬＳＩのレイアウト設計では、配線間容量は、近接平行配線間のカップリング容量として機能し、近接配置された一方の配線の電位変化を他方の配線に伝えてクロストークを生じさせる（つまり、一方の配線の電位変化によって、他方の配線の正常な電位変化を妨げる）ものとして、できるだけ排斥するもの（例えば、平行配線が近接しないようなレイアウトとする、異なる層の平行配線同士が重ならないようにレイアウトする等）として認識されてきた。
【００３４】
この常識に反し、本発明では、近接平行配線部分を意図的に形成すると共に、その配線間容量値を設計パラメータの一つとして把握し、これを利用してクロストーク遅延を制御し、遅延調整セルに入力された信号の遅延量を、より高精度に調整するものである。
【００３５】
図３は、基本遅延回路において生じる遅延の種類を説明するための図である。図示されるように、基本遅延回路（Ｂ）においては、３段のインバータ（ＩＮＶ１〜ＩＮＶ３）の各々がもつゲート遅延と、屈曲形成された信号パスの配線長による遅延と、近接平行配線部分間のクロストークによる遅延（クロストーク遅延）とを、総合的に組み合わせることによって、遅延量を極めて高精度に決定する。
【００３６】
屈曲形成された信号パスをもつことにより、所定面積内において、長い配線を効率的に敷設することができる。また、クロストーク遅延によって遅延量を微調整できるため、ゲート遅延単位の離散的な遅延量しか実現できなかった従来技術に比べて、より細かな遅延量の微調整が可能である。
【００３７】
さらに、ゲート遅延とクロストーク遅延の変動方向は相反する関係にあることから、トランジスタの特性変動による遅延量の変動が打ち消されて抑制される方向に、自動的に遅延量の調整機能が働き、これによって、トランジスタの特性の製造時のばらつきやＮＢＴ劣化による遅延量の変動を抑制することも可能となる。
【００３８】
図４は、基本遅延回路がもつ、遅延量の自動調整機能を説明するための図である。実際には、ゲート遅延とクロストーク遅延は同時に発生し、両遅延の影響が同時に現れるが、ここでは、ゲート遅延とクロストーク遅延を別個独立なものと考えて信号波形を仮想的に図示し、説明することとする（なお、この点は、図５でも同様である）。
【００３９】
図４の下側には、実線と点線の２種類の信号波形が示されるが、実線で示される信号波形は、インバータ（ＩＮＶ１，１ＮＶ２）の電流駆動能力が設計値どおりの場合（理想的な特性の場合）の信号波形であり、点線の信号波形は、インバータ（ＩＮＶ１，１ＮＶ２）の電流駆動能力が、製造時ばらつきやＮＢＴ劣化による影響を受けて、低下した場合の信号波形である。
【００４０】
ここでは、初段のインバータ（ＩＮＶ１）には、立上りパルス（Ｓ１）が入力されるものとする。まず、初段のインバータ（ＩＮＶ１）の電流駆動能力が低下した場合のゲート遅延について考察する。この場合は、図４の下側の中央の図に示されるように、初段のインバータ（ＩＮＶ１）の出力信号波形は、正常時の波形Ｐ１（ゲート遅延小）に比べ、鈍った波形Ｐ２（ゲート遅延大）となる。初段のインバータ（ＩＮＶ１）の電流駆動能力が低下した場合には、同じ製造プロセスを経て形成された次段のインバータ（ＩＮＶ２）の電流駆動能力も、同様に低下していることになる。よって、図４の下側の左の図に示されるように、次段のインバータ（ＩＮＶ２）の出力信号波形も、正常時の波形Ｐ３（ゲート遅延小）に比べ、鈍った波形Ｐ４（ゲート遅延大）となる。
【００４１】
次に、初段のインバータ（ＩＮＶ１）の出力信号に生じるクロストーク遅延（近接平行配線部分ＬＥ１におけるクロストーク遅延）について考察する。このクロストーク遅延は、近接して平行に配置されている配線部分ＬＥ２に現れる、次段のインバータ（ＩＮＶ２）の逆位相の信号の電圧変化の影響をうけて、近接平行配線部分ＬＥ１における信号波形の電圧変化が緩慢となって、遅延が生じる現象である。
【００４２】
したがって、インバータ（ＩＮＶ１，ＩＮＶ２）の電流駆動能力が高くてその出力信号の電圧の変化が急峻であればあるほど、相互干渉によって、他方の配線部分における信号の電圧変化を妨げる度合も大きくなり、クロストーク遅延が増大する結果となる。逆に、インバータ（ＩＮＶ１，ＩＮＶ２）の電流駆動能力が低下すると、クロストーク遅延が小さくなる。
【００４３】
図４の下側の右には、初段のインバータ（ＩＮＶ１）の出力信号の、クロストークが大きな場合における信号波形Ｐ５と、クロストークが小さい場合の信号波形Ｐ６が示されている（これらの信号波形は、理解を容易にするために誇張して描かれている）。
【００４４】
信号波形Ｐ５は、大きなクロストークによって信号が相当に歪み、一方、信号波形Ｐ６は、クロストークが小さいことから、信号の歪みは少なくなり、その波形がかなり改善されている。
【００４５】
このように、ゲート遅延が小さいときは、クロストーク遅延が大きく、ゲート遅延が大きくなると、クロストーク遅延が小さくなり、ゲート遅延とクロストーク遅延の変動方向は、相反することになる。よって、製造時のばらつきやＮＢＴ劣化の影響を受けて、インバータ（を構成するトランジスタ）の特性が低下してゲート遅延が大となると、その分、クロストーク遅延が小となり、インバータの特性劣化によるゲート遅延の変動を抑制する方向に、遅延量が自動的に調整される。この遅延量の自動調整機能によって、遅延調整セルの信頼性が向上することになる。
【００４６】
図５は、図１の遅延調整セルにおいて、入力信号としての立上りパルスＳ１が入力されてから、出力信号（立上りパルス）Ｓ２が得られるまでの、信号伝達の様子を説明するための図である。図１を用いて先に説明したように、遅延調整セルは、入力段Ａ（波形整形バッファＢ１）と、基本遅延回路（Ｂ，Ｃ）を縦列接続してなる遅延調整部Ｄと、出力段Ｅ（駆動バッファＢ２）とからなる。
【００４７】
図５に示されるように、入力信号Ｓ１は、まず、波形整形バッファＢ１にて波形が整えられる。つまり、波形整形バッファＢ１を介することにより、入力信号Ｓ１はエッジが急峻な方形波となり、その方形波は初段のインバータ（ＩＮＶ１）に入力されて反転される。
【００４８】
同様に、初段のインバータ（ＩＮＶ１）の出力信号は次段のインバータ（ＩＮＶ２）に入力され、同様に反転される。次段のインバータ（ＩＮＶ２）の出力信号は、２段のインバータのゲート遅延があることからｔ１だけ遅延して立ち上がる。そして、クロストーク生起領域ＣＴ１において、クロストークによる相互干渉が発生し、その影響により信号の電圧変化が鈍くなり（この信号波形は、図中、点線で示される）、クロストーク遅延が生じる。そして、３段目のインバータ（ＩＮＶ３）にて反転されて出力される。以上が、基本遅延回路Ｂにおける動作である。
【００４９】
同様の動作が、後段の基本遅延回路Ｃにおいても行われる。ここで注目すべき点は、クロストーク生起領域ＣＴ２への入力信号の位相が、クロストーク生起領域ＣＴ１における入力信号の位相とは逆になっていることである。
【００５０】
つまり、入力信号Ｓ１は、必ず、２箇所のクロストーク生起領域（ＣＴ１，ＣＴ２）を通過するようになっており、これにより、入力信号Ｓ１が立上りパルスであるか、立下りパルスであるかを問わず、信号遅延量が同じになるようになっている。
【００５１】
すなわち、入力信号が、ローレベルからハイレベルに立ち上がるパルス（立上りパルス）である場合と、ハイレベルからローレベルに立下がるパルス（立下りパルス）である場合とでは、クロストーク遅延量が異なる。従って、クロストーク遅延を生じさせる部分が一箇所しかないと、入力パルスの種類によって遅延量が異なることになり、一般的には好ましくない。そこで、立上りパルス、立下りパルスのいずれが入力された場合であっても、その内部にて、入力信号の電圧の変化の向きが互いに逆である２つのクロストークが生じるようにして、同じ条件とすることにより、入力パルスの種類によって遅延量が異なるという不都合を解消するものである。
【００５２】
後段の基本遅延回路Ｃの最終段の駆動バッファＢ２は、重い負荷を高速に駆動できるように、増幅能力が高く設計されており、したがって、負荷の大小に関係なく、急峻なエッジをもつ方形波の出力信号Ｓ２が得られる。
【００５３】
また、基本遅延回路の各々（ＢまたはＣ）は、クロストーク遅延を生じさせる部分（つまり、近接平行配線部分ＣＴ１，ＣＴ２）を一箇所もつことになる。
【００５４】
図６は、配線間容量の形成態様の一例を示す半導体装置の要部の平面図である。同じく、図７は、配線間容量の形態態様の他の例を示す半導体装置の要部の断面図である。上記のとおり、本発明では配線間容量ＣＩを調整してクロストークを積極的に制御するが、この配線間容量ＣＩの形成態様としては、図６のように、平面的な態様と、図７のような立体的な態様とがある。
【００５５】
図６においては、半導体基板１０上において、同じ層に属する近接平行配線部分（ＬＥ１，ＬＥ２）が、所定間隔をおいて平行に敷設されている。一方、図７では、２本の近接平行配線部分（ＬＥ１，ＬＥ２）が、異なる層に属しており、ＬＥ１は上層配線、ＬＥ２が下層配線である。なお、図７において、参照符号１２は層間絶縁膜、参照符号１４はシリコン基板１０の表面保護膜（酸化膜）である。
【００５６】
一般的に、一つの論理セル（遅延調整セルを含む）内の配線は同層の配線であるが、必ずしもこれに限定されるものではなく、図７のように、多層配線構造を用いた立体的なセル構造を採用してもよい。
【００５７】
ここで、本発明の一実施形態を説明するための遅延調整方法を説明する。本実施形態の遅延調整方法は、半導体集積回路における信号の遅延時間をバッファにより調整するものであり、入力される信号をバッファにより整形し、整形した信号を、クロストーク遅延を利用して遅延させ、遅延させた信号をバッファにより整形する。また、ジグザグ配線の平行部分の配線の長さ、配線の幅、配線と配線との間隔、配線の構造、配線と配線との間に存在する絶縁層の材料の少なくとも一つを調整することにより配線間容量を調整してクロストーク遅延を調整する。この方法によれば、整形した信号を、クロストーク遅延を利用して遅延させることにより、バッファによる遅延の変動量がクロストーク遅延の変動により補正される為、バッファの製造バラつきや経時劣化による信頼性低下の影響を抑えることができる為、遅延調整の精度低下を防止できる。
【００５８】
図８は、本実施形態の遅延調整セルを用いて、ＬＳＩのレイアウト設計を行う場合の主要な手順の一例を示すフロー図である。図８の設計例では、ゲートアレイやエンベッデッドアレイのような、配線変更を伴うビルディングブロック方式の設計方式が採用されるものとする。また、図８の遅延調整方法を具現化するための、製造プロセス条件等に応じて遅延量が種々に調整された遅延調整セルは、予め、セルライブラリに登録されているものとする。この遅延調整セルを適宜選択し、配置することによって信号パスの遅延調整を実施するものである。
【００５９】
まず、全体のレイアウト設計を行い、そのとき、クロックスキュー等を抑制するために、一つの遅延調整セル（仮置きのセルである）を配置する。これに伴い、遅延調整セルの情報をネットリストに追加したり、あるいは、ＥＣＯ（エンジニアリング・チェンジ・オーダー）により適切な位置に、その遅延調整セルを配置する（Ｓ１０１）。
【００６０】
次に配置配線を行い（Ｓ１０２）、クロックスキューの正式な計算を実施し（Ｓ１０３）、この計算に基づいて、最も適切な遅延量をもつ遅延調整セルを選択し、Ｓ１０２にて仮置きした遅延調整セルと置き換える（Ｓ１０４）。
【００６１】
このように、以上説明した遅延調整セルおよび遅延調整方法によれば、整形した信号を、クロストーク遅延を利用して遅延させることにより、バッファによる遅延の変動量がクロストーク遅延の変動により補正される為、バッファの製造バラつきや経時劣化による信頼性低下の影響を抑えることができる為、遅延調整の精度低下を防止できる。また、きめが細かく高精度であり、かつ、信頼性の高い遅延調整を、効率的に実施することができ、ＬＳＩのレイアウト設計の効率化を図ることができる。特に、従来、不可能であった、トランジスタの製造時の特性変動、経時的な特性劣化の影響を自動的に抑制できる。
【００６２】
なお、本発明における遅延調整セルの遅延調整部は、奇数個のインバータと近接平行配線部分とを含む基本遅延回路を、偶数個接続することにより構成されるが、この条件を満たすものならば、平面的な構造であってもよく、立体的な構造であってもよく、また、接続される基本遅延回路の個数も問わない。
【００６３】
また、本発明では、近接平行配線部分を意図的に形成することに加えて、その配線間の容量値を設計パラメータの一つとして把握し、製造プロセス条件やレイアウト条件等を考慮して積極的に調整することにより、クロストーク遅延を制御し、遅延調整セルの遅延量を高精度に決定することができる。
【００６４】
また、遅延調整部を、近接平行配線部分と奇数段のインバータを含む基本遅延回路を偶数段、接続した構成とすることにより、入力パルスが立上りパルスであるか、立下りパルスであるかを問わず、遅延量を一定とすることが可能となり、かつ、入力信号と出力信号を同位相とすることがでる。
【００６５】
また、本発明の基本調整セルを用いると、従来にない精緻な遅延調整（より細かな遅延量の設定）が可能であり、かつ、遅延要素としてのトランジスタの特性の製造時のばらつきや、ＮＢＴ劣化による経時的な特性変動による遅延量の変動を、自動的に抑制することができるため、より正確で安定したクロック同期をとることが可能なシステムＬＳＩ等を実現できる。
【００６６】
また、本発明の半導体集積回路装置の設計方法によれば、遅延量が高精度に調整された、その遅延量が異なるバリエーションある遅延調整セルを、適宜、選択して配置するだけで、高精度かつ信頼性の高い遅延調整が可能となり、微細トランジスタを用いたレイアウト設計が容易化される。
【産業上の利用可能性】
【００６７】
本発明は、整形した信号を、クロストーク遅延を利用して遅延させることにより、バッファによる遅延の変動量がクロストーク遅延の変動により補正される為、バッファの製造バラつきや経時劣化による信頼性低下の影響を抑えることができる為、遅延調整の精度低下を防止できる効果を有し、半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルおよび遅延調整方法等に有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態を説明するための遅延調整セルの構成の一例を示す回路図
【図２】図１における基本遅延回路における、近接平行配線部分の配線間容量を含めた回路図
【図３】基本遅延回路において生じる遅延の種類を説明するための図
【図４】基本遅延回路がもつ、遅延量の自動調整機能を説明するための図
【図５】図１の遅延調整セルにおいて、入力信号としての立上りパルスが入力されてから、出力信号（立上りパルス）が得られるまでの信号伝達の様子を説明するための図
【図６】配線間容量の形成態様の一例を示す半導体装置の要部の平面図
【図７】配線間容量の形態態様の他の例を示す半導体装置の要部の断面図
【図８】本実施形態の遅延調整セルを用いて、ＬＳＩのレイアウト設計を行う場合の主要な手順の一例を示すフロー図
【図９】従来の信号の伝播遅延を調整する方法の一例を示す回路図
【図１０】遅延調整セルの構成の一例を示す回路図
【符号の説明】
【００６９】
Ａ  波形整形段（入力段）
Ｂ，Ｃ  遅延調整回路
Ｄ  遅延調整部
Ｅ  駆動段（出力段）
Ｂ１  波形整形バッファ
ＩＮＶ１〜ＩＮＶ６  インバータ
ＬＥ１〜ＬＥ４  近接平行配線部分
ＣＴ１，ＣＴ２  意図的なクロストーク生起領域
ＣＩ  配線間容量
１０  半導体（シリコン）基板
１２  層間絶縁膜（シリコンナイトライド膜等）
１４  表面保護膜（酸化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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