(57)【要約】【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。【解決手段】ゲート電極５Ａ〜５Ｆを同一形状であり、ゲート電極５Ａ〜５Ｆの突き出し部は、素子分離領域を越えて基板コンタクト用の拡散領域上まで延びている。ゲート電極５ＢおよびＰ型拡散領域と１層目配線Ｍ１Ｈとはシェアードコンタクト９Ａ１で接続され、ゲート電極５ＥおよびＮ型拡散領域７Ａ６と１層目配線Ｍ１Ｉとはシェアードコンタクト９Ａ２で接続される。これにより、ゲート電極５Ａ〜５Ｆのうちコンタクトパッド部をＭＯＳトランジスタの活性領域から離すことができる。その結果、ハンマヘッドによるゲート長太り及びゲートフレアリングによるゲート長太りの効果が抑制され、ＴｒＡ〜ＴｒＦの仕上がりゲート長をほぼ一定値にすることが可能となる。【選択図】    図１
2006140227.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、第１導電型の不純物を含むウエルと、
前記ウエル上に形成され、第２導電型の不純物を含む第１の不純物拡散領域と、
前記第１の不純物拡散領域を囲む素子分離用絶縁膜と、
前記第１の不純物拡散領域を跨いで前記素子分離用絶縁膜上に延びる互いに同一形状の複数のゲート電極と、
前記ウエルのうち、少なくとも前記複数のゲート電極の１本の両側方に位置する領域に設けられた基板コンタクト用の第１導電型の第２の不純物拡散領域と、
第１の電源電圧供給配線と、
前記少なくとも１本のゲート電極と前記第１の電源電圧供給配線とを接続する第１のコンタクトとを備えていることを特徴とする半導体装置。
【請求項２】
前記第１のコンタクトは、前記少なくとも１本のゲート電極および前記第２の不純物拡散領域を前記第１の電源電圧供給配線と接続するシェアードコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の両側面上には絶縁体からなるサイドウォールが設けられており、
前記少なくとも１本のゲート電極の少なくとも１つの側面上には絶縁体からなるサイドウォールが設けられていないことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のゲート電極の上および前記第２の不純物拡散領域の上に形成されたサリサイドをさらに備え、
前記少なくとも１本のゲート電極および前記第２の不純物拡散領域は前記サリサイドを介して前記シェアードコンタクトに接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の不純物拡散領域は、前記ウエルのうち前記複数のゲート電極の両側方に位置する領域に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の側方に位置する前記第２の不純物拡散領域と前記第１の電源電圧供給配線とを接続する第２のコンタクトをさらに備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の不純物拡散領域は前記少なくとも１本のゲート電極の突き出し部の両側方に位置しており、
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の突き出し部の下方には前記素子分離用絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の突き出し部の側方に設けられ、前記第２の不純物拡散領域に接続されない第１導電型の第３の不純物拡散領域と、
前記第３の不純物拡散領域と前記第１の電源電圧供給配線とを接続する第３のコンタクトとをさらに備えていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
基板上に形成され、第１導電型の不純物を含むウエルと、
前記ウエル上に設けられた複数のゲート電極と、
前記ウエルのうち、前記複数のゲート電極の少なくとも１本の両側方に位置する領域に設けられた第１導電型の不純物を含む不純物拡散領域と、
配線と、
前記少なくとも１本のゲート電極および前記不純物拡散領域とを前記配線と接続するシェアードコンタクトとを備え、
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の両側方には絶縁体からなるサイドウォールが設けられており、
前記少なくとも１本のゲート電極の少なくとも１つの側面上には絶縁体からなるサイドウォールが設けられていないことを特徴とする半導体装置。
【請求項１０】
基板上に設けられた第１導電型のウエルの上方に複数のゲート電極を形成する工程（ａ）と、
前記ウエルのうち前記複数のゲート電極の少なくとも１本の両側方に位置する領域に第１導電型の不純物を注入して基板コンタクト領域となる不純物拡散領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に前記基板の上方に絶縁膜を堆積する工程（ｃ）と、
前記絶縁膜をエッチングして前記少なくとも１本のゲート電極および前記不純物拡散領域の上方を開口させる工程（ｄ）と、
前記工程（ｄ）で形成した開口部を導電体で埋めて前記少なくとも１本のゲート電極および前記不純物拡散領域に接続されるシェアードコンタクトを形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１１】
前記工程（ａ）の後で且つ前記工程（ｂ）の前に、前記複数のゲート電極の両側面上に絶縁体からなるサイドウォールを形成する工程（ｅ）と、
前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記少なくとも１本のゲート電極の側面上に形成された前記サイドウォールを除去する工程（ｆ）とをさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）の後に前記基板の上方に金属膜を形成し、前記基板の熱処理を行うことで前記少なくとも１本のゲート電極の上面上および側面上から前記不純物拡散領域上にわたってサリサイドを形成する工程（ｇ）をさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化されたトランジスタを有する半導体装置に係り、特に、半導体プロセスにおける光近接効果対策に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の設計における伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度、プロセス上のばらつきなどがある。ＬＳＩとしては、すべてが最も悪い条件となった場合でもその動作を保障するように設計しなければならない。トランジスタの要素の中でも特にゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。トランジスタの微細化の進展に伴い、ゲート長はますます短くなり、ゲート長のばらつきは増大している。ゲート長のばらつきによって伝搬遅延時間のばらつきが増大し、設計マージンを大きくする必要がでてきたため、高性能なＬＳＩを提供することが困難になっている。
【０００３】
また、一般に、半導体製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程、レジスト除去工程が行なわれる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
【０００４】
このような問題を解決する技術として、位相シフトマスクを用いた超解像技術、あるいはマスクに描かれた回路パターンを修正することにより、光近接効果の影響を補正するＯＰＣ（Optical Proximity Correction）技術などがある。
【０００５】
図１０は、半導体集積回路の一部を示す平面図であり、図１１（ａ）、（ｂ）は、ＯＰＣ技術の一例を説明するための図である。図１０はスタンダードセルで一般的に用いられるＮチャネル型トランジスタのレイアウト図を示している。
【０００６】
図１０では、ゲート電極５２とこれを挟んで設けられるダミーゲート電極５１、５３、およびゲート電極５２の側方に設けられたＮ型拡散領域７Ａ１を示している。ここで、Ｌｇはゲート長、Ｗｇはゲート幅、ＤＷＧは隣接ゲート長（ダミーゲート電極のゲート長）、Ｓはゲートスペース（ゲート電極とダミーゲート電極との距離）である。ＬＳＩの中ではゲート長Ｌｇ、ゲートスペースＳ、隣接ゲート長ＤＧＷは様々な寸法をとるが、ＯＰＣは様々な寸法に対してマスク寸法値と仕上がり寸法値の差異を補正する。図１１は、ゲートスペースＳを一定にした場合に、ゲート長Ｌｇの仕上がり寸法が隣接ゲート長ＤＧＷによってどのように変化したかを示している。図１１（ａ）、（ｂ）に示すように、ＯＰＣ補正前には、隣接ゲート長ＤＧＷが０．１μｍから０．５μｍまで変化することにより、ゲート長Ｌｇの仕上がり寸法は元々のマスク寸法０．１０μｍに対して０．１１μｍから０．１６μｍまで変化している。これに対し、ＯＰＣ補正をかけることにより０．１０２μｍから０．１１μｍまでの変化量にとどまることがわかる。このように、ＯＰＣ技術は光近接効果の影響によるゲート長Ｌｇの仕上がり寸法のパターン依存性を大きく改善できることがわかる。
【０００７】
また、ＯＰＣ補正をかけると同時に、仕上り寸法を含む回路素子の接続情報をネットリストにフィードバックする手法も有効である。その代表的な技術が特開２００４−３０３８２号公報に示されている。
【０００８】
図１２は、ＯＰＣ補正を用いた代表的な従来の半導体集積回路の製造方法を示すフローチャートである。ここに示す従来技術は、半導体装置を製造する際に露光により発生する優角の丸まりに起因する素子値の誤差を求めることを目的としている。検出手段５１は、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する。誤差算出手段５２は、優角を有する部分が露光の際に丸まることにより生ずる誤差を算出する。素子値算出手段５３は、誤差算出手段５２によって算出された誤差に基づいて当該素子の素子値の変化を算出する。
【特許文献１】特開２００４−３０３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
先に述べたように、トランジスタの微細化の進展に伴いゲート長は短くなり、ゲートを露光する際、回折光による光近接効果の影響が大きくなる。ＯＰＣ技術は光近接効果の影響によるゲート長Ｌｇの仕上がり寸法のパターン依存性を大きく改善するが、その依存性を完全に補正することは不可能で、スタンダードセルで使われているような全てのパターンに対して正確な補正を行うことは困難である。
【００１０】
一方、先行文献で開示されたような、仕上り寸法を回路素子の接続情報をネットリストにフィードバックする手法に関しても、スタンダードセルで使われているような全てのパターンに対して正確な予測を行うことは非常に困難である。
【００１１】
課題の詳細な説明を以下に行う。
【００１２】
ゲート形成時の光近接効果は、トランジスタのゲートのレイアウトパターンに依存して生じ、トランジスタ間のゲート長ばらつきの原因になるだけでなく、ゲート幅方向に沿ったゲート長ばらつきの原因にもなる。０．１３μｍ、９０ｎｍ、６５ｎｍの世代において、ゲート長ばらつきの大きな要因には以下の２つが挙げられる。
【００１３】
（１）連続したゲート電極中に、活性領域上に存在するトランジスタ部と、トランジスタ部から素子分離領域上に延びるゲート配線部と、ゲート配線と上層の配線とを接続するコンタクトを形成するためのパッド部とがある場合、パッド部やゲート配線部の境界部にできる優角が、光近接効果によって丸まってしまい、その影響で活性領域上のゲート電極部の寸法、つまりトランジスタのゲート長が理想値より太くなる。今後この現象をゲートフレアリングによるゲート長太りと呼ぶことにする。
【００１４】
（２）連続したゲート電極中に、活性領域上に存在するトランジスタ部と、トランジスタ部から素子分離領域上に延びるゲート突き出し部とがある場合、ゲート突き出し部の後退を防ぐためのＯＰＣ補正をかける。具体的には後退を防ぐために、素子分離領域上のゲート寸法を太らせるという処理をかけるが、その影響により、活性領域上のゲート電極部の寸法、つまりトランジスタのゲート長が理想値より太くなる。今後この現象をハンマヘッドによるゲート長太りと呼ぶことにする。
【００１５】
図１３、図１４は、それぞれ順に、スタンダードセルで一般的に用いられるＮチャネル型トランジスタのレイアウトの設計形状を示す平面図、及び製造後の形状を示す平面図である。
【００１６】
図１３は、優角を有するゲート電極５２を備えたＮチャネル型トランジスタを示している。ここで、７Ａ１はＮ型拡散領域、Ｌｇはゲート長、Ｗｇはゲート幅である。
【００１７】
図１３に示すように、Ｎ型拡散領域７Ａ１上から素子分離領域上に跨って形成されたゲート電極５２のうち、Ｎ型拡散領域７Ａ１上に位置する部分がトランジスタ部５２Ｃであり、素子分離領域上に位置する部分がゲート配線部５２Ｂであり、ゲート配線部の中央付近において大面積の矩形状に拡大されている部分がコンタクトパッド部５２Ａであり、コンタクトパッド部５２Ａには上層配線との接続のためのコンタクト９Ｂ１が接続されている。さらにトランジスタ部５２Ｃから素子分離領域上に延びるゲート突き出し部が５２Ｄである。そして、Ｎ型拡散領域７Ａ１はゲート幅Ｗｇ、ゲート長Ｌｇのゲートを有するＮ型トランジスタを構成する。またＮ型拡散領域７Ａ１には、それぞれソース・ドレインコンタクト９Ｂ２、９Ｂ３が接続されている。
【００１８】
図１４は、図１３に示す設計形状を有する半導体装置が、フォトリソグラフィー工程、エッチング工程及びレジスト除去工程という半導体装置製造プロセスを通過した後に、実際に半導体基板上に形成されたゲート電極の形状を示している。Ｌｇ１、ＬＧ２、Ｌｇ３は仕上がりのゲート長の寸法である。図１４に示す従来例では、ゲート配線部５２Ｂとコンタクトパッド部５２Ａとの境界に優角部分があり、露光の際、光近接効果の影響によって優角が丸まってしまう。その結果、図１４に示すように、コンタクトパッド部に近い側の拡散領域の端で、ゲート長がＬｇ１と太くなり、設計寸法から期待されるＬｇに対してＬｇ１−Ｌｇの誤差が生じてしまう。またゲート突き出し部５２Ｄに起因するハンマヘッドによりゲート長がＬｇ３と太くなり、設計寸法から期待されるＬｇに対してＬｇ３の誤差が生じてしまう。ここでＷ方向に沿った仕上がりゲート長の理想値からのずれ量の最大値をδＬｇとし、
δＬｇ ＝ ＭＡＸ 〔 ＭＡＸ(Ｌｇ１,Ｌｇ２,Ｌｇ３) − Ｌｇ 、Ｌｇ−ＭＩＮ(Ｌｇ１,Ｌｇ２,Ｌｇ３)〕で定義する。このδＬｇの値は、トランジスタ部とコンタクトパッド部との距離によって変わってくる。このように、従来の技術ではレイアウトの種類によりゲート長の仕上がりが異なることに起因する伝搬遅延時間のばらつきが増大し、設計マージンが大きくなるために、高性能なＬＳＩを提供することが困難になっている。
【００１９】
これに対して、不純物拡散領域や隣接するゲート電極の形状を等しくしてゲート電極のばらつきを抑えることが考えられる。図１５（ａ）、（ｂ）および図１６は、ＣＭＯＳトランジスタのレイアウトの設計形状の例を示す平面図、及び製造後の形状の例を示す平面図である。図１５において、５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆはゲート電極、７Ａ５、７Ａ６はＮ型拡散領域、７Ｂ５、７Ｂ６はＰ型拡散領域を示す。
【００２０】
同図に示すように、トランジスタ部、ゲート配線部、コンタクトパッド部、ゲート突き出し部のゲート電極形状のマスクレイアウトを全く同じにすることにより、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタの形状は全て同じに仕上げることができると考えられる。ここで、ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６、ＣＡ７、ＣＡ８、ＣＡ９、ＣＡ１０ゲート電極もしくは不純物拡散領域と１層目配線とを接続するコンタクトであり、Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ、Ｍ１Ｄ、Ｍ１Ｅ、Ｍ１Ｆ、Ｍ１Ｇは１層目配線であり、Ｖ１Ａ、Ｖ１Ｂ、Ｖ１Ｃは１層目配線と２層目配線とを接続するビアであり、１１２は２層目配線である。また、ＴｒＡとＴｒＤでインバータＩＮＶ１を、ＴｒＣとＴｒＦでインバータＩＮＶ２を構成している。それらのインバータＩＮＶ１とインバータＩＮＶ２を分離するために、Ｎチャネル型トランジスタＴｒＢのゲートを電源ＶＳＳ（電位＝０）に、Ｐチャネル型トランジスタＴｒＥのゲートを電源ＶＤＤ（電位＝１．２Ｖ）にして、オフトランジスタとして用いている。
【００２１】
しかしながら、このような対策を取った場合にも、以下の２つの不具合が残されている。
【００２２】
まず、ゲート電極がＮチャネル型トランジスタ、Ｐチャネル型トランジスタ各トランジスタで分離されているため、ある程度のゲート幅を確保しようとすると、ゲート電極のトランジスタ部がコンタクトパッド部とゲート突き出し部から比較的近接した状態になるため、上述のゲートフレアリングによるゲート長太り及びハンマヘッドによるゲート長太りによりＷ方向に沿った仕上がりゲート長が一定でないという課題はそのまま生じている。これによりＩｏｎ−Ｉｏｆｆ特性の劣化、ＯＤ−ＧＡマスクの重ねあわせずれによる特性ばらつきの増加という問題が生じる。
【００２３】
次に、オフトランジスタのゲートと電源とを１層目配線で接続しているために、インバータの出力となるＮチャネル型トランジスタとＰチャネル型トランジスタの両ドレインを２層目配線で接続する必要があるため、セル間を接続するための２層目配線の資源が少なくなるという課題が生じる。
【００２４】
第１の課題を解決するためには、図１６に示すようにセル高さを高くして、ゲート電極のトランジスタ部をコンタクトパッド部から充分離し、ゲート突き出し部の長さを充分長くすれば、ゲート幅方向に沿った仕上がりゲート長が一定でないという課題は解決される。しかし、この場合にはセルの面積が増加し、結果としてＬＳＩの面積が増加するという新たな課題が生じる。
【００２５】
本発明の目的は、光近接効果に起因するゲート長のばらつきを抑制し、微細化プロセスにおいても高性能なＬＳＩを小さい面積で実現するための半導体装置の構造を提供することにある。
【課題を解決するための手段】
【００２６】
上記課題を解決するために、本発明の第１の半導体装置は、基板上に形成され、第１導電型の不純物を含むウエルと、前記ウエル上に形成され、第２導電型の不純物を含む第１の不純物拡散領域と、前記第１の不純物拡散領域を囲む素子分離用絶縁膜と、前記第１の不純物拡散領域を跨いで前記素子分離用絶縁膜上に延びる互いに同一形状の複数のゲート電極と、前記ウエルのうち、少なくとも前記複数のゲート電極の１本の両側方に位置する領域に設けられた基板コンタクト用の第１導電型の第２の不純物拡散領域と、第１の電源電圧供給配線と、前記少なくとも１本のゲート電極と前記第１の電源電圧供給配線とを接続する第１のコンタクトとを備えている。
【００２７】
この構成によれば、まず複数のゲート電極が同一形状であるのでゲート電極の仕上がりを均一にすることができる。また、少なくとも１本のゲート電極が基板コンタクト用の第２の不純物拡散領域にまで延びているので、トランジスタのソースおよびドレイン領域となる第１の不純物拡散領域をコンタクトパッド部から離すことができる。このため、ゲート電極の形成時にゲート長太りおよびゲートフレアリングによるゲート長太りの効果を抑制できる。そのため、複数のゲート電極のトランジスタ部におけるゲート長をほぼ一定値に仕上げることが可能となる。
【００２８】
また、本発明の構造を用いて例えばＣＭＯＳなどの回路を構成する場合、ゲート電極間を電気的に分離するため電源電圧（ＶＤＤまたはＶＳＳ）は第１の電源電圧供給配線から供給される。本発明の半導体装置においては、ＣＭＯＳを構成するトランジスタの各部を接続する配線を第１の電源電圧供給配線と同じ配線層内に設けることができるので、配線配置の自由度を従来よりも大きくすることができる。
【００２９】
前記第１のコンタクトが前記少なくとも１本のゲート電極および前記第２の不純物拡散領域を前記第１の電源電圧供給配線と接続するシェアードコンタクトであることにより、シェアードコンタクトを介して基板とゲート電極とに電源電圧を同時に供給できるので好ましい。
【００３０】
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の両側面上には絶縁体からなるサイドウォールが設けられており、前記少なくとも１本のゲート電極の少なくとも１つの側面上には絶縁体からなるサイドウォールが設けられていないことにより、シェアードコンタクトをゲート電極の側面にも接続させることができるのでシェアードコンタクトの開口面積を小さくすることができる。そのため、本発明の半導体装置では、コンタクトホールを設計通りに形成しやすくなっている。
【００３１】
本発明の第１の半導体装置において、前記複数のゲート電極の上および前記第２の不純物拡散領域の上に形成されたサリサイドをさらに備え、前記少なくとも１本のゲート電極および前記第２の不純物拡散領域は前記サリサイドを介して前記シェアードコンタクトに接続されていてもよい。この構造によれば、サイドウォールを設けていないゲート電極の側面上および上面上から第２の不純物拡散領域の上にわたってサリサイドを形成することができる。これにより、シェアードコンタクトをこのサリサイドの一部に接続すれば基板およびゲート電極に電源電圧を供給できることになるので、シェアードコンタクトの開口面積を他のコンタクトの開口面積に近づけることが可能となる。
【００３２】
前記第２の不純物拡散領域は、前記ウエルのうち前記複数のゲート電極の両側方に位置する領域に設けられていてもよい。
【００３３】
この場合、前記少なくとも１本のゲート電極を除く前記複数のゲート電極の側方に位置する前記第２の不純物拡散領域と前記第１の電源電圧供給配線とを接続する第２のコンタクトをさらに備えていればより確実に基板に電源電圧を供給することができる。
【００３４】
前記第２の不純物拡散領域は前記少なくとも１本のゲート電極の突き出し部の両側方に位置しており、前記少なくとも１本のゲート電極を除く前記複数のゲート電極の突き出し部の下方には前記素子分離用絶縁膜が形成されていることにより、ゲート電極の突き出し部の下方にしきい値制御層のような半導体層が形成される場合に比べてゲート電極の突き出し部に生じる寄生容量を小さくすることができる。
【００３５】
前記少なくとも１本のゲート電極を除く前記複数のゲート電極の突き出し部の側方に設けられ、前記第２の不純物拡散領域に接続されない第１導電型の第３の不純物拡散領域と、前記第３の不純物拡散領域と前記第１の電源電圧供給配線とを接続する第３のコンタクトとをさらに備えていてもよい。
【００３６】
本発明の第２の半導体装置は、基板上に形成され、第１導電型の不純物を含むウエルと、前記ウエル上に設けられた複数のゲート電極と、前記ウエルのうち、前記複数のゲート電極の少なくとも１本の両側方に位置する領域に設けられた第１導電型の不純物を含む不純物拡散領域と、配線と、前記少なくとも１本のゲート電極および前記不純物拡散領域とを前記配線と接続するシェアードコンタクトとを備え、前記少なくとも１本のゲート電極を除く前記複数のゲート電極の両側方には絶縁体からなるサイドウォールが設けられており、前記少なくとも１本のゲート電極の少なくとも１つの側面上には絶縁体からなるサイドウォールが設けられていない。これにより、ゲート電極とその側方に設けられた不純物拡散層とを１つのシェアードコンタクトで配線に接続できるとともに、ゲート電極の側面にシェアードコンタクトを接続させることもできるので、シェアードコンタクトの開口面積をより小さくすることができる。
【００３７】
本発明の半導体装置の製造方法は、基板上に設けられた第１導電型のウエルの上方に複数のゲート電極を形成する工程（ａ）と、前記ウエルのうち前記複数のゲート電極の少なくとも１本の両側方に位置する領域に第１導電型の不純物を注入して基板コンタクト領域となる不純物拡散領域を形成する工程（ｂ）と、前記工程（ｂ）の後に前記基板の上方に絶縁膜を堆積する工程（ｃ）と、前記絶縁膜をエッチングして前記少なくとも１本のゲート電極および前記不純物拡散領域の上方を開口させる工程（ｄ）と、前記工程（ｄ）で形成した開口部を導電体で埋めて前記少なくとも１本のゲート電極および前記不純物拡散領域に接続されるシェアードコンタクトを形成する工程（ｅ）とを備えている。
【００３８】
この方法により、基板コンタクト領域にまでゲート電極を延ばすことができるので、ＭＯＳトランジスタのソースおよびドレイン領域となる第１の不純物拡散領域をゲート電極のコンタクトパッド部から離して形成することが可能となる。そのため、工程（ａ）においてゲート電極の形成時にゲート長太りおよびゲートフレアリングによるゲート長太りの効果を抑制できる。
【００３９】
前記工程（ａ）の後で且つ前記工程（ｂ）の前に、前記複数のゲート電極の両側面上に絶縁体からなるサイドウォールを形成する工程（ｅ）と、前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記少なくとも１本のゲート電極の側面上に形成された前記サイドウォールを除去する工程（ｆ）とをさらに備えていることにより、サイドウォールが除去されたゲート電極の側面をシェアードコンタクトとの接続に用いることができるので、シェアードコンタクトの開口面積をより小さくすることが可能となる。
【００４０】
前記工程（ｆ）の後に前記基板の上方に金属膜を形成し、前記基板の熱処理を行うことで前記少なくとも１本のゲート電極の上面上および側面上から前記不純物拡散領域上にわたってサリサイドを形成する工程（ｇ）をさらに備えていることにより、シェアードコンタクトをサリサイドのいずれかの部分に接続すればゲート電極と基板に電源電圧を供給できるようになる。このため、コンタクトを設計通り形成することが可能となる。
【発明の効果】
【００４１】
本発明によれば、各種ＭＩＳトランジスタを形成する際のフォトリソグラフィ工程において光近接効果の発生を影響を抑制することができるので、ＭＩＳトランジスタのゲート長のばらつきを抑制することができる。そのため、本発明の半導体装置では設計マージンを小さくすることが可能であり、それによって高性能なＬＳＩを提供することができる。
【発明を実施するための最良の形態】
【００４２】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照して説明する。
【００４３】
図１は、本発明の第１の実施形態に係るＣＭＯＳトランジスタの製造後の形状を示す平面図である。また、図２（ａ）は、図１に示すＣＭＯＳトランジスタのIIa−IIa線における断面を示す図であり、（ｂ）は、ＣＭＯＳトランジスタのIIb−IIb線における断面を示す図である。
【００４４】
図１に示す本実施形態の半導体装置（ＣＭＯＳ）では、互いに形状（大きさ、長さなど）が等しいゲート電極５Ａ、５Ｂ、５Ｃとゲート電極５Ｄ、５Ｅ、５Ｆとが３本ずつ隣接して配置されている。また、本実施形態のＣＭＯＳは、ゲート電極５Ａの突き出し部の両側方からゲート電極５Ｃの突き出し部の両側方にわたって設けられたＰ型拡散領域７Ｂ６と、ゲート電極５Ａの中央部分（トランジスタ部）の両側方からゲート電極５Ｃの中央部分の両側方にわたって設けられたＮ型拡散領域７Ａ５とを備えている。また、本実施形態のＣＭＯＳは、ゲート電極５Ｄの突き出し部の両側方からゲート電極５Ｆの突き出し部の両側方にわたって設けられたＮ型拡散領域７Ａ６と、ゲート電極５Ｄの中央部分の両側方からゲート電極５Ｆの中央部分の両側方にわたって設けられたＰ型拡散領域７Ｂ５とを備えている。図１において、ＣＡ１、ＣＡ２、ＣＡ５、ＣＡ６、ＣＡ７、ＣＡ８、ＣＡ９、ＣＡ１０はゲート電極もしくは拡散領域と１層目配線とを接続するためのコンタクトであり、９Ａ１、９Ａ２はゲート電極および拡散領域と１層目配線とを１つのコンタクトで接続するシェアードコンタクトであり、Ｍ１Ａ、Ｍ１Ｄ、Ｍ１Ｈ、Ｍ１Ｉ、Ｍ１Ｊは１層目配線である。また、Ｎチャネル型ＭＯＳトランジスタＴｒＡ、ＴｒＢ、ＴｒＣは、それぞれゲート電極５Ａ、５Ｂ、５Ｃの中央部分とＮ型拡散領域７Ａ５の一部とを有するＭＯＳトランジスタである。Ｐチャネル型ＭＯＳトランジスタＴｒＤ、ＴｒＥ、ＴｒＦは、それぞれゲート電極５Ｄ、５Ｅ、５Ｆの中央部分とＰ型拡散領域７Ｂ５の一部とを有するＭＯＳトランジスタである。
【００４５】
図２（ａ）、（ｂ）に示すように、ゲート電極５Ｅの両側面上にはサイドウォール１０６が設けられており、Ｎウエル１０１のうちゲート電極５Ｄ、５Ｅ、５Ｆのそれぞれの両側方に位置する領域にはＮ型拡散領域７Ａ６が設けられている。ゲート電極５Ｅとその両側方に設けられたＮ型拡散領域７Ａ６とは１つのシェアードコンタクト９Ａ２によって電源電圧を供給する１層目配線Ｍ１Ｉに接続される。これにより、Ｐチャネル型ＭＯＳトランジスタＴｒＥがオフに制御されるとともに、基板に電源電圧が印加される。また、Ｎ型拡散領域７Ａ６は、コンタクト１０９Ｂを介して１層目配線Ｍ１Ｉに接続されている。なお、シェアードコンタクト９Ａ１の構造はシェアードコンタクト９Ａ２と同様である。なお、図２（ａ）に示す例では、ゲート電極５Ｄ、５Ｅ、５Ｆの下方にしきい値制御層１０３が設けられている。また、図２（ｂ）に示すように、Ｎ型拡散領域７Ａ５、７Ａ６およびＰ型拡散領域７Ｂ５、７Ｂ６のそれぞれは素子分離用絶縁膜（ＳＴＩ）で囲まれている。
【００４６】
図１に示す本実施形態のＣＭＯＳの特徴を図１５（ａ）、（ｂ）に示すＣＭＯＳと比較しながら説明する。
【００４７】
本実施形態のＣＭＯＳにおいて、Ｎチャネル型ＭＯＳトランジスタＴｒＡとＰチャネル型ＭＯＳトランジスタＴｒＤとでインバータＩＮＶ１が構成され、Ｎチャネル型ＭＯＳトランジスタＴｒＣとＰチャネル型ＭＯＳトランジスタＴｒＦとでインバータＩＮＶ２が構成されている。Ｎチャネル型ＭＯＳトランジスタＴｒＢおよびＰチャネル型ＭＯＳトランジスタＴｒＥは、インバータＩＮＶ１とインバータＩＮＶ２とを電気的に分離するためにオフ状態にされる。
【００４８】
オフトランジスタであるＮチャネル型ＭＯＳトランジスタＴｒＢ、Ｐチャネル型ＭＯＳトランジスタＴｒＥのゲート電極と電源とを接続するために、図１５に示すＣＭＯＳではゲート電極のコンタクトパッド部に配置されたコンタクトＣＡ３、ＣＡ４と１層目配線Ｍ１Ｂ、Ｍ１Ｃを使用していた。これに対して、図１に示す本実施形態のＣＭＯＳでは、シェアードコンタクト９Ａ１、９Ａ２を用いてオフトランジスタであるＴｒＢ、ＴｒＥのゲート電極５Ｂ、５Ｅが電源電圧供給部または接地に接続されているので、ゲート電極５Ｂは接地電位ＶＳＳ（＝０Ｖ）に固定され、ゲート電極５Ｅは電源電位ＶＤＤ（例えば１．２Ｖ）に固定されている。さらに、このシェアードコンタクト９Ａ１、９Ａ２は、Ｎウエル、Ｐウエルを電源電位ＶＤＤまたは接地電位ＶＳＳにそれぞれ固定するためにも使用されている。このシェアードコンタクトを用いることにより、従来のＣＭＯＳで必要であったＮチャネル型ＭＯＳトランジスタＴｒＢ、Ｐチャネル型ＭＯＳトランジスタＴｒＥのゲート電極と電源とを接続する１層目配線Ｍ１Ｂ、Ｍ１Ｃを不要にすることができる。また、インバータＩＮＶ１の出力となるＮチャネル型ＭＯＳトランジスタＴｒＡとＰチャネル型ＭＯＳトランジスタＴｒＤのドレイン（拡散領域と１層目配線を接続するコンタクトは各々ＣＡ７とＣＡ８）とインバータＩＮＶ２の入力となるＮチャネル型ＭＯＳトランジスタＴｒＣとＰチャネル型ＭＯＳトランジスタＴｒＦのゲート電極（ゲート電極と１層目配線を接続するコンタクトは各々ＣＡ５とＣＡ６）とを１層目配線Ｍ１Ｊで直接接続できる。これにより、オフトランジスタであるＮチャネル型ＭＯＳトランジスタＴｒＢ、Ｐチャネル型ＭＯＳトランジスタＴｒＥの上に２層目配線を自由に配置することが可能になる。
【００４９】
また、本実施形態のＣＭＯＳでは、図１５に示すＣＭＯＳと同様にゲート電極５Ａ〜５Ｆの形状が互いに同一であってＴｒＡ〜ＴｒＣで共通のＮ型拡散領域が設けられている。また、ＴｒＤ〜ＴｒＦで共通のＰ型拡散領域が設けられている。このため、仕上がり後のゲート電極形状のばらつきを抑え、設計マージンを小さくすることができる。
【００５０】
さらに、本実施形態のＣＭＯＳの特徴は、ゲート電極５Ａ〜５Ｃの突き出し部が基板コンタクト用のＮ型拡散領域７Ａ６の上方まで延び、ゲート電極５Ｄ〜５Ｆの突き出し部が基板コンタクト用のＰ型拡散領域７Ｂ６の上方まで延びていることである。これにより、ゲート電極のコンタクトパッド部を各トランジスタの活性領域から離すことが可能になる。そのため、本実施形態のＣＭＯＳにおいては、ハンマヘッドによるゲート長太り及びゲートフレアリングによるゲート長太りの効果が抑制され、Ｎチャネル型ＭＯＳトランジスタＴｒＡ〜ＴｒＣ、およびＰチャネル型ＭＯＳトランジスタＴｒＤ〜ＴｒＦのゲート長を殆ど一定の値とし、目標値どおりに仕上げることが可能となる。
【００５１】
図３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【００５２】
まず、図３（ａ）に示すように、基板の一部に選択的にイオン注入を行ってＮウエル１０１を形成する。その後、Ｎウエル１０１に溝を形成してからその溝を酸化膜で埋めて、基板にＣＭＰ（化学機械的研磨）を施すことによりＳＴＩ１０２を活性領域の周囲に形成する。さらに、Ｎウエル１０１に選択的なイオン注入を行ってしきい値制御層１０３を形成する。次に、ＲＴＯ（Rapid Thermal Oxidation）を用いてゲート酸化膜１０４をＮウェル（を含む基板全体）上に形成する。そして、ゲート酸化膜上にポリシリコン膜を堆積し、選択的にドライエッチングを行うことでゲート電極５Ｄ、５Ｅ、５Ｆを形成する。そして、基板上にＳｉＮ膜を堆積してからドライエッチングを行い、ＳｉＮからなるサイドウォール１０６をゲート電極５Ｄ、５Ｅ、５Ｆの各側面上に形成する。
【００５３】
次に、図３（ｂ）に示すように、選択的なイオン注入によりＮ型拡散領域７Ａ６をＮウエル１０１のうちゲート電極５Ｄ、５Ｅ、５Ｆの両側方に位置する領域に形成する。
【００５４】
次いで、図３（ｃ）に示すように、ＳｉＯ2からなる層間絶縁膜１０８を基板上に堆積した後、ＣＭＰにより平坦化を行う。コンタクト１０９Ｂ及びシェアードコンタクト９Ａ２となる箇所を選択的にドライエッチングし、Ｗ（タングステン）を各コンタクトホールに埋め込むことによりコンタクト１０９Ｂ及びシェアードコンタクト９Ａ２を同時に形成する。なお、以上と同様の工程によってＰウエル上にＮチャネル型ＭＯＳトランジスタＴｒＡ、ＴｒＢ、ＴｒＣを形成する。
【００５５】
以上のようにして、本実施形態の半導体装置を作製することができる。
【００５６】
なお、本実施形態の説明ではスタンダードセルの一例を示したが、実際にＬＳＩとして使用する場合にはセルの配置向きを一定にするほうが望ましい。すなわち、一部のセルだけ配置の向きを９０°回転させるような配置は好ましくない。
【００５７】
また、図２（ａ）では、ゲート電極５Ｅと１層目配線Ｍ１Ｉとを接続するコンタクトをシェアードコンタクトとしたが、コンタクト１０９Ｂによって基板に電源電位が供給されている場合にはシェアードコンタクト９Ａ２に代えてＮ型拡散領域７Ａ６に接続されない通常のコンタクトを用いてもよい。
【００５８】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＣＭＯＳトランジスタの製造後の形状を示す平面図である。また、図５（ａ）は、図４に示すＣＭＯＳトランジスタのVa−Va線における断面を示す図であり、（ｂ）は、ＣＭＯＳトランジスタのVb−Vb線における断面を示す図である。なお、図４、図５において図１、図２と同じ部分については同一の符号を付して説明を省略する。
【００５９】
本実施形態のＣＭＯＳトランジスタの特徴は、ゲート電極５Ａ、５Ｃ、５Ｄ、５Ｆの突き出し部の直下が不純物拡散領域ではなくＳＴＩ１０２となっていることである。すなわち、図４に示すように、本実施形態のＣＭＯＳトランジスタでは、Ｎ型拡散領域７Ａ６に代えてゲート長方向に島状に配置されたＮ型拡散領域７Ａ７、７Ａ８、７Ａ９が設けられている。さらに、図５（ａ）に示すように、Ｎウエル１０１のうちゲート電極５Ｅの突き出し部の両側方に位置する領域にはＮ型拡散領域７Ａ８が、ゲート電極５Ｄの突き出し部の側方に位置する領域にはＮ型拡散領域７Ａ７が、ゲート電極５Ｆの突き出し部の側方に位置する領域にはＮ型拡散領域７Ａ９がそれぞれ設けられている。そして、ゲート電極５Ｅの突き出し部の直下方に位置する領域にはｐ型不純物を含むしきい値制御層１０３が設けられ、ゲート電極５Ｄの突き出し部およびゲート電極５Ｆの突き出し部の各直下方に位置する領域にはそれぞれＳＴＩ１０２が設けられている。また、ゲート電極５Ｅの突き出し部およびゲート電極５Ｅの両側方に位置するＮ型拡散領域７Ａ８はシェアードコンタクト９Ａ２によって１層目配線Ｍ１Ｉに接続されている。Ｎ型拡散領域７Ａ７、７Ａ９は、コンタクト１０９Ｂを介してそれぞれ１層目配線Ｍ１Ｉに接続されている。
【００６０】
これと同様に、本実施形態のＣＭＯＳトランジスタでは、Ｐ型拡散領域７Ｂ６（図１参照）に代えてゲート長方向に島状に配置されたＰ型拡散領域７Ｂ７、７Ｂ８、７Ｂ９が設けられている。また、ゲート電極５Ｂの突き出し部の直下方に位置する領域にはｎ型不純物を含むしきい値制御層が設けられ、ゲート電極５Ａの突き出し部およびゲート電極５Ｃの突き出し部の各直下方に位置する領域にはそれぞれＳＴＩ１０２が設けられている。また、ゲート電極５Ｂの突き出し部とゲート電極５Ｂの両側方に位置するＰ型拡散領域７Ｂ８とはシェアードコンタクト９Ａ１によって１層目配線Ｍ１Ｈに接続されている。Ｐ型拡散領域７Ｂ７、７Ｂ９は、コンタクトを介してそれぞれ１層目配線Ｍ１Ｈに接続されている。
【００６１】
以上の構成により、ハンマヘッドによるゲート長太り及びゲートフレアリングによるゲート長太りの効果を抑制しつつ、ゲート突き出し部と不純物拡散領域との間に生じていた寄生容量を大幅に低減することができる。これは、ゲート電極の直下に不純物拡散層が設けられる場合に生じる寄生容量よりもＳＴＩとゲート絶縁膜とを挟んで基板とゲート電極との間に生じる寄生容量の方が小さいためである。そのため、Ｎチャネル型ＭＯＳトランジスタＴｒＡ、ＴｒＢ、ＴｒＣおよびＰチャネル型ＭＯＳトランジスタＴｒＤ、ＴｒＥ、ＴｒＦの仕上りゲート長は殆ど一定で、且つほぼ目標値どおりに仕上げることが可能になる。また、本実施形態のＣＭＯＳトランジスタでは、回路の伝搬遅延時間を大幅に低減することが可能となる。
【００６２】
また、図６は、本実施形態の変形例に係るＣＭＯＳトランジスタを示す断面図である。以上で説明した基板コンタクト領域の島状の不純物拡散領域は面積が非常に小さくパターンを形成したりコンタクトを取るのが難しい場合があるため、図６に示すように基板コンタクトをシェアードコンタクト９Ａ１、９Ａ２の部分のみでとるといった構成も可能である。
【００６３】
（第３の実施形態）
第１の実施形態に係るＣＭＯＳトランジスタでは、シェアードコンタクト９Ａ１、９Ａ２の開口面積をコンタクトＣＡ１〜２、ＣＡ５〜１０の開口面積より広くとっているが、これらのコンタクトは同一の工程で形成するため、その開口面積に大きな差があると、その仕上りに大きな差を生じることがある。そのため、本実施形態のＣＭＯＳトランジスタでは、シェアードコンタクト９Ａ１、９Ａ２の開口面積をコンタクトＣＡ１〜２、ＣＡ５〜１０の開口面積に近づけている。
【００６４】
図７は、本発明の第３の実施形態に係るＣＭＯＳトランジスタにおいて、図５、図６と同一部分の断面を示す図であり、図８は、本実施形態のＣＭＯＳトランジスタの変形例を示す断面図である。
【００６５】
図７に示すように、図６に示すＣＭＯＳトランジスタにおいて、ゲート電極５Ｅの一部とＮ型拡散領域７Ａ８の片側のみをシェアードコンタクト９Ａ２で接続した構成になっている。図５、６に示すＣＭＯＳトランジスタと比較してシェアードコンタクト９Ａ２の開口面積はおよそ半分になっているが、シェアードコンタクト９Ａ２の開口面積は、コンタクトＣＡ１〜２、ＣＡ５〜１０と比較するとおよそ２倍程度になっている。このため、コンタクトの形成工程において、シェアードコンタクト９Ａ１、９Ａ２を設定通りに仕上げることができる。
【００６６】
また、図８に示すように、ゲート電極５Ｅの片側のサイドウォール１０６を形成せず、ゲート電極５Ｅの側面をシェアードコンタクト９Ａ２に接続してもよい。サイドウォール１０６がなくなることにより、その膜厚分５０〜６０ｎｍ程度のマスク寸法が低減されるので、シェアードコンタクト９Ａ２の開口面積をさらに小さくし、コンタクトＣＡ１〜２、ＣＡ５〜１０の開口面積に近づけることができる。さらに、ゲート電極５Ｅの側面にもシェアードコンタクトを接続できるため、ゲート電極側にかかるマスク寸法は、ゲート電極を形成するマスクとコンタクトを形成するマスクとの重ね合せずれ分だけ、つまりおよそ３０〜４０ｎｍ程度あればよい。なお、ゲート電極５Ｅ上およびＮ型拡散領域７Ａ８上にサリサイドが形成されるため、図９（ｄ）に示すように、ゲート電極５ＥもしくはＮ型拡散領域７Ａ８のどちらかにシェアードコンタクトが接続されていればよい。従って、シェアードコンタクトの開口面積と他のコンタクトの開口面積との差を理論的には０にすることができる。
【００６７】
図９（ａ）〜（ｄ）は、本実施形態の半導体装置（ＣＭＯＳトランジスタ）の製造工程の一部を示す断面図である。以下、同図を用いて本実施形態のＣＭＯＳトランジスタの製造方法を説明する。なお、図３に示す製造方法と異なる箇所を中心に説明する。
【００６８】
まず、図９（ａ）に示すように、基板の一部にＮウエル１０１を形成する。その後、Ｎウエル１０１上にしきい値制御層１０３を形成する。次に、しきい値制御層１０３上にゲート酸化膜１０４、ゲート電極５Ｄ、５Ｅ、５Ｆを順次形成後、各ゲート電極の両側面上にＳｉＮからなるサイドウォール１０６を形成する。
【００６９】
次に、図９（ｂ）に示すように、サイドウォール１０６を選択的に除去するためのフォトレジスト１２０をパターニングする。
【００７０】
続いて、図９（ｃ）に示すように、図９（ｂ）に示す工程で形成されたフォトレジスト１２０をマスクとして、ＳｉＮ膜のエッチングレートがシリコン酸化膜とゲート電極の両方より大きい条件でサイドウォール１０６のエッチングを行う。エッチングとしてはウエット、ドライのどちらでもよい。フォトレジスト１２０を除去した後、ウエットエッチングによりゲート電極５Ｄ、５Ｅ、５Ｆ上の酸化膜を完全に除去する。その後、基板上にコバルト（Ｃｏ）などの金属膜を堆積し、熱処理を行うことでゲート電極５Ｄ、５Ｅ上およびゲート電極５Ｅの上面上および片側の側面上、Ｎ型拡散領域７Ａ７、７Ａ８、７Ａ９の上にＣｏＳｉサリサイド１２１を形成する。このとき、ゲート電極と拡散領域の間の絶縁膜はゲート酸化膜の２ｎｍのみで非常に薄いためにゲート電極５Ｅ上に形成されるサリサイドとＮ型拡散領域７Ａ８上に形成されるサリサイドとが短絡される。
【００７１】
なお、本実施例ではゲート電極の一部と片側の拡散領域のみを接続したシェアードコンタクトを示したが、サイドウォールを選択的に除去するためのフォトレジストはゲート電極の全部と両側の拡散領域を含んでいてもよく、シェアードコンタクト９Ａ２はゲート電極５Ｅ上でとってもよい。ゲート電極５Ｅの両側面上にサイドウォール１０６が設けられない場合には、サイドウォール１０６を除去する際のマスクを微細にしなくてもよいため、加工が容易にできるようになる。
【００７２】
また、図９（ａ）〜（ｄ）ではＮ型拡散領域７Ａ７、７Ａ９がコンタクト１０９Ｂを介して１層目配線Ｍ１Ｉに接続されている例を示しているが、図７、図８に示す例のようにコンタクト１０９Ｂは設けられていなくてもよい。
【００７３】
なお、ＭＯＳトランジスタのゲート電極のサイドウォールの少なくとも一方を設けずにシェアードコンタクトを取る構造を、本実施形態の半導体装置以外の半導体装置に採用してもコンタクトホールの開口面積を均一にすることができる。従って、この構造を利用すれば、ＣＭＯＳトランジスタ以外の半導体装置を含む集積回路においてもシェアードコンタクトを用いる際にコンタクトホールを設計通りに仕上げることができる。
【産業上の利用可能性】
【００７４】
本発明の半導体装置は、各種電子機器に搭載されるＬＳＩとして用いられる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係るＣＭＯＳトランジスタの製造後の形状を示す平面図である。
【図２】（ａ）は、図１に示すＣＭＯＳトランジスタのIIa−IIa線における断面を示す図であり、（ｂ）は、ＣＭＯＳトランジスタのIIb-IIb線における断面を示す図である。
【図３】（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図４】本発明の第２の実施形態に係るＣＭＯＳトランジスタの製造後の形状を示す平面図である。
【図５】（ａ）は、図４に示すＣＭＯＳトランジスタのVa−Va線における断面を示す図であり、（ｂ）は、ＣＭＯＳトランジスタのVb−Vb線における断面を示す図である。
【図６】第２の実施形態の変形例に係るＣＭＯＳトランジスタを示す断面図である。
【図７】本発明の第３の実施形態に係るＣＭＯＳトランジスタを示す断面図である。
【図８】第３の実施形態のＣＭＯＳトランジスタの変形例を示す断面図である。
【図９】（ａ）〜（ｄ）は、第３の実施形態の半導体装置（ＣＭＯＳトランジスタ）の製造工程の一部を示す断面図である。
【図１０】一般的な半導体集積回路の一部を示す平面図である。
【図１１】（ａ）、（ｂ）は、ＯＰＣ技術の一例を説明するための図である。
【図１２】ＯＰＣ補正を用いた代表的な従来の半導体集積回路の製造方法を示すフローチャートである。
【図１３】スタンダードセルで一般的に用いられるＮチャネル型トランジスタのレイアウトの設計形状を示す平面図
【図１４】スタンダードセルで一般的に用いられるＮチャネル型トランジスタの製造後の形状を示す平面図である。
【図１５】（ａ）、（ｂ）は、ＣＭＯＳトランジスタのレイアウトの設計形状の例を示す平面図である。
【図１６】ＣＭＯＳトランジスタの製造後の形状の例を示す平面図である。
【符号の説明】
【００７６】
５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ    ゲート電極
７Ａ５、７Ａ６、７Ａ７、７Ａ８、７Ａ９  Ｎ型拡散領域
７Ｂ５、７Ｂ６、７Ｂ７、７Ｂ８、７Ｂ９  Ｐ型拡散領域
１０９Ｂ、ＣＡ１、ＣＡ２、ＣＡ５、ＣＡ６、ＣＡ７  コンタクト
ＣＡ８、ＣＡ９、ＣＡ１０    コンタクト
ＴｒＡ、ＴｒＢ、ＴｒＣ      Ｎチャネル型ＭＯＳトランジスタ
ＴｒＤ、ＴｒＥ、ＴｒＦ      Ｐチャネル型ＭＯＳトランジスタ
Ｍ１Ａ、Ｍ１Ｄ、Ｍ１Ｈ、Ｍ１Ｉ、Ｍ１Ｊ  １層目配線
９Ａ１、９Ａ２          シェアードコンタクト
１０１                  Ｎウエル
１０２                  ＳＴＩ
１０３                  しきい値制御層
１０４                  ゲート酸化膜
１０６                  サイドウォール
１０８                  層間絶縁膜
１２０                  フォトレジスト
１２１                  ＣｏＳｉサリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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