(57)【要約】【課題】スパッタ法により形成したペロブスカイト型酸化物高誘電体薄膜を用いた容量素子において、低リーク電流と高比誘電率の両立を可能とし、高品質の容量素子を提供する。【解決手段】本発明の容量素子は、Ｔｉ膜１０３／Ｐｔ膜１０４からなる下部電極とＰｔ膜１０８からなる上部電極との間にＳｒＴｉＯ3膜からなる容量誘電体膜を備えている。容量誘電体膜は２層に分かれており、主要部分はＳｒを過剰に含むＳｒＴｉＯ3膜１０５で、上部電極側の層はＴｉを過剰に含むＳｒＴｉＯ3膜１０７からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ペロブスカイト構造の高誘電体薄膜ＡＢＯ3（ＡはII族、ＢはIV族の金属原子）を容量誘
電体膜とし、前記容量誘電体膜を挟む上部電極と下部電極を備えた容量素子であって、
前記容量誘電体膜は少なくとも２層以上の層状構造で、
前記層状構造のうち第一の層は、化学量論比に対して前記Ａ原子が過剰に含まれており、
第二の膜は化学量論比に対して前記Ｂ原子が過剰に含まれていることを特徴とする容量素子。
【請求項２】
前記第一の層において、前記第二の層に接する領域から離れるに従って前記Ａ原子の含有比率が連続的に増加しており、
前記第二の層に接する領域において、前記Ａ原子の含有比率が前記第二の層とほぼ同じであることを特徴とする請求項１記載の容量素子。
【請求項３】
前記第一の層は前記第二の層よりも比誘電率が高く、前記第二の層は前記第一の層よりも高耐圧であることを特徴とする請求項１または２記載の容量素子。
【請求項４】
前記第一の層は柱状構造であり、前記第二の層は微結晶あるいはアモルファスであることを特徴とする請求項１または２記載の容量素子。
【請求項５】
前記Ａ原子は、ＳｒかＢａ、あるいはその双方を含み、前記Ｂ原子はＴｉであることを特徴とする請求項１ないし３のいずれかに記載の容量素子。
【請求項６】
前記第一の層は前記下部電極側に位置し、前記第二の層は前記上部電極側に位置することを特徴とする請求項１ないし４のいずれかに記載の容量素子。
【請求項７】
半導体素子と、請求項１ないし５のいずれかに記載の容量素子が同一基板上に形成された半導体装置。
【請求項８】
前記基板がＧａＡｓ、ＩｎＰ等の化合物半導体基板であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記基板がＧａＡｓ、ＧａＡｌＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＰ等のエピタキシャル層を有していることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記基板の表面に一導電型の高濃度不純物を含むＧａＡｓ、ＧａＡｌＡｓまたはＩｎＡｌＡｓのエピタキシャル層を具備していることを特徴とする請求項８記載の半導体装置。
【請求項１１】
半導体基板の一主面上に、容量素子の下部電極となる金属を形成する工程と、
前記下部電極となる金属の上にペロブスカイト構造の高誘電体薄膜ＡＢＯ3（ＡはII族、
ＢはIV族の金属原子）を形成する工程と、
前記高誘電体薄膜の上に前記容量素子の上部電極となる金属を形成する工程と、
前記上部電極金属、高誘電体薄膜、下部電極金属をエッチングして、前記半導体基板上の所定の領域に、前記上部電極金属、前記高誘電体薄膜、前記下部電極金属を残して容量素子を形成する工程と、を備えた半導体装置の製造方法であって、
前記高誘電体薄膜は少なくとも２層以上の層状構造で、
前記層状構造のうち第一の層は、化学量論比に対して前記Ａ原子が過剰に含まれ、
第二の膜は化学量論比に対して前記Ｂ原子が過剰に含まれるように形成したことを特徴とする半導体装置の製造方法。
【請求項１２】
前記高誘電体薄膜の形成工程は、さらに
前記金属原子Ｂを過剰に含む第一の高誘電体膜を形成する工程と、
その上に前記金属原子Ａのみないしは前記金属原子Ａを過剰に含む第二の膜を形成する工程と、
前記第一の膜および前記第二の膜を含む前記半導体基板を熱処理して、前記金属原子Ａを前記第二の膜中に拡散させる工程と、を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記高誘電体薄膜はコスパッタ法で形成されたことを特徴とする請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体薄膜容量素子を有する半導体装置ならびにその製造方法に関するものである。
【背景技術】
【０００２】
ＳｒＴｉＯ3（以下、ＳＴＯという）等のペロブスカイト型酸化物高誘電体薄膜ＡＢＯ3（ＡはII族、ＢはIV族の金属原子）を用いた容量素子は、準マイクロ波帯で損失が少な
く、６０ＧＨｚまで周波数分散を示さないことから高周波動作のＧａＡｓＭＭＩＣ用容量として使用されている（例えば、非特許文献１参照）。
【０００３】
このような容量素子では、リーク電流が大きいことが問題となるので、非特許文献１に開示されているように、リーク電流を低減するため誘電体膜と電極の端面を離した形状にして端面リークを回避したり、酸素雰囲気でのアニールにより誘電体膜の酸素欠損を補填してリーク電流を抑えることで使用されている。
【０００４】
一方、ペロブスカイト型酸化物高誘電体薄膜は、その組成によって電気的特性が異なってくる。例えば、ＳＴＯや（ＢａxＳｒ1-x）ＴｉＯ3（以下、ＢＳＴという）において、Ｔｉ原子が化学量論比よりも過剰に含まれる状態でリーク電流が抑制されることが知られており、その場合、結晶構造が微結晶あるいはアモルファス構造となることが報告されている（特許文献１、非特許文献２参照）。
【特許文献１】特開平１１−３３０４１１号公報
【非特許文献１】西辻充他（Ｍ．Ｎｉｓｈｉｔｕｊｉ  ｅｔ  ａｌ）著、「低温堆積ＳｒＴｉＯ3薄膜容量を用いた新しいＧａＡｓ−ＭＭＩＣプロセス技術（Ｎｅｗ  ＧａＡｓ−ＭＭＩＣ  ｐｒｏｃｅｓｓ  ｔｅｃｈｎｏｌｏｇｙ  ｕｓｉｎｇ  ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｄｅｐｏｓｉｔｅｄ  ＳｒＴｉＯ3  ｔｈｉｎ  ｆｉｌｍ  ｃａｐａｃｉｔｏｒｓ）」、Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ、１９９５年、第３１巻、ｐ．１３７
【非特許文献２】明渡邦夫他著、「高耐圧ＳｒＴｉＯ3薄膜の作製と評価」、豊田中央研究所Ｒ＆Ｄレビュー、１９９７年９月、第３２巻、第３号、ｐ．６１−７０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、高誘電体薄膜の高耐圧化をはかるためには、上記従来技術に開示されたように、高誘電体薄膜をＴｉ過剰にし、結晶状態を微結晶もしくはアモルファスにする必要があるが、この場合、比誘電率が大幅に低下してしまうという問題が生じる（特許文献１、非特許文献１参照）。
【０００６】
そこで、この問題を回避するために、特許文献１には誘電体膜の大部分を化学量論的組成比とし、一部をＴｉ過剰な組成として比誘電率の低下を防止する構成を開示している。
【０００７】
しかし、このような構成を実現するには次のような問題がある。
【０００８】
ペロブスカイト型酸化物高誘電体薄膜を形成する方法として、膜中への不純物混入を防止し、高品質の膜を得るために、近年、スパッタ法が主に用いられてきている。この場合、スパッタリングターゲットとして膜組成とほぼ同じ組成のターゲットを使用することが通常行われているが、スパッタリングに用いるガス（通常はＡｒを用いる）に対する各原子のスパッタ率が異なるため、例えば、ＳＴＯターゲットを用いた場合、Ｓｒを過剰に含む膜が形成されてしまうが、この膜は柱状結晶構造であり、リーク電流が増大する傾向にある。
【０００９】
Ｔｉを過剰に含む膜を形成するためには、ターゲット組成をＴｉ過剰にすればよいが、上述したように、その場合、比誘電率の大幅な低下は避けられない。また、実際には放電条件等によってスパッタ率が変動するため、単にターゲットの組成比を変える方法で精密な組成制御をすることは容易でない。また、組成の異なる２つのターゲットを用いて、誘電体薄膜を形成したとしても、誘電体膜中で急激に組成を変化させると、結晶構造の乱れにより比誘電率および耐圧が大幅に低下するという問題を生じる。
【００１０】
以上のことから、スパッタ法を用いて低リークかつ高比誘電率のペロブスカイト型酸化物高誘電体薄膜を形成することは困難であった。
【００１１】
そこで、本発明は上記課題に鑑みてなされたものであり、容量誘電体膜ＡＢＯ3の構造が、Ｂ原子が過剰に含まれる層とＡ原子が過剰に含まれる層とを有し、各層間で連続的に組成が変化するような構造とすることで、低リークかつ比誘電率の高い容量素子を有する半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の容量素子は、ペロブスカイト構造の高誘電体薄膜ＡＢＯ3（ＡはII族、ＢはIV族の金属原子）を容量誘電体膜とし、前記容量誘電体膜を挟む
上部電極と下部電極を備えた容量素子であって、前記容量誘電体膜は少なくとも２層以上の層状構造で、前記層状構造のうち第一の層は、化学量論比に対して前記Ａ原子が過剰に含まれており、第二の膜は化学量論比に対して前記Ｂ原子が過剰に含まれていることを特徴とする。
【００１３】
前記第一の層において、前記第二の層に接する領域から離れるに従って前記Ａ原子の含有比率が連続的に増加しており、前記第二の層に接する領域において、前記Ａ原子の含有比率が前記第二の層とほぼ同じであることが好ましい。
【００１４】
前記第一の層は前記第二の層よりも比誘電率が高く、前記第二の層は前記第一の層よりも高耐圧であることが好ましい。
【００１５】
前記第一の層は柱状構造であり、前記第二の層は微結晶あるいはアモルファスであることが好ましい。
【００１６】
前記Ａ原子は、ＳｒかＢａ、あるいはその双方を含み、前記Ｂ原子はＴｉであることがさらに好ましい。
【００１７】
前記第一の層は前記下部電極側に位置し、前記第二の層は前記上部電極側に位置することがさらに好ましい。
【００１８】
本発明の半導体装置は、半導体素子と、上記本発明の容量素子が同一基板上に形成されている。
【００１９】
前記基板がＧａＡｓ、ＩｎＰ等の化合物半導体基板であることが好ましい。
【００２０】
前記基板がＧａＡｓ、ＧａＡｌＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＰ等のエピタキシャル層を有していることが好ましい。
【００２１】
前記基板の表面に一導電型の高濃度不純物を含むＧａＡｓ、ＧａＡｌＡｓまたはＩｎＡｌＡｓのエピタキシャル層を具備していることが好ましい。
【００２２】
本発明の半導体装置の製造方法は、半導体基板の一主面上に、容量素子の下部電極となる金属を形成する工程と、前記下部電極となる金属の上にペロブスカイト構造の高誘電体薄膜ＡＢＯ3（ＡはII族、ＢはIV族の金属原子）を形成する工程と、前記高誘電体薄膜の
上に前記容量素子の上部電極となる金属を形成する工程と、前記上部電極金属、高誘電体薄膜、下部電極金属をエッチングして、前記半導体基板上の所定の領域に、前記上部電極金属、前記高誘電体薄膜、前記下部電極金属を残して容量素子を形成する工程と、を備えた半導体装置の製造方法であって、前記高誘電体薄膜は少なくとも２層以上の層状構造で、前記層状構造のうち第一の層は、化学量論比に対して前記Ａ原子が過剰に含まれ、第二の膜は化学量論比に対して前記Ｂ原子が過剰に含まれるように形成したことを特徴とする。
【００２３】
前記高誘電体薄膜の形成工程は、さらに、前記金属原子Ｂを過剰に含む第一の高誘電体膜を形成する工程と、その上に前記金属原子Ａのみないしは前記金属原子Ａを過剰に含む第二の膜を形成する工程と、前記第一の膜および前記第二の膜を含む前記半導体基板を熱処理して、前記金属原子Ａを前記第二の膜中に拡散させる工程と、を含むことが好ましい。
【００２４】
前記高誘電体薄膜はコスパッタ法で形成されているのが好ましい。
【発明の効果】
【００２５】
本発明によれば、Ｂ原子を過剰に含む第二の層を容量誘電体膜の主要部分とすることにより容量を確保し、Ａ原子を過剰に含む第一の層で耐圧を確保できるのでリーク電流を抑え、高耐圧かつ比誘電率の高い容量素子を実現することが可能である。
【００２６】
また、高耐圧かつ比誘電率の高い容量素子を半導体装置内に配置することで、半導体装置外部に接続していた容量素子が不要となるため、半導体装置の高機能化、高集積化が可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００２８】
（実施の形態１）
図１、図２は、本発明の実施の形態１における容量素子の製造工程説明図であり、図２は、誘電体膜中の組成分布の従来方法と本発明との比較を示したものである。
【００２９】
ＧａＡｓエピタキシャル基板１０１上に基板前面にプラズマＣＶＤ法を用いてプラズマＳｉＯ2膜１０２を形成する。この上に下部電極となるＴｉ膜１０３、Ｐｔ膜１０４をスパッタ法により形成する（図１（ａ））。
【００３０】
次に、Ｐｔ膜１０４上にＯ2を含むＡｒプラズマ中でＲＦスパッタ法によりＳｒＴｉＯ3膜１０５を形成する（図１（ｂ））。この場合、スパッタリングターゲットとして、化学量論的組成比のターゲットを使用しているため、ＳｒＴｉＯ3膜１０５にはＳｒが過剰に含まれることとなる。
【００３１】
次に、ＳｒＴｉＯ3膜１０５上にＤＣスパッタ法にてＴｉ膜１０６を形成する（図１（ｃ））。
【００３２】
さらに熱処理を加えてＴｉ膜１０６をＳｒＴｉＯ3膜中に拡散させ、Ｔｉが過剰に含まれたＳｒＴｉＯ3膜１０７を形成する（図１（ｄ））。
【００３３】
次に、酸素雰囲気中にてアニールを行い、ＳｒＴｉＯ3の結晶化の促進と酸素欠損補償を行う。このとき、ＳｒＴｉＯ3膜１０７内に過剰に存在するＴｉのうち未酸化の大部分は酸化チタンに変化する。最初のＴｉ拡散熱処理あるいは上記の酸化処理の条件、特に温度によってＳｒＴｉＯ3膜１０７が微結晶となるか、あるいはアモルファス構造となるかが決定され、処理温度が高温であるほど微結晶構造となりやすい。
【００３４】
次に、ＳｒＴｉＯ3膜１０５、１０７上に上部電極となるＰｔ膜１０８をスパッタ法により形成する（図１（ｅ））。
【００３５】
上部電極となる所定の領域にフォトレジストマスク１０９を形成し、Ｐｔ膜と誘電膜のエッチングを同時に行う（図２（ｆ））。
【００３６】
さらに、下部電極となる所定の領域にフォトレジストマスク１１０を形成し、Ｔｉ／Ｐｔ膜のエッチングを行って、下部電極を形成する（図２（ｇ））。
【００３７】
次に、容量素子を含む基板全面に、プラズマＣＶＤ法を用いてプラズマＳｉＯ2膜１１１を形成する（図２（ｈ））。これは容量端部の保護と次工程で形成するＡｕ配線と容量との絶縁を保つためである。
【００３８】
次に、Ａｕメッキ法を用いて上部電極、下部電極に接続する配線１１２、１１３をそれぞれ形成し、容量構造を完成させる（図２（ｉ））。
【００３９】
図３に示すように、従来の通常のＲＦスパッタ法で形成したＳＴＯ膜は、膜厚方向全体にわたって、Ｓｒの含有比率がＴｉのそれよりも高くなっているのに対し、本実施の形態に示した方法で作製した誘電体薄膜は、下部電極側から膜の途中までＳｒの含有比率がＴｉのそれよりも高く、そこから連続的にＴｉの含有比率が増加し、上部電極側ではＴｉの含有比率がＳｒのそれよりも高くなっていることがわかる。
【００４０】
以上のように本実施の形態によれば、容量誘電体膜の主要部分を、Ｔｉを過剰に含む膜よりも比誘電率が比較的高い、いわばＳｒリッチ層とすることにより容量膜全体の比誘電率の低下を抑制しつつ、一部分をＴｉを過剰に含む、いわばＴｉリッチ層に変化させ、結晶構造を微結晶あるいはアモルファス構造とすることにより、リーク電流を抑制し、耐圧を向上させることが可能となり、電気的特性の優れた容量素子を得ることができる。
【００４１】
また、本実施の形態によれば、ＳＴＯ膜の表面からＴｉを熱拡散させることでＴｉリッチ層を形成しているため、Ｔｉリッチ層の膜厚が最初に堆積するＴｉ膜厚でほぼ決定される。よって、Ｔｉリッチ層の膜厚制御が容易である。
【００４２】
さらに、ＳＴＯ膜表面側から改質しているため、容量誘電体膜全体の膜堆積とは独立に工程制御が可能であり、容量誘電体膜の主要部分において、膜構造および膜組成の変化を引き起こすことがなく、電気的特性を損なわない良好な容量誘電体膜を得ることができる。
【００４３】
上記した製造方法では、ＳＴＯ膜の表面にＴｉ膜を堆積し、さらに熱拡散させて連続的に組成が変化したＴｉリッチ層を形成したが、他の方法、例えば、公知のコスパッタ法を用いてＴｉＯ2ターゲットとＳｒＯ2ターゲットのそれぞれに独立に電力を印加して膜の表面近傍でＴｉ含有率を向上させることも可能である。
【００４４】
あるいは、ＳＴＯターゲットにＲＦ電力を印加してＳｒリッチのＳＴＯ膜を形成した後、ＴｉターゲットかＴｉＯ2ターゲットないしはＴｉを過剰に含むＳＴＯターゲットに独立に電力を印加して膜の表面に向かってＴｉ含有率を向上させるようにしてもよい。コスパッタ法を適用する場合、組成を連続的に変化させる方法は上記の方法に限られず、様々な態様が適用可能である。
【００４５】
また、上記のように組成の変化するＳＴＯ膜を形成するにあたって、コスパッタ法に限られず、その他の方法、例えば、蒸着法や別装置で組成の異なる層の成膜を別々に行う方法等でもよい。
【００４６】
（実施の形態２）
図４は、本発明の実施の形態２における容量素子を搭載した半導体装置の構成を示した断面図である。
【００４７】
図４に示した半導体装置では、ＧａＡｓエピタキシャル基板３００上に、信号処理回路等を構成するＦＥＴ部３０１、端子間のバイパスコンデンサの役割を果たす大容量のＳＴＯ容量部３０２、低抵抗素子となるエピ抵抗部３０３、高抵抗素子となるＷＳｉＮ抵抗部３０４、フィードバックバイアス回路等で内部容量となる小容量のＳｉＮ容量部３０５がそれぞれ形成されている。
【００４８】
本装置は、入力信号のＤＣ成分をＳＴＯ容量部３０２でカットし、後段のＦＥＴ部３０１で信号増幅させ、その信号バイアスレベルをエピ抵抗部３０３やＷＳｉＮ抵抗部３０４、ＳｉＮ容量部３０５等で可変とする中出力増幅器である。
【００４９】
ＦＥＴ部３０１では、ＴｉとＡｕの積層膜からなるゲート電極３０７およびソース電極３０６、ドレイン電極３０８が形成されている。また、ＳＴＯ容量部３０２はＰｔからなる上部電極３０９、ＳＴＯ容量膜３１０、Ｔｉ／Ｐｔからなる下部電極３１１で構成されている。エピ抵抗部３０３の抵抗体は、高濃度に不純物が添加されたＩｎＧａＡｓエピ抵抗３１２、ＷＳｉＮ抵抗部３０４の抵抗体はＷＳｉＮ抵抗３１３で構成されている。また、ＳｉＮ容量部３０５は、基板ないしは基板上の半導体層を下部電極とし、ＳｉＮ容量膜３１５、ＴｉとＡｕの積層膜からなる上部電極３１４で構成される。
【００５０】
ここで、ＳＴＯ容量膜３１０は、実施の形態１に示した構造、すなわち、Ｓｒリッチ層とＴｉリッチ層とを含む構造である。
【００５１】
本実施の形態によれば、ＳＴＯ容量部において、強誘電体材料を容量素子の誘電体膜として用いているため、容量素子の小型化が図れ、従来、外付け部品であったバイパスコンデンサを半導体装置内部に取り込め、部品点数の削減ひいては低コスト化が可能となる。
【００５２】
さらに、本実施の形態のＳＴＯ容量素子では、容量値を損なうことなく、リーク電流を低く抑え、耐圧を高くできるため、半導体装置の信頼性を大幅に向上することが可能となる。
【００５３】
なお、実施の形態１、２では、ＳｒＴｉＯ3について説明したが、ＢａＳｒＴｉＯ3（ＢＳＴ）等の他のペロブスカイト型酸化膜誘電体薄膜についても、上記の効果を奏するものである。また、これらの膜にＳｉＯｘ等の酸化不純物を添加した膜でも同様の効果を奏する。
【００５４】
また、実施の形態２では、ＧａＡｓエピタキシャル基板上に形成された半導体装置について説明したが、他の化合物半導体基板、例えば、 ＩｎＰ等や、基板上にＧａＡｓ、 ＡｌＧａＡｓ、 ＩｎＡｌＡｓ、ＩｎＧａＰ等のエピタキシャル層を具備する半導体基板を用いてもよい。
【００５５】
また、本発明の容量素子はＤＲＡＭやＦｅＲＡＭといった記憶装置を有した半導体装置にも適用してもよい。
【産業上の利用可能性】
【００５６】
本発明に係る容量素子は、大容量でかつ低リーク、高耐圧といった優れた電気特性を有し、数十〜数千ｐＦの段間容量やバイパス容量を有する増幅ＩＣ回路等に適用できる容量素子として特に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１における容量素子の製造工程説明図
【図２】本発明の実施の形態１における容量素子の製造工程説明図
【図３】本発明の実施の形態１における容量素子の誘電体膜中の組成分布の従来方法と本発明との比較を示す図
【図４】本発明の実施の形態２における容量素子を搭載した半導体装置の構成を示した断面図
【符号の説明】
【００５８】
１０１  ＧａＡｓエピタキシャル基板
１０２  プラズマＳｉＯ2膜
１０３  Ｔｉ膜
１０４  Ｐｔ膜
１０５  Ｓｒを過剰に含むＳｒＴｉＯ3膜
１０６  Ｔｉ膜
１０７  Ｔｉを過剰に含むＳｒＴｉＯ3膜
１０８  Ｐｔ膜
１０９  フォトレジストマスク
１１０  フォトレジストマスク
１１１  プラズマＳｉＯ2膜
１１２  上部電極に接続する配線
１１３  下部電極に接続する配線
３００  ＧａＡｓエピタキシャル基板
３０１  ＦＥＴ部
３０２  ＳＴＯ容量部
３０３  エピ抵抗部
３０４  ＷＳｉＮ抵抗部
３０５  ＳｉＮ容量部
３０６  ソース電極
３０７  ゲート電極
３０８  ドレイン電極
３０９  上部電極
３１０  ＳＴＯ容量膜
３１１  下部電極
３１２  ＩｎＧａＡｓエピ抵抗
３１３  ＷＳｉＮ抵抗
３１４  上部電極
３１５  ＳｉＮ容量膜
【図１】
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【図２】
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【図３】
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【図４】
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