(57)【要約】      （修正有）【課題】大きなチャネルの縦横比を必要とせず、小型のキャパシタと小型のトランジスタ面積を使用するパワーオンリセット回路を提供する。【解決手段】第１のスイッチ素子(1)の一方の主端子(11)を直流電源(5)に接続すると共に、第１のスイッチ素子(1)の他方の主端子(12)及び制御端子(13)を何れも第１の接続点(A)に接続し、第２のスイッチ素子(2)の一方の主端子(21)を第１の接続点(A)に接続すると共に、第２のスイッチ素子(2)の他方の主端子(22)及び制御端子(23)を何れも第２の接続点(B)に接続する。第３のスイッチ素子(3)の一方の主端子(31)、他方の主端子(32)及び制御端子(33)をそれぞれ第１の接続点(A)、グランド及び第２の接続点(B)に接続し、第２のスイッチ素子(2)とコンデンサ(4)との第２の接続点(B)から波形整形回路(43)を介してリセット信号を取り出す。【選択図】図１
2006148619.tif 000002
【特許請求の範囲】
【請求項１】
直流電源とグランドとの間に直列に接続された第１のスイッチ素子、第１の接続点、第２のスイッチ素子、第２の接続点及びコンデンサと、前記第１のスイッチ素子と第２のスイッチ素子との間の前記第１の接続点とグランドとの間に接続された第３のスイッチ素子とを備え、
前記第１のスイッチ素子の一方の主端子を前記直流電源に接続すると共に、前記第１のスイッチ素子の他方の主端子及び制御端子を何れも前記第１の接続点に接続し、
前記第２のスイッチ素子の一方の主端子を前記第１の接続点に接続すると共に、前記第２のスイッチ素子の他方の主端子及び制御端子を何れも前記第２のスイッチ素子と前記コンデンサとの間の前記第２の接続点に接続し、
前記第３のスイッチ素子の一方の主端子、他方の主端子及び制御端子をそれぞれ前記第１の接続点、グランド及び前記第２の接続点に接続し、
波形整形回路を介して前記第２の接続点からリセット信号を取り出すことを特徴とするパワーオンリセット回路。
【請求項２】
直流電源とグランドとの間に直列に接続された第１のスイッチ素子、第１の接続点、第２のスイッチ素子、第２の接続点及びコンデンサと、前記第１のスイッチ素子と第２のスイッチ素子との間の前記第１の接続点とグランドとの間に接続された第３のスイッチ素子とを備え、
前記第１のスイッチ素子の一方の主端子を前記直流電源に接続すると共に、前記第１のスイッチ素子の他方の主端子及び制御端子を何れも前記第１の接続点に接続し、
前記第２のスイッチ素子の一方の主端子及び制御端子を何れも前記第１の接続点に接続すると共に、前記第２のスイッチ素子の他方の主端子を前記第２の接続点に接続し、
前記第３のスイッチ素子の一方の主端子、他方の主端子及び制御端子をそれぞれ前記第１の接続点、グランド及び前記第２の接続点に接続し、
前記第１のスイッチ素子の一方の主端子と前記第２の接続点との間にダイオードを接続し、
波形整形回路を介して前記第２の接続点からリセット信号を取り出すことを特徴とするパワーオンリセット回路。
【請求項３】
直流電源とグランドとの間に直列に接続された第１のスイッチ素子、第１の接続点、第２のスイッチ素子、第２の接続点及びコンデンサと、前記第１のスイッチ素子と第２のスイッチ素子と間の前記第１の接続点とグランドとの間に接続された第３のスイッチ素子とを備え、
前記第１のスイッチ素子の一方の主端子及び制御端子を何れも前記直流電源に接続すると共に、前記第１のスイッチ素子の他方の主端子を前記第１の接続点に接続し、
前記第２のスイッチ素子の一方の主端子及び制御端子を何れも前記第１の接続点に接続すると共に、前記第２のスイッチ素子の他方の主端子を前記第２の接続点に接続し、
前記第３のスイッチ素子の一方の主端子、他方の主端子及び制御端子をそれぞれ前記第１の接続点、グランド及び前記第２の接続点に接続し、
前記第１のスイッチ素子の一方の主端子と前記第２の接続点との間にダイオードを接続し、
波形整形回路を介して前記第２の接続点からリセット信号を取り出すことを特徴とするパワーオンリセット回路。
【請求項４】
前記第３のスイッチ素子の制御端子と前記第２の接続点との間をバッファ又は複数のインバータを介して接続する請求項１乃至３の何れか１項に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット回路、特に電源の立ち上げ時に電子機器内の所定の回路をリセットする信号を生成するパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
電子機器、電子回路及び内蔵する半導体装置に含まれる例えば半導体メモリ、フリップフロップ等の内部回路は、電源の投入時に初期状態に復帰させるリセット信号を必要とする。リセット信号を発生するパワーオンリセット回路には異なる複数の電気的構成が提案されているが、従来のパワーオンリセット回路は、例えば、図８に示すように、直流電源(5)とグランドとの間に抵抗(51)とコンデンサ(52)との直列回路(50)を接続し、抵抗(51)とコンデンサ(52)との接続点からインバータ(53)を介して出力端子(54)からリセット信号を取り出す回路を備えている。電源の立ち上がり後に、出力端子(54)から起動すべき電子機器にリセット信号を発生させて、電子機器の内部回路をリセットし、その後、パワーオンリセット回路は、非動作状態に切り換えられる。図８に示すパワーオンリセット回路では、直流電源(5)の電源電圧を抵抗(51)に印加してキャパシタ(52)を充電する速度が速過ぎると、図１０の下側に示すように十分な時間幅を有するリセット信号が出力されない危険がある。この場合に、正常なリセット信号の欠如により、電子回路の動作信頼性が損なわれる。逆に、電源電圧の立ち上がりが遅い場合は、キャパシタ(52)と抵抗(51)よる時定数を十分大きくしないと、リセット信号は正常に出力されない。直流電源(5)の電源電圧が正常な電圧レベルに立ち上がるまでに要する時間より抵抗(51)とコンデンサ(52)から成るＣＲ時定数を大きくしなければならない。従って、抵抗(51)とコンデンサ(52)とが大型化して、半導体集積回路（ＬＳＩ）上にパワーオンリセット回路を形成できず、パワーオンリセット回路の小型化及び集積回路化が困難であり、実用上実施できない欠点がある。前記の問題を改善するために、特許文献１は、小さなキャパシタ及び半導体を利用して安定なリセット信号を発生するパワーオンリセット回路を示す。
【０００３】
【特許文献１】特開平１０―１４５２０９号公報
【０００４】
図９は、大きな面積とならずに半導体集積回路に形成できる特許文献１に示される従来のパワーオンリセット回路を示す。このパワーオンリセット回路は、直流電源(VDD)とグランドとの間に直列に接続された第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)並びにキャパシタ(4)と、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)との第１の接続点(A)とグランドとの間に接続された第３のＭＯＳＦＥＴ(3)とを備えている。第１のＭＯＳＦＥＴ(1)のソース端子、ドレイン端子及びゲート端子は、それぞれ直流電源(VDD)、第１の接続点(A)及びグランドに接続され、第２のＭＯＳＦＥＴ(2)のソース端子、ドレイン端子及びゲート端子は、それぞれ第１の接続点(A)、第２の接続点(B)及びグランドに接続される。キャパシタ(4)は、第２の接続点(B)とグランドとの間に接続される。第３のＭＯＳＦＥＴ(3)のソース端子、ドレイン端子及びゲート端子は、それぞれ第１の接続点(A)、グランド及び第２の接続点(B)に接続され、第２の接続点(B)に接続されたインバータ(43)よりリセット信号を取り出す。第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)及び第３のＭＯＳＦＥＴ(3)の閾値電圧をVthpとし、またトランジスタサイズ（チャネル幅Ｗ／チャネル長Ｌ）を(1)＜＜(3)、(2)＜＜(3)とする。
【０００５】
電源電圧(VDD)の立ち上がり時に、VDD＜｜Vthp｜の範囲内では、第１のＭＯＳＦＥＴ(1)はオフであり、従って、第２のＭＯＳＦＥＴ(2)もオフである。第２のＭＯＳＦＥＴ(2)がオフであるから、キャパシタ(4)の電位も接地電位に等しく、第１のＭＯＳＦＥＴ(1)がオフのため、第３のＭＯＳＦＥＴ(3)もオフである。次に、電源電圧(VDD)がVDD＝｜Vthp｜になると、第１のＭＯＳＦＥＴ(1)はオンとなり、これと同時に第３のＭＯＳＦＥＴ(3)がオンする。このとき、トランジスタサイズは、(1)＜＜(3)であるから、第１の接続点(A)の電位は｜Vthp｜以下に留まる。また、第１のＭＯＳＦＥＴ(1)がオンして、第３のＭＯＳＦＥＴ(3)がオンすると同時に、第２のＭＯＳＦＥＴ(2)もオンする。このとき、トランジスタサイズは、(2)＜＜(3)であるから、第２のＭＯＳＦＥＴ(2)には極めて小さな電流しか流れず、キャパシタ(4)の電位はほとんど変化しない。
【０００６】
電源電圧(VDD)が更に上昇すると、第１のＭＯＳＦＥＴ(1)のゲート端子とソース端子との間の電圧Vgsは増加し、第１のＭＯＳＦＥＴ(1)の電流駆動能力が増加するが、第１のＭＯＳＦＥＴ(1)の電流駆動能力が第１の接続点(A)の電位での第３のＭＯＳＦＥＴ(3)の電流駆動能力より小さい限り、第１の接続点(A)の電位はほとんど変化せず、｜Vthp｜以下に留まる。その後、更に、電源電圧(VDD)が立ち上がり、第１のＭＯＳＦＥＴ(1)のゲート端子とソース端子との間の電圧Vgsが更に増加し、第１のＭＯＳＦＥＴ(1)の電流駆動能力が第１の接続点(A)の電位での第３のＭＯＳＦＥＴ(3)の電流駆動能力を上回ると、第１の接続点(A)の電位が増加し、この電位が｜Vthp｜を越えると、第１の接続点(A)を通り、第２のＭＯＳＦＥＴ(2)に流れる電流が急激に増加し始めて、第２のＭＯＳＦＥＴ(2)は導通状態となる。即ち、高電位電源の電位が、接地電源の電位と高電位電源の正常な電位との間の所定の電位以上のときに、第３のＭＯＳＦＥＴ(3)により第２のＭＯＳＦＥＴ(2)が導通状態に設定される。この電流は、キャパシタ(4)に流れ込み、キャパシタ(4)の電位を上昇させるため、第２の接続点(B)の電圧Voutが急激に上昇し、最終的に電圧Voutにより、第３のＭＯＳＦＥＴ(3)はオフになる。
【０００７】
即ち、電源電圧(VDD)が｜Vthp｜以上であり、第１のＭＯＳＦＥＴ(1)の電流駆動能力が第１の接続点(A)の電位での第３のＭＯＳＦＥＴ(3)の電流駆動能力より小さい範囲では、電源電圧(VDD)から供給される電流は、第１のＭＯＳＦＥＴ(1)を流れ、更に第３のＭＯＳＦＥＴ(3)を流れて放電される。一方、第１のＭＯＳＦＥＴ(1)の電流駆動能力が第１の接続点(A)の電位での第３のＭＯＳＦＥＴ(3)の電流駆動能力を上回るような電圧まで電源電圧(VDD)が立ち上がると、電源電圧(VDD)から供給される電流は、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)を流れて、キャパシタ(4)の電位を上昇させる。このように、第１のＭＯＳＦＥＴ(1)及び第３のＭＯＳＦＥＴ(3)は、電源電圧(VDD)が所定の電位に達するまで第２のＭＯＳＦＥＴ(2)に電流を供給せず、電源電圧(VDD)が所定の電位に達したときに、第２のＭＯＳＦＥＴ(2)に電流を供給する電流制御機能を有する。
【０００８】
この後の動作は、図９に示す第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)のオン抵抗が図８に示すパワーオンリセット回路の抵抗(51)に置換されたものに等しい。従って、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)のオン抵抗とキャパシタ(4)の容量による時定数に従って電圧Voutが上昇する。また、電圧Voutの電位が高いほど、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)のオン抵抗は高くなり、電位上昇は緩やかになる。電圧Voutは、インバータ(43)により変換されて、出力電圧Voutbとなり、パワーオンリセット回路の出力端子から出力される。
【０００９】
図９に示すパワーオンリセット回路では、キャパシタ(4)の容量を減少するため、第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)及び第３のＭＯＳＦＥＴ(3)を用いて充電用抵抗値を実効的に大きく且つ電源電圧VDDの値によって変化させると共に、キャパシタ(4)を用いることにより、半導体集積回路上に抵抗Ｒ及び必要な時定数によって要求される大きなキャパシタ(4)を使用する必要がなく、半導体集積回路に、抵抗及びキャパシタを形成する大きな領域は不要となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、第１のＭＯＳＦＥＴ(1)と第３のＭＯＳＦＥＴ(3)は、同一電源電圧、即ち同じゲート端子電圧で第１のＭＯＳＦＥＴ(1)に流れる電流を第３のＭＯＳＦＥＴ(3)で分流し、キャパシタ(4)の充電電流を小さくするため、キャパシタ(4)に直列に接続される第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)の抵抗値を大きくし、第３のＭＯＳＦＥＴ(3)の抵抗値を小さくする必要がある。そのために、第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)及び第３のＭＯＳＦＥＴ(3)の長さＬと幅Ｗとの積である面積Ｐをそれぞれ(1)、(2)、(3)とすると、長さＬと幅Ｗとが等しいとき、(1)＜＜(3)、(2)＜＜(3)の条件を満足するか、(1)、(2)、(3)を同一面積とするとき、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)のチャネルの縦横比はＬ対Ｗ＝２０対１とし、最小のトランジスタサイズ（縦横比１対１）の２０倍である縦横比をＬ対Ｗ＝１対２０として第３のＭＯＳＦＥＴ(3)の抵抗値差を大きくする必要がある。また、図８に比べてキャパシタも小さいが、半導体内に組み込めるほど小型化されず、他の第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)及び第３のＭＯＳＦＥＴ(3)に比べて極めて大きな面積を必要とする。
本発明は、大きなチャネルの縦横比を必要とせず、小型のキャパシタと小型のトランジスタ面積を使用するパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１のパワーオンリセット回路は、直流電源(5)とグランドとの間に直列に接続された第１のスイッチ素子(1)、第２のスイッチ素子(2)及びコンデンサ(4)と、第１のスイッチ素子(1)と第２のスイッチ素子(2)との第１の接続点(A)とグランドとの間に接続された第３のスイッチ素子(3)とを備える。第１のスイッチ素子(1)、第２のスイッチ素子(2)及びコンデンサ(4)は、積分回路(15)を形成し、第２のスイッチ素子(2)及び第３のスイッチ素子(3)は、電流制限回路(16)を構成する。第１のスイッチ素子(1)の一方の主端子(11)を直流電源(5)に接続すると共に、第１のスイッチ素子(1)の他方の主端子(12)及び制御端子(13)を何れも第１の接続点(A)に接続し、第２のスイッチ素子(2)の一方の主端子(21)を第１の接続点(A)に接続すると共に、第２のスイッチ素子(2)の他方の主端子(22)及び制御端子(23)を何れも第２の接続点(B)に接続する。第３のスイッチ素子(3)の一方の主端子(31)、他方の主端子(32)及び制御端子(33)をそれぞれ第１の接続点(A)、グランド及び第２の接続点(B)に接続し、第２のスイッチ素子(2)とコンデンサ(4)との第２の接続点(B)から波形整形回路(43)を介してリセット信号を取り出す。
【００１２】
動作の際に、第１のスイッチ素子(1)及び第２のスイッチ素子(2)のオン抵抗を有する積分回路(15)は、第１のスイッチ素子(1)に印加される電源電圧が、第１のスイッチ素子(1)と第２のスイッチ素子(2)の各閾値の和に対応する電圧を超えないと、動作を開始しない。このため、電源電圧を急峻に立ち上げなくても、確実にリセット信号を出力することができる。また、第１のスイッチ素子(1)がオンになると、第３のスイッチ素子(3)も同時にオンとなり、第３のスイッチ素子(3)の抵抗値が低下する。従って、第２のスイッチ素子(2)に印加される電圧が低下し、第２のスイッチ素子(2)の制御端子(23)と他方の主端子(22)とが同電位に保持されるため、第１のスイッチ素子(1)を通る電流は、第２のスイッチ素子(2)を通りコンデンサ(4)に僅かに流れると同時に、分圧用の第３のスイッチ素子(3)にも分流して流れるので、第２のスイッチ素子(2)の閾値に達するまでの時間を延長することができる。第３のスイッチ素子(3)は、コンデンサ(4)に流入する充電電流を減少させ、制限する作用がある。これにより、コンデンサ(4)の充電速度が低下して、コンデンサ(4)の時定数を増大し、コンデンサ(4)の容量及び面積を小型化できる。
【００１３】
本発明の第２のパワーオンリセット回路は、第２のスイッチ素子(2)の一方の主端子(21)及び制御端子(23)を何れも第１の接続点(A)に接続すると共に、第２のスイッチ素子(2)の他方の主端子(22)を第２の接続点(B)に接続し、第２の接続点(B)と、第１のスイッチ素子(1)の一方の主端子(11)との間にダイオード(17)を接続したものである。
本発明の第３のパワーオンリセット回路は、第１のスイッチ素子(1)の一方の主端子(11)及び制御端子(13)を何れも直流電源(5)に接続し、第２のスイッチ素子(2)の一方の主端子(21)及び制御端子(23)を何れも第１の接続点(A)に接続し、第２の接続点(B)と、第１のスイッチ素子(1)の一方の主端子(11)との間にダイオード(17)を接続したものである。
本発明の実施の形態では、第３のスイッチ素子(3)の制御端子(33)と前記第２の接続点(B)との間は、バッファ又は複数のインバータ(40)を介して接続される。
【発明の効果】
【００１４】
本発明のパワーオンリセット回路は、下記の作用効果が得られる。
［１］  電源電圧の立ち上がりが急峻でなくても、確実にリセット信号を発生させることができる。
［２］  半導体集積回路上に形成するときに、小さな面積でよい。
［３］  電源遮断直後に電源再立ち上げを行った場合でも、所定のリセット信号が出力される。
［４］  リセット信号発生後は、電力消費を生じない。
【発明を実施するための最良の形態】
【００１５】
本発明によるパワーオンリセット回路の実施の形態を図１〜図７について以下説明する。これらの図面では、図９に示す箇所と同一の部分には同一の符号を付す。
図１に示す本発明のパワーオンリセット回路は、直流電源(5)とグランドとの間に直列に接続された第１のスイッチ素子としての第１のＭＯＳＦＥＴ(1)、第１の接続点(A)、第２のスイッチ素子としての第２のＭＯＳＦＥＴ(2)、第２の接続点(B)及びコンデンサ(4)と、第１のＭＯＳＦＥＴ(1)と第２のＭＯＳＦＥＴ(2)との間の第１の接続点(A)とグランドとの間に接続された第３のＭＯＳＦＥＴ(3)とを備える。第１のＭＯＳＦＥＴ(1)の一方の主端子であるソース端子(11)は、直流電源(5)に接続され、第１のＭＯＳＦＥＴ(1)の他方の主端子であるドレイン端子(12)及び制御端子である絶縁ゲート端子(13)は、何れも第１の接続点(A)に接続される。第２のＭＯＳＦＥＴ(2)の一方の主端子であるソース端子(21)は、第１の接続点(A)に接続され、第２のＭＯＳＦＥＴ(2)の他方の主端子であるドレイン端子(22)及び制御端子である絶縁ゲート端子(23)は、何れも第２の接続点(B)に接続される。コンデンサ(4)は、第２の接続点(B)とグランドとの間に接続される。第３のＭＯＳＦＥＴ(3)の一方の主端子であるソース端子(31)、他方の主端子であるドレイン端子(32)及び制御端子である絶縁ゲート端子(33)は、それぞれ第１の接続点(A)、グランド及び第２の接続点(B)に接続される。第１のＭＯＳＦＥＴ(1)のバックゲート端子(14)は、第１のＭＯＳＦＥＴ(1)のソース端子(11)及び第３のＭＯＳＦＥＴ(3)のバックゲート端子(34)に接続され、第２のＭＯＳＦＥＴ(2)のバックゲート端子(24)は、第１の接続点(A)に接続される。第２の接続点(B)は、波形整形回路(43)を介して出力端子(N2)に接続される。
【００１６】
動作の際に、第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)及びコンデンサ(4)は、積分回路(15)を形成し、第２のＭＯＳＦＥＴ(2)及び第３のＭＯＳＦＥＴ(3)は、電流制限回路(16)を構成する。直流電源(5)の電源電圧は、第１のＭＯＳＦＥＴ(1)のソース端子に印加されるが、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)のオン抵抗を有する積分回路(15)は、第１のＭＯＳＦＥＴ(1)に印加される電源電圧が、第１のＭＯＳＦＥＴ(1)と第２のＭＯＳＦＥＴ(2)の各閾値の和に対応する電圧を超えないと、動作を開始しない。このため、電源電圧を急峻に立ち上げなくても、確実にリセット信号を出力することができる。第１のＭＯＳＦＥＴ(1)がオンになると、第３のＭＯＳＦＥＴ(3)も同時にオンとなり、第３のＭＯＳＦＥＴ(3)の抵抗値が低下する。従って、第２のＭＯＳＦＥＴ(2)に印加される電圧が低下すると共に、第２のＭＯＳＦＥＴ(2)の絶縁ゲート端子(23)は、第２の接続点(B)、即ち第２のＭＯＳＦＥＴ(2)のドレイン端子(22)に接続されるので、絶縁ゲート端子(23)とドレイン端子(22)とは同電位となり、第１のＭＯＳＦＥＴ(1)を通る電流は、第２のＭＯＳＦＥＴ(2)を通りコンデンサ(4)に僅かに流れるに過ぎない。同時に、分圧用の第３のＭＯＳＦＥＴ(3)にも分流して流れるので、第２のＭＯＳＦＥＴ(2)の閾値に達するまでの時間を延長することができる。第３のＭＯＳＦＥＴ(3)は、コンデンサ(4)に流入する充電電流を減少させ、制限する作用がある。これにより、コンデンサ(4)の充電速度が低下して、コンデンサ(4)の時定数を増大し、コンデンサ(4)の容量及び面積を小型化できる。コンデンサ(4)に一定量の電荷が蓄積されたとき、波形整形回路(43)から出力されるリセット信号を出力端子(N2)に取り出すことができる。
【００１７】
本発明の前記実施の形態は、種々の変更が可能である。例えば、リセットをかける電圧を高くする場合には、図２に示すように、更に第４のスイッチ素子としての第４のＭＯＳＦＥＴ(60)を第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)と直列に接続することができる。第４のＭＯＳＦＥＴ(60)の一方の主端子であるソース端子(61)は、直流電源(5)に接続され、他方の主端子であるドレイン端子(62)及び制御端子である絶縁ゲート端子(63)は、第１のＭＯＳＦＥＴ(1)のソース端子(11)に接続される。図２では、単一の第４のＭＯＳＦＥＴ(60)を示すが、複数の第４のＭＯＳＦＥＴ(60)を直列に接続してもよい。
【００１８】
ｐチャンネルＭＯＳＦＥＴの代わりに、図３及び図４に示すように、第１のＭＯＳＦＥＴ(1)又は第２のＭＯＳＦＥＴ(2)のどちらか一方又は第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)をｎチャンネルＭＯＳＦＥＴにより構成しても、同様の動作を得ることができる。この場合、第２の接続点(B)と直流電源(5)との間にダイオード(17)を追加して、ダイオード(17)を介してコンデンサ(4)の電荷を放電しないと、電源切断直後に電源再立ち上げを行う場合に、所望のリセット信号が出力端子(N2)から出力されない。また、図３のパワーオンリセット回路では、第１のＭＯＳＦＥＴ(1)の絶縁ゲート端子(13)と第２のＭＯＳＦＥＴ(2)の絶縁ゲート端子(23)とをいずれも第１の接続点(A)に接続すると共に、第２のＭＯＳＦＥＴ(2)のバックゲート端子(24)は、第２の接続点(B)に接続される。図４のパワーオンリセット回路では、第１のＭＯＳＦＥＴ(1)の絶縁ゲート端子(13)がドレイン端子(11)に接続され、第２のＭＯＳＦＥＴ(2)の絶縁ゲート端子(23)が第１の接続点(A)に接続され、第２のＭＯＳＦＥＴ(2)のバックゲート端子(24)が第２の接続点(B)に接続される。
【００１９】
図５に示す本発明のパワーオンリセット回路では、第３のＭＯＳＦＥＴ(3)のソース端子(31)及びドレイン端子(32)は、それぞれ第１の接続点(A)及びグランドに接続され、第３のＭＯＳＦＥＴ(3)の絶縁ゲート端子（制御端子）(33)と第２の接続点(B)との間をバッファ又は複数のインバータ(40)を介して接続することにより、コンデンサ容量及び面積の小形化が可能であり、同一の容量であれば、時定数を極めて大きくすることができる。
【００２０】
図６は、図５に示すパワーオンリセット回路において、第３のＭＯＳＦＥＴ(3)の絶縁ゲート端子(33)と第２の接続点(B)との間に複数のインバータ(40)を接続し、第２の接続点(B)とインバータ(40)との接続点から波形整形回路(43)を介して出力端子(N2)にリセット信号を取り出す例を示す。また、図７は、図６に示すパワーオンリセット回路においてインバータ(40)をバッファ(44)に置き換えた例を示す。本発明は、ＭＯＳＦＥＴを使用する実施の形態を示したが、バイポーラトランジスタ等他のスイッチ素子を使用してもよい。
【産業上の利用可能性】
【００２１】
電源の立ち上げ時に電子機器内の所定の回路をリセットする信号を生成する種々のパワーオンリセット回路に本発明を適用することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明のパワーオンリセット回路の第１の実施の形態を示す回路図
【図２】本発明のパワーオンリセット回路の第２の実施の形態を示す回路図
【図３】本発明のパワーオンリセット回路の第３の実施の形態を示す回路図
【図４】本発明のパワーオンリセット回路の第４の実施の形態を示す回路図
【図５】本発明のパワーオンリセット回路の第５の実施の形態を示す回路図
【図６】図５に示す第５の実施の形態を変形した回路図
【図７】図６に示す実施の形態を更に変形した回路図
【図８】従来のパワーオンリセット回路を示す回路図
【図９】従来のパワーオンリセット回路を示す回路図
【図１０】図９に示すパワーオンリセット回路のタイムチャート
【符号の説明】
【００２３】
(1)・・第１のＭＯＳＦＥＴ（第１のスイッチ素子）、  (2)・・第２のＭＯＳＦＥＴ（第２のスイッチ素子）、  (3)・・第３のＭＯＳＦＥＴ（第３のスイッチ素子）、  (4)・・コンデンサ、  (5)・・直流電源、  (A)・・第１の接続点、  (B)・・第２の接続点、  (11)・・一方の主端子、  (12)・・他方の主端子、  (13)・・絶縁ゲート端子（制御端子）、  (15)・・積分回路、  (16)・・電流制限回路、  (21)・・一方の主端子、  (22)・・他方の主端子、  (23)・・絶縁ゲート端子（制御端子）、  (31)・・一方の主端子、  (32)・・他方の端子、  (33)・・絶縁ゲート端子（制御端子）、  (43)・・波形整形回路、
【図１】
2006148619.tif 000003
【図２】
2006148619.tif 000004
【図３】
2006148619.tif 000005
【図４】
2006148619.tif 000006
【図５】
2006148619.tif 000007
【図６】
2006148619.tif 000008
【図７】
2006148619.tif 000009
【図８】
2006148619.tif 000010
【図９】
2006148619.tif 000011
【図１０】
2006148619.tif 000012