(57)【要約】      （修正有）【課題】最終段駆動クロックを位相調整手段で第１相転送クロックの立ち下がりと第２相転送クロックの立ち上がりのクロスポイントが確保できるようにする。【解決手段】原稿画像を照明し、その光像を光電変換手段へ導く光学系と、光電変換手段を駆動する駆動手段と、この駆動手段へ供給するクロックを発生するタイミング信号発生手段と、前記タイミング信号発生手段の最終段駆動クロック（ＰＨ２Ｂ）の位相を調整する手段と、Ａ／Ｄ変換手段からのデジタル信号に対するシェーディング補正手段を有する画像読み取り装置において、最終段駆動クロック（ＰＨ２Ｂ）の位相を調整する手段（タイミング回路２１２）は、前記シェーディング補正手段２２２３の白補正メモリ２２２４データから算出した転送効率結果と電荷先送り結果の少なくとも一方によって前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整する。【選択図】図１１
2006140926.tif 000002
【特許請求の範囲】
【請求項１】
原稿画像を照明し、その光像を光電変換手段へ導く光学系と、
光電変換手段をシフト駆動クロック、最終段駆動クロック、リセットクロックで駆動する駆動手段と、
前記駆動手段へ供給するクロックを発生するタイミング信号発生手段と、
前記タイミング信号発生手段の最終段駆動クロックの位相を調整する手段と、
前記光電変換手段からアナログ出力をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段からのデジタル信号に対するシェーディング補正手段と、
を有する画像読み取り装置において、
前記最終段駆動クロックの位相を調整する手段は、前記シェーディング補正手段の白補正メモリデータからの算出した転送効率結果と電荷先送り結果の少なくとも一方によって前記最終段駆動クロックの位相を調整することを特徴とする画像読み取り装置。
【請求項２】
前記最終段駆動クロックの位相を調整する手段は、前記タイミング信号発生手段のクロックの位相をレジスタで設定制御して前記光電変換手段へ供給する前記最終段駆動クロックの位相を調整することを特徴とする請求項１記載の画像読み取り装置。
【請求項３】
最終段転送クロック、リセットクロックを有し、前記駆動手段が複数パッケージＩＣドライバであり、最終段転送クロック、リセットクロックを同一パッケージＩＣドライバで駆動することを特徴とする請求項１または２記載の画像読み取り装置。
【請求項４】
最終段転送クロック、リセットクロック、クランプクロックを有し、前記駆動手段が複数パッケージＩＣドライバであり、最終段転送クロック、リセットクロック、クランプクロックを同一パッケージＩＣドライバで駆動することを特徴とする請求項１または２記載の画像読み取り装置。
【請求項５】
前記タイミング信号発生手段から発生する最終段転送クロックを前記クランプクロックと共通に使用することを特徴とする請求項４記載の画像読み取り装置。
【請求項６】
前記タイミング信号発生手段のクロックの位相をレジスタで設定制御して前記光電変換手段へ供給する前記リセットクロックの位相を調整することを特徴とする請求項１ないし５のいずれか１項に記載の画像読み取り装置。
【請求項７】
前記光電変換手段がＣＣＤであることを特徴とする請求項１ないし６のいずれか１項に記載の画像読み取り装置。  
【請求項８】
前記光電変換手段が３ラインカラーＣＣＤを含む複数ラインＣＣＤであることを特徴とする請求項１ないし６のいずれか１項に記載の画像読み取り装置。
【請求項９】
前記光電変換手段へ供給する２相駆動クロックを１相毎に駆動する複数の駆動手段を有し、２相駆動クロックをセットで同一パッケージＩＣで駆動することを特徴とする請求項１ないし８のいずれか１項に記載の画像読み取り装置。
【請求項１０】
前記最終段駆動クロックの位相を調整量をリセットクロック、クランプクロックの位相調整量と等しくすることを特徴とする請求項４ないし９のいずれか１項に記載の画像読み取り装置。
【請求項１１】
請求項１ないし１０のいずれか１項に記載の画像読み取り装置を一体または別体に備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像読み取り装置、さらに詳しくは画像読み取り装置の光電変換手段へのクロック駆動技術、およびこのクロック駆動技術を使用した画像読み取り装置を備えたデジタル複写機、デジタルカラー複写機、ファクシミリ、カラーファクシミリなどの画像形成装置に関する。
【背景技術】
【０００２】
この種の技術として、例えば特許文献１に開示された発明が公知である。この発明は、高速画像信号出力でも、ＣＣＤ出力とそれ以降の画像信号処理タイミングとの同期を容易に実現することを目的として、 画像光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号をサンプルホールドする手段を有し、少なくとも光電変換素子およびサンプルホールド手段は同一基板上に実装し、光電変換素子の出力タイミングを決定するクロックおよびサンプルホールド信号は同一の素子を介して供給するように構成している。
【０００３】
一方、光電変換手段は駆動手段を介した第１相転送クロックＰＨ１（φ１）、第２相転送クロックＰＨ２（φ２）、最終段転送クロックＰＨ２Ｂ（φ２Ｂ）によって駆動される。φ１とφ２、φ２Ｂは互いに逆相になっているが、このクロックのＰＨ１↓（第１相転送クロックの立ち下がり）とＰＨ２↑（第２相転送クロックの立ち上がり）及びＰＨ１↑（第１相転送クロックの立ち上がり）とＰＨ２↓（第２相転送クロックの立ち下がり）のクロスポイントを光電変換手段（ＣＣＤ）によって電圧レベルは異なるが１．５〜２Ｖ以上に確保する必要がある。このクロスポイントが確保できないと転送効率の低下、電荷の先送り現象（ＰＲＮＵが悪化）が発生する。φ１とφ２のクロスポイントにおいては、同一ドライバ上でφ１とφ２をセット入力することにより各々のドライバについてそれぞれクロスポイントは確保される。このため、複数ドライバで駆動して、その遅延時間が異なっていてもＣＣＤ内部で複数端子のφ１とφ２はそれぞれ接続されているため、全体としても確保される。同様にφ１とφ２Ｂも逆相になっている。
【特許文献１】特開平１１−１７７７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記ＰＨ１↓とＰＨ２Ｂ↑のクロスポイント条件は前記と同じにあるがＰＨ１↑とＰＨＢ２↓のクロスポイント条件がないＣＣＤもある。このようなＣＣＤの場合はＰＨＢ２↓を速くすることによりクロックの５０：５０のＤｕｔｙ比を崩してパルス幅を調整してＰＨＢ２のＬレベル領域を広くすることができ、ＣＣＤ出力期間を広く取ることが可能となる。ＰＨ１↓とＰＨ２Ｂ↑のクロスポイント条件はあるので、これが確保できないと転送効率に異常が発生する。すなわち、転送効率の低下、電荷の先送り現象（ＰＲＮＵが悪化）が発生する。
【０００５】
そこで、本発明の目的は、このためＰＨ２Ｂを位相調整手段で第１相転送クロックの立ち下がり（ＰＨ１↓）と第２相転送クロックの立ち上がり（ＰＨ２Ｂ↑）のクロスポイントが確保できるようにすることにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、第１の手段は、原稿画像を照明し、その光像を光電変換手段へ導く光学系と、光電変換手段をシフト（２相）駆動クロック（２相の場合：ＰＨ１、ＰＨ２）と最終段駆動クロック（ＰＨ２Ｂ）、リセットクロック（ＲＳ）で駆動する駆動手段と、この駆動手段へ供給するクロックを発生するタイミング信号発生手段と、前記タイミング信号発生手段の最終段駆動クロック（ＰＨ２Ｂ）の位相を調整する手段と、光電変換手段からアナログ出力をＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段からのデジタル信号に対するシェーディング補正手段を有する画像読み取り装置において、最終段駆動クロック（ＰＨ２Ｂ）の位相を調整する手段は、前記シェーディング補正手段の白補正メモリデータからの算出した転送効率結果と電荷先送り結果の少なくとも一方によって前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整することを特徴とする。
【０００７】
このように構成すると、前記シェーディング補正手段の白補正メモリデータからの算出した転送効率結果と電荷先送り結果の少なくとも一方によって前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整するので、クロスポイントが確保できる。
【０００８】
第２の手段は、第１の手段において、前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整する手段は、前記タイミング信号発生手段のクロックの位相をレジスタで設定制御して前記光電変換手段へ供給する前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整することを特徴とする。
【０００９】
このように構成すると、光電変換手段（ＣＣＤ）への転送クロックの供給がφ１、φ２Ｂで別々のパッケージＩＣで駆動されるとパッケージ間の遅延バラツキがあり、高速駆動においては、このバラツキによりクロスポイントを確保できなくなるが、前記タイミング信号発生手段のクロックの位相をレジスタで設定制御して前記光電変換手段へ供給する前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整するので、クロスポイントを確保することができる。また、パッケージ間の遅延バラツキ量に応じてレジスタで設定制御できるので、個別に調整することが可能となる。
【００１０】
第３の手段は、第１または第２の手段において、最終段転送クロック（ＰＨ２Ｂ）、リセットクロック（ＲＳ）を有し、前記駆動手段が複数パッケージＩＣドライバであり、最終段転送クロック、リセットクロックを同一パッケージＩＣドライバで駆動することを特徴とする。
【００１１】
このように構成すると、光電変換手段（ＣＣＤ）が最終段転送クロック（ＰＨ２Ｂ）、リセットクロック（ＲＳ）からなる場合に出力タイミングを決定する上記２信号について同一パッケージＩＣドライバで駆動するので、パッケージ間の遅延バラツキがなくなり、リセットクロック（ＲＳ）よりドライブされるφＲＳのタイミング適正化されて固体間のリセット不良を低減することができる。
【００１２】
第４の手段は、第１または第２の手段において、最終段転送クロック（ＰＨ２Ｂ）、リセットクロック（ＲＳ）、クランプクロック（ＣＰ）を有し、前記駆動手段が複数パッケージＩＣドライバであり、最終段転送クロック、リセットクロック、クランプクロックを同一パッケージＩＣドライバで駆動することを特徴とする。
【００１３】
このように構成すると、光電変換手段（ＣＣＤ）が最終段転送クロック（ＰＨ２Ｂ）、リセットクロック（ＲＳ）、クランプクロック（ＣＰ）からなる場合に出力タイミングを決定する上記３信号について同一パッケージＩＣドライバで駆動することにより、パッケージ間の遅延バラツキがなくなり、クランプクロック（ＣＰ）によってドライブされるφＣＰのタイミング適正化され、固体間のクランプ領域が増減することがなくなることにより安定したＳＮを確保することができる。
【００１４】
第５の手段は、第４の手段において、前記タイミング信号発生手段から発生する最終段転送クロック（ＰＨ２Ｂ）をクランプクロック（ＣＰ）と共通に使用することを特徴とする。
【００１５】
このように構成すると、クランプクロック（ＣＰ）によるクランプ領域を広く取るために最終段転送クロック（ＰＨ２Ｂ）とクランプクロック（ＣＰ）の発生信号を共通に使用するので、発生元での２信号間のバラツキを考慮する必要がなくなり、共通に使用しないときに比べて結果的に有効クランプ領域を広ることができる。その結果、ランダムノイズが低減して良好なＳＮを確保することができる。
【００１６】
第６の手段は、第１ないし第５のいずれかの手段において、前記タイミング信号発生手段のクロックの位相をレジスタで設定制御して前記光電変換手段へ供給する前記リセットクロック（ＲＳ）の位相を調整することを特徴とする。
【００１７】
このように構成すると、クランプクロック（ＣＰ）によるクランプ領域を広く取るために最終段転送クロック（ＰＨ２Ｂ）をクランプクロック（ＣＰ）と共通に使用するので、リセットクロック（ＲＳ）のリセット領域が有効クランプ領域から除かれることから、リセットクロック（ＲＳ）のパルス幅を狭くすることが可能となる。これにより有効クランプ領域が増加してランダムノイズが低減し、良好なＳＮを確保することができる。また、ＲＳのパルス幅をレジスタで設定制御できるので個別に調整することができ、その際、ＣＰＵ等のコントローラによって制御することができる。  
第７の手段は、第１ないし第６の手段において、前記光電変換手段がＣＣＤであることを特徴とする。  
光電変換手段をＣＣＤとすることにより縮小光学系が可能となり、焦点深度が得られることから原稿浮きやある程度の立体物の読取も焦点ボケない読み取りが可能となる。
【００１８】
第８の手段は、第１ないし第６のいずれかの手段において、前記光電変換手段が３ラインカラーＣＣＤを含む複数ラインＣＣＤであることを特徴とする。
【００１９】
光電変換手段が３ラインカラーＣＣＤを含む複数ラインＣＣＤの場合、転送クロックが複数ライン毎に必要となり、駆動するドライバも多数必要となり、複数パッケージＩＣドライバも必要になり、クロスポイントのバラツキ、リセットクロックのバラツキ、クランプクロックのバラツキがそれぞれかみ合わさり、読取品質が低下するが、第８の手段では、これを防止することができる。
【００２０】
第９の手段は、第１ないし第８のいずれかの手段において、前記光電変換手段へ供給する２相駆動クロック（ＰＨ１、ＰＨ２）を１相毎に駆動する複数の駆動手段（複数パッケージＩＣドライバ）を有し、２相駆動クロックをセットで同一パッケージＩＣで駆動することを特徴とする。
【００２１】
光電変換手段（ＣＣＤ）への２相駆動クロックの供給が、φ１、φ２が別々のパッケージＩＣの駆動により行われると、パッケージ間の遅延バラツキがあり、高速駆動においては、このバラツキによりクロスポイントを確保できなくなるが、第９の手段では、クロスポイントを確実に確保することができる。
【００２２】
第１０の手段は、第４ないし第９のいずれかの手段において、前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整量をリセットクロック（ＲＳ）、クランプクロック（ＣＰ）の位相調整量と等しくすることを特徴とする。
【００２３】
このように構成すると、最終段転送クロック（ＰＨ２Ｂ）の位相シフトにともない、リセットクロック（ＲＳ）、クランプクロック（ＣＰ）の位相シフト量を等しくすることにより、高速動作時の各タイミング取ることができる。
【００２４】
第１１の手段は、第１ないし第１０の手段に係る画像読み取り装置を画像形成装置が一体または別体に備えていることを特徴とする。
【００２５】
この第１１の手段では、第１ないし第１０の手段の各作用を画像形成装置においても発揮させることができる。
【発明の効果】
【００２６】
本発明によれば、シェーディング補正手段の白補正メモリデータからの算出した転送効率結果と電荷先送り結果の少なくとも一方によって前記最終段駆動クロック（ＰＨ２Ｂ）の位相を調整するので、第１相転送クロックの立ち下がりと第２相転送クロックの立ち上がりのクロスポイントを確保することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照し、本発明の実施形態について説明する。
【００２８】
図１は本発明の実施形態に係る画像形成装置の概略構成を示す図である。同図において、本実施形態に係る画像形成装置は、システム制御ユニット１、画像読み取りユニット２、画像処理ユニット３、画像書き込みユニット４、操作部ユニット５、複写機機構部６、画像表示ユニット７、ドラムユニット８、中間転写部９、現像部１０、給紙部１１および定着部１２などの構成要素から基本的に構成されている。
【００２９】
このような構成要素からなる画像形成装置では、まず、画像読み取りユニット２により、光源から照射しながら原稿を走査して、原稿からの反射光を３ラインＣＣＤセンサにより画像を読み取り、画像データを画像処理ユニット３に送る。画像処理ユニット３では、スキャナγ補正、色変換、主走査変倍、画像分離、加工、エリア処理、諧調補正処理などの画像処理を行なった画像データーを画像書き込みユニット４へ送る。画像書き込みユニット４では、画像データに応じてＬＤ（レーザーダイオード）の駆動を変調する。
【００３０】
ドラムユニット８では一様に帯電された回転する感光体ドラムに前記ＬＤからのレーザービームにより潜像を書き込み、現像ユニット１０によりトナーを付着させて顕像化させる。
【００３１】
感光体ドラム上に作られた画像は、中間転写部９の中間転写ユニットの転写ベルト上に再転写される。中間転写ベルト上にはフルカラーコピーの場合４色のトナーが順次重ねられる。（Ｂｋ、Ｃ、Ｍ、Ｙ）の４色フルカラーコピーの場合にはＢｋ、Ｃ、Ｍ、Ｙの４色作像・転写工程が終了した時点で中間転写ベルトとタイミングを合わせて、給紙部１１より転写紙が給紙され、紙転写部で中間転写ベルトから４色同時に転写紙にトナーが転写される。トナーが転写された転写紙は搬送部を経て定着部１２に送られ、定着ローラーと加圧ローラによって熱定着され排紙される。
【００３２】
また、コピーモード等のユーザが設定するものは、操作部ユニット５によって入力される。設定されたコピーモード等の操作モードはシステム制御ユニット１に送られ、システム制御ユニット１では設定されたコピーモードを実行するための制御処理を行う。このときシステム制御ユニット１から、画像読み取りユニット２、画像処理ユニット３、画像書き込みユニット４、画像表示ユニット７等のユニットに対して制御指示を行う。
【００３３】
画像表示ユニット７に画像読み取りユニット２から読み取った画像を表示するには、システム制御ユニット１からの制御指示により、画像読み取りユニット２が原稿画像の読み取りをスタートし、画像読み取りユニット２からの画像信号に対して、画像処理ユニット３において画像表示ユニット７で表示するのに適した画像処理を行った後、画像表示ユニット７に原稿の画像データを出力する。画像処理ユニット３から出力された画像データは、図２に示す画像表示ユニット７の機能ブロック図の画像データレベル変換器３０とＦＩＦＯ２１を介して、ＣＰＵ２３内蔵のＤＭＡコントローラによって、画像データ格納用のＤＲＡＭ２２に格納される。画像表示ユニット７には画像データと共に画像データ制御信号も送られているので、有効画像領域だけを取り込むことが可能である。ＤＲＡＭ２２に格納された有効画像データは、ＣＰＵ２３によってＶＲＡＭ２４にＤＭＡ転送される。このときＣＰＵ２３によってＤＲＡＭ２２内の画像データの任意の部分を転送したり、拡大・縮小・間引き、その他の処理を行うことも可能である。ＶＲＡＭ２４に転送された画像データは、ＬＣＤＣ（ＬＣＤコントローラ）２５の制御によりＬＣＤパネル２６に表示される。
【００３４】
なお、ＲＯＭ２７はＣＰＵ２３のプログラムデータを記憶し、ＳＲＡＭ２８はＣＰＵ２３のワークエリアとして機能するとともに、処理すべきデータを一時的に格納する。キーボード３１はＣＰＵ２３に対してデータや指示入力を行うためのものでＣＰＵ２３とシステム制御ユニット１はシリアルレベル変換器２９を介して接続されている。
【００３５】
図３は画像表示ユニット７の構成を示す図で、画像表示ユニット７は画像をＬＣＤ５０に表示させ、その画面内で編集・加工のエリア指定／モード設定を行うためのディスプレイエディタを兼用しても良い。図３の各設定キーは図２の機能ブロック図においては３１のキーボード部分にあたり、本発明で特に重要なキーは読み取りキー５０ａと明るさ調整キー４９である。
【００３６】
図４は操作部ユニット５の正面図である。同図において、テンキー４１はコピー枚数などの数値入力を行う場合に使用する。モードクリア／予熱キー４２は設定したモードを取り消して初期設定に戻す場合や、一定時間以上の連続押下で予熱状態とする設定を行う。割り込みキー４３はコピー中に割り込み、別の原稿のコピーを行う場合に使用する。画質調整キー４４は画質の調整を行うときに使用する。プログラムキー４５はよく使用するモードの登録や呼出を行う場合に使用する。プリントスタートキー４６はコピー開始の為のキーである。クリア／ストップキー４７は入力した数値をクリアする場合や、コピー途中でコピーを中断する場合に使用する。エリア加工キー４８は画像表示ユニットディスプレイエディター上で、エリア加工・編集等のモードを使用する場合に使用する。輝度調整つまみ４９はＬＣＤパネルの画面の明るさを調整する。また、タッチパネルキー５０はＬＣＤパネル上に表示された各種のキーの範囲と同じ範囲にキーエリアを設定して、タッチパネルが前記設定された範囲内の押下を検出すると、その設定されたキーの処理を行う。初期設定キー５１はユーザが各初期設定を選択できる時に押下する。
【００３７】
図５はＬＣＤ液晶表示画面の一例を示す図である。同図に示されるように、ＬＣＤ画面上でカラーモード、自動濃度、マニュアル濃度、画質モード、自動用紙選択、用紙トレイ、用紙自動変倍、等倍、ソート、スタック等のモード選択表示があり、さらにクリエイト、カラー加工、両面、変倍等のサブ画面選択表示もある。各表示の大きさと同様の大きさのキーがタッチパネル上に設定されている。
【００３８】
図６は図５上の変倍キー押下による画面展開の一例を示す図である。変倍キーが押下されると、画面下方から変倍設定画面がスクロールアップされる。変倍設定画面には定型変倍予め変倍率が設定されている変倍モード用のキーが設定されている。例えば７１％の部分のタッチパネルキーを押下すると、変倍率７１％が選択される。またこの画面には定型変倍以外の変倍モードを選択するため、ズームキー、寸法変倍キー、独立変倍／拡大連写キーが画面左側に設定されている。
【００３９】
図７はタッチパネル検出回路の一例を示す回路図、図８は端子Ｘ１、Ｘ２、Ｙ１、Ｙ２の設定状態を表したものである。コントローラ２５は検出端子をＨｉｇｈ状態にして、端子Ｘ１、Ｘ２、Ｙ１、Ｙ２を図８に示されるように設定する。Ｙ１、Ｙ２の回路は抵抗でプルアップされているので、タッチパネルＯＦＦのときＹ１は＋５ｖになり、ＯＮの時は０ｖになる。従って、Ａ／Ｄコンバータ２５１の出力からＯＮ／ＯＦＦの状態を確認する。コントローラ２５は、タッチパネルＯＮの状態を検知すると測定モードに切り換える。Ｘ方向の時はＸ１は＋５ｖ、Ｘ２は０ｖになり、入力位置の電位がＹ１を通してＡ／Ｄコンバータ２５１に接続されて座標が算出される。Ｙ方向の座標も回路を切り換えて同様に算出される。このような検出回路によって、タッチパネル５０の押下位置が検出される。
【００４０】
図９は操作部ユニット５の構成を示すブロック図である。同図において、ＣＰＵ５０１からのアドレス信号はアドレスラッチ５０２に取り込まれ、ＣＰＵ５０１からの信号によりここでコントロールされる。アドレスラッチをでたアドレス信号はその一部がアドレスデコーダ５０３に入り、ここで各ＩＣへのチップセレクト信号を作り、メモリマップの作成に使用される。また、アドレスはＲＯＭ５０４、ＲＡＭ等のメモリやＬＣＤＣ２５に入りアドレス指定に使用される。一方、ＣＰＵ５０１からのデータバスはメモリやＬＣＤＣ２５に接続され、データの双方向通信が行われる。ＬＣＤＣ２５にはＣＰＵ５０１からのアドレスバス、データバスの他に、ＬＥＤドライバ５０４、キーボード３１、アナログタッチパネル５０、ＬＣＤモジュール２６、及び表示データ用のＲＯＭ２５２、ＲＡＭ２５３等が接続されている。
【００４１】
ＬＣＤＣ２５はキーボード３１からの信号やタッチパネル５０からの信号によりＲＯＭ２５２、ＲＡＭ２５３のデータから表示データを作成し、ＬＣＤ２６上への表示をコントロールする。また、ＣＰＵ５０１には光ファイバー用コネクタが接続されており、外部との通信を行っている。
【００４２】
図１０本発明の実施形態に係る画像読み取り部（ユニット）２の全体構成を示すブロック図である。
【００４３】
スキャナＩＰＵ制御部上のＣＰＵ２０１はＲＯＭ２０２に格納されたプログラム実行し、ＲＡＭ２０３にデータ等を読み書きすることによりスキャナ・ＩＰＵ部の全体の制御を行っている。また、システム制御部（ユニット）１とシリアル通信で接続されおり、コマンド及びデータの送受信により指令された動作を行う。さらに、システム制御部１は操作表示部（操作部ユニット）５とシリアル通信で接続されており、ユーザからのキー入力指示により動作モード等の指示を設定することができる。ＣＰＵ２０１はＩ／Ｏ２０６である原稿検知センサ、ＨＰセンサ、圧板開閉センサ、冷却ファン等に接続されおり検知及びＯＮ／ＯＦＦの制御をしている。スキャナモータドライバ２０７はＣＰＵ２０１からのＰＷＭ出力によりドライブされ、励磁パルスシーケンスを発生し原稿走査駆動用のパルスモータ２０８を駆動する。
【００４４】
原稿画像はランプレギュレータ２０９に駆動されたハロゲンランプ２１０の光量出力により光信号を複数ミラー及びレンズを介して３ラインＣＣＤ２１１に結像される。３ラインＣＣＤ２１１はスキャナＩＰＵ制御上のタイミング回路２１２によって、各駆動クロックを与えられて各ＲＧＢのｏｄｄ，ｅｖｅｎのＲＧＢのアナログの画像信号をそれぞれエミッタホロワ２１３，２１４，２１５に出力している。エミッタホロワ２１３，２１４，２１５からアナログ処理回路２１６，２１７，２１８へ入力されたＲＧＢの各信号はアナログ処理回路２１６，２１７，２１８内で減算法ＣＤＳ実行し、ＣＣＤ２１１のオプティカルブラック部でラインクランプ実施し、ｏｄｄとｅｖｅｎの出力差を補正し、それぞれのアンプゲイン調整を行う。ゲイン調整後はマルチプレクサで合成して、最終的にＤＣレベルのオフセット調整後にＲＧＢ各色の信号毎にＡ／Ｄコンバータ２１９，２２０，２２１へ入力される。
【００４５】
Ａ／Ｄコンバータ２１９，２２０，２２１へ入力されたＲＧＢのアナログ信号はデジタル化されてシェーディング回路２２２へ入力される。シェーディング回路では照明系の光量不均一やＣＣＤ２１１の画素出力のバラツキを補正する機能を持っている。シェーディング補正された画像データはＲおよびＧ用のライン間補正メモリ２２３，２２４へ入力されて３ラインＣＣＤ２１１のＢとＧ、ＢとＲのライン数の画像データをメモリ２２３，２２４で遅延させてＢＧＲの読取画像の１ライン以上の位置合わせを行い、ドット補正部２２５へ出力する。
【００４６】
ドット補正部２２５ではライン間補正メモリ２２３，２２４から出力された画像データのＲＧＢデータの１ライン以内ドットのズレを補正する。そして、スキャナγ補正部２２６で反射率リニアデータをルックアップテーブル方式で補正する。この補正後の画像データは自動原稿色判定回路２２８と自動画像分離回路２２９とディレーメモリ２２７を介してＲＧＢフィルタ、色変換処理、変倍処理、クリエイト２３０に入力される。自動原稿色判定回路２２８ではＡＣＳ有彩／無彩判定処理が行われ、ＡＣＳ処理では黒、及び灰色の判定を行う。自動画像分離回路２２９では文字／網点処理が行われる。ここでは像域分離処理として、エッジ判定白画素と黒画素の連続性により判定、網点判定画像中の山／谷ピーク画素の繰り返しパターンにより判定、写真判定文字・網点外で画像データがある場合に文字及び印刷網点部、写真部の領域を判定してＣＰＵ２０１に伝え、後段のＲＧＢフィルタ、色変換プリンタγ補正、ＹＭＣＫフィルタ、階調処理でパラメータや係数の切り換えに使用される。
【００４７】
画像データはＲＧＢフィルタ２３０に入力される。ＲＧＢフィルタ２３０ではＲＧＢのＭＴＦ補正、平滑化、エッジ強調、スルー等のフィルタ係数を先の判定領域により切り換えられ、設定される。色変換処理ではＲＧＢデータからＹＭＣＫ変換、ＵＣＲ、ＵＣＡ処理を実行する。更に、変倍処理に入力され、主走査の画像データに対して拡大／縮小処理を実行する。画像表示部（ユニット）７の分岐はこの処理後に行われる。なお、画像表示部７には、Ｉ／Ｆを介して接続されている。
【００４８】
クリエイト２３０ではクリエイト編集、カラー加工を行う。クリエイト編集では斜体、ミラー、影付け、中抜き処理等を実行する。カラー加工では、カラー変換、指定色消去、アンダーカラー等を実行する。
【００４９】
プリンタγ補正、ＹＭＣＫフィルタ２３１では先の判定領域に基づいてプリンタγ変換とフィルタ係数の設定する。階調処理ではディザ処理を実行し、ビデオコントロールでは書き込みタイミング設定や画像領域、白抜き領域の設定やグレースケールやカラーパッチ等のテストパターン発生を行うことができ、最終画像データを書き込み処理でＬＤレーザーダイオードへ出力できるように処理されてＬＤへ出力する。
【００５０】
各機能処理はＣＰＵ２０１に接続されており、ＲＯＭ２０２に格納されているプログラムにより各処理の設定と動作をシステム制御部の指示により実行する。
【００５１】
本実施形態における動作について図１１を参照して説明する。  
まず、タイミング回路２１２と３ラインＣＣＤ２１１と図１０では図示しなかった両者間に入るＣＣＤ駆動ドライバ部２３３について説明する。タイミング回路２１２では発振器２３２からのクロックをＰＬＬ回路２１２１の入力としてＣＰＵバスＩ／Ｆ２１２５を介してレジスタの設定（レジスタ設定部２１２６）で分周器２１２２を設定して４逓倍クロックを発生する。このクロックがもとになって各種クロックを発生し、クロック発生回路２１２７及びＣＣＤクロック発生回路２１２３にクロックが入力される。また、タイミング回路２１２のＣＣＤクロック発生回路２１２３からＣＣＤ２１１を駆動する第１相転送クロックＸＰＨ１、第２相転送クロックＸＰＨ２、最終段転送クロックＸＰＨ２Ｂ、リセットクロックＸＲＳ、クランプクロックＸＣＰ、シフトゲートクロックＸＳＨを発生する。これらのクロックは後段のパルス調整回路２１２４に入力されてレジスタ設定部のコントロールに従い個々のクロックパルスの位相シフト量とパルス幅増減量を調整して出力する。前記パルス位相シフト量は前記４逓倍クロックの半周期単位でシフト量を調整する機能を持っている。また、パルス幅増減量も前記４逓倍クロックの半周期単位でパルス幅量を増減する機能を持っている。これらの出力がＣＣＤ駆動ドライバ部２３３へ入力される。
【００５２】
このときのＣＣＤ駆動ドライバ部２３３及び３ラインＣＣＤ２１１の詳細ブロック図を図１２に示す。また、図１２のドライバ部における入出力のタイミングチャートを図１３に示す。図１２において、３ラインＣＣＤ２１１の第１、２相転送クロックＸＰＨ１，ＸＰＨ２は入力容量がＭＡＸ１５０ｐＦ、ＴＹＰ１００ｐＦの端子が各８端子ある。駆動ドライバとしてはＡＣＴ０４を使用した例である。第１、２相転送クロックＸＰＨ１，ＸＰＨ２の１端子に対してＡＣＴ０４を２個並列に接続して駆動する必要がある。ＡＣＴ０４の入力容量をＭＡＸ１０ｐＦとしてタイミング回路２１２の入力容量は、１端子で駆動する場合、各端子は波形整形及びタイミング微調整用のコンデンサ４７ｐＦを含めてＭＡＸ１０×１６＋４７＝２０７ｐＦとなる。
【００５３】
駆動ドライバのＡＣＴ０４のパッケージングの割り振りにおいて、φ１ＡＰＨ１、φ２ＡＰＨ２をそれぞれ同じ信号同士のパッケージング割り振りをした場合はＡＣＴ０４のパッケージングのバラツキによりＰＨ１とＰＨ２の位相ズレが大きくなりクロスポイントを確保することが困難となる。実際には図１４に示すようなドライバＩＣとしてＡＣＴ０４の伝搬遅延時間がロットＡ、Ｂ、Ｃにより温度によっては最大４ｎｓ程度のバラツキが発生する。このロット間のバラツキはＡＣＴ０４のパッケージのバラツキとなる。対して本実施形態における図１２及び図１５のパッケージングの割り振りは、対になる第１、２相転送クロックＸＰＨ１，ＸＰＨ２を同一パッケージにすることによってパッケージ間の遅延バラツキをなくしＰＨ１とＰＨ２のクロスポイントを確保することができる。
【００５４】
また、図１３のタイミングチャートに示すようにドライバ入力タイミング回路出力であるＸＰＨ１、ＸＰＨ２，ＸＰＨ２ＢはクロックＤｕｔｙ比５０：５０のＴ１：Ｔ１と等しくなっている。この信号がＡＣＴ０４の入力となり、反転してドライバ出力としてＣＣＤ２１１を駆動する。ＣＣＤ入力転送クロックのＰＨ１、ＰＨ２、ＰＨ２Ｂでも同様にＤｕｔｙ比５０：５０のＴ１：Ｔ１と等しくなっている。このときのＰＨ１とＰＨ２のクロスポイントはＰＨ１の立ち下がり、立ち上がりどちらも２Ｖ以上でありクロスポイントの規格値を満足している。同様に、ＰＨ１とＰＨ２ＢのクロスポイントもＰＨ１の立ち下がり、立ち上がりどちらも２Ｖ以上でありクロスポイントの規格値を満足している。
【００５５】
次に最終段転送クロックＸＰＨ２ＢをクランプクロックＸＣＰに共通に使用した場合の実施形態を図１５及び図１６に示す。図１５で符号Ｑで示した丸点線部分で図１２の構成と異なっている。すなわち、図１５では、ドライバ入力の最終段転送クロックＸＰＨ２ＢとクランプクロックＸＣＰの接続を変更して最終段転送クロックＸＰＨ２Ｂを共通で使用する回路となっている。このときのタイミングチャートを図１６に示す。図１６において、クランプクロックＣＰ信号による有効クランプ領域はＲＳ↓からＰＨ２Ｂ↓まで（リセットクロックの立ち下がりから最終段転送クロックの立ち下がり）となるため、別パルスのクランプクロックＣＰ信号ではなく最終段転送クロックＰＨ２Ｂ信号を共通に入れることによりその時のリセットクロックＲＳパルス幅での最大の有効クランプ幅を取ることが可能となる。有効クランプ幅の仕様はＣＣＤ２１１によって変わるが、これが確保されていないとＣＣＤ２１１のランダムノイズが増加する傾向になる。
【００５６】
本発明は、クロスポイントの確保を容易にできることと上記のドライバＩＣのパッケージの伝搬遅延時間のバラツキ、その他タイミング回路でのバラツキ等があっても最終段転送クロックＸＰＨ２Ｂのクロックパルスの位相シフト量調整を行ってＰＨ２Ｂ↑とＰＨ１↓（最終段転送クロックの立ち上がりと第１相転送クロックの立ち下がり）のクロスポイントを確保することを特徴としている。
【００５７】
次に位相シフト量調整を含むパルス調整機能について説明する。
【００５８】
図１７はパルス位相シフト量調整機能を説明するための図で、同図において、ＸＰＨ２Ｂ、ＸＲＳ、ＸＣＰの各位相シフト量は図１６で示したタイミングチャートを位相シフト量０のデフォルトとしている。本実施形態では位相シフト量は−４〜＋４範囲としているが、一周期位相シフトできる構成とすることであらゆるタイミング対応することができる。図１７において位相シフト量はＰＬＬで発生する４逓倍クロックの半クロック単位の立ち下がりエッジ基準で位相シフト０を実線で示している。点線は位相シフト−２、−１、＋１、＋２を示している。位相シフトの−４、−３、＋３、＋４は同様に位相シフトするが、図１７では省略している。ＸＰＨ２Ｂ、ＸＲＳについて位相シフト例を示したが、ＸＣＰに関しても同様なので省略する。
【００５９】
図１８はパルス幅増減量調整機能を説明するための図で、同図において、ＸＰＨ２Ｂ、ＸＲＳ、ＸＣＰの各パルス幅増減量は図１６で示したタイミングチャートをパルス幅増減量０のデフォルトとしている。本実施形態ではパルス幅増減量を−３〜＋３としているが、ＸＰＨ２Ｂ、ＸＲＳ、ＸＣＰは４逓倍の半クロック単位であると１６分割になるので最小１分割のパルスから最大１５分割のパルス幅まで取れる構成とすることも可能である。この構成であれば、あらゆるタイミングに対応できる。ただし、図１８では、ＸＰＨ２Ｂ、ＸＲＳのパルス幅増減量は−１、＋１の例である。パルス幅の増減は立ち上がりエッジ基準に行う。パルス幅増減量の−３、−２、＋２、＋３も同様に増減するが、図１８では省略している。ＸＣＰに関しても同様なので省略する。
【００６０】
図１９はパルス調整機能レジスタの構成を示す図である。位相シフト量調整機能レジスタは各４ｂｉｔでデフォルトを０として±４まで設定できる１６ｂｉｔレジスタ構成となっている。また、パルス幅増減量調整機能レジスタは各３ｂｉｔで±３まで設定できる１６ｂｉｔレジスタ構成となっている。
【００６１】
以下、上記の位相シフト量調整がない場合について説明する。  
図２０は最終段転送クロックＰＨ２Ｂを含むドライバＩＣのパッケージの伝搬遅延時間大きい場合、または、第１相転送クロック及び第２相転送クロックＰＨ１，ＰＨ２の複数ドライバＩＣの総和としての伝搬遅延時間が小さい場合についてのタイミングチャートである。この伝搬遅延時間の差によりスキューＴｄが発生する。このスキューＴｄの発生によりドライバ出力のＰＨ１↓とＰＨ２Ｂ↑（第１相転送クロックの立ち下がりと最終段転送クロックの立ち上がり）のクロスポイントは図２０の最下段に示すように規格値２Ｖ以上を確保できない２Ｖ以下となってしまう。これにより転送効率の低下、ＰＲＮＵの悪化を招くことが考えられる。図２１に示した例においてもクランプクロックＸＣＰに最終段転送クロックＸＰＨ２Ｂと同信号入力した場合で高速動作時においては同様の不具合の発生が考えられる。
【００６２】
図２２にドライバ入力のリセットクロックＸＣＰに最終段転送クロックＸＰＨ２Ｂと同信号入力を行い、ＸＰＨ２Ｂに位相シフト調整機能を実施した場合の例を示す図である。図２１のスキューＴｄによりクロスポイント確保ができない場合に対して、ＸＰＨ２Ｂの位相シフト量調整機能レジスタを通常状態から−１することによりＰＬＬクロックの半クロックの位相シフトが可能である。位相シフト量はＴｄのスキュー量により適正値を調整する。図２２の例では、スキューが（Ｔｄ−ＰＬＬ半クロック）に低減され、クロスポイント確保ができている。さらにＸＰＨ２Ｂと同一パッケージに入力しているリセットクロックＸＲＳ、クランプクロックＸＣＰに対して、最終段転送クロックＸＰＨ２Ｂと同じ位相シフト量を入れることにより各信号のタイミングを確保することができる。
【００６３】
次に図１１を参照し、位相シフト量の適正値の算出・調整方法について説明する。  
図１１におけるシェーディング補正回路２２２は原稿読取時に照明系の光量不均一やＣＣＤの画素出力のバラツキを補正する機能を持っている。シェーディング補正回路２２２はバスＩ／Ｆ２２２１、レジスタ設定部コントロール回路２２２２、シェーディング演算回路２２２３、白メモリ２２２４からなっている。本実施形態では白基準板上でシェーディングデータを取り込む白メモリ２２２４を兼用して、転送効率、電荷先送りのどちらか一方あるいは両方とも算出し、その結果より位相シフト量を算出する。白メモリ２２２４には白基準板で複数ライン平均した出力値が保存されている。この白メモリ２２２４に保存した出力値は１画素単位でシェーディング演算回路２２２を介してレジスタ設定回路２１２６、バスＩ／Ｆ２１２５によってＣＰＵ２０１から読み取ることができる構成となっている。
【００６４】
図２３は本実施形態におけるＣＣＤ２１１の動作タイミングを示すタイミングチャートである。ＯＤＤのＢ、Ｇ、Ｒ出力がＯＳ１、３，５とＥＶＥＮのＢ、Ｇ、Ｒ出力がＯＳ２、４、６構成となっている。各出力の有効画素信号２３０１の後のダミー信号２３０２の中に転送効率測定及び電荷先送り測定が行えるＴＴＥ測定用画素２３０３が設けられている。ＴＴＥ画素２３０３の前後はフォトダイオードがない空送り部２３０４である。ＴＴＥ画素２３０３の後側１画素の結果より転送効率を算出、ＴＴＥ画素２３０３の前側１画素の結果より電荷先送り算出を行う。
【００６５】
ＣＰＵ２０１での計算式は、
転送効率
＝ＴＴＥ画素の出力値／ＴＴＥ画素＋１画素の出力値＋ＴＴＥ画素の出力値×１００％
電荷先送り
＝ＴＴＥ画素の出力値／ＴＴＥ画素−１画素の出力値＋ＴＴＥ画素の出力値×１００％
のようになる。
【００６６】
ＣＣＤ２１１によりＴＴＥ画素２３０３位置は決まっているので白メモリ２２２４から
ＴＴＥ画素２３０３の出力値
ＴＴＥ画素＋１画素の出力値
ＴＴＥ画素−１画素の出力値
をＣＰＵ２０１で読み取る。
【００６７】
図２１のスキューＴｄによりクロスポイント確保ができない場合の実際の読取値８ｂｉｔ換算は、
ＴＴＥ画素の出力値＝１９５
ＴＴＥ画素＋１画素の出力値＝３
ＴＴＥ画素−１画素＝１０
のようになる。このときの実際のＣＰＵ２０１での計算結果を求めると、
転送効率
＝ＴＴＥ画素の出力値／ＴＴＥ画素＋１画素の出力値＋ＴＴＥ画素の出力値×１００％
＝１９５／３＋１９５×１００％
＝９８．５％
となり、
電荷先送り
＝ＴＴＥ画素の出力値／ＴＴＥ画素−１画素の出力値＋ＴＴＥ画素の出力値×１００％
＝１９５／２０＋１９５×１００％
＝９０．７％
となる。
【００６８】
ＣＰＵ２０１では転送効率、電荷先送りとも９５％以下の場合に位相調整を実行する。電荷先送りがＮＧなので、最終段転送クロックＸＰＨ２Ｂの位相シフト量調整機能レジスタを通常状態から−１することによりＰＬＬクロックの半クロックの位相シフトさせる。その結果、図２２に示すようにスキューが（Ｔｄ−ＰＬＬ半クロック）に低減してクロスポイント確保が可能となる。
【００６９】
図２２の実際の読取値８ｂｉｔ換算は、
ＴＴＥ画素の出力値＝１９５
ＴＴＥ画素＋１画素の出力値＝３
ＴＴＥ画素−１画素＝１
となる。このときの実際のＣＰＵ２０１での計算結果を求めると
転送効率
＝ＴＴＥ画素の出力値／ＴＴＥ画素＋１画素の出力値＋ＴＴＥ画素の出力値×１００％
＝１９５／３＋１９５×１００％
＝９８．５％
となり、
電荷先送り
＝ＴＴＥ画素の出力値／ＴＴＥ画素−１画素の出力値＋ＴＴＥ画素の出力値×１００％
＝１９５／１＋１９５×１００％
＝９９．５％
となる。ＣＰＵ２０１では転送効率、電荷先送りとも９５％以上となり位相調整を終了する。
【００７０】
転送効率結果が９５％以下となった場合は、最終段転送クロックＸＰＨ２Ｂの位相シフト量調整機能レジスタを通常状態から＋１することにより、逆方向にＰＬＬクロックの半クロックの位相シフトが可能となる。結果は略すがこれより転送効率結果が９５％以上となり良好な転送が達成される。
【００７１】
また、ＣＣＤ２０１によってはＴＴＥ画素２３０３がないものがある。その場合は、
転送効率＝最終画素の出力値／最終＋１画素の出力値＋最終画素の出力値×１００％
電荷先送り＝最初画素の出力値／最初＋１画素の出力値＋最初画素の出力値×１００％
の画素位置に当てはめて代用する。  
このようにして転送効率、電荷先送りを算出して調整することにより転送効率が規格値内に入るようにし、ドライバＩＣのパッケージ間のスキューをキャンセルして信頼の高い安定した画像読取を実現することができる。
【００７２】
また、パッケージ構成を最終段転送クロックＰＨ２Ｂ、リセットクロックＲＳ、クランプクロックＣＰを同一パッケージ内にすることによって最終段転送クロックにおけるスキューを最小限に止めることができる。また、最終段転送クロックＰＨ２Ｂの位相シフトにともない、リセットクロックＲＳ、クランプクロックＣＰの位相シフトも高速動作時は各タイミングにおいて余裕度がないため行う必要があり、本実施形態ではリセットクロックＲＳ、クランプクロックＣＰに関しても位相シフト調整機能があるため容易に調整可能である。
【００７３】
このように本実施形態によれば、ＣＣＤ駆動容量が大きくなる複数ラインＣＣＤに対して大きな効果をもたらす。また、高速読取においてＣＣＤの出力期間が充分に確保できていない場合にはパッケージ間のバラツキの影響を小さくできることで高信頼で高安定な読取を実現できる。
【００７４】
なお、本実施形態では、６回路入りのＡＣＴ０４をＣＣＤ駆動ドライバとして示したが、８回路入りの例えばＡＣＴ２４０等を使用しても実現可能である。
【００７５】
以上のように本実施形態によれば、以下のような効果を奏する。
【００７６】
１）転送効率結果をシェーディング補正手段の白メモリデータから算出する手段を設けたので、本画像読取装置だけで自動調整が可能となる。また、機械外部に転送効率を測定する設備不要、人が介しての測定が不要となる。
【００７７】
２）本発明によれば、前述のクロスポイントを確実に確保することができる。また、パッケージ間の遅延バラツキ量に応じてレジスタで設定制御することが可能なので、個別に調整でき、ＣＰＵ等のコントローラによって制御できる。また、ＣＣＤ自体の転送効率バラツキ量やその他部品抵抗、コンデンサ等バラツキ量なども含めてＰＨ２Ｂの位相をレジスタで設定制御できるので、個別に調整できる。
【００７８】
３）光電変換手段ＣＣＤが最終段転送クロックＰＨ２Ｂ、リセットクロックＲＳからなる場合に出力タイミングを決定する上記２信号について同一パッケージＩＣドライバで駆動することにより、パッケージ間の遅延バラツキがなくなり、リセットクロックＲＳよりドライブされるφＲＳのタイミング適正化されて固体間のリセット不良を低減することができる。
【００７９】
４）光電変換手段ＣＣＤが最終段転送クロックＰＨ２Ｂ、リセットクロックＲＳクランプクロックＣＰからなる場合に出力タイミングを決定する上記３信号について同一パッケージＩＣドライバで駆動することにより、パッケージ間の遅延バラツキがなくなり、クランプクロックＣＰよりドライブされるφＣＰのタイミング適正化されて固体間のクランプ領域が増減することがなくなる。これによりより安定したＳＮを確保することができる。
【００８０】
５）クランプクロックＣＰによるクランプ領域を広く取るためには最終段転送クロックＰＨ２ＢとクランプクロックＣＰの発生信号を共通に使用する。これにより発生元での２信号間のバラツキを考慮する必要がないため、共通に使用しないときに比べて結果的に有効クランプ領域を広く取ることができる。その結果、ランダムノイズが低減され、良好なＳＮを確保することができる。
【００８１】
６）クランプクロックＣＰによるクランプ領域を広く取るためには最終段転送クロックＰＨ２ＢをクランプクロックＣＰと共通に使用することで可能となる。リセットクロックＲＳのリセット領域は有効クランプ領域から除かれるため、リセットクロックＲＳのパルス幅を狭くすることにより有効クランプ領域が増加してランダムノイズが低減して良好なＳＮを確保することができる。また、ＲＳのパルス幅をレジスタで設定制御できるので、個別に調整が可能となり、ＣＰＵ等のコントローラによって制御できる。  
７）光電変換手段をＣＣＤとすることで縮小光学系が可能となり、焦点深度が得られることから原稿浮きやある程度の立体物の読取も焦点ボケない読み取りが可能となる。
【００８２】
８）  光電変換手段が３ラインカラーＣＣＤを含む複数ラインＣＣＤの場合、転送クロックが複数ライン毎に必要となる。駆動するドライバも多数必要となり、複数パッケージＩＣドライバも必要になり、クロスポイントのバラツキ、リセットクロックのバラツキ、クランプクロックのバラツキがそれぞれかみ合わさって読取品質が低下してしまうことを防止することができる。
【００８３】
９）光電変換手段ＣＣＤへの２相駆動クロックの供給がφ１、φ２が別々のパッケージＩＣで駆動されるとパッケージ間の遅延バラツキがあり、高速駆動においては、このバラツキによりクロスポイントを確保できなくなるが、本実施形態によりクロスポイントを確保することが可能となる。
【００８４】
１０）最終段転送クロックＰＨ２Ｂの位相シフトにともない、リセットクロックＲＳ、クランプクロックＣＰの位相シフト量を等しくするにより、高速動作時の各タイミング取ることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施形態に係る画像形成装置の概略構成を示す図である。
【図２】本実施形態に係る画像形成装置の画像表示ユニットの機能ブロック図である。
【図３】本実施形態に係る画像形成装置の画像表示ユニットの構成を示す図である。
【図４】本実施形態に係る画像形成装置の操作部ユニットの正面図である。
【図５】本実施形態に係る画像形成装置のＬＣＤ液晶表示画面の一例を示す図である。
【図６】図５上の変倍キー押下による画面展開の一例を示す図である。
【図７】タッチパネル検出回路の一例を示す回路図である。
【図８】図７のタッチパネル検出回路の端子Ｘ１、Ｘ２、Ｙ１、Ｙ２の設定状態を表す図である。
【図９】本実施形態に係る画像形成装置の操作部ユニットの構成を示すブロック図である。
【図１０】本発明の実施形態に係る画像読み取り部（ユニット）の全体構成を示すブロック図である。
【図１１】図１０のタイミング回路を中心とする要部を示すブロック図である。
【図１２】図１１におけるＣＣＤ駆動ドライバ部及び３ラインＣＣＤの詳細を示すブロック図である。
【図１３】図１２のドライバ部における入出力のタイミングを示すタイミングチャートである。
【図１４】駆動ドライバの温度と伝搬遅延時間との関係を示す特性図である。
【図１５】最終段転送クロックＸＰＨ２ＢをクランプクロックＸＣＰに共通に使用した場合のＣＣＤ駆動ドライバ部及び３ラインＣＣＤの詳細を示すブロック図である。
【図１６】図１５のドライバ部における入出力のタイミングを示すタイミングチャートである。
【図１７】パルス位相シフト量調整機能を説明するための図である。
【図１８】パルス幅増減量調整機能を説明するための図である。
【図１９】パルス調整機能レジスタの構成を示す図である。
【図２０】ドライバＩＣのパッケージの伝搬遅延時間大きい場合、または、第１相転送クロック及び第２相転送クロックの複数ドライバＩＣの総和としての伝搬遅延時間が小さい場合についてのＣＣＤの駆動タイミングを示すタイミングチャートである。
【図２１】ドライバ入力のリセットクロックＸＣＰに最終段転送クロックＸＰＨ２Ｂと同信号入力を行った場合のＣＣＤの駆動タイミングを示すタイミングチャートである。
【図２２】ドライバ入力のリセットクロックＸＣＰに最終段転送クロックＸＰＨ２Ｂと同信号入力を行い、ＸＰＨ２Ｂに位相シフト調整機能を実施した場合のＣＣＤの駆動タイミングを示すタイミングチャートである。
【図２３】本実施形態におけるＣＣＤの動作タイミングを示すタイミングチャートである。
【符号の説明】
【００８６】
１  システム制御ユニット
２  画像読み取りユニット（スキャナ）
３  画像処理ユニット
４  画像書き込みユニット
５  操作部ユニット
６  複写機機構部
７  画像表示ユニット
８  ドラムユニット
９  中間転写部
１０  現像部
１１  給紙部
１２定着部
２１  ＦＩＦＯ（ラインバッファ）
２２  ＤＲＡＭ（画像データメモリ）
２３  ＣＰＵ
２４  ＶＲＡＭ（ビデオメモリ）
２５  ＬＣＤＣ（ＬＣＤコントローラ）
２６  ＬＣＤ（液晶パネル）
２７  ＲＯＭ
２８  ＳＲＡＭ
２９  シリアル通信ドライバ
３０  画像データ信号バッファ（ドライバ／レシーバ）
３１  キーボード
２０１  ＣＰＵ
２１１  ３ラインＣＣＤ
２１２  タイミング回路
２１３，２１４，２１５  エミッタホロワ
２１６，２１７，２１８  アナログ回路
２１９，２２０，２２１  Ａ／Ｄコンバータ
２２２  シェーディング回路
２２３，２２４  ライン間補正メモリ
２２５  ドット補正部
２２６  スキャナガンマ補正部
２２７  ディレーメモリ
２２８  自動原稿色判定回路
２２９  自動画像分離回路
２３０  ＲＧＢフィルタ・色変換・変倍処理・クリエイト部
２３１  プリンタγ補正・書き込み処理部
２２２１  バスＩ／Ｆ
２２２２  レジスタ設定部
２２２３  シェーディング演算回路
２２２４  色メモリ
【図１】
2006140926.tif 000003
【図２】
2006140926.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006140926.tif 000009
【図８】
2006140926.tif 000010
【図９】
2006140926.tif 000011
【図１０】
2006140926.tif 000012
【図１１】
2006140926.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006140926.tif 000019
【図１８】
2006140926.tif 000020
【図１９】
2006140926.tif 000021
【図２０】
2006140926.tif 000022
【図２１】
2006140926.tif 000023
【図２２】
2006140926.tif 000024
【図２３】
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