(57)【要約】【課題】  基準電圧の変動を減少させることができる基準電圧変動補償回路を提供する。【解決手段】  第１入力端子、第２入力端子、及び少なくとも一つの出力端子を有する差動増幅器を含む集積回路装置が開示される。第２入力端子は、時間変動入力信号を受信するように構成される。正常状態で常にオン状態であるＣＭＯＳ伝送ゲートも含まれる。ＣＭＯＳ伝送ゲートは、基準電圧を受信する入力端子及び差動増幅器の第１入力端子に電気的に接続されている出力端子を有する。ＣＭＯＳ伝送ゲートは、差動増幅器の第１入力に寄生キャパシタンスを追加することによって、キックバックノイズによる基準電圧の変動を減少させる。【選択図】    図２
2006067556.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子と、時間変動入力信号を受信する第２入力端子と、少なくとも一つの出力端子とを有する差動増幅器と、
基準電圧を受信する入力端子と、前記差動増幅器の前記第１入力端子に電気的に接続されている出力端子とを有するＣＭＯＳ伝送ゲートと、を含むことを特徴とする集積回路装置。
【請求項２】
前記ＣＭＯＳ伝送ゲートは、正常動作時には、常にオン状態のＣＭＯＳ伝送ゲートであることを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記ＣＭＯＳ伝送ゲートは、電源電圧に応答する第１ゲート端子と、グラウンド基準電圧に応答する第２ゲート端子とを含むことを特徴とする請求項２記載の集積回路装置。
【請求項４】
前記時間変動入力信号は、第１周波数を有する時間変動成分を含み、前記ＣＭＯＳ伝送ゲートは、前記ＣＭＯＳ伝送ゲートの第２入力端子から第１入力端子に前記第１周波数を有する前記時間変動成分に応答して伝達されるキックバック信号に対して、前記ＣＭＯＳ伝送ゲート及び前記差動増幅器の前記第１入力端子の間に存在する寄生キャパシタンスが低周波濾波器として動作するように構成されることを特徴とする請求項１記載の集積回路装置。
【請求項５】
第１入力端子と、時間変動入力信号を受信する第２入力端子と、少なくとも一つの出力端子とを有する第１差動増幅器と、
第１入力端子と、前記時間変動入力信号を受信する第２入力端子と、少なくとも一つの出力端子とを有する第２差動増幅器と、
第１端子と、第２端子とを有する少なくとも一つの第１抵抗器を含む電圧分配器と、
前記第１抵抗器の第１端子に電気的に接続されている入力端子と、前記第１差動増幅器の第１入力端子に電気的に接続されている出力端子とを有する第１ＣＭＯＳ伝送ゲートと、
前記第１抵抗器の第２端子に電気的に接続されている入力端子と、前記第２差動増幅器の第１入力端子に電気的に接続されている出力端子とを有する第２ＣＭＯＳ伝送ゲートと、を含むことを特徴とする集積回路装置。
【請求項６】
前記第１及び第２ＣＭＯＳ伝送ゲートは、正常動作時には、常にオン状態のＣＭＯＳ伝送ゲートであることを特徴とする請求項５記載の集積回路装置。
【請求項７】
基準電圧信号を通過させる伝送ゲートと、
前記伝送ゲートを通過した基準電圧と入力電圧との差異を増幅する増幅器と、を含むことを特徴とする基準電圧変動補償回路。
【請求項８】
前記伝送ゲートは、常にターンオンされ前記基準電圧信号を通過させることを特徴とする請求項７記載の基準電圧変動補償回路。
【請求項９】
前記伝送ゲートは、第１直流電源電圧に結合された第１選択端子、及び第２直流電源電圧に結合された第２選択端子を含むことを特徴とする請求項７記載の基準電圧変動補償回路。
【請求項１０】
前記伝送ゲートは、前記増幅器の基準電圧入力端に前記基準電圧を提供することを特徴とする請求項７記載の基準電圧変動補償回路。
【請求項１１】
前記入力電圧は、５００ＭＨｚ〜２ＧＨｚの周波数を有することを特徴とする請求項７記載の基準電圧変動補償回路。
【請求項１２】
前記伝送ゲートは、前記増幅器からのキックバックノイズを減少させるためのキャパシタとして動作することを特徴とする請求項７記載の基準電圧変動補償回路。
【請求項１３】
前記増幅器は、ＣＭＯＳ増幅器であることを特徴とする請求項７記載の基準電圧変動補償回路。
【請求項１４】
前記増幅器は、前記伝送ゲートを通過した基準電圧を第１差動入力とし、前記入力電圧を第２差動入力とする差動増幅器であることを特徴とする請求項１３記載の基準電圧変動補償回路。
【請求項１５】
前記増幅器は、
第１及び第２抵抗素子と、
前記第１抵抗素子に結合され、前記伝送ゲートを通過した基準電圧を第１制御電極を介して受信する第１トランジスタと、
前記第２抵抗素子に結合され、入力電圧を第２制御電極を介して受信する第２トランジスタと、を含む差動増幅器であることを特徴とする請求項１４記載の基準電圧変動補償回路。
【請求項１６】
前記増幅器は、
前記伝送ゲートを通過した基準電圧の入力を受ける第１入力と、
前記基準電圧を反転させた反転基準電圧の入力を受ける第２入力と、
前記入力電圧の入力を受ける第３入力と、
前記入力電圧を反転させた反転入力電圧の入力を受ける第４入力と、を有する差動増幅器を含むことを特徴とする請求項１３記載の基準電圧変動補償回路。
【請求項１７】
基準電圧信号を通過させる伝送ゲートと、
前記伝送ゲートを通過した基準電圧と入力電圧との差異を増幅するプリアンプと、
前記プリアンプの出力を増幅する２次増幅器と、
前記入力電圧が前記基準電圧より大きい場合、第１レベルの出力信号を生成し、前記入力電圧が前記基準電圧より小さい場合、第２レベルの出力信号を生成する比較電圧発生部と、を含むことを特徴とする比較器。
【請求項１８】
前記伝送ゲートは、常にターンオンされ前記基準電圧信号を通過させることを特徴とする請求項１７記載の比較器。
【請求項１９】
前記伝送ゲートは、第１直流電源電圧に結合された第１選択端子、及び第２直流電源電圧に結合された第２選択端子を含むことを特徴とする請求項１７記載の比較器。
【請求項２０】
前記プリアンプは、ＣＭＯＳプリアンプであることを特徴とする請求項１７記載の比較器。
【請求項２１】
前記プリアンプは、前記伝送ゲートを通過した基準電圧を第１差動入力とし、前記入力電圧を第２差動入力とする差動増幅器であることを特徴とする請求項２０記載の比較器。
【請求項２２】
基準電圧信号を通過させる伝送ゲートと、
前記伝送ゲートを通過した基準電圧と入力電圧との差異を増幅するＣＭＯＳプリアンプと、を含むことを特徴とする比較器。
【請求項２３】
前記比較器は、前記ＣＭＯＳプリアンプの出力を増幅する２次増幅器を更に含むことを特徴とする請求項２２記載の比較器。
【請求項２４】
前記伝送ゲートは、常にターンオンされ前記基準電圧信号を通過させることを特徴とする請求項２２記載の比較器。
【請求項２５】
前記伝送ゲートは、第１直流電源電圧に結合された第１選択端子と、第２直流電源電圧に結合された第２選択端子とを含むことを特徴とする請求項２２記載の比較器。
【請求項２６】
前記伝送ゲートは、
第１直流電源電圧に結合された制御電極を有するＰＭＯＳトランジスタと、
第２直流電源電圧に結合された制御電極を有するＮＭＯＳトランジスタと、を含むことを特徴とする請求項２２記載の比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較器の基準電圧の変動を減少させるための回路に係り、より詳細には、ＣＭＯＳプリアンプを用いた比較器の基準電圧の変動を減少させるための回路に関する。
【背景技術】
【０００２】
高速で動作するアナログ−デジタル変換器（ＡＤＣ；Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）において、アナログ入力信号と抵抗列等から出力される基準電圧信号とが比較器のプリアンプに印加される。この時、入力信号の動作による雑音によって基準電圧が不安定に変動する。高速で動作するアナログ−デジタル変換器において、比較器が安定的な動作をするためには、基準電圧は他の信号の変化に関係なく、一定の値に保たれなければならない。高速入力を処理する比較器のプリアンプでの基準電圧の変動（ｆｌｕｃｔｕａｔｉｏｎ）は、比較器の性能に大きな誤差を発生させる。
【０００３】
従来は、このような基準電圧を一定に維持するために、アナログ−デジタル変換器の基準電圧入力端にキャパシタを接続して、基準電圧の変動を減少させた。現在、基準電圧の変動を減少させるために、ＭＩＭキャパシタ又はＭＯＳトランジスタの酸化膜を用いたＭＯＳキャパシタが使用されている。即ち、ＭＩＭキャパシタ又はＭＯＳキャパシタ等を用いて、基準電圧の時間当たり変化を最小化している。
【０００４】
しかし、既存のＭＩＭキャパシタ又はＭＯＳキャパシタをアナログ−デジタル変換器の基準電圧入力端に接続して使用する場合、単位面積当たりの静電容量が小さいため、高速動作に必要なキャパシタンス値を確保するためには、大面積を必要とする。これでは、回路全体の面積を増加させ、実際のレイアウト上で実現することが難しいという欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の第１の目的は、基準電圧の変動を減少させることができる基準電圧変動補償回路、及びこれを含む集積回路装置を提供することにある。
【０００６】
本発明の第２の目的は、基準電圧の変動を減少させることができる比較器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施例による集積回路装置は、第１入力端子と、時間変動入力信号を受信する第２入力端子と、少なくとも一つの出力端子とを有する差動増幅器、及び基準電圧を受信する入力端子と、前記差動増幅器の第１入力端子に電気的に接続されている出力端子とを有するＣＭＯＳ伝送ゲートを含む。前記ＣＭＯＳ伝送ゲートは、正常動作時には常にオン状態であり、電源電圧に応答する第１ゲート端子及びグラウンド基準電圧に応答する第２ゲート端子を含むことができる。前記時間変動入力信号は、第１周波数を有する時間変動成分を含み、前記ＣＭＯＳ伝送ゲートは、前記ＣＭＯＳ伝送ゲート及び前記差動増幅器の第１入力端子の間に存在する寄生キャパシタンスが前記第１周波数を有する前記時間変動成分に応答して、前記ＣＭＯＳ伝送ゲートの第２入力端子から第１入力端子に伝達されるキックバック信号に対して低周波濾波器として動作するように構成される。
【０００８】
本発明の他の実施例による集積回路装置は、第１入力端子と、時間変動入力信号を受信する第２入力端子と、少なくとも一つの出力端子を有する第１差動増幅器と、第１入力端子と、前記時間変動入力信号を受信する第２入力端子と、少なくとも一つの出力端子とを有する第２差動増幅器、第１端子と第２端子とを有する少なくとも一つの第１抵抗器を含む電圧分配器、前記第１抵抗器の第１端子に電気的に接続されている入力端子と、前記第１差動増幅器の第１入力端子に電気的に接続されている出力端子とを有する第１ＣＭＯＳ伝送ゲート、及び前記第１抵抗器の第２端子に電気的に接続されている入力端子と前記第２差動増幅器の第１入力端子に電気的に接続されている出力端子とを有する第２ＣＭＯＳ伝送ゲートを含む。前記第１及び第２ＣＭＯＳ伝送ゲートは、正常動作時には常にオン状態を維持する。
【０００９】
本発明の実施例による基準電圧変動補償回路は、基準電圧信号を通過させる伝送ゲート、及び前記伝送ゲートを通過した基準電圧と入力電圧との差異を増幅する増幅器を含む。前記伝送ゲートは、常にターンオンされ前記基準電圧信号を通過させることができる。前記伝送ゲートは、第１直流電源電圧に結合された第１選択端子及び第２直流電源電圧に結合された第２選択端子を含むことができる。
【００１０】
本発明の実施例による比較器は、基準電圧信号を通過させる伝送ゲート、前記伝送ゲートを通過した基準電圧と入力電圧との差異を増幅するプリアンプ、前記プリアンプの出力を増幅する２次増幅器、及び前記入力電圧が前記基準電圧より大きい場合には第１レベルの出力信号を生成し、前記入力電圧が前記基準電圧より小さい場合には第２レベルの出力信号を生成する比較電圧発生部を含む。
【００１１】
本発明の他の実施例による比較器は、基準電圧信号を通過させる伝送ゲート、及び前記伝送ゲートを通過した基準電圧と入力電圧との差異を増幅するＣＭＯＳプリアンプを含む。前記比較器は、前記ＣＭＯＳプリアンプの出力を増幅する２次増幅器を更に含むことができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。
【００１３】
図１は、プリアンプのキックバックノイズ伝達過程を説明するための回路図である。例えば、プリアンプは、アナログ−デジタル変換器の比較器に使用することができる。またプリアンプは、ＣＭＯＳプリアンプとすることができる。
【００１４】
図１を参照すると、プリアンプは、例えば、ダイオード結合されたＰＭＯＳトランジスタＭ３、Ｍ４、共通ソース構造を有するＮＭＯＳトランジスタＭ１、Ｍ２、及び定電流源Ｉｓで構成される。
【００１５】
トランジスタＭ１のゲートにはアナログ入力信号Ｖｉｎが高速で印加され、トランジスタＭ２のゲートには基準電圧信号Ｖｒｅｆが印加される。例えば、アナログ入力信号Ｖｉｎは、５００ＭＨｚ〜２ＧＨｚの周波数を有し、トランジスタＭ１のゲートに入力される。基準電圧信号Ｖｒｅｆは、例えば、電圧分配された抵抗により生成されたバイアス電圧である。
【００１６】
このように、高速アナログ入力信号Ｖｉｎは入力端ＩＮ２を介して入力され、トランジスタＭ１のゲート−ソース間寄生キャパシタを介してノードＴに伝達された後、トランジスタＭ２のゲート−ソース間寄生キャパシタを介して更に入力端ＩＮ１に伝達される。このような過程を通じて、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆに影響を及ぼす。これをキックバックノイズ（ｋｉｃｋ  ｂａｃｋ  ｎｏｉｓｅ）という。
【００１７】
図２は、本発明の実施例による伝送ゲートを用いた基準電圧変動補償回路を例示するブロック図であり、図３は、本発明の実施例による伝送ゲートを用いた基準電圧変動補償回路の他の例を示すブロック図である。
【００１８】
図２を参照すると、基準電圧変動補償回路３０は、プリアンプ１０及び伝送ゲート２０を含む。
【００１９】
図１で説明したキックバックノイズによる基準電圧の変動を補正するために、伝送ゲート（ＴＧ；Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｇａｔｅ）２０がプリアンプ１０の基準電圧入力端、即ち、第１入力端ＩＮ１に連結される。
【００２０】
伝送ゲート２０は、第１基準電圧信号ＲＥＦ  ＩＮをプリアンプ１０の第１入力端ＩＮ１に伝達する。
【００２１】
プリアンプ１０は、伝送ゲートを通過した基準電圧Ｖｒｅｆを第１入力端（基準電圧入力端）ＩＮ１を介して入力し、アナログ入力信号Ｖｉｎを第２入力端ＩＮ２を介して入力し、基準電圧Ｖｒｅｆと入力信号Ｖｉｎとの差異を差動増幅して、出力信号ＯＵＴＮ及びＯＵＴＰとして出力する。ＯＵＴＰは、ＯＵＴＮの反転された信号である。例えば、増幅器回路３２は、図１の差動増幅器とすることができる。
【００２２】
図３を参照すると、基準電圧変動補償回路３２は、プリアンプ１２及び２個の伝送ゲート２０を含む。
【００２３】
プリアンプ１２は、差動入力信号Ｖｉｎ＋、Ｖｉｎ−をそれぞれ入力端子ＩＮ２＋、ＩＮ２−を介して入力し、２個の伝送ゲート２０をそれぞれ通過した差動基準電圧Ｖｒｅｆ＋、Ｖｒｅｆ−をそれぞれ入力端子ＩＮ１＋、ＩＮ１−を介して入力し、出力信号ＯＵＴＮ、ＯＵＴＰを出力する。キックバックノイズによる基準電圧の変動を補正するために、伝送ゲート２０がプリアンプ１０の入力端ＩＮ１＋、ＩＮ１−に連結される。例えば、増幅器回路３２は、差動増幅器とすることができる。
【００２４】
図４は、図１及び図２の伝送ゲートを示す回路図である。
【００２５】
図４を参照すると、伝送ゲート２０は、ＰタイプトランジスタＴＰ１とＮタイプトランジスタＴＮ１とが並列に連結されている。例えば、ＰタイプトランジスタＴＰ１はＰＭＯＳトランジスタであり、ＮタイプトランジスタＴＮ１はＮＭＯＳトランジスタである。
【００２６】
伝送ゲート２０は、常にターンオンされ第１基準電圧信号ＲＥＦ  ＩＮをプリアンプ１０の第１入力端ＩＮ１に伝達するように動作する。例えば、ＰＭＯＳトランジスタＴＰ１のゲートは第１電源電圧ＶＳＳに連結され、ＮＭＯＳトランジスタＴＮ１のゲートは第２電源電圧ＶＤＤに連結されることによって、伝送ゲート２０は常にターンオンされるように動作する。例えば、第２電源電圧ＶＤＤは正（＋）の直流電圧であり、第１電源電圧ＶＳＳは接地電圧又は負（−）の直流電圧である。
【００２７】
伝送ゲート２０に入力される第１基準電圧信号ＲＥＦ  ＩＮは、伝送ゲート２０の寄生並列キャパシタの影響を受けて、変動が減少する。又、伝送ゲート２０の寄生並列キャパシタの存在によって、入力信号Ｖｉｎに起因したキックバックノイズによる第２基準電圧信号Ｖｒｅｆの変動が減少する。
【００２８】
即ち、伝送ゲート２０のトランジスタのソース、ドレイン、ゲート端子間の寄生キャパシタンスは、基準電圧信号の変動を補償する。
【００２９】
伝送ゲート２０のトランジスタサイズ（Ｗ／Ｌ）を調節して、寄生キャパシタンスのサイズを調整することができる。従って、従来のＭＩＭキャパシタ又はＭＯＳキャパシタを用いる場合と比較して、レイアウト時に面積を大きく縮小させながらも、基準電圧信号の変動を補償することができる。
【００３０】
図５は、図４の伝送ゲートの寄生キャパシタンスを示す概念図である。
【００３１】
伝送ゲート２０のトランジスタのソース、ドレイン、及びゲート端子間のキャパシタンスの和である総キャパシタンス値ＣＴＧは、次の数式１で求めることができる。
【００３２】
【数１】
2006067556.tif 000003
ここで、Ｃｇｓはゲートとソースとの間の寄生キャパシタンス、Ｃｇｄはゲートとドレインとの間の寄生キャパシタンス、Ｃｓｂはソースと基板間の寄生キャパシタンス、Ｃｄｂはドレインと基板との間の寄生キャパシタンス、Ｃｇｂはゲートと基板との間の寄生キャパシタンスを示す。
【００３３】
図６は、図１のプリアンプのトランジスタＭ２の小信号等価回路を示し、図７は、伝送ゲートの等価キャパシタンスを反映した図１のトランジスタＭ２の小信号等価回路を示す図である。
【００３４】
図６を参照すると、トランジスタＭ２は、相互コンダクタンスｇｍと寄生キャパシタＣｇｓ、Ｃｇｄ、Ｃｄｂで表現される。図７に示すように、伝送ゲートの総キャパシタンス値ＣＴＧは入力端子ＩＮ１に並列に連結される。
【００３５】
図７を参照すると、伝送ゲートの総キャパシタンスＣＴＧは、入力端子ＩＮ１でＡＣ上のグラウンドであるＶＤＤ及びＶＳＳに連結されているので、高周波ノイズソースから伝達される高周波成分である入力信号Ｖｉｎを入力端子ＩＮ１で相殺させる低域通過フィルタとして動作する。その結果、高周波ノイズとして作用するＶｉｎ信号による基準電圧の変動を減少させることができる。
【００３６】
図８は、本発明の一実施例による伝送ゲートを用いた比較器の一例を示すブロック図である。
【００３７】
図８を参照すると、比較器回路１００は、基準電圧変動補償回路３０、２次増幅器４０、及び比較電圧発生部５０を含む。基準電圧変動補償回路３０は、伝送ゲート（ＴＧ）２０及びプリアンプ１０を含む。
【００３８】
キックバックノイズによる基準電圧の変動を補正するために、伝送ゲート２０がプリアンプ１０の基準電圧第１入力端ＩＮ１に連結される。
【００３９】
プリアンプ１０は、伝送ゲート２０を通過した基準電圧Ｖｒｅｆを第１入力端（又は、基準電圧入力端）ＩＮ１を介して入力し、アナログ入力信号Ｖｉｎを第２入力端ＩＮ２を介して入力をする。プリアンプ１０は、基準電圧Ｖｒｅｆと入力信号Ｖｉｎとの差異を差動増幅する。
【００４０】
２次増幅器４０は、プリアンプ１０の出力信号を２次増幅して出力する。
【００４１】
比較電圧発生部５０は、２次増幅器の出力の入力を受けて、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆより大きい場合、ハイレベルの出力信号ＣＯＵＴを出力し、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆより小さい場合、ローレベルの出力信号ＣＯＵＴを出力する。ここで、比較電圧発生部５０は、ラッチ回路を含む。例えば、比較電圧発生部５０がラッチ回路である場合、比較電圧発生部５０は、少なくとも一つのクロック信号に応答して、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆより大きい場合、ハイレベルの出力信号ＣＯＵＴを出力し、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆより小さい場合、ローレベルの出力信号ＣＯＵＴを出力する。比較電圧発生部５０は、従属連結された２個のインバータを含むこともできる。
【００４２】
従って、比較器１００は、入力信号Ｖｉｎ及び基準電圧信号Ｖｒｅｆの入力を受けて、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆより大きい場合、ハイレベルの出力信号ＣＯＵＴを出力し、入力信号Ｖｉｎが基準電圧信号Ｖｒｅｆより小さい場合、ローレベルの出力信号ＣＯＵＴを出力する。
【００４３】
図９は、伝送ゲートを使用しない場合の比較器のプリアンプを示す回路図であり、図１０は、本発明の一実施例による伝送ゲートを用いた場合の比較器のプリアンプを示す回路図である。図１１は、図９及び図１０のプリアンプに入力される入力信号Ｖｉｎを示すグラフであり、図１２は、伝送ゲートを用いて基準電圧の変動を補償する前と補償した後の基準電圧を示すグラフである。
【００４４】
図９を参照すると、抵抗（Ｒ１、Ｒ２、Ｒ３、…、Ｒｎ）から電圧分配されたバイアス電圧（又は、基準電圧）（Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、…、Ｖｒｅｆｎ）がそれぞれ第１プリアンプ１０−１、第２プリアンプ１０−２、第３プリアンプ１０−３、…、第ｎプリアンプ１０−ｎの第１入力端に印加され、入力信号Ｖｉｎがプリアンプ（１０−１、１０−２、…、１０−ｎ）の第２入力端に印加される。第１プリアンプ１０−１、第２プリアンプ１０−２、第３プリアンプ１０−３、…、第ｎプリアンプ１０−ｎは、それぞれＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、…、Ｖｒｅｆｎと入力信号Ｖｉｎとの差異を差動増幅して、第１乃至第ｎ出力信号（ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎ）を出力する。
【００４５】
図１０を参照すると、抵抗（Ｒ１、Ｒ２、Ｒ３、…、Ｒｎ）から電圧分配されたバイアス電圧（又は、基準電圧）（Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、…、Ｖｒｅｆｎ）がそれぞれ第１伝送ゲート２０−１、第２伝送ゲート２０−２、第３伝送ゲート２０−３、…、第ｎ伝送ゲート２０−ｎに入力される。第１伝送ゲート２０−１、第２伝送ゲート２０−２、第３伝送ゲート２０−３、…、第ｎ伝送ゲート２０−ｎを通過した基準電圧（Ｖｒｅｆ１’、Ｖｒｅｆ２’、Ｖｒｅｆ３’、…、Ｖｒｅｆｎ’）がそれぞれ第１プリアンプ１０−１、第２プリアンプ１０−２、第３プリアンプ１０−３、…、第ｎプリアンプ１０−ｎの第１入力端に印加され、入力信号Ｖｉｎがプリアンプ（１０−１、１０−２、…、１０−ｎ）の第２入力端に印加される。第１プリアンプ１０−１、第２プリアンプ１０−２、第３プリアンプ１０−３、…、第ｎプリアンプ１０−ｎは、それぞれＶｒｅｆ１’、Ｖｒｅｆ２’、Ｖｒｅｆ３’、…、Ｖｒｅｆｎ’と入力信号Ｖｉｎとの差異を差動増幅して、第１乃至第ｎ出力信号（ＯＵＴ１’、ＯＵＴ２’、…、ＯＵＴｎ’）を出力する。
【００４６】
図９及び図１０において、バイアス電圧（又は、基準電圧）（Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、…、Ｖｒｅｆｎ、Ｖｒｅｆ１’、Ｖｒｅｆ２’、Ｖｒｅｆ３’、…、Ｖｒｅｆｎ’）は、抵抗（Ｒ１、Ｒ２、Ｒ３、…、Ｒｎ）から電圧分配し生成することもできるが、複数のバイアストランジスタを用いたバイアス回路から生成することもできる。
【００４７】
図１１の入力信号Ｖｉｎは２５０ＭＨｚの周波数を有し、図１２は、入力信号Ｖｉｎをフラッシュタイプのアナログ−デジタル変換器（ＡＤＣ）の比較器に印加した時の基準電圧の変動を示す。
【００４８】
具体的に、図１２の実線は図９の第１プリアンプ１０−１、第２プリアンプ１０−２、第３プリアンプ１０−３、…、第ｎプリアンプ１０−ｎの第１入力端で測定された基準電圧（Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、…、Ｖｒｅｆｎ）から選択された４個の基準電圧の変動を示すシミュレーション結果である。
【００４９】
図１２の点線は、図１０の第１プリアンプ１０−１、第２プリアンプ１０−２、第３プリアンプ１０−３、…、第ｎプリアンプ１０−ｎの第１入力端で測定された基準電圧（Ｖｒｅｆ１’、Ｖｒｅｆ２’、Ｖｒｅｆ３’、…、Ｖｒｅｆｎ’）から選択された４個の基準電圧の変動を示すシミュレーション結果である。
【００５０】
図１２を参照すると、伝送ゲートを用いてバイアス電圧を補償する前と補償した後の基準電圧の変動の大きさが７０ｍｖから３ｍｖに大きく減少した。比較器が正確に動作するためには、基準電圧の変動は１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）より小さいことが好ましい。例えば、８ビットアナログ−デジタル変換器（ＡＤＣ）を用いると、分解能は２８＝２５６であり、３ｍＶのＬＳＢを有するためには、入力信号の範囲（ｒａｎｇｅ）が約７５０ｍＶである。本発明による伝送ゲートを用いることにより、基準電圧の変動が３ｍｖ以内、即ち、１ＬＳＢ以内になるという結果が得られた。
【００５１】
上述では本発明の伝送ゲートを用いたプリアンプがＡＤＣに用いられる場合について説明したが、本発明は、ＣＭＯＳプリアンプを用いる回路なら、ＡＤＣ外にもＤＡＣ等にも適用することができる。
【産業上の利用可能性】
【００５２】
上述したような本発明の基準電圧変動補償回路及び比較器によると、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの対で構成された伝送ゲートの寄生キャパシタンスを用いて、従来の比較器の基準電圧入力端に使用したＭＩＭキャパシタ又はＭＯＳキャパシタを代替することにより、基準電圧の変動を減少させることができる。
【００５３】
従来のＭＩＭキャパシタ又はＭＯＳキャパシタを用いる場合に比較して、レイアウト時に面積を大きく減少させることができる。
【００５４】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５５】
【図１】比較器のプリアンプのキックバックノイズの伝達過程を説明するための回路図である。
【図２】本発明の実施例による伝送ゲートを用いた基準電圧変動補償回路を例示するブロック図である。
【図３】本発明の実施例による伝送ゲートを用いた基準電圧変動補償回路の他の例を例示するブロック図である。
【図４】図１及び図２の伝送ゲートを示す回路図である。
【図５】図４の伝送ゲートの寄生キャパシタンスを示す概念図である。
【図６】図１のプリアンプのトランジスタＭ２の小信号等価回路を示す図である。
【図７】伝送ゲートの等価キャパシタンスを反映した図１のトランジスタＭ２の小信号等価回路を示す図である。
【図８】本発明の実施例による伝送ゲートを用いた比較器の一例を示すブロック図である。
【図９】伝送ゲートを用いない場合の比較器のプリアンプを示す回路図である。
【図１０】本発明の実施例による伝送ゲートを用いた場合の比較器のプリアンプを示す回路図である。
【図１１】図９及び図１０のプリアンプに入力される入力信号Ｖｉｎを示すグラフである。
【図１２】伝送ゲートを用いて基準電圧の変動を補償する前と補償した後の基準電圧を示すグラフである。
【符号の説明】
【００５６】
１０    プリアンプ
２０    伝送ゲート
３０    基準電圧変動補償回路
１００    比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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