(57)【要約】【課題】画素駆動回路を構成する薄膜トランジスタのキャリアの移動速度の増大と、１画素用駆動回路内の薄膜トランジスタの閾値電圧Ｖｔｈのばらつきの抑制とを図る画素駆動回路を含む電子回路装置、画素表示装置及び前記電子回路の製造方法を提供すること。【解決手段】絶縁基板上に設けられた非単結晶半導体膜と、この非単結晶半導体膜に設けられた複数個の結晶化半導体領域（５４）と、この各結晶化半導体領域内に少なくともチャネル領域（Ｃｈ１，ＣＨ２，Ｃｈ３，Ｃｈ４）が設けられた複数個の薄膜トランジスタとを具備し、少なくとも１個の薄膜トランジスタのソース領域および／又はドレイン領域（Ｓ１，Ｓ２，Ｄ３，Ｄ４）の一部は結晶化半導体領域（５４）からはみ出して配置されている。【選択図】  図５
2006032909.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に設けられた非単結晶半導体膜と、
この非単結晶半導体膜に設けられた複数個の結晶化半導体領域と、
この各結晶化半導体領域内に少なくともチャネル領域が設けられた複数個の薄膜トランジスタとを具備し、
少なくとも１個の前記薄膜トランジスタのソース領域および／又はドレイン領域の一部は前記結晶化半導体領域からはみ出して配置されていることを特徴とする電子回路装置。
【請求項２】
前記結晶化半導体領域は、絶縁性基板の表面に沿って結晶成長した単結晶領域であることを特徴とする請求項１に記載の電子回路装置。
【請求項３】
前記複数個の薄膜トランジスタのキャリアの移動方向は、予め定められた結晶成長方向に平行または反平行であることを特徴とする請求項１に記載の電子回路装置。
【請求項４】
請求項１乃至請求項３に記載された電子回路装置が表示駆動するための画素駆動回路の一部を構成していることを特徴とする画素表示装置。
【請求項５】
絶縁基板上に非単結晶半導体膜を形成する成膜工程と、
前記非単結晶半導体膜の予め定められた位置に位置合わせして位相シフタを透過したエキシマレーザ光を照射し結晶化半導体領域を形成する結晶化工程と、
前記結晶化半導体領域に位置合わせして予め回路設計された複数個の薄膜トランジスタからなる電子回路を形成する電子回路形成工程と
を具備し、少なくとも１個の前記薄膜トランジスタのソース領域および／又はドレイン領域の一部は前記結晶化半導体領域外又は前記結晶化半導体領域の境界を跨って配置されることを特徴とする電子回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）を用いた電子回路装置、該電子回路装置を含む画素駆動回路を含む画素表示装置、及び前記電子回路装置の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタを用いた画素駆動回路が液晶表示装置、有機エレクトロルミネセンス表示装置等の平面表示型の画素表示装置に用いられている。表示機能に関してさらに高性能及び高品質の画素表示装置を実現するため、高性能の画素駆動回路が望まれる。
【０００３】
そのような画素駆動回路の実現のため、画素駆動回路内における薄膜トランジスタの電気的特性のばらつきの改善を図った画素駆動回路がある。
【０００４】
【特許文献１】特開２００３−１９７５２１号公報
【特許文献２】特開２００３−１９７５２７号公報
【０００５】
これらの画素駆動回路は、レーザ光の照射により均一に結晶化された半導体層を有する薄膜トランジスタを含むことから、薄膜トランジスタの電気的特性のばらつきが平均化される。しかし、薄膜トランジスタの電気的特性の向上と、該電気的特性のばらつきの抑制とを図る上で十分でない。
【０００６】
優れた電気的特性を有しない薄膜トランジスタを含む画素駆動回路では、画素駆動の開始及び停止の切換を瞬時に行うことができない。このため、このような画素駆動回路を含む画素表示装置では非表示画素の発生、輝度ムラ等の表示不良が生じる。
【０００７】
電気的特性のばらつきを有する薄膜トランジスタを含む画素駆動回路では、薄膜トランジスタの閾値電圧Ｖｔｈ（チャネル領域に電流が流れるために必要なゲート電圧）が異なり、同じ大きさの電圧を薄膜トランジスタに印加したとき薄膜トランジスタを流れる電流値が異なる。このため、このような画素駆動回路を含む画素表示装置に表示不良が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
薄膜トランジスタの電気的特性は、チャネル領域をソース領域からドレイン領域又はその逆に向かって流れる電流の流れ易さに依存し、この電流の流れ易さはチャネル領域内のキャリア（電子又は正孔）の移動速度に依存する。このため、結晶化された半導体領域に薄膜トランジスタを形成すべく、より大粒径の結晶化領域を形成する工業化のための製造技術の開発がなされている。しかし、一つの結晶粒の大きさには、現在の技術では製造限界がある。
【０００９】
本発明では、大粒径の結晶化領域により多くの薄膜トランジスタを形成することができ、そこでのキャリアの移動速度の増大と、これに伴う薄膜トランジスタの電気的特性の向上とに着目する。
【００１０】
薄膜トランジスタの電気的特性のばらつきは、また、薄膜トランジスタの閾値電圧Ｖｔｈのばらつきに依存する。本発明では、閾値電圧Ｖｔｈのばらつきを抑制することにより薄膜トランジスタの電気的特性のばらつきが抑制されることに着目する。
【００１１】
本発明の目的は、画素駆動回路を構成する薄膜トランジスタのキャリアの移動速度の増大と、１画素用駆動回路内の薄膜トランジスタの閾値電圧Ｖｔｈのばらつきの抑制とを図る画素駆動回路を含む電子回路装置、画素表示装置及び前記電子回路の製造方法を提供することにある。
【００１２】
本発明の他の目的は、一つの結晶粒内により多くのＴＦＴを含む電子回路装置、画素表示装置及び前記電子回路装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
本発明に係る電子回路装置は、絶縁基板上に設けられた非単結晶半導体膜に設けられた複数個の結晶化半導体領域の、各結晶化半導体領域内に少なくともチャネル領域が設けられた複数個の薄膜トランジスタを具備し、少なくとも１個の前記薄膜トランジスタのソース領域および／又はドレイン領域の一部は前記結晶化半導体領域外又は前記結晶化半導体領域の境界を跨って（境界からはみ出して）配置されることを特徴としている。
【００１４】
これによれば、電子回路を構成する薄膜トランジスタの全てのチャネル領域が１つの結晶化半導体領域にあることから、該薄膜トランジスタのキャリアの移動速度を増大させ、電気的特性の向上を図ることができる。
【００１５】
また、前記結晶化半導体領域は、絶縁基板の表面に沿って結晶成長した単結晶領域であることを特徴としている。
【００１６】
これによれば、前記結晶化半導体領域を絶縁基板の表面に沿って結晶成長した単結晶領域とすることにより、結晶成長方向を制御している分、そうでない場合と比較して、より大きな単結晶領域の発生が期待される。そのため、前記電子回路装置を作製するのに適している。
【００１７】
また、大きな単結晶領域を生じさせることにより、結晶性の等しい領域により多くの薄膜トランジスタを配置することが可能である。ここで、結晶性が等しいということはそこに配置される薄膜トランジスタの電気的特性が揃うということと等価であり、この特徴は回路設計上非常に好ましい。また、そこに配置される薄膜トランジスタの少なくとも1個のソース領域またはドレイン領域の一部は該単結晶領域内に形成されていなくてもよいため、同じ単結晶領域内に薄膜トランジスタを配置する際に、全てのトランジスタの全てのソース領域、全てのドレイン領域が該単結晶領域内に形成されて含まれているとした設計条件がある場合と比べて、配置上の自由度が増すが、これも回路設計上非常に好ましい。
【００１８】
さらに、同じ配置構成で薄膜トランジスタが形成される場合、それら薄膜トランジスタの全ての領域を単結晶領域内に含む場合と比べ、少なくとも一個（一個以上）の薄膜トランジスタのソース領域、ドレイン領域は単結晶領域からはみ出してもよいとすると、前記配置構成している薄膜トランジスタの全てのチャネル領域が含まれるという要求を満たす単結晶領域の大きさは、前記配置構成している薄膜トランジスタの全てのソース領域、全てのドレイン領域、全てのチャネル領域が含まれるという要求を満たす単結晶領域の大きさより小さくても良いことになる。単結晶領域を大面積化することが技術的困難さを増大させることを鑑みると、薄膜トランジスタが形成される単結晶領域がより小さい面積でもよいということは、プロセス上大きなメリットとなる。
【００１９】
さらに、前記複数個の薄膜トランジスタのキャリアの移動方向は、予め定められた結晶成長方向に平行または反平行であることを特徴としている。
【００２０】
これによれば、結晶成長方向を制御して形成された単結晶領域内では、絶縁基板の表面に沿った結晶成長方向を横切るような方向でのミクロな欠陥が入り難い。したがって、キャリアの移動方向がその結晶成長方向に平行または反平行であるように設計されたデバイスでは、キャリアを遮る欠陥がほとんど無いためキャリアは散乱されることが非常に少なく、その結果、キャリアの移動速度は低下せず、キャリアの移動方向がその結晶成長方向に平行または反平行であるように設計されていないデバイスと比較し、その電気的特性は優れたものになる。
【発明の効果】
【００２１】
本発明によれば、複数の薄膜トランジスタは同じ単結晶粒内にあることからこれらの電気的特性のバラつきを小さくすることができる。
【００２２】
また、従来例と同じ大きさの一つの単結晶粒内に、従来例より多くの薄膜トランジスタを形成することができる。
【００２３】
もしくは、薄膜トランジスタの数が従来例と同じなら、従来例より小さい単結晶粒内に薄膜トランジスタを形成することができる。
【００２４】
また、該単結晶領域はラテラル成長されたものであり、その結晶成長方向とキャリアの移動移動方向が平行または反平行であるようにあらかじめ薄膜トランジスタのチャネル領域の配置が設定されているため、キャリアの移動方向を横切る粒界がほとんど存在しないので移動度がほとんど落ちず、電気的特性がより優れた薄膜トランジスタを形成することができる。
【００２５】
したがって、このような薄膜トランジスタを用いて画素駆動回路を構成すれば、表示ムラ等の表示不良のない優れた平面表示装置を作製することができる。
【発明を実施するための最良の形態】
【００２６】
図１に画素表示装置１０を示す。画素表示装置１０は、１枚の基板例えばガラス基板上に形成された表示部１２およびその駆動回路からなる。表示部１２は、複数個の薄膜トランジスタ（ＴＦＴ）を含む画素駆動回路１４と画素表示用の機能素子１６とを１画素として、複数個の画素を備えている。
【００２７】
各画素駆動回路１４は１画素分の画像を表示するためにそれぞれ１つの機能素子１６に接続されている。表示部１２には画素駆動回路１４と機能素子１６とを含む複数の画素が縦横にマトリックス状に配列されている。このような配列により全体として１つの画素アレイが構成されている。
【００２８】
機能素子１６としては、液晶素子、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という）などが用いられる。機能素子１６が液晶素子である場合、液晶素子はこれに印加される電圧によって光の透過及び遮蔽を制御する。有機ＥＬ素子の一例である有機発光ダイオード（以下、「ＯＬＥＤ」という）を機能素子１６として用いた場合、有機ＥＬ素子はそれに流れる電流によって発光し、電流量によって発光強度が変化する。
【００２９】
表示部１２には、複数の走査線１８と複数のデータ線２０とが格子状に配列されている。画素駆動回路１４と機能素子１６とを含む各画素は、２つの走査線１８と２つのデータ線２０とによって囲まれている。各画素駆動回路１４は１つの走査線１８と１つのデータ線２０とに接続されている。
【００３０】
図示の例においては、さらに、複数の電源線２２がデータ線２０と平行に表示部１２に配列され、また、共通電極線（図示せず）が走査線１８と平行に表示部１２に配列されている。必要に応じて、自動ゼロ線が表示部１２に配列されてもよい。
【００３１】
画素表示装置１０は、表示部１２を駆動するためにさらに、電子回路例えば走査駆動回路２４と、データ駆動回路２６と、電源供給回路２８と、制御回路３０とが１枚の基板例えばガラス板上に配置された構造のものとなっている。
【００３２】
制御回路３０は、像信号発生装置（図示せず）からの像信号３２を受けて、走査駆動回路２４及びデータ駆動回路２６にそれぞれ制御信号３４及び像データ信号３６を供給する回路である。データ駆動回路２６は、像データに対応する電圧信号をデータ線２０を介して各画素駆動回路１４に供給する回路である。走査駆動回路２４は、走査線１８を介して１以上の画素駆動回路１４に選択信号を選択的に供給する回路である。電源供給回路２８は、基準電圧を各電源線２２に供給する回路である。
【００３３】
画素駆動回路１４を含む各回路もしくはその一部は、１枚のガラス板上に形成されており、それらはガラス基板上に設けられる非単結晶半導体薄膜たとえば非晶質シリコン薄膜が結晶化されてなる単結晶領域に作製された薄膜トランジスタによって回路が構成されている。
【００３４】
製造法によっては、制御回路３０、電源供給回路２８、データ駆動回路２６、走査駆動回路２４の各回路は、前記単結晶領域に作製された薄膜トランジスタによって構成されていなくてもよい。
【００３５】
機能素子１６が例えば有機発光素子（ＯＬＥＤ）であるときの画素駆動回路１４の３つの例を図２〜図４にそれぞれ符号３８，４０，４２で示す。図示された予め設計された各電子回路の例では、それぞれ１つの画素駆動回路３８，４０，４２が等価回路として示されている。ＯＬＥＤ４４の発光強度はこれに流れる電流量で調整される。
【００３６】
図２ではＯＬＥＤ４４に流れる電流量の制御は薄膜トランジスタＴ２で調整している。同様に図３、図４では薄膜トランジスタＴ４がそれを行っている。
【００３７】
図２において、コンデンサＣ１と薄膜トランジスタＴ１は薄膜トランジスタＴ２のゲート電極に印加される電圧を調整するための素子である。同様に、図３においての薄膜トランジスタＴ１、Ｔ２、Ｔ３とコンデンサＣ１、図４においての薄膜トランジスタＴ１、Ｔ２、Ｔ３とコンデンサＣ１，Ｃ２も、薄膜トランジスタＴ４のゲート電極に印加される電圧を調整するための素子である。
【００３８】
図２において点線５０で示される領域、図３において点線５２で示される領域、図４において点線５４で示される領域は、それぞれ、単結晶半導体の結晶粒を模式的に現している。
【００３９】
この半導体結晶粒５０、５２、５４の各領域内に、各画素駆動回路３８、４０、４２内の全ての薄膜トランジスタのチャネル領域が含まれている。また、前記全ての薄膜トランジスタのうち少なくとも１つの薄膜トランジスタのソース領域及び／またはドレイン領域
の少なくとも一部は、半導体結晶粒５０、５２、５４からはみ出して形成されている。
【００４０】
この様子が図５に模式的に示されている。
【００４１】
ここでは各画素ごとに、画素駆動回路の全て（４つ）の薄膜トランジスタのチャネル領域ＣＨ１〜ＣＨ４が１つの同じ単結晶半導体領域５４内に含まれているから、各薄膜トランジスタのチャネル領域ＣＨ１〜ＣＨ４の結晶性は等しく、チャネル領域ＣＨ１〜ＣＨ４内には結晶粒界がない。従って、薄膜トランジスタの作動時にチャネル領域ＣＨ１〜ＣＨ４に電流が流れても、従来のように結晶粒界によって電流の流れが妨げられることがない。
【００４２】
さらに、図２の例について説明する。
【００４３】
画素駆動回路３８の各薄膜トランジスタＴ１，Ｔ２はソース、ドレイン及びこれらの一方から他方に伸びるチャネルの各領域を有する。薄膜トランジスタＴ１、Ｔ２のチャネル部は、図２の点線で模式的に示す１つの単結晶半導体領域５０内に含まれている。
【００４４】
ここで、図２では薄膜トランジスタＴ１，Ｔ２のチャネル領域の方向が異なっているように描かれているが、実際には、これら２つのチャネル領域は同じ方向を向くように、単結晶半導体領域５０内に配置されている。また、好ましくは、これら２つのチャネル領域は、そこを流れるキャリアの方向が単結晶半導体領域５０の結晶成長方向に対し平行または反平行であるように配置されている。
【００４５】
更に、実際には薄膜トランジスタＴ１、Ｔ２のうち、少なくとも1個の薄膜トランジスタのソース領域及び／またはドレイン領域の一部は、前記結晶化半導体領域からはみ出して配置されている。
【００４６】
先に述べたように、一般に、大粒径の半導体単結晶領域を形成することは、小粒径のそれを形成することに比べ、より困難である。そこで、薄膜トランジスタＴ１，Ｔ２のチャネル領域が含まれる半導体単結晶領域５０を形成するとき、薄膜トランジスタＴ１，Ｔ２のソース、ドレイン領域はその領域内に含まれていなくてもいいとすると、例えば図５と図６を比較してみれば明らかなように、その半導体単結晶領域５４，５４Ａの大きさは全部の薄膜トランジスタのソース領域とドレイン領域が含まれるとした場合より面積的に小さくて済む分、作製マージンは大きくなり、半導体単結晶領域の形成がプロセス的に大変楽になる。
【００４７】
再び図５を参照すると、１画素用駆動回路４２のすべての薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４の少なくともチャネル領域Ｃｈ１，Ｃｈ２，Ｃｈ３，Ｃｈ４が、１つの半導体結晶粒５４内に形成されている。符号５４は、また、隣接する複数の半導体結晶粒Ｇとの結晶粒界を示す。２以上の薄膜トランジスタのチャネル領域（図示の例では、チャネル領域Ｃｈ１，Ｃｈ２，Ｃｈ３，Ｃｈ４）は、チャネル領域内を移動するキャリアの移動方向と、半導体結晶粒５４の結晶成長の伸長方向とが平行又は反平行方向であるように形成されている。
【００４８】
半導体結晶粒５４の寸法は、１画素用駆動回路４２内のすべてのチャネル領域Ｃｈ１，Ｃｈ２，Ｃｈ３，Ｃｈ４が半導体結晶粒５４に含まれるような最小寸法に設定されている。ソース領域及びドレイン領域の少なくとも一部（図示の例では、ソース領域Ｓ１，Ｓ２及びドレイン領域Ｄ３，Ｄ４の少なくとも一部）と、例えば、配線用金属層との接触領域（すなわちコンタクト領域）とは、半導体結晶粒５４に隣接する１以上の半導体結晶粒Ｇのいずれかに含まれている。各半導体結晶粒Ｇ間の結晶粒界を符号ＧＢで示す。図６に示すように４個の薄膜トランジスタＴ１からＴ４のソース領域、チャネル領域、ドレイン領域のすべてが半導体結晶粒５４Ａ内に形成されたときの寸法と比較して半導体結晶粒５４の寸法が小さいことが理解される。
【００４９】
続いて、同じ大きさの半導体結晶領域が形成された場合について説明する。図６と図７を比較してみれば明らかなように、チャネル領域が全て半導体結晶領域５４Ａに含まれて形成されている全部の薄膜トランジスタの全てのソース領域と全てのドレイン領域が含まれるとした場合（図６）より、チャネル領域が全て半導体結晶領域５４Ｂに含まれて形成されている全部の薄膜トランジスタの少なくとも１つのソース領域の一部またはドレイン領域の一部は半導体結晶領域５４Ｂに含まれていなくてよい、すなわちはみ出してよいとした場合（図７）の方が、半導体結晶領域にチャネル領域が全て含まれる薄膜トランジスタの数をより多く、より自由に配置できるようになる。これは回路設計の立場からは非常に好ましい。
【００５０】
更に、ここで、前記半導体結晶領域にチャネル領域が全て含まれる全ての薄膜トランジスタのキャリアの移動方向が特に結晶成長の方向と平行または反平行になるようにあらかじめ設計して薄膜トランジスタのソース領域及びドレイン領域を配置すれば、元来結晶成長方向を横切る大きな結晶欠陥は存在しにくいので、薄膜トランジスタのチャネルを流れるキャリアの移動速度は結晶欠陥等に起因して下がることはない。これは回路の高性能化には非常に好ましい。
【００５１】
尚、図２〜図４において、１画素用駆動回路３８，４０，４２は等価回路として示されているのみである。実際の単結晶化半導体領域５０，５２，５４は、図示のような楕円形状に限定されない。また、各薄膜トランジスタ及びコンデンサの物理的配置は、種々に変更が可能である。
【００５２】
前記したような画素駆動回路を含む有機エレクトロルミネセンス表示装置においては、有機エレクトロルミネセンス表示画素の駆動制御及び電流制御が確実に行われ、また、輝度ムラが改善される。
【００５３】
また、前記したような画素駆動回路を適宜に変更することにより、液晶表示装置に用いることのできる１画素用駆動回路とすることができる。このような１画素用駆動回路を含む液晶表示装置においては、液晶表示画素の駆動制御が確実に行われ、輝度ムラが改善される。
【００５４】
図８に液晶表示装置に用いられる画素駆動回路の一例を示す。この画素駆動回路４５は、スイッチングトランジスタである薄膜トランジスタＴ０と、該トランジスタにそれぞれ直列に接続された液晶素子４６とスタティックＲＡＭ４７とを含む。液晶素子４６は電圧駆動素子であり、液晶素子４６とスタティックＲＡＭ４７とは相互に並列に接続されている。これによれば、液晶素子４６に対する制御信号をスタティックＲＡＭ４７に一時的に蓄えておくことができる。
【００５５】
図９及び図１０に、それぞれ、前記スタティックＲＡＭを形成するために用いられる２種類のマスクパターンの例を示す。これらの例にあっては、前記スタティックＲＡＭを構成するためのトランジスタＴ１〜Ｔ６の一部と残りの一部とが、それぞれ、２つの単結晶半導体領域４８Ａ，４８Ｂに配置されるように設定されている。図上、符号Ｍ１，Ｍ２及びＭ３は、トランジスタＴ１，Ｔ２におけるゲートＧ１，Ｇ２、トランジスタＴ３，Ｔ４におけるゲートＧ３，Ｇ４及びトランジスタＴ５，Ｔ６におけるゲートＧ５，Ｇ６を、それぞれ、互いに電気的に接続するための配線領域を示す。
【００５６】
スタティックＲＡＭ４７を構成する複数のトランジスタＴ１〜Ｔ６は、図９及び図１０に示す例に代えて、これらのチャネル領域の全てが前記したように１つの単結晶半導体領域に含まれるように配置することができる。
【００５７】
さらに、画素駆動回路を適宜に変更することにより、他の型の平面表示装置に用いることのできる１画素用駆動回路とすることができる。このような１画素用駆動回路を含む平面表示装置においては、表示画素の駆動制御が確実に行われ、輝度ムラが改善される。
【００５８】
次に、画素回路を構成する複数個の薄膜トランジスタのチャネル領域を流れるキャリアの移動方向を平行または反平行な方向に、該複数個の薄膜トランジスタのチャネル領域を全て含む単結晶半導体薄膜の結晶成長方向を揃えて形成する結晶化法の実施形態を図１１及び図１２を参照して説明する。
【００５９】
この結晶化法は、図１３に示す結晶化装置を用いて実施することができる。この結晶化装置は、非単結晶半導体薄膜を溶融するエネルギーの紫外線パルスレーザ光Ｌを出射するエキシマレーザ装置（光源）８６と、この光源の出射光路にホモジナイザを設け、このホモジナイザの透過光路に位相シフタ９２を設け、この位相シフタの透過光路に被結晶化処理基板５８を設けた装置である。即ち、光源から出射されたレーザ光Ｌをホモジナイザで均一なレーザビームにし、このレーザビームを位相シフタ９２で位相変調する。位相変調されたレーザビームは、光強度分布が最小値から最大値に変化する逆ピークパターンである。この逆ピークパターンのレーザビームを被結晶化処理基板５８に照射する。この結果、被結晶化処理基板５８の被照射領域は、溶融し、パルスレーザ光が遮断されたとき、光強度が最小値部から順次凝固し、この凝固位置が最高値側に移動するにつれ結晶化位置が移動する。この結晶化位置の移動方向を結晶化方向（結晶成長の伸長方向）と定義する。
【００６０】
レーザ光照射装置８６は、エキシマレーザ光Ｌを発生するためのレーザ装置８８と、光学系９０を含む。ここで光学系９０には、レーザ光源から出射されたレーザ光を均一なレーザビームに変更するための前記ホモジナイザが含まれている。
【００６１】
位相シフタ９２は、前述したように、位相変調用のパターンが形成された位相変調用マスクである。位相変調用のパターンは、複数の位相変調パターン単位を有する。各位相変調パターンの単位は、画素駆動回路を構成する全ての薄膜トランジスタのチャネル領域を含む１つのシリコン結晶粒に対応している。
【００６２】
位相シフタ９２は例えば石英基材等の透明媒質からなり、図１４に示すように、例えば１８０度の位相差が得られるように互いに異なる厚さに設定された２領域を有する。一般に、１８０度の位相差を得るために必要な段差、すなわち２領域の膜厚差ｔは式（１）で表される。
【００６３】
【数１】
2006032909.tif 000003
【００６４】
ここで、λはレーザ光の波長であり、ｎはこのレーザ光に対する透明媒質の屈折率である。石英基材が透明媒質として用いられる場合、ＫｒＦエキシマレーザ光の波長が２４８ｎｍで、ＫｒＦエキシマレーザに対する石英基材の屈折率が１．５０８であるため、２４４ｎｍという２領域の膜厚差ｔが１８０度の位相差を得るために必要となる。
【００６５】
例えば図１４において第１領域を第２領域よりも薄くする場合、位相シフタ９２はこの第１領域に対応する範囲において透明媒質を選択的に気相又は液相エッチングすることにより得ることができる。また、位相シフタ９２は、例えばＳｉＯ２等の光透過膜をプラズマＣＶＤ、減圧ＣＶＤなどにより透明媒質上に成膜し、この光透過膜を第２領域に対応する範囲において残すようにパターニングして得ることもできる。
【００６６】
このような位相シフタ９２では、第２領域の透過光が第１領域の透過光よりも遅れる。エキシマレーザ光Ｌは第１および第２領域の境界Ｘに得られる段差により回折し干渉することで空間的に強度変調される。この結果、図１４に示す光強度分布が非晶質シリコン薄膜８２（図１３）上に得られる。光強度は境界Ｘに沿った位置において最低となる。非晶質シリコン薄膜８２はこの強度分布に対応する温度勾配に設定され、溶融再結晶化される。シリコン結晶粒の核が最も低い温度の部分に生成され、より高い温度の部分に向かって横方向に成長する。ここでは、核の生成位置が結晶粒を大粒径に成長させるために境界Ｘに対向して最低の光強度となる非晶質シリコン薄膜の位置付近に限定されている。
【００６７】
図１４に模式的に示した位相シフタ９２を用いると、図１４に矢印で表示したように、シリコン結晶粒の成長方向は紙面の水平方向になる。従って、非晶質シリコン薄膜８２が堆積している基板５８に対するレーザ光照射装置８６の位置が相対的に決定されれば、それに対応して図１４の紙面上の横方向に成長する単結晶薄膜半導体領域の位置が決定される。であるから、単結晶薄膜半導体領域内にチャネル領域が全て含まれ、かつそこを流れるキャリアの方向が単結晶半導体薄膜の結晶成長方向と平行もしくは反平行になるようにあらかじめ設計されたマスクを用いて、薄膜トランジスタを所望の位置に形成することは可能である。
【００６８】
ここで、単結晶薄膜半導体領域を形成するための位相シフタ９２の位置と単結晶薄膜半導体領域内にチャネル領域が形成される薄膜トランジスタを形成するための複数枚のマスクの位置は、レーザ光照射装置８６からエキシマレーザ光が照射されることによって該単結晶薄膜半導体領域を形成される基板５８の一部に予め形成されている１つまたは複数個のアライメント・マーク（例えば十字模様をしている）を基準に決定される。これにより前記薄膜トランジスタのチャネル領域を確実に単結晶薄膜半導体領域内に形成することができる。
【００６９】
換言すれば、基板５８の予め定められた１つまたは複数の位置に、位置合わせ用のアライメント・マークを形成しておき、これらのアライメント・マークを基準として結晶化工程と薄膜トランジスタ作製工程を実行する。この結晶化工程では、上記アライメント・マークを基準として最初に基板５８の位置に対する位相シフタ９２の位置を決定した後、位相シフタ９２を介して基板５８にレーザ光照射装置８６のレーザ装置８８が発生したエキシマレーザ光Ｌを照射し、続いて例えば位相シフタ９２は固定したまま基板５８をレーザ光源に対して相対的に予め定められた距離分だけ移動をさせた後に再び位相シフタ９２を介してレーザ光を照射し、その後更に基板５８を移動してからレーザ光照射、移動、照射、という動作を繰り返し、基板５８上の一部に単結晶薄膜半導体領域を形成していく。
【００７０】
この単結晶薄膜半導体領域への薄膜トランジスタ、キャパシタ、及びそれらが電気的に接続された形で構成されている回路の形成は、基板５８の予め形成されている１つ又は複数個のアライメント・マークと、それらとトランジスタ及びキャパシタを形成するために用いる複数枚のマスクの１つ又は複数個のアライメント・マークとを用いて位置合わせを行い薄膜トランジスタとキャパシタを形成することにより実現される。この位置合わせの作業の結果、結晶化領域に構成されている回路に含まれる薄膜トランジスタの少なくともチャネル領域は、結晶化領域内に位置決めされて設けることができる。
【００７１】
続いて、前記単結晶薄膜半導体領域内にチャネル領域が含まれている個々の薄膜トランジスタの構造について述べる。図１１に、各画素駆動回路に含まれる薄膜トランジスタ５６の１つについての断面図が示されている。
【００７２】
薄膜トランジスタ５６は、絶縁性の基板５８と、基板５８上に形成された下地絶縁層６０と、下地絶縁層６０上に形成された多結晶シリコン層６２とを含む。多結晶シリコン層（結晶化領域）６２内には、ソース領域６４と、ドレイン領域６６と、ソース領域６４及びドレイン領域６６間に設けられたチャネル領域６８とが形成されている。
【００７３】
薄膜トランジスタ５６は、さらに、ゲート絶縁膜７０と、ゲート電極層７２と、層間絶縁膜７４と、ソース電極層７６と、ドレイン電極層７８と、金属配線層８０とを含む。ゲート電極層７２に印加されたゲート電圧に対応してソース領域６４とドレイン領域６６との間のチャネル領域６８に電流が流れる。
【００７４】
図１２（ａ）から図１２（ｅ）を参照すると、薄膜トランジスタ５６の製造工程の一例が示されている。
【００７５】
図１２（ａ）に示す工程では、まず、下地絶縁層６０が基板５８上に形成される。基板５８として、通常の液晶表示装置に用いられるガラス基板、耐熱性に優れたより高価な石英基板を用いることができるほか、セラミック又は適度な耐熱性を有するプラスチックフィルムのような各種の透明又は不透明な絶縁物質製の板を用いることができる。
【００７６】
次に、非晶質シリコン薄膜８２が例えばプラズマ化学気相成長（ＰＥＣＶＤ）法により下地絶縁層６０上に形成され、絶縁層８４が非晶質シリコン薄膜８２上に形成され、この後、非晶質シリコン薄膜８２は、脱水素処理が施される。
【００７７】
図１２（ｂ）に示す工程では、非晶質シリコン薄膜８２の結晶化処理が施される。この処理は、図１３に示すレーザ光照射装置８６を用いて非晶質シリコン薄膜８２にレーザアニール処理を施すことによって行われる。
【００７８】
薄膜トランジスタの製作のために、まず、エキシマレーザ光Ｌがレーザ装置８８で発生される。エキシマレーザ光Ｌは、光学系９０及び位相シフタ９２の位相変調パターンを経て、絶縁層８４を通して非晶質シリコン膜８２に照射される。エキシマレーザ光Ｌの照射を受けた非晶質シリコン薄膜８２の部分は、溶融再結晶化して多結晶シリコン薄膜９４に変化する（図１２（ｂ））。
【００７９】
絶縁層６０、８４は、エキシマレーザ光Ｌの照射により非晶質シリコン薄膜８２内に生じる熱がこの非晶質シリコン薄膜８２もしくは該熱により非晶質シリコン薄膜８２が溶融した融液シリコンの外方にすばやく放散されることを防止する。これにより、融液シリコンの降温過程は、絶縁層６０、８４が無い場合と比較してより緩やかになるため、融液シリコンがより大きなシリコン結晶粒に成長することが可能となる。
【００８０】
エキシマレーザ光Ｌの照射エネルギーの強度分布は、数μｍの粒長を有するシリコン結晶粒が得られるよう、位相シフタ９２のパターンによって調整されている。
【００８１】
逆に言えば、位相シフタ９２の位相変調パターン単位は、エキシマレーザ光Ｌの照射により非晶質シリコンが溶融凝固した結果として数μｍの粒長を有するシリコン結晶粒が得られるように設計されている。
【００８２】
このようにして、光学系９０及び位相シフタ９２を経て絶縁層８４から非晶質シリコン薄膜８２に至るエキシマレーザ光Ｌの照射により、非晶質シリコン薄膜８２の結晶化が行われる。その結果、多結晶シリコン薄膜９４が形成される。
【００８３】
レーザアニール処理後、絶縁層８４は例えば緩衝フッ酸によるウェットエッチング法により除去される（図１２（ｃ））。
【００８４】
図１２（ｃ）に示す工程では、まず、前記基準位置マークを基準にして、露光マスクを用いて、多結晶シリコン薄膜９４にパターニング処理が施され、各多結晶シリコン薄膜トランジスタ５６（図１１）のための多結晶シリコン層６２が形成される。このパターニング処理では、多結晶シリコン薄膜トランジスタ５６の一部として必要な所定領域、すなわち、ソース、ドレイン及びチャネルの各領域を含む領域を残して下地絶縁層６０から除去される。
【００８５】
前記露光マスクは、位相シフタ９２の位相変調パターンに対応する露光パターンを有する。この露光パターンは複数の露光パターン単位を有する。
【００８６】
各露光パターン単位に形成されたチャネル領域パターンは、各画素駆動回路のすべての薄膜トランジスタのチャネル領域を含むパターンであり、位相シフタ９２の各位相変調パターン単位に対応する。したがって、各露光パターン単位のチャネル領域パターンは、各画素駆動回路のすべての薄膜トランジスタのチャネル領域を含む各シリコン結晶粒内に形成される。
【００８７】
前記チャネル領域パターンは、また、チャネル領域のうち２以上のチャネル領域の伸長方向が同じであるように形成されている。ソース領域及びドレイン領域についての露光パターンは、チャネル領域が含まれるシリコン結晶粒に隣接する他のシリコン結晶粒にソース領域及びドレイン領域の少なくとも一部が含まれるように形成されている。
【００８８】
チャネル領域が含まれるシリコン結晶粒からソース領域及びゲート領域の少なくとも一部がはみ出しているように形成されている。
【００８９】
続いて、多結晶シリコン層６２の表面洗浄を行った後、ゲート絶縁膜７０が、多結晶シリコン層６２及び下地絶縁層６０を覆うように、例えば減圧化学気相成長（ＬＰ−ＣＶＤ）法により形成される。
【００９０】
図２１（ｄ）に示す工程では、前記基準位置マークを基準にして、ゲート電極層７２がゲート絶縁膜７０上に形成される。このゲート電極層７２の形成においては、まず、ゲート絶縁膜７０上に例えばスパッタリングや真空蒸着法で金属薄膜が形成される。この金属薄膜の形成に用いられる材料として、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ａｌ等の元素を主成分とした材料を用いることができる。
【００９１】
次いで、前記金属薄膜上にレジスト材を塗布し、前記基準位置マークを基準にしてフォトマスクを用いて選択的にレジスト材を露光した後、ゲート電極用のマスク領域を残してレジスト材を除去する。次いで、残ったレジストパターンによるドライエッチング処理によりゲート電極層７２が形成される。
【００９２】
ゲート電極層７２は、ｎ型またはｐ型の不純物を多結晶シリコン層６２に注入するためのマスクを兼ねる。この不純物はゲート絶縁膜７０を介して多結晶シリコン層６２に注入され、これにより多結晶シリコン層６２に、ゲート電極層７２の下方にチャネル領域６８及びこれの両側に位置するソース領域６４及びドレイン領域６６が形成される。
【００９３】
具体的には、ゲート電極層７２及びｎ型イオン注入用のマスクを用いて、多結晶シリコン層６２の表面の一部を遮蔽し、多結晶シリコン層６２の必要な領域のみにｎ型イオン、例えばリンイオンを注入する。次いで、ゲート電極層７２及びｐ型イオン注入用のマスクを用いて、多結晶シリコン層６２の表面の一部を遮蔽し、多結晶シリコン層６２の必要な領域のみにｐ型イオン、例えばボロンイオンを注入する。
【００９４】
図１２（ｅ）に示す工程では、層間絶縁膜７４がゲート絶縁膜７０及びゲート電極層７２を覆って形成される。この後、加熱処理がソース領域６４及びドレイン領域６６内の不純物を活性化するために行われる。この加熱処理は、例えば５００℃の窒素雰囲気中で４時間行われる。
【００９５】
次いで、ゲート絶縁膜７０及び層間絶縁膜７４はソース領域６４及びドレイン領域６６をそれぞれ露出する一対のコンタクトホールを形成するように部分的に除去され、ソース電極層７６及びドレイン電極層７８がこれらコンタクトホールにおいてソース領域６４及びドレイン領域６６に電気的に接触するように形成される。
【００９６】
金属配線層８０は薄膜トランジスタ５６に電気的な信号を伝達する配線としてドレイン電極７８に接触して形成される。
【００９７】
この後、従来と同様の工程を経て画素表示装置が製造される。
【００９８】
前記画素表示装置の製造方法によれば、薄膜トランジスタの電気的特性の向上と、電気的特性のばらつきの抑制と、チャネル領域が含まれるシリコン結晶粒の寸法の最小化とが図られた画素表示装置を得ることができる。
【００９９】
図示の例では、絶縁層８４の全部を除去するものとした。これに代えて、例えば、絶縁層８４の一部を選択的に残し、絶縁層８４の一部を、その後の工程で形成されるゲート絶縁膜又は他の絶縁膜の一部として用いるとしてもよい。
【０１００】
画素表示装置の製造方法について、図１１に示すような積層構造を有する薄膜トランジスタ５６の場合で説明した。これに代えて、図１５に示すような積層構造を有する薄膜トランジスタ９６の例においても、同様に画素表示装置を製造することができる。
【０１０１】
図１５に示す薄膜トランジスタ９６は、絶縁性の基板５８と、基板５８上に形成された下地絶縁層６０と、下地絶縁層６０上に形成されたゲート電極層９８と、ゲート電極層９８を覆うように形成されたゲート絶縁膜１００と、ゲート絶縁膜９８に形成された多結晶シリコン層１０２と含む。多結晶シリコン層１０２内に、ソース領域１０４と、ドレイン領域１０６と、チャネル領域１０８とが形成されている。
【０１０２】
図１５に示すような薄膜トランジスタ９６を備える前記画素駆動装置の製造方法によっても、薄膜トランジスタの電気的特性の向上と、電気的特性のばらつきの抑制と、チャネル領域が含まれるシリコン結晶粒の寸法の最小化とが図られた画素表示装置を得ることができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明に係る画素表示装置の一例を示す概略図。
【図２】本発明に係る画素表示装置の１画素用駆動回路の一例を示す等価回路図。
【図３】本発明に係る他の画素表示装置の１画素用駆動回路の一例を示す等価回路図。
【図４】本発明に係る他の画素表示装置の１画素用駆動回路の一例を示す等価回路図。
【図５】本発明に係る画素表示装置の１画素用駆動回路の一例の要部を示す概略図。
【図６】従来の画素表示装置の１画素用駆動回路の一例の要部を示す概略図。
【図７】本発明に係る他の画素表示装置の１画素用駆動回路の一例の要部を示す概略図。
【図８】液晶表示装置に用いられる画素駆動回路の一例を示す等価回路図。
【図９】スタティックＲＡＭを形成するために用いられるマスクパターンの一例を示す図。
【図１０】スタティックＲＡＭを形成するために用いられるマスクパターンの他の例を示す図。
【図１１】本発明に係る画素表示装置に含まれる薄膜トランジスタの一例の概略的な断面図。
【図１２】本発明に係る画素表示装置の製造方法を説明するための工程図。
【図１３】本発明に係る画素表示装置の製造方法に用いることのできるレーザ光照射装置の一例を示す概略的な図。
【図１４】本発明に係る画素表示装置の製造方法に用いることのできる位相変調用マスクを説明するための概略的な図。
【図１５】本発明に係る画素表示装置に含まれる薄膜トランジスタの他の例の概略的な断面図。
【符号の説明】
【０１０４】
１０…画素表示装置、１２…表示部、１４，３８，４０，４２…１画素用駆動回路、１６…機能素子、１８…走査線、２０…データ線、２２…電源線、２４…走査駆動回路、２６…データ駆動回路、２８…電源供給回路、３０…制御回路、３２…像信号、３４…制御信号、３６…像データ信号、４４…有機発光ダイオード、４６…共通電極線、Ｔ１，Ｔ２，Ｔ３，Ｔ４…薄膜トランジスタ、Ｃ１…保持容量器、Ｃ２…容量器、４８…自動ゼロ線、５０，５２，５４，５４Ａ，５４Ｂ…半導体結晶粒、６８，１０８，Ｃｈ１，Ｃｈ２，Ｃｈ３，Ｃｈ４，Ｃｈ…チャネル領域、６４，１０４，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ…ソース領域、６６，１０６，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ…ドレイン領域、５６，９６…薄膜トランジスタ、５８…基板、６０…下地絶縁層、６２，１０２…多結晶シリコン層、７０，１００…ゲート絶縁膜、７２，９８…ゲート電極層、７４…層間絶縁膜、７６…ソース電極層、７８…ドレイン電極層、８０…金属配線層、８２…非晶質シリコン薄膜、８４…絶縁層、８６…レーザ光照射装置、８８…レーザ装置、９０…光学系、９２…位相シフタ、９４…多結晶シリコン薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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