(57)【要約】【課題】  製造プロセスへの負担を増すことなく、メモリ・デバイスへの適切なアクセス速度を提供すること。【解決手段】  メモリ・デバイスにおけるワードラインの速度を改善する方法及び装置において、ワードライン構造は、主ワードライン信号を選択的に分配する主ワードライン６１０と、主ワードラインに選択的に結合される複数のワードライン６７８−６８４とを備える。各ワードラインは、複数の切り換え素子７００−７１４のうちの選択された１つを介して低抵抗の共有相互接続線６９０、６９２に選択的に結合される。各切り換え素子は、共有相互接続線の一端に共通に結合され且つ複数のワードラインの対向端に個別に結合される。各切り換え素子は、主ワードライン信号が複数のワードラインのうちの１つと選択的に結合されるとき複数のワードラインのうちの１つを共有相互接続線に結合するよう選択的に活性化される。【選択図】  図１０
2006060182.tif 000002
【特許請求の範囲】
【請求項１】
ワードライン構造であって、
主ワードライン信号を選択的に分配するための主ワードラインと、
前記主ワードラインに選択的に結合された複数のワードラインと、
共有相互接続線と、
それぞれが前記共有相互接続線の一端に共通に接続され且つ前記複数のワードラインの対向端に個別に結合された複数の切り換え素子であって、それぞれが、前記主ワードライン信号が前記複数のワードラインに選択的に結合されるときに前記複数のワードラインのうちの１つを前記共有相互接続線に結合するよう選択的に活性化される複数の切り換え素子と、
を具備するワードライン構造。
【請求項２】
選択的に活性化される入力と出力とを備える複数のサブワード・ドライバを更に備え、複数の前記入力のそれぞれが前記主ワードラインに結合される、請求項１に記載のワードライン構造。
【請求項３】
前記サブワード・ドライバと前記複数の切り換え素子とが位相信号によって選択可能である、請求項２に記載のワードライン構造。
【請求項４】
前記主ワードラインと前記共有相互接続線とが単一のメタライゼーション層から形成される、請求項１に記載のワードライン構造。
【請求項５】
前記共有相互接続線が前記複数のワードラインよりも低い抵抗を示す、請求項１に記載のワードライン構造。
【請求項６】
メモリ・デバイスであって、
行及び列に配列された複数のメモリ・セルと、
前記複数のメモリ・セルの少なくとも１つの行を活性化するよう構成されたワードライン構造と、
を具備し、
前記ワードライン構造が、
前記複数のメモリ・セルの少なくとも１つの行を活性化するよう形成された少なくとも１つのワードラインと、
前記少なくとも１つのワードラインよりも低抵抗の材料からなる共有相互接続線と、
前記少なくとも１つのワードラインに対応する少なくとも１つの切り換え素子であって、前記共有相互接続線を前記少なくとも１つのワードラインと選択的に結合するよう構成された切り換え素子と、
を備えるメモリ・デバイス。
【請求項７】
前記共有相互接続線が前記少なくとも１つのワードラインよりも低い抵抗を有する、請求項６に記載のメモリ・デバイス。
【請求項８】
前記ワードライン構造が第１の金属層と第２の金属層とを有する、請求項６に記載のメモリ・デバイス。
【請求項９】
前記複数のメモリ・セルのうちの特定の列を選択するための少なくとも１つの列選択信号を更に含む、請求項６に記載のメモリ・デバイス。
【請求項１０】
前記少なくとも１つの列選択信号が第１の金属層において形成され、前記共有相互接続線が第２の金属層において形成される、請求項９に記載のメモリ・デバイス。
【請求項１１】
前記少なくとも１つの切り換え素子が、選択された位相信号によって活性化される、請求項６に記載のメモリ・デバイス。
【請求項１２】
前記切り換え素子が、選択された位相信号によって制御される半導体ゲートを備える、請求項１１に記載のメモリ・デバイス。
【請求項１３】
前記少なくとも１つの切り換え素子が、２層メタライゼーション・プロセスによって、前記少なくとも１つのワードラインを前記共有相互接続線に選択的に電気結合するようになされている、請求項６に記載のメモリ・デバイス。
【請求項１４】
前記主ワードラインと前記共有相互接続線とが単一のメタライゼーション層から形成される、請求項６に記載のメモリ・デバイス。
【請求項１５】
入力装置、出力装置、メモリ・デバイス、並びに、前記の入力装置、出力装置及びメモリ・デバイスに結合されたプロセッサ・デバイスを備え、前記の入力装置、出力装置、メモリ・デバイス及びプロセッサ・デバイスのうちの少なくとも１つが半導体メモリ・デバイスを備える電子システムであって、
行及び列に配列された複数のメモリ・セルと、
ワードラインであって、
主ワードライン信号を選択的に分配するための主ワードラインと、
前記主ワードラインに選択的に結合される複数のワードラインと、
共有相互接続線と、
それぞれが前記共有相互接続線の一端に共通に結合され且つ前記複数のワードライン
の対向端に個別に結合された複数の切り換え素子であって、前記主ワードラインが前記
複数のワードラインの一端に選択的に結合されるとき前記複数のワードラインのうちの
１つを前記共有相互接続線と結合するよう選択に活性化されるようになされた複数の切
り換え素子と、
を備えたワードラインと、
を具備する電子システム。
【請求項１６】
前記共有相互接続線が前記複数のワードラインよりも低い抵抗を有する、請求項１５に記載の電子システム。
【請求項１７】
前記ワードライン構造が第１の金属層と第２の金属層とを有する、請求項１５に記載の電子システム。
【請求項１８】
前記複数のメモリ・セルの特定の列を選択するための少なくとも１つの列選択信号を更に含む、請求項１５に記載の電子システム。
【請求項１９】
前記少なくとも１つの列選択信号が第１の金属層において形成され、前記共有相互接続線が第２の金属層において形成される、請求項１８に記載の電子システム。
【請求項２０】
前記複数の切り換え素子が、選択された位相信号によって活性化される、請求項１５に記載の電子システム。
【請求項２１】
前記複数の切り換え素子のそれぞれが、選択された位相信号によって制御される半導体ゲートを備える、請求項１５に記載の電子システム。
【請求項２２】
前記複数の切り換え素子が、２層メタライゼーション・プロセスによって前記共有相互接続線を前記少なくとも１つのワードラインのうちの１つに選択的に電気結合する、請求項１５に記載の電子システム。
【請求項２３】
前記主ワードライン及び前記共有相互接続線が単一のメタライゼーション層から形成される、請求項１５に記載の電子システム。
【請求項２４】
半導体メモリ・デバイスが形成されている半導体ウェーハであって、
行及び列に配列された複数のメモリ・セルと、
ワードライン構造であって、
主ワードライン信号を選択的に分配するための主ワードラインと、
前記主ワードラインに選択的に結合された複数のワードラインと、
それぞれが前記共有相互接続線の一端に共通に結合され且つ前記複数のワードライン
の対向端に個別に結合された複数の切り換え素子であって、前記主ワードラインが前記
複数のワードラインの一端に選択的に結合されるとき前記複数のワードラインのうちの
１つを前記共有相互接続線と結合するよう選択に活性化されるようになされた複数の切
り換え素子と、
を備えたワードラインと、
を具備する半導体ウェーハ。
【請求項２５】
複数のメモリ・セルの行を活性化するための方法であって、
前記複数のメモリ・セルの複数の行に対応する複数のワードラインのうちの少なくとも１つを選択するステップと、
前記複数のワードラインのうちの前記少なくとも１つの活性化期間に共有相互接続線を前記複数のワードラインのうちの前記少なくとも１つに選択的に結合するステップと、
を備える方法。
【請求項２６】
複数のワードラインのうちの少なくとも１つを選択する前記ステップが、
主ワードラインを、対応する複数のサブワード・ドライバのそれぞれと結合するステップであって、前記サブワード・ドライバが出力によって前記複数のワードラインに対応的に結合されるステップと、
前記複数のサブワード・ドライバのうちの１つを選択的に活性化して、前記複数のワードラインのうちの選択された１つに対して主ワードライン信号を駆動するステップと、
を備える、請求項２５に記載の方法。
【請求項２７】
共有相互接続線を選択的に結合する前記ステップが、前記複数のサブワード・ドライバのうちの１つを選択的に活性化することに対応して且つそれに応じて、共有相互接続線を前記複数のワードラインのうちの１つと選択的に結合するステップを備える、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ・デバイスに関し、特に、多層金属相互接続構造の半導体メモリ・デバイスに関する。更に具体的には、本発明は、低減されたメタライゼーション層を利用するワードライン構造に関する。
【背景技術】
【０００２】
メモリ・デバイスはメモリ・セルの広大な配列においてデータを記憶する。特に、メモリ・セルはワードラインとビットラインとの交点に位置し、従来から、それぞれのセルは論理「１」又は「０」としてデータの単一のビットを記憶し、個別にアクセス又はアドレス指定される。従来、それぞれのセルは２つのマルチビット数を用いてアドレス指定される。第１のマルチビット数即ち行アドレスは、メモリ・セルが位置するメモリ配列の行を識別する。第２のマルチビット数即ち列アドレスは、所望のメモリ・セルが位置するメモリ配列の列を識別する。行アドレスと列アドレスとの各組み合わせは単一のメモリ・セルに対応する。行アドレスと列アドレスとは個々のメモリ・セルにアクセスするために行デコーダ及び列デコーダに入力される。従来、行デコーダ及び列デコーダはプログラム可能な論理アレイを用いて製造され、これらの論理アレイは、該アレイの入力に印加されるアドレス信号に基づいて、所望のワードライン及びビットラインを選択するように構成される。
【０００３】
図１は、ワードライン分路構造に従う動的ランダム・アクセス・メモリ（ＤＲＡＭ）のような従来のメモリ・デバイスのメモリ・セル領域の配置を示す図である。図１において、ＤＲＡＭは半導体チップ上のそれぞれの領域に配置された２つのメモリ・セル領域１２０、１２２を有する。それぞれのメモリ・セル領域１２０、１２２は予め定められた、例えば総計で２Ｎビットの記憶容量を有する。周辺回路１２４がメモリ・セル領域１２０、１２２に隣接して配置される。周辺回路１２４はメモリ・セル領域１２０、１２２内の動作を制御する周辺制御回路（図示せず）を備える。メモリ・セル領域１２０、１２２を半導体チップ上の複数の対称な領域に配置することにより、ワードラインとビットラインとの長さが低減され、各メモリ・セル内のデータの抽出又は挿入のための、メモリ・セル領域１２０、１２２内のメモリ・セルの選択のための時間要件を減らすことができる。
【０００４】
図１は、メモリ・セル領域１２０、１２２の構成例を概略的に示す図であり、それぞれのセル領域はメモリ・デバイス１００の小さく分割された部分を形成する同じ配置で構成されている。例えば、メモリ・デバイス１００は、１つ以上のワードライン配列１３０−１４４によって横切られるとともに、１つ以上の列選択線１５０−１５６によって一般的には対向方向に横切られる複数のメモリ・セル領域に分割される。ワードライン分路構造によると、ここで記述するように、メモリ・デバイス１００は１つ以上の分路領域１６０−１６４を有する。
【０００５】
ワードライン分路領域１６０−１６４は、対応するメモリ・セル・トランジスタのゲートに接続された高抵抗ワードラインと低抵抗金属相互接続線１９０−２０４との間に導電性接続が形成される領域である。金属相互接続線１９０−２０４のワードライン１７０−１８４との相互接続はワードライン１７０−１８４の抵抗を低減するので、１つ以上のメモリ・セル領域１２０、１２２間でのワードライン駆動信号２１０−２２４の高速伝送を可能にする。
【０００６】
図２は、分路構造にしたがって構成されたワードラインの構成を概略的に示している。図２によると、図１の特定のワードライン配列に対応する参照数字が図２に関連する記述にも使用されている。ワードライン配列１３０はワードライン・ドライバ２３０に結合されたワードライン駆動信号２１０を含み、ワードライン・ドライバ２３０はワードライン１７０とは一般に平行に位置する低抵抗相互接続線１９０に結合される。金属相互接続線１９０とワードライン１７０とはワードライン・ドライバ２３０に結合される。金属相互接続線１９０とワードライン１７０とは１つ以上の分路領域１６０−１６４において電気的に接続される。それぞれのメモリ・セル領域１２０、１２２において、金属相互接続線１９０は抵抗ＲＭを有し、ワードライン１７０は抵抗ＲＰを有する。一般に、ワードラインは、金属をベースとする接続線よりもずっと大きな抵抗を示すポリシリコンからなる。なお、ワードライン１７０のような高抵抗のワードラインが、ワードライン１７０の一端に物理的に実現されるワードライン・ドライバ２３０によって駆動されるとき、ワードライン１７０の全長にわたって、特に、ワードライン・ドライバ２３０から最も遠いワードラインに沿う位置で、適宜の伝搬遅延が生じる。こうした伝搬遅延は、デバイスの全体的な最大速度を下げるが故に望ましいものではない。
【０００７】
ワードラインに沿う伝搬遅延は、ワードライン１７０に平行に設けられて１つ以上の分路構造１６０−１６４に生じるコンタクトによってワードライン１７０と電気的に接続される金属相互接続線１９０の利用により、ここで記述するワードライン分路構造にしたがって改善される。したがって、高抵抗ワードライン１７０は低抵抗相互接続線１９０と平行に結合されるので、抵抗の全体的な低減により、ワードライン信号はワードライン１７０の長さにわたって迅速に伝搬することが可能になる。
【０００８】
図３は、図１に関して説明したメモリ・デバイス１００の一部分の断面図を示している。図示のように、ワードライン分路構造は２つの金属相互接続層、すなわち金属１及び金属２の使用により、及び、対応するメモリ・セルに対するワードラインを形成するポリシリコン層の使用により実現される。
【０００９】
ワードラインのワードライン分路構造に対する１つの代替手段は、前述のワードライン分路構造よりも高速にメモリ・デバイスの少なくとも一部を横切るワードラインを駆動するのに利用される階層的ワードライン構造を含む。図４は、階層的ワードライン構造を示す図である。図４において、メモリ・デバイス又はメモリ・デバイスの少なくとも一部３００は、１つ以上のサブワード・ドライバ領域３６０、３６２によって他のメモリ・セルから分けられたメモリ・セル領域３２０を有する。１つ以上の主ワードライン３１０−３１６は１つ以上のメモリ・セル領域３２０に対して共通に設けられ、例えば行方向に更に整列される。１つ以上のワードライン３７０−３８４はメモリ・セル領域３２０のそれぞれのメモリ・セル行に対応して、それぞれのメモリ・セル領域３２０に設けられる。一般に、ワードライン３７０−３８４はメタライゼーション接続よりも充分高抵抗のポリシリコンからなる。それぞれのサブワード・ドライバ領域３６０、３６２において、サブワード・ドライバ３３０−３４４は、一般に、メモリ・セル領域３２０の対向する側に二者択一的に分散して設けられる。
【００１０】
階層的ワードライン構造においては、それぞれの主ワードライン３１０−３１６は複数のワードライン３７０−３８４の対応する１つに対応する。主ワードライン３１０−３１２は低抵抗金属相互接続線から形成される。ワードラインは、主ワードライン・ドライバ（図示せず）によって駆動される主ワードラインと、サブワード・ドライバ３３０−３４４によって駆動されるワードラインとを含む階層的ワードライン構造において構築される。個々のメモリ・セルは主ワードライン３１０−３１２に接続されないので、主ワードライン３１０−３１２の抵抗及び容量は小さいままであり、主ワードラインの高速動作を可能にする。また、ワードライン３７０−３８４は、相対的にずっと少ない数のメモリ・セルを含む対応のメモリ・セル領域に設けられるだけであるので、駆動すべき負荷の数は減り、主ワードライン３７０−３８４を選択された状態にずっと高速で駆動することができる。
【００１１】
図５は、階層的ワードライン構造の構成を具体的に示す概略図である。図５において、サブワード・ドライバ３３０は、主ワードライン３１０に対応して、ワードライン３７０を選択された状態へ駆動する。主ワードライン３７０は低抵抗ＲＭを有し、ワードライン３７０は高抵抗ＲＰを有する。図示のように、ワードラインは、主ワードライン３１０とワードライン３７０とを有していて主ワードライン３１０が低抵抗の金属相互接続線から形成されるとともにワードライン３７０が高抵抗のポリシリコンからなる階層構造に組織される。
【００１２】
図６は、階層的ワードライン構造の断面図である。図示のとおり、階層的ワードライン構造は２つの金属相互接続層、すなわち金属１及び金属２の使用によって、及び、対応するメモリ・セルに対するワードラインを形成するためのポリシリコン層の使用によって実現される。
【００１３】
階層的ワードライン構造を組み込むことによってメモリ・セルの動作周波数を上げるため、ワードラインによって横切られるメモリ・セルの数は低減される。こうした低減によって、メモリ・セル領域は、メモリ・デバイスのメモリ配列内のレイアウト非能率を生み出す更に小さな領域に区分される。また、メモリ・セルがワードライン分路構造を組み込むと、分路を形成するのに使用されるワードライン相互接続及び主ワードライン相互接続とは異なる相互接続層を使用する必要が生じる。そうした分路の形成は、一般に、金属相互接続層の数を増すことになる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、追加のメタライゼーション層のような追加の層を含むように製造プロセスに更に負荷をかけることなくメモリ・デバイスに対する適切なアクセス速度を提供するワードライン構造を提供するニーズが存在する。
【課題を解決するための手段】
【００１５】
本発明は、メモリ・デバイス・ワードラインのための方法及び装置に関する。本発明の一つの実施の形態においては、ワードライン構造は、主ワードライン信号を選択的に分配するための主ワードラインと、主ワードラインに選択的に結合される複数のワードラインとを備える。それぞれのワードラインは複数の切り換え素子のうちの選択された１つを介して低抵抗の共有相互接続線に選択的に結合され、それぞれの切り換え素子は共有相互接続線の一端に共通に結合されるとともに、複数のワードラインの対向端に個別に結合される。それぞれの切り換え素子は、主ワードライン信号が複数のワードラインのうちの１つと選択的に結合されたときに複数のワードラインの１つを共有相互接続線に結合するよう選択的に活性化される。
【００１６】
本発明の他の実施の形態においては、メモリ・デバイスは行及び列に配列された複数のメモリ・セルを備える。また、メモリ・デバイスは、複数のメモリ・セルのうちの少なくとも１つの行を活性化するよう構成されたワードライン構造を備える。ワードライン構造は、複数のメモリ・セルのうちの少なくとも１つを活性化するよう形成された少なくとも１つのワードラインを備える。共有相互接続線は、１つのワードラインよりも低抵抗の材料と、少なくとも１つのワードラインに対応する少なくとも１つの切り換え素子とを備えており、１つの切り換え素子は、選択された１つのワードラインを共有相互接続線と選択的に結合するよう構成される。
【００１７】
本発明の更に別の実施の形態においては、電子システムは、入力装置、出力装置、メモリ・デバイス、並びに、これら入力装置、出力装置及びメモリ・デバイスに結合されたプロセッサ・デバイスを備えており、入力装置、出力装置、メモリ・デバイス及びプロセッサ・デバイスのうちの少なくとも１つは、行及び列に配列された複数のメモリ・セルとワードライン構造とを有する半導体メモリ・デバイスを備える。ワードライン構造は、主ワードライン信号を選択的に分配するための主ワードラインと、主ワードラインに選択的に結合される複数のワードラインとを備える。また、ワードライン構造は共有相互接続線と複数の切り換え素子とを備え、それぞれの切り換え素子は、共有相互接続線の一端に共通に結合されるとともに複数のワードラインの対向端に個別に結合され、複数の切り換え素子のそれぞれは、主ワードライン信号が複数のワードラインのうちの１つと選択的に結合されたときに複数のワードラインの１つを共有相互接続線に結合するよう選択的に活性化される。
【００１８】
本発明の更に他の実施の形態においては、半導体メモリ・デバイスが形成されている半導体ウェーハは、行及び列に配列された複数のメモリ・セルと、主ワードライン信号を選択的に分配するための主ワードライン及び主ワードラインに選択的に結合される複数のワードラインを備えるワードライン構造とを備える。また、共有相互接続線は、共有相互接続線の一端に共通に結合されるとともに複数のワードラインの対向端に個別に結合される複数の切り換え素子を介して結合され、複数の切り換え素子のそれぞれは、主ワードライン信号が複数のワードラインのうちの１つと選択的に結合されたときに複数のワードラインの１つを共有相互接続線に結合するよう選択的に活性化される。
【００１９】
本発明の更に他の実施の形態においては、複数のメモリ・セルの行を活性化するための方法が提供される。メモリ・セルの複数の行に対応する複数のワードラインのうちの少なくとも１つが選択され、共有相互接続線は、複数のワードラインのうちの少なくとも１つの活性化期間に複数のワードラインのうちの少なくとも１つと選択的に結合される。
【発明を実施するための最適な形態】
【００２０】
図は、本発明を実施するための最適な形態と考えられるものを示している。図７は、分路構造と階層構造とを実現するハイブリッド型ワードライン構造を図示している。図７のハイブリッド型ワードライン構造において、メモリ・デバイス４００又はメモリ・デバイス４００の少なくとも一部は、１つ以上のサブワード・ドライバ領域４６０、４６２及び１つ以上の分路領域４６４によって他のメモリ・セルから分離されるメモリ・セル領域４２０、４２２を備える。１つ以上の主ワードライン４１０―４１２は１つ以上のメモリ・セル領域４２０、４２２に共通に設けられ、例えば行方向に整列されている。また、ハイブリッド型ワードライン構造は、一般にメモリ・セル領域４２０、４２２の両側に二者択一的に分散されるサブワード・ドライバ４３０―４４４を有する。ハイブリッド型ワードライン構造は、低抵抗金属相互接続線に結合されたサブワードラインを生成するそれぞれのサブワード・ドライバ４３０―４４４を介して受信される主ワードライン・ドライバ信号を含み且つ１つ以上の分路領域４６４―４６８において電気的に接続されるワードライン配列４７０―４８４を備える。金属相互接続線４９０―５０４に結合される各信号は、分路領域４６４―４６８内に配置された各分路を介してワードライン５１０―５２４に電気的に結合される。上述のとおり、分路領域４６４―４６８内での分路の利用の結果、低抵抗相互接続線を高抵抗の一般にはポリシリコンのワードラインに平行結合することになるので、各ワードライン５１０―５２４において見られるように全有効抵抗を低減することができる。
【００２１】
図８は、ハイブリッド型ワードライン構造にしたがって構成されたワードラインの概略図である。図８によると、図７の特定のワードライン配列に対応する参照数字が図８に関連する検討のために再利用される。ワードライン配列４７０、４７２はサブワード・ドライバ４３０、４３２に結合された主ワードライン４１０上の信号を含み、サブワード・ドライバ４３０、４３２はそれぞれ低抵抗金属相互接続線４９０、４９２に結合される。金属相互接続線４９０、４９２は、一般に、ワードライン５１０、５１２に平行に配置され、１つ以上の分路領域４６４、４６８に電気的に接続される。金属相互接続線４９０、４９２及びワードライン５１０、５１２は１つ以上のメモリ・セル領域４２０、４２２にわたって延びる。
【００２２】
図９は、図７に関して図示したメモリ・デバイス４００の一部の断面図を示している。図のとおり、ハイブリッド型ワードライン構造は、３つの金属相互接続層、すなわち金属１、金属２及び金属３の使用によって、及び、対応するメモリ・セルに対するワードラインを形成するためのポリシリコン層の使用によって実現される。
【００２３】
図１０は、本発明の一つの実施の形態による切り換え型ワードライン分路構造を示している。図１０の切り換え型ワードライン分路構造において、メモリ・デバイス６００又はメモリ・デバイスの少なくとも一部は、１つ以上のサブワード・ドライバ領域６６０、６６２及び１つ以上の切り換え型分路領域６６４、６６６によって他のメモリ・セル領域から分離されるメモリ・セル領域６２０、６２２を備える。１つ以上の主ワードライン６１０―６１２は１つ以上のメモリ・セル領域６２０、６２２に共通に設けられ、例えば列方向に更に整列される。また、図１０の切り換え型ワードライン分路構造は、一般にメモリ・セル領域６２０、６２２の両側に二者択一的に分散して設けられるサブワード・ドライバ６３０―６４４を備える。切り換え型ワードライン分路構造は、複数のワードライン６７０―６７６の間で共有される金属相互接続線６９０、又は複数のワードライン６７８―６８４の間で共有される金属相互接続線６９２を備える。本発明の実施の形態にしたがって、主ワードライン・ドライバ信号は、対応するワードライン６７０―６８４に結合された各サブワード・ドライバ６３０―６４４を介して主ワードライン６１０、６１２上で受信される。複数のワードラインは、１つ以上の切り換え型分路領域６６４、６６６内に配置された切り換え素子７００―７１４を介して低抵抗金属相互接続線６９０、６９２へ個別に分路される。切り換え素子７００―７１４は１つ以上の種々の位相信号７２０―７２６によって個々に制御されるが、位相信号７２０―７２６は対応するワードライン６７０―６８４に結合されたサブワード・ドライバ６３０―６４４を制御するのにも使用される。一般に、位相信号７２０―７２６はサブワード・ドライバ６３０―６４４を活性化すると共に、対応する切り換え素子７００―７１４を活性化して低抵抗金属相互接続線６９０、６９２を対応するワードライン６７０―６８４と結合させ、ワードラインに沿う全抵抗を低減させることにより、対応するワードラインの動作速度を向上させる。
【００２４】
図１１は、本発明の一つの実施の形態による切り換え型ワードライン分路構造の概略図である。図１１によると、図１０の特定の切り換え型ワードライン分路構造に対応する参照数字が図１１に関係する検討に再利用される。切り換え型ワードライン分路構造は複数のワードライン６７０−６７６の間で共有される金属相互接続線６９０を備える。金属相互接続線６９０は、ワードライン６７０−６７６のそれぞれと一般に並列に配置され、１つ以上の切り換え素子７００−７０６の活性化によってワードライン６７０−６７６と結合される。また、金属相互接続線６９０は抵抗ＲＮを示し、ワードライン６７０−６７６のそれぞれは例えばポリシリコン・トレースのずっと大きな抵抗特性を示し、該抵抗は図１１にＲＰとして示されている。１つ以上の切り換え素子７００−７０６が活性化された動作期間には、抵抗の小さい金属相互接続線６９０が１つ以上の選択されたワードライン６７０−６７６と平行に結合されるので、対応するワードラインの全体的な抵抗が低減されることになる。
【００２５】
図１２は、本発明の一つの実施の形態に係るメモリ・デバイスの一部分において実現された切り換え型ワードライン分路構造を示している。図１２によると、図１０−図１１の参照数字に対応する参照数字が対応関係を示すように再利用される。図１２において、金属相互接続線６９０は切り換え素子７００に結合しており、切り換え素子７００は位相信号によって開閉され、活性化されると金属相互接続線６９０をワードライン６７０と電気的に接続する。また、図１２に関して図示するように、メモリ・セル領域６２０、６２２の配置が反復的である場合、共有された金属相互接続線６９０は、同じ位相信号７２０によって開閉される別の切り換え素子７１６によって図示されるように、段状の種々の区域において分路され得る。図１２は単一のワードライン配列、すなわち、選択可能な分路金属相互接続線６９０と特定の１つのワードライン６７０とを図示しているが、図１０のワードライン６７２−６７６のような他のワードラインも、それぞれの信号によって活性化されると、金属相互接続線６９０に選択的に分路され得る。こうした切り換えは、位相信号７２２、７２６の指示の下で切り換え素子７０２、７０６によって生じる。
【００２６】
図１３は、本発明の一つの実施の形態に係る切り換え型ワードライン分路構造のレイアウト図である。図１０−図１２の前述の素子に対応する参照数字が、素子の識別のために図１３でも再利用される。複数のワードライン６７０−６８４は、特定のメモリ・セルを活性化するためにメモリ・セル領域７３０−７４４に電気信号を伝達するように行様式で形成されるのが好ましい。一般に、ワードライン６７０−６８４はポリシリコンのような高抵抗金属で構成される。主ワードライン６１０−６１２は、選択的活性化のための対応する主ワードラインを提供する。
【００２７】
選択されたワードラインを低抵抗線に結合してワードラインに沿う抵抗全体を低減し、もって速度を上げるために、１つ以上の切り換え素子７０２、７０６、７１０、７１４が、共有された相互接続線６９０、６９２を選択されたワードラインと結合するよう選択的に活性化される。切り換え素子７０２は、位相信号７２４のようなスイッチ活性化信号によって活性化されると、共有された相互接続線６９０をワードラインＷＬ１  ６７２と結合するよう構成される。切り換え素子７０６は、位相信号７２０のようなスイッチ活性化信号によって活性化されると、共有された相互接続線６９０をワードラインＷＬ３  ６７６と結合するよう構成される。切り換え素子７１０は、位相信号７２４のようなスイッチ活性化信号によって活性化されると、共有された相互接続線６９２をワードラインＷＬ５  ６８０と結合するよう構成される。切り換え素子７１４は、位相信号７２０のようなスイッチ活性化信号によって活性化されると、共有された相互接続線６９２をワードラインＷＬ７  ６８４と結合するよう構成される。
【００２８】
共有される相互接続線６９２をワードラインＷＬ７と結合する例示の切り換え素子７１４の特定の形状は、メタライゼーション相互接続線よりも高抵抗を有する例えばポリシリコンから作られたワードラインＷＬ７  ６８４を含む。コンタクト８００はワードライン６８４を第１の金属層８０２に結合し、金属層８０２は、コンタクト８０４を介して、例えばゲートのドレイン部を形成するアクティブ領域８０６に結合される。複合材料により、コンタクト８１２を介して位相信号７２０によって制御されるゲート８１０が形成される。ソース端子は、第１の金属層を介して第２の金属層８１６まで、コンタクト８１４とともにアクティブ領域８０６に形成される。そこで、第２の金属層８１６は共有された相互接続線６９２と電気的に一体になる。こうしたゲート構造は、高抵抗ワードラインを低抵抗の共有分路相互接続線と選択的に結合することができる。その他の切り換え素子も同じに構成される。
【００２９】
図１４は、本発明の一つの実施の形態に係るシステムのブロック図である。メモリ・システム８２０は１つ以上のメモリ・モジュール８２２とメモリ・コントローラ８２４とを備える。それぞれのメモリ・モジュール８２２は少なくとも１つのメモリ・デバイス８２６を備える。メモリ・コントローラ８２４はメモリ・システム８２０と外部システム・バス８２８との間の双方向インターフェースを提供し且つ制御する。メモリ・システム８２０は外部バス８２８からのコマンド信号を受け取り、１つ以上のメモリ・モジュール８２２へ中継する。メモリ・システム８２０は１つ以上のメモリ・モジュール８２２と外部システム・バス８２８との間にデータ入力とデータ出力とを提供する。メモリ・デバイス８２６のうちの少なくとも１つは、上記の及び本発明の種々の実施の形態において記載したような切り換え型ワードライン分路構造に従って構成されたワードラインを備えている。
【００３０】
図１５は、本発明の一つの実施の形態に係るシステムのブロック図である。システム８５０はユニット８５６内に収容されたプロセッサ８５２とメモリ・システム８５４とを備える。システム８５０は、コンポーネントとして他の電子システム、例えばメモリ・システム８５４を含む電子システムの１つの例にすぎない。システム８５４は、上記の及び本発明の種々の実施の形態において記載したような切り換え型ワードライン分路構造に従って構成されたワードラインを備えたメモリ・デバイスを含む。オプションとして、システム８５０は、キーボード８５８、ポインティング・デバイス８６０、モニタ８６２、プリンタ８６４、バルク記憶装置８６６を含むユーザー・インターフェース・コンポーネントを備える。理解されるように、モデム、ドライバ・カード、追加の記憶装置等の他のコンポーネントも備えられてよい。また、理解されるように、システム８５０のプロセッサ８５２及びメモリ・システム８５４は単一の集積回路上に組み込まれてもよい。当該システムのこれらのコンポーネントのうちの任意のものは、上記の及び本発明の種々の実施の形態において記載したような切り換え型ワードライン分路構造に従って構成されたワードラインを備えたメモリ・デバイスを含むことができる。
【００３１】
一般に、ここで記述したメモリ・デバイスは、図１６に示すような種々の半導体デバイスを含む集積回路としてウェーハ上に形成される。該集積回路は基板８８０によって支持されており、典型的には集積回路８８２は各基板８８０上に複数回繰り返される。基板は更に処理されて、当業者には周知のように集積回路はダイへ分けられる。
【図面の簡単な説明】
【００３２】
【図１】従来技術のワードライン分路構造による慣用のメモリ・デバイスの一部の配列を示す図である。
【図２】従来技術に係るワードライン分路構造により構成されたワードラインを概略的に示す図である。
【図３】従来技術に係るワードライン分路構造により構成されたメモリ・デバイスの一部の断面図である。
【図４】従来技術に係る階層的ワードライン構造により構成されたメモリ・デバイスの一部の配列を示す図である。
【図５】従来技術に係る階層的ワードライン構造により構成されたワードラインを概略的に示す図である。
【図６】従来技術に係る階層的ワードライン構造により構成されたメモリ・デバイスの一部の断面図である。
【図７】本発明に係る、階層的ワードライン構造により構成されたメモリ・デバイスの一部の配列を概略的に示す図である。
【図８】階層的ワードライン構造により構成されたワードラインの概略図である。
【図９】階層的ワードライン構造により構成されたメモリ・デバイスの一部の断面図である。
【図１０】本発明の実施の形態に係る、切り換え型ワードライン分路構造により構成されたメモリ・デバイスの一部の配列を概略的に示す図である。
【図１１】本発明の実施の形態に係る、切り換え型ワードライン分路構造により構成されたワードラインの概略図である。
【図１２】本発明の実施の形態に係る、切り換え型ワードライン分路構造により構成されたメモリ・デバイスの一部の断面図である。
【図１３】本発明の実施の形態に係る、切り換え型ワードライン分路構造により構成されたメモリ・デバイスの一部のレイアウト図である。
【図１４】本発明の実施の形態に係る、メモリ・デバイスを含むシステムのブロック図である。
【図１５】本発明の実施の形態に係る、メモリ・デバイスを含むシステムのブロック図である。
【図１６】本発明の実施の形態に係る、切り換え型ワードライン分路構造により構成されたメモリ・デバイスを含む半導体ウェーハを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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