(57)【要約】  【課題】使用条件（温度条件など）の変更、プロセスの変更に対応するため、ＲＡＭマクロにおいては、信号出力のタイミングを調整（CT(Clock-Tune)操作）する必要がある。  【解決手段】マクロ内のCT機能を強化すること、具体的にはCT値を自動スキャンし、さらにCT値と結果との対応を保存する回路を有することにより解決できる。すなわち、ＣＴ値を順次生成する回路、ＢＩＳＴ(Built In Self Test)回路を動作させその結果（正否値）を保持する回路、それらを制御する回路をマクロ内に保有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＢＩＳＴ回路を有するＲＡＭマクロであって、
ＲＡＭの読み出し時のメモリ出力信号のセンスタイミングを決定するＳＥ信号のタイミングを、所定のきざみ間隔で遅延時間を指定し発生させるＣＴ信号生成回路と、
遅延時間を指定するＣＴ信号を所定回数順次変化させて設定し、設定する毎にＢＩＳＴ回路を動作させる制御回路と、
ＢＩＳＴ回路による判定結果の正否と、ＣＴ信号の設定値とを対応させて保持する結果保持回路と
を有することを特徴とするＲＡＭマクロ。
【請求項２】
請求項１に記載のＲＡＭマクロであって、
ＢＩＳＴ回路による判定結果が否となった場合にはそのサイクルのテストを中断して次のＣＴ信号設定値にして再開させるように制御すること
を特徴とするＲＡＭマクロ。
【請求項３】
請求項１又は請求項２に記載のＲＡＭマクロであって、
ＣＴ信号設定値を固定する機能を有すること
を特徴とするＲＡＭマクロ。
【請求項４】
請求項１ないし請求項３に記載のＲＡＭマクロによって構成されたＲＡＭを有する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路内の電子回路を構成するマクロモジュールに関するものである。
【背景技術】
【０００２】
最近では、各種電子回路は集積回路（ＬＳＩ）として構成されることが多い。基本回路の他、よく使われる回路ブロック等はモジュール化され、マクロとして登録されている。集積回路はそれらの組み合わせとして回路設計が行われ、製造される。
【０００３】
そして、小型化、高性能化、コストダウンのため、あるいは基本テクノロジの進歩・変更に対応して、製造プロセスの変更が行われる。加工技術を微細化して、チップのサイズを縮小するシュリンクが代表的なものである。また、使用条件（温度条件など）の変更に対応するため細部の変更を行うこともある。これらのとき、回路設計の基本は変更しないでそのまま対応できることが望ましいが、ある程度の調整は必要である。
【０００４】
ＲＡＭマクロにおいては、信号出力のタイミングを調整（CT(Clock-Tune)操作）する必要がある。図４にＲＡＭのCT(Clock-Tune)の説明図を示す。
【０００５】
ＲＡＭは読み出しを指示されると、図４に示すように、アドレス信号で指定されたメモリセルがデータをbit-line信号（図中、bit, bit_b）として、センスアンプへ出力する。センスアンプはＳＥ信号（sense-enable）がオンの間bit-line信号の差動増幅を行いRead-Dataとしてマクロ回路外へ出力する。従ってＳＥ信号（通常は後縁）はメモリセルが正しい値を出力するタイミングを示さなければならない。読み出しが正常に行われるようにＳＥ信号のタイミングを調整する機能がCTである。ＳＥ信号を所定の基準点（例えばクロック）から、例えば単位時間の遅延を起こす回路を入れる数を設定することにより所定の遅延量だけ遅らせ、タイミングを調整することができる。単位遅延回路の数（ＣＴ値）として遅延時間を指定できる。
【特許文献１】特開２００１−２６６５９４  メモリマクロのテスト手法としてBIST回路を用いる方法が記載されている。
【０００６】
所定のプロセス条件、動作条件ではＳＥ信号は正しく定められているはずである。しかしプロセス条件や、使用時の動作条件等が変われば、ＳＥ信号のタイミングがbit-line信号のタイミングとずれてしまい、そのままでは読み出しが正常に行われない可能性が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のＲＡＭマクロモジュールでは、動作条件やプロセス等を変えるときには、新しい動作条件において、又は、新しいプロセスによる試作品を用いてＳＥ信号のタイミングの最適値を決定していた。
図３に従来のＲＡＭマクロを示す。
【０００８】
ＢＩＳＴ(Built In Self Test)回路は、製造時等のメモリセル１の試験を行うためのもので次のような機能をもつ。
【０００９】
アドレス発生回路22は、シーケンシャルにメモリセル１のアドレスを指し示す一種のカウンタとして動作する。パターン発生回路24はテストパターンを自動的に発生する。メモリセル１のテストを行なうためのパターンは規則的であるため、自動発生が可能である。メモリテストのパターンの主なものはマーチパターンと、チェッカーパターンである。マーチパターンとは、メモリの全アドレスに`０’又は`１’を書き込み、メモリの下位番地から読み出し動作を行なう。チェッカーパターンはメモリの全メモリセルに市松状に隣接したセル同士が必ず`０’と`１’になるように値を書き込み、その値を読み出すもので、`０’と`１’の位置が入れ替わった2種のパターンがある。パターン発生回路24はこれらのパターンを自動的に発生させることができる。比較回路26はメモリセル１の出力結果の正否を判別するもので、メモリセルから読み出した値と期待値とを比較し、期待する信号が得られなかった場合は否（不良）と判断する。ＢＩＳＴ制御回路21はこれらの回路を制御する。切替回路23、25は通常動作モード時のアドレス入力、データ入力と、テストモード動作時のアドレス発生回路22、パターン発生回路24の出力とを切り替えてメモリセルに与える回路である。
【００１０】
テストモード時、これら一連の動作でメモリセル１の動作を外部からパターンを入れずに検証できる。すなわちテスト端子を減らし高速なテストが行なえる。
【００１１】
ＳＥ信号のチューニングは、以下の手順で行う。
【００１２】
RAMマクロには読み出し出力のセンスタイミング（ＳＥ信号のタイミング）を指定する入力をＳＥ信号回路に設定することができるようにしてある。
【００１３】
設計者は試作した集積回路等において、このＳＥ信号のタイミングを順次指定してＢＩＳＴ回路を動作させ、その出力をみて正常に動作したか否かを判断し、最適タイミングを決定する。これにより新しい使用条件やプロセス等におけるＲＡＭマクロモジュールが決まる。この最適値を決める手順は手間がかかり、設定の誤りなども起こしやすかった。
【課題を解決するための手段】
【００１４】
この問題は、マクロ内のＣＴ機能を強化すること、具体的にはＣＴ値を自動スキャンし、さらにＣＴ値と結果との対応を保存する回路を有すること、により解決できる。
【００１５】
すなわち、ＣＴ値を順次生成する回路、ＢＩＳＴ回路を動作させその結果（正否値）を保持する回路、それらを制御する回路をマクロ内に保有することによって達成できる。
【発明の効果】
【００１６】
動作条件やプロセスを変えてもＲＡＭマクロの基本形はそのままで、読み出し出力のセンスタイミングを最適値にすることが容易にできる。
【発明を実施するための最良の形態】
【００１７】
【実施例１】
【００１８】
図１は本発明のＲＡＭマクロの構成、図２はその動作フローである。
図１において、メモリセル１、ＳＥ信号回路３、ＢＩＳＴ(Built In Self Test)回路すなわち、アドレス発生回路22、パターン発生回路24、切替回路23、25、比較回路26、ＢＩＳＴ制御回路21は従来と同じである。以下、図１と図２により構成と動作を説明する。
【００１９】
ＣＴ制御回路31はＣＴ生成回路32に指示してＳＥ信号のタイミングを設定し、ＳＥ信号回路３に与える。(S1)
ＣＴ制御回路31はＣＴ生成回路32にＳＥ信号のタイミングを順次変えるように指示し、そのたびにＢＩＳＴ回路を起動し結果を出させる。(S2)
ＳＥ信号のタイミング（ＣＴ値）と結果の正否との対応を比較結果保持回路33に保持させる。(S3)
ここで、ＣＴ値は０から７まで可変であるとする。ＢＩＳＴ回路によるテストの結果、正なら‘１’否なら‘０’で示すものとすると、比較結果保持回路33の内容は、ＣＴ値のすべてに渡って正であるなら、‘１１１１１１１１’であり、 ＣＴ値が３から５のときだけ正であるなら、‘０００１１１００’となる。(S4)
後者の場合、設計者は通常はＣＴ値４が安全値（最適値）であると判断できる。ただしプロジェクトの方針によってはＣＴ値３を採用することもできる。
【００２０】
なお、ＢＩＳＴ回路によるテストにおいていずれかのパターンで否の出力がある場合、その他のパターンのテストは無用であるので、中断して次のＣＴ値のサイクルに入るようにすれば、より高速化できる。
【００２１】
設計者は、最適値が決定できればそのＣＴ値に固定するよう設定すればよい。また最適値と思われるＣＴ値において他の条件（温度等の環境条件）を変えて確認することもできる。
【図面の簡単な説明】
【００２２】
【図１】本発明のＲＡＭマクロの構成を示す図である。
【図２】本発明の動作フロー図である。
【図３】従来のＲＡＭマクロ回路の例を示す図である。
【図４】クロックチューン（センスタイミング調整）を説明する図である。
【符号の説明】
【００２３】
1    メモリセル
21    ＢＩＳＴ制御回路
22    アドレス発生回路
23,25 切替回路
24    パターン発生回路
26    比較回路
3    ＳＥ信号回路
31    ＣＴ制御回路
32    ＣＴ生成回路
33    比較結果保持回路
【図１】
2006073081.tif 000003
【図２】
2006073081.tif 000004
【図３】
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【図４】
2006073081.tif 000006