(57)【要約】【課題】  ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とを、簡単な製造工程によって同一基板上に形成する。【解決手段】  高耐圧の第２の半導体素子の第２のゲート酸化膜の形成と同時に、第１の半導体素子のＬＤＤ構造の形成に必要なサイドウォールを形成する。サイドウォール形成プロセスを高耐圧半導体素子に特有な膜厚の厚いゲート酸化膜の形成プロセスと共通化することによって、サイドウォール形成工程を別途設ける必要がなくなり、製造工程を省略することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とが同一基板上に形成された半導体装置の製造方法であって、
第１の半導体素子の形成領域に前記第１のゲート酸化膜を形成するとともに、前記第２の半導体素子の形成領域に前記第１のゲート酸化膜と同じ膜厚の酸化膜を形成する工程と、
前記第１のゲート酸化膜上に第１のゲート電極を形成する工程と、
前記第１のゲート電極をマスクとして前記第１の半導体素子の形成領域に不純物を低濃度に注入する工程と、
前記第１のゲート電極表面に酸化膜を堆積させるとともに、前記第２の半導体素子の形成領域にさらに酸化膜を堆積させて前記第２のゲート酸化膜を形成する工程と、
前記第２のゲート酸化膜上に第２のゲート電極を形成する工程と、
基板全面をドライエッチングして前記第１のゲート電極の側壁にサイドウォールを形成する工程と、
前記第１のゲート電極及びサイドウォールをマスクとして前記第１の半導体素子の形成領域に不純物を高濃度に注入するとともに、前記第２のゲート電極をマスクとして前記第２の半導体素子の形成領域に不純物を高濃度に注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の第１の半導体素子が標準耐圧ＭＯＳＦＥＴであり、第２の半導体素子が高耐圧ＭＯＳＦＥＴであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とが同一基板上に形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field-Effect Transistor）を有する半導体装置は、基本的には基板上の全てのＭＯＳＦＥＴのゲート酸化膜の膜厚を等しくしているが、近年では、ゲート酸化膜の膜厚をＭＯＳＦＥＴ毎に異ならせて耐圧を制御し、同一基板上に標準耐圧ＭＯＳＦＥＴ及び高耐圧ＭＯＳＦＥＴを混載したものも提案されている。
【０００３】
ＭＯＳＦＥＴではドレインの端部への電界集中による劣化が問題となるため、この電界集中を緩和する目的でＬＤＤ（lightly doped drain）構造の採用が進んでいる（例えば特許文献１参照。）。ＬＤＤ構造は、ドレイン領域に同じ導電型の低濃度領域を形成することにより形成されるものである。一般的なＬＤＤ構造を有するｎチャンネル型ＭＯＳＦＥＴは、例えば図２に示すように、シリコン基板５１上に形成されたｐウェル表面に、ゲート酸化膜５２と、ゲート電極５３と、ゲート電極５３側壁に形成されたサイドウォール５４と、ドレイン５５と、ソース５６とを備え、ドレイン５５及びソース５６のチャネル接合部にそれぞれＬＤＤ領域５７が形成される。各ＭＯＳＦＥＴは厚いフィールド酸化膜５８によって分離される。
【０００４】
異なる耐圧を示すＭＯＳＦＥＴを混載した半導体装置においても、前述のＬＤＤ構造の採用が有効である。このような半導体装置の製造方法としては、例えば以下のような方法が知られている。先ず、図３（ａ）に示す状態のウェハを作製する。以下、図３の左側が、ゲート酸化膜の膜厚の薄い標準耐圧ＭＯＳＦＥＴの形成領域に対応し、右側がゲート酸化膜の膜厚の厚い高耐圧ＭＯＳＦＥＴの形成領域に対応する。このウェハは、シリコン基板１０１上にｐウェルを形成し、その上にＬＯＣＯＳ（Local oxidation of Silicon）により素子間、並びに高耐圧ＭＯＳＦＥＴのゲート電極−ソース間及びゲート電極−ドレイン間に形成されるフィールド酸化膜１０２、第１のゲート酸化膜１０３、第１のゲート電極１０４、第１のゲート酸化膜１０３より膜厚の厚い第２のゲート酸化膜１０５、第２のゲート電極１０６を所定の領域にそれぞれ形成することにより得られる。
【０００５】
次に、図３（ｂ）に示すように、第１のゲート電極１０４及び第２のゲート電極１０６を酸化させて表面にバリア酸化膜１０７を形成し、標準耐圧ＭＯＳＦＥＴの必要箇所以外の領域をレジスト１０８で覆った状態で、第１のゲート電極１０４をマスクとして例えばＡｓ等のｎ型イオン１０９を注入する。
【０００６】
次に、図３（ｃ）に示すように、レジスト１０８を除去し、ウェハを熱処理し、アニールすることによって第１のゲート電極１０４の両脇にｎ型拡散層１１０を形成する。
【０００７】
次に、ウェハ表面全体にＣＶＤ法により絶縁膜を成膜し、この絶縁膜が第１のゲート電極１０４及び第２のゲート電極１０６の側壁に残るようにエッチングを行い、サイドウォール１１１を形成する（図３（ｄ））。
【０００８】
次に、図３（ｅ）に示すように、レジスト１１２を形成し、第２のＭＯＳＦＥＴ形成領域においてはフィールド酸化膜１０２をマスクとし、第１のＭＯＳＦＥＴ形成領域においては第１のゲート電極１０４及びサイドウォール１１１をマスクとしてＡｓ等のｎ型イオン１１３を注入する。
【０００９】
続いてアニールを行なうことにより、イオン１１３を拡散させ、レジスト１１２を除去する。これにより、図３（ｆ）に示すように、標準耐圧ＭＯＳＦＥＴ形成領域においては、ソース１１４Ａ及びドレイン１１４Ｂが形成される。ソース１１４Ａ及びドレイン１１４Ｂのチャネル接合部近傍には、低濃度ｎ型拡散層としてＬＤＤ領域１１５が形成される。また、高耐圧ＭＯＳＦＥＴ形成領域にはソース１１６Ａ及びドレイン１１６Ｂが形成される。以上のようにして、膜厚の薄い第１のゲート酸化膜１０３を有するとともにＬＤＤ構造を有する標準耐圧ＭＯＳＦＥＴと、膜厚の厚い第２のゲート酸化膜１０５を有する高耐圧ＭＯＳＦＥＴとを持つ半導体装置が得られる。
【特許文献１】特開２００２−１７６１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、同一基板上にゲート酸化膜の厚さが異なる標準耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴとを作り込む場合、非常に多数のプロセスが必要となり、製造時間が長くなるという不都合がある。また、ＬＤＤ構造を形成する際にはさらに多くのプロセスが必要となる。例えば図３を用いて説明した手法では、高耐圧ＭＯＳＦＥＴの第２のゲート酸化膜と、標準耐圧ＭＯＳＦＥＴのＬＤＤ構造を形成するためのサイドウォール１１１とを別々の工程で形成する必要があり、プロセス数の増加や製造工程の複雑化を招き、歩留まりの低下や製造コストの上昇が大きな問題となっていた。
【００１１】
そこで本発明はこのような従来の実情に鑑みて提案されたものであり、ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とを、簡単な製造工程によって同一基板上に形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の問題を解決するために、本発明に係る半導体装置の製造方法は、ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とが同一基板上に形成された半導体装置の製造方法であって、第１の半導体素子の形成領域に前記第１のゲート酸化膜を形成するとともに、前記第２の半導体素子の形成領域に前記第１のゲート酸化膜と同じ膜厚の酸化膜を形成する工程と、前記第１のゲート酸化膜上に第１のゲート電極を形成する工程と、前記第１のゲート電極をマスクとして前記第１の半導体素子の形成領域に不純物を低濃度に注入する工程と、前記第１のゲート電極表面に酸化膜を堆積させるとともに、前記第２の半導体素子の形成領域にさらに酸化膜を堆積させて前記第２のゲート酸化膜を形成する工程と、前記第２のゲート酸化膜上に第２のゲート電極を形成する工程と、基板全面をドライエッチングして前記第１のゲート電極の側壁にサイドウォールを形成する工程と、前記第１のゲート電極及びサイドウォールをマスクとして前記第１の半導体素子の形成領域に不純物を高濃度に注入するとともに、前記第２のゲート電極をマスクとして前記第２の半導体素子の形成領域に不純物を高濃度に注入する工程とを有することを特徴とする。
【００１３】
以上のような半導体装置の製造方法では、高耐圧の第２の半導体素子の第２のゲート酸化膜の形成と同時に、第１の半導体素子のＬＤＤ構造の形成に必要なサイドウォールを形成する。サイドウォール形成プロセスを高耐圧半導体素子に特有な膜厚の厚いゲート酸化膜の形成プロセスと共通化することによって、サイドウォール形成工程を別途設ける必要がなくなり、製造工程を省略することができる。また、第２のゲート酸化膜を形成する際に第１のゲート電極のエッジが酸化されることにより、第１のゲート電極をマスクとして形成される低濃度拡散層と第１のゲート電極との重なる面積が減少し、第１のゲート電極とソース・ドレインとの間の容量を低減することができる。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によれば、ＬＤＤ構造を有するとともにゲート酸化膜の膜厚の異なる半導体素子を同一基板上に形成するに際し、サイドウォール形成工程が不要となるため、製造工程を簡略化でき、製造時間の短縮や製造コストの低減が可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した半導体装置の製造方法について、図面を参照しながら説明する。以下では、同一基板上に膜厚の薄い第１のゲート酸化膜を有する第１の半導体素子と、膜厚の厚い第２のゲート酸化膜を有する第２の半導体素子とを備え、第１の半導体素子がＬＤＤ構造を有する半導体装置を製造する手順について、図１を参照しながら順次説明する。なお、以下では、第１の半導体素子を標準耐圧ＭＯＳＦＥＴと称し、第２の半導体素子を高耐圧ＭＯＳＦＥＴと称する。
【００１６】
先ず、図１（ａ）に示す状態のウェハを作製する。以下、図１の左側がゲート酸化膜の膜厚の薄い標準耐圧ＭＯＳＦＥＴの形成領域に対応し、右側がゲート酸化膜の膜厚の厚い高耐圧ＭＯＳＦＥＴの形成領域に対応する。このウェハは、シリコン基板１上にｐウェルを形成し、その上にＬＯＣＯＳ（Local oxidation of Silicon）により素子間並びに高耐圧ＭＯＳＦＥＴのゲート電極−ソース間及びゲート電極−ドレイン間に形成されるフィールド酸化膜２が形成され、標準耐圧ＭＯＳＦＥＴ形成領域においては、第１のゲート酸化膜３と、フォトリソグラフィ及びエッチングにより第１のゲート電極４とがこの順に形成される。また、高耐圧ＭＯＳＦＥＴ形成領域においては、第１のゲート酸化膜３と同じ膜厚を有する酸化膜５が形成される。
【００１７】
次に、図１（ｂ）に示すように、第１のゲート電極４の表面にバリア酸化膜６を成膜し、次にフォトリソグラフィにより高耐圧ＭＯＳＦＥＴ形成領域をレジスト７で覆う。次に、第１のゲート電極４をマスクとして、標準耐圧ＭＯＳＦＥＴ形成領域に例えばＡｓ等のｎ型イオン８を低濃度に注入する。
【００１８】
次に、レジスト７及びバリア酸化膜６を除去する。次に、ウェハ全面に酸化膜を形成することにより、高耐圧ＭＯＳＦＥＴ形成領域において、酸化膜５の上に新たに酸化膜を積層し、所定の膜厚の第２のゲート酸化膜９を形成する（図１（ｃ））。
【００１９】
このとき、標準耐圧ＭＯＳＦＥＴ形成領域においても酸化膜が堆積し、第１のゲート電極４の表面、すなわち第１のゲート電極４の上面及び側壁に酸化膜１０が形成される。酸化膜１０は、後の工程でエッチングされることでＬＤＤ構造形成用のマスクとなるものである。なお、第１のゲート電極４のエッジ部も酸化を受ける。さらに、この酸化膜形成工程では、標準耐圧ＭＯＳＦＥＴ形成領域に注入されたイオンが拡散し、ｎ型の低濃度拡散層１１が形成される。
【００２０】
次に、図１（ｄ）に示すように、高耐圧ＭＯＳＦＥＴ形成領域の第２のゲート酸化膜９上に、フォトリソグラフィ及びエッチングにより第２のゲート電極１２を形成する。
【００２１】
次に、ウェハ全面に例えば反応性イオンエッチング等によりドライエッチングを行い、次の工程でイオンの注入が可能な程度にソース形成領域及びドレイン形成領域上の酸化膜の膜厚を減らす。このドライエッチングにより、第１のゲート電極４の表面の酸化膜９のうち上面が除去される一方で側壁部が残り、サイドウォール１３が形成される（図１（ｅ））。また、第１のゲート電極４及び第２のゲート電極１３にバリア酸化膜１４を形成する。
【００２２】
次に、図１（ｆ）に示すように、必要な領域をレジスト１５で覆った状態で、Ａｓ等のｎ型イオン１６を注入する。標準耐圧ＭＯＳＦＥＴ形成領域においては第１のゲート電極４及びサイドウォール１３がマスクとなり、高耐圧ＭＯＳＦＥＴ形成領域においては第２のゲート電極１２及び第２のゲート電極１２の両脇のフィールド酸化膜２がマスクとなる。
【００２３】
続いてレジスト１５を除去し、アニールを行なうことによりイオンを拡散させる。これにより、図１（ｇ）に示すように、標準耐圧ＭＯＳＦＥＴ形成領域においては、ソース１７Ａ及びドレイン１７Ｂが形成される。ソース１７Ａ及びドレイン１７Ｂのチャネル接合部近傍には、低濃度ｎ型拡散層としてＬＤＤ領域１８が形成される。また、高耐圧ＭＯＳＦＥＴ形成領域にはソース１９Ａ及びドレイン１９Ｂが形成される。以上のようにして、膜厚の薄い第１のゲート酸化膜３を有するとともにＬＤＤ構造を有する標準耐圧ＭＯＳＦＥＴと、膜厚の厚い第２のゲート酸化膜９を有する高耐圧ＭＯＳＦＥＴとを持つ半導体装置が得られる。
【００２４】
前述のように、本発明の半導体装置の製造方法によれば、高耐圧ＭＯＳＦＥＴの第２のゲート酸化膜９形成用の酸化工程を利用してサイドウォール１３を形成し、得られたサイドウォール１３をマスクとして利用することによりＬＤＤ構造を形成している。したがって、本発明によれば、従来単独で必要であったＬＤＤ構造形成用のサイドウォール形成工程を省略することができるため、従来に比べて少ない工程数にて標準耐圧ＭＯＳＦＥＴ及び高耐圧ＭＯＳＦＥＴが混載しＬＤＤ構造を有する半導体装置を製造することができる。
【００２５】
なお、前述の説明では、半導体素子としてｎチャンネル型ＭＯＳＦＥＴを例に挙げて説明したが、ｐチャンネル型ＭＯＳＦＥＴにも同様に適用可能であることは言うまでもない。
【図面の簡単な説明】
【００２６】
【図１】本発明を適用した半導体装置の製造方法を説明するための図であり、（ａ）は第１のゲート電極が形成された状態の断面図であり、（ｂ）は標準耐圧ＭＯＳＦＥＴ形成領域に不純物を注入した状態の断面図であり、（ｃ）は高耐圧ＭＯＳＦＥＴ形成領域に第２のゲート酸化膜が形成された状態の断面図であり、（ｄ）は第２のゲート電極が形成された状態の断面図であり、（ｅ）はドライエッチングにより状態の断面図であり、（ｆ）は不純物を注入した状態の断面図であり、（ｇ）は不純物拡散後の断面図である。
【図２】従来のＬＤＤ構造を有するｎチャンネル型ＭＯＳＦＥＴの一例の断面図である。
【図３】従来の半導体装置の製造方法を説明するための図であり、（ａ）は標準耐圧素子用ゲート電極及び高耐圧素子用ゲート電極が形成された状態の断面図であり、（ｂ）は標準耐圧素子用の不純物を注入した状態の断面図であり、（ｃ）は不純物拡散後の断面図であり、（ｄ）はサイドウォールスペーサを形成した状態の断面図であり、（ｅ）は不純物を注入した状態の断面図であり、（ｆ）は不純物拡散後の断面図である。
【符号の説明】
【００２７】
１  基板、２  フィールド酸化膜、３  第１のゲート酸化膜、４  第１のゲート電極、５  酸化膜、６  バリア酸化膜、７  レジスト、８  ｎ型イオン、９  第２のゲート酸化膜、１０  酸化膜、１１  ｎ型の低濃度拡散層、１２  第２のゲート電極、１３  サイドウォール、１４  バリア酸化膜、１５  レジスト、１６  ｎ型イオン、１７Ａ  ソース、１７Ｂ  ドレイン、１８  ＬＤＤ領域、１９Ａ  ソース、１９Ｂ  ドレイン
【図１】
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【図２】
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【図３】
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