(57)【要約】【課題】800MHzまたはそれ以上の周波数を有する入力クロックから、32個の異なる位相を発生させうる遅延同期ループ基盤の多重位相クロック発生器回路を備える光学(ディスク)駆動システムを提供する。【解決手段】Ｎで分周されたクロックを、フィードバックループ内のＭ個の電圧制御される第１遅延素子に出力するための周波数分周器を有する遅延同期ループを備え、分周されていないクロックを遅延させて、Ｍ個の多重位相クロックを出力するために、フィードバックループの外部に同じＭ個の電圧制御される遅延素子を更に備える多重位相クロック発生器。光学駆動システムの光学駆動回路と、光学ディスク上の隣接する溝に書き込まれるマークの重複を防止するための書き込みストラテジを行う方法とを提供し、該回路及び方法は、GHzの周波数範囲で高解像度(例えば、T/32)でスイッチングする多重の書き込みストラテジ波形(チャンネル)を生成する。【選択図】      図３
2006073182.tif 000002
【特許請求の範囲】
【請求項１】
光学記録媒体に印加されるレーザー電力を制御するために、変調されたデータを書き込みストラテジデータビットに変換し、周期Ｔ当りＭビットの書き込みストラテジデータを出力するデコーダと、
周期Ｔを有する入力クロック信号を受信し、それからＭ個の異なる位相を有するＭ個のクロックを発生させる多重位相クロック発生器と、
前記書き込みストラテジデータを同期化するデータシンクロナイザと、
レーザー電力が前記光学記録媒体に印加されるように変調するために、前記同期化された書き込みストラテジデータを直列に出力するシリアライザと、を備えることを特徴とする光学駆動回路。
【請求項２】
前記多重位相クロック発生器は、遅延同期ループ回路を備え、
前記遅延同期ループ回路は、各遅延素子がＮ＊Ｄのステップ遅延を有するＭ個の第１遅延素子セットと、
Ｍ個の位相を有するＭ個のクロックを出力するために、各遅延素子がＮ＊Ｄのステップ遅延を有するＭ個の第２遅延素子セットと、を備えることを特徴とする請求項１に記載の光学駆動回路。
【請求項３】
前記Ｍ個の第１遅延素子セットは、前記遅延同期ループのフィードバックループ内に配置されることを特徴とする請求項２に記載の光学駆動回路。
【請求項４】
前記Ｍ個の第２遅延素子セットは、前記遅延同期ループのフィードバックループの外部に配置されることを特徴とする請求項２に記載の光学駆動回路。
【請求項５】
前記Ｎは、奇数の整数であり、前記Ｄは、前記Ｍ個のクロック間の位相周期であることを特徴とする請求項２に記載の光学駆動回路。
【請求項６】
前記デコーダは、Ｇグループのデコードされたデータを出力し、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１に記載の光学駆動回路。
【請求項７】
前記シンクロナイザは、Ｇグループのラッチを備え、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１に記載の光学駆動回路。
【請求項８】
前記各ラッチは、前記Ｍ個のクロックのうち、対応する一つのクロックに同期されることを特徴とする請求項７に記載の光学駆動回路。
【請求項９】
前記シリアライザは、前記Ｍ個の同期されたデコードされたデータを受信するためのＭ個のゲートを備え、前記Ｍ個のゲートのそれぞれは、さらに論理動作を行うために、前記Ｍ個のクロックのうち、対応する一つのクロックを受信することを特徴とする請求項１に記載の光学駆動回路。
【請求項１０】
前記Ｍ個のゲートは、Ｇグループで分周され、各グループは、複数の論理ゲートを有し、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項９に記載の光学駆動回路。
【請求項１１】
前記シリアライザは、Ｇグループの論理ゲートの出力を結合するためのＧ入力論理ＯＲゲートを備えることを特徴とする請求項１に記載の光学駆動回路。
【請求項１２】
フィードバックループ内に配置され、各遅延素子は、Ｎ＊Ｄの遅延を提供し、Ｎは、奇数の整数であり、Ｄは、制御電圧により制御されるＭ個の第１遅延素子セットと、
それぞれＮ＊Ｄの遅延を有し、入力クロックに基づいてＭ個の異なる位相を有するＭ個のクロックを発生させるＭ個の第２遅延素子セットと、を備えることを特徴とする遅延同期ループ回路。
【請求項１３】
Ｍ個の異なる位相を有するＭ個のクロックを出力するための多重位相クロック発生器と、
光学記録媒体に印加される電力値の指定を表す変調されたデータをデコードし、デコードされたデータをＭビットに出力するデコーダと、
前記Ｍ個の異なる位相を有するＭ個のクロックに対応して、前記デコードされたデータをＭビットで同期化するためのデータシンクロナイザと、
前記同期化されたデコードされたデータを直列に結合し、光学記録媒体に印加される電力の値の変更された指定を表わす駆動データを出力するシリアライザと、を備えることを特徴とする駆動回路。
【請求項１４】
前記デコーダは、前記デコードされたデータをＧグループに出力することを特徴とする請求項１３に記載の駆動回路。
【請求項１５】
前記シンクロナイザは、Ｇグループのラッチを備え、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１３に記載の駆動回路。
【請求項１６】
前記各ラッチは、前記Ｍ個のクロックのうち、対応する一つのクロックに同期されることを特徴とする請求項１５に記載の光学駆動回路。
【請求項１７】
前記シリアライザは、前記Ｍ個の同期されたデコードされたデータを受信するためのＭ個のゲートを備え、前記Ｍ個のゲートのそれぞれは、更に論理動作を行うために、Ｍ個のクロックのうち、対応する一つのクロックを受信することを特徴とする請求項１３に記載の光学駆動回路。
【請求項１８】
前記Ｍ個のゲートは、Ｇグループで分周され、各グループは、複数の論理ゲートを有し、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１７に記載の光学駆動回路。
【請求項１９】
前記シリアライザは、Ｇグループの論理ゲートの出力を結合するためのＧ入力論理ＯＲゲートを備えることを特徴とする請求項１に記載の光学駆動回路。
【請求項２０】
前記多重位相クロック発生器は、遅延同期ループを備え、
前記遅延同期ループは、フィードバックループ内に配置され、各遅延素子は、Ｎ＊Ｄの遅延を提供するＭ個の第１遅延素子セットと、
それぞれＮ＊Ｄの遅延を有し、入力クロックに基づいてＭ個の異なる位相を有するＭ個のクロックを出力するＭ個の第２遅延素子セットと、を備えることを特徴とする請求項１３に記載の光学駆動回路。
【請求項２１】
前記Ｎは、奇数の整数であり、Ｄは、制御電圧により制御されることを特徴とする請求項２０に記載の光学駆動回路。
【請求項２２】
前記制御電圧は、前記遅延同期ループ内のフィルタにより発生することを特徴とする請求項２１に記載の光学駆動回路。
【請求項２３】
フィードバックループ内に配置され、各遅延素子は、Ｎ＊Ｄの遅延を提供し、Ｎは、奇数の整数であり、Ｄは、制御電圧により制御されるＭ個の第１遅延素子セットと、
それぞれＮ＊Ｄの遅延を有し、入力クロックに基づいてＭ個の異なる位相を有するＭ個のクロックを発生させるＭ個の第２遅延素子セットと、を備える遅延同期ループ回路を備えることを特徴とする回路。
【請求項２４】
分周された入力基準クロック信号を漸進的に遅延させるための複数のＭ個の電圧制御される第１遅延素子と、
入力基準クロック信号の周波数をＮで分周し、分周された入力基準クロック信号を前記複数の電圧制御される第１遅延素子に出力する周波数分周器と、
前記入力基準クロック信号を漸進的に遅延させ、Ｍ個の多重位相クロックを出力するためのＭ個の電圧制御される第２遅延素子と、
前記複数の電圧制御される第１遅延素子及び第２遅延素子のそれぞれのステップ遅延を調節するための制御信号電圧を発生させるループフィルタと、を備えることを特徴とする多重位相クロック発生器。
【請求項２５】
マーク（ｍａｒｋｓ）が、複数のスペース（ｓｐａｃｅｓ）により光学ディスク媒体上で互いに分離され、光学ディスク媒体上に複数の不連続的な長さを有するマークを書き込みするための光学書き込みストラテジの生成方法において、
前記光学ディスク媒体上に書き込まれる第１マークの長さを検出するステップ（Ｔは、前記第１マークの不連続的な長さ単位）と、
前記第１マークを書き込みする間に、Ｔ／２より更に精密な解像度を有するパルスでレーザーダイオード電流の振幅を変調するステップと、を含むことを特徴とする光学書き込みストラテジの生成方法。
【請求項２６】
前記レーザーダイオードの振幅を変調するパルスの解像度は、Ｔ／８と同じであるか、または更に精密であることを特徴とする請求項２５に記載の光学書き込みストラテジの生成方法。
【請求項２７】
前記レーザーダイオードの振幅を変調するパルスの解像度は、Ｔ／３２と同じであるか、または更に精密であることを特徴とする請求項２５に記載の光学書き込みストラテジの生成方法。
【請求項２８】
前記第１マークを書き込みする間、Ｔ／２より更に精密な解像度を有するパルスでレーザーダイオード電流の振幅を変調するステップは、第一電流パルス列と第２電流パルス列とを合算するステップを含むことを特徴とする請求項２５に記載の光学書き込みストラテジの生成方法。
【請求項２９】
光学ディスク媒体上に周期Ｔの単位で測定された不連続的な長さを有するマーク及びスペースを書き込みする間、書き込みストラテジデータの各チャンネルは、Ｔ／Ｍと同じパルス幅の解像度を有し、Ｍは、２より大きい整数に該当するＧチャンネルの書き込みストラテジデータでレーザーダイオードの電力を変調する方法。
【請求項３０】
前記Ｔ周期を有するクロック信号から複数のＭ個の多重位相クロックを発生させるステップを更に含むことを特徴とする請求項２９に記載の変調方法。
【請求項３１】
前記Ｔ周期を有するクロック信号は、８００ＭＨｚと同一であるか、または更に大きい周波数を有し、前記Ｍは、４より大きい整数であることを特徴とする請求項３０に記載の変調方法。
【請求項３２】
前記Ｍは、３２であることを特徴とする請求項３１に記載の変調方法。
【請求項３３】
前記Ｔ周期を有するクロック信号から前記複数のＭ個の多重位相クロックを発生させるステップは、
Ｎは、奇数の整数であり、Ｎ＊Ｔ周期を有する分周されたクロック信号を出力するために、Ｔ周期を有する前記クロック信号の周波数をＮで分周するステップを含むことを特徴とする請求項３０に記載のモジュール方法。
【請求項３４】
前記Ｔ周期を有するクロック信号から前記複数のＭ個の多重位相クロックを発生させるステップは、
遅延同期ループ内に位置し、前記分周されたクロック信号を漸進的に遅延させるための複数のＭ個の電圧制御される第１遅延素子を提供するステップと、
前記入力基準クロック信号を漸進的に遅延させ、Ｍ個の多重位相クロックを出力するための複数のＭ個の電圧制御される第２遅延素子を提供するステップと、を更に含むことを特徴とする請求項３３に記載の変調方法。
【請求項３５】
Ｇチャンネルのそれぞれで前記書き込みストラテジデータを同期化し、直列化するステップを更に含むことを特徴とする請求項３０に記載の変調方法。
【請求項３６】
前記Ｇチャンネルのそれぞれで、書き込みストラテジデータを同期化するステップは、
Ｇチャンネルのそれぞれで、Ｔ周期当りＭビットの書き込みストラテジデータをラッチングするステップを含むことを特徴とする請求項３５に記載の変調方法。
【請求項３７】
前記Ｇチャンネルのそれぞれで、書き込みストラテジデータを同期化するステップは、
前記Ｇチャンネルのそれぞれに対し、Ｔ周期当りＭビットの書き込みストラテジデータをラッチングするステップと、Ｔ周期当りＬセットのＭ／Ｌラッチされた書き込みストラテジデータビットを連続して並列に出力するステップと、を含むことを特徴とする請求項３５に記載の変調方法。
【請求項３８】
前記Ｇチャンネルのそれぞれで、前記Ｍ個のラッチされたビットの書き込みストラテジデータを直列化するステップは、Ｔ周期内で前記Ｍ個のラッチされたビットをタイムマルチプレクシングするステップを含むことを特徴とする請求項３７に記載の変調方法。
【請求項３９】
前記Ｇチャンネルのそれぞれで、前記Ｍ個のラッチされたビットの書き込みストラテジデータを直列化するステップは、
前記Ｍ個のラッチされたビットの書き込みストラテジデータのそれぞれを、前記Ｍ個の多重位相クロックのうち、対応する一つのクロックによりアクティブされたＭ個のパルスのうち、対応する一つのパルスとＡＮＤ演算するステップを含むことを特徴とする請求項３７に記載の変調方法。
【請求項４０】
前記Ｇチャンネルのそれぞれで、前記Ｍ個のラッチされたビットの書き込みストラテジデータを直列化するステップは、
Ｔ周期当りＭビットを備えるタイムマルチプレックスされた信号を出力するために、Ｍ個のＡＮＤ演算されてラッチされたビットの書き込みストラテジデータをＯＲ演算するステップを含むことを特徴とする請求項３８に記載の変調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学メディアディスク駆動回路に係り、より詳細には、遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下、ＤＬＬ）回路を備える多重位相クロック発生器を備える光学駆動回路に関する。
【背景技術】
【０００２】
データを記録するＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）±Ｒは、ディスク上の感光性材料の反射性の変化を利用してデータを保存する。ＤＶＤシステムは、強くフォーカシングされ、比較的高電力であり、６５０nmの赤いレーザービームをＤＶＤの表面に放射する。その光は、ディスクの表面の反射性に永久的な変化を発生させる。情報は、ディスクの表面に低電力のレーザー光を照射することで復旧されうる。検出器は、反射されたレーザー光を受け、前記システムは、刻々に変わる反射程度を利用して、本来のデータを再生成する。ＤＶＤ±ＲＷディスクは、ディスクの表面に積層された非常に薄い金属合金層での温度で引き起こされる相変化を利用する。その材料は、二つの安定した固体状態を有するように設計される。ディスクは、二状態が比較的異なる性質を有しているためデータを保存できる。ディスクに記録されるかぎり、前記システムは、これと同じ方法でデータを復元する。
【０００３】
光学記録媒体、例えば、コンパクトディスクプレーヤ（ＣＤＰ）、デジタルビデオディスクプレーヤ（ＤＶＤＰ）、ＣＤ−ＲＷ（Ｒｅｗｒｉｔａｂｌｅ Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｔ）、ＣＤ−Ｒ（Ｒｅｃｏｒｄａｂｌｅ Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＤＶＤ−ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＤＶＤ−ＲＯＭなどに記録するための駆動回路は、高速でデータを変調及び復調し、データを同期化及び直列化するための複数のクロック信号（以下、多重位相クロックという）を発生させるために、一般的に位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ：以下、ＰＬＬ）またはＤＬＬ回路を使用する。
【０００４】
ＰＬＬまたはＤＬＬは、通常、多重位相クロック信号を発生させる多重位相クロック発生器として使用される。ＰＬＬは、電圧コントローラと位相比較器とを使用する。同様に、ＤＬＬは、多重位相クロック信号を生成するために、遅延素子と位相比較器回路とを使用する。一般的に、ＤＬＬを備える回路は、位相同期ループを備える回路に比べてジッタ特性面において更に優れている。
【０００５】
更に高い光学ディスクの記録（または、読み取り）速度に対する要求が増加するにつれ、高速のＤＬＬに対する必要性を満足させ難かった。例えば、ＤＬＬに含まれる電圧制御される遅延素子の周波数をギガヘルツ（ＧＨｚ）レベルに近接するか、またはそれ以上の高い周波数に増加させることは容易ではない（遅延素子が生成する伝達遅延は、製造工程によって制限されるためである）。
【０００６】
直列データが高速で伝送されるか、または受信される時、多重位相クロック信号が必要である。発生した多重位相クロック信号は、入力クロック信号に同期される。多重位相クロック信号のそれぞれは、入力クロック信号の間と同じ位相差を有しており（入力クロック信号に比例して）、同じ間隔を有している。
【０００７】
図１は、多重位相クロック発生器として使用される従来のｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ（電圧制御される）ｉｎｖｅｒｔｅｒタイプのＤＬＬを示す回路ブロック図である。図１の従来のＤＬＬは、８００ＭＨｚ周波数に同期されたＭ個の多重位相クロック（例えば、受信部回路でのキャラクタ（Ｍは、３２ｓｙｍｂｏｌ ｂｉｔｓ）をサンプリングするように）を発生させて出力する。受信部は、３２位相のクロック信号を要求する。８００ＭＨｚの入力クロックから動作するため、３２位相のクロックは、３２＊８００ＭＨｚまたは２５.６Ｇｂｉｔ／ｓｅｃ.で動作する。したがって、１“ステップ”の遅延（連続的な多重位相クロックの間）は、３９.０６ｐｓｅｃである。（１／（３２＊８００［ＭＨｚ］）＝３９.０６［ｐｓｅｃ］）
【０００８】
ｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒタイプのＤＬＬは、通常、５０ｐｓｅｃ以内の伝達遅延（Ｌｏｗ−ｔｏ−ＨｉｇｈまたはＨｉｇｈ−ｔｏ−Ｌｏｗ）を有する遅延素子を使用する。各素子での遅延を減らすために、ＤＬＬの全体電力消費は増加し、回路のサイズは増加しうる。したがって、従来のＤＬＬは、８００ＭＨｚまたはそれ以上の高い周波数（例えば、GHz周波数）での動作を要求する光学駆動システムに適していなかった。
【０００９】
図１の従来のＤＬＬは、遅延チェーン１１、位相検出器１３、電荷ポンプ１５及びループフィルタ１７を備える。遅延チェーン１１は、制御電圧ＶＣＯＮに応答してそれぞれ入力クロック信号ＣＬＫＩＮを遅延させるＭ個の遅延素子１１１、１１２、１１３、・・・、１１Ｍを備える。各遅延素子１１１ないし１１Ｍは、それぞれＴ／Ｍ（Ｔは、入力クロック信号ＣＬＫＩＮの周期を表わす）に該当する遅延時間Δを有する。例えば、入力クロック信号ＣＬＫＩＮの周波数が８００ＭＨｚであり、遅延素子１１１ないし１１Ｍの個数が３２である時、各遅延素子１１１ないし１１Ｍの遅延時間Δは、３９.０６ｐｉｃｏｓｅｃｏｎｄｓ（１／（ｆ＊Ｍ）＝１／（８００＊１０＾６＊３２）＝３９.０６＊１０＾−１２ｓｅｃ）である。
【００１０】
図２は、図１のＤＬＬで発生する複数のクロック信号を示すタイミング図である。クロック信号（ＣＬＫ＜１＞ないしＣＬＫ＜Ｍ＞）は、Ｍ固（Ｍは、１より大きい整数）のそれぞれ異なる位相を有し、Ｍ個の遅延素子１１１ないし１１Ｍのそれぞれから出力される。
【００１１】
図１と関連して、位相検出器１３は、出力クロック信号間の検出された位相差に対応して、アップ信号またはダウン信号を発生させる。電荷ポンプ１５は、所定の電流を出力端にソーシングするか、またはシンキングする。ループフィルタ１７は、電荷ポンプ１５の出力をフィルタリングして制御電圧ＶＣＯＮを発生させる。
【００１２】
したがって、遅延素子１１１ないし１１Ｍに供給される電流が増加すれば、各遅延素子の遅延時間Δは短くなる。逆に、遅延素子１１１ないし１１Ｍに供給される電流が減少すれば、各遅延素子の遅延時間Δは長くなる。したがって、ＤＬＬは、遅延素子１１１ないし１１Ｍとして、主にｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒタイプを使用する。一般的な半導体製造工程上、伝達遅延時間が約５０ｐｉｃｏｓｅｃ.であるため、５０ｐｉｃｏｓｅｃ.以内の遅延時間を有する遅延素子を形成することが難しい。遅延素子に供給される“内部電流”が大きく増加する時、ＤＬＬで消費する全体電力が増加する。
【００１３】
したがって、従来のＤＬＬは、８００ＭＨｚまたはそれ以上の高い周波数動作を必要とする光学駆動システムで多重位相クロック発生器として使用するには適していない。
【００１４】
レーザーダイオードは、光学ディスク（例えば、ＣＤ−ＲまたはＤＶＤ−ＲＷ）にデータを記録するために使用され、レーザーダイオード電力（Ｌａｓｅｒ Ｄｉｏｄｅ Ｐｏｗｅｒ：以下、ＬＤＰ）信号（電流）は、ローレベル（ｓｐａｃｅ：ｌｏｇｉｃ ０）とハイレベル（ｍａｒｋ：ｌｏｇｉｃ １）との間を交互に変更される。レーザーダイオード駆動部（Ｌａｓｅｒ Ｄｉｏｄｅ Ｄｒｉｖｅｒｓ：ＬＤＤｓ）は、電圧を電流に変換する電気的基盤装置であり、光学ディスク上に情報を記録するために電流を光パルスに変換する。ＬＤＰ信号のハイ（“ｗｒｉｔｅ”、“ｆｕｌｌ”）電力レベルは、“マーク”を生成させ、ロー（“ｅｒａｓｅ”）電力レベルは、“スペース”を光学ディスク上に生成させる。あいにく、ＣＤプレーヤの光学解像度は、“１１１１１１”のような１または０の連続を直接読み取りするには不十分である。更に他の限界は、クロック（同期化）データのための空間を残すために与えられたマークまたはスペースの最大の長さである。したがって、二つの１の間に少なくとも二つの０を維持し、マークの最大の長さが１列に１０ビットに限定される。ＣＤプレーヤのレーザーがＣＤ上の０または１を感知する方法のために、デジタル情報が保存される時に連続的な１が存在できない。このような問題の解決策は、ＥＦＭ（Ｅｉｇｈｔ−ｔｏ−Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）と呼ばれる。ｅｉｇｈｔ−ｔｏ−ｆｏｕｒｔｅｅｎ変換システムで、それぞれ８ｕｓｅｒ−ｂｉｔ ｂｙｔｅは、１４ｃｈａｎｎｅｌ−ｂｉｔモジュレーションコード（ＥＦＭ ｃｏｄｅ）に変換される。従って、８ビット情報は、１４“ｃｈａｎｎｅｌ”ビットに変換される。また、三つの併合する０のビットが各１４ビット相当に付け加えられる。
【００１５】
ＥＦＭコード  マークとスペースとは、９個の異なる長さ（Ｔ３（１００１）からＴ１１（１００００００００００１）まで）で光学媒体上に使用される。４倍速ＤＶＤシステムでのＴは、９.５６ｎｓｅｃである。ＬＤＰ信号は、レーザーダイオードにより光学媒体に記録されるＯＮ／ＯＦＦ（例えば、ＥＦＭコードとして）でモジュレーションされる。第一ＣＤは、秒当たり７５ブロック（秒当たり１７６４００ｃｈａｎｎｅｌ ｂｉｔｓ）を駆動し、それは、約０.１５ＭＢ／ｓと同じ１倍速データ伝送率に変換する。
【００１６】
図１５は、従来の光学駆動システムでデータ溝を広げたものを示すＬＤＰのタイミング図である。ＬＤＰ信号が固定されたハイレベルで連続的に“ＯＮ”である場合において（例えば、Ｔ１１マーク：ロジック １）、光学ディスクに記録されるデータ溝の幅は、適当に狭い幅から不適当に広い幅に拡大する。これは、一般的に“温度上の変形”のためである。
【００１７】
ＬＤＰ（レーザーダイオードを介する電流）が、長い“マーク”（例えば、Ｔ１１）を記録する間のように一定のハイレベルを維持すれば、光学ディスクに記録される溝の幅は、広い幅に拡大する。したがって、一つのデータ溝に使用されるマークは、隣接したデータ溝でのデータと重なり、これによりデータ読み取りエラーを引き起こし得る。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、前記問題点を解決するために、８００ＭＨｚまたはそれ以上の周波数を有する入力クロックから３２個の異なる位相を発生させうるＤＬＬ基盤多重位相クロック発生器回路を備える光学（ディスク）駆動システムを提供することにある。
また、本発明の他の目的は、光学駆動システムの光学駆動回路と、光学ディスク上の隣接する溝に書き込まれるマークの重複を防止するための書き込みストラテジを行う方法を提供するところにある。
【課題を解決するための手段】
【００１９】
本発明の第１実施例は、ＤＬＬに基づいて遅延素子を備え、各遅延素子は、Ｎ＊Δの遅延時間を有し（Δは、目標遅延時間）、Ｎは、１より大きい奇数の整数であり、目標遅延時間Δは、Ｔであるか、またはＴの一部（例えば、Ｔ／Ｍ、Ｍは、整数の個数の遅延素子と多重位相クロック信号（ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞））である多重位相クロック発生器を提供する。したがって、適当に小さな遅延時間（例えば、Ｎ＊Δ）と電力消費とを有する遅延素子が容易に製造される。提案されるＤＬＬに基づいた多重位相クロック発生器は、図１の従来のＤＬＬより更に低い電力消費で更に高い周波数（例えば、Ｍ＊ｆ）で動作できる。したがって、本発明に係るＤＬＬに基づいた多重位相クロック発生器回路を備える光学駆動システムは、また、電力消費を減少させつつ、８００ＭＨｚまたは更に高い周波数で動作できる。
【００２０】
本発明の第２実施例は、光学ディスク上の隣接した溝に書き込まれるマークの“重畳”を防止するための書き込みストラテジを行う光学駆動システムの光学駆動回路及び方法を提供する。図１６に示すように、前記回路及び方法は、高解像度パルス−書き込みストラテジ、ブロック−書き込みストラテジ、または高解像度ハイブリッド−書き込みストラテジ（パルス−書き込みストラテジとブロック−書き込みストラテジとの特徴を結合する）を行える。光学駆動回路は、GHz範囲の高解像度で（例えば、Ｔ／３２）スイッチングする書き込みストラテジ波形（チャンネル）を生成するために、前述した多重位相クロック発生器（ＤＬＬに基づいて遅延素子を備え、各遅延素子は、Ｎ＊Δの遅延時間を有する（Δは、目標遅延時間））を備えうる。
【００２１】
図１６は、光学ディスクの記録されたトラック上に、暗い領域と明るい領域（マークとスペース）とのパターン結果だけでなく、高解像度ハイブリッド−書き込みストラテジを示す。ハイブリッド−書き込みストラテジは、２つの方法の特徴（パルス−書き込みストラテジまたはブロック−書き込みストラテジ）を併合する。
【００２２】
パルス−書き込みストラテジを利用して、光学駆動システムは、レーザーを高レベル（例えば、ｆｕｌｌ ＯＮ）から低レベルに早くスイッチングすることでＬＤＰレベルを制御する。要求されるマークの位置が通過した直後に、初期の長いパルスがトリガされる。これは、自然的に前方に進む熱の“ｓｏａｋ”を前記要求される領域内に留まらせる。同様に、隣接するデータ溝との干渉を防止するために、周辺部の熱ｓｏａｋは、最小値に維持されねばならない。前記パルスは、独特なｔａｉｌを表わし、それは、フルパワー及び材質のヒーティングに対するレーザーダイオードの上昇時間を表わす。初期パルス以後、前記要求されるマークの終端が再び温度の上昇を許す前に、非常に短いパルスは、平均電力を低い“ｃｏｏｌ”レベルに減少させる。この方法は、単に三つの電力レベル（書き込み、削除及びｃｏｏｌ）のみを必要とする。ブロック−書き込みストラテジは、第四電力レベルである“ｓｕｓｔａｉｎ”を追加し、“ｓｕｓｔａｉｎ”は、過度な温度の伝搬なしに長いパルスの間に温度を維持する。
【００２３】
ハイブリッド−書き込みストラテジは、多様な長さのパルスと多重の電力レベル（例えば、第四電力レベル“ｓｕｓｔａｉｎ”を備える）とをＴ／２より大きい解像度で結合する。図６ないし図１４及び図１７に示す本発明の実施例で、本発明の回路及び方法は、Ｔ／３２の解像度を有する書き込みストラテジを行う。本発明の更に高い周波数についての実施例は、“ステップ”または“ブロック”機能の代わりに、アナログ信号を概略化するか、または類似化する高解像度の“ｓｈａｐｅｄ”波形を発生させるために、デジタル（レーザー駆動部）回路に提供される更に高い解像度の“シェイプド書き込みストラテジ”（ｓｈａｐｅｄ−ｗｒｉｔｅ  ｓｔｒａｔｅｇｉｅｓ）を支援できる。異形の書き込みストラテジは、それぞれ異なるマークの長さ（例えば、Ｔ３ないしＴ１１）に対して合わせられ得る。光学ディスクのデータ溝上に記録された明るい領域と暗い領域（マーク及びスペース）とのパターン結果は、効率的にデータ溝の境界外への（温度の）拡散なしに、マークに関する長い形態に接近できる。
【００２４】
現存する光学ディスクの基準で、領域の幅（隣接するデータ溝の間の使用されない幅）は、データ溝のそれ自体の幅より更に広い。したがって、データ溝の境界外にマークの拡散を除去する結果は、順にデータ溝間の距離（領域の幅）が減少するか、また、第２トラック（データ溝）をその間に挿入することを許して、現存する光学ディスク媒体（例えば、ＤＶＤ）のデータ伝達容量を約２倍にする。また、精密に形成された（例えば、高解像度）書き込みストラテジは、マークを書き込みするために（そして、マークを読み取りするために）レーザーダイオードにより出力される必要があるエネルギーを保存させる。これは、更に低い電力を消耗し、更に低い臨界電流を有し、更に低コストの素子（例えば、レーザーダイオード）が、本発明の実施例による光学保存ディスク駆動部の製造で使用されるようにする。
【００２５】
本発明の他の実施例は、ＤＬＬに基づいて、低電力を消費し、高い周波数の範囲を有する多重位相クロック発生器を提供する。
本発明の更に他の実施例は、低電力を消費し、高い周波数の範囲を有するＤＬＬを備える光学駆動システムを提供する。
基本遅延ステップとしてＮ＊Δ（目標遅延ステップ、例えば、５０ｐｓｅｃ.）を使用して高い周波数の領域で多重位相クロックを発生させるために、ＤＬＬが提供される。
【００２６】
本発明の実施例に係る多重位相クロック発生器は、Ｎ：１の比率の周波数を有する二つの異なる周波数を有する入力クロック信号を受信する二つの遅延チェーンを備える。
第１遅延チェーン（主遅延チェーン）は、入力クロック周波数（ｆ）の第１／Ｎで動作し、ｆ／Ｎ周波数クロックとＤＬＬ出力クロックとの位相差を検出したことに基づいて、制御電圧を出力するフィルタにアップまたはダウン電荷信号を伝達することで位相同期ループを維持する。
第２遅延チェーン（複写遅延チェーン）は、入力クロック周波数（ｆ）で動作し、多重位相クロック（Ｍ個の異なる位相を有する）を出力し、前記第１遅延チェーン（主遅延チェーン）の制御電圧を受信する。
【発明の効果】
【００２７】
本発明によれば、全体消費電力を減少させつつ、光学駆動システムを高周波数で動作させ、光学ディスク上の隣接する幅に書き込まれるマークの重複を防止できる。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照して、本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。
図３は、本発明の第１実施例のＤＬＬ回路を示す回路ブロック図である。図３のＤＬＬ回路は、図３のＤＬＬにより発生する複数のＭ個のクロック信号を示すタイミング図である図４及び図５と関連して説明される。（例えば、入力クロック信号ＣＬＫＩＮ周波数が、８００ＭＨｚ、Ｎ＝３であり、Ｍ＝３２である場合）
【００２９】
図３のＤＬＬに基づく多重位相クロック発生器は、周波数分周器３１、第１遅延チェーン（主遅延チェーン）３２、第２遅延チェーン（複写遅延チェーン）３３、制御回路３４及び制御電圧ＶＣＯＮを伝達するラインを有する。第１遅延チェーン（主遅延チェーン）３２、制御回路３４及び制御電圧ＶＣＯＮにより形成されるフィードバックループは、周波数分周器３１により出力される分周されたクロック信号（この信号は、ｆ／Ｎの周波数及びＮ＊Ｔの周期を有する）ＣＬＫＩＮ−ＮＴに同期される従来のＤＬＬを形成する。図３の多重位相クロック発生器（ＤＬＬ回路）は、分周された入力クロック信号ＣＬＫＩＮ−ＮＴを主遅延チェーンに供給する周波数分周器３１と、分周されていない入力クロック信号ＣＬＫＩＮを遅延するために、制御電圧ＶＣＯＮ（を伝送するラインに）に連結された第２遅延チェーン（複写遅延チェーン）と、を更に備える。
【００３０】
周波数分周器３１は、分周されたクロック信号ＣＬＫＩＮ−ＮＴを出力するために、入力クロック信号ＣＬＫＩＮの周波数ｆをＮで分周する。ＣＬＫＩＮは、ｆの周波数とＴの周期とを有し、Ｎは、１より大きい奇数の整数である。
【００３１】
主遅延チェーン３２は、Ｍ（Ｍは、整数）個の遅延素子３２１ないし３２Ｍを備える。
主遅延チェーン３２は、周波数分周器３１から出力されるクロック信号ＣＬＫＩＮ−ＮＴを受信して、ｆ／Ｎの周波数（ｆは、入力クロック信号ＣＬＫＩＮの周波数）で動作し、制御電圧ＶＣＯＮによって周波数分周器の出力クロック信号ＣＬＫＩＮ−ＮＴを遅延させる。
【００３２】
主遅延チェーン３２は、ＤＬＬのフィードバックループで制御回路３４と共に位相−ロッキング動作を行う。制御回路３４は、図１の従来のＤＬＬでの対応する部分のように、それぞれ機能する位相検出器３４１、電荷ポンプ３４２及びループフィルタ３４３を備える。位相検出器３４１は、周波数分周器の出力信号ＣＬＫＩＮ−ＮＴと主遅延チェーン３２の出力クロック信号との間の位相差に対応して、アップ／ダウン信号ＵＰ／ＤＯＷＮを発生させる。電荷ポンプ３４２は、アップ／ダウン信号ＵＰ／ＤＯＷＮに対応して、所定の電流を出力端にソーシングするか、またはシンキングする。ループフィルタ３４３は、電荷ポンプ３４２の出力をフィルタリングすることで制御電圧ＶＣＯＮを発生させる。
【００３３】
複写遅延チェーン３３は、互いに直列に連結されたＭ個の遅延素子３３１ないし３３Ｍを備える。複写遅延チェーン３３は、（分周されていない）入力クロック信号ＣＬＫＩＮを受信し、それから制御電圧ＶＣＯＮに対応して入力クロック信号ＣＬＫＩＮを遅延することにより、それぞれ異なる位相を有するＭ個のクロック信号ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞を発生させる。
【００３４】
複数の（Ｍ個の）遅延されたクロック信号間の最小位相差に対応する目標遅延を発生させるために、本発明に係る主遅延チェーン３２及び複写遅延チェーン３３での各遅延素子３２１ないし３２Ｍ及び３３１ないし３３Ｍの“ステップ”遅延時間は、Ｎ＊Δ（Ｎは、整数、Δは、目標遅延時間）である。目標遅延時間は、Ｍ個のクロック信号ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞間の最小位相差に対応するため、遅延目標時間Δは、Ｔ／Ｍ（Ｔは、入力クロック信号ＣＬＫＩＮの周期）である。したがって、主遅延チェーン３２及び複写遅延チェーン３３のそれぞれは、それぞれＮ＊Δ（Δは、Ｔ／Ｍ）の遅延時間を有する遅延素子３２１ないし３２Ｍ及び３３１ないし３３Ｍのそれぞれを備える。
【００３５】
以下では、従来のＤＬＬに使用された単に一つの遅延チェーンの代りに、なぜ主遅延チェーン３２と複写遅延チェーン３３との二つの遅延チェーンが、本発明のＤＬＬに基づいた多重位相クロック発生器に好ましく使用されているかを説明する。
複写遅延チェーン３３は、それぞれＮ＊Δ（＝Ｎ＊Ｔ／Ｍ＝１ステップ遅延）の遅延時間を有するＭ個の遅延素子を備える。したがって、複写遅延チェーン３３の全体遅延時間は、Ｎ＊Ｔ（入力クロック信号ＣＬＫＩＮの周期Ｔより大きい）となる。
【００３６】
複写遅延チェーン３３がそれぞれＮ＊Δの遅延時間を有するＭ個の遅延素子を備えるため、単に複写遅延チェーン３３のみを使用して入力クロック信号ＣＬＫＩＮと複写遅延チェーン３３の最終出力クロック信号との間の位相エラーを検出することがむずかしい。したがって、位相ロッキングループを形成するために、主遅延チェーン３２が別途に使用される（入力クロック信号ＣＬＫＩＮと複写遅延チェーン３３の最終出力クロック信号との間の位相エラーを感知することで）。Ｎ＊Ｔ周期を有する周波数分周器の出力クロック信号ＣＬＫＩＮ−ＮＴは、主遅延チェーン３２（主遅延チェーンの第一遅延素子３２１）に入力されられる。制御回路３４は、周波数分周器の出力クロック信号ＣＬＫＩＮ−ＮＴと主遅延チェーン３２の出力クロック信号（最後の遅延素子３２Ｍにより出力される）との間の位相差に対応して、制御電圧ＶＣＯＮを発生させる。制御電圧ＶＣＯＮは、主遅延チェーン３２（の第２入力）と複写遅延チェーン３３（の第２入力）とに提供される。
【００３７】
図５は、入力クロック信号ＣＬＫＩＮの周波数が８００ＭＨｚであり、Ｎが３であり、Ｍが３２である場合に、図３の多重位相クロック発生器（ＤＬＬ）の３３１ないし３３Ｍのそれぞれの遅延素子から発生する複数の（Ｍは、３２）クロック信号（例えば、ＣＬＫ＜３＞、ＣＬＫ＜６＞、・・・、ＣＬＫ＜３２＞）を示すタイミング図である。この場合、遅延素子３２１ないし３２Ｍ及び３３１ないし３３Ｍのうち、それぞれを通じる遅延時間３Δは、それぞれ１１７.１８ｐｓｅｃ（３＊Δ＝３＊（３９.０６＊１０＾−１２）ｓｅｃｏｎｄｓ＝３＊１／（８００＊１０＾６＊３２）ｓｅｃｏｎｄｓ）である。
【００３８】
図３及び図５に示すように、複写遅延チェーン３３での第一遅延素子３３１は、前記ＣＬＫＩＮに比べて３Δの遅延時間に遅延されたＣＬＫ＜３＞を発生させ、複写遅延チェーン３３での第２遅延素子３３２は、ＣＬＫ＜３＞に比べて３Δの遅延時間に遅延されたＣＬＫ＜６＞を発生させる。このような方式で、互いに重ならずに一つの遅延素子を順次に通過し、以前の遅延素子のそれぞれの出力に比べて３Δの遅延時間を有する複数のクロック信号が発生する。最後のクロック信号（例えば、ＣＬＫ＜３２＞、Ｍは、３２）は、クロック信号ＣＬＫＩＮが複写遅延チェーン３３の最後の遅延素子＜３３Ｍ＞を通過した後に生成される。従って、Ｍ（例えば、Ｍは３２）個の異なる位相を有するＭ個のクロック信号が発生する。複数のＭ個のクロック信号が実際の時間の発生の順に（例えば、ＣＬＫ＜１＞、以後にＣＬＫ＜２＞、以後にＣＬＫ＜３＞、以後にＣＬＫ＜Ｍ−１＞、そして、最後にＣＬＫ＜Ｍ＞）配列される時、“目標遅延時間”Δと同じ遅延がクロック信号の間に成り立つ。したがって、クロック信号間の目標遅延時間Δを有する多重位相クロック信号は、Ｎ＊Δ（例えば、３＊Δ）の遅延時間を有する複数の遅延素子を使用することで容易に発生しうる。
【００３９】
前述したように、従来の多重位相クロック発生器（単に、ＤＬＬからなる）は、Ｔ／Ｍに区分され、入力クロック信号ＣＬＫＩＮに同期されるＭ個の異なる位相を有するＭ個のクロック信号ＣＬＫ＜１＞ないしＣＬＫ＜Ｍ＞を発生させるために、Δ（Δ＝Ｔ／Ｍ、Ｔは、入力クロック信号の周期）の“ステップ”遅延時間をそれぞれ有するＭ個の遅延素子を使用する。それに対し、本発明に係る図３の多重位相クロック発生器は、Ｔ／Ｍに区分され、入力クロック信号ＣＬＫＩＮに同期されるＭ個の異なる位相を有するＭ個のクロック信号ＣＬＫ＜１＞ないしＣＬＫ＜Ｍ＞を発生させるために、それぞれＮ＊Δ（＝Ｎ＊Ｔ／Ｍ）の“ステップ”遅延時間を有するＭ個の遅延素子（ＤＬＬに作動するように連結された）を使用する。したがって、本発明に係る図３の多重位相クロック発生器は製造し易く、低電力を消費する（図３のＤＬＬは、図１の従来の多重位相クロック発生器に比べて、更に大きい“ステップ”遅延時間マージンを有する遅延素子を使用して形成されるためである）。従って、図３の多重位相クロック発生器は、図１の従来のＤＬＬと同じ製造工程を使用しつつ、更に高い周波数で動作できる。図３の多重位相クロック発生器は、さらに高周波動作（例えば、８００ＭＨｚ）を要求する光学（ディスク）駆動システムで使用されうる。
【００４０】
図６は、本発明の第２実施例に係る代表的な多重−標準形式の光学（ディスク）駆動システムを示す。図６の光学駆動システムは、高周波多重位相クロック発生器（例えば、図３）を備え、マークを重ねずにＣＤ、ＤＶＤ、ＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ等のような光学ディスクにデータを書き込みするための書き込みストラテジ方法を行う。
【００４１】
図６の多重−標準形式の光学（ディスク）駆動システムは、書き込みストラテジ発生器６１、ＤＬＬ回路６２、パルス発生器６３、４個のデータシンクロナイザ（データシンクロナイザ端６４の６４１ないし６４４）及び４個のシリアライザ（シリアライザ端６５の６５１ないし６５４）を備える。本発明の他の実施例（例えば、前記システムが４個以上のバイアスチャンネルを使用する場合）で、多重−標準形式の光学（ディスク）駆動システムは、データシンクロナイザ端６４でＧデータのシンクロナイザ６４１ないし６４Ｇと、シリアライザ端６５でＧシリアライザ６５１ないし６５Ｇとを備えうる。この時、Ｇは、チャンネルの数を表わすか、または書き込みストラテジデータライン及び（シンクロナイザ及びシリアライザ）回路のグループ数を表わす整数である。Ｇは、光学記録媒体に印加されるＬＤＰのバイアスレベルの数と同じである。代表的な実施例を表わすブロック図で（例えば、図６及び図７）、Ｇは、４と同じである。
【００４２】
図１４は、図６の光学駆動システムの動作を示すタイミング図である。図６及び図７に示すように、ＬＤＰレベルは、４個のバイアスレベル（Ｐｅａｋ、Ｂｉａｓ１、Ｂｉａｓ２、Ｂｉａｓ３）で制御される。したがって、図６の代表的な光学駆動システムは、光学ディスクに変調されたデータを書き込みするために（例えば、ＣＤ用のＥＦＭ変調されたデータ、ＤＶＤ用のＥＦＭ＋変調されたデータ）、それぞれ二進（ＯＮ／ＯＦＦ）動作を有し、ＬＤ電力（ＬＤＰ）信号（図７を参照）の４個のバイアスレベルを制御するための４個の（Ｇ＝４）レーザー電力出力チャンネルを必要とする。したがって、図６の多重位相形式光学駆動システムは、ＬＤＰ（ＬＤＰ電流）を供給するための４個のチャンネルを提供する。図７は、図６の多重位相形式光学（ディスク）駆動システムの入力／出力信号を示すタイミング図である。
【００４３】
４個のレーザー制御信号は、光学駆動システムの最終出力（直列化されたＤＡＴＡＯＵＴ１、直列化されたＤＡＴＡＯＵＴ２、直列化されたＤＡＴＡＯＵＴ３、直列化されたＤＡＴＡＯＵＴ４）である。
【００４４】
書き込みストラテジ発生器６１は、４個のチャンネルのそれぞれで、ＥＦＭエンコーダ（図示せず）から直列変調された（例えば、ＥＦＭ）データＳＤＡＴＡと、ビットクロックＢＩＴＣＬＫを受信してデコーディングして、複数のＭビットの書き込みストラテジデータ（ＤＡＴＡＩＮ１＜３２：１＞、ＤＡＴＡＩＮ２＜３２：１＞、ＤＡＴＡＩＮ３＜３２：１＞、及びＤＡＴＡＩＮ４＜３２：１＞）をビットクロックＢＩＴＣＬＫの各周期Ｔごとに出力する。書き込みストラテジデータの４個のチャンネルは、レーザーダイオードを通じて結合されるレーザーダイオード電流の４個のチャンネルに対応する。
【００４５】
書き込みストラテジ発生器６１は、従来の変調されたデータデコーダ６１１（例えば、関連技術のＥＦＭデコーダ）と、４個のチャンネルデコーダ６１２ないし６１５とを更に備える。変調されたデータ（例えば、ＥＦＭ）デコーダ６１１は、直列ＥＦＭデータＳＤＡＴＡとビットクロック信号ＢＩＴＣＬＫとを受信した後に、ＬＤＰ信号（例えば、図７を参照）のマークの長さとスペースの長さとを決定することにより、動作モードによって直列ＥＦＭデータＳＤＡＴＡとビットクロック信号ＢＩＴＣＬＫとをデコードする。変調されたデータ（例えば、ＥＦＭ）デコーダ６１１は、直列ＥＦＭデータＳＤＡＴＡとビットクロック信号ＢＩＴＣＬＫとをエンコーダ（ＥＦＭエンコーダ、図示せず）から受信した後に、動作モードによってマーク／スペースの長さを検出することで書き込みストラテジ情報を発生させる。デコードされた書き込みストラテジ情報は、４個のチャンネルデコーダ６１２ないし６１５により、マーク／スペースの長さにより調整され、ＲＡＭまたはレジスタに保存されるＬＵＴ（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）を利用して４個のチャンネルの書き込みストラテジデータに変換されうる。レジスタを通じて少量の値の第一／最後のパルスエッジが提供されれば、遅延時間は、ＬＵＴに保存された少量の値から加減され得る。
【００４６】
図７で、ＬＤＰ信号は、ピックレベルＰＰ、第１バイアスレベルＰＢ１、第２バイアスレベルＰＢ２及び第３バイアスレベルＰＢ３を備える。４個のバイアスレベル制御信号は、バイアスレベルをオン／オフすることで所望のＬＤＰ信号を形成するために必要である。本発明によって光学駆動システムから発生された出力データ（直列化されたＤＡＴＡＯＵＴ１ないし直列化されたＤＡＴＡＯＵＴ４）は、４個のバイアスレベル制御信号に対応する。
【００４７】
４個のチャンネルにより制御される４個のレーザー電力電流は、レーザー（ダイオード）駆動部ＬＤの出力で合わせられ得る。図７に示すように、ＬＤＰ信号は、レーザーダイオードを使用してＥＦＭコードマークを光学ディスクデータに記録する時、４個のチャンネルのバイアス電流（言い換えれば、直列化されたデータ出力）の結合に基づいて変調されうる。したがって、図６の光学（ディスク）駆動システムは、それぞれの異なる光学ディスク形式（例えば、ＣＤ−Ｒ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ）に対し、Ｔ／３２の解像度を有する書き込みストラテジを提供できる。
【００４８】
多重位相クロック発生器６２（例えば、図３の多重位相クロック発生器）は、入力クロック信号ＣＬＫＩＮを受信し、それから複数のＭ固（例えば、Ｍは３２）の異なる位相を有する複数のＭ固（例えば、Ｍは３２）のクロック信号（ＣＬＫ＜３２：１＞、ＣＬＫ＜１＞ないしＣＬＫ＜３２＞を意味）を発生させる。
【００４９】
パルス発生器６３は、Ｍ個のクロック信号ＣＬＫ＜３２：１＞を受信し、それにより、３２個のクロック信号ＣＬＫ＜３２：１＞のあらゆる上昇エッジに対応して、それぞれＭ個のパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞を発生させる。パルス信号（例えば、ＤＬＬ＿ＣＬＫ＜１＞、ＤＬＬ＿ＣＬＫ＜２＞、・・・、ＤＬＬ＿ＣＬＫ＜３２＞）の形態及び連続について図９を参照する。
【００５０】
４個のデータシンクロナイザ６４１ないし６４４を備えてなるデータシンクロナイザ端６４は、３２ビットデータＤＡＴＡＩＮ１＜３２：１＞ないしＤＡＴＡＩＮ４＜３２：１＞を受信した後に、３２個のパルス信号のうち、選択された４個（同じく区画された）のパルス信号（例えば、ＤＬＬ＿ＣＬＫ＜２０＞、ＤＬＬ＿ＣＬＫ＜２８＞、ＤＬＬ＿ＣＬＫ＜４＞、ＤＬＬ＿ＣＬＫ＜１２＞）に連続的に同期化して、同期化された書き込みストラテジデータを出力する。
【００５１】
４個のチャンネルに対応して、４個のシリアライザ６５１ないし６５４を備えてなるシリアライザ端６５は、３２個のパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞に対応して、４個のシンクロナイザ６４１ないし６４４から同期されたデータＳＹＮＣ＿ＤＡＴＡ１＜３２：１＞ないしＳＹＮＣ＿ＤＡＴＡ４＜３２：１＞をサンプリングした後に、４個のチャンネルの直列化されたデータ（直列化されたＤＡＴＡＯＵＴ１、直列化されたＤＡＴＡＯＵＴ２、直列化されたＤＡＴＡＯＵＴ３、直列化されたＤＡＴＡＯＵＴ４）を出力する。
【００５２】
図８は、図６でのパルス発生器６３を示す詳細回路図であり、図９は、パルス発生器６３の動作を示すタイミング図である。
図８で、パルス発生器６３は、複数（例えば、Ｍは３２）のＡＮＤゲート（例えば、Ａ１ないしＡ６）と、複数（例えば、Ｍは３２）のインバータ（例えば、Ｉ１ないしＩ６）とを備える。パルス発生器６３から出力されるパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞は、Ｍ個の多重位相クロック信号ＣＬＫ＜３２：１＞の上昇エッジに対応する。ＡＮＤゲートのそれぞれは、第一クロック信号と、反転された第２（連続的な）クロック信号とをＡＮＤ演算することでパルスを発生させる。反転された第２（連続的な）クロック信号は、複数のＭ個のインバータ（例えば、Ｉ１ないしＩ６）により出力される。
【００５３】
例えば、ＡＮＤゲートＡ１は、第一クロック信号ＣＬＫ＜１＞と、インバータＩ１により出力された反転された第２クロック信号ＣＬＫ＜５＞とをＡＮＤ演算して、パルス信号ＤＬＬ＿ＣＬＫ＜１＞を発生させる。インバータＩ１は、第２クロック信号ＣＬＫ＜５＞を反転させる。このような方式で、所定の周期（パルス長さ）の所定個数のパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞がＡＮＤゲートＡ１ないしＡ６から出力される。
【００５４】
図１０は、図６でのデータシリアライザ端６４を示す詳細回路図である。図１１は、図１０のデータシリアライザ端６４の動作を示すタイミング図である。
データシリアライザ端６４（シンクロナイザ６４１ないし６４４を備える）は、２Ｌ−１個のフリップ・フロップブロック１０１ないし１０７を備え、各フリップ・フロップブロックは、複数のＭ／Ｌ（例えば、８）個のフリップ・フロップを備える。Ｌは、チャンネル当り並列に出力されるビットセットの個数を表す。図１１に示すように、３２ビットの（周期Ｔ当り）書き込みストラテジデータＤＡＴＡＩＮ＜３２：１＞は、８ビットごとにラッチされ、図１１のタイミング図に示すように、同期されたデータＳＹＮＣ＿ＤＡＴＡ１＜８：１＞、ＳＹＮＣ＿ＤＡＴＡ２＜１６：９＞、ＳＹＮＣ＿ＤＡＴＡ３＜２４：１７＞、ＳＹＮＣ＿ＤＡＴＡ４＜３２：２５＞として並列に出力される。
【００５５】
図１２は、図６でのシリアライザ回路（例えば、シリアライザ１）を示す詳細回路図である。図１３は、図１２でのシリアライザ回路の動作を示すタイミング図である。
【００５６】
シリアライザ回路は、複数のＭ個のＡＮＤゲート（例えば、Ａ１１ないしＡ１８）と、作動するように連結された複数のＯＲゲートＯ１１ないしＯ１６のカスケードと、を備える。各ＡＮＤゲート（例えば、Ａ１１）は、一つの（ラッチされた）書き込みストラテジデータビット（例えば、データシンクロナイザ端６４により出力されるＳＹＮＣ＿ＤＡＴＡ１＜１＞）と、パルス（例えば、パルス発生器６３により出力されたＤＬＬ＿ＣＬＫ＜１＞）とを結合する。それにより、与えられたパルス（例えば、ＤＬＬ＿ＣＬＫ＜１＞）のアクティブ周期間、一つの対応する書き込みストラテジデータビットがサンプルされ、ＯＲゲートのカスケードにより直列化されたデータ出力（ＳＥＲＩＡＬＩＺＥＤ ＤＡＴＡＯＵＴ）に出力されられる。したがって、各シリアライザ（例えば、６５１）の出力ＳＥＲＩＡＬＩＺＥＤ ＤＡＴＡＯＵＴは、ＬＤＰを制御するための一つの書き込みストラテジデータの（バイアス）チャンネルを表わす二進値の連続である。
【００５７】
図１３に示すように、データシンクロナイザ６４１ないし６４４によりシリアライザ６５１ないし６５４に出力される同期化されたデータＳＹＮＣ＿ＤＡＴＡ＜３２：１＞は、パルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞に応答して連続的にサンプルされた後、直列化された出力データとして順に出力される。
【００５８】
従って、データシンクロナイザ６４１ないし６４４とシリアライザ６５１ないし６５４は、書き込みストラテジデータの４個のチャンネルを同期化するための可変的な遅延素子として共に動作する。
【００５９】
図１７は、本発明の実施例によって、書き込まれるマークの長さに基づいて、レーザダイオードを通じて書き込み電流を変調する代表的な方法を示すフローチャートである。開始ステップＳ１０で、周波数ｆと周期Ｔ（ｆ＝１／Ｔ）とを有するビットクロック（図６を参照）が、書き込まれるＥＦＭコードマークと共に受信される。その後、二つのステップ、ステップＳ２０及びステップＳ３０が並列に行われる。
【００６０】
ステップＳ２０で、周期Ｔと周波数ｆ（ｆ＝１／Ｔ）とを有するビットクロックから（同期されて）、Ｍ個の異なる位相を有するＭ個の多重位相クロックが発生する。Ｍは、２と同じであるか、または２より大きくてもよい（例えば、図３、図６に示すように、Ｍは３２）。並列ステップＳ３０で、光学（ディスク）媒体に書き込まれるマークの長さ（周期Ｔのビットクロック団で）が測定（検出、結晶）される。検出されたマークの長さは、ステップＳ４０で、前記マークを光学（ディスク）媒体上に書き込みするための書き込みストラテジの選択の根拠となる。
【００６１】
ステップＳ５０で、周期Ｔ当りＭビットを有するＧ個（例えば、図６に示すように、Ｇ＝４）のチャンネルの書き込みストラテジデータが生成される（例えば、並列に）。このステップは、図６でデコーダブロック６１の４個のデコーダ６１２ないし６１５により行われ得る。以後、ステップＳ６０で、書き込みストラテジデータのＧ個（例えば、図６に示すように、Ｇ＝４）のチャンネルでそれぞれのチャンネルは、周期Ｔ当りＭビットの並列データとして同期される（例えば、図６及び図１０で、シンクロナイザブロック６４での各シンクロナイザ内のサンプルホールドラッチ１０１ないし１０７により）。以後、ステップＳ７０で、並列の（同期された）書き込みストラテジデータのＧ個（例えば、図６に示すように、Ｇ＝４）のチャンネルでそれぞれのチャンネルは、周期Ｔ当りＭビットの直列データとして直列化される（例えば、Ｍ＊ｆ＋Ｍ／Ｔのパルス周波数で）。このステップは、図６及び図１２のシリアライザブロック６５でｃｌｏｃｋｅｄ（ＡＮＤ）ゲートにより行われ得る。
【００６２】
ステップＳ８０で、Ｇ個のチャンネルの直列化された書き込みストラテジデータビットでそれぞれのチャンネルは、書き込み電流（書き込み電流波形）に変換される（例えば、レーザーダイオードのバイアス電流を制御するために）。そして最後に、ステップＳ９０で、Ｇ個の書き込み電流は、（一つのパルス幅と電流サイズとの変調された書き込み電流に）結合され、レーザーダイオードを通じて伝達され、光学（ディスク）媒体上にマークを書き込みするために、書き込みストラテジ変調された光を発散する。
【００６３】
前述した本発明の代表的な実施例によって、特許請求の範囲により定義される発明は、発明の詳細な説明に記載された特定の細部事項により限定されず、以下に請求される事項の意味や範囲から逸脱せずに多様な変形が可能であるということが理解される。特許請求の範囲でＧ、Ｌ、Ｍ及びＮは、整数である。
【産業上の利用可能性】
【００６４】
本発明は、ＤＶＤシステムのような光学駆動システムに関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００６５】
【図１】多重位相クロック発生器として使用される従来のｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒ（電圧制御される）タイプのＤＬＬを示す回路ブロック図である。
【図２】図１のＤＬＬにより発生するＭ個の多重位相クロック信号を示すタイミング図である。
【図３】本発明の第１実施例によってｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒ（電圧制御される）タイプのＤＬＬを備える多重位相クロック発生器を表わす回路ブロック図である。
【図４】図３の多重位相クロック発生器により発生するＭ個の多重位相クロック信号を示すタイミング図である。
【図５】Ｎが３であり、Ｍが３２である場合に、図３の多重位相クロック発生器から発生するＭ個のクロック信号を示すタイミング図である。
【図６】本発明の第２実施例によって、図３の多重位相クロック発生器を備える多重標準フォーマット光学（ディスク）駆動システムを表す回路ブロック図である。
【図７】図６の多重標準フォーマット光学（ディスク）駆動システムの入出力信号を示すタイミング図である。
【図８】図６でパルス発生器を示す詳細回路図である。
【図９】図８のパルス発生器の動作を示すタイミング図である。
【図１０】図６でデータシンクロナイザを示す詳細回路図である。
【図１１】図１０のデータシンクロナイザの動作を示すタイミング図である。
【図１２】図６でシリアライザ回路を示す詳細回路図である。
【図１３】図１２でシリアライザ回路の動作を示すタイミング図である。
【図１４】図６の光学駆動システムの動作を示すタイミング図である。
【図１５】従来の光学駆動システムでデータ溝を広げる結果を有する交互のレーザー電力レベルのタイミング図である。
【図１６】高解像度ハイブリッド書き込みストラテジと、光学ディスク上にマーク及びスペースのパターン結果とを示すタイミング図である。
【図１７】本発明の実施例によって、書き込まれるマークの長さに基づいて、レーザーダイオードを介して書き込み電流を変調する一般的な方法を表わすフローチャートである。
【符号の説明】
【００６６】
３１    周波数分周器
３２    第１遅延チェーン
３３    第２遅延チェーン
３４    制御回路
３２１ないし３２Ｍ    遅延素子
３３１ないし３３Ｍ    遅延素子
３４１    位相検出器
３４２    電荷ポンプ
３４３    ループフィルタ
ＣＬＫＩＮ    入力クロック信号
ＶＣＯＮ    制御電圧
ＣＬＫＩＮ−ＮＴ    出力クロック信号
ＵＰ／ＤＯＷＮ    アップ／ダウン信号
ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞    クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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