(57)【要約】【課題】 容易に素子分離を行なうことができる半導体装置を提供する。【解決手段】 ゲート電極４２を素子形成領域３２内においてのみ形成するとともに、ゲート電極４２とアルミ配線４８とを素子形成領域３２内において接続する。したがって、当該接続部やゲート電極４２の電圧によってフィールド酸化膜３８の下にある半導体基板３６の表面が反転することはほとんどない。また、アルミ配線４８とフィールド酸化膜３８との間には層間膜４４があるので、アルミ配線４８の電圧によってフィールド酸化膜３８の下にある半導体基板３６の表面が反転することもほとんどない。このため、フィールド酸化膜３８の全長Ｌ１を長くしたり、フィールド酸化膜３８の膜厚を増加させたり、フィールド酸化膜３８の下にある半導体基板３６の表面に注入するチャンネルストップイオンの濃度をより高くしたりすることなしに、素子分離を行なうことができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基部半導体層と、基部半導体層の上に形成された素子分離用絶縁膜と、素子分離用絶縁膜によって分離された素子形成領域において基部半導体層の上に形成された半導体素子であって第１の導電体層を有する半導体素子とを備えた半導体装置において、素子分離用絶縁膜および第１の導電体層の上に位置する層間絶縁膜と、層間絶縁膜の上に位置する第２の導電体層とを備え、第１の導電体層を実質的に素子形成領域内においてのみ形成するとともに、実質的に素子形成領域内においてのみ第１の導電体層と第２の導電体層とを接続したことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、前記半導体素子が、第１導電型の第１の半導体領域と、第１導電型の第２の半導体領域であって第１の半導体領域に対して所定距離を隔てて設けられた第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられた第２導電型のチャンネル形成領域と、チャンネル形成領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられた前記第１の導電体層とを備えたことを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置において、前記チャンネル形成領域、ゲート絶縁膜および第１の導電体層の実質的な平面形状が第１の半導体領域を取巻く環形状であり、前記第２の半導体領域の実質的な平面形状がチャンネル形成領域を取巻く環形状であることを特徴とする半導体装置。
【請求項４】
請求項３の半導体装置において、前記チャンネル形成領域、ゲート絶縁膜および第１の導電体層の実質的な平面形状が第１の半導体領域を取巻く矩形環形状であり、矩形環形状の第１の導電体層の角部において第１の導電体層と前記第２の導電体層とを接続したことを特徴とする半導体装置。
【請求項５】
請求項２ないし請求項４のいずれかの半導体装置において、前記ゲート絶縁膜に連続する絶縁膜であって前記第１の導電体層と第２の導電体層との接続部の下の絶縁膜の膜厚が、当該絶縁膜以外の部分にあるゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項６】
請求項２ないし請求項５のいずれかの半導体装置において、前記第１の導電体層のチャンネル長方向の幅であって第２の導電体層との接続部に対応する部分における幅が、当該接続部に対応する部分以外の部分における幅より広いことを特徴とする半導体装置。
【請求項７】
請求項１ないし請求項６のいずれかの半導体装置において、前記半導体素子が高耐圧の半導体素子であり、当該半導体装置が当該高耐圧の半導体素子の他に低耐圧の半導体素子をも備えていることを特徴とする半導体装置。
【請求項８】
基部半導体層の上に形成された素子分離用絶縁膜を備えた半導体装置において配線を行なう方法であって、実質的に素子分離用絶縁膜によって分離された素子形成領域内においてのみ第１の配線層を用いて配線を行なうとともに、素子分離用絶縁膜および第１の配線層の上に形成された層間絶縁膜の上に第２の配線層を用いて配線を行ない、第１の配線層と第２の配線層とを実質的に素子形成領域内においてのみ接続することを特徴とする、半導体装置における配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、半導体装置における素子分離機能を向上するための技術に関する。
【背景技術】
【０００２】
半導体素子として、ＭＯＳ形電界効果トランジスタ（
Metal Oxide Semiconductor Field Effect Transistor）が知られている。図８は、従来のＭＯＳ形電界効果トランジスタ（以下、単に「トランジスタ」ということがある）を備えた半導体装置の平面構成を概念的に示した図面である。図９は、図８の断面９−９を示す図面である。
【０００３】
図９に示すように、この半導体装置には、トランジスタ１２が形成されている。トランジスタ１２は、ソースＳ１とドレインＤ１（図８参照）に挟まれたチャネル形成領域ＣＨを備えている。
【０００４】
チャネル形成領域ＣＨの上には、ゲート酸化膜２０を介してゲート電極２２が形成されている。ゲート電極２２の上には層間膜２４が形成されている。層間膜２４の上にはアルミ配線２８が形成されている。層間膜２４に設けられたコンタクトホール２６を介して、ゲート電極２２とアルミ配線２８とが接続されている。
【０００５】
この半導体装置には、素子分離用のフィールド酸化膜１８を隔てて、別のトランジスタ１４が形成されている。このように、２つのトランジスタ１２、１４を、フィールド酸化膜１８を隔てて配置することにより、相互に電気的に分離することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような従来の半導体装置には、次のような問題があった。図９に示すように、ゲート電極２２とアルミ配線２８とを接続するためのコンタクトホール２６が、フィールド酸化膜１８の上に設けられている。すなわち、トランジスタ１２のゲート電極２２の一部が、フィールド酸化膜１８の直上に配置されている。
【０００７】
したがって、ゲート電極２２に電圧が印加された場合、フィールド酸化膜１８の真下にある半導体層１６の表面（図中×印で示す部分）が反転する可能性がある。特に、ゲート電極２２に高い電圧が印加される高耐圧トランジスタにおいては、そのおそれが高い。フィールド酸化膜１８の下にある半導体層１６の表面が反転すると、反転した部分は、素子分離領域としての機能を果さない。
【０００８】
このような事態を回避して、トランジスタ１２とトランジスタ１４とを電気的に分離するためには、反転していない部分の長さＬ１を十分大きく取ればよい。しかし、これでは、フィールド酸化膜１８の全長Ｌ２が大きくなってしまうため、トランジスタ１２とトランジスタ１４との配置間隔が大きくなる。したがって、半導体装置の集積度が低下する。
【０００９】
上述の事態を回避する他の方法として、フィールド酸化膜１８の膜厚を厚くする方法が考えられる。しかし、フィールド酸化膜１８の全長Ｌ２をそのままにして膜厚を厚くすると、フィールド酸化膜１８の端部近傍（バーズビーク部分）１８ａの傾斜角度が大きくなり、端部近傍１８ａにおける電界の集中度合いが大きくなる。これでは、所望の耐圧を得ることができない。
【００１０】
また、フィールド酸化膜１８の膜厚を厚くすると、フィールド酸化膜１８の形成時間が長くなるため、生産効率が悪化し、生産コストが上昇する。
【００１１】
上述の事態を回避するさらに他の方法として、フィールド酸化膜１８の下の半導体層１６の表面に注入するチャンネルストップイオンの濃度を高くする方法が考えられる。しかし、チャンネルストップイオンの濃度を高くすると、やはり耐圧の低下を招く。
【００１２】
この発明は、このような問題点を解決し、容易に素子分離を行なうことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１の半導体装置は、素子分離用絶縁膜および第１の導電体層の上に位置する層間絶縁膜と、層間絶縁膜の上に位置する第２の導電体層とを備え、第１の導電体層を実質的に素子形成領域内においてのみ形成するとともに、実質的に素子形成領域内においてのみ第１の導電体層と第２の導電体層とを接続したことを特徴とする。
【００１４】
したがって、第１の導電体層が実質的に素子分離用絶縁膜の上に形成されていないので、第１の導電体層の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【００１５】
また、第２の導電体層が素子分離用絶縁膜の上に形成されている場合であっても、第２の導電体層と素子分離用絶縁膜との間には層間絶縁膜があるので、第２の導電体層の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【００１６】
さらに、第１の導電体層と第２の導電体層とを実質的に素子形成領域内においてのみ接続しているので、当該接続部分の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【００１７】
このため、素子分離用絶縁膜の全長を長くしたり、素子分離用絶縁膜の膜厚を増加させたり、素子分離用絶縁膜の下にある基部半導体層の表面の不純物濃度をより高くしたりすることなしに、素子分離を行なうことができる。すなわち、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【００１８】
請求項２の半導体装置は、半導体素子が、第１導電型の第１の半導体領域と、第１導電型の第２の半導体領域であって第１の半導体領域に対して所定距離を隔てて設けられた第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられた第２導電型のチャンネル形成領域と、チャンネル形成領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられた第１の導電体層とを備えたことを特徴とする。
【００１９】
したがって、たとえばＭＯＳ形電界効果トランジスタのように第１の導電体層に印加する電圧に応じて第１の半導体領域と第２の半導体領域との間に流れる電流を制御するような半導体素子、を備えた半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【００２０】
請求項３の半導体装置は、チャンネル形成領域、ゲート絶縁膜および第１の導電体層の実質的な平面形状が第１の半導体領域を取巻く環形状であり、第２の半導体領域の実質的な平面形状がチャンネル形成領域を取巻く環形状であることを特徴とする。
【００２１】
したがって、たとえば高耐圧ＭＯＳ形電界効果トランジスタのように第１の導電体層に高電圧が印加されるような半導体素子、を備えた半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【００２２】
請求項４の半導体装置は、チャンネル形成領域、ゲート絶縁膜および第１の導電体層の実質的な平面形状が第１の半導体領域を取巻く矩形環形状であり、矩形環形状の第１の導電体層の角部において第１の導電体層と第２の導電体層とを接続したことを特徴とする。
【００２３】
したがって、第１の半導体領域と第２の半導体領域との間に流れる電流の小さい矩形環形状の角部において第１の導電体層と第２の導電体層とを接続することで、第１の半導体領域と第２の半導体領域との間に流れる電流に与える影響を最小限にしつつ、第１の導電体層と第２の導電体層とを接続することができる。
【００２４】
また、第１の導電体層と第２の導電体層との接続に必要な幅が第１の導電体層の幅より広い場合であっても、第１の導電体層の面積の増加を最小限に抑えることができる。このため、集積度の低下を抑えることができる。
【００２５】
請求項５の半導体装置は、ゲート絶縁膜に連続する絶縁膜であって第１の導電体層と第２の導電体層との接続部の下の絶縁膜の膜厚が、当該絶縁膜以外の部分にあるゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【００２６】
したがって、第１の導電体層と第２の導電体層とを接続することによる影響がゲート絶縁膜以下の層に及ぶのを抑えることができる。
【００２７】
請求項６の半導体装置は、第１の導電体層のチャンネル長方向の幅であって第２の導電体層との接続部に対応する部分における幅が、当該接続部に対応する部分以外の部分における幅より広いことを特徴とする。
【００２８】
したがって、チャンネル長の比較的小さい半導体素子であっても、チャンネル長を実質的に変更することなく、第１の導電体層と第２の導電体層との接続部の面積を確保することができる。
【００２９】
請求項７の半導体装置は、半導体素子が高耐圧の半導体素子であり、当該半導体装置が当該高耐圧の半導体素子の他に低耐圧の半導体素子をも備えていることを特徴とする。
【００３０】
したがって、薄い膜厚を有する低耐圧の半導体素子の素子分離用絶縁膜と同じ膜厚で、高耐圧の半導体素子の素子分離用絶縁膜を形成することが可能となる。このため、全ての半導体素子において素子分離用絶縁膜の膜厚を厚くしたり、高耐圧の半導体素子と低耐圧の半導体素子との間で素子分離用絶縁膜の膜厚を変えたりする必要はない。
【００３１】
すなわち、たとえばＥ2ＰＲＯＭや各種ドライバ等のように高耐圧の半導体素子と低耐圧の半導体素子とを混載した半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【００３２】
請求項８の半導体装置における配線方法は、実質的に素子分離用絶縁膜によって分離された素子形成領域内においてのみ第１の配線層を用いて配線を行なうとともに、素子分離用絶縁膜および第１の配線層の上に形成された層間絶縁膜の上に第２の配線層を用いて配線を行ない、第１の配線層と第２の配線層とを実質的に素子形成領域内においてのみ接続することを特徴とする。
【００３３】
したがって、第１の配線層を用いた配線は実質的に素子形成領域内においてのみ行なわれているので、第１の配線層の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【００３４】
また、第２の配線層が素子分離用絶縁膜の上に形成されている場合であっても、第２の配線層と素子分離用絶縁膜との間には層間絶縁膜があるので、第２の配線層の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【００３５】
さらに、第１の配線層と第２の配線層とを実質的に素子形成領域内において接続しているので、当該接続部分の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。このため、素子形成領域の内外を問わず所望の配線を行なうことができ、かつ、集積度、耐圧、製造コスト等を犠牲にすることなく容易に素子分離を行なうことができる。
【発明の効果】
【００３６】
素子分離用絶縁膜の全長を長くしたり、素子分離用絶縁膜の膜厚を増加させたり、素子分離用絶縁膜の下にある基部半導体層の表面の不純物濃度をより高くしたりすることなしに、素子分離を行なうことができる。すなわち、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【発明を実施するための最良の形態】
【００３７】
図１は、この発明の一実施形態による半導体装置である、トランジスタ３１（半導体素子）を備えた半導体装置３０の平面構成を概念的に示した図面である。図２は、図１の断面２−２を示す図面である。
【００３８】
図１に示すように、この半導体装置３０は、トランジスタ３１およびトランジスタ３３を備えている。トランジスタ３１は、後述するゲート電極４２に印加される電圧に応じてソースＳ１とドレインＤ１との間に流れる電流を制御するＮチャンネルＭＯＳ形電界効果トランジスタである。トランジスタ３３も、同様のＭＯＳ形電界効果トランジスタである。この実施形態においては、いずれのトランジスタも、低耐圧のトランジスタである。
【００３９】
図２に示すように、トランジスタ３１は、素子形成領域３２に形成されており、トランジスタ３３は、別の素子形成領域３４に形成されている。素子形成領域３２と素子形成領域３４とは、Ｐ型（第２導電型）の半導体基板３６（基部半導体層）上に形成された素子分離用のフィールド酸化膜３８（素子分離用絶縁膜）によって分離されている。フィールド酸化膜３８は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて形成することができる。
【００４０】
素子形成領域３２に形成されたトランジスタ３１は、半導体基板３６内に相互に所定距離を隔てて形成されたＮ型（第１導電型）のソースＳ１（第２の半導体領域）およびドレインＤ１（第１の半導体領域）を備えている（図１参照）。半導体基板３６のうち、ソースＳ１とドレインＤ１とに挟まれた領域が、チャネル形成領域ＣＨ１である。
【００４１】
チャネル形成領域ＣＨ１の上には、ゲート酸化膜４０（ゲート絶縁膜）を介して、ゲート電極４２（第１の導電体層、第１の配線層）が形成されている。ゲート電極４２は、ポリシリコンにより構成されている。ゲート電極４２およびフィールド酸化膜３８の上には、層間膜４４（層間絶縁膜）が形成されている。層間膜４４の上には、ゲート用のアルミ配線４８（第２の導電体層、第２の配線層）が形成されている。
【００４２】
層間膜４４に設けられたコンタクトホール４６を介して、ゲート電極４２とアルミ配線４８とが接続されている。
【００４３】
なお、層間膜４４の上には、トランジスタ３１のソース用のアルミ配線（図示せず）およびドレイン用のアルミ配線（図示せず）が、それぞれ設けられている。ソース用のアルミ配線は、層間膜４４に設けられたコンタクトホール５０（図１参照）を介して、ソースＳ１に接続されている。同様に、ドレイン用のアルミ配線は、層間膜４４に設けられたコンタクトホール５２（図１参照）を介して、ドレインＤ１に接続されている。
【００４４】
一方、図２に示すように、素子形成領域３４に形成されたトランジスタ３３は、半導体基板３６内に相互に所定距離を隔てて形成されたＮ型のソースＳ２およびドレインＤ２を備えている。半導体基板３６のうち、ソースＳ２とドレインＤ２とに挟まれた領域が、チャネル形成領域ＣＨ２である。
【００４５】
チャネル形成領域ＣＨ２の上には、ゲート酸化膜５４を介して、ゲート電極５６が形成されている。トランジスタ３１と同様に、ゲート電極５６の上は、層間膜４４に覆われている。
【００４６】
層間膜４４の上には、トランジスタ３３のソース用のアルミ配線６２およびドレイン用のアルミ配線６４が、それぞれ設けられている。ソース用のアルミ配線６２は、層間膜４４に設けられたコンタクトホール５８を介して、ソースＳ２に接続されている。同様に、ドレイン用のアルミ配線６４は、層間膜４４に設けられたコンタクトホール６０を介して、ドレインＤ２に接続されている。
【００４７】
図２に示すように、この実施形態においては、ゲート電極４２を、素子形成領域３２内においてのみ形成するよう構成している。したがって、ゲート電極４２が、実質的にフィールド酸化膜３８の上に形成されていない。このため、ゲート電極４２の電圧によってフィールド酸化膜３８の下にある半導体基板３６の表面が反転する可能性は低い。
【００４８】
また、ゲート電極４２とアルミ配線４８とを、素子形成領域３２内において接続するよう構成している。したがって、当該接続部分の電圧によってフィールド酸化膜３８の下にある半導体基板３６の表面が反転する可能性は低い。
【００４９】
さらに、アルミ配線４８の一部がフィールド酸化膜３８の上に形成されているが（図１参照）、アルミ配線４８とフィールド酸化膜３８との間には層間膜４４があるので、アルミ配線４８の電圧によってフィールド酸化膜３８の下にある半導体基板３６の表面が反転する可能性は低い。
【００５０】
このため、フィールド酸化膜３８の全長Ｌ１を長くすることなく、素子分離を行なうことができる。したがって、トランジスタ３１とトランジスタ３３との距離を広げる必要はない。また、フィールド酸化膜３８の膜厚を増加させたり、フィールド酸化膜３８の下にある半導体基板３６の表面に注入するチャンネルストップイオンの濃度をより高くしたりすることなしに、素子分離を行なうことができる。
【００５１】
すなわち、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【００５２】
なお、この実施形態においては、フィールド酸化膜３８の膜厚を約５０００オングストロームとし、ゲート電極４２、５６の膜厚を約３０００オングストロームとし、アルミ配線４８、６２、６４の膜厚を約１００００オングストロームとしている。
【００５３】
また、フィールド酸化膜３８の下にある半導体基板３６の表面に注入するチャンネルストップイオンであるボロン（Ｂ）の濃度を５×１０13ｃｍ-2とし、注入エネルギを３０ＫｅＶとしている。
【００５４】
また、図１に示すように、この実施形態においては、ゲート電極４２のうち、アルミ配線４８との接続部近傍（すなわち、コンタクトホール４６近傍）４２ａにおけるチャンネル長方向（図中、Ｙ方向）の幅が、他の部分における幅より広くなるよう構成している。これによって、ゲート電極４２とアルミ配線４８とを接続する際のマージン（すなわち、コンタクトホール４６の位置合わせマージン）を確保することができる。
【００５５】
したがって、チャンネル長の比較的小さい低耐圧のトランジスタであっても、チャンネル長を実質的に変更することなく、ゲート電極４２とアルミ配線４８とのコンタクトを確保することができる。
【００５６】
つぎに、図３に、この発明の他の実施形態による半導体装置である、トランジスタ７１（半導体素子）を備えた半導体装置７０の平面構成を概念的に示した図面を示す。図４は、図３の断面４−４を示す図面である。
【００５７】
図４に示すように、この半導体装置７０は、前述の半導体装置３０とほぼ同様の構成であるが、トランジスタ３１（図２参照）の代わりにトランジスタ７１を備えている。トランジスタ７１は、トランジスタ３１と同様、ＭＯＳ形電界効果トランジスタである。
【００５８】
しかしながら、トランジスタ３１と異なり、トランジスタ７１においては、ゲート電極４２とアルミ配線４８との接続部（すなわち、コンタクトホール４６の真下）近傍の酸化膜７４（ゲート絶縁膜に連続する絶縁膜であって第１の導電体層と第２の導電体層との接続部の下の絶縁膜）の膜厚が、酸化膜７４以外の部分にあるゲート酸化膜４０の膜厚よりも厚くなるよう構成している。
【００５９】
このように構成することによって、たとえばＲＩＥ（反応性イオンエッチング）法を用いて層間膜４４にコンタクトホール４６を開ける際のエッチングダメージがゲート酸化膜４０およびその下のチャネル形成領域ＣＨ１におよぶことを、より確実に防止することができる。
【００６０】
このような膜厚の厚い酸化膜７４は、たとえば、フィールド酸化膜３８を形成する工程と同一の工程において、上述のＬＯＣＯＳ法等を用いて形成することができる。このようにすれば、工程を増やすことなく、膜厚の厚い酸化膜７４を形成することができる。
【００６１】
つぎに、図５に、この発明のさらに他の実施形態による半導体装置である、トランジスタ８１（半導体素子）を備えた半導体装置８０の平面構成を概念的に示した図面を示す。半導体装置８０の断面構成は、図２と同様であるので記載を省略する。
【００６２】
図５に示すように、この半導体装置８０は、前述の半導体装置３０とほぼ同様の構成であるが、トランジスタ３１（図１参照）の代わりに高耐圧型のトランジスタ８１を備えている。トランジスタ８１は、トランジスタ３１と異なり、アルミ配線４８との接続部近傍（すなわち、コンタクトホール４６近傍）におけるチャンネル長方向（図中、Ｙ方向）の幅が、それ以外の部分における幅と同じである。
【００６３】
これは、以下の理由による。トランジスタ８１は、トランジスタ３１と同様にＭＯＳ形電界効果トランジスタであるが、トランジスタ３１と異なり、高耐圧型のトランジスタである。したがって、トランジスタ８１においては、ゲート電極８４のチャンネル長方向の幅が、トランジスタ３１におけるそれよりも広くなっている。
【００６４】
このため、トランジスタ３１におけるゲート電極４２と異なり、コンタクトホール４６近傍におけるチャンネル長方向の幅が他の部分における幅と同じであっても、コンタクトホール４６の位置合わせマージンを確保することができるのである。
【００６５】
このように、高耐圧型のトランジスタ８１のようにゲート電極８４のチャンネル長方向の幅が広い場合には、ゲート電極８４のチャンネル長方向の幅を変化させることなく、アルミ配線４８と接続することができるので、トランジスタ８１の平面投影面積を増やす必要はない。したがって、集積度を犠牲にすることもない。
【００６６】
また、この半導体装置８０においては、高耐圧のトランジスタ８１と低耐圧のトランジスタ３３とを混載しているが、高耐圧のトランジスタ８１部分のフィールド酸化膜３８の膜厚を、低耐圧のトランジスタ３３部分のフィールド酸化膜３８の膜厚と同一の薄い膜厚にしている。
【００６７】
この発明を適用することで、低耐圧のトランジスタ３３部分に用いるような薄い膜厚のフィールド酸化膜３８であっても、高耐圧のトランジスタ８１部分の素子分離が可能となるからである。
【００６８】
このため、高耐圧のトランジスタ８１部分のフィールド酸化膜の厚さに合わせて低耐圧のトランジスタ３３部分のフィールド酸化膜の厚さを厚くしたり、高耐圧のトランジスタ８１部分と低耐圧のトランジスタ３３部分との間でフィールド酸化膜３８の膜厚を変えたりする必要はない。
【００６９】
すなわち、たとえばＥ2ＰＲＯＭや各種ドライバ等のように高耐圧のトランジスタと低耐圧のトランジスタとを混載した半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【００７０】
なお、トランジスタ８１においても、上述のトランジスタ７１（図４参照）のように、ゲート電極４２とアルミ配線４８との接続部（すなわち、コンタクトホール４６の真下）近傍の酸化膜（図示せず、図４の酸化膜７４参照）の膜厚が、当該酸化膜以外の部分にあるゲート酸化膜（図示せず、図４のゲート酸化膜４０参照）の膜厚よりも厚くなるよう構成することもできる。
【００７１】
つぎに、図６に、この発明のさらに他の実施形態による半導体装置である、トランジスタ９１（半導体素子）を備えた半導体装置９０の平面構成を概念的に示した図面を示す。図７は、図６の断面７−７を示す図面である。
【００７２】
図６に示すように、この半導体装置９０は、前述の半導体装置８０とほぼ同様の構成であるが、トランジスタ８１（図５参照）の代わりにトランジスタ９１を備えている。トランジスタ９１は、トランジスタ３１と同様、高耐圧ＭＯＳ形電界効果トランジスタである。
【００７３】
しかしながら、トランジスタ８１と異なり、トランジスタ９１においては、チャンネル形成領域ＣＨ３、ゲート酸化膜９４およびゲート電極９６の実質的な平面形状を、ドレインＤ３を取巻く環形状とするとともに、ソースＳ３の実質的な平面形状を、チャンネル形成領域ＣＨ３を取巻く環形状とするよう構成している。
【００７４】
このように構成すると、ドレインＤ３がフィールド酸化膜３８から隔離される。このため、フィールド酸化膜３８の下にある半導体基板３６の表面に注入されるチャンネルストップイオンの影響でドレイン耐圧が低下するという事態は生じない。つまり、より高耐圧のトランジスタを得ることができる。
【００７５】
この発明を適用することにより、このような、より高耐圧のトランジスタ９１、すなわち、より高い電圧がゲート電極９６に印加されるようなトランジスタ９１においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができるのである。
【００７６】
なお、図７に示すように、層間膜４４の上には、トランジスタ９１のソース用のアルミ配線１０４が設けられている。ソース用のアルミ配線１０４は、層間膜４４に設けられたコンタクトホール１０２を介して、ソースＳ３に接続されている。
【００７７】
また、層間膜４４の上には、トランジスタ９１のドレイン用のアルミ配線（図示せず）が設けられている。ドレイン用のアルミ配線は、層間膜４４に設けられたコンタクトホール１０６を介して、ドレインＤ３に接続されている（図６参照）。
【００７８】
また、図６に示すように、トランジスタ９１においては、チャンネル形成領域ＣＨ３、ゲート酸化膜９４およびゲート電極９６の実質的な平面形状を、ドレインＤ３を取巻く矩形環形状とするとともに、矩形環形状のゲート電極９６の角部において、ゲート電極９６とアルミ配線１００とを接続するよう、構成している。
【００７９】
したがって、ドレインＤ３とソースＳ３との間に流れる電流の小さい矩形環形状の角部においてゲート電極９６とアルミ配線１００とを接続することで、当該電流に与える影響を最小限にしつつ、ゲート電極９６とアルミ配線１００とを接続することができる。
【００８０】
また、ゲート電極９６とアルミ配線１００との接続に必要な幅が、ゲート電極９６の幅より広い場合であっても、角部においてゲート電極９６とアルミ配線１００とを接続することで、接続部におけるゲート電極９６の面積の増加を最小限に抑えることができる。このため、集積度の低下を抑えることができる。
【００８１】
なお、図７に示すトランジスタ９１においても、上述のトランジスタ７１（図４参照）のように、ゲート電極９６とアルミ配線１００との接続部（すなわち、コンタクトホール９８の真下）近傍の酸化膜の膜厚が、当該酸化膜以外の部分にあるゲート酸化膜９４の膜厚よりも厚くなるよう構成することもできる。
【００８２】
なお、上述の各実施形態においては、低耐圧のトランジスタ（半導体素子）のみを備えた半導体装置、および、低耐圧のトランジスタと高耐圧のトランジスタとを混載した半導体装置にこの発明を適用した場合を例に説明したが、この発明は、高耐圧のトランジスタのみを備えた半導体装置にも適用することができる。
【００８３】
また、上述の各実施形態においては、半導体装置として、ＮチャンネルＭＯＳ形電界効果トランジスタを備えた半導体装置を例に説明したが、この発明はこれに限定されるものではない。たとえば、ＰチャンネルＭＯＳ形電界効果トランジスタを備えた半導体装置にも、この発明を適用することができる。
【００８４】
また、たとえば、ＬＤＤ（低濃度拡散ドレイン）を有するＭＯＳ形電界効果トランジスタを備えた半導体装置や、ＤＤ（２重ドレイン）を有するＭＯＳ形電界効果トランジスタを備えた半導体装置の他、ＤＭＯＳ（２重拡散ＭＯＳ型電界効果トランジスタ）を備えた半導体装置にも、この発明を適用することができる。
【００８５】
さらに、たとえば、Ｅ2ＰＲＯＭのようにフローティングゲートを有するメモリセルを備えた半導体装置や、バイポーラ型トランジスタを備えた半導体装置、キャパシタを備えた半導体装置、抵抗素子を備えた半導体装置等にも、この発明を適用することができる。
【図面の簡単な説明】
【００８６】
【図１】この発明の一実施形態による半導体装置である、トランジスタ３１を備えた半導体装置３０の平面構成を概念的に示した図面である。
【図２】図１の断面２−２を示す図面である。
【図３】この発明の他の実施形態による半導体装置である半導体装置７０の平面構成を概念的に示した図面である。
【図４】図３の断面４−４を示す図面である。
【図５】この発明のさらに他の実施形態による半導体装置である半導体装置８０の平面構成を概念的に示した図面である。
【図６】この発明のさらに他の実施形態による半導体装置である半導体装置９０の平面構成を概念的に示した図面である。
【図７】図６の断面７−７を示す図面である。
【図８】従来のＭＯＳ形電界効果トランジスタを備えた半導体装置の平面構成を概念的に示した図面である。
【図９】図８の断面９−９を示す図面である。
【符号の説明】
【００８７】
３２・・・・・・素子形成領域
３６・・・・・・半導体基板
３８・・・フィールド酸化膜
４２・・・・・・ゲート電極
４４・・・・・・層間膜
４８・・・・・・アルミ配線
Ｌ１・・・・・・フィールド酸化膜の全長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006148151.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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