(57)【要約】【課題】半導体デバイス製造工程における形状の欠陥を補償する方法を提供する。【解決手段】本発明は第１の半導体デバイスの分離構造応力効果を決定する工程、第２の半導体デバイスの光学的近接効果を決定する工程、製造モデル上で分離構造応力効果が光学的近接効果で相殺されるようにモデリング設計パラメータを選択する工程、および選択された設計パラメータを用いて第３の半導体デバイスを構成する工程とを含む半導体デバイスを製造する方法を提供する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
第１の半導体デバイスの分離構造応力効果を決定する工程と、
第２の半導体デバイスの光学的近接効果を決定する工程と、
前記分離構造応力効果が前記光学的近接効果で相殺されるようにモデリング設計パラメータを選択する工程とを含む方法。
【請求項２】
前記選択された設計パラメータを用いて第３の半導体デバイスを構成する工程をさらに含む請求項１に記載の方法。
【請求項３】
前記第１の半導体デバイスは分離構造体およびゲートを含み、前記分離構造応力効果を決定する工程は前記第１の半導体デバイスの物理的特性と前記ゲートの端部と前記分離構造体との間のＳＡ距離との間の相関を決定する工程を含む請求項１に記載の方法。
【請求項４】
モデリング設計パラメータを選択する工程はＳＡ距離を選択する工程を含む請求項３に記載の方法。
【請求項５】
前記物理的特性は前記ゲートのオン電流（Ｉｏｎ）、閾値電圧（Ｖｔ）、またはオフ電流（Ｉｏｆｆ）であり、モデリング設計パラメータを選択する工程は前記（Ｉｏｎ）、（Ｖｔ）、または（Ｉｏｆｆ）のうち１つを選択する工程を含む請求項３に記載の方法。
【請求項６】
前記第２の半導体デバイスは複数のゲート構造体を含み、前記光学的近接効果を決定する工程は前記ゲート構造体の各々の物理的特性と前記ゲート構造体の各々の間のｎｅｓｔ距離との間の相関を決定する工程を含む請求項１に記載の方法。
【請求項７】
前記モデリング設計パラメータを選択する工程はｎｅｓｔ距離を選択する工程を含む請求項６に記載の方法。
【請求項８】
前記物理的特性はオン電流（Ｉｏｎ）、閾値電圧（Ｖｔ）、またはオフ電流（Ｉｏｆｆ）であり、前記モデリング設計パラメータを選択する工程は前記（Ｉｏｎ）、（Ｖｔ）、または（Ｉｏｆｆ）のうち少なくとも１つを選択する工程を含む請求項６に記載の方法。
【請求項９】
前記第１および第２の半導体デバイスは複数のゲート構造体を含み、前記分離構造応力効果を決定しかつ前記光学的近接効果を決定する工程は、前記ゲート構造体の各々に関連する分離構造応力効果および光学的近接効果を決定する工程を含む請求項１に記載の方法。
【請求項１０】
前記ゲート構造体の一部はアクティブ・ゲート構造体であり、残りの部分はダミー・ゲート構造体である請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体製造工程に向けられたものであり、より具体的には、光学的近接効果で分離構造応力効果を相殺してモデリング性能が実際の製造デバイスにより正確に反映されることを保証する方法およびシステムに向けられたものである。
【背景技術】
【０００２】
半導体デバイスの製造には何百もの工程を伴い、その各々は高収量の機能的なデバイスを得るためにできるだけ正確に実行されねばならない。製造の初めの工程は集積回路の回路図面で始まり、この図面は最終的にリソグラフィ・マスクを作成するのに用いられる設計レイアウトに変換される。デバイスの大きさはサブミクロンの範囲にまでなり、部品密度は著しく増大したのにしたがって、形状寸法の多くはシリコン・ウエハ上に設置されたフォトレジストを露光するのに使用される波長よりも小さくなっているので、リソグラフィ工程の精度は落ちている。次に、これは形状の歪みを生じさせ得る回折を生じる可能性がある。このようなリソグラフィ工程の限界寸法の不正確さは、マスク構成にダミー形状を加えることおよび他のシミュレーション・プログラムを用いることによって対処される。しかし、多くの場合これが限界寸法の懸念に十分対処している一方で、設計レイアウト・モデリング工程によって予測される特性毎に変動しかつアクティブな構造体およびダミー構造体の両方であるマルチストライプ型のゲート構造体間の間隔によって影響を受けるデバイスの動作特性または電気的特性には対処していない。
【０００３】
動作特性または電気的特性に影響を及ぼす一因はトランジスタ・ゲートに隣接するシャロー・トレンチ・アイソレーション構造体の存在に原因がある。このようなシャロー・トレンチ・アイソレーション構造体はＭＯＳＦＥＴチャネル領域が位置するシリコン中で圧縮応力効果を生じることが知られている。この現象はシャロー・トレンチ・アイソレーション応力効果すなわち「ＳＴＩ」応力効果として知られている。
【０００４】
これまでは、ゲート酸化物の面積および全体的なデバイス・サイズが大きかったために応力はチャネルの中間に到達するまでに実質的には消散されていたので、ＳＴＩ応力効果はあまり問題にならなかった。しかし、このようなゲート酸化物の面積が０．２５μｍの範囲以下に縮小されたので、デバイス・サイズが比較的小さいためにＳＴＩ応力効果は著しく大きくなった。この原因はＳＴＩの端部がともに接近すると、それ自身で応力を軽減するのに十分な距離が端部間に存在しないことである。ＳＴＩ応力効果は今日のサブミクロン技術に見られる一層小型のデバイスによって悪くなっている。その結果、ＳＴＩ応力効果はＭＯＳＦＥＴのアクティブ・チャネルに影響を及ぼす。例えば、ＳＴＩ応力効果はＭＯＳＦＥＴにおいて駆動電流の低下を引き起こすことがわかっており、欠陥およびデバイスの漏れを生じさせることもわかっている。
【０００５】
デバイス密度の増大および形状寸法の増大によって波長以下のパタン化が集積回路製造において当り前のことになっており、光学的処理、つまり光学的近接補正（ＯＰＣ）として知られる技術の開発が必要となっている。ＯＰＣとはリソグラフィ工程中に近接効果に起因して発生する露光の変動を考慮して実施される工程である。ＯＰＣは基本的には各リソグラフィ製造施設に特有のマスク作製工程であり、リソグラフィ製造施設ごとに変わる。マスク作製工程中、元のイメージは各施設のマスク調整工程に基づいて異なってマスク上に印刷される。ＯＰＣはマスク形状の幅を変えること、この形状間の間隔を変えること、または幾何学形状を形状に加えて、設計形状により近い基板上の形状を得ることを含み得る。
【０００６】
上記のように、非常に深いサブミクロン工程に関しては、リソグラフィ工程に固有の露光の制限があるために、正確な所望のデバイス形状をシリコン上に印刷することは困難である。特に１３０ｎｍ、９０ｎｍ、６５ｎｍおよびそれ以下のデバイス・サイズでは形状が非常に小さくなり過ぎて光リソグラフィが形状をよく復元できないので、パタン化が影響を受ける。例えば、鋭い９０度の角を有する矩形になるように構造体を最初に設計する場合、リソグラフィ製造研究所で行われる処理に基づいて、結果的に角が丸くなってしまういくつかの工程が存在する。このような変化は、形状が非常に小さくなるので、光学的処理を用いると、マスクからの反射および回折に起因して波長がすべてを正確に印刷するほどには小さくないために起こる。その結果、所望のイメージが正確に印刷されない。これを補償するために、高度なソフトウェア・プログラムを用いて意図する構成をより正確に印刷するように、マスク上にターゲットされた形状が修正される。このような修正はＭＯＳＦＥＴ性能に大きく影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、当該技術で必要となるのは上記のような現行のデバイス製造工程で見られる欠陥を補償する方法である。
【課題を解決するための手段】
【０００８】
先行技術の上記欠陥に対処するために、本発明は、第１の半導体デバイスの分離構造応力効果を決定する工程、第２の半導体デバイスの光学的近接効果を決定する工程、製造モデル上で分離構造応力効果が光学的近接効果で相殺されるようにモデリング設計パラメータを選択する工程、および選択された設計パラメータを用いて第３の半導体デバイスを構成する工程を含む半導体デバイスを製造する方法を提供する。
【０００９】
別の実施形態では、本発明は集積回路を製造する際に使用される半導体デバイス・モデルを製造するシステムを提供する。この特定の実施形態は、第１の半導体デバイスの分離構造応力効果データを提供する分離構造応力効果サブシステム、第２の半導体デバイスの光学的近接効果データを提供する光学的近接効果サブシステム、分離構造対応力効果が光学的近接効果で相殺されるように分離構造応力効果データおよび光学的近接効果データを用いてモデル設計レイアウトを導き出す設計レイアウト・サブシステム、およびモデル設計レイアウトを用いて集積回路レイアウトを含んだ製造半導体デバイスをモデル化する製造設計サブシステムを備える。
【００１０】
別の実施形態では、本発明はマスクによって定められるデバイス形状を含む半導体デバイスを提供し、この形状は光学的処理補正効果でシャロー・トレンチ・アイソレーション応力効果を相殺することによって選択された値を用いて形成される。
【００１１】
上記は当業者が以下の発明の詳細な説明をよりよく理解できるように発明の好適かつ代替的な特徴をまとめたものである。本発明の特許請求の主題を形成するさらなる特徴は以降で記載する。当業者であれば、本発明の同じ目的を実施する他の構造体を設計または修正するための基礎として、開示された概念および特定の実施形態を容易に使用できることを理解できるはずである。当業者であれば、そのような同等の構成が本発明の精神および範囲から逸脱しないことも理解するはずである。
【００１２】
添付図面とともに以下の詳細な説明を読めば本発明が最もよく理解される。半導体産業の標準的慣習に従って、種々の形状は原寸大でないかもしれないことを強調する。実際、種々の形状の寸法は説明を簡単にするために任意に拡大または縮小され得る。ここで添付図面と共に以下の説明を参照する。
【発明を実施するための最良の形態】
【００１３】
本発明はシャロー・トレンチ・アイソレーションの応力効果（以降、ＳＴＩ応力効果と呼ぶ）および光学的近接効果およびトランジスタの種々の電気的特性とのそれらの関係を用いて集積回路の設計モデルとその集積回路の製造デバイスとの間により正確な相関を提供することに伴う利点を独自に認識している。現在、ＳＴＩ効果および光学的近接効果をオン電流（Ｉｏｎ）、オフ電流（Ｉｏｆｆ）、または閾値電圧（Ｖｔ）などのトランジスタの電気的特性と各々関連付けすることができることが認識されている。ＳＴＩ効果および光学的近接効果がトランジスタ・デバイスの電気的特性に影響を及ぼすことが現在さらに認識されている。本発明はＳＴＩ効果および光学的近接効果を補償するか、相互に相殺するか、または可能であれば共に無効にすることにより設計モデルと実際の製造デバイスとの間により正確な相関を提供することができるように、このような２つの効果をトランジスタの電気的特性とのそれらの関係と共にトランジスタ設計レイアウトに使用することができることを認識している。
【００１４】
本発明より前には、設計者はモデル設計においてはゲート構造体間に所定の間隔を有しかつ各ゲートが所定の幅および長さであるマルチストライプ型のトランジスタ・パタンをレイアウトすることが多かった。さらに、光学的近接効果を補正するために、モデル・レイアウトにはダミー構造が含まれることが多かった。しかし、設計者はＳＴＩ効果が原因で、レイアウトがシリコンに転写されるときに各トランジスタのモデル化した強度が正確には反映されないことに殆ど気付いていなかった。この原因は設計者によって選択された分離構造体またはゲート誘電体の端部からゲート構造体までの距離（以降、ＳＡ距離と呼ぶ）がトランジスタ強度に影響を及ぼしていたことにある。このため、シリコンにレイアウトされるときにモデルはそのデバイスを正確に反映しなかった。以下で考察するように、本発明はＳＴＩ効果および光学的近接効果がトランジスタの電気的特性に及ぼす影響を認識しており、この認識を考慮すると、この２つの特性を用いて、設計モデルにおけるその効果を補償することによって互いに相殺することができ、かつ設計モデルと実際の製造デバイスとの間により正確な相関を提供することができる。
【００１５】
集積回路の回路図が設計エンジニアによって提供されるという点で、本発明の工程は従来の他の多くの設計工程のように開始される。この回路図は集積回路のシミュレーション・モデルを導き出すことのできるマスク情報を作成する物理的な設計者に引き渡される。レイアウトの各層を反映する種々の層のマスクが最終的に構成される。マスクレイアウト製造施設は光学的近接効果を考慮することによってより精度の高いマスクを得るためにマスク設計のいくつかの繰り返しを通過するかもしれない。各繰り返しにおいて光学的近接効果を補正する調整値を生成するために、ＯＰＣアルゴリズムが採用されるかもしれない。次に、このようなマスクを用いてテスト・デバイスを構成することができる。
【００１６】
図１Ａはレイアウト・モデルの電気的特性に対するＳＴＩ効果を決定するために用いることのできるあるタイプのＳＡテスト・デバイス１００の俯瞰図である。この特定の実施形態では、ＳＡテスト・デバイス１００は薄い酸化物領域１１０の上に位置する従来のゲート構造体１０５を含んでおり、その外側にはシャロー・トレンチ・アイソレーション構造体（ＳＴＩ）などの分離領域１１５がある。ＳＡテスト・デバイス１００はＮＭＯＳデバイスまたはＰＭＯＳデバイスのいずれかであってよいことに留意すべきであり、測定はＮＭＯＳテスト・デバイスおよびＰＭＯＳテスト・デバイスの両方から行われることが好ましい。また、一構成を示しているが、これは実質的には単なる例示であって、ＳＡテスト・デバイス１００のレイアウト設計は変わり得る。ＳＡテスト・デバイス１００は半導体ウエハ（図示せず）にわたって位置する多数のそのようなデバイスの１つであることが好ましい。ＳＡテスト・デバイス１００は電気的測定が行われ得るアクティブ・デバイスである。
【００１７】
一旦ＳＡテスト・デバイス１００が構成されると、ウエハ上に位置する十分に多い数のゲート構造体１０５のためのＳＡ距離を決定して、代表的なデータ・プールが得られる。上記のように、ＳＡ距離はＳＴＩ効果に関連している。ＳＡ距離はほぼ、分離領域１１５の端部から最も近接しているゲート構造体１０５の端部までの距離である。例えば、図１Ａでは、ゲート構造体１０５に対するＳＡ距離を矢印で示しており、分離領域１１５の左端からゲート１０５の右端までの距離であり、ＳＡで示している。
【００１８】
次に、種々の電気的特性の測定が、良好なデータ・サンプルが得られるようにウエハ上に位置するゲート構造体１０５または十分な数のそのような構造体に関して行われる。測定される電気的特性は変動し得る。単なる例として、測定された電気的特性はＩｏｎ、Ｉｏｆｆ、またはＶｔであり得る。各ゲート構造体１０５は異なるＳＡ値および異なる電気的特性測定値を有し得るか、またはそれらは非常に類似し得る。次に、このような測定値は、収集したデータを用いて種々のタイプのデバイスのためのデータ曲線を外挿する従来のモデリング・プログラムに入力される。例えば、このプログラムは高速のデバイス、平均的速度のデバイス、または低速のデバイス用の曲線を外挿する。次に、以下で考察するように、実際に測定した電気的特性値を実際のＳＡ距離値に関連付け、かつ外挿した種々のタイプのデバイス用のＳＡデータ曲線を測定された電気的特性に関連付けるグラフとしてこのデータを表すことができる。
【００１９】
ここで図１Ｂを参照すると、ｎｅｓｔｉｎｇテスト・デバイス１２０の俯瞰図が示されている。ＳＡテスト・デバイス１００に関連する手順と同様の手順をｎｅｓｔｉｎｇテスト・デバイス１２０に関して実行することができる。図示の実施形態では、ｎｅｓｔｉｎｇテスト・デバイス１２０は、コンタクト１２６が薄い酸化物領域１３０の上に位置するアクティブ・ゲート１２５を含んでおり、該酸化物領域の外部はＳＴＩ構造体などの分離領域１３５である。アクティブ・ゲート１２５は矢印で示したようにダミー・ゲート１２８からのｄｎｅｓｔ距離に位置する。ｎｅｓｔｉｎｇテスト・デバイス１２０はＮＭＯＳデバイスまたはＰＭＯＳデバイスのいずれかであってよく、測定はＮＭＯＳおよびＰＭＯＳテスト・デバイス両方から行われるのが好ましいことに留意すべきである。また、１つの構成を示しているが、これは実質的には単なる例示であり、ｎｅｓｔｉｎｇテスト・デバイス１２０のレイアウト設計は変わり得る。ｎｅｓｔｉｎｇテスト・デバイス１２０は半導体ウエハ（図示せず）にわたって位置する多数のそのようなデバイスの１つであることが好ましい。ｎｅｓｔｉｎｇテスト・デバイス１２０は電気的特性が行われ得るアクティブ・デバイスでもある。
【００２０】
一旦ｎｅｓｔｉｎｇテスト・デバイス１２０が構成されると、ウエハ上に位置するアクティブ・ゲート１２５の各々または代表的なデータ・プールを得るのに十分な数のアクティブ・ゲートについてｄｎｅｓｔ距離を測定する。上記のように、ｄｎｅｓｔ距離は光学的近接効果に関連する。ｄｎｅｓｔ距離はほぼアクティブ・ゲート１２５の端部からアクティブ・ゲート１２５のいずれかの側にある第１のダミー・ゲート１２８に隣接する端部までの距離である。例えば、図１Ｂでは、アクティブ・ゲート１２５に対するｄｎｅｓｔ距離はアクティブ・ゲート１２５の右端から第１のダミー・ゲート１２８の左端までさらにアクティブ・ゲート１２５の右端までの距離として示されており、ｄｎｅｓｔで表している。ｄｎｅｓｔはアクティブ・ゲート毎に定められ得ることにも留意すべきである。
【００２１】
次に、種々の電気的特性の測定がアクティブ・ゲート１２５の各々に関して行われる。測定される電気的特性は変動し得る。単なる例として、測定された電気的特性はＩｏｎ、Ｉｏｆｆ、またはＶｔであり得る。各アクティブ・ゲート１２５は異なるｄｎｅｓｔ値および異なる電気的特性測定値を有してよいし、有さなくてよいことにも留意すべきである。次に、このような測定値は収集したデータを用いて種々のタイプのデバイスのためのデータ曲線を外挿する従来のモデリング・プログラムに入力される。例えば、このプログラムは高速デバイス、平均的速度のデバイス、または低速デバイス用の曲線を外挿することができる。次に、以下で考察するものと同様、実際に測定した電気的特性値を実際のｄｎｅｓｔ距離値に関連付けかつｄｎｅｓｔが外挿されたデータ曲線を種々のタイプのデバイスについて測定された電気的特性に関連付けるグラフとしてこのデータを表すことができる。
【００２２】
図２Ａは図１Ａに関する上記グラフのようなＮＭＯＳ  ＳＡテスト・デバイスから収集したデータを示すグラフである。このグラフはＳＡテスト・デバイスから得た、Ａ／μｍで示したＩｏｎデータに対するＳＡデータ（すなわち、ＳＴＩ効果）のプロットをμｍで示している。実際のデータ・ポイントを円で示している。曲線２１０は平均的速度のデバイスの外挿曲線であり、曲線２１５は低速デバイスの外挿曲線であり、曲線２２０は高速デバイスの外挿曲線である。このグラフからわかるように、ＳＡ距離が大きくなると、Ｉｏｎは概ね改善するか、より強くなる。
【００２３】
図２Ｂは図２Ａとは対照的であり、別のＮＭＯＳテスト・デバイスから収集したデータを表すグラフである。このデータはＳＡデータ以外に異なるＮＭＯＳテスト・デバイスから取得したものであるが、必要に応じてｎｅｓｔｉｎｇ距離データを同じテスト・デバイスから取得することができることに留意すべきである。また、このグラフには上記のような外挿曲線が示されていないが、適したプログラムの使用によって挿入することができるか、またはモデリング工程において数学的に考慮することができる。このグラフは光学的近接効果の例証であり、Ｉｏｎデータのプロットをｎｅｓｔｉｎｇ距離データに対してＡ/μｍで表している。このグラフからはｎｅｓｔｉｎｇ距離が増大するにしたがって、Ｉｏｎは全体的に低下するか、または弱くなることがわかる。したがって、この特定のタイプのデバイスでは、ＳＴＩ効果および光学的近接効果はその各々の距離パラメータの関数としてＮＭＯＳテスト・デバイスのＩｏｎに反対の効果を与える。この相補的関係を考慮すると、効果の一方に起因するＭＯＳＦＥＴ性能の変化は、他方の効果に起因するＭＯＳＦＥＴ性能の変化によって部分的または完全に相殺される。この相殺は図２Ａおよび２Ｂで参照した各々の距離パラメータを操作することにより達成され得る。したがって、上記から、ＳＡ距離、ｄｎｅｓｔ距離、または電気的特性を選択してＳＴＩ効果と光学的近接効果との間に所望のオフセットまたは相殺をモデリング工程中に達成することができ、これによって設計者が結果として得られる製造物の電気的特性をより正確に予測できるかもしれない別のツールが提供されることがわかる。
【００２４】
図３は図１Ａに関する上記グラフと同様のＰＭＯＳ  ＳＡテスト・デバイスから収集したデータを示すグラフである。このグラフは、ＳＡデータ（ＳＴＩ効果）に対するＡ/μｍで示したＩｏｎデータのプロットをμｍで示している。また、図２Ａと同様に、このデータを用いて異なる３つの曲線を外挿した。ＰＭＯＳ  ＳＡテスト・デバイスから取得したデータ・ポイントを円で示している。曲線３１０は平均的速度のデバイスの外挿データであり、曲線３１５は低速デバイスの外挿データであり、曲線３２０は高速デバイスの外挿データである。このグラフからわかるように、ＳＡ距離が大きくなると、Ｉｏｎは概ね悪くなるか、一層弱まるが、これは上記のＮＭＯＳデバイスと反対である。ＰＭＯＳデバイスに関連するような光学的近接効果のグラフは示していないが、ｄｎｅｓｔ距離が低下するにしたがってＩｏｎは全体的に低下するか、弱くなることが理解されるはずである。したがって、再び、この相補的関係を考慮すると、ＳＴＩ効果、光学的近接効果、または電気的特性を選択してＰＭＯＳデバイス用のモデリング工程においてＳＴＩ効果および光学的近接効果をオフセットまたは相殺することができる。
【００２５】
ここで図４を参照すると、ＭＯＳＦＥＴレイアウト４００の従来の設計プログラムによって作成した設計レイアウトの俯瞰図が示されている。この特定の実施形態では、ＭＯＳＦＥＴレイアウト４００はＳＴＩ構造体などの従来の分離領域４００およびゲート酸化物などの薄い酸化物領域４１５を含んでいる。ＭＯＳＦＥＴレイアウト４００はＮＭＯＳデバイスのレイアウトまたはＰＭＯＳデバイスのレイアウトのいずれかであり得ることに留意すべきである。図示の実施形態では、多数のゲート構造体４２０が、示したように薄い酸化物領域４１５の上に位置している。考察するために、ゲート構造体４２０はアクティブ・ゲート４２０ａ、４２０ｂ、および４２０ｃならびにダミー・ゲート４２０ｄおよび４２０ｅを含み得る。このアクティブ・ゲートおよびダミー・ゲートの数および構成は設計に応じて変わってよいことを理解すべきである。
【００２６】
図４に示したように、アクティブ・ゲート４２０ａ、４２０ｂ、および４２０ｃに関連するｎｄで示した適したＳＡ距離およびｎｅｓｔｉｎｇ距離を有する要求されるタイプのＭＯＳＦＥＴ４００は、従来のレイアウト設計ソフトウェア・プログラムによって生成される。このＳＡ距離はほぼ分離領域４１０の端部からアクティブ・ゲート構造体４２０ａ、４２０ｂ、および４２０ｃの各々の最も隣接する端部までの距離である。例えば、図４では、アクティブ・ゲート４２０ａに対するＳＡ距離は分離領域４１０の左端からアクティブ・ゲート４２０ａの右端までの距離として示し、ＳＡ１で表している。実際のレイアウト設計では、この距離は約０．９３μｍであった。アクティブ・ゲート４２０ｂに対するＳＡ距離は分離領域４１０の右端からアクティブ・ゲート４２０ｂの左端までの距離として示し、ＳＡ２で表している。実際のレイアウト設計では、この距離は約１．６６μｍであった（この例では、４２０ｂの右側から右側の４１０の境界までの距離はＳＡ２にも等しい１．６６であるので、ＳＢ２＝ＳＡ２である。任意のゲート・ストライプについて、ＳＡおよびＳＢはゲートから、最も近くかつ最も遠い個々のＳＴＩの境界である）。アクティブ・ゲート４２０ｃに対するＳＡ距離は分離領域４１０の右端からアクティブ・ゲート４２０ｃの左端までの距離として示し、ＳＡ３で表している。実際のレイアウト設計では、この距離は約０．９３μｍであった。
【００２７】
実際のレイアウト設計ではアクティブ・ゲート４２０ｂと、隣接するアクティブ・ゲート４２０ｂおよび４２０ａとの間のｎｅｓｔｉｎｇ距離は約０．６０μｍであり、実際のレイアウト設計ではアクティブ・ゲート４２０および４２０ｃと各々のダミー・ゲート４２０ｅおよび４２０ｄとの間のｎｅｓｔｉｎｇ距離は約０．４０μｍであった。より多様なデータ母集団を得るために、必要に応じて、ＳＡ距離およびｎｅｓｔｉｎｇ距離は種々の速度あるいは性能レベルを有する多数のテスト構造体から得ることができる。
【００２８】
一旦ＭＯＳＦＥＴレイアウト４００用のＳＡ距離およびｎｅｓｔｉｎｇ距離がわかると、その距離を上記のようなテスト・デバイスから収集したＳＴＩおよび光学的近接性のデータと相関させて、ＳＴＩ効果および光学的近接効果の両方を考慮する際に電気的特性の値がどうなるかを知ることができる。したがって、上記から、相補的なＳＴＩ効果および光学的近接効果をトランジスタ・デバイスの種々の電気的特性と相関させることができ、これを用いて製造前モデルの電気的特性と実際の製造物との間により密接なマッチングを得ることができる。例えば、再び図２Ａおよび２Ｂを参照すると、ＳＴＩ効果に関する線２１０で示した平均的速度のデバイスおよび光学的近接効果に関する図２Ｂにおいて散らばっているデータの「中央」に注目する。図４からは、アクティブ・ゲート構造体４２０ａ用のＳＡ距離であるＳＡ１は０．９３μｍに等しい。このＳＡ距離を図２Ａに描くと、推定されるＳＴＩ  Ｉｏｎは約６．１になる。図４から、アクティブ・ゲート構造体４２０ａのｎｅｓｔｉｎｇ距離は０．４０μｍに等しい。このｎｅｓｔｉｎｇ距離を図２Ｂに描くと、推定されるＯＰＣ  Ｉｏｎは約６．５になる。説明を簡単にし、かつ例示のためだけに、ＳＴＩ効果および光学的近接効果を相殺することに概ね等しい算術平均をこの２つの値の間で取って、約６．３のＩｏｎ値を得ることができる。当然、当業者であれば以下で考察するように、ソフトウェアとして実施される数学アルゴリズムを発展させて図２Ａおよび２Ｂに反映されたデータを操作して、ＳＴＩ効果および光学的近接効果を最も効果的に相殺するであろう最適なＩｏｎ数を得ることができるであろうことを理解されたい。したがって、このことから、設計者はゲートの間隔、幅、および長さならびにモデルのＳＡ距離構成に基づいて、同じ構成を有する実際の製造物は約６．３のＩｏｎを生むであろうと以前よりも非常に正確に予測することができるであろう。次に、電気的な設計者はこの情報を用いてそのＩｏｎが６．３になるように電気的設計モデルを調整することができる。別の場合には、シリコンの設計者は所望のＩｏｎを目標にするようにＳＡ距離およびｎｅｓｔｉｎｇ距離を調整して電気的モデルにおいて設計限界値をマッチさせることができる。
【００２９】
アクティブ・ゲート構造体４２０ａについて記載したものとまったく同じ手順をアクティブ・ゲート構造体４２０ｂにも実行することができる。例えば、再び図２Ａおよび２Ｂを参照すると、ＳＴＩ効果に関する線２１０で示した平均的速度のデバイスおよび光学的近接効果に関する図２Ｂにおいて散らばっているデータの「中央」に注目する。図４からは、アクティブ・ゲート構造体４２０ｂ用のＳＡ距離であるＳＡ２は１．６６μｍに等しい。このＳＡ距離を図２Ａに移すと、推定されるＳＴＩ  Ｉｏｎは約６．２になる。図４から、アクティブ・ゲート構造体４２０ｂのｎｅｓｔｉｎｇ距離は０．６０μｍに等しい。このｎｅｓｔｉｎｇ距離を図２Ｂに移すと、推定されるＩｏｎは約６．４になる。上記のように、説明を簡単にし、かつ例示のためだけに、算術平均をこの２つの値の間で取って、約６．３のＩｏｎ値を得ることができる。テスト・デバイス内のアクティブ・ゲート構造体のすべてに関して同様の計算を行うことができ、ＶｔおよびＩｏｆｆに関して同様の分析を行うこともできる。当然、ＰＭＯＳテスト・デバイスから得られたデータに基づくグラフを用いて、ＰＭＯＳデバイスに関してこのアプローチを実施することができる。また、設計者はモデルの間隔、幅、および長さの構成に基づいて、同じ構成を有する実際の製造デバイスが約６．３のＩｏｎを生むことを予測できるであろう。
【００３０】
今言及したように、ＳＴＩ効果および光学的近接効果をトランジスタの種々の電気的特性と相関させることができる。例えば上記のものと同じＮＭＯＳおよびＰＭＯＳデバイス用のＶｔが得られた。ＮＭＯＳデバイスでは、ＳＡ距離が増大するにしたがってＶｔは減少したが、ＰＭＯＳデバイスでは、ＳＡ距離が増大するにしたがってＶｔは僅かに増大した。ＩｏｆｆもＮＭＯＳデバイスおよびＰＭＯＳデバイス両方のＳＡ距離と相関する。ＮＭＯＳデバイスでは、ＳＡ距離が増大するにしたがってＩｏｆｆは僅かに増大したが、ＰＭＯＳデバイスではＳＡ距離が増大するにしたがってＩｏｆｆは僅かに減少した。ＰＭＯＳデバイス用のｎｅｓｔｉｎｇ距離もＶｔおよびＩｏｆｆ両方と相関した。ｎｅｓｔｉｎｇ距離が増大するにしたがってＶｔは増大し、ｎｅｓｔｉｎｇ距離が増大するにしたがってＩｏｆｆは減少した。
【００３１】
ここで図５を参照すると、光学的近接効果でＳＴＩ応力効果を相殺する方法のフロー図であり、本発明によって包含されるより一般化した実施形態の工程を記載している。工程５１０では、第１の半導体デバイスの分離構造応力効果は、上記例で考察したようにＳＡは第１の半導体デバイスの電気的特性に関連しているので、ＳＡを決定することによって決定され得る。工程５１５では、第２の半導体デバイスの光学的近接効果は、上記例で考察したようにｎｅｓｔｉｎｇ距離は第２の半導体デバイスの電気的特性に関連付けられているので、ｎｅｓｔｉｎｇ距離を決定することによって決定され得る。このような２つの工程は同時に決定されてよいか、または逆の順序で決定されてよいことに留意すべきである。第１および第２の半導体デバイスは同じデバイスかまたは異なるデバイスであってよいことにも留意すべきである。さらにこのデバイスは図４に示したように複数のアクティブ・ゲート構造体を含み得る。このような実施形態では、ＳＴＩ効果および光学的近接効果は各々のアクティブ・ゲート構造体に関して決定される。
【００３２】
工程５２０では、モデリング設計パラメータは光学的近接効果で分離構造応力効果が相殺されるように選択される。有利な実施形態では、モデリング設計パラメータをコンピュータのシミュレーション・モデリング・ソフトウェアに入力してＳＴＩ効果および光学的近接効果がコンピュータ・モデルで適切に相殺されたことを検証することができる。選択される設計パラメータは実施形態に応じて変化し得る。例えば、ある実施形態では、モデリング設計パラメータは上記のようにＳＡ距離であり、ある有利な実施形態では、ＳＡ距離は最適なＳＡ距離である。さらに別の実施形態では、モデリング設計パラメータはオン電流（Ｉｏｎ）、閾値電圧（Ｖｔ）、またはオフ電流（Ｉｏｆｆ）であり得る。
【００３３】
さらに別の実施形態では、モデリング設計パラメータは上記のようにｎｅｓｔｉｎｇ距離を選択することを含み、有利には、このｎｅｓｔｉｎｇ距離は最適なｎｅｓｔｉｎｇ距離である。すなわち、それはＯＰＣデータ・プールの代表であるｎｅｓｔｉｎｇ距離である。好適には、デバイスの仕様またはデバイスの性能の要件に最適になるように、このような設計パラメータの値を選ぶことができる。
【００３４】
ＳＡ距離、ｎｅｓｔｉｎｇ距離、Ｉｏｎ、Ｉｏｆｆ、またはＶｔのいずれであれ一旦設計パラメータが選択されると、工程５２５ではそれを用いて最終的には、典型的には作動集積回路を含む製造デバイスになる第３の半導体デバイスを構成することができる。本発明が提供する概念は非常に柔軟性がある。例えば、あるＩｏｎが望ましい場合、上記のデータに基づいて、その特定のＩｏｎを生むようにＳＴＩおよびＯＰＣを選ぶことができる。同じく、あるＶｔまたはＩｏｎが望ましい場合、そのＶｔまたはＩｏｎを生むように、このような電気的特性に対してもＳＴＩおよびＯＰＣを選ぶことができる。別の場合には、ゲート構造体のある間隔、幅、および長さが必要される場合、図２Ａおよび２Ｂで得られたデータに基づく適したＳＡ距離およびｎｅｓｔｉｎｇ距離に電気的特性を設定し相関させることができる。別の適用例では、補正または調整されたＩｏｎがモデルにおいてわかっている場合、電気的な設計レイアウトの変更を行ってその特定のＩｏｎ用の実際のデバイスに到達させることができる。
【００３５】
ここで図６を参照すると、本発明のソフトウェア・サブシステム６１０を実行することのできるコンピュータ・システム６００の略図を示している。一実施形態では、コンピュータ・システム６００は関連する従来のメモリ６１７を有する従来の中央演算処理装置（ＣＰＵ）６１５およびキーボードなどの従来のＣＰＵインタフェース６２０を含む。コンピュータ・システム６００は上記のような第１の半導体デバイスの分離構造応力効果データを提供する格納されたデータを含んだ分離構造応力効果サブシステム６２５を備える。コンピュータ・システム６００内には上記のような第２の半導体デバイスの光学的近接効果データを提供する光学的近接効果サブシステム６３０もある。コンピュータ・システム６００は分離構造応力効果データおよび光学的近接効果データを用いて光学的近接効果で分離構造応力効果が相殺されるようにモデル設計レイアウトを引き出す設計レイアウト・サブシステム６３５をさらに備え、このシステムは、モデル設計レイアウトを用いて集積回路を含む製造半導体デバイスをモデル化する製造設計サブシステム６４０も備える。
【００３６】
このような種々のサブシステム内にあるデータはメモリ６１７に含まれたソフトウェアを用いて実施され、ＣＰＵ６１５によって制御される。当業者であればそのようなソフトウェアを開発して従来のコンピュータ・システムで実行する方法を理解するであろう。有利な一応用例では、設計者には所与のトランジスタ設計レイアウト用の所望の設計仕様が与えられるであろう。設計者はコンピュータ・システム６００を用いて好適なモデル・レイアウトを入力し得る。例えば、設計者は所与の間隔および指定の長さおよび幅の１０個のゲート構造体を有する設計を指定し得る。
【００３７】
上記サブシステムのソフトウェアおよびデータを用いて、コンピュータ・システム６００は分離応力効果および光学的近接効果を効果的に相殺するのに必要な計算を実行し、元々指定されたものより種々の間隔、幅、および長さの種々のゲート構造体を恐らく有するモデルを視覚的に示唆するであろう。これは単なる例示的なものであって、当業者は本発明が提供する原理を多数の様式で用いて望まれる製造デバイスを達成することができることを容易に理解できよう。
【００３８】
したがって、上記から、本発明はモデル化した集積回路と実際の製造デバイスとの間の電気的特性のより正確な予測を保証する方法を提供することは容易に理解される。
【００３９】
本発明を詳細に説明してきたが、当業者は最も広い形態にある本発明の精神および範囲から逸脱することなく種々の変更、置換、および改変を行うことができることを理解すべきである。
【図面の簡単な説明】
【００４０】
【図１Ａ】ＳＡ距離に関連するような電気的特性測定値を得ることのできるテスト・デバイスの実施形態を示す俯瞰図である。
【図１Ｂ】ｎｅｓｔｉｎｇ距離に関連するような電気的特性測定値を得ることのできるテスト・デバイスの実施形態を示す俯瞰図である。
【図２Ａ】ＮＭＯＳテスト・デバイスから収集したＳＡ距離データを示すグラフである。
【図２Ｂ】別のＮＭＯＳテスト・デバイスから収集したｎｅｓｔｉｎｇ距離データを示すグラフである。
【図３】ＰＭＯＳテスト・デバイスから収集したＳＡ距離データを示すグラフである。
【図４】ＳＴＩ効果および光学的近接効果を相殺するためにＳＡデータおよびｎｅｓｔｉｎｇ距離データと比較することのできるモデル化したＳＡ距離およびｎｅｓｔｉｎｇ距離を有するレイアウト・モデルを示す俯瞰図である。
【図５】光学的近接効果でＳＴＩ効果を相殺する方法を示し、本発明が包含するより一般的な実施形態のある工程を記載するフロー図である。
【図６】本発明のソフトウェア・サブシステムを実施することのできるコンピュータ・システムを示す略図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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