(57)【要約】      （修正有）【課題】  ＬＶＤＳインターフェース回路及びＣＭＯＳインターフェース回路を併用する。【解決手段】  ＬＶＤＳ信号と、第１のＣＭＯＳ信号のいずれか一方を選択する第１の選択回路２１と、ＬＶＤＳ信号及びこの第２のＣＭＯＳのいずれか一方を選択する第２の選択回路２２と、この第１の選択回路２１の出力信号を夫々のゲートに供給する第１のＰチャンネルＭＯＳトランジスタ２５Ｐ及び第１のＮチャンネルＭＯＳトランジスタ２５Ｎと、この第２の選択回路２２の出力信号を短絡スイッチ２６ａ付きインバータ回路２６を介して夫々、共通の定電流源２８、３０を有する２５Ｐと２５ＮからなるＣＭＯＳのゲート、及び２７Ｐ２７ＮからなるＣＭＯＳの２つＣＭＯＳのゲートを介して出力する。【選択図】        図１
2006060416.tif 000002
【特許請求の範囲】
【請求項１】
ＬＶＤＳ信号が入力されるＬＶＤＳ信号入力端子と、
第１のＣＭＯＳ信号が入力される第１のＣＭＯＳ信号入力端子と、
第２のＣＭＯＳ信号が入力される第２のＣＭＯＳ信号入力端子と、
前記ＬＶＤＳ信号入力端子よりのＬＶＤＳ信号及び前記第１のＣＭＯＳ信号入力端子よりの第１のＣＭＯＳ信号を供給し、いずれか一方の信号を選択して出力する第１の選択回路と、
前記ＬＶＤＳ信号入力端子よりのＬＶＤＳ信号及び前記第２のＣＭＯＳ入力端子よりの第２のＣＭＯＳ信号を供給し、いずれか一方の信号を選択して出力する第２の選択回路と、
前記第１の選択回路の出力信号を夫々のゲートに供給する第１のＰチャンネルＭＯＳトランジスタ及び第１のＮチャンネルＭＯＳトランジスタと、
前記第２の選択回路の出力信号を短絡スイッチ付きインバータ回路を介して夫々のゲートに供給する第２のＰチャンネルＭＯＳトランジスタ及び第２のＮチャンネルＭＯＳトランジスタとを有し、
前記第１及び第２のＰチャンネルＭＯＳトランジスタの夫々のソースの接続点を第１の短絡スイッチ付き定電流源を介して電源端子に接続すると共に前記第１及び第２のＮチャンネルＭＯＳトランジスタの夫々のソースの接続点を第２の短絡スイッチ付き定電流源を介して接地し、前記第１のＰチャンネルＭＯＳトランジスタ及び前記第１のＮチャンネルＭＯＳトランジスタの夫々のドレインの接続点より第１の出力端子を導出すると共に前記第２のＰチャンネルＭＯＳトランジスタ及び前記第２のＮチャンネルＭＯＳトランジスタの夫々のドレインの接続点より第２の出力端子を導出するようにしたことを特徴とするインターフェース回路。
【請求項２】
請求項１記載のインターフェース回路において、
ＬＶＤＳインターフェース回路として使用するときには、前記第１及び第２の選択回路でＬＶＤＳ信号を選択すると共に前記短絡スイッチ付きインバータ回路、第１及び第２の短絡スイッチ付き定電流源の夫々の短絡スイッチをオフとするようにしたことを特徴とするインターフェース回路。
【請求項３】
請求項１記載のインターフェース回路において、
２つのＣＭＯＳインターフェース回路として使用するときには、前記第１及び第２の選択回路で第１のＣＭＯＳ信号及び第２のＣＭＯＳ信号を選択すると共に前記短絡スイッチ付きインバータ回路、第１及び第２の短絡スイッチ付き定電流源の夫々の短絡スイッチをオンとするようにしたことを特徴とするインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＦＰＧＡ（field programmable gate array  大規模ＰＬＤ（programmable logic device  論理を手元でプログラムできるセミカスタムＬＳＩ））装置に使用して好適なインターフェース回路に関する。
【背景技術】
【０００２】
従来、ＦＰＧＡ装置においては、ＬＶＤＳ（low voltage differential signal  低差動電圧信号）信号を取り出すのに図５に示す如きＬＶＤＳインターフェース回路を用いると共にＣＭＯＳ信号を取り出すのに図６に示す如きＣＭＯＳインターフェース回路を用いていた。
【０００３】
図５に示すＬＶＤＳインターフェース回路につき説明するに、図５において、１はＬＶＤＳ信号が供給されるＬＶＤＳ信号入力端子を示す。このＬＶＤＳ信号はその振幅は約３．５ｍＡ（差動信号電圧振幅が２５０〜４５０ｍＶ）と小さく、装置の低消費電力化、低雑音化に有効である。
【０００４】
このＬＶＤＳ信号入力端子１に供給されるＬＶＤＳ信号をＰチャンネルＭＯＳトランジスタ２Ｐのゲートに供給すると共にＮチャンネルＭＯＳトランジスタ２Ｎのゲートに供給する。またこのＬＶＤＳ信号入力端子１に供給されるＬＶＤＳ信号をインバータ回路３を介してＰチャンネルＭＯＳトランジスタ４Ｐのゲートに供給すると共にＮチャンネルＭＯＳトランジスタ４Ｎのゲートに供給する。
【０００５】
このＰチャンネルＭＯＳトランジスタ２Ｐ及び４Ｐの夫々のソースの接続点を定電流源５を介して正の直流電圧が供給される電源端子６に接続する。このＮチャンネルＭＯＳトランジスタ２Ｎ及び４Ｎの夫々のソースの接続点を定電流源７を介して接地する。
【０００６】
このＰチャンネルＭＯＳトランジスタ２Ｐ及びＮチャンネルＭＯＳトランジスタ２Ｎの夫々のドレインの接続点より一方の出力端子８ａを導出すると共にこのＰチャンネルＭＯＳトランジスタ４Ｐ及びＮチャンネルＭＯＳトランジスタ４Ｎの夫々のドレインの接続点より他方の出力端子８ｂを導出する。
【０００７】
斯る図５に示す如きＬＶＤＳインターフェース回路においては、差動出力端子を構成する一方及び他方の出力端子８ａ及び８ｂ間にＬＶＤＳ信号を得ることができる。
【０００８】
図６に示す如きＣＭＯＳインターフェース回路につき説明するに、図６において１０はＣＭＯＳ信号が供給されるＣＭＯＳ信号入力端子を示し、このＣＭＯＳ信号入力端子１０に供給されるＣＭＯＳ信号を相補回路を構成するＰチャンネルＭＯＳトランジスタ１１Ｐのゲートに供給すると共にＮチャンネルＭＯＳトランジスタ１１Ｎのゲートに供給する。
【０００９】
このＰチャンネルＭＯＳトランジスタ１１Ｐのソースを正の直流電圧が供給される電源端子１２に接続し、ＮチャンネルＭＯＳトランジスタ１１Ｎのソースを接地し、このＰチャンネルＭＯＳトランジスタ１１Ｐ及びＮチャンネルＭＯＳトランジスタ１１Ｎの夫々のドレインの接続点より出力端子１３を導出する。
【００１０】
斯る図６に示す如きＣＭＯＳインターフェース回路においては出力端子１３にフルスイング可能なＣＭＯＳ信号を得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この為、従来はＦＰＧＡ装置のＩ／Ｏ設計フローとしてＣＭＯＳインターフェース回路と差動出力であるＬＶＤＳインターフェース回路とを別々に設計を行い、ＣＭＯＳ信号を取り出す必要があるときは図６に示す如きＣＭＯＳインターフェース回路を用い、ＬＶＤＳ信号を取り出す必要があるときは、図５に示す如きＬＶＤＳインターフェース回路を用いていた。
【００１２】
この為従来はＣＭＯＳ信号及びＬＶＤＳ信号を必要とする際は、少なくとも２つのＩ／Ｏ設計を行わなければならず作業効率が悪い不都合があった。
【００１３】
また従来のこのＣＭＯＳインターフェース回路及びＬＶＤＳインターフェース回路を必要とする場合、この配置作業が煩雑となる不都合があった。
【００１４】
本発明は斯る点に鑑み、ＬＶＤＳインターフェース回路及びＣＭＯＳインターフェース回路を併用するようにし作業効率を向上することを目的とする。
【課題を解決するための手段】
【００１５】
本発明インターフェース回路はＬＶＤＳ信号が入力されるＬＶＤＳ信号入力端子と、第１のＣＭＯＳ信号が入力される第１のＣＭＯＳ信号入力端子と、第２のＣＭＯＳ信号が入力される第２のＣＭＯＳ信号入力端子と、このＬＶＤＳ信号入力端子よりのＬＶＤＳ信号及びこの第１のＣＭＯＳ信号入力端子よりの第１のＣＭＯＳ信号を供給し、いずれか一方の信号を選択して出力する第１の選択回路と、このＬＶＤＳ信号入力端子よりのＬＶＤＳ信号及びこの第２のＣＭＯＳ入力端子よりの第２のＣＭＯＳ信号を供給し、いずれか一方の信号を選択して出力する第２の選択回路と、この第１の選択回路の出力信号を夫々のゲートに供給する第１のＰチャンネルＭＯＳトランジスタ及び第１のＮチャンネルＭＯＳトランジスタと、この第２の選択回路の出力信号を短絡スイッチ付きインバータ回路を介して夫々のゲートに供給する第２のＰチャンネルＭＯＳトランジスタ及び第２のＮチャンネルＭＯＳトランジスタとを有し、この第１及び第２のＰチャンネルＭＯＳトランジスタの夫々のソースの接続点を第１の短絡スイッチ付き定電流源を介して電源端子に接続すると共にこの第１及び第２のＮチャンネルＭＯＳトランジスタの夫々のソースの接続点を第２の短絡スイッチ付き定電流源を介して接地し、この第１のＰチャンネルＭＯＳトランジスタ及びこの第１のＮチャンネルＭＯＳトランジスタの夫々のドレインの接続点より第１の出力端子を導出すると共にこの第２のＰチャンネルＭＯＳトランジスタ及びこの第２のＮチャンネルＭＯＳトランジスタの夫々のドレインの接続点より第２の出力端子を導出するようにしたものである。
【発明の効果】
【００１６】
本発明によればＬＶＤＳインターフェース回路とＣＭＯＳインターフェース回路とを併用するようにしたので、１つの設計を行えば良く作業効率が向上する。
【発明を実施するための最良の形態】
【００１７】
以下、図１〜図４を参照して本発明インターフェース回路を実施するための最良の形態の例につき説明する。
【００１８】
図１例において、２０はＬＶＤＳ信号が供給されるＬＶＤＳ信号入力端子を示し、このＬＶＤＳ信号入力端子２０に供給されるＬＶＤＳ信号を第１の選択回路２１及び第２の選択回路２２に供給する。
【００１９】
また、２３は第１のＣＭＯＳ信号が供給される第１のＣＭＯＳ信号入力端子を示し、この第１のＣＭＯＳ信号入力端子２３よりの第１のＣＭＯＳ信号を第１の選択回路２１に供給し、第２のＣＭＯＳ信号入力端子２４に供給される第２のＣＭＯＳ信号を第２の選択回路２２に供給する。
【００２０】
この第１の選択回路２１は選択信号入力端子２１ａに供給される選択信号により、この第１の選択回路２１の出力側にＬＶＤＳ信号又は第１のＣＭＯＳ信号を選択出力する如くし、この第２の選択回路２２は選択信号入力端子２２ａに供給される選択信号により、この第２の選択回路２２の出力側にＬＶＤＳ信号又は第２のＣＭＯＳ信号を選択出力する如くする。
【００２１】
この場合本例においては、ＬＶＤＳ信号を選択するときには第１及び第２の選択回路２１及び２２の出力側に同じくＬＶＤＳ信号を得るようにし、その他のときは、第１の選択回路２１の出力側に第１のＣＭＯＳ信号を出力し、第２の選択回路２２の出力側に第２のＣＭＯＳ信号を出力する。
【００２２】
この第１の選択回路２１の出力端子をＰチャンネルＭＯＳトランジスタ２５Ｐのゲートに接続すると共にＮチャンネルＭＯＳトランジスタ２５Ｎのゲートに接続する。また第２の選択回路２２の出力端子をインバータ回路２６を介してＰチャンネルＭＯＳトランジスタ２７Ｐのゲートに接続すると共にＮチャンネルＭＯＳトランジスタ２７Ｎのゲートに接続する。
【００２３】
本例においては、このインバータ回路２６を短絡する短絡スイッチ２６ａを設ける。この短絡スイッチ２６ａ付きインバータ回路２６の具体例を図２Ｂに示す。この図２Ｂにつき説明するに、２６ｂは第２の選択回路２２よりの出力信号が供給される入力端子を示し、この入力端子２６ｂを夫々スイッチング素子を構成するＰチャンネルＭＯＳトランジスタ２６ｃ及び２６ｄの夫々のソースに接続し、このＰチャンネルＭＯＳトランジスタ２６ｃのドレインをインバータ回路２６を介して出力端子２６ｅに接続し、またこのＰチャンネルＭＯＳトランジスタ２６ｄのドレインを出力端子２６ｅに接続し、選択信号入力端子２６ｆをＰチャンネルＭＯＳトランジスタ２６ｃのゲートに接続すると共にこの選択信号入力端子２６ｆをインバータ回路２６ｒを介してＰチャンネルＭＯＳトランジスタ２６ｄのゲートに接続する。
【００２４】
この図２Ｂにおいては、入力端子２６ｂにＬＶＤＳ信号が供給されているときには、選択信号入力端子２６ｆに選択信号としてローレベル信号“０”を供給してＰチャンネルＭＯＳトランジスタ２６ｃをオンとし、ＰチャンネルＭＯＳトランジスタ２６ｄをオフとして出力端子２６ｅにインバータ回路２６を介したＬＶＤＳ信号を得る如くし、入力端子２６ｂに第２のＣＭＯＳ信号が供給されているときには、選択信号入力端子２６ｆに選択信号として、ハイレベル信号“１”を供給してＰチャンネルＭＯＳトランジスタ２６ｃをオフとし、ＰチャンネルＭＯＳトランジスタ２６ｄをオンとしてインバータ回路２６を短絡し、出力端子２６ｅにインバータ回路２６を介さない第２のＣＭＯＳ信号を得る如くする。
【００２５】
図１に戻って、ＰチャンネルＭＯＳトランジスタ２５Ｐ及び２７Ｐの夫々のソースを接続し、このソースの接続点を定電流源２８を介して正の直流電圧が供給される電源端子２９に接続する。本例においては、この定電流源２８を短絡する短絡スイッチ２８ａを設ける。
【００２６】
この短絡スイッチ２８ａ付き定電流源２８の具体例を図２Ａに示す。この図２Ａにつき説明するに電源端子２９を夫々スイッチング素子を構成するＰチャンネルＭＯＳトランジスタ２８ｂ及び２８ｃの夫々のソースに接続し、このＰチャンネルＭＯＳトランジスタ２８ｂのドレインを定電流源２８を介してＰチャンネルＭＯＳトランジスタ２５Ｐ及び２７Ｐの夫々のソースの接続点２８ｄに接続し、またこのＰチャンネルＭＯＳトランジスタ２８ｃのドレインをこの接続点２８ｄに接続し、選択信号入力端子２８ｅをＰチャンネルＭＯＳトランジスタ２８ｂのゲートに接続すると共にこの選択信号入力端子２８ｅをインバータ回路２８ｆを介してＰチャンネルＭＯＳトランジスタ２８ｃのゲートに接続する。
【００２７】
この図２Ａにおいては第１及び第２の選択回路２１及び２２でＬＶＤＳ信号を選択しているときには、選択信号入力端子２８ｅに選択信号としてローレベル信号“０”を供給してＰチャンネルＭＯＳトランジスタ２８ｂをオンとし、ＰチャンネルＭＯＳトランジスタ２８ｃをオフとして電源端子２９に得られる電源電圧を定電流源２８を介してＰチャンネルＭＯＳトランジスタ２５Ｐ及び２７Ｐの夫々のソースの接続点２８ｄに供給する如くする。
【００２８】
また第１及び第２の選択回路２１及び２２で第１のＣＭＯＳ信号及び第２のＣＭＯＳ信号を選択しているときには、選択信号入力端子２８ｅに選択信号としてハイレベル信号“１”を供給してＰチャンネルＭＯＳトランジスタ２８ｂをオフとし、ＰチャンネルＭＯＳトランジスタ２８ｃをオンとして定電流源２８を短絡し、この接続点２８ｄに定電流源２８を介さない電源電圧を供給する。
【００２９】
再び、図１に戻って、ＮチャンネルＭＯＳトランジスタ２５Ｎ及び２７Ｎの夫々のソースを接続し、このソースの接続点を定電流源３０を介して接地する。本例においては、この定電流源３０を短絡する短絡スイッチ３０ａを設ける。この短絡スイッチ３０ａ付き定電流源３０の具体例としては図２Ａと同様に構成する。
【００３０】
また、ＰチャンネルＭＯＳトランジスタ２５Ｐ及びＮチャンネルＭＯＳトランジスタ２５Ｎの夫々のドレインの接続点より一方の出力端子３１を導出すると共にＰチャンネルＭＯＳトランジスタ２７Ｐ及びＮチャンネルＭＯＳトランジスタ２７Ｎの夫々のドレインの接続点より他方の出力端子３２を導出する。
【００３１】
本例において、ＬＶＤＳインバータ回路として使用するときには、この第１及び第２の選択回路２１及び２２の選択信号入力端子２１ａ及び２２ａにＬＶＤＳ信号を選択する選択信号を供給してＬＶＤＳ信号を選択すると共に短絡スイッチ２６ａ付きインバータ回路２６、短絡スイッチ２８ａ付き定電流源２８及び短絡スイッチ３０ａ付き定電流源３０の夫々の短絡スイッチ２６ａ，２８ａ及び３０ａをオフする如くする。
【００３２】
この場合の等価回路は図３に示す如くなり、図５に示す如きＬＶＤＳインターフェース回路と等価となり差動出力端子を構成する一方及び他方の出力端子３１及び３２間にＬＶＤＳ信号を得ることができる。
【００３３】
また本例において、２つのＣＭＯＳインターフェース回路として使用するときには、この第１及び第２の選択回路２１及び２２の選択信号入力端子２１ａ及び２２ａに第１のＣＭＯＳ信号及び第２のＣＭＯＳ信号を選択する選択信号を供給して第１のＣＭＯＳ信号及び第２のＣＭＯＳ信号を選択すると共に短絡スイッチ２６ａ付きインバータ回路２６、短絡スイッチ２８ａ付き定電流源２８及び短絡スイッチ３０ａ付き定電流源３０の夫々の短絡スイッチ２６ａ，２８ａ及び３０ａをオンとし、インバータ回路２６、定電流源２８及び３０を短絡する如くする。
【００３４】
この場合の等価回路は図４に示す如くなり、図６に示す如きＣＭＯＳインターフェース回路が２つ存するものと等価となり、一方及び他方の出力端子３１及び３２に夫々フルスイング可能な第１及び第２のＣＭＯＳ信号を得ることができる。
【００３５】
本例においてはＦＰＧＡ装置に、図１に示す如きインターフェース回路を必要数設け、ＬＶＤＳ信号を取り出すときには選択信号により図３に示す如きＬＶＤＳインターフェース回路とし、ＣＭＯＳ信号を取り出すときには選択信号により図４に示す如きＣＭＯＳインターフェース回路とする。
【００３６】
本例によればＬＶＤＳインターフェース回路とＣＭＯＳインターフェース回路とを併用するようにしたので、１つの設計を行えば良く、作業効率が向上する。
【００３７】
本例によれば外部からの選択信号により、ＬＶＤＳインターフェース回路と２つのＣＭＯＳインターフェース回路として併用しているので、ＦＰＧＡ装置の設計において、図１に示す如き本例によるインターフェース回路を必要数並べ、外部からの選択信号により、ＬＶＤＳ信号を取り出すかＣＭＯＳ信号を取り出すかの選択することができ、ＬＶＤＳ信号及びＣＭＯＳ信号の両方の取り出しを必要とする場合でも本例によるインターフェース回路を並べるだけで良いので、セルの配置作業を容易に行なえ、また設計時の確認作業も容易に行なうことができる。
【００３８】
また本例によればＬＶＤＳインターフェース回路と２つのＣＭＯＳインターフェース回路とを併用できるので、本例によるインターフェース回路を用いることにより、チップ設計時に、従来ＬＶＤＳインターフェース回路及びＣＭＯＳインターフェース回路を配置していたものを、本例によるインターフェース回路だけを配置し、必要とするＬＶＤＳ信号又はＣＭＯＳ信号に応じて選択信号で選択でき、また、ＣＭＯＳ信号も異なる２つの信号を取り出せるので、配置するセル数を減らすことができ、チップ面積を小さくすることができる。
【００３９】
尚、本発明は上述例に限ることなく本発明の要旨を逸脱することなく、その他種々の構成が採り得ることは勿論である。
【図面の簡単な説明】
【００４０】
【図１】本発明インターフェース回路を実施するための最良の形態の例を示す構成図である。
【図２】図１の要部の具体例を示す構成図である。
【図３】図１の説明に供する構成図である。
【図４】図１の説明に供する構成図である。
【図５】従来のＬＶＤＳインターフェース回路の例を示す構成図である。
【図６】従来のＣＭＯＳインターフェース回路の例を示す構成図である。
【符号の説明】
【００４１】
２０‥‥ＬＶＤＳ信号入力端子、２１，２２‥‥選択回路、２３‥‥第１のＣＭＯＳ信号入力端子、２４‥‥第２のＣＭＯＳ信号入力端子、２５Ｐ，２７Ｐ‥‥ＰチャンネルＭＯＳトランジスタ、２５Ｎ，２７Ｎ‥‥ＮチャンネルＭＯＳトランジスタ、２６‥‥インバータ回路、２６ａ，２８ａ，３０ａ‥‥短絡スイッチ、２８，３０‥‥定電流源、３１，３２‥‥出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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