(57)【要約】【課題】      短時間で連続する割込発生を防止した割込発生回路を提供する。【解決手段】  クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタ(12)と，カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器(14)とを有する割込発生回路(10)において，外部同期信号SYNCをｋクロック遅延させる遅延回路(18)を有し，カウンタは遅延回路で遅延した遅延同期信号に応答してカウント値「ｋ」をロードし，割込信号発生器はカウンタのクリア値に応答して割込信号IRQを発生する。外部同期信号がカウンタがクリアされるタイミングで供給されても，遅延回路により外部同期信号のタイミングからｋクロック遅延してカウンタがカウント値「ｋ」にセットされるので，カウンタが短時間で連続してクリア値「０」になることが防止され，短時間で連続する割込発生を防止することができる。【選択図】    図３
2006350435.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタと，前記カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器とを有する割込発生回路において，
外部同期信号をｋクロック遅延させる遅延回路を有し，前記カウンタは前記遅延回路で遅延した遅延同期信号に応答してカウント値「ｋ」をロードし，前記割込信号発生器は前記カウンタのクリア値に応答して前記割込信号を発生することを特徴とする割込発生回路。
【請求項２】
請求項１において，
前記遅延回路は外部同期信号を１クロック遅延し，前記カウンタは遅延同期信号に応答してカウント値「１」をロードすることを特徴とする割込発生回路。
【請求項３】
クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタと，前記カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器とを有する割込発生回路において，
外部同期信号をｋクロック遅延させる遅延回路を有し，前記カウンタは前記遅延回路で遅延した遅延同期信号に応答してカウント値「０」にクリアし，前記割込信号発生器は前記カウンタのカウント値「ｎ−ｋ」に応答して前記割込信号を発生することを特徴とする割込発生回路。
【請求項４】
請求項３において，
前記遅延回路は外部同期信号を１クロック遅延し，前記割込信号発生器は前記カウンタのカウント値「ｎ−１」に応答して前記割込信号を発生することを特徴とする割込発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，再同期可能な割込発生回路に関し，特に，外部からの同期信号により内部割込タイミングを再同期させることができ割込信号の連続発生を防止した割込発生回路に関する。
【背景技術】
【０００２】
内部に複数のプロセッサコアを有する集積回路装置が提案されている。例えば，特許文献１，２などである。かかるプロセッサコアを内蔵する集積回路装置において，内蔵される割込発生回路が所定の周期で内蔵プロセッサコアに割込信号を与える場合がある。この場合，割込発生回路は，外部から供給される外部クロックをもとに内部クロックを生成し，内部クロックに同期してカウンタを動作させ，そのカウンタの所定のカウント値に応答して内部で割込信号を発生する。外部クロックから内部クロックを生成するクロック発生器を内蔵することで，何らかの理由で外部クロックが途絶えた場合でも内部クロックが継続して生成され，内部で割込信号の発生を継続させることができる。ただし，その場合は内蔵クロック発生器による内部クロックの位相ずれを考慮して，外部から同期信号を供給し内部カウンタの動作を再同期することが必要になる。また，外部同期信号を切り換えた場合に新たな外部同期信号のタイミングに再同期することも必要になる。
【特許文献１】特公平６−１４６４号公報
【特許文献２】特表２００３−５０７２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の割込発生回路において，外部同期信号に応答して内部カウンタをクリアすれば内部の割込信号の発生タイミングを再同期させることができる。しかしながら，外部同期信号のタイミングが内部カウンタのクリア動作の直後と一致した場合，内部カウンタが再度クリアされることになる。その場合，内部カウンタのクリア動作に応答して内部割込信号を発生させると，内部割込信号が連続して発生することになる。短時間内で連続して発生する割込信号は，内蔵されるプロセッサコアによっては受信されない場合があり，複数のプロセッサコアの割り込み制御が異なり，プロセッサ間の割込動作で矛盾が生じる。
【０００４】
そこで，本発明の目的は，短時間で連続する割込発生を防止した割込発生回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために，本発明の第１の側面によれば，クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタと，前記カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器とを有する割込発生回路において，外部同期信号をｋクロック遅延させる遅延回路を有し，前記カウンタは前記遅延回路で遅延した遅延同期信号に応答してカウント値「ｋ」をロードし，前記割込信号発生器は前記カウンタのクリア値に応答して前記割込信号を発生する。
【０００６】
上記の第１の側面によれば，外部同期信号がカウンタがクリアされるタイミングで供給されても，遅延回路により外部同期信号のタイミングからｋクロック遅延してカウンタがカウント値「ｋ」にセットされるので，カウンタが短時間で連続してクリア値「０」になることが防止され，短時間で連続する割込発生を防止することができる。
【０００７】
上記第１の側面において，好ましい態様によれば，前記遅延回路は外部同期信号を１クロック遅延し，前記カウンタは遅延同期信号に応答してカウント値「１」をロードする。また，別の好ましい実施例によれば，外部クロックを供給され前記カウンタにクロックを供給するクロック発生器を更に有する。これによれば，外部同期信号及び外部クロックが途絶えても内部でクロックを発生するので，割込信号の発生を継続させることができる。
【０００８】
上記の目的を達成するために，本発明の第２の側面によれば，クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタと，前記カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器とを有する割込発生回路において，外部同期信号をｋクロック遅延させる遅延回路を有し，前記カウンタは前記遅延回路で遅延した遅延同期信号に応答してカウント値「０」にクリアし，前記割込信号発生器は前記カウンタのカウント値「ｎ−ｋ」に応答して前記割込信号を発生する。
【０００９】
上記の第２の側面によれば，カウンタがロード機能を有さずクリア機能を有する場合でも，外部同期信号のタイミングからｋクロック遅延したタイミングでカウンタにクリア値「０」を実質的にロードすることができるので，カウント値「ｎ−ｋ」で発生する割込信号が連続して発生するのを防止することができる。
【発明の効果】
【００１０】
割込発生回路において，短時間で連続する割込発生を防止できる。
【発明を実施するための最良の形態】
【００１１】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１２】
図１は，割込発生回路を内蔵する集積回路装置の構成と動作を示す図である。図１（Ａ）の集積回路装置ＬＳＩは，４つのプロセッサコアＤＳＰ＃１〜４を内蔵するとともに，それらに割込信号ＩＲＱを発生する割込発生回路１０を有する。そして，割込発生回路１０は，外部クロックＥＣＬＫを供給するクロック供給部２０と，外部同期信号ＳＹＮＣを供給する同期信号供給部２２とから，それぞれ外部クロックＥＣＬＫと外部同期信号ＳＹＮＣとを供給される。割込発生回路１０は，内部クロックＩＣＬＫに応答して０〜ｎ−１まで循環してカウントするｎ進カウンタ１２と，カウンタ１２のカウント値をデコードしカウント値が所定の値の時に割込信号ＩＲＱを発生する割込発生器１４とを有する。さらに，割込発生回路１０は，外部クロックＥＣＬＫを供給され，それと同等の周期で内部クロックＩＣＬＫを生成するクロック発生器１６を有する。
【００１３】
図１（Ｂ）に割込発生回路の動作例が示される。クロック発生器１６が生成する内部クロックＩＣＬＫに同期して，８進のカウンタ１２がカウント値０〜７をカウントしている。そして，一例として，割込信号発生器１４は，カウント値が「０」，「４」のタイミングで割込信号ＩＲＱを出力している。通常動作では，外部クロックＥＣＬＫと内部クロックＩＣＬＫとはタイミングが一致している。但し，両クロックのタイミングずれがあっても割込信号のタイミングが所望のタイミングに調節されるように，外部同期信号ＳＹＮＣのタイミングでカウンタ１２がクリアされる。
【００１４】
クロック発生器１６を内蔵することにより，クロック供給部２０の故障などにより外部クロックＥＣＬＫの供給が途絶えたとしても，内部クロックＩＣＬＫの供給が継続され割込信号ＩＲＱの発生を維持することができる。同期信号供給部２２が故障した場合でも同様に割込信号の発生を維持することができる。そして，別の同期信号供給部２４に切り換えられた後は，そこからの外部同期信号ＳＹＮＣのタイミングでカウンタ１２がクリアされ，カウンタの再同期が行われる。
【００１５】
図２は，図１の割込発生回路の動作タイミング図である。この例では，カウンタは０〜２５５をカウントする２５６進のカウンタであり，割込信号発生器１４はカウント値が「０」になるタイミングで割込信号ＩＲＱを発生している。図２（Ａ）は通常動作のタイミングを示している。つまり，外部同期信号ＳＹＮＣは，時間ｔ１のカウント値「２５５」のタイミングで供給され，その次のクロックＩＣＬＫに同期して時間ｔ２でクリア信号ＣＬＲとして入力されカウント値を「０」にクリアする。このクリアカウント値「０」に応答して割込信号発生器１４は割込信号ＩＲＱを出力する。このように，外部同期信号ＳＹＮＣがカウント値「２５５」のタイミングで発生していれば，その次のクロックタイミングでカウンタがクリアされ，カウンタの通常のクリア動作（カウント値「０」へのクリア）と一致し，カウンタの周期（２５６クロック）で割込信号ＩＲＱが生成される。以上が通常動作である。
【００１６】
一方，図２（Ｂ）は誤動作の例を示す。外部同期信号ＳＹＮＣが遅れて時間ｔ２のカウント値「０」のタイミングで供給されると，その次のクロックＩＣＬＫに同期して時間ｔ３でクリア信号ＣＬＲとして入力されカウント値を「０」にクリアする。そのため，通常のカウンタ動作でカウント値が「０」にクリアされた時間ｔ２とその直後の外部同期信号によりクリアされた時間ｔ３とで連続して割込信号ＩＲＱが発生する。そして，この割込信号を供給されるプロセッサのうち，例えば，プロセッサＤＳＰ＃１では，連続する割込信号ＩＲＱを受信することができるものの，別のプロセッサＤＳＰ＃２では，割込信号ＩＲＱ受信直後の所定期間は割込禁止モードになるなどの理由で，連続する割込信号ＩＲＱのうち最初のみ受信し２番目の割込信号は受信できない場合がある。その結果，プロセッサＤＳＰ＃１は２回の割込動作を実行し，プロセッサＤＳＰ＃２は１回の割込動作しか実行しなくなり，両プロセッサの割込動作が不一致となり，誤動作を招くことになる。例えば，プロセッサ同士で連携して割込動作を行うなどの場合には誤動作の原因となる。
【００１７】
したがって，外部同期信号ＳＹＮＣがどのようなタイミングで供給されても，上記のような短時間の内に割込信号ＩＲＱが連続して生成されることが回避できるように割込発生回路を構成することが望まれる。
【００１８】
図３は，本実施の形態における割込発生回路を有する集積回路装置の構成図である。集積回路装置ＬＳＩは，図１と同様に複数のプロセッサコアＤＳＰ＃１〜４を内蔵し，さらに，割込発生回路１０を有する。割込発生回路１０は，内部クロックＩＣＬＫに同期してカウント値を順次インクリメントするカウンタ１２と，カウンタ１２のカウント値ＣＵＮＴが所定の値の時に割込信号ＩＲＱを生成する割込信号発生器１４と，外部クロックＥＣＬＫを供給されそれと同等の周波数の内部クロックＩＣＬＫを生成するクロック発生器１６と，外部同期信号ＳＹＮＣを内部クロックＩＣＬＫの１クロックだけ遅延する遅延回路１８と，ロード値レジスタ１９とを有する。そして，遅延した同期信号がカウンタ１２のロード端子に供給されるタイミングでロード値「１」がカウンタ１２にロードされる。また，割込信号発生器１４は，カウント値をデコードする機能を有し，例えばクリアされたカウント値「０」をデコードして割込信号を発生する。他のカウント値で割込信号を発生してもよい。
【００１９】
なお，後述する一般化した割込発生回路では，ロード値レジスタ１９のロード値がｋであり，遅延回路１８はｋクロックの期間，外部同期信号ＳＹＮＣを遅延する。
【００２０】
外部には，図１と同様に外部クロック供給部２０と外部同期信号供給部２２と予備の外部同期信号供給部２４とが設けられている。基本的な動作は，図１のタイミング図と同様である。
【００２１】
本実施の形態の割込発生回路は，図１の回路と異なり，外部同期信号ＳＹＮＣが遅延回路１８により１クロックだけ遅延してカウンタ１２のロード端子ＬＯＡＤに供給される。そして，カウンタ１２は，ロード端子ＬＯＡＤに遅延同期信号が供給されるタイミングでロード値レジスタ１９のロード値「１」を入力カウント値ＩＮとしてロードする。外部同期信号ＳＹＮＣは，図１と同様にカウント値「２５５」のタイミング供給される。このように，外部同期信号ＳＹＮＣによる再同期動作では，カウンタ１２がロード値「１」をロードするだけでありクリア値「０」にはならないので，外部同期信号ＳＹＮＣのタイミングにかかわらず短い時間で連続する割込信号ＩＲＱの発生は生じない。
【００２２】
図４，５，６は，図３の割込発生回路の動作タイミング図である。図４は通常動作を示し，時間ｔ１のカウント値「２５５」のタイミングで外部同期信号ＳＹＮＣが供給されると，遅延回路１８により１クロック遅延して時間ｔ２のカウント値「０」のタイミングでロード端子ＬＯＡＤに同期信号が供給される。それに応答して，カウンタ１２は，次の内部クロックのタイミングである時間ｔ３でロード値「１」をロードする。カウンタ１２は，時間ｔ２で通常のカウンタ動作によりカウント値「０」にクリアされるので，そのタイミングで割込信号発生器１４は割込信号ＩＲＱを出力する。このように，外部同期信号を１クロック遅延させると共にそのタイミングでカウント値を「０」にクリアせずに「１」をロードすることで，通常動作は図２（Ａ）と同じになる。
【００２３】
図５は，外部同期信号ＳＹＮＣのタイミングが遅れてカウント値「０」のタイミングにずれた場合を示している。時間ｔ２のカウント値「０」のタイミングで外部同期信号ＳＹＮＣが供給されると，１クロック遅延した時間ｔ３でロード信号ＬＯＡＤが供給される。そして，その次の内部クロックのタイミング（時間ｔ４）でカウンタ１２はロード値「１」をロードする。その結果，時間ｔ３とｔ４でカウンタ１２はカウント値「１」を繰り返すことになる。したがって，その時の周期は２５７クロックと１クロックだけ長くなる。しかし，カウント値「０」で割込信号ＩＲＱが発生した後は，再度カウンタがクリアされないので，連続して割込信号ＩＲＱが発生することはない。
【００２４】
そして，次の外部同期信号ＳＹＮＣは２５６クロック後のカウント値「２５５」のタイミングで供給されるので，そこから通常動作に復帰する。外部同期信号ＳＹＮＣのタイミングが更に遅れた場合は，カウンタ１２がロード値「１」になりそのサイクルが長くなるだけであり，短い間にカウント値が「０」を繰り返すことはない。
【００２５】
図６は，外部同期信号ＳＹＮＣのタイミングが早まってカウント値「２５４」のタイミングにずれた場合を示している。時間ｔ０のカウント値「２５４」で外部同期信号ＳＹＮＣが供給されると，１クロック遅延後の時間ｔ１のカウント値「２５５」でロード信号ＬＯＡＤが供給される。それに応答して，次の内部クロックのタイミングの時間ｔ２でロード値「１」がカウンタ１２にロードされる。したがって，この場合は，カウント値「０」にクリアされることがなくそれに対応する割込信号ＩＲＱは発生しない。そして，次の外部同期信号ＳＹＮＣは２５６クロック後のカウント値「２５５」のタイミングで供給されるので，そこで通常動作に戻る。このように，１回だけ割込信号ＩＲＱは生成されないが，次のサイクルから再同期されて通常動作に戻る。
【００２６】
外部同期信号ＳＹＮＣのタイミングが更に早まった場合は，カウンタ１２がその早いタイミングでロード値「１」になり次の通常動作までのクロック数が少なくなるだけであり，短い間にカウント値が「０」を繰り返すことはない。
【００２７】
図７は，本実施の形態の一般化した場合の動作タイミング図である。一般化した場合，カウンタはカウント値が０〜ｎ−１のｎ進カウンタであり，図３の遅延回路１８はｋクロックだけ遅延し，ロード値レジスタ１９にはロード値「ｋ」が格納されている。そして，通常動作では，外部同期信号ＳＹＮＣはカウント値が「ｎ−１」のタイミングで外部から供給される。
【００２８】
図７（Ａ）は通常動作を示し，カウンタ１２の最大カウント値「ｎ−１」の時間ｔ１のタイミングで外部同期信号ＳＹＮＣが供給され，次の時間ｔ２でカウンタがカウント値「０」にクリアされ割込信号ＩＲＱが生成される。そして，時間ｔ１からｋクロックだけ遅延した後の時間ｔ３（カウント値「ｋ−１」）でロード信号ＬＯＡＤが供給され，その次のクロックタイミングの時間ｔ４でカウンタがロード値「ｋ」をロードする。したがって，カウンタ１２の通常カウント動作に何ら変化は生じない。
【００２９】
図７（Ｂ）は外部同期信号ＳＹＮＣが１クロック遅れてカウント値「０」の時間ｔ２のタイミングで供給された場合を示す。時間ｔ２で外部同期信号ＳＹＮＣが供給されると，それがｋクロック遅延し，カウント値「ｋ」の時間ｔ４のタイミングでロード信号ＬＯＡＤが供給される。それに応答して，次のクロックタイミングの時間ｔ５でカウンタはロード値「ｋ」をロードする。したがって，時間ｔ４，ｔ５でカウント値「ｋ」が連続する。しかし，カウント値「０」は１回しか発生しないので，そのタイミングで割込信号ＩＲＱが発生するだけである。カウント値「ｋ」がロードされたサイクルでは１クロックだけ長くなり，２５６クロック後の次のカウント値「ｎ−１」のタイミングで外部同期信号ＳＹＮＣが供給され，図７（Ａ）と同じ通常動作に戻る。
【００３０】
外部同期信号ＳＹＮＣが早まった場合の動作は，図６との対比から理解できるので，ここでの説明を省略する。
【００３１】
図８は，第２の実施の形態における割込発生回路を有する集積回路装置の構成図である。第２の実施の形態の割込発生回路１０では，カウンタ１２のロード機能を利用せずに，その代わりにクリア機能を利用して実質的にロード値「０」をロードするようにする。外部同期信号ＳＹＮＣを遅延回路１８が１クロック遅延させるのは，第１の実施の形態と同じである。ただし，クリア機能を利用して実質的にロード値「０」をロードするようにしたので，通常動作において，外部同期信号ＳＹＮＣをカウント値「２５４」のタイミングで供給し，１クロック遅延後のカウント値「２５５」でカウンタがその同期信号をクリア信号として受信し，その１クロック後にカウンタがクリア動作を行う。さらに，実質的にロード値が「０」であるので，デコーダ機能を有する割込信号発生器１４は，カウント値「０」ではなく「２５５」で割込信号ＩＲＱを発生する。つまり，図３〜６のタイミングを１クロック早めたタイミングで動作することになる。
【００３２】
図９，図１０，図１１は，図８の割込発生回路の動作タイミング図である。図９は通常動作を示していて，外部同期信号ＳＹＮＣは時間ｔ０のカウント値「２５４」のタイミングで供給され，遅延回路１８で１クロック遅延して時間ｔ１のカウント値「２５５」のタイミングでクリア信号としてカウンタに供給される。その１クロック後の時間ｔ２でカウンタはカウント値「０」にクリア動作する。また，デコーダ機能を有する割込信号発生器１４は，カウント値「２５５」のタイミングで割込信号ＩＲＱを発生する。
【００３３】
図１０は，外部同期信号ＳＹＮＣのタイミングが遅れてカウント値「２５５」のタイミングにずれた場合を示している。時間ｔ１のカウント値「２５５」のタイミングで外部同期信号ＳＹＮＣが供給されると，１クロック遅延した時間ｔ２でクリア信号ＣＬＲが供給される。そして，その次の内部クロックのタイミングの時間ｔ３でカウンタ１２はカウント値「０」にクリア動作する。その結果，時間ｔ２とｔ３でカウンタ１２はカウント値「０」を繰り返すことになる。したがって，その時のカウンタ周期は２５７クロックと１クロックだけ長くなる。しかし，カウント値「２５５」で割込信号ＩＲＱが発生した後は，再度カウンタがカウント値「２５５」にならないので，連続して割込信号ＩＲＱが発生することはない。
【００３４】
外部同期信号ＳＹＮＣが１クロック遅れて供給されるとそのサイクルでは２５７クロックと長くなるが，次のサイクルでは外部同期信号ＳＹＮＣは２５６クロック後のカウント値「２５４」で供給されるので，通常動作に戻る。また，外部同期信号ＳＹＮＣのタイミングが更に遅れた場合は，カウンタ１２がクリア値「０」になりそのサイクルが長くなるだけであり，短い間に割込信号を発生させるカウント値「２５５」を繰り返すことはない。
【００３５】
図１１は，外部同期信号ＳＹＮＣのタイミングが早まってカウント値「２５３」のタイミングにずれた場合を示している。図中２サイクル目において，カウント値「２５３」で外部同期信号ＳＹＮＣが供給されると，１クロック遅延後の時間ｔ０のカウント値「２５４」でクリア信号ＣＬＲが供給される。それに応答して，次の内部クロックのタイミングの時間ｔ１でカウンタ１２がクリア値「０」にクリア動作される。したがって，この場合は，カウンタはカウント値「２５５」になることがなく，それに対応する割込信号ＩＲＱは発生しない。そして，次の外部同期信号ＳＹＮＣは２５６クロック後のカウント値「２５４」のタイミングで供給されるので，通常動作に戻る。このように，１回だけ割込信号ＩＲＱは生成されないが，次のサイクルから再同期されて通常動作に戻る。
【００３６】
外部同期信号ＳＹＮＣのタイミングが更に早まった場合は，カウンタ１２がその早いタイミングでクリア値「０」になり次の通常動作までのクロック数が少なくなるだけであり，短い間に割込信号を発生させるカウント値「２５５」を繰り返すことはない。
【００３７】
図１２は，第２の実施の形態の一般化した場合の動作タイミング図である。一般化した場合，カウンタはカウント値が０〜ｎ−１のｎ進カウンタであり，図８の遅延回路１８はｋクロックだけ遅延し，割込信号発生器１４はカウント値「ｎ−ｋ」のタイミングで割込信号ＩＲＱを発生する。そして，通常動作では，外部同期信号ＳＹＮＣはカウント値が「ｎ−ｋ−１」のタイミングで外部から供給される。カウンタが遅延した外部同期信号に応答してクリア動作するのは同じである。
【００３８】
図１２（Ａ）は通常動作を示し，カウンタ１２のカウント値「ｎ−ｋ−１」の時間ｔ０のタイミングで外部同期信号ＳＹＮＣが供給され，次の時間ｔ１のカウント値「ｎ−ｋ」のタイミングで割込信号ＩＲＱが生成される。そして，時間ｔ０からｋクロックだけ遅延した後の時間ｔ３（カウント値「ｎ−１」）でクリア信号ＣＬＲが供給され，その次のクロックタイミングの時間ｔ４でカウンタがカウント値「０」にクリアされる。したがって，カウンタ１２の通常カウント動作に何ら変化は生じない。
【００３９】
図１２（Ｂ）は外部同期信号ＳＹＮＣが１クロック遅れてカウント値「ｎ−ｋ」の時間ｔ１のタイミングで供給された場合を示す。図中の２サイクル目において，時間ｔ１で外部同期信号ＳＹＮＣが供給されると，それがｋクロック遅延し，カウント値「０」の時間ｔ４のタイミングでクリア信号ＣＬＲが供給される。それに応答して，次のクロックタイミングの時間ｔ５でカウンタはクリア値「０」にクリアされる。したがって，クリア値「０」が連続する。しかし，割込信号が発生するカウント値「ｎ−ｋ」は１回しか発生しないので，そのタイミングで割込信号ＩＲＱが発生するだけである。この２サイクル目では１クロックだけ長くなり，その後，時間ｔ１からｎクロック後のカウント値「ｎ−ｋ−１」のタイミングで外部同期信号ＳＹＮＣが供給され，図１２（Ａ）と同じ通常動作に戻る（図示せず）。
【００４０】
外部同期信号ＳＹＮＣが早まった場合の動作は，図１１との対比から理解できるので，ここでの説明を省略する。
【００４１】
図１３は，第３の実施の形態における割込発生回路を有する集積回路装置の構成図である。この例では，外部クロックの供給を受けることなく，内部のクロック発生器１６が常に内部クロックＩＣＬＫを生成し，外部同期信号ＳＹＮＣによりカウンタ１２を有する割込発生回路１０の再同期動作が行われる。それ以外は，図３の構成と同じである。
【００４２】
同様に，図８の構成において，内部のクロック発生器１６が外部クロックの供給を受けることなく常に内部クロックを生成する構成にしてもよい。
【００４３】
以上のとおり，第１の実施の形態では，カウント値「０」のタイミングで割込信号が生成されるようにし，外部同期信号をｋクロック遅延させてカウント値「ｋ」をロードするようにしたので，カウンタのカウント値「０」が繰り返されることが防止される。また，第２の実施の形態では，カウント値「ｎ−ｋ」のタイミングで割込信号が生成されるようにし，外部同期信号をｋクロック遅延させてカウンタをカウント値「０」にクリア動作するようにしたので，カウント値「ｎ−ｋ」が繰り返されることが防止される。いずれの場合も，ｋ＝１にすることで遅延回路を１クロック遅延の簡単な回路にすることができる。
【００４４】
以上の実施の形態をまとめると，次の付記のとおりである。
【００４５】
（付記１）クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタと，前記カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器とを有する割込発生回路において，
外部同期信号をｋクロック遅延させる遅延回路を有し，前記カウンタは前記遅延回路で遅延した遅延同期信号に応答してカウント値「ｋ」をロードし，前記割込信号発生器は前記カウンタのクリア値に応答して前記割込信号を発生することを特徴とする割込発生回路。
【００４６】
（付記２）付記１において，
前記遅延回路は外部同期信号を１クロック遅延し，前記カウンタは遅延同期信号に応答してカウント値「１」をロードすることを特徴とする割込発生回路。
【００４７】
（付記３）付記１において，
外部クロックを供給され前記カウンタに内部クロックを供給するクロック発生器を更に有することを特徴とする割込発生回路。
【００４８】
（付記４）付記３において，
前記外部同期信号は，通常動作においてカウント値「ｎ−１」のタイミングで供給され，ｎ個の外部クロック毎に供給されることを特徴とする割込発生回路。
【００４９】
（付記５）クロックに同期して０からｎ−１まで循環してカウント動作するｎ進のカウンタと，前記カウンタの所定のカウント値に応答して割込信号を発生する割込信号発生器とを有する割込発生回路において，
外部同期信号をｋクロック遅延させる遅延回路を有し，前記カウンタは前記遅延回路で遅延した遅延同期信号に応答してカウント値「０」にクリアし，前記割込信号発生器は前記カウンタのカウント値「ｎ−ｋ」に応答して前記割込信号を発生することを特徴とする割込発生回路。
【００５０】
（付記６）付記５において，
前記遅延回路は外部同期信号を１クロック遅延し，前記割込信号発生器は前記カウンタのカウント値「ｎ−１」に応答して前記割込信号を発生することを特徴とする割込発生回路。
【００５１】
（付記７）付記５において，
外部クロックを供給され前記カウンタに内部クロックを供給するクロック発生器を更に有することを特徴とする割込発生回路。
【００５２】
（付記８）付記７において，
前記外部同期信号は，通常動作においてカウント値「ｎ−ｋ−１」のタイミングで供給され，ｎ個の外部クロック毎に供給されることを特徴とする割込発生回路。
【図面の簡単な説明】
【００５３】
【図１】割込発生回路を内蔵する集積回路装置の構成と動作を示す図である。
【図２】図１の割込発生回路の動作タイミング図である。
【図３】本実施の形態における割込発生回路を有する集積回路装置の構成図である。
【図４】図３の割込発生回路の動作タイミング図である。
【図５】図３の割込発生回路の動作タイミング図である。
【図６】図３の割込発生回路の動作タイミング図である。
【図７】本実施の形態の一般化した場合の動作タイミング図である。
【図８】第２の実施の形態における割込発生回路を有する集積回路装置の構成図である。
【図９】図８の割込発生回路の動作タイミング図である。
【図１０】図８の割込発生回路の動作タイミング図である。
【図１１】図８の割込発生回路の動作タイミング図である。
【図１２】第２の実施の形態の一般化した場合の動作タイミング図である。
【図１３】第３の実施の形態における割込発生回路を有する集積回路装置の構成図である。
【符号の説明】
【００５４】
ＬＳＩ：集積回路装置          ＤＳＰ：プロセッサコア
１０：割込発生回路            ＩＲＱ：割込信号
１２：カウンタ                １４：割込信号発生器
１６：クロック発生器          １８：遅延回路
１９：ロード値レジスタ        ＬＯＡＤ：ロード端子
ＳＹＮＣ：外部同期信号        ＩＣＬＫ：内部クロック
【図１】
2006350435.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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