(57)【要約】【課題】  耐圧性を向上させることのできる半導体装置およびその製造方法を提供する。【解決手段】    本発明にかかる半導体装置は、絶縁層と、前記絶縁層の上方に形成された半導体層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極と、前記半導体層に形成されたソース領域と、前記半導体層に形成されたドレイン領域と、を含み、前記絶縁層の比誘電率は、酸化シリコンの比誘電率より高い。【選択図】      図１
2006032551.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成されたドレイン領域と、
を含み、
前記絶縁層の比誘電率は、酸化シリコンの比誘電率より高い、半導体装置。
【請求項２】
請求項１において、
少なくとも前記ドレイン領域の上方に形成された他の絶縁層を、さらに含み、
前記他の絶縁層の比誘電率は、酸化シリコンの比誘電率より高い、半導体装置。
【請求項３】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成されたドレイン領域と、
前記半導体層に形成されたボディ領域と、
前記半導体層において、前記ドレイン領域と前記ボディ領域との間に形成された、前記ドレイン領域より高い比誘電率を有する電界緩和領域と、
を含む、半導体装置。
【請求項４】
請求項３において、
前記電界緩和領域の比誘電率は、前記ボディ領域の比誘電率より高い、半導体装置。
【請求項５】
請求項３または４において、
前記電界緩和領域は、前記ドレイン領域側の端部から前記ボディ領域側の端部に向かって、比誘電率が高くなっている、半導体装置。
【請求項６】
請求項３または４において、
前記電界緩和領域は、前記ドレイン領域側に設けられた第１の電界緩和領域と、前記ボディ領域と前記第１の電界緩和領域との間に形成された第２の電界緩和領域と、を有し、
前記第１の電界緩和領域は、前記ドレイン領域側の端部から前記第２の電界緩和領域側の端部に向かって、比誘電率が高くなっており、
前記第２の電界緩和領域は、前記ボディ領域側の端部から前記第１の電界緩和領域側の端部に向かって、比誘電率が高くなっている、半導体装置。
【請求項７】
請求項３ないし６のいずれかにおいて、
前記電界緩和領域は、前記ドレイン領域の比誘電率より高い比誘電率を有する高誘電体材料を含む、半導体装置。
【請求項８】
（ａ）絶縁層を形成する工程と、
（ｂ）前記絶縁層の上に半導体層を形成する工程と、
（ｃ）前記半導体層の上方にゲート絶縁層を形成する工程と、
（ｄ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｅ）前記半導体層にドレイン領域を形成する工程と、
（ｆ）前記半導体層にソース領域を形成する工程と、を含み、
前記工程（ａ）では、前記絶縁層の比誘電率を、酸化シリコンより高い比誘電率を有する材料を用いて、前記絶縁層を形成する、半導体装置の製造方法。
【請求項９】
請求項８において、
前記工程（ｆ）の後に、少なくとも前記ドレイン領域の上方に、酸化シリコンより高い比誘電率を有する材料を用いて、他の絶縁層を形成する工程（ｇ）を、さらに含む、半導体装置の製造方法。
【請求項１０】
（ａ）絶縁層を形成する工程と、
（ｂ）前記絶縁層の上に半導体層を形成する工程と、
（ｃ）前記半導体層の上方にゲート絶縁層を形成する工程と、
（ｄ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｅ）前記半導体層にドレイン領域を形成する工程と、
（ｆ）前記半導体層にソース領域を形成する工程と、
（ｇ）前記半導体層にボディ領域を形成する工程と、
（ｈ）前記ドレイン領域と前記ボディ領域との間に、前記ドレイン領域より高い比誘電率を有する電界緩和領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記工程（ｈ）では、前記ボディ領域の比誘電率より高い比誘電率を有する前記電界緩和領域を形成する、半導体装置の製造方法。
【請求項１２】
請求項１０または１１において、
前記工程（ｈ）では、前記ドレイン領域の比誘電率より高い比誘電率を有する高誘電体材料を、前記ドレイン領域と前記ボディ領域との間の所与の領域に導入することによって、前記電界緩和領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記工程（ｈ）では、前記電界緩和領域において、導入する前記高誘電体材料の濃度を高くすることによって、前記電界緩和領域の比誘電率を高くする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧性の優れた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁層上に半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層に形成された絶縁ゲート型トランジスタは、バルク状の半導体層上に形成される場合と比べて、低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。特に、トランジスタ動作時に於いて絶縁層上の半導体層が完全に空乏化する完全空乏型ＳＯＩトランジスタは、低い閾値の設定や急峻なサブスレッショルド特性を活かした低リーク等、低消費電力性に優れている。しかし、完全空乏型ＳＯＩトランジスタは、半導体層が完全に空乏化するよう極薄膜の半導体層にトランジスタ構造を形成するため、短チャネル耐性やドレイン耐圧などに問題があった。これはドレイン電極から誘起される電位障壁低下(Drain Induced Barrier Lowering;DIBL)により引き起こされる現象であり、完全空乏型ＳＯＩトランジスタではドレイン領域と絶縁層が隣接しているため、この現象が顕著となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、短チャンネル耐性、および耐圧性の優れた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成されたドレイン領域と、
を含み、
前記絶縁層の比誘電率は、酸化シリコンの比誘電率より高い。
【０００５】
半導体層が例えばシリコン層からなり、半導体層の下方に形成されている絶縁層が酸化シリコンからなる場合、シリコンの比誘電率は１１．９であり、酸化シリコンの比誘電率は３．９であるため、比誘電率差が大きい。ドレイン電極に印加された電圧によって、ドレイン領域の電位は低下する。第１の絶縁層が酸化シリコンからなる場合には、絶縁層とドレイン領域との比誘電率差が大きいため、電位の低下領域は、第１の絶縁層方向に浸入しやすい。これは、電位の低下領域は、比誘電率のより小さい層に浸入しやすいからである。そして第１の絶縁層から浸入した電位の低下は、絶縁層を介してボディ領域に廻り込む。これを第１の絶縁層からの電位廻り込みという。絶縁層からの電位廻り込みによって、電位障壁が低下し、短チャネル効果が生じてしまう。
【０００６】
本発明にかかる半導体装置によれば、絶縁層とドレイン領域との比誘電率差が小さいため、絶縁層が酸化シリコンからなる場合と比べて、電位の低下領域が絶縁層へ浸入するのを抑制することができる。その結果、絶縁層からの電位廻り込みを抑制し、短チャネル耐性やドレイン耐圧を向上させることができる。
【０００７】
本発明にかかる半導体装置において、
少なくとも前記ドレイン領域の上方に形成された他の絶縁層を、さらに含み、
前記他の絶縁層の比誘電率は、酸化シリコンの比誘電率より高いことを特徴とする。
【０００８】
かかる態様によれば、他の絶縁層の材質として酸化シリコンを用いた場合と比べて、他の絶縁層と半導体層との比誘電率差を小さくし、他の絶縁層中に電位の低下が浸入するのを抑制することができる。従って他の絶縁層からの電位廻り込みを抑制し、短チャネル耐性やドレイン耐圧を向上させることができる。
【０００９】
（２）本発明にかかる半導体装置によれば、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成されたドレイン領域と、
前記半導体層に形成されたボディ領域と、
前記半導体層において、前記ドレイン領域と前記ボディ領域との間に形成された、前記ドレイン領域より高い比誘電率を有する電界緩和領域と、
を含む。
【００１０】
かかる態様によれば、ドレイン領域からボディ領域１２方向への電界を緩和できるため、短チャネル耐性やドレイン耐圧を向上させることができる。
【００１１】
本発明にかかる半導体装置において、
前記電界緩和領域の比誘電率は、前記ボディ領域の比誘電率より高いことを特徴とする。
【００１２】
本発明にかかる半導体装置において、
前記電界緩和領域は、前記ドレイン領域側の端部から前記ボディ領域側の端部に向かって、比誘電率が高くなっていることを特徴とする。
【００１３】
本発明にかかる半導体装置において、
前記電界緩和領域は、前記ドレイン領域側に設けられた第１の電界緩和領域と、前記ボディ領域と前記第１の電界緩和領域との間に形成された第２の電界緩和領域と、を有し、
前記第１の電界緩和領域は、前記ドレイン領域側の端部から前記第２の電界緩和領域側の端部に向かって、比誘電率が高くなっており、
前記第２の電界緩和領域は、前記ボディ領域側の端部から前記第１の電界緩和領域側の端部に向かって、比誘電率が高くなっていることを特徴とする。
【００１４】
本発明にかかる半導体装置において、
前記電界緩和領域は、前記ドレイン領域の比誘電率より高い比誘電率を有する高誘電体材料を含むことができる。
【００１５】
（３）本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層を形成する工程と、
（ｂ）前記絶縁層の上に半導体層を形成する工程と、
（ｃ）前記半導体層の上方にゲート絶縁層を形成する工程と、
（ｄ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｅ）前記半導体層にドレイン領域を形成する工程と、
（ｆ）前記半導体層にソース領域を形成する工程と、を含み、
前記工程（ａ）では、前記絶縁層の比誘電率を、酸化シリコンより高い比誘電率を有する材料を用いて、前記絶縁層を形成する。
【００１６】
本発明にかかる半導体装置の製造方法において、
前記工程（ｆ）の後に、少なくとも前記ドレイン領域の上方に、酸化シリコンより高い比誘電率を有する材料を用いて、他の絶縁層を形成する工程（ｇ）を、さらに含むことができる。
【００１７】
（４）本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層を形成する工程と、
（ｂ）前記絶縁層の上に半導体層を形成する工程と、
（ｃ）前記半導体層の上方にゲート絶縁層を形成する工程と、
（ｄ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｅ）前記半導体層にドレイン領域を形成する工程と、
（ｆ）前記半導体層にソース領域を形成する工程と、
（ｇ）前記半導体層にボディ領域を形成する工程と、
（ｈ）前記ドレイン領域と前記ボディ領域との間に、前記ドレイン領域より高い比誘電率を有する電界緩和領域を形成する工程と、を含む。
【００１８】
本発明にかかる半導体装置の製造方法において、
前記工程（ｈ）では、前記ボディ領域の比誘電率より高い比誘電率を有する前記電界緩和領域を形成する、半導体装置の製造方法。
【００１９】
本発明にかかる半導体装置の製造方法において、
前記工程（ｈ）では、前記ドレイン領域の比誘電率より高い比誘電率を有する高誘電体材料を、前記ドレイン領域と前記ボディ領域との間の所与の領域に導入することによって、前記電界緩和領域を形成することができる。
【００２０】
本発明にかかる半導体装置の製造方法において、
前記工程（ｈ）では、前記電界緩和領域において、導入する前記高誘電体材料の濃度を高くすることによって、前記電界緩和領域の比誘電率を高くすることができる。
【発明を実施するための最良の形態】
【００２１】
１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。半導体装置１００は、支持基板６と、第１の絶縁層８と、第１の絶縁層８上に形成された半導体層１０と、半導体層１０上に形成されたゲート絶縁層２０と、ゲート絶縁層２０上に形成されたゲート電極２２と、半導体層１０、ゲート絶縁層２０、およびゲート電極２２を覆うようにして形成された第２の絶縁層３０とを含む。
【００２２】
第１の絶縁層８の比誘電率は、酸化シリコンの比誘電率より高い。第２の絶縁層３０の比誘電率は、酸化シリコンの比誘電率より高い。
【００２３】
半導体層１０は、ドレイン領域２８と、第１の電界緩和領域１４と、第２の電界緩和領域１６と、ボディ領域１２と、ソース領域２６とを含む。第１の電界緩和領域１４および第２の電界緩和領域１６は、ボディ領域１２とドレイン領域２８の間に形成されている。第１の電界緩和領域１４は、ドレイン領域２８と同じ導電型の不純物を含む。第２の電界緩和領域１６は、ボディ領域１２と同じ導電型の不純物を含む。
【００２４】
第１の電界緩和領域１４および第２の電界緩和領域１６は、ドレイン領域２８およびボディ領域１２より高い比誘電率を有する。第１の電界緩和領域１４および第２の電界緩和領域１６の比誘電率は、図２に示すような分布を有することが望ましい。図２は、第１の電界緩和領域１４および第２の電界緩和領域１６における高誘電体材料の濃度の分布を模式的に示す。図２に示すグラフの縦軸は高誘電体材料の濃度を示し、横軸は基板面および図１の断面と平行な方向における位置を示す。
【００２５】
図２に示すように、第１の電界緩和領域１４は、ドレイン領域２８側から第２の電界緩和領域１６側に向かって高誘電体材料の濃度が高くなっている。高誘電体材料の濃度が高くなるにつれて、比誘電率も高くなる。したがって、第１の電界緩和領域１４の比誘電率は、ドレイン領域２８側から第２の電界緩和領域１６側に向かって高くなっている。
【００２６】
本実施の形態にかかる半導体装置１００の特徴は以下のとおりである。
【００２７】
（１）半導体層が例えばシリコン層からなり、半導体層の下方に形成されている絶縁層が酸化シリコンからなる場合、シリコンの比誘電率は１１．９であり、酸化シリコンの比誘電率は３．９であるため、比誘電率差が大きい。ドレイン電極（図示せず。）に印加された電圧によって、ドレイン領域の電位は低下する。第１の絶縁層が酸化シリコンからなる場合には、第１の絶縁層とドレイン領域との比誘電率差が大きいため、電位の低下領域は、第１の絶縁層方向に浸入しやすい。これは、電位の低下領域は、比誘電率のより小さい層に浸入しやすいからである。そして第１の絶縁層から浸入した電位の低下は、第１の絶縁層を介してボディ領域１２に廻り込む。これを第１の絶縁層からの電位廻り込みという。第１の絶縁層８からの電位廻り込みによって、電位障壁が低下してしまう。
【００２８】
そこで、第１の絶縁層８の比誘電率を酸化シリコンの比誘電率より高くすることによって、第１の絶縁層８へ電位の低下が浸入するのを抑制することができる。その結果、第１の絶縁層８からの電位廻り込みを抑制し、短チャネル耐性やドレイン耐圧を向上させることができる。
【００２９】
（２）第２の絶縁層３０の比誘電率は、酸化シリコンの比誘電率より高い。これにより、第２の絶縁層３０の材質として酸化シリコンを用いた場合と比べて、第２の絶縁層３０と半導体層との比誘電率差を小さくし、第２の絶縁層３０中に電位の低下が浸入するのを抑制することができる。従って第２の絶縁層３０からの電位廻り込みを抑制し、短チャネル耐性やドレイン耐圧を向上させることができる。
【００３０】
（３）第１の電界緩和領域１４および第２の電界緩和領域１６は、ドレイン領域２８およびボディ領域１２より高い比誘電率を有する。これにより、ドレイン領域からボディ領域１２方向への電界を緩和できるため、短チャネル耐性やドレイン耐圧を向上させることができる。
【００３１】
（４）図２に示すように、第１の電界緩和領域１４は、ドレイン領域２８側から第２の電界緩和領域１６側に向かって高誘電体材料の濃度が高くなっている。高誘電体材料の濃度が高くなるにつれて、比誘電率も高くなる。したがって、第１の電界緩和領域１４の比誘電率は、ドレイン領域２８側から第２の電界緩和領域１６側に向かって高くなっている。これにより、ドレイン領域２８からの電界を効率的に緩和することができる。
【００３２】
また第２の電界緩和領域１６は、ボディ領域１２側から第１の電界緩和領域１４側に向かって高誘電体材料の濃度が高くなっている。したがって、第２の電界緩和領域１６の比誘電率は、ボディ領域１２側から第１の電界緩和領域１４側に向かって高くなっている。これにより、ドレイン領域２８からの電界を効率的に緩和し、ボディ領域１２への電位の低下領域の浸入を防ぐことができる。
【００３３】
図２に示すように、比誘電率の極大値が第１の電界緩和領域１４と第２の電界緩和領域１６との境界にあるため、ドレイン領域２８側からの電界をより効果的に緩和することができる。よって、半導体装置１００は、第１の電界緩和領域１４および第２の電界緩和領域１６を有することによって、短チャネル耐性や耐圧性を向上させることができる。
【００３４】
２．半導体装置の製造方法
本実施の形態の半導体装置の製造方法について図３〜図８を参照しながら説明する。なお、以下に説明する製造方法において、具体例として記載した数値は、ｎチャネル型のＭＯＳトランジスタを形成する場合の一例を記載したものである。
【００３５】
（１）まず、図３に示すように、支持基板６の上方に第１の絶縁層８を形成する。支持基盤６としては、たとえばシリコン基板を用いる。第１の絶縁層８の材料としては、酸化シリコンより誘電率の高い材料、たとえば、酸窒化シリコン、酸化ハフニウム、酸化アルミニウムを用いる。第１の絶縁層８は、たとえば、支持基盤６の上方に酸窒化シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積させることにより形成される。
【００３６】
（２）次に、図４に示すように、第１の絶縁層８の上方に半導体層１０を形成することにより、ＳＯＩ基板５０を完成させる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。半導体層１０は、たとえば貼り合わせ法により形成される。半導体層１０は、たとえばシリコン基板を第１の絶縁層８に貼り合わせ、その後熱処理することにより、シリコン基板と第１の絶縁層８を密着させる。そして半導体層１０の膜厚が所望の膜厚と異なる場合には、シリコン基板の上部をポリッシュ、エッチング、または水素イオン注入を利用した剥離法を用いて薄膜化することにより、半導体層１０の膜厚を調整することができる。
【００３７】
ついで、図４に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入する。この不純物の導入は、イオン注入法により行なうことができる。たとえば、半導体層１０として、膜厚が５０ｎｍの単結晶シリコン層を用いて、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ２を用い３０ｋｅＶのエネルギーで１〜５×１０１２／ｃｍ２程度打ち込むことができる。
【００３８】
（３）次に、図５に示すように、ゲート絶縁層２０ａおよびゲート電極２２を形成する。ゲート絶縁層２０ａとしては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０aの上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。
【００３９】
（４）次に、図６に示すように、第１の電界緩和領域１４（図１参照）が形成される領域以外の領域にマスク層２４を形成する。マスク層２４の材料としては、たとえば酸化シリコンを挙げることができる。マスク層２４は、たとえば、半導体層１０の全面の上方に酸化シリコンをＣＶＤ法により堆積させ、リソグラフィーおよびエッチング技術によりパターニングすることにより形成される。
【００４０】
ついで、図６に示すように、第１の電界緩和領域１４および第２の電界緩和領域１６（図１参照）を形成するために、半導体層１０の比誘電率より高い誘電率を有する高誘電体材料を半導体層１０に導入する。高誘電体材料は、半導体層１０の材料であるシリコンより高い比誘電率を有することが望ましい。具体的には、シリコンの比誘電率は、１１．９であるから、高誘電体材料としては、比誘電率が１１．９以上の材料、たとえば比誘電率が１６．０であるゲルマニウムを挙げることができる。第１の電界緩和領域１４および第２の電界緩和領域１６は、イオン注入法により形成される。このイオン注入では、斜めイオン注入法を用いて、図７に示すように、ゲート電極２２に覆われている半導体層１０にも高誘電体材料を導入することができる。本実施例では高誘電体材料としてゲルマニウム（Ge）を斜めイオン注入法にて導入を行った。斜めイオン注入法では、ゲート電極２２の膜厚、マスク層２４の開口パターン、およびその膜厚に応じて、イオン注入の注入角度をかえることができる。これにより高誘電体材料の濃度が、図２に示すような分布となるように、高誘電体材料を導入することができる。高誘電体材料の濃度を高くすることによって、第１の電界緩和領域１４および第２の電界緩和領域１６の比誘電率を高くすることができる。
【００４１】
その後、熱処理を施す。その後、たとえばフッ酸を用いたウェットエッチング技術によりマスク層２４を除去する。
【００４２】
（５）次に、図７に示すように、半導体層１０に、所定の導電型の不純物を導入して、ソース領域２６およびドレイン領域２８を形成する。たとえば、不純物としてＰを用い、イオン注入法により、１０ｋｅＶのエネルギーで約１×１０１５／ｃｍ２の量を打ちこむことができる。その後、熱処理を施し、導入した不純物を活性化する。この熱処理は、たとえば、処理温度は１０００℃、処理時間は３０秒の条件で行なうことができる。ここで第１の電界緩和領域１４にも、不純物が導入される。
【００４３】
（６）次に、少なくともドレイン領域２８（図１参照）の上方に第２の絶縁層３０を形成する（図１参照）。第２の絶縁層３０の材料としては、酸化シリコンより誘電率の高い材料、たとえば、酸窒化シリコン、酸化ハフニウム、酸化アルミニウムを用いる。第２の絶縁層３０は、たとえば、半導体層１０およびゲート電極２２の上方に酸窒化シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積させることにより形成される。
【００４４】
本実施の形態にかかる半導体装置１００の製造方法の特徴は以下のとおりである。
【００４５】
本実施の形態にかかる製造方法は、半導体層１０の比誘電率より高い誘電率を有する高誘電体材料を半導体層１０に導入することにより、第１の電界緩和領域１４および第２の電界緩和領域１６を形成している。導入された高誘電体材料の濃度に応じて、第１の電界緩和領域１４および第２の電界緩和領域１６の比誘電率が定まる。これにより、第１の電界緩和領域１４および第２の電界緩和領域１６の比誘電率を所望の比誘電率に調整することができる。
【００４６】
以上、本発明の好適な実施の形態について述べたが、本発明はこれらに限定されず、各種の態様を取りうる。たとえば、本実施の形態では、第２の電界緩和領域１６の比誘電率は、ボディ領域１２側から第１の電界緩和領域１４側に向かって高くなっているが、これにかえて、第１の電界緩和領域１４側からボディ領域１２側に向かって高くなってもよい。
【図面の簡単な説明】
【００４７】
【図１】本実施の形態に係る半導体装置を模式的に示す断面図。
【図２】電界緩和領域の比誘電率の分布を示す模式図。
【図３】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図４】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図５】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図６】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図７】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【符号の説明】
【００４８】
６  支持基板、８  絶縁層、１０  半導体層、１２  ボディ領域、１４  第１の電界緩和領域、１６  第２の電界緩和領域、２０  ゲート絶縁層、２２  ゲート電極、２４  マスク層、２６  ソース領域、２８  ドレイン領域、３０  第２の絶縁層、１００  半導体装置
【図１】
2006032551.tif 000003
【図２】
2006032551.tif 000004
【図３】
2006032551.tif 000005
【図４】
2006032551.tif 000006
【図５】
2006032551.tif 000007
【図６】
2006032551.tif 000008
【図７】
2006032551.tif 000009