(57)【要約】      （修正有）【課題】  試験方法及び試験回路に関し、信号線間のショートによる不良又は遅延故障に対する故障検出率を向上させる。【解決手段】  半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、半導体集積回路の試験時にのみ変化させるステップを含むように構成する。又、信号波形の立ち上がり時間を測定する際も基準に用いる閾値電圧を、試験の時のみ変化させる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体集積回路の試験方法であって、
該半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、試験時にのみ変化させるステップを含むことを特徴とする、試験方法。
【請求項２】
前記ステップは、前記試験時には前記セルに対する入力を通常入力からヒステリシス特性を持つ入力に切り換えることを特徴とする、請求項１記載の試験方法。
【請求項３】
半導体集積回路の試験方法であって、
該半導体集積回路内において信号波形の立ち上がり時間を測定する際の基準に用いる閾値電圧を、試験時にのみ変化させるステップを含むことを特徴とする、試験方法。
【請求項４】
前記閾値は、前記半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧であることを特徴とする、請求項３記載の試験方法。
【請求項５】
半導体集積回路の試験回路であって、
該半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、試験時にのみ変化させる入力回路を含むことを特徴とする、試験回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は試験方法及び試験回路に係り、特に半導体集積回路の試験に適した試験方法及び試験回路に関する。
【背景技術】
【０００２】
集積回路の機能を試験する従来の方法は、集積回路の機能を表現するパターンを用いる第１の試験方法と、シリアルスキャン法等を採用する試験回路を集積回路内に設けてコンピュータ支援設計（ＣＡＤ）により自動生成した試験パターンを用いる第２の試験方法とに大別することができる。
【０００３】
大規模集積回路を試験する場合には、上記第１の試験方法と第２の試験方法の両方を併用することもある。
【０００４】
尚、テストモード設定用に複数のピンを備えた半導体集積回路としては、特許文献１にて提案されているものがある。又、内部論理回路と同一製造条件のインバータと排他的論理回路を設けて特性値の測定を一度に行う半導体集積回路としては、特許文献２に提案されているものがある。
【特許文献１】特開平４−１９１６８３号公報
【特許文献２】特開平１−１７３８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記第１の試験方法では、パターン数が比較的少ないと、十分な故障検出率が得られない反面、パターン数を増加させると故障検出率は向上するものの、十分な故障検出率を得るためには膨大なパターン数が必要となると共に、膨大なパターン数を作成するのに膨大なパターン作成時間が必要となるという問題があった。
【０００６】
上記第２の試験方法では、第１の試験方法と比べると故障検出率を向上しやすい。しかし、信号線間のショートによる不良や速度的な不良（遅延故障）を検出しにくいという問題があった。
【０００７】
更に、第１の試験方法と第２の試験方法の両方を併用しても、信号線間のショートによる不良や遅延故障に対する故障検出率は十分ではなく、不良品の半導体集積回路が出荷される可能性があるという問題もあった。
【０００８】
そこで、本発明は、信号線間のショートによる不良又は遅延故障に対する故障検出率を向上可能な試験方法及び試験回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題は、半導体集積回路の試験方法であって、該半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、試験時にのみ変化させるステップを含むことを特徴とする試験方法によって達成できる。
【００１０】
上記の課題は、半導体集積回路の試験方法であって、該半導体集積回路内において信号波形の立ち上がり時間を測定する際の基準に用いる閾値電圧を、試験時にのみ変化させるステップを含むことを特徴とする試験方法によっても達成できる。
【００１１】
上記の課題は、半導体集積回路の試験回路であって、該半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、試験時にのみ変化させる入力回路を含むことを特徴とする試験回路によっても達成できる。
【００１２】
上記の課題は、半導体集積回路の試験回路であって、該半導体集積回路内において信号波形の立ち上がり時間を測定する際の基準に用いる閾値電圧を、試験時にのみ変化させる電源回路を含むことを特徴とする試験回路によっても達成できる。
【発明の効果】
【００１３】
本発明によれば、信号線間のショートによる不良又は遅延故障に対する故障検出率を向上することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明になる試験方法及び本発明になる試験回路の各実施例を、図面と共に説明する。
【実施例】
【００１５】
先ず、本発明になる試験方法の第１実施例を図１〜図３と共に説明する。
【００１６】
図１は、信号線間のショートによる不良を説明する図である。同図中、半導体集積回路は、信号線３により接続された出力ゲート１及び入力ゲート２と、信号線１３により接続された出力ゲート１１及び入力ゲート１２とを有する。信号線３及び信号線１３は、不良部分５においてショートしているものとする。
【００１７】
図２は、本発明になる試験方法の第１実施例を説明する図である。同図中、ＶＤＤは電源電圧、ＶＳＳは接地電圧、Ｖｔｈは閾値電圧を示す。信号線３，１３間でショートが発生していない場合には、信号線３上の電圧は例えば実線で示すように変化し、閾値電圧Ｖｔｈを超えると信号がハイ（Ｈ）レベルであると判定され、閾値Ｖｔｈ未満であると信号がロー（Ｌ）レベルであると判定される。例えば、Ｈレベルが論理レベル「１」に対応し、Ｌレベルが論理レベル「０」に対応する。しかし、信号線３，１３が不良部分５においてショートしていると、電源電圧ＶＤＤまで上昇するべき信号線３上のＨレベルの信号の電位がショートの相手である信号線１３上の信号の電位の影響で中間レベルとなることがあり、この場合は信号線３上の電圧が例えば破線で示すように変化する。
【００１８】
従って、出力ゲート１，１１の出力Ｘ１，Ｘ２が、Ｘ１：Ｌ→Ｈ→Ｌ→Ｈ、Ｘ２：Ｌ→Ｌ→Ｌ→Ｈと遷移する場合、出力Ｘ１が下線で示すＨレベルの時の入力ゲート２の出力Ａ１の電位は出力ゲート１，１１の出力抵抗の分割電圧となり、電源電圧ＶＤＤまでは上昇しない。この場合、従来の試験方法では、閾値Ｖｔｈを超えていればＨレベルと判定されるので、潜在的な不良を検出することができない。同様に、出力ゲート１，１１の出力Ｘ１，Ｘ２が、Ｘ１：Ｈ→Ｌ→Ｈ→Ｌ、Ｘ２：Ｈ→Ｈ→Ｈ→Ｌと遷移する場合、出力Ｘ１が下線で示すＬレベルの時の入力ゲート２の出力Ａ１の電位は出力ゲート１，１１の出力抵抗の分割電圧となり、接地電圧ＶＳＳまでは下降しない。この場合も、従来の試験方法では、閾値Ｖｔｈ未満であればＬレベルと判定されるので、潜在的な不良を検出することができない。
【００１９】
これに対して、本実施例では、半導体集積回路を構成する各デジタル回路の一部又は全てのセルの閾値Ｖｔｈを試験時にのみ変化させる。つまり、試験時には信号の上昇に合わせて閾値電圧ＶｔｈをＨレベル判定用の閾値電圧Ｖｔｈｈに上げ、信号の下降に合わせて閾値電圧ＶｔｈをＬレベル判定用の閾値電圧Ｖｔｈｌに下げる。これは、試験時にはセルに対する入力を通常入力からヒステリシス特性を持つ入力に切り換えることにより実現可能である。これにより、出力ゲート１，１１の出力Ｘ１，Ｘ２が、Ｘ１：Ｌ→Ｈ→Ｌ→Ｈ、Ｘ２：Ｌ→Ｌ→Ｌ→Ｈと遷移する場合、出力Ｘ１が下線で示すＨレベルの時の入力ゲート２の出力Ａ１の電位は出力ゲート１，１１の出力抵抗の分割電圧となり、電源電圧ＶＤＤまでは上昇しないので、閾値Ｖｔｈｈを超えていなければＨレベルと判定されないので、潜在的な不良を検出することができる。同様に、出力ゲート１，１１の出力Ｘ１，Ｘ２が、Ｘ１：Ｈ→Ｌ→Ｈ→Ｌ、Ｘ２：Ｈ→Ｈ→Ｈ→Ｌと遷移する場合、出力Ｘ１が下線で示すＬレベルの時の入力ゲート２の出力Ａ１の電位は出力ゲート１，１１の出力抵抗の分割電圧となり、接地電圧ＶＳＳまでは下降しないので、閾値Ｖｔｈｌ未満でなければＬレベルと判定されないので、潜在的な不良を検出することができる。
【００２０】
図３は、第１実施例と従来例の故障検出感度を説明する図である。同図は、出力ゲート１，１１の出力Ｘ１，Ｘ２が、上記の如くＸ１：Ｌ→Ｈ→Ｌ→Ｈ、Ｘ２：Ｌ→Ｌ→Ｌ→Ｈと遷移する場合と、Ｘ１：Ｈ→Ｌ→Ｈ→Ｌ、Ｘ２：Ｈ→Ｈ→Ｈ→Ｌと遷移する場合について、入力ゲート２の出力Ａ１の論理レベル従来の試験方法と本実施例とで判定した結果を示す。同図に丸印で示すように、本実施例によれば、従来の試験方法では検出できない潜在的な不良（ショート）も、ミスファンクションから確実に検知することができる。
【００２１】
このように、本実施例によれば、信号線間のショートによる不良を容易に、且つ、確実に検出することができる。
【００２２】
図４は、本発明になる試験方法の第２実施例を説明する図である。同図中、図２と同一部分には同一符号を付し、その説明は省略する。
【００２３】
半導体集積回路の遅延故障は、トランジスタの製造上の異常や配線の異常等に起因し、配線が高抵抗になることで生じる。このような遅延故障は、電気的には、図４中破線で示すように、本来であれば実線で示すように変化するべき信号波形がなまることにより発生すると推定される。信号波形の立ち上がり時間Ｔｐｄは、従来の試験方法では信号電圧が閾値電圧Ｖｔｈまで上昇する時間を基準に測定され、例えばＴｐｄ’を越えると遅延故障の発生を検出する。しかし、遅延故障を検出する故障検出感度は、半導体集積回路の設計等に応じて可変であると便利である。そこで、本実施例では、信号波形の立ち上がり時間Ｔｐｄは、故障検出感度を上げる場合には信号電圧が閾値電圧Ｖｔｈｈまで上昇する時間を基準に測定され、遅延故障を過度に発生させて例えばＴｐｄｈを越えると遅延故障の発生を検出する。同様にして、信号波形の立ち上がり時間Ｔｐｄは、故障検出感度を下げる場合には信号電圧が閾値電圧Ｖｔｈｌまで上昇する時間を基準に測定され、遅延故障を発生しにくくさせて例えばＴｐｄｌを越えると遅延故障の発生を検出する。
【００２４】
このように、本実施例によれば、配線が高抵抗になって生じる遅延不良を容易に、且つ、確実に検出することができる。
【００２５】
図５は、本発明になる試験回路の第１実施例を示す図である。本実施例では、本発明がＬＳＩ回路２１の試験に適用されており、上記試験方法の第１実施例及び／又は第２実施例を採用する。ＬＳＩ回路２１は、セレクト端子２２、入力回路２３−１，２３−２、閾値可変型入力回路２４−１，２４−２、マルチプレクサ回路２５−１，２５−２及びデジタルセル２６−１，２６−２からなる。マルチプレクサ回路２５−１は、セレクト端子２２に入力されるセレクト信号に応答して、入力回路２３−１を介して得られる入力信号、又は、閾値可変型入力回路２４−１を介して得られる入力信号をデジタルセル２６−１に出力する。同様にして、マルチプレクサ回路２５−２は、セレクト端子２２に入力されるセレクト信号に応答して、入力回路２３−２を介して得られる入力信号、又は、閾値可変型入力回路２４−２を介して得られる入力信号をデジタルセル２６−２に出力する。
【００２６】
本実施例では、ＬＳＩ回路２１の試験時にのみ、マルチプレクサ回路２５−１，２５−２がセレクト信号に応答して閾値可変型入力回路２４−１，２４−２を介して得られる入力信号を対応するデジタルセル２６−１，２６−２に出力する。試験時以外のＬＳＩ回路２１の通常動作時には、マルチプレクサ回路２５−１，２５−２がセレクト信号に応答して入力回路２３−１，２３−２を介して得られる入力信号を対応するデジタルセル２６−１，２６−２に出力する。つまり、デジタルセル２６−１，２６−２の入力が、通常動作時と試験時とで切り換えられる。従って、試験回路は、ＬＳＩ回路２１内に設けることができ、閾値可変型入力回路２４−１，２４−２及びマルチプレクサ回路２５−１，２５−２からなる比較的簡単な構成の回路部分により構成できる。
【００２７】
図６は、閾値可変型入力回路の入出力特性を示す図である。同図中、縦軸は閾値可変型入力回路の出力電圧を任意単位で示し、横軸は閾値可変型入力回路の入力電圧を任意単位で示す。閾値可変型入力回路２４−１，２４−２は、入力信号が上昇中に閾値電圧Ｖｔｈより高い方の閾値電圧Ｖｔｈｈへ上がり、入力信号が下降中には閾値電圧Ｖｔｈより低い方の閾値電圧Ｖｔｈｌへ下がる閾値を有する、同図に示す如きヒステリシス特性を持つ。これにより、ショートによりＨレベルが十分に立ち上がらない場合や、ショートによりＬレベルが十分に下がらない場合等であっても、ショート等の潜在的な不良を確実に検出することができる。
【００２８】
閾値可変型入力回路２４−１，２４−２は、シュミット型入力回路により構成可能である。
【００２９】
図７は、シュミット型入力回路の構成を示す回路図である。同図に示すシュミット型入力回路２４は、シュミット型入力回路２４−１，２４−２として使用可能である。シュミット型入力回路２４は、同図に示す如く接続された入力端子２４１，２４２、ノア回路２４３、ナンド回路２４４，２４５、インバータ回路２４６及び出力端子２４７からなる。入力端子２４２には、例えば固定のＬレベルの信号が入力される。
【００３０】
図８は、シュミット型入力回路の他の構成を示す回路図である。同図に示すシュミット型入力回路２４は、シュミット型入力回路２４−１，２４−２として使用可能である。シュミット型入力回路２４は、同図に示す如く接続された入力端子２５１、ｐチャンネルトランジスタ２５２，２５３，２５６、ｎチャンネルトランジスタ２５４，２５５，２５７、インバータ回路２５８及び出力端子２５９からなる。
【００３１】
閾値可変型入力回路２４−１，２４−２は、シュミット型入力回路以外の閾値可変型入力回路によっても構成可能である。
【００３２】
図９は、閾値可変型入力回路の構成を示す回路図である。同図に示す閾値可変型入力回路は、入力端子４１、ＭＯＳトランジスタ４２〜４７、ｐチャンネルトランジスタ４８〜５０及び出力端子５１からなる。ＭＯＳトランジスタ４３，４５，４７に入力される制御信号Ｓ１，Ｓ２，Ｓ３によりＭＯＳトランジスタ４３，４５，４７のオン／オフを制御することで、閾値可変型入力回路のオン抵抗値を可変として閾値を下げることができる。
【００３３】
図１０は、閾値可変型入力回路の他の構成を示す回路図である。同図に示す閾値可変型入力回路は、入力端子６１、ＭＯＳトランジスタ６２〜６７、ｎチャンネルトランジスタ６８〜７０及び出力端子７１からなる。ＭＯＳトランジスタ６２，６４，６６に入力される制御信号Ｓ１１，Ｓ１２，Ｓ１３によりＭＯＳトランジスタ６２，６４，６６のオン／オフを制御することで、閾値可変型入力回路のオン抵抗値を可変として閾値を上げることができる。
【００３４】
図１１は、閾値可変型入力回路の他の構成を示す回路図である。同図に示す閾値可変型入力回路は、入力端子８１、ｎチャンネルトランジスタ８２〜８４、ｐチャンネルトランジスタ８５〜８７及び出力端子８８からなる。この場合、ｎチャンネルトランジスタ８２〜８４、ｐチャンネルトランジスタ８５〜８７のオン／オフを入力信号に基づいて制御することにより、閾値を下げることができる。
【００３５】
図１２は、閾値可変型入力回路の他の構成を示す回路図である。同図に示す閾値可変型入力回路は、入力端子９１、ｐチャンネルトランジスタ９２〜９４、ｎチャンネルトランジスタ９５〜９７及び出力端子９８からなる。この場合、ｐチャンネルトランジスタ９２〜９４、ｎチャンネルトランジスタ９５〜９７のオン／オフを入力信号に基づいて制御することにより、閾値を上げることができる。
【００３６】
図１３は、本発明になる試験回路の第２実施例を示す図である。本実施例では、本発明がＬＳＩ回路３１の試験に適用されており、上記試験方法の第１実施例及び／又は第２実施例を採用する。ＬＳＩ回路３１は、ＶＤＤ電源ライン３２、可変ＶＤＤ電源ライン３３、入力回路３４−１，３４−２、デジタルセル３５−１，３５−２及びＶＳＳ電源ライン３６からなる。デジタルセル３５−１，３５−２はＶＤＤ電源ライン３２及びＶＳＳ電源ライン３６に接続されているが、入力回路３４−１，３４−２は可変ＶＤＤ電源ライン３３及びＶＳＳ電源ライン３６に接続されている。つまり、デジタルセル３５−１，３５−２の入力側の入力回路３４−１，３４−２の電源電圧を、デジタルセル３５−１，３５−２の電源電圧とは分離している。ＶＤＤ電源ライン３３に供給される電源電圧ＶＤＤは固定であり、ＶＳＳ電源ライン３６に供給される接地電圧ＶＳＳも固定であるが、可変ＶＤＤ電源ライン３３に供給される電源電圧は可変である。
【００３７】
具体的には、ＬＳＩ回路３１の試験時にのみ可変ＶＤＤ電源ライン３３に供給する電源電圧を上下させることで、入力回路３４−１，３４−２の閾値電圧をＶｔｈより高い方の閾値電圧Ｖｔｈｈへ上げたり閾値電圧Ｖｔｈより低い方の閾値電圧Ｖｔｈｌへ下げたりする。ＬＳＩ回路３１の通常動作時には可変ＶＤＤ電源ライン３３に電源電圧ＶＤＤを供給し、試験時には可変ＶＤＤ電源ライン３３に供給する電源電圧を上下させる電源回路自体は、周知の構成の回路により実現できるので、その詳細な説明は省略する。従って、ＬＳＩ回路３１の試験時に可変ＶＤＤ電源ライン３３に供給する電源電圧を上下させる電源回路があれば、試験回路は、ＬＳＩ回路３１内に設けることができ、入力回路３４−１，３４−２からなる比較的簡単な構成の回路部分により構成できる。尚、ＬＳＩ回路３１の試験時に可変ＶＤＤ電源ライン３３に供給する電源電圧を上下させる回路をＬＳＩ回路３１内に設けても良いことは、言うまでもない。
【００３８】
図１４は、電源電圧を上下させる電源回路の構成を示す図である。同図に示す電源回路４０Ａは、異なる閾値電圧Ｖｔｈ，Ｖｔｈｈ，Ｖｔｈｌを出力する複数の電源（又は電源回路）の出力を半導体集積回路の通常動作時と試験時とで切り換える切り換え回路４１を含む。切り替え回路４１には、半導体集積回路が通常動作時には制御信号ＣＮＴにも基づいて閾値電圧Ｖｔｈを出力し、試験時には閾値電圧Ｖｔｈを上げるか下げるかをも示す制御信号ＣＮＴに基づいて閾値電圧Ｖｔｈｈ又は閾値電圧Ｖｔｈｌを出力する。
【００３９】
図１５は、電源電圧を上下させる電源回路の他の構成を示す図である。同図に示す電源回路４０Ｂは、半導体集積回路が通常動作時であるか試験時であるかを示すと共に、試験時には閾値電圧Ｖｔｈを上げるか下げるかを示す制御信号ＣＮＴに基づいて閾値電圧Ｖｔｈ、Ｖｔｈｈ，Ｖｔｈｌのうち１つを出力する。
【００４０】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）  半導体集積回路の試験方法であって、
該半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、試験時にのみ変化させるステップを含むことを特徴とする、試験方法。
（付記２）  前記ステップは、前記試験時には信号の上昇に合わせて前記閾値電圧を上げ、信号の下降に合わせて前記閾値電圧を下げることを特徴とする、付記１記載の試験方法。
（付記３）  前記ステップは、前記試験時には前記セルに対する入力を通常入力からヒステリシス特性を持つ入力に切り換えることを特徴とする、付記１又は２記載の試験方法。
（付記４）  半導体集積回路の試験方法であって、
該半導体集積回路内において信号波形の立ち上がり時間を測定する際の基準に用いる閾値電圧を、試験時にのみ変化させるステップを含むことを特徴とする、試験方法。
（付記５）  前記閾値は、前記半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧であることを特徴とする、付記４記載の試験方法。
（付記６）  前記ステップは、前記試験時には前記閾値電圧を上げるか、或いは、下げることを特徴とする、付記５記載の試験方法。
（付記７）  半導体集積回路の試験回路であって、
該半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、試験時にのみ変化させる入力回路を含むことを特徴とする、試験回路。
（付記８）  前記入力回路は、前記試験時には信号の上昇に合わせて前記閾値電圧を上げ、信号の下降に合わせて前記閾値電圧を下げることを特徴とする、付記７記載の試験回路。
（付記９）  前記入力は、前記試験時には前記セルに対する入力を通常入力からヒステリシス特性を持つ入力に切り換えることを特徴とする、付記７又は８記載の試験回路。
（付記１０）  半導体集積回路の試験回路であって、
該半導体集積回路内において信号波形の立ち上がり時間を測定する際の基準に用いる閾値電圧を、試験時にのみ変化させる電源回路を含むことを特徴とする、試験回路。
（付記１１）  前記閾値は、前記半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧であることを特徴とする、付記１０記載の試験回路。
（付記１２）  前記電源回路は、前記試験時には前記閾値電圧を上げるか、或いは、下げることを特徴とする、付記１１記載の試験回路。
【００４１】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、種々の変形及び改良が可能であることは、言うまでもない。
【図面の簡単な説明】
【００４２】
【図１】信号線間のショートによる不良を説明する図である。
【図２】本発明になる試験方法の第１実施例を説明する図である。
【図３】第１実施例と従来例の故障検出感度を説明する図である。
【図４】本発明になる試験方法の第２実施例を説明する図である。
【図５】本発明になる試験回路の第１実施例を示す図である。
【図６】閾値可変型入力回路の入出力特性を示す図である。
【図７】シュミット型入力回路の構成を示す回路図である。
【図８】シュミット型入力回路の他の構成を示す回路図である。
【図９】閾値可変回路の構成を示す回路図である。
【図１０】閾値可変回路の他の構成を示す回路図である。
【図１１】閾値可変回路の他の構成を示す回路図である。
【図１２】閾値可変回路の他の構成を示す回路図である。
【図１３】本発明になる試験回路の第２実施例を示す図である。
【図１４】電源電圧を上下させる電源回路の構成を示す図である。
【図１５】電源電圧を上下させる電源回路の他の構成を示す図である。
【符号の説明】
【００４３】
１，１１      出力ゲート
２，１２      入力ゲート
２，１３      信号線
２１      ＬＳＩ回路
２２      セレクト端子
２３−１，２３−２      入力回路
２４−１，２４−２      閾値可変型入力回路
２５−１，２５−２      マルチプレクサ回路
２６−１，２６−２      デジタルセル
３１      ＬＳＩ回路
３２      ＶＤＤ電源ライン
３３      可変ＶＤＤ電源ライン
３４−１，３４−２      入力回路３３−１，３３−２
３５−１，３５−２      デジタルセル
３６      ＶＳＳ電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006090973.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006090973.tif 000014
【図１３】
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【図１４】
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【図１５】
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