(57)【要約】      （修正有）【課題】書き込み電流の低減を図る事が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１の方向に延在された第１の延在部と、第１の延在部と一端がつながりかつ第１の方向に対して第１の斜め方向に延在された第１の斜め延在部２０と、第１の斜め延在部の他端と一端がつながりかつ第１の方向に延在された第２の延在部とを有する第１の書き込み配線と、第１の方向と異なる第２の方向に延在された第４の延在部と、第４の延在部と一端がつながりかつ第２の方向に対して第３の斜め方向に延在された第３の斜め延在部３０と、第３の斜め延在部の他端と一端がつながりかつ第２の方向に延在された第５の延在部とを有する第２の書き込み配線と、少なくとも一部が第１及び第３の斜め延在部２０，３０に挟まれて配置された磁気抵抗素子１０とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の方向に延在された第１の延在部と、前記第１の延在部と一端がつながりかつ前記第１の方向に対して第１の斜め方向に延在された第１の斜め延在部と、前記第１の斜め延在部の他端と一端がつながりかつ前記第１の方向に延在された第２の延在部と、前記第２の延在部の他端と一端がつながりかつ前記第１の斜め方向と反対の第２の斜め方向に延在された第２の斜め延在部と、前記第２の斜め延在部の他端とつながりかつ前記第１の延在部とほぼ同一線上に延在された第３の延在部とを有する第１の書き込み配線と、
前記第１の方向と異なる第２の方向に延在された第４の延在部と、前記第４の延在部と一端がつながりかつ前記第２の方向に対して第３の斜め方向に延在された第３の斜め延在部と、前記第３の斜め延在部の他端と一端がつながりかつ前記第２の方向に延在された第５の延在部と、前記第５の延在部の他端と一端がつながりかつ前記第３の斜め方向と反対の第４の斜め方向に延在された第４の斜め延在部と、前記第４の斜め延在部の他端とつながりかつ前記第４の延在部とほぼ同一線上に延在された第６の延在部とを有する第２の書き込み配線と、
少なくとも一部が前記第１及び第３の斜め延在部に挟まれて配置された磁気抵抗素子と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１の書き込み配線は複数設けられ、前記第１の書き込み配線のうち隣接する第１の書き込み配線同士は互いに線対称に配置され、
前記第２の書き込み配線は複数設けられ、前記第２の書き込み配線のうち隣接する第２の書き込み配線同士は互いに線対称に配置される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の方向と前記第１の斜め方向との相対角度は、前記第１の方向と前記第２の斜め方向との相対角度と等しく、
前記第２の方向と前記第３の斜め方向との相対角度は、前記第２の方向と前記第４の斜め方向との相対角度と等しい
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１又は第２の書き込み配線と前記磁気抵抗素子との間に配置され、前記磁気抵抗素子と電気的に接続され、前記第１及び第２の書き込み配線の膜厚よりも薄い膜厚を有する配線層と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記磁気抵抗素子に第１のデータを書き込む場合は、
前記第１の書き込み配線には前記第１の方向に第１の書き込み電流を流し、
前記第２の書き込み配線には前記第２の方向に第２の書き込み電流を流し、
前記第１の斜め延在部に流れる前記第１の書き込み電流の方向と前記第３の斜め延在部に流れる前記第２の書き込み電流の方向とはほぼ反対であり、
前記第２の斜め延在部に流れる前記第１の書き込み電流の方向と前記第４の斜め延在部に流れる前記第２の書き込み電流の方向とはほぼ反対であり、
前記磁気抵抗素子に第２のデータを書き込む場合は、
前記第１の書き込み配線には前記第１の方向とは逆方向に第３の書き込み電流を流し、
前記第２の書き込み配線には前記第２の方向とは逆方向に第４の書き込み電流を流し、
前記第１の斜め延在部に流れる前記第３の書き込み電流の方向と前記第３の斜め延在部に流れる前記第４の書き込み電流の方向とはほぼ反対であり、
前記第２の斜め延在部に流れる前記第３の書き込み電流の方向と前記第４の斜め延在部に流れる前記第４の書き込み電流の方向とはほぼ反対である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１の書き込み電流と前記第３の書き込み電流とは逆方向に流れ、
前記第２の書き込み電流と前記第４の書き込み電流とは逆方向に流れる
ことを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、メモリセルにデータを書き込むための書き込み配線の配置構成とその書き込み動作に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory、以下ＭＲＡＭと称す）は、磁気抵抗効果を利用して情報を記憶するデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるため、ＤＲＡＭ（Dynamic Random Access Memory）やＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの置き換え可能なメモリデバイスとして期待され開発が進められている。
【０００３】
ＭＲＡＭのメモリセルに使用されるＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性体膜で１枚の絶縁膜を挟んだ構造であり、各々の強磁性体膜の磁化の方向が平行になった場合と反平行になった場合とでトンネル電流の大きさが変わるトンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を有する。磁化の方向が平行になった場合は、トンネル電流が大きくなるため、ＭＴＪ素子の抵抗値は低くなる。一方、磁化の方向が反平行になった場合は、トンネル電流が小さくなるため、ＭＴＪ素子の抵抗値は高くなる。そこで、ＭＲＡＭでは、このＭＴＪ素子の抵抗値が低い場合を例えば“０”データ、抵抗値が高い場合を例えば“１”データと規定して、２値の情報を記憶する。
【０００４】
大容量のＭＲＡＭの実現にあたっては、現状で多くの課題はあるが、その中でも書き込み電流の低減は最も大きな課題である。書き込み電流の低減は、ＭＲＡＭの低消費電力化を可能とし、さらに、書き込み用ドライバを縮小できるためにチップサイズの縮小つまりチップ製造コストの低減が可能となる。
【０００５】
従来の一般的なＭＲＡＭ（例えば、非特許文献１など）の書き込みは、垂直に配置されたビット線とワード線に書き込み電流をそれぞれ流し、これら書き込み電流によって発生する２つの書き込み磁界の合成磁界を用いて行われる。ＭＴＪ素子はその磁化容易軸方向がワード線と同一方向に向くように配置され、前記合成磁界はＭＴＪ素子と４５度の角度の方向に発生される。従って、ビット線及びワード線による書き込み磁界の大きさが同じ場合は，前記合成磁界はそれらの√２倍となる。
【０００６】
ここで、書き込み電流を低減するための方法を大きく分けると、磁気抵抗素子自体の特性改善によってＭＴＪ素子のスイッチング磁界を低減する方法と、書き込み電流によって発生する書き込み磁界をより効率良くＭＴＪ素子に印加する方法とがある。後者に関しては、例えば、書き込み配線とＭＴＪ素子との距離を近くする方法、書き込み配線の周囲にいわゆるヨーク構造を付加することで磁束を集中させる方法（例えば、特許文献１など）、ビット線電流とワード線電流によって発生する書き込み磁界の相対角度を９０度よりも小さくすることでそれらの合成磁界を従来よりも大きくする方法（例えば、特許文献２、特許文献３など）などが提案されている。
【０００７】
前記特許文献２では、ワード線をＭＴＪ素子の磁化容易軸方向に直線状に配置し、ビット線をワード線に対して斜め方向に配置する。そして、ビット線電流による書き込み磁界とワード線電流による書き込み磁界との相対角度を９０度以下にすることで、合成磁界を従来よりも大きくすることを提案している。しかしながら、この方式では、ビット線が斜め方向に配置されるため、ビット線駆動回路などの配置が複雑になり、セル部のレイアウト配置などが困難であるという問題点があった。
【０００８】
一方、前記特許文献３では、ビット線をＭＴＪ素子の磁化困難軸方向に直線状に配置し、ワード線は配線全体としてはビット線と垂直方向に配置されるが、ＭＴＪ素子の近傍でビット線と平行方向に配置されるように直角に曲げる。そして、ワード線電流は、ＭＴＪ素子の近傍の垂直に曲げられた部分において最短距離を流れるため、ＭＴＪ素子の近傍でのワード線電流は、ワード線の配置方向に対して斜めに流れることになる。これにより、ビット線及びワード線の全体は従来同様の直角方向に延在する配置のままでありながら、ビット線電流による書き込み磁界とワード線電流による書き込み磁界との相対角度を９０度以下にし、合成磁界を従来よりも大きくすることを実現している。しかしながら、ビット線がＭＴＪ素子の磁化容易軸方向と垂直に配置されているため、合成磁界の方向がＭＴＪ素子の容易軸方向に対して４５度とはならず、ＭＴＪ素子のアステロイド曲線において最もスイッチング磁界が小さい部分を利用できないという問題点があった。
【特許文献１】米国特許第5,956,267号明細書
【特許文献２】米国特許第6,522,579号明細書
【特許文献３】特開2002-289807号公報
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol.38, No.5, May 2003, pp.769-773, Symposium on VLSI Circuits予稿集pp.217-220
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、書き込み電流の低減を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一視点による半導体記憶装置は、第１の方向に延在された第１の延在部と、前記第１の延在部と一端がつながりかつ前記第１の方向に対して第１の斜め方向に延在された第１の斜め延在部と、前記第１の斜め延在部の他端と一端がつながりかつ前記第１の方向に延在された第２の延在部と、前記第２の延在部の他端と一端がつながりかつ前記第１の斜め方向と反対の第２の斜め方向に延在された第２の斜め延在部と、前記第２の斜め延在部の他端とつながりかつ前記第１の延在部とほぼ同一線上に延在された第３の延在部とを有する第１の書き込み配線と、前記第１の方向と異なる第２の方向に延在された第４の延在部と、前記第４の延在部と一端がつながりかつ前記第２の方向に対して第３の斜め方向に延在された第３の斜め延在部と、前記第３の斜め延在部の他端と一端がつながりかつ前記第２の方向に延在された第５の延在部と、前記第５の延在部の他端と一端がつながりかつ前記第３の斜め方向と反対の第４の斜め方向に延在された第４の斜め延在部と、前記第４の斜め延在部の他端とつながりかつ前記第４の延在部とほぼ同一線上に延在された第６の延在部とを有する第２の書き込み配線と、少なくとも一部が前記第１及び第３の斜め延在部に挟まれて配置された磁気抵抗素子とを具備する。
【発明の効果】
【００１１】
本発明によれば、書き込み電流の低減を図ることが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
尚、本発明の実施の形態を説明するにあたり、半導体記憶装置として磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）を例にあげ、この磁気ランダムアクセスメモリの記憶素子としてＭＴＪ（Magnetic Tunnel Junction）素子を例にあげるが、これに限定されず、本発明は他の半導体メモリにも適用することが可能である。
【００１４】
［第１の実施形態］
第１の実施形態は、ビット線及びワード線をＸ，Ｙ方向にジグザグ状にそれぞれ延在させ、ＭＴＪ素子の近傍でビット線及びワード線を同じ斜め方向に延在させ、さらに、この斜め方向に対してＭＴＪ素子の磁化容易軸方向又は磁化困難軸方向を４５度傾ける例である。
【００１５】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのセルレイアウト図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの書き込み配線のレイアウトについて説明する。
【００１６】
図１（ａ）に示すように、メモリセルアレイＭＣＡにおいて、書き込み配線として機能する複数のビット線ＢＬがＸ方向にジグザグ状に延在され、書き込み配線として機能する複数のワード線ＷＬがＹ方向（例えばＸ方向に対して垂直方向）にジグザグ状に延在され、これらビット線ＢＬ及びワード線ＷＬに挟まれて磁気抵抗素子であるＭＴＪ素子１０が配置されている。ここで、隣り合うビット線ＢＬはＸ方向において線対称に配置され、隣り合うワード線ＷＬはＹ方向において線対称に配置されている。また、メモリセルアレイＭＣＡの周辺において、ビット線ＢＬの両端に書き込み回路である電流ドライブ回路及び電流シンク回路４１ａ，４１ｂがそれぞれ設けられ、ワード線ＷＬの両端に書き込み回路である電流ドライブ回路及び電流シンク回路４２ａ，４２ｂがそれぞれ設けられており、ビット線ＢＬ及びワード線ＷＬには両方向に電流を流すことができる構成となっている。
【００１７】
図１（ｂ）に示すように、１メモリセルＭＣにおいて、ＭＴＪ素子１０の磁化容易軸方向はワード線ＷＬの延在方向であるＹ方向を向き、ＭＴＪ素子１０の磁化困難軸方向はビット線ＢＬの延在方向であるＸ方向を向いている。そして、ビット線ＢＬは、ＭＴＪ素子１０の近傍において、磁化困難軸方向に対して傾いて延在する斜め延在部２０を備え、ワード線ＷＬは、ＭＴＪ素子１０の近傍において、磁化容易軸方向に対して傾いて延在する斜め延在部３０を備えている。ここで、ビット線ＢＬの斜め延在部２０の磁化困難軸方向（Ｘ方向）に対する傾き角θ１は４５度であり、ワード線ＷＬの斜め延在部３０の磁化容易軸方向（Ｙ方向）に対する傾き角θ２は４５度である。
【００１８】
上記ビット線ＢＬ及びワード線ＷＬの斜め延在部２０，３０は、同じ方向に平行して延在し、上面から見ると重なっている。すなわち、ビット線ＢＬの斜め延在部２０の延在方向とワード線ＷＬの斜め延在部３０の延在方向との相対角度は０度となる。換言すると、ビット線ＢＬの斜め延在部２０を流れる書き込み電流から発生する磁場の方向とワード線ＷＬの斜め延在部３０を流れる書き込み電流から発生する磁場の方向との相対角度は０度となる。尚、ビット線ＢＬ及びワード線ＷＬの斜め延在部２０，３０は、分かり易いようにずらして図示されているが、実際には上述するように重なった配置となる。
【００１９】
上記メモリセルアレイＭＣＡには、複数のビット線ＢＬ及びワード線ＷＬが設けられているが、隣接するビット線ＢＬの斜め延在部２０の延在方向は反対方向（対称な方向）、すなわちほぼ９０度ずれた方向を向き、隣接するワード線ＷＬの斜め延在部３０の延在方向は反対方向（対称な方向）、すなわちほぼ９０度ずれた方向を向いている。
【００２０】
また、任意の斜め延在部２０の延在方向とＸ方向との相対角度は、前記任意の斜め延在部２０と隣接する斜め延在部２０の延在方向とＸ方向との相対角度と等しい。任意の斜め延在部３０の延在方向とＹ方向との相対角度は、前記任意の斜め延在部３０と隣接する斜め延在部３０の延在方向とＹ方向との相対角度と等しい。
【００２１】
また、図１（ａ）に示すように、ビット線ＢＬのＸ方向に延在する直線部２１ａ，２１ｂ，２１ｃ，２１ｄにおいて、直線部２１ａ，２１ｃはほぼ同一線Ｌ１上に位置し、直線部２１ｂ，２１ｄはほぼ同一線Ｌ２上に位置する。同様に、図１（ａ）に示すように、ワード線ＷＬのＹ方向に延在する直線部３１ａ，３１ｂ，３１ｃ，３１ｄにおいて、直線部３１ａ，３１ｃはほぼ同一線Ｌ３上に位置し、直線部３１ｂ，３１ｄはほぼ同一線Ｌ４上に位置する。
【００２２】
尚、ビット線ＢＬ及びワード線ＷＬの上下の位置は限定されない。すなわち、ビット線ＢＬをＭＴＪ素子１０の上方に配置し、ワード線ＷＬをＭＴＪ素子１０の下方に配置してもよいし、ワード線ＷＬをＭＴＪ素子１０の上方に配置し、ビット線ＢＬをＭＴＪ素子１０の下方に配置してもよい。さらに、ビット線ＢＬの配線幅とワード線ＷＬの配線幅とは、同じでも異なってもよい。
【００２３】
また、ＭＴＪ素子１０の少なくとも一部が、斜め延在部２０，３０の膜面垂直方向に挟まれて配置されていればよい。すなわち、ＭＴＪ素子１０は、ビット線ＢＬ及びワード線ＷＬの延在部２０，３０の配線幅からはみ出してもよいし（例えば図１（ａ）参照）、ビット線ＢＬ及びワード線ＷＬの延在部２０，３０の配線幅内に収まってもよい（例えば図１（ｂ）参照）。
【００２４】
図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの“１”データの書き込み時を示す。図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの“０”データの書き込み時を示す。以下に、第１の実施形態におけるデータ書き込みについて説明する。
【００２５】
ＭＴＪ素子１０へのデータ書き込みは、次のような電流磁界書き込み方式を採用する。ビット線ＢＬ及びワード線ＷＬに書き込み電流ＩＢＬ，ＩＷＬをそれぞれ流し、これら書き込み電流ＩＢＬ，ＩＷＬからそれぞれ発生する磁界ＨＢＬ，ＨＷＬの合成磁界ＨをＭＴＪ素子１０に印加する。これにより、ＭＴＪ素子１０の磁化を平行状態又は反平行状態とすることで、２値の“１”、“０”データを書き込むことができる。具体的に、第１の実施形態による書き込みは以下のようになる。
【００２６】
まず、“１”データを書き込む場合、図２（ａ）に示すように、ビット線ＢＬの斜め延在部２０には、紙面の右斜め上方向に書き込み電流ＩＢＬ１を流し、ワード線ＷＬの斜め延在部３０には、紙面の左斜め下方向に書き込み電流ＩＷＬ１を流す。これにより、図２（ｂ）に示すように、書き込み電流ＩＢＬ１，ＩＷＬ１から発生した磁界ＨＢＬ１，ＨＷＬ１の合成磁界Ｈ１を、ＭＴＪ素子１０に対して一方向から印加できる。
【００２７】
一方、“０”データを書き込む場合、図３（ａ）に示すように、ビット線ＢＬの斜め延在部２０には、紙面の左斜め下方向に書き込み電流ＩＢＬ０を流し、ワード線ＷＬの斜め延在部３０には、紙面の右斜め上方向に書き込み電流ＩＷＬ０を流す。これにより、図３（ｂ）に示すように、書き込み電流ＩＢＬ０，ＩＷＬ０から発生した磁界ＨＢＬ０，ＨＷＬ０の合成磁界Ｈ０を、ＭＴＪ素子１０に対して一方向から印加できる。
【００２８】
このように、第１の実施形態では、任意ｎ（ｎ＝１又は０）のデータを書き込む際、ビット線ＢＬの斜め延在部２０に流す書き込み電流ＩＢＬｎとワード線ＷＬの斜め延在部３０に流す書き込み電流ＩＷＬｎとは、逆方向に流す。また、“１”データを書き込む場合の書き込み電流ＩＢＬ１と“０”データを書き込む場合の書き込み電流ＩＢＬ０とは逆方向に流す。同様に、“１”データを書き込む場合の書き込み電流ＩＷＬ１と“０”データを書き込む場合の書き込み電流ＩＷＬ０とは逆方向に流す。
【００２９】
図４は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのアステロイド曲線を示す。以下に、アステロイド曲線を用いて、第１の実施形態におけるデータ書き込みについてさらに説明する。
【００３０】
図４に示すように、“１”データを書き込む場合、書き込み電流ＩＢＬ１，ＩＷＬ１から発生する磁界ＨＢＬ１，ＨＷＬ１は、磁化容易軸方向又は磁化困難軸方向に対して４５度傾いた方向に発生する。このため、磁界ＨＢＬ１，ＨＷＬ１は同一方向に発生し、これら磁界ＨＢＬ１，ＨＷＬ１の合成磁界Ｈ１はＨＢＬ１＋ＨＷＬ１となる。同様に、“０”データを書き込む場合、書き込み電流ＩＢＬ０，ＩＷＬ０から発生する磁界ＨＢＬ０，ＨＷＬ０は、磁化容易軸方向又は磁化困難軸方向に対して４５度傾いた方向に発生する。このため、磁界ＨＢＬ０，ＨＷＬ０は同一方向に発生し、これら磁界ＨＢＬ０，ＨＷＬ０の合成磁界Ｈ０はＨＢＬ０＋ＨＷＬ０となる。
【００３１】
ここで、“１”データを書き込む場合にビット線ＢＬに流す書き込み電流ＩＢＬ１の大きさは、“０”データを書き込む場合にビット線ＢＬに流す書き込み電流ＩＢＬ０の大きさと等しくても異なってもよい。同様に、“１”データを書き込む場合にワード線ＷＬに流す書き込み電流ＩＷＬ１の大きさは、“０”データを書き込む場合にワード線ＷＬに流す書き込み電流ＩＷＬ０の大きさと等しくても異なってもよい。
【００３２】
また、“１”データを書き込む場合において、ビット線ＢＬに流す書き込み電流ＩＢＬ１の大きさは、ワード線ＷＬに流す書き込み電流ＩｗＬ１の大きさと等しくても異なってもよい。同様に、“０”データを書き込む場合において、ビット線ＢＬに流す書き込み電流ＩＢＬ０の大きさは、ワード線ＷＬに流す書き込み電流ＩｗＬ０の大きさと等しくても異なってもよい。
【００３３】
尚、上述した“１”データを書き込む場合を“０”データを書き込む場合とし、上述した“０”データを書き込む場合を“１”データを書き込む場合とすることも勿論可能である。
【００３４】
上記第１の実施形態においては、ビット線ＢＬ及びワード線ＷＬをジグザグ状に延在させ、ＭＴＪ素子１０の近傍ではビット線ＢＬ及びワード線ＷＬの斜め延在部２０，３０の延在方向の相対角度を９０度より小さくしている。すなわち、ビット線ＢＬは、ＭＴＪ素子１０の磁化困難軸方向に対して４５度傾いた斜め延在部２０を有し、ワード線ＷＬは、ＭＴＪ素子の磁化容易軸方向に対して４５度傾いた斜め延在部３０を有することで、これら斜め延在部２０，３０は同一方向に延在し重なって配置されている。これにより、ＭＴＪ素子１０の近傍において、ビット線ＢＬとワード線ＷＬを流れる書き込み電流ＩＢＬ，ＩＷＬによって発生される磁界ＨＢＬ，ＨＷＬは同一方向となる。このため、磁界ＨＢＬ，ＨＷＬの大きさが等しい場合、両者の磁界ＨＢＬ，ＨＷＬの合成磁界Ｈは、各々の磁界ＨＢＬ，ＨＷＬの２倍で規定される（図５（ａ）参照）。ここで、従来構成では、合成磁界Ｈはビット線ＢＬとワード線ＷＬによる磁界ＨＢＬ，ＨＷＬの√２倍である（図５（ｂ）参照）。従って、第１の実施形態によれば、書き込み磁界の発生効率を高めることができるので、従来よりも、書き込み電流を１／√２倍に低減することが可能となる。
【００３５】
また、ビット線ＢＬ及びワード線ＷＬは、メモリセルアレイＭＣＡ内においてジグザグ状に延在するが、メモリセルアレイＭＣＡ全体としてはＸ，Ｙ方向に延在している。このため、電流駆動回路（電流ドライブ回路及び電流シンク回路４１ａ，４１ｂ，４２ａ，４２ｂ）などを従来通りに配置することが可能であるので、複雑とならないレイアウト配置が実現できる。
【００３６】
また、ビット線ＢＬ及びワード線ＷＬはジグザグ状にそれぞれ配置し、配線延長方向に対して隣接配線間で線対称に配置する。これにより、ビット線ＢＬの配線長とワード線ＷＬの配線長とを等しくすることができるため、書き込みドライブ回路の電流駆動能力をビット線ＢＬとワード線ＷＬとで等しくすることができるので、これらの調整の際にトランジスタの狭チャネル効果などを考慮する必要が不要となる。
【００３７】
また、ビット線ＢＬ及びワード線ＷＬを流れる書き込み電流ＩＢＬ，ＩＷＬによる磁界ＨＢＬ，ＨＷＬは、ＭＴＪ素子１０の磁化困難軸方向又は磁化容易軸方向と異なる方向に発生する。このため、“１”データを書き込む場合は例えばアステロイド曲線の第１象限に磁場を発生させる電流値を用い、“０”データを書き込む場合は例えばアステロイド曲線の第３象限に磁場を発生させる電流値を用いることで、“１”データ書き込み時の書き込み電流値と“０”データ書き込み時の書き込み電流値とを異なるものとできる。これにより、図６のようにアステロイド曲線がシフトした場合であっても、“１”データ書き込み時の書き込み電流値と“０”データ書き込み時の書き込み電流値とが同じ場合に比べて、書き込み電流の許容範囲（図６の斜線部）を拡大することができる。その結果、ＭＴＪ素子１０の特性ばらつきに対する誤書き込み耐性を向上させることが可能となる。
【００３８】
また、図７に示すように、ビット線ＢＬ及びワード線ＷＬのうち一方の書き込み電流による磁界のみではスイッチング磁界ＨＳＷを越え難い。従って、半選択セルの誤書き込みの抑制が容易となる。
【００３９】
［第２の実施形態］
第２の実施形態は、第１の実施形態の変形例であり、ビット線及びワード線の斜め延在部の傾き角θ１，θ２を４５度よりも小さくした例である。
【００４０】
図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのセルレイアウト図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの書き込み配線のレイアウトについて説明する。
【００４１】
図８（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ビット線ＢＬの斜め延在部２０の磁化困難軸方向（Ｘ方向）に対する斜めの角度θ１を４５度より小さくし、ワード線ＷＬの斜め延在部３０の磁化容易軸方向（Ｙ方向）に対する斜めの角度θ２を４５度より小さくしている点である。ここで、本実施形態では、角度θ１，θ２は、０＜θ１＜４５°、０＜θ２＜４５°となる。
【００４２】
図９は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのデータ書き込み時の合成磁界の模式図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリのデータ書き込み時の合成磁界について説明する。
【００４３】
図９に示すように、ビット線ＢＬに流れる書き込み電流ＩＢＬから発生した磁界ＨＢＬと、ワード線ＷＬに流れる書き込み電流ＩＷＬから発生した磁界ＨＷＬとの合成磁界Ｈは、以下の式（１）のようになる。
【００４４】
Ｈ＝ＨＢＬｃｏｓω１＋ＨＷＬｃｏｓω２…（１）
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、ビット線ＢＬの斜め延在部２０の延在方向をビット線ＢＬ全体の延在方向（Ｘ方向、磁化困難軸方向）に対して４５度よりも小さくし、ワード線ＷＬの斜め延在部３０の延在方向をワード線ＷＬ全体の延在方向（Ｙ方向、磁化容易軸方向）に対して４５度よりも小さくしている。このため、配線長を、第１の実施形態の場合よりも短くすることができるので、ビット線ＢＬ及びワード線ＷＬの配線抵抗を低減することが可能となる。
【００４５】
［第３の実施形態］
第３の実施形態は、第１の実施形態の変形例であり、ビット線及びワード線の斜め延在部の傾き角θ１，θ２を４５度よりも大きくした例である。
【００４６】
図１０（ａ）及び（ｂ）は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのセルレイアウト図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリの書き込み配線のレイアウトについて説明する。
【００４７】
図１０（ａ）及び（ｂ）に示すように、第３の実施形態において、第１の実施形態と異なる点は、ビット線ＢＬの斜め延在部２０の磁化困難軸方向（Ｘ方向）に対する斜めの角度θ１を４５度より大きくし、ワード線ＷＬの斜め延在部３０の磁化容易軸方向（Ｙ方向）に対する斜めの角度θ２を４５度より大きくしている点である。ここで、本実施形態では、角度θ１，θ２は、４５°＜θ１＜９０°、４５°＜θ２＜９０°となる。
【００４８】
図１１は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのデータ書き込み時の合成磁界の模式図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリのデータ書き込み時の合成磁界について説明する。
【００４９】
図１１に示すように、ビット線ＢＬに流れる書き込み電流ＩＢＬから発生した磁界ＨＢＬと、ワード線ＷＬに流れる書き込み電流ＩＷＬから発生した磁界ＨＷＬとの合成磁界Ｈは、第２の実施形態と同様に上記式（１）のようになる。
【００５０】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、ビット線ＢＬの斜め延在部２０の延在方向をビット線ＢＬ全体の延在方向（Ｘ方向、磁化困難軸方向）に対して４５度よりも大きくし、ワード線ＷＬの斜め延在部３０の延在方向をワード線ＷＬ全体の延在方向（Ｙ方向、磁化容易軸方向）に対して４５度よりも大きくしている。このため、配線長を、第１の実施形態の場合よりも短くすることができるので、ビット線ＢＬ及びワード線ＷＬの配線抵抗を低減することが可能となる。
【００５１】
［第４の実施形態］
第１の実施形態に係る発明は、米国特許第6,545,906号明細書で提案されている、いわゆるトグル（Toggle）型に適用することも可能である。そこで、第４の実施形態では、トグル型に適用させた場合について説明する。
【００５２】
図１２（ａ）及び（ｂ）は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリのセルレイアウト図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの書き込み配線のレイアウトについて説明する。
【００５３】
図１２（ａ）及び（ｂ）に示すように、第４の実施形態において、第１の実施形態と異なる点は、トグル方式の書き込みを行うために、ビット線ＢＬ及びワード線ＷＬがＭＴＪ素子１０の近傍で交差して配置されている点である。
【００５４】
具体的には、ＭＴＪ素子１０の磁化容易軸方向はワード線ＷＬ全体の延在方向であるＹ方向を向き、ＭＴＪ素子１０の磁化困難軸方向はビット線ＢＬ全体の延在方向であるＸ方向を向いている。そして、ビット線ＢＬは、ＭＴＪ素子１０の近傍において、磁化困難軸方向に対して傾いて延在する斜め延在部２０を備え、ワード線ＷＬは、ＭＴＪ素子１０の近傍において、磁化容易軸方向に対して傾いて延在する斜め延在部３０を備えている。ここで、ビット線ＢＬの斜め延在部２０の磁化困難軸方向（Ｘ方向）に対する傾き角θ１は４５度であり、ワード線ＷＬの斜め延在部３０の磁化容易軸方向（Ｙ方向）に対する傾き角θ２は４５度である。そして、両者の斜め延在部２０，３０は９０度の角度を持って交差している。換言すると、ビット線ＢＬの斜め延在部２０を流れる書き込み電流から発生する磁場の方向とワード線ＷＬの斜め延在部３０を流れる書き込み電流から発生する磁場の方向との相対角度は９０度となる。
【００５５】
上記のようなトグル方式のメモリセルにおいて、データ書き込みは、次のように行われる。
【００５６】
トグル書き込みでは、選択セルに任意のデータを書き込む前にその選択セルのデータを読み出す。従って、選択セルのデータを読み出した結果、任意のデータが既に書き込まれていた場合は書き込みを行わず、任意のデータと異なるデータが書き込まれていた場合はデータを書き換えるために書き込みが行われる。
【００５７】
上記のような確認サイクルの後、選択セルにデータを書き込む必要がある場合は、２本の書き込み配線（ビット線ＢＬ，ワード線ＷＬ）を順にＯＮし、先にＯＮした書き込み配線を先にＯＦＦしてから、後にＯＮした書き込み配線をＯＦＦする。例えば、ワード線ＷＬをＯＮして書き込み電流ＩＷＬを流す→ビット線ＢＬをＯＮして書き込み電流ＩＢＬを流す→ワード線ＷＬをＯＦＦして書き込み電流ＩＷＬを流すのをやめる→ビット線ＢＬをＯＦＦして書き込み電流ＩＢＬを流すのをやめるという４サイクルの手順となる。
【００５８】
尚、従来のトグル方式におけるセルレイアウトでは、直線のビット線ＢＬ及びワード線ＷＬが直交してマトリックス状に配置され、その交点にＭＴＪ素子がビット線ＢＬ及びワード線ＷＬに対して斜め方向に配置される。従って、ビット線ＢＬ及びワード線ＷＬの延在方向に対してＭＴＪ素子を斜めに配置するため、セルサイズが大きくなってしまう。
【００５９】
これに対して、第４の実施形態では、ビット線ＢＬ及びワード線ＷＬの斜め延在部２０，３０をＭＴＪ素子１０の近傍で斜めに配置することで、ＭＴＪ素子１０をビット線ＢＬ及びワード線ＷＬ全体の延在方向（Ｘ，Ｙ方向）に対して斜めに配置する必要がない。このため、メモリセルサイズを従来よりも縮小できる。
【００６０】
［第５の実施形態］
第５の実施形態は、第４の実施形態の変形例であり、ビット線及びワード線の斜め延在部の傾き角θ１，θ２を４５度よりも小さくした例である。
【００６１】
図１３は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウト図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリの書き込み配線のレイアウトについて説明する。
【００６２】
図１３に示すように、第５の実施形態において、第４の実施形態と異なる点は、ビット線ＢＬの斜め延在部２０の磁化困難軸方向（Ｘ方向）に対する斜めの角度θ１を４５度より小さくし、ワード線ＷＬの斜め延在部３０の磁化容易軸方向（Ｙ方向）に対する斜めの角度θ２を４５度より小さくしている点である。ここで、本実施形態では、角度θ１，θ２は、０＜θ１＜４５°、０＜θ２＜４５°となる。
【００６３】
上記第５の実施形態によれば、第４の実施形態と同様の効果を得ることができる。さらに、第５の実施形態では、ビット線ＢＬの斜め延在部２０の延在方向をビット線ＢＬ全体の延在方向（Ｘ方向、磁化困難軸方向）に対して４５度よりも小さくし、ワード線ＷＬの斜め延在部３０の延在方向をワード線ＷＬ全体の延在方向（Ｙ方向、磁化容易軸方向）に対して４５度よりも小さくしている。このため、配線長を、第４の実施形態の場合よりも短くすることができるので、ビット線ＢＬ及びワード線ＷＬの配線抵抗を低減することが可能となる。
【００６４】
［第６の実施形態］
第６の実施形態は、第４の実施形態の変形例であり、ビット線及びワード線の斜め延在部の傾き角θ１，θ２を４５度よりも大きくした例である。
【００６５】
図１４は、本発明の第６の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウト図を示す。以下に、第６の実施形態に係る磁気ランダムアクセスメモリの書き込み配線のレイアウトについて説明する。
【００６６】
図１４に示すように、第６の実施形態において、第４の実施形態と異なる点は、ビット線ＢＬの斜め延在部２０の磁化困難軸方向（Ｘ方向）に対する斜めの角度θ１を４５度より大きくし、ワード線ＷＬの斜め延在部３０の磁化容易軸方向（Ｙ方向）に対する斜めの角度θ２を４５度より大きくしている点である。ここで、本実施形態では、角度θ１，θ２は、４５°＜θ１＜９０°、４５°＜θ２＜９０°となる。
【００６７】
上記第６の実施形態によれば、第４の実施形態と同様の効果を得ることができる。さらに、第６の実施形態では、ビット線ＢＬの斜め延在部２０の延在方向をビット線ＢＬ全体の延在方向（Ｘ方向、磁化困難軸方向）に対して４５度よりも大きくし、ワード線ＷＬの斜め延在部３０の延在方向をワード線ＷＬ全体の延在方向（Ｙ方向、磁化容易軸方向）に対して４５度よりも大きくしている。このため、配線長を、第４の実施形態の場合よりも短くすることができるので、ビット線ＢＬ及びワード線ＷＬの配線抵抗を低減することが可能となる。
【００６８】
［第７の実施形態］
第７の実施形態は、第１の実施形態のセルレイアウトに下部電極配線及びコンタクトを配置した場合の例である。
【００６９】
図１５は、本発明の第７の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウト図を示す。以下に、第７の実施形態に係る磁気ランダムアクセスメモリの下部電極配線及びコンタクトの１セルのレイアウトについて説明する。
【００７０】
図１５に示すように、第７の実施形態において、第１の実施形態と異なる点は、下部電極配線５２及びコンタクト５１の配置レイアウトを示した点である。ここで、下部電極配線５２は、ＭＴＪ素子１０とビット線ＢＬ又はワード線ＷＬとの間に配置された配線であり、ＭＴＪ素子１０と電気的に接続される。コンタクト５１は、下部電極配線５２の下に配置され、下部電極配線５２とこの下部電極配線５２よりも下に設けられた配線とを接続するためのコンタクトである。
【００７１】
下部電極配線５２は、例えば長方形である。この長方形の長辺方向は、ワード線ＷＬの延在方向（Ｙ方向）を向き、長方形の短辺方向は、ビット線ＢＬの延在方向（Ｘ方向）を向いている。換言すると、下部電極配線５２の長辺方向は磁化容易軸方向を向き、下部電極配線５２の短辺方向は磁化困難軸方向を向いている。また、下部電極配線５２の膜厚は、ビット線ＢＬ及びワード線ＷＬの膜厚よりも薄い。
【００７２】
図１６乃至図１９は、本発明の第７の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウト図を示す。以下に、第７の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。
【００７３】
図１６に示すレイアウトは、メモリセルアレイＭＣＡ内において、４セル毎にコンタクト５１を１箇所Ｐに集中するように配置した例である。この４セルは、Ｘ，Ｙ方向に隣接する４つのセルで構成される。
【００７４】
図１７乃至図１９に示すレイアウトは、１箇所Ｐに集中させるコンタクト５１の数を図１６の半分にした例である。つまり、メモリセルアレイＭＣＡ内において、２セル毎にコンタクト５１を１箇所Ｐに集中するように配置している。ここで、図１７の２セルは、Ｙ方向に隣接する２つのセルで構成される。図１８の２セルは、Ｘ方向に隣接する２つのセルで構成される。図１９の２セルは、Ｘ方向又はＹ方向に対して斜め方向に隣接する２つのセルで構成される。
【００７５】
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第７の実施形態では、下部電極配線５２のデザインルールや、下部電極配線５２よりも下層に配置される配線層等のレイアウトにより、図１６に示すようにコンタクト５１を集中配置させたり、図１７乃至図１９に示すようにコンタクト５１を分散配置させたりすることを、適宜選択することが可能である。
【００７６】
［第８の実施形態］
第８の実施形態は、第７の実施形態の変形例であり、下部電極配線の延在方向をビット線及びワード線全体の延在方向に対して斜めに配置した例である。
【００７７】
図２０は、本発明の第８の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウト図を示す。以下に、第８の実施形態に係る磁気ランダムアクセスメモリの下部電極配線及びコンタクトの１セルのレイアウトについて説明する。
【００７８】
図２０に示すように、第８の実施形態において、第７の実施形態と異なる点は、下部電極配線５２をビット線ＢＬ及びワード線ＷＬの延在方向（Ｘ，Ｙ方向）に対して斜めに配置した点である。
【００７９】
すなわち、例えば長方形である下部電極配線５２において、長辺方向及び短辺方向は、ワード線ＷＬの延在方向（Ｙ方向）及びビット線ＢＬの延在方向（Ｘ方向）に対して傾いている。換言すると、下部電極配線５２の長辺方向及び短辺方向は磁化容易軸方向及び磁化困難軸方向に対して傾いている。そして、下部電極配線５２の短辺方向は、ビット線ＢＬ及びワード線ＷＬの斜め延在部２０，３０の延在方向を向いている。また、下部電極配線５２の長辺方向は、Ｘ方向又はＹ方向に対して例えば４５度傾いている。
【００８０】
図２１乃至図２４は、本発明の第８の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウト図を示す。以下に、第８の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。
【００８１】
図２１に示すレイアウトは、メモリセルアレイＭＣＡ内において、４セル毎にコンタクト５１を１箇所Ｐに集中するように配置した例である。この４セルは、Ｘ，Ｙ方向に隣接する４つのセルで構成される。
【００８２】
図２２乃至図２４に示すレイアウトは、１箇所Ｐに集中させるコンタクト５１の数を図２１の半分にした例である。つまり、メモリセルアレイＭＣＡ内において、２セル毎にコンタクト５１を１箇所Ｐに集中するように配置している。ここで、図２２の２セルは、Ｙ方向に隣接する２つのセルで構成される。図２３の２セルは、Ｘ方向に隣接する２つのセルで構成される。図２４の２セルは、Ｘ方向又はＹ方向に対して斜め方向に隣接する２つのセルで構成される。
【００８３】
上記第８の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第８の実施形態では、下部電極配線５２のデザインルールや、下部電極配線５２よりも下層に配置される配線層等のレイアウトにより、図２１に示すようにコンタクト５１を集中配置させたり、図２２乃至図２４に示すようにコンタクト５１を分散配置させたりすることを、適宜選択することが可能である。
【００８４】
［第９の実施形態］
第９の実施形態は、第４の実施形態のトグル方式のセルレイアウトにおいて下部電極配線及びコンタクトを配置した場合の例である。
【００８５】
図２５は、本発明の第９の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウト図を示す。以下に、第９の実施形態に係る磁気ランダムアクセスメモリの下部電極配線及びコンタクトの１セルのレイアウトについて説明する。
【００８６】
図２５に示すように、第９の実施形態において、第４の実施形態と異なる点は、下部電極配線５２及びコンタクト５１の配置レイアウトを示した点である。ここで、下部電極配線５２は、ＭＴＪ素子１０とビット線ＢＬ又はワード線ＷＬとの間に配置された配線である。コンタクト５１は、下部電極配線５２の下に配置され、下部電極配線５２とこの下部電極配線５２よりも下に設けられた配線とを接続するためのコンタクトである。
【００８７】
下部電極配線５２は、例えば長方形である。この長方形の長辺方向は、ワード線ＷＬの延在方向（Ｙ方向）を向き、長方形の短辺方向は、ビット線ＢＬの延在方向（Ｘ方向）を向いている。換言すると、下部電極配線５２の長辺方向は磁化容易軸方向を向き、下部電極配線５２の短辺方向は磁化困難軸方向を向いている。また、下部電極配線５２の膜厚は、ビット線ＢＬ及びワード線ＷＬの膜厚よりも薄い。
【００８８】
図２６乃至図２９は、本発明の第９の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウト図を示す。以下に、第９の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。
【００８９】
図２６に示すレイアウトは、メモリセルアレイＭＣＡ内において、４セル毎にコンタクト５１を１箇所Ｐに集中するように配置した例である。この４セルは、Ｘ，Ｙ方向に隣接する４つのセルで構成される。
【００９０】
図２７乃至図２９に示すレイアウトは、１箇所Ｐに集中させるコンタクト５１の数を図２６の半分にした例である。つまり、メモリセルアレイＭＣＡ内において、２セル毎にコンタクト５１を１箇所Ｐに集中するように配置している。ここで、図２７の２セルは、Ｙ方向に隣接する２つのセルで構成される。図２８の２セルは、Ｘ方向に隣接する２つのセルで構成される。図２９の２セルは、Ｘ方向又はＹ方向に対して斜め方向に隣接する２つのセルで構成される。
【００９１】
上記第９の実施形態によれば、第４の実施形態と同様の効果を得ることができる。さらに、第９の実施形態では、下部電極配線５２のデザインルールや、下部電極配線５２よりも下層に配置される配線層等のレイアウトにより、図２６に示すようにコンタクト５１を集中配置させたり、図２７乃至図２９に示すようにコンタクト５１を分散配置させたりすることを、適宜選択することが可能である。
【００９２】
［第１０の実施形態］
第１０の実施形態は、第９の実施形態の変形例であり、下部電極配線の延在方向をビット線及びワード線の延在方向に対して斜めに配置した例である。
【００９３】
図３０は、本発明の第１０の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウト図を示す。以下に、第１０の実施形態に係る磁気ランダムアクセスメモリの下部電極配線及びコンタクトの１セルのレイアウトについて説明する。
【００９４】
図３０に示すように、第１０の実施形態において、第９の実施形態と異なる点は、下部電極配線５２をビット線ＢＬ及びワード線ＷＬの延在方向（Ｘ，Ｙ方向）に対して斜めに配置した点である。
【００９５】
ずなわち、例えば長方形である下部電極配線５２において、長辺方向及び短辺方向は、ワード線ＷＬの延在方向（Ｙ方向）及びビット線ＢＬの延在方向（Ｘ方向）に対して傾いている。換言すると、下部電極配線５２の長辺方向及び短辺方向は磁化容易軸方向及び磁化困難軸方向に対して傾いている。そして、下部電極配線５２の短辺方向は、ビット線ＢＬ及びワード線ＷＬの斜め延在部２０，３０の延在方向を向いている。また、下部電極配線５２の長辺方向は、Ｘ方向又はＹ方向に対して例えば４５度傾いている。
【００９６】
図３１乃至図３４は、本発明の第１０の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウト図を示す。以下に、第１０の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。
【００９７】
図３１に示すレイアウトは、メモリセルアレイＭＣＡ内において、４セル毎にコンタクト５１を１箇所Ｐに集中するように配置した例である。この４セルは、Ｘ，Ｙ方向に隣接する４つのセルで構成される。
【００９８】
図３２乃至図３４に示すレイアウトは、１箇所Ｐに集中させるコンタクト５１の数を図３１の半分にした例である。つまり、メモリセルアレイＭＣＡ内において、２セル毎にコンタクト５１を１箇所Ｐに集中するように配置している。ここで、図３２の２セルは、Ｙ方向に隣接する２つのセルで構成される。図３３の２セルは、Ｘ方向に隣接する２つのセルで構成される。図３４の２セルは、Ｘ方向又はＹ方向に対して斜め方向に隣接する２つのセルで構成される。
【００９９】
上記第１０の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第１０の実施形態では、下部電極配線５２のデザインルールや、下部電極配線５２よりも下層に配置される配線層等のレイアウトにより、図３１に示すようにコンタクト５１を集中配置させたり、図３２乃至図３４に示すようにコンタクト５１を分散配置させたりすることを、適宜選択することが可能である。
【０１００】
［第１１の実施形態］
第１１の実施形態では、磁気ランダムアクセスメモリのセル構造例について説明する。尚、本実施形態で参照する図は模式的な図面であり、本実施形態のセル構造を上記各実施形態に適用する場合は、ビット線ＢＬ及びワード線ＷＬをジグザク状に延在させる等、種々変更して利用するものとする。
【０１０１】
（Ａ）クロスポイント構造
図３５（ａ）及び（ｂ）は、本発明の第１１の実施形態に係るクロスポイント構造の磁気ランダムアクセスメモリの回路図及び断面図を示す。以下に、いわゆるクロスポイント構造のセルについて説明する。このクロスポイント構造は、例えば上記第１乃至第６の実施形態などに係る磁気ランダムアクセスメモリのセルに適用することが可能である。
【０１０２】
図３５（ａ）及び（ｂ）に示すように、クロスポイント構造の１セルＭＣは、１つのＭＴＪ素子１０と、ビット線ＢＬと、ワード線ＷＬとを含んで構成されている。そして、このメモリセルＭＣをアレイ状に複数個配置することで、メモリセルアレイＭＣＡを構成する。
【０１０３】
具体的には、ＭＴＪ素子１０は、ビット線ＢＬ及びワード線ＷＬの交点付近に配置され、ＭＴＪ素子１０の一端はワード線ＷＬに接続され、ＭＴＪ素子１０の他端はビット線ＢＬに接続されている。このＭＴＪ素子１０は、磁化が固定された固定層（ピン層）１１と、磁化が反転する記録層（フリー層）１３と、これら固定層１１及び記録層１３に挟まれた非磁性層（例えばトンネルバリア層）１２と、固定層１１の磁化を固定するための反強磁性層１４と、下部電極１５と、上部電極１６とを含んで構成されている。
【０１０４】
尚、ＭＴＪ素子１０の固定層１１はワード線ＷＬ側に配置され、ＭＴＪ素子１０の記録層１３はビット線ＢＬ側に配置されているが、その逆の配置でも勿論よい。また、ＭＴＪ素子１０とビット線ＢＬとの間に、例えばハードマスクなどが介在してもよい。
【０１０５】
上記のようなクロスポイント構造のメモリセルＭＣにおいて、データの書き込み／読み出しは、以下のように行われる。
【０１０６】
まず、書き込み動作は、次のように行われる。複数のＭＴＪ素子１０のうち選択されたＭＴＪ素子１０に対応するビット線ＢＬ及びワード線ＷＬが選択される。この選択されたビット線ＢＬ及びワード線ＷＬに書き込み電流ＩＢＬ，ＩＷＬをそれぞれ流すと、これら書き込み電流ＩＢＬ，ＩＷＬによる合成磁界ＨがＭＴＪ素子１０に印加される。これにより、ＭＴＪ素子１０の記録層１３の磁化を反転させ、固定層１１及び記録層１３の磁化方向が平行となる状態又は反平行となる状態をつくる。ここで、例えば、平行状態を“１”状態、反平行状態を“０”状態と規定することで、２値のデータの書き込みが実現する。
【０１０７】
次に、読み出し動作は、次のように行われる。選択されたＭＴＪ素子１０に対応するビット線ＢＬ及びワード線ＷＬを選択し、ＭＴＪ素子１０の非磁性層１２をトンネルする読み出し電流Ｉｒを流す。ここで、接合抵抗値は固定層１１及び記録層１３の磁化の相対角の余弦に比例して変化し、ＭＴＪ素子１０の磁化が平行状態（例えば“１”状態）の場合は低抵抗となり、反平行状態（例えば“０”状態）の場合は高抵抗となる、トンネル磁気抵抗（ＴＭＲ）効果が得られる。このため、この抵抗値の違いを読み取ることで、ＭＴＪ素子１０の“１”、“０”状態を判別する。
【０１０８】
（Ｂ）分割型のクロスポイント構造
図３６（ａ）及び（ｂ）は、本発明の第１１の実施形態に係る分割型のクロスポイント構造の磁気ランダムアクセスメモリの回路図及び断面図を示す。以下に、いわゆる分割型のクロスポイント構造のセルについて説明する。この分割型のクロスポイント構造は、例えば上記第７乃至第１０の実施形態などに係る磁気ランダムアクセスメモリのセルに適用することが可能である。
【０１０９】
図３６（ａ）及び（ｂ）に示すように、分割型のクロスポイント構造の１セルＭＣは、１つのＭＴＪ素子１０と、ビット線ＢＬと、書き込みワード線ＷＷＬと、読み出しワード線ＲＷＬとを含んで構成されている。そして、このメモリセルＭＣをアレイ状に複数個配置することで、メモリセルアレイＭＣＡを構成する。
【０１１０】
具体的には、ＭＴＪ素子１０の一端は、下部電極配線５２及びコンタクト５１を介して、読み出しワード線ＲＷＬに接続されている。一方、ＭＴＪ素子１０の他端は、ビット線ＢＬに接続されている。ＭＴＪ素子１０の下方には、ＭＴＪ素子１０と電気的に分離された書き込みワード線ＷＷＬが設けられている。
【０１１１】
上記のような分割型のクロスポイント構造のメモリセルＭＣにおいて、データの書き込み／読み出しは、クロスポイント構造とほぼ同じであるが、書き込み時と読み出し時とでワード線を使い分ける。つまり、書き込み時は、書き込みワード線ＷＷＬ及びビット線ＢＬを用いて、これらに書き込み電流ＩＢＬ，ＩＷＬを流すことで、ＭＴＪ素子１０の磁化を平行又は反平行状態にする。一方、読み出し時は、読み出しワード線ＲＷＬ及びビット線ＢＬを用い、ＭＴＪ素子１０に読み出し電流Ｉｒを流すことで、ＭＴＪ素子１０の抵抗値を読み取る。
【０１１２】
（Ｃ）選択トランジスタ構造
図３７（ａ）及び（ｂ）は、本発明の第１１の実施形態に係る選択トランジスタ構造の磁気ランダムアクセスメモリの回路図及び断面図を示す。以下に、いわゆる選択トランジスタ構造におけるセルについて説明する。この選択トランジスタ構造は、例えば上記第７乃至第１０の実施形態などに係る磁気ランダムアクセスメモリのセルに適用することが可能である。
【０１１３】
図３７（ａ）及び（ｂ）に示すように、選択トランジスタ構造の１セルＭＣは、１つのＭＴＪ素子１０と、このＭＴＪ素子１０につながるトランジスタ（例えばＭＯＳトランジスタ）Ｔｒと、ビット線ＢＬと、書き込みワード線ＷＷＬとを含んで構成されている。そして、このメモリセルＭＣをアレイ状に複数個配置することで、メモリセルアレイＭＣＡを構成する。
【０１１４】
具体的には、ＭＴＪ素子１０の一端は、下部電極配線５２、コンタクト５１，５５ａ，５５ｂ及び配線５６ａ，５６ｂを介して、トランジスタＴｒの電流経路の一端（ドレイン拡散層５４ａ）に接続されている。一方、ＭＴＪ素子１０の他端は、ビット線ＢＬに接続されている。ＭＴＪ素子１０の下方には、ＭＴＪ素子１０と電気的に分離された書き込みワード線ＷＷＬが設けられている。トランジスタＴｒの電流経路の他端（ソース拡散層５４ｂ）は、コンタクト５５ｃ及び配線５６ｃを介して、例えばグランドに接続されている。トランジスタＴｒのゲート電極５３は、読み出しワード線ＲＷＬとして機能する。
【０１１５】
上記のような選択トランジスタ構造のメモリセルＭＣにおいて、データの書き込み／読み出しは、クロスポイント構造とほぼ同じであるが、読み出し時にトランジスタＴｒを読み出し用のスイッチング素子として使用する。つまり、読み出し時は、選択されたＭＴＪ素子１０に対応するビット線ＢＬ及び読み出しワード線ＲＷＬを選択し、トランジスタＴｒをオンすることで、ＭＴＪ素子１０に流れる読み出し電流ＩｒからＭＴＪ素子１０の抵抗値を読み取る。
【０１１６】
尚、読み出し用のスイッチング素子は、トランジスタＴｒに限定されず、整流素子（例えば、ＰＮ接合ダイオード、ショットキー接合ダイオード等）等を用いることも可能である。
【０１１７】
（Ｄ）ヨーク構造
図３８は、直線状のビット線とワード線が直交する従来例の配線構成におけるヨーク構造の斜視図を示す。図３９は、本発明の第１１の実施形態に係る磁気ランダムアクセスメモリのヨーク構造のメモリセルの斜視図を示す。以下に、いわゆるヨーク構造におけるセルについて説明する。このヨーク構造は、各実施形態に係る磁気ランダムアクセスメモリのセルに適用することが可能である。
【０１１８】
図３８及び図３９に示すように、ヨーク構造のセルＭＣは、ビット線ＢＬの側面及び上面に磁性体からなるヨーク層６１が形成され、ワード線ＷＬの側面及び底面に磁性体からなるヨーク層６２が形成されている。従って、ヨーク層６１，６２によって、ＭＴＪ素子１０と対向する面以外の部分においてビット線ＢＬ及びワード線ＷＬが囲まれている。
【０１１９】
上記のようなヨーク構造のメモリセルＭＣでは、データの書き込み時、ビット線ＢＬ及びワード線ＷＬに流れる書き込み電流から発生する磁界を、より効率良くＭＴＪ素子１０に印加することができる。
【０１２０】
また、図３９に示すように、書き込み配線にヨーク構造を適用することには、さらに以下のように半選択時における半選択磁界の低減という利点がある。書き込み動作時において、書き込み対象となる選択セルと同一のビット線ＢＬ又はワード線ＷＬに接続されている非選択セルにおいては、ワード線ＷＬによる書き込み磁界又はビット線ＢＬによる書き込み磁界のどちらか一方が印加されることになる。従来、これによる半選択ディスターブ起因の誤書き込みが問題となっていた。これに対し、本実施形態の図３９の構造においては、メモリセル部において、ビット線ＢＬの斜め延在部２０とワード線ＷＬの斜め延在部３０とが同一方向に延在する。このため、図４０（ｂ）及び（ｃ）に示すように、ビット線磁界又はワード線磁界による半選択磁界のほとんどは、他方の配線のヨーク層、つまり軟磁性体部分を流れることになる。従って、ＭＴＪ素子１０に印加される半選択磁界は従来に対して非常に小さいものとなるため、半選択磁界によるディスターブを著しく低減することが可能となる。
【０１２１】
尚、（Ｄ）ヨーク構造では、上記（Ａ）クロスポイント型のセルへの適用例を示したが、上記（Ｂ）分割型のクロスポイント構造や（Ｃ）選択トランジスタ構造のセルに適用することも勿論可能である。
【０１２２】
［第１２の実施形態］
第１２の実施形態では、ＭＴＪ素子の平面形状がいわゆる十字型になっている場合について説明する（特開2004-128067号公報参照）。
【０１２３】
図４１は、本発明の第１２の実施形態に係る磁気ランダムアクセスメモリのメモリセルのレイアウトの平面図を示す。以下に、いわゆる十字型のＭＴＪ素子の場合のメモリセルレイアウトについて説明する。
【０１２４】
図４１に示すように、ＭＴＪ素子１０の平面形状は、いわゆる十字型になっている。すなわち、ＭＴＪ素子１０は、Ｙ方向に延在する本体部１０ａと、この本体部１０ａの両側面の例えば中央付近からＸ方向にそれぞれ突出する突出部１０ｂ，１０ｃとで構成されている。換言すると、ＭＴＪ素子１０の平面形状は、中央付近におけるＸ方向の幅Ｗが端部におけるＸ方向の幅Ｗ’よりも広くなっている。
【０１２５】
ここで、十字型のＭＴＪ素子１０のコーナーは、図示するように全て角張っていてもよいが、丸まっていてもよい。また、ＭＴＪ素子１０を構成する固定層、非磁性層及び記録層のうち、記録層の平面形状を十字型とし、固定層及び非磁性層の平面形状は四角形としてもよい。
【０１２６】
上記第１２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、第１２の実施形態では、ＭＴＪ素子１０をいわゆる十字型にするため、スイッチング磁界を低減することができるので、さらに書き込み電流の低減を図ることができる。
【０１２７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのセルレイアウトを示す図であり、図１（ａ）はメモリセルアレイの模式図、図１（ｂ）はメモリセルの平面図。
【図２】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの“１”データの書き込み時を示す図であり、図２（ａ）は書き込み電流の方向を示す図、図２（ｂ）は書き込み磁場を示す図。
【図３】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの“０”データの書き込み時を示す図であり、図３（ａ）は書き込み電流の方向を示す図、図３（ｂ）は書き込み磁場を示す図。
【図４】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのアステロイド曲線を示す図。
【図５】図５（ａ）は本発明の第１の実施形態に係る磁気ランダムアクセスメモリのアステロイド曲線を示す図、図５（ｂ）は従来技術による磁気ランダムアクセスメモリのアステロイド曲線を示す図。
【図６】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのシフトした場合のアステロイド曲線を示す図。
【図７】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのアステロイド曲線を示す図。
【図８】本発明の第２の実施形態に係る磁気ランダムアクセスメモリのセルレイアウトを示す図であり、図８（ａ）はメモリセルアレイの模式図、図８（ｂ）はメモリセルの平面図。
【図９】本発明の第２の実施形態に係る磁気ランダムアクセスメモリのデータ書き込み時の合成磁界を示す模式図。
【図１０】本発明の第３の実施形態に係る磁気ランダムアクセスメモリのセルレイアウトを示す図であり、図１０（ａ）はメモリセルアレイの模式図、図１０（ｂ）はメモリセルの平面図。
【図１１】本発明の第３の実施形態に係る磁気ランダムアクセスメモリのデータ書き込み時の合成磁界を示す模式図。
【図１２】本発明の第４の実施形態に係る磁気ランダムアクセスメモリのセルレイアウトを示す図であり、図１２（ａ）はメモリセルアレイの模式図、図１２（ｂ）はメモリセルの平面図。
【図１３】本発明の第５の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図１４】本発明の第６の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図１５】本発明の第７の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウトを示す図。
【図１６】本発明の第７の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図１７】本発明の第７の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図１８】本発明の第７の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図１９】本発明の第７の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２０】本発明の第８の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウトを示す図。
【図２１】本発明の第８の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２２】本発明の第８の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２３】本発明の第８の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２４】本発明の第８の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２５】本発明の第９の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウトを示す図。
【図２６】本発明の第９の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２７】本発明の第９の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２８】本発明の第９の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図２９】本発明の第９の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図３０】本発明の第１０の実施形態に係る磁気ランダムアクセスメモリの１セルのレイアウトを示す図。
【図３１】本発明の第１０の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図３２】本発明の第１０の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図３３】本発明の第１０の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図３４】本発明の第１０の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す図。
【図３５】本発明の第１１の実施形態に係る磁気ランダムアクセスメモリのクロスポイント構造のメモリセルを示す図であり、図３５（ａ）はメモリセルアレイを示す回路図、図３５（ｂ）は１セルを示す断面図。
【図３６】本発明の第１１の実施形態に係る磁気ランダムアクセスメモリの分割型のクロスポイント構造のメモリセルを示す図であり、図３６（ａ）はメモリセルアレイを示す回路図、図３６（ｂ）は１セルを示す断面図。
【図３７】本発明の第１１の実施形態に係る磁気ランダムアクセスメモリの選択トランジスタ構造のメモリセルを示す図であり、図３７（ａ）はメモリセルアレイを示す回路図、図３７（ｂ）は１セルを示す断面図。
【図３８】直線状のビット線とワード線が直交する従来例の配線構成におけるヨーク構造を示す斜視図。
【図３９】本発明の第１１の実施形態に係る磁気ランダムアクセスメモリのヨーク構造のメモリセルを示す斜視図。
【図４０】本発明の第１１の実施形態に係る磁気ランダムアクセスメモリのヨーク構造のメモリセルを示す断面図であり、図４０（ａ）は書き込み対象セルの断面図、図４０（ｂ）はビット線半選択セルの断面図、図４０（ｃ）はワード線半選択セルの断面図。
【図４１】本発明の第１２の実施形態に係る磁気ランダムアクセスメモリのメモリセルのレイアウトを示す平面図。
【符号の説明】
【０１２９】
１０…ＭＴＪ素子、１０ａ…本体部、１０ｂ，１０ｃ…突出部、１１…固定層、１２…非磁性層、１３…記録層、１４…反強磁性層、１５…下部電極、１６…上部電極、２０…ビット線の斜め延在部、２１ａ，２１ｂ，２１ｃ，２１ｄ…ビット線の直線部、３０…ワード線の斜め延在部、３１ａ，３１ｂ，３１ｃ，３１ｄ…ワード線の直線部、４１ａ，４１ｂ，４２ａ，４２ｂ…電流ドライブ回路及び電流シンク回路、５０…半導体基板、５１，５５ａ，５５ｂ，５５ｃ…コンタクト、５２…下部電極配線、５３…ゲート電極、５４ａ…ドレイン拡散層、５４ｂ…ソース拡散層、５６ａ，５６ｂ，５６ｃ…配線、６１，６２…ヨーク層、ＢＬ…ビット線、ＷＬ…ワード線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、Ｔｒ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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