(57)【要約】      （修正有）【課題】ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供する。【解決手段】第１半導体層４２の上に形成された第２半導体層４４と、第１半導体層４２から電気的に絶縁されたゲート電極５３と、ソース電極５１およびドレイン電極５５と、ゲート絶縁膜４９と、少なくとも一部が第１導電型のウェル領域４５の内部に形成され、ソース電極５１に電気的に接触する第２導電型のソース領域４７と、ドリフト領域４３とを備え、第２半導体層４４における所定の領域は、第２導電型層を含む蓄積チャネル領域であり、ウェル領域４５の内部に形成され、かつ、ソース領域４７と接する補助ソース領域４８をさらに有し、ソース領域４７はゲート電極５３によってオーバーラップされておらず、補助ソース領域４８の一部はゲート電極５３によってオーバーラップされており、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少ない。【選択図】図１
2006066438.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に設けられた第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第１半導体層から電気的に絶縁され、前記第２半導体層における所定の領域の電気抵抗を変化させることができるゲート電極と、
前記所定の領域の電気抵抗に応じて、前記第２半導体層を介して電気的に接続され得るソース電極およびドレイン電極と
前記第２半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
を備えた半導体装置であって、
前記第１半導体層に形成された第１導電型のウェル領域と、
少なくとも一部が前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第２導電型のソース領域と、
前記第１半導体層のうち前記ウェル領域が形成されていない部分から構成される第２導電型のドリフト領域と
をさらに備え、
前記第２半導体層における所定の領域は、第２導電型層を含む蓄積チャネル領域であり、
前記第１半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第２導電型の補助ソース領域をさらに有し、
前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、
前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない半導体装置。
【請求項２】
前記第１半導体層は炭化珪素を含む請求項１に記載の半導体装置。
【請求項３】
前記補助ソース領域のうち前記ゲート電極によってオーバーラップされている部分のゲート長方向のサイズはゲート長よりも小さい請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体層の表面のうち前記補助ソース領域上に位置する領域と前記ウェル領域上に位置する領域との境界部における段差は１ｎｍ以下である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記補助ソース領域は前記ソース領域よりも薄い請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記補助ソース領域は前記ソース領域よりも厚い請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記補助ソース領域のドーズ量は１０13ｃｍ-2以上１０15ｃｍ-2以下である請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ソース領域は不純物として窒素を含む請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記補助ソース領域は不純物として燐を含む請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記基板は第２導電型の半導体基板であり、前記第１半導体層は前記半導体基板の主面に形成され、前記ドレイン電極は前記半導体基板の裏面に形成されている請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
（Ａ）基板上に第１半導体層を形成する工程と、
（Ｂ）前記第１半導体層の選択された領域に第１導電型不純物をイオン注入して第１導電型イオン注入領域を形成する工程と、
（Ｃ）前記第１導電型イオン注入領域の選択された領域に第２導電型不純物をイオン注入して、第２導電型イオン注入領域、および前記第１導電型イオン注入領域よりも高濃度に第２導電型不純物がイオン注入された高濃度イオン注入領域をそれぞれ形成する工程と
（Ｄ）前記第１半導体層に対して活性化アニール処理を行って、前記第２導電型イオン注入領域および前記高濃度イオン注入領域から補助ソース領域およびソース領域をそれぞれ形成し、かつ、前記第１導電型イオン注入領域のうち前記補助ソース領域および前記ソース領域が形成されなかった領域からウェル領域を形成する工程と
（Ｅ）前記第１半導体層上に、第２導電型層を含む第２半導体層を形成する工程と、
（Ｆ）前記第２半導体層上にゲート絶縁膜を形成する工程と、
（Ｇ）前記第２半導体層のうち蓄積チャネル領域となる領域と、前記補助ソース領域の一部とを覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程と
を包含する半導体装置の製造方法。
【請求項１２】
前記工程（Ｂ）は、前記第１半導体層上にウェル領域形成用マスクを形成する工程を含み、
前記工程（Ｃ）は、
前記ウェル領域形成用マスク上に、ゲート長を規定する厚さを有する膜を形成する工程と、
前記膜を介して前記第１導電型イオン注入領域に第２導電型の不純物のイオン注入を行う工程と、
前記第１半導体層上に前記ソース領域を規定する開口部を有するソース領域形成用マスクを形成する工程と、
前記ソース領域形成用マスクを用いて、前記第１導電型イオン注入領域に第２導電型の不純物のイオン注入を行う工程と
を包含する請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができる半導体装置（パワーデバイス）の半導体材料として注目されている。ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイス等への適用が期待されている。ＳｉＣ上には熱酸化により良質の二酸化珪素（ＳｉＯ2）膜を形成できるので、そのようなＳｉＯ2膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣパワーデバイスの開発が進められている。
【０００３】
ＳｉＣ上に熱酸化によって形成されたＳｉＯ2膜をゲート絶縁膜として用いる場合、ＳｉＣの絶縁破壊電界は極めて大きい（２〜３ＭＶ／ｃｍ）が、その絶縁破壊電界強度から期待されるような高耐圧のデバイスを実現するためには、ＳｉＯ2膜の絶縁特性（絶縁耐圧）を向上させる必要がある。
【０００４】
これに対し、従来から、ＳｉＣに対する熱酸化処理を１２００℃以上の高温で行い、続いてアルゴン雰囲気下でさらに熱処理を加えることにより、高い絶縁耐圧を有するＳｉＯ2膜をＳｉＣ上に形成できることが知られている。この方法によって形成されたＳｉＯ2膜は、例えば１１ＭＶ／ｃｍ以上の絶縁破壊電界を有するので、Ｓｉ基板上に熱酸化によって形成されたＳｉＯ2膜と同等の信頼性を実現できる。
【０００５】
しかしながら、ＳｉＣ上に熱酸化によって形成されたＳｉＯ2膜の絶縁耐圧は、ＳｉＣの表面状態や結晶状態に極めて大きく依存するため、ＳｉＣの表面状態や結晶状態によっては、上述したような高い絶縁破壊電界を有するＳｉＯ2膜を形成できないという問題がある。一般的な絶縁ゲート型のＭＯＳＦＥＴでは、ゲート絶縁膜の一部は、不純物が高濃度にドープされたＳｉＣ領域（ソース領域）上に形成される。ソース領域の表面は比較的大きい凹凸を有しており、またソース領域内には多くの結晶欠陥が存在することから、その表面に高耐圧なＳｉＯ2膜を形成することは極めて難しい。
【０００６】
以下、図面を参照しながら、上記問題をより詳しく説明する。
【０００７】
まず、一般的なゲート型ＭＯＳＦＥＴの構成を、縦型ＭＯＳＦＥＴを例に説明する。
【０００８】
図８に示すＭＯＳＦＥＴは、ＳｉＣ基板３１の主面上に形成された炭化珪素エピタキシャル層３２と、炭化珪素エピタキシャル層３２の上に設けられたゲート電極３８およびソース電極３６と、ＳｉＣ基板３１の裏面上に設けられたドレイン電極３４とを備えている。炭化珪素エピタキシャル層３２は、ｎ-型のドリフト領域３３、ｐ型のウェル領域３５、ｎ++型のソース領域３７およびｐ++型のコンタクト領域４０を有している。ソース領域３７はソース電極３６と接続されている。また、ウェル領域３５は、ｐ++型のコンタクト領域４０を介してソース電極３６と電気的に接続されている。炭化珪素エピタキシャル層３２の表面のうちソース電極３６が形成されている領域以外の領域上にゲート絶縁膜３９が形成されている。炭化珪素エピタキシャル層３２の上には、ゲート酸化膜３９を介してゲート電極３８が設けられている。
【０００９】
図８に示すような構成を有するＭＯＳＦＥＴでは、ゲート電極３８に電圧を印加すると、ゲート電極３８の下にあるウェル領域３５の表面に反転チャネルが形成されるため、ドレイン電極３４から反転チャネルを介してソース電極３６へ電流を流すことができる。
【００１０】
反転チャネルを形成するためには、ソース領域３７とドリフト領域３３との間に位置するウェル領域３５の表面（反転チャネルが形成される部分）がゲート電極３８によって覆われている必要がある。ゲート電極３８はウェル領域３５の表面のみでなく、ソース領域３７の一部をオーバーラップするように配置されている。
【００１１】
図８に示すようなＭＯＳＦＥＴでは、ゲート絶縁膜３９のうちソース領域３７とゲート電極３８との間に位置する部分で絶縁破壊が生じやすく、ＭＯＳＦＥＴの信頼性を低下させる要因となっている。
【００１２】
前述したように、ドーズ量が１０15ｃｍ-3以上の不純物がドープされたソース領域３７の表面には凹凸が存在するため、表面の結晶面方位が一定でない。熱酸化速度は面方位依存性を有するので、ソース領域３７の表面を熱酸化することによってゲート絶縁膜３９を形成すると、ゲート絶縁膜（熱酸化膜）３９の厚さが結晶面分布に起因してばらついてしまい、ゲート絶縁膜３９のうち薄い部分では絶縁耐圧が低くなる。また、高濃度で不純物がドープされたソース領域３７には、不純物による欠陥（ディスロケーション）が多く存在しているため、ソース領域３７の上に絶縁特性に優れた熱酸化膜を形成することが困難である。このような問題は、ＳｉＣの物性上の問題であり、これを克服してゲート絶縁膜の信頼性を向上させることは難しい。
【００１３】
一方、ソース領域３７の表面とウェル領域３５の表面とのレベル差（段差）によって、その上に形成されるゲート絶縁膜３９の絶縁耐圧が低下するという問題もある。
【００１４】
エピタキシャル成長させた炭化珪素エピタキシャル層３２に不純物をドープするためには、炭化珪素エピタキシャル層３２に不純物イオンを注入することが必要不可欠である。また、イオン注入後にアニール処理を行い、不純物を活性化させる必要がある。このとき、例えばｎ型の不純物イオンを１×１０15ｃｍ-2以上のドーズ量で注入した領域に対してアニール処理を行うと、結晶中に大きな歪が生じ、その結果、図８（ｂ）に示すように、不純物イオンが高濃度で注入されたソース領域３７の表面とウェル領域３５の表面との境界部分３９ｂに１ｎｍ以上の段差が形成されてしまう。
【００１５】
このような段差を有する炭化珪素エピタキシャル層３２の表面を熱酸化することによってゲート絶縁膜３９を形成すると、酸化速度は面方位依存性があるため、炭化珪素エピタキシャル層３２の表面のうち境界部分３９ｂにおける熱酸化速度は他の表面に比べて低くなり、結果として、ゲート絶縁膜３９は境界部分３９ｂの段差上で薄くなる。
【００１６】
従って、図示するように、境界部分３９ｂの上に、ゲート絶縁膜３９が特に薄くなる部分（くびれ）が形成される。図８（ｂ）では、理解しやすくするために「くびれ」を強調して示しているが、実際のくびれはこの図よりも緩やかである。なお、図８（ｂ）に示すように、不純物濃度の高いソース領域３７の熱酸化速度は、不純物濃度が相対的に低いウェル領域３５に比べて高くなるため（増速酸化）、ゲート絶縁膜３９はソース領域３７の上で厚く、ウェル領域３５の上で薄くなる。この増速酸化も上記くびれが形成される要因の１つとなり得る。
【００１７】
不純物濃度が高い領域では、ウェル領域と比べて酸化膜が厚くなり絶縁破壊し難くなるので有利になる一面はあるが、実際には、結晶欠陥等の影響により著しく絶縁耐圧の劣化が起こる。
【００１８】
また、ゲート電極３８に電圧が印加されると、ゲート絶縁膜３９のうち上記くびれの部分に電界が集中してしまい、絶縁破壊が生じやすくなる。さらに、ゲート絶縁膜３９のくびれ部分とウェル領域３５との界面では反転チャネルが形成されにくいという問題もある。
【００１９】
ソース領域３７の表面状態や上記くびれによる絶縁耐圧の低下を抑制するために、例えば特許文献１および２は、ゲート絶縁膜とソース領域との間にＳｉＣエピタキシャル層（ｎ--型エピ層やチャネル層）を配置する構成を開示している。この構成によると、ｎ--型エピ層やチャネル層上にゲート絶縁膜を形成するので、ソース領域の表面状態がゲート絶縁膜の絶縁耐圧に与える影響を低減できる。しかしながら、ソース領域の結晶欠陥に起因する絶縁耐圧の低下を十分に抑制できない。すなわち、ＳｉＣエピタキシャル層のうちソース領域上に位置する部分は他の領域上に位置する部分よりも結晶性に劣っており、この上に良質のゲート絶縁膜を形成することは難しい。
【特許文献１】特開２００２−２７０８３８号公報
【特許文献２】特開２００２−２７０８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来の半導体装置では、高濃度で不純物を含むソース領域における表面状態や結晶状態に起因して、優れた絶縁特性を有するゲート絶縁膜を形成することが困難である。
【００２１】
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、基板と、前記基板の主面上に設けられた第１半導体層と、前記第１半導体層上に形成された第２半導体層と、前記第１半導体層から電気的に絶縁され、前記第２半導体層における所定の領域の電気抵抗を変化させることができるゲート電極と、前記所定の領域の電気抵抗に応じて、前記第２半導体層を介して電気的に接続され得るソース電極およびドレイン電極と、前記第２半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを備えた半導体装置であって、前記第１半導体層に形成された第１導電型のウェル領域と、少なくとも一部が前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第２導電型のソース領域と、前記第１半導体層のうち前記ウェル領域が形成されていない部分から構成される第２導電型のドリフト領域とをさらに備え、前記第２半導体層における所定の領域は、第２導電型層を含む蓄積チャネル領域であり、前記第１半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第２導電型の補助ソース領域をさらに有し、前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない。
【００２３】
ある好ましい実施形態において、前記第１半導体層は炭化珪素を含む。
【００２４】
前記補助ソース領域のうち前記ゲート電極によってオーバーラップされている部分のゲート長方向のサイズはゲート長よりも小さいことが好ましい。
【００２５】
前記第１半導体層の表面のうち前記補助ソース領域上に位置する領域と前記ウェル領域上に位置する領域との境界部における段差は１ｎｍ以下であることが好ましい。
【００２６】
前記補助ソース領域は前記ソース領域よりも薄くてもよい。
【００２７】
前記補助ソース領域は前記ソース領域よりも厚くてもよい。
【００２８】
前記補助ソース領域のドーズ量は１０13ｃｍ-2以上１０15ｃｍ-2以下であってもよい。
【００２９】
前記ソース領域は不純物として窒素を含んでもよい。
【００３０】
前記補助ソース領域は不純物として燐を含んでもよい。
【００３１】
前記第２半導体層は、前記第２導電型層と他の半導体層との積層構造を有し、前記他の半導体層は、前記第２導電型層よりも低いドーパント濃度を有し、かつ前記第２導電型層よりも厚くてもよい。
【００３２】
ある好ましい実施形態において、前記基板は第２導電型の半導体基板であり、前記第１半導体層は前記半導体基板の主面に形成され、前記ドレイン電極は前記半導体基板の裏面に形成されている。
【００３３】
本発明の半導体装置の製造方法は、（Ａ）基板上に第１半導体層を形成する工程と、（Ｂ）前記第１半導体層の選択された領域に第１導電型不純物をイオン注入して第１導電型イオン注入領域を形成する工程と、（Ｃ）前記第１導電型イオン注入領域の選択された領域に第２導電型不純物をイオン注入して、第２導電型イオン注入領域、および前記第１導電型イオン注入領域よりも高濃度に第２導電型不純物がイオン注入された高濃度イオン注入領域をそれぞれ形成する工程と（Ｄ）前記第１半導体層に対して活性化アニール処理を行って、前記第２導電型イオン注入領域および前記高濃度イオン注入領域から補助ソース領域およびソース領域をそれぞれ形成し、かつ、前記第１導電型イオン注入領域のうち前記補助ソース領域および前記ソース領域が形成されなかった領域からウェル領域を形成する工程と（Ｅ）前記第１半導体層上に、第２導電型層を含む第２半導体層を形成する工程と、（Ｆ）前記第２半導体層上にゲート絶縁膜を形成する工程と、（Ｇ）前記第２半導体層のうち蓄積チャネル領域となる領域と、前記補助ソース領域の一部とを覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程とを包含する。
【００３４】
ある好ましい実施形態において、前記工程（Ｂ）は、前記第１半導体層上にウェル領域形成用マスクを形成する工程を含み、前記工程（Ｃ）は、前記ウェル領域形成用マスク上に、ゲート長を規定する厚さを有する膜を形成する工程と、前記膜を介して前記第１導電型イオン注入領域に第２導電型の不純物のイオン注入を行う工程と、前記第１半導体層上に前記ソース領域を規定する開口部を有するソース領域形成用マスクを形成する工程と、前記ソース領域形成用マスクを用いて、前記第１導電型イオン注入領域に第２導電型の不純物のイオン注入を行う工程とを包含する。
【発明の効果】
【００３５】
本発明の半導体装置によると、表面凹凸が低減され、かつ結晶性の高い第１半導体層の上に、蓄積チャネル領域を含む第２半導体層を介してゲート絶縁膜が形成されているので、ゲート絶縁膜の絶縁特性を向上できる。通電時の損失（オン抵抗）を低く抑えつつ、ゲート絶縁膜の絶縁破壊電界を改善できるので、従来よりも信頼性の高い半導体装置を提供できる。
【００３６】
また、本発明によると、製造プロセスを複雑にすることなく、信頼性の高い半導体装置を製造できる。さらに、セルフアライメントを利用して、ソース領域よりもドーズ量の少ない補助ソース領域を形成すると、従来よりもゲート長を小さく抑えることができ、高信頼かつ高性能な半導体装置を製造できるので、特に有利である。
【発明を実施するための最良の形態】
【００３７】
本発明による半導体装置は、ソース領域と電気的に接続され、かつソース領域よりも不純物の総ドーズ量が少ない補助ソース領域を有している。この補助ソース領域の上に、蓄積チャネル領域を含む半導体層（チャネル層）を介してゲート絶縁膜が形成されている。ゲート電極は、補助ソース領域の一部をオーバーラップするように、ゲート絶縁膜上に配置されている。
【００３８】
以下、図１（ａ）および（ｂ）を参照しながら、本発明による半導体装置の好ましい実施形態である縦型ＭＯＳＦＥＴを説明する。図１（ａ）および（ｂ）は、縦型ＭＯＳＦＥＴの一部を示す断面模式図である。なお、本発明の半導体装置はＤＩＭＯＳＦＥＴ（Double Implanted Metal-Oxide-Semiconductor Field-Effect Transistor）であれば良く、縦型ＭＯＳＦＥＴに限定されない。
【００３９】
図１（ａ）に示す半導体装置１００は、半導体基板１の主面上に形成された第１半導体層４２と、半導体層４２の上に設けられた第２半導体層（チャネル層）４４と、ソース電極５１およびゲート電極５３と、半導体基板４１の裏面に設けられたドレイン電極５５とを有している。半導体基板４１は、例えば低抵抗のｎ+型炭化珪素基板であり、第１半導体層４２および第２半導体層４４は、例えば炭化珪素エピタキシャル層である。
【００４０】
第１半導体層４２は、半導体基板４１の導電型と異なる導電型（ここではｐ型）を有するウェル領域４５と、第１半導体層４２のうちウェル領域４５が形成されていない部分から構成されるドリフト領域４３とを有している。なお、図１では単一のウェル領域４５が示されているが、半導体装置１００は、典型的には複数のウェル領域４５を有している。ドリフト領域４３は、例えば、半導体基板４１よりも低濃度でｎ型不純物を含むｎ-型炭化珪素層である。
【００４１】
ウェル領域４５の内部には、ソース領域４７、補助ソース領域４８およびコンタクト領域５０が形成されている。ソース領域４７はソース電極５１とオーミック接触している。ソース領域４７は、ソース電極５１と良好なオーミックコンタクトを形成するため、例えば１×１０18ｃｍ-3以上の高濃度で、ドリフト領域４３と同じ導電型（例えばｎ++型）の不純物を含む。一方、補助ソース領域４８は、ソース領域４７と接するように配置されており、ソース領域４７よりも少ないドーズ量で、ソース領域４７と同じ導電型（例えばｎ型）の不純物を含んでいる。従って、補助ソース領域４８はソース領域４７よりも平坦な表面を有しており、また、補助ソース領域４８における結晶欠陥はソース領域４７における結晶欠陥より少ない。コンタクト領域５０はウェル領域４５と同じ導電型（ここではｐ++型）を有し、ソース電極５１とウェル領域４５とを電気的に接続するために設けられている。
【００４２】
第２半導体層４４は、第１半導体層４２の上に、ドリフト領域４３と補助ソース領域４８との間に位置するウェル領域４５を覆うように形成されている。第２半導体層４４は、また、補助ソース領域４８の少なくとも一部を覆っている。第２半導体層４４は、ソース領域４７と同じ導電型（例えばｎ型）の不純物がドープされた層を含んでいる。
【００４３】
ゲート電極５３は、第２半導体層４４の上にゲート絶縁膜４９を介して設けられており、第２半導体層４４のうち蓄積チャネル領域が形成される領域を覆うように配置されている。また、ゲート電極５３は、補助ソース領域４８の一部と重なるが、ソース領域５１とは重ならないように配置されている。
【００４４】
次に、半導体装置１００の動作を説明する。ここでは、半導体装置１００がノーマリーオフ型の場合について述べる。ゲート電極５３に印加する電圧がゼロのとき、第２半導体層４４のうち、ウェル領域４５の上に位置する部分（蓄積チャネル領域）が空乏化されて、蓄積チャネル領域の電気抵抗が高くなり、半導体装置１００はオフ状態となる。一方、ゲート電極５３に閾値電圧以上の電圧を印加すると、第２半導体層４４に含まれるキャリアが蓄積チャネル領域を移動できるようになり、蓄積チャネル領域の電気抵抗が低くなる。このとき、ドレイン電極５５から蓄積チャネル領域を介してソース電極５１へ電流を流すことができるので、半導体装置１００はオン状態となる。
【００４５】
なお、半導体装置１００は、ゲート電圧がゼロのときにオフ状態となるノーマリーオフ型に限らず、ゲート電極５３に印加する電圧（ゲート電圧）がゼロのときにオン状態となるノーマリーオン型であってもよいが、好ましくはノーマリーオフ型である。
【００４６】
半導体装置１００は、図８に示すような従来の半導体装置と比べて、以下に説明するような利点を有する。
【００４７】
上述したように、従来の半導体装置では、ゲート絶縁膜は、高濃度で不純物を含むソース領域上に形成されるので、ソース領域表面とウェル領域表面との段差に起因して、ゲート絶縁膜にくびれが生じて絶縁破壊を引き起こしやすい。また、ソース領域における表面凹凸や結晶性の影響により、優れた絶縁特性を有するゲート絶縁膜が得られ難い。さらに、ゲート絶縁膜が熱酸化膜の場合、図８（ｂ）に示す境界部分３９ｂにおいて、増速酸化によって熱酸化膜の厚さが変化しやすくなり、これがくびれ形成の一因となり得る。
【００４８】
これに対し、半導体装置１００では、ゲート絶縁膜は、ソース領域４７よりもドーズ量の少ない補助ソース領域４８の上に第２半導体層４４を介して形成される。補助ソース領域４８とウェル領域４５との不純物濃度の差が低減されているので、第１半導体層４２には図８（ｂ）に示すような段差が生じにくい。また、補助ソース領域４８の表面凹凸も低減されている。このような第１半導体層４２の上に第２半導体層４４を形成すると、第２半導体層４４の表面は略平坦となり、第２半導体層４４の上に、厚さばらつきを抑えたゲート絶縁膜４９を形成できる。さらに、ゲート絶縁膜４９が熱酸化膜の場合、熱酸化膜は第２半導体層４４の表面に形成されるため、図８（ｂ）を参照しながら説明したような増速酸化による熱酸化膜の厚さの変化を防止できるので、くびれの形成が抑制できる。
【００４９】
一方、補助ソース領域４８の不純物による結晶歪も、ソース領域４７の結晶歪よりも低減されているので、補助ソース領域４８の上には、結晶性に優れた第２半導体層４４を形成できる。従って、第２半導体層４４の上に、より高い信頼性を有するゲート絶縁膜４９を形成できる。
【００５０】
このように、下地となる半導体層（第２半導体層４４）の表面状態や結晶状態に起因するゲート絶縁膜４９の絶縁特性の低下を抑制でき、半導体装置１００の長期信頼性を向上できる。
【００５１】
また、半導体装置１００は、蓄積チャネル構造を有するので、図８に示すような反転型のチャネル層と比べて、ＭＯＳ界面からより深い領域で電流が流れる。特に炭化珪素を用いたＭＯＳＦＥＴは、従来から、高い界面順位密度に起因してチャネル移動度が低いという問題を有していたが、蓄積チャネルとして機能する第２半導体層４４を設けることにより、チャネル移動度を向上できるというメリットもある。
【００５２】
本発明では、補助ソース領域４８は、ゲート絶縁膜４９の絶縁耐圧を確保できるように十分に低い濃度で不純物を含む一方で、半導体装置１００の寄生抵抗とならないように十分に低いシート抵抗を有することが望ましい。従って、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少なく、例えば１×１０18ｃｍ-3以下であることが好ましい。一方、補助ソース領域４８のシート抵抗を低く抑えるために、例えば補助ソース領域４８の不純物として燐を用いる場合、補助ソース領域４８における燐のドーズ量は１×１０12ｃｍ-3以上であることが好ましい。
【００５３】
さらに、補助ソース領域４８における不純物濃度（ここではｎ型不純物の濃度）は、ウェル領域４５の不純物濃度（ここではｐ型不純物の濃度）よりも低くなるように設定されることが望ましい。補助ソース領域４８における不純物濃度が低いと、補助ソース領域４８の転位欠陥がゲート絶縁膜４９の絶縁特性に与える影響を効果的に抑制できる。
【００５４】
半導体装置１００は、製造プロセスを複雑にすることなく製造され得る。後述するように、セルフアライメントを利用して補助ソース領域４８を形成すると、従来よりもゲート長を小さくできるので有利である。補助ソース領域４８のドーズ量や厚さにもよるが、ゲート長を、例えば１μｍ以下、より好ましくは０．５μｍ以下まで小さくすることが可能になる。
【００５５】
ゲート絶縁膜４９に生じるくびれをより確実に防止するためには、補助ソース領域４８の表面（補助ソース領域４８とゲート絶縁膜４９との界面）と、ウェル領域４５の表面（ウェル領域４５とゲート絶縁膜４９との界面）との段差が１ｎｍ以下であることが好ましい。このような段差は、ウェル領域４５および補助ソース領域４８のドーズ量や、補助ソース領域４８の形成方法（不純物イオン注入方法など）や形成条件などを制御することによって実現できる。
【００５６】
補助ソース領域４８にドープされる不純物（本実施形態ではｎ型不純物）の種類は特に限定されないが、第１半導体層４２が炭化珪素層である場合には、上記不純物として燐を用いることが好ましい。燐の炭化珪素に対する拡散係数は比較的高いので、燐の濃度が低い場合でも補助ソース領域４８のシート抵抗をより低くできるからである。これに対し、ソース領域４７にソープされる不純物（ｎ型不純物）は、ソース電極５１とのコンタクトを形成する際の熱処理によって蒸発しないように炭化珪素に対して低い拡散係数を有することが好ましく、そのような不純物として例えば窒素を用いることができる。これによって、低いコンタクト抵抗を有するソース領域４７が得られる。
【００５７】
補助ソース領域４８の厚さは特に限定されないが、図１（ａ）に示すように補助ソース領域４８がソース領域４７よりも薄いと、後述するようにセルフアライメントによって補助ソース領域４８を容易に形成できるという利点がある。補助ソース領域４８の厚さは、好ましくは１μｍ以下、より好ましくは０．５μｍ以下である。例えば、ソース領域４７に接触抵抗の低い電極を形成するためにソース領域４７の厚さを３００ｎｍ以上とし、補助ソース領域４８の厚さを例えば２００ｎｍ程度としてもよい。
【００５８】
また、この逆に、補助ソース領域４８はソース領域４７よりも厚くても良い。この場合の半導体装置１００の構成を図１（ｂ）に示す。この構成によると、補助ソース領域４８におけるシート抵抗を低減できるという利点がある。
【００５９】
図１（ａ）および（ｂ）に示す半導体装置１００を製造する際には、ソース領域４７および補助ソース領域４８は、後述するように、半導体層４２に対するイオン注入および活性化アニールによって形成できる。この後、半導体層４２の上に第２半導体層４４を形成すると、第２半導体層４４に対して不純物イオンの注入や活性化アニールを行う必要がなく、第２半導体層４２の表面平坦性を良好に保持できるので有利である。
【００６０】
図１（ａ）および（ｂ）に示す構成の代わりに、図１（ｃ）に示すように、補助ソース領域４８をソース領域４７よりも厚くするとともに、ソース領域４７の一部を第２半導体層４４に形成しても良い。このような構成により、半導体装置１００のオン抵抗を低減できる。
【００６１】
図１（ｃ）に示す構成を有する半導体装置１００を製造する際には、補助ソース領域４８は、半導体層４２に対するイオン注入および活性化アニールによって形成できる。一方、ソース領域４７は、ウェル領域４５および補助ソース領域４８などが形成された半導体層４２の上に第２半導体層４４を形成した後、第１半導体層４２および第２半導体層４４における所定の領域に不純物イオンを注入することによって得られる。
【００６２】
補助ソース領域４８は、深さ方向に不純物濃度分布を有していてもよい。例えば、補助ソース領域４８の不純物濃度を第２半導体層（チャンネル層）４４との界面近傍の領域で高くなるように制御すると、半導体装置１００のオン抵抗を低く抑えることができる。
【００６３】
補助ソース領域４８におけるドーズ量を抑えた場合でも、補助ソース領域４８にはウェル領域４５よりも多量の不純物（ｎ型およびｐ型不純物）が含まれているので、ゲート絶縁膜４９のうち補助ソース領域４８の上に形成された部分４９ｓの絶縁特性は、ウェル領域５の上に形成された部分４９ｗの絶縁特性よりも若干低くなる。従って、補助ソース領域８のうちゲート電極１３によってオーバーラップされる部分の面積を小さく抑えることが好ましい。これにより、上記部分４９ｓのうち電位差が生じる領域、すなわち補助ソース領域４８とゲート電極５３とで挟まれた領域の面積を低減できるので、ゲート絶縁膜４９の信頼性をより高くできる。
【００６４】
具体的には、補助ソース領域４８のうちゲート電極５３によってオーバーラップされる部分におけるゲート長方向のサイズｂは小さい方が良く、例えばゲート長ａよりも小さいことが好ましい。ただし、ゲート長ａが１μｍ以下の短ゲート構造を有する炭化珪素ＭＯＳＦＥＴの開発が進んでいることを考慮すると、上記サイズｂは、加工が可能な程度に小さく抑えられていればよく、ゲート長ａ以上であってもよい。
【００６５】
第２半導体層４４は、ソース領域４７と同じ導電型（ここではｎ型）のドープ層を有していればよく、単層であっても積層構造を有していてもよい。ドープ層における不純物濃度は、ドープ層の厚さ方向に略均一でもよいし、所望の勾配を有していてもよい。また、第２半導体層４４が積層構造を有する場合、例えば後述するようなδドープ層状構造を有していてもよい。第２半導体層４４の形成方法も特に限定されないが、第１半導体層４２に対する活性化アニール後、第１半導体層４２の上にエピタキシャル成長によって形成された層であることが好ましい。
【００６６】
ゲート絶縁膜４９は、炭化珪素層などの第２半導体層４４の熱酸化によって形成された熱酸化膜（ＳｉＯ2膜）であってもよいし、第２半導体層４４の上にＣＶＤ法などによって堆積された堆積膜であってもよい。いずれの場合でも、下地となる半導体層の表面状態や結晶状態に起因するゲート絶縁膜４９の特性劣化を防止できる。
【００６７】
（実施形態１）
以下、図面を参照しながら、本発明による実施形態１の半導体装置を説明する。本実施形態は炭化珪素を用いた縦型ＭＯＳＦＥＴである。
【００６８】
本実施形態のＭＯＳＦＥＴは複数のユニットセルを備えており、図２（ａ）は、そのうちの４個のユニットセルの構成を示す平面図である。また、図２（ｂ）は、図２（ａ）に示すＭＯＳＦＥＴにおける炭化珪素層（第１エピタキシャル層）の上面図である。図２（ｃ）は、図２（ａ）および（ｂ）におけるＩ−Ｉ’断面図である。
【００６９】
本実施形態のＭＯＳＦＥＴは、低抵抗の炭化珪素基板１の主面上に形成された第１エピタキシャル層（厚さ：例えば１０μｍ）２と、第１エピタキシャル層２の上に形成されたチャネル層（第２エピタキシャル層）４と、第１エピタキシャル層２の上に設けられたソース電極１１と、第２エピタキシャル層４の上にゲート絶縁膜９を介して設けられたゲート電極１３と、炭化珪素基板１の裏面に設けられたドレイン電極１５とを有している。
【００７０】
炭化珪素基板１は、例えば４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板である。また、炭化珪素基板１の導電型はｎ型であり、ｎ型不純物のドーピング濃度は１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度である。
【００７１】
第１エピタキシャル層２は、複数のｐ型ウェル領域（厚さ：例えば８００ｎｍ）５と、ドリフト領域３とを有している。ドリフト領域３は、ｎ型のＳｉＣをエピタキシャル成長させることによって形成されている。ドリフト領域３におけるｎ型不純物のドーピング濃度は、炭化珪素基板１のドーピング濃度よりも低く、例えば６００Ｖ耐圧のＭＯＳＦＥＴの場合、１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度に設定される。複数のウェル領域５は、第１エピタキシャル層２の表面近傍の選択された領域に設けられており、そのｐ型不純物のドーピング濃度は１×１０18ｃｍ-3以下であることが好ましく、例えば５×１０17ｃｍ-3程度に設定される。
【００７２】
ウェル領域５の内部には、ｎ型不純物として窒素を含むｎ型のソース領域（厚さ７ｄ：例えば２００ｎｍ）７と、ウェル領域５とソース電極１１とを接続するためのｐ++型コンタクト領域１０とが形成されている。ソース領域７の窒素濃度は例えば１×１０18ｃｍ-3以上である。
【００７３】
ソース領域７の周囲には、ｎ型不純物として燐を含むｎ型の補助ソース領域（厚さ８ｄ：例えば１００ｎｍ）８が形成されている。補助ソース領域８の燐濃度は例えば１×１０17ｃｍ-3であり、このとき、補助ソース領域８の厚さ８ｄが例えば１０ｎｍであれば、ソース領域７と蓄積チャネル領域との間に補助ソース領域８を挿入することによってＭＯＳＦＥＴ全体のオン抵抗が増大することを防止できる。なお、補助ソース領域８の不純物濃度および厚さ８ｄは、上記濃度や厚さに限定されず、ＭＯＳＦＥＴ全体のオン抵抗に対する補助ソース領域８のシート抵抗の割合が十分小さく（例えば１０％以下）なるように設定されることが好ましい。補助ソース領域８のゲート長方向におけるサイズ８ｓは、例えば５μｍである。また、補助ソース領域８の外縁とウェル領域５の端部との距離（ゲート長）ａは、例えば１μｍである。
【００７４】
本実施形態における第２エピタキシャル層４は、補助ソース領域８とドリフト領域３との間のウェル領域５の上、および補助ソース領域８の少なくとも一部の上に形成されている。第２エピタキシャル層４は、ｎ型不純物が平均濃度２×１０17ｃｍ-3でドープされた、厚さが３００ｎｍのエピタキシャル層である。あるいは、第２エピタキシャル層４は、ｎ型のドープ層を含む積層構造を有していてもよく、例えば、出願人が特許出願２００２−５４４７８９で開示しているようなδドープ層状構造を有していてもよい。
【００７５】
図３は、δドープ層状構造を有する第２エピタキシャル層４の拡大模式図である。図３に示すように、「δドープ層状構造」とは、意図的なドーピングを行わないで形成されたアンドープＳｉＣ層４ａとｎ型ドープ層（δドープ層）４ｂとを交互に積層させた構造をいう。ｎ型ドープ層（厚さ：例えば１０ｎｍ程度）４ｂは、アンドープＳｉＣ層（厚さ：例えば４０ｎｍ程度）４ａよりも薄く、かつアンドープＳｉＣ層４ａよりも高濃度でドーパントを含んでいる。また、δドープ層状構造の最上層および最下層はアンドープＳｉＣ層４ａである。これらの層４ａ、４ｂは、それぞれ、エピタキシャル成長によって形成されている。このような構造によると、δドープ層４ｂのキャリアは不純物の少ないアンドープＳｉＣ層４ａへ供給され、δドープ層４ｂよりも不純物散乱の少ないアンドープＳｉＣ層４ａを走行するため、チャネル移動度を向上できる。
【００７６】
ソース電極１１は、ソース領域７の少なくとも一部およびコンタクト領域１０の少なくとも一部と接するように設けられ、ソース電極１１とこれらの領域７、１０との間にはオーミック接触が形成されている。
【００７７】
ゲート絶縁膜９は、第２エピタキシャル層４の上に形成されている。本実施形態におけるゲート絶縁膜９は、第２エピタキシャル層４を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート絶縁膜９の厚さは、ＭＯＳＦＥＴデバイスを駆動するときのゲート電圧などによっても変わるが、例えば数８０ｎｍである。ゲート絶縁膜９は、第２エピタキシャル層４の表面のうちソース電極１１が形成されている領域以外の領域に亘って形成される。ただし、ゲート絶縁膜９はソース電極１１と接していないことが好ましい。ソース電極１１と接すると、ソース電極（例えばＮｉ電極）１１からＮｉなどがゲート絶縁膜９に拡散し、ゲート絶縁膜９の絶縁耐圧を低下させるおそれがある。
【００７８】
ゲート電極１３は、ゲート絶縁膜９の上に、補助ソース領域８の一部、および第２エピタキシャル層４のうち蓄積チャネルが形成される領域をオーバーラップするように設けられている。補助ソース領域８のうちゲート電極１３によってオーバーラップされている部分のゲート方向のサイズｂは、例えば０．５μｍである。
【００７９】
以下、図面を参照しながら、本実施形態のＭＯＳＦＥＴの製造方法を説明する。図４〜図６は、本実施形態のＭＯＳＦＥＴの製造方法を説明するための断面模式図である。これらの図における各構成要素のサイズは、実際のサイズと対応していない。例えば図４では、注入マスク２１はイオン注入領域２３よりも薄く示されているが、実際にはイオン注入領域２３よりも厚く形成される。
【００８０】
まず、図４（ａ）に示すように、炭化珪素基板１の主面上にＣＶＤ法で形成された第１エピタキシャル層２の表面に、第１の注入マスク２１を形成する。第１の注入マスク２１は、第１エピタキシャル層２のうち第１導電型（ここではｐ型）の不純物を注入する領域を規定する開口部を有している。第１の注入マスク２１は、第１エピタキシャル層２の上に、例えばＴＥＯＳ（tetra-ethoxysilane）膜を堆積した後、フォトリソグラフィおよびエッチング工程によってＴＥＯＳ膜をパターニングすることにより形成できる。ＴＥＯＳ膜をパターニングする際、ドライエッチングのみで行うと、第１エピタキシャル層２の表面に１ｎｍより大きい段差が生じるおそれがあるため、ドライエッチングにウェットエッチングを組み合わせたエッチング手法を適用することが望ましい。具体的には、ＴＥＯＳ膜のうち不図示のレジストマスクによって覆われていない領域の大部分をドライエッチングで除去した後、第１エピタキシャル層２の上に薄く残った部分をウェットエッチングで除去する。このような手法を用いると、第１の注入マスク２１の形成によって、第１エピタキシャル層２の表面に与えるダメージを抑えることができる。第１の注入マスク２１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましく、例えば２μｍである。
【００８１】
次いで、図４（ｂ）に示すように、第１の注入マスク２１の上方から第１エピタキシャル層２に、ｐ型の不純物イオン（例えばＡｌイオン）２２を注入する。不純物イオンの注入は多段階で行ってもよい。これにより、第１エピタキシャル層２に、ｐ型の不純物イオンが注入された第１導電型イオン注入領域２３が形成される。また、第１エピタキシャル層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域３となる。
【００８２】
続いて、図４（ｃ）に示すように、第１の注入マスク２１および第１エピタキシャル層２の上に、例えばＴＥＯＳ膜からなる第２の注入マスク２４を形成する。第２の注入マスク２４の厚さは例えば１μｍであり、この厚さによってＭＯＳＦＥＴのゲート長が規定される。例えば、第２の注入マスク２４の厚さを１μｍより小さく（例えば０．５μｍ）とすると、１μｍより小さいゲート長を有するＭＯＳＦＥＴを容易に製造できる。
【００８３】
なお、第２の注入マスク２４は、第１エピタキシャル層２および第１の注入マスク２１の表面に亘ってＴＥＯＳ膜を形成した後、ＴＥＯＳ膜のうち第１の注入マスク２１の側壁を覆う部分以外の部分を除去（エッチバック）することによって形成してもよい。
【００８４】
この後、図４（ｄ）に示すように、第２の注入マスク２４の上方から炭化珪素エピタキシャル２に第２導電型（ここではｎ型）の不純物イオン２５を注入する。不純物イオン２５としては、燐などの炭化珪素に拡散しやすい不純物を用いることが好ましい。このとき、第１エピタキシャル層２のうち、第１の注入マスク２１およびその側壁を覆う第２の注入マスク２４の下には不純物イオンが注入されないように、イオン注入における加速電圧を調整する必要がある。そのような加速電圧は、不純物イオン２５の種類にもよるが、例えば燐を用いた場合、２００ｋｅＶ程度に設定され得る。不純物イオン２５は比較的浅く（例えば、第１エピタキシャル層２の表面からの深さ２００ｎｍ以下）注入されればよいので、上記のような低い加速電圧でも構わない。また、ドーズ量は、後述するソース領域を形成する際のイオン注入におけるドーズ量よりも少なくなるように選択され、例えば
１０13ｃｍ-2以上１０15ｃｍ-2以下である。これにより、第１導電型イオン注入領域２３の一部が第２導電型イオン注入領域２６となる。
【００８５】
不純物イオン２５の注入後、第１および第２の注入マスク２１、２４を取り除く。続いて、図４（ｅ）に示すように、第１エピタキシャル層２の上に、例えばＴＥＯＳ膜からなる第３の注入マスク（厚さ：例えば１．５μｍ）２７を形成する。第３の注入マスクは、第１エピタキシャル層２のうちソース領域となる領域を規定する開口部を有している。第３の注入マスク２７は、例えば第１の注入マスク２１と同様の方法で形成される。
【００８６】
次いで、図５（ａ）に示すように、第１エピタキシャル層２のうち第３の注入マスク２７によって露出された領域に不純物イオン２８を注入し、ソース領域となる高濃度イオン注入領域７’を形成する。本実施形態では、不純物イオン２８として窒素を用いる。このとき、高濃度イオン注入領域７’が第１導電型イオン注入領域２３の内部に形成され、かつ、ソース電極と良好なコンタクトを形成できるように十分な厚さ（例えば２００ｎｍ以上）を有するように、加速電圧などの注入条件を設定する。ドーズ量は、前述した第２導電型イオン注入領域２６を形成する際のイオン注入におけるドーズ量よりも多くなるように選択され、例えば１０14ｃｍ-2以上１０15ｃｍ-2以下である。イオン注入後、第３の注入マスク２７を取り除く。
【００８７】
この後、図５（ｂ）に示すように、炭化珪素エピタキシャル層２の上に、ｐ++型コンタクト領域を規定する開口部を有する第４の注入マスク３０を形成し、第４の注入マスク３０の上方から第１導電型（ここではｐ型）の不純物（例えばＡｌ）をイオン注入する。ドーズ量は、例えば１０15ｃｍ-2とする。これにより、ｐ++型コンタクト領域となる高濃度イオン注入領域１０’を形成する。イオン注入後、第４の注入マスク３０を取り除く。
【００８８】
次に、図５（ｃ）に示すように、炭化珪素エピタキシャル層２の表面にキャップ層２９を形成する。キャップ層２９は、後述する活性化アニール工程における炭化珪素エピタキシャル層２の表面荒れを防止するために形成され、好ましくは炭素膜である。炭素膜は、スパッタ法等を用いて堆積することができる。
【００８９】
続いて、図５（ｄ）に示すように、不純物イオンが注入された炭化珪素エピタキシャル層２に対して結晶を回復させるための活性化アニールを行った後、キャップ層２９を除去する。
【００９０】
活性化アニールは、キャップ層２９を形成した後、加熱炉のチャンバー内に設置したまま行うことができる。例えば、チャンバーにアルゴンガスを０．５リットル／分の流量で供給しながら、１７５０℃の温度で約３０分間の炭化珪素エピタキシャル層２を加熱する。このとき、チャンバー内の圧力を９１ｋＰａで一定とする。これにより、高濃度イオン注入領域７’、１０’からそれぞれソース領域７およびｐ++型コンタクト領域１０が形成される。また、第２導電型イオン注入領域２６のうち不純物イオン２８が注入されずに残った領域から補助ソース領域８が形成され、第１導電型イオン注入領域２３のうちソース領域７および補助ソース領域８が形成されなかった領域はウェル領域５となる。
【００９１】
キャップ層２９の除去方法は特に限定されないが、キャップ層２９が炭素膜であれば、加熱炉のチャンバー内に設置したままキャップ層２９の熱酸化を行うと、炭化珪素エピタキシャル層２の表面に与えるダメージを抑えつつ、容易にキャップ層２９を除去できる。具体的には、加熱炉のチャンバー内の温度を８００℃で一定とし、流量５リットル／分の酸素を供給しながら、３０分間の加熱処理を行う。なお、キャップ層２９を、プラズマ処理、オゾン処理などの熱酸化以外の方法を用いて除去してもよい。
【００９２】
図７は、図５（ｄ）に示す第１エピタキシャル層２の表面状態を拡大した図である。本実施形態では、上述したような工程でイオン注入、およびキャップを利用した活性化アニールを行うため、ソース領域７の表面と補助ソース領域８の表面との境界部分における段差Ｌは１ｎｍ以下に抑えられている。また、ソース領域７の表面には若干の凹凸が生じているが、補助ソース領域８およびウェル領域５の表面は略平坦である。
【００９３】
次いで、図６（ａ）に示すように、第１エピタキシャル層２の表面に炭化珪素をエピタキシャル成長させることによって、厚さが例えば３００ｎｍの第２エピタキシャル層４を形成する。第２エピタキシャル層４の形成は、活性化アニールを行った後、加熱炉のチャンバー内に設置したまま行うことができる。
【００９４】
図３に示すようなδドープ層状構造を有する第２エピタキシャル層４を形成する場合には、まず、チャンバー内にＳｉの原料ガスと炭素の原料ガスとを供給しながら、ドーパントを含まないアンドープＳｉＣ層４ａをエピタキシャル成長させ、続いて、上記原料ガスに加えて窒素ガスをチャンバー内に供給しながら、ｎ型不純物として窒素を含むδドープ層４ｂをエピタキシャル成長させる。これを所定の回数繰り返した後、最上層としてアンドープＳｉＣ層４ａを形成する。δドープ層４ｂにおける不純物濃度（窒素濃度）は、例えば１×１０18ｃｍ-3であり、アンドープＳｉＣ層４ａにおける不純物濃度（窒素濃度）は、例えば１×１０16ｃｍ-3以下である。形成された第２エピタキシャル層４は、図７に示す段差Ｌの影響を受けておらず、略平坦な表面を有する。
【００９５】
この後、図６（ｂ）に示すように、第２エピタキシャル層４の上に熱酸化膜９’を形成する。本実施形態では、ドライ酸素雰囲気中、１２００℃の温度で第２エピタキシャル層４を熱酸化することによって、厚さが例えば８０ｎｍの熱酸化膜９’を形成し、得られた熱酸化膜９’に対して、アルゴン雰囲気中で同じ温度（１２００℃）で３０分間の熱処理を行う。
【００９６】
続いて、図６（ｃ）に示すように、第２エピタキシャル層４および熱酸化膜９’の一部を、例えばＲＩＥ法でエッチングしてソース領域７の表面を露出させる。これにより、熱酸化膜９’からゲート絶縁膜９が得られる。
【００９７】
次いで、図６（ｄ）に示すように、ゲート電極１３、ソース電極１１およびドレイン電極１５を形成する。ソース電極１１およびドレイン電極１５は次のようにして形成できる。まず、電子ビーム（ＥＢ）蒸着装置を用いて、ソース領域７およびコンタクト領域１０の露出表面の一部上にＮｉ膜を堆積させる。また、炭化珪素基板１の裏面にもＮｉ膜を堆積させる。続いて、加熱炉を用いて、これらのＮｉ膜を１０００℃の温度で加熱すると、ソース領域７およびコンタクト領域１０とオーミック接合されたソース電極１１および、炭化珪素基板１の裏面にオーミック接合されたドレイン電極１５が得られる。一方、ゲート電極１３は、ゲート絶縁膜９の上にアルミニウム、ポリシリコンなどを用いて形成できる。ゲート電極１３は、第２エピタキシャル層４のうち蓄積チャネルが形成される領域を覆うように配置される。ゲート電極１３は、また、補助ソース領域８の一部を覆っており、ゲート電極１３と補助ソース領域８とが重なっている部分のゲート長方向のサイズｂは、例えば０．５μｍである。このようにして、炭化珪素ＭＯＳＦＥＴが得られる。
【００９８】
上記方法によって形成された耐圧が６００Ｖの炭化珪素ＭＯＳＦＥＴは、ソース領域７および補助ソース領域８の抵抗が小さく抑えられているので、例えば５ｍΩｃｍ2以下の低いオン抵抗を有しており、かつ、ゲート絶縁膜９の特性低下が抑制されているので、１０年間の連続使用に耐え得る信頼性を有する。
【００９９】
上記の方法では、補助ソース領域８をセルフアライメントで形成するが、第１のマスク２１とは別個に、補助ソース領域８となる領域を規定する開口部を有するマスクを用いてイオン注入することにより、補助ソース領域８を形成してもよい。ただし、その場合、マスクの位置合わせが必要となるので、マスクの位置合わせ精度を考慮すると、ゲート長ａを例えば１μｍ未満に抑えることは困難である。これに対し、上記方法のようにセルフアライメントを利用すると、マスクの位置合わせが不要となり、ゲート長ａを従来より短くできるので有利である。
【０１００】
なお、ソース領域をセルフアライメントで形成して短ゲートトランジスタを製造する方法が提案されているが（例えば特開２００２−２９９６２０号公報）、ソース領域を形成する場合、高い加速電圧で不純物イオンを注入するので、第１導電型不純物イオンを注入する際に用いる第１のマスクを厚く（例えば１．５μｍ以上）する必要がある。そのため、上記マスク上に堆積させるマスク膜をある程度厚く（例えば１μｍ超）しなければ、上記マスクの側壁部に確実にマスク膜を堆積できない。このマスク膜の厚さがゲート長を規定するので、ゲート長を１μｍよりも短縮することが難しい。
【０１０１】
これに対し、本実施形態のようにセルフアライメントで補助ソース領域８を形成する場合、第１の注入マスク２１および第２の注入マスク２４を用いて、ソース領域を形成する場合の加速電圧よりも低い加速電圧でイオン注入を行えば良いため、第１の注入マスク２１は上述の従来方法で用いる第１のマスクよりも薄くできる。従って、第１の注入マスク２１の上に設けるマスク膜（第２の注入マスク）２４の厚さをより小さくできるという利点がある。第２のマスク２４の厚さは、上記方法では１μｍであるが、好ましくは０．８μｍ以下であり、例えば０．５μｍであっても良い。
【０１０２】
本発明の半導体装置の製造方法は上記方法に限定されない。
【０１０３】
補助ソース領域となる第２導電型イオン注入領域２６を形成する際に、多段階の注入を行い、第２導電型イオン注入領域２６における不純物イオン２５の濃度プロファイルを制御してもよい。例えば、第２導電型イオン注入領域２６における不純物イオン２５の濃度を、深くなるにつれて低くなるように制御してもよい。これにより、補助ソース領域８の結晶状態を良好に保ちつつ、補助ソース領域８と蓄積チャネル領域との界面における抵抗を小さく抑えることができる。
【０１０４】
上記方法では熱酸化によってゲート絶縁膜９を形成したが、熱酸化の代わりに公知の薄膜堆積法によって例えばＳｉＯ2からなるゲート絶縁膜９を形成してもよい。この場合でも、第１エピタキシャル層２の表面凹凸や段差が低減されているので、厚さのばらつきが低減された、絶縁特性の高いゲート絶縁膜９を形成できる。
【０１０５】
また、上記方法では、炭化珪素エピタキシャル層２に対する全てのイオン注入工程を行った後に活性化アニールを行うが、イオン注入工程の一部を行った後に活性化アニールを行い、続いて残りのイオン注入工程を行った後に再度の活性化アニールを行ってもよい。例えば、４（ｂ）に示すｐ++型コンタクト領域となる領域へのイオン注入工程の前に、図４（ｃ）、（ｄ）に示す活性化アニール工程を行うこともできる。この場合、この活性化アニールの後、ｐ++型コンタクト領域となる領域に対するイオン注入を行い、続いて再度の活性化アニールを行ってもよい。
【０１０６】
さらに、上記方法では、第２エピタキシャル層４をエッチングし、ソース領域７とソース電極１１とを接触させているが、第２エピタキシャル層４のエッチングを行わず、ソース電極１１を第２エピタキシャル層４の上に形成してもよい。この場合、ソース領域７の上に存在する第２エピタキシャル層４の上にＮｉ膜を堆積した後、高温で熱処理を行ってＮｉ膜をシリサイド化させることによって、Ｎｉシリサイドを含むソース電極１１とソース領域７とを接触させると、接触抵抗を低く抑えることができる。ただし、上記方法のように、第２エピタキシャル層４をエッチングしてソース領域７の一部を露出させ、ソース領域７の露出表面上にソース電極１１を形成すると、より確実に接触抵抗を抑えることができるので有利である。
【０１０７】
本発明の半導体装置は、ＭＯＳＦＥＴに限定されず、種々の絶縁ゲート型トランジスタに適用できる。例えば、プレーナ型あるいはトレンチ型の絶縁ゲート型トランジスタに対しても好適に用いられ得る。
【０１０８】
さらに、本発明は、炭化珪素以外の半導体を用いた半導体装置にも適用でき、例えばＧａＮなどの他のワイドギャップ半導体を用いたＭＯＳＦＥＴにも適用可能である。なお、ＧａＮを用いたＭＯＳＦＥＴに適用する場合、半導体層（ＧａＮ層）を形成するための基板としてサファイア基板などの半導体基板以外の基板を用いてもよい。
【産業上の利用可能性】
【０１０９】
本発明は、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴを含む種々の絶縁ゲート型半導体装置に適用できる。特に、ＳｉＣなどのワイドギャップ半導体を用いた半導体装置に用いると有利である。そのような半導体装置は、家電製品や自動車、電力輸送・変換装置、産業用機器などの各種電力・電気機器に使用可能な低損失パワーデバイスに用いられ得る。
【図面の簡単な説明】
【０１１０】
【図１】（ａ）〜（ｃ）は、本発明による好ましい実施形態の半導体装置の断面模式図である。
【図２】（ａ）は、本発明による実施形態のＭＯＳＦＥＴの平面図であり、（ｂ）は実施形態における第１エピタキシャル層の平面図であり、（ｃ）は（ａ）のＩ−Ｉ’断面図である。
【図３】本発明の実施形態における蓄積チャネル領域の構造例を説明するための拡大模式図である。
【図４】（ａ）〜（ｅ）は、本発明による実施形態のＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図５】（ａ）〜（ｄ）は、本発明による実施形態のＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図６】（ａ）〜（ｄ）は、本発明による実施形態のＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【図７】図５（ｄ）に示す第１エピタキシャル層の表面状態を説明するための断面図である。
【図８】（ａ）は、従来の縦型ＭＯＳＦＥＴの構成を示す断面模式図であり、（ｂ）は従来の縦型ＭＯＳＦＥＴにおけるゲート絶縁膜の拡大断面図である。
【符号の説明】
【０１１１】
１                  半導体基板
２                  第１エピタキシャル層
４                  第２エピタキシャル層
４１                基板
４２                第１半導体層
４４                第２半導体層
４３、３            ドリフト領域
４５、５            ウェル領域
４７、７            ソース領域
４８、８            補助ソース領域
４９、９            ゲート絶縁膜
５０、１０          コンタクト領域
５１、１１          ソース電極
５３、１３          ゲート電極
５５、１５          ドレイン電極
１００              半導体装置
【図１】
2006066438.tif 000003
【図２】
2006066438.tif 000004
【図３】
2006066438.tif 000005
【図４】
2006066438.tif 000006
【図５】
2006066438.tif 000007
【図６】
2006066438.tif 000008
【図７】
2006066438.tif 000009
【図８】
2006066438.tif 000010