(57)【要約】【課題】ゲート電極の空乏化を抑制しながら、ゲート電極を形成する際の製造プロセスを簡略化することが可能な半導体装置を提供する。【解決手段】この半導体装置は、一対のｎ型のソース／ドレイン領域６ａと、チャネル領域５ａ上にゲート絶縁膜７ａを介して形成されたゲート電極８ａと、一対のｐ型のソース／ドレイン領域６ｂと、チャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成されたゲート電極８ｂとを備えている。そして、ゲート電極８ａは、ゲート絶縁膜７ａ上に形成されたＴａＮ層９ａと、ＴａＮ層９ａ上に形成されたポリシリコン層１０ａとを含み、ゲート電極８ｂは、ゲート絶縁膜７ｂ上に形成されたＴａＮ層９ｂと、ＴａＮ層９ｂ上に形成されたポリシリコン層１０ｂとを含み、ＴａＮ層９ａおよび９ｂは、同じ層からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域の主表面に第１チャネル領域を挟むように所定の間隔を隔てて形成された一対の第１導電型の第１ソース／ドレイン領域と、
前記第１チャネル領域上に第１ゲート絶縁層を介して形成された第１ゲート電極と、
前記半導体領域の主表面に第２チャネル領域を挟むように所定の間隔を隔てて形成された一対の第２導電型の第２ソース／ドレイン領域と、
前記第２チャネル領域上に第２ゲート絶縁層を介して形成された第２ゲート電極とを備え、
前記第１ゲート電極は、前記第１ゲート絶縁層上に形成された第１金属層と、前記第１金属層上に形成された第１半導体層とを含み、
前記第２ゲート電極は、前記第２ゲート絶縁層上に形成された第２金属層と、前記第２金属層上に形成された第２半導体層とを含み、
前記第１金属層および前記第２金属層は、同じ層からなる、半導体装置。
【請求項２】
前記第１金属層および前記第２金属層は、前記第１半導体層および前記第２半導体層の膜厚よりも小さい平均膜厚を有する、半導体装置。
【請求項３】
前記第１金属層および前記第２金属層は、２．５ｎｍ未満の平均膜厚を有する、請求項２に記載の半導体装置。
【請求項４】
前記第１金属層および前記第２金属層は、それぞれ、前記第１ゲート絶縁層および前記第２ゲート絶縁層を部分的に覆うように形成されており、
前記第１半導体層および前記第２半導体層は、それぞれ、前記第１ゲート絶縁層の前記第１金属層により覆われていない部分および前記第２ゲート絶縁層の前記第２金属層により覆われていない部分に、接触するように形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１金属層および前記第２金属層は、ドット状に形成されている、請求項４に記載の半導体装置。
【請求項６】
前記第１ゲート絶縁層および前記第２ゲート絶縁層は、３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなる、請求項４または５に記載の半導体装置。
【請求項７】
前記第１半導体層は、第１導電型の不純物を含有するシリコン層を含み、
前記第２半導体層は、第２導電型の不純物を含有するシリコン層を含む、請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、第１導電型のソース／ドレイン領域と、第２導電型のソース／ドレイン領域とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ｎ型のソース／ドレイン領域とｎ型のポリシリコン層からなるゲート電極とを有するｎチャネルＭＯＳトランジスタと、ｐ型のソース／ドレイン領域とｐ型のポリシリコン層からなるゲート電極とを有するｐチャネルＭＯＳトランジスタとによって構成されたデュアルゲートＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が知られている。この従来のデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極をポリシリコン層によって形成しているので、ゲート電極の空乏化が生じるという不都合がある。そこで、このゲート電極の空乏化の問題点を解消することが可能なデュアルゲートＣＭＯＳが提案されている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を金属層により形成することによって、半導体（ポリシリコン）からなるゲート電極の空乏化の問題点を解消している。また、上記特許文献１に提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極のフェルミレベルを、それぞれの適切なエネルギレベルに設定するために、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を、それぞれ、適切な仕事関数を有する異なる種類の金属層によって形成している。
【特許文献１】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に提案されたデュアルゲートＣＭＯＳでは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極を、それぞれ、異なる種類の金属層によって形成しているので、ｎチャネルＭＯＳトランジスタのゲート電極とｐチャネルＭＯＳトランジスタのゲート電極とを個別に形成する必要がある。これにより、ゲート電極を形成する際の製造プロセスが複雑化するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ゲート電極の空乏化を抑制しながら、ゲート電極を形成する際の製造プロセスを簡略化することが可能な半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の一の局面における半導体装置は、半導体領域の主表面に第１チャネル領域を挟むように所定の間隔を隔てて形成された一対の第１導電型の第１ソース／ドレイン領域と、第１チャネル領域上に第１ゲート絶縁層を介して形成された第１ゲート電極と、半導体領域の主表面に第２チャネル領域を挟むように所定の間隔を隔てて形成された一対の第２導電型の第２ソース／ドレイン領域と、第２チャネル領域上に第２ゲート絶縁層を介して形成された第２ゲート電極とを備え、第１ゲート電極は、第１ゲート絶縁層上に形成された第１金属層と、第１金属層上に形成された第１半導体層とを含み、第２ゲート電極は、第２ゲート絶縁層上に形成された第２金属層と、第２金属層上に形成された第２半導体層とを含み、第１金属層および第２金属層は、同じ層からなる。なお、本発明の第１金属層および第２金属層は、金属単体からなる層のみならず、金属化合物からなる層も含む広い概念である。
【０００７】
この一の局面による半導体装置では、上記のように、第１ゲート電極が第１ゲート絶縁層上に形成された第１金属層と、第１金属層上に形成された第１半導体層とを含むように構成するとともに、第２ゲート電極が第２ゲート絶縁層上に形成された第２金属層と、第２金属層上に形成された第２半導体層とを含むように構成することによって、第１および第２ゲート電極をゲート絶縁層上に形成された半導体層のみによって構成する場合と異なり、第１および第２ゲート電極の空乏化を抑制することができる。また、第１ゲート電極の第１金属層および第２ゲート電極の第２金属層が同じ層からなるように構成することによって、第１金属層および第２金属層を同じ層をパターニングすることにより同時に形成することができるので、第１および第２金属層を形成する際の製造プロセスを簡略化することができる。これにより、第１金属層を含む第１ゲート電極、および、第２金属層を含む第２ゲート電極を形成する際の製造プロセスを簡略化することができる。なお、積層された金属層と半導体層とを同一のエッチング工程で加工（パターニング）することにより、第１金属層および第１半導体層からなる第１ゲート電極と、第１金属層および第１半導体層からなる第２ゲート電極とを同時に形成することも可能である。また、第１ゲート電極を、第１金属層と、第１金属層上に形成された第１半導体層とを含むように構成するとともに、第２ゲート電極を、第２金属層と、第２金属層上に形成された第２半導体層とを含むように構成することによって、第１および第２ゲート電極と同じ厚みのゲート電極を金属層のみにより形成する場合に比べて、金属層（第１金属層および第２金属層）の厚みを小さくすることができる。これにより、金属層のエッチングによる加工（パターニング）が容易になるので、金属層を含むゲート電極を用いる場合にも、容易にゲート電極をパターニングすることができる。また、第１および第２ゲート電極と同じ厚みのゲート電極を金属層のみにより形成する場合に比べて、金属層の厚みを小さくすることができるので、金属層と、ゲート絶縁層および半導体領域との熱膨張係数の差に起因する応力を低減することができる。これにより、第１および第２ゲート電極と同じ厚みのゲート電極を金属層のみにより形成する場合に比べて、金属層と、ゲート絶縁層および半導体領域との間に働く応力に起因する電子移動度の劣化を低減することができる。
【０００８】
上記一の局面による半導体装置において、好ましくは、第１金属層および第２金属層は、第１半導体層および第２半導体層の膜厚よりも小さい平均膜厚を有する。このように構成すれば、容易に、金属層をエッチングにより加工（パターニング）することができるので、容易に、ゲート電極をパターニングすることができる。また、第１および第２金属層が第１および第２半導体層の膜厚よりも小さい平均膜厚を有するように構成することによって、容易に、金属層の厚みを小さくすることができるので、容易に、金属層と、ゲート絶縁層および半導体領域との間に働く応力に起因する電子移動度の劣化を低減することができる。
【０００９】
この場合において、好ましくは、第１金属層および第２金属層は、２．５ｎｍ未満の平均膜厚を有する。このように構成すれば、容易に、第１および第２金属層の膜厚を小さくすることができる。また、第１金属層および第２金属層を、２．５ｎｍ未満の平均膜厚を有するように形成すれば、容易に、熱処理の工程において第１金属層および第２金属層を凝集させることができるので、容易に、第１金属層および第２金属層をドット状に形成することができる。
【００１０】
上記一の局面による半導体装置において、好ましくは、第１金属層および第２金属層は、それぞれ、第１ゲート絶縁層および第２ゲート絶縁層を部分的に覆うように形成されており、第１半導体層および第２半導体層は、それぞれ、第１ゲート絶縁層の第１金属層により覆われていない部分および第２ゲート絶縁層の第２金属層により覆われていない部分に、接触するように形成されている。このように構成すれば、第１および第２金属層とゲート絶縁層との接触面積を小さくすることができるので、その分、第１および第２金属層とゲート絶縁層との界面反応に起因する金属層のフェルミレベルのピニングが発生しにくくなる。その結果、ピニングに起因してゲート電極の仕事関数を調節するのが困難になるのを抑制することができる。また、第１半導体層および第２半導体層を、それぞれ、第１ゲート絶縁層の第１金属層により覆われていない部分および第２ゲート絶縁層の第２金属層により覆われていない部分に、接触するように形成することによって、第１および第２半導体層とゲート絶縁層との接触面積を小さくすることができる。これにより、第１および第２半導体層をシリコンを含有する材料により形成するとともに、ゲート絶縁層を金属を含有するＨｉｇｈ−ｋ材料により形成する場合にも、第１および第２半導体層に含まれるシリコンと、ゲート絶縁層のＨｉｇｈ−ｋ材料に含まれる金属との反応に起因するピニングが発生しにくくなるので、この場合にも、ピニングに起因してゲート電極の仕事関数を調節するのが困難になるのを抑制することができる。
【００１１】
この場合において、好ましくは、第１金属層および第２金属層は、ドット状に形成されている。このように構成すれば、容易に、第１金属層および第２金属層を不連続な層に形成することができるので、容易に、ゲート電極の仕事関数を調節するのが困難になるのを抑制することができる。この場合には、ゲート絶縁層と接触する第１および第２半導体層に所定の導電型の不純物をドーピングすることにより、容易に、ゲート電極の仕事関数を調節することができる。
【００１２】
上記第１金属層および第２金属層は、それぞれ、第１ゲート絶縁層および第２ゲート絶縁層を部分的に覆うように形成されており、第１半導体層および第２半導体層は、それぞれ、第１ゲート絶縁層の第１金属層により覆われていない部分および第２ゲート絶縁層の第２金属層により覆われていない部分に接触するように形成されている場合において、第１ゲート絶縁層および第２ゲート絶縁層は、３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなっていてもよい。このように第１および第２ゲート絶縁層が、３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなっている場合には、ゲート絶縁層上に形成したゲート電極の金属層のフェルミレベルがピニングされやすいため、本発明のように金属層を、ゲート絶縁層を部分的に覆うように形成するとともに、半導体層を、ゲート絶縁層の金属層により覆われていない部分に接触するように構成すれば、ピニングの発生を容易に抑制することができる。これにより、第１ゲート絶縁層および第２ゲート絶縁層が３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなる場合にも、ゲート電極の仕事関数を調節するのが困難になるのを抑制することができる。
【００１３】
上記一の局面による半導体装置において、好ましくは、第１半導体層は、第１導電型の不純物を含有するシリコン層を含み、第２半導体層は、第２導電型の不純物を含有するシリコン層を含む。このように構成すれば、第１導電型のシリコン層および第１金属層を有する第１ゲート電極と、第２導電型のシリコン層および第２金属層を有する第２ゲート電極とを含む空乏化を抑制可能なデュアルゲート構造の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、本発明による半導体装置の一例としてのＣＭＯＳを例にとって説明する。
【００１５】
図１は、本発明の一実施形態によるＣＭＯＳの構造を示した断面図である。図２は、図１に示した一実施形態によるＣＭＯＳのｎチャネルＭＯＳトランジスタ部分の構造を示した拡大断面図である。まず、図１および図２を参照して、本発明の一実施形態によるＣＭＯＳの構造について説明する。
【００１６】
本実施形態によるＣＭＯＳでは、図１に示すように、シリコン基板１上に約２００ｎｍの厚みを有する埋め込み酸化膜２が形成されている。また、埋め込み酸化膜２上の所定領域には、約１００ｎｍの厚みを有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層としての単結晶シリコン層３が形成されている。なお、この単結晶シリコン層３は、本発明の「半導体領域」の一例である。また、単結晶シリコン層３を取り囲むように、埋め込み酸化膜２に達するＳｉＯ２膜からなる素子分離絶縁膜４が形成されている。
【００１７】
また、本実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタ５０ａの形成領域では、単結晶シリコン層３には、ｐ型のチャネル領域５ａを挟むように所定の間隔を隔てて一対のｎ型のソース／ドレイン領域６ａが形成されている。なお、このｐ型のチャネル領域５ａは、本発明の「第１チャネル領域」の一例であり、ｎ型のソース／ドレイン領域６ａは、本発明の「第１ソース／ドレイン領域」の一例である。また、ｐ型のチャネル領域５ａ上には、ゲート絶縁膜７ａが形成されている。なお、このゲート絶縁膜７ａは、本発明の「第１ゲート絶縁層」の一例である。また、ゲート絶縁膜７ａは、ＳｉＯ２膜、または、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜であるＨｆＯ２膜などによって形成されている。このＨｆＯ２膜は、３．９よりも高い比誘電率を有する。また、ゲート絶縁膜７ａがＳｉＯ２膜からなる場合には、そのＳｉＯ２膜は、約６ｎｍ以下の厚みを有する。また、ゲート絶縁膜７ａがＨｆＯ２膜からなる場合には、そのＨｆＯ２膜は、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有する。また、ゲート絶縁膜７ａ上には、ゲート電極８ａが形成されている。なお、このゲート電極８ａは、本発明の「第１ゲート電極」の一例である。
【００１８】
ここで、本実施形態では、ゲート電極８ａは、ゲート絶縁膜７ａ上に形成されたＴａＮ層９ａと、ＴａＮ層９ａ上に形成されたポリシリコン層１０ａとからなる。なお、このＴａＮ層９ａは、本発明の「第１金属層」の一例であり、ポリシリコン層１０ａは、本発明の「第１半導体層」の一例である。また、ＴａＮ層９ａは、ポリシリコン層１０ａの平均膜厚（約１５０ｎｍ）よりも小さい約２．５ｎｍ未満の平均膜厚（成膜時）を有している。また、ＴａＮ層９ａは、図２に示すように、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成されている。これにより、ＴａＮ層９ａ上に形成されたポリシリコン層１０ａは、約２．５ｎｍ未満の平均膜厚を有するＴａＮ層９ａの隣接するドット間の領域を介してゲート絶縁膜７ａに接触している。このように、本実施形態では、ゲート電極８ａは、非常に小さい厚み（約２．５ｎｍ未満）を有するＴａＮ層９ａと、ゲート電極８ａの大部分を構成する大きな厚み（約１５０ｎｍ）を有するポリシリコン層１０ａとにより構成されている。また、ＴａＮ層９ａは、シリコンのミッドギャップに相当する仕事関数を有している。すなわち、ＴａＮ層９ａのフェルミレベルは、シリコンの伝導帯と荷電子帯との中間のエネルギレベルに位置する。また、ポリシリコン層１０ａは、ｎ型の不純物を含有することにより、ｎ型になっている。上記したｐ型のチャネル領域５ａ、一対のｎ型のソース／ドレイン領域６ａ、ゲート絶縁膜７ａおよびゲート電極８ａによって、ｎチャネルＭＯＳトランジスタ５０ａが構成されている。
【００１９】
一方、本実施形態によるＣＭＯＳを構成するｐチャネルＭＯＳトランジスタ５０ｂの形成領域では、単結晶シリコン層３には、ｎ型のチャネル領域５ｂを挟むように所定の間隔を隔てて一対のｐ型のソース／ドレイン領域６ｂが形成されている。なお、このｎ型のチャネル領域５ｂは、本発明の「第２チャネル領域」の一例であり、ｐ型のソース／ドレイン領域６ｂは、本発明の「第２ソース／ドレイン領域」の一例である。また、ｎ型のチャネル領域５ｂ上には、上記したｎチャネルＭＯＳトランジスタ５０ａのゲート絶縁膜７ａと同様の組成（ＳｉＯ２またはＨｆＯ２）および厚み（約６ｎｍ以下）を有するゲート絶縁膜７ｂが形成されている。なお、このゲート絶縁膜７ｂは、本発明の「第２ゲート絶縁層」の一例である。また、ゲート絶縁膜７ｂ上には、ゲート電極８ｂが形成されている。なお、このゲート電極８ｂは、本発明の「第２ゲート電極」の一例である。
【００２０】
ここで、本実施形態では、ゲート電極８ｂは、ゲート絶縁膜７ｂ上に形成された約２．５ｎｍ未満の平均膜厚を有するＴａＮ層９ｂと、ＴａＮ層９ｂ上に形成された約１５０ｎｍの平均膜厚を有するポリシリコン層１０ｂとからなる。なお、このＴａＮ層９ｂは、本発明の「第２金属層」の一例であり、ポリシリコン層１０ｂは、本発明の「第２半導体層」の一例である。また、ＴａＮ層９ｂは、上記したｎチャネルＭＯＳトランジスタ５０ａのＴａＮ層９ａと同様、ゲート絶縁膜７ｂ上を部分的に覆うようにドット状に形成されている。このＴａＮ層９ｂは、ＴａＮ層９ａと同一の層をパターニングすることにより形成されている。また、ポリシリコン層１０ｂは、ｐ型の不純物を含有することにより、ｐ型になっている。上記したｎ型のチャネル領域５ｂ、一対のｐ型のソース／ドレイン領域６ｂ、ゲート絶縁膜７ｂおよびゲート電極８ｂによって、ｐチャネルＭＯＳトランジスタ５０ｂが構成されている。
【００２１】
また、素子分離領域４、ｎ型のソース／ドレイン領域６ａ、ｐ型のソース／ドレイン領域６ｂ、ゲート電極８ａおよび８ｂ上を覆うように、約２００ｎｍの厚みを有するＳｉＯ２膜からなる層間絶縁膜１１が形成されている。この層間絶縁膜１１には、それぞれ、一対のｎ型のソース／ドレイン領域６ａ、一対のｐ型のソース／ドレイン領域６ｂ、ｎ型のポリシリコン層１０ａおよびｐ型のポリシリコン層１０ｂに達するコンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆが形成されている。このコンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆ内には、それぞれ、タングステンからなるプラグ１２ａ、１２ｂ、１２ｃ、１２ｄ、１３ａおよび１３ｂが埋め込まれている。
【００２２】
また、層間絶縁膜１１上には、プラグ１２ａに接続するように、配線１４が形成されているとともに、プラグ１２ｂと１２ｃとを接続するように、配線１５が形成されている。これにより、ｎチャネルＭＯＳトランジスタ５０ａの一方のソース／ドレイン領域６ａと、ｐチャネルＭＯＳトランジスタ５０ｂの一方のソース／ドレイン領域６ｂとは、プラグ１２ｂ、１２ｃおよび配線１５を介して接続されている。また、層間絶縁膜１１上には、プラグ１２ｄに接続するように、配線１６が形成されている。また、層間絶縁膜１１上には、プラグ１３ａおよび１３ｂに接続するように、配線１７ａおよび１７ｂがそれぞれ形成されている。また、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとは、プラグ１３ａおよび１３ｂと、配線１７ａおよび１７ｂとを介して接続されている。
【００２３】
図３〜図８は、本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１および図３〜図８を参照して、本発明の一実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００２４】
まず、図３に示すように、シリコン基板１上に約２００ｎｍの厚みを有する埋め込み酸化膜２を介して、約１００ｎｍの厚みを有する単結晶シリコン層３が形成されたＳＯＩ基板を用意する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、素子分離領域に位置する単結晶シリコン層３を除去した後、ＳｉＯ２膜（図示せず）を形成する。そして、そのＳｉＯ２膜の余分な堆積部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法により除去することによって、図３に示されるようなＳｉＯ２膜からなる素子分離絶縁膜４が形成される。
【００２５】
次に、図４に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法を用いて、単結晶シリコン層３および素子分離絶縁膜４の上面上に、ゲート絶縁膜７を形成する。この際、本実施形態では、ゲート絶縁膜７は、ＳｉＯ２膜またはＨｆＯ２膜などの高誘電率（Ｈｉｇｈ−ｋ）絶縁膜によって形成する。ゲート絶縁膜７をＳｉＯ２膜によって形成する場合には、そのＳｉＯ２膜は、約６ｎｍ以下の厚みを有するように形成する。一方、ゲート絶縁膜７をＨｆＯ２膜によって形成する場合には、そのＨｆＯ２膜は、酸化膜（ＳｉＯ２膜）換算膜厚で約６ｎｍ以下の厚みを有するように形成する。
【００２６】
その後、本実施形態では、ＣＶＤ法を用いて、ゲート絶縁膜７上に約２．５ｎｍ未満の平均膜厚を有するＴａＮ層９を形成する。そして、ＣＶＤ法を用いて、ＴａＮ層９上に約１５０ｎｍの厚みを有するアモルファスシリコン層１０を堆積する。このＣＶＤ法によるアモルファスシリコン層１０の堆積や、後述するソース／ドレイン領域６ａ、６ｂおよびアモルファスシリコン層１０に導入した不純物を活性化するための熱処理や、その他の工程において与えられる熱によって、ＴａＮ層９は、平均膜厚が小さいことに起因してドット状に凝集する。これにより、ＴａＮ層９は、ゲート絶縁膜７を部分的に覆うようにドット状に形成されるとともに、アモルファスシリコン層１０は、ＴａＮ層９の隣接するドット間の領域を介して、ゲート絶縁膜７に接触するように形成される。その後、フォトリソグラフィ技術を用いて、アモルファスシリコン層１０のゲート電極８ａおよび８ｂ（図１参照）を形成する領域上にレジスト層２０を形成する。
【００２７】
次に、図５に示すように、レジスト層２０をマスクとしてアモルファスシリコン層１０、ＴａＮ層９およびゲート絶縁膜７をエッチングする。この際のエッチングは、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって行う。なお、このＲＩＥによるエッチング加工の際、ＴａＮ層９の厚みが大きい場合には、ＴａＮ層９をエッチング加工しづらい。特に、ＴａＮ層９のエッチングによる垂直加工は困難となる。しかしながら、本実施形態では、ＴａＮ層９を約２．５ｎｍ未満の小さい平均膜厚を有するように形成しているので、容易に、ＴａＮ層９をＲＩＥによりエッチング加工することが可能である。そして、上記のエッチングにより、アモルファスシリコン層１０のゲート電極８ａおよび８ｂ（図１参照）に対応する部分が形成される。また、ゲート電極８ａおよび８ｂ（図１参照）を構成するＴａＮ層９ａおよび９ｂがそれぞれ形成されるとともに、ゲート電極８ａおよび８ｂ（図１参照）に対応するゲート絶縁膜７ａおよび７ｂがそれぞれ形成される。この後、レジスト層２０を除去する。
【００２８】
次に、図６に示すように、イオン注入によるゲート絶縁膜７ａおよび７ｂのエッジ部近傍のダメージを抑制するため、ＳｉＯ２膜からなる保護膜２１を全面を覆うように形成する。そして、フォトリソグラフィ技術を用いて、保護膜２１のｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域に対応する領域上を覆うようにレジスト層２２を形成する。その後、リン（Ｐ）を、注入エネルギ：約３０ｋｅｖ、注入量：約３×１０１５ｃｍ−２の条件下でイオン注入する。これにより、保護膜２１を介して、ｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域のアモルファスシリコン層１０および単結晶シリコン層３のソース／ドレイン領域６ａにリン（Ｐ）が導入される。この後、レジスト層２２を除去する。
【００２９】
次に、図７に示すように、フォトリソグラフィ技術を用いて、保護膜２１のｎチャネルＭＯＳトランジスタ５０ａ（図１参照）の形成領域に対応する領域上を覆うようにレジスト層２３を形成する。その後、ＢＦ２を、注入エネルギ：約３５ｋｅｖ、注入量：約３×１０１５ｃｍ−２の条件下でイオン注入する。これにより、保護膜２１を介して、ｐチャネルＭＯＳトランジスタ５０ｂ（図１参照）の形成領域のアモルファスシリコン層１０および単結晶シリコン層３のソース／ドレイン領域６ｂにＢＦ２が導入される。この後、レジスト層２３を除去する。
【００３０】
次に、図８に示すように、ＣＶＤ法を用いて、ＳｉＯ２膜からなる保護膜２１上に、ＳｉＯ２膜を堆積することにより、約２００ｎｍの厚みを有する層間絶縁膜１１を形成する。この後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による熱処理（約９５０℃、約２０秒間）を行うことによって、ソース／ドレイン領域６ａ、６ｂおよびアモルファスシリコン層１０に注入した不純物を電気的に活性化させる。なお、この熱処理によって、アモルファスシリコン層１０は多結晶化される。これにより、ｎチャネルＭＯＳトランジスタ５０ａの形成領域において、ｎ型のポリシリコン層１０ａが形成されるとともに、ｐチャネルＭＯＳトランジスタ５０ｂの形成領域において、ｐ型のポリシリコン層１０ｂが形成される。そして、ｎチャネルＭＯＳトランジスタ５０ａの形成領域では、ＴａＮ層９ａと、ＴａＮ層９ａ上に形成されたｎ型のポリシリコン層１０ａとによって、ゲート電極８ａが形成される。また、ｐチャネルＭＯＳトランジスタ５０ｂの形成領域では、ＴａＮ層９ｂと、ＴａＮ層９ｂ上に形成されたｐ型のポリシリコン層１０ｂとによって、ゲート電極８ｂが形成される。
【００３１】
なお、上記の熱処理の際、ＴａＮ層９ａ（９ｂ）とゲート絶縁膜７ａ（７ｂ）との界面において生じる反応によって、ＴａＮ層９ａおよび９ｂのフェルミレベルはシリコンのミッドギャップにピニングされる。また、この熱処理の際には、ＴａＮ層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との熱膨張係数の差に起因する応力がＴａＮ層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との間に働く。
【００３２】
次に、図１に示したように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜１１のソース／ドレイン領域６ａおよび６ｂと、ポリシリコン層１０ａおよび１０ｂとに対応する領域にコンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆを形成する。その後、ＣＶＤ法を用いて、コンタクトホール１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅおよび１１ｆ内にタングステン層を埋め込むように形成した後、ＣＭＰ法を用いて、タングステン層の余分な堆積部分を除去することによって、プラグ１２ａ、１２ｂ、１２ｃ、１２ｄ、１３ａおよび１３ｂを形成する。最後に、層間絶縁膜１１の上面上の所定領域に、配線１４、１５、１６、１７ａおよび１７ｂを形成する。上記のようにして、図１に示した本実施形態によるＣＭＯＳが形成される。
【００３３】
本実施形態では、上記のように、ゲート電極８ａ（８ｂ）をゲート絶縁膜７ａ（７ｂ）上に形成されたＴａＮ層９ａ（９ｂ）と、ＴａＮ層９ａ（９ｂ）上に形成されたポリシリコン層１０ａ（１０ｂ）とにより構成することによって、ゲート電極８ａ（８ｂ）をゲート絶縁膜７ａ（７ｂ）上に形成されたポリシリコン層のみによって構成する場合と異なり、ゲート電極８ａ（８ｂ）の空乏化を抑制することができる。
【００３４】
また、本実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのＴａＮ層９ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのＴａＮ層９ｂとが同じ層からなるように構成することによって、ｎチャネルＭＯＳトランジスタ５０ａのＴａＮ層９ａと、ｐチャネルＭＯＳトランジスタ５０ｂのＴａＮ層９ｂとを同じ層をパターニングすることにより同時に形成することができるので、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａおよびｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂを形成する際の製造プロセスを簡略化することができる。
【００３５】
また、ゲート電極８ａ（８ｂ）をＴａＮ層９ａ（９ｂ）と、ＴａＮ層９ａ（９ｂ）上に形成されたポリシリコン層１０ａ（１０ｂ）とにより構成するとともに、ＴａＮ層９ａ（９ｂ）をポリシリコン層１０ａ（１０ｂ）の厚みよりも小さい約２．５ｎｍ未満の平均膜厚を有するように形成することによって、ＴａＮ層９ａ（９ｂ）のエッチング（ＲＩＥ）による加工（パターニング）が容易になるので、ＴａＮ層９ａ（９ｂ）を含むゲート電極８ａ（８ｂ）を用いる場合にも、容易にゲート電極８ａ（８ｂ）をパターニングすることができる。また、ＴａＮ層９ａ（９ｂ）の厚みが小さいことにより、ＴａＮ層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との熱膨張係数の差に起因する応力を低減することができる。これにより、ＴａＮ層９ａ（９ｂ）と、ゲート絶縁膜７ａ（７ｂ）および単結晶シリコン層３との間に働く応力に起因する電子移動度の劣化を低減することができる。
【００３６】
また、本実施形態では、ＴａＮ層９ａ（９ｂ）をゲート絶縁膜７ａ（７ｂ）を部分的に覆うようにドット状に形成するとともに、ポリシリコン層１０ａ（１０ｂ）を、ゲート絶縁膜７ａ（７ｂ）のＴａＮ層９ａ（９ｂ）により覆われていない部分に接触するように形成することによって、ＴａＮ層９ａ（９ｂ）とゲート絶縁膜７ａ（７ｂ）との接触面積を小さくすることができるので、その分、ＴａＮ層９ａ（９ｂ）とゲート絶縁膜７ａ（７ｂ）との界面反応に起因するＴａＮ層９ａ（９ｂ）のフェルミレベルのピニングが発生しにくくなる。その結果、ピニングに起因してゲート電極８ａおよび８ｂの仕事関数をｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂのそれぞれに適した値に調節するのが困難になるのを抑制することができる。
【００３７】
次に、上記のようにゲート電極をＴａＮ層と、ＴａＮ層上に形成したポリシリコン層とによって形成することによる効果を確認するために行った実験について説明する。この実験では、上記した実施形態の構造を有するゲート電極を形成したｎチャネルＭＯＳトランジスタを用いて、フラットバンド電圧の変化と、ゲート絶縁膜の実効的な酸化膜換算膜厚の変化と、容量−ゲート電圧特性と、電子移動度とを調べた。また、上記した実施形態の構造を有するゲート電極を形成したｐチャネルＭＯＳトランジスタを用いて、フラットバンド電圧の変化と、ゲート絶縁膜の実効的な酸化膜換算膜厚の変化とを調べた。以下、詳細に説明する。
【００３８】
まず、ｎチャネルＭＯＳトランジスタのフラットバンド電圧の変化およびゲート絶縁膜の実効的な酸化膜換算膜厚の変化を調べるために行った実験について説明する。まず、ゲート電極のＴａＮ層の厚みを０．０ｎｍから１０．０ｎｍまで変化させて複数のｎチャネルＭＯＳトランジスタを作製した。この際、ゲート絶縁膜は、４ｎｍの厚みを有するＳｉＯ２膜によって形成した。これ以外は、上記実施形態と同様にして、ｎチャネルＭＯＳトランジスタを作製した。そして、作製したｎチャネルＭＯＳトランジスタについて、フラットバンド電圧Ｖｆｂと、ゲート絶縁膜の実効的な酸化膜換算膜厚とを測定した。ここで、フラットバンド電圧Ｖｆｂは、ゲート絶縁膜と、チャネル領域を構成するシリコン層との界面におけるエネルギーバンド構造をフラット（平坦）にするために必要なゲート電圧であり、このフラットバンド電圧Ｖｆｂが変化すると、ｎチャネルＭＯＳトランジスタのしきい値電圧も変化する。また、ゲート絶縁膜の実効的な酸化膜換算膜厚は、電気的に測定されたゲート絶縁膜として機能する領域の酸化膜換算膜厚である。上記の測定の結果が、図９に示されている。なお、図９に示したフラットバンド電圧Ｖｆｂは、各測定試料（ｎチャネルＭＯＳトランジスタ）のフラットバンド電圧から、１５０ｎｍの厚みを有するポリシリコン層のみによってゲート電極を形成したコントロール試料（ｎチャネルＭＯＳトランジスタ）のフラットバンド電圧を引いた値を示している。すなわち、図９に示したフラットバンド電圧Ｖｆｂは、各測定試料（ｎチャネルＭＯＳトランジスタ）のフラットバンド電圧から、図９中のＴａＮ層の厚みが０．０ｎｍの場合のｎチャネルＭＯＳトランジスタのフラットバンド電圧を引いた値を示している。
【００３９】
図９を参照して、ＴａＮ層の厚みが０．０ｎｍから１０ｎｍへ徐々に増加するのに伴って、フラットバンド電圧Ｖｆｂが０．０Ｖから約０．６Ｖへ徐々に増大するのが判る。これにより、ゲート電極中のＴａＮ層の厚みを制御することにより、ｎチャネルＭＯＳトランジスタのしきい値電圧を制御することができることが判明した。また、図９からＴａＮ層を約０．５ｎｍ〜約２．５ｎｍの厚みに形成することによって、ＴａＮ層が０ｎｍの場合に比べて、フラットバンド電圧Ｖｆｂを約０．２Ｖ〜約０．３Ｖだけ増大させることができることが判る。すなわち、ゲート電極の仕事関数を、約０．２Ｖ〜約０．３Ｖだけシリコンのミッドギャップに近づけることができるので、その分、ｎチャネルＭＯＳトランジスタのしきい値電圧を約０．２Ｖ〜約０．３Ｖだけ増大させることができることが判る。この結果から、ｎチャネルＭＯＳトランジスタの微細化に伴って、完全空乏型ＳＯＩＦＥＴ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などで問題となっていたしきい値電圧が低下しすぎることによりオフリーク電流が大きくなりすぎるという不都合が生じる場合にも、本実施形態によるゲート電極の構造を用いるとともに、ＴａＮ層を約０．５ｎｍ〜約２．５ｎｍの厚みに形成すれば、しきい値電圧を約０．２Ｖ〜約０．３Ｖだけ増大させることによりオフリーク電流が大きくなりすぎるという不都合が生じるのを抑制することができることが判った。
【００４０】
次に、ｎチャネルＭＯＳトランジスタの容量−ゲート電圧特性を測定した結果について説明する。まず、以下の実施例１および比較例１によるｎチャネルＭＯＳトランジスタを作製した。その後、作製したｎチャネルＭＯＳトランジスタを用いて、印加するゲート電圧を変化させながら容量を測定した。
【００４１】
（実施例１）
この実施例１では、ゲート電極を１ｎｍの厚みを有するＴａＮ層と、そのＴａＮ層上に形成した１５０ｎｍの厚みを有するポリシリコン層とによって形成した。また、ゲート絶縁膜を４ｎｍの厚みを有するＳｉＯ２膜によって形成した。また、この実施例１では、１００μｍ×１００μｍの大きさのｎチャネルＭＯＳトランジスタを作製した。これ以外は、上記実施形態によるｎチャネルＭＯＳトランジスタと同様にして、実施例１によるｎチャネルＭＯＳトランジスタを作製した。
【００４２】
（比較例１）
この比較例１では、ゲート電極を１５０ｎｍの厚みを有するポリシリコン層のみによって形成した。これ以外は、上記実施例１と同様にして、比較例１によるｎチャネルＭＯＳトランジスタを作製した。
【００４３】
図１０および図１１には、それぞれ、上記実施例１および比較例１によるｎチャネルＭＯＳトランジスタ（１００μｍ×１００μｍ）を用いて、容量−ゲート電圧（Ｃ−Ｖ）特性を測定した結果が示されている。図１０および図１１から判るように、チャネル領域に反転層を形成することによりｎチャネルＭＯＳトランジスタを動作させることが可能なゲート電圧が正の範囲（＞０Ｖ）において、比較例１（図１１参照）では、ゲート電圧が約１Ｖ以上の範囲で容量が約７．０×１０−１１Ｆ以下の値になっている一方、実施例１（図１０参照）では、ゲート電圧が約１Ｖ以上の範囲で容量が約７．０×１０−１１Ｆ以上の値になっている。これにより、約１Ｖ以上のゲート電圧を印加すると、実施例１によるｎチャネルＭＯＳトランジスタでは、比較例１によるｎチャネルＭＯＳトランジスタよりも容量が大きくなることが判る。ｎチャネルＭＯＳトランジスタの容量は、ゲート電極の空乏層の厚みが小さくなる程大きくなるので、実施例１によるｎチャネルＭＯＳトランジスタのゲート電極の空乏層の厚みは、比較例１によるｎチャネルＭＯＳトランジスタの空乏層の厚みに比べて小さくなっていると考えられる。上記の結果から、実施例１のように、成膜時に１ｎｍの厚みを有するＴａＮ層をゲート電極のゲート絶縁膜と接触する部分に設けることによって、ゲート電極の空乏化を抑制することができることが判明した。
【００４４】
次に、ｎチャネルＭＯＳトランジスタの電子移動度を調べるために行った実験について説明する。まず、以下の実施例２−１、実施例２−２および比較例２−１によるｎチャネルＭＯＳトランジスタを作製した。そして、作製したｎチャネルＭＯＳトランジスタを用いて、印加する電界強度を変化させながら電子移動度を測定した。
【００４５】
（実施例２−１）
この実施例２−１では、ゲート絶縁膜上に形成した１ｎｍの厚み（成膜時）を有するＴａＮ層と、そのＴａＮ層上に形成した１５０ｎｍの厚みを有するポリシリコン層とによってゲート電極を形成した。また、ゲート絶縁膜を４ｎｍの厚みを有するＳｉＯ２膜によって形成した。また、この実施例２−１では、１００μｍ×１００μｍの大きさのｎチャネルＭＯＳトランジスタを作製した。これ以外は、上記実施形態によるｎチャネルＭＯＳトランジスタと同様にして、実施例２−１によるｎチャネルＭＯＳトランジスタを作製した。
【００４６】
（実施例２−２）
この実施例２−２では、ゲート絶縁膜上に形成した２．５ｎｍの厚み（成膜時）を有するＴａＮ層と、そのＴａＮ層上に形成した１５０ｎｍの厚みを有するポリシリコン層とによってゲート電極を形成した。これ以外は、上記実施例２−１と同様にして、実施例２−２によるｎチャネルＭＯＳトランジスタを作製した。
【００４７】
（比較例２−１）
この比較例２−１では、ゲート絶縁膜上に形成した１５０ｎｍの厚みを有するポリシリコン層のみによってゲート電極を形成した。すなわち、ゲート電極のＴａＮ層の厚みが０ｎｍのｎチャネルＭＯＳトランジスタを作製した。これ以外は、上記実施例２−１と同様にして、比較例２−１によるｎチャネルＭＯＳトランジスタを作製した。
【００４８】
図１２〜図１４には、それぞれ、上記実施例２−１、２−２および比較例２−１によるｎチャネルＭＯＳトランジスタを用いて測定した実効垂直電界強度と電子移動度との関係が示されている。図１２〜図１４を参照して、実効垂直電界強度が約０．１ＭＶ／ｃｍ〜約１ＭＶ／ｃｍの範囲において、実施例２−１（図１２参照）によるｎチャネルＭＯＳトランジスタは、約２４０ｃｍ２／Ｖｓ〜約４８０ｃｍ２／Ｖｓの電子移動度を示し、実施例２−２（図１３参照）によるｎチャネルＭＯＳトランジスタは、約１８０ｃｍ２／Ｖｓ〜約２４０ｃｍ２／Ｖｓの電子移動度を示し、比較例２−１（図１４参照）によるｎチャネルＭＯＳトランジスタは、約２２０ｃｍ２／Ｖｓ〜約４００ｃｍ２／Ｖｓの電子移動度を示すことが判る。この結果から、ゲート電極のＴａＮ層を１ｎｍの厚みで形成した実施例２−１によるｎチャネルＭＯＳトランジスタは、ゲート電極にＴａＮ層を含まない比較例２−１によるｎチャネルＭＯＳトランジスタと同等の電子移動度を有することが判る。一方、ゲート電極のＴａＮ層を２．５ｎｍの厚みで形成した実施例２−２によるｎチャネルＭＯＳトランジスタでは、ゲート電極にＴａＮ層を含まない比較例２−１によるｎチャネルＭＯＳトランジスタに比べて、電子移動度が低いことが判る。すなわち、本発明による構造を有するゲート電極を用いる場合には、ゲート電極のＴａＮ層を２．５ｎｍ未満の厚み（成膜時）を有するように形成することが高い電子移動度を得るために好ましいことが判明した。
【００４９】
なお、ゲート電極のＴａＮ層を１ｎｍの厚みで形成した場合に比べて、ＴａＮ層を２．５ｎｍの厚みで形成した場合の電子移動度が低いのは、以下の理由によると考えられる。すなわち、ＴａＮ層の厚みが１ｎｍの場合には、ＴａＮ層の厚みが２．５ｎｍの場合に比べて、厚みが小さい分、ＴａＮ層と、ゲート絶縁膜および単結晶シリコン層との熱膨張係数の差に起因する応力を小さくすることができると考えられる。これにより、ＴａＮ層の厚みが１ｎｍの場合には、ＴａＮ層の厚みが２．５ｎｍの場合に比べて、ＴａＮ層と、ゲート絶縁膜および単結晶シリコン層との間に働く応力の差に起因する電子移動度の劣化が抑制されると考えられる。このため、ＴａＮ層を２．５ｎｍの厚みで形成した場合には、ＴａＮ層を１ｎｍの厚みで形成した場合に比べて、電子移動度が低くなると考えられる。
【００５０】
次に、上記実施形態と同様のＴａＮ層およびポリシリコン層からなるゲート電極を用いたｐチャネルＭＯＳトランジスタについて、上記のｎチャネルＭＯＳトランジスタで行ったフラットバンド電圧の変化およびゲート絶縁膜の実効的な酸化膜換算膜厚の変化を調べるための実験と同様の実験を行った。その結果が、図１５に示されている。
【００５１】
図１５を参照して、ＴａＮ層の厚みが０．０ｎｍから１０ｎｍへ徐々に増加するのに伴って、フラットバンド電圧Ｖｆｂが０．０Ｖから約−０．６Ｖへ徐々に減少するのが判る。これにより、ゲート電極中のＴａＮ層の厚みを制御することにより、ｐチャネルＭＯＳトランジスタのしきい値電圧を制御することができることが判明した。また、図１５からＴａＮ層を約０．５ｎｍの厚みに形成することによって、ＴａＮ層が０ｎｍの場合に比べて、フラットバンド電圧Ｖｆｂを約０．３Ｖだけ減少させることができることが判る。すなわち、この場合には、ゲート電極の仕事関数を、約０．３Ｖだけシリコンのミッドギャップに近づけることができるので、その分、ｐチャネルＭＯＳトランジスタのしきい値電圧を約０．３Ｖだけ増大させることができることが判る。この結果から、ｐチャネルＭＯＳトランジスタの微細化に伴って、しきい値電圧が低下しすぎることによりオフリーク電流が大きくなりすぎるという不都合が生じる場合にも、本実施形態によるゲート電極の構造を用いるとともに、ＴａＮ層を約０．５ｎｍの厚みに形成すれば、しきい値電圧を約０．３Ｖだけ増大させることによりオフリーク電流が大きくなりすぎるという不都合が生じるのを抑制することができることが判った。
【００５２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５３】
たとえば、上記実施形態では、本発明による半導体装置の一例としてのＣＭＯＳを例にとって説明したが、本発明はこれに限らず、ＣＭＯＳ以外の半導体装置にも本発明を適用することができる。
また、上記実施形態では、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｎ型にするとともに、ｐチャネルＭＯＳトランジスタのゲート電極のポリシリコン層をｐ型にした例について説明したが、本発明はこれに限らず、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれのゲート電極のポリシリコン層が同一の導電型であってもよい。
【００５４】
また、上記実施形態では、ゲート電極の金属層をドット状に形成したが、本発明はこれに限らず、ゲート電極の金属層をドット状以外の形状に形成してもよい。また、ゲート電極の金属層をゲート絶縁膜の全面上に形成される連続した膜により形成してもよい。
また、上記実施形態では、ＣＶＤ法を用いて、ゲート絶縁膜上に金属層を形成した後、熱処理により金属層を凝集させることによって、金属層をドット状に形成したが、本発明はこれに限らず、上記以外の種々の方法を用いて金属層をドット状に形成してもよい。たとえば、ＣＶＤ法によりゲート絶縁膜上に金属層を形成した状態で既に金属層がドット状に形成されるようにＣＶＤ法による形成条件を制御することにより、熱処理を行うことなく、金属層をドット状に形成してもよい。
また、上記実施形態では、ＣＶＤ法によりゲート電極の金属層を形成した後、ＣＶＤ法によりアモルファスシリコン層を堆積する工程や、ソース／ドレイン領域およびアモルファスシリコン層に導入した不純物を活性化するための熱処理工程や、その他の工程において与えられる熱を利用して、金属層をドット状に凝集させたが、本発明はこれに限らず、ＣＶＤ法によりゲート絶縁膜上に金属層を形成した後、引き続いて熱処理を行うことにより、金属層をドット状に凝集させてもよい。
【００５５】
また、上記実施形態では、ゲート電極の金属層をＴａＮによって形成したが、本発明はこれに限らず、ゲート電極の金属層をＴａＮ以外の材料によって形成してもよい。たとえば、ＴｉＳｉ、ＴａＳｉおよびＰｔＳｉなどの金属珪化物、金属窒化物および金属単体などをゲート電極の金属層の材料として用いることができる。
【００５６】
また、上記実施形態では、ゲート絶縁膜を形成する、３．９よりも大きい比誘電率を有する高誘電率絶縁膜としてＨｆＯ２膜を用いたが、本発明はこれに限らず、ゲート絶縁膜を形成する高誘電率絶縁膜としてＨｆＯ２膜以外の材料からなる絶縁膜を用いてもよい。たとえば、ゲート絶縁膜を形成する高誘電率絶縁膜としてＺｒＯ２膜、ＨｆＡｌＯ膜、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＳｉＯ膜およびＨｆＮＯ膜などを用いてもよい。
【００５７】
また、上記実施形態では、ＳＯＩ基板を用いてＣＭＯＳを形成したが、本発明はこれに限らず、ＳＯＩ基板以外の半導体基板を用いてＣＭＯＳを形成してもよい。たとえば、単結晶シリコン基板などを用いてＣＭＯＳを形成してもよい。この場合には、図１６に示すように、単結晶シリコン基板３１の所定領域にｐ型の不純物を導入することによりｐウェル領域３２ａを形成するとともに、単結晶シリコン基板３１の所定領域にｎ型の不純物を導入することによりｎウェル領域３２ｂを形成する。なお、単結晶シリコン基板３１のｐウェル領域３２ａおよびｎウェル領域３２ｂは、本発明の「半導体領域」の一例である。そして、単結晶シリコン基板３１のｐウェル領域３２ａにｎチャネルＭＯＳトランジスタ５０ａを形成するとともに、ｎウェル領域３２ｂにｐチャネルＭＯＳトランジスタ５０ｂを形成する。
【００５８】
また、上記実施形態では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとを、プラグ１３ａおよび１３ｂと、配線１７ａおよび１７ｂとを介して接続するように構成したが、本発明はこれに限らず、上記以外の種々の構成により、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとを接続するようにしてもよい。たとえば、サリサイド技術を用いて、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａのポリシリコン層１０ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂのポリシリコン層１０ｂとを接続するＴｉやＣｏなどからなる１つの金属層を形成して熱処理することにより、ポリシリコン層１０ａおよび１０ｂ上にシリサイド層を形成するとともに、そのシリサイド層を介して、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａと、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂとを接続するようにしてもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態によるＣＭＯＳの構造を示した断面図である。
【図２】図１に示した一実施形態によるＣＭＯＳのｎチャネルＭＯＳトランジスタ部分の構造を示した拡大断面図である。
【図３】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図９】本発明のｎチャネルＭＯＳトランジスタにおけるゲート電極のＴａＮ層の厚みと、フラットバンド電圧およびゲート絶縁膜の実効的な酸化膜換算膜厚との関係を示した相関図である。
【図１０】本発明の実施例１によるｎチャネルＭＯＳトランジスタの容量−ゲート電圧特性を示した図である。
【図１１】本発明の比較例１によるｎチャネルＭＯＳトランジスタの容量−ゲート電圧特性を示した図である。
【図１２】本発明の実施例２−１によるｎチャネルＭＯＳトランジスタの電子移動度と電界強度との関係を示した相関図である。
【図１３】本発明の実施例２−２によるｎチャネルＭＯＳトランジスタの電子移動度と電界強度との関係を示した相関図である。
【図１４】本発明の比較例２−１によるｎチャネルＭＯＳトランジスタの電子移動度と電界強度との関係を示した相関図である。
【図１５】本発明のｐチャネルＭＯＳトランジスタにおけるゲート電極のＴａＮ層の厚みと、フラットバンド電圧およびゲート絶縁膜の実効的な酸化膜換算膜厚との関係を示した相関図である。
【図１６】本発明の一実施形態の変形例によるＣＭＯＳの構造を示した断面図である。
【符号の説明】
【００６０】
３  単結晶シリコン層（半導体領域）
５ａ  チャネル領域（第１チャネル領域）
５ｂ  チャネル領域（第２チャネル領域）
６ａ  ソース／ドレイン領域（第１ソース／ドレイン領域）
６ｂ  ソース／ドレイン領域（第２ソース／ドレイン領域）
７ａ  ゲート絶縁膜（第１ゲート絶縁層）
７ｂ  ゲート絶縁膜（第２ゲート絶縁層）
８ａ  ゲート電極（第１ゲート電極）
８ｂ  ゲート電極（第２ゲート電極）
９ａ  ＴａＮ層（第１金属層）
９ｂ  ＴａＮ層（第２金属層）
１０ａ  ポリシリコン層（第１半導体層）
１０ｂ  ポリシリコン層（第２半導体層）
３２ａ  ｐウェル領域（半導体領域）
３２ｂ  ｎウェル領域（半導体領域）
【図１】
2006066757.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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