(57)【要約】【課題】ＣＭＯＳイメーセンサ、アナログ信号処理回路およびＡＤ変換回路を１つのＩＣチップに形成し、ＣＭＯＳイメーセンサにより出力されて信号処理が行われる画像信号に混入するノイズを低減するとともに、アナログ信号処理回路の増幅回路とデジタル信号処理の増幅回路とでそれぞれホワイトバランス処理を行うことで高精度かつ高速にホワイトバランス処理を行うことができる撮像装置を提供する。【解決手段】撮像部１１、アナログ増幅回路１２およびＡＤ変換回路１３を固体撮像チップ１０に集積して構成する。アナログ増幅回路１２およびデジタル増幅回路２１は、積算ブロック３により同時に積算されたそれぞれの制御信号に基づいてそれぞれの画像信号を増幅してそれぞれのホワイトバランス処理を行う。【選択図】        図１
2006140576.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素により複数色のアナログ画像信号を出力する撮像部と、
前記撮像部により出力された前記複数色のアナログ画像信号の第１のホワイトバランス処理を行うように前記撮像部により出力された複数色のアナログ画像信号の全部または一部を増幅するアナログ増幅回路と、
前記アナログ増幅回路により増幅された前記複数色のアナログ画像信号をデジタル画像信号に変換するＡＤ（Analog to Digital）変換回路と、
前記ＡＤ変換回路により出力された前記複数色のデジタル画像信号の全部または一部を増幅するデジタル増幅回路と、
前記ＡＤ変換回路により出力された前記複数色のデジタル画像信号の第２のホワイトバランス処理を行うように前記デジタル増幅回路のゲインを制御するデジタル制御信号を積算するデジタル積算回路とを備え、
前記撮像部、前記アナログ増幅回路および前記ＡＤ変換回路は、同一のＩＣ（Integrated Circuit）チップに設けられる、
ことを特徴とする撮像装置。
【請求項２】
前記アナログ増幅回路のゲインを制御するアナログ制御信号を積算するアナログ積算回路を有することを特徴とする請求項１記載の撮像装置。
【請求項３】
前記アナログ積算回路および前記デジタル積算回路は、前記ＩＣチップに設けられることを特徴とする請求項２記載の撮像装置。
【請求項４】
前記アナログ積算回路および前記デジタル積算回路は、前記ＩＣチップと異なるＩＣチップに設けられることを特徴とする請求項２記載の撮像装置。
【請求項５】
前記アナログ積算回路は、前記ＩＣチップに設けられ、
前記デジタル積算回路は、前記ＩＣチップと異なるＩＣチップに設けられることを特徴とする請求項２記載の撮像装置。
【請求項６】
前記アナログ積算回路および前記デジタル積算回路は、前記撮像部により出力された同じ前記複数色のアナログ画像信号に基づいてそれぞれの制御信号を積算することを特徴とする請求項２記載の撮像装置。
【請求項７】
前記デジタル増幅回路と前記デジタル積算回路との間には、前記アナログ制御信号に基づいて制御される前記アナログ画像信号に対応する前記デジタル画像信号が対応する前記デジタル制御信号により制御されるように前記デジタル積算回路により出力されたデジタル制御信号を遅延させて前記デジタル増幅回路に出力する遅延回路が設けられていることを特徴とする請求項６記載の撮像装置。
【請求項８】
前記アナログ積算回路および前記デジタル積算回路は、前記撮像部により出力された前記複数の画素の一部の画素の前記複数色のアナログ画像信号に基づいてそれぞれの制御信号を積算することを特徴とする請求項６記載の撮像装置。
【請求項９】
前記アナログ積算回路および前記デジタル積算回路は、前記ＡＤ変換回路により出力された同じ前記複数色のデジタル画像信号に基づいてそれぞれの制御信号を積算することを特徴とする請求項２記載の撮像装置。
【請求項１０】
前記デジタル増幅回路と前記デジタル積算回路との間には、前記アナログ制御信号に基づいて制御される前記アナログ画像信号に対応する前記デジタル画像信号が対応する前記デジタル制御信号により制御されるように前記デジタル積算回路により出力されたデジタル制御信号を遅延させて前記デジタル増幅回路に出力する遅延回路が設けられていることを特徴とする請求項９記載の撮像装置。
【請求項１１】
前記アナログ積算回路は、前記撮像部により出力された前記複数色のアナログ画像信号に基づいて前記アナログ制御信号を積算し、
前記デジタル積算回路は、前記ＡＤ変換回路により出力された前記複数色のデジタル画像信号に基づいて前記デジタル制御信号を積算することを特徴とする請求項２記載の撮像装置。
【請求項１２】
前記ＩＣチップは、ＣＭＯＳ型の半導体集積回路から構成されることを特徴とする請求項１記載の撮像装置。
【請求項１３】
前記撮像部は、行列状に配列された前記複数の画素からなるＣＭＯＳ型の半導体集積回路から構成され、
前記アナログ増幅回路は、前記行列の列数に応じて設けられ、前記複数の画素に蓄積された前記アナログ画像信号が読み出される各列の垂直信号線のそれぞれに接続された複数のＱＶ増幅回路から構成されることを特徴とする請求項２記載の撮像装置。
【請求項１４】
前記複数色は、ＲＧＢ（red ,green and blue）の３原色からなり、
前記アナログ積算回路は、Ｇの画像信号に基づいてＲおよびＢの制御信号を積算し、
前記アナログ増幅回路は、前記アナログ積算回路により積算されたＲおよびＢの制御信号に基づいてそれぞれの色のアナログ画像信号を増幅することを特徴とする請求項２記載の撮像装置。
【請求項１５】
前記複数色は、ＲＧＢ（red ,green and blue）の３原色からなり、
前記アナログ増幅回路は、Ｂのアナログ画像信号を固定されたゲインで増幅することを特徴とする請求項１記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の撮像部により撮像されたアナログ画像信号に第１のホワイトバランス処理を行い、アナログ画像信号からＡＤ変換されたデジタル画像信号に第２のホワイトバランス処理を行う撮像装置に関する。
【背景技術】
【０００２】
従来、ビデオカメラやデジタルカメラでは、光源の種類に応じてＲＧＢの３原色の光の比率が変化するため、固体撮像素子により撮像されたＲＧＢの画像信号のレベルを一致させるホワイトバランス処理が行われる。
ホワイトバランス処理は、アナログ信号処理で行う場合とデジタル信号処理で行う場合があるが、これらの双方で行う特許文献１のデジタルカメラが開示されている。
特許文献１のビデオカメラでは、前段ゲインブロック３０によりアナログ信号の粗い調整のホワイトバランス処理を行い、後段ゲインブロック３８によりデジタル信号の微調整のホワイトバランス処理を行うことにより、ＡＥ（自動露出）により画質の劣化を低減し、短時間にホワイトバランス処理を行うようにしている。
【０００３】
しかし、特許文献１のデジタルカメラでは、固体撮像素子（ＣＣＤ１６）とアナログ信号処理回路とが異なるＩＣ（Integrated Circuit）チップに設けられているため、ＩＣチップ間で送受される信号にノイズが混入しやすくなり、画質が低下するといった問題があった。
【０００４】
一方、固体撮像素子としてＣＭＯＳイメーセンサを採用し、ＣＭＯＳイメーセンサ、アナログ信号処理部、ＡＤ変換部およびデジタル信号処理部を１つのＩＣチップに形成した特許文献２の固体撮像素子が開示されている。
【特許文献１】特開平１０−２２４６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献２の固体撮像素子では、エリアセンサ部１０２の垂直信号線が接続されたアナログ信号処理部１０５によりエリアセンサ部１０２から垂直信号線を通して読み出された信号のノイズ低減処理、増幅、ガンマ処理、クランプ処理が行われる。信号の増幅は、カラム型の増幅回路により行われるが、このような従来のカラム型の増幅回路では、ホワイトバランス処理を行うことができない。
【０００６】
本発明は、このような事情に鑑みなされたものであり、その目的は、ＣＭＯＳイメーセンサ、アナログ信号処理回路およびＡＤ変換回路を１つのＩＣチップに形成し、ＣＭＯＳイメーセンサにより出力されて信号処理が行われる画像信号に混入するノイズを低減するとともに、アナログ信号処理回路の増幅回路とデジタル信号処理の増幅回路とでそれぞれホワイトバランス処理を行うことで高精度かつ高速にホワイトバランス処理を行うことができる撮像装置を提供するにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の撮像装置は、光電変換を行う複数の画素により複数色のアナログ画像信号を出力する撮像部と、前記撮像部により出力された前記複数色のアナログ画像信号の第１のホワイトバランス処理を行うように前記撮像部により出力された複数色のアナログ画像信号の全部または一部を増幅するアナログ増幅回路と、前記アナログ増幅回路により増幅された前記複数色のアナログ画像信号をデジタル画像信号に変換するＡＤ（Analog to Digital）変換回路と、前記ＡＤ変換回路により出力された前記複数色のデジタル画像信号の全部または一部を増幅するデジタル増幅回路と、前記ＡＤ変換回路により出力された前記複数色のデジタル画像信号の第２のホワイトバランス処理を行うように前記デジタル増幅回路のゲインを制御するデジタル制御信号を積算するデジタル積算回路とを備え、前記撮像部、前記アナログ増幅回路および前記ＡＤ変換回路は、同一のＩＣ（Integrated Circuit）チップに設けられることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、前記撮像部により出力された前記複数色のアナログ画像信号の全部または一部が第１のホワイトバランス処理を行うように前記アナログ増幅回路により増幅される。前記アナログ増幅回路により増幅されたアナログ画像信号は、前記ＡＤ変換回路によりデジタル画像信号に変換され、前記デジタル増幅回路により増幅される。このとき、前記デジタル積算回路により積算されたデジタル制御信号に基づいて前記ＡＤ変換部により出力された前記複数色のデジタル画像信号の第２のホワイトバランス処理が行われる。
したがって、アナログ画像信号およびデジタル画像信号のそれぞれにホワイトバランス処理を行うことができるので、ホワイトバランス処理を高精度かつ高速に行うことができる。
また、前記撮像部、前記アナログ増幅回路および前記ＡＤ変換回路が同一のＩＣチップに設けられる。
したがって、画像信号に混入するノイズを低減し、高画質な画像信号を生成することができる。
【発明を実施するための最良の形態】
【０００９】
固体撮像素子としてＣＭＯＳイメージセンサを用い、ＣＭＯＳイメージセンサ、アナログ信号処理部およびＡＤ変換回路を１つのＣＭＯＳ型の半導体集積回路に集積して構成する。アナログ信号処理部には、ＣＭＯＳイメージセンサの画素から読み出された信号を増幅するアナログ増幅回路を設け、積算ブロックにより積算された制御信号に基づいて第１のホワイトバランス処理を行う。また、ＡＤ変換回路の後段のデジタル信号処理部には、デジタル増幅回路を設け、積算ブロックにより積算された制御信号に基づいて第２のホワイトバランス処理を行う。
【実施例１】
【００１０】
以下、本発明の実施例１の撮像装置について図面を参照して説明する。
図１は、実施例１の撮像装置の構成を示す図である。
図１に示すように、実施例１の撮像装置は、固体撮像チップ１０、デジタル信号処理チップ２０および積算ブロック３を備える。
【００１１】
固体撮像チップ１０は、固体撮像チップ１０は、１チップのＣＭＯＳ型のシステムＬＳＩから構成され、撮像部１１、アナログ増幅回路（ＡＧＣ）１２およびＡＤ変換回路（ＡＤＣ）１３を有する。
撮像部１１は、図示しないＲＧＢ（red ,green and blue）のいずれかの色の色フィルタが形成された複数の画素を有するＣＭＯＳイメージセンサから構成される。撮像部１１からは、ＲＧＢの３原色のアナログ画像信号（以下、それぞれアナログのＲ信号、Ｇ信号、およびＢ信号ともいう）が出力される。アナログ増幅回路１２は、撮像部１１により出力されたＲＧＢのアナログ画像信号をそれぞれ増幅し、第１のホワイトバランス処理を行う。ＡＤ変換回路１３は、アナログ増幅回路１２により増幅されたＲＧＢのアナログ画像信号をデジタル画像信号に変換する。
【００１２】
デジタル信号処理チップ２０は、１チップのＬＳＩから構成され、ＡＤ変換回路１３により出力されたデジタル画像信号に種々のデジタル信号処理を行うものである。デジタル信号処理チップ２０は、デジタル増幅回路（ＤＧＣ）２１を有する。
デジタル増幅回路２１は、ＡＤ変換回路１３により出力され、デジタル信号処理チップ２０の図示しない色分離回路により分離されたＲＧＢのデジタル画像信号（以下、それぞれデジタルのＲ信号、Ｇ信号、Ｂ信号ともいう）をそれぞれ増幅し、第２ホワイトバランス処理を行う。
【００１３】
積算ブロック３は、アナログ増幅回路１２およびデジタル増幅回路２１のゲインを制御してアナログ増幅回路１２に第１のホワイトバランス処理を行わせ、デジタル増幅回路２１に第２のホワイトバランス処理を行わせる。積算ブロック３は、撮像部１１により出力されたＲＧＢのアナログ画像信号またはＡＤ変換回路１３により出力されたＲＧＢのデジタル画像信号に基づいてアナログ増幅回路１２およびデジタル増幅回路２１のそれぞれの制御信号（ＲＧＢのアナログ制御信号およびデジタル制御信号）を同時に積算する。積算ブロック１４は、例えば面積型のホワイトバランス回路からなり、Ｒ信号の積分値ＩＲ、Ｇ信号の積分値ＧＲおよびＢ信号の積分値ＢＲを求め、次に、積分値ＩＲと積分値ＧＲとの比ＩＲ／ＩＧおよび積分値ＩＲと積分値ＩＢとの比ＩＢ／ＩＧを求め、これらの比が等しくなるように制御信号を積算する。
【００１４】
図２は、図１に示されるアナログ増幅回路１２の一例を示す図である。
図２に示すように、アナログ増幅回路１２は、ＲＧＢのアナログ画像信号のそれぞれを増幅する増幅回路２１、２２および２３を有する。増幅回路２１、２２および２３は、積算ブロック１４からのそれぞれの色のアナログ制御信号に基づいてそれぞれの色のアナログ画像信号を増幅して第１のホワイトバランス処理を行う。
【００１５】
図３は、アナログ増幅回路１２の変形例を示す図である。
図３に示すように、この変形例のアナログ増幅回路１２は、ＲおよびＢのアナログ画像信号のそれぞれを増幅する増幅回路２１および２３を有する。増幅回路２１および２３は、積算ブロック１４からのそれぞれの色のアナログ制御信号に基づいてそれぞれの色のアナログ画像信号を増幅して第１のホワイトバランス処理を行う。この場合、第１のホワイトバランス処理は、Ｇ信号を基準にＲおよびＢの制御信号が調整される。
【００１６】
図４は、アナログ増幅回路１２の他の変形例を示す図である。
図４に示すように、この変形例のアナログ増幅回路１２は、Ｂのアナログ画像信号を増幅する増幅回路２３を有する。増幅回路２３は、Ｂのアナログ画像信号を固定ゲインで増幅する。撮像部１１から出力されるアナログ画像信号は、一般にＢ信号がＲ信号およびＧ信号より値が低い。したがって、Ｂ信号のみを固定ゲインで増幅し、粗いホワイトバランス処理を行うことができる。この場合、アナログ増幅回路１２の構成を簡単にすることができる。
【００１７】
図５および図６は、実施例１の撮像装置の変形例を示す図である。
図５に示すように、固体撮像チップ１０に積算ブロック３を設けて撮像装置を構成することができる。積算ブロック３は、撮像部１１により出力されたＲＧＢのアナログ画像信号に基づいて制御信号を積算する。
図６に示すように、固体撮像チップ１０に積算ブロック３およびデジタル増幅回路２１を設けて撮像装置を構成することができる。積算ブロック３は、撮像部１１により出力されたＲＧＢのアナログ画像信号に基づいて制御信号を積算する。
【００１８】
ここで、図５に示される撮像装置の動作を説明する。
撮像部１１により入射光量に応じたＲＧＢのアナログ画像信号が出力され、アナログ増幅回路１２および積算ブロック３に入力される。積算ブロック３では、入力されたＲＧＢのアナログ画像信号に基づいて積分値ＩＲ、ＧＲおよびＢＲが演算され、比ＩＲ／ＩＧおよびＩＢ／ＩＧが演算され、これらの比が等しくなるようにＲＧＢのアナログ制御信号およびデジタル制御信号が演算される。演算されたＲＧＢのアナログ制御信号は、アナログ増幅回路１２に入力され、演算されたＲＧＢのデジタル制御信号は、デジタル増幅回路２１に入力される。
【００１９】
アナログ増幅回路１２では、積算ブロック３からのＲＧＢのアナログ制御信号に基づいて増幅回路２１、２２および２３によりＲＧＢのそれぞれの色のアナログ画像信号が増幅され、第１のホワイトバランス処理が行われる。第１のホワイトバランス処理が行われたＲＧＢのアナログ画像信号は、ＡＤ変換回路１３によりデジタル画像信号に変換され、デジタル信号処理チップ２０の図示しない色分離回路によりデジタルのＲ、ＧおよびＢ信号に分離され、デジタル増幅回路２１に入力される。デジタル増幅回路２１では、積算ブロック３からのＲＧＢのデジタル制御信号に基づいてＲＧＢのデジタル画像信号が増幅され、第２のホワイトバランス処理が行われる。
【００２０】
このように実施例１によれば、積算ブロック３により演算されたＲＧＢのアナログ制御信号に基づいてアナログ増幅回路１２により第１のホワイトバランス処理を行い、積算ブロック３により演算されたＲＧＢのデジタル制御信号に基づいてデジタル増幅回路２１により第２のホワイトバランス処理を行う。
したがって、ホワイトバランス処理を高精度かつ高速に行うことができる。
また、撮像部１１、アナログ増幅回路１２およびＡＤ変換回路１３を固体撮像チップ１０に設けたので、アナログ画像信号に混入するノイズを低減し、高画質な画像信号を生成することができる。
【実施例２】
【００２１】
図７は、実施例２の撮像装置の構成を示す図である。
図７に示すように、実施例２の撮像装置は、図１に示される実施例１の撮像装置の積算ブロック３をデジタル信号処理チップ２０に設けたものである。
積算ブロック３は、ＡＤ変換回路１３により出力され、前記色分離回路により分離されたＲＧＢのデジタル画像信号に基づいてアナログ増幅回路１２およびデジタル増幅回路２１のそれぞれの制御信号を積算する。
なお、図７に示される実施例２の撮像装置の他の部分は、図１〜図５に示される実施例１の撮像装置の構成要素と同一であり、同一符号を付しその説明を省略する。
【００２２】
実施例２では、ＡＤ変換回路１３により出力され、前記色分離回路により分離されたＲＧＢのデジタル画像信号が積算ブロック３に入力され、積算ブロック３によりＲＧＢのアナログ制御信号およびデジタル制御信号が演算される。演算されたＲＧＢのアナログ制御信号は、アナログ増幅回路１２に入力され、第１のホワイトバランス処理が行われ、演算されたＲＧＢのデジタル制御信号は、デジタル増幅回路２１に入力され、第２のホワイトバランス処理が行われる。
【００２３】
図８は、実施例２の撮像装置の変形例を示す図である。
図８に示すように、図７に示されるデジタル増幅回路２１および前記色分離回路を固体撮像チップ１０に設けて撮像装置を構成することができる。
【００２４】
図９は、実施例２の撮像装置の変形例を示す図である。
図９に示すように、この変形例の撮像装置は、図７に示されるデジタル信号処理チップ２０の積算ブロック３とデジタル増幅回路２１との間に遅延回路２２を設けたものである。
図７に示される実施例２の撮像装置では、積算ブロック３からのアナログ制御信号は、デジタル信号処理チップ２０から外部に出力され、固体撮像チップ１０に入力されてアナロス増幅回路１２に伝送される。積算ブロック３からのデジタル制御信号は、デジタル信号処理チップ２０内のデジタル増幅回路２１に伝送される。このため。アナログ制御信号およびデジタル制御信号の伝達速度の違いによりアナログ増幅回路１２およびデジタル増幅回路２１の反映タイミングが大きく異なる場合がある。
【００２５】
遅延回路２２は、例えばラッチ回路から構成され、積算ブロック３により演算されたアナログ制御信号およびデジタル制御信号がそれぞれ同じ画像信号に対し第１および第２のホワイトバランス処理を行うように、言い換えれば、アナログ制御信号に基づいて制御されるアナログ画像信号に対応するデジタル画像信号がアナログ制御信号と同時に演算されたデジタル制御信号により制御されるように積算ブロック３により出力されたデジタル制御信号を遅延させる。
【００２６】
積算ブロック３からのアナログ制御信号に基づいてアナログ増幅回路１２により増幅され、第１のホワイトバランス処理が行われたアナログ画像信号は、ＡＤ変換回路１３によりデジタル信号に変換され、デジタル増幅回路２１に入力される。このとき、積算ブロック３によりアナログ制御信号と同時に演算されたデジタル制御信号は、遅延回路２２により遅延されてデジタル増幅回路２１に入力される。これにより、積算ブロック３によりアナログ制御信号と同時に演算されたデジタル制御信号によりタイミング良くデジタル画像信号を増幅し、第２のホワイトバランス処理を行うことができる。
【００２７】
このように実施例２によれば、積算ブロック３をデジタル信号処理チップ２０に設けることができる。この場合、図９に示されるように、積算ブロック３からのアナログ制御信号およびデジタル制御信号が同じ画像信号に反映されるように積算ブロック３からのデジタル制御信号を遅延させる遅延回路２２を設けるとよい。遅延回路２２は、ラッチ回路等の簡単な回路により構成することができる。
【実施例３】
【００２８】
図１０は、実施例３の撮像装置の構成を示す図である。
図１０に示すように、実施例３の撮像装置は、図１に示される実施例１の撮像装置の積算ブロック３の代わりに固体撮像チップ１０に積算ブロック３１を設け、デジタル信号処理チップ２０に積算ブロック３２を設けたものである。
積算ブロック３１は、撮像部１１により出力されたＲＧＢのアナログ画像信号に基づいてアナログ増幅回路１２に第１のホワイトバランス処理を行わせるアナログ制御信号を積算する。積算ブロック３２は、ＡＤ変換回路１３により出力され、前記色分離回路により分離されたＲＧＢのデジタル画像信号に基づいてデジタル増幅回路２１に第２のホワイトバランス処理を行わせるデジタル制御信号を積算する。
なお、図９に示される実施例３の撮像装置の他の部分は、図１〜図５に示される実施例１の撮像装置の構成要素と同一であり、同一符号を付し、その説明を省略する。
【００２９】
実施例３の撮像装置では、積算ブロック３１からのアナログ制御信号に基づいてアナログ増幅回路１２のゲインが制御されて第１のホワイトバランス処理が行われ、積算ブロック３２からのデジタル制御信号に基づいてアナログ増幅回路１２のゲインが制御されて第２のホワイトバランス処理が行われる。
【００３０】
図１１は、実施例３の撮像装置の変形例を示す図である。
図１１に示すように、固体撮像チップ１０とデジタル信号処理チップ２０とを１つのＬＳＩチップにより構成することができる。
【００３１】
このように実施例３によれば、積算ブロック３１によりアナログ画像信号を増幅し、第１のホワイトバランス処理を行い、積算ブロック３２によりデジタル画像信号を増幅し、第２のホワイトバランス処理を行う。したがって、それぞれに好適なホワイトバランス処理を行うことができる。
【実施例４】
【００３２】
図１２は、実施例４の撮像装置の撮像部１１の構成を示す図である。また、図１３は、実施例４の撮像装置の動作の一例を示す図である。図１４は、実施例４の撮像装置の動作の他の例を示す図である。
図１２に示すように、撮像部１１は、行列状に配列された複数の画素４１と、複数の画素４１の信号電荷の蓄積および読み出し動作を制御する制御回路４２とを有する。
制御回路４２は、図１３に示すように、時刻０において、積算ブロック３により制御信号を積算するための信号電荷（画像信号）を全画素４１に蓄積させて読み出した後、時刻１において、アナログ増幅回路１２により積算ブロック３からの制御信号に基づいて増幅される全画素４１に画像信号を蓄積させて読み出す。
【００３３】
また、制御回路４２は、図１４に示すように、時刻０において、積算ブロック３により制御信号を積算するための信号電荷（画像信号）を、図１４中、斜線で示される一部の画素４１に蓄積させて読み出した後、時刻１において、アナログ増幅回路１２により積算ブロック３からの制御信号に基づいて増幅される全画素４１の画像信号を蓄積させて読み出す。なお、全画素４１と一部の画素４１との選択の切り替えは、制御回路４２のモード切り替えにより行う。
【００３４】
実施例４の撮像装置では、時刻０において、撮像部１１により出力された画像信号が積算ブロック３に入力され、時刻１において、積算ブロック３からの制御信号がアナログ増幅回路１２に入力される。これにより、使用される時刻１以降の画像信号に先立って時刻０の画像信号に基づいてアナログ増幅回路１２のゲインを制御することができる。
【００３５】
このように実施例４によれば、時刻０において撮像部１１により出力された画像信号に基づいて積算ブロック３により制御信号を積算し、積算された制御信号に基づいてアナログ増幅回路１２のゲインを制御した後、時刻１において撮像部１１により出力された画像信号がアナログ増幅回路１２により増幅することができる。
また、図１４に示すように、時刻０において積算ブロック３により一部の画素４１の画像信号を参照するようにすれば、より短時間に積算ブロック３により制御信号を積算することができる。
【実施例５】
【００３６】
図１５は、実施例５の撮像装置の撮像部１１の構成を示す図である。
図１５に示すように、実施例５の撮像装置の撮像部１１は、行列状に配列された複数の画素５１からなるアレイ部５０を備える。複数の画素５１は、各行毎に行選択信号線５２に共通に接続され、各列毎に垂直信号線５３に共通に接続されている。各行の行選択信号線５２は、垂直走査回路６１に接続される。垂直走査回路６１は、行選択信号線５２を介して複数の画素５１の行単位に選択し、複数の画素５１の信号蓄積動作を制御する。
【００３７】
各列の垂直信号線５３は、各列に対応して設けられたそれぞれの増幅回路７０および列選択トランジスタ回路８０を介して水平走査回路６２に接続される。これらの増幅回路７０は、図１に示されるアナログ増幅回路１２を構成し、それぞれの列から読み出された画像信号を増幅する。すなわち、実施例５のアナログ増幅回路１２は、カラム型の増幅回路を構成する。
水平走査回路６２は、画素４１から読み出され、増幅回路７０により読み出された画像信号を列選択トランジスタ回路８０により列毎に選択し、ＡＤ変換回路１３に出力する。
【００３８】
図１６は、図１５に示される増幅回路７０の構成を示す図である。
図１５に示すように、増幅回路７０は、ＱＶアンプから構成され、増幅回路７１と、増幅回路７１に直列接続されたキャパシタ７２と、増幅回路７１に並列接続されたキャパシタ７３およびスイッチ７６、キャパシタ７４およびスイッチ７７、キャパシタ７５およびスイッチ７８を有する。容量７２の一端は、垂直信号線５３に接続され、他端は、アンプ７１の入力端に接続されている。増幅回路７１の出力端は、列選択トランジスタ回路８０に接続されている。
【００３９】
増幅回路７０のゲインは、スイッチ７６〜７８のオンオフにより可変に制御される。ここで、キャパシタ７２〜７６の容量をＱ１〜Ｑ４とすると、増幅回路７０のゲインは、Ｑ１／（Ｑ２〜Ｑ４の合成容量）となる。例えば、スイッチ７６のみがオンのときには、増幅回路７０のゲインは、Ｑ１／Ｑ２となり、スイッチ７７のみがオンのときには、増幅回路７０のゲインは、Ｑ１／Ｑ３となり、スイッチ７８のみがオンのときには、増幅回路７０のゲインは、Ｑ１／Ｑ４となる。スイッチ７６〜７８は、積算ブロック３からのＲＧＢの制御信号に基づいて制御される。
【００４０】
実施例５の撮像装置では、垂直走査回路６１により行毎に順次に画素４１が選択され、選択された画素４１に信号電荷（画像信号）が蓄積されて読み出される。画素４１から読み出された各列の画像信号は、それぞれの増幅回路７０により増幅される。このとき、各列の増幅回路７０では、ＲＧＢの対応する色の制御信号に基づいてスイッチ７６〜７８のオンオフされ、ゲインが制御される。これにより、ＲＧＢのそれぞれの色の画像信号が増幅され、第１のホワイトバランス処理が行われる。増幅されたＲＧＢの画像信号は、水平走査回路６２により列選択トランジスタ回路８０が列毎に選択されてＡＤ変換回路１３に出力される。
【００４１】
このように、実施例５によれば、アレイ部５０の各列に応じて設けられた複数の増幅回路７０により数段階にゲインを変化させて第１のホワイトバランス処理を行う。したがって、カラム型のアナログ増幅回路１２によりホワイトバランスの粗調整を行うことができる。また、低帯域でゲインを制御するので、いっそうノイズを低減し、高いＳ／Ｎ比を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】実施例１の撮像装置の構成を示す図である。
【図２】図１に示されるアナログ増幅回路１２の一例を示す図である。
【図３】アナログ増幅回路１２の変形例を示す図である。
【図４】アナログ増幅回路１２の変形例を示す図である。
【図５】実施例１の撮像装置の変形例を示す図である。
【図６】実施例１の撮像装置の変形例を示す図である。
【図７】実施例２の撮像装置の構成を示す図である。
【図８】実施例２の撮像装置の変形例を示す図である。
【図９】実施例２の撮像装置の変形例を示す図である。
【図１０】実施例３の撮像装置の構成を示す図である。
【図１１】実施例３の撮像装置の変形例を示す図である。
【図１２】実施例４の撮像装置の撮像部１１の構成を示す図である。
【図１３】実施例４の撮像装置の動作の一例を示す図である。
【図１４】実施例４の撮像装置の動作の他の例を示す図である。
【図１５】実施例５の撮像装置の撮像部１１の構成を示す図である。
【図１６】図１４に示される増幅回路７０の構成を示す図である。
【符号の説明】
【００４３】
３……積算ブロック、１０……固体撮像チップ、１１……撮像部、１２……アナログ増幅回路、１３……ＡＤ変換回路、２０……デジタル信号処理回路、２１……デジタル増幅回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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