(57)【要約】【課題】  簡易な構成、かつ低消費電力のデータ転送回路を提供する。【解決手段】  このデータ転送回路では、ＮチャネルＭＯＳトランジスタ１２は、外部から入力端子１１に入力データ信号“０”（「Ｌ」レベルの信号）が与えられた場合は非導通になり、外部から入力端子１１に入力データ信号“１”（「Ｈ」レベルの信号）が与えられた場合は導通する。オペアンプ２４は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「Ｈ」レベルの信号を出力端子２５に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「Ｌ」レベルの信号を出力端子２５に与える。したがって、簡易な構成でドライバ１が実現でき、回路規模の小型化、低消費電力化が図れる。【選択図】        図１
2006067307.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を転送するデータ転送回路であって、
第１および第２の信号線、
前記第１の信号線の一方端と前記第２の信号線の一方端との間に接続され、前記データ信号が第１の論理レベルの場合は導通し、前記データ信号が第２の論理レベルの場合は非導通になるスイッチング素子を含むドライバ、および
その一方端子が電源電圧を受け、その他方端子が前記第１の信号線の他方端に接続された第１の抵抗素子と、前記第１の抵抗素子の前記一方端子の電圧と前記他方端子の電圧とを比較して、前記一方端子の電圧が前記他方端子の電圧よりも高い場合は第１の論理レベルのデータ信号を出力し、前記一方端子の電圧が前記他方端子の電圧以下の場合は第２の論理レベルのデータ信号を出力する第１のコンパレータと、前記第２の信号線の他方端に接続された基準電圧のラインとを含むレシーバを備えるデータ転送回路。
【請求項２】
前記レシーバは、
前記第２の信号線の他方端と前記基準電圧のラインとの間に介挿された第２の抵抗素子、
前記第２の抵抗素子の前記第２の信号線の他方端側の一方端子の電圧と前記基準電圧のライン側の他方端子の電圧とを比較して、前記一方端子の電圧が前記他方端子の電圧よりも高い場合は第１の論理レベルのデータ信号を出力し、前記一方端子の電圧が前記他方端子の電圧以下の場合は第２の論理レベルのデータ信号を出力する第２のコンパレータ、および
前記第１および第２のコンパレータの出力信号の論理レベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路をさらに含む、請求項１に記載のデータ転送回路。
【請求項３】
複数ビットのデータ信号を含むデータコードを転送するデータ転送回路であって、
第１および第２の信号線、
前記第１の信号線の一方端と前記第２の信号線の一方端との間に接続され、前記データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を含むドライバ、および
その一方端子が電源電圧を受け、その他方端子が前記第１の信号線の他方端に接続された第１の抵抗素子と、前記第１の抵抗素子の前記一方端子と前記他方端子との間の電圧を増幅して、前記データコードで示される数値に応じたレベルの電圧を出力する第１の増幅器と、前記第２の信号線の他方端に接続された基準電圧のラインとを含むレシーバを備えるデータ転送回路。
【請求項４】
前記可変抵抗回路は、
互いに異なる抵抗値を有する複数の抵抗素子、および
前記データコードに示される数値に基づいて、前記複数の抵抗素子のうちのいずれか１または２以上の抵抗素子を、前記第１の信号線の一方端と前記第２の信号線の一方端との間に接続する切換回路を含む、請求項３に記載のデータ転送回路。
【請求項５】
前記レシーバは、
前記第２の信号線の他方端と前記基準電圧のラインとの間に介挿された第２の抵抗素子、
前記第２の抵抗素子の端子間電圧を増幅して、前記データコードで示される数値に応じたレベルの電圧を出力する第２の増幅器、
前記第１および第２の増幅器の出力電圧のレベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路をさらに含む、請求項３または請求項４に記載のデータ転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ転送回路に関し、特に、データ信号を転送するデータ転送回路に関する。
【背景技術】
【０００２】
デバイス間またはユニット間でデータのやり取りを行なうための入出力インタフェースとして、低電圧で高速にデータ信号を転送するＬＶＤＳ（low voltage differential signaling：低電圧差動通信）規格がある。このＬＶＤＳ規格は、たとえば通信機器やデジタル機器の勘合部分、フレキシブル基板（柔軟性を持ったプリント基板）を使用するデータ入出力部分において採用される。
【０００３】
ＴＩＡ／ＥＩＡ（米国電気通信工業会／米国電子工業会）は、ＬＶＤＳ規格を「ANSI/TIA/EIA-644」で発表している（たとえば、非特許文献１参照）。また、ＩＥＥＥ(The Institute of Electrical and Electronics Engineers;米国電気電子技術者協会)は、ＬＶＤＳ規格を「IEEE1596.3」で発表している（たとえば、非特許文献２参照）。
【０００４】
図８は、ＬＶＤＳ規格を採用した従来のデータ転送回路の構成を示す回路ブロック図である。図８において、このデータ転送回路は、ドライバ１０１、レシーバ１０２、および信号線ＳＬ１０１，ＳＬ１０２を備える。
【０００５】
ドライバ１０１は、入力端子１１１、ＰチャネルＭＯＳトランジスタ１１２，１１３およびＮチャネルＭＯＳトランジスタ１１４，１１５を含む。レシーバ１０２は、抵抗素子１２１、コンパレータ１２２および出力端子１２３を含む。
【０００６】
ドライバ１０１において、ＰチャネルＭＯＳトランジスタ１１２およびＮチャネルＭＯＳトランジスタ１１４は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続され、それらのゲートは入力端子１１１に共通接続される。ＮチャネルＭＯＳトランジスタ１１５およびＰチャネルＭＯＳトランジスタ１１３は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続され、それらのゲートは入力端子１１１に共通接続される。ＮチャネルＭＯＳトランジスタ１１５とＰチャネルＭＯＳトランジスタ１１３との間の出力ノードＮ１１１には、信号線ＳＬ１０１が接続される。ＰチャネルＭＯＳトランジスタ１１２とＮチャネルＭＯＳトランジスタ１１４との間の出力ノードＮ１１２には、信号線ＳＬ１０２が接続される。
【０００７】
レシーバ１０２において、抵抗素子１２１は、信号線ＳＬ１０１と信号線ＳＬ１０２との間に接続される。信号線ＳＬ１０１はコンパレータ１２２の正入力端子に接続され、信号線ＳＬ１０２はコンパレータ１２２の負入力端子に接続される。コンパレータ１２２の出力ノードは出力端子１２３に接続される。コンパレータ１２２は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「Ｈ」レベルの信号を出力端子１２３に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「Ｌ」レベルの信号を出力端子１２３に与える。
【０００８】
外部から入力端子１１１に入力データ信号“０”（「Ｌ」レベルの信号）が与えられた場合、ＮチャネルＭＯＳトランジスタ１１５が非導通になり、ＰチャネルＭＯＳトランジスタ１１３が導通するため、出力ノードＮ１１１（信号線ＳＬ１０１）は「Ｌ」レベルにされる。また、ＰチャネルＭＯＳトランジスタ１１２が導通し、ＮチャネルＭＯＳトランジスタ１１４が非導通になるため、出力ノードＮ１１２（信号線ＳＬ１０２）は「Ｈ」レベルにされる。したがって、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタ１１２、信号線ＳＬ１０２、抵抗素子１２１、信号線ＳＬ１０１およびＰチャネルＭＯＳトランジスタ１１３を介して接地電圧ＧＮＤのラインに電流が流れる。
【０００９】
コンパレータ１２２の正入力端子の電圧は「Ｌ」レベルにされ、コンパレータ１２２の負入力端子の電圧は「Ｈ」レベルにされるため、コンパレータ１２２から出力端子１２３に「Ｌ」レベルの信号が与えられる。出力端子１２３から外部へデータ信号“０”（「Ｌ」レベルの信号）が出力される。
【００１０】
外部から入力端子１１１に入力データ信号“１”（「Ｈ」レベルの信号）が与えられた場合、ＮチャネルＭＯＳトランジスタ１１５が導通し、ＰチャネルＭＯＳトランジスタ１１３が非導通になるため、出力ノードＮ１１１（信号線ＳＬ１０１）は「Ｈ」レベルにされる。また、ＰチャネルＭＯＳトランジスタ１１２が非導通になり、ＮチャネルＭＯＳトランジスタ１１４が導通するため、出力ノードＮ１１２（信号線ＳＬ１０２）は「Ｌ」レベルにされる。したがって、電源電圧ＶＤＤのラインからＮチャネルＭＯＳトランジスタ１１５、信号線ＳＬ１０１、抵抗素子１２１、信号線ＳＬ１０２およびＮチャネルＭＯＳトランジスタ１１４を介して接地電圧ＧＮＤのラインに電流が流れる。
【００１１】
コンパレータ１２２の正入力端子の電圧は「Ｈ」レベルにされ、コンパレータ１２２の負入力端子の電圧は「Ｌ」レベルにされるため、コンパレータ１２２から出力端子１２３に「Ｈ」レベルの信号が与えられる。出力端子１２３から外部へデータ信号“１”（「Ｈ」レベルの信号）が出力される。
【００１２】
このように、２本の信号線ＳＬ１０１，ＳＬ１０２には、互いに逆向きの差動信号が流れる。これらの信号線ＳＬ１０１，ＳＬ１０２を流れる差動信号の向きに応じて、出力端子１２３から外部へ出力されるデータ信号の論理レベルが切替えられる。
【００１３】
信号線ＳＬ１０１，ＳＬ１０２を流れる差動信号の電圧振幅は非常に小さいため、消費電力が少なくてすむ。また、転送データのスイッチング速度の高速化が図れる。さらに、信号線ＳＬ１０１，ＳＬ１０２を流れる互いに逆向きの差動信号は、互いに発生する磁界を相殺するため、ノイズに対する耐性が高い。
【非特許文献１】ANSI/TIA/EIA-644（LVDS）規格
【非特許文献２】IEEE1596.3（SCI LVDS）規格
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、データ転送回路のさらなる低消費電力化が要望されている。また、ＬＳＩ（large‐scale integrated circuit：大規模集積回路）の更なる小型化が求められるため、データ転送回路の構成の簡略化が要望されている。
【００１５】
それゆえに、この発明の主たる目的は、簡易な構成、かつ低消費電力のデータ転送回路を提供することである。
【課題を解決するための手段】
【００１６】
この発明に係わるデータ転送回路は、データ信号を転送するデータ転送回路であって、第１および第２の信号線と、第１の信号線の一方端と第２の信号線の一方端との間に接続され、データ信号が第１の論理レベルの場合は導通し、データ信号が第２の論理レベルの場合は非導通になるスイッチング素子を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第１の信号線の他方端に接続された第１の抵抗素子と、第１の抵抗素子の一方端子の電圧と他方端子の電圧とを比較して、一方端子の電圧が他方端子の電圧よりも高い場合は第１の論理レベルのデータ信号を出力し、一方端子の電圧が他方端子の電圧以下の場合は第２の論理レベルのデータ信号を出力する第１のコンパレータと、第２の信号線の他方端に接続された基準電圧のラインとを含むレシーバとを備えたものである。
【００１７】
好ましくは、レシーバは、第２の信号線の他方端と基準電圧のラインとの間に介挿された第２の抵抗素子と、第２の抵抗素子の第２の信号線の他方端側の一方端子の電圧と基準電圧のライン側の他方端子の電圧とを比較して、一方端子の電圧が他方端子の電圧よりも高い場合は第１の論理レベルのデータ信号を出力し、一方端子の電圧が他方端子の電圧以下の場合は第２の論理レベルのデータ信号を出力する第２のコンパレータと、第１および第２のコンパレータの出力信号の論理レベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路とをさらに含む。
【００１８】
この発明に係わる他のデータ転送回路は、複数ビットのデータ信号を含むデータコードを転送するデータ転送回路であって、第１および第２の信号線と、第１の信号線の一方端と第２の信号線の一方端との間に接続され、データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第１の信号線の他方端に接続された第１の抵抗素子と、第１の抵抗素子の一方端子と他方端子との間の電圧を増幅して、データコードで示される数値に応じたレベルの電圧を出力する第１の増幅器と、第２の信号線の他方端に接続された基準電圧のラインとを含むレシーバとを備えたものである。
【００１９】
好ましくは、可変抵抗回路は、互いに異なる抵抗値を有する複数の抵抗素子と、データコードに示される数値に基づいて、複数の抵抗素子のうちのいずれか１または２以上の抵抗素子を、第１の信号線の一方端と第２の信号線の一方端との間に接続する切換回路とを含む。
【００２０】
また好ましくは、レシーバは、第２の信号線の他方端と基準電圧のラインとの間に介挿された第２の抵抗素子と、第２の抵抗素子の端子間電圧を増幅して、データコードで示される数値に応じたレベルの電圧を出力する第２の増幅器と、第１および第２の増幅器の出力電圧のレベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路とをさらに含む。
【発明の効果】
【００２１】
この発明に係わるデータ転送回路では、第１および第２の信号線と、第１の信号線の一方端と第２の信号線の一方端との間に接続され、データ信号が第１の論理レベルの場合は導通し、データ信号が第２の論理レベルの場合は非導通になるスイッチング素子を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第１の信号線の他方端に接続された第１の抵抗素子と、第１の抵抗素子の一方端子の電圧と他方端子の電圧とを比較して、一方端子の電圧が他方端子の電圧よりも高い場合は第１の論理レベルのデータ信号を出力し、一方端子の電圧が他方端子の電圧以下の場合は第２の論理レベルのデータ信号を出力する第１のコンパレータと、第２の信号線の他方端に接続された基準電圧のラインとを含むレシーバとが設けられる。したがって、簡易な構成でドライバが実現でき、回路規模の小型化、低消費電力化が図れる。
【００２２】
この発明に係わる他のデータ転送回路では、第１および第２の信号線と、第１の信号線の一方端と第２の信号線の一方端との間に接続され、データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第１の信号線の他方端に接続された第１の抵抗素子と、第１の抵抗素子の一方端子と他方端子との間の電圧を増幅して、データコードで示される数値に応じたレベルの電圧を出力する第１の増幅器と、第２の信号線の他方端に接続された基準電圧のラインとを含むレシーバとが設けられる。したがって、簡易な構成でドライバが実現でき、回路規模の小型化、低消費電力化が図れる。さらに、複数ビットの入力データ信号に対応することができ、データ転送の高速化が図れる。
【発明を実施するための最良の形態】
【００２３】
［実施の形態１］
図１は、この発明の実施の形態１によるデータ転送回路の構成を示す回路ブロック図である。図１において、このデータ転送回路は、ドライバ１、レシーバ２、および信号線ＳＬ１，ＳＬ２を備える。
【００２４】
ドライバ１は、入力端子１１およびＮチャネルＭＯＳトランジスタ１２を含む。レシーバ２は、抵抗素子２１，２２、アンプ２３、オペアンプ２４および出力端子２５を含む。
【００２５】
ドライバ１において、ＮチャネルＭＯＳトランジスタ１２は、そのゲートが入力端子１１に接続され、そのドレインが信号線ＳＬ１に接続され、そのソースが信号線ＳＬ２に接続される。レシーバ２において、アンプ２３および抵抗素子２１は、電源電圧ＶＤＤのラインと信号線ＳＬ１との間に接続される。オペアンプ２４の正入力端子はアンプ２３と抵抗素子２１との間のノードに接続され、負入力端子は抵抗素子２１と信号線ＳＬ１との間のノードに接続される。オペアンプ２４の出力ノードは、出力端子２５に接続される。抵抗素子２２は、信号線ＳＬ２と接地電圧ＧＮＤのラインとの間に接続される。
【００２６】
ＮチャネルＭＯＳトランジスタ１２は、外部から入力端子１１に入力データ信号“０”（「Ｌ」レベルの信号）が与えられた場合は非導通になり、外部から入力端子１１に入力データ信号“１”（「Ｈ」レベルの信号）が与えられた場合は導通する。アンプ２３は、電流増幅素子として機能する。オペアンプ２４は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「Ｈ」レベルの信号を出力端子２５に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「Ｌ」レベルの信号を出力端子２５に与える。
【００２７】
図２は、図１に示したデータ転送回路の動作を説明するためのタイムチャートである。図２を参照して、時刻ｔ１までの期間において、入力端子１１に入力データ信号“０”（「Ｌ」レベルの信号）が与えられる。これに応じて、ＮチャネルＭＯＳトランジスタ１２が非導通になっているため、信号線ＳＬ１，ＳＬ２には電流が流れない。このとき、抵抗素子２１の端子間電圧は０Ｖであり、オペアンプ２４の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ２４から出力端子２５に「Ｌ」レベルの信号が与えられる。出力端子２５から外部へデータ信号“０”（「Ｌ」レベルの信号）が出力される。
【００２８】
時刻ｔ１において、入力データ信号が“０”から“１”（「Ｈ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ１２が導通し、電源電圧ＶＤＤのラインからアンプ２３、抵抗素子２１、信号線ＳＬ１、ＮチャネルＭＯＳトランジスタ１２、信号線ＳＬ２および抵抗素子２２を介して接地電圧ＧＮＤのラインに電流が流れる。このとき、抵抗素子２１の端子間に所定レベルの電位差が生じ、オペアンプ２４の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ２４の出力信号は「Ｈ」レベルに立上げられる。出力端子２５から外部へ出力されるデータ信号は“０”から“１”（「Ｈ」レベルの信号）に切替えられる。
【００２９】
時刻ｔ２において、入力データ信号が“１”から“０”（「Ｌ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ１２が非導通になり、信号線ＳＬ１，ＳＬ２に電流が流れなくなる。このとき、抵抗素子２１の端子間電圧は０Ｖになり、オペアンプ２４の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ２４の出力信号は「Ｌ」レベルに立下げられる。出力端子２５から外部へ出力されるデータ信号は“１”から“０”（「Ｌ」レベルの信号）に切替えられる。
【００３０】
従来は、ドライバ内にスイッチング用のトランジスタを４つ設けていた（図８参照）。しかし、この実施の形態１では、ドライバ１内にスイッチング用のトランジスタ１２を１つだけ設け、信号線ＳＬ１，ＳＬ２を介して電流をレシーバ２にフィードバックさせる構成にする。これにより、簡易な構成でドライバ１が実現でき、回路規模の小型化、低消費電力化が図れる。また、信号線ＳＬ１，ＳＬ２を流れる信号の電圧振幅は非常に小さいため、転送データのスイッチング速度の高速化が図れる。また、信号線ＳＬ１，ＳＬ２に流れる互いに逆向きの信号は、互いに発生する磁界を相殺するため、ノイズに対する耐性が高い。
【００３１】
なお、ここでは、ドライバ１にＮチャネルＭＯＳトランジスタ１２を設けた場合について説明したが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを用いてもよい。
【００３２】
［実施の形態２］
図３は、この発明の実施の形態２によるデータ転送回路の構成を示すブロック図であって、図１と対比される図である。図３のデータ転送回路を参照して、図１のデータ転送回路と異なる点は、レシーバ１がレシーバ３１で置換されている点である。図３のレシーバ３１は、図１のレシーバ１にオペアンプ３２、判定回路３３、バッファ３４，３５およびＥＲＲレジスタ３６を追加したものである。なお、図３において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。
【００３３】
レシーバ３１において、オペアンプ３２の正入力端子は信号線ＳＬ２と抵抗素子２２との間のノードに接続され、負入力端子は抵抗素子２２と接地電圧ＧＮＤのラインとの間のノードに接続される。オペアンプ３２は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「Ｈ」レベルの信号を出力し、正入力端子の電圧が負入力端子の電圧以下の場合は「Ｌ」レベルの信号を出力する。判定回路３３は、オペアンプ２４，３２の出力信号の論理レベルが一致するか否かを判定し、一致する場合は「Ｌ」レベルの信号を出力し、一致しない場合は「Ｈ」レベルの信号を出力する。なお、抵抗素子２１，２２の抵抗値は等しく、オペアンプ２４，３２の特性は同じものとする。
【００３４】
バッファ３４は、判定回路３３の出力信号が「Ｌ」レベルの場合に活性化され、オペアンプ２４の出力信号をバッファリングして出力端子２５に与える。一方、判定回路３３の出力信号が「Ｈ」レベルの場合は非活性化され、オペアンプ２４の出力信号を出力端子２５に伝達しない。バッファ３５は、判定回路３３の出力信号をバッファリングしてＥＲＲレジスタ３６に与える。
【００３５】
ＥＲＲレジスタ３６は、バッファ３５の出力信号をエラー情報として格納する。バッファ３５の出力信号が「Ｌ」レベルの場合は、転送エラーが発生していない状態であり、バッファ３５の出力信号が「Ｈ」レベルの場合は、転送エラーが発生している状態である。
【００３６】
次に、このデータ転送回路の動作について説明する。図４は、データ転送回路の正常時の動作を説明するためのタイムチャートである。図４を参照して、時刻ｔ１１までの期間において、入力端子１１に入力データ信号“０”（「Ｌ」レベルの信号）が与えられる。これに応じて、ＮチャネルＭＯＳトランジスタ１２が非導通になっているため、信号線ＳＬ１，ＳＬ２には電流が流れない。このとき、抵抗素子２１の端子間電圧は０Ｖであり、オペアンプ２４の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ２４の出力信号は「Ｌ」レベルにされる。また、抵抗素子２２の端子間電圧は０Ｖであり、オペアンプ３２の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ３２の出力信号は「Ｌ」レベルにされる。判定回路３３は、オペアンプ２４，３２の出力信号がともに「Ｌ」レベルであるため、転送エラーが発生していない状態を示す「Ｌ」レベルの信号を出力する。
【００３７】
バッファ３４は、判定回路３３の出力信号が「Ｌ」レベルにされていることに応じて活性化され、オペアンプ２４の出力信号（「Ｌ」レベルの信号）をバッファリングして出力端子２５に与える。出力端子２５から外部へデータ信号“０”（「Ｌ」レベルの信号）が出力される。ＥＲＲレジスタ３６は、判定回路３３の出力信号（「Ｌ」レベルの信号）をバッファ３５を介して受け、転送エラーが発生していない状態を示すエラー情報として格納する。
【００３８】
時刻ｔ１１において、入力データ信号が“０”から“１”（「Ｈ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ１２が導通し、電源電圧ＶＤＤのラインからアンプ２３、抵抗素子２１、信号線ＳＬ１、ＮチャネルＭＯＳトランジスタ１２、信号線ＳＬ２および抵抗素子２２を介して接地電圧ＧＮＤのラインに電流が流れる。このとき、抵抗素子２１の端子間に所定レベルの電位差が生じ、オペアンプ２４の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ２４の出力信号は「Ｈ」レベルに立上げられる。また、抵抗素子２２の端子間に所定レベルの電位差が生じ、オペアンプ３２の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ３２の出力信号は「Ｈ」レベルに立上げられる。判定回路３３は、オペアンプ２４，３２の出力信号がともに「Ｈ」レベルにされるため、出力信号を「Ｌ」レベルに維持する。バッファ３４は、判定回路３３からの「Ｌ」レベルの出力信号により活性化され、オペアンプ２４の出力信号（「Ｈ」レベルの信号）をバッファリングして出力端子２５に与える。出力端子２５から外部へ出力されるデータ信号は“０”から“１”（「Ｈ」レベルの信号）に切替えられる。
【００３９】
時刻ｔ１２において、入力データ信号が“１”から“０”（「Ｌ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ１２が非導通になり、信号線ＳＬ１，ＳＬ２に電流が流れなくなる。このとき、抵抗素子２１の端子間電圧は０Ｖになり、オペアンプ２４の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ２４の出力信号は「Ｌ」レベルに立下げられる。また、抵抗素子２２の端子間電圧は０Ｖになり、オペアンプ３２の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ３２の出力信号は「Ｌ」レベルに立下げられる。判定回路３３は、オペアンプ２４，３２の出力信号がともに「Ｌ」レベルにされるため、出力信号を「Ｌ」レベルに維持する。バッファ３４は、判定回路３３からの「Ｌ」レベルの出力信号により活性化され、オペアンプ２４の出力信号（「Ｌ」レベルの信号）をバッファリングして出力端子２５に与える。出力端子２５から外部へ出力されるデータ信号は“１”から“０”（「Ｌ」レベルの信号）に切替えられる。
【００４０】
図５は、データ転送回路のエラー発生時の動作を説明するためのタイムチャートであって、図４と対比される図である。図５のタイムチャートを参照して、図４のタイムチャートと異なる点は、時刻ｔ１１から時刻ｔ２１までの期間における、オペアンプ３２と判定回路３３の出力信号の波形と、出力データ信号の波形である。
【００４１】
時刻ｔ１１から時刻ｔ２１までの期間において、信号線ＳＬ２で転送エラーが発生する。このため、時刻ｔ１１において、入力データ信号が“０”から“１”（「Ｈ」レベルの信号）に切替えられても、オペアンプ３２の出力信号がすぐに「Ｈ」レベルに立上げられない。判定回路３３は、オペアンプ２４，３２の出力信号のレベルが異なるため、転送エラーが発生している状態を示す「Ｈ」レベルの信号を出力する。
【００４２】
バッファ３４は、判定回路３３の出力信号が「Ｈ」レベルに立上げられたことに応じて非活性化され、オペアンプ２４の出力信号（「Ｈ」レベルの信号）を出力端子２５に伝達しない。出力端子２５から外部へ出力されるデータ信号は“０”（「Ｌ」レベルの信号）のままにされる。ＥＲＲレジスタ３６は、判定回路３３の出力信号（「Ｈ」レベル）をバッファ３５を介して受け、転送エラーが発生している状態を示すエラー情報として格納する。
【００４３】
時刻ｔ２１において、信号線ＳＬ２での転送エラーがなくなり、オペアンプ３２の出力信号が「Ｈ」レベルに立上げられる。判定回路３３は、オペアンプ２４，３２の出力信号のレベルがともに「Ｈ」レベルにされるため、出力信号を「Ｌ」レベルに立下げる。バッファ３４は、判定回路３３の出力信号が「Ｌ」レベルに立下げられたことに応じて活性化され、オペアンプ２４の出力信号（「Ｈ」レベル）をバッファリングして出力端子２５に与える。出力端子２５から外部へ出力されるデータ信号は“０”から“１”（「Ｈ」レベルの信号）に切替えられる。ＥＲＲレジスタ３６は、判定回路３３の出力信号（「Ｌ」レベル）をバッファ３５を介して受け、転送エラーが発生していない状態を示すエラー情報として格納する。
【００４４】
したがって、この実施の形態２では、実施の形態１と同様に、簡易な構成、かつ低消費電力のデータ転送回路が実現できる。さらに、ＥＲＲレジスタ３６に格納されたエラー情報により、転送エラーが発生しているか否かを判断することができる。
【００４５】
［実施の形態３］
図６は、この発明の実施の形態３によるデータ転送回路の構成を示すブロック図であって、図３と対比される図である。図６のデータ転送回路を参照して、図３のデータ転送回路と異なる点は、ドライバ１がドライバ４１で置換されている点である。なお、図６において、図３と対応する部分においては同一符号を付し、その詳細説明を省略する。
【００４６】
ドライバ４１は、入力端子４２，４３、ＮチャネルＭＯＳトランジスタ４４，４５および抵抗素子４６，４７を含む。ＮチャネルＭＯＳトランジスタ４４は、そのゲートが入力端子４２に接続され、そのドレインが抵抗素子４６を介して信号線ＳＬ１に接続され、そのソースが信号線ＳＬ２に接続される。ＮチャネルＭＯＳトランジスタ４５は、そのゲートが入力端子４３に接続され、そのドレインが抵抗素子４７を介して信号線ＳＬ１に接続され、そのソースが信号線ＳＬ２に接続される。
【００４７】
入力端子４２，４３には、２ビットのデータ信号を含むデータコードが与えられる。ＮチャネルＭＯＳトランジスタ４４は、入力端子４２に入力データ信号“０”（「Ｌ」レベルの信号）が与えられた場合は非導通になり、入力端子４２に入力データ信号“１”（「Ｈ」レベルの信号）が与えられた場合は導通する。ＮチャネルＭＯＳトランジスタ４５は、入力端子４３に入力データ信号“０”（「Ｌ」レベルの信号）が与えられた場合は非導通になり、入力端子４３に入力データ信号“１”（「Ｈ」レベルの信号）が与えられた場合は導通する。ここで、抵抗素子４６の抵抗値をＲ、抵抗素子４７の抵抗値を２Ｒとする。ＮチャネルＭＯＳトランジスタ４４，４５および抵抗素子４６，４７は、データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を構成する。
【００４８】
図７は、図６に示したデータ転送回路の動作を説明するためのタイムチャートである。図７を参照して、時刻ｔ３１までの期間において、入力端子４２，４３にデータコード“００”が与えられる。すなわち、入力端子４２，４３の両方に入力データ信号“０”（「Ｌ」レベルの信号）が与えられる。これに応じて、ＮチャネルＭＯＳトランジス４４，４５が非導通になっているため、信号線ＳＬ１，ＳＬ２には電流が流れない。このとき、抵抗素子２１の端子間電圧は０Ｖであり、オペアンプ２４の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ２４の出力信号は０Ｖにされる。また、抵抗素子２２の端子間電圧は０Ｖであり、オペアンプ３２の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ３２の出力信号は０Ｖにされる。判定回路３３は、オペアンプ２４，３２の出力信号がともに０Ｖであるため、転送エラーが発生していない状態を示す「Ｌ」レベルの信号を出力する。
【００４９】
バッファ３４は、判定回路３３の出力信号が「Ｌ」レベルにされていることに応じて活性化され、オペアンプ２４の出力信号（０Ｖ）をバッファリングして出力端子２５に与える。出力端子２５から外部への出力信号は、データコード“００”で示される数値“０”に応じた電圧レベルにされる。ＥＲＲレジスタ３６は、判定回路３３の出力信号（「Ｌ」レベル）をバッファ３５を介して受け、転送エラーが発生していない状態を示すエラー情報として格納する。
【００５０】
時刻ｔ３１において、データコードが“００”から“０１”に切替えられたことに応じて、入力端子４３への入力データ信号が“０”から“１”（「Ｈ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ４５が導通し、電源電圧ＶＤＤのラインからアンプ２３、抵抗素子２１、信号線ＳＬ１、抵抗素子４７、ＮチャネルＭＯＳトランジスタ４５、信号線ＳＬ２および抵抗素子２２を介して接地電圧ＧＮＤのラインに電流ｉ１が流れる。このとき、抵抗素子２１の端子間に所定レベルの電位差が生じ、オペアンプ２４の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ２４の出力信号は所定レベルＶ１まで立上げられる。また、抵抗素子２２の端子間に所定レベルの電位差が生じ、オペアンプ３２の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ３２の出力信号は所定レベルＶ１まで立上げられる。判定回路３３は、オペアンプ２４，３２の出力信号がともに所定レベルＶ１にされるため、出力信号を「Ｌ」レベルに維持する。バッファ３４は、判定回路３３からの「Ｌ」レベルの出力信号により活性化され、オペアンプ２４の出力信号（所定レベルＶ１）をバッファリングして出力端子２５に与える。出力端子２５から外部への出力信号は、データコード“０１”で示される数値“１”に応じた電圧レベルにされる。
【００５１】
時刻ｔ３２において、データコードが“０１”から“１０”に切替えられたことに応じて、入力端子４２への入力データ信号が“０”から“１”（「Ｈ」レベルの信号）に切替えられ、入力端子４３への入力データ信号が“１”から“０”（「Ｌ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ４４が導通し、ＮチャネルＭＯＳトランジスタ４５が非導通になる。このため、電源電圧ＶＤＤのラインからアンプ２３、抵抗素子２１、信号線ＳＬ１、抵抗素子４６、ＮチャネルＭＯＳトランジスタ４４、信号線ＳＬ２および抵抗素子２２を介して接地電圧ＧＮＤのラインに電流ｉ２が流れる。
【００５２】
ここで、抵抗素子４６の抵抗値Ｒは、抵抗素子４７の抵抗値２Ｒよりも小さいため、電流ｉ２は電流ｉ１よりも大きくなる。このため、抵抗素子２１，２２の端子間の電位差は大きくなり、オペアンプ２４，３２の出力信号は所定レベルＶ１から所定レベルＶ２まで上昇する。判定回路３３は、オペアンプ２４，３２の出力信号がともに所定レベルＶ２にされるため、出力信号を「Ｌ」レベルに維持する。バッファ３４は、判定回路３３からの「Ｌ」レベルの出力信号により活性化され、オペアンプ２４の出力信号（所定レベルＶ２）をバッファリングして出力端子２５に与える。出力端子２５から外部への出力信号は、データコード“１０”で示される数値“２”に応じた電圧レベルにされる。
【００５３】
時刻ｔ３３において、データコードが“１０”から“１１”に切替えられたことに応じて、入力端子４３への入力データ信号が“０”から“１”（「Ｈ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ４５が導通する。このため、電源電圧ＶＤＤのラインからアンプ２３、抵抗素子２１、信号線ＳＬ１、抵抗素子４６，４７、ＮチャネルＭＯＳトランジスタ４４，４５、信号線ＳＬ２および抵抗素子２２を介して接地電圧ＧＮＤのラインに電流ｉ３が流れる。
【００５４】
ここで、並列接続された抵抗素子４６，４７の合計抵抗値（２Ｒ／３）は、抵抗素子４６の抵抗値Ｒよりも小さいため、電流ｉ３は電流ｉ２よりも大きくなる。このため、抵抗素子２１，２２の端子間の電位差が大きくなり、オペアンプ２４，３２の出力信号は所定レベルＶ２から所定レベルＶ３まで上昇する。判定回路３３は、オペアンプ２４，３２の出力信号がともに所定レベルＶ３にされるため、出力信号を「Ｌ」レベルに維持する。バッファ３４は、判定回路３３からの「Ｌ」レベルの出力信号により活性化され、オペアンプ２４の出力信号（所定レベルＶ３）をバッファリングして出力端子２５に与える。出力端子２５から外部への出力信号は、データコード“１１”で示される数値“３”に応じた電圧レベルにされる。
【００５５】
時刻ｔ３４において、データコードが“１１”から“００”に切替えられたことに応じて、入力端子４２，４３への入力データ信号がともに“１”から“０”（「Ｌ」レベルの信号）に切替えられる。これに応じて、ＮチャネルＭＯＳトランジスタ４４，４５が非導通になり、信号線ＳＬ１，ＳＬ２に電流が流れなくなる。このとき、抵抗素子２１の端子間電圧は０Ｖになり、オペアンプ２４の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ２４の出力信号は０Ｖまで立下げられる。また、抵抗素子２２の端子間電圧は０Ｖになり、オペアンプ３２の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ３２の出力信号は０Ｖまで立下げられる。判定回路３３は、オペアンプ２４，３２の出力信号がともに０Ｖにされるため、出力信号を「Ｌ」レベルに維持する。バッファ３４は、判定回路３３からの「Ｌ」レベルの出力信号により活性化され、オペアンプ２４の出力信号（０Ｖ）をバッファリングして出力端子２５に与える。出力端子２５から外部への出力信号は、データコード“００”で示される数値“０”に応じた電圧レベルにされる。
【００５６】
したがって、ドライバ４１にそれぞれ２組の入力端子４２，４３、ＮチャネルＭＯＳトランジスタ４４，４５および抵抗素子４６，４７を設けたことにより、２ビットの入力データ信号を転送することができる。
【００５７】
なお、ここでは、ドライバ４１に２組の入力端子４２，４３、ＮチャネルＭＯＳトランジスタ４４，４５および抵抗素子４６，４７を設けて２ビットの入力データ信号に対応する場合について説明したが、任意の複数組の入力端子、トランジスタおよび抵抗素子を設けることによって任意のビット数の入力データ信号に対応することができる。
【００５８】
したがって、この実施の形態３では、実施の形態２と同様に、簡易な構成、かつ低消費電力のデータ転送回路が実現できるとともに、ＥＲＲレジスタ３６に格納されたエラー情報により、転送エラーが発生しているか否かを判断することができる。さらに、ドライバ４１に任意の複数組の入力端子、トランジスタおよび抵抗素子を設けることによって任意のビット数の入力データ信号に対応することができる。これにより、データ転送の高速化が図れる。
【００５９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６０】
【図１】この発明の実施の形態１によるデータ転送回路の構成を示す回路ブロック図である。
【図２】図１に示したデータ転送回路の動作を説明するためのタイムチャートである。
【図３】この発明の実施の形態２によるデータ転送回路の構成を示すブロック図である。
【図４】図３に示したデータ転送回路の正常時の動作を説明するためのタイムチャートである。
【図５】図３に示したデータ転送回路のエラー発生時の動作を説明するためのタイムチャートである。
【図６】この発明の実施の形態３によるデータ転送回路の構成を示すブロック図である。
【図７】図６に示したデータ転送回路の動作を説明するためのタイムチャートである。
【図８】ＬＶＤＳ規格を採用した従来のデータ転送回路の構成を示す回路ブロック図である。
【符号の説明】
【００６１】
１，４１，１０１  ドライバ、２，３１，１０２  レシーバ、１１，４２，４３，１１１  入力端子、１２，４４，４５，１１４，１１５  ＮチャネルＭＯＳトランジスタ、２１，２２，４６，４７，１２１  抵抗素子、２３  アンプ、２４，３２  オペアンプ、２５，１２３  出力端子、３３  判定回路、３４，３５  バッファ、３６  ＥＲＲレジスタ、１１２，１１３  ＰチャネルＭＯＳトランジスタ、１２２  コンパレータ。
【図１】
2006067307.tif 000003
【図２】
2006067307.tif 000004
【図３】
2006067307.tif 000005
【図４】
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【図５】
2006067307.tif 000007
【図６】
2006067307.tif 000008
【図７】
2006067307.tif 000009
【図８】
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