(57)【要約】 【課題】基準入力信号の周期に不連続が生じても電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロック信号を生成するＰＬＬ回路を提供する。 【解決手段】本発明のＰＬＬ回路は、クロックを出力する電圧制御発振器と、クロックをカウントして第１の信号を出力し基準入力信号によりリセットされる第１のカウンタと、クロックをカウントして第２の信号を出力しカウンタ値が所定値になるとリセットされる第２のカウンタと、第１の信号と第２の信号の位相を比較する位相比較器と、制御電圧を出力するループフィルタと、基準入力信号の周期が基準周期より長くなると不連続入力検出信号を出力するスキュー検出デコーダと、不連続入力検出信号を入力した後に到来した基準入力信号により第２のカウンタをリセットするスキューリセットパルス作成回路と、不連続入力検出信号を入力してから所定期間ループフィルタに電圧を印加する充電回路と、を有する。【選択図】図１
2006148352.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧により制御されるクロックを出力する電圧制御発振器と、
前記クロックをカウントした値をデコードして第１の信号を出力し、基準入力信号の到来のタイミングでリセットされる第１のカウンタと、
前記クロックをカウントした値をデコードして第２の信号を出力し、前記クロックをカウントした値が所定値になるとリセットされる第２のカウンタと、
前記第１の信号と前記第２の信号の位相を比較して、位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じて充電電流又は放電電流を出力するチャージポンプと、
前記充電電流又は放電電流により変動する前記制御電圧を保持し出力するループフィルタと、
前記基準入力信号の周期が基準周期より所定以上長くなったことを検出すると、不連続入力検出信号を出力するスキュー検出デコーダと、
前記不連続入力検出信号を入力した後、最初に到来した前記基準入力信号のタイミングで前記第２のカウンタをリセットするスキューリセットパルス作成回路と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
前記不連続入力検出信号を入力してから所定の期間、前記ループフィルタに電圧を印加する充電回路を更に有することを特徴とする請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（フェイズロックドループ、Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、基準入力信号の周波数がＮ逓倍された発振周波数を電圧制御発振器（Voltage Controlled Oscillator。以下、ＶＣＯと言う。）の出力信号として得るとともに、基準入力信号の位相とＶＣＯ出力信号のＮ分の１分周信号（Ｎは任意の正整数）の位相とを一致させるように動作する。ＰＬＬ回路は、デジタル家電のＡＶ機器などのアナログ回路／デジタル回路混載システムに多用される。
【０００３】
特開平９−８３３６０号公報に、従来例のＰＬＬ回路が開示されている。従来例のＰＬＬ回路は、常にＶＣＯの制御電圧を記憶回路にて記憶しておき、基準入力信号が入力されずに断絶すると、ＶＣＯ制御電圧を前記記憶回路の記憶電圧に切り替える。これにより、基準入力信号の断絶による同期外れを低減している。
【特許文献１】特開平９−８３３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来例のＰＬＬ回路は、基準入力信号の入力が断絶された後、基準入力信号が再度入力された際、そのタイミングによっては、その後のＰＬＬの安定化に時間を要してしまうという問題があった。
【０００５】
従来例のＰＬＬ回路を映像表示装置（例えば液晶表示装置）の駆動用クロックを生成するための回路として使用する場合、映像表示装置が入力した映像信号から抽出した水平駆動信号（水平同期信号）を、基準入力信号ＨＤとしてＰＬＬ回路に入力する。 
例えばＰＡＬ方式の映像信号において、ＰＡＬ方式の映像信号を液晶パネルに表示する場合、１垂直同期期間（１ＴＶ）のライン数（水平同期信号のパルスの数に等しい）を間引く間引き処理が必要となる。
間引き処理は、ＰＬＬ回路の前段で、基準周期ＴＨを通常のＰＡＬ方式の１水平同期期間である６４μｓｅｃよりも伸張することで行うが、垂直同期信号と水平同期信号の位相関係を保持する必要があるため、１垂直同期期間ＴＶに１回、水平同期信号の周期が不連続となる場合がある。
そのため、ＰＬＬ回路に入力される基準入力信号ＨＤ（水平同期信号）の周期は、１垂直同期期間に１回だけ基準周期ＴＨより伸長され、１垂直同期期間内の他の周期は基準周期ＴＨとなる。即ち、１フィールドの垂直同期期間ＴＶに１回、水平同期信号の周期は不連続になる。 
【０００６】
通常、水平同期期間の伸長は、液晶パネルの縦方向の表示が開始される前（垂直帰線消去期間）に行われる。ＰＬＬ回路の、基準入力信号ＨＤの周期の不連続（基準周期と異なる周期）に対する応答が、少なくとも液晶パネルの実効的な表示が開始されるまで（有効画面の第１水平期間の画像表示を開始するまで）に安定している必要がある。
【０００７】
しかし、従来例のＰＬＬ回路においては、基準入力信号ＨＤの周期が１回伸長した後に、ＶＣＯが出力するクロックが安定するまでに相当の時間がかかった。基準入力信号の位相とＶＣＯ出力信号のＮ分の１分周信号の位相とが一致し、ＶＣＯに入力される制御電圧が安定するまでに、位相比較のサイクルが数十回以上繰り返された。ＶＣＯの出力するクロックＣＬＫの周波数（周期）の安定性は不十分であった。
【０００８】
そのため、液晶表示装置ではクロックが安定するまでの期間にわたり画面の上部が歪む「トップカール現象」が起き、画質が大きく劣化するという問題があった。
従来例のＰＬＬ回路は、基準入力信号の断絶による同期外れの低減を図ったものであるため、基準入力信号（ＨＤ）が一定周期内において１回、基準周期よりも伸びた周期で入力される場合のＰＬＬ回路の安定化には対応できなかった。
【０００９】
本発明は上記従来の課題を解決するもので、基準周期と異なる周期で基準入力信号が入力されても、電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロックを生成できるＰＬＬ回路を提供することを目的とする。
本発明は、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置を実現するためのＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は以下の構成を有する。
請求項１に記載の発明は、制御電圧により制御されるクロックを出力する電圧制御発振器と、前記クロックをカウントした値をデコードして第１の信号を出力し、基準入力信号の到来のタイミングでリセットされる第１のカウンタと、前記クロックをカウントした値をデコードして第２の信号を出力し、前記クロックをカウントした値が所定値になるとリセットされる第２のカウンタと、前記第１の信号と前記第２の信号の位相を比較して、位相誤差信号を出力する位相比較器と、前記位相誤差信号に応じて充電電流又は放電電流を出力するチャージポンプと、前記充電電流又は放電電流により変動する前記制御電圧を保持し出力するループフィルタと、前記基準入力信号の周期が基準周期より所定以上長くなったことを検出すると、不連続入力検出信号を出力するスキュー検出デコーダと、前記不連続入力検出信号を入力した後、最初に到来した前記基準入力信号のタイミングで前記第２のカウンタをリセットするスキューリセットパルス作成回路と、を有することを特徴とするＰＬＬ回路である。
【００１１】
スキュー検出デコーダは、第１のカウンタのカウント値が、基準周期における最大値より大きな値のカウント値に達したときに不連続入力検出信号を出力する。これにより、基準周期において誤動作することなく、且つ確実に基準周期より長い周期を検出できる。 
基準周期よりも長い周期で基準入力信号が到来した場合、スキューリセットパルス作成回路によって第２のカウンタはリセットされる。そのため、第１の信号と第２の信号の位相誤差信号は大きくならない。位相誤差信号が小さいと制御電圧が短時間で安定するため、電圧制御発振器は短時間で安定したクロックを出力できる。 
この発明によれば、基準周期と異なる周期で基準入力信号が入力されても、電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロックを生成できるＰＬＬ回路を実現できる。 
【００１２】
例えば、映像表示装置の映像信号から抽出された水平駆動信号が、１垂直同期期間ＴＶに１回、基準周期ＴＨよりも伸長されるような場合において、この発明のＰＬＬ回路は、伸長された周期を有する水平駆動信号を基準入力信号として入力した場合であっても、安定度の高いクロックを出力できる。この発明のＰＬＬ回路を用いた映像表示装置は、表示画面上にトップカール現象を生じず、優れた表示画質を実現できる。 
【００１３】
請求項２に記載の発明は、請求項１に記載のＰＬＬ回路において、前記不連続入力検出信号を入力してから所定の期間、前記ループフィルタに電圧を印加する充電回路を更に有することを特徴とする。
【００１４】
この発明によれば、スキュー検出デコーダによって基準入力信号の周期が基準周期より所定以上長くなったこと（スキュー、ＳＫＥＷ）を検出すると、充電回路がループフィルタに電圧を印加するため、ループフィルタの出力する制御電圧の変動を低減できる。
この発明によれば、基準周期と異なる周期で基準入力信号が入力されても、電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロックを生成できるＰＬＬ回路を実現できる。
【発明の効果】
【００１５】
本発明によれば、基準周期と異なる周期で基準入力信号が入力されても、電圧制御発振器の安定状態への収束を短時間に行うことにより、安定度の高いクロック信号を生成するＰＬＬ回路を実現できるという有利な効果が得られる。
本発明によれば、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置に有用なＰＬＬ回路を実現できるという有利な効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００１７】
《実施の形態》
図１、図２及び図３を用いて本発明の実施の形態のＰＬＬ回路を説明する。図１は、本発明の実施の形態のＰＬＬ回路の回路構成図である。
実施の形態のＰＬＬ回路は、基準入力信号ＨＤを入力するための基準入力信号入力端子９０、クロックをカウントして第１の信号ＨＳＣ５０を出力するパルス幅設定回路１１０、クロックをカウントして第２の信号ＰＬＬ５０を出力する１／Ｎ分周器１３０（Ｎは任意の正整数）、第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相を比較して位相誤差信号を出力する位相比較器１４０、位相誤差信号に基づいて充電電流又は放電電流を出力するチャージポンプ１５０、充電電流又は放電電流に基づいて制御電圧Ｖｆの値を変えて出力するループフィルタ１６０、制御電圧Ｖｆに基づいて周波数を制御されたクロックＣＬＫを出力する電圧制御発振器（ＶＣＯ）１００、基準入力信号ＨＤが基準周期から外れたことを検出して不連続入力検出信号ＳＫＥＷＤＥＴを出力する不連続入力検出部２００、及び不連続入力検出信号ＳＫＥＷＤＥＴがハイ（Ｈ）の期間において電圧を出力する充電回路１７０を有する。
本発明のＰＬＬ回路において従来例にない構成要素は、不連続入力検出部２００、充電回路１７０、ＡＮＤゲート回路１３３である。
【００１８】
微分回路１１１、第１のカウンタ１１２、スキュー検出デコーダ２１０、スキューリセットパルス作成回路２２０、第２のカウンタ１３２及びリセットパルス作成回路１３１には、ＶＣＯ１００からクロックＣＬＫを供給される。
【００１９】
パルス幅設定回路１１０について説明する。パルス幅設定回路１１０は、基準入力信号ＨＤに基づいて第１の微分パルスＨＤＲを生成する微分回路１１１、及び第１の微分パルスＨＤＲによってリセットされ、クロックＣＬＫをカウントして第１の信号ＨＳＣ５０を出力する第１のカウンタ１１２を有する。
【００２０】
微分回路１１１は、基準入力信号入力端子９０が入力した基準入力信号ＨＤの立ち下がりエッジを検出し、クロックＣＬＫの１周期の時間幅を有する第１の微分パルスＨＤＲを生成する。
第１のカウンタ１１２は、クロック入力端子にクロックＣＬＫを、リセット入力端子（ロー（Ｌ）レベルでアクティブ）に第１の微分パルスＨＤＲを入力される。第１のカウンタ１１２は、第１の微分パルスＨＤＲによってリセットされ、クロックＣＬＫをカウントし、カウンタの値をデコードして第１の信号ＨＳＣ５０として出力する。
【００２１】
第１のカウンタ１１２のリセット時のカウント値をＭとする（Ｍは正の整数）。基準入力信号ＨＤの周期が所定の基準周期ＴＨの場合、ＰＬＬが位相ロックした状態でＭはＮにほぼ一致する（Ｎは設計仕様として任意に設定される値である。実施の形態では、１水平期間のピクセル数である。）。
第１の信号ＨＳＣ５０は、基準入力信号ＨＤの立ち下がりエッジのタイミングに立ち上がりエッジを持ち、所定のタイミングに立ち下がりエッジを持つ。基準入力信号ＨＤの周期が基準周期ＴＨ近傍の場合、典型的には、第１の信号ＨＳＣ５０のデューティは約５０％に設定される。
【００２２】
不連続入力検出部２００について説明する。不連続入力検出部２００は、第１のカウンタ１１２の値と基準入力信号ＨＤに基づいて不連続入力検出信号ＳＫＥＷＤＥＴを出力するスキュー検出デコーダ２１０、及び不連続入力検出信号ＳＫＥＷＤＥＴの立ち下がりエッジに基づいて第２の微分パルスＳＫＥＷＲＥＳ（スキューリセットパルス）を作成するスキューリセットパルス作成回路２２０を有する。
【００２３】
基準入力信号ＨＤを入力してからの経過時間が、基準周期ＴＨより大きな所定の時間（図２において、第１のカウンタ１１２のカウント値がＰになる時間）に達すると、不連続入力検出信号ＳＫＥＷＤＥＴはハイ（Ｈ）になる。その後最初に入力した基準入力信号ＨＤの立ち下がりエッジを検出すると、不連続入力検出信号ＳＫＥＷＤＥＴはロー（Ｌ）に戻る。
【００２４】
基準周期ＴＨより大きな所定の時間（カウント値Ｐの時間）は、不連続入力検出部２００が、通常の水平同期期間（基準周期ＴＨ）の時間変動によっては第２の微分パルスＳＫＥＷＲＥＳを出力せず、且つ基準周期ＴＨの２倍未満の周期ＴＳＫＥＷを出力する値に設定する。
【００２５】
不連続入力検出信号ＳＫＥＷＤＥＴは、不連続入力検出部２００のスキュー検出デコーダ２１０によって生成される。不連続入力検出部２００のスキュー検出デコーダ２１０は、第１のカウンタ１１２のカウント値と所定値Ｐ（Ｍ＜Ｐ＜Ｑ）とを比較し、比較結果を出力するマグニチュード比較器である。スキュー検出デコーダ２１０は、第１のカウンタ１１２のカウント値が所定値Ｐに達したときにアクティブ（Ｈレベル）になり、次の基準入力信号ＨＤが到来したときにＬレベルとなる不連続入力検出信号ＳＫＥＷＤＥＴを生成する。
【００２６】
基準入力信号ＨＤの周期が基準周期ＴＨよりも伸びた周期ＴＳＫＥＷになった場合、第１のカウンタ１１２のカウント値はＭより大きいＱまで上昇し、リセットされる。
【００２７】
第２の微分パルスＳＫＥＷＲＥＳ（Ｌレベルでアクティブ）は、スキューリセットパルス作成回路２２０によって生成される。スキューリセットパルス作成回路２２０は微分回路である。スキューリセットパルス作成回路２２０は、不連続入力検出信号ＳＫＥＷＤＥＴの立ち下がりエッジ（基準入力信号ＨＤの立ち下がりエッジ）を起点として、第２の微分パルス（スキューリセットパルス）ＳＫＥＷＲＥＳを出力する。第２の微分パルスＳＫＥＷＲＥＳ（Ｌレベルでアクティブ）は、クロックＣＬＫの１周期分の時間幅である。スキューリセットパルス作成回路２２０については、図３を用いて後で詳細に説明する。
【００２８】
１／Ｎ分周器１３０について説明する。１／Ｎ分周器１３０は、ＡＮＤゲート回路１３３の出力によりリセットされ、クロックＣＬＫをカウントして第２の信号ＰＬＬ５０を出力する第２のカウンタ１３２、第２のカウンタ１３２のカウント値がＮに一致した時にリセットパルスＰＬＬ５０Ｒを出力するリセットパルス作成回路１３１、及びリセットパルスＰＬＬ５０Ｒと第２の微分パルスＳＫＥＷＲＥＳの少なくともいずれか一方がＬレベルであればリセットパルスＲＥＳＢ（Ｌレベル）を出力するＡＮＤゲート回路１３３（ロー（Ｌｏｗ）論理のＯＲ回路）を有する。
【００２９】
リセットパルス作成回路１３１は、第２のカウンタ１３２のカウント値を入力し、その値がＮに一致した時、クロックＣＬＫの１周期の時間幅を有するリセットパルスＰＬＬ５０Ｒを出力する。
【００３０】
ＡＮＤゲート回路１３３（Ｌｏｗ論理のＯＲ（論理和）回路）は、リセットパルスＰＬＬ５０Ｒと第２の微分パルスＳＫＥＷＲＥＳとを入力し、少なくともいずれかの入力信号がＬレベルであれば、リセットパルスＲＥＳＢ（Ｌレベル）を出力する。
【００３１】
第２のカウンタ１３２は、クロック入力端子にクロックＣＬＫを入力され、リセット入力端子（Ｌレベルでアクティブ）にリセットパルスＲＥＳＢを入力される。即ち、第２のカウンタ１３２は、基準入力信号ＨＤに不連続（スキュー）が発生したときは第２の微分パルスＳＫＥＷＲＥＳでリセットされ、スキューが発生していないときは、通常どおりリセットパルスＰＬＬ５０Ｒで自己リセットされる。
【００３２】
第２のカウンタ１３２は、クロックＣＬＫをカウントし、カウンタの値をデコードして第２の信号ＰＬＬ５０として出力する。好ましくは第２の信号ＰＬＬ５０のデューティが約５０％になるように、第２のカウンタ１３２を構成する。
【００３３】
１／Ｎ分周器１３０（第２のカウンタ１３２）の出力する第２の信号ＰＬＬ５０は、リセットタイミングに立ち下がりエッジを持ち、所定のタイミングに立ち上がりエッジを持つ。これに代えて、第２の信号ＰＬＬ５０は、リセットタイミングに立ち上がりエッジを持ち、第２のカウンタ１３２の、リセット後所定の時間を経過したタイミングで、第２の信号ＰＬＬ５０が立ち下がりエッジを有する構成としても良い。
【００３４】
さらに第２のカウンタ１３２が、第２の信号ＰＬＬ５０の立ち下がりエッジ（位相比較タイミング）を含む所定の期間の時間幅を有するウインドウ信号ＷＩＮＤＯＷを出力する。図２において、ウインドウ信号ＷＩＮＤＯＷは、Ｗ１からＷ２までの期間にＨレベルになる。
【００３５】
位相比較器１４０は、第１の信号ＨＳＣ５０の立ち上がりエッジ（基準入力信号ＨＤの位相）と第２の信号ＰＬＬ５０の立ち下がりエッジ（１／Ｎ分周器１３０の位相）とを比較して、位相差に応じた時間幅の位相誤差信号（ｕｐ信号又はｄｏｗｎ信号）を出力する。
位相比較器１４０は、ウインドウ信号ＷＩＮＤＯＷがＨレベルの区間内において動作し、位相誤差信号を出力する。これにより、例えば入力した映像信号の水平同期信号が１個欠落していた場合に（水平同期信号の周期が変動したわけではない。）、ＰＬＬの発振周波数が所定の値以上変動しないように制限できる。
【００３６】
チャージポンプ１５０は位相誤差信号を入力し、ループフィルタ１６０内のコンデンサが保持する制御電圧Ｖｆに対して、位相誤差信号がｕｐ信号であれば一定の充電電流Ｉｕｐを流し（制御電圧Ｖｆは上昇する。）、位相誤差信号がｄｏｗｎ信号であれば一定の放電電流Ｉｄｏｗｎを流す（制御電圧Ｖｆは低下する。）。
【００３７】
ループフィルタ１６０は、図示しないコンデンサ及び抵抗を有する積分回路で構成される。ループフィルタ１６０のコンデンサは、高周波成分が除去された制御電圧Ｖｆを保持する。ループフィルタ１６０は、制御電圧Ｖｆを出力する。
【００３８】
電圧制御型発振器（ＶＣＯ）１００は制御電圧Ｖｆをフィードバック入力し、それに応じた周波数で発振し、クロックＣＬＫを出力する。ＶＣＯ１００は、微分回路１１１、第１のカウンタ１１２、スキュー検出デコーダ２１０、スキューリセットパルス作成回路２２０、第２のカウンタ１３２及びリセットパルス作成回路１３１にクロックＣＬＫを供給する。
【００３９】
充電回路１７０は、ループフィルタ１６０に電圧を印加する回路である。充電回路１７０は、スキュー検出デコーダ２１０の出力するＳＫＥＷＤＥＴの立ち上がりで動作を開始し、立ち下りで動作を終了する。実施の形態においてはＳＫＥＷＤＥＴの立ち下りで充電回路１７０は動作を終了するが、他の信号の変化によって充電回路１７０は動作を終了してもよい。
【００４０】
上記の構成により本発明のＰＬＬ回路は、基準入力信号ＨＤの周波数に追従して、そのＮ逓倍の周波数のクロックＣＬＫと基準入力信号ＨＤに同期した第２の信号ＰＬＬ５０とを出力する。
基準入力信号ＨＤの周期（基準周期）をＴＨとすると、クロックＣＬＫの発振周期ＴＣＬＫは、ＴＣＬＫ＝（１／Ｎ）×ＴＨとなる。
【００４１】
本発明の実施の形態のＰＬＬ回路は、映像表示装置（実施の形態においては液晶表示装置）に含まれ、その駆動用クロックを生成するための回路である。実施の形態において、映像表示装置の入力映像信号は、ＰＡＬ方式の映像信号である。
本発明のＰＬＬ回路に入力される基準入力信号ＨＤは、映像表示装置が入力した映像信号から抽出した水平駆動信号（水平同期信号）である。
ＶＣＯ１００の出力パルス（クロックＣＬＫ）は、入力した映像信号をピクセル単位で横方向に（映像信号を１水平期間の長さを有するシフトレジスタに入力するために）シフトするピクセル駆動パルスとして使用される。
第２のカウンタ１３２の出力パルスＰＬＬ５０（１／Ｎ分周器１３０の出力パルス）は、１水平期間の映像信号を水平期間単位で縦方向にシフトする駆動パルスとして使用される。
【００４２】
液晶表示装置における画面表示のための映像信号は、水平同期信号を基準入力信号ＨＤとするＰＬＬ回路が出力する出力クロックＣＬＫ及び第２の信号ＰＬＬ５０により、駆動される。
例えばＰＡＬ方式の映像信号において、１フィールドの垂直同期期間ＴＶ（垂直同期信号ＶＤの周期）は３１２．５水平同期期間ＴＨに等しい（１ＴＶ＝３１２．５ＴＨ）。ＰＡＬ方式の映像信号を液晶パネルに表示する場合、１垂直同期期間（１ＴＶ）のライン数（水平同期信号のパルスの数に等しい）を間引く間引き処理を行って、垂直同期期間ＴＶを水平同期期間の整数倍にする必要がある（例えば１ＴＶ＝３１２×水平同期期間にする。）。
【００４３】
間引き処理は、ＰＬＬ回路の前段で、ＰＡＬ方式のＶ圧縮率に相当する基準周期ＴＨを通常のＰＡＬ方式の１水平同期期間である６４μｓｅｃよりも伸長することで行う。この場合に、１垂直同期期間ＴＶに１回、垂直帰線期間内の１水平同期期間をＰＡＬ方式のＶ圧縮率に相当する基準周期ＴＨ（ＴＨは６４μｓｅｃ以上）よりさらに伸長（ＴＨの２倍未満にする）することで、垂直同期信号と水平同期信号の位相関係を保持する必要がある。即ち、１垂直同期期間ＴＶに１回、水平同期信号の周期を不連続にする必要がある。
【００４４】
ＰＬＬ回路に入力される基準入力信号ＨＤ（水平同期信号）の周期は、１垂直同期期間に１回だけ水平同期期間が基準周期ＴＨより伸長され、基準周期ＴＨの２倍未満の周期ＴＳＫＥＷを有する。１垂直同期期間内の他の３１１個の水平同期期間の周期は基準周期ＴＨとなる（例えば、図２のＨＤ波形）。
【００４５】
なお、映像表示装置の入力映像信号は、１フィールドが水平同期期間の整数倍でない他の任意の映像信号（例えばＮＴＳＣ信号）であっても良い。ＮＴＳＣ信号の場合、１フィールドの垂直同期期間ＴＶ（垂直同期信号ＶＤの周期）は２６２．５水平同期期間ＴＨに等しい（１ＴＶ＝２６２．５ＴＨ）。
【００４６】
図２を用いて、実施の形態のＰＬＬ回路の動作を詳細に説明する。図２は、実施の形態のＰＬＬ回路の動作を示すタイミングチャートである。基準入力信号ＨＤは、基準周期がＴＨのパルス信号である。図２の時刻ｔ１、ｔ２、ｔ５、ｔ８、ｔ９、ｔ１０に、基準入力信号ＨＤが基準入力信号入力端子９０に入力される。
【００４７】
時刻ｔ２に基準入力信号ＨＤの立ち下がりエッジが到来する。
時刻ｔ２の基準入力信号ＨＤの立ち下がりエッジでリセットされた第１のカウンタ１１２は、時刻ｔ２に立ち上がりエッジを有する第１の信号ＨＳＣ５０を出力する。
第２の信号カウンタ１３２は、時刻ｔ２より後の時刻ｔ３に立ち下がりエッジを持つ第２の信号ＰＬＬ５０を出力する。
【００４８】
位相比較器１４０は、時刻ｔ２〜時刻ｔ３にｕｐ信号（位相誤差信号）をチャージポンプ１５０に送出する。ループフィルタ１６０を構成するコンデンサに充電電流Ｉｕｐが流れ、制御電圧Ｖｆが上昇する。その結果、ＶＣＯ１００の発振周波数が大きくなり（周期ＴＣＬＫが短くなり）、第１の信号ＨＳＣ５０の立ち上がりエッジに第２の信号ＰＬＬ５０の立ち下がりエッジを一致させるようにフィードバックが働く。
【００４９】
時刻ｔ５に、次の基準入力信号ＨＤの立ち下がりエッジが到来する。
パルス幅設定回路１１０の第１のカウンタ１１２は、時刻ｔ５に立ち上がりエッジを持つ第１の信号ＨＳＣ５０を作成する。
１／Ｎ分周器１３０の第２のカウンタ１３２は、時刻ｔ５より前の時刻ｔ４に立ち下がりエッジを持つ第２の信号ＰＬＬ５０を出力する。
【００５０】
位相比較器１４０は、時刻ｔ４〜時刻ｔ５にｄｏｗｎ信号（位相誤差信号）をチャージポンプ１５０に送出する。ループフィルタ１６０を構成するコンデンサに放電電流Ｉｄｏｗｎが流れ、制御電圧Ｖｆが下降する。その結果、ＶＣＯ１００の発振周波数が小さくなり（ＴＣＬＫが伸び）、第１の信号ＨＳＣ５０の立ち上がりエッジに第２の信号ＰＬＬ５０の立ち下がりエッジを一致させるようにフィードバックが働く。
【００５１】
時刻ｔ１〜時刻ｔ２及び時刻ｔ２〜ｔ５の期間は、基準周期ＴＨであるため、第１のカウンタ１１２は、第２のカウンタ１３２のリセット時のカウント値Ｎに近い値であるカウント値Ｍでリセットされる。第１のカウンタ１１２のカウント値が、スキュー検出デコーダ２１０のデコードカウント値Ｐに達しないので、不連続入力検出信号ＳＫＥＷＤＥＴはＬレベルのままである。従って、第２の微分パルスＳＫＥＷＲＥＳは作成されず、充電回路１７０も動作しない。
【００５２】
このように、実施の形態のＰＬＬ回路は、基準入力信号ＨＤの周期が基準周期ＴＨ近傍で安定している場合、フィードバックを繰り返すことで、ＶＣＯ１００が出力するクロックＣＬＫの周期ＴＣＬＫをＴＨ／Ｎにロックさせることができる。
【００５３】
次に、基準入力信号ＨＤの周期が１回だけ基準周期ＴＨより延び（周期ＴＳＫＥＷ）、その後再び基準周期ＴＨに戻る場合の、実施の形態のＰＬＬ回路の動作を説明する。
時刻ｔ５〜時刻ｔ８の期間は、基準入力信号ＨＤの周期が基準周期ＴＨより伸び、周期ＴＳＫＥＷとなっている。周期ＴＳＫＥＷは基準周期ＴＨの２倍未満であり、実施の形態においては１．５倍である。時刻ｔ８〜時刻ｔ９及び時刻ｔ９〜時刻ｔ１０の期間は、基準周期ＴＨとほぼ等しい。
【００５４】
基準入力信号ＨＤの周期が基準周期ＴＨのままであれば、時刻ｔ６近傍に基準入力信号ＨＤは到来するが、時刻ｔ５〜時刻ｔ８の期間は周期ＴＳＫＥＷとなっているため、時刻ｔ６より遅れた時刻ｔ８に基準入力信号ＨＤが到来する。
時刻ｔ６において、第１の信号ＨＳＣ５０はロー（Ｌ）のままであるが、第２の信号ＰＬＬ５０は時刻ｔ６で立ち下がる。位相比較器１４０は、時刻ｔ６に位相誤差信号としてｄｏｗｎ信号の出力を開始する。第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相誤差は時刻ｔ６〜時刻ｔ８である。
【００５５】
しかし、時刻ｔ８より前の時刻ｔ７に、ウインドウ信号ＷＩＮＤＯＷがＬレベルに移行するため、位相比較器１４０は時刻ｔ７にｄｏｗｎ信号（位相誤差信号）の出力を停止する。位相比較器１４０は、時刻ｔ６〜時刻ｔ７にｄｏｗｎ信号をチャージポンプ１５０に送出する。
【００５６】
時刻ｔｐに、第１のカウンタ１１２のカウント値が所定値Ｐに達する。スキュー検出デコーダ２１０は、時刻ｔｐに不連続入力検出信号ＳＫＥＷＤＥＴをアクティブ（Ｈレベル）にする。また、ＳＫＥＷＤＥＴの立ち上がりにより充電回路１７０が動作し、ループフィルタ１６０に電圧が印加される。
【００５７】
時刻ｔ８に、次の基準入力信号ＨＤが到来する。時刻ｔ８に、第１のカウンタ１１２のカウント値はＱ（＞Ｍ）からリセットされ、微分回路１１１は第１の微分パルスＨＤＲを生成する。
スキュー検出デコーダ２１０は、基準入力信号ＨＤによって、時刻ｔ８に不連続入力検出信号ＳＫＥＷＤＥＴをＬレベルに戻す。ＳＫＥＷＤＥＴの立ち下がりにより、充電回路１７０は動作を終了する。充電回路１７０からループフィルタ１６０に電圧が印加されなくなり、ＰＬＬ回路は通常のＰＬＬ動作に戻る。
【００５８】
スキューリセットパルス作成回路２２０は、不連続入力検出信号ＳＫＥＷＤＥＴの立ち下がりエッジを検出し、クロックＣＬＫの１周期分の第２の微分パルスＳＫＥＷＲＥＳを出力する。
【００５９】
時刻ｔ８に、第２のカウンタ１３２は、第２の微分パルスＳＫＥＷＲＥＳによって、カウント値Ｒ（＜Ｎ）でリセットされる。その結果、時刻ｔ８直後に第２の信号ＰＬＬ５０が立ち下がる。更に、第２のカウンタ１３２は、カウント値がＷ１以下であるため、時刻ｔ８にウインドウ信号ＷＩＮＤＯＷを作成する。
【００６０】
図２において、第１の信号ＨＳＣ５０の立ち上がりエッジと第２の信号ＰＬＬ５０の立ち下がりエッジとは同時又はわずかな時間差で発生し、いずれもこのウインドウ信号ＷＩＮＤＯＷ内に入っている。位相比較器１４０は、時刻ｔ８に短いｕｐ信号（位相誤差信号）をチャージポンプ１５０に送出する。
【００６１】
時刻ｔ８以降は、基準入力信号ＨＤの周期は基準周期ＴＨに戻る。実施の形態のＰＬＬ回路では、時刻ｔ８に第２の信号ＰＬＬ５０に立ち下がりエッジを生じさせた。スキューが発生したとき、第２のカウンタ１３２が第２の微分パルスＳＫＥＷＲＥＳでリセットされるので、第１の信号ＨＳＣ５０の位相比較タイミング（立ち上がりエッジ）の近傍に第２の信号ＰＬＬ５０の位相比較タイミング（立下りエッジ）が生じる。従って、その後再び基準周期ＴＨの基準入力信号ＨＤが到来したとき（時刻ｔ９及び時刻ｔ１０）に、第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相誤差が適正な範囲内に収まる。スキュー発生後であっても、位相比較器１４０は小さな位相誤差信号しか発生しない。
【００６２】
不連続入力検出部２００を有しない従来例のＰＬＬ回路であれば、時刻ｔ８に第２の信号ＰＬＬ５０に立ち下がりエッジが生じない。ループフィルタ１６０及びＶＣＯ１００の応答がそれほど速くない故に、周期ＴＳＫＥＷにおいて生じた第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相差が解消するまでには相当の時間を要する。そのため、時刻ｔ８〜時刻ｔ９の期間及び時刻ｔ９〜時刻ｔ１０の期間にも、時刻ｔ５〜時刻ｔ８の期間と同様に位相比較器１４０からｄｏｗｎ信号が出力される。更に、その後の期間には、ＰＬＬ回路の位相引き込み時のオーバーシュートによりｕｐ信号が継続して出力される。
【００６３】
本発明の実施の形態のＰＬＬ回路は時刻ｔ８以降、従来のＰＬＬ回路に比べ大幅に少ない位相比較のサイクル数で、ＶＣＯ１００の出力するクロックＣＬＫが安定する。
また、スキューが発生したとき、発生する位相誤差信号によりループフィルタの電圧Ｖｆが変動するが、その後すぐに充電回路１７０が動作することにより、ループフィルタの電圧Ｖｆを充電回路１７０で印加する電圧によって速やかに安定させることが可能である。その後再び基準入力信号ＨＤの周期が基準周期に戻った際、実施の形態のＰＬＬは速やかに安定状態に移行する。
本発明のＰＬＬ回路を有する映像表示装置において、有効画面の表示時までに（第１水平走査線の表示までに）水平駆動信号は安定し、表示画面の上部にトップカールは発生しない。
【００６４】
図２では、第２の信号ＰＬＬ５０がＨレベルの期間に、第２の微分パルスＳＫＥＷＲＥＳが生成され、第２の信号ＰＬＬ５０が立ち下がる例を示した。これに限定されず、第２の信号ＰＬＬ５０がＬレベルの期間に第２の微分パルスＳＫＥＷＲＥＳが生成されても良い。スキュー検出デコーダ２１０のデコードカウント値Ｐのタイミングは、ウインドウ信号ＷＩＮＤＯＷの終了タイミングよりあとなので、第２の微分パルスＳＫＥＷＲＥＳのタイミングは、ウインドウ信号ＷＩＮＤＯＷがＨレベルの期間に含まれない。従って、位相比較器１４０は位相誤差信号を生成しない。また、第２の信号ＰＬＬ５０の立ち下がりエッジが生じないが、位相比較器１４０がゲート回路型比較器であれば（第２の信号ＰＬＬ５０の立ち下がりエッジを使用して位相を比較する構成を取らない）、実施の形態と同じ動作となる。
【００６５】
図３を用いて、スキューリセットパルス作成回路２２０の回路構成及び動作を説明する。図３（ａ）は、本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路２２０の回路構成図である。図３（ｂ）は本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路２２０の動作を示すタイミングチャートである。
【００６６】
スキューリセットパルス作成回路２２０は、インバータ２２１、Ｄフリップフロップ（Ｄ−ＦＦ）２２２、２２３を有する。
Ｄ−ＦＦ２２２は、データ入力端子Ｄに不連続入力検出信号ＳＫＥＷＤＥＴが入力され、クロック入力端子ＣＫにインバータ２２１を介して基準入力信号ＨＤが入力され、非反転出力端子ＱがＤ−ＦＦ２２３のデータ入力端子Ｄに接続される。
Ｄ−ＦＦ２２３のクロック入力端子ＣＫにはクロックＣＬＫが印加されている。Ｄ−ＦＦ２２３の反転出力端子ＮＱが第２の微分パルスＳＫＥＷＲＥＳを出力する。Ｄ−ＦＦ２２３の反転出力端子ＮＱは、Ｄ−ＦＦ２２２のリセット入力端子Ｒに接続される。
【００６７】
不連続入力検出信号ＳＫＥＷＤＥＴはスキュー検出デコーダ２１０の出力であり、第１のカウンタ１１２のカウント値がＰになった時点でＬレベルからＨレベルへ移行する。
Ｄ−ＦＦ２２２は、Ｈレベルに移行したＳＫＥＷＤＥＴ信号を、その後に（時刻ｔ８に）入力される基準入力信号ＨＤの立ち下がりタイミングで取り込む。
Ｄ−ＦＦ２２３は、クロックＣＬＫの立ち上がりタイミングで、Ｄ−ＦＦ２２２に取り込まれたＨレベルのＳＫＥＷＤＥＴ信号を取り込み、反転出力端子ＮＱからＬレベルの第２の微分パルスＳＫＥＷＲＥＳを出力する。
【００６８】
Ｄ−ＦＦ２２３の非反転出力端子ＮＱはＤ−ＦＦ２２２のリセット入力端子に接続されているので、Ｄ−ＦＦ２２２はリセットされ、Ｄ−ＦＦ２２２の非反転出力端子ＱはＨレベルからＬレベルに戻る。
Ｄ−ＦＦ２２３は次のクロックＣＬＫでＬレベルを取り込み、その非反転出力端子ＮＱはＬレベルからＨレベルに戻る。
上記の動作により、Ｄ−ＦＦ２２３の非反転出力端子ＮＱは、クロックＣＬＫ１周期分の第２の微分パルスＳＫＥＷＲＥＳを出力する。
【００６９】
上記で説明したように、本発明の実施の形態のＰＬＬ回路によれば、基準入力信号ＨＤが所定期間（例えば１垂直同期期間）内に基準周期より伸長された周期で入力された場合でも、電圧制御発振器を短時間で安定状態に収束することができる。本発明の実施の形態のＰＬＬ回路により、安定度の高いクロックが得られる。例えば、１垂直同期期間に１回だけその他の期間より伸長された周期を有する基準入力信号ＨＤを入力された場合であっても、安定度の高いクロックが得られる。 
【００７０】
表示ピクセルを有する映像表示装置（例えば液晶表示装置、プラズマディスプレイ、マイクロミラーによる表示装置）では、水平同期信号を基準入力信号ＨＤとするＰＬＬ回路が用いられる。本発明のＰＬＬ回路は、安定度が高いクロックを作成できるので、液晶表示装置の表示画面においてトップカール現象を生じさせない。
【産業上の利用可能性】
【００７１】
本発明のＰＬＬ回路は、映像表示装置などに使用される、ＰＬＬ回路として有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態のＰＬＬ回路の回路構成図
【図２】本発明の実施の形態のＰＬＬ回路の動作を示すタイミングチャート
【図３】（ａ）は、本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路の回路構成図、（ｂ）は本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路の動作を示すタイミングチャート
【符号の説明】
【００７３】
９０  基準入力信号入力端子
１００  電圧制御発振器
１１０  パルス幅設定回路
１１１  微分回路
１１２  第１のカウンタ
１３０  １／Ｎ分周器
１３１  リセットパルス作成回路
１３２  第２のカウンタ
１３３  論理積（ＡＮＤ）ゲート回路
１４０  位相比較器
１５０  チャージポンプ
１６０  ループフィルタ
１７０  充電回路
２００  不連続入力検出部
２１０  スキュー検出デコーダ
２２０  スキューリセットパルス作成回路
２２１  インバータ
２２２、２２３  Ｄフリップフロップ
ＨＤＲ  第１の微分パルス
ＳＫＥＷＲＥＳ  第２の微分パルス
ＳＫＥＷＤＥＴ  不連続入力検出信号
【図１】
2006148352.tif 000003
【図２】
2006148352.tif 000004
【図３】
2006148352.tif 000005