(57)【要約】【課題】  アナログ（特に能動型）ループフィルタのオフセットを自動的に補正して同期クロックまたは周波数の安定性および精度を向上させる。【解決手段】  このＰＬＬ回路は、能動型ループフィルタ３０を有する一般的なＰＬＬ回路の構成に加えて、周波数比較回路４２、ＤＡＣ制御回路４４およびＤＡＣ（ディジタル−アナログ変換器）４６を備える。オフセット計測モード中は、位相誤差信号生成部（１２，１４）および周波数誤差信号生成部（１８，２０）のそれぞれの出力を切り、オフセット計測同期ループ（４２，４４，４６，３０，４０）において同期を確立させ、そのときのオフセット補正コードＥＤSを同定して保持する。定常モードでは、ＤＡＣ制御回路４４がオフセット補正コードＥＤSをＤＡＣ４６に入力し、ＤＡＣ４６がオフセット補正信号ＥＡSをループフィルタ３０に与える。【選択図】    図１
2006060570.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に同期したクロックを生成する位相同期ループ回路であって、
前記クロックを発振出力し、アナログの制御電圧に応じて前記クロックの周波数を変化させる電圧制御発振器と、
周波数および位相の少なくとも一方について前記入力信号と前記電圧制御発振器より帰還されるクロックとを比較して、その比較誤差に応じた第１のアナログ誤差信号を出力する第１の比較回路と、
前記第１の比較回路からの前記第１のアナログ誤差信号を入力し、前記第１のアナログ誤差信号を積分して前記電圧制御発振器に対する前記制御電圧を出力するループフィルタと、
周波数および位相の少なくとも一方について任意の基準クロックと前記電圧制御発振器より帰還されるクロックとを比較して、その比較結果を表す信号を出力する第２の比較回路と、
前記第１の比較回路の出力から前記ループフィルタの入力を遮断した状態の下で、前記第２の比較回路の出力信号に応じた第２のアナログ誤差信号を前記ループフィルタに供給して、前記帰還クロックが前記基準クロックに同期しているときの前記第２のアナログ誤差信号の値をオフセット補正値と同定し、前記第１の比較回路の出力に前記ループフィルタの入力が接続された状態の下で前記ループフィルタに前記オフセット補正値を有するアナログのオフセット補正信号を供給するオフセット補正回路と
を有する位相同期ループ回路。
【請求項２】
前記オフセット補正回路が、
前記第２の比較回路の出力信号に応じてディジタルのコードを可変するコード可変部と、
前記コード可変部により選択されたコードの中で前記オフセット補正値に対応するコードをオフセット補正コードとして保持するコード保持部と、
前記コード可変部または前記コード保持部より与えられる前記コードをアナログ信号に変換して前記第２のアナログ誤差信号または前記オフセット補正信号とするディジタル−アナログ変換器と
を有する請求項１に記載の位相同期ループ回路。
【請求項３】
前記ループフィルタが演算増幅器を有する請求項１または請求項２に記載の位相同期ループ回路。
【請求項４】
前記第１の比較回路の出力端子と前記演算増幅器の反転入力端子との間に第１の抵抗が接続され、前記演算増幅器の非反転入力端子と出力端子との間に少なくともコンデンサを含む帰還回路が接続され、前記演算増幅器の出力端子が前記電圧制御発振器の入力端子に接続される請求項３に記載の位相同期ループ回路。
【請求項５】
前記第２の比較回路の出力端子が第２の抵抗を介して前記演算増幅器の反転入力端子に接続され、前記演算増幅器の非反転入力端子に所定の基準電圧が入力される請求項３に記載の位相同期ループ回路。
【請求項６】
前記第２の比較回路の出力端子が第２の抵抗を介して前記演算増幅器の非反転入力端子に接続され、前記演算増幅器の反転入力端子に所定の基準電圧が入力される請求項３に記載の位相同期ループ回路。
【請求項７】
前記基準電圧が、基準電圧発生回路より第３の抵抗を介して前記演算増幅器の反転入力端子に供給される請求項６に記載の位相同期ループ回路。
【請求項８】
前記第１の比較回路が、
前記入力信号の周波数と前記クロックの周波数とを比較して、その比較誤差に応じた周波数誤差信号を出力する周波数比較回路と、
前記入力信号の位相と前記クロックの位相とを比較して、その比較誤差に応じた位相誤差信号を出力する位相比較回路と
を有し、前記周波数比較回路を働かせて前記クロックの周波数を前記入力信号の周波数に合わせ、前記位相比較回路を働かせて前記クロックの位相を前記入力信号の位相に合わせる請求項１〜７のいずれか一項に記載の位相同期ループ回路。
【請求項９】
前記入力信号が、ビット周期の整数倍の可変パルス幅を有する二値のパルス列信号であり、
前記周波数比較回路が、前記パルス列信号のビット周期を規定するチャネル・クロックの周波数を検出して、検出したチャネル・クロックの周波数と前記クロックの周波数とを比較し、
前記位相比較回路が、時間軸上で前記パルス列信号のパルスエッジのタイミングと前記クロックのクロックエッジのタイミングとを比較する請求項８に記載の位相同期ループ回路。
【請求項１０】
アナログ入力信号に同期したアナログ周波数信号を生成する位相同期ループ回路であって、
前記周波数信号を発振出力し、制御電圧に応じて前記周波数信号の周波数を変化させる電圧制御発振器と、
周波数および位相の少なくとも一方について前記入力信号と前記電圧制御発振器より帰還される周波数信号とを比較して、その比較誤差に応じた第１の誤差信号を出力する第１の比較回路と、
前記第１の比較回路からの前記第１の誤差信号を入力し、前記第１の誤差信号を積分して前記電圧制御発振器に対する前記制御電圧を出力するループフィルタと、
周波数および位相の少なくとも一方について任意の基準周波数信号と前記電圧制御発振器より帰還される周波数信号とを比較して、その比較結果を表す信号を出力する第２の比較回路と、
前記第１の比較回路の出力から前記ループフィルタの入力を遮断した状態の下で、前記第２の比較回路の出力信号に応じた第２の誤差信号を前記ループフィルタに供給して、前記帰還周波数信号が前記基準周波数信号に同期しているときの前記第２の誤差信号の値をオフセット補正値と同定し、前記第１の比較回路の出力に前記ループフィルタの入力が接続された状態の下で前記ループフィルタに前記オフセット補正値を有するオフセット補正信号を供給するオフセット補正回路と
を有する位相同期ループ回路。
【請求項１１】
制御電圧に応じた周波数の発振信号を出力する電圧制御発信器と、
入力信号と上記発振信号とを入力して両信号の位相差又は周波数差に応じた第１の誤差信号を生成する第１の比較回路と、
基準信号と上記発振信号とを入力して両信号の位相差又は周波数差に応じた第１の誤差信号を生成する第２の比較回路と、
上記第２の誤差信号を保持し、その保持した上記第２の誤差信号の値を補正信号として出力する補正回路と、
上記第１の誤差信号と上記補正信号とを入力して上記制御電圧を生成する能動型のローパルフィルタと、
を有し、
上記第２の誤差信号のみを上記ローパスフィルタに供給して上記基準信号と上記発振信号とが一致する上記第２の誤差信号を上記補正信号として決定し、その決定された上記補正信号と上記第１の誤差信号とを上記ローパスフィルタに供給して上記発振信号を上記入力信号に一致させる位相同期ループ回路。
【請求項１２】
上記ローパスフィルタは、オペアンプと、上記オペアンプの出力と第１の入力との間に接続されたＲＣ帰還回路とを有する請求項１１に記載の位相同期ループ回路。
【請求項１３】
上記第１の誤差信号が上記オペアンプの第１の端子に第１の抵抗素子を介して供給され、上記補正信号が上記オペアンプの第１の端子に第２の抵抗素子を介して供給され、上記オペアンプの第２の端子に基準電圧が供給される請求項１２に記載の位相同期ループ回路。
【請求項１４】
上記第１の誤差信号が上記オペアンプの第１の端子に第１の抵抗素子を介して供給され、上記補正信号が上記オペアンプの第２の端子に第２の抵抗素子を介して供給され、基準電圧が上記オペアンプの第１の端子に第３の抵抗素子を介して供給される請求項１２に記載の位相同期ループ回路。
【請求項１５】
上記補正回路は、上記第２の誤差信号に応じたディジタルコードを出力するアナログ−ディジタル変換器と、上記ディジタルコードを入力して上記補正信号を出力するディジタル−アナログ変換器とを有する請求項１１、１２、１３又は１４に記載の位相同期ループ回路。
【請求項１６】
上記入力信号が記録媒体から読み出されたシリアル・データ・ストリームである請求項１１、１２、１３、１４又は１５に記載の位相同期ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ（ＰＬＬ：Phase Locked Loop）回路に係り、特にアナログのループフィルタを有するＰＬＬ回路に関する。
【背景技術】
【０００２】
図５に、アナログのループフィルタを有するディジタル型ＰＬＬ回路の基本構成を示す。このＰＬＬ回路は、クロック入力／アナログ出力型の位相比較器１００と、アナログのループフィルタ１０２と、アナログ入力／クロック出力型の電圧制御発振器（ＶＣＯ）１０４とで構成される。
【０００３】
位相比較器１００は、入力クロックINCKとＶＣＯ１０４からの出力または帰還クロックPLLCKとを入力し、両クロックINCK，PLLCKの位相誤差を表すアナログの位相誤差信号φerを出力する。ループフィルタ１０２は、ローパスフィルタからなり、位相比較器１００からの位相誤差信号φerを積分する。ループフィルタ１０２の出力電圧は制御電圧ＳvとしてＶＣＯ１０４に入力され、ＶＣＯ１０４は制御電圧Ｓvに応じた可変周波数のクロックPLLCKを発振出力する。このＰＬＬ回路において、入力クロックINCKとＶＣＯクロックPLLCKの位相誤差が零でないときは、その位相誤差が位相誤差信号φerおよび制御電圧Ｓvを通じてＶＣＯ１０４に帰還され、ＶＣＯ１０４は位相誤差を零にするようにクロックPLLCKの周波数を変化させる。
【０００４】
一般に、ループフィルタ１０２は、ＲＣ回路で構成される受動型と、演算増幅器を有する能動型とに分類される。図６に能動型の一構成例を示す。この能動型のループフィルタ１０２は、演算増幅器１０６と入力抵抗１０８とＲＣ帰還回路（１１０、１１２）とからなる積分器として構成されている。この積分器において、演算増幅器１０６の反転入力端子(-)には入力抵抗１０８を介して位相比較器１００の出力端子が接続され、非反転入力端子(+)には基準電圧ＶREFが与えられ、反転入力端子(-)と出力端子との間に抵抗１１０とコンデンサ１１２とが直列に接続される。このループフィルタ１０２の伝達関数または積分定数は、入力抵抗１０８、帰還抵抗１１０の抵抗値とコンデンサ１１２のキャパシタンスとで決まる。
【０００５】
位相比較器１００は、両クロックINCK，PLLCKの位相誤差に応じてアップ信号ＵＰまたはダウン信号ＤＷを出力する比較部（図示せず）を有する場合は、出力段または後段にチャージポンプ回路１１４を備える。このタイプでは、ＰＬＬクロックPLLCKの位相が入力クロックINCKの位相よりも進んでいるときは、該比較部よりアップ信号ＵＰが出力され、このアップ信号ＵＰが出ている期間中はチャージポンプ回路１１４の正極側電源電圧Ｖdd側のスイッチ１１６がオンする。そうすると、位相誤差信号φerが増大してループフィルタ１０２の出力電圧Ｓvが減少し、ＰＬＬクロックPLLCKの周波数が下がる方向に変化する。ＰＬＬクロックPLLCKの位相が入力クロックINCKの位相よりも遅れているときは、該比較部よりダウン信号ＤＷが出力され、このダウン信号ＤＷが出ている期間中はチャージポンプ回路１１４の負極側電源電圧Ｖss側のスイッチ１１８がオンする。これにより、位相誤差信号φerが減少してループフィルタ１０２の出力電圧Ｓvが上昇し、ＰＬＬクロックPLLCKの周波数が上がる方向に変化する。
【０００６】
演算増幅器１０６の非反転入力端子(+)に与えられる基準電圧ＶREFは任意の電圧値に設定可能であるが、位相比較器１００の出力段に上記のようなチャージポンプ回路１１４が設けられている場合は、電源電圧の中心レベル（Ｖdd／２）に設定されてよい。また、チャージポンプ回路１１４においては、正極側電源電圧端子とスイッチ１１６との間にソース電流用の定電流源（図示せず）が設けられるとともに、スイッチ１１８と負極側電源電圧端子との間にシンク電流用の定電流源（図示せず）が設けられてもよい。スイッチ１１６，１１８は通常はトランジスタで構成される。
【０００７】
このように、ループフィルタ１０２を能動型に構成すると、受動型の場合と比較して、より大きなゲインが得られるだけでなく、ループフィルタ１０２の出力つまり制御電圧Ｓvの変化がループフィルタ１０２の入力つまり位相比較器１００の出力に影響するのを防止できるという利点がある。特に、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光ディスク再生においてクロックデータリカバリー（ＣＤＲ：Clock Data Recovery）に用いられるＰＬＬ回路では、再生速度に応じて制御電圧が変化するので、能動型が有利である。受動型は、制御電圧の変化がループフィルタを介して位相比較器の出力に伝わって、チャージポンプ回路におけるソース電流／シンク電流のバランスに悪影響を与え、信号再生の同期化ポイントがずれやすい。その点、能動型は、再生速度に応じて制御電圧が変化しても、その電圧変化が位相比較器の出力に伝わらないので、チャージポンプ回路におけるソース電流／シンク電流のバランスが崩れることがなく、信号再生の同期化ポイントを広帯域にわたって安定良好に保つことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、能動型のループフィルタは演算増幅器を用いるため、演算増幅器に付物のオフセットが当該ＰＬＬ回路の諸特性に悪影響を及ぼすという問題がある。
【０００９】
たとえば、上記のような光ディスク再生用のＰＬＬ回路では、入力信号がクロックそのものではなく、複数種類のパルス幅を有する二値のパルス列信号またはシリアル・データ・ストリームとして与えられ、ＰＬＬ回路側でシリアル・データ・ストリームの規則性を検出し、各パルスのエッジからチャネル・クロック情報を読み取る（抽出する）機能をもたなければならない。このため、同期範囲を広げるうえで、位相比較器１００内に、あるいはそれと並列に周波数比較器を備え、該周波数比較器とループフィルタ１０２とＶＣＯ１０４とで周波数同期ループを形成できるようになっている。
【００１０】
この種のアプリケーションで問題になるのは、光ディスクの表面に付着した指紋の跡やゴミ、傷などによって再生時にシリアル・データ・ストリームが一瞬途切れる場合である。この場合は、再生ＲＦ信号の欠落を検出する前段回路または制御回路からデフェクト信号ＤＦが発せられ、このデフェクト信号ＤＦに応じてＰＬＬ回路がＶＣＯ発振周波数をホールドするようになっている。たとえば、図６の構成では、デフェクト信号ＤＦがアクティブ（ＯＮ）になると、チャージポンプ回路１１４の両スイッチ１１６，１１８を強制的に同時オフ状態にする。これにより、チャージポンプ回路１１４の出力は入力抵抗１０８側からみると高インピーダンスになる。この時、チャージポンプ回路１１４の出力から入力抵抗１０８までの経路は演算増幅器１０６の反転入力(-)に対して入力抵抗１０８の抵抗値が無視できるくらいに高い（理想的には無限大の）インピーダンスとなるため、積分速度は限りなく遅くなり、見掛け上、演算増幅器１０６の出力電圧つまりＶＣＯ制御電圧Ｓvをホールドする状態となる。これによって、ＶＣＯ１０４は、シリアル・データ・ストリームが途切れる直前の発振周波数を維持したまま自走することができる。
【００１１】
ところが、演算増幅器１０６にオフセットがあると、上記のようなホールド状態に対してオフセット電圧がＤＣ的に関わることになり、デフェクト信号ＤＦがＯＮになっているのにも拘わらずＶＣＯ制御電圧Ｓvを変化させ、それによってＶＣＯ１０４の発振周波数を不所望に変化させる。この発振周波数の変化が位相比較器１００のロックレンジ（位相引き込み範囲）内に収まっているときは問題ないが、そのロックレンジを逸脱すると周波数同期が外れてしまう。そうなると、デフェクト信号ＤＦを解除した後に周波数同期ループを起動させて周波数引き込みからやり直さなくてはならず、位相同期を再確立するまでに長い時間を費やしてしまう。位相同期の再確立までの時間が長いと、たとえばＣＤやＤＶＤなどで再生中に音飛びや動画像の停止という形でデータ欠落の事態を視聴者に知覚されることになり、望ましくない。
【００１２】
能動型ループフィルタの演算増幅器にオフセットがある場合の別の弊害は、シリアル・データ・ストリームのパルス列をＰＬＬクロックで同期化する際に位相マージンが減少することである。一般に、光ディスクなどから読み出されるシリアル・データ・ストリームはディスク製造時のビット長のばらつきなどにより大きなジッタ成分を持っているため、アイ・パターンの中心で０か１かを判定するようにしており、アイ・パターンの中心を狙って同期化しなければ、ジッタの影響を受けて誤ったデータ検出をする可能性が高まる。このため、ＣＤＲ用のＰＬＬ回路では、ＰＬＬクロックがチャネル・クロックに同期している状態の下でＰＬＬクロックのエッジ（同期化ポイント）がアイ・パターンの中心にくるようにタイミング設計がなされる。ところが、ループフィルタにオフセットがあると、同期化ポイントがオフセットの大きさに応じてアイ・パターンの中心からずれてしまい、結果として再生データの誤り率が増大する。
【００１３】
従来は、ループフィルタの演算増幅器に多少のオフセットが存在しても、入力抵抗（１０８）や帰還回路（１１０，１１２）の値の調整により、積分器のスピード（出力変化スロープの傾き）を遅くすることで、オフセットの影響を回避することができた。しかしながら、昨今のようにシリアル・データ・ストリームの周波数が高速化してくると、たとえば光ディスク再生においてはシーク動作からの引き込み特性などで高速化の要求が高まってくる。このためには、ループフィルタで積分器のスピードを速める必要があり、演算増幅器のオフセットに対する耐性を犠牲にしなければならない。このように、ループフィルタにおいて積分器の特性を調整する方法は、それぞれの要求性能の間でトレード・オフの関係となっており、全ての要求性能を同時に向上させることはできなかった。
【００１４】
本発明は、上記のような従来技術の問題点に鑑みてなされたものであり、アナログ（特に能動型）ループフィルタのオフセットを自動的に補正して同期クロックまたは周波数の安定性および精度を向上させる位相同期ループ（ＰＬＬ）回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明の第１の位相同期ループ回路は、入力信号に同期したクロックを生成する位相同期ループ回路であって、前記クロックを発振出力し、アナログの制御電圧に応じて前記クロックの周波数を変化させる電圧制御発振器と、周波数および位相の少なくとも一方について前記入力信号と前記電圧制御発振器より帰還されるクロックとを比較して、その比較誤差に応じた第１のアナログ誤差信号を出力する第１の比較回路と、前記第１の比較回路からの前記第１のアナログ誤差信号を入力し、前記第１のアナログ誤差信号を積分して前記電圧制御発振器に対する前記制御電圧を出力するループフィルタと、周波数および位相の少なくとも一方について任意の基準クロックと前記電圧制御発振器より帰還されるクロックとを比較して、その比較結果を表す信号を出力する第２の比較回路と、前記第１の比較回路の出力から前記ループフィルタの入力を遮断した状態の下で、前記第２の比較回路の出力信号に応じた第２のアナログ誤差信号を前記ループフィルタに供給して、前記帰還クロックが前記基準クロックに同期しているときの前記第２のアナログ誤差信号の値をオフセット補正値と同定し、前記第１の比較回路の出力に前記ループフィルタの入力が接続された状態の下で前記ループフィルタに前記オフセット補正値を有するアナログのオフセット補正信号を供給するオフセット補正回路とを有する。
【００１６】
上記の構成においては、第１の比較回路の出力をループフィルタの入力から切ってオフセット補正回路からの第２のアナログ誤差信号をループフィルタに入力し、この状態で同期が確立すると、ループフィルタにおける演算増幅器の出力電流がほぼゼロになる。オフセット補正回路は、このときの第２のアナログ誤差信号の値をオフセット補正値と同定する。そして、第１の比較回路の出力をループフィルタの入力に接続して通常動作を行うときは、オフセット補正回路より上記オフセット補正値を有するアナログのオフセット補正信号をループフィルタに供給することにより、ループフィルタにおける演算増幅器のオフセットを補正またはキャンセルした状態で通常の同期ループを働かせることができる。
【００１７】
本発明の好ましい一態様によれば、オフセット補正回路が、第２の比較回路の出力信号に応じてディジタルコードの値を可変するコード可変部と、このコード可変部により選択されたコードの中でオフセット補正値に対応するコードをオフセット補正コードとして保持するコード保持部と、コード可変部またはコード保持部より与えられるコードをアナログ信号に変換して第２のアナログ誤差信号またはオフセット補正信号とするディジタル−アナログ変換器とを有する。この構成においては、オフセット補正コードとオフセット補正値またはオフセット補正信号との間に一義的な対応関係があるので、直接的には（信号処理的には）オフセット補正コードを同定することによって、オフセット補正値を間接的に同定することができる。
【００１８】
本発明の好ましい一態様として、ループフィルタは演算増幅器を有する。この場合、該演算増幅器がローパスフィルタまたは積分器を構成するために、第１の比較回路の出力端子と演算増幅器の反転入力端子との間に第１の抵抗が接続され、演算増幅器の非反転入力端子と出力端子との間に少なくともコンデンサを含む帰還回路が接続され、演算増幅器の出力端子が電圧制御発振器の入力端子に接続されてよい。
【００１９】
また、本発明の好ましい一態様によれば、オフセット補正の計測分解能や補正分解能を高めるために、第２の比較回路の出力端子が第２の抵抗を介して演算増幅器の反転入力端子に接続され、演算増幅器の非反転入力端子に所定の基準電圧が入力される。あるいは、別の好適な一態様として、第２の比較回路の出力端子が第２の抵抗を介して演算増幅器の非反転入力端子に接続され、演算増幅器の反転入力端子に所定の基準電圧が入力される。この場合は、基準電圧が、基準電圧発生回路より第３の抵抗を介して演算増幅器の反転入力端子に供給されることで、オフセット補正の計測分解能や補正分解能を一層高くすることができる。
【００２０】
また、本発明の好ましい一態様によれば、第１の比較回路が、入力信号の周波数とクロックの周波数とを比較して、その比較誤差に応じた周波数誤差信号を出力する周波数比較回路と、入力信号の位相とクロックの位相とを比較して、その比較誤差に応じた位相誤差信号を出力する位相比較回路とを有し、周波数比較回路を働かせてクロックの周波数を入力信号の周波数に合わせ、位相比較回路を働かせてクロックの位相を入力信号の位相に合わせる。このように、周波数比較回路と位相比較回路とを併有する構成により、通常動作における同期確立を確実に行うことができる。もっとも、第１の比較回路において、周波数比較回路および位相比較回路の片方だけを有する構成も可能である。
【００２１】
また、本発明の好ましい一態様によれば、入力信号が、ビット周期の整数倍の可変パルス幅を有する二値のパルス列信号であり、第１の比較回路における周波数比較回路が、パルス列信号のビット周期を規定するチャネル・クロックの周波数を検出して、検出したチャネル・クロックの周波数とクロックの周波数とを比較し、第１の比較回路における位相比較回路が、時間軸上でパルス列信号のパルスエッジのタイミングとクロックのクロックエッジのタイミングとを比較する。本発明によれば、ループフィルタのオフセットを補正できるため、クロック再生や信号再生識別を高い精度で安定確実に行うことができる。
【００２２】
本発明の第２の位相同期ループ回路は、アナログ入力信号に同期したアナログ周波数信号を生成する位相同期ループ回路であって、前記周波数信号を発振出力し、制御電圧に応じて前記周波数信号の周波数を変化させる電圧制御発振器と、周波数および位相の少なくとも一方について前記入力信号と前記電圧制御発振器より帰還される周波数信号とを比較して、その比較誤差に応じた第１の誤差信号を出力する第１の比較回路と、前記第１の比較回路からの前記第１の誤差信号を入力し、前記第１の誤差信号を積分して前記電圧制御発振器に対する前記制御電圧を出力するループフィルタと、周波数および位相の少なくとも一方について任意の基準周波数信号と前記電圧制御発振器より帰還される周波数信号とを比較して、その比較結果を表す信号を出力する第２の比較回路と、前記第１の比較回路の出力から前記ループフィルタの入力を遮断した状態の下で、前記第２の比較回路の出力信号に応じた第２の誤差信号を前記ループフィルタに供給して、前記帰還周波数信号が前記基準周波数信号に同期しているときの前記第２の誤差信号の値をオフセット補正値と同定し、前記第１の比較回路の出力に前記ループフィルタの入力が接続された状態の下で前記ループフィルタに前記オフセット補正値を有するオフセット補正信号を供給するオフセット補正回路とを有する。
【００２３】
このような完全アナログ型の第２のＰＬＬ回路においても、上記第１のＰＬＬ回路と同様の作用効果が得られる。
【００２４】
また、本発明の第３の位相同期ループ回路は、制御電圧に応じた周波数の発振信号を出力する電圧制御発信器と、入力信号と上記発振信号とを入力して両信号の位相差又は周波数差に応じた第１の誤差信号を生成する第１の比較回路と、基準信号と上記発振信号とを入力して両信号の位相差又は周波数差に応じた第１の誤差信号を生成する第２の比較回路と、上記第２の誤差信号を保持し、その保持した上記第２の誤差信号の値を補正信号として出力する補正回路と、上記第１の誤差信号と上記補正信号とを入力して上記制御電圧を生成する能動型のローパルフィルタとを有し、上記第２の誤差信号のみを上記ローパスフィルタに供給して上記基準信号と上記発振信号とが一致する上記第２の誤差信号を上記補正信号として決定し、その決定された上記補正信号と上記第１の誤差信号とを上記ローパスフィルタに供給して上記発振信号を上記入力信号に一致させる。
【００２５】
本発明の好適な一態様によれば、上記ローパスフィルタは、オペアンプと、上記オペアンプの出力と第１の入力との間に接続されたＲＣ帰還回路とを有する。また、好ましくは、上記第１の誤差信号が上記オペアンプの第１の端子に第１の抵抗素子を介して供給され、上記補正信号が上記オペアンプの第１の端子に第２の抵抗素子を介して供給され、上記オペアンプの第２の端子に基準電圧が供給されてよい。あるいは、上記第１の誤差信号が上記オペアンプの第１の端子に第１の抵抗素子を介して供給され、上記補正信号が上記オペアンプの第２の端子に第２の抵抗素子を介して供給され、基準電圧が上記オペアンプの第１の端子に第３の抵抗素子を介して供給されてもよい。
【００２６】
好適な一態様によれば、上記補正回路は、上記第２の誤差信号に応じたディジタルコードを出力するアナログ−ディジタル変換器と、上記ディジタルコードを入力して上記補正信号を出力するディジタル−アナログ変換器とを有する。
【発明の効果】
【００２７】
本発明の位相同期ループ回路によれば、上記のような構成と作用により、アナログ（特に能動型）ループフィルタのオフセットを自動的に補正し、同期クロックまたは同期周波数の安定性および精度を向上させ、ひいてはＰＬＬ機能の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図を参照して本発明の好適な実施形態を説明する。
【００２９】
図１に、本発明の一実施形態におけるＰＬＬ回路の構成を示す。このＰＬＬ回路は、アナログのループフィルタを有するクロック抽出型のディジタル型ＰＬＬ回路として構成されており、たとえばＣＤやＤＶＤなどの光ディスク再生におけるクロックデータリカバリー（ＣＤＲ）に適用可能である。
【００３０】
入力段のデータスライサ回路１０は、たとえば光ピックアップ等のアナログ前段回路（図示せず）より出力される再生ＲＦ信号（アナログ波形のシリアル・データ・ストリーム）を入力し、入力したＲＦ波形を二値化してたとえばＮＲＺ（Non return to Zero）のパルス列信号（ディジタルのシリアル・データ・ストリーム）ＤＳに変換する。
【００３１】
出力段の電圧制御発振器（ＶＣＯ）４０は、ループフィルタ３０より与えられるアナログの制御電圧ＳVに応じて可変周波数のクロックPLLCKを発振出力する。ループフィルタ３０は、オペアンプ（演算増幅器）３２を有する能動型であり、積分器として構成されている。オペアンプ３２の反転入力端子(-)と出力端子との間の帰還ループには直列接続で抵抗３４とコンデンサ３６とが設けられる。オペアンプ３２の非反転入力端子(+)には基準電圧発生回路３８より一定値の基準電圧ＶREFが与えられる。基準電圧ＶREFは任意の値に設定可能であるが、後述するチャージポンプ１４，２０との関係から通常は電源電圧Ｖddの中間値Ｖdd／２に選ばれてよい。
【００３２】
このＰＬＬ回路は、同期を確実にするために、位相同期ループと周波数同期ループとを有している。より詳細には、データスライサ回路１０とループフィルタ３０との間に、位相誤差検出回路１２とチャージポンプ回路１４とからなる位相同期ループ系の位相誤差信号生成部と、周波数誤差検出回路１８とチャージポンプ回路２０とからなる周波数同期ループ系の周波数誤差信号生成部とを並列に設けている。
【００３３】
位相誤差信号生成部において、位相誤差検出回路１２は、データスライサ回路１０より入力する入力パルス列信号（シリアル・データ・ストリーム）ＤＳのパルスエッジを検出する。そして、入力パルス列信号ＤＳのパルスエッジとＶＣＯ４０からの帰還クロックPLLCKのクロックエッジとの間の位相誤差を検出し、その位相誤差検出結果をアップ信号ＵＰ／ダウン信号ＤＷの形態で出力する。すなわち、ＶＣＯ４０より出力されるクロックPLLCKの位相が入力パルス列信号ＤＳの位相よりも進んでいるときは、アップ信号ＵＰをアクティブにする。クロックPLLCKの位相が入力パルス列信号ＤＳの位相よりも遅れているときは、ダウン信号ＤＷをアクティブにする。
【００３４】
チャージポンプ回路１４は、図６に示すものと同様の構成および作用を有するものでよい。したがって、位相誤差検出回路１２がアップ信号ＵＰをアクティブにしている期間中は正極側電源電圧側のスイッチ（１１６）をオンにして、ソース電流を抵抗１６を介してループフィルタ３０のオペアンプ３０の反転入力端子(-)に供給する。また、位相誤差検出回路１２がダウン信号ＤＷをアクティブにしている期間中は負極側電源電圧側のスイッチ（１１８）をオンにして、ドレイン電流を抵抗１６を介してループフィルタ３０におけるオペアンプ３０の反転入力端子(-)に供給する。抵抗１６は、帰還回路の抵抗３４およびコンデンサ３６と共に位相同期ループ系の伝達特性を規定する。
【００３５】
この実施形態における位相誤差検出回路１２は、信号再生識別機能も有しており、ＶＣＯ４０からのクロックPLLCKを用いて入力パルス列信号ＤＳを同期化し、再生パルス列信号（retimed Data）ＲＤＳを生成する。この再生パルス列信号ＲＤＳとＶＣＯクロックPLLCKが後段の信号処理回路（図示せず）に送られ、そこでデコードや誤り訂正等の信号処理が行われる。
【００３６】
周波数同期ループ系の周波数誤差信号生成部において、周波数誤差検出回路１８は、データスライサ回路１０より入力する入力パルス列信号ＤＳの規則性を検知してそのチャネル・クロックの周波数を検出する。そして、チャネル・クロック周波数とＶＣＯクロックPLLCKの周波数との誤差を比較し、その周波数誤差検出結果をアップ信号ＵＰ／ダウン信号ＤＷの形態で出力する。つまり、ＶＣＯ発振周波数がチャネル・クロック周波数よりも高いときはアップ信号ＵＰをアクティブにし、ＶＣＯ発振周波数がチャネル・クロック周波数よりも低いときはダウン信号ＤＷをアクティブにする。
【００３７】
チャージポンプ回路２０は、図６に示すものと同様の構成および作用を有するものでよい。したがって、周波数誤差検出回路１８がアップ信号ＵＰをアクティブにしている期間中は正極側電源電圧側のスイッチ（１１６）をオンにして、ソース電流を抵抗２２を介してループフィルタ３０におけるオペアンプ３０の反転入力端子(-)に供給する。また、周波数誤差検出回路１８がダウン信号ＤＷをアクティブにしている期間中は負極電源電圧側のスイッチ（１１８）をオンにして、ドレイン電流を抵抗２２を介してループフィルタ３０のオペアンプ３０の反転入力端子(-)に供給する。抵抗２２は、帰還回路の抵抗３４およびコンデンサ３６と共に周波数同期ループ系の伝達特性を規定する。
【００３８】
この実施形態におけるＰＬＬ回路の主たる特徴は、周波数比較回路４２、ＤＡＣ制御回路４４およびディジタル−アナログ変換器（ＤＡＣ）４６を有する構成である。周波数比較回路４２は、後述するオフセット計測モードのときだけ機能するものであり、ＶＣＯ４０からの帰還クロックPLLCKを入力するとともに、基準クロック発生回路（図示せず）からの基準クロックRECLKを入力し、両クロックPLLCK，RECLKの周波数ｆPLL，ｆREを比較して、その比較結果をディジタル信号ＭＫの形態で出力する。たとえば、ｆPLL＝ｆREのときは（０，０）、ｆPLL＞ｆREのときは（１，０）、ｆPLL＜ｆREのときは（０，１）を２ビットの比較結果信号ＭＫとして出力するように構成できる。なお、基準クロックRECLKの周波数は任意の値（一定値）に選定されてよい。
【００３９】
ＤＡＣ制御回路４４は、後段のＤＡＣ４６を制御するためのもので、オフセット計測モードに限らず常時機能する。オフセット計測モード中は、周波数比較回路４２からの比較結果信号ＭＫに応じてＤＡＣ４６に対するディジタル入力値またはディジタルコードＥＤを可変または増減し、最終的には同期状態におけるディジタルコードをオフセット補正コードＥＤSとして確定または同定する。ＤＡＣ制御回路４４にはデータ保持用のレジスタまたはメモリが備えられており、オフセット計測モードで同定されたオフセット補正コードＥＤSは該メモリに保持されるようになっている。
【００４０】
ＤＡＣ４６は、ＤＡＣ制御回路４４より入力されるディジタルコードＥＤをアナログ信号ＥＡに変換する。ここで、ＤＡＣ制御回路４４よりオフセット補正コードＥＤSが入力されたときにＤＡＣ４６より出力されるアナログ信号はオフセット補正信号ＥＡSである。ＤＡＣ４６より出力されたアナログ信号ＥＡ（ＥＡS）は、抵抗４８を介してループフィルタ３０におけるオペアンプ３０の反転入力端子(-)に供給される。
【００４１】
制御部５０は、たとえばマイクロコンピュータからなり、このＰＬＬ回路内の各部および全体の動作を制御する。
【００４２】
次に、この実施形態におけるＰＬＬ回路の作用を説明する。このＰＬＬ回路には、定常モードとオフセット計測モードとがある。定常モードは、光ディスク再生中にＣＤＲ動作を行うモードである。オフセット計測モードは、ループフィルタ３０のオペアンプ３２に存在し得るオフセットを間接的に計測して、該オフセットをキャンセルするためのオフセット補正コードＥＤSないしオフセット補正信号ＥＡSを同定するモードである。
【００４３】
先ず、オフセット計測モードにおける作用について説明する。オフセット計測モードは、ＣＤＲ動作が行われていない間に外部からの所定の指令に応じて、または所定の内部ルーチン（たとえば初期化）の中で実施されてよい。
【００４４】
オフセット計測モード中は、制御部５０の制御により、位相同期ループ系の位相誤差信号生成部（１２，１４）および周波数同期ループ系の周波数誤差信号生成部（１８，２０）のそれぞれの出力を切り、つまりループフィルタ３０から遮断して、代わりにオフセット計測同期ループ（４２，４４，４６，３０，４０）を働かせる。なお、位相誤差信号生成部（１２，１４）および周波数同期ループ系の周波数誤差信号生成部（１８，２０）の出力を切るためには、たとえばそれぞれのチャージポンプ回路１４，２０のスイッチ（１１６，１１８）を強制的にオフにして高インピーダンス状態としてよい。
【００４５】
このオフセット計測同期ループでは、周波数比較回路４２からの比較結果出力ＭＫがＤＡＣ制御回路４４、ＤＡＣ４６およびループフィルタ３０を介してＶＣＯ４０へ負帰還される。より詳細には、周波数比較回路４２より出力される比較結果信号ＭＫが（１，０）でｆPLL＞ｆREを示すときは、これに応じてＤＡＣ制御回路４４がＤＡＣ４６の出力（アナログ信号ＥＡ）を増加させる方向にディジタルコードＥＤの値を可変し、これによってループフィルタ３０の出力（制御電圧ＶS）が減少し、ＶＣＯクロックPLLCKの周波数が下がる。また、周波数比較回路４２の出力ＭＫが（０，１）でｆPLL＜ｆREを示すときは、これに応じてＤＡＣ制御回路４４がＤＡＣ４６の出力（アナログ信号ＥＡ）を減少させる方向にディジタルコードＥＤの値を可変し、これによってループフィルタ３０の出力（制御電圧ＶS）が増加し、ＶＣＯクロックPLLCKの周波数が高くなる。
【００４６】
そのうち、オフセット計測同期ループ（４２，４４，４６，３０，４０）において同期が確立され、ＶＣＯクロックPLLCKの周波数ｆPLLが基準クロックRECLKの周波数ｆREに一致するようになる。この場合、ループフィルタ３０のオペアンプ３２がオフセットのない理想的なものでものであれば、オペアンプ３２の非反転入力端子(+)および反転入力端子(-)間のバーチャルショートによって、ＤＡＣ４６の出力電圧ＥＡは基準電位ＶRE（Ｖdd／２）に収束している。しかし、オペアンプ３２にオフセットがある場合は、このオフセットをオペアンプ３２の入力側で打ち消すようにＤＡＣ４６の出力電圧ＥＡは基準電位ＶRE（Ｖdd／２）からずれた電圧に収束する。この入力電圧のずれは、オペアンプ３２の出力オフセットを入力換算した値を示すことになる。オフセット計測同期ループがロックしているということは、オペアンプ３２の出力電流がゼロになっている。
【００４７】
ＤＡＣ制御回路４４は、周波数比較回路４２からの比較結果出力ＭＫが（０，０）に収束または安定したところで、同期状態になっていると判断し、そのときのＤＡＣ入力コードＥＤおよびＤＡＣ出力信号ＥＡをそれぞれオフセット補正コードＥＤSおよびオフセット補正信号ＥＡSと同定し、オフセット補正コードＥＤSをメモリに書き込む。この直後に、制御部５０はオフセット計測モードを終了させてよい。
【００４８】
光ディスク再生中にＣＤＲ動作を行う定常モードでは、制御部５０の制御により、位相同期ループ系の位相誤差信号生成部（１２，１４）および周波数同期ループ系の周波数誤差信号生成部（１８，２０）のそれぞれの出力がループフィルタ３０の入力に接続される。一方、周波数比較回路４２の出力からＤＡＣ制御回路４４の入力が遮断され、オフセット計測同期ループは非動作状態になる。
【００４９】
この実施形態では、最初に周波数同期ループ（１８，２０，３０，４０）だけを働かせて周波数同期（チューニング）を確立し、周波数チューニングの完了後に周波数同期ループから位相同期ループ（１２，１４，３０，４０）に切り換えて位相同期を確立する。定常モード中に、ＤＡＣ制御回路４４はＤＡＣ４６に入力するコードＥＤをオフセット補正コードＥＤSに設定し、ＤＡＣ４６はオフセット補正信号ＥＡSを出力する。これにより、ループフィルタ３０のオペアンプ３２に如何なるオフセットがあっても、そのオフセットがキャンセルされた状態で周波数同期ないし位相同期が確立される。
【００５０】
このように、この実施形態のＰＬＬ回路においては、能動型ループフィルタ３０のオフセットをキャンセルしてＣＤＲ動作を行うので、入力パルス列信号（シリアル・データ・ストリーム）ＤＳを再生クロックPLLCKで同期化する際の同期化ポイントを常にアイ・パターンの中心に定めることが可能であり、信号再生識別能力を向上させることができる。
【００５１】
また、光ディスクの表面に付着した指紋の跡やゴミ、傷などによって入力パルス列信号（シリアル・データ・ストリーム）ＤＳが一瞬途切れる場合のホールド処理においても、ホールド期間中にオペアンプ３２のオフセットの影響をキャンセルしてループフィルタ３０の出力変動を最小限に抑えることができるため、同期はずれを防止し、ホールド期間後のＣＤＲ復帰動作を高速に行うことかできる。
【００５２】
図２に、ＣＤＲのホールド処理に関する本発明の作用効果を模式的に示す。図２の（ｃ）は図１の回路構成（実施例）で得られるオペアンプ３２の出力波形であり、図２の（ｄ）〜（ｇ）は図１の回路構成から本発明の特徴とする周波数比較回路４２、ＤＡＣ制御回路４４およびＤＡＣ４６を省いた構成（参考例）で得られるオペアンプ３２の出力波形である。
【００５３】
本発明によれば、図２の（ｃ）に示すように、ホールド期間中に能動型ループフィルタにおけるオペアンプのオフセットの影響をキャンセルできるため、オペアンプ出力をホールド直前の値に保持することができる。これに対して、参考例では、能動型ループフィルタのオペアンプにオフセットがあると、そのオフセットの大きさに応じてホールド期間中にオペアンプの出力が変化する。オペアンプのオフセットが小さければ、図２の（ｄ），（ｅ）に示すように、ホールド期間中にオペアンプの出力（ＶＣＯ制御電圧）が変化しても、ロックレンジの範囲内に収まることもある。しかし、オペアンプのオフセットが小さければ、図２の（ｆ），（ｇ）に示すように、オペアンプの出力がロックレンジを逸脱してしまい、再引き込みの動作に長い時間を要することになる。
【００５４】
この実施形態では、ＤＡＣ４６とループフィルタ３０との間に抵抗４８を挿入している。この抵抗４８は、以下に説明するように、上記のオフセット計測モードにおいて計測分解能を向上させる機能を有している。
【００５５】
オペアンプ３２の出力オフセットを入力換算した値は数ｍＶと非常に小さいため、正確なオフセット計測を行うには高分解能のＤＡＣ素子が望ましい。また、オペアンプ３２の入力にＤＡＣ４６の出力電圧を加算すると、その電圧をオープンループゲイン（通常６０ｄＢ程度）で増幅したものがオペアンプ３２の出力に現れる。したがって、本発明の方式のように、オペアンプ３２の入力部に電圧加算して出力オフセットを補正するには、十分高分解能なＤＡＣ素子を使用してオフセット補正信号ＥＡを生成する必要がある。しかし、オフセット補正のためだけに高分解能のＤＡＣ素子を用いるのはコスト的には不利点である。この実施形態では、ＤＡＣ４６の出力側に抵抗４６を設けることによって上記の問題を解決している。
【００５６】
図３に、ＤＡＣ４６に１０ビットのアナログ−ディジタル変換器を用いた場合の抵抗４８の抵抗値の大きさ（相対値）とＤＡＣ制御部４２で得られるオフセット補正コードＥＤsの関係をグラフで示す。１本のグラフＡ，Ｂ，Ｃ，Ｄは各サンプルに対応し、グラフＡは＋側に比較的大きなオフセットがある場合、グラフＢは＋側に比較的小さなオフセットがある場合、グラフＣは−側に比較的小さなオフセットがある場合、グラフＤは−側に比較的大きなオフセットがある場合である。つまり、オフセットのない理想値の「５１１」からはずれているほど出力オフセットの大きいサンプルであることがわかる。
【００５７】
図３の特性から、ＤＡＣ出力抵抗４６の抵抗値を大きくするほど、上記オフセット計測モードによりＤＡＣ制御部４２でオフセット補正コードＥＤsを大きくとれることになり、結果的に計測分解能を向上させることができる。
【００５８】
また、ＤＡＣ出力抵抗４６は、オフセット計測モードだけでなく、定常モード中もそのまま継続使用することができる。すなわち、定常モードにおいても、オフセット計測モードと同様に、ＤＡＣ制御部４２よりオフセット補正コードＥＤsが与えられてＤＡＣ４６がオフセット補正信号ＥＡsを出力し、このオフセット補正信号ＥＡsが抵抗４８を介してオペアンプ３０に入力される。
【００５９】
なお、厳密には、本実施形態におけるオフセットの補正は、電圧加算ではなく電流注入によって実現している。また、オフセット計測モードでは、オペアンプ３２の出力電流をゼロにするための電流注入量を計測していることになる。要するに、オフセット計測モードで得た電流注入量と同じ電流が定常モード（ＣＤＲ動作）中もＤＡＣ４６側からオペアンプ３２の入力に注入されればよい。したがって、ＤＡＣ出力抵抗４８の抵抗値を大きくすると、同じ電流注入量を得るためにＤＡＣ４６の出力電圧を大きくとる必要があり、結果として計測分解能、補正出力分解能を高めることができる。
【００６０】
また、予めオペアンプ３２のオフセットのばらつきの範囲が分かっている場合は、必要な電流補正量が得られる範囲にＤＡＣ４６の出力電圧範囲を絞っておくことによっても、分解能の向上を実現することができる。たとえば、出力電圧範囲を半分に狭めることにより、ＤＡＣ４６の分解能を１ビット増やすのと同等の効果を得ることができる。一般に、オペアンプ３２の出力オフセットを入力換算した値は非常に小さいため、ＤＡＣ４６の出力範囲を広くとる必要はない。
【００６１】
上記のように、ＤＡＣ４６の出力抵抗４８と出力電圧範囲を適宜組み合わせることによって、コスト増となり得る高分解能なＤＡＣ素子を用いることなく、本発明の作用効果を十二分に得ることができる。
【００６２】
図４に、上記した実施形態の一変形例を示す。この変形例では、図１の回路構成とは逆に、オペアンプ３２の非反転入力端子(+)にＤＡＣ４６の出力を入力し、オペアンプ３２の反転入力端子(-)に抵抗５０を介して基準電圧発生回路３８からの基準電圧ＶREFを入力している。この場合も、位相誤差信号生成部（１２，１４）および周波数誤差信号生成部（１８，２０）のそれぞれの出力はオペアンプ３２の反転入力端子(-)に与えてよい。なお、図４では、図解の簡略化をはかるため制御部５０（図１）を図示省略している。
【００６３】
図４の回路構成においても、上記と同様にオフセット計測モードを実行し、それによってＤＡＣ制御回路４４で得られるオフセット補正コードＥＤsを定常モードでもＤＡＣ入力コードに設定してＤＡＣ４６よりオフセット補正信号ＥＡsを出力させることにより、オペアンプ３０に付物の任意のオフセットを補正することができる。また、基準電圧発生回路３８の出力抵抗５０の抵抗値を大きくすることによって計測分解能、補正分解能を一層向上させることもできる。さらに、この回路構成においては、ＤＡＣ４６の出力が位相誤差信号生成部（１２，１４）および周波数誤差信号生成部（１８，２０）側の出力つまりチャージポンプ回路１４，２０の出力に影響を及ぼす可能性を完全に回避できるため、位相同期ループや周波数同期ループの安定性を向上できるという利点もある。
【００６４】
以下に、上記実施形態における主要な特徴をまとめる。
【００６５】
ＤＡＣ制御回路４４においてオフセット計測結果をそのまま補正出力として設定すればよいため、複雑な演算やルックアップテーブルなどを全く必要としない。
【００６６】
オフセット補正出力素子であるＤＡＣ４６を用いてループフィルタ３０におけるオペアンプ３２の出力オフセットを計測できるため、一連の補正機能の実装コストを最小限に抑えることかできる。
【００６７】
オフセット補正専用のＶＣＯ周波数計測（比較）回路４２およびＤＡＣ制御回路４４を付加する構成なので、周波数比較回路１２や位相比較回路１８などの既存回路を変更または修正する必要がなく、実装上のリスクを最小限に抑えることができる。
【００６８】
オフセットの計測と補正値の設定を同一のＤＡＣ制御回路４４およびＤＡＣ４６によって行っているため、ＤＡＣ４６自体にスケール誤差や直線性誤差があったとしてもオフセット補正機能には全く影響しない。
【００６９】
ＤＡＣ出力部に抵抗４８を設けることにより、高分解能（多ビット）のＤＡＣを使用しなくても、実用上十分な計測分解能や補正分解能を得ることができる。
【００７０】
外部の測定機器を全く必要とせず短時間にオフセット計測からオフセット補正まで実施できるため、製品製造時だけではなく製品使用時においても必要に応じて一連のオフセット補正処理（オフセット計測・補正値設定）を実行することができる。
【００７１】
ＣＤＲ動作を行う度に一連のオフセット補正処理（オフセット計測・補正値設定）を実施することで、製造ばらつきに起因するオフセットはもとより、電源電圧や周囲温度の変化によって変動するオフセットに対しても補正をかけることができる。
【００７２】
オフセット計測結果は多ビットのディジタル信号としてファームウェアで認識できるため、製品の特性改善のため他に応用することも可能である。
【００７３】
もっとも、上記実施形態は本発明を限定するものでもなく、本発明の技術的思想の範囲内で種々の変形が可能である。たとえば、上記実施形態では、周波数同期ループ系と位相同期ループ系を並列に設けて選択的に動作させるようにしたが、重畳的に同時動作させる構成も可能であり、片方だけを備える構成も可能である。オフセット計測部においても、周波数比較回路４２を位相および周波数を同時に比較する位相周波数比較回路や位相だけを比較する位相比較回路で置き換える構成も可能である。また、オフセット計測用の周波数比較回路４２を他の周波数比較回路に兼用させる構成も可能である。ＤＡＣ制御回路４４においてオフセット補正コードＥＤｓを保持する機能を外部（たとえば制御部５０）に持たせることも可能である。
【００７４】
上記実施形態はクロックを入出力するディジタルＰＬＬ回路に係るものであったが、アナログ周波数信号を入出力する完全アナログ型ＰＬＬ回路にも本発明は適用可能である。上記実施形態におけるループフィルタ３０の構成は一例である。オフセットが存在し得るアナログのループフィルタを有する任意のＰＬＬ回路に本発明は適用可能である。したがって、ＣＤＲも一例であり、任意のＰＬＬアプリケーションが可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施形態におけるＰＬＬ回路の構成を示すブロック図である。
【図２】実施形態におけるオフセット補正効果の一例を模式的に示す信号波形図である。
【図３】実施形態におけるＤＡＣ出力抵抗の作用を示すグラフ図である。
【図４】実施形態の一変形例によるＰＬＬ回路の構成を示すブロック図である。
【図５】アナログのループフィルタを有するディジタル型ＰＬＬ回路の基本構成を示すブロック図である。
【図６】図５のＰＬＬ回路におけるループフィルタの構成例を示す回路図である。
【符号の説明】
【００７６】
１２    位相誤差検出回路
１４    チャージポンプ回路
１６，２２    抵抗
１８    周波数誤差検出回路
２０    チャージポンプ回路
３０    ループフィルタ
３２    オペアンプ（演算増幅器）
３８    基準電圧発生回路
４０    ＶＣＯ（電圧制御発振器）
４２    周波数比較回路
４４    ＤＡＣ制御回路
４６    ＤＡＣ（ディジタル−アナログ変換器）
４８    抵抗（ＤＡＣ出力抵抗）
【図１】
2006060570.tif 000003
【図２】
2006060570.tif 000004
【図３】
2006060570.tif 000005
【図４】
2006060570.tif 000006
【図５】
2006060570.tif 000007
【図６】
2006060570.tif 000008