(57)【要約】      （修正有）【課題】  低電源圧下でも高速動作し、待機時においてはサブスレッショルドリークを抑制し出力データを保持できる半導体回路装置の提供。【解決手段】  信号入力端子ＩＮに共通に入力端が接続され、互いに等しい論理構成の第１及び第２の伝送系１、２を備え、第１の伝送系への入力値がロウレベルのときにオフとなるトランジスタが高しきい値とされ、オンとなるトランジスタが低しきい値とされ、第２の伝送系への入力値がハイレベルのときに、オフとなるトランジスタが高しきい値とされ、オンとなる側のトランジスタが低しきい値とされ、第１及び第２の伝送系は、制御信号に基づき、動作状態と待機状態とに制御され、第１及び第２の伝送系の出力ＩＮＬ、ＩＮＨを受け、動作時は、低しきい値のトランジスタがオン状態となる側の伝送系から、待機時は、出力が不定状態の一方の伝送系からの出力を遮断し、伝送系から出力する出力選択部３を備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号入力端子に入力される入力信号を共通に受け、互いに論理構成が等しい第１及び第２の伝送系を備え、
前記第１の伝送系を構成するトランジスタに関して、前記第１の伝送系への入力信号が第１の値となるときに、オフとなるトランジスタは相対的に高しきい値とされ、オンとなるトランジスタは相対的に低しきい値とされ、
前記第２の伝送系を構成するトランジスタに関して、前記第２の伝送系への入力信号が第２の値となるときに、オフとなるトランジスタは相対的に高しきい値とされ、オンとなるトランジスタは相対的に低しきい値とされており、
前記第１及び第２の伝送系は、制御信号に基づき、動作状態又は待機状態に設定され、
前記第１及び第２の伝送系の出力を受け、動作状態のときには、相対的に低しきい値のトランジスタがオン状態となる側の伝送系からの出力を出力端子から出力し、待機状態のときには、出力が不定状態の伝送系からの出力を遮断し、出力が安定している伝送系からの出力信号を、前記出力端子から出力する出力選択部を備えている、ことを特徴とする半導体回路装置。
【請求項２】
前記第１及び第２の伝送系を構成するトランジスタのうち第１の導電型の前記相対的に低しきい値のトランジスタの共通接続点と第１の電源間に、制御信号を制御電極に入力し、待機状態のときに、オフ状態に設定される相対的に高しきい値の第１のトランジスタを備え、
前記第１及び第２の伝送系を構成するトランジスタのうち第２の導電型の前記相対的に低しきい値のトランジスタの共通接続点と第２の電源間に、制御信号を制御電極に入力し、待機状態のときに、オフ状態に設定される相対的に高しきい値の第２のトランジスタを備えている、ことを特徴とする請求項１記載の半導体回路装置。
【請求項３】
待機時に、前記第１及び第２の伝送系の高しきい値のトランジスタがオフするように、前記第１及び第２伝送系の入力端を、前記第１及び第２の値にリセットするリセット部を備えている、ことを特徴とする請求項１記載の半導体回路装置。
【請求項４】
前記リセット部は、前記信号入力端子と前記第１の伝送系の入力端間に挿入され、前記制御信号が待機状態を示すときオフ状態とされ、動作状態を示すときオン状態とされる第１のスイッチと、
前記信号入力端子と前記第２の伝送系の入力端間に挿入され、前記制御信号が待機状態を示すときオフ状態とされ、動作状態を示すときオン状態とされる第２のスイッチと、
前記第１の伝送系の入力端と第１及び第２の電源の一方の間に接続され、前記制御信号が待機状態を示すときオン状態とされ、動作状態を示すときオフ状態とされる第３のスイッチと、
前記第２の伝送系の入力端と前記第１及び第２の電源の他方の間に接続され、前記制御信号が活性化されて待機状態を示すときオン状態とされ、動作状態を示すときオフ状態とされる第４のスイッチと、
を備えている、ことを特徴とする請求項１記載の半導体回路装置。
【請求項５】
前記出力選択部は、前記第１及び第２の伝送系の出力端に接続され、前記第１及び第２の伝送系の出力値が同一レベルのとき、前記第１及び第２の伝送系の出力値に応じた値を出力し、前記第１及び第２の伝送系の出力値が異なる場合、出力をフローティング状態とする第１の回路と、
前記第１の回路の出力を受け、前記第１の回路の出力を記憶保持するフリップフロップと、
前記第１の伝送系の出力端と前記出力端子との間、及び、前記第２の伝送系の出力端と前記出力端子との間にそれぞれ接続され、前記フリップフロップの出力を制御電極にそれぞれ受け、一方がオンのとき他方がオフに制御される第１のスイッチ及び第２のスイッチと、
を備えている、ことを特徴とする請求項１記載の半導体回路装置。
【請求項６】
前記フリップフロップが、前記第１の回路の出力端に入力端を接続してなる第１のインバータと、
前記第１のインバータの出力端に入力端を接続してなる第２のインバータと、
を備え、前記第２のインバータの出力端が、前記第１のインバータの入力端に接続されてなる、ことを特徴とする請求項５記載の半導体回路装置。
【請求項７】
前記出力選択部が、前記第１及び第２の伝送系の出力端に接続され、制御信号が待機状態を示すとき非活性状態とされ、前記制御信号が動作状態を示すとき活性状態に切替制御され、前記制御信号が待機状態を示すとき、前記第１及び第２の伝送系の出力値が同一レベルの場合、前記第１及び第２の伝送系の出力値に応じた論理レベルを出力し、前記第１及び第２の伝送系の出力値が異なる場合、出力をフローティング状態とする第１の回路と、
前記第１の回路の出力を受ける入力端に受ける反転回路と、
前記第１及び第２の伝送系の出力端に接続され、前記制御信号が待機状態を示すとき活性状態とされ、前記制御信号が動作状態のとき非活性状態に切替制御され、前記制御信号が待機状態を示すとき、前記第１及び第２の伝送系の出力値が同一レベルである場合、前記反転回路の入力端を所定の論理値に設定し、前記第１及び第２の伝送系の出力値が異なる値の場合、前記反転回路の入力端の値を前記所定の論理値に保持する第２の回路と、
前記第１の伝送系の出力端と前記出力端子との間、及び、前記第２の伝送系の出力端と前記出力端子との間にそれぞれ接続され、前記フリップフロップの出力を制御電極にそれぞれ受け、一方がオンのとき他方がオフに制御される第１のスイッチ及び第２のスイッチと、を備えている、ことを特徴とする請求項１記載の半導体回路装置。
【請求項８】
前記第１及び第２のスイッチが、互いに逆導電型の第１及び第２のトランジスタよりなる、ことを特徴とする請求項５又は７記載の半導体回路装置。
【請求項９】
前記第１及び第２のスイッチが、それぞれ、互いに逆導電型の２つのトランジスタを並列に対向配置した第１及び第２のトランスファーゲートよりなる、ことを特徴とする請求項５又は７記載の半導体回路装置。
【請求項１０】
前記第１及び第２の伝送系の各々は、単位回路をなすインバータ素子又は所定の論理ゲート素子を、複数段縦続形態に接続してなる、ことを特徴とする請求項１記載の半導体回路装置。
【請求項１１】
信号入力端子に入力端が共通に接続された第１及び第２の伝送系を有し、
前記第１の伝送系は、制御電極同士が共通接続されて前記入力端又は前段の回路の出力に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に低しきい値のトランジスタと、第２導電型の相対的に高しきい値のトランジスタとを含む奇数段目の回路と、
制御電極同士が共通接続されて入力端をなし前段の回路の出力端に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に高しきい値のトランジスタと、第２導電型の相対的に低しきい値のトランジスタとを含む偶数段目の回路と、
を備え、
前記第２の伝送系は、制御電極同士が共通接続されて前記入力端、又は前段の回路の出力に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に高しきい値のトランジスタと、第２導電型の相対的に低しきい値のトランジスタとを含む奇数段目の回路と、
制御電極同士が共通接続されて入力端をなし前段の回路の出力端に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に低しきい値のトランジスタと、第２導電型の相対的に高しきい値のトランジスタとを含む偶数段目の回路と、
を備え、
前記第１及び第２の伝送系における前記第１導電型の相対的に低しきい値のトランジスタの第２電極は共通接続され、制御端子に入力される信号によりオン・オフ制御される第１のスイッチを介して、前記第１電源に接続され、
前記第１及び第２の伝送系における前記第２導電型の相対的に低しきい値のトランジスタの第２電極は共通接続され、制御端子に入力される信号によりオン・オフ制御される第２のスイッチを介して、前記第２電源に接続され、
前記第１及び第２の伝送系における前記第１導電型の相対的に高しきい値のトランジスタの第２電極は前記第１電源に接続され、
前記第１及び第２の伝送系における前記第２導電型の相対的に高しきい値のトランジスタの第２電極は前記第２電源に接続され、
前記第１の伝送系の出力端と出力端子間に接続され、制御端子に入力される信号によりオン・オフ制御される第３のスイッチと、
前記第２の伝送系の出力端と出力端子間に接続され、制御端子に入力される信号によりオン・オフ制御される第４のスイッチと、
前記第１の伝送系の出力端と前記第２の伝送系の出力端に接続され、前記第１の伝送系の出力端と前記第２の伝送系の出力端が同一値のとき、前記値に応じた出力値を出力し、異なるときに、出力をフローティング状態とする第１の回路と、
前記第１の回路の出力を入力とし、前記第１の回路の出力がフローティング状態のとき、直前の値を保持出力するフリップフロップと、
を備え、
前記フリップフロップの出力が、前記第３及び第４のスイッチの制御端子に入力される、ことを特徴とする半導体回路装置。
【請求項１２】
前記第１のスイッチは、第１導電型の相対的に高しきい値のトランジスタよりなり、
前記第２のスイッチは、第２導電型の相対的に高しきい値のトランジスタよりなる、ことを特徴とする請求項１１記載の半導体回路装置。
【請求項１３】
信号入力端子に入力端が共通に接続された第１及び第２の伝送系を有し、
前記第１の伝送系は、制御電極が共通接続されて前記入力端又は前段の回路の出力に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に低しきい値のトランジスタと、第２導電型の相対的に高しきい値のトランジスタとを含む奇数段目の回路と、
制御電極が共通接続されて入力端をなし前段の回路の出力端に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に高しきい値のトランジスタと、第２導電型の相対的に低しきい値のトランジスタとを含む偶数段目の回路と、
を備え、
前記第２の伝送系は、制御電極が共通接続されて前記入力端又は前段の回路の出力に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に高しきい値のトランジスタと、第２導電型の相対的に低しきい値のトランジスタとを含む奇数段目の回路と、
制御電極が共通接続されて入力端をなし前段の回路の出力端に接続され、第２電極と第１電極が共通接続されて出力端をなす、第１導電型の相対的に低しきい値のトランジスタと、第２導電型の相対的に高しきい値のトランジスタとを含む偶数段目の回路と、
を備え、
前記第１の伝送系の出力端と出力端子間に接続され、制御端子に入力される信号によりオン・オフ制御される第１のスイッチと、
前記第２の伝送系の出力端と前記出力端子間に接続され、制御端子に入力される信号によりオン・オフ制御される第２のスイッチと、
前記信号入力端子と前記第１の伝送系の入力端間に挿入され、制御信号が待機状態を示すときオフ状態とされる第３のスイッチと、
前記信号入力端子と前記第２の伝送系の入力端間に挿入され、前記制御信号が待機状態を示すときオフ状態とされる第４のスイッチと、
前記第１の伝送系の入力端と第１及び第２の電源の一方の間に接続され、前記制御信号が待機状態を示すときオン状態とされる第５のスイッチと、
前記第２の伝送系の入力端と前記第１及び第２の電源の他方の間に接続され、前記制御信号が待機状態を示すときオン状態とされる第６のスイッチと、
前記制御信号が動作状態を示すとき、活性状態とされ、前記第１の伝送系の出力端と、前記第２の伝送系の出力端に接続され、前記第１の伝送系の出力端と前記第２の伝送系の出力端が同一値のとき、前記値に応じた論理値を出力し、異なるときに、出力をフローティング状態とし、前記制御信号が待機状態を示すとき、非活性状態とされる第１の制御回路と、
前記第１の回路の出力を受ける入力端に受ける反転回路と、
前記第１及び第２の伝送系の出力端に接続され、前記制御信号が待機状態を示すとき、活性状態とされ、前記第１及び第２の伝送系の出力値が同一レベルのとき、前記反転回路の入力端を、前記第１及び第２の伝送系の出力値に応じた論理値に設定し、前記第１及び第２の伝送系の出力値が異なるときに、前記反転回路の入力端を、設定された前記論理値に保持し、前記制御信号が動作状態を示すとき、非活性状態とされる第２の回路と、
を備え、
前記反転回路の出力が、前記第１及び第２のスイッチの制御端子に接続されている、ことを特徴とする半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、低電圧化での高速動作、及び、待機時のサブスレッショルドリークの抑制に好適とされる半導体集積回路に関する。
【背景技術】
【０００２】
近時、半導体集積回路において電源電圧がさらに低電圧化していく傾向がある。低電圧化を実現しつつ、さらに高速動作を行うためには、トランジスタのしきい値を下げる方法があるが、この場合、待機時等のサブスレッショルドリークが無視できなくなる。
【０００３】
この対策として、例えば後記特許文献１には、図７に示すような構成が開示されている。図７を参照すると、高位側電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタＰＭ１と、低位側電源ＧＮＤにソースが接続されドレインがＰチャネルＭＯＳトランジスタＰＭ１のドレインと共通接続されて出力端をなすＮチャネルＭＯＳトランジスタＮＭ１とを備え、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１のゲートは共通接続されて入力端子ＩＮに接続されたＣＭＯＳインバータを初段（１段目）に備えている。そしてその後段に、２段目のＣＭＯＳインバータ（ＰＭ２、ＮＭ２）、３段目のＣＭＯＳインバータ（ＰＭ３、ＮＭ３）を備え、４段目（最後段）のＣＭＯＳインバータ（ＰＭ４、ＮＭ４）の共通ドレインが出力端子ＯＵＴに接続されている。このうち、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ３、ＰチャネルＭＯＳトランジスタＰＭ２、ＰＭ４は低しきい値電圧とされている。
【０００４】
図７に示した構成においては、待機時（スタンバイ時）に、オフとする側には、サブスレッショルドリークを許容できる程度の高しきい値のトランジスタ（ＰＭ１、ＮＭ２、ＰＭ３、ＮＭ４）を用いて、待機時にオンとなる側には、速度要求を満たせるような低しきい値のトランジスタ（ＮＭ１、ＰＭ２、ＮＭ３、ＰＭ４）が用いられている。
【０００５】
動作時（アクティブ時）には、オン状態の低しきい値のトランジスタ（ＮＭ１、ＰＭ２、ＮＭ３、ＰＭ４）を使用して高速に動作させ、待機時は、高しきい値のトランジスタをオフとする（入力端子ＩＮをロウレベル）ことで、速度の要求と、待機時のサブスレッショルドリークの削減を可能としている。すなわち、入力信号のロウレベルからハイレベルへの立ち上がり遷移時には、低しきい値のトランジスタ（ＮＭ１、ＰＭ２、ＮＭ３、ＰＭ４）がオンし、出力端子ＯＵＴからの出力信号はロウレベルからハイレベルに高速に立ち上がる。
【０００６】
また、別の高速化の手法として、後記特許文献２には、例えば図８に示すような構成が記載されている。図８に示すように、入力端子ＩＮに入力される入力信号がハイレベルからロウレベルとなる場合の信号変化が高速に行われる伝送系１Ａと、入力端子ＩＮに入力される入力信号がロウレベルからハイレベルとなる場合の信号変化が高速に行われる伝送系２Ａの二経路と、これら２つの伝送系１Ａ、２Ａからの信号を入力とし、信号が高速に変化する側の伝送系からの出力を取り込んで出力する機能（ＣＭＯＳトランスファゲートＴＧ１、ＴＧ２）を有する回路６Ａとを備え、高速動作を可能としている。
【０００７】
図８に示す回路は、伝送系１Ａでは、入力端子ＩＮに入力される入力信号がロウレベルのときにオン状態となるトランジスタ（ＰＭ１０１、ＮＭ１０２）の駆動能力（例えばＷ（ゲート幅）／Ｌ（ゲート長）比）を大きくし、入力信号がハイレベルからロウレベルとなるときの信号変化を高速としている。一方、伝送系２Ａでは、入力端子ＩＮに入力される入力信号がハイレベルのときにオンとなるトランジスタ（ＮＭ２０１、ＰＭ２０２）の駆動能力を大きくして、入力信号がロウレベルからハイレベルになるときの信号変化を高速にしている。
【０００８】
また、出力選択部５Ａは、出力端子ＯＵＴの信号を遅延させる５段のインバータ５１〜５５（遅延回路）を備え、インバータ５４の出力とインバータ５５の出力は、それぞれ、ＣＭＯＳトランスファゲートＴＧ１のＮチャネルＭＯＳトランジスタのゲートとＰチャネルＭＯＳトランジスタのゲートに接続され、インバータ５４の出力とインバータ５５の出力は、それぞれＣＭＯＳトランスファゲートＴＧ２のＰチャネルＭＯＳトランジスタのゲートとＮチャネルＭＯＳトランジスタのゲートに接続されている。ＣＭＯＳトランスファゲートＴＧ１は、出力端子ＯＵＴからの出力信号がハイレベルのとき、オン状態とされ、ＣＭＯＳトランスファゲートＴＧ２は、出力信号がロウレベルのとき、オン状態とされる。入力信号のロウレベルからハイレベルの立ち上がり遷移に対して、オン状態のトランスファゲートＴＧ２を介して出力端子ＯＵＴから信号（立ち上がり遷移）が出力され、入力信号のハイレベルからロウレベルの立ち下がり遷移に対して、オン状態のトランスファゲートＴＧ１を介して出力端子ＯＵＴから信号（立ち下がり遷移）が出力される。
【０００９】
ハイレベルからロウレベルに高速変化する入力信号に対して出力信号を遅延回路で遅延させ、ＩＮＬ、ＩＮＨの両者がロウレベルとなっているときに、ＩＮＨ側の経路に直列に接続されたトランスファゲートＴＧ２をオンに、両者がハイレベルとなっているときに、ＩＮＬ側の経路に直列に接続されたトランスファゲートＴＧ１をオンとするような構成とされている。かかる構成により、高速に変化する側の入力信号（エッジ）のみ取り込んで出力することができる。
【００１０】
さらに、２つの信号を入力とし、高速に変化する側の入力のみを取り込んで出力することで高速動作を可能する回路として、後記特許文献３には、例えば図９に示すような構成が開示されている。図９を参照すると、開閉制御信号発信部５Ｂは、高位側電源ＶＤＤと低位側電源ＧＮＤ（グランド）間に直列に接続された２つのＰチャネルＭＯＳトランジスタＰＭ８１、ＰＭ８２と、２つのＮチャネルＭＯＳトランジスタＮＭ８１、ＮＭ８２を備え、ＰチャネルＭＯＳトランジスタＰＭ８１とＮチャネルＭＯＳトランジスタＮＭ８１のゲートは入力端子ＩＮＦ（立ち下がり高速）に接続され、ＰチャネルＭＯＳトランジスタＰＭ８２とＮチャネルＭＯＳトランジスタＮＭ８２のゲートは入力端子ＩＮＲ（立ち上がり高速）に接続されている。さらに、高位側電源ＶＤＤにソースが共通接続され、ゲートがトランジスタＰＭ８２とＮＭ８２の共通ドレイン・ノード（Ｍ１）と低位側電源ＧＮＤにそれぞれ接続され、ドレインが共通接続されたＰチャネルＭＯＳトランジスタＰＭ８３、ＰＭ８４と、ソースがＰチャネルＭＯＳトランジスタＰＭ８３、ＰＭ８４の共通ドレインに接続されゲートがＩＮＦに接続されドレインが出力端子ＯＵＴに接続されたＰチャネルＭＯＳトランジスタＰＭ８５と、低位側電源ＧＮＤにソースが共通接続されゲートがトランジスタＰＭ８２とＮＭ８２の共通ドレイン・ノード（Ｍ１）と高位側電源ＶＤＤにそれぞれ接続され、ドレインが共通接続されたＮチャネルＭＯＳトランジスタＮＭ８３、ＮＭ８４と、ソースがＮチャネルＭＯＳトランジスタＮＭ８３、ＮＭ８４の共通ドレインに接続されゲートがＩＮＲに接続されドレインが出力端子ＯＵＴに接続されたＮチャネルＭＯＳトランジスタＮＭ８５と、を備えている。
【００１１】
このように、開閉制御信号発信部５Ｂは、入力端子ＩＮＦ、ＩＮＲの２つの入力信号の値が等しいときは、その値をノードＭ１に反転出力し、異なるときは、ノードＭ１をフローティング状態とするインバータ（ＰＭ８１、ＰＭ８２、ＮＭ８２、ＮＭ８１）を備えて構成されている。
【００１２】
すなわち、入力端子ＩＮＦ、ＩＮＲがともにロウレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ８１、ＰＭ８２はオン状態、ＮチャネルＭＯＳトランジスタＮＭ８１、ＮＭ８２はオフ状態とされ、ノードＭ１は電源電位ＶＤＤ（ハイレベル）となる。このとき、ＮチャネルＭＯＳトランジスタＮＭ８３がオンし、ＰチャネルＭＯＳトランジスタスＰＭ８３がオフし、ＮチャネルＭＯＳトランジスタＮＭ８５がオフし、ＰチャネルＭＯＳトランジスタＰＭ８５がオンするため、電源ＶＤＤからＰチャネルＭＯＳトランジスタＰＭ８４、ＰＭ８５のパスを介して出力端子ＯＵＴが充電され、出力信号はハイレベルとされる。
【００１３】
一方、入力端子ＩＮＦ、ＩＮＲがともにハイレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ８１、ＰＭ８２はオフ、ＮチャネルＭＯＳトランジスタＮＭ８１、ＮＭ８２はオンとされ、ノードＭ１は、低位側電源電圧ＧＮＤ（ロウレベル）とされる。このとき、ＰチャネルＭＯＳトランジスタＰＭ８３がオンし、ＮチャネルＭＯＳトランジスタＮＭ８３がオフし、ＰチャネルＭＯＳトランジスタＰＭ８５がオフし、ＮチャネルＭＯＳトランジスタＮＭ８５がオンするため、出力端子ＯＵＴから、ＮＭ８５、ＮＭ８４のパスを介して出力端子ＯＵＴは放電され、出力信号はロウレベルとされる。
【００１４】
また、入力端子ＩＮＦ、ＩＮＲがそれぞれロウレベル、ハイレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ８１はオン、ＰチャネルＭＯＳトランジスタＰＭ８２はオフ、ＮチャネルＭＯＳトランジスタＮＭ８１はオフ、ＮチャネルＭＯＳトランジスタＮＭ８２はオンとされ、ノードＭ１はフローティング状態とされる。
【００１５】
入力端子ＩＮＦ、ＩＮＲがそれぞれハイレベル、ロウレベルのとき、ＮチャネルＭＯＳトランジスタＮＭ８１はオン、ＮチャネルＭＯＳトランジスタＮＭ８２はオフ、ＰチャネルＭＯＳトランジスタＰＭ８１はオフ、ＰチャネルＭＯＳトランジスタＰＭ８２はオンとされ、ノードＭ１はフローティング状態となる。ＩＮＦ、ＩＮＲの値が異なるときに、出力がフロート状態になるため、それを避ける為に、トランジスタＰＭ８５、ＮＭ８５に対し、同極性のトランジスタを用いた高抵抗素子（ＰＭ８３とＰＭ８４、ＮＭ８３とＮＭ８４）がそれぞれ並列に接続されている。
【００１６】
【特許文献１】特開平６−２０８７９０号公報（第２−４頁、第１図）
【特許文献２】特開平５−７１４７号公報（第１−４頁、第２図）
【特許文献３】特開２００２−１３５１０７号公報（第６−９頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、図７を参照して説明した、上記特許文献１に記載の構成は、次のようなの問題点を有している。
【００１８】
第１の問題点は、入力信号のハイレベルからロウレベルへの立ち下がり遷移、又はロウレベルからハイレベルへの立ち上がり遷移の内の一方の遷移に対してのみ、低しきい値のトランジスタに応じた高速動作が行われ、他方の遷移については、高しきい値に応じた速度でしか動作できない、ということである。かかる問題が発生する原因は、どちらか一方の側のトランジスタは、待機時にサブスレッショルドリークを抑えるために、高しきい値のトランジスタを用いなければならないことに起因している。
【００１９】
第２の問題点は、待機時に、データを保持することができない、ということである。この問題が発生する原因は、待機時に、高しきい値側のトランジスタがオフとなるように、入出力を固定しなければならないため、待機時に入るときには、リセットをかけなければならないことに起因する。
【００２０】
また、図８を参照して説明した、上記特許文献２に記載の構成は、次のような問題点を有している。
【００２１】
第１の問題点は、サブスレッショルドリークを抑えることができない、ということである。この問題が発生する原因は、低電圧化で高速動作させるために、低しきい値のトランジスタを用いねばならないが、この回路のように、低しきい値だけを用いた回路では、サブスレッショルドリークを抑えられないことに起因する。
【００２２】
第２の問題点は、短波信号に対しての制御が困難ということである。この問題が発生する原因は、例えばハイレベル出力型の１ショットの短波信号では、ハイレベルからロウレベルが高速な入力と、ロウレベルからハイレベルが高速な入力がともにハイレベルとなっている時間が、特段に短くなるため、この期間に、配線のオン、オフを切り替えるような信号を出力の遅延から作り出すことは、タイミング設定が非常に難しくなることに起因する。
【００２３】
さらに、図９を参照して説明した、上記特許文献３に記載の構成も、次のような問題点を有している。
【００２４】
第１の問題点は、２つの入力ＩＮＦ、ＩＮＲは、待機時に、不定となってはならず、また、反転してはならない、ということである。この問題が発生する原因は、２つの入力ＩＮＦ、ＩＮＲがいずれも出力トランジスタＰＭ８５、ＮＭ８５のゲートに直接接続されているため、どちらかが不定となったり、あるいは反転した場合、出力もまた不定になったり、オン−オン電流（貫通電流）が発生する場合があることに起因する。
【００２５】
したがって、本発明の目的は、動作時には高速動作し、待機時には、サブスレッショルドリークを抑えることができる機能を持った回路を提供することにある。
【００２６】
本発明の他の目的は、２つの入力のうち信号変化の速い方に応じて出力でき、一方の入力が不定になる場合はその入力を遮断する機能を持つ回路を提供することにある。
【課題を解決するための手段】
【００２７】
本願で開示される発明は、上記目的を達成するため概略次のような構成とされる。
【００２８】
本発明の１つのアスペクト（側面）に係る回路は、信号入力端子に入力される入力信号を共通に受け、互いに論理構成が等しい第１及び第２の伝送系を備え、前記第１の伝送系を構成するトランジスタに関して、前記第１の伝送系への入力信号が第１の値となるときに、オフとなるトランジスタは相対的に高しきい値とされ、オンとなるトランジスタは相対的に低しきい値とされ、前記第２の伝送系を構成するトランジスタに関して、前記第２の伝送系への入力信号が第２の値となるときに、オフとなるトランジスタは相対的に高しきい値とされ、オンとなるトランジスタは相対的に低しきい値とされており、前記第１及び第２の伝送系は、制御信号に基づき、動作状態又は待機状態に設定され、前記第１及び第２の伝送系の出力を受け、動作状態のときには、相対的に低しきい値のトランジスタがオン状態となる側の伝送系からの出力を出力端子から出力し、待機状態のときには、出力が不定状態の伝送系からの出力を遮断し、出力が安定している伝送系からの出力信号を、前記出力端子から出力する出力選択部を備えている。
【００２９】
本発明においては、前記第１及び第２の伝送系を構成するトランジスタのうち第１の導電型の前記相対的に低しきい値のトランジスタの共通接続点と第１の電源間に、制御信号を制御電極に入力し、待機状態のときに、オフ状態に設定される相対的に高しきい値の第１のトランジスタを備え、前記第１及び第２の伝送系を構成するトランジスタのうち第２の導電型の前記相対的に低しきい値のトランジスタの共通接続点と第２の電源間に、制御信号を制御電極に入力し、待機状態のときに、オフ状態に設定される相対的に高しきい値の第２のトランジスタを備えている。
【００３０】
本発明の別のアスペクトに係る半導体集積回路おいて、待機状態において、前記第１及び第２の伝送系の高しきい値側のトランジスタがオフするように、各伝送系の入力端をリセットするリセット部を備えている。
【００３１】
本発明において、前記リセット部は、前記信号入力端子と前記第１の伝送系の入力端間に挿入され、前記制御信号が待機状態を示すときオフ状態とされる第１のスイッチと、前記信号入力端子と前記第２の伝送系の入力端間に挿入され、前記制御信号が待機状態を示すときオフ状態とされる第２のスイッチと、前記第１の伝送系の入力端と第１及び第２の電源の一方の間に接続され、前記制御信号が待機状態を示すときオン状態とされる第３のスイッチと、前記第２の伝送系の入力端と第１及び第２の電源の他方の間に接続され、前記制御信号が待機状態を示すときオン状態とされる第４のスイッチとを備えた構成としてもよい。
【００３２】
本発明において、前記出力選択部は、前記第１及び第２の伝送系の出力端に接続され、前記第１及び第２の伝送系の出力値が同一レベルのとき、前記第１及び第２の伝送系の出力値に応じた値を出力し、前記第１及び第２の伝送系の出力値が異なる場合、出力をフローティング状態とする第１の回路と、前記第１の回路の出力を受け、前記第１の回路の出力を記憶保持するフリップフロップと、前記第１の伝送系の出力端と前記出力端子との間、及び、前記第２の伝送系の出力端と前記出力端子との間にそれぞれ接続され、前記フリップフロップの出力を制御電極にそれぞれ受け、一方がオンのとき他方がオフに制御される第１及び第２のトランスファスイッチを備えた構成としてもよい。
【発明の効果】
【００３３】
本発明によれば、２つの信号のレベルの組み合わせ、及び、必要であれば、待機状態を知らせる信号から、目的に応じて、２つの入力と出力との間を開閉して制御する構成としたことにより、入力がハイレベルからロウレベルとなる側が高速な信号と、入力がロウレベルからハイレベルとなるとき高速な信号の二信号を受け、出力と入力との間を入力信号のレベルから選択的に開閉する機能を持たせることで、動作時は高速に信号変化する側を出力し、待機時に、いずれかの信号が不正となる場合にはその信号を遮断することができる。
【００３４】
また本発明によれば、高しきい値のトランジスタと低しきい値のトランジスタを用いて、論理構成が同じで、入力がハイレベルのときオンとなるトランジスタの全てが低しきい値であり、オフとなるトランジスタの全てが高しきい値である伝送系と、入力がロウレベルのときオンとなるトランジスタの全てが低しきい値であり、オフとなるトランジスタの全てが高しきい値である伝送系を用いるとともに、その後段において、出力と各伝送系との間を選択的に開閉する機能を持つ回路を備えた構成としたことにより、常に低しきい値のトランジスタに応じた動作速度をもつ回路を実現することができる。すなわち、本発明においては、入力から出力までの伝送経路の駆動側のトランジスタが、常に、低しきい値のトランジスタとなるように構成可能とされている。
【００３５】
さらに、本発明によれば、２つの伝送系に対して、各低しきい値トランジスタと電源間の間に高しきい値のトランジスタを置き、それを待機時にオフとする構成としたことにより、待機時のサブスレッショルドリークを高しきい値のトランジスタに応じたサブスレッショルドリークに抑えることができる。本発明においては、２つの伝送系の一方は高しきい値のトランジスタがオフし、低しきい値がオフしている側は電源との間に高しきい値のトランジスタを挟み、これを待機時にオフすることで、伝送系と電源間は全て高しきい値のトランジスタでオフされ、サブスレッショルドリークを抑えることができる。
【発明を実施するための最良の形態】
【００３６】
本発明を実施するための最良の形態について以下に説明する。はじめに本発明の原理について説明する。本発明は、一つの入力端子（ＩＮ）に対し、互いに論理構成は等しいが、しきい値等が異なる２つの伝送系を備え、一方は、入力がロウレベルのとき、オフされる側のトランジスタが高しきい値とされ、オンする側のトランジスタが低しきい値とされ、他方は、入力がハイレベルのとき、オフされる側のトランジスタが高しきい値とされ、オンする側のトランジスタが低しきい値とされる。本発明において、待機時（スタンバイ時）に、各伝送系は、高しきい値のトランジスタ（４）を介してオフするように制御される。例えば、低しきい値のトランジスタと各電源の間に、高しきい値のトランジスタ（４）を備え、該トランジスタ（４）は、動作時（アクティブ時）にはオン、待機時にはオフに設定される。動作時には、２つの伝送系の一方（１）は、入力の立ち下がり遷移を高速に伝播出力し、他方（２）は入力の立ち上がり遷移を高速に伝播出力する。本発明において、２つの伝送系（１、２）の出力の後段には、２つの伝送系（１、２）からの遷移速度の異なる２つの信号（ＩＮＬ、ＩＮＨ）を受け、トランジスタ開閉部（６）による出力トランジスタの開閉制御によって、遷移速度が速い側の伝送系からの信号のみを出力端子（ＯＵＴ）から出力し、待機時には、不正な出力をする側の伝送系からの入力を遮断する制御を行う出力選択部（３）を備えている。
【００３７】
本発明では、２つの伝送系のうち、駆動する側のトランジスタが低しきい値となる側の信号を取り込んで、出力端子より出力することで、ハイレベルからロウレベル、ロウレベルからハイレベルの両方の信号変化に対して、低しきい値のトランジスタに応じた動作速度を実現している。また、待機時には、２つの伝送系の一方は、高しきい値のトランジスタがオフしているため、サブスレッショルドリークが抑えられ、低しきい値がオフしている側のトランジスタと、電源間に高しきい値のトランジスタ（４）を挿入し、この高しきい値トランジスタ（４）を待機時にオフすることで、待機時のサブスレッショルドリークを抑えている。
【００３８】
本発明によれば、出力選択部（３）において、動作時は、信号変化の速い入力と出力配線との間のトランジスタがオンされ、信号変化の遅い方の伝送系と出力配線との間はオフされるように制御する。この制御は、出力信号からの遅延ではなく、２つの入力信号から行う。さらに、待機時には、不定となったり、反転したりする可能性のある方の伝送系からの入力と出力端子（ＯＵＴ）との間をオフし、安定している入力と、出力端子（ＯＵＴ）との間のトランジスタをオンになるように制御することで、動作時には、自動的に信号変化の速い方を出力し、待機時にも、安定的な出力が可能となる。以下、実施例に即して詳細に説明する。
【実施例】
【００３９】
図１は、本発明の第１の実施例の構成を示す図である。図１において、１は入力ＩＮがハイレベルからロウレベルになるとき高速に信号変化する伝送系であり、２は入力ＩＮがロウレベルからハイレベルになるときに高速に信号変化する伝送系であり、３は出力選択部である。
【００４０】
この実施例において、伝送系１は、縦続接続された全４段ＣＭＯＳインバータ（１段目：ＰＭ１１とＮＭ１１、２段目：ＰＭ１２とＮＭ１２、３段目：ＰＭ１３とＮＭ１３、４段目：ＰＭ１４とＮＭ１４）を有し、速度要求を十分満たすだけの低いしきい値を持つ低しきい値トランジスタ（ＰＭ１１、ＮＭ１２、ＰＭ１３、ＮＭ１４）と、サブスレッショルドの要求を十分満たすだけの高いしきい値を持つ高しきい値トランジスタ（ＮＭ１１、ＰＭ１２、ＮＭ１３、ＰＭ１４）を備えている。
【００４１】
伝送系２は、縦続接続された全４段ＣＭＯＳインバータ（１段目：ＰＭ２１とＮＭ２１、２段目：ＰＭ２２とＮＭ２２、３段目：ＰＭ２３とＮＭ２３、４段目：ＰＭ２４とＮＭ２４）を有し、速度要求を十分満たすだけの低いしきい値を持つ低しきい値トランジスタ（ＮＭ２１、ＰＭ２２、ＮＭ２３、ＰＭ２４）と、サブスレッショルドの要求を十分満たすだけの高いしきい値を持つ高しきい値トランジスタ（ＰＭ２１、ＮＭ２２、ＰＭ２３、ＮＭ２４）を備えている。
【００４２】
伝送系１の１段目と３段目のＣＭＯＳインバータの低しきい値のＰチャネルＭＯＳトランジスタＰＭ１１、ＰＭ１３のソースと、伝送系２の２段目と４段目のＣＭＯＳインバータの低しきい値のＰチャネルＭＯＳトランジスタＰＭ２２、ＰＭ２４のソースは、共通接続され、その共通接続ノードと、高位側電源ＶＤＤとの間には、ゲートが制御端子ＡＣＴＢ（ＡＣＴの相補信号端子）に接続された高しきい値のＰチャネルＭＯＳトランジスタＰＭ４１が接続されている。
【００４３】
伝送系１の２段目と４段目のＣＭＯＳインバータの低しきい値のＮチャネルＭＯＳトランジスタＮＭ１２、ＮＭ１４のソースと、伝送系２の１段目と３段目のＣＭＯＳインバータの低しきい値のＮチャネルＭＯＳトランジスタＮＭ２１、ＮＭ２３のソースは、共通接続され、その共通接続ノードと、低位側電源ＧＮＤとの間には、ゲートが制御端子ＡＣＴに接続された高しきい値のＮチャネルＭＯＳトランジスタＮＭ４１が接続されている。
【００４４】
伝送系１は、入力ＩＮのハイレベルからロウレベルへの立ち下がり遷移をノードＩＮＬから高速に出力する。伝送系２は、入力ＩＮのロウレベルからハイレベルへの立ち上がり遷移をノードＩＮＨから高速に出力する。
【００４５】
出力選択部３は、開閉制御信号発信部５と、トランジスタ開閉部６を備えている。
【００４６】
開閉制御信号発信部５は、高位側電源ＶＤＤにソースが接続され、ゲートが伝送系１の出力ノードＩＮＬに接続されたＰチャネルＭＯＳトランジスタＰＭ５１と、ソースがＰチャネルＭＯＳトランジスタＰＭ５１のドレインに接続され、ゲートが伝送系２の出力ノードＩＮＨに接続されたＰチャネルＭＯＳトランジスタＰＭ５２と、ドレインがＰチャネルＭＯＳトランジスタＰＭ５２のドレインに接続され、ゲートがＩＮＨに接続されたＮチャネルＭＯＳトランジスタＮＭ５２と、ドレインがＮチャネルＭＯＳトランジスタＮＭ５２のソースに接続されゲートがＩＮＬに接続されソースが低位側電源ＧＮＤに接続されたＮチャネルＭＯＳトランジスタＮＭ５１とを備え、さらに、ＰチャネルＭＯＳトランジスタＰＭ５２とＮチャネルＭＯＳトランジスタＮＭ５２の共通接続されたドレインに入力端が接続されたインバータＩＮＶ１と、インバータＩＮＶ１の出力端に入力端が接続され、出力端がインバータＩＮＶ１の入力端に接続されたインバータＩＮＶ２と、を備えている。２つのインバータＩＮＶ１、ＩＮＶ２はフリップフロップを構成し、インバータＩＮＶ１の出力端は、開閉制御信号発信部５の出力ノードＯＵＴＣを構成している。
【００４７】
トランジスタ開閉部６は、ＩＮＬにドレインが接続され、ＯＵＴＣにゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ６１と、ＩＮＨにソースが接続され、ＯＵＴＣにゲートが接続され、ドレインが、ＮチャネルＭＯＳトランジスタＮＭ６１のドレインと接続されて出力端子ＯＵＴに接続されたＰチャネルＭＯＳトランジスタＰＭ６１を備えている。
【００４８】
伝送系１は、入力ＩＮがハイレベルからロウレベルになるとき、低しきい値のトランジスタ（ＰＭ１１、ＮＭ１２、ＰＭ１３、ＮＭ１４）がオンする構成とされている。伝送系２は、入力ＩＮがロウレベルからハイレベルになるとき、低しきい値のトランジスタ（ＮＭ２１、ＰＭ２２、ＮＭ２３、ＰＭ２４）がオンする構成とされている。このように、遷移の向きにより駆動能力（電流駆動能力）が異なる以外は、伝送系１と伝送系２は、同じ構成とされる。
【００４９】
なお、図１では、単に、簡単のため、伝送系１、２は、それぞれ、縦続接続された４段のＣＭＯＳインバータの例が示されているが、上記のしきい値の条件を満たせば、回路構成は、ＣＭＯＳインバータに限定されず、任意の回路を用いてもよい。
【００５０】
図２（Ａ）は、図１における出力選択部３を部分的に抜き出して示した図である。伝送系１の出力ノードである入力ＩＮＬは、ハイレベルからロウレベルになる信号変化が高速となる入力であり、伝送系２の出力ノードである入力ＩＮＨはロウレベルからハイレベルになる信号変化が高速となる入力である。開閉制御信号発信部５は、入力ＩＮＬにゲートが接続されたＰチャネルＭＯＳトランジスタＰＭ５１、入力ＩＮＨにゲートが接続されたＰチャネルＭＯＳトランジスタＰＭ５２と、入力ＩＮＬにゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ５１と、入力ＩＮＨにゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ５２の４素子が、電源ＶＤＤとＧＮＤ間に直列形態に接続されており、ＰチャネルＭＯＳトランジスタＰＭ５２とＮチャネルＭＯＳトランジスタＮＭ５２のドレイン同士が接続され、インバータＩＮＶ１の入力端に接続され、インバータＩＮＶ１の出力端（ＯＵＴＣ）は、トランジスタ開閉部６に接続されている。
【００５１】
ＩＮＬ及びＩＮＨが等しいレベルのときは、ＯＵＴＣに、そのレベルを出力し、異なるときは、フローティング状態となり、直前のレベルを短期的に保持する。
【００５２】
すなわち、ＩＮＬ、ＩＮＨがともにロウレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ５１、ＰＭ５２はオンし、ＮチャネルＭＯＳトランジスタＮＭ５１、ＮＭ５２はオフし、出力ノードＭ１はハイレベルとされ、ＯＵＴＣはロウレベルとされる。
【００５３】
一方、ＩＮＬ、ＩＮＨがともにハイレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ５１、ＰＭ５２はオフし、ＮチャネルＭＯＳトランジスタＮＭ５１、ＮＭ５２はオンし、出力ノードＭ１はロウレベルとされ、ＯＵＴＣはハイレベルとされる。
【００５４】
ＩＮＬがロウレベル、ＩＮＨがハイレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ５１はオン、ＰＭ５２はオフし、ＮチャネルＭＯＳトランジスタＮＭ５２はオン、ＮＭ５１はオフし、出力ノードＭ１はフローティング状態となる。このとき、直前のＯＵＴＣがハイレベルであった場合、インバータＩＮＶ２の出力はロウレベルとされ、フローティング状態のノードＭ１は、インバータＩＮＶ２により、ロウレベル側に設定され、インバータＩＮＶ１による反転信号を出力するノードＯＵＴＣは、ハイレベルを保持する。一方、直前のＯＵＴＣがロウレベルであった場合、インバータＩＮＶ２の出力は、ハイレベルとされ、フローティング状態のノードＭ１はハイレベル側にプルアップされ、これにより、出力ノードＯＵＴＣはロウレベルを保持する。
【００５５】
ＩＮＬがハイレベル、ＩＮＨがロウレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ５１はオフ、ＰＭ５２はオンし、ＮチャネルＭＯＳトランジスタＮＭ５２はオフ、ＮＭ５１はオンし、出力ノードＭ１は、フローティング状態となる。このとき、直前のＯＵＴＣがハイレベルであった場合、インバータＩＮＶ２の出力はロウレベルとされ、フローティング状態のノードＭ１はロウレベル側に設定され、インバータＩＮＶ１による反転信号を出力するノードＯＵＴＣはハイレベルを保持する。直前のＯＵＴＣがロウレベルであった場合、インバータＩＮＶ２の出力は、ハイレベルとされ、フローティング状態のノードＭ１はハイレベル側にプルアップされ、出力ノードＯＵＴＣは、ロウレベルを保持する。
【００５６】
本実施例においては、信号ＯＵＴＣを、必要に応じて、ドライブ、ラッチ等を行いながら、トランジスタ開閉部６のトランジスタＰＭ６１、ＮＭ６１の制御に用いている。
【００５７】
トランジスタ開閉部６においては、開閉制御信号発信部５からの出力信号ＯＵＴＣがハイレベルのときＮチャネルＭＯＳトランジスタＮＭ６１がオン、ＰチャネルＭＯＳトランジスタＰＭ６１はオフし、入力ＩＮＬと出力端子ＯＵＴとを導通させる。また、トランジスタ開閉部６において、開閉制御信号発信部５からの出力信号ＯＵＴＣがロウレベルのとき、ＮチャネルＭＯＳトランジスタＮＭ６１がオフ、ＰチャネルＭＯＳトランジスタＰＭ６１はオンし、入力ＩＮＨと出力端子ＯＵＴとを導通させる。
【００５８】
さらに、図２（Ｂ）に示すように、ＩＮＬと出力端子ＯＵＴの間のＮチャネルＭＯＳトランジスタＮＭ６１に並列に、Ｐチャネル型トランジスタＰＭ６２を備え、ＩＮＨと出力端子ＯＵＴの間のＰチャネル型トランジスタＰＭ６１と並列にＮチャネルＭＯＳトランジスタＮＭ６２を備え、これら２つのトランジスタＰＭ６２、ＮＭ６２のゲートに、信号ＯＵＴＣを反転した信号を入力する構成としてもよい。図２（Ｂ）に示す構成においては、ＩＮＬ、ＩＮＨとＯＵＴ間に、それぞれＣＭＯＳトランスファゲートを備えることで、高位側電源ＶＤＤと低位側電源ＧＮＤ間のフルレンジ出力を可能としている。
【００５９】
図３は、図１に示した本実施例の動作の一例を示すタイミング図である。図３には、図１におけるＡＣＴ、ＡＣＴＢ、ＩＮ、ＩＮＬ、ＩＮＨ、ＯＵＴＣ、ＯＵＴの信号波形が示されている。図１及び図３を参照して、本実施例の動作について説明する。動作時において、信号ＡＣＴはハイレベル、ＡＣＴＢはロウレベル、待機時には、信号ＡＣＴはロウレベル、信号ＡＣＴＢはハイレベルとされる。
【００６０】
まず、図３の期間（ａ）について説明する。入力ＩＮのロウレベルからハイレベルへの立ち上がり遷移時、伝送系２の出力のノードＩＮＨは、伝送系１の出力ノードＩＮＬに比べて、高速に、立ち上がり遷移する。すなわち、入力ＩＮのロウレベルからハイレベルへの遷移に応答して、ＩＮＨの方が先にハイレベルに立ち上がり、ＩＮＬの立ち上がりエッジは、ＩＮＨの立ち上がりエッジよりも遅れる。なお、図３には、入力ＩＮとＩＮＬ、ＩＮＨが同相であるような場合の例が示されている。
【００６１】
初期状態で、ＩＮがロウレベルであるとき、ＩＮＬ、ＩＮＨはロウレベルとなり、開閉制御信号発信部５からの制御信号ＯＵＴＣは、初期状態では、ロウレベルとなる。トランジスタ開閉部６では、信号ＯＵＴＣがロウレベルのとき、ＰチャネルＭＯＳトランジスタＰＭ６１がオンし、ＩＮＨの信号を出力端子ＯＵＴから出力し、信号ＯＵＴＣがハイレベルのときは、ＮチャネルＭＯＳトランジスタＮＭ６１がオンし、ＩＮＨの信号を出力端子ＯＵＴから出力する。初期状態では、信号ＯＵＴＣがロウレベルであることから、ＩＮＨの信号波形が出力端子ＯＵＴから出力されることになる。
【００６２】
ＩＮＨがロウレベルからハイレベルになっても、ＩＮＬとＩＮＨの値が異なるため、信号ＯＵＴＣは、直前のレベルを保持し、信号ＯＵＴＣはロウレベルのままである。
【００６３】
ＩＮＬがＩＮＨから遅れてロウレベルからハイレベルになると、ＩＮＬとＩＮＨはともにハイレベルとなり、信号ＯＵＴＣはハイレベルとなる。従って、ＩＮがロウレベルの初期状態から、ＩＮＬがハイレベルとなるまでの図３の期間（ａ）では、信号ＯＵＴＣは、ロウレベルとなり、ＩＮＨの信号が出力端子ＯＵＴから出力される。
【００６４】
出力端子ＯＵＴは、図３の期間（ａ）では、ＩＮＨに応じて、信号変化することになり、ＩＮＨがロウレベルからハイレベルになったとき、出力端子ＯＵＴはロウレベルからハイレベルとなる。
【００６５】
遅れてＩＮＬがロウレベルからハイレベルになると、出力端子ＯＵＴは、ＩＮＬのレベルを出力することになるが、このとき、ＩＮＬのレベルは、既にハイレベルになっているため、出力端子ＯＵＴは、ハイレベルを出力したままである。
【００６６】
逆に、入力ＩＮがハイレベルからロウレベルに変化するときは、ＩＮＬは、ＩＮＨよりも、高速にハイレベルからロウレベルに遷移する。すなわち、ＩＮＬの立ち下がりの遷移タイミングは、ＩＮＨのの立ち下がりの遷移タイミングよりも進んでいる。
【００６７】
ＩＮＨとＩＮＬがともにハイレベルとなってから、ＩＮＨがハイレベルからロウレベルに変化するまでの期間（ｂ）では、出力端子ＯＵＴＣはハイレベルを出力する。
【００６８】
期間（ｂ）では、出力端子ＯＵＴは、ＩＮＬの信号を出力するため、ＩＮＬがハイレベルからロウレベルになったとき、出力端子ＯＵＴもハイレベルからロウレベルになる。
【００６９】
ＩＮＨがロウレベルとなり、これを受けて信号ＯＵＴＣがロウレベルとなると、出力端子ＯＵＴは、ＩＮＨの信号を出力することになるが、ＩＮＨは、既にロウレベルとなっているので、出力端子ＯＵＴは、ロウレベルのままである。
【００７０】
したがって、図１に示した回路は、動作時には、常に、高速に信号変化する側の伝送系の速度に応じて出力することになる。
【００７１】
次に、図１及び図３を参照して、本実施例における待機時の動作について説明する。
【００７２】
待機モードに入るとき、信号ＡＣＴはロウレベルとされ、その相補信号ＡＣＴＢはハイレベルに設定される。これにより、トランジスタＰＭ４１とＮＭ４１はともにオフし、伝送系１、２の低しきい値のＰチャネルＭＯＳトランジスタ（ＰＭ１１、ＰＭ１３、ＰＭ２２、ＰＭ２４）と電源ＶＤＤ間がオフ状態となり、伝送系１、２の低しきい値のＮチャネルＭＯＳトランジスタ（ＮＭ１２、ＮＭ１４、ＮＭ２１、ＮＭ２３）と電源ＧＮＤ間がオフ状態となる。このとき、オフ側のトランジスタと電源ＶＤＤ、ＧＮＤの間は、全て、高しきい値トランジスタＰＭ４１、ＮＭ４１によってオフすることになり、サブスレッショルドリークを、高しきい値のトランジスタに応じた量に抑制することができる。
【００７３】
この場合、伝送系１、２のいずれか一方は、オンとなるトランジスタと電源ＶＤＤ、ＧＮＤの間がオフしてしまい、その伝送系からの出力は不定となる。
【００７４】
しかし、本実施例においては、出力選択部６において、不定となる側の出力と出力端子ＯＵＴ間をオフするので、最終段では、安定したレベルを出力する。図３の波形図を例に説明すると、期間（ｃ）において、ＩＮはロウレベルとされ、ＡＣＴがロウレベル、ＡＣＴＢがハイレベルになることで、低しきい値トランジスタＰＭ１１、ＮＭ１２、ＰＭ１３、ＮＭ１４がオンしている伝送系１からの出力ＩＮＬが不定になる。期間（ｃ）において、ＩＮはロウレベルとされ、ＰチャネルＭＯＳトランジスタＰＭ１１のソースは電源ＶＤＤと非導通とされ、ＮチャネルＭＯＳトランジスタＮＭ１４のソースもＧＮＤと非導通とされ、ＩＮＬは不定とされる。一方、伝送系２のＰチャネルＭＯＳトランジスタＰＭ２１はオンしそのドレインは電源電位ＶＤＤとなり、２段目のソースが接地されたＮチャネルＭＯＳトランジスタＮＭ２２がオンしそのドレイン電位はグランド電位となり、３段目のＰチャネルＭＯＳトランジスタＰＭ２３がオンしそのドレイン電位は電源電位ＶＤＤとなり、ソースが接地されたＮチャネルＭＯＳトランジスタＮＭ２４がオンし、ＩＮＨはロウレベルとされ、確定した論理レベルが出力される。
【００７５】
そして、ＩＮＬが不定になる前は、ＩＮＬ、ＩＮＨがともにロウレベルであり、開閉制御信号部５の出力ＯＵＴＣは、ロウレベルとなる。
【００７６】
開閉制御信号部５は、ＩＮＬ、ＩＮＨのいずれか一方が不定になっても（図１ではＩＮＬ）、他方（図１ではＩＮＨ）が安定していれば、フローティング状態になっても、待機時に入る前の逆の論理レベルを出力することはない。
【００７７】
従って、信号ＯＵＴＣをラッチ等（図１ではフリップフロップ）により固定し、図１に示す例では、ロウレベルのＯＵＴＣをトランジスタ開閉部６のトランジスタＮＭ６１、ＰＭ６１のゲート端子に入力することで、待機時には、トランジスタ開閉部６は、常に、ＩＮＨを出力端子ＯＵＴから出力する。これにより、ＩＮＬが不定になっても問題ない。よって、待機時に、トランジスタ開閉部６は、不正な出力をすることなく、サブスレッショルドリークを抑制することができる。
【００７８】
次に、本発明の他の実施例について図面を参照して詳細に説明する。図４は、本発明の第２の実施例の全体構成を示す図である。図１に示した前記第１の実施例においては、待機時に、低しきい値のトランジスタ（ＰＭ１１、ＰＭ１３、ＰＭ２２、ＰＭ２４）と電源ＶＤＤの間を高しきい値のトランジスタＰＭ４１でオフし、低しきい値のトランジスタ（ＮＭ１２、ＮＭ１４、ＮＭ２１、ＮＭ２３）と電源ＧＮＤの間を高しきい値のトランジスタＮＭ４１でオフすることで、サブスレショールドリークを抑える構成としているのに対して、本実施例では、各伝送系の入力部分のレベルを待機時に、各伝送系について、高しきい値の側のトランジスタがオフとなるような値に設定することで、サブスレッショルドリークを抑制する。
【００７９】
このとき、伝送系の一方のレベルは、反転するので、レベルが反転する側の伝送系からの入力を遮断し、反転しない方の伝送系からの入力を出力する。
【００８０】
したがって、前記第１の実施例において設けられていた、カットオフトランジスタＰＭ４１、ＮＭ４１の代わりに、本実施例では、リセット部７を備えている。
【００８１】
図４において、２つの伝送系１、２は、低しきい値と高しきい値のトランジスの導電型を奇数段、偶数段で切り替えたＣＭＯＳインバータを４段縦続形態に接続して構成されている。ただし、本実施例では、前記第１の実施例のように、低しきい値のＰチャネルＭＯＳトランジスタ（ＰＭ１１、ＰＭ１３、ＰＭ２２、ＰＭ２４）の共通接続されたソースと電源ＶＤＤ間、低しきい値のＮチャネルＭＯＳトランジスタ（ＮＭ１２、ＮＭ１４、ＮＭ２１、ＮＭ２３）の共通接続されたソースとＧＮＤ間にカットオフトランジスタＰＭ４１、ＮＭ４１は設けられていず、低しきい値のトランジスタはそれぞれ対応する電源ＶＤＤ、ＧＮＤに直接接続されている。
【００８２】
リセット部７は、入力ＩＮと、伝送系１の入力ＩＮ１との間に接続されＡＣＴがハイレベルでオンするＣＭＯＳトランスファゲートＴＧ１と、入力ＩＮと、伝送系２の入力ＩＮ２との間に接続されＡＣＴがハイレベルでオンするＣＭＯＳトランスファゲートＴＧ２とを備え、入力ＩＮ１と低位側電源ＧＮＤ間にはＡＣＴＢにゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ７１を備え、入力ＩＮ２と高位側電源ＶＤＤ間にはＡＣＴにゲートが接続されたＰチャネルＭＯＳトランジスタＰＭ７１を備えている。ＡＣＴがロウレベルで、ＩＮ２は高位側電源電位ＶＤＤ、ＩＮ１は低位側電源電位ＧＮＤと同電位となる。ＮチャネルＭＯＳトランジスタＮＭ７１、ＰチャネルＭＯＳトランジスタＰＭ７１は、ＣＭＯＳトランスファーゲートＴＧ１、ＴＧ２がオフのときの、ＩＮ１、ＩＮ２のレベルをそれぞれ、ロウレベル、ハイレベルに固定する。
【００８３】
なお、リセット部７は、上記構成に限定されるものでなく、リセットができる回路構成であれば任意の構成とされ、例えば、ＮＡＮＤやＮＯＲ等の論理ゲートを用いてＩＮ１、ＩＮ２をリセットする構成としても良い。
【００８４】
出力選択部３は、待機時に、不定となる伝送系からの入力が、前記第１の実施例に対し、逆側となるため、待機時に、トランジスタ開閉部６のトランジスタの開閉を入れ替える必要がある。このため、開閉制御信号を、待機時に反転させる回路を備えている。
【００８５】
開閉制御信号発信部５は、高位側電源ＶＤＤにソースが接続されゲートが端子ＡＣＴＢに接続されたＰチャネルＭＯＳトランジスタＰＭ５０と、ソースがＰチャネルＭＯＳトランジスタＰＭ５０のドレインに接続され、ゲートがＩＮＬ（伝送系１の出力ノード）に接続されたＰチャネルＭＯＳトランジスタＰＭ５１と、ソースがＰチャネルＭＯＳトランジスタＰＭ５１のドレインに接続されゲートがＩＮＨ（伝送系２の出力ノード）に接続されたＰチャネルＭＯＳトランジスタＰＭ５２と、ドレインがＰチャネルＭＯＳトランジスタＰＭ５２のドレインに接続されゲートがＩＮＨに接続されたＮチャネルＭＯＳトランジスタＮＭ５２と、ドレインがＮチャネルＭＯＳトランジスタＮＭ５２のソースに接続されゲートがＩＮＬに接続されたＮチャネルＭＯＳトランジスタＮＭ５１と、ドレインがＮチャネルＭＯＳトランジスタＮＭ５１のソースに接続されゲートがＡＣＴに接続されたＮチャネルＭＯＳトランジスタＮＭ５０と、を備えている。
【００８６】
開閉制御信号発信部５は、さらに、高位側電源ＶＤＤにソースが接続されゲートが端子ＡＣＴに接続されたＰチャネルＭＯＳトランジスタＰＭ５６と、ソースがＰチャネルＭＯＳトランジスタＰＭ５６のドレインに接続され、ゲートがＩＮＬに接続されたＰチャネルＭＯＳトランジスタＰＭ５３と、ドレインがＰチャネルＭＯＳトランジスタＰＭ５３のドレインに接続されゲートがＩＮＨに接続されたＮチャネルＭＯＳトランジスタＮＭ５３と、ソースがＰチャネルＭＯＳトランジスタＰＭ５６のドレインに接続されゲートがトランジスタＰＭ５３、ＮＭ５３の共通ドレインに接続されたＰチャネルＭＯＳトランジスタＰＭ５４と、ドレインがＰチャネルＭＯＳトランジスタＰＭ５４のドレインに接続されゲートがトランジスタＰＭ５３、ＮＭ５３の共通ドレインに接続されたＮチャネルＭＯＳトランジスタＮＭ５４と、ソースがＰチャネルＭＯＳトランジスタＰＭ５６のドレインに接続されゲートがトランジスタＰＭ５４とＮＭ５４、ＰＭ５２、ＮＭ５２の共通ドレインに接続されたＰチャネルＭＯＳトランジスタＰＭ５５と、ドレインがＰチャネルＭＯＳトランジスタＰＭ５５のドレインに接続されゲートがトランジスタＰＭ５４とＮＭ５４、ＰＭ５２、ＮＭ５２の共通ドレインに接続されたＮチャネルＭＯＳトランジスタＮＭ５５と、ドレインがＮチャネルＭＯＳトランジスタＮＭ５３、ＮＭ５４、ＮＭ５５の共通ソースに接続され、ゲートが端子ＡＣＴＢに接続され、ソースが低位側電源ＧＮＤに接続されたＮチャネルＭＯＳトランジスタＮＭ５６を備え、トランジスタＰＭ５４とＮＭ５４、ＰＭ５２とＮＭ５２の共通ドレインを入力とするインバータＩＮＶ１を備えている。トランジスタＰＭ５３とＮＭ５３、ＰＭ５４とＮＭ５４、ＰＭ５５とＮＭ５５は、インバータを構成し、ＰＭ５４とＮＭ５４、及びＰＭ５５とＮＭ５５は、入力端と出力端が接続されフリップフロップを構成している。
【００８７】
動作時に、信号ＡＣＴはハイレベル、ＡＣＴＢはロウレベルとされ、ＰチャネルＭＯＳトランジスタＰＭ５０とＮチャネルＭＯＳトランジスタＮＭ５０はともにオンし、ＰチャネルＭＯＳトランジスタＰＭ５６とＮチャネルＭＯＳトランジスタＮＭ５６はオフする。
【００８８】
ＩＮＬ、ＩＮＨがともにロウレベルのとき、トランジスタＰＭ５２とＮＭ５２の共通ドレインノードからハイレベルが出力され、インバータＩＮＶ１の出力信号ＯＵＴＣはロウレベルとされる。このとき、ＰチャネルＭＯＳトランジスタＰＭ６１がオンし、ＩＮＨの信号が出力端子ＯＵＴから出力される。
【００８９】
ＩＮＬ、ＩＮＨがともにハイレベルのとき、トランジスタＰＭ５２とＮＭ５２の共通ドレインノードからロウレベルが出力され、インバータＩＮＶ１の出力信号ＯＵＴＣはハイレベルとされる。このとき、ＮチャネルＭＯＳトランジスタＮＭ６１がオンし、ＩＮＬの信号が出力端子ＯＵＴから出力される。
【００９０】
また、ＩＮＬ、ＩＮＨが異なるレベルのとき、トランジスタＰＭ５２とＮＭ５２の共通ドレインノードはフローティング状態とされる。このとき、トランジスタＰＭ５２とＮＭ５２の共通ドレインノードが入力端に接続されたインバータＩＮＶ１の出力ＯＵＴＣはしばらく直前の値を保つ。
【００９１】
一方、待機状態のときは、ＡＣＴがロウレベル、ＡＣＴＢがハイレベルとされ、リセット回路７により伝送系１の入力ＩＮ１はロウレベル、伝送系２の入力ＩＮ２はハイレベルにリセットされる。よって、ＩＮ１、ＩＮ２からＩＮＬ、ＩＮＨにロウレベル、ハイレベルとされる。
【００９２】
また、待機状態のときは、ＰチャネルＭＯＳトランジスタＰＭ５０とＮチャネルＭＯＳトランジスタＮＭ５０はともにオフし、トランジスタＰＭ５２とＮＭ５２の共通ドレインノードは、フローティング状態となる。一方、ＰチャネルＭＯＳトランジスタＰＭ５６とＮチャネルＭＯＳトランジスタＮＭ５６はともにオンする。
【００９３】
そして、ＡＣＴがロウレベル、ＡＣＴＢがハイレベルの待機時において、ＩＮＬ、ＩＮＨがともにロウレベルのときには、ＰチャネルＭＯＳトランジスタＰＭ５３がオン、ＮチャネルＭＯＳトランジスタＮＭ５３がオフして、トランジスタＰＭ５４とＮＭ５４の共通ドレインはロウレベルとされる。このとき、インバータＩＮＶ１の出力信号ＯＵＴＣはハイレベルとされ、ＮチャネルＭＯＳトランジスタＮＭ６１がオンし、ＩＮＬの信号が出力される。
【００９４】
そして、ＩＮ１、ＩＮ２のリセットの結果、ＩＮＬ、ＩＮＨがロウレベル、ハイレベルとなると、ＰチャネルＭＯＳトランジスタＰＭ５３と、ＮチャネルＭＯＳトランジスタＮＭ５３がともにオンする。このとき、インバータ（ＰＭ５５、ＮＭ５５）の直前の入力はロウレベルとされ、ＰチャネルＭＯＳトランジスタＰＭ５４がオンしており、オン状態のＰチャネルＭＯＳトランジスタＰＭ５３、ＰＭ５４と、オン状態のＮチャネルＭＯＳトランジスタＮＭ５３のオン抵抗による分圧電圧が、インバータ（ＰＭ５４、ＮＭ５４）のしきい値電圧を超えるレベルとされ、インバータ（ＰＭ５４、ＮＭ５４）はロウレベルを出力し、インバータＩＮＶ１の入力端はロウレベルに保持され、インバータＩＮＶ１の出力信号ＯＵＴＣはハイレベルに保持される。したがって、ＮチャネルＭＯＳトランジスタＮＭ６１がそのままオン状態とされ、ＩＮＬの信号が出力端子ＯＵＴより出力される。
【００９５】
また、ＡＣＴがロウレベル、ＡＣＴＢがハイレベルの待機時において、ＩＮＬ、ＩＮＨがともにハイレベルのときには、ＰチャネルＭＯＳトランジスタＰＭ５３がオフし、ＮチャネルＭＯＳトランジスタＮＭ５３がオンして、トランジスタＰＭ５４とＮＭ５４の共通ドレインはハイレベルとされる。このとき、インバータＩＮＶ１の出力信号ＯＵＴＣはロウレベルとされる。このため、ＯＵＴＣをゲートに入力するＰチャネルＭＯＳトランジスタＮＭ６１がオンし、ＩＮＨの信号が出力端子ＯＵＴより出力される。そして、ＩＮ１、ＩＮ２のリセットの結果、ＩＮＬ、ＩＮＨがロウレベル、ハイレベルとなると、ＰチャネルＭＯＳトランジスタＰＭ５３とＮチャネルＭＯＳトランジスタＮＭ５３がともにオンするが、このとき、インバータ（ＰＭ５５、ＮＭ５５）の直前の入力はハイレベルとされ、ＮチャネルＭＯＳトランジスタＮＭ５４がオンしており、オン状態のＰチャネルＭＯＳトランジスタＰＭ５３と、オン状態のＮチャネルＭＯＳトランジスタＮＭ５３、ＮＭ５５のオン抵抗による分圧電圧が、インバータ（ＰＭ５４、ＮＭ５４）のしきい値電圧より低いレベルとされ、インバータ（ＰＭ５４、ＮＭ５４）はハイレベルを出力し、インバータＩＮＶ１の入力端はハイレベルに保持され、インバータＩＮＶ１の出力信号ＯＵＴＣはロウレベルに保持される。これにより、インバータＩＮＶ１の出力信号ＯＵＴＣはロウレベルを保持し、ＰチャネルＭＯＳトランジスタＰＭ６１がそのままオン状態とされ、ＩＮＨの信号が出力端子ＯＵＴより出力される。
【００９６】
図５は、図４に示した第２の実施例の動作の一例を示すタイミング図である。図４及び図５を参照して、本発明の第２の実施例の動作を説明する。信号ＡＣＴがハイレベルの動作時（アクティブ時）は（図５の期間（ａ）と期間（ｂ））、図３を参照して説明した前記第１の実施例（図３の期間（ａ）と期間（ｂ））と同様であるため、以下では、待機時の動作について説明する。
【００９７】
図５に期間（ｃ）として示すように、ＩＮＬ、ＩＮＨがともにロウレベルのとき、待機（スタンバイ）状態に入るものとする。待機状態に入るときに、ＡＣＴ信号がロウレベル、ＡＣＴＢ信号がハイレベルになることで、開閉制御信号発信部５からの出力ＯＵＴＣが反転し、インバータＩＮＶ１の出力信号ＯＵＴＣはロウレベルからハイレベルとなる。
【００９８】
これにより、トランジスタ開閉部６において、ＮチャネルＭＯＳトランジスタＮＭ６１がオンし、ＩＮＬと出力端子ＯＵＴが導通し、ＰチャネルＭＯＳトランジスタＰＭ６１がオフし、ＩＮＨと出力端子ＯＵＴが非導通となる。すなわち、ＩＮＬの信号が出力端子ＯＵＴから出力される。
【００９９】
さらに、ＡＣＴ信号がロウレベル、ＡＣＴＢ信号がハイレベルとなると、リセット部７において、トランジスタＮＭ７１とトランジスタＰＭ７１がオンし、伝送系１は、ＩＮＬがロウレベル、伝送系２はＩＮＨがハイレベルになるようにリセットされ、全ての経路において、高しきい値側のトランジスタがオフすることになり、サブスレッショルドリークは、抑制される。
【０１００】
リセットにより、ＩＮＬのレベルはロウレベルのままであるが、ＩＮＨのレベルはハイレベルに反転してしまう。しかし、本実施例においては、出力選択部３では、ＩＮＬを出力しているため、出力端子ＯＵＴのレベルはロウレベルに保持されたままである。
【０１０１】
動作時において、ＩＮＬ、ＩＮＨがともにハイレベルの状態で、待機状態に入るとき、リセット回路７が作動して、ＩＮＬがロウレベルとなって値を反転するが、この場合も、出力選択部３は、ＩＮＨの信号が出力端子ＯＵＴから出力されるように制御する。
【０１０２】
図６は、本発明の実施例の一つの構成を示す図である。一つの入力ＩＮに対し、２つの伝送系１、２を持つ。２つの伝送系１、２は、論理構成が等しく、この例の場合は、インバータ（ＰＭ１１、ＮＭ１１）、（ＰＭ２１、ＮＭ２１）、ＮＡＮＤ（ＰＭ１２、ＰＭ１３、ＮＭ１２、ＮＭ１３）、（ＰＭ２２、ＰＭ２３、ＮＭ２２、ＮＭ２３）、インバータ（ＰＭ１４、ＮＭ１４）、（ＰＭ２４、ＮＭ２４）、インバータ（ＰＭ１５、ＮＭ１５）、（ＰＭ２５、ＮＭ２５）の構成になっている。
【０１０３】
２つの伝送系１、２の中のトランジスタの能力が異なっており、伝送系１は、ＩＮから順番にＶＤＤ側、ＧＮＤ側、ＶＤＤ側、ＧＮＤ側のトランジスタが低しきい値のトランジスタになっており、逆側のトランジスタは、高しきい値のトランジスタになっている。低しきい値は、速度の要求を満たすのに充分なレベルのしきい値をいい、高しきい値は、オフ時にサブスレッショルドリークが無視できる程度のしきい値をいう。
【０１０４】
伝送系２は、ＩＮから順番にＧＮＤ側、ＶＤＤ側、ＧＮＤ側、ＶＤＤ側のトランジスタが低しきい値のトランジスタになっており、その逆側のトランジスタは、高しきい値になっている。
【０１０５】
そして、低しきい値のトランジスタのソース側は、電源ＶＤＤ、ＧＮＤに直接接続せず、仮想的な電源配線に接続され、その仮想電源配線と電源の間に、ゲートがそれぞれＡＣＴＢ、ＡＣＴに接続された高しきい値のカットオフ用のトランジスタＰＭ４１、ＮＭ４１を備え、トランジスタＰＭ４１、ＮＭ４１は、待機時（ＡＣＴがロウレベルの時）に、オフする。２つの伝送系１、２から出た出力は、後段の出力選択回路３に入力される。
【０１０６】
出力選択回路３は、２つの入力と一つの出力を持ち、入力と出力の間に、トランスファーゲートが挟まれている。このトランスファーゲートの開閉を制御する信号は、制御信号発信部５から出力されている。出力選択回路３は、図２（Ｂ）に示した構成とされる。
【０１０７】
制御信号発生部５では、ＰチャネルＭＯＳトランジスタＰＭ５１、ＰＭ５２、ＮチャネルＭＯＳトランジスタＮＭ５２、ＮＭ５１が、電源ＶＤＤ、グランドＧＮＤ間に直列に接続されたインバータ構造を持ち、２つの入力のそれぞれが異なるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのゲートに接続されている。ここからの出力は、フリップフロップ（ＩＮＶ１、ＩＮＶ２）でラッチされ、制御用の信号として発信される。２つの入力ＩＮＬ、ＩＮＨがともにハイレベルのときは、伝送系１に接続されたトランスファーゲート（ＮＭ６１、ＰＭ６２）がオンし、伝送系２に接続されたトランスファーゲート（ＰＭ６１、ＮＭ６２）がオフし、２つの入力ＩＮＬ、ＩＮＨがロウレベルのときは、伝送系２に接続されたトランスファーゲート（ＰＭ６１、ＮＭ６２）がオンし、伝送系１に接続されたトランスファーゲート（ＮＭ６１、ＰＭ６２）がオフする。
【０１０８】
本実施例では、トランジスタ開閉部６をトランスファーゲート型を用い、トランジスタＮＭ６１とＰＭ６１のゲートには、インバータＩＮＶ１の出力が接続され、トランジスタＰＭ６２とＮＭ６２のゲートには、インバータＩＮＶ２の出力に接続されている。待機時における出力が、トランジスタのしきい値に応じて下がる又は上がることを防いでいる。すなわち、トランジスタ開閉部をＰ型とＮ型を組合わせたトランスファーゲート型にすることによって、待機時の出力を、ＶＤＤから沈むことや、ＧＮＤから浮くことを抑える効果がある。トランスファゲートは、図１、図４に示した、第１、第２の実施例に適用してもよい。
【０１０９】
図６で示した本実施例の動作を説明する。ＮＡＮＤに対する入力ＩＮ２がハイレベル固定の場合を考える。動作時はＡＣＴをハイレベル、ＡＣＴＢをロウレベルにする。この時、仮想電源配線と電源がオンされ、仮想電源配線は電源配線と同等とみなせる。
【０１１０】
ＩＮがロウレベルからハイレベルになったとき、伝送系１は高しきい値側のトランジスタが駆動するので信号変化は遅く、伝送系２は低しきい値側が駆動するので、信号変化は速くなる。
【０１１１】
そのため、信号変化の速度が異なる２つの出力が後段の出力選択部に印加されることになる。
【０１１２】
制御信号発信部５からの出力は、伝送系１と２からの２つの入力が等しいときのみ信号変化をし、異なるときは、前の状態を保持する。ＩＮがロウレベルからハイレベルに変化するとき、２つの伝送系からの入力は、まず伝送系２からの信号が変化し、その後伝送系１からの信号が変化する。
【０１１３】
両信号が変化するまで、制御信号発信部は、決められたレベルの信号を発信し続けるので、この保持された信号を用いて、伝送系１側のトランスファーゲートをオフし、伝送系２側のトランスファーゲートをオンする。これにより、信号変化の速い伝送系２側の信号のみを出力することができる。
【０１１４】
入力ＩＮをロウレベルからハイレベルにするときは、逆に伝送系１側の信号変化が速くなるが、出力選択部において、伝送系２からの入力を遮断し、伝送系１からの入力を出力する。
【０１１５】
このため、本実施例においても、常に高速に信号変化する側の入力のみ出力することになり、低しきい値のトランジスタに応じた速度で出力することができる。
【０１１６】
入力ＩＮがロウレベル固定で、ＮＡＮＤへの入力ＩＮ２が信号変化する場合も、同様に、高速変化する伝送系側からの信号を出力することができる。
【０１１７】
各伝送系の低しきい値側のトランジスタの駆動能力を上げることにより、さらなる高速動作を行うことが可能になる。
【０１１８】
例えば、低しきい値側のトランジスタのゲート幅を高しきい値のものより大きくとることで、増加した駆動能力に応じて信号変化を速くすることができる。
【０１１９】
ただし、第１の信号の遅い側の信号変化に対し、次の第２の信号の信号変化が追いついてしまうと、信号の情報が破壊されるので、注意が必要である。上記のようなことが起こらない範囲内で低しきい値側の駆動能力を上げるようにするとよい。
【０１２０】
次に、待機時の動作を説明する。待機時に入るとき、ＡＣＴをロウレベル、ＡＣＴＢをハイレベルにすることで、カットオフトランジスタＰＭ４１、ＮＭ４１をオフとし、仮想電源配線を電源から切り離す。これにより、回路のどの部分において、高しきい値のトランジスタでオフすることになり、サブスレッショルドリークは高しきい値に応じた量に抑制することができる。ただし、この場合、低しきい値側からの電流供給は止まることになる。
【０１２１】
低しきい値側がオフになっている側の伝送系は、低しきい値側からの電流供給が止まっても、当然出力は保持される。しかし、低しきい値側がオンしている側の伝送系については、オン側からの電流供給が無くなり、出力は、フロート状態になる。
【０１２２】
最終出力ＯＵＴを保持するためには、フロートとなる側の伝送系は、待機時に入る前の伝送系からの出力レベルで一意的に決まることを利用し、この出力レベルを判定要素として、フロートになる側のトランスファーゲートをオフし、データが保持する側のトランスファゲートをオンすればよい。この実施例では、トランジスタ開閉部が、Ｐ型とＮ型を組合せたトランスファーゲート型である為、保持されたデータのレベルをそのまま出力することが可能である。
【０１２３】
前記第１、第２の実施例に示すように、電源間に直列にトランジスタを接続した構成の場合、待機時に、オン状態のトランジスタのしきい値（ＶＴＨ）に応じて、出力がハイレベル出力なら沈み（ＶＤＤ−ＶＴＨ）、ロウレベル出力なら、グランド電位から浮いてしまう。出力ＯＵＴを浮沈せずに保持するには、トランジスタ開閉部６を、本実施例のような構造にすると効果がある。図２（Ｂ）を参照して説明したように、相補のＭＯＳトランジスタを組み合わせたトランファーゲートを、前記第１、第２の実施例に適用してもよい。
【０１２４】
また、本実施例においては、動作時に、信号変化が高速となる側の信号を出力するのに用いた開閉制御信号発信部５から、待機時に、フロートとなる入力を遮断するように制御するための信号も出力している。開閉制御信号発信部５の初段のインバータ構造は、一方の伝送系からの入力が不定になっても、他方の伝送系からの入力が保持されていれば、フロートにはなっても、逆レベルを出力することはないため、この出力をラッチしておくことで、制御信号を保持することができる。
【０１２５】
このように、図６の実施例は、入力ＩＮやＮＡＮＤへの入力ＩＮ２のレベルに関係なく、動作時は、低しきい値のトランジスタの能力に応じた動作速度を実現し、待機時は、高しきい値のトランジスタのサブスレッショルドリークを有する。
【０１２６】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一の実施例を示す回路構成を示す図である。
【図２】本発明の一の実施例の出力選択部３の構成を示す回路構成を示す図である。
【図３】本発明の一の実施例の動作の一例を示すタイミング図である。
【図４】本発明の他の実施例を示す回路構成を示す図である。
【図５】本発明の他の実施例の動作の一例を示すタイミング図である。
【図６】本発明のさらに別の実施例を示す回路構成を示す図である。
【図７】従来技術（特許文献１）の回路構成を示す図である。
【図８】従来技術（特許文献２）の回路構成を示す図である。
【図９】従来技術（特許文献３）の回路構成を示す図である。
【符号の説明】
【０１２８】
１、１Ａ  伝送系
２、２Ａ  伝送系
３  出力選択部
４  カットオフ部
５、５Ｂ  開閉制御信号発信部
５Ａ  出力選択部
６、６Ａ、６Ｂ  トランジスタ開閉部
７  リセット部
５１〜５５  インバータ
ＰＭ１〜ＰＭ４、ＰＭ１１〜ＰＭ１４、ＰＭ２１〜ＰＭ２４、ＰＭ５０〜ＰＭ５６、ＰＭ６１、ＰＭ６２、ＰＭ７１、ＰＭ８１〜ＰＭ８５、ＰＭ１０１、ＰＭ１０２、ＰＭ２０１、ＰＭ２０２  ＰチャネルＭＯＳトランジスタ
ＮＭ１〜ＮＭ４、ＮＭ１１〜ＮＭ１４、ＮＭ２１〜ＮＭ２４、ＮＭ５０〜ＮＭ５６、ＮＭ６１、ＮＭ６２、ＮＭ７１、ＮＭ８１〜ＮＭ８５、ＮＭ１０１、ＮＭ１０２、ＮＭ２０１、ＮＭ２０２  ＮチャネルＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２  インバータ
ＴＧ１、ＴＧ２  トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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