(57)【要約】【課題】  高速動作と低消費電力を両立した、ゲインが可変の増幅回路を提供する。【解決手段】  増幅回路１３０は４段の可変ゲインアンプＶＧＡ１（１３２）、ＶＧＡ２（１３４）、ＶＧＡ３（１３６）、ＶＧＡ４（１３８）により構成され、４段のＶＧＡの可変ゲイン幅は、すべて１倍〜２倍となっており、全体として最小ゲインは１倍、最大ゲインは１６倍に設定されている。１つのＶＧＡの最大ゲインが小さいため、小さなバイアス電流で高速動作を図ることができる。【選択図】  図１
2006067558.tif 000002
【特許請求の範囲】
【請求項１】
アンプを複数段備えた増幅回路において、
それぞれのアンプは、その増幅率を１倍から２倍の範囲で少なくとも２種類に可変に構成され、個々のアンプの増幅率を制御することにより、前記増幅回路全体の増幅率を決定することを特徴とする増幅回路。
【請求項２】
前記アンプの増幅率を１倍又は２倍に選択設定することを特徴とする請求項１に記載の増幅回路。
【請求項３】
アンプを複数段備え、全体のゲインの最大値がＧｍａｘで与えられる増幅回路において、
前記アンプ１段の増幅率を１倍からＸ倍（Ｘ≦２）の範囲の少なくとも２値で可変に設定可能とするとともに、前記アンプを、ｎ段（ｎは、Ｇｍａｘ≦Ｘｎを満たす自然数）縦列に接続することを特徴とする増幅回路。
【請求項４】
前記Ｘは２であって、前記アンプ一段の増幅率は、１倍および２倍の２値で可変に設定されることを特徴とする請求項３に記載の増幅回路。
【請求項５】
前記アンプは、スイッチト・キャパシタ回路構成による可変ゲインアンプであることを特徴とする請求項１から４のいずれかに記載の増幅回路。
【請求項６】
撮像装置より入力された信号から画像信号に相当する電圧を取り出すサンプリング回路と、
前記サンプリング回路により取り出された電圧を増幅する請求項１から５のいずれかに記載の増幅回路と、
前記増幅回路により増幅された電圧をデジタル信号に変換するＡＤ変換回路と、
を具備した信号処理回路。
【請求項７】
請求項１から５のいずれかに記載の増幅回路と、
前記増幅回路により増幅された電圧をデジタル信号に変換するＡＤ変換回路と、
を具備し、
前記増幅回路の初段のアンプが、撮像装置より入力された信号から画像信号に相当する電圧をサンプリングすることを特徴とした信号処理回路。
【請求項８】
撮像装置と、
前記撮像装置より入力された信号から画像信号に相当する電圧を取り出し、増幅して、デジタル信号に変換する請求項６または７に記載の信号処理回路と、
前記デジタル信号に対し、画像圧縮処理を行う画像圧縮回路と、
を具備したデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅率を可変にできる増幅回路、及びＣＣＤ（Charge Coupled Device）などの撮像装置からの出力信号を処理する信号処理回路に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に、ＣＣＤなどの撮像装置が搭載されるようになり、その画素数は百万画素を超え、今後もさらに増加していく傾向にある。このような状況において、撮像装置からの出力信号を処理するアナログフロントエンド（ＡＦＥ：Analog Front End）回路には、処理の高速化、低消費電力化、高精度化が求められている。
【０００３】
この撮像装置用ＡＦＥ回路は、色の階調性を高めるため、撮像装置からの入力信号を、その振幅に応じてゲインを可変にして増幅する機能を有する。すなわち、入力信号が一定期間小さい場合はゲインを大きくして信号振幅を調整（増幅）し、後段のＡＤ（Analog to Digital）変換器の分解能を引き出す。
【０００４】
図８は、このような機能を有する従来の撮像装置用ＡＦＥ回路１０の構成を示す回路図である（例えば、非特許文献１）。このＡＦＥ回路１０は、ＣＣＤ１より入力された信号から、画像信号に相当する電圧を取り出し、ゲインは１倍で固定である相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）回路２０と、ＣＤＳ回路２０より出力された信号を、可変のゲインによって増幅する増幅回路３０と、増幅回路３０で増幅された信号をデジタル信号に変換するＡＤＣ（Analog to Digital Converter）４０とを含む。
【０００５】
増幅回路３０は、２段の可変ゲインアンプＶＧＡ（Variable Gain Amplifier）３２とＶＧＡ３４により構成されている。２段のＶＧＡの可変ゲイン幅は、ＶＧＡ３２で１倍〜８倍、ＶＧＡ３４で１倍〜２倍となっており、増幅回路３０全体の最小ゲインは１倍、最大ゲインは１６倍に設定されている。
【０００６】
図９は、スイッチト・キャパシタ回路構成によるＶＧＡの回路図である。このＶＧＡは、差動増幅器ＯＰと、キャパシタＣ１〜Ｃ６、スイッチＳＷ１〜ＳＷ４で構成されている。ＶＧＡのゲインは差動増幅器ＯＰの入力容量とフィードバック容量の比で決定される。例えば、キャパシタＣ１〜Ｃ４の容量を２Ｃ、キャパシタＣ５、Ｃ６の容量をＣとした場合、ＳＷ１とＳＷ４のみをＯＮしたときは、入力容量が２Ｃ、フィードバック容量がＣとなり、ゲインは２倍となる。また、ＳＷ１〜ＳＷ４をすべてＯＮにしたときは、入力容量が４Ｃ、フィードバック容量がＣとなり、ゲインは４倍となる。
【０００７】
このように、スイッチト・キャパシタ回路構成によるＶＧＡは、入力容量値やフィードバック容量値をスイッチで切り替えることにより、ゲインを可変にできる。また、スイッチト・キャパシタ回路構成によるＶＧＡは、スイッチを切り替える制御信号はデジタル信号であることから、ＰＧＡ（Programmable Gain Amplifier）とも呼ばれる。
【非特許文献１】Y. Fujimoto et al, “A Switched-Capacitor Variable Gain Amplifier for CCD Image Sensor Interface System”, ESSCIRC 2002, pp.363-366, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００８】
さて、スイッチト・キャパシタ回路構成によるＶＧＡの最大動作周波数ｆは次の式で表される。
ｆ＝Ｇｍ／（ＣＬ・（Ｇ＋１））  ・・・（１）
ここで、ＧｍはＶＧＡの相互コンダクタンス、ＣＬはＶＧＡの負荷容量、ＧはＶＧＡのゲインである。
【０００９】
また、ＶＧＡの相互コンダクタンスＧｍとバイアス電流Ｉの間には以下の関係がある。
Ｇｍ∝（β・Ｉ）１／２  ・・・（２）
ここで、βはトランジスタの製造プロセスと形状で決まる定数である。
【００１０】
ＶＧＡのゲインを大きく設定した場合にＶＧＡを高速動作させるには、式（１）より、相互コンダクタンスＧｍが大きくなるようにＶＧＡを設計しなければならない。一方、相互コンダクタンスＧｍを大きくすると、式（２）より、必要なバイアス電流Ｉも指数関数的に増加することが分かる。従来のＡＦＥ回路の回路構成では、一部のＶＧＡの最大ゲインが大きいため、ＶＧＡを高速動作させるには、非常に大きなバイアス電流を流す必要があり、低消費電力化の妨げとなる。
【００１１】
本発明はこうした課題に鑑みてなされたものであり、その目的は、高速動作と低消費電力を両立した増幅回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明のある態様は、増幅回路に関する。この回路は、アンプを複数段備え、それぞれのアンプは、その増幅率を１倍から２倍の範囲で少なくとも２種類に可変に構成され、個々のアンプの増幅率を制御することにより、前記増幅回路全体の増幅率を決定することを特徴とする。
【００１３】
この態様によれば、アンプの増幅率が１倍から２倍と小さいため、小さなバイアス電流でアンプの高速化を図ることができ、増幅回路の低消費電力と高速動作を両立することができる。
【００１４】
なお、ここで「増幅率は１倍から２倍の範囲で」とは、増幅回路等の理想的な性能の設計仕様において増幅率が１倍から２倍の範囲内であるが、現実的な性能上において増幅率が１倍から２倍の範囲からはずれた「実質的に１倍から２倍の範囲」にある場合をも含む。
【００１５】
この態様のアンプの増幅率は、１倍又は２倍に選択設定するものであってよい。これにより、増幅回路全体のゲイン制御を簡単にすることができ、各アンプの増幅率を制御する制御回路の低コスト化あるいは省面積化を図ることができる。
【００１６】
この態様のアンプは、スイッチト・キャパシタ回路構成による可変ゲインアンプであってよい。スイッチト・キャパシタ回路は、スイッチとキャパシタにより、可変抵抗を簡単に実現することができ、可変ゲインアンプを集積回路に容易に実装することができる。
【００１７】
本発明の別の態様も、増幅回路に関する。この増幅回路は、アンプを複数段備え、全体のゲインの最大値（以下、最大ゲインともいう）がＧｍａｘで与えられる増幅回路において、アンプ１段の増幅率を１倍からＸ倍（Ｘ≦２）の範囲の少なくとも２値で可変に設定可能とするとともに、アンプを、ｎ段（ｎは、Ｇｍａｘ≦Ｘｎを満たす自然数）縦列に接続することを特徴とする。
【００１８】
この態様によれば、最大ゲインＧｍａｘが得られるように増幅率が１倍から２倍と小さいアンプをｎ段、縦列に接続することにより、各アンプのバイアス電流を低減した状態で高速化を図ることができ、増幅回路の低消費電力と高速動作を両立することができる。
【００１９】
また、Ｘは２であって、アンプ一段の増幅率は、１倍および２倍の２値で可変に設定されてもよい。これにより、増幅回路全体のゲイン制御を簡単にすることができ、制御回路の低コスト化を図ることができる。
【００２０】
本発明の別の態様は、信号処理回路に関する。この回路は、撮像装置より入力された信号から画像信号に相当する電圧を取り出すサンプリング回路と、サンプリング回路により取り出された電圧を増幅する本発明の態様である増幅回路と、増幅回路により増幅された電圧をデジタル信号に変換するＡＤ変換回路と、を具備したことを特徴とする。
【００２１】
この態様によれば、アンプの増幅率が２倍以下と小さいため、小さなバイアス電流でアンプの高速化を図ることができ、信号処理回路の低消費電力と高速動作を両立することができる。
【００２２】
本発明の更に別の態様も、信号処理回路に関する。この回路は、本発明の態様である増幅回路と、前記増幅回路により増幅された電圧をデジタル信号に変換するＡＤ変換回路と、を具備し、前記増幅回路の初段のアンプが、撮像装置より入力された信号から画像信号に相当する電圧をサンプリングすることを特徴とする。
【００２３】
サンプリング回路及びアンプは熱雑音の影響を受けるため、本発明の態様のように、サンプリング回路と複数のアンプを縦列接続した場合、精度劣化を生じる。しかし、この態様によれば、増幅回路の初段のアンプによって、サンプリング回路の役割を果たすため、サンプリング回路及びアンプの段数を減らすことができ、熱雑音の影響を少なくことができる。
【００２４】
本発明の更に別の態様は、デジタルカメラに関する。このカメラは、撮像装置と、前記撮像装置より入力された信号から画像信号に相当する電圧を取り出し、増幅して、デジタル信号に変換する本発明の態様である信号処理回路と、前記デジタル信号に対し、画像圧縮処理を行う画像圧縮回路と、を具備したことを特徴とする。この態様によれば、信号処理回路に含まれる増幅回路を構成するアンプ１段の増幅率が２倍以下と小さいため、小さなバイアス電流でアンプの高速化を図ることができ、デジタルカメラの低消費電力と高速動作を両立することができる。
【００２５】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明によれば、アンプの増幅率を小さく設定するため、増幅回路の低消費電力と高速動作を両立することが可能である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好適な実施の形態をもとに説明する。この実施の形態は、撮像装置（例えばＣＣＤ）のアナログ出力信号に対し所定の処理を施した後デジタル信号に変換して、画像圧縮処理を行うデジタルカメラに関する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１に係るデジタルカメラ１００の構成図である。このデジタルカメラ１００は、ＣＣＤ１と、ＣＣＤ１より入力された信号から画像信号に相当する電圧を取り出し、増幅して、デジタル信号に変換するアナログフロントエンド（ＡＦＥ）回路１１０と、ＡＦＥ回路１１０の出力であるデジタル信号に対し、画像圧縮処理を行い、記録媒体１６０に圧縮された信号を書き込む画像圧縮回路１５０と、を備えている。
【００２９】
ＡＦＥ回路１１０は、更に、ＣＣＤ１より入力された信号を受け、その信号から画像信号に相当する電圧を取り出す相関２重サンプリング（ＣＤＳ）回路１２０と、ＣＤＳ回路１２０より出力された信号を、可変のゲインによって増幅する増幅回路１３０と、増幅回路１３０で増幅された信号をデジタル信号に変換するＡＤＣ１４０とを含む。
【００３０】
ＣＤＳ回路１２０のゲインは１倍に固定されている。増幅回路１３０は、全体の最大ゲインＧｍａｘが１６倍、最小ゲインが１倍になるように設定されている。増幅回路１３０は、ゲインをいずれも１倍〜２倍の範囲で制御可能な４つのＶＧＡ１３２、ＶＧＡ１３４、ＶＧＡ１３６、ＶＧＡ１３８が縦列接続されて構成されている。そして、増幅回路１３０全体として、最大ゲインが１６倍、最小ゲインが１倍となるように設定されている。
【００３１】
増幅回路１３０の設計は、以下の指針にもとづいて行ってもよい。
まず、増幅回路１３０の最大ゲインＧｍａｘがＡＦＥ回路１１０の設計仕様から決定される。その上で、増幅回路１３０に用いるＶＧＡの１段のゲインの最大値Ｘおよび最小値Ｙを設定する。ＶＧＡ１段のゲインの範囲は、消費電流や動作速度など増幅回路１３０に要求される仕様に応じて設定すればよい。増幅回路１３０の全体としてのゲインＧｍａｘおよびＶＧＡ１段のゲインの最大値Ｘが決まると、ＶＧＡの段数を決定することができる。すなわち、その段数ｎは、Ｇｍａｘ≦Ｘｎを満たす自然数となるように設定すればよい。このように増幅回路１３０を設計することにより、増幅回路１３０の全体のゲインＧを、Ｙｎ≦Ｇ≦Ｘｎの範囲で調節することができる。
【００３２】
たとえば、本実施の形態では、ＶＧＡ１段のゲインを、その最大値がＸ＝２倍、最小値がＹ＝１倍となるように設定している。また、増幅回路１３０の全体のゲインの最大値Ｇｍａｘは、１６倍である。したがって、ＶＧＡをｎ＝４段接続すれば、所望のゲイン範囲（１倍から１６倍）で増幅回路１３０のゲインを設定することができる。
【００３３】
図２はＶＧＡ１３２〜１３８をスイッチト・キャパシタ回路で構成した場合の一例を示した図である。この回路は、差動増幅器ＯＰ、入力容量Ｃ１、Ｃ２、フィードバック容量Ｃ３〜Ｃ１２とスイッチＳＷ１〜ＳＷ１６で構成されている。各容量の大きさは、入力容量Ｃ１、Ｃ２が１６Ｃ、フィードバック容量Ｃ３、Ｃ８が８Ｃ、フィードバック容量Ｃ４、Ｃ９が４Ｃ、フィードバック容量Ｃ５、Ｃ１０が２Ｃ、フィードバック容量Ｃ６、Ｃ７、Ｃ１１、Ｃ１２がＣとなっている。ここでＣは所定の基準容量値である。
【００３４】
入力容量Ｃ１は差動増幅器ＯＰの＋入力端子に、入力容量Ｃ２は差動増幅器ＯＰの−入力端子に接続されている。また、フィードバック容量Ｃ３〜Ｃ７は、それぞれ差動増幅器ＯＰの＋入力端子と＋出力端子との間に並列に配置され、フィードバック容量Ｃ８〜Ｃ１２は、それぞれ差動増幅器ＯＰの−入力端子と−出力端子との間に並列に配置されている。
【００３５】
さらに、フィードバック容量Ｃ４〜Ｃ７は、それぞれスイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７を介して、差動増幅器ＯＰの＋入力端子と接続され、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８を介して、差動増幅器ＯＰの＋出力端子と接続されている。また、フィードバック容量Ｃ９〜Ｃ１２は、それぞれスイッチＳＷ９、ＳＷ１１、ＳＷ１３、ＳＷ１４を介して、差動増幅器ＯＰの−入力端子と接続され、スイッチＳＷ１０、ＳＷ１２、ＳＷ１４、ＳＷ１６を介して、差動増幅器ＯＰの−出力端子と接続されている。一方、フィードバック容量Ｃ３とＣ８は差動増幅器の入力端子及び出力端子に直接接続されている。
【００３６】
スイッチＳＷ１〜ＳＷ１６は、後述の方法により決定された個々のＶＧＡ１３２〜１３８のゲインにしたがって、ＯＮ・ＯＦＦを行う。例えば、ＶＧＡのゲインが２倍の場合は、すべてのスイッチをＯＦＦする。これにより、フィードバック容量全体の大きさが＋側、−側とも８Ｃとなり、入力容量が＋側、−側とも１６Ｃであることから、ＶＧＡのゲインは２倍となる。また、ＶＧＡのゲインが１倍の場合は、すべてのスイッチをＯＮする。これにより、フィードバック容量全体の大きさが＋側、−側とも１６Ｃとなり、入力容量が＋側、−側とも１６Ｃであることから、ＶＧＡのゲインは１倍となる。
【００３７】
図３は、ＶＧＡのゲインに対するスイッチＳＷ１〜ＳＷ１６のＯＮ／ＯＦＦ状態、及びそれぞれのスイッチの状態における全体のフィードバック容量を示したものである。この表のように、ＳＷ１、ＳＷ２、ＳＷ９、ＳＷ１０のＯＮ／ＯＦＦは常に同じになるように制御される。同様に、ＳＷ３、ＳＷ４、ＳＷ１１、ＳＷ１２のＯＮ／ＯＦＦ、ＳＷ５、ＳＷ６、ＳＷ１３、ＳＷ１４のＯＮ／ＯＦＦ、又ＳＷ７、ＳＷ８、ＳＷ１５、ＳＷ１６のＯＮ／ＯＦＦも、常に同じになるように制御される。そして、この表の関係にしたがって、スイッチを制御することにより、各ＶＧＡは所望のゲインを得ることができる。
【００３８】
斯かる構成に基づき、図１に示したデジタルカメラの動作を以下に説明する。ＣＣＤ１は図示しない駆動信号によって画像信号を取り込むと、この画像信号を含んだ信号が順次出力され、ＡＦＥ回路１１０に入力される。次に、ＡＦＥ回路１１０に入力された信号は、ＣＤＳ回路１２０によって画像信号をアナログ電圧信号として取り出され、このアナログ電圧信号が増幅回路１３０へ入力される。
【００３９】
増幅回路１３０は、図示しない制御回路によって生成されたゲイン制御信号にしたがって、回路全体のゲインが所望の倍率Ｇとなるように、ＶＧＡ１３２、ＶＧＡ１３４、ＶＧＡ１３６、ＶＧＡ１３８それぞれのゲインを、１倍〜２倍の範囲で制御する。各ＶＧＡのゲインは、次のような方法で決定する。
【００４０】
例えば、個々のＶＧＡのゲインがＧの四乗根Ｇ１／４となるようにする。より一般的には、ＶＧＡの段数をｎとすると、ゲインがＧのｎ乗根Ｇ１／ｎとなるように設定してもよい。もしくは、予めＧの大きさに対応した個々のＶＧＡのゲインを図示しないメモリに記憶させておき、図示しない制御回路はこのメモリに記憶された内容にしたがって、回路全体のゲインがＧになるようにそれぞれのＶＧＡのゲインを決定する。または、初段（或いは最終段）のＶＧＡから順にゲインが優先的に大きくなるように各ＶＧＡのゲインを決定する。更には、初段と最終段のＶＧＡのゲインが中段に位置するＶＧＡのゲインよりも優先的に大きくなるように各ＶＧＡのゲインを決定する方法もある。
【００４１】
アナログ電圧信号は、上述の方法によって設定されたゲインＧにしたがって増幅回路１３０で増幅される。増幅された信号は、ＡＤＣ１４０によってデジタル信号に変換される。このデジタル信号は画像圧縮回路１５０によって、たとえばＪＰＥＧやＪＰＥＧ２０００などの規格に従って画像圧縮処理され、記録媒体１６０に記録される。
【００４２】
さて、本実施の形態において特徴的なのは、ゲイン幅が１倍〜２倍と小さいＶＧＡを複数、縦列接続することである。式（１）、式（２）から分かるように、トランジスタのプロセス及び形状を同じとし、バイアス電流がある一定値となるようにＶＧＡを設計すると、ＶＧＡの相互コンダクタンスが一定となるため、最大ゲインを大きくすると動作速度は低下する。したがって、ゲイン幅の異なる複数のＶＧＡを縦列接続した場合、全体の動作速度は一番大きなゲインを持つＶＧＡの動作速度に律速される。一方、一番大きなゲインを持つＶＧＡの動作速度が、一番小さいゲインを持つＶＧＡの動作速度と同じになるように各ＶＧＡを設計すると、式（１）、式（２）から、一番大きなゲインを持つＶＧＡのバイアス電流は、一番小さいゲインを持つＶＧＡのバイアス電流と比較して、それぞれのゲイン比の２乗で大きくなる。すなわち、増幅回路全体の消費電力が増加する。したがって、増幅回路は次のような構成をとることが、動作速度と消費電力の観点から、最も効率がよい。
（ア）  ゲインが可能な限り小さいＶＧＡを複数段接続する。
（イ）  複数のＶＧＡのゲインの大きさを同一とする。
【００４３】
一方、ＶＧＡのゲインを制御する際、その最大値を２の乗数（１倍、２倍、４倍、８倍・・・）とするほうが、個々のＶＧＡの制御が容易となる。この観点からすると、１倍〜４倍のＶＧＡを用いてもよいが、式（１）、式（２）からも分かるように、速度を同じに設計した場合、最大ゲインが大きいほうが指数関数的に電流を多く必要とするため、１倍〜４倍のＶＧＡを１個使用するよりも、１倍〜２倍のＶＧＡを２個縦列接続したほうが、低消費電力化を測ることができる。
【００４４】
以上のような理由から、１倍〜２倍のＶＧＡを複数段接続することによって、高速化と低消費電力化の両立を容易に図ることができる。
【００４５】
ここで、具体的な比較として、図１に示した本発明の実施の形態に係るＡＦＥ回路１１０の増幅回路１３０と、図８に示した従来例に係るＡＦＥ回路１０の増幅回路３０とを比較する。可変ゲイン範囲はともに最小で１倍、最大で１６倍と同一である。また、従来例の増幅回路３０は２段のＶＧＡで構成され、それぞれのゲインは、１倍〜８倍と、１倍〜２倍である。一方、本実施の形態の増幅回路１３０は、前述の通り、４段のＶＧＡで構成され、それぞれのゲインはすべて１倍〜２倍である。
【００４６】
今、最大ゲインが２倍のＶＧＡのバイアス電流をＩ２すると、最大ゲインが８倍のＶＧＡを、最大ゲインが２倍のＶＧＡと同じ動作速度で動作させる場合、最大ゲイン８倍のＶＧＡに必要なバイアス電流Ｉ８は、式（１）、式（２）から次のように求められる（ただし、負荷容量を同一とした場合）。
Ｉ８＝９×Ｉ２  ・・・（３）
したがって、従来例の増幅回路３０に必要なバイアス電流の合計は１０×Ｉ２である。一方、本実施の形態の増幅回路１３０に必要なバイアス電流の合計は４×Ｉ２となる。
【００４７】
このように、最大ゲインの小さなＶＧＡを多段数接続して構成した増幅回路のほうが、最大限の大きなＶＧＡを用いて少ない段数で構成した増幅回路よりも小さなバイアス電流で高速動作を得られることが分かる。これは、ＶＧＡのゲインを大きく設定すると、それを高速動作させるのに必要なバイアス電流が指数関数的に増加するためである。
【００４８】
したがって、以上の構成によれば、次の効果を生じる。
（１）  ゲインが実質的に１倍から２倍の範囲にあるアンプを多段数接続して増幅回路を構成することで、小さなバイアス電流で高速動作を図ることができるので、増幅回路の低消費電力と高速動作を両立することが可能となる。
（２）  また、このような構成の増幅回路を用いたＡＦＥ回路や、このＡＦＥ回路を用いたデジタルカメラにおいても、低消費電力と高速動作を同時に図ることができる。
【００４９】
（実施の形態２）
図４は、本発明の実施の形態２に係るデジタルカメラ１００の構成図である。この構成は、図１に示したデジタルカメラ１００の構成と類似しているので、本実施の形態に特徴的な点のみ説明し、それ以外の説明は割愛する。
【００５０】
本実施の形態では、増幅回路１３０を構成する４つのＶＧＡ１３２、ＶＧＡ１３４、ＶＧＡ３６、１３８として、ゲインが１倍又は２倍に設定可能なスイッチト・キャパシタ回路構成による可変ゲインアンプを用いている。
【００５１】
ゲインを１倍又は２倍に選択設定可能なＶＧＡは、図９で示したスイッチト・キャパシタ回路構成によって容易に実現できる。すなわち、キャパシタＣ１〜Ｃ６をすべて同じ容量となるように構成することにより、ＳＷ１とＳＷ４のみをＯＮした場合に１倍のゲイン、ＳＷ１〜ＳＷ４をすべてＯＮした場合に２倍のゲインを得ることができる。このように、１倍又は２倍にゲインが選択設定可能なスイッチト・キャパシタ回路構成によるＶＧＡは、回路構成が簡単なほか、入力容量（Ｃ１〜Ｃ４）を小さくすることも可能である。
【００５２】
斯かる構成によるデジタルカメラの動作は、図１に示したデジタルカメラの動作とほぼ同じであるが、増幅回路１３０に含まれるＶＧＡ１３２、ＶＧＡ１３４、ＶＧＡ１３６、ＶＧＡ１３８それぞれのゲインの決定方法が若干異なる。増幅回路１３０は、図示しない制御回路によって生成されたゲイン制御信号によって、回路全体のゲインが所望の倍率Ｇとなるように要求されると、ＶＧＡ１３２、ＶＧＡ１３４、ＶＧＡ１３６、ＶＧＡ１３８それぞれのゲインは、１倍又は２倍となるように制御される。
【００５３】
例えば、予めＧの大きさに対応した個々のＶＧＡのゲインを図示しないメモリに記憶させておき、図示しない制御回路はこのメモリに記憶された内容にしたがって、回路全体のゲインがＧになるようにそれぞれのＶＧＡのゲインを１倍又は２倍に決定する。もしくは、Ｇの大きさにしたがって、初段（或いは最終段）のＶＧＡから順にゲインを１倍又は２倍に選択設定していく。または、Ｇの大きさにしたがって、初段のＶＧＡ１３２と最終段のＶＧＡ１３８のゲインを１倍又は２倍に選択設定した後、中段に位置するＶＧＡ１３４、ＶＧＡ１３６のゲインを１倍又は２倍に選択設定する方法もある。
【００５４】
以上の構成によれば、図１の構成による効果に加えて、以下のような効果を有する。
（１）  スイッチト・キャパシタ回路構成によるＶＧＡは、そのゲインを１倍又は２倍と切り替えて制御できるため、増幅回路全体のゲイン制御を簡単にすることができ、制御回路の低コスト化を図ることができる。
【００５５】
（２）  スイッチト・キャパシタ回路構成によるＶＧＡを縦列接続にした場合、各ＶＧＡの入力容量は、前段のＶＧＡの負荷容量となるため、この入力容量が動作速度の律速要因の一つとなるが、設定可能なゲインを１倍又は２倍の２種類とすることにより、各ＶＧＡの入力容量を小さくすることができる。したがって、小さな面積で、高速化と低消費電力化を実現することが可能である。
【００５６】
（実施の形態３）
図５は、本発明の実施の形態３に係るデジタルカメラ１００の構成図である。この構成は、図１示したデジタルカメラ１００の構成と類似しているので、本実施の形態に特徴的な点のみ説明し、それ以外の説明は割愛する。
【００５７】
本実施の形態では、図１に示したデジタルカメラ１００において、ＣＣＤ１より入力された信号を受け、その信号から画像信号に相当する電圧を取り出すＣＤＳ回路１２０をなくし、増幅回路１３０の初段に位置するＶＧＡ１３２に、ＣＤＳ回路としての役割を付加したＶＧＡ１３３を用いる点が、本発明の実施の形態２と異なる。
【００５８】
ＶＧＡ１３３は、図６で示したスイッチト・キャパシタ回路構成によって容易に実現でき、キャパシタＣ１〜Ｃ６の大きさは、すべて同じ容量値Ｃとなるように構成される。また、ＶＧＡ１３３の入力ＶＯＳＰには、ＣＣＤ１から出力された電圧が入力され、入力ＶＯＳＭには所定の電圧ＶＦが入力される。
【００５９】
ＣＣＤ１から出力される電圧波形は、図７のように、リセット期間と画像信号出力期間に分けられ、リセット期間に出力された電圧ＶＲと、画像信号出力期間に出力された電圧ＶＳとの差分が、画像信号に相当する電圧ＶＩとなる。
【００６０】
ＶＧＡ１３３の動作を以下に説明する。ＣＣＤ１から出力されている電圧がＶＲである期間、すなわちリセット期間である時、スイッチＳＷ５、ＳＷ６をＯＮして、差動増幅器ＯＰの＋側の入力端子と出力端子、及び−側の入力端子と出力端子を短絡すると同時に、スイッチＳＷ１〜ＳＷ４のＯＮ／ＯＦＦを制御して、入力容量を決定する。スイッチＳＷ１とＳＷ４のみをＯＮすれば、キャパシタＣ１が＋側の入力容量、Ｃ４が−側の入力容量となり、それぞれの容量値はＣとなる。また、スイッチＳＷ１〜ＳＷ４をすべてＯＮすれば、キャパシタＣ１、Ｃ２が＋側の入力容量、Ｃ３、Ｃ４が−側の入力容量となり、それぞれの容量値は２Ｃとなる。また、この状態では、差動増幅器ＯＰの入力端子及び出力端子は、＋側、−側ともに短絡されているため、すべて端子における電圧は同じになる。今、この電圧をＶＡＺとする。
【００６１】
このとき、＋側入力容量に蓄積される電荷量ＱＩＲ＋と、−側の入力容量に蓄積される電荷量ＱＩＲ−は、以下の式で表される。
ＱＩＲ＋＝ＣＩ（ＶＲ−ＶＡＺ）  ・・・（４）
ＱＩＲ−＝ＣＩ（ＶＦ−ＶＡＺ）  ・・・（５）
ここで、ＣＩは入力容量値である。
【００６２】
なお、この状態において、＋側のフィードバック容量であるＣ５、及び−側のフィードバック容量であるＣ６は、ＳＷ５、ＳＷ６によって短絡されているため、電荷は充電されない。すなわち、これらのキャパシタの電荷量はゼロである。
【００６３】
次に、リセット期間が終了する直前にＳＷ５、ＳＷ６をＯＦＦする。これにより、差動増幅器ＯＰの２つの入力端子（＋入力端子及び−入力端子）が接続されているノードＡ及びノードＢが同電位ＶＬとなるように仮想接地される。そして、ＣＣＤ１からの出力が画像信号出力期間となり、ＶＧＡ１３３の入力ＶＯＳＰに入力される電圧がＶＲからＶＳに変化すると、＋側の入力容量に蓄積される電荷量ＱＩＳ＋と、−側の入力容量に蓄積される電荷量ＱＩＳ−は、以下の式で表される。
ＱＩＲ＋＝ＣＩ（ＶＳ−ＶＬ）  ・・・（６）
ＱＩＲ−＝ＣＩ（ＶＦ−ＶＬ）  ・・・（７）
【００６４】
また、＋側のフィードバック容量に蓄積される電荷量ＱＦＳ＋と、−側のフィードバック容量に蓄積される電荷量ＱＦＳ−は、以下の式で表される。
ＱＦＲ＋＝ＣＦ（ＶＯＵＴＰ−ＶＬ）  ・・・（８）
ＱＦＲ−＝ＣＦ（ＶＯＵＴＭ−ＶＬ）  ・・・（９）
ここで、ＣＦはフィードバック容量値である。
【００６５】
さて、電荷量保存の法則により、リセット期間に入力容量に蓄積された電荷量と、画像信号出力期間における入力容量及びフィードバック容量に蓄積された電荷量の合計は、等しくなる。すなわち、以下の式が成り立つ。
ＣＩ（ＶＲ−ＶＡＺ）＝ＣＩ（ＶＳ−ＶＬ）＋ＣＦ（ＶＯＵＴＰ−ＶＬ）  ・・・（１０）
ＣＩ（ＶＦ−ＶＡＺ）＝ＣＩ（ＶＦ−ＶＬ）＋ＣＦ（ＶＯＵＴＭ−ＶＬ）  ・・・（１１）
【００６６】
式（１０）、式（１１）の左辺同士と右辺同士を減算すると、次の式が成り立つ。
ＣＩ（ＶＲ−ＶＦ）＝ＣＩ（ＶＳ−ＶＦ）＋ＣＦ（ＶＯＵＴＰ−ＶＯＵＴＭ）  ・・・（１２）
【００６７】
したがって、この式（１２）を変形すると、最終的に以下の式を得ることができる。
（ＶＯＵＴＰ−ＶＯＵＴＭ）＝（ＣＩ／ＣＦ）・（ＶＲ−ＶＳ）＝（ＣＩ／ＣＦ）・ＶＩ  ・・・（１３）
【００６８】
式（１３）から、画素信号出力期間にＣＣＤ１からの出力電圧がＶＲからＶＳに変化すると、画像信号に相当する電圧ＶＩが、入力容量とフィードバック容量の比により定めらたゲインで増幅されたうえで、出力ＶＯＵＴＰとＶＯＵＴＭの差分として出力されることが分かる。すなわち、ＶＧＡ１３３によって、ＣＣＤ１から画像信号に相当する電圧を取り出し、その電圧を増幅することが可能である。ＶＧＡ１３３のゲイン（Ｃ１／ＣＦ）は、スイッチＳＷ１とＳＷ４のみをＯＮしている場合は、入力容量がＣ、フィードバック容量もＣであるため１倍となり、スイッチＳＷ１〜ＳＷ４をすべてＯＮしている場合は、入力容量が２Ｃ、フィードバック容量がＣであるため、２倍となる。このように、ＳＷ１〜ＳＷ４を切り替えることで、ＶＧＡ１３３のゲインを１倍又は２倍のどちらかに選択設定することができる。
【００６９】
なお、スイッチＳＷ５及びＳＷ６のＯＮ／ＯＦＦのタイミングは、図示しないＣＣＤ１の駆動回路より出力された駆動信号により判断することができる。
【００７０】
増幅回路１３０全体のゲインが所望の倍率Ｇを得るために、ＶＧＡ１３３、ＶＧＡ１３４、ＶＧＡ１３６、ＶＧＡ１３８それぞれにおけるゲインの決定方法は、本発明の実施の形態２で説明した方法と同様に行うことができる。すなわち、図示しない制御回路によって生成されたゲイン制御信号によって、増幅回路全体のゲインが所望の倍率Ｇとなるように要求されると、ＶＧＡ１３３、ＶＧＡ１３４、ＶＧＡ１３６、ＶＧＡ１３８それぞれのゲインは、本発明の実施の形態２で説明した方法と同様の方法で、１倍又は２倍となるように制御される。
【００７１】
以上のように、本実施の形態では、ＣＤＳ回路の役割を含めたＶＧＡの総数は４段となる。これに対し、図２で示した本発明の実施の形態２では、ＣＤＳ回路及びＶＧＡの総数は５段である。一方、どちらの実施の形態においても、増幅回路１３０全体のゲインは、最大ゲインが１６倍、最小ゲインが１倍と同じである。
【００７２】
抵抗成分を介してキャパシタの充電を行う回路の場合、抵抗と容量との接続ノードに熱雑音が発生する。例えば、スイッチト・キャパシタ回路構成によってＣＤＳ回路やアンプを実装した場合、スイッチが抵抗成分となるため、熱雑音が発生する。したがって、ＣＤＳ回路及びアンプを多段に接続した場合、熱雑音による精度劣化が発生してしまう。
【００７３】
一方、本実施の形態３に示した構成によれば、信号処理回路に含まれるＣＤＳ回路及びＶＧＡの総数を削減できるので、熱雑音による精度劣化を抑えることが可能である。
【００７４】
なお、本実施の形態では、ＶＧＡ１３３として、ゲインが１倍又は２倍に切替可能な例を示したが、これを本発明の実施の形態１で示したような１倍から２倍の範囲で多段に切替可能なＶＧＡを用いてもよい。
【００７５】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７６】
例えば、本発明の実施の形態では、スイッチト・キャパシタ回路構成によるＶＧＡの例を示したが、これに限るものではなく、ゲインが可変であるアンプであれば本発明の範疇にある。
【００７７】
また、本発明の実施の形態では、１倍〜２倍のゲインを持つＶＧＡを４段縦列接続して、全体として１倍〜１６倍の増幅回路を構成した。さらに１６倍以上（３２倍、６４倍など）の増幅回路を実現する場合は、１倍〜２倍のゲインを持つＶＧＡをさらに複数段（３２倍の場合５段、６４倍の場合６段）縦列接続して構成してもよい。いずれの場合においても、最大ゲインＧｍａｘと、ＶＧＡ１段のゲインの最大値Ｘと用いて、Ｘｎ≧Ｇｍａｘが成り立つようにｎを設定すればよい。低消費電力化と高速化を両立するには、ＶＧＡの段数を少なくするよりも、１倍〜２倍の小さなゲインを持つＶＧＡを複数段接続するほうがよい。
【００７８】
また、本発明の実施の形態では、増幅回路１３０の出力をＡＤＣ１４０に接続する例を示したが、一般にＡＤＣの入力容量が大きいため、増幅回路１３０の最終段に位置するＶＧＡにおいて大きな負荷となり、ＶＧＡのゲインを小さくしたにもかかわらず、動作速度を律速する原因となる場合がある。これに対し、増幅回路１３０とＡＤＣ１４０の間に、入力容量が小さく、駆動能力の高い回路を挿入してもよい。入力容量が小さく、駆動能力の高い回路は、サンプル・ホールド回路、ボルテージ・フォロア回路、或いはソース・フォロア回路であってもよい。これにより、増幅回路１３０の最終段に位置するＶＧＡを高速に動作させることができる。
【００７９】
また、本発明の実施の形態では、デジタルカメラについて説明したが、これに限るものではない。ゲインが１倍から２倍の範囲で可変であるアンプを複数段接続し、個々のアンプのゲインを制御することにより、増幅回路全体のゲインを決定する増幅回路、及びこの増幅回路を含むものであれば、本発明に含まれる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１に係るデジタルカメラの構成図である。
【図２】ゲインが１倍から２倍の範囲で設定可能なスイッチト・キャパシタ回路構成のＶＧＡの回路図である。
【図３】図２に示したＶＧＡのゲインとスイッチのＯＮ／ＯＦＦ状態の関係を示した図である。
【図４】本発明の実施の形態２に係るデジタルカメラの構成図である。
【図５】本発明の実施の形態３に係るデジタルカメラの構成図である。
【図６】撮像装置の出力から画像に相当する電圧をサンプリング可能なＶＧＡの回路図である。
【図７】ＣＣＤの出力電圧波形である。
【図８】従来のＡＦＥ回路の構成図である。
【図９】スイッチト・キャパシタ回路構成のＶＧＡの回路図である。
【符号の説明】
【００８１】
１００  デジタルカメラ
１１０  ＡＦＥ回路
１２０  相関２重サンプリング（ＣＤＳ）回路
１３０  増幅回路
１３２、１３３、１３４、１３６、１３８  可変ゲインアンプ（ＶＧＡ）
１４０  ＡＤＣ
【図１】
2006067558.tif 000003
【図２】
2006067558.tif 000004
【図３】
2006067558.tif 000005
【図４】
2006067558.tif 000006
【図５】
2006067558.tif 000007
【図６】
2006067558.tif 000008
【図７】
2006067558.tif 000009
【図８】
2006067558.tif 000010
【図９】
2006067558.tif 000011