(57)【要約】【課題】高周波で動作されることにより発生する問題点を解決し、メイン駆動周波数を減少させた液晶表示装置のデータドライバを提供する。【解決手段】ラッチクロック信号を出力し、第１クロック信号に相応するスタート信号を受信するためのｍ（整数）-ビットレジスタ回路２１と、それぞれｎ（整数）-ビットデータを有する全ての映像信号を同時に受信し、ソース映像信号に当たる少なくとも２セットの３種の映像信号をラッチし出力するデータラッチ回路２２，２３と、第３信号発生回路のロード信号に基づいて映像信号を貯蔵及び出力し、前記レジスタのラッチクロック信号に相応する前記データラッチ回路の映像信号をラッチするラインラッチ回路２５と、ラインラッチの映像信号をアナログ信号に変換するＤ／Ａ変換回路２７と、Ｄ／Ａ変換回路からアナログ信号を出力させるデータ出力回路２９とを備えた単一集積回路と；で構成されることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
スタート信号を外部に出力する第１信号発生回路と、第１クロック信号を外部に出力する第２信号発生回路と、ロード信号を外部に出力する第３信号発生回路と、周波数を有するソース映像信号を外部的に発生させるための発生手段と、前記第１クロック信号に相応するスタート信号を受信し、ラッチクロック信号を出力するｍ（整数）-ビットレジスタ回路と、それぞれｎ（整数）-ビットデータを有する前記全ての映像信号を同時に受信し、ソース映像信号に当たる少なくとも２セットの３種の映像信号をラッチし出力するデータラッチ回路と、前記第３信号発生回路のロード信号に基づいて映像信号を格納及び出力し、前記レジスタのラッチクロック信号に相応する前記データラッチ回路の映像信号をラッチするラインラッチ回路と、ラインラッチの映像信号をアナログ信号に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路からアナログ信号を出力させるデータ出力回路とを備えた単一集積回路と、を備え、前記第１クロック信号の周波数が、３種の映像信号のセット数により、前記ソース映像信号の周波数に比べて減少されるようにすることを特徴とする液晶表示装置の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動装置に関するもので、特に液晶表示装置のデータドライバに関するものである。
【背景技術】
【０００２】
一般的なアクティブマトリックス型（Active Matrix）液晶表示装置は、図１に示すように、ゲートライン（Ｇ１〜Ｇｎ）及びデータライン（Ｄ１〜Ｄｎ）と、各画素をスイッチングする薄膜トランジスタと、画素電極とが配列されている下板と、色相を示すためのカラーフィルタ及び共通電極で構成される上板と、そして前記２枚の上下板の間に埋められている液晶で構成される液晶パネル１と、前記液晶パネル１の各ゲートライン（Ｇ１〜Ｇｎ）に駆動信号を順次に印加するゲートドライバ２と、前記液晶パネル１の各データライン（Ｄ１〜Ｄｎ）に映像データを印加するデータドライバ３とを備える。
【０００３】
このように構成された一般的な液晶表示装置において、最近は液晶パネル１の大型化、高解像度化が指向されている。このように、大型化、高解像度化されていくと、液晶表示装置を駆動するために各ドライバ２、３の駆動周波数が高くなるが、このような高周波で直接駆動可能なドライバＩＣの開発は難しい。又、直接可能なドライバＩＣが開発されても、高周波ＥＭＩの問題のため、直接駆動が不可能である。
【０００４】
よって、図２に示すように、奇数ラインと偶数ラインとに分離して液晶パネル１の両側にデータドライバ３ａ，３ｂを形成し、駆動周波数を半減させたことがあった。しかし、図２のような液晶表示装置においては、ドライバが両側に形成されるため、液晶表示装置全体で実際に映像をディスプレイする液晶パネルの占める面積が相対的に狭くなり、これにより、大型画面を得るには限界があった。
【０００５】
上述した従来の液晶表示装置の図１のデータドライバ３を添付図面に基づき説明する。
【０００６】
図３は、従来の液晶表示装置のデータドライバの構成ブロック図である。
【０００７】
従来の液晶表示装置のデータドライバは、ソーススタートパルス（SSP）をソースパルスクロック（SCL）によりシフトさせてラッチクロックを出力させるｍビットシフトレジスタ１１と、ソースクロック（SCL）によりディスプレイデータの３種（DA(n), DB(n), DC(n)）をラッチ（Latch）させて出力するデータラッチ部１２と、反転（Inversion）のために外部のＰＯＬ信号により水平区間ごとに極性を切り換えるライン変換ロジック（Line Conversion Logic）１４と、前記シフトレジスタ１１から出力されたラッチクロックにより前記データラッチ部１２から出力された一水平ラインの全てのディスプレイデータを外部のロード（LOAD）信号及び前記ライン変換ロジック１４の出力によりライン別にラッチさせ貯蔵する３ｍｘｎビットの２ラインラッチ部１３と、前記ラインラッチ部１２から出力されたデータを液晶に印加するアナログ信号に変換するために外部基準電圧により形成された２ｎ個のレベルのうちの１つの電圧を選択して出力するＤ／Ａ変換器１５と、前記Ｄ／Ａ変換器１５から出力される信号を充分な駆動能力と出力電圧偏差の少ない安定された電圧に増幅して液晶に印加するデータ出力回路１６とを備える。
【０００８】
このように構成された従来のデータドライバの動作について説明する。
【０００９】
図４は、従来のデータドライバの動作タイミング図である。
【００１０】
まず、シフトレジスタ１１は、ソースクロック（SCL）とソーススタートパルス（SSP）を入力してｍ個のラッチクロック（SR01, SR02, SR03,・・・, SR0m）（m＝64）を順次にラインラッチ部１３へ出力する。ソースクロック（SCL）は、ＸＧＡで約６５ＭＨｚの周波数を有するクロック信号である。
【００１１】
そして、データラッチ部１２は、ｎビットディスプレイデータの３種（DA(n),DB(n), DC(n)）を前記ソースクロック（SCL）の下降エッジにラッチさせてラインラッチ部１３へ出力する。したがって、ラインラッチ部１３は、前記ソースクロックの下降エッジにラッチされたｎビットディスプレイデータを前記シフトレジスタ１１から出力されたラッチクロック（SR01, SR02, SR03,・・・, SR0m)により３ｍｘｎビットの１番目のラインラッチ部１３ａにラッチさせる。一ラインデータは一水平ラインのディスプレイデータを貯蔵した後に外部のロード（LOAD）信号により一度に２番目のラインラッチ部１３ｂへ貯蔵される。同時に次のラインデータはシフトレジスタ１１から出力されたラッチクロック（SR01, SR02,SR03,・・・, SR0m)により１番目のラインラッチ部にラッチされる。このような動作は繰り返し行われる。
【００１２】
このようにラインラッチ部１３により貯蔵されたラインデータはＤ／Ａ変換器１５へ出力される。
【００１３】
Ｄ／Ａ変換器１５は、内部のデータで外部基準電圧（ＶＲＥＦ）により形成された２ｎ個のレベルのうちの前記ラインラッチ部１３から入力されたラインデータに相応する１つの電圧を選択して出力する。この際、外部のＰＯＬ信号によりライン変換ロジック１４はラインごとの極性を転換して反転を容易にする。
【００１４】
前記Ｄ／Ａ変換器１５から選択されて出力されたアナログ信号はデータ出力回路１６により充分な駆動能力と出力電圧偏差の少ない安定な電圧として液晶に印加されてディスプレイされる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、このような従来のデータドライバにおいては、次のような問題点があった。
【００１６】
最近の液晶表示装置の大画面・高解像度の傾向にしたがい、液晶ノートパーソルナルコンピューター、モニタなどの応用において、最大の難題は、解像度に応ずる高い動作周波数の問題（ＸＧＡは６５ＭＨｚ、ＥＷＳは１０７ＭＨｚ）であり、既存のデータドライバＩＣの動作周波数は５Ｖ駆動時に５５ＭＨｚ（３．３Ｖ駆動時に４０ＭＨｚ）であるため、直接駆動が不可能である。又、直接駆動可能なドライバＩＣが開発されるとしても、高周波ＥＭＩの問題のため、直接駆動が不可能である。
【００１７】
一方、上記のような従来のデータドライバの外部にラインメモリを設け、データの２分割駆動、又はＩＣ別分割駆動を介して周波数を１／２に低くすることはできる。しかし、この場合にはラインメモリの使用により製品のコスト及び重量が増加する。したがって、消費電力及び体積も増加する。
【００１８】
本発明は、前述した問題点を解決するためのもので、その目的は、高周波で動作されることにより発生する問題点を解決し、メイン駆動周波数を減少させた液晶表示装置のデータドライバを提供することにある。
【課題を解決するための手段】
【００１９】
このような目的を達成するための本発明の液晶表示装置の駆動装置は、スタート信号を外部に出力する第１信号発生回路と；第１クロック信号を外部に出力する第２信号発生回路と；ロード信号を外部に出力する第３信号発生回路と；周波数を有するソース映像信号を外部に出力させるための発生手段と；そしてラッチクロック信号を出力し、前記第１クロック信号に相応するスタート信号を受信するためのｍ（整数）-ビットレジスタ回路と、それぞれｎ（整数）-ビットデータを有する前記全ての映像信号を同時に受信し、ソース映像信号に当たる少なくとも２セットの３種の映像信号をラッチし出力するデータラッチ回路と、前記第３信号発生回路のロード信号に基づいて映像信号を貯蔵及び出力し、前記レジスタのラッチクロック信号に相応する前記データラッチ回路の映像信号をラッチするラインラッチ回路と、ラインラッチの映像信号をアナログ信号に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路からアナログ信号を出力させるデータ出力回路とを備えた単一集積回路と；で構成され、前記第１クロック信号の周波数が３種の映像信号のセット数により前記ソース映像信号の周波数に比べて減少されるようにすることを特徴とする。
【００２０】
又、本発明の液晶表示装置の駆動装置は、ソーススタート信号を外部に出力する第１信号発生回路と；第１クロック信号を外部に出力する第２信号発生回路と；ロード信号を外部に出力する第３信号発生回路と；極性信号を外部に出力する第４信号発生回路と；そしてラッチクロック信号を出力し、前記第１クロック信号に相応する前記ソーススタート信号をシフティングするｍ（整数）-ビットレジスタ回路と、各映像信号はｎ（整数）-ビットデータを有し、各セットの映像信号はＬＣＤの１つのピクセルを表示するようにした全ての映像信号を同時に受信し、少なくとも２セットの３種の映像信号をラッチし出力するデータラッチ回路と、前記第３信号発生回路のロード信号に基づいて映像信号を貯蔵及び出力し、前記レジスタのラッチクロック信号に相応する前記データラッチ回路の映像信号をラッチする３ｍ×ｎラインラッチ回路と、データラッチから映像信号の極性を反転させる極性反転回路と、ラインラッチの映像信号をアナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路からアナログ信号を出力させるデータ出力回路とを備えた単一集積回路と；で構成され、前記３種の映像信号のセット数により駆動装置の駆動周波数が減少されるようにすることを特徴とする。
【００２１】
又、本発明の液晶表示装置の駆動装置は、ソーススタート信号を外部に出力する第１信号発生回路と；第１クロック信号を外部に出力する第２信号発生回路と；ロード信号を外部に出力する第３信号発生回路と；極性信号を外部に出力する第４信号発生回路と；そして第１クロック信号に相応するソーススタート信号をシフティングさせ、サンプリングクロック信号を出力するレジスタ回路と、ＬＣＤピクセルにそれぞれ表れる全ての映像信号を同時に受信し、少なくとも２セットの３種の映像信号をサンプリングし出力するデータサンプリング回路と、前記第３信号発生回路のロード信号に基づいて映像信号を貯蔵及び出力し、前記シフトレジスタのラッチクロック信号に相応する前記データラッチの映像信号をラッチし、前記第３信号発生回路のロード信号に相応する前記映像信号を貯蔵して出力する３ｍ×ｎラインラッチ回路と、データラッチから映像信号の極性を反転させる極性反転回路と、前記ラッチ回路の映像信号をアナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路からアナログ信号を出力させるデータ出力回路とを備えた単一集積回路と；で構成され、前記３種の映像信号の数により駆動装置の駆動周波数が減少されるようにすることを特徴とする。
【発明の効果】
【００２２】
上述したような本発明の液晶表示装置の駆動装置は、次のような効果がある。
【００２３】
すなわち、本発明の駆動装置はメイン駆動周波数を１／２又は１／３にドライバ自体で低くすることにより、外部のメモリ及び回路を無くし、高周波ＥＭＩ等に有利であるモジュールにより作ることができ、共にコストの節減、製品の目方及び体積の減少、消費電力の減少等の効果が得られる。
【００２４】
又、ノートパーソルナルコンピューター及びモニタにＸＧＡ、ＥＷＳ解像度をシングル、又はダブル構造で実現できる。
【発明を実施するための最良の形態】
【００２５】
発明の実施の形態１．
以下、図面に基づき本発明の実施の形態１を説明する。
【００２６】
図５は、データラインの奇数部分と偶数部分に印加されるデータを分離して並列に処理することによりデータドライバの動作周波数を半減させた実施の形態１のＩＣ構造であり、図７は、その動作の波形である。なお、図５において、スタート信号(SSP)を外部に出力する第１信号発生回路と、第１クロック信号を外部に出力する第２信号発生回路と、ロード信号(LOAD)を外部に出力する第３信号発生回路と、周波数を有するソース映像信号を外部に出力させるための発生手段と、極性を有する信号を外部に出力するための第４信号発生回路と、データラッチから映像信号の極性を反転させる極性反転回路は図示が省略されている。また、３種の映像信号Ａ−Ｃは、例えば、それぞれ各ピクセルのＲ、Ｇ、Ｂの値である。
【００２７】
ｍビットのシフトレジスタ２１には、周波数の１／２のソースクロック（SCL）が印加され、このソースクロックとソーススタートパルス（SSP）によりラッチパルス（図７の SR01, SR02,・・・）を発生する。又、ドライバＩＣの外部で奇数、偶数に分離されたデータは、第１データラッチ部２２と第２データラッチ部２３にそれぞれラッチされる。そして、第１、第２ラッチ部２２、２３にラッチされたｎビット奇数データの３種と偶数データの３種はシフトレジスタ２７のラッチパルスにより３ｍ×ｎビットの奇数ラインの第１ラッチ２５ａと偶数ラインの第１ラッチ２６ａにそれぞれラッチされる。
【００２８】
第１ラッチライン２５ａ、２６ａに貯蔵された一水平ラインのディスプレイデータは、ロード信号の１度で、奇数と偶数の第２ラインラッチ２５ｂ、２６ｂに貯蔵されると共に次のラインのデータはシフトレジスタのラッチパルスにより第１ラインラッチ２５ａ、２６ａに順次にラッチされる。奇数と偶数の第２ラインラッチ２５ｂ、２６ｂに貯蔵されたラインデータはそれぞれのＤ／Ａ変換器２７、２８により２つの基準電圧の中で該電圧を選択するようになる。
【００２９】
この際、ライン変換ロジック２４は、電圧の極性を切換って反転（Inversion）を容易にする。選択された基準電圧は、データ出力回路２９、３０を介して充分な駆動能力と出力電圧偏差の少ない安定された電圧として液晶に印加される。
【００３０】
一方、上記の実施の形態において、データを到着する順序どおりに第１、第２ラッチ部２２、２３に貯蔵させて動作させ、２つのデータ出力回路２９、３０の出力端子を３個ずつ交互に液晶パネルのデータラインと連結させる方法もある。
【００３１】
発明の実施の形態２．図６は、本発明の実施の形態２である。
【００３２】
実施の形態１では、データを奇数と偶数と分離したが、本実施の形態では、３つのデータラッチ部３２、３３、３４を設け、第１データラインのデータは第１ラッチ部３２に、第２データラインのデータは第２ラッチ部３３に、第３データラインのデータは第３ラッチ部３４に印加し、第４データライン、第５データライン、第６データラインのデータを再び第１、第２、第３ラッチ部にそれぞれ印加する方法でデータを分離する。
【００３３】
又、シフトレジスタ３１には並列駆動しない場合の１／３の周波数を印加することにより、結局、データドライバＩＣの動作周波数を１／３に減少させ得る。
【００３４】
その以外の動作は、実施の形態１と同様である。
【００３５】
上記の発明の実施の形態１、２は、データドライバを液晶パネルの一方にのみ取り付けた場合であるが、これのようなドライバを図２に示すようにダブル構造に形成すると、メイン駆動周波数を２倍も減少させ得る。
【図面の簡単な説明】
【００３６】
【図１】一般的な液晶表示装置の構成ブロック図。
【図２】一般的なダブルドライバを有する液晶表示装置の構成ブロック図。
【図３】従来の液晶表示装置のデータドライバの構成ブロック図。
【図４】図３のドライバの動作タイミング図。
【図５】本発明の実施の形態１の液晶表示装置のデータドライバの構成ブロック図。
【図６】本発明の実施の形態２の液晶表示装置のデータドライバの構成ブロック図。
【図７】本発明の実施の形態１のドライバの動作タイミング図。
【符号の説明】
【００３７】
２１、３１ シフトレジスタ
２２、２３、３２、３３、３４ データラッチ部
２４、３５ ライン変換ロジック
２５、２６、３６、３７、３８ ラインラッチ部
２５ａ、２５ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ、３８ｂ ラインメモリ
２７、２８、３９、４０、４１ Ｄ／Ａ変換器
２９、３０、４２、４３、４４ データ出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006350378.tif 000009
【手続補正書】
【提出日】平成18年9月20日(2006.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
2m個のラインを含むアクティブマトリックス型液晶パネルと該液晶パネルの一方の側辺に配置された液晶パネル駆動装置とからなる液晶表示装置において、該駆動装置は一水平走査期間の初めに発生されたスタートパルス（SSP）をクロックパルスによりシフトして、該一走査期間に、クロックパルス間隔だけシフトしたm個のラッチクロックパルスを生成するシフトレジスタ(21)、
デジタルな画素データの系列における連続する奇数ライン画素データと偶数ライン画素データの2個の画素データを同時的に一時保持するラッチ部（22，23）、
一水平期間におけるm個の奇数ライン画素データの各々を保持する第1の奇数ラインラッチ（25a）と一水平期間におけるm個の偶数ライン画素データの各々を保持する第1の偶数ラインラッチ（26a）、
該第1の奇数ラインラッチと第1の偶数ラインラッチのそれぞれは、該シフトレジスタからのラッチクロックパルスの各々に応答し、該ラッチ部に保持されている奇数ライン画素データと偶数ライン画素データを同時にラッチして、一水平走査期間にm個の奇数ライン画素データとm個の偶数ライン画素データを順次保持するようにしており、
m個の奇数ライン画素データを保持する第2の奇数ラインラッチ（25b）とm個の偶数ライン画素データを保持する第2の偶数ラインラッチ（26b）、
該第2の奇数ラインラッチと第2の偶数ラインラッチのそれぞれは、一水平期間毎にロード信号(LOAD)に応答して、該第1の奇数ラインラッチに保持されている画素データの全て及び該第1の偶数ラインラッチに保持されている画素データの全てを同時にラッチしており、
一水平期間毎に、該第2の奇数ラインラッチ及び該第2の偶数ラインラッチに保持されているデジタルな画素データの各々全てを同時に変換して、該液晶パネルの奇数ライン（Y1,Y3---Y384）と偶数ライン（Y2,Y4---Y384）に与えているD/A変換器（27）とからなるものである、液晶表示装置。
【請求項２】
k×m個のラインを含むアクティブマトリックス型液晶パネルと該液晶パネルの一方の側辺に配置された液晶パネル駆動装置とからなる液晶表示装置において、該駆動装置は一水平走査期間の初めに発生されたスタートパルス（SSP）をクロックパルスによりシフトして、該一走査期間に、クロックパルス間隔だけシフトしたm個のラッチクロックパルスを生成するシフトレジスタ（31）、
デジタルな画素データの系列における連続するi番目ライン画素データ、i+1番目ライン画素データ、------、及びi+(k-1)番目ライン画素データのk個の画素データを同時的に一時保持するラッチ部（32，33，34）、
一水平期間におけるm個のi番目ライン画素データの各々を保持する第1のi番目ラインラッチ（36a）、一水平期間におけるm個のi+1番目ライン画素データの各々を保持する第1のi+1番目ラインラッチ（37a）、------、及び一水平期間におけるm個のi+(k-1)番目ライン画素データの各々を保持する第1のi+(k-1)番目ラインラッチ(38a)、
該第1のi番目ラインラッチ〜第1のi+(k-1)番目ラインラッチのそれぞれは、該シフトレジスタからのラッチクロックパルスの各々に応答し、該ラッチ部に保持されているi番目ライン画素データ〜i+(k-1)番目ライン画素データを同時にラッチして、一水平走査期間にm個のi番目ライン画素データとm個のi+(k-1)番目ライン画素データを順次保持するようにしており、
m個のライン画素データを保持する第2のi番目ラインラッチ（36b）とm個のi+1番目ライン画素データを保持する第2のi+1番目ラインラッチ（37b）、-----、m個のi+(k-1)番目ライン画素データを保持する第2のi+(k-1)番目ラッチ(38b)、
該第2のi番目ラインラッチ〜第2のi+(k-1)番目ラインラッチのそれぞれは、一水平期間毎にロード信号(LOAD)に応答して、該第1のi番目ラインラッチに保持されている画素データの全て〜該第1のi+(k-1)番目ラインラッチに保持されている画素データの全てを同時にラッチしており、
一水平期間毎に、該第2のi番目ラインラッチ〜該第2のi+(k-1)番目ラインラッチに保持されているデジタルな画素データの各々全てを同時に変換して、該液晶パネルのi番目ライン〜i+(k-1)番目ラインに与えているD/A変換器（39）とからなるものである、液晶表示装置。