(57)【要約】【課題】半導体基板上にインダクタンス素子を形成するにあたり、インダクタンス素子の利用効率改善等を図ることができる自由度の高い技術を提供する。【解決手段】半導体基板上に渦巻き状の配線パターンを形成する。この配線パターンには複数の端子４０２〜４０７を接続する。スイッチング素子５３４，５４１，５６２，５７３を閉路する。端子４０３を外部端子６０４に接続する。端子４０４を外部端子６０１に接続する。端子４０６を外部端子６０２に接続する。端子４０７を外部端子６０３に接続する。インダクタンス素子３の希望する区間（端子４０３〜４０７間）を選択して使用できる。任意の端子（端子４０４，４０６）をタップとして用いることができる。【選択図】    図４
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【特許請求の範囲】
【請求項１】
半導体基板上に曲折して形成した配線によりインダクタンス素子を構成した半導体集積回路であって、前記配線上に適宜離間して設定される複数の引出点のそれぞれに接続される複数の引出用端子と、それぞれの引出用端子および複数の外部端子間に挿入接続される接点群とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記接点群は、複数のスイッチング素子と、該複数のスイッチング素子の開閉情報を記憶する記憶回路と、前記開閉情報に基づいて前記複数のスイッチング素子を開閉駆動する駆動回路とからなることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記接点群は、複数の不揮発性記憶素子を用いていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記接点群のうちの所定の接点を閉路することにより、前記外部端子に対しタップ付きのインダクタンス素子として接続されていることを特徴とする請求項１ないし３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上に形成されたインダクタンス素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
一般にＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｒｇａｔｅｄ  Ｃｉｒｃｕｉｔ）には、インダクタンス素子を基板上に形成したものがある。この種のＬＳＩに関する技術には、たとえば特許文献１に記載されるものがある。
【０００３】
同文献中の図１の符号を引用して同文献に記載される技術を簡単に説明すると、半導体基板１１上にはボンディングパッド１２が形成されており、さらにこのボンディングパッド１２に電気的に接続するようにアルミニウム配線１９が形成されてる。このアルミニウム配線１９は、曲折したインダクタンスパターン２１〜２４を有する。さらに各インダクタンスパターン２１〜２４には、パターンの両端間をショートするスイッチ２５〜２８が設けられている。
【特許文献１】特開平４−６１２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に基板上にインダクタンス素子を形成する場合、インダクタンス素子を形成した半導体基板上の位置によって誘磁率が異なるし、半導体装置が実装されるボード上の電磁的雰囲気によっても異なるため、インダクタンスを調整する手段を講じる必要がある。さらにインダクタンス素子を構成するために多量の配線パターンを形成する必要があるため、チップ面積あたりの実装効率を向上させることが肝要となる。
【０００５】
上記の従来の技術では、１ライン上のインダクタンスを調整する場合、インダクタンスパターン２１〜２４のうちからいくつか適宜選択し、スイッチ２５〜２８をオンしてインダクタンスパターンの両端をショートさせ、当該インダクタンスパターンのインダクタンスを無効化する必要がある。このため、１ラインのインダクタンスの取り得る値は１ラインの全インダクタンスの２５％，５０％，７５％，１００％といった値となる。
【０００６】
もちろんこれらの数値は１ライン中のインダクタンスパターンの個数を４つではなくもっと増やすことによりもっと細かい調整量を実現できるのであろうが、問題はこのパーセンテージによって、１ライン中に形成したインダクタンスの利用効率が規定される点である。このため、必要とされるインダクタンスの大きさのばらつきの幅によって、インダクタンスの利用効率が低下する傾向が出てきてしまうという難点があった。
【０００７】
また１ラインの配線の長さに比例して配線不良箇所が発生する確率が高くなるが、ライン上に１箇所でも不良箇所があると１ラインすべてが使用不可能となってしまう問題もあった。
【０００８】
この発明は、このような事情に鑑み、半導体基板上にインダクタンス素子を形成する技術において、インダクタンス素子の使用するにあたっての自由度を向上することにより、インダクタンス素子の利用効率を改善し、しかも不良箇所が生じても他の良好な箇所の利用を可能とする技術を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために請求項１記載の発明は、半導体基板上に曲折して形成した配線によりインダクタンス素子を構成した半導体集積回路であって、前記配線上に適宜離間して設定される複数の引出点のそれぞれに接続される複数の引出用端子と、それぞれの引出用端子および複数の外部端子間に挿入接続される接点群とを備えたことを特徴とする半導体集積回路を提供するものである。
【００１０】
また請求項２記載の発明は、請求項１記載の半導体集積回路において、前記接点群は、複数のスイッチング素子と、該複数のスイッチング素子の開閉情報を記憶する記憶回路と、前記開閉情報に基づいて前記複数のスイッチング素子を開閉駆動する駆動回路とからなることを特徴とする半導体集積回路を提供するものである。
【００１１】
また請求項３記載の発明は、請求項１記載の半導体集積回路において、前記接点群は、複数の不揮発性記憶素子を用いていることを特徴とする半導体集積回路を提供するものである。
【００１２】
また請求項４記載の発明は、請求項１ないし３記載の半導体集積回路において、前記接点群のうちの所定の接点を閉路することにより、前記外部端子に対しタップ付きのインダクタンス素子として接続されていることを特徴とする半導体集積回路を提供するものである。
【発明の効果】
【００１３】
この発明によれば、インダクタンス素子に複数の引出用端子を配置し、接点群を介して引出用端子を外部端子に接続することにより、インダクタンス素子の自由度の高い利用を可能とする。
【００１４】
すなわち、接点群を開閉制御して引出用端子を希望する外部端子に接続することにより、インダクタンス素子のうちの任意の引出区間を選択することにより希望するインダクタンスに調節することができる。また引出点を３点以上選択してタップ付きのインダクタンス素子として利用する形態をとることもできる。
【００１５】
また、配線に不良箇所がある場合、その不良箇所を有する引出区間をショートするように接点群を開閉制御することにより、その前後の良好な箇所を繋げて有効に利用する形態も可能となる。この形態を前提とすれば、インダクタンス素子を構成する配線に若干の不良があっても許容できるから、半導体集積回路の歩留まりの点で有利となる。
【００１６】
接点群として開閉情報を保持する型の接点を使用する形態をとれば、上記のような各種の接続設定を保持して固定的なインダクタンス素子として取り扱える点で有利である。開閉情報を保持する型の接点として、たとえばスイッチング素子の開閉情報を別途する記憶回路を設け、かかる開閉情報を用いてスイッチング素子を駆動回路により開閉駆動する形態をとることもできる。
【００１７】
またスイッチング素子として、任意の不揮発性の記憶素子、たとえばヒューズメモリ型またはアンチヒューズメモリ型の熱変成型の記憶素子等を使用することもできる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用いてこの発明の実施形態を説明する。
図１は、この発明の一実施形態に係る配線パターンの一部を示す平面図である。同図に示すようにこの実施例に係るＬＳＩには、任意の配線形成技術を用いてアルミニウムの等の配線材を基板上にメッキして渦巻き状の配線パターン１が形成される。
【００１９】
この配線パターン１の一例を挙げると、たとえば下層に配線パターン１０１，１０２（図中ハッチングを施した部分）を形成すると共に、層間絶縁膜を介して上層に配線パターン１０３を形成してなる２層構造で構成することができる。これらの配線パターン１０１〜１０３はコンタクトホール等の層間接続部２０１，２０２により接続されている。この実施形態では、図１のような配線パターンを単独で使用し、あるいは同配線パターンを複数段に直列接続して使用することにより、基板上にインダクタンス素子を構成する。
【００２０】
なお、この発明は上記の構成例の他、配線パターン１を単独層で構成する形態や３層以上で構成する形態等を排除しない。チップ面積その他の設計上の要請に基づいて適した形態をとればよい。
【００２１】
図２は、構成するインダクタンス素子の一例を示す等価回路である。同図に示すようにこの例では、インダンクタンス素子３の両端に端子４０１，４０８が接続されると共に、インダクタンス素子３の中間点にタップが形成され、各タップに端子４０２〜４０７が接続されている。これらの端子４０１〜４０８は、スイッチマトリクス（図３参照）に接続されている。
【００２２】
図３は、スイッチマトリクスの構成例を示す回路図である。同図に示すように、このスイッチマトリクスは、スイッチング素子５１１〜５１４，５２１〜５２４，５３１〜５３４，５４１〜５４４，５５１〜５５４，５６１〜５６４，５７１〜５７４，５８１〜５８４を配列して構成される。これらのスイッチング素子は、端子４０１〜４０８と外部端子６０１〜６０４との間に挿入接続されるものである。
【００２３】
すなわちスイッチング素子５１１〜５１４は、それぞれ端子４０１と外部端子６０１〜６０４との間に挿入接続されている。同様にスイッチング素子５２１〜５２４は、それぞれ端子４０２と外部端子６０１〜６０４との間に挿入接続されている。スイッチング素子５３１〜５３４，５４１〜５４４，５５１〜５５４，５６１〜５６４，５７１〜５７４，５８１〜５８４も同様の接続となっている。
【００２４】
スイッチング素子として、たとえばＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の能動素子を使用する形態をとることができる。この場合、ＦＥＴは、ゲート制御回路（図示せず）からのゲート信号により開閉動作を行う。ゲート制御回路は、たとえばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の外部記憶装置に記憶される各スイッチング素子の開閉情報を読み出し、その開閉情報に従って各ＦＥＴを制御する。
【００２５】
また、スイッチング素子として、ＦＥＴ等の能動素子の他、任意の不揮発性の記憶素子を使用する形態をとることもできる。さらに不揮発性の記憶素子として、たとえばヒューズスイッチやアンチヒューズスイッチ等、熱溶断型または熱導通型の記憶素子を用いる形態も考えられる。
【００２６】
図４は、図２，３の回路による接続例を示す回路図である。同図に示すように、スイッチング素子５３４，５４１，５６２，５７３を閉路することにより、端子４０３を外部端子６０４に接続し、端子４０４を外部端子６０１に接続し、端子４０６を外部端子６０２に接続し、端子４０７を外部端子６０３に接続する形態を例示する。
【００２７】
この接続例のように、インダクタンス素子３の希望する区間、たとえば端子４０３〜４０７間の区間を選択して使用することができる。また、任意の端子、たとえば端子４０４，４０６をタップとして用いることも可能である。
【００２８】
図５は、図２，３の回路による他の接続例を示す回路図である。同図に示すように、スイッチング素子５３１，５３２，５４３，５６４を閉路することにより、端子４０３を外部端子６０１，６０２に接続し、端子４０４を外部端子６０３に接続し、端子４０６を外部端子６０４に接続する形態を例示する。この接続例のように、単一の端子４０３を複数の外部端子６０１，６０２に接続する等、自由度の高い接続が可能である。
【００２９】
図６は、図２，３の回路による他の接続例を示す回路図である。同図に示すように、スイッチング素子５２１，５４２，５５４，５６４，５７３を閉路することにより、端子４０２を外部端子６０１に接続し、端子４０４を外部端子６０２に接続し、端子４０５，４０６を外部端子６０４に接続し、端子４０７を外部端子６０３する形態を例示する。
【００３０】
たとえばインダクタンス素子３の端子４０５，４０６間に配線不良が発見された場合、この形態のように配線不良が発見された区間の端子４０５，４０６間をバイパスすることにより、健全な端子４０２〜４０５間と端子４０６，４０７間を接続して使用することができる。この場合、外部端子６０４はダミーとして扱えば良いし、もちろんタップとしても使用可能である。
【００３１】
以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００３２】
【図１】この発明の一実施形態に係る配線パターンの一部を示す平面図である。
【図２】インダクタンス素子の一例を示す等価回路である。
【図３】スイッチマトリクスの構成例を示す回路図である。
【図４】接続例を示す回路図である。
【図５】他の接続例を示す回路図である。
【図６】他の接続例を示す回路図である。
【符号の説明】
【００３３】
１，１０１〜１０３…配線パターン  ２０１，２０２…層間接続部  ３…インダクタンス素子  ４０１〜４０８…端子  ５１１〜５１４，５２１〜５２４，５３１〜５３４，５４１〜５４４，５５１〜５５４，５６１〜５６４，５７１〜５７４，５８１〜５８４…スイッチング素子  ６０１〜６０４…外部端子  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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