(57)【要約】【課題】電源電圧より高い外部電圧の印加により生じる半導体集積回路装置への流れ込み電流を防止する。【解決手段】本発明の出力回路は、電源端子、接地端子、外部電源と接続するための出力端子を有し、電源端子の電位から接地端子の電位にわたる範囲の電位を出力端子から出力可能な出力回路であって、一方の主電極が電源端子に接続され、他方の主電極が出力端子に接続された第１トランジスタと、一方の主電極が第１トランジスタの制御電極に接続され、他方の主電極が出力端子に接続された第２トランジスタと、第１トランジスタの制御電極に接続され、第１トランジスタの制御電極に蓄積した電荷を逃がすアース回路とを有し、第２トランジスタは、出力端子の電位が前記範囲から逸脱したときＯＮし、第１トランジスタは、第２トランジスタがＯＮしたときに出力端子の電位を制御端子に入力されることによってＯＦＦすることを特徴とする。【選択図】      図１
2006067004.tif 000002
【特許請求の範囲】
【請求項１】
電源端子、接地端子、外部電源と接続するための出力端子を有し、前記電源端子の電位から前記接地端子の電位にわたる範囲の電位を前記出力端子から出力可能な出力回路であって、
一方の主電極が前記電源端子に接続され、他方の主電極が前記出力端子に接続された第１トランジスタと、
一方の主電極が前記第１トランジスタの制御電極に接続され、他方の主電極が前記出力端子に接続された第２トランジスタと、
前記第１トランジスタの制御電極に接続され、前記第１トランジスタの制御電極に蓄積した電荷を逃がすアース回路と
を有し、
前記第２トランジスタは、前記出力端子の電位が前記範囲から逸脱したときＯＮし、
前記第１トランジスタは、前記第２トランジスタがＯＮしたときに前記出力端子の電位を制御端子に入力されることによってＯＦＦする
ことを特徴とする出力回路。
【請求項２】
前記アース回路は実質的に抵抗であり、
前記出力端子は、外部抵抗を介して前記外部電源に接続されており、
前記アース回路の抵抗値は、前記外部抵抗の抵抗値よりも大きい
ことを特徴とする請求項１に記載の出力回路。
【請求項３】
制御電極が入力端子に接続され、一方の主電極が前記電源端子に接続され、他方の主電極が前記第１トランジスタに接続された第３トランジスタと、
制御電極が入力端子に接続され、一方の主電極が前記接地端子に接続された第４トランジスタと、
一方の主電極が前記第４トランジスタの他方の主電極に接続され、他方の主電極が前記出力端子に接続され、制御電極が前記電源端子に接続された第５トランジスタと
を備えることを特徴とする請求項１又は２に記載の出力回路。
【請求項４】
制御電極が入力端子に接続され、一方の主電極が前記電源端子に接続された第３トランジスタと、
制御電極が入力端子に接続され、一方の主電極が前記接地端子に接続された第４トランジスタと、
一方の主電極が前記第３トランジスタ及び第４トランジスタの他方の主電極に接続され、他方の主電極が前記出力端子に接続され、制御電極が前記接地端子に接続された第５トランジスタと
を備えることを特徴とする請求項１又は２に記載の出力回路。
【請求項５】
前記アース回路が、
前記接地端子に接続された抵抗と、
一方の主電極が前記第１トランジスタの制御電極に接続され、制御電極が前記電源端子に接続された第６トランジスタと、
一方の主電極が前記第６トランジスタに接続され、他方の主電極が前記抵抗に接続され、制御電極が前記電源端子に接続された第７トランジスタと
を有することを特徴とする請求項１〜４のいずれかに記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、主に、半導体集積回路装置の内部電源電圧より電源電圧が高い半導体集積回路装置と接続する、半導体集積回路装置の信号インターフェース部に好適なものである。
【背景技術】
【０００２】
１個の半導体集積回路装置に集積可能な回路規模は有限であること等から、システムは複数個の半導体集積回路装置によって形成されるが、半導体集積回路装置間の信号インターフェースでは電源電圧が異なる場合がある。
【０００３】
そのため、信号レベルが異なる（例えば３．３Ｖと５Ｖ）半導体集積回路装置と接続する場合、電源電圧が低い側の半導体集積回路装置は、半導体集積回路装置の信号レベルに応じた信号インターフェースが必要となる場合がある。
【０００４】
この場合、低電圧側の半導体集積回路装置は、電源電圧より高い外部電源電圧を印加することができるトレラント出力回路や、プルアップ可能なトレラント出力回路を、信号インターフェースとして用いることが一般的であり、例えば、特許文献１〜３のような出力回路がある。
【０００５】
特許文献１及び３には、フローティングウェル上に３個のＰＭＯＳトランジスタを備え、外部から高電位が印加された場合に、第１及び第２のＰＭＯＳトランジスタがＯＦＦ状態になることで、外部電位による外部電流の電源への流れ込みを防止する出力回路について記載されている。
【０００６】
特許文献２には、出力端子が高インピーダンス状態のとき、他の出力ドライバ回路からの高電源電位が印加されても、低電源電位への電流の流れ込みを防ぐ技術が記載されている。
【０００７】
また、図２は、従来の半導体集積回路装置の出力回路の回路構成例を示す図であり、出力プルアップステートバッファ回路１００の回路構成例である。
【０００８】
図２において、端子ＥＢは、回路１００を作動／非作動させる信号が入力される。ＥＢ入力がＬレベルの場合、２入力ＮＡＮＤ回路１の出力ノード３２がＨレベルとなるため、ＰＭＯＳトランジスタＰ９はＯＦＦ状態となり、また２入力ＮＯＲ回路３の出力ノード１４がＬレベルとなるため、ＮＭＯＳトランジスタＮ９もＯＦＦ状態となるので、出力端子ＯＵＴからはいかなる信号も出力されない。つまり、回路１００は非作動の状態である。一方、ＥＢ入力がＨレベルの場合、回路１００は作動状態にあり、入力端子ＩＮからの入力に対応した信号が出力端末ＯＵＴから出力される。
【０００９】
回路１００が作動状態で、ＩＮ入力がＨレベルの場合、ＰＭＯＳトランジスタＰ９はＯＮ、ＮＭＯＳトランジスタＮ９はＯＦＦなので、出力端子ＯＵＴからはＶＤＤ電位（３．３Ｖ）が出力される。これに対して、ＩＮ入力がＬレベルの場合、ＰＭＯＳトランジスタＰ９はＯＦＦ、ＮＭＯＳトランジスタＮ９はＯＮなので、出力端子ＯＵＴからは接地電位が出力される。
【００１０】
また、図４は、従来のオープンドレイン回路構成である出力回路の構成を示す。図４において、ＮＭＯＳトランジスタＮ２４は、ソースがＮＭＯＳトランジスタＮ２５のドレインに接続し、ドレインが出力端子ＯＵＴに接続し、ゲートが出力用電源ＶＤＤに接続しノーマリーオン（常時ＯＮ）構成であり、ＮＭＯＳトランジスタＮ２５は、ゲートがインバータ２３の出力に接続し、ソースが接地電源ＧＮＤに接続し、ドレインがＮＭＯＳトランジスタＮ２４のソースに接続する。図４のオープンドレイン回路構成の出力回路２００は、出力信号振幅は０Ｖ〜外部電源電圧ＶＴＴ（例えば５Ｖ）である。
【特許文献１】特許第３３４０９０６号明細書
【特許文献２】特許第３３６６４８４号明細書
【特許文献３】特許第３４３２２２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図２の回路１００において、回路１００が作動状態のときの入力端子ＩＮ、出力端子ＯＵＴ及びノード３５のそれぞれの電位変化を図３に示す。
【００１２】
図２において、出力端子ＯＵＴは抵抗２１を介して外部電源ＶＴＴ（５Ｖ）と接続されているが、出力端子ＯＵＴからの出力が接地電位である場合、ＶＴＴの電圧は抵抗２１で降圧されるので、出力端子ＯＵＴからの出力は依然接地電位とほぼ等しく、問題はない。
【００１３】
しかし、出力端子ＯＵＴからの出力がＶＤＤ電位である場合、やはりＶＴＴの電圧は抵抗２１で降圧されるので、出力端子ＯＵＴからの出力はＶＤＤ（３．３Ｖ）付近にとどまり、ＶＴＴ（５Ｖ）に届かない（図３参照）。よって、ＯＵＴ端子に接続した機器が正常に作動しない可能性がある。
【００１４】
また、図４の出力回路２００において、出力端子ＯＵＴがＬレベルからＨレベルへの動作を行なう場合、出力端子ＯＵＴが出力するＨレベルは外部電源電圧で決まるため、上述したＶＩＨとＶＯＨとの関係は問題なく満足する。すなわち、出力端子ＯＵＴの出力信号振幅は外部電圧（例えば５Ｖ）まで上昇する。
【００１５】
しかし、図５に示すように、出力端子ＯＵＴの０Ｖ〜外部電源電圧（５Ｖ）までの立ち上がり動作速度は、外部抵抗２２で決まるため、遅いという問題があった。
【００１６】
そのため、半導体集積回路装置の電源電圧より電源電圧が高い半導体集積回路装置と接続する、半導体集積回路装置の信号インターフェースにおいて、入力端子がＬレベルからＨレベルに遷移し、出力端子がＬレベルを変化しようとする際に、そのプルアップ時間を滞留なく高速にすることができ、外部電圧から半導体集積回路側への流れ込み電流を抑えることができる出力回路が求められている。
【課題を解決するための手段】
【００１７】
かかる課題を解決するために、本発明の出力回路は、電源端子、接地端子、外部電源と接続するための出力端子を有し、電源端子の電位から接地端子の電位にわたる範囲の電位を出力端子から出力可能な出力回路であって、一方の主電極が電源端子に接続され、他方の主電極が出力端子に接続された第１トランジスタと、一方の主電極が第１トランジスタの制御電極に接続され、他方の主電極が出力端子に接続された第２トランジスタと、第１トランジスタの制御電極に接続され、第１トランジスタの制御電極に蓄積した電荷を逃がすアース回路とを有し、第２トランジスタは、出力端子の電位が前記範囲から逸脱したときＯＮし、第１トランジスタは、第２トランジスタがＯＮしたときに出力端子の電位を制御端子に入力されることによってＯＦＦすることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、電源端子、接地端子、外部電源と接続するための出力端子を有し、電源端子の電位から接地端子の電位にわたる範囲の電位を出力端子から出力可能な出力回路であって、一方の主電極が電源端子に接続され、他方の主電極が出力端子に接続された第１トランジスタと、一方の主電極が第１トランジスタの制御電極に接続され、他方の主電極が出力端子に接続された第２トランジスタと、第１トランジスタの制御電極に接続され、第１トランジスタの制御電極に蓄積した電荷を逃がすアース回路とを有し、第２トランジスタは、出力端子の電位が前記範囲から逸脱したときＯＮし、第１トランジスタは、第２トランジスタがＯＮしたときに出力端子の電位を制御端子に入力されることによってＯＦＦすることにより、半導体集積回路装置の電源電圧より高い外部電圧にプルアップすることができ、出力端子のＬ状態からＨ状態に変わる際に、外部電圧プルアップ時間を滞留なく高速にして、外部電圧から半導体集積回路側への流れ込み電流を抑えることができる。
【発明を実施するための最良の形態】
【００１９】
（Ａ）第１の実施形態
以下、本発明に係る出力回路の第１の実施形態について図面を参照して説明する。
【００２０】
（Ａ−１）第１の実施形態の構成
図１は、第1の実施形態の半導体集積回路の出力回路の回路図である。
【００２１】
図１において、半導体集積回路の出力回路１０は、入力端子ＩＮ、インバータ回路１１、ＰＭＯＳトランジスタ１２及び１３、ＮＭＯＳトランジスタ１４及び１５、抵抗１６、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８及び１９、出力端子ＯＵＴを備える。
【００２２】
出力端子ＯＵＴは、外部電源電圧（例えば５Ｖ）と抵抗２１を介して接続する。
【００２３】
入力端子ＩＮは、インバータ回路１１の入力側に接続する。インバータ回路１１は、入力側が入力端子ＩＮと接続し、出力側がＰＭＯＳトランジスタ１２のゲートとＮＭＯＳトランジスタ１９のゲートとに接続する。
【００２４】
ＰＭＯＳトランジスタ１２は、ゲートがインバータ回路１１の出力に接続し、ソースが出力用電源電位ＶＤＤ（例えば３．３Ｖ）に接続し、ドレインがＰＭＯＳトランジスタ１３のソースに接続する。
【００２５】
ＰＭＯＳトランジスタ１３は、ゲートがノード２０を通じてＰＭＯＳトランジスタ１７のソース及びＮＭＯＳトランジスタ１４のドレインに接続し、ソースがＰＭＯＳトランジスタ１２のドレインに接続し、ドレインとバルクとが出力端子ＯＵＴに接続する。
【００２６】
ＮＭＯＳトランジスタ１８は、ゲートが出力用電源電位ＶＤＤに接続し、ソースがＮＭＯＳトランジスタ１９のドレインに接続し、ドレインが出力端子ＯＵＴに接続し、ノーマリーオン（常時ＯＮ）構成である。ここで、ＮＭＯＳトランジスタ１８のゲートは、静電気放電（ＥＳＤ）対策のため、出力用電源電位ＶＤＤとの間にＰ型トランジスタ若しくは抵抗を介してもよい。
【００２７】
ＮＭＯＳトランジスタ１９は、ゲートがインバータ回路１１の出力に接続し、ソースが接地電源ＧＮＤに接続し、ドレインがＮＭＯＳトランジスタ１８のソースに接続する。なお、ＮＭＯＳトランジスタ１８及び１９は、縦積２段構成である。
【００２８】
ＰＭＯＳトランジスタ１７は、ゲートが出力用電源電圧ＶＤＤに接続し、ソースがノード２０を通じてＰＭＯＳトランジスタ１３のゲート及びＮＭＯＳトランジスタ１４のドレインに接続し、ドレインとバルクとが出力端子ＯＵＴに接続する。
【００２９】
ＮＭＯＳトランジスタ１４は、ゲートが出力用電源電圧ＶＤＤに接続し、ソースがＮＭＯＳトランジスタ１５のドレインに接続し、ドレインがノード２０を通じてＰＭＯＳトランジスタ１７のソースに接続する。
【００３０】
ＮＭＯＳトランジスタ１５は、ゲートが出力用電源電圧ＶＤＤに接続し、ソースが抵抗１６に接続し、ドレインがＮＭＯＳトランジスタ１４のソースに接続する。
【００３１】
抵抗１６は、ＮＭＯＳトランジスタ１５のソースと接地電源ＧＮＤとの間に接続される。また、抵抗２１は、出力端子ＯＵＴと外部電源との間に接続される。抵抗１６の抵抗値は、外部抵抗２１の抵抗値に比べて大きいものである。
【００３２】
ＮＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１５及び抵抗１６は、ノード２０の電位が上昇してきた場合に、ノード２０に蓄積した電荷を逃がすアース回路として機能する。
【００３３】
（Ａ−２）第１の実施形態の動作
次に、第１の実施形態に係る半導体集積回路の出力回路１０の回路動作について図面を参照して説明する。
【００３４】
以下では、半導体集積回路装置の電源電位ＶＤＤが３．３Ｖであり、出力端子ＯＵＴが接続する外部電源の電源電位ＶＴＴが５Ｖである場合の回路動作について説明する。
【００３５】
図１において、入力端子ＩＮがＬレベルのとき、インバータ回路１１の出力はＨレベルである。
【００３６】
従って、ゲートがインバータ回路１１の出力側に接続するＰＭＯＳトランジスタ１２はＯＦＦ状態になる。また、ゲートがインバータ回路１１の出力側に接続するＮＭＯＳトランジスタ１９はＯＮ状態になる。また、ＮＭＯＳトランジスタ１８はノーマリーＯＮであるから、出力端子ＯＵＴの電位はＬレベルとなる。
【００３７】
このとき、ＰＭＯＳトランジスタ１７はＯＦＦ状態であるから、ＮＭＯＳトランジスタ１４及び１５、抵抗１６により、ノード２０はＬレベルになるため、ＰＭＯＳトランジスタ１３はＯＮ状態となる。
【００３８】
次に、入力端子ＩＮがＬレベルからＨレベルに遷移した場合に、出力端子ＯＵＴのＨレベルへの立ち上がり動作について、図６を参照して説明する。図６は、出力回路１０の入力端子ＩＮ、出力端子ＯＵＴ及びノード２０のそれぞれの電位変化を示す図である。
【００３９】
入力端子ＩＮがＬレベルからＨレベルに遷移すると、インバータ回路１１の出力はＬレベルになる。従って、ＰＭＯＳトランジスタ１２はＯＮ状態になり、ＮＭＯＳトランジスタ１９はＯＦＦ状態になり、出力端子ＯＵＴの電位はＨレベルへと変化しはじめる。
【００４０】
この動作により、ノード２０の電位も、ＰＭＯＳトランジスタ１３のソース−ゲート間のカップリング容量の影響もあり、Ｈレベルと近づき、外部電源５ＶによりＰＭＯＳトランジスタ１３はＯＦＦの状態に近づき、ＰＭＯＳトランジスタ１７はＯＮの状態に近づく。
【００４１】
出力端子ＯＵＴにおける電位が内部電源電位（３．３Ｖ）を超えると、ＰＭＯＳトランジスタ１７はＯＮ状態となり、出力端子ＯＵＴから外部電流がＰＭＯＳトランジスタ１７を経由して流れ込み、ノード２０の電位が上昇する。
【００４２】
ノード２０の電位が上昇することで、ＰＭＯＳトランジスタ１３において、ゲート電位、ソース電位及びドレイン電位が出力端子ＯＵＴの電位と同電位となるため、ＰＭＯＳトランジスタ１３はＯＦＦ状態となり、出力端子ＯＵＴは外部電源レベル（５Ｖ）となる。
【００４３】
また、ＰＭＯＳトランジスタ１３がＯＦＦ状態となることで、外部電流のＰＭＯＳトランジスタ１２への経路がなくなるので、外部電流は、ＰＭＯＳトランジスタ１２へ流れることなく、ＰＭＯＳトランジスタ１７側に流れる。
【００４４】
そして、ＰＭＯＳトランジスタ１７がＯＮ状態なので、外部電流がノード２０に流れ込み続け、また抵抗１６の抵抗値が外部抵抗２１よりも大きい値なので、ノード２０は、外部電源レベル（５Ｖ）まで速やかに上昇する。
【００４５】
以上のように、ＰＭＯＳトランジスタ１３がＯＦＦ状態になることにより、外部電流のＰＭＯＳトランジスタ１２への流れ込みを防止することができる。
【００４６】
また、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１９がＯＦＦになることにより、外部電流が、出力端子ＯＵＴを経由してＰＭＯＳトランジスタ１７に流れ込む。
【００４７】
次に、図１に示す外部抵抗２１をなくし、出力端子ＯＵＴに外部抵抗２１を介さずに外部電源電圧が印加される場合の、出力端子ＯＵＴの立ち上がり動作について図７を参照して説明する。
【００４８】
入力端子ＩＮがＬレベルの場合、インバータ回路１１の出力がＨレベルとなり、ＰＭＯＳトランジスタ１２はＯＦＦ状態になり、ＮＭＯＳトランジスタ１９はＯＮ状態となる。また、ＮＭＯＳトランジスタ１８は、ノーマリーＯＮであるから、出力端子ＯＵＴはＬレベルである。
【００４９】
このとき、ＰＭＯＳトランジスタ１７はＯＦＦ状態であるから、ＮＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１５及び抵抗１６により、ノード２０はＬレベルであるため、ＰＭＯＳトランジスタ１３はＯＮ状態となる。
【００５０】
この状態から、入力端子ＩＮをＨレベルに変化させると、インバータ回路１１の出力はＬレベルとなるから、ＮＭＯＳトランジスタ１９はＯＦＦ状態となり、ＰＭＯＳトランジスタ１２はＯＮ状態となり、出力端子ＯＵＴはＨレベルへと変化しはじめる。
【００５１】
この動作により、ノード２０は、ＭＯＳカップリング容量の影響もあり、Ｈレベルへと近づくが、外部抵抗２１がないため外部電源の効果が得られず、ＰＭＯＳトランジスタ１７はＯＦＦ状態となり、ＮＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１５及び抵抗１６により、ノード２０はＬレベルとなるため、出力端子ＯＵＴはＨレベルになる。
【００５２】
（Ａ−３）第１の実施形態の効果
以上のように、本実施形態によれば、外部電源（５Ｖ）に外部抵抗を介して出力端子を接続することで、Ｈレベル出力時に５Ｖの信号が出力されることになり、動作振幅が０Ｖ〜５Ｖとなり、例えば、ＣＭＯＳ５ＶのようなＶＩＨ規格が内部電源よりも高いＬＳＩとのインターフェースが可能となる。また、出力信号は、内部電源レベル３．３Ｖまでは内部のトランジスタで動作するため、オープンドレイン回路よりも高速に動作することが可能となる。
【００５３】
また、インターフェースレベルが３．３Ｖになったときは外部抵抗を取り除けば０Ｖ〜３．３Ｖの振幅での動作が可能となる。
【００５４】
（Ｂ）第２の実施形態
次に、本発明の出力回路の第２の実施形態について図面を参照して説明する。
【００５５】
（Ｂ−１）第２の実施形態の構成
図８は、第２の実施形態の半導体集積回路の出力回路の回路構成図を示す。
【００５６】
図８に示すように、本実施形態の半導体集積回路の出力回路２０は、インバータ回路８１、ＰＭＯＳトランジスタ８２、ＮＭＯＳトランジスタ８３、ＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５とで構成されるトランスファーゲート、ＮＭＯＳトランジスタ８６及び８７、抵抗８８、ＰＭＯＳトランジスタ８９を備える。
【００５７】
出力端子ＯＵＴは、外部電源電圧と抵抗９２を介して接続する。
【００５８】
入力端子ＩＮは、インバータ回路８１の入力側に接続する。インバータ回路８１は、入力側が入力端子ＩＮに接続し、出力側がＰＭＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ８３のゲートに接続する。
【００５９】
ＰＭＯＳトランジスタ８２は、ゲートがインバータ回路８１の出力に接続し、ソースが出力用電源電圧ＶＤＤに接続し、ドレインがノード９０を通じてＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５とで構成されるトランスファに接続する。
【００６０】
ＮＭＯＳトランジスタ８３は、ゲートがインバータ回路８１の出力に接続し、ソースが接地電源ＧＮＤに接続し、ドレインがノード９０を通じてＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５とで構成されるトランスファに接続する。
【００６１】
ノード９０は、ＰＭＯＳトランジスタ８２のドレイン及びＮＭＯＳトランジスタ８３のドレインと、ＰＭＯＳトランジスタ８４のドレイン及びＮＭＯＳトランジスタ８５のドレインとに接続するノードである。
【００６２】
ＰＭＯＳトランジスタ８４は、ゲートがノード９１に接続し、ソースとバルクとが出力端子ＯＵＴに接続し、ドレインがノード９０に接続する。
【００６３】
ＮＭＯＳトランジスタ８５は、ゲートが電源電圧ＶＤＤに接続し、ソースが出力端子ＯＵＴに接続し、ドレインがノード９０に接続する。
【００６４】
ここで、ＰＭＯＳトランジスタ８４及びＮＭＯＳトランジスタ８５は、ノード９０と出力端子ＯＵＴとの間に接続する。
【００６５】
ＮＭＯＳトランジスタ８６は、ゲートが出力用電源電圧ＶＤＤに接続し、ソースがＮＭＯＳトランジスタのドレインに接続し、ドレインがノード９１に接続する。
【００６６】
ＮＭＯＳトランジスタ８７は、ゲートが出力用電源電圧ＶＤＤに接続し、ソースが抵抗８８に接続し、ドレインがＮＭＯＳトランジスタ８６のソースに接続する。
【００６７】
抵抗８８は、ＮＭＯＳトランジスタ８７と接地電源ＧＮＤとの間に接続する。
【００６８】
ＮＭＯＳトランジスタ８６、ＮＭＯＳトランジスタ８７及び抵抗８８は、ノード９１の電位が上昇してきた場合に、ノード９１に蓄積した電荷を逃がすアース回路として機能する。
【００６９】
ＰＭＯＳトランジスタ８９は、ゲートが出力用電源電圧ＶＤＤに接続し、ソースとバルクとが出力端子ＯＵＴに接続し、ドレインがノード９１に接続する。このＰＭＯＳトランジスタ８９は、ノード９１と出力端子ＯＵＴとの間に接続する。
【００７０】
なお、ＰＭＯＳトランジスタ８２のバルクは出力用電源電圧ＶＤＤであり、ＮＭＯＳトランジスタのバルクは接地電源ＧＮＤである。
【００７１】
（Ｂ−２）第２の実施形態の動作
次に、第２の実施形態に係る半導体集積回路装置の出力回路の回路動作について図面を参照して説明する。
【００７２】
以下では、トランジスタに接続されている内部電源電位が３．３Ｖであり、出力端子ＯＵＴと抵抗９２を介して接続される外部電源電位が３Ｖの場合について説明する。
【００７３】
図９は、第２の実施形態の出力端子ＯＵＴの立ち上がりタイミング動作について説明する説明図である。
【００７４】
入力端子ＩＮがＬレベルのとき、インバータ回路８１の出力はＨレベルであるから、ＰＭＯＳトランジスタ８２はＯＦＦ状態であり、ＮＭＯＳトランジスタ８３はＯＮ状態である。また、ＮＭＯＳトランジスタ８５はノーマリーＯＮであるから、出力端子ＯＵＴはＬレベルである。
【００７５】
そして、ＰＭＯＳトランジスタ８９はＯＦＦ状態であり、ＮＭＯＳトランジスタ８６及び８７、抵抗８８により、ノード９１はＬレベルになるため、ＰＭＯＳトランジスタ８４はＯＮ状態である。
【００７６】
この状態で、入力端子ＩＮがＬレベルからＨレベルに遷移すると、インバータ回路８１の出力はＬレベルになる。従って、ＰＭＯＳトランジスタ８２はＯＮ状態になり、ＮＭＯＳトランジスタ８３はＯＦＦ状態になり、ノード９０はＨレベルとなるから、出力端子ＯＵＴもＨレベルに変化しはじめる。
【００７７】
この動作により、ノード９１は、カップリング容量の影響もあり、Ｈレベルへと近づき、外部電源電位５Ｖにより、ＰＭＯＳトランジスタ８４はＯＦＦ状態に近づき、ＰＭＯＳトランジスタ８９はＯＮ状態に近づく。
【００７８】
出力端子ＯＵＴが内部電源電位（３．３Ｖ）を超えると、ＰＭＯＳトランジスタ８９はＯＮとなり、ＰＭＯＳトランジスタのゲート電圧、ソース電圧及びドレイン電圧が、出力端子ＯＵＴと同電位となるため、ＰＭＯＳトランジスタ８４はＯＦＦ状態となり、出力端子ＯＵＴは外部電源電位（５Ｖ）となる。
【００７９】
次に、図１０は、外部電源への抵抗９２がない場合の立ち上がりタイミングを説明する説明図である。
【００８０】
入力端子ＩＮがＬレベルのとき、インバータ回路８１の出力はＨレベルであるから、ＰＭＯＳトランジスタ８２はＯＦＦ状態であり、ＮＭＯＳトランジスタ８３はＯＮ状態である。また、ＮＭＯＳトランジスタ８５はノーマリーＯＮであるから出力端子ＯＵＴはＬレベルである。
【００８１】
そして、ＰＭＯＳトランジスタ８９はＯＦＦ状態であり、ＮＭＯＳトランジスタ８６及び８７、抵抗８８により、ノード９１はＬレベルになるため、ＰＭＯＳトランジスタ８４はＯＮ状態となる。
【００８２】
この状態で、入力端子ＩＮがＬレベルからＨレベルに遷移すると、インバータ回路８１の出力がＬレベルになり、ＮＭＯＳトランジスタ８３はＯＦＦ状態となり、ＰＭＯＳトランジスタ８２はＯＮ状態となる。また、ノード９０はＨレベルとなり、出力端子ＯＵＴはＨレベルと変化しはじめる。
【００８３】
この動作により、ノード９１はＭＯＳカップリング容量の影響もあり、Ｈレベルへと近づくが、外部抵抗がないため外部電源の効果が得られず、ＰＭＯＳトランジスタ８９はＯＦＦ状態となり、ＮＭＯＳトランジスタ８６及び８７、抵抗８８により、ノード９１はＬレベルになり、出力端子ＯＵＴはＨレベルになる。
【００８４】
（Ｂ−３）第２の実施形態の効果
以上、第２の実施形態によれば、外部電源（５Ｖ）に外部抵抗を介して出力端子を接続することで、Ｈレベル出力時に５Ｖの信号が出力されることになり、動作振幅が０〜５Ｖとなり、ＣＭＯＳ５ＶのようなＶＩＨ規格が内部電源よりも高いＬＳＩとのインターフェースが可能となる。また、出力信号は内部電源レベル３．３Ｖまでは内部のトランジスタで動作するため、オープンドレイン回路よりも高速に動作することが可能となる。
【００８５】
また、インターフェースレベルが３．３Ｖになったときは外部抵抗を取り除けば、０〜３．３Ｖの振幅での動作が可能となる。
【００８６】
さらに、ＰＭＯＳトランジスタ８４及び８９、ＮＭＯＳトランジスタ８５〜８７、抵抗８８をノード９０出力端子ＯＵＴの間に別途設けることが可能であるため、既存レイアウトデータへの機能追加ができる。
【００８７】
（Ｃ）他の実施形態
上述した第１の実施形態では、プッシュプル回路の論理で説明したが、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１９がトライステートの論理で動作するように論理構成すれば、トライステート出力回路としても適用可能である。
【００８８】
上述した第２の実施形態では、インバータ回路８１、ＰＭＯＳトランジスタ８２、ＮＭＯＳトランジスタ８３のプッシュプル回路の論理で説明したが、その部分をトライステート回路構成にすることで、トライステート出力回路としても適用可能である。
【００８９】
また、上述した第１及び第２の実施形態説明した回路構成は限定されない。例えば、電源電位等の極性を変えることで、ＰＭＯＳトランジスタをＮＭＯＳトランジスタとしたり、又逆にＮＭＯＳトランジスタをＰＭＯＳトランジスタとしたりしてもよい。また例えば、各ＭＯＳトランジスタをバイポーラトランジスタ等の素子で構成してもよい。
【図面の簡単な説明】
【００９０】
【図１】第１の実施形態の出力回路の回路構成図である。
【図２】従来の出力回路の回路動作を示す説明図である。
【図３】従来の出力回路の端子ＩＮ、端子ＯＵＴ及びノード３５の電位変化を示すシミュレーション結果図である。
【図４】従来の出力回路の回路動作を示す説明図である。
【図５】従来の出力回路の端子ＩＮ及び端子ＯＵＴの電位変化を示すシミュレーション結果図である。
【図６】第１の実施形態の出力回路の端子ＩＮ、端子ＯＵＴ及びノード２０の電位変化を示すシミュレーション結果図である。
【図７】第１の実施形態の出力回路の端子ＩＮ、端子ＯＵＴ及びノード２０の電位変化を示すシミュレーション結果図である。
【図８】第２の実施形態の出力回路の回路構成図である。
【図９】第２の実施形態の出力回路の端子ＩＮ、端子ＯＵＴ及びノード９１の電位変化を示すシミュレーション結果図である。
【図１０】第２の実施形態の出力回路の端子ＩＮ、端子ＯＵＴ及びノード９１の電位変化を示すシミュレーション結果図である。
【符号の説明】
【００９１】
１０…出力回路、
ＩＮ…入力端子、ＯＵＴ…出力端子、１１…インバータ回路、
１２、１３、１７…ＰＭＯＳトランジスタ、
１４、１５、１８、１９…ＮＭＯＳトランジスタ、
１６…抵抗、２１…抵抗、
２０…出力回路、
ＩＮ…入力回路、ＯＵＴ…出力回路、８１…インバータ回路、
８２、８４、８９…ＰＭＯＳトランジスタ、
８３、８５、８６、８７…ＮＭＯＳトランジスタ、
８８…抵抗、９２…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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