(57)【要約】【課題】広いノイズ・マージンを有し、実装面積が小さく、且つ低消費電力で動作する信号受信回路を提供する。【解決手段】閾値制御端子ＣＮＴに入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータ（ＶＴ−ＩＮＶ）２の入力端子に入力される入力信号Ｖｉｎを、閾値制御端子ＣＮＴの閾値制御端子に入力する構成とする。この構成により、ＶＴ−ＩＮＶ２の論理閾値電圧にシュミットトリガ・インバータと同様のヒステリシス特性を持たせ、ノイズ・マージンを広げることができる。また、実装面積・消費電力はＣＭＯＳインバータと同程度に抑えられる。【選択図】        図１
2006060689.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータを有し、前記入力端子に入力される入力信号が前記閾値制御端子に閾値制御電圧信号として入力されることを特徴とする信号受信回路。
【請求項２】
前記論理閾値可変インバータの前段に直列に接続されたインバータを備えていることを特徴とする請求項１記載の信号受信回路。
【請求項３】
前記閾値制御端子に入力する入力信号を所定の時間遅延する遅延回路を備えていることを特徴とする請求項１又は２記載の信号受信回路。
【請求項４】
前記遅延回路は、２個のインバータが直列接続されたバッファであることを特徴とする請求項３記載の信号受信回路。
【請求項５】
前記遅延回路は、抵抗であることを特徴とする請求項３記載の信号受信回路。
【請求項６】
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な第１の論理閾値可変インバータと、
前記出力端子から出力される出力信号を反転する出力反転回路と、
を備え、
前記出力反転回路の出力信号が前記閾値制御端子に閾値制御電圧信号として入力されることを特徴とする信号受信回路。
【請求項７】
前記出力反転回路は、第２の論理閾値可変インバータにより構成されており、前記出力反転回路の出力信号が、前記第１及び第２の論理閾値可変インバータに閾値制御電圧信号として入力されることを特徴とする請求項６記載の信号受信回路。
【請求項８】
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータを用いた信号受信方法であって、
前記論理閾値可変インバータに入力される入力信号の電圧と前記論理閾値可変インバータの論理閾値電圧の差が所定の閾値以上となるように、前記入力信号の電圧に応じて前記閾値制御電圧信号を変化させることを特徴とする信号受信方法。
【請求項９】
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータを用いた信号受信方法であって、
前記論理閾値可変インバータに入力される入力信号の電圧と前記論理閾値可変インバータの論理閾値電圧の差が所定の閾値以上で且つ前記入力信号の振幅以下となるように、前記論理閾値可変インバータの出力信号の電圧に応じて前記閾値制御電圧信号を変化させることを特徴とする信号受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小振幅信号又はノイズ信号比（Signal to Noise ratio：以下、「ＳＮＲ」という。）が小さい信号の受信に適する信号受信回路技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化・大規模化の進展に伴い、ＬＳＩの消費電力の増大の問題が顕在化しつつある。特に、携帯電話やノートパソコン等の携帯機器の普及に伴い、バッテリー駆動による長時間使用の要請は益々高まる傾向にある中で、ＬＳＩの低消費電力化は最も重要な課題の一つである。
【０００３】
ＬＳＩの消費電力は、その電源電圧の自乗に逆比例する。従って、消費電力を低減する最も有効な方法は、電源電圧を低減することである。しかしながら、電源電圧の低減は、ＬＳＩの演算処理速度の低下を招くという問題を引き起こす。そこで、回路間通信において、信号振幅を小さくし、速度性能を損なうことなく消費電力を低減する研究開発が行われている（例えば、特許文献１〜３参照）。
【０００４】
斯かる小振幅信号通信においては、受信側において、信号線から受信される小振幅信号を検出して増幅し出力する信号受信回路が不可欠である。そして、このような用途に使用する信号受信回路においては、信号振幅の縮小に伴うＳＮＲの低下やリンギング（ringing）の顕在化に対応して、ノイズ・マージンンを如何に確保するかが重要な技術課題となる。
【０００５】
図１７は、差動方式を採用した従来の回路間通信システムの回路構成を表す図である。この通信回路は、信号送信回路１００及び信号受信回路１０１の間が２本の伝送線１０２により接続されている。信号送信回路１００は、１個の電流源１０３と４個のＭＯＳトランジスタ１０４〜１０７により構成された差動増幅器を備えている。電流源１０３の出力は、約３．５ｍＡであり、伝送線１０２のインピーダンスは１００Ωとする。このとき、差動増幅器の電圧出力は、約３５０ｍＶの小信号となる。
【０００６】
信号受信回路１０１は、１００Ωの終端抵抗１０８及び差動増幅器１０９を備えている。差動増幅器１０９は、終端抵抗１０８の両端に現れる３５０ｍＶの小信号を増幅して出力する。
【０００７】
このように、信号受信回路１０１において、差動増幅器１０９で小信号を受信することにより、伝送線１０２において小信号に重畳する同相ノイズを除去することが可能となると共に、ランダムノイズを低減することが可能となる。
【０００８】
しかしながら、このような構成とした場合、回路間通信を行うために２本の伝送線が必要となる。また、差動アンプは少なくとも４個のＭＯＳトランジスタに加え電流源回路が必要とされる。従って、通常のレシーバ（２段のＣＭＯＳインバータ等）を使用した場合に比べて実装面積が大きくなるという問題がある。また、差動増幅器において必要とされるバイアス電流等により、その消費電力を小さく押さえることが困難であるという問題もある。
【０００９】
そこで、差動伝送方式を使用しない小信号用の信号受信回路として、シュミットトリガ・インバータを使用した信号受信回路が知られている。図１８は、シュミットトリガ・インバータを使用した信号受信回路の構成及びその動作を表す図である（例えば、特許文献４，５参照）。
【００１０】
図１８（ａ）には、シュミットトリガ・インバータを使用した信号受信回路が示されている。この信号受信回路は、シュミットトリガ・インバータ１１１とインバータ１１２とを直列接続し、シュミットトリガ・インバータ１１１の入力端子に小信号（以下、「入力信号」という。）Ｖｉｎを入力し、増幅された信号（以下、「出力信号」という。）Ｖｏｕｔ２をインバータ１１２から出力する構成からなる。
【００１１】
図１８（ｂ）にその動作を示す。入力信号Ｖｉｎは、その立ち上がりエッジや立ち下がりエッジにおいてリンギングが発生する。信号受信回路の入力インピーダンスと伝送路のインピーダンスとが整合していればリンギングは押さえることができるが、一般に完全に整合させることは困難であり、多少なりともこのようなリンギングは生じる。特に、伝送信号が高周波化するとこの現象は顕在化する。
【００１２】
この場合、シュミットトリガ・インバータ１１１は、入力信号Ｖｉｎの最初の立ち上がりの時点では、その論理閾値電圧は、入力信号のＬレベル（＝０Ｖ）とＨレベル（＝ＶＤＤ）との中間の電圧（以下、「中間電圧」という。）Ｖｔｈ＝ＶＤＤ／２よりも高い状態にある。この状態におけるシュミットトリガ・インバータ１１１の閾値電圧をＶｉＨとする。ＶｉＨ＞Ｖｔｈである。
【００１３】
入力信号Ｖｉｎの電圧が閾値電圧ＶｉＨを越えたときに、シュミットトリガ・インバータ１１１の出力電圧Ｖｏｕｔ１はＨレベルからＬレベルに反転する。このとき、シュミットトリガ・インバータ１１１の論理閾値電圧は、こんどは中間電圧Ｖｔｈよりも低い状態に遷移する。この状態におけるシュミットトリガ・インバータ１１１の閾値電圧をＶｉＬとする。ＶｉＬ＜Ｖｔｈである。
【００１４】
入力信号Ｖｉｎの電圧は、Ｈレベルに達した後にＶＤＤをオーバーシュートする。そしてその後、今度はＶＤＤをアンダーシュートする。このアンダーシュートによって、入力信号Ｖｉｎの電圧はＶＤＤを大きく下回る。アンダーシュートが大きい場合には、中間電圧Ｖｔｈを下回る場合がある。しかしながら、入力信号Ｖｉｎの電圧のアンダーシュートが閾値電圧ＶｉＬを下回らない限り、その出力電圧Ｖｏｕｔ１にアンダーシュートによるノイズは伝搬されず、インバータ１１２の出力電圧Ｖｏｕｔ２は正常に出力される。
【００１５】
図１９は、図１８（ａ）の信号受信回路の具体的な回路構成を表す図である（特許文献４，５参照）。この回路では、シュミットトリガ・インバータ１１１は、３石のｐチャネル型のＭＯＳトランジスタ１１３〜１１５と３石のｎチャネル型のＭＯＳトランジスタ１１６〜１１８を使用して構成される。
【００１６】
入力信号ＶｉｎがＬレベルにある場合、２つのｐチャネル型のＭＯＳトランジスタ１１３，１１４はオン状態、２つのｎチャネル型のＭＯＳトランジスタ１１６，１１７はオフ状態にある。従って、出力信号Ｖｏｕｔ１はＨレベルにある。このとき、ＭＯＳトランジスタ１１５はオフ状態、ＭＯＳトランジスタ１１８はオン状態となる。
【００１７】
入力信号Ｖｉｎが徐々にＨレベルに移行し、ＬレベルとＨレベルとの中間電位を越えると、まず、ＭＯＳトランジスタ１１７がオン状態に遷移し始める。これにより、ＭＯＳトランジスタ１１８，１１７を通って電流が流れ始め、ＭＯＳトランジスタ１１８とＭＯＳトランジスタ１１７との間の接点Ａの電位が低下し始める。但し、ＭＯＳトランジスタ１１７がオン状態に遷移し始めた初期は、ＭＯＳトランジスタ１１７の抵抗が大きく、当該接点Ａの電位は高い。
【００１８】
入力信号Ｖｉｎが更にＨレベルに向かうと、ＭＯＳトランジスタ１１７の抵抗が下がり、接点Ａの電位が下がる。更に、入力信号Ｖｉｎが上昇すると、今度はＭＯＳトランジスタ１１６もオン状態となる。これにより、出力ノードＢにチャージされていた電荷がＭＯＳトランジスタ１１６，１１７を経由して放電され、出力ノードＢの電位（出力電圧Ｖｏｕｔ１）が急激にＬレベルとなる。
【００１９】
入力信号ＶｉｎがＨレベルからＬレベルに遷移する場合も同様であり、この場合には、ｐチャネル型のＭＯＳトランジスタ１１３，１１４，１１５が、ｎチャネル型のＭＯＳトランジスタ１１７，１１６，１１８の上述した役割を担う。
【００２０】
このように、図１９のシュミットトリガ・インバータ１１１は、入力信号ＶｉｎがＬレベルからＨレベルに遷移する時には、論理閾値電圧はＨレベル側に偏っており、入力信号ＶｉｎがＨレベルからＬレベルに遷移する時には、論理閾値電圧はＬレベル側に偏っている。これにより、入力信号Ｖｉｎに対するノイズ・マージンンは、一般の相補型のバッファ回路（ＣＭＯＳインバータを２個直列接続したもの）に比べて大きくなる。但し、電源からグランドＧＮＤに流れる貫通電流は、相補型のバッファ回路と比較するとかなり大きくなる。
【００２１】
図２０は、シュミットトリガ・インバータを使用した信号受信回路の他の構成及びその動作を表す図である（特許文献６参照）。
【００２２】
図２０（ａ）は、シュミットトリガ・インバータを使用した信号受信回路の他の例の回路構成が示されている。この信号受信回路は、図１８の信号受信回路と比較すると、インバータ１１２とシュミットトリガ・インバータ１１１との順序が逆となるように直列接続されている。インバータ１１２の入力端子に入力信号Ｖｉｎが入力され、シュミットトリガ・インバータ１１１の出力端子から出力信号Ｖｏｕｔ２が出力される。
【００２３】
図２０（ｂ）にその動作を示す。この場合、入力信号Ｖｉｎの立ち上がりエッジにおいて発生するリンギングのようなノイズは、インバータ１１２の出力電圧Ｖｏｕｔ１に伝搬される。しかしながら、インバータ１１２の入出力特性の非線形性により、入力信号Ｖｉｎのノイズのレベルは圧縮される。
【００２４】
そして、このノイズが圧縮された出力電圧Ｖｏｕｔ１は、シュミットトリガ・インバータ１１１に入力される。シュミットトリガ・インバータ１１１は、前述のように、入力される電圧レベルがＬレベルの場合には論理閾値電圧はＨレベルに偏り、入力される電圧レベルがＨレベルの場合には論理閾値電圧はＬレベルに偏るといった、論理閾値電圧のヒステリシス特性を有する。この論理閾値電圧のヒステリシス特性によって、出力電圧Ｖｏｕｔ１に現れる圧縮されたノイズは完全に除去される。
【００２５】
このように、入力信号Ｖｉｎのノイズをインバータ１１２で圧縮した後にシュミットトリガ・インバータ１１１でノイズ除去を行うことで、より大きなノイズ・マージンンを得ることが可能となる。
【００２６】
図２１は、図２０（ａ）の信号受信回路の具体的な回路構成を表す図である（特許文献６参照）。この場合、シュミットトリガ・インバータ１１１は、３つのインバータ１２１，１２２，１２３を直列に接続し、中央のインバータ１２２に対して並列に逆向きにもう一つのインバータ１２４を接続した構成が採られている。中央のインバータ１２２，１２４はラッチ回路となっており、入力される電圧Ｖｏｕｔ１がＨレベル又はＬレベルの時は安定状態にある。従って、インバータ１２２，１２４で構成されるラッチ回路が、入力側がＬレベルの安定状態にある場合に、これを入力側がＨレベルの安定状態に遷移させるためには、ＨレベルとＬレベルとの中間電圧より高い電圧を印加する必要がある。逆に、当該ラッチ回路が、入力側がＨレベルの安定状態にある場合に、これを入力側がＬレベルの安定状態に遷移させるためには、ＨレベルとＬレベルとの中間電圧より低い電圧を印加する必要がある。これにより、論理閾値電圧のヒステリシス特性が得られる。
【特許文献１】特開平７−２０２６６５号公報
【特許文献２】特開平９−２７０６９６号公報
【特許文献３】特開２０００−１０１４１７号公報
【特許文献４】特公昭５９−１００５号公報
【特許文献５】特開平１０−２７０９８７号公報
【特許文献６】特開平９−２３１４０号公報
【特許文献７】特開２００２−２２２９４４号公報
【特許文献８】特願２００３−２０６５１号明細書
【特許文献９】特願２００３−９３６４４号明細書
【非特許文献１】有馬裕，浅野種正，「利得係数可変MOSトラン ジスター An Adjustable βＭＯＳトランジスタ (A-MOS)」，第５回システムLSIワークショップ、 ポスター発表、電子情報通信学会集積回路研究専門委員会、pp.271-274、2001年11月 27日
【非特許文献２】Yutaka Arima, Naoki Nakanose, and Tanemasa Asano, "A Logic Threshold Voltage Conversion Circuitry with Variable Channel-Size MOSEFT", The Transactions of The IEICE, Vol. J86-C No.8, pp.894-901, August 2003.
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上述のように、シュミットトリガ・インバータを使用すれば、差動信号を用いることなくノイズ・マージンの広い信号受信回路を構成することが可能である。しかしながら、シュミットトリガ・インバータを使用する場合、通常のＣＭＯＳインバータを使用した相補型のバッファ回路に比べて回路を構成する素子数が多くなることから、広い実装面積を要するという問題がある。
【００２８】
また、図１９に示したシュミットトリガ・インバータの場合、入力信号が遷移する際の貫通電流が相補型のバッファ回路に比べて相当大きいため、低消費電力化が困難であるという問題がある。
【００２９】
一方、図２１のように、シュミットトリガ・インバータを、すべてＣＭＯＳインバータを組み合わせることによって構成した場合、入力信号が遷移する際の貫通電流はある程度低減することができる。しかしながら、多数のＣＭＯＳインバータを実装する必要があり、実装面積が大きくなるという問題がある。
【００３０】
そこで、本発明の目的は、広いノイズ・マージンを有し、実装面積が小さく、且つ低消費電力で動作する信号受信回路を提供することにある。
【課題を解決するための手段】
【００３１】
本発明に係る信号受信回路の第１の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータを有し、前記入力端子に入力される入力信号が前記閾値制御端子に閾値制御電圧信号として入力されることを特徴とする。
【００３２】
この構成によれば、入力信号がＬレベルの場合、論理閾値可変インバータ（Variable Threshold Inverter ：以下、「ＶＴ−ＩＮＶ」という。尚、ＶＴ−ＩＮＶの詳細な説明は「実施例」の欄を参照。）の論理閾値電圧は、入力信号のＨレベルとＬレベルの中間値電圧（以下、「中間電圧」という。）よりも高い値となる。逆に、入力信号がＨレベルの場合、ＶＴ−ＩＮＶの論理閾値電圧は、中間電圧よりも低い値となる。従って、入力信号がＬレベル又はＨレベルにある場合に入力信号にノイズが重畳して入力電圧値が瞬間的に中間電圧近傍まで上昇又は下降した場合でも、ＶＴ−ＩＮＶの出力信号はＨレベル又はＬレベルに保たれる。従って、ＶＴ−ＩＮＶは、通常のインバータに比べてノイズ・マージンンを大きくすることができる。
【００３３】
入力信号がＬレベルからＨレベルに遷移する場合において、まず、入力信号がＬレベルから上昇すると、それに伴って閾値制御端子に入力される閾値制御電圧（すなわち、入力信号）も上昇する。閾値制御電圧が上昇すると、ＶＴ−ＩＮＶの論理閾値電圧は下降する。そして、論理閾値電圧が入力信号よりも低くなったときに、ＶＴ−ＩＮＶの出力信号はＨレベルからＬレベルに遷移する。このようにして、出力信号のＨレベルからＬレベルへの遷移が行われる。尚、入力信号がＨレベルからＬレベルに遷移する場合も同様である。
【００３４】
このように、本発明の信号受信回路は、シュミットトリガ・インバータと同様に論理閾値電圧のヒステリシス特性を有し、入力信号の変化に応じて、論理閾値電圧を変化させて常に入力信号電圧と論理閾値電圧との差が、入力信号のスイング幅の１／２の電位差よりも大きくなるように制御される。そのため、通常の相補型のバッファ回路に比べてノイズ・マージンが広く、耐ノイズ性能に優れている。
【００３５】
また、ＶＴ−ＩＮＶは、ｐチャネル型のチャネル・サイズ可変調ＭＯＳトランジスタ（Variable channel Size Metal Oxide Semiconductor：以下、「ＶＳ−ＭＯＳ」という。尚、ＶＳ−ＭＯＳの詳細な説明は「実施例」の欄を参照。）とｎチャネル型のＶＳ−ＭＯＳとをＣＭＯＳ型に接続し、両ＶＳ−ＭＯＳの制御ゲートを共通に接続した構成を有する。従って、制御ゲート端子の実装面積が増える以外は、通常のＣＭＯＳインバータの実装面積と同じである。従って、従来の相補型の信号受信回路と同等の実装面積により構成することが可能である。
【００３６】
更に、ＶＴ−ＩＮＶは、論理閾値電圧が閾値制御電圧信号により変化することを除き、通常のＣＭＯＳインバータと同じ動作をする。従って、従来の相補型の信号受信回路と同様、貫通電流が少なく、極めて低消費電力で動作させることが可能である。
【００３７】
本発明に係る信号受信回路の第２の構成は、前記第１の構成において、前記論理閾値可変インバータの前段に直列に接続されたインバータを備えていることを特徴とする。
【００３８】
この構成によれば、ノイズが重畳した入力信号は、まず前段のインバータを通過することにより、インバータの非線形性によりノイズ振幅が圧縮される。そして、このノイズ振幅が圧縮された入力信号が後段のＶＴ−ＩＮＶに入力され、上述のように重畳したノイズが完全に除去される。このように、ＶＴ−ＩＮＶの前段でインバータによりノイズ振幅を圧縮することによって、信号受信回路のノイズ・マージンンを更に広くすることが可能となる。
【００３９】
本発明に係る信号受信回路の第３の構成は、前記第１又は２の構成において、前記閾値制御端子に入力する入力信号を所定の時間遅延する遅延回路を備えていることを特徴とする。
【００４０】
この構成によれば、ＶＴ−ＩＮＶの論理閾値電圧の遷移は、入力信号の遷移から所定の時間だけ遅延される。従って、入力信号の遷移時に入力信号にリンギングのような大きなノイズが重畳した場合においても、出力信号にそのノイズの影響が現れるのを有効に防止することができる。
【００４１】
また、入力信号の立ち上がりや立ち下がりにおいて生じるリンギングの影響が、出力信号に現れるのを有効に防止することが可能となる。
【００４２】
本発明に係る信号受信回路の第４の構成は、前記第３の構成において、前記遅延回路は、２個のインバータが直列接続されたバッファであることを特徴とする。
【００４３】
この構成によれば、少ない実装面積で遅延回路を構成することができるので、信号受信回路全体の実装面積を極めて小さくすることが可能となる。
【００４４】
本発明に係る信号受信回路の第５の構成は、前記第３の構成において、前記遅延回路は、抵抗であることを特徴とする。
【００４５】
この構成によれば、少ない実装面積で遅延回路を構成することができるので、信号受信回路全体の実装面積を極めて小さくすることが可能となる。
【００４６】
本発明に係る信号受信回路の第６の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な第１の論理閾値可変インバータと、前記出力端子から出力される出力信号を反転する出力反転回路と、を備え、前記出力反転回路の出力信号が前記閾値制御端子に閾値制御電圧信号として入力されることを特徴とする。
【００４７】
この構成によれば、入力信号がＬレベルの場合、第１のＶＴ−ＩＮＶの出力電圧はＨレベルで出力反転回路の出力電圧はＬレベルなので、第１のＶＴ−ＩＮＶの論理閾値電圧は、入力信号のＨレベルとＬレベルの中間値電圧（以下、「中間電圧Ｖｔｈ１」という。）よりも高い値となる。逆に、入力信号がＨレベルの場合、第１のＶＴ−ＩＮＶの出力電圧はＬレベルで出力反転回路の出力電圧はＨレベルなので、第１のＶＴ−ＩＮＶの論理閾値電圧は間電圧よりも低い値となる。従って、入力信号がＬレベル又はＨレベルにある場合に入力信号にノイズが重畳して入力電圧値が瞬間的に中間電圧近傍まで上昇又は下降した場合でも、第１のＶＴ−ＩＮＶの出力信号はＨレベル又はＬレベルに保たれる。従って、通常のインバータに比べてノイズ・マージンンを大きくすることができる。
【００４８】
入力信号がＬレベルからＨレベルに遷移する場合において、まず、入力信号がＬレベルから上昇し、第１のＶＴ−ＩＮＶの論理閾値電圧を超えると、それに伴って第１のＶＴ−ＩＮＶの出力電圧及び出力反転回路の出力電圧は、それぞれ、ＨレベルからＬレベル、及びＬレベルからＨレベルに遷移する。出力反転回路の出力電圧がＬレベルからＨレベルに遷移するのに伴い、閾値制御端子に入力される閾値制御電圧が上昇する。閾値制御電圧が上昇すると、第１のＶＴ−ＩＮＶの論理閾値電圧は下降する。そして、最終的に、論理閾値電圧は中間電圧Ｖｔｈ１よりも低い値に遷移する。このようにして、出力信号のＨレベルからＬレベルへの遷移が行われる。尚、入力信号がＨレベルからＬレベルに遷移する場合も同様である。
【００４９】
本発明に係る信号受信回路の第７の構成は、前記第６の構成において、前記出力反転回路は、第２の論理閾値可変インバータにより構成されており、前記出力反転回路の出力信号が、前記第１及び第２の論理閾値可変インバータに閾値制御電圧信号として入力されることを特徴とする。
【００５０】
この構成によれば、まず、入力信号がＬレベルの場合、第１のＶＴ−ＩＮＶの論理閾値電圧は、入力信号のＨレベルとＬレベルの中間値電圧（以下、「中間電圧Ｖｔｈ１」という。）よりも高い値、第２のＶＴ−ＩＮＶの論理閾値電圧は、第１のＶＴ−ＩＮＶの出力信号のＨレベルとＬレベルの中間値電圧（以下、「中間電圧Ｖｔｈ２」という。）よりも高い値にある。入力信号がＬレベルからＨレベルに遷移する場合において、まず、入力信号がＬレベルから上昇し、第１のＶＴ−ＩＮＶの論理閾値電圧を超えると、それに伴って第１のＶＴ−ＩＮＶの出力電圧及び第２のＶＴ−ＩＮＶの出力電圧は、それぞれ、ＨレベルからＬレベル、及びＬレベルからＨレベルに遷移する。このとき、第２のＶＴ−ＩＮＶの論理閾値電圧は中間電圧Ｂよりも高い値に設定されているので、第１のＶＴ−ＩＮＶの出力電圧がＨレベルからＬレベルに遷移し始めるとすぐにその出力電圧がＬレベルからＨレベルに変化し始める。従って、第１及び第２のＶＴ−ＩＮＶの出力電圧が遷移するまでの反応時間が短縮される。第２のＶＴ−ＩＮＶの出力電圧がＬレベルからＨレベルに遷移するのに伴い、第１及び第２のＶＴ−ＩＮＶの閾値制御端子に入力される閾値制御電圧が上昇する。閾値制御電圧が上昇すると、第１及び第２のＶＴ−ＩＮＶの論理閾値電圧は下降する。そして、最終的に、論理閾値電圧は中間電圧よりも低い値に遷移する。このようにして、出力信号の遷移が行われる。尚、入力信号がＨレベルからＬレベルに遷移する場合も同様である。
【００５１】
以上のように、この構成によれば、入力信号が遷移し始めてから第２のＶＴ−ＩＮＶの出力電圧の遷移が完了するまでの時間を短縮することができる。従って、特に高速動作が要求される回路における小信号受信用のバッファとして使用するのに適している。
【００５２】
本発明に係る信号受信方法の第１の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータを用いた信号受信方法であって、前記論理閾値可変インバータに入力される入力信号の電圧と前記論理閾値可変インバータの論理閾値電圧の差が所定の閾値以上となるように、前記入力信号の電圧に応じて前記閾値制御電圧信号を変化させることを特徴とする。
【００５３】
本発明に係る信号受信方法の第２の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子に入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータを用いた信号受信方法であって、前記論理閾値可変インバータに入力される入力信号の電圧と前記論理閾値可変インバータの論理閾値電圧の差が所定の閾値以上で且つ前記入力信号の振幅以下となるように、前記論理閾値可変インバータの出力信号の電圧に応じて前記閾値制御電圧信号を変化させることを特徴とする。
【発明の効果】
【００５４】
以上のように、本発明に係る信号受信回路によれば、入力信号の変化に応じて、ＶＴ−ＩＮＶの論理閾値電圧を変化させて常に入力信号電圧と論理閾値電圧との差がある所定の値よりも大きくなるように制御されるので、通常のインバータに比べてノイズ・マージンを大きくすることができる。従って、入力信号が小信号の場合又は入力信号のＳＮ比が小さい場合であっても、入力信号のレベル変化に正確に対応した出力信号を得ることが可能となる。
【００５５】
また、従来の相補型の信号受信回路と同等の実装面積で構成することができ、消費電力も従来の相補型の信号受信回路とほぼ同等であることに加え、従来の相補型の信号受信回路よりも広いノイズ・マージンを得ることが可能である。従って、従来の相補型の信号受信回路とシュミットトリガ・インバータを用いた信号受信回路との双方の欠点を同時に克服することが可能となる。
【発明を実施するための最良の形態】
【００５６】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００５７】
〔１〕信号受信回路の全体構成
図１は本発明の実施例１に係る信号受信回路の構成を表す図である。本実施例の信号受信回路１は、論理閾値可変インバータ（以下、「ＶＴ−ＩＮＶ」という。）２及びインバータ３が直列接続され、ＶＴ−ＩＮＶ２の入力端子は、当該ＶＴ−ＩＮＶ２の閾値制御端子に接続された構成を有する。ＶＴ−ＩＮＶ２の入力端子に小振幅の入力信号Ｖｉｎが入力され、インバータ３の出力端子から増幅信号が出力される。尚、インバータ３は通常のＣＭＯＳ型のインバータにより構成されている。
【００５８】
〔２〕論理閾値可変インバータ（ＶＴ−ＩＮＶ）
〔２．１〕ＶＴ−ＩＮＶの全体構成
次に、ＶＴ−ＩＮＶ２について、詳細に説明する（非特許文献２，特許文献９参照）。図２は図１のＶＴ−ＩＮＶ２の回路構成を表す図である。図２（ａ）に示す通り、ＶＴ−ＩＮＶ２は、ｐチャネル型のチャネル・サイズ可変調ＭＯＳトランジスタ（以下、「ＶＳ−ＭＯＳ」という。）４、及びｎチャネル型のＶＳ−ＭＯＳ５を備えている。ＶＳ−ＭＯＳ５の詳細に関しては後述する。ＶＳ−ＭＯＳ４，５は、通常のＭＯＳトランジスタと同様、チャネルを挟む２つの端子（ソース及びドレイン）及びゲートを有するほか、チャネル幅を制御するためのチャネル幅制御電圧を入力するための制御ゲートを備えている。
【００５９】
ＶＳ−ＭＯＳ４，５のゲートは、ともに入力端子ＩＮに接続されている。ＶＳ−ＭＯＳ４のチャネルを挟む２つの端子のうち一方には電源電圧Ｖｄが印加され、他方は出力端子ＯＵＴに接続されている。また、ＶＳ−ＭＯＳ５のチャネルを挟む２つの端子のうち一方は接地され、他方は出力端子ＯＵＴに接続されている。また、ＶＳ−ＭＯＳ４，５の制御ゲートは、共に閾値制御端子ＣＮＴに接続されている。すなわち、ＶＴ−ＩＮＶ２は、通常のＣＭＯＳ接続されたＶＳ−ＭＯＳ４，５の制御ゲートが、共通の閾値制御端子ＣＮＴに接続された構成を有する。斯かるＶＴ−ＩＮＶ２は、図２（ｂ）の記号により表される。
【００６０】
〔２．２〕チャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）
ここで、ＶＳ−ＭＯＳ４，５についての補足説明を行う。ＶＳ−ＭＯＳは、制御ゲートに加える制御ゲート電圧Ｖｃｇによって、その実効的チャネル・サイズを連続的に変化させることを可能としたＭＯＳトランジスタである。実効的なチャネル・サイズが可変なＭＯＳトランジスタとしては、制御ゲートをメイン・ゲートに対して斜めに設けた構成のものが既に公知である（特許文献７，非特許文献１参照）。また、本発明者は、従来のＬＳＩ製造プロセスを一切変更することなく製造することが可能なＶＳ−ＭＯＳを以前に考案している（特許文献８，９，非特許文献２参照）。
【００６１】
図３は、図２のチャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）のレイアウトの一例を表す図である。ＶＳ−ＭＯＳは、ソース（Source）１１、ドレイン（Drain）１２、及びメイン・ゲート（Main Gate）１３を備えており、これらは通常のＭＯＳトランジスタと同様である。ソース１１，ドレイン１２，メイン・ゲート１３には、それぞれ、コンタクト・ホール１１ａ，１２ａ，１３ａが形成されている。
【００６２】
ＶＳ−ＭＯＳでは、更にメイン・ゲート１３の両側に、制御ゲート（Control Gate）１４，１５を備えていることを特徴とする。制御ゲート１４，１５にも、それぞれコンタクト・ホール１４ａ，１５ａが設けられている。
【００６３】
制御ゲート１４，１５は、ソース１１又はドレイン１２の領域を、チャネル幅方向に完全に分断するのではなく、一方の端に幅Ｓｃの隙間１４ｂ，１５ｂが形成されている。この隙間１４ｂ，１５ｂは、メイン・ゲート１３の中心に対して互いに対極の位置に形成されている。尚、隙間１４ｂ，１５ｂの位置については、特に図３のような位置に限定されるものではない。また、制御ゲート１４，１５の形状についても特に限定されるものではないが、通常は矩形でよい。
【００６４】
以上のようなレイアウト構成により、ＶＳ−ＭＯＳは、メイン・ゲート１３の実効的チャネル・サイズを、制御ゲート１４，１５に印加される制御ゲート電圧Ｖｃｇにより変調することが可能となる。ＶＳ−ＭＯＳの変調特性は、図３に示した、制御ゲート１４，１５のゲート長Ｌｃ，制御ゲートの隙間１４ｂ，１５ｂの間隔Ｓｃ，制御ゲート１４，１５とメイン・ゲート１３との間隔Ｓｖ，メイン・ゲート１３のゲート長Ｌ，及びメイン・ゲート１３のゲート幅Ｗ等のレイアウト上の形状パラメータ値により決定される。
【００６５】
次に、ＶＳ−ＭＯＳにおける実効的チャネル・サイズの変調動作の原理について簡単に説明する。図４はデバイス・シミュレーションにより算出されたｎ型のＶＳ−ＭＯＳ内のポテンシャルと電流の分布を表す図である。図４（ａ）はＶｃｇ＝Ｖｇ＝Ｖｄ＝３．０Ｖ、図４（ｂ）はＶｃｇ＝１．０Ｖ，Ｖｇ＝Ｖｄ＝３．０Ｖ、図４（ｃ）はＶｃｇ＝０．０Ｖ，Ｖｇ＝Ｖｄ＝３．０Ｖのバイアス電圧条件等におけるシリコン表面のポテンシャル（０．１Ｖ毎の等高線）と電流（矢印の向きと大きさ）を示している。ここで、Ｖｇはメイン・ゲート１３に印加される電圧（以下、単に「ゲート電圧」という。）、Ｖｄはドレイン１２に印加されるドレイン電圧である。
【００６６】
図４（ａ）の場合、制御ゲート１４，１５のチャネル抵抗は比較的低いので、制御ゲート１４，１５の隙間１４ｂ，１５ｂへの電流集中はあまり生じない。そして、ポテンシャルの等高線は、メイン・ゲート１３の幅方向にほぼ平行となる。その結果、電流はメイン・ゲート１３の長方向に流れ、実効的なチャネル・サイズは通常のＭＯＳトランジスタとほぼ同様である。
【００６７】
図４（ｂ）の場合、制御ゲート１４，１５のチャネル抵抗が隙間１４ｂ，１５ｂの部分の拡散抵抗よりも高くなる。従って、隙間１４ｂ，１５ｂの部分への電流の集中が生じる。メイン・ゲート１３と制御ゲート１４，１５間の拡散領域（幅Ｓｖの部分。以下同じ。）を流れるゲート幅方向に沿った電流によって、ゲート幅方向に電位差が生じる。その結果、ポテンシャルの等高線はメイン・ゲート１３に対してやや斜めとなる。メイン・ゲート１３の電流も、やや斜めに流れるようになる。このときの実効的チャネル・サイズは、チャネル幅がやや狭く、チャネル長がやや長く変形される。
【００６８】
図４（ｃ）の場合、制御ゲート１４，１５はＯＦＦ状態であり、隙間１４ｂ，１５ｂの部分への電流集中は最大となる。拡散領域部やメイン・ゲート１３の部分のゲート幅方向の電位差も最大となる。その結果、ポテンシャルの等高線はメイン・ゲート１３に対して更に斜めとなる。そして、メイン・ゲート１３の中央部の電流は最も斜めに流れるようになる。従って、実効的チャネル・サイズは、チャネル幅が最も狭く、チャネル長が最も長く変形される。
【００６９】
以上のような原理により、ＶＳ−ＭＯＳは制御ゲート電圧Ｖｃｇにより、メイン・ゲート１３の実効的チャネル・サイズが変調される。従って、制御ゲート電圧Ｖｃｇによりドレイン電流Ｉｄを変調することができる。ドレイン電流Ｉｄの変調の程度は、メイン・ゲート１３と制御ゲート１４，１５に挟まれた幅Ｓｖの拡散領域で生じるメイン・ゲート１３の幅方向の電位差の変化量により左右される。すなわち、制御ゲート１４，１５のゲート長Ｌｃ、隙間１４ｂ，１５ｂの間隔Ｓｃ、制御ゲート１４，１５とメイン・ゲート１３との間隔Ｓｖなどのレイアウト形状とメイン・ゲート１３と制御ゲート１４，１５とに挟まれた拡散領域の不純物濃度（ＮＳｖ）を調整することによって、ＶＳ−ＭＯＳの変調特性を設計することができる。
【００７０】
図５は制御ゲート電圧Ｖｃｇに対するＶＳ−ＭＯＳの利得係数βの変調特性の一例を示す図である。このＶＳ−ＭＯＳの利得係数βの変調特性は、ＶＳ−ＭＯＳの形状パラメータ等によって決定される。ｎチャネルのＶＳ−ＭＯＳの場合、制御ゲート電圧Ｖｃｇが０〔Ｖ〕からある一定の閾値までの間は、利得係数βnは略一定値を保つ。これは、制御ゲート１４，１５の下部にチャネルが形成されないため、メイン・ゲート１３の下部では、実効的なチャネル長が最も長く、実効的なチャネル幅が最も狭い状態に保たれるためである。
【００７１】
一方、制御ゲート電圧Ｖｃｇが閾値を超えると、図５のβn（ａ），βn（ｂ）に示したような曲線に沿って利得係数βnが増加する。これは、制御ゲート電圧Ｖｃｇの増加に伴って実効的なチャネル長が短くなり、実効的なチャネル幅が広くなるためである。
【００７２】
ｐチャネルのＶＳ−ＭＯＳの場合、ｎチャネルのＶＳ−ＭＯＳとは正反対の特性を示し、制御ゲート電圧Ｖｃｇの変化に伴って、図５のβp（ａ），βp（ｂ）に示したような曲線に沿って利得係数βnが変化する。
【００７３】
〔２．３〕ＶＴ−ＩＮＶの動作特性
以上のようなＶＳ−ＭＯＳ４，５の特性により、ＶＴ−ＩＮＶ２の入出力電圧特性は図６のようになる。
【００７４】
ＶＴ−ＩＮＶ２の論理閾値電圧Ｖinvは、通常のインバータと同様に、（数１）により表される。
【００７５】
【数１】
2006060689.tif 000003
【００７６】
（数１）において、Ｖtp，Ｖtnは、それぞれ、ｐチャネルのＶＳ−ＭＯＳ４，ｎチャネルのＶＳ−ＭＯＳ５の閾値電圧を表す。βp，βｎは、それぞれ、ＶＳ−ＭＯＳ４，５の利得係数を表す。尚、各々の添字（ｎ，ｐ）は、チャネルのタイプを表す。（数１）により、ＶＴ−ＩＮＶ２の論理閾値電圧Ｖinvは、ＣＭＯＳ論理ゲートを構成するＶＳ−ＭＯＳ４，５の利得係数βp，βnの比で設定することができることが分かる。
【００７７】
ＶＴ−ＩＮＶ２の閾値制御端子ＣＮＴには、閾値制御電圧ＶCNTが印加される。図６（ａ）は閾値制御電圧を固定したときの論理閾値可変調インバータの入力電圧ＶINと出力電圧ＶOUTとの関係を表す図であり、図６（ｂ）は閾値制御電圧ＶCNTと論理閾値電圧Ｖinvとの関係を表す図である。図６に示したように、閾値制御電圧ＶCNTを制御することにより、ＶＳ−ＭＯＳ４，５の利得係数の比βn／βpを連続的に制御することができる。その結果、ＶＴ−ＩＮＶ２の閾値電圧βを連続的に制御することが可能となる。
【００７８】
〔３〕信号受信回路の動作
図７は実施例１に係る信号受信回路の動作を表すタイミングチャートである。まず、入力信号ＶｉｎがＬレベルの場合、ＶＴ−ＩＮＶ２のｐチャネルのＶＳ−ＭＯＳ４はオン状態、ｎチャネルのＶＳ−ＭＯＳ５はオフ状態である。従って、ＶＴ−ＩＮＶ２の出力電圧（以下、「中間ノード電圧」という。）ＶｍはＨレベル、インバータ３の出力電圧はＬレベルである。また、ＶＴ−ＩＮＶ２の閾値制御端子ＣＮＴにはＬレベルの入力信号Ｖｉｎが入力されているので、図６（ｂ）の特性により、ＶＴ−ＩＮＶ２の論理閾値電圧Ｖｉｎｖは、入力信号ＶｉｎのＬレベルとＨレベルとの中間電位よりも高い状態（以下、「Ｈレベル状態」という。）にある。
【００７９】
次に、入力信号ＶｉｎがＬレベルからＨレベルに遷移し始めると、閾値制御端子ＣＮＴに加わる閾値制御電圧ＶＣＮＴが上昇するため、図６（ｂ）の特性により、ＶＴ−ＩＮＶ２の論理閾値電圧Ｖｉｎｖは下降し始める。ここで、ＶＴ−ＩＮＶ２のゲートの浮遊容量により、論理閾値電圧Ｖｉｎｖは閾値制御電圧ＶＣＮＴの変化よりも遅れて変化する。
【００８０】
論理閾値電圧Ｖｉｎｖが入力信号Ｖｉｎを交差して入力信号Ｖｉｎよりも低くなる付近において、ＶＴ−ＩＮＶ２のｐチャネルのＶＳ−ＭＯＳ４がオフ状態、ｎチャネルのＶＳ−ＭＯＳ５がオン状態に遷移し、中間ノード電圧ＶｍはＨレベルからＬレベルに遷移する。これに伴い、インバータ３の出力電圧ＯＵＴは、ＬレベルからＨレベルに変化する。これにより、小信号の入力信号Ｖｉｎは増幅されてインバータ３の出力電圧ＯＵＴとして出力される。
【００８１】
尚、入力信号ＶｉｎがＨレベルからＬレベルに遷移する場合も同様である。
【００８２】
このように、入力信号Ｖｉｎのレベルのレベル遷移とは反対にＶＴ−ＩＮＶ２の論理閾値遷移が生じることによって、入力信号Ｖｉｎと論理閾値電圧Ｖｉｎｖとの電位差は、常に入力信号Ｖｉｎのスイング幅の１／２よりも大きい電位差に保たれる。従って、２個のＣＭＯＳインバータを直列接続して構成される通常の相補型の信号受信回路に比べ、ノイズ・マージンが広くなる。また、ＩＴ−ＩＮＶ２は、論理閾値電圧Ｖｉｎｖが変化する以外は、通常のＣＭＯＳインバータと同じ動作をするため、貫通電流は極めて小さく、極めて低消費電力で動作する。また、図２に示したように、ＶＴ−ＩＮＶ２は２個のＶＳ−ＭＯＳ４，５をＣＭＯＳ型に接続した構成を有し、通常のＣＭＯＳインバータの実装面積よりも制御ゲート端子分だけ大きくなるに過ぎない。従って、本実施例の信号受信回路１は、実装面積も従来の相補型の信号入力回路とほぼ同等となる。
【００８３】
尚、図７の例においては、論理閾値電圧ＶｉｎｖがＨレベル状態にある場合には、論理閾値電圧Ｖｉｎｖは入力信号ＶｉｎのＨレベル状態の電圧よりも高い状態にあり、論理閾値電圧ＶｉｎｖがＬレベル状態にある場合には、論理閾値電圧Ｖｉｎｖは入力信号ＶｉｎのＬレベル状態の電圧よりも低い状態にある。図８に、従来の相補型の信号受信回路と本実施例の信号受信回路とのノイズ・マージンンの比較を示す。従来の相補型の信号受信回路は、通常のＣＭＯＳインバータを使用するため、ノイズ・マージンンは入力信号Ｖｉｎのスイング幅の１／２となる。それに対して、本実施例の信号受信回路は、論理閾値電圧Ｖｉｎｖにヒステリシス特性を有するとともに、閾値制御電圧ＶＣＮＴにより論理閾値電圧Ｖｉｎｖを一定の範囲で自由に変更が可能なため、ノイズ・マージンン幅を入力信号Ｖｉｎのスイング幅よりも大きくすることも可能である。従って、信号受信回路１は極めて耐ノイズ性能に優れているといえる。
【実施例２】
【００８４】
図９は、本発明の実施例２に係る信号受信回路の回路構成を表す図である。実施例２の信号受信回路１も、実施例１と同様、ＶＴ−ＩＮＶ２とインバータ３が直列接続された構成を有する。ＶＴ−ＩＮＶ２の入力端子に小振幅の入力信号Ｖｉｎが入力され、インバータ３の出力端子から増幅信号が出力される。但し、本実施例においては、ＶＴ−ＩＮＶ２の入力端子は、遅延回路２１を介して当該ＶＴ−ＩＮＶ２の閾値制御端子に接続されている点が実施例１とは異なる。
【００８５】
図１０は、図９の遅延回路２１の具体例を示した図である。図１０（ａ）では、直列接続された２つのＣＭＯＳインバータ２２，２３により遅延回路２１が構成されている。
【００８６】
ＣＭＯＳインバータ２２，２３の遅延時間は、その出力に接続される回路、線路等の抵抗と容量の積、即ち時定数に比例する。この場合、ＣＭＯＳインバータ２２，２３の負荷容量に対して重放電する時間分だけ、閾値制御電圧ＶＣＮＴの立ち上がりまでの時間が遅延される。この遅延時間は、例えばＣＭＯＳインバータ２２，２３の電源電圧を変える等、ＣＭＯＳインバータ２２，２３の駆動能力を変えることによって調整することができる。
【００８７】
また、図１０（ｂ）では、１個の抵抗２４により遅延回路２１が構成されている。これは、ＶＴ−ＩＮＶ２を構成する２つのＶＳ−ＭＯＳ４，５の制御ゲート１４，１５の容量を充放電する際に流れる電流を抵抗２４により制限することによって、閾値制御電圧ＶＣＮＴの立ち上がり勾配を緩やかにして、立ち上がり時間を遅延させるものである。
【００８８】
次に、実施例２の信号受信回路１の動作について説明する。図１１は、実施例２に係る信号受信回路の動作を表すタイミングチャートである。この場合、基本的には図８で説明した実施例１の信号受信回路の動作と同様であるが、入力信号Ｖｉｎの立ち上がり及び立ち下がりの時点から閾値制御電圧ＶＣＮＴの立ち上がり及び立ち下がりの時点までの遅延時間Ｔｄが、図８の場合に比べて大きく設定されている点で異なる。これにより、ＶＴ−ＩＮＶ２の論理閾値電圧Ｖｉｎｖは、入力信号Ｖｉｎが完全に遷移した後にリンギングが消えるまでの十分な時間が経過した後に遷移するため、入力信号Ｖｉｎの立ち上がり及び立ち下がり時のリンギングによる電圧振動の影響が出力電圧ＶＯＵＴに伝搬することを確実に防止することができる。
【実施例３】
【００８９】
図１２は、本発明の実施例３に係る信号受信回路の構成を表す図である。実施例３の信号受信回路１は、入力信号Ｖｉｎの入力側から、インバータ３とＶＴ−ＩＮＶ２とが直列接続され、ＶＴ−ＩＮＶ２の閾値制御端子ＣＮＴは、インバータ３とＶＴ−ＩＮＶ２との接続ノードＭに接続されている。このような構成とすることにより、図１の信号受信回路よりも更にノイズ・マージンンを大きくすることが可能となる。このことに関して以下説明する。
【００９０】
図１３は、入力信号Ｖｉｎの立ち上がり時における信号受信回路１の動作を表すタイミングチャートである。入力信号Ｖｉｎが伝送される伝送線が分布定数的であり、当該伝送線と信号受信回路１の入力インピーダンスとの整合が完全にとれていない場合、入力信号Ｖｉｎの立ち上がり時において大きなリンギングが生じる。このとき、図１３に示すように、入力信号Ｖｉｎの立ち上がり直後に大きなオーバーシュートとアンダーシュートが現れる。このオーバーシュートとアンダーシュートの影響は、前段のインバータ３の出力電圧（以下、「中間ノード電圧」という。）Ｖｍにも現れる。しかしながら、インバータ３の非線形性によって、中間ノード電圧Ｖｍのオーバーシュートとアンダーシュートのノイズ振幅は圧縮される。そして、ノイズ振幅が圧縮された中間ノード電圧ＶｍがＶＴ−ＩＮＶ２に入力される。そして、ＶＴ−ＩＮＶ２においては、上述した論理閾値電圧のヒステリシス特性により、中間ノード電圧Ｖｍに重畳したノイズは完全に除去され、信号受信回路１の出力信号ＯＵＴには、正常な立ち上がり波形が出力される。
【００９１】
このように、インバータ３をＶＴ−ＩＮＶ２の前段に直列接続することにより、インバータ３で一定のノイズの圧縮・除去を行った後にＶＴ−ＩＮＶ２で完全なノイズ除去が行われるため、信号受信回路１のノイズ・マージンンを実施例１の場合よりも更に広くすることができる。
【実施例４】
【００９２】
図１４は、本発明の実施例４に係る信号受信回路１’の構成を表す図である。実施例４における信号受信回路１’は、入力信号Ｖｉｎが入力されるＶＴ−ＩＮＶ２ａと、ＶＴ−ＩＮＶ２ａの出力側に直列接続された出力反転回路であるＶＴ−ＩＮＶ２ｂとから構成されており、ＶＴ−ＩＮＶ２ｂの出力端子がＶＴ−ＩＮＶ２ａ，２ｂのそれぞれの閾値制御端子ＣＮＴに接続された構成を有する。
【００９３】
以下、この信号受信回路１’の動作を説明する。図１５は、本発明の実施例４に係る信号受信回路の動作を表すタイミングチャートである。まず、入力信号ＶｉｎがＬレベルの状態では、ＶＴ−ＩＮＶ２ａ，２ｂの接続ノードＭの電圧（以下、「中間ノード電圧」という。）ＶｍはＨレベル、出力信号ＯＵＴの電圧（以下、「出力電圧」という。）ＶｏｕｔはＬレベルの状態にある。
【００９４】
また、このとき、ＶＴ−ＩＮＶ２ａ，２ｂの閾値制御端子ＣＮＴにはＨレベルの出力電圧Ｖｏｕｔが印加されるため、ＶＴ−ＩＮＶ２ａ，２ｂの論理閾値電圧Ｖｉｎｖ１，Ｖｉｎｖ２は、各ＶＴ−ＩＮＶ２ａ，２ｂの入力信号のＨレベルとＬレベルとの中間電圧（以下、単に「中間電圧」という。）Ｖｔｈ＝Ｖｄ／２（Ｖｄは電源電圧）よりも高い状態にある。このように、ＶＴ−ＩＮＶ２ａの論理閾値電圧Ｖｉｎｖ１が中間電圧よりも高く設定されているため、Ｌレベル状態の入力信号Ｖｉｎに対するノイズ・マージンンは広くなる。
【００９５】
尚、実施例４の場合、ＶＴ−ＩＮＶ２ａ，２ｂの論理閾値電圧Ｖｉｎｖ１，Ｖｉｎｖ２は、実施例１〜３の場合と異なり、各ＶＴ−ＩＮＶ２ａ，２ｂに入力される信号のスイング幅の範囲内でなければならない。
【００９６】
次に、入力信号ＶｉｎがＬレベルからＨレベルに遷移し、ＶＴ−ＩＮＶ２ａの論理閾値電圧Ｖｉｎｖ１を越えたとき、ＶＴ−ＩＮＶ２ａの出力である中間ノード電圧ＶｍはＨレベルからＬレベルに遷移する。このとき、ＶＴ−ＩＮＶ２ａの論理閾値電圧Ｖｉｎｖ２は、中間電圧よりも高い状態にある。従って、中間ノード電圧ＶｍがＨレベルからＬレベルに遷移し始めると、すぐに中間ノード電圧Ｖｍは論理閾値電圧Ｖｉｎｖ２を過ぎる。従って、出力電圧Ｖｏｕｔは、中間ノード電圧ＶｍがＨレベルからＬレベルに遷移し始めるとすぐにＬレベルからＨレベルに遷移する。
【００９７】
出力電圧ＶｏｕｔがＬレベルからＨレベルに遷移すると、ＶＴ−ＩＮＶ２ａ，２ｂの論理閾値電圧Ｖｉｎｖ１，Ｖｉｎｖ２は、中間電圧よりも低い状態に遷移する。このように、論理閾値電圧Ｖｉｎｖ１が中間電圧よりも低い状態となることで、Ｈレベル状態の入力信号Ｖｉｎに対するノイズ・マージンンは広くなる。
【００９８】
尚、入力信号ＶｉｎがＨレベルからＬレベルに遷移する場合の動作についても同様であるため説明は省略する。
【００９９】
以上のように、本実施例４のように、２つのＶＴ−ＩＮＶ２ａ，２ｂを直列接続してその出力電圧ＶｏｕｔをＶＴ−ＩＮＶ２ａ，２ｂの閾値制御端子に帰還する構成としても、入力信号Ｖｉｎに対するノイズ・マージンを広くすることが可能である。
【０１００】
尚、本実施例４においては、ＶＴ−ＩＮＶ２ａの後段の出力反転回路としてＶＴ−ＩＮＶ２ｂを使用する構成としたが、出力反転回路としては、図１６に示すように、通常のインバータ３を使用することもできる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施例１に係る信号受信回路の構成を表す図である。
【図２】図１のＶＴ−ＩＮＶ２の回路構成を表す図である。
【図３】図２のチャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）のレイアウトの一例を表す図である。
【図４】デバイス・シミュレーションにより算出されたｎ型のＶＳ−ＭＯＳ内のポテンシャルと電流の分布を表す図である。
【図５】制御ゲート電圧Ｖｃｇに対するＶＳ−ＭＯＳの利得係数βの変調特性の一例を示す図である。
【図６】ＶＴ−ＩＮＶの入出力電圧特性を表す図である。
【図７】本発明の実施例１に係る信号受信回路の動作を表すタイミングチャートである。
【図８】従来の相補型の信号受信回路と本実施例の信号受信回路とのノイズ・マージンンの比較を示す図である。
【図９】本発明の実施例２に係る信号受信回路の回路構成を表す図である。
【図１０】図９の遅延回路２１の具体例を示した図である。
【図１１】本発明の実施例２に係る信号受信回路の動作を表すタイミングチャートである。
【図１２】本発明の実施例３に係る信号受信回路の構成を表す図である。
【図１３】入力信号Ｖｉｎの立ち上がり時における信号受信回路１の動作を表すタイミングチャートである。
【図１４】本発明の実施例４に係る信号受信回路１’の構成を表す図である。
【図１５】本発明の実施例４に係る信号受信回路の動作を表すタイミングチャートである。
【図１６】本発明の実施例４に係る信号受信回路１’の他の構成を表す図である。
【図１７】差動方式を採用した従来の回路間通信システムの回路構成を表す図である。
【図１８】シュミットトリガ・インバータを使用した信号受信回路の構成及びその動作を表す図である。
【図１９】図１８（ａ）の信号受信回路の具体的な回路構成を表す図である。
【図２０】シュミットトリガ・インバータを使用した信号受信回路の他の構成及びその動作を表す図である。
【図２１】図２０（ａ）の信号受信回路の具体的な回路構成を表す図である。
【符号の説明】
【０１０２】
１，１’  信号受信回路
２，２ａ，２ｂ  論理閾値可変インバータ（ＶＴ−ＩＮＶ）
３  インバータ
４，５  チャネル・サイズ可変調ＭＯＳトランジスタ（ＶＳ−ＭＯＳ）
１１  ソース
１１ａ，１２ａ，１３ａ，１４ａ，１５ａ  コンタクト・ホール
１２  ドレイン
１３  メイン・ゲート
１４，１５  制御ゲート
１４ｂ，１５ｂ  隙間
２１  遅延回路
２２，２３  ＣＭＯＳインバータ
２４  抵抗
ＣＮＴ  閾値制御端子
【図１】
2006060689.tif 000004
【図２】
2006060689.tif 000005
【図３】
2006060689.tif 000006
【図４】
2006060689.tif 000007
【図５】
2006060689.tif 000008
【図６】
2006060689.tif 000009
【図７】
2006060689.tif 000010
【図８】
2006060689.tif 000011
【図９】
2006060689.tif 000012
【図１０】
2006060689.tif 000013
【図１１】
2006060689.tif 000014
【図１２】
2006060689.tif 000015
【図１３】
2006060689.tif 000016
【図１４】
2006060689.tif 000017
【図１５】
2006060689.tif 000018
【図１６】
2006060689.tif 000019
【図１７】
2006060689.tif 000020
【図１８】
2006060689.tif 000021
【図１９】
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【図２０】
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【図２１】
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