(57)【要約】      （修正有）【課題】  基板と誘電体層と上部半導体層が積層構造体を利用して半導体装置を形成し、誘電体層に形成する空間と高電位半導体領域が安定して所定の位置関係に調整される半導体装置及びその製造法を提供する。【解決手段】  半導体基板２２と埋込み誘電体層２４と上部半導体層２６が積層されているＳＯＩ基板の上部半導体層２６に形成されているドレイン領域４８と半導体基板２２の間に空間６２を形成しながら半導体装置を製造する方法であり、ドレイン領域４８の近傍において、上部半導体層２６の表面から埋込み誘電体層２４に達するトレンチ７６ａを形成する工程と、そのトレンチ７６ａにエッチング液を供給してトレンチ７６ａから側方に所定距離に亘って伸びている埋込み誘電体層２４をエッチングする工程とを備えていることを特徴とする半導体装置の製造方法。【選択図】  図２
2006148017.tif 000002
【特許請求の範囲】
【請求項１】
基板と誘電体層と上部半導体層が積層されている積層構造体の上部半導体層に高電位半導体領域を形成するとともに、その高電位半導体領域と基板との間に空間を形成して半導体装置を製造する方法であり、
高電位半導体領域の近傍において、上部半導体層の表面から誘電体層に達するトレンチを形成する工程と、
そのトレンチに供給したエッチング流体により誘電体層を選択的にエッチングし、トレンチから所定距離に亘る空間を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ形成工程の後に高電位半導体領域形成工程を実施することを特徴とする請求項１の製造方法。
【請求項３】
前記トレンチ形成工程に先立って高電位半導体領域形成工程を実施することを特徴とする請求項１の製造方法。
【請求項４】
前記トレンチ形成工程では、高電位半導体領域の近傍に、複数のトレンチ群を形成することを特徴とする請求項1から３のいずれかの製造方法。
【請求項５】
前記エッチング工程後に、上部半導体層と基板との間に空間を残しながら、前記トレンチを閉塞する工程を実施することを特徴とする請求項１から４のいずれかの製造方法。
【請求項６】
前記閉塞工程では、ＣＶＤ法によって前記トレンチを閉塞することを特徴とする請求項５の製造方法。
【請求項７】
前記トレンチ形成工程に先立って積層構造体の表面に開口付きマスク層を形成する工程を実施し、
前記閉塞工程に先立って、前記マスク層の開口よりもトレンチの断面を拡大する工程を実施し、
前記閉塞工程では、前記マスク層越しにＣＶＤ法を実施することを特徴とする請求項６の製造方法。
【請求項８】
基板と誘電体層と上部半導体層が積層されている積層構造体の上部半導体層に高電位半導体領域が形成されており、その高電位半導体領域と基板との間に空間が形成されている半導体装置であり、
前記高電位半導体領域の近傍に、上部半導体層の表面から誘電体層に達するトレンチを閉塞する閉塞部材が存在していることを特徴とする半導体装置。
【請求項９】
前記高電位半導体領域の近傍に、複数の閉塞部材が分散配置されていることを特徴とする請求項８の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と誘電体層と上部半導体層が積層されている積層構造体を利用する半導体装置とその製造方法に関する。なかでも、誘電体層に空気が充填されているかあるいは真空に維持されている空間が形成されている半導体装置とその製造方法に関する。
【背景技術】
【０００２】
誘電体層上に積層されている上部半導体層に、半導体スイッチング素子が形成されている半導体装置が知られている。半導体スイッチング素子の一例に、横型のＭＯＳＦＥＴが知られている。ｎｐｎ型の横型ＭＯＳＦＥＴは、上部半導体層の表面部に、ｎ＋型ドレイン領域と、ｎ−型ドリフト領域と、ｐ−型ボディ領域と、ｎ＋型ソース領域を備えている。ｎ＋型ソース領域はｐ−型ボディ領域内に形成されており、ｐ−型ボディ領域がｎ＋型ソース領域とｎ−型ドリフト領域を隔てている。ｎ＋型ソース領域とｎ−型ドリフト領域を隔てているｐ−型ボディ領域に、ＭＯＳ型ゲートが対向している。ＭＯＳ型ゲートに印加するゲート電圧によって、ＭＯＳＦＥＴのオン・オフが制御される。ｎｐｎ型のＭＯＳＦＥＴがオフ状態にある間、ｎ＋型ドレイン領域には高電位が印加され、ｎ＋型ソース領域は接地される（低電位が印加される）。横型ＭＯＳＦＥＴがオンすると、ｎ＋型ドレイン領域とｎ＋型ソース領域の間を電流が流れ、ｎ＋型ドレイン領域に印加される電圧が低下する。本明細書では、半導体スイッチング素子がオフのときに高電位が印加される領域を高電位半導体領域と総称し、低電位に維持される半導体領域を低電位半導体領域と総称する。ｎｐｎ型のＭＯＳＦＥＴの場合、ｎ＋型ドレイン領域とｎ−型ドリフト領域が高電位半導体領域であり、ｐ−型ボディ領域とｎ＋型ソース領域が低電位半導体領域となる。
ｎｐｎ型の横型ＭＯＳＦＥＴがオフのときには、ｎ＋型ドレイン領域の下方に位置するｎ−型ドリフト領域と誘電体層との界面に、臨界電界を越える電界が集中することによって、アバランシェ破壊が生じ易いことが知られている。したがって、ｎ＋型ドレイン領域の下方に位置する誘電体層において、保持し得る電界量を増加させる対策を講じることによって、半導体装置が高耐圧化され得る。特許文献１は、誘電体層に空間を形成する技術を開示している。誘電体層に空間を形成し、その空間に空気を充填するかあるいは真空に維持することによって、その空間によって高い電界を保持することができるようになる。即ち、誘電体層に空間を形成することによって、ドリフト領域と誘電体層との界面における電界集中を抑えることができ、空間で保持する電界量を増加させることができ、ひいては高耐圧な半導体装置を得ることができるようになる。特許文献２から８にも、参考となる技術が開示されている。
【特許文献１】特開平６−１８８４３８
【特許文献２】特開２００４−１４６４６１
【特許文献３】特開平１１−２７４５００
【特許文献４】特開２０００−５８６４９
【特許文献５】特開２００１−２７４３９８
【特許文献６】特開２００３−１８８２５０
【特許文献７】特開２００３−１８８２８１
【特許文献８】特開２００４−１１５５９２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１は、誘電体層に空間を形成するために、表面が酸化膜で被覆されている基板と、裏面が酸化膜で被覆されているとともにその酸化膜の一部に凹陥が形成されている半導体層を貼り合わせることによって、前記凹陥によって画定される空間を形成する方法を提案している。
しかしながら基板と半導体層を貼り合わせて空間を形成する技術によると、半導体層の存在によって、形成された空間の位置を外部から特定することが困難となってしまう。このため、内部に形成されている空間の位置と高電位半導体領域の位置を一致させることが困難となる。高電位半導体領域と空間の位置関係が一致していないと、半導体装置の高耐圧化が難しい。
本発明では、基板と誘電体層と上部半導体層が積層されている積層構造体を利用して半導体装置を形成する。本発明では、誘電体層に形成する空間と高電位半導体領域が安定して所定の位置関係に調整させる半導体装置の製造法を提供する。また、本発明では、誘電体層に形成する空間と高電位半導体領域が安定して所定の位置関係に調整されている半導体装置を提供する。
【課題を解決するための手段】
【０００４】
本発明は、基板と誘電体層と上部半導体層が積層されている積層構造体の上部半導体層に高電位半導体領域を形成するとともに、その高電位半導体領域と基板との間に空間を形成して半導体装置を製造する方法に関する。
本発明の製造方法は、高電位半導体領域の近傍において上部半導体層の表面から誘電体層に達するトレンチを形成する工程と、そのトレンチに供給したエッチング流体により誘電体層を選択的にエッチングし、トレンチから所定距離に亘る空間を形成する工程とを備えている。
高電位半導体領域とは、半導体スイッチング素子がオフしているときに高電位が印加される半導体領域を意味し、例えばドレイン領域、コレクタ領域あるいはカソード領域などを含む。エッチング流体は、基板や上部半導体層のエッチングレートに比して、誘電体層のエッチングレートが大きい材料であり、主に誘電体層をエッチングすることができる。エッチング流体は、液体であることが多いが、気体であってもよい。
上記の製造方法によると、トレンチを利用して誘電体層にエッチング流体を供給することができ、トレンチから側方に向けて伸びている誘電体層をエッチングすることができ、トレンチから側方に向けて所定距離に亘って伸びる空間を形成することができる。トレンチは、高電位半導体領域の近傍に形成されていることから、高電位半導体領域と基板との間に空間が形成される。積層構造体の表面に露出するトレンチと、積層構造体の表面側に形成する高電位半導体領域の位置関係さえ注意すれば、高電位半導体領域と基板との間に空間が形成される。高電位半導体領域と空間の位置関係が安定的に所定の位置関係に調整される。
高電位半導体領域の下方に空間を形成することができ、その空間において高い電界を保持することができるので、高耐圧な半導体装置を得ることができる。
【０００５】
トレンチ形成工程の後に高電位半導体領域形成工程を実施してもよい。
上記の製造方法によると、トレンチの近傍に高電位半導体領域を形成することができるので、高電位半導体領域と空間の位置関係を一致させることができる。
【０００６】
トレンチ形成工程に先立って高電位半導体領域形成工程を実施してもよい。
上記の製造方法によると、高電位半導体領域の近傍にトレンチを形成することができるので、高電位半導体領域と空間の位置関係を一致させることができる。
【０００７】
トレンチ形成工程では、高電位半導体領域の近傍に、複数のトレンチ群を形成することが好ましい。
上記の製造方法によると、トレンチ群が分散する範囲において面的に広がる空間を形成することができる。高電位半導体領域の直下のみならず、それから側方に広がる空間をも形成することができるので、広い範囲において高い電界を保持することができる半導体装置を得ることができる。さらに高耐圧な半導体装置を得ることができる。
【０００８】
エッチング工程後に、上部半導体層と基板との間に空間を残しながら、トレンチを閉塞する工程を実施することが好ましい。
トレンチを閉塞する方法や閉塞に用いる材料に関しては特に制限がない。閉塞に用いる材料としては、例えば、窒化シリコンを主成分とする材料、酸化シリコンを主成分とする材料、ポリシリコン、アルミニウム、あるいはタングステン等を好適に利用することができる。
上部半導体層と基板との間に形成される空間、すなわち誘電体層に広がる空間を外部から封止し、その空間の環境を維持することができる。
【０００９】
閉塞工程では、ＣＶＤ法によってトレンチを閉塞することが好ましい。
反応ガスの種類を適宜選択することによって、所望の材料によってトレンチを閉塞することができる。
【００１０】
トレンチ形成工程に先立って積層構造体の表面に開口付きのマスク層を形成する工程を実施しておくのが好ましい。閉塞工程に先立って、マスク層の開口よりもトレンチの断面を拡大する工程を実施しておくことが好ましい。閉塞工程では、マスク層越しにＣＶＤ法を実施することが好ましい。
上記の製造方法によると、狭い開口を通過してから広いトレンチに吹込む気体の流れを作り出すことができる。狭い開口を通過してから広いトレンチに吹込む際に気体が渦を巻き、トレンチ側壁に向かう気体の流れが活発化する。トレンチの側壁から結晶成長させることができ、下方に空間を残しながらトレンチを閉塞することができる。
【００１１】
本発明によって実現される半導体装置は、基板と誘電体層と上部半導体層が積層されている積層構造体の上部半導体層に高電位半導体領域が形成されており、その高電位半導体領域と基板との間に空間が形成されている。本発明によって実現される半導体装置は、高電位半導体領域の近傍に、上部半導体層の表面から誘電体層に達するトレンチを閉塞する閉塞部材が存在していることを特徴とする。
この半導体装置は、本発明の製造方法によって具体化される半導体装置を表している。この半導体装置は、高電位半導体領域と基板の間に空間が形成されている。この空間おいて高い電界を保持することができるので高耐圧化されている。
【００１２】
高電位半導体領域の近傍に、複数の閉塞部材が分散配置されていることが好ましい。
トレンチ郡が分散する範囲に対応して、面的に広がる空間が形成されている。したがって、さらに高耐圧な半導体装置となる。
【発明の効果】
【００１３】
本発明によると、誘電体層に形成する空間と高電位半導体領域の位置関係を、安定して所定の位置関係に調整することができ、高耐圧な半導体装置を安定的に製造することができる。
【発明を実施するための最良の形態】
【００１４】
実施例の主要な特徴を列記する。
（第１形態）  半導体スイッチング素子は同心円状構造である。
（第２形態）  ドリフト領域はリサーフ効果が得られるように、その厚みと不純物濃度が調整されている。
（第３形態）  トレンチと閉塞部材が、略等間隔で分散配置している。
（第４形態）  空間は、高電位半導体領域（例えばドレイン領域）と低電位半導体領域（例えばソース領域）を結ぶ方向と平行な面内で、高電位半導体領域から低電位半導体領域に向けて略扁平状に形成されている。
【実施例】
【００１５】
図１と図２に半導体装置１０の縦断面図を示す。図１と図２のIII−III線に対応する横断面図を図３に示す。図３のI−I線に対応する縦断面図が図１であり、II−II線に対応する縦断面が図２である。この半導体装置１０は、シリコンを主成分とする半導体材料を用いて形成されているが、他の半導体材料を用いても以下に説明するのと同様の作用効果を得ることができる。
この半導体装置１０は半導体基板２２を備えている。半導体基板２２の上面に誘電体層２４が積層されている。誘電体層２４の上面に上部半導体層２６が積層されている。誘電体層２４は、半導体基板２２と上部半導体層２６の間に埋込まれている。
半導体基板２２はシリコンの単結晶で形成されており、図示しない裏面電極等を介して接地されている。埋込み誘電体層２４は酸化シリコンで形成されており、局所的に除去されて空間６２を形成する。空間６２は略真空状態である。空間６２を平面視すると略円状に広がっており、高さの低い略円柱状である。後述するように、この空間６２は、ドレイン領域４８の下方位置を中心にして、側方に向けて広がっている。
【００１６】
ｎ−型の上部半導体層２６はシリコンの単結晶で形成されており、空間６２を覆っている。上部半導体層２６は、図1から図３に示す範囲よりも側方に大きく広がっており、その側方に広がっている範囲に半導体装置１０とは別種類の図示しない複数の半導体装置が組み込まれており、一般的に複合素子、あるいは複合デバイス等といわれる。
上部半導体層２６には、空間６２が形成されている範囲の周囲を円環状に一巡する絶縁分離トレンチ３２が形成されている。絶縁分離トレンチ３２は、酸化シリコンで形成されており、上部半導体層２６の表面から埋込み誘電体層２４まで達している。この絶縁分離トレンチ３２は、その内側の島状領域を残部の上部半導体層２６から絶縁分離している。本実施例では、この島状領域内に横型のＭＯＳＦＥＴが形成されている。なお、島状領域内の上部半導体層２６は、ＭＯＳＦＥＴの機能面から評価するとドリフト領域４７ということができる。ドリフト領域４７の厚み（上部半導体層２６の層厚であり、紙面上下方向の厚みである）と不純物濃度は、リサーフ効果が得られるように調整されている。
【００１７】
島状領域の表面部には、絶縁分離トレンチ３２に沿って一巡するｐ−型のボディ領域４２が形成されている。ボディ領域４２内の表面部に、ｎ＋型のソース領域４６とｐ＋型のボディコンタクト領域４４が形成されている。ｎ＋型のソース領域４６とｐ＋型のボディコンタクト領域４４は、ボディ領域４２に沿って一巡している。ソース領域４６は、ボディ領域４２によってドリフト領域４７と隔てられている。ソース領域４２とボディコンタクト領域４４はソース電極Ｓに接触している。ソース領域４６とドリフト領域４７を隔てているボディ領域４２の表面に、酸化シリコンからなるゲート絶縁膜５２を介してポリシリコンからなるゲート電極Ｇが対向している。
【００１８】
図１と図３に示すように、島状領域の略中心部に、ドレイン領域４８（高電位半導体領域の一例）が形成されている。このドレイン領域４８を貫通するとともに、上部半導体層２６の表面から空間６２に達するトレンチが形成されており、閉塞部材３４がトレンチを閉塞している。閉塞部材３４は、トレンチの底部近傍から表面までトレンチを閉塞しており、ドレイン領域４８と直接的に接触している。閉塞部材３４は、窒化シリコンで形成されており、その断面は図３に示すように円状である。ドレイン領域４８は、閉塞部材３４の周囲を取囲む位置の上部半導体層２６の表面に形成されている。ドレイン領域４８はドレイン電極Ｄと接触している。
図２と図３に示すように、ドレイン領域４８の近傍には、複数のトレンチが形成されており、それぞれが窒化シリコンからなる閉塞部材３６で閉塞されている。閉塞部材３６群は、ドリフト領域４７の表面から面的に広がる空間６２に達している。閉塞部材３６群は、ドレイン領域４８を中心として、その周囲に略等間隔で分散配置している。閉塞部材３６群の断面は、図３に示すように円状である。
ドリフト領域４７の表面には、フィールド酸化膜５４がドレイン領域３４の近傍からゲート電極Ｇまで延設されている。フィールド酸化膜５４は、ドリフト領域４７の表面部の電界を緩和することができる。
【００１９】
次に、この半導体装置１０のオン時の動作を説明する。
ソース電極Ｓが接地され、ドレイン電極Ｄに正電圧が印加されている状態で、ゲート電極Ｇに閾値電圧より高い電圧が印加されると、ゲート電極Ｇに対向するボディ領域４２内に反転層が形成され、半導体装置１０はターンオンする。電流は、ドレイン領域４８からドリフト領域４７と反転層を経由してソース領域４６へ流れる。
閉塞部材３６群は絶縁性の窒化シリコンで形成されているが、各々の閉塞部材３６は分散配置されているので、電流の流れを阻害することはない。電流は、ドレイン領域４８からソース領域４６へ流れることができる。
【００２０】
次に、この半導体装置１０のオフ時の動作を説明する。
ソース電極Ｓが接地され、ドレイン電極Ｄに正電圧が印加されている状態で、ゲート電極Ｇに閾値電圧より低い電圧が印加されると、ゲート電極Ｇに対向するボディ領域４２内の反転層が消失し、半導体装置１０はターンオフする。このとき、ドリフト領域４７は、ボディ領域４２とのｐｎ接合界面から伸びる空乏層と、裏面の埋込み誘電体層２４もしくは空間６２との界面から伸びる空乏層によって、その広い範囲が空乏化される。本実施例の半導体装置は同心円状構造であるので、空乏層の広がる領域をバランス良く形成することができる。これにより、ドリフト領域４７の表面部の電界が緩和され、リサーフ効果を得ることができる。
半導体装置１０がオフのとき、半導体基板２２が接地されていることから、ドレイン領域４８に印加されている電圧に相当する電位差を、半導体装置１０の縦方向において保持する必要がある。半導体装置１０は、ドレイン領域４８の下方に空間６２を有している。空間６２は、埋込み誘電体層２４のみの場合に比して高い電界を保持することができる。したがって、この空間６２が分担する電位差が大きくなっており、ひいてはドリフト領域４７内の電界値を小さくすることができる。この事象を図１２を用いて説明する。図１２に半導体装置１０内の電界分布を示す。
図１２の横軸に電界強度を示し、縦軸に半導体装置１０の深さを示している。縦軸の各符号は半導体装置１０の各領域に対応している。実線で示す図中１０が、半導体装置１０の電界強度分布であり、破線で示す図中１２が、空間６２を有していない比較例の場合の電界強度分布である。図１２に示すように、空間６２を形成することによって、その領域において高い電界を保持することができるようになる。このため、ドリフト領域４７と空間６２の界面の電界強度を大きくすることなく、縦方向で保持し得る電界量を増大させることができる。ドレイン領域４８の下方のドリフト領域４７と空間６２の界面には臨界電界を越える電界が集中しアバランシェ破壊が生じ易いが、前記したように、空間６２が保持する電界を大きくすることによって、ドリフト領域４７と空間６２との界面の電界集中を低く抑えることができる。したがって、この界面でのアバランシェ破壊が抑制され、ひいては高耐圧な半導体装置となる。
さらに本実施例では、空間６２が面的に広がっているので、ドレイン領域４８の下方に位置する空間６２のみならず、空間６２が側方に広がる範囲において高い電界を保持することができる。したがって、さらに高耐圧な半導体装置となっている。
また、従来構造との比較において、同様の耐圧を得ながら半導体装置の薄膜化を実現することができるようになる。
【００２１】
次に、図４から図１０を参照して、半導体装置１０の製造方法を説明する。
まず、シリコン単結晶からなる半導体基板２２と、酸化シリコンからなる埋込み誘電体層２４と、ｎ−型のシリコン単結晶からなる上部半導体層２６が積層されたＳＯＩ基板を用意する。
次に、例えば、ＲＩＥ（Reactive Ion Etching）法等によって、上部半導体層２６の表面から埋込み誘電体層２４に達するトレンチを形成する。次に、熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition）法等を実施して、そのトレンチ内に酸化シリコンを充填することによって、絶縁分離トレンチ３２を形成する。この絶縁分離トレンチ３２は、図３に示すように、円環状に一巡して形成される。絶縁分離トレンチ３２によって囲まれた島状領域は、残部の上部半導体層２６から絶縁分離される。この島状領域の上部半導体層２６が、ＭＯＳＦＥＴのドリフト領域４７として利用される。
【００２２】
次に図５に示すように、上部半導体層２６の表面に、例えばＣＶＤ法等によって、窒化シリコン（Ｓｉ３Ｎ４）からなるマスク層７２を形成する。このマスク層７２上に、フォトリソグラフィ技術を利用して、円状の開口７４ａ、７４ｂが分散配置されているレジスト膜７４を形成する。なお、開口７４ａは、図１から図３に示す中心閉塞部材３４に対応しており、その開口幅は中心閉塞部材３４の幅より僅かに狭く形成されている。開口７４ｂは、図１から図３に示す閉塞部材３６群に対応しており、その開口幅は閉塞部材３６群の幅より僅かに狭く形成されている。開口幅が狭く形成されている理由は、後の工程によって明らかになる。
【００２３】
次に、図６に示すように、例えば六フッ化イオウ（ＳＦ６）、三フッ化窒素（ＮＦ３）、あるいは四フッ化ケイ素（ＳｉＦ４）等のガスを用いるドライエッチング法によって、埋込み誘電体層２４に達するトレンチ７６ａ、７６ｂを形成する。
次に、図７に示すように、レジスト膜７４を除去した後に、例えば四フッ化メタン（ＣＦ４）と酸素の混合ガス等を用いるＣＤＥ（Chemical Dry Etching）法によって、トレンチ７６ａ、７６ｂを画定する側壁（上部半導体層２６に形成されている）を選択的に僅かにエッチングする。これにより、トレンチ７６ａ、７６ｂの幅はＬ１からＬ２に大きくなり、その断面は拡大する。マスク層７２はエッチングされないことから、トレンチ７６ａ、７６ｂの伸びる方向（紙面上下方向）において、マスク層７２とトレンチ７６ａ、７６ｂを画定する側壁との間に段差が形成される。
次に、図８に示すように、例えばフッ酸（ＨＦ）、希釈フッ化水素水（ＤＨＦ）、あるいはバッファードフッ酸（ＢＨＦ）等のエッチング液をトレンチ７６ａ、７６ｂに供給し、埋込み誘電体層２４をウェットエッチングする。ウェットエッチングに代えて、フッ酸とメタノールの混合ガス等を用いるガスエッチングを利用してもよい。これにより、埋込み誘電体層２４は等方的にエッチングされる。したがって、隣り合うトレンチ７６ａ、７６ｂから伸びる空間６２が連結することによって、面的に広がった空間６２が得られる。ここで、ウェットエッチング工程において、トレンチ７６ａのみが形成されており、トレンチ７６ｂ群が形成されていない場合を仮に考える。この場合、トレンチ７６ａを介してエッチング液を供給し、面的に広がる空間６２を形成しようとすると、ウェットエッチング工程に要する時間が長くなり、またトレンチ７６ａを画定する側壁がエッチング液によって劣化する事態が発生する場合がある。このため、半導体装置の特性が劣化してしまうという問題が発生する場合がある。一方、本実施例のように、複数のトレンチ７６ｂ群を形成することによって、面的に広がる空間を短い時間で形成することができるとともに、トレンチ７６ａ、７６ｂを画定する側壁が劣化してしまうという事態を回避することができる。なお、トレンチ７６ａのみが形成されている場合であっても、ドレイン領域４８の下方において空間を形成することはできる。したがって、高耐圧な半導体装置を得ることはできる。
【００２４】
次に、図９に示すように、例えばモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）の混合ガス等のプラズマ化したガスを用いるプラズマＣＶＤ法によって、トレンチ７６ａ、７６ｂを窒化シリコンで閉塞する。このとき、トレンチ７６ａ、７６ｂ内に侵入したガスは、窒化シリコン膜７２とトレンチ７６ａ、７６ｂを画定する側壁との間の段差によって渦を巻き、トレンチ７６ａ、７６ｂを画定する側壁に向かう気流が形成されるので、トレンチ７６ａ、７６ｂを画定する側壁の表面に優先的に結晶成長する。したがって、空間６２を閉塞せず、トレンチ７６ａ、７６ｂのみを選択的に閉塞することができる。これにより、中心閉塞部材３４と閉塞部材３６群が形成される。中心閉塞部材３４と閉塞部材３６群を形成することによって、半導体装置１０の放熱性が改善される。また、後の工程において、上部半導体層２６の表面にレジスト膜等を塗布したい場合もある。そのような工程において、トレンチ７６ａ、７６ｂ内にレジスト膜等が侵入してしまう事態を回避することができる。なお、プラズマＣＶＤ法は減圧下で実施されることから、形成される空間６２は略真空状態となる。空間６２が略真空状態となっていることで、結露等の発生を抑制することができる。
【００２５】
次に、例えばＣＭＰ（Chemical Mechanical Polishing）技術等を利用して、上部半導体層２６の表面を平坦化した後に、図１０に示すように、中心閉塞部材３４を取囲む領域に、イオン注入を実施してドレイン領域４８を形成する。これにより、ドレイン領域４８の下方に空間６２が存在する状態を確実に得ることができる。
この後に、従来公知の技術あるいは当業者が容易に想到し得る技術を用いることによって、図１から図３に示すＭＯＳＦＥＴの他の構造を形成し、半導体装置１０を得ることができる。
【００２６】
上記の製造方法は次の変形例であってもよい。
図４に示す状態において、ドリフト領域４７の表面部にドレイン領域４８を先に形成してもよい。この場合、そのドレイン領域４８の近傍からトレンチを形成し、そのトレンチを利用して空間６２を形成する。これにより、ドレイン領域４８と空間６２の位置関係が常に安定し、平面視したときに空間６２内のほぼ中心位置にドレイン領域４８が存在する位置関係を確実に得ることができる。
閉塞部材３６群は、窒化シリコンに代えて、導電性の材料、例えば、不純物を含有するシリコンやポリシリコン、アルミニウム、あるいはタングステン等を用いてもよい。この場合、半導体装置のオン抵抗を低減し得る。
また、トレンチを閉塞するために、ＣＶＤ法に代えて粘性の高い塗布膜を利用して閉塞することも可能である。
また、図１１の要部断面図に示す半導体装置１００とすることもできる。この変形例は、ドレイン領域１４８の周囲に、円弧状の閉塞部材１３６が分散配置している例である。この場合、隣り合う閉塞部材１３６の間（図示１８２）を通って電流が流れることができる。この閉塞部材１３６間の幅、あるいは円弧状の閉塞部材１３６の分割数等を調節することによって、半導体装置に所望する電流量を実現できる。この場合も、円弧状の閉塞部材１３６に対応するトレンチを利用して空間を形成することによって、ドレイン領域１４８の下方に空間を確実に形成することができる。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記の実施例では、半導体スイッチング素子としてＭＯＳＦＥＴが形成される例を説明したが、例えば、ダイオード、ＩＧＢＴ、サイリスタ等の半導体スイッチング素子が形成されていてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２８】
【図１】図３のI−I線に対応する要部断面図を示す。
【図２】図３のII−II線に対応する要部断面図を示す。
【図３】図１と図２のIII−III線に対応する要部断面図を示す。
【図４】製造工程途中の半導体装置の要部断面図を示す（１）。
【図５】製造工程途中の半導体装置の要部断面図を示す（２）。
【図６】製造工程途中の半導体装置の要部断面図を示す（３）。
【図７】製造工程途中の半導体装置の要部断面図を示す（４）。
【図８】製造工程途中の半導体装置の要部断面図を示す（５）。
【図９】製造工程途中の半導体装置の要部断面図を示す（６）。
【図１０】製造工程途中の半導体装置の要部断面図を示す（７）。
【図１１】変形例の半導体装置の要部断面図を示す。
【図１２】実施例の半導体装置の電界強度分布を示す。
【符号の説明】
【００２９】
２２：半導体基板
２４：埋込み誘電体層
２６：上部半導体層
３２：絶縁分離トレンチ
３４：中心閉塞部材
３６：閉塞部材
４２：ボディ領域
４４：ボディコンタクト領域
４６：ソース領域
４７：ドリフト領域
４８：ドレイン領域
５２：ゲート絶縁膜
５４：フィールド酸化膜
６２：空間
７２：マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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