(57)【要約】【課題】  メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを防止した不揮発性半導体記憶装置を提供する。【解決手段】  メモリセルアレイ１５の中からメモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路１７と、メモリセル選択回路１７により選択された選択メモリセルの可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路２２ａと、選択メモリセルの内の読み出し対象メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路２３とを備え、読み出し電圧印加回路２２ａは、読み出し電圧とは逆極性のダミー読み出し電圧を選択メモリセルの可変抵抗素子に印加する。【選択図】        図８
2006066052.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路と、
前記選択メモリセルの内の読み出し対象の前記メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、
前記読み出し電圧印加回路は、前記読み出し電圧とは逆極性のダミー読み出し電圧を前記選択メモリセルの前記可変抵抗素子に印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧と前記ダミー読み出し電圧の両方を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧を印加した後に、前記ダミー読み出し電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧を印加する前に、前記ダミー読み出し電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記可変抵抗素子が、ペロブスカイト型金属酸化物であることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記可変抵抗素子が、電気的パルス印加により抵抗値が可逆的に変化する金属酸化物であることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記可変抵抗素子の材料である金属酸化物が、Ｐｒ、Ｍｎを含むことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項９】
前記選択メモリセルの前記可変抵抗素子に対する前記ダミー読み出し電圧の印加期間が、前記読み出し電圧の印加期間より短く、
前記ダミー読み出し電圧の印加時に前記選択メモリセルの前記可変抵抗素子を流れる電流が、前記読み出し電圧の印加時に流れる電流より大きいことを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成され、
前記メモリセル選択回路は、前記メモリセルアレイの中から１列または１行の前記メモリセルを選択すること特徴とする請求項１〜９の何れか１項に記載する不揮発性半導体記憶装置。
【請求項１１】
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第１電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第２電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第３電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第２電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加し、
前記第２電圧が、前記第１電圧と前記第３電圧の間の電圧値であり、前記第１電圧と前記第２電圧の電圧差の絶対値と、前記第３電圧と前記第２電圧の電圧差の絶対値が等しいことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第１電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第２電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第３電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第２電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加し、
前記第２電圧が、前記第１電圧と前記第３電圧の間の電圧値であり、前記第１電圧と前記第２電圧の電圧差の絶対値が、前記第３電圧と前記第２電圧の電圧差の絶対値より小さく、前記読み出し電圧の印加期間が、前記ダミー読み出し電圧の印加期間より長いことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１３】
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第１電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第２電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して前記第２電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第１電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加することを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１４】
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第１電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第２電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して前記第２電圧と同極性の第４電圧を印加し、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第１電圧を印加することにより、前記メモリセル選択回路が選択した１列または１行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加し、
前記第１電圧と前記第４電圧の電圧差の絶対値が、前記第１電圧と前記第２電圧の電圧差の絶対値より大きく、前記読み出し電圧の印加期間が、前記ダミー読み出し電圧の印加期間より長いことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１５】
前記メモリセル選択回路が、前記選択メモリセルの選択を他の前記メモリセルに切り替えるまでの１選択期間内に、前記読み出し電圧の印加期間と、前記ダミー読み出し電圧の印加期間が存在し、前記両印加期間の間に、全ての前記列選択線と全ての前記行選択線が同電位となるプリチャージ期間が存在することを特徴とする請求項１０〜１４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記メモリセル選択回路が、前記選択メモリセルの選択を他の前記メモリセルに切り替えるまでの１選択期間内に、前記読み出し電圧印加回路は、全ての前記列選択線と全ての前記行選択線に第２電圧を印加した状態から、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して第１電圧を印加し、第１遅延時間の経過後、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第１電圧を印加して、全ての前記列選択線と全ての前記行選択線に前記第１電圧を印加したプリチャージ期間経過後、前記メモリセル選択回路が選択した１列または１行に対応する１本の前記列選択線または前記行選択線に対して前記第２電圧を印加し、第２遅延時間の経過後、前記メモリセル選択回路が選択した１列または１行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第２電圧を印加し、
前記第１遅延時間と前記第２遅延時間の各経過期間中の一方が、前記読み出し電圧の印加期間であり、他方が、前記ダミー読み出し電圧の印加期間であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１７】
前記読み出し電圧の印加期間と前記プリチャージ期間の合計期間を規定する第１パルスと、前記ダミー読み出し電圧の印加期間と前記プリチャージ期間の合計期間を規定する第２パルスの一方が、他方の時間遅延によって生成されることを特徴とする請求項１５または１６に記載の不揮発性半導体記憶装置。
【請求項１８】
前記メモリセルが、前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、
前記メモリセル選択回路は、前記メモリセルアレイの中から同一行の前記メモリセルを少なくとも１つ選択し、
前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した選択メモリセルに接続する前記行選択線に前記選択トランジスタが導通する電圧を印加し、前記選択メモリセルに接続する前記列選択線と前記ソース線の間に、前記読み出し電圧と前記ダミー読み出し電圧を各別に印加すること特徴とする請求項１〜９の何れか１項に記載する不揮発性半導体記憶装置。
【請求項１９】
電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルに対する前記情報の読み出し方法であって、
読み出し対象の前記メモリセルの前記可変抵抗素子に所定の読み出し電圧を印加して、前記可変抵抗素子に流れる電流の大小を判定する第１処理と、
前記第１処理で前記読み出し電圧が印加される前記メモリセルの前記可変抵抗素子に前記読み出し電圧とは逆極性のダミー読み出し電圧を印加する第２処理を行うことを特徴とする読み出し方法。
【請求項２０】
前記第１処理で前記読み出し電圧が印加される前記メモリセルが選択されている期間内に、前記第１処理と前記第２処理を時間的に相前後して実行することを特徴とする請求項１９に記載の読み出し方法。
【請求項２１】
前記可変抵抗素子が、ペロブスカイト型金属酸化物であることを特徴とする請求項１９または２０に記載の読み出し方法。
【請求項２２】
前記可変抵抗素子が、電気的パルス印加により抵抗値が可逆的に変化する金属酸化物であることを特徴とする請求項１９または２０に記載の読み出し方法。
【請求項２３】
前記可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項２２に記載の読み出し方法。
【請求項２４】
前記可変抵抗素子の材料である金属酸化物が、Ｐｒ、Ｍｎを含むことを特徴とする請求項２２に記載の読み出し方法。
【請求項２５】
電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルに対する前記情報の読み出し装置であって、
読み出し対象の前記メモリセルの前記可変抵抗素子に所定の読み出し電圧を印加して、前記可変抵抗素子に流れる電流の大小を判定する判定回路と、
前記判定回路による処理で前記読み出し電圧が印加される前記メモリセルの前記可変抵抗素子に前記読み出し電圧とは逆極性のダミー読み出し電圧を印加するダミー読み出し電圧印加回路とを備えたことを特徴とする読み出し装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、メモリセルアレイの読み出し動作に伴う記憶データの劣化の防止及び抑制技術に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ) として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
また、これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す）における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
【０００４】
上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
【０００５】
当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを１Ｔ／１Ｒ型メモリセルと称し、後者の構成によるメモリセルを１Ｒ型メモリセルと称す。
【０００６】
１Ｔ／１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。
【０００７】
図１は、１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示したものであり、本出願人による特許出願（特願２００３−１６８２２３）に同様のメモリセルアレイ構成を提案している。このメモリセルアレイ構成において、メモリセルアレイ１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子３の上部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の下部電極が接続され、ワード線に選択トランジスタ４のゲート電極が接続し、ソース線に選択トランジスタ４のソース電極が接続している。尚、可変抵抗素子３の下部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【０００８】
このように、メモリセル２を選択トランジスタ４と可変抵抗素子３の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル２の選択トランジスタ４がオン状態となり、更に、ビット線の電位によって選択されたメモリセル２の可変抵抗素子３にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子３の抵抗値を変化可能にする構成となっている。
【０００９】
図２に、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ１を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線８から制御回路１０に入力された、アドレス入力に対応したメモリセルアレイ１内の特定のメモリセルが、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線９を介して行われる。
【００１０】
ワード線デコーダ７は、アドレス線８に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ５は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択し、更に、ソース線デコーダ６は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のソース線を選択する。制御回路１０は、メモリセルアレイ１の書き込み、消去、読み出しの各動作における制御を行う。制御回路１０は、アドレス線８から入力されたアドレス信号、データ線９から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ７、ビット線デコーダ５、ソース線デコーダ６、電圧スイッチ回路１２、メモリセルアレイ１の読み出し、書き込み、及び、消去動作を制御する。図２に示す例では、制御回路１０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００１１】
電圧スイッチ回路１２は、メモリセルアレイ１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込みまたは消去用の電圧、Ｖ１は読み出し電圧である。また、データの読み出しは、メモリセルアレイ１からビット線デコーダ５、読み出し回路１３を介して実行される。読み出し回路１３は、データの状態を判定し、その結果を制御回路１０に転送し、データ線９へ出力する。
【００１２】
次に、１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。図３に示すように、メモリセル１４は、選択トランジスタと可変抵抗素子の直列回路で構成せずに、可変抵抗素子３の単体で構成し、当該１Ｒ型メモリセル１４をマトリクス状に配列してメモリセルアレイ１５を構成しており、例えば、下記の特許文献２に開示されているものと同様である。具体的には、メモリセルアレイ１５は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１４がｍ×ｎ個配置した構成となっている。各メモリセル１４は、ワード線に可変抵抗素子３の上部電極が接続され、ビット線に可変抵抗素子３の下部電極が接続している。尚、ワード線に可変抵抗素子３の下部電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【００１３】
１Ｔ／１Ｒ型メモリセル２で構成されたメモリセルアレイ１（図１及び図２参照）では、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定のバイアス電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し電流を流すことができる。一方、１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５では、データの読み出し対象となるメモリセルを選択する際に、読み出し対象メモリセルと共通のワード線、ビット線に接続する選択メモリセルにも、同様のバイアス電圧が印加されるので、読み出し対象メモリセル以外にも読み出し電流が流れる。行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。
【００１４】
図３及び図４に、１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の従来例を示す。選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖ１を印加する。読み出し期間Ｔｒの間、選択ワード線と全ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この場合、選択ワード線に接続する選択メモリセルの記憶状態に応じた読み出し電流が各ビット線に流れるため、ビット線側において、所定の選択ビット線を流れる読み出し電流を選択的に読み出すことで、特定の選択メモリセルのデータを読み出すことができる。ここで、ビット線とワード線の関係を入れ換えて、ワード線側で各ワード線を流れる読み出し電流を選択的に読み出すようにしても構わない。
【００１５】
図５に、１Ｒ型メモリセル１４のメモリセルアレイ１５を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線１８から制御回路２０に入力されたアドレス入力に対応したメモリセルアレイ１５内の特定のメモリセルが、ビット線デコーダ１６、及び、ワード線デコーダ１７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線１９を介して行われる。
【００１６】
ワード線デコーダ１７は、アドレス線１８に入力された信号に対応するメモリセルアレイ１５のワード線を選択し、ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５のビット線を選択する。制御回路２０は、メモリセルアレイ１５の書き込み、消去、読み出しの各動作における制御を行う。制御回路２０は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１６、電圧スイッチ回路２２、メモリセルアレイ１５の読み出し、書き込み、及び、消去動作を制御する。図５に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００１７】
電圧スイッチ回路２２は、メモリセルアレイ１５の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１５に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込みまたは消去用の電圧、Ｖ１は読み出し電圧である。また、データの読み出しは、メモリセルアレイ１５からビット線デコーダ１６、読み出し回路２３を介して実行される。読み出し回路２３は、データの状態を判定し、その結果を制御回路２０に転送し、データ線１９へ出力する。
【００１８】
１Ｔ／１Ｒ型メモリセルと１Ｒ型モリセルを構成する可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等がある。
【００１９】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００２−８３６９号公報
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【００２０】
可変抵抗素子を備えたメモリセルからデータを読み出す際には、可変抵抗素子にバイアス電圧を印加して読み出し電流を流し、その電流の大小より可変抵抗素子の抵抗値を判定してデータを読み出す。従って、メモリセルの構成に関係なく、読み出し動作に伴って、可変抵抗素子には所定のバイアス電圧が印加される。
【００２１】
本願発明者らは、ペロブスカイト型金属酸化物の一種である、ＰＣＭＯ膜（Ｐｒ１−ｘＣａｘＭｎＯ３）を可変抵抗素子として用いた場合に、可変抵抗素子に、絶対値が書き込み電圧以下の読み出し電圧を同じ極性の連続パルスとして印加すると、可変抵抗素子の抵抗値が変化することを見出した。図６に示すように、可変抵抗素子の上部電極に正極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると、初期状態が高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。また、負極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した。
【００２２】
ここで、正極性の電圧パルスとは、下部電極に基準となる接地電圧を与え、上部電極に正の電圧パルス（例えば、１Ｖ）を印加する状態を指す。更に、負極性の電圧パルスとは、上部電極に基準となる接地電圧を与え、下部電極に正の電圧パルス（例えば、１Ｖ）を印加する状態を指す。また、図６に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図６の横軸は、電圧パルスの相対印加回数を対数表示している。
【００２３】
図７は、初期状態に低抵抗状態にあった可変抵抗素子の上部電極に、正の電圧パルスを印加した場合の抵抗変化を調べた結果である。尚、図７に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図７の横軸は、電圧パルスの相対印加回数を対数表示している。図７より、初期状態に高抵抗状態の場合に比べて、抵抗変化は少ないことが分かる。特に、読み出し時に可変抵抗素子に印加される電圧は、通常１Ｖ程度が望ましいが、１Ｖ或いは−１Ｖの電圧パルスでは、抵抗変化は少ない。尚、電圧パルスが正極性の場合に、電圧振幅が２Ｖでは、パルス印加回数が増えるに従って抵抗値が低下する傾向を示すが、低抵抗状態が更に低抵抗状態となることは、高抵抗状態との差異がより顕著になるため、当該抵抗変化は特性上問題とならない。
【００２４】
以上を整理すると、上記の実験結果から、メモリセルに記憶されているデータ、つまり抵抗値が、読み出し動作に伴って印加される電圧パルスの回数に応じて変化するという読み出しディスターブ現象が明らかとなった。特に、読み出し時の抵抗状態が高抵抗状態の可変抵抗素子に正極性の電圧パルスを印加して読み出し動作を行った場合に、当該可変抵抗素子の抵抗値が低下して、高抵抗状態と低抵抗状態間の抵抗差が小さくなり、読み出しマージンが低下する。更には、同じメモリセルに対する読み出し動作が繰り返されることで、最悪ケースとして、記憶データが完全に消失し、読み出し不能に陥る虞がある。
【００２５】
更に、１Ｒ型メモリセルからなるメモリセルアレイでは、読み出し対象メモリセルとワード線またはビット線を共通とする読み出し対象外の選択メモリセルにも、読み出し電圧が印加されることになるので、上記読み出しディスターブ現象がより顕著となって現れることが明らかとなった。
【００２６】
本発明は、上記問題点に鑑みてなされたもので、その目的は、メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを防止した、読み出しマージンの大きな不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明に不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路と、前記選択メモリセルの内の読み出し対象の前記メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、前記読み出し電圧印加回路は、前記読み出し電圧とは逆極性のダミー読み出し電圧を前記選択メモリセルの前記可変抵抗素子に印加することを特徴とする。
【００２８】
また、本発明に係る不揮発性半導体記憶装置は、前記メモリセル選択回路が、前記選択メモリセルの選択を他の前記メモリセルに切り替えるまでの１選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧と前記ダミー読み出し電圧の両方を印加することを特徴とする。
【００２９】
尚、本発明において、可変抵抗素子に読み出し電圧またはダミー読み出し電圧を印加すると、可変抵抗素子の抵抗値が無限大に高抵抗状態、つまり絶縁体でない限り、当該電圧印加期間に可変抵抗素子を通して電流が流れるので、上記電圧印加状態は電流印加状態として捉えることもできる。
【００３０】
上記各特徴の不揮発性半導体記憶装置によれば、読み出し電圧印加回路は、選択メモリセルに対して読み出し電圧の印加と、逆極性のダミー読み出し電圧の印加の両方を実行できるので、読み出し電圧が印加され、抵抗値が増加或いは減少した可能性のある選択メモリセルの可変抵抗素子に対して、逆極性のダミー読み出し電圧を印加することにより、読み出し電圧印加による抵抗変化を相殺する方向に抵抗を変化させることができ、読み出し電圧の印加回数が増加しても、初期抵抗状態からの累積的な抵抗変化を抑制でき、読み出しマージンの低下を抑制し、更には、記憶データの消失或いは読み出し不能状態に至るまでの読み出し回数を大幅に改善することが可能となる。
【００３１】
例えば、図６に示す可変抵抗素子への電圧パルス印加に伴う抵抗変化の測定した実験結果によれば、初期状態が高抵抗状態において、正極性の電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）だけを連続して印加した場合と、正極性と負極性の電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）を交互に印加した場合を比較すると、明らかに、正極性と負極性の電圧パルス（前者が読み出し電圧印加で、後者がダミー読み出し電圧印加に相当）の場合の抵抗変化が大幅に抑制されていることが確認でき、上述の効果が裏付けられる。
【００３２】
特に、１選択期間内に読み出し電圧とダミー読み出し電圧の一方を他方に前後させて両方印加することで、特定のメモリセルに読み出し電圧が印加される場合には、必ず逆極性のダミー読み出し電圧を印加することになるので、上記読み出し動作に伴う抵抗変化（読み出しディスターブ現象）を確実に抑制することができる。
【００３３】
また、本発明に係る不揮発性半導体記憶装置は、前記選択メモリセルの前記可変抵抗素子に対する前記ダミー読み出し電圧の印加期間が、前記読み出し電圧の印加期間より短く、前記ダミー読み出し電圧の印加時に前記選択メモリセルの前記可変抵抗素子を流れる電流が、前記読み出し電圧の印加時に流れる電流より大きくなる構成とするのも好ましい。
【００３４】
当該構成によって、ダミー読み出し電圧の印加電圧を大きく、印加期間を短く調整することにより、読み出し電圧とダミー読み出し電圧のトータルでの印加期間を短くして、読み出し動作に伴う可変抵抗素子の抵抗変化を同様に抑制することができ、ダミー読み出し電圧の印加による読み出しサイクル時間が長くなるのを抑制できる。
【００３５】
ここで、メモリセルが１Ｒ型メモリセルで、メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成される場合、また、メモリセルが１Ｔ１Ｒ型メモリセルで、メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成される場合の、何れの場合であっても、上記特徴の本発明による効果は十分に発揮される。
【００３６】
また、不揮発性半導体記憶装置における本発明に係る読み出し方法は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルに対する前記情報の読み出し方法であって、読み出し対象の前記メモリセルの前記可変抵抗素子に所定の読み出し電圧を印加して、前記可変抵抗素子に流れる電流の大小を判定する第１処理と、前記第１処理で前記読み出し電圧が印加される前記メモリセルの前記可変抵抗素子に前記読み出し電圧とは逆極性のダミー読み出し電圧を印加する第２処理を行うことを特徴とする。更に、本発明に係る読み出し方法は、前記第１処理で前記読み出し電圧が印加される前記メモリセルが選択されている期間内に、前記第１処理と前記第２処理を時間的に相前後して実行することを特徴とする。
【００３７】
上記特徴の読み出し方法によれば、第１処理で読み出し電圧が印加され、抵抗値が増加或いは減少した可能性のあるメモリセルの可変抵抗素子に対して、第２処理で逆極性のダミー読み出し電圧を印加することにより、読み出し電圧印加による抵抗変化を相殺する方向に抵抗を変化させることができる。この結果、第１処理での読み出し電圧の印加回数が増加しても、初期抵抗状態からの累積的な抵抗変化を抑制でき、読み出しマージンの低下を抑制し、更には、記憶データの消失或いは読み出し不能状態に至るまでの読み出し回数を大幅に改善することが可能となる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る不揮発性半導体記憶装置（以下、夫々を適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
【００３９】
本実施形態では、不揮発性半導体記憶装置のメモリセルアレイを構成するメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成されるが、その可変抵抗素子の一例として、ＰＣＭＯ膜の上下にＰｔ電極を配した３層構造のＲＲＡＭ素子を想定して説明する。尚、可変抵抗素子としては、電気的パルス印加（電圧印加、または、電流印加）によって抵抗変化が生じる素子であれば、如何なる可変抵抗素子でも、本発明を適用することが可能である。可変抵抗素子の材料が、ＰＣＭＯ膜以外の金属酸化物であっても、電気的パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。また、可変抵抗素子の材料が、遷移金属酸化物で、電気パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。
【００４０】
本願発明者らは、ペロブスカイト型金属酸化物の一種である、ＰＣＭＯ膜（Ｐｒ１−ｘＣａｘＭｎＯ３）と、その上部と下部にＰｔ電極を設けた可変抵抗素子を形成し、可変抵抗素子に、一定方向に電流を流す同極性の電圧パルスを連続して印加すると、パルスの印加回数が増えるに従って、可変抵抗素子の抵抗が変化することを見出した。尚、当該可変抵抗素子のＰＣＭＯ膜は、５００℃でスパッタリング法を用いて成膜した。
【００４１】
図６に示すように、可変抵抗素子の上部電極に正極性のパルス（パルス幅１００ｎｓ）を印加し続けると、初期状態、即ち、パルス未印加の状態で高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。初期状態の高抵抗状態は、書き込み電圧Ｖｐｐ＝４Ｖ、パルス幅３μｓの書き込み電圧パルスを下部電極に印加して形成した。
【００４２】
書き込み電圧パルスと同極性の負極性のパルス(パルス幅１００ｎｓ）を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した。また、印加する電圧パルスの電圧振幅が大きいほど、即ち、可変抵抗素子を流れる電流が大きいほど、抵抗変化の程度は大きくなること、また、抵抗が増加する方向に変化するか、或いは、抵抗が減少する方向に変化するかは、電流を流す方向、つまり、印加する電圧パルスの極性に依存していることが明らかとなった。
【００４３】
本願発明者らは、可変抵抗素子の抵抗変化の方向が、電圧パルス印加による可変抵抗素子を流れる電流の方向に依存することに着目して、読み出し動作の際に、読み出し時とは異なる方向に電流を流す電圧パルスを印加することによって、抵抗変化を相殺する方法を考案し、異なる方向に電流を流す電圧パルスを、可変抵抗素子に交互に連続して印加することを試みた。図６は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、抵抗変化の様子を調べた典型的な例である。同極性の電圧パルスを連続して印加した場合に比べて、極性が異なる電圧パルスを組み合わせて交互に印加した場合に、抵抗変化が小さくなることが検証された。このことから、可変抵抗素子を含んだメモリセルの記憶データを読み出す際に、読み出し時に流れる電流とは逆方向に流れる電流を強制的に流すことによって、読み出し時の電圧パルス印加による抵抗変化を抑制、最小化することが可能であり、読み出し回数を増加させることが可能となることを明らかにした。
【００４４】
メモリセルの可変抵抗素子に読み出し電圧パルスを印加することによって、メモリセルの可変抵抗素子の抵抗が変化するのを低減するためには、読み出し電圧パルスを印加する前に、逆方向に電流が流れるような逆極性のダミー読み出し電圧パルスを印加する方法がある。
【００４５】
電圧パルスの振幅が大きくなると可変抵抗素子の抵抗変化が大きくなることから、読み出し電圧パルスの印加前に印加するダミー読み出し電圧パルスを調整することによって、抵抗変化を最小化することができ、読み出しマージンの低下によって読み出し不能に陥るまでの正しくメモリセルを読み出すことのできる読み出し回数を増加することが可能となる。
【００４６】
また、印加するダミー読み出し電圧パルスのパルス幅が短いと、抵抗変化が小さくなることから、大きな振幅のダミー読み出し電圧パルスを用いれば、短時間のダミー読み出し電圧パルスの印加で、読み出し電圧パルスによる抵抗変化を相殺することができ、実効的な読み出し時間を短縮することができるので、好ましい。尚、大きな振幅のダミー読み出し電圧パルスを印加する場合であっても、短時間のパルス幅ではなく、読み出し電圧パルスと同程度のパルス幅で印加してもよい。
【００４７】
メモリセルの可変抵抗素子に読み出し電圧パルスを印加することによって、メモリセルの可変抵抗素子の抵抗が変化するのを低減する別の方法として、読み出し電圧パルスを印加した後に、逆方向に電流が流れるような逆極性のダミー読み出し電圧パルスを印加する方法がある。
【００４８】
電圧パルスの振幅が大きくなると可変抵抗素子の抵抗変化が大きくなることから、読み出し電圧パルスの印加後に印加するダミー読み出し電圧パルスを調整することによって、抵抗変化を最小化することができ、読み出しマージンの低下によって読み出し不能に陥るまでの正しくメモリセルを読み出すことのできる読み出し回数を増加することが可能となる。
【００４９】
また、印加するダミー読み出し電圧パルスのパルス幅が短いと、抵抗変化が小さくなることから、大きな振幅のダミー読み出し電圧パルスを用いれば、短時間のダミー読み出し電圧パルスの印加で、読み出し電圧パルスによる抵抗変化を相殺することができ、実効的な読み出し時間を短縮することができるので、好ましい。
【００５０】
次に、以上の可変抵抗素子に対する新知見に基づいて、読み出し動作に伴う可変抵抗素子の抵抗変化を抑制可能な本発明装置について説明する。先ず、メモリセルが可変抵抗素子だけで構成される１Ｒ型メモリセルの場合における本発明装置ついて説明する。
【００５１】
〈第１実施形態〉
図８に、本発明装置の一構成例を示す。尚、図８において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図８に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したメモリセルアレイ１５の周辺に、ビット線デコーダ１６、ワード線デコーダ１７、電圧スイッチ回路２２ａ、読み出し回路２３、及び、制御回路２０ａを備えて構成される。基本的には、図５に示す１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図５の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路２２ａからメモリセルアレイ１５に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路２２ａの動作を制御する制御回路２０ａの動作である。
【００５２】
また、メモリセルアレイ１５の構成も、図３に示す従来の不揮発性半導体記憶装置のメモリセルアレイ１５の構成と同じである。具体的には、メモリセルアレイ１５は列方向に延伸するビット線（列選択線に相当）ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線（行選択線に相当）ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。各メモリセル１４は、ワード線に可変抵抗素子３の上部電極が接続され、ビット線に可変抵抗素子３の下部電極が接続している。尚、ワード線に可変抵抗素子３の下部電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【００５３】
ビット線デコーダ１６とワード線デコーダ１７は、アドレス線１８から制御回路２０ａに入力されたアドレス入力に対応したメモリセルアレイ１５の中から読み出し対象のメモリセルを選択する。ワード線デコーダ１７は、アドレス線１８に入力された信号に対応するメモリセルアレイ１５のワード線を選択し、ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５のビット線を選択する。本実施形態では、ワード線デコーダ１７が、メモリセルアレイ１５の中からメモリセルを行単位で選択するメモリセル選択回路として機能する。制御回路２０ａは、メモリセルアレイ１５の書き込み、消去、読み出しの各動作における制御を行う。制御回路２０ａは、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１６、電圧スイッチ回路２２、メモリセルアレイ１５の読み出し、書き込み、及び、消去動作を制御する。図５に示す例では、制御回路２０ａは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００５４】
電圧スイッチ回路２２ａは、メモリセルアレイ１５の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１５に供給する。特に、読み出しモードでは、電圧スイッチ回路２２ａは、ワード線デコーダ１７により選択された１行の選択メモリセルに接続するビット線とワード線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。本実施形態では、ワード線デコーダ１７で選択された１本の選択ワード線に接続するメモリセルが選択メモリセルとして、所定の読み出し電圧が印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込みまたは消去用の電圧、Ｖ１とＶ２は読み出し電圧とダミー読み出し電圧の生成に使用される電圧である。
【００５５】
読み出し回路２３は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ１６で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路２０ａに転送し、データ線１９へ出力する。
【００５６】
次に、読み出し動作時における電圧スイッチ回路２２ａからメモリセルアレイ１５の各ビット線、各ワード線への電圧パルスの印加手順の実施例について説明する。
【００５７】
〈実施例１〉
先ず、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第１の実施例について、図９及び図１０を参照して説明する。
【００５８】
図９及び図１０に、本発明装置のメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。
【００５９】
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖ１を印加する。読み出し期間Ｔｒの間、選択ワード線と選択ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧Ｖ１が印加されている。
【００６０】
次に、読み出し期間Ｔｒの経過後、選択ワード線に読み出し電圧Ｖ１と同極性で電圧値が２倍の電圧Ｖ２（Ｖ２＝２×Ｖ１）を印加し、他の非選択ワード線と全てのビット線には、継続して読み出し電圧Ｖ１を印加する。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧Ｖ１と逆極性で同電圧｜Ｖ２−Ｖ１｜（＝｜Ｖ１｜）のダミー読み出し電圧が印加される。読み出し期間Ｔｒと同時間の再生期間Ｔｄの間、ダミー読み出し電圧の印加状態を維持する。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧Ｖ１と、その逆極性で同電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Ｔｒの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
【００６１】
本実施例の印加方法が有効であることを、実験データに基づいて説明する。図６は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、その抵抗変化の様子を調べた結果である。図６より、初期状態が高抵抗状態において、正極性の読み出し電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）だけを連続して印加した場合と、正極性の読み出し電圧パルスと負極性のダミー読み出し電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）を交互に印加した場合を比較すると、明らかに、正極性と負極性の両電圧パルス印加の場合の抵抗変化が大幅に抑制されていることが確認でき、上述の印加方法が有効であることが裏付けられる。
【００６２】
〈実施例２〉
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第２の実施例について、図９及び図１１を参照して説明する。この場合、図８に示す本発明装置の電圧スイッチ回路２２ａには、電圧Ｖ１の２倍より大きい電圧値の電圧Ｖ２が供給される。
【００６３】
図９及び図１１に、本発明装置のメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。
【００６４】
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖ１を印加する。読み出し期間Ｔｒの間、選択ワード線と選択ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧Ｖ１が印加されている。
【００６５】
次に、読み出し期間Ｔｒの経過後、選択ワード線に読み出し電圧Ｖ１と同極性で電圧値が２倍より大きい電圧Ｖ２（Ｖ２＞２×Ｖ１）を印加し、他の非選択ワード線と全てのビット線には、継続して読み出し電圧Ｖ１を印加する。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧Ｖ１と逆極性で高電圧｜Ｖ２−Ｖ１｜（＞｜Ｖ１｜）のダミー読み出し電圧が印加される。但し、ダミー読み出し電圧｜Ｖ２−Ｖ１｜が過大であると、データの書き込み或いは消去動作になってしまうので、書き込み或いは消去電圧の下限値より低電圧に設定する。読み出し期間Ｔｒより短い再生期間Ｔｄの間、ダミー読み出し電圧の印加状態を維持する。ダミー読み出し電圧｜Ｖ２−Ｖ１｜が、読み出し電圧｜Ｖ１｜より大きいため、再生期間Ｔｄが読み出し期間Ｔｒより短くても、読み出し電圧Ｖ１の印加による可変抵抗素子の抵抗変化を逆方向に戻して一連の動作による抵抗変化を抑制できる。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧Ｖ１と、その逆極性で高電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Ｔｒの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
【００６６】
本実施例の印加方法が有効であることを、実験データに基づいて説明する。図１２は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、逆極性パルスの電圧振幅とパルス幅を変化させて、その抵抗変化の様子を調べた結果である。尚、図１２に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図１２の横軸は、電圧パルスの相対印加回数を対数表示している。図１２より、逆極性パルスのパルス幅を短くしても、電圧振幅を大きくすることで、逆極性パルスの電圧振幅とパルス幅が読み出し電圧パルスと同じ場合と同様の抵抗変化の抑制効果のあることが分かる。例えば、図１２より、初期状態が高抵抗状態において、正極性の読み出し電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）だけを連続して印加した場合に対して、正極性の読み出し電圧パルスと負極性のダミー読み出し電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）を交互に印加した場合と、正極性の読み出し電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）と負極性のダミー読み出し電圧パルス（電圧振幅３Ｖ、パルス幅５０ｎｓ）を交互に印加した場合を比較すると、何れの正極性と負極性の電圧パルス印加も、同程度の抵抗変化の抑制効果が確認できた。従って、本実施例の印加方法が有効であることが、図１２の実験データより裏付けられる。
【００６７】
更に、本実施例では、再生期間Ｔｄが読み出し期間Ｔｒより短くできることから、読み出し期間Ｔｒと再生期間Ｔｄの合計時間で規定される、同じメモリセルアレイ内での読み出しサイクル時間を短くできる。尚、再生期間Ｔｄは読み出し期間Ｔｒより短くできるが、読み出し期間Ｔｒと同じであっても構わない。
【００６８】
〈実施例３〉
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第３の実施例について、図１３〜図１５を参照して説明する。
【００６９】
図１４及び図１５に、本発明装置のメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。図１３に示す本発明装置の電圧スイッチ回路２２ｂには、上記実施例１及び２で使用した電圧Ｖ２は供給されない。図１３に示す本発明装置と図５の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路２２ｂからメモリセルアレイ１５に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路２２ｂの動作を制御する制御回路２０ｂの動作である。当該相違点は、図１３中に図示できないので、以下において説明する。
【００７０】
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖ１を印加する。読み出し期間Ｔｒの間、選択ワード線と選択ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧Ｖ１が印加されている。
【００７１】
次に、読み出し期間Ｔｒの経過後、選択ワード線に読み出し電圧Ｖ１を印加し、他の非選択ワード線と全てのビット線を接地電位Ｖｓｓにする。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧Ｖ１と逆極性で同電圧｜Ｖ１｜のダミー読み出し電圧が印加される。読み出し期間Ｔｒと同時間の再生期間Ｔｄの間、ダミー読み出し電圧の印加状態を維持する。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧Ｖ１と、その逆極性で同電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Ｔｒの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
【００７２】
〈実施例４〉
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第４の実施例について、図１６〜図１８を参照して説明する。この場合、図１６に示す本発明装置の電圧スイッチ回路２２ｃには、上記実施例１及び２で使用した電圧Ｖ２に代えて、電圧Ｖ１より大きい電圧値の電圧Ｖ３が供給される。
【００７３】
図１７及び図１８に、本発明装置のメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。図１６に示す本発明装置と図５の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路２２ｃからメモリセルアレイ１５に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路２２ｃの動作を制御する制御回路２０ｃの動作である。
【００７４】
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖ１を印加する。読み出し期間Ｔｒの間、選択ワード線と選択ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧Ｖ１が印加されている。
【００７５】
次に、読み出し期間Ｔｒの経過後、選択ワード線に電圧Ｖ３を印加し、他の非選択ワード線と全てのビット線を接地電位Ｖｓｓにする。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧Ｖ１と逆極性で高電圧｜Ｖ３｜（＞｜Ｖ１｜）のダミー読み出し電圧が印加される。但し、ダミー読み出し電圧｜Ｖ３｜が過大であると、データの書き込み或いは消去動作になってしまうので、書き込み或いは消去電圧の下限値より低電圧に設定する。読み出し期間Ｔｒと同じか、或いは、より短い再生期間Ｔｄの間、ダミー読み出し電圧の印加状態を維持する。ダミー読み出し電圧｜Ｖ３｜が、読み出し電圧｜Ｖ１｜より大きいため、再生期間Ｔｄが読み出し期間Ｔｒより短くても、読み出し電圧Ｖ１の印加による可変抵抗素子の抵抗変化を逆方向に戻して一連の動作による抵抗変化を抑制できる。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧Ｖ１と、その逆極性で高電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Ｔｒの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
【００７６】
〈第２実施形態〉
図１９に、本発明装置の第２実施形態におけるブロック構成例を示す。尚、図１９において、図８、図１３、及び、図１６に示す第１実施形態と共通する部分については、共通の符号を付して説明する。図１９に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したメモリセルアレイ１５の周辺に、ビット線デコーダ１６、ワード線デコーダ１７、電圧スイッチ回路２２ｄ、読み出し回路２３、制御回路２０ｄ、及び、遅延回路２４を備えて構成される。図１３に示す第１実施形態の本発明装置に遅延回路２４を追加した構成となっている。遅延回路２４を除く各部の機能は、第１実施形態と同様であるので、重複する説明は割愛する。
【００７７】
第２実施形態では、電圧スイッチ回路２２ｄからメモリセルアレイ１５に印加される電圧とそのタイミングが、制御回路２０ｄと遅延回路２４によって制御される。また、データの読み出し動作のために選択メモリセルに読み出し電圧が印加される前に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加するように制御される。以下、本発明装置のメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の一例を、図２０と図２１を参照して説明する。
【００７８】
図２０は、複数アドレスに対するデータ読み出し動作時の各部への電圧印加手順の一例を示すフローチャートである。また、図２１は、メモリセルアレイ１５の各ビット線、各ワード線への電圧印加タイミングを示すタイミング波形図である。
【００７９】
先ず、アドレス線１８を介して先頭アドレスが入力される（＃１）。次に、読み出し対象メモリセルがあるメモリセルアレイの全てのビット線とワード線を接地電位Ｖｓｓにする（＃２）。図２０中、Ｖｓｗｌ、Ｖｎｗｌ、及び、Ｖｂｌは、夫々、選択ワード線の電圧レベル、非選択ワード線の電圧レベル、及び、ビット線の電圧レベルを示している。
【００８０】
次に、非選択ワード線とビット線の電圧レベルを接地電位Ｖｓｓに維持したまま、選択ワード線に電圧振幅Ｖ１の第１パルスを印加する（＃３）。第１パルスのパルス幅は、再生期間Ｔｄと後述するプリチャージ期間Ｔｐの合計時間となるように遅延回路２４で調整される。遅延回路２４により、第１パルスより再生期間Ｔｄに等しい遅延時間だけ遅れて立ち上がり、第１パルスより読み出し期間Ｔｒに等しい遅延時間だけ遅れて立ち下がる同じ電圧振幅Ｖ１の第２パルスを、非選択ワード線と全てのビット線に印加する（＃４）。第２パルスのパルス幅は、プリチャージ期間Ｔｐと読み出し期間Ｔｒの合計時間となるように遅延回路２４で調整される。第１パルスの印加（＃３）から第２パルスの印加（＃４）までの再生期間Ｔｄに、後に発生する読み出し動作で選択メモリセルに生じる抵抗変化を緩和させるためのダミー読み出し電圧の印加が予め実行される。尚、プリチャージ期間Ｔｐの間（＃４から＃５まで）は、全てのビット線とワード線は、全て電圧Ｖ１が印加され同電位となり、全てのメモリセルに掛かる電位差は０Ｖである。
【００８１】
次に、プリチャージ期間Ｔｐの経過後、非選択ワード線とビット線への第２パルスの印加を維持したまま、選択ワード線への第１パルスの印加を停止する（＃５）。その後、読み出し期間Ｔｒの経過後、非選択ワード線とビット線への第２パルスの印加を停止し、非選択ワード線とビット線を接地電位Ｖｓｓにする（＃６）。読み出し期間Ｔｒの間（＃５から＃６まで）、選択ワード線と選択ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。具体的には、選択ワード線に接続する選択メモリセルの全てに読み出し電流が流れるが、その内のビット線デコーダ１６で選択された選択ビット線を流れる読み出し電流を電圧変換して、読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路２０ｄに転送し、データ線１９へ出力する。以上、＃３〜＃６の処理を各アドレスに対して順次実行することで、複数のアドレス入力に対して選択される全てのメモリセルに対して、読み出し電圧（Ｖ１）の印加と、読み出し電圧と逆極性で同電圧のダミー読み出し電圧（−Ｖ１）の印加が１対となって実行されるため、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。
【００８２】
尚、アドレス入力に基づいて選択メモリセルを次の選択メモリセルに切り替えるまでの１選択期間内に、選択メモリセルに掛かる電気ストレスを電圧値と時間の積で表すと、Ｖ１×（Ｔｒ−Ｔｄ）となり、電気ストレスを少なくするためには、読み出し期間Ｔｒと再生期間Ｔｄが等しくなるように、遅延回路２４の第１パルスと第２パルス間の遅延時間を調整するのが好ましい。また、遅延回路２４の第１パルスと第２パルス間の遅延時間及びパルス幅によって、各選択メモリセルへのアクセス時間が規定されるので、所望のアクセスタイムに応じた設定を行うのが好ましい。
【００８３】
図２２に、本実施形態の遅延回路２４の回路構成例を示す。図２２に示すように、遅延回路２４の一例は、遅延時間の異なる２系統のインバータ列で構成されている。入力には、第１パルスと第２パルスの基となる基準パルスが入力され、夫々異なる遅延時間で、出力１から第２パルスが、出力２から第１パルスが出力される。尚、第１パルスと第２パルスの生成回路は、図２２のインバータ列だけで構成される回路に限定されるものではなく、適宜、ＮＡＮＤゲートやＮＯＲゲート等の論理ゲートを組み合わせて構成しても構わない。
【００８４】
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。図２３に、本発明装置の第３実施形態におけるブロック構成例を示す。尚、図２３において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。第３実施形態では、１Ｔ／１Ｒ型メモリセル（図示せず）をマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ５、ソース線デコーダ６、ワード線デコーダ７、電圧スイッチ回路１２ａ、読み出し回路１３、及び、制御回路１０ａを備えて構成される。アドレス線８から制御回路１０ａに入力された、アドレス入力に対応したメモリセルアレイ１内の特定のメモリセルが、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線９を介して行われる。基本的には、図２に示す１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図２の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路１２ａからメモリセルアレイ１に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路１２ａの動作を制御する制御回路１０ａの動作である。
【００８５】
また、メモリセルアレイ１の構成も、図１に示す従来の不揮発性半導体記憶装置のメモリセルアレイ１の構成と同じである。具体的には、メモリセルアレイ１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子３の上部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の下部電極が接続され、ワード線に選択トランジスタ４のゲート電極が接続し、ソース線に選択トランジスタ４のソース電極が接続している。尚、可変抵抗素子３の下部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【００８６】
ワード線デコーダ７は、アドレス線８に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ５は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択し、更に、ソース線デコーダ６は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のソース線を選択する。ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７は、アドレス線８から制御回路１０ａに入力されたアドレス入力に対応したメモリセルアレイ１内の少なくとも１つのメモリセルをメモリセル単位で選択するメモリセル選択回路として機能する。
【００８７】
制御回路１０ａは、メモリセルアレイ１の書き込み、消去、読み出しの各動作における制御を行う。制御回路１０ａは、アドレス線８から入力されたアドレス信号、データ線９から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ７、ビット線デコーダ５、ソース線デコーダ６、電圧スイッチ回路１２ａ、メモリセルアレイ１の読み出し、書き込み、及び、消去動作を制御する。図２３に示す例では、制御回路１０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００８８】
電圧スイッチ回路１２ａは、メモリセルアレイ１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。特に、読み出しモードでは、電圧スイッチ回路１２ａは、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７を介して、選択されたメモリセルに接続するビット線とワード線とソース線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込みまたは消去用の電圧、Ｖ１は読み出し電圧である。また、データの読み出しは、メモリセルアレイ１からビット線デコーダ５、読み出し回路１３を介して実行される。読み出し回路１３は、データの状態を判定し、その結果を制御回路１０ａに転送し、データ線９へ出力する。
【００８９】
次に、読み出し動作時における電圧スイッチ回路１２ａからメモリセルアレイ１の各ビット線、各ワード線，各ソース線への電圧パルスの印加手順の実施例について説明する。尚、１Ｔ／１Ｒ型メモリセルの場合、メモリセル内に選択トランジスタが含まれ、読み出し対象の選択メモリセルの可変抵抗素子だけに読み出し電圧を印加することが可能であり、読み出し電圧を印加する選択メモリセルだけを読み出し対象メモリセルとすることができるため、読み出し動作に伴う可変抵抗素子の抵抗変化は読み出し対象メモリセルだけに限定されるため、当該抵抗変化を緩和するためのダミー読み出し電圧の印加も、読み出し対象メモリセルだけに限定することができる。
【００９０】
先ず、データの読み出し動作のために選択メモリセルに読み出し電圧を印加する前に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合について、図２４を参照して説明する。
【００９１】
先ず、全てのワード線、ビット線、ソース線が接地電位Ｖｓｓの状態から、選択メモリセルに接続する選択ワード線の電位を電源電圧Ｖｃｃまで増加させて、選択ワード線に接続する１行のメモリセルの選択トランジスタをオンさせる。同時に、同じ行のメモリセルに接続する選択ソース線と非選択ビット線に電圧Ｖ１を印加する。選択ビット線の電位は接地電位Ｖｓｓのままであるので、選択ビット線と選択ソース線に繋がる選択メモリセル（読み出し対象メモリセル）の可変抵抗素子には、ビット線側にＶｓｓ（＝０Ｖ）、ソース線側にＶ１が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には−Ｖ１のダミー読み出し電圧が印加される。当該ダミー読み出し電圧の印加を再生期間Ｔｄの間維持し、次に、選択ビット線に電圧Ｖ１を印加するとともに、選択ソース線と非選択ビット線の電位を接地電位Ｖｓｓに戻す。この結果、選択ビット線と選択ソース線に繋がる選択メモリセル（＝読み出し対象メモリセル）の可変抵抗素子には、ビット線側に電圧Ｖ１、ソース線側にＶｓｓ（＝０Ｖ）が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には電圧Ｖ１の読み出し電圧が印加される。当該読み出し電圧の印加を読み出し期間Ｔｒの間維持し、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が、オン状態の選択トランジスタを介して選択ビット線上を流れ、読み出し回路１３によって選択メモリセルに記憶されたデータを読み出すことができる。読み出し期間Ｔｒの経過後、選択ワード線と選択ビット線の電位は接地電位Ｖｓｓに戻す。尚、本実施形態では、選択メモリセルと読み出し対象メモリセルが一致している。
【００９２】
以上の処理手順によれば、選択ワード線に電源電圧Ｖｃｃが印加され、選択メモリセルの選択トランジスタがオンしている期間に、ダミー読み出し電圧−Ｖ１の印加と読み出し電圧Ｖ１の印加が時間的に相前後して対になって発生するため、選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。
【００９３】
ここで、再生期間Ｔｄは、読み出し期間Ｔｒと同じでも良いが、再生期間Ｔｄ中に選択ソース線と非選択ビット線に印加する電圧Ｖ１を、読み出し期間Ｔｒ中に選択ビット線に印加する電圧Ｖ１より高電圧にすることで、短縮することができる。
【００９４】
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加した後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合について、図２５を参照して説明する。
【００９５】
先ず、全てのワード線、ビット線、ソース線が接地電位Ｖｓｓの状態から、選択メモリセルに接続する選択ワード線の電位を電源電圧Ｖｃｃまで増加させて、選択ワード線に接続する１行のメモリセルの選択トランジスタをオンさせる。同時に、選択ビット線に電圧Ｖ１を印加する。この結果、選択ビット線と選択ソース線に繋がる選択メモリセル（＝読み出し対象メモリセル）の可変抵抗素子には、ビット線側に電圧Ｖ１、ソース線側にＶｓｓ（＝０Ｖ）が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には電圧Ｖ１の読み出し電圧が印加される。当該読み出し電圧の印加を読み出し期間Ｔｒの間維持し、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が、オン状態の選択トランジスタを介して選択ビット線上を流れ、読み出し回路１３によって選択メモリセルに記憶されたデータを読み出すことができる。読み出し期間Ｔｒの経過後、選択ビット線の電位を接地電位Ｖｓｓに戻すとともに、選択ワード線と同じ行の選択ソース線と非選択ビット線に電圧Ｖ１を印加する。選択ビット線の電位は接地電位Ｖｓｓであるので、選択ビット線と選択ソース線に繋がる選択メモリセル（読み出し対象メモリセル）の可変抵抗素子には、ビット線側にＶｓｓ（＝０Ｖ）、ソース線側にＶ１が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には−Ｖ１のダミー読み出し電圧が印加される。当該ダミー読み出し電圧の印加を再生期間Ｔｄの間維持し、再生期間Ｔｄの経過後、選択ワード線と選択ソース線と非選択ビット線の電位を接地電位Ｖｓｓに戻す。
【００９６】
以上の処理手順によれば、選択ワード線に電源電圧Ｖｃｃが印加され、選択メモリセルの選択トランジスタがオンしている期間に、読み出し電圧Ｖ１の印加とダミー読み出し電圧−Ｖ１の印加が時間的に相前後して対になって発生するため、選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。
【００９７】
ここで、再生期間Ｔｄは、読み出し期間Ｔｒと同じでも良いが、再生期間Ｔｄ中に選択ソース線と非選択ビット線に印加する電圧Ｖ１を、読み出し期間Ｔｒ中に選択ビット線に印加する電圧Ｖ１より高電圧にすることで、短縮することができる。
【００９８】
次に、本発明装置の別実施形態について説明する。
【００９９】
〈１〉上記各実施形態において、メモリセル構造として、１Ｒ型メモリセルと１Ｔ／１Ｒ型メモリセルの２つの場合につき、夫々のメモリセルアレイ構成を例示して説明したが、メモリセル構造は、１Ｒ型メモリセルと１Ｔ／１Ｒ型メモリセル以外であっても、選択メモリセルの可変抵抗素子を流れる電流方向が正負逆転できる構造であれば、如何なる構造であっても構わない。また、１Ｔ／１Ｒ型メモリセルの選択トランジスタは、Ｎ型ＭＯＳＦＥＴに限らず、Ｐ型ＭＯＳＦＥＴであっても構わない。
【０１００】
〈２〉上記第３実施形態において、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成として、図２に示すような行方向に延伸するソース線を各行に設ける構成を例示したが、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成は、上記実施形態の構成に限定されるものではない。例えば、列方向にビット線と平行に延伸するソース線であっても構わない。かかる場合には、図２４及び図２５で説明した電圧印加手順とは異なる電圧印加方法となり、例えば、非選択ビット線の電位は、非選択ソース線と同電位（例えば、接地電位Ｖｓｓ）に維持すればよい。更には、ソース線は、メモリセルアレイ単位で共通にしても構わない。
【０１０１】
〈３〉上記第１及び第２実施形態では、ワード線を１本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ビット線を１本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。この場合、読み出し回路２３は、ワード線デコーダ１７側に接続する。
【０１０２】
〈４〉上記第３実施形態において、読み出し期間Ｔｒ中の選択メモリセルを流れる読み出し電流は、ビット線側からソース線側へ流れる場合を想定したが、読み出し期間Ｔｒ中の選択メモリセルを流れる読み出し電流を、ソース線側からビット線側へ流れる場合に変更し、再生期間Ｔｄ中に選択メモリセルを流れる電流を、ビット線側からソース線側として、各ビット線、各ソース線に印加する電圧設定を変更しても構わない。この場合、必要に応じて、読み出し回路１３をソース線デコーダ６側に接続するようにしても構わない。
【０１０３】
〈５〉上記各実施形態において、各ワード線、各ビット線、各ソース線（第３実施形態のみ）に一定電圧振幅の電圧パルスを印加する場合を説明したが、印加する電圧パルスの電圧振幅は必ずしも一定に制御されなくても構わない。例えば、パルス制御を電圧制御ではなく電流制御によっても構わない。
【０１０４】
〈６〉上記各実施形態において、図８、図１３、図１６、図１９、或いは、図２３に示す電圧スイッチ回路２２ａ，２２ｂ，２２ｃ，２２ｄ，１２ａは、書き込み、消去、読み出しの各動作の電圧を１つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧を個別に発生する回路を夫々備えても構わない。更に、読み出し動作時の読み出し電圧印加回路は、各デコーダ内に設けても構わない。
【産業上の利用可能性】
【０１０５】
本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に利用でき、特に、メモリセルアレイの読み出し動作に伴う記憶データの劣化の防止に有用である。
【図面の簡単な説明】
【０１０６】
【図１】可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図２】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図
【図３】可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図４】１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の従来例を示すタイミング図
【図５】１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図
【図６】初期状態が高抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図
【図７】初期状態が低抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図
【図８】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図９】本発明に係る不揮発性半導体記憶装置における１Ｒ型メモリセルのメモリセルアレイの一構成例と電圧印加手順の一例を模式的に示す回路図
【図１０】本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の一例を示すタイミング図
【図１１】本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図
【図１２】初期状態が高抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す他の特性図
【図１３】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図
【図１４】本発明に係る不揮発性半導体記憶装置における１Ｒ型メモリセルのメモリセルアレイの一構成例と電圧印加手順の他の一例を模式的に示す回路図
【図１５】本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図
【図１６】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図
【図１７】本発明に係る不揮発性半導体記憶装置における１Ｒ型メモリセルのメモリセルアレイの一構成例と電圧印加手順の他の一例を模式的に示す回路図
【図１８】本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図
【図１９】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図
【図２０】本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すフローチャート
【図２１】本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図
【図２２】本発明に係る不揮発性半導体記憶装置の一実施形態における遅延回路の一構成例を示す回路図
【図２３】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図２４】本発明に係る不揮発性半導体記憶装置の１Ｔ／１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線、各ソースへの電圧印加手順の一例を示すタイミング図
【図２５】本発明に係る不揮発性半導体記憶装置の１Ｔ／１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線、各ソースへの電圧印加手順の他の一例を示すタイミング図
【符号の説明】
【０１０７】
１、１５：        メモリセルアレイ
２、１４：        メモリセル
３：              可変抵抗素子
４：              選択トランジスタ
５、１６：        ビット線デコーダ
６：              ソース線デコーダ
７、１７：        ワード線デコーダ
８、１８：        アドレス線
９、１９：        データ線
１０、１０ａ、２０、２０ａ〜２０ｄ：      制御回路
１１、２１：      制御信号線
１２、１２ａ、２２、２２ａ〜２２ｄ：      電圧スイッチ回路
１３、２３：      読み出し回路
２４：            遅延回路
ＢＬ１〜ＢＬｍ：  ビット線（列選択線）
ＷＬ１〜ＷＬｎ：  ワード線（行選択線）
ＳＬ１〜ＳＬｎ：  ソース線
Ｖｃｃ：          電源電圧
Ｖｓｓ：          接地電圧
Ｖｐｐ：          書き込みまたは消去用の電圧
Ｖ１、Ｖ２、Ｖ３：読み出し電圧
Ｔｒ：            読み出し期間
Ｔｄ：            再生期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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