(57)【要約】【課題】強誘電体膜の分極状態を利用して、データの読み出し精度の高い半導体記憶装置の製造方法を提供する。【解決手段】上向きの分極又は下向きの残留分極を生じうる強誘電体膜２２から、分極状態に応じたデータを読み出す際、制御ゲート電極２３にバイアスを印加して読み出すとともに、例えば下向きの残留分極がある状態をデータ“１”とし、上向きの残留分極がある状態から残留分極がほぼ存在していない状態をデータ“０”とする。特に、残留分極がほとんどない状態をデータ“０”とすることにより、データ“０”のときの読み出し電流値がほぼ一定になるので、読み出し精度が向上する。また、予め一方のデータ（例えばデータ“１”）にインプリントを誘起させておくことにより、読み出し精度がさらに向上する。【選択図】図４
2006066932.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた強誘電体膜及びゲート電極と、上記半導体基板内のゲート電極の両側方に設けられたソース領域及びドレイン領域とを有し、上記強誘電体膜は、上記ゲート電極から上記半導体基板に対する正の電圧に応じて上記強誘電体膜に生じる第１の分極と、上記ゲート電極から上記半導体基板に対する負の電圧に応じて上記強誘電体膜に生じる第２の分極とを生じうるように構成された電界効果トランジスタを備えたメモリセルを形成する工程（ａ）と、
上記強誘電体膜にデータ読み出しのために印加される電圧と同じ極性の電圧を印加した後、この電圧を解除して上記強誘電体膜中に第１の分極を残留させる工程（ｂ）と、
上記強誘電体膜を一定時間の間加熱することにより、上記強誘電体膜のヒステリシス特性を上記第１の分極を上記第２の分極に反転させるのに必要な抗電圧が増大する方向に偏位させて、上記強誘電体膜のヒステリシス特性を非対称とする工程（ｃ）とを含む半導体記憶装置の製造方法。
【請求項２】
請求項１記載の半導体記憶装置の製造方法において、
上記工程（ｂ）の後、上記強誘電体膜に残留している第１の分極を消去する工程をさらに含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタのチャネル領域のポテンシャルを、強誘電体薄膜のヒステリシス特性を利用して変化させる構造を有する半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ゲート中に強誘電体薄膜からなる不揮発性の記憶部を含む電界効果型トランジスタであって、例えばＭＦＩＳＦＥＴ，ＭＦＳＦＥＴ，ＭＦＭＩＳＦＥＴなどと呼ばれる電界効果型トランジスタ（以下、この明細書においては、「強誘電体ＦＥＴ」という）を備えた半導体記憶装置が知られている。
【０００３】
図８は、従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断面図である。同図に示すように、従来の強誘電体ＦＥＴは、シリコン基板１０１の上に設けられたシリコン酸化膜１０２と、シリコン酸化膜１０２の上に設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜１０３と、Ｐｔなどの導体材料からなるゲート電極１０４と、シリコン基板１０１内におけるゲート電極１０４の両側方にそれぞれ設けられたソース領域１０５及びドレイン領域１０６とを備えている。そして、シリコン基板１０１のうちシリコン酸化膜１０２の下方に位置する領域がチャネル領域となっている。
【０００４】
図８に示す構造において、強誘電体膜１０３中には、ゲート電極−シリコン基板間に印加される電圧の極性に応じて、上向き（上方が正極となるダイポールモーメントが生じている状態）または下向き（下方が正極となるダイポールモーメントが生じている状態）の分極が生じ、電圧の印加を停止した後も分極が残留するというヒステリシス特性を有している。そして、ゲート電極１０４に電圧が印加されていない状態では、この相異なる２種類の残留分極の状態に対応して、強誘電体ＦＥＴのチャネル領域１０７は、そのポテンシャルの深さが相異なる２つの状態にある。一方、強誘電体ＦＥＴのソース−ドレイン間の抵抗値は、チャネル領域１０７のポテンシャルの深さに応じて変化する。したがって、強誘電体膜１０３の２種類の残留分極状態に応じて、ソース−ドレイン間の抵抗は高い値と低い値とのいずれかに定まり、このソース−ドレイン間の抵抗が相異なる２種類の値のいずれかを示す状態は、強誘電体膜１０３の残留分極の状態が保持される限り保持（記憶）される。したがって、強誘電体ＦＥＴを用いて不揮発性メモリデバイスを構成することができる。
【０００５】
ここで、従来の強誘電体ＦＥＴを用いた不揮発性メモリデバイスにおいては、たとえば強誘電体膜１０３中に下向きの残留分極が生じている状態をデータ“１”に、強誘電体膜１０３中に上向きの残留分極が生じている状態をデータ“０”にそれぞれ対応させている。強誘電体膜１０３中に下向きの残留分極を生じさせるには、たとえばシリコン基板１０１の裏面部を接地電位として、ゲート電極１０４に正の電圧を印加した後、ゲート電極１０４の電圧を接地電位に戻す。また、強誘電体膜１０３中に上向きの残留分極を生じさせるには、たとえばシリコン基板１０１の裏面部を接地電位として、ゲート電極１０４に負の電圧を印加した後、ゲート電極１０４の電圧を接地電位に戻す。
【０００６】
図９（ａ），（ｂ），（ｃ）は、それぞれ順に、強誘電体膜１０３中における残留分極が下向き，上向き及びほぼ０の時のゲート電極１０４，強誘電体膜１０３，シリコン酸化膜１０２及びチャネル領域１０７を通過する断面におけるエネルギーバンド状態を示すエネルギーバンド図である。図９（ａ）〜（ｃ）においては、シリコン基板１０１をＰ型基板とし、ソース領域１０５およびドレイン領域１０６をＮ型半導体領域としている。図９（ａ），（ｂ）中の矢印は強誘電体の分極の方向を表す。
【０００７】
図９（ａ）に示す状態を得るには、シリコン基板１０１に対してゲート電極１０４に正の電圧を印加する。このゲート電極１０４とシリコン基板１０１との間の強誘電体膜１０３およびシリコン酸化膜１０２には、ゲート電極１０４とシリコン基板１０１との間に印加された電位差がある比率で配分される。このとき、強誘電体膜１０３に配分される電位差が強誘電体膜１０３の分極反転電圧より大きくなるようにゲート電極１０４に電圧を印加すれば、強誘電体膜３の分極は下向きになる。そして、印加電圧を除去してゲート電極１０４を接地電圧に戻すと、図９（ａ）に示すように、下向きの残留分極が生じる。残留分極が下向き（データ“１”の状態）のときには、強誘電体膜１０３の下端部に誘起された正極と上端部に誘起された負極との間に生じる電界によって、強誘電体膜１０３，シリコン酸化膜１０２及びチャネル領域１０７のエネルギーバンドが図９（ａ）に示すように曲げられる。このとき、チャネル領域１０７のシリコン酸化膜１０２との界面付近の領域が負イオン化して空乏層が基板深くまでひろがり、チャネル領域１０７のシリコン酸化膜１０２との界面付近の領域のポテンシャルが接地電位よりも低くなる。つまり、いわゆる反転層が形成される。
【０００８】
一方、図９（ｂ）に示す状態を得るには、シリコン基板１０１に対してゲート電極１０４に強誘電体膜１０３に配分される電位差が強誘電体の分極反転電圧より大きくなるような負の電圧を印加する。この場合は、電圧の印加を停止してゲート電極１０４を接地電位に戻すと、図９（ｂ）に示すように、強誘電体膜１０３に下向きの残留分極が生じる。残留分極が上向き（データ“０”の状態）のときには、強誘電体膜１０３の下端部に誘起された負極と上端部に誘起された正極とによって生じる電界によって、強誘電体膜１０３及びシリコン酸化膜１０２及びチャネル領域１０７のエネルギーバンドが曲げられるが、チャネル領域１０７のシリコン酸化膜１０２との界面付近の領域には多数キャリアである正孔が蓄積されるので、空乏層は形成されず、チャネル領域１０７のポテンシャルが接地電位にほぼ等しくなる。
【０００９】
このように、残留分極の向きによってチャネル領域１０７の界面付近の領域のポテンシャルが相異なるので、Ｎ型半導体領域であるソース領域１０５とドレイン領域１０６との間に電位差を与えると、残留分極の向きによって流れる電流値が相異なることになる。すなわち、チャネル領域１０７のポテンシャルが接地電位よりも低くなったデータ“１”の状態においては、チャネル領域１０７に反転層が形成されることから、ソース−ドレイン間は低抵抗状態（ＯＮ状態）にあり大きな電流が流れる。一方、チャネル領域１０７のポテンシャルが接地電位であるデータ“０”の状態においては、チャネル領域には反転層が形成されないことから、ソース−ドレイン間は高抵抗状態（ＯＦＦ状態）にあり電流はほとんど流れない。このようにして、ソース−ドレイン間の電流値を測定すれば、その電流値の大小によって強誘電体ＦＥＴがデータ“１”の状態にあるかデータ“０”の状態にあるかを知ることができる。
【００１０】
このように、一つの強誘電体ＦＥＴのデータ状態を読み出すにおいては、基本的には、ソース−ドレイン間に電位差を与えるのみでゲート電極１０４にバイアスを印加する必要はない。すなわち、強誘電体ＦＥＴのＯＮ状態はＭＯＳトランジスタのデプレッション状態に相当することによる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の強誘電体ＦＥＴにおいては、以下のような不具合があった。
【００１２】
図１０は、本発明の発明者達が調べた強誘電体ＦＥＴのゲート電極１０４への印加電圧Ｖｇとソース−ドレイン間の電流Ｉｄｓとの関係を示す特性図である。同図に示すように、ゲート電極１０４への印加電圧を０にしてデータを読み出す際に、データ“１”の状態とデータ“０”の状態とにおける電流差ΔＩ１が小さい。これは、図９（ａ）に示すように、ゲート電極１０４に電圧が印加されていない状態では、チャネル領域１０７に弱い反転層しか形成されないためと考えられる。その結果、強誘電体膜１０３の分極状態が経時的に変化したときなど、データ“１”の状態とデータ“０”の状態とを確実に区別して読み出すことが困難となるおそれがあった。
【００１３】
また、上記とは別の不具合として、データ“１”あるいはデータ“０”のいずれを保持しても、これらを長期間保存すると、保持されたデータに対応する分極の方向にヒステリシス曲線が偏っていくインプリントという現象が現れることがあった。これは、長期間１つの分極状態にあった強誘電体膜１０３において、保持されているデータに対応する分極を反転させるための抗電圧が減少してその分極状態が生じやすくなる一方、その分極とは逆極性の分極を反転させるための抗電圧が増大して逆極性の分極が生じにくくなるためである。このインプリント現象の結果、長期間あるデータに保持されていた強誘電体ＦＥＴの強誘電体膜１０３の残留分極値は初期の残留分極値とは異なることになるので、長期間あるデータを保持した後に読み出されたデータの信号レベル（読み出し電流値）は初期の信号レベル（読み出し電流値）とは異なっているおそれがあった。
【００１４】
本発明の目的は、電界効果型トランジスタのチャネル領域のポテンシャルを、強誘電体薄膜のヒステリシス特性を利用して変化させる構造を有しながら、高い読み出し精度を維持しうる半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体記憶装置の製造方法は、半導体基板上に設けられた強誘電体膜及びゲート電極と、上記半導体基板内のゲート電極の両側方に設けられたソース領域及びドレイン領域とを有し、上記強誘電体膜は、上記ゲート電極から上記半導体基板に対する正の電圧に応じて上記強誘電体膜に生じる第１の分極と、上記ゲート電極から上記半導体基板に対する負の電圧に応じて上記強誘電体膜に生じる第２の分極とを生じうるように構成された電界効果トランジスタを備えたメモリセルを形成する工程（ａ）と、上記強誘電体膜にデータ読み出しのために印加される電圧と同じ極性の電圧を印加した後、この電圧を解除して上記強誘電体膜中に第１の分極を残留させる工程（ｂ）と、上記強誘電体膜を一定時間の間加熱することにより、上記強誘電体膜のヒステリシス特性を上記第１の分極を上記第２の分極に反転させるのに必要な抗電圧が増大する方向に偏位させて、上記強誘電体膜のヒステリシス特性を非対称とする工程（ｃ）とを含んでいる。
【００１６】
この方法により、予め強誘電体膜中の分極状態が第１の論理値の側にインプリントされるので、データの読み出しの際に第１論理値のデータと第２論理値のデータとを区別することが容易になる。
【００１７】
上記工程（ｂ）の後、上記強誘電体膜に残留している第１の分極を消去する工程をさらに含むことができる。
【発明の効果】
【００１８】
本発明によれば、電界効果型トランジスタのチャネル領域のポテンシャルを、強誘電体薄膜のヒステリシス特性を利用して変化させる構造を有しながら、高い読み出し精度を維持しうる半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
−強誘電体ＦＥＴの構造−
図１は、本発明の第１の実施形態のＭＦＩＳ構造の強誘電体ＦＥＴの断面図である。同図に示すように、強誘電体ＦＥＴは、シリコン基板１１の上に設けられたシリコン酸化膜１２と、シリコン酸化膜１２の上に設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜１３と、強誘電体膜１３の上に設けられたＰｔなどの導体材料からなるゲート電極１４と、シリコン基板１１内におけるゲート電極１４の両側方にそれぞれ設けられたソース領域１５及びドレイン領域１６とを備えている。そして、シリコン基板１１のうちシリコン酸化膜１２の下方に位置する領域がチャネル領域１７となっている。
【００２０】
図１に示す構造において、強誘電体膜１３中には、ゲート電極−シリコン基板間に印加される電圧の極性に応じて、上向き（上方が正極となるダイポールモーメントが生じている状態）または下向き（下方が正極となるダイポールモーメントが生じている状態）の分極が生じ、電圧の印加を停止した後も分極が残留するというヒステリシス特性を有している。そして、ゲート電極１４に電圧が印加されていない状態では、この相異なる２種類の残留分極の状態に対応して、強誘電体ＦＥＴのチャネル領域１７は、そのポテンシャルの深さが相異なる２つの状態にある。一方、強誘電体ＦＥＴのソース−ドレイン間の抵抗値は、チャネル領域１７のポテンシャルの深さに応じて変化する。したがって、強誘電体膜１３の２種類の残留分極状態に応じて、ソース−ドレイン間の抵抗は高い値と低い値とのいずれかに定まり、このソース−ドレイン間の抵抗が相異なる２種類の値のいずれかを示す状態は、強誘電体膜１３の残留分極の状態が保持される限り保持（記憶）される。したがって、強誘電体ＦＥＴを用いて不揮発性メモリデバイスを構成することができる。たとえば、強誘電体膜１３に下向きの残留分極が生じている状態をデータ“１”（第１論理値）とし、強誘電体膜１３に上向きの残留分極が生じている状態をデータ“０”（第２論理値）として、強誘電体ＦＥＴをメモリセルとして用いることができる。
【００２１】
しかし、すでに従来の技術について説明したように、ゲート電極１４にバイアスを印加せずにデータの読み出しを行なう方法では、データ“１”の状態とデータ“０”の状態とで読み出し電流の差ΔＩ１が小さい（図１０参照）。そこで、本実施形態においては、読み出し時にゲート電極１４にバイアスを印加することを前提とする。
【００２２】
−ゲートバイアスの設定方法−
図２は、本実施形態の読み出し時におけるゲートバイアス（ゲート電極１３に印加する電圧）ΔＶｇの設定方法を説明するための図である。すでに説明した図１０に示すような強誘電体ＦＥＴのソース−ドレイン間電流Ｉｄｓのゲートバイアス依存特性において、データ“１”の状態とデータ“０”の状態とにおける読み出し電流の差がほぼ最大値ΔＩ２となるゲートバイアスＶｇの値をΔＶｇとする。ここで、本実施形態においては、読み出し時におけるゲート電圧Ｖｇを０からΔＶｇだけずれた位置に設定している。言い換えると、読み出し信号のＳ／Ｎ比を上げるためにΔＶｇのオフセット電圧をゲート電極１４に印加することになる。
【００２３】
−ディスターブ現象−
しかし、この方法によると、読み出し動作時には、強誘電体ＦＥＴのゲート電極１４に必ずオフセット電圧ΔＶｇが印加されることになる。たとえば正のオフセット電圧ΔＶｇをゲート電極に印加すると、残留分極が下向き（データ“１”の状態）である場合は、残留分極の方向がゲートバイアスの電界によって誘起される分極方向に一致するので、その分極状態はゲートバイアスによる影響は受けない。しかし、残留分極が上向き（データ“０”の状態）のときには、残留分極の方向とゲートバイアスの電界によって誘起される分極の方向とが逆になるので、ゲート電極へのオフセット電圧ΔＶｇの印加によって、強誘電体膜中の残留分極は少し弱くなる。さらに、読み出し動作を繰り返すと、ゲート電極にオフセット電圧ΔＶｇを印加する毎に少しづつ強誘電体膜中の残留分極が弱くなり、最終的には、図９（ｃ）に示すように、強誘電体膜中の残留分極がほぼゼロになる。このように、残留分極を弱める方向の電界を与える電圧をゲート電圧に繰り返し印加することによってデータが消失していく現象をディスターブ現象という。
【００２４】
図１１は、このディスターブ現象を説明するためのヒステリシス特性図である。図１１において、縦軸は下向きの分極を正方向として表された分極の強さを表し、横軸はゲート電極に印加する電圧（ゲートバイアス）を表している。同図に示すように、初期状態では、下向き（データ“１”の状態）の分極状態はヒステリシス曲線中のＡ点にあり、上向き（データ“０”の状態）の分極状態はＢ点にある。分極状態がＡ点又はＢ点にある強誘電体膜のゲート電極１１４に正のゲートバイアスを印加すると、以下のような挙動を示す。分極状態がＡ点にある場合は、ゲートバイアスが抗電圧より小さくても、分極状態がヒステリシス曲線に沿ってＡ点からＡ’点に移動し、その後、読み出しが終了してゲートバイアスがゼロに戻ると、Ａ’点にある分極状態はふたたびＡ点に戻る。一方、分極状態がＢ点にある場合は、ゲートバイアスが抗電圧より小さくても、分極状態がヒステリシス曲線に沿ってＢ点からＢ’点に移動し、その後、読み出しが終了してゲートバイアスがゼロに戻っても、Ｂ’点にある分極状態はＢ点にはもはや戻らず、Ｂ”点に移動する。つまり、上向きの分極はゲート電極にオフセット電圧ΔＶｇ（ゲートバイアス）を印加することによって少し小さくなる。したがって、読み出し動作を繰り返すと、図１１の点線に示すように、上向きの分極はだんだん小さくなり、最終的にはほぼ消失する。
【００２５】
そして、ディスターブ現象によって分極が消失してゆくと、従来の強誘電体ＦＥＴにおいては、データ“０”を保持していた強誘電体ＦＥＴのチャネル領域のポテンシャルは、図９（ｃ）に示すように、データ“１”のポテンシャルに近づくように変化するため、データ“０”の状態に対応するソース・ドレイン間電流Ｉｄｓがその初期値から次第に変化していくという読み出し回路の設計上好ましくない現象を呈する。
【００２６】
−読み出し方法−
一方、本実施形態においては、強誘電体ＦＥＴを読み出す際に、強誘電体膜１３に下向きの分極を与える方向のオフセット電圧ΔＶｇをゲート電極１４に印加するようにしているので、データを読み出す際におけるチャネル領域１７の表面付近におけるポテンシャルは、従来の強誘電体ＦＥＴとは、以下に説明するように異なっている。
【００２７】
図３（ａ），（ｂ），（ｃ）は、それぞれ順に、強誘電体膜１３中における残留分極が下向き，上向き及びほぼ０の時のゲート電極１４，強誘電体膜１３，シリコン酸化膜１２及びチャネル領域１７を通過する断面に生じる読み出し時のエネルギーバンド状態を示すエネルギーバンド図である。図３（ａ）〜（ｃ）においては、シリコン基板１１をＰ型基板とし、ソース領域１５およびドレイン領域１６をＮ型半導体領域としている。図３（ａ），（ｂ）中の矢印は強誘電体の残留分極の方向を表す。
【００２８】
本実施形態においても、強誘電体膜１３に分極を生じさせる手順は、従来技術と変わらないので、ゲート電極１４に電圧を印加しない状態では、ゲート電極１４，強誘電体膜１３，シリコン酸化膜１２及びチャネル領域１７を通過する断面におけるエネルギーバンド状態は、図９（ａ）〜（ｃ）に示すとおりである。
【００２９】
一方、データの読み出し時には、図１に示す構造を有する強誘電体ＦＥＴにおいて、シリコン基板１１に対してゲート電極１４にオフセット電圧ΔＶｇを印加する。このとき、ゲート電極１４とシリコン基板１１との間の強誘電体膜１３及びシリコン酸化膜１２には、ゲート電極１４とシリコン基板１１との電位差ΔＶｇがある比率で配分される。
【００３０】
そして、図３（ａ）に示すように、残留分極が下向き（データ“１”の状態）のときには、ゲート電極１４に印加されるオフセット電圧ΔＶｇによって分極がさらに強まるので、強誘電体膜１３の下端部に誘起された正極によって、強誘電体膜１３，シリコン酸化膜１２及びチャネル領域１７のエネルギーバンドが図３（ａ）に示すように曲げられる。また、チャネル領域１７のシリコン酸化膜１２との界面付近の領域が強く負イオン化して空乏層が基板深くまでひろがり、チャネル領域１７のシリコン酸化膜１２との界面付近の領域のポテンシャルが接地電位よりも低くなる。つまり、強い反転層が形成され、強誘電体ＦＥＴはオン状態の電流値を示す。
【００３１】
一方、図３（ｂ）に示すように、残留分極が上向き（データ“０”の状態）のときには、ゲート電極１４に印加されるオフセット電圧ΔＶｇによって分極が弱くなるので、強誘電体膜１３に誘起される負極の強さが減少する。そして、強誘電体膜１３，シリコン酸化膜１２及びチャネル領域１７のエネルギーバンドが図３（ｂ）に示すように曲げられ、チャネル領域１７のシリコン酸化膜１２との界面付近の領域のポテンシャルが低くなるので、チャネル領域１７に弱い反転層が形成される。
【００３２】
また、図３（ｃ）に示すように、ディスターブによって残留分極が消失したときには、ゲート電極１４に印加されるオフセット電圧ΔＶｇによって、強誘電体膜１３，シリコン酸化膜１２及びチャネル領域１７のエネルギーバンドが図３（ｃ）に示すように曲げられる。このとき、チャネル領域１７のシリコン酸化膜１２表面との界面付近の領域における伝導帯端のポテンシャルが下方に曲げられるので、チャネル領域１７に図３（ｂ）に示すよりもやや強い反転層が形成される。
【００３３】
このように、残留分極の向きによってチャネル領域１７の表面付近の領域のポテンシャルが相異なるので、Ｎ型半導体領域であるソース領域１５とドレイン領域１６との間に電位差を与えると、残留分極の向きによって流れる電流値が相異なることになる。
【００３４】
すなわち、図３（ａ）に示す状態をデータ“１”とすると、この状態においては、強い反転層が形成されることから、ソース−ドレイン間は低抵抗状態にあり、図２の点ｙにおける大電流が流れる。一方、図３（ｂ）に示す状態をデータ“０”とすると、この状態においては、ソース−ドレイン間は比較的高抵抗の状態にあることから、図２の点ｗにおける小さい電流が流れる。このようにして、ソース−ドレイン間の電流値を測定すれば、その電流値の大小によって強誘電体ＦＥＴがデータ“１”の状態にあるかデータ“０”の状態にあるかを知ることができる。
【００３５】
また、図３（ｃ）に示す状態では、強誘電体膜１３中の分極がほぼ０になり、図３（ｂ）に示すよりもやや強い反転層が形成されることから、図２の点ｖにおける中間的な電流が流れる。この電流値は、点ｙにおける電流値よりも十分小さいことから、点ｗと点ｖとにおける電流値を区別して検知することは比較的容易である。
【００３６】
−データの論理値の設定方法−
そこで、本実施形態の強誘電体ＦＥＴを用いた不揮発性メモリデバイスにおいては、ゲート電極１４にオフセット電圧（ゲートバイアス）ΔＶｇを印加して読み出しを行なうとともに、図１１に示すヒステリシス特性のディスターブによる変化において、分極が上向きの状態（図３（ｂ）に示す状態）のときの電流値（図２の点ｗにおける電流値）からディスターブによって分極が０になった状態（図３（ｃ）に示す状態）の時の電流値（図２の点ｖにおける電流値）までの範囲をデータ“０”と判定する。具体的には、図２の点ｖにおける電流値以下の電流値を示す状態をデータ“０”と判定すればよい。分極が下向きの状態（図３（ａ）に示す状態）のときの電流値（図２の点ｙにおける電流値）を“１”とすることは従来とおなじである。
【００３７】
表１は、従来の強誘電体ＦＥＴと、本実施の形態における強誘電体ＦＥＴについて、その論理状態と分極との対応をソース−ドレイン間の抵抗で比較して示したものである。
【００３８】
【表１】
2006066932.tif 000003
表１の本実施形態(１)における強誘電体ＦＥＴと従来の強誘電体ＦＥＴとの相違点は、ディスターブにより分極が消失した状態において、読み出しを行なう際に、従来の強誘電体ＦＥＴではチャネル領域１０７に弱い反転層しか形成されない（図９（ｃ）参照）のに対し、本発明の強誘電体ＦＥＴでは、ゲート電極１４に印加されるオフセット電圧ΔＶｇによって分極が生じるので、チャネル領域１７に比較的強い反転層が形成される（図３（ｃ）参照）という点である。その結果、ディスターブにより分極が消失した状態において、従来の強誘電体ＦＥＴにおいては、図２の点ｚから点ｕに変化したときの電流値と、図２の点ｘにおける電流値とを区別して検知しなければならないことになる。しかし、点ｕと点ｘとにおける電流値を区別して検知することは、実際上困難であり、読み出したデータの論理状態が不明であった。それに対し、本実施形態においては、図２の点ｙにおける電流値と点ｗから点ｖまでの範囲の電流値とを区別して検知すればよいので、読み出したデータが２つの論理状態のどちらかに明確に対応付けられる。すなわち、本実施形態によれば、ディスターブによって上向きの分極が消失した状態でも確実な論理状態の判定を行うことができる。
【００３９】
なお、本実施形態においては、メモリセルである強誘電ＦＥＴにおいて、強誘電体膜１３に下向きの残留分極が生じている状態をデータ“１”とし、強誘電体膜１３に上向きの残留分極が生じている状態又は残留分極がほぼ０の状態をデータ“０”としたが、下向きの残留分極が生じている状態又は分極がほぼ０の状態をデータ“０”とし、上向きの残留分極が生じている場合をデータ“１”としてもよい。
【００４０】
また、いずれの状態をデータ“０”又はデータ“１”とするかは任意であるので、本実施形態におけるメモリセルである強誘電ＦＥＴにおいて、強誘電体膜１３に下向きの残留分極が生じている状態をデータ“０”とし、強誘電体膜１３に上向きの残留分極が生じている状態又は残留分極がほぼ０の状態をデータ“１”としてもよいことは言うまでもない。
【００４１】
なお、シリコン酸化膜１２は必ずしもなくてもよい。
【００４２】
また、表１の（本実施形態（２））に示すように、ビルトインポテンシャルを適宜調整することにより、残留分極が上向き又は消失した状態ではゲート電極１４にバイアス電圧を印加しても強誘電体ＦＥＴのソース・ドレイン間電流Ｉｄｓが流れず（オフ状態）、残留分極が下向きのときのみ電流が流れる（オン状態）ように調整することも可能である。この場合にも、従来の方法とは異なり、データの読み出し時において、分極が下向きの状態（データ“１”）のときには電流Ｉｄｓを大きく確保することができるので、分極がゼロ又は上向きの状態（データ“０”のときの電流（ゼロ）との区別が曖昧になることはない。
【００４３】
（第２の実施形態）
図４は、本発明の第２の実施形態における半導体記憶装置のメモリセルの断面図である。本実施形態における半導体記憶装置のメモリセルは、いゆわるＭＦＭＩＳ構造を有する強誘電体ＦＥＴと考えられる。
【００４４】
強誘電体ＦＥＴは、Ｐ型のシリコン基板１１の上に設けられたシリコン酸化膜１２（ゲート絶縁膜）と、シリコン酸化膜１２の上に設けられたポリシリコンなどの導体材料からなる第１中間ゲート電極１８と、シリコン基板１１内における第１中間ゲート電極１８の両側方にそれぞれ設けられたＮ型のソース領域１５及びドレイン領域１６とを備えている。そして、シリコン基板１１のうちシリコン酸化膜１２の下方に位置する領域がチャネル領域１７となっている。また、Ｐｔなどからなる第２中間ゲート電極２１と、第２中間ゲート電極２１の上に設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる厚みが約２００ｎｍの強誘電体膜２２と、強誘電体膜２２を挟んで第２中間ゲート電極２１に対向するように設けられたＰｔなどの導体材料からなる制御ゲート電極２３とを備えている。また、制御ゲート電極２３は第１の配線２５に接続され、第１中間ゲート電極１８及び第２中間ゲート電極２１は共通の第２の配線２６に接続されている。
【００４５】
この構造は、第１中間ゲート電極１８と第２中間ゲート電極２１とを一体として考えると、図１に示す強誘電体ＦＥＴにおいて、強誘電体１３とシリコン酸化膜１２との間に、中間ゲート電極として第１中間ゲート電極１８及び第２中間ゲート電極２１を設けたもの，つまりＭＦＭＩＳＦＥＴと捉えることができる。ただし、第１中間ゲート電極１８と第２中間ゲート電極２１とは一体化されていてもよいし、図４に示すように、第１中間ゲート電極１８と第２中間ゲート電極２１とが個別に設けられていてもよい。
【００４６】
ここで、強誘電体膜２２の材料がＳＢＴで、膜厚が約２００ｎｍとした場合、強誘電体膜２２の抗電圧はおよそ１Ｖとなる。
【００４７】
第１の実施形態の強誘電体ＦＥＴと比較して、本実施形態の強誘電体ＦＥＴの構造上の特徴は、本実施形態においては、強誘電体膜２２の分極状態を変化させるために必要な電圧を、制御ゲート電極２３に接続された第１の配線２５と第２中間ゲート電極２１に接続された第２の配線２６とによって直接印加できるように構成されている点と、第１中間ゲート電極１８の電位を、読み出し動作前に第２の配線２６によって確定できるように構成されている点にある。
【００４８】
また、第１の実施形態の強誘電体ＦＥＴである強誘電体ＦＥＴと比較して、本実施形態の強誘電体ＦＥＴの動作上の特徴は、本実施形態においては、データの書き込みにおいて、強誘電体膜２２に下向きの残留分極（データ“１”）を生じさせるように書き込むときと、強誘電体膜２２に上向きの残留分極（データ“０”）を生じさせるように書き込むときとでは、それぞれ強誘電体膜２２に印加される電圧の絶対値が異なる点にある。
【００４９】
本実施形態においては、強誘電体ＦＥＴにおけるエネルギーバンド構造の図示は省略するが、図４に示す構造において第１中間ゲート電極１８と第２中間ゲート電極２１とが一体化されているものとすると、図３（ａ）〜（ｃ）に示すエネルギーバンド図において、強誘電体膜１３−シリコン酸化膜１２間に導体部材を介在させたものにすぎないので、データの読み出し動作は第１の実施形態と同様に考えることができる。ただし、強誘電体膜２２の分極を生じさせる際には、制御ゲート電極２３−第２中間ゲート電極２１間に電圧を印加する点が第１の実施形態とは異なる。
【００５０】
図５は、本実施形態におけるデータの書き込み動作を電圧−分極座標上で説明するためのヒステリシス特性図である。図５において、横軸は制御ゲート２３−第２中間ゲート電極２１間に印加する電圧を表し、縦軸は、強誘電体膜２２に生じる分極を下向き方向を正として表している。なお、以下の説明においては、シリコン基板１１の電位は常に接地電位であるとしている。
【００５１】
図５に示すように、データが書き込まれる前の強誘電体膜２２の分極はほぼゼロであるので、分極状態は原点Ｏの近傍にある。この強誘電体膜２２にデータ“１”を書き込むには、たとえば第２中間ゲート電極２１に接続された第２の配線２６を接地電位とし、制御ゲート電極２３に接続された第１の配線２５に３Ｖの電圧を印加すると、分極状態は原点Ｏから点ａ”まで実線に沿って移動する。そののち、制御ゲート電極２３に接続された第１の配線２５を接地電位とすると、分極状態は点ａ”から点ａに移動し、強誘電体膜２２には電圧ゼロの状態で約１０μＣ／ｃｍ２  の電荷（残留分極）がデータ“１”として保持される。
【００５２】
続いて、データ“１”をデータ“０”に書き換えるには、制御ゲート電極２３に接続された第１の配線２５に、分極状態を飽和状態まで反転させるために必要な電圧−３Ｖを印加するのではなく、約−１Ｖの電圧を印加する。つまり、本発明では、分極による電荷が負の飽和状態（約−１０μＣ／ｃｍ２  ）からほぼ０（約０μＣ／ｃｍ２  ）までをデータ“０”と定義するので、当初からデータ“０”としての分極をおよそ０μＣ／ｃｍ２  に設定できれば十分である。そこで、制御ゲート電極２３に接続された第１の配線２５に電圧約−１Ｖを印加すると、図５に示す軌跡のように、分極状態は点ａから点ｂ’まで移動する。この動作は、制御ゲート電極２３に接続された第１の配線２５を接地電位とし、第２中間ゲート電極２１に接続された第２の配線２６に電圧１Ｖを与えることによっても実現される。そののち、制御ゲート電極２３に接続された第１の配線２５を接地電位とすると、分極状態は点ｂ’から点ｂに移動し、電圧ゼロの状態で強誘電体膜２２には約０μＣ／ｃｍ２  の電荷がデータ“０”として保持される。
【００５３】
つまり、本実施形態においては、正の残留分極が生じている強誘電体膜２２に負の電圧を印加した後負の電圧を解除した時に強誘電体膜２２に生じる分極（残留分極）がほぼ０になるとすると、上記負の電圧（抗電圧）にほぼ等しい電圧を印加して、データを“１”から“０”に書き換えることになる。
【００５４】
ただし、第２中間ゲート電極２１−制御ゲート電極２３間に抗電圧（本実施形態においては、−１Ｖ）より絶対値が大きく、かつ、飽和状態に達しない弱い負の電圧を印加しても、後述する読み出し精度の向上効果をある程度発揮することができる。
【００５５】
また、強誘電体膜２２にデータが書き込まれていない状態から強誘電体膜２２にデータ“０”を書き込む場合にも、図５に示す抗電圧（約−１Ｖ）を強誘電体膜２２に印加することが好ましい。
【００５６】
データを書き込んだ後は、第２中間ゲート電極２１に接続された第２の配線２６を接地電位とし、これにつながる第１中間ゲート電極１８の電位を確定する。つづいて、スイッチングトランジスタなどを利用して、第２中間ゲート電極２１に接続された第２の配線２６を周辺回路（図示せず）から電気的に遮断する。
【００５７】
あるいは、データの読み出しの直前に、まず、第２中間ゲート電極２１に接続された第２の配線２６を接地電位とし、これにつながる第１中間ゲート電極１８の電位を確定する。これは、この読み出しまでに実行された書き込みおよび読み出しの動作あるいは静止状態で漏れ電流などとして第１中間ゲート電極１８に蓄積された不要な電荷を除去するためである。つづいて、スイッチングトランジスタなどを利用して、第２中間ゲート電極２１に接続された第２の配線２６を周辺回路（図示せず）から電気的に遮断する。その後、データを読み出すために、制御ゲート電極２３に接続された第１の配線２５に、第１の実施形態で説明したオフセット電圧ΔＶｇに相当する読み出し電圧ＶＲを印加する。この読み出し電圧ＶＲは、強誘電体膜２２に印加される電圧とシリコン酸化膜１２に印加される電圧とに分割される。このとき、強誘電体膜２２の分極が下向き（データ“１”）の場合は、強誘電体膜２２に印加される電圧によって生じる分極の方向と、保持されている分極（電荷）の方向とは一致しているので、第１の実施形態において説明したように、読み出し電圧ＶＲを除去しても分極の向きや大きさは変わらない。
【００５８】
一方、強誘電体膜２２の分極が上向き（データ“０”）の場合は、第１の実施形態の書き込み方法によると、強誘電体膜２２に印加される電圧によって生じる分極の方向と、保持されている分極（電荷）の方向とが逆なので、読み出し電圧ＶＲの印加によって強誘電体膜２２はディスターブを受ける。その結果、ディスターブによって分極が消失してゆき、これにともなってデータ“０”に対するソース−ドレイン間電流Ｉｄｓが変化する。
【００５９】
しかし、本実施形態の書き込み方法においては、当初から分極が約０μＣ／ｃｍ２  の状態がデータ“０”として保持されている。さらに、本実施形態では、制御ゲート電極２３に接続された第１の配線２５に印加される読み出し電圧ＶＲは、強誘電体膜２２にかかる電圧が抗電圧を超えないように設定するので、ディスターブによって分極が消失してゆくことはなく、また、データ“０”の状態がデータ“１”へと反転してしまうこともない。したがって、データ“０”を繰り返して読み出しても、ソース−ドレイン間電流Ｉｄｓは変化しないことになる。具体的には、強誘電体膜２２に印加される電圧とシリコン酸化膜１２に印加される電圧との比は、第２中間ゲート電極２１，強誘電体膜２２及び制御ゲート電極２３により構成されるキャパシタの容量と、第１中間ゲート電極１８，シリコン酸化膜１２およびシリコン基板１１により構成されるキャパシタの容量との比によって決まる。この容量比と読み出し電圧ＶＲとを調整することにより、データ読み出し時に強誘電体膜２２に印加される電圧を強誘電体膜２２中の分極の抗電圧以下にできる。
【００６０】
そして、データの保存状態においては、これに先立つデータ書き込み動作の最後の段階で、制御ゲート電極２３に接続された第１の配線２５と第２中間ゲート電極２１に接続された第２の配線２６とを共に接地することにより、強誘電体膜２２に印加するバイアスをゼロとする。これにより、データ保持中にバイアスの影響を受けて分極が変化することはなくなる。
【００６１】
よって、本発明によると、データ“１”を残留分極が下向きにある状態に対応させ、データ“０”を残留分極が上向きの飽和状態に達しない範囲に対応させて、データの書き込み，書き換え，保存及び読み出しを行なっているので、データ“０”のときのディスターブに起因する読み出し電流の変化を小さくすることができ、読み出し精度の向上を図ることができる。
【００６２】
特に、本実施形態のごとく、データ“０”を分極がほぼ０の状態に対応させることにより、読み出し精度の向上効果を顕著に発揮することができる。
【００６３】
なお、本実施形態においては、データ“０”のときに分極がほぼ０にするような書き込み，書き換えを行なうようにしたが、本発明はかかる実施形態に限定されるものではなく、データ“１”のときに分極がほぼ０になるように設定することもできる。
【００６４】
なお、本実施形態においては、ＭＦＭＩＳ構造の強誘電体ＦＥＴに本発明を適用したが、図１に示すＭＦＩＳ構造の強誘電体ＦＥＴに本発明を適用しても、同じ効果を発揮することができる。
【００６５】
また、本実施形態においては、第１中間ゲート電極１８，シリコン酸化膜１２及びシリコン基板１１によって構成される常誘電体キャパシタの容量値は変わらないが、制御ゲート電極２３，強誘電体膜２２及び第２中間ゲート電極２１によって構成される強誘電体キャパシタの容量値は、図５に示す点ａの位置と点ｂの位置とでは変わっている。つまり、キャパシタの容量値は、ヒステリシス特性曲線上の傾きに相当するからである。また、制御ゲート電極２３−シリコン基板１１間に印加される電圧は、常誘電体キャパシタと強誘電体キャパシタとに分配される。したがって、強誘電体キャパシタの容量値が大きいほど、制御ゲート電極２３−シリコン基板１１間に印加される電圧の強誘電体キャパシタへの分配率が小さくなる。このように、強誘電体キャパシタの容量値の変化に応じて、制御ゲート電極２３に印加された電圧値の分配割合が変化することから、電流値が変化し、データの区別がより容易になる。
【００６６】
（第３の実施形態）
次に、インプリントを防止するための構成に関する第３の実施形態について説明する。
【００６７】
上記第２の実施形態により、ディスターブに起因する読み出し時のバイアスの変化を抑制することができるが、従来技術において説明したように、インプリントにより、長期間保持した後読み出されたソース−ドレイン間電流Ｉｄｓのレベルが初期のそれと異なることを防止することは困難である。
【００６８】
そこで、本実施形態では、強誘電体膜２２の分極状態が図５に示す点ａ（データ“１”）であるように一旦書き込み、この分極状態において、予め強制的にデータ“１”のインプリントを誘起する。したがって、従来の半導体記憶装置の製造方法に対する本実施形態の半導体記憶装置の特徴は、通常の半導体記憶装置の製造工程において、データ“１”を書き込んだ後、インプリントを誘起する工程を付加していることにある。
【００６９】
図６は、本実施形態における半導体記憶装置の強誘電体ＦＥＴ（図４参照）の製造工程の一例を示すフローチャート図である。
【００７０】
まず、ステップＳＴ１１で、ウェハ拡散工程を行なう。この工程においては、シリコン酸化膜１２，第１中間ゲート電極１８の形成、シリコン基板１１への不純物のイオン注入によるソース領域１５及びドレイン領域１６の形成、第１中間ゲート電極１８上への第２中間ゲート電極２１，強誘電体膜２２，制御ゲート電極２３の形成、層間絶縁膜（図示せず）上への配線２５，２６の形成を行なう。
【００７１】
次に、ステップＳＴ１２で、強誘電体ＦＥＴの強誘電体膜の電気的機能を検査する。この工程では、強誘電体膜２２の電圧−分極特性などの諸特性が適正か否かを検査する。
【００７２】
次に、ステップＳＴ１３で、すべての強誘電体ＦＥＴにデータ“１”を書き込む。つまり、強誘電体膜２２に下向きの分極を生じさせる。しかるのち、強誘電体ＦＥＴの強誘電体膜２２を加熱することにより、データ“１”の方向にインプリントを誘起する。このとき、たとえば１５０℃で約１０時間の加熱を実施すると、強誘電体膜２２のヒステリシス曲線は、当初データ“１”の方向，つまり下向きの分極が大きくなる方向に偏位する（つまり、インプリントが誘起される）が、ある時点からこの偏位がほぼ停止する。すなわち、それ以上のインプリントの進行は極めて少ない。
【００７３】
図７は、ステップＳＴ１３における強誘電体膜２２のヒステリシス特性の変化を示すヒステリシス特性図である。図７において、横軸は制御ゲート電極２３−第２中間ゲート電極２１間に印加する電圧を表し、縦軸は強誘電体膜２２に生じる分極を下向き方向を正として表している。同図に示すように、強誘電体膜２２の初期のヒステリシス特性は図中の一点鎖線で表される曲線であるが、インプリントが誘起されると、強誘電体膜２２のヒステリシス特性は図中の破線で表される曲線に示される特性に移行する。そして、強誘電体膜２２にデータ“１”が保持されている場合には、インプリントが誘起された後のヒステリシス曲線は、抗電圧（点ｂ’の電圧値）が初期のヒステリシス特性における抗電圧から電圧軸方向に約−０．２Ｖだけ偏位するように変化する。そして、強誘電体膜２２にインプリントが誘起された後も、点ａから点ａ”に向かう曲線の傾きと点ｂから点ａ”に向かう曲線の傾き（すなわち、データ“１”が書き込まれた強誘電体膜２２のキャパシタ容量とデータ“０”が書き込まれた強誘電体膜２２のキャパシタ容量）との間には十分な差があるので、読み出し電圧ＶＲを制御ゲート電極に接続された第１の配線２５に印加すれば、第１中間ゲート電極１８に誘起される電圧はデータ“１”とデータ“０”によって十分な違いが現れる。つまり、データの読み出し精度を良好に保持することができる。
【００７４】
次に、ステップＳＴ１４で、強誘電体膜２２のベークを行なった後、ステップＳＴ１５で、すべての強誘電体ＦＥＴのデータ“１”を消去する。この例では、すべての強誘電体ＦＥＴにデータ“０”を書き込むことになる。このとき、インプリントの誘起によってヒステリシス曲線が偏位した強誘電体膜２２が保持しているデータ“１”をデータ“０”に書き換えるには、図７に示すように、分極状態が点ａから点ｂ’まで移動するように−１Ｖよりも絶対値が大きい負の電圧を強誘電体膜２２に印加すればよい。この動作は、制御ゲート電極２３に接続された第１の配線２５を接地電位とし、第２中間ゲート電極２１に接続された第２の配線２６に１Ｖ以上の電圧を与えることによっても実施できる。また、強誘電体ＦＥＴの強誘電体膜２２をその強誘電体の相転移温度以上に加熱することによっても同様の効果が得られる。
【００７５】
ただし、強誘電体膜２２に下向きの分極が存在する状態のまま、強誘電体ＦＥＴをメモリセルとして使用することも可能である。その場合、強誘電体膜２２に下向きの分極が残留している状態をデータ“０”とし、強誘電体膜２２に分極がほとんど存在しない状態をデータ“１”とすることができる。
【００７６】
以上のように、データ“１”を保持した状態で予めインプリントを誘起しておけば、インプリントによってデータ“１”の読み出し信号のレベルが初期状態から変化していくことはない。また、データ“０”については、本実施形態においては分極がほぼゼロの状態をこれに対応させているので、インプリントは起こりようもない。したがって、本実施形態によれば、データ“１”およびデータ“０”いずれの状態に対してもインプリントの進行はほとんどないので、読み出し信号のレベルが初期の値から変化することはない。また、本実施形態の強誘電体ＦＥＴによる効果は、本実施形態の強誘電体ＦＥＴをマトリクス状に配置して、強誘電体ＦＥＴの制御ゲート電極２３をワード線となる第１の配線２５に接続し、強誘電体ＦＥＴのドレイン領域１６をビット線に接続したメモリセルアレイを構成した場合にも得られる。
【００７７】
（その他の実施形態）
図１２は、いわゆるＭＦＭＩＳ構造を有する強誘電体ＦＥＴの断面図である。同図に示すように、強誘電体ＦＥＴは、シリコン基板１１の上に設けられたシリコン酸化膜１２と、シリコン酸化膜１２の上に設けられたＰｔなどの導体材料からなる中間ゲート電極３１と、中間ゲート電極３１の上に設けられ、ジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜３２と、強誘電体膜３２の上に設けられたＰｔなどの導体材料からなる制御ゲート電極３３と、シリコン基板１１内における中間ゲート電極３１の両側方にそれぞれ設けられたソース領域１５及びドレイン領域１６とを備えている。そして、シリコン基板１１のうちシリコン酸化膜１２の下方に位置する領域がチャネル領域１７となっている。また、制御ゲート電極３３は第１の配線３５に接続され、中間ゲート電極３１は第２の配線３６に接続されている。
【００７８】
このような強誘電体ＦＥＴを半導体記憶装置のメモリセルとして、上記第２の実施形態と同様に、データの書き込み，書き換え，読み出しを行なうことができ、第２の実施形態と同様の効果を発揮することができる。また、図１２に示す強誘電体ＦＥＴを半導体記憶装置のメモリセルとして、上記第３の実施形態と同様に、強誘電体膜３２に下向きの分極へのインプリントを生じさせるための処理を行なうことができる。
【産業上の利用可能性】
【００７９】
本発明に係る半導体記憶装置の製造方法は、電界効果型トランジスタのチャネル領域のポテンシャルを、強誘電体薄膜のヒステリシス特性を利用して変化させる構造を有しながら、高い読み出し精度を維持しうる半導体記憶装置の製造が可能になるという効果を有し、電界効果型トランジスタのチャネル領域のポテンシャルを、強誘電体薄膜のヒステリシス特性を利用して変化させる構造を有する半導体記憶装置の製造方法等として有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態のＭＦＩＳ構造の強誘電体ＦＥＴの断面図である。
【図２】第１の実施形態の読み出し時におけるゲートバイアスの設定方法を説明するための図である。
【図３】（ａ），（ｂ），（ｃ）は、それぞれ順に、第１の実施形態の強誘電体ＦＥＴの強誘電体膜中における残留分極が下向き，上向き及びほぼ０の時の読み出し時におけるエネルギーバンド図である。
【図４】本発明の第２の実施形態における半導体記憶装置のメモリセルの断面図である。
【図５】第２の実施形態におけるデータの書き込み動作を電圧−分極座標上で説明するためのヒステリシス特性図である。
【図６】本発明の第３の実施形態における半導体記憶装置の強誘電体ＦＥＴの製造工程の一例を示すフローチャート図である。
【図７】第３の実施形態の熱処理工程における強誘電体膜２２のヒステリシス特性の変化を示すヒステリシス特性図である。
【図８】従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断面図である。
【図９】（ａ），（ｂ），（ｃ）は、それぞれ順に、従来の強誘電体ＦＥＴの強誘電体膜中における残留分極が下向き，上向き及びほぼ０の時のエネルギーバンド図である。
【図１０】強誘電体ＦＥＴのゲート電極への印加電圧とソース−ドレイン間の電流との関係を示す特性図である。
【図１１】このディスターブ現象を説明するためのヒステリシス特性図である。
【図１２】第２の実施形態をＭＦＭＩＳ構造を有する強誘電体ＦＥＴに適用した例を示す断面図である。
【符号の説明】
【００８１】
１１  シリコン基板
１２  シリコン酸化膜
１３  強誘電体膜
１４  ゲート電極
１５  ソース領域
１６  ドレイン領域
１７  チャネル領域
１８  第１中間ゲート電極
２１  第２中間ゲート電極
２２  強誘電体膜
２３  制御ゲート電極
２５  第１の配線
２６  第２の配線
【図１】
2006066932.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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