(57)【要約】  【課題】クロックおよびデータ列のどちらであっても、そのパルス幅を補正することができ、しかも、その面積効率および高速性も向上させることができるパルス幅補正回路を提供する。  【解決手段】入力信号を、その立上りのタイミングで２分周する第１の２分周器と、入力信号を、その立下りのタイミングで２分周する第２の２分周器と、第１の２分周器の出力信号および第２の２分周器の出力信号のうちの一方を所定時間遅延する遅延素子と、第１の２分周器の出力信号および第２の出力信号のうちの他方と遅延素子の出力信号とのＥＸＯＲをとって、入力信号のハイレベルもしくはローレベルのパルス幅が、遅延素子の遅延時間の分だけ広くなる方向に補正された出力信号を出力する論理回路とを備える。【選択図】図１
2006067414.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を、その立上りのタイミングで２分周する第１の２分周器と、前記入力信号を、その立下りのタイミングで２分周する第２の２分周器と、前記第１の２分周器の出力信号および前記第２の２分周器の出力信号のうちの一方を所定時間遅延する遅延素子と、前記第１の２分周器の出力信号および前記第２の出力信号のうちの他方と前記遅延素子の出力信号とをその入力とし、前記入力信号のハイレベルもしくはローレベルのパルス幅が、前記遅延素子の遅延時間の分だけ広くなる方向に補正された出力信号を出力する論理回路とを備えることを特徴とするパルス幅補正回路。
【請求項２】
デジタル制御ＤＬＬ回路で用いられる遅延セル列の出力信号が前記入力信号として入力される請求項１に記載のパルス幅補正回路。
【請求項３】
ＮＭＯＳ型のＭＯＳ容量およびＰＭＯＳ型のＭＯＳ容量のうちの一方だけを用いて構成された遅延回路の出力信号が前記入力信号として入力される請求項１に記載のパルス幅補正回路。
【請求項４】
クロックツリーのバッファ列を構成するバッファ回路の出力信号が前記入力信号として入力される請求項１に記載のパルス幅補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のパルス幅を補正するパルス幅補正回路に関するものである。
【背景技術】
【０００２】
例えば、ＣＭＯＳインバータ回路において、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）のキャリア移動度はＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）のキャリア移動度よりも小さい。このため、同一寸法のＰＭＯＳおよびＮＭＯＳを用いてＣＭＯＳインバータ回路を構成すると、入力信号に対する出力信号の立上りの伝達遅延時間が立下りの伝達遅延時間よりも大きくなる。従って、通常、ＰＭＯＳの寸法をＮＭＯＳの寸法の２〜３倍として、このアンバランスを解消している。
【０００３】
また、バッファ回路などの基本論理素子において、高速設計のためには、その入力容量を小さくし、出力の駆動力を大きくする方が有利である。このことは、上記のようにバッファ回路を構成するＰＭＯＳの寸法を大きくしてＮＭＯＳとバランスさせることとは相反する要求となる。例えば、通常、バッファ回路は、図５に示すように、入力段のインバータ回路のＰＭＯＳ（Ｗ＝１）とＮＭＯＳ（Ｗ＝１）を同一寸法として入力容量を小さくし、出力段のインバータ回路の寸法のみをＰＭＯＳ（Ｗ＝４）、ＮＭＯＳ（Ｗ＝２）というようにバランスさせる。このため、入出力段合わせて考えるとパルス幅を劣化させることになる。
【０００４】
ここで、同一の上記バッファ回路を多段に接続して構成されるバッファ列にクロックやデータ列を通過させることを想定すると、バッファ回路を構成する入力段のインバータ回路のＰＭＯＳの駆動力とＮＭＯＳの駆動力が異なるため、次第に上記アンバランスが蓄積され、ハイレベルもしくはローレベルのパルス幅が徐々に減少する。そして、極端な場合、クロックやデータの消滅が起こる。また、高速なクロック、データ列になればなるほど、この影響は大きい。
【０００５】
上記のように、同一の回路を繰り返し多段に接続して構成される回路の一例として、デジタル制御ＤＬＬ（ディレイラインループ）回路内で用いられる遅延セル列がある。デジタル制御ＤＬＬ回路は、コントロールコードの制御によって、遅延セル列を構成する単位遅延セルの段数を変化させ、リファレンスクロックと遅延セル列を通過させたフィードバッククロックとの位相を合わせる機能を持つものである。
【０００６】
デジタル制御ＤＬＬでは、例えば図６に示すような遅延セル列が用いられる。同図に示す遅延セル列は、２つのＮＡＮＤ回路からなる単位遅延セルが複数個直列に接続された構成のものである。この遅延セル列では、コントロールコードとしてハイレベルが与えられた単位遅延セルにクロックが入力され、この単位遅延セルから後段に接続されている全ての単位遅延セルを通過しフィードバッククロックとして出力される。
【０００７】
図６に示す各々の単位遅延セル内では２つのＮＡＮＤ回路が用いられているが、後段のＮＡＮＤ回路は、前段のＮＡＮＤ回路の出力信号を反転するために使用されている。しかし、後段のＮＡＮＤ回路の代わりに単純にインバータ回路を使用すると、上記バッファ回路の場合と同様に、遅延セル列の通過をくり返すと、ハイレベルもしくはローレベルのパルス幅が徐々に減少する。これを防止するために、図６に示す従来の遅延セル列では、その一方の入力端子を電源ＶＤＤに接続したＮＡＮＤ回路で信号を反転するという工夫が行われている。
【０００８】
ところで、上記単位遅延セルの遅延値が小さければ小さいほど、遅延セル列全体で生成することができる遅延値の分解能を小さくできる。従って、単位遅延セル内の後段のＮＡＮＤ回路は、インバータ回路を使用して、その遅延値を小さくする方が好ましい。これに対し、上記のようにＮＡＮＤ回路を使うと、どうしてもその遅延値が大きくなり、遅延値の分解能が大きくなるという問題がある。
【０００９】
上記の通り、同一の回路を繰り返し多段に接続して構成される回路にクロックやデータ列を通過させる場合、入力されるクロックやデータ列のパルス幅が減少しないようにするためには、論理回路の高速性とのトレードオフとなる。また、遅延セル列の例で述べたように、パルス幅を調整するためには、余分な回路の付加が伴う場合もあり、面積的にも不利となる。
【００１０】
例えば、クロックのデューティ比の調整を行うためには、特許文献１、２に開示されている回路を利用することができる。特許文献１は、入力クロックを２分周した信号と、入力クロックを遅延させた信号を２分周した信号とのＥＸＯＲをとるものである。また、特許文献２は、入力信号を２分周した信号と、その反転信号を遅延させた信号とのＥＸＮＯＲをとるものである。
【００１１】
特許文献１、２では、クロックを２分周した信号と、クロックを遅延させた信号を２分周した信号、もしくは入力信号を２分周した信号の反転信号を遅延させた信号との、２つの信号を使用してデューティ比が５０％のクロックを得ているが、そのためにはクロック周期の１／２倍近くの遅延値を持つ遅延素子を必要とするため、面積効率が悪くなるという問題がある。また、両者ともにクロックのみに適用できる回路であり、例えば任意の長さのハイレベル、ローレベルが連続するデータ列に対して適用することはできない。
【００１２】
【特許文献１】特開平９−２００００５号公報
【特許文献２】特開平５−２９８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、前記従来技術に基づく問題点を解消し、クロックおよびデータ列のどちらであっても、そのパルス幅を補正することができ、しかも、その面積効率および高速性も向上させることができるパルス幅補正回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、入力信号を、その立上りのタイミングで２分周する第１の２分周器と、前記入力信号を、その立下りのタイミングで２分周する第２の２分周器と、前記第１の２分周器の出力信号および前記第２の２分周器の出力信号のうちの一方を所定時間遅延する遅延素子と、前記第１の２分周器の出力信号および前記第２の出力信号のうちの他方と前記遅延素子の出力信号とをその入力とし、前記入力信号のハイレベルもしくはローレベルのパルス幅が、前記遅延素子の遅延時間の分だけ広くなる方向に補正された出力信号を出力する論理回路とを備えることを特徴とするパルス幅補正回路を提供するものである。
【００１５】
ここで、デジタル制御ＤＬＬ回路で用いられる遅延セル列の出力信号が前記入力信号として入力されるのが好ましい。
【００１６】
また、ＮＭＯＳ型のＭＯＳ容量およびＰＭＯＳ型のＭＯＳ容量のうちの一方だけを用いて構成された遅延回路の出力信号が前記入力信号として入力されるのが好ましい。
【００１７】
また、クロックツリーのバッファ列を構成するバッファ回路の出力信号が前記入力信号として入力されるのが好ましい。
【発明の効果】
【００１８】
本発明のパルス幅補正回路は、簡単な論理回路の組合せを使用して、入力信号となるクロックやデータ列のパルス幅がいかなるものであっても、遅延素子の遅延時間の分だけ、入力信号のハイレベルまたはローレベルのパルス幅を広くする方向に補正することができる。本発明のパルス幅補正回路を用いてパルス幅を調整することによって、ＣＭＯＳ回路の面積効率や高速性を向上させることが可能である。
【００１９】
さらに、一般に、ＣＭＯＳ製造プロセスのばらつきを考慮した場合、遅いプロセスではパルス幅の劣化は大きくなり、速いプロセスではパルス幅の劣化は小さくなる。すなわち、製造プロセスのそれぞれの条件下において、本発明のパルス幅補正回路で用いられる遅延素子の遅延時間も変動する。従って、製造プロセスにばらつきがあった場合でも、本発明のパルス幅補正回路はパルス幅を適切に補正することができるという利点がある。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のパルス幅補正回路を詳細に説明する。
【００２１】
図１は、本発明のパルス幅補正回路の構成を表す一実施形態の概略図である。同図に示すパルス幅補正回路１０は、入力信号ＩＮのハイレベルのパルス幅を広くする方向に補正するもので、２つの２分周器１２，１４と、遅延素子１６と、ＥＸＯＲ回路１８とを備えている。
【００２２】
２分周器１２は、入力信号ＩＮを、その立上りのタイミングで２分周した出力信号ＤＩＶ２を出力するもので、フリップフロップ２０によって構成されている。フリップフロップ２０のクロック入力端子ＣＫには入力信号ＩＮが入力され、そのデータ入力端子Ｄには、反転データ出力端子ＱＢから出力される反転出力信号が入力される。また、フリップフロップ２０のデータ出力端子Ｑからは出力信号ＤＩＶ２が出力される。
【００２３】
同様に、２分周器１４は、入力信号ＩＮを、その立下りのタイミングで２分周した出力信号ＤＩＶ２Ｂを出力するもので、フリップフロップ２２によって構成されている。フリップフロップ２２の反転クロック入力端子ＣＫには入力信号ＩＮが入力され、そのデータ入力端子Ｄには、反転データ出力端子ＱＢから出力される反転出力信号が入力される。また、フリップフロップ２２のデータ出力端子Ｑからは出力信号ＤＩＶ２Ｂが出力される。
【００２４】
遅延素子１６は、２分周器１４の出力信号ＤＩＶ２Ｂが所定時間遅延された出力信号ＤＩＶ２Ｂ＿Ｄを出力するものである。遅延素子１６には、２分周器１４の出力信号ＤＩＶ２Ｂが入力され、遅延素子１６からは出力信号ＤＩＶ２Ｂ＿Ｄが出力される。
【００２５】
ＥＸＯＲ回路１８は、２分周器１２の出力信号ＤＩＶ２と、遅延素子１６の出力信号ＤＩＶ２Ｂ＿ＤとのＥＸＯＲ（排他的論理和）をとって、入力信号ＩＮのハイレベルのパルス幅が、遅延素子１６の遅延時間だけ広くなる方向に補正された出力信号ＯＵＴを出力するものである。ＥＸＯＲ回路１８には、２分周器１２の出力信号ＤＩＶ２および遅延素子１６の出力信号ＤＩＶ２Ｂ＿Ｄが入力され、ＥＸＯＲ回路１８からは出力信号ＯＵＴが出力される。
【００２６】
なお、２分周器１２，１４および遅延素子１６の構成は何ら限定されず、各種構成のものが利用可能である。また、ＥＸＯＲ回路１８は、２分周器１２の出力信号と遅延素子１６の出力信号とのＥＸＯＲをとって、入力信号ＩＮのハイレベルのパルス幅が、遅延素子１６の遅延時間だけ広くなる方向に補正された出力信号を出力する論理回路の一例を示すものであって、同様の機能を実現する各種の論理回路で実現することができる。
【００２７】
また、ハイレベルのパルス幅を広くする場合の一例を挙げて説明したが、本発明はこれに限定されず、ローレベルのパルス幅を広くする場合にも同様に適用可能である。この場合、例えば図１に示すパルス幅補正回路１０において、２分周器１２の出力信号を遅延素子１６に入力し、ＥＸＯＲ回路１８によって、遅延素子１６の出力信号と２分周器１４の出力信号とのＥＸＯＲをとればよい。
【００２８】
次に、パルス幅補正回路１０の動作を説明する。
【００２９】
図２は、図１に示すパルス幅補正回路の動作を表す第１のタイミングチャートである。同図に示すタイミングチャートにおいて、入力信号ＩＮは、一定の周期で発振するクロックである。このタイミングチャートに示す例の場合、クロックは、そのハイレベルのパルス幅がローレベルのパルス幅よりも短くなっている。
【００３０】
このタイミングチャートに示すように、入力信号ＩＮであるクロックは、２分周器１２によって、その立上りのタイミングで２分周され、出力信号ＤＩＶ２として出力される。同時に、クロックは、２分周器１４によって、その立下りのタイミングで２分周され、出力信号ＤＩＶ２Ｂとして出力される。２分周器１４の出力信号ＤＩＶ２Ｂは、さらに遅延素子１６によって所定時間遅延され、出力信号ＤＩＶ２Ｂ＿Ｄとして出力される。そして、ＥＸＯＲ回路１８によって、２分周器１２の出力信号ＤＩＶ２と、遅延素子１６の出力信号ＤＩＶ２Ｂ＿ＤとのＥＸＯＲがとられ、出力信号ＯＵＴとして出力される。
【００３１】
図２のタイミングチャートに示すように、パルス幅補正回路１０では、クロックの周期や、クロックの立上りのタイミングを変えることなく、クロックのハイレベルのパルス幅が、遅延素子１６の遅延時間の分だけ広い方向に補正される。また、遅延素子１６の遅延時間を適宜調整することによって、クロックのデューティ比を変更することができる。例えば、クロックのデューティ比を５０％に補正することも可能である。
【００３２】
続いて、図３は、図１に示すパルス幅補正回路の動作を表す第２のタイミングチャートである。同図に示すタイミングチャートにおいて、入力信号ＩＮは、１ユニット・インターバル（１Ｕ．Ｉ．）を単位として変化するデータ列である。このタイミングチャートに示す例の場合、データ列に含まれる各々のデータは、ハイレベルからローレベルに変化する場合に、ハイレベルのパルス幅が１Ｕ．Ｉ．よりも短くなっている。
【００３３】
入力信号ＩＮとして、データ列が入力される場合のパルス幅補正回路１０の動作は、図３のタイミングチャートに示すように、入力信号ＩＮとして、クロックが入力される場合の動作と同様である。
【００３４】
すなわち、パルス幅補正回路１０では、ハイレベルからローレベルに変化する場合のデータのハイレベルのパルス幅が、遅延素子１６の遅延時間の分だけ広い方向に補正される。また、遅延素子１６の遅延時間を適宜調整することによって、データ列に含まれる各々のデータのパルス幅を変更することができる。なお、データ列に含まれる各々のデータのパルス幅を補正することは、特許文献１，２では実現できない、本発明のパルス幅補正回路に特有の特徴である。
【００３５】
上記のように、本発明のパルス幅補正回路は、簡単な論理回路の組合せを使用して、入力信号となるクロックやデータ列のパルス幅がいかなるものであっても、遅延素子１６の遅延時間の分だけ、入力信号のハイレベルまたはローレベルのパルス幅を広くする方向に補正することができる。従って、本発明のパルス幅補正回路を用いてパルス幅を調整することによって、ＣＭＯＳ回路の面積効率や高速性を向上させることが可能である。
【００３６】
さらに、一般に、ＣＭＯＳ製造プロセスのばらつきを考慮した場合、遅いプロセスではパルス幅の劣化は大きくなり、速いプロセスではパルス幅の劣化は小さくなる。すなわち、製造プロセスのそれぞれの条件下において、本発明のパルス幅補正回路で用いられる遅延素子の遅延時間も変動する。従って、製造プロセスにばらつきがあった場合でも、本発明のパルス幅補正回路はパルス幅を適切に補正することができるという利点がある。
【００３７】
次に、本発明のパルス幅補正回路の適用例について説明する。
【００３８】
同一の回路を繰り返し多段に接続して構成される回路にクロックやデータ列を通過させる必要が多々ある。この時、パルス幅の減少を防止するために、ＭＯＳトランジスタの寸法を調整したり、余分な付加回路を必要とすることは既に述べた通りである。特に、例えば図６に示すようなデジタル制御ＤＬＬ回路の遅延セル列のように、多数の遅延セルを直列に接続して構成される回路の場合、各々の単位遅延セルの後段のＮＡＮＤ回路が面積効率および高速性を劣化させる。
【００３９】
従って、図６に示す遅延セル列を構成する各々の単位遅延セルを一例として説明すると、各々の単位遅延セルの後段のＮＡＮＤ回路を単純にインバータ回路に置換した状態で、デジタル制御ＤＬＬ回路で用いられる遅延セル列の出力段に本発明のパルス幅補正回路を適用する（遅延セル列の出力信号を、本発明のパルス幅補正回路に入力信号として入力する）ことによって、その出力信号のパルス幅を適宜調整することができることはもちろん、その面積効率および高速性も向上させることができる。また、この時、単位遅延セルの遅延値を小さくできるため、デジタル制御ＤＬＬ回路の位相合わせ込み精度や、ジッタ、遅延値の分解能などの性能向上という付加的効果も期待できる。
【００４０】
次に、アナログ設計において、図４に示すように、ＭＯＳ容量３０を使用してクロックやデータ列のエッジをなまらせることによって、所望の時間だけ遅延させる遅延回路（ＲＣ遅延回路）が多用される。図４に示す遅延回路２４では、そのソース、ドレインおよび基板がグランドに接続されたＮＭＯＳ型のＭＯＳ容量３０のゲートが、入力信号ＩＮと出力信号ＯＵＴとの間に直列に接続された２つのバッファ回路２６，２８の間に接続されている。
【００４１】
図４に示す遅延回路２４のように、ＭＯＳ容量として、ＮＭＯＳ型のＭＯＳ容量だけを使用すると、立上りエッジのなまりに対して立下りエッジのなまりの方が非常に大きくなる。このため、入力信号ＩＮとして、クロックやデータ列を図４に示す遅延回路に入力すると、出力信号ＯＵＴのローレベルのパルス幅は、入力信号のローレベルのパルス幅と比べて短くなる。
【００４２】
この場合、ＭＯＳ容量として、上記のＮＭＯＳ型のＭＯＳ容量と、そのソース、ドレインおよび基板が電源に接続されたＰＭＯＳ型のＭＯＳ容量とを並列に接続することによって上記問題を解決することはできるが、面積効率が悪くなる。従って、例えば図４に示す遅延回路２４を一例として説明すると、ＰＭＯＳ型のＭＯＳ容量を並列に接続することなく、その出力段に本発明のパルス幅補正回路を適用する（遅延回路の出力信号ＯＵＴを、本発明のパルス幅補正回路に入力信号として入力する）ことによって、その出力信号ＯＵＴのローレベルのパルス幅を適宜調整することができることはもちろん、その面積効率も向上させることができる。
【００４３】
次に、ＣＭＯＳ論理設計において、ロジック内のセットアップ／ホールドタイミング調整や、スキュー調整のために、クロック経路にバッファ列が挿入されたクロックツリー構造が用いられる。このクロックツリーのバッファ列を構成する論理回路の段数が多くなると、クロックのハイレベルもしくはローレベルのパルス幅が徐々に減少し、極端な場合、クロックの消滅が起こることは既に述べた通りである。
【００４４】
このため、通常、クロックの立上りと立下りの伝達遅延時間が等しくなるようにＭＯＳの寸法を調整して設計されたバッファ列が用いられる。このことは、ロジックの高速性および面積効率を劣化させることになる。この場合も、クロックツリーのバッファ列を構成する個々のバッファ回路の出力段に本発明のパルス幅補正回路を適宜適用し、その出力信号のパルス幅を調整する（クロックツリーのバッファ列を構成するバッファ回路の出力信号を、本発明のパルス幅補正回路に入力信号として入力する）ことによって、上記問題を解決することができる。
【００４５】
なお、上記３つの適用例を挙げて説明したが、本発明のパルス幅補正回路は、上記以外の各種回路にも適用可能である。
【００４６】
本発明は、基本的に以上のようなものである。
以上、本発明のパルス幅補正回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４７】
【図１】本発明のパルス幅補正回路の構成を表す一実施形態の概略図である。
【図２】図１に示すパルス幅補正回路の動作を表す第１のタイミングチャートである。
【図３】図１に示すパルス幅補正回路の動作を表す第２のタイミングチャートである。
【図４】ＭＯＳ容量を用いる遅延回路の構成を表す一例の概略図である。
【図５】バッファ回路の構成を表す一例の概略図である。
【図６】遅延セル列の構成を表す一例の概略図である。
【符号の説明】
【００４８】
１０  パルス幅補正回路
１２，１４  ２分周器
１６  遅延素子
１８  ＥＸＯＲ回路
２０，２２  フリップフロップ
２４  遅延回路
２６，２８  バッファ回路
３０  ＭＯＳ容量
【図１】
2006067414.tif 000003
【図２】
2006067414.tif 000004
【図３】
2006067414.tif 000005
【図４】
2006067414.tif 000006
【図５】
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【図６】
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