(57)【要約】【課題】  サージ電圧から内部回路を良好に保護することができる保護回路を構成でき、過大電圧により破壊された場合にも回路動作に不具合を生じることがない、信頼性に優れた保護回路素子を具備した薄膜半導体装置を提供する。【解決手段】  基体と、該基体上に形成された半導体膜とを具備した薄膜半導体装置において、前記基体上に内部回路（主回路部）１７と、保護回路部１８と、端子部１９とが設けられており、前記保護回路部１８に、前記半導体膜を有するＰＩＮダイオードと、該ＰＩＮダイオードのＩ層と絶縁膜を介して対向配置された浮遊電極とを備えた保護回路素子１８１，１８２が設けられている構成とした。【選択図】        図１
2006060191.tif 000002
【特許請求の範囲】
【請求項１】
基体と、該基体上に形成された半導体膜とを具備した薄膜半導体装置であって、
前記半導体膜を有するＰＩＮダイオードと、該ＰＩＮダイオードのＩ層と絶縁膜を介して対向配置された浮遊電極とを備えた保護回路素子が設けられていることを特徴とする薄膜半導体装置。
【請求項２】
前記基体上に、半導体素子を具備した主回路部と、該主回路部から延出された端子部と、前記主回路部と端子部との間に介挿された保護回路部とが設けられており、
前記保護回路部が、請求項１に記載の保護回路素子を備えていることを特徴とする薄膜半導体装置。
【請求項３】
前記ＰＩＮダイオードを構成する半導体膜と、前記主回路部の半導体素子を構成する半導体膜とが、前記基体上の同一層に形成された半導体膜であることを特徴とする請求項２に記載の薄膜半導体装置。
【請求項４】
前記主回路部に備えられた半導体素子が薄膜トランジスタであり、
前記浮遊電極を構成する導電膜と、前記薄膜トランジスタのゲート電極を構成する導電膜とが、前記基体上の同一層に形成されていることを特徴とする請求項２または３に記載の薄膜半導体装置。
【請求項５】
前記浮遊電極と、前記ＰＩＮダイオードのＩ層とが、平面視略同一位置に形成されていることを特徴とする請求項１から４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
前記ＰＩＮダイオードが、そのＰ層またはＮ層と、Ｉ層との間に、該Ｐ層またはＮ層より不純物濃度の低い低濃度不純物領域を有していることを特徴とする請求項１から５のいずれか１項に記載の薄膜半導体装置。
【請求項７】
前記低濃度不純物領域が、前記浮遊電極と平面的に重なる領域に形成されていることを特徴とする請求項６に記載の薄膜半導体装置。
【請求項８】
前記ＰＩＮダイオードのＩ層と絶縁膜を介して対向配置された浮遊電極は、前記ＰＩＮダイオードのＰ層、あるいはＮ層の一部と平面的に重なる部分を有することを特徴とする請求項１から７のいずれか１項に記載の薄膜半導体装置。
【請求項９】
前記薄膜半導体素子が、前記端子部に直接接続されていることを特徴とする請求項２から４のいずれか１項に記載の薄膜半導体装置。
【請求項１０】
基体と、該基体上に形成された半導体膜とを具備した薄膜半導体装置の製造方法であって、
基体上に形成された半導体膜上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜をパターン形成することにより前記半導体膜と平面的に重なる浮遊電極を形成する工程と、
前記浮遊電極をマスクとして前記半導体膜に不純物を導入することにより、該半導体膜にＰ層、Ｎ層、及びＩ層を形成してＰＩＮダイオードを形成する工程と
を有する保護回路素子の形成工程を含むことを特徴とする薄膜半導体装置の製造方法。
【請求項１１】
基体上に、半導体素子を備えた主回路部と、該主回路部から延出された端子部と、前記主回路部と端子部との間に介挿された保護回路部とが設けられた薄膜半導体装置の製造方法であって、
前記保護回路部を形成する工程が、請求項１０に記載の保護回路素子の形成工程を含むことを特徴とする薄膜半導体装置の製造方法。
【請求項１２】
前記主回路部が、半導体膜と、該半導体膜に絶縁膜を介して対向するゲート電極とを具備した薄膜トランジスタを含んでおり、
前記薄膜トランジスタを構成する半導体膜と、前記保護回路素子を構成する半導体膜とを同一の工程で形成するとともに、
前記薄膜トランジスタを構成するゲート電極と、前記保護回路素子を構成する浮遊電極とを同一の工程で形成することを特徴とする請求項１１に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記薄膜トランジスタのソースまたはドレインと、前記ＰＩＮダイオードのＰ層またはＮ層とを、同一の不純物導入工程により形成することを特徴とする請求項１２に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記不純物導入工程において、
前記薄膜トランジスタの半導体膜と前記保護回路素子の半導体膜とに、隣接する不純物導入領域より低い不純物濃度の低濃度不純物領域を形成することを特徴とする請求項１３に記載の薄膜半導体装置の製造方法。
【請求項１５】
請求項１から９のいずれか１項に記載の薄膜半導体装置を含むことを特徴とする電気光学装置。
【請求項１６】
請求項１５に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置及びその製造方法、電気光学装置、電子機器に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路装置やアクティブマトリクス方式の電気光学装置には、内部回路を静電気から保護するための保護回路が設けられており、例えば電気光学装置では、画素スイッチング素子や駆動回路等の内部回路と、電極取り出し用のパッドとの間に保護回路が設けられている。半導体集積回路装置では保護回路としてダイオードが用いられており、電気光学装置ではダイオード接続した薄膜トランジスタ（ＴＦＴ）が用いられている。その理由は、電気光学装置では絶縁基板上に形成した薄膜半導体層を用いてＴＦＴを形成していること、及びダイオードのＰＮ接合を薄膜半導体層に形成するのが困難であることによる（例えば特許文献１参照。）。
【特許文献１】特開平６−５１３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図９（ａ）は、ダイオード接続ＴＦＴを利用した保護回路の回路構成図であり、（ｂ）は同ダイオード接続ＴＦＴの概略断面図である。図９（ａ）に示すように、接続パッド２１９と内部回路２１７との間に、２個の抵抗素子Ｒ１、Ｒ２が介挿されるとともに、これらの抵抗素子Ｒ１，Ｒ２の間と、接続パッド２１９ｂ（Ｖｄｄ）、２１９ｃ（Ｖｓｓ）とを接続する経路中に、それぞれダイオード接続ＴＦＴ３０Ｄが一つずつ介挿されている。図９（ｂ）に示す断面構造をみると、ダイオード接続ＴＦＴ３０Ｄは、基板２１１上に形成された半導体膜２０１と、この半導体膜２０１にゲート絶縁膜２１２を介して対向するゲート電極２１３ａと、絶縁膜２１２，２１６に貫設されたコンタクトホール内を介して半導体膜２０１に接続されたソース電極２０８、ドレイン電極２０９と、を備えている。そして、絶縁膜２１６に貫設されたコンタクトホールを介してゲート電極２１３ａに接続された接続電極２１３ｄとドレイン電極２０９とが短絡されることで、ダイオード接続構造のＴＦＴを構成している。
このような構成のもと、例えば接続パッド２１９ａから静電気等のプラスのサージ電圧が入力されると、ダイオード接続ＴＦＴ３０Ｄに電流ｉが流れ、内部回路２１７への過大電流の流入を防止するようになっている。
【０００４】
上記構成の保護回路のように、ダイオード接続したＴＦＴを保護回路に用いると、内部回路を構成するＴＦＴのプロセスを用いて保護回路を形成できるという利点がある。しかしながら、このような構成にあっては、図９（ｂ）のようにダイオード接続ＴＦＴ３０Ｄの耐圧を超えるサージ電圧が入力されると、ダイオード接続ＴＦＴ３０Ｄのうち、薄層の絶縁膜であるゲート絶縁膜２１２を電荷が貫通して短絡路ｂｄが形成されることがあり、このような短絡状態となると、半導体膜２０１のソース領域２０１ｂから短絡路ｂｄを介してゲート電極２１３ａが導通し、その結果、ゲート電極２１３ａと接続されているドレイン電極２０９とソース電極２０８とが導通状態となる。そうすると、図９（ａ）に示す接続パッド２１９と、他の接続パッド２１９ｂないし２１９ｃが導通することとなり、接続パッド２１９ａは正常に機能しなくなるので、半導体装置自体に不具合を生じることとなる。
【０００５】
本発明は、上記従来技術の問題点に鑑み成されたものであって、サージ電圧から内部回路を良好に保護することができる保護回路を構成でき、過大電圧により破壊された場合にも回路構造に不具合を生じることがない、信頼性に優れた保護回路素子を具備した薄膜半導体装置とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、基体と、該基体上に形成された半導体膜とを具備した薄膜半導体装置であって、前記半導体膜を有するＰＩＮダイオードと、該ＰＩＮダイオードのＩ層と絶縁膜を介して対向配置された浮遊電極とを備えた保護回路素子が設けられていることを特徴とする薄膜半導体装置を提供する。
上記ＰＩＮダイオードは、周知の通りＰ層（Ｐ型半導体層）とＩ層（真性または微量濃度に不純物を導入された半導体層）とＮ層（Ｎ型半導体層）とが区画形成された半導体膜を備えたダイオードである。また浮遊電極は、他の電気的に制御された導電膜もしくは半導体層の構成部材に接続されず、電気的に「浮いた」状態となっている電極である。
本発明の薄膜半導体装置に備えられる保護回路素子では、ＰＩＮダイオードと、そのＩ層に対向配置された浮遊電極を備えているので、過大な電流が保護回路素子に流れ、ゲート絶縁膜が破壊され電気的に貫通した場合には、ＰＩＮダイオードのＰ層（またはＮ層）と浮遊電極とが短絡する構造になっている。しかし、浮遊電極は他の電気的に制御された導電層もしくは半導体層には接続されていないので、保護回路素子が破壊された後にもＰＩＮダイオードの絶縁性を確保することができる。したがって、上記保護回路素子を用いて保護回路を構成するならば、良好に静電気等に起因するサージ電圧をバイパスする静電保護回路を構成できるとともに、保護回路素子を破壊するほどのサージ電圧が入力された後にも動作可能な薄膜半導体装置を提供することができる。
加えて、上記浮遊電極を付けた場合と付けない場合とでは、逆方向の保護性能に大きな差が得られる。良質な半導体層ほど浮遊電極が無い状態では、降伏電圧に対応した電圧まで保護機能は有さないが、浮遊電極を有する事によって、若干の漏れ電流が発生する。これにより軽微であってもＴＦＴデバイスに悪影響を及ぼすような逆方向サージ電圧に対しても、保護機能を有する事ができる。
【０００７】
本発明の薄膜半導体装置は、前記基体上に、半導体素子を具備した主回路部と、該主回路部から延出された端子部と、前記主回路部と端子部との間に介挿された保護回路部とが設けられており、前記保護回路部が、先に記載の本発明の保護回路素子を備えている構成とすることができる。
上記保護回路素子は、過大な電流が流れて破壊された場合にもＰＩＮダイオード自体の絶縁性が確保されるようになっている。そのため、この保護回路素子を備えた保護回路部が設けられていれば、端子部から過大なサージ電流が入力され、その電流により保護回路素子が破壊されたとしても、従来のダイオード接続ＴＦＴからなる保護回路素子とは異なり、端子部と主回路部とを結ぶ回路構造が変更されてしまうことがない。したがって本発明によれば、保護回路素子が破壊されるほどのサージ電圧が入力された後にも正常に動作可能であり、高信頼性で長寿命の薄膜半導体装置を提供することができる。
【０００８】
本発明の薄膜半導体装置では、前記ＰＩＮダイオードを構成する半導体膜と、前記主回路部の半導体素子を構成する半導体膜とが、前記基体上の同一層に形成された半導体膜であることが好ましい。このような構成とするならば、主回路部の半導体素子とＰＩＮダイオードとを同一工程で形成できるので、製造工程の変更を伴うことなく薄膜半導体装置の信頼性向上を実現できる。
【０００９】
本発明の薄膜半導体装置では、前記主回路部に備えられた半導体素子が薄膜トランジスタであり、前記浮遊電極を構成する導電膜と、前記薄膜トランジスタのゲート電極を構成する導電膜とが、前記基体上の同一層に形成されている構成とすることが好ましい。この構成によれば、主回路部の薄膜トランジスタと保護回路素子とを同一工程で形成できるという利点が得られる。
【００１０】
本発明の薄膜半導体装置では、前記浮遊電極と、前記ＰＩＮダイオードのＩ層とが平面視略同一位置に形成されていることが好ましい。この構成によれば、前記浮遊電極をマスクに用いて半導体膜への不純物導入を行うことで、自己整合的にＰＩＮダイオードのＩ層を形成できるので、簡便な工程で作製可能な保護回路素子となる。係る構成において前記主回路部に薄膜トランジスタが備えられているならば、薄膜トランジスタのゲート電極をマスクにしてチャネル領域を自己整合的に形成する工程で前記ＰＩＮダイオードのＩ層を同時形成できるので、さらに製造効率に優れた薄膜半導体装置となる。
【００１１】
本発明の薄膜半導体装置では、前記ＰＩＮダイオードが、そのＰ層とＩ層、またはＮ層とＩ層との間に、該Ｐ層またはＮ層より不純物濃度の低い低濃度不純物領域を有している構成であってもよい。通常の半導体装置同様、薄膜半導体装置に備えられる薄膜トランジスタにおいても、ホットキャリアに起因する電気的特性の劣化を防ぐために、ＬＤＤ（Lightly Doped Drain）構造を採用することが多い。そして、本構成に係るＰＩＮダイオードを採用するならば、上記ＬＤＤ構造の薄膜トランジスタと同時に前記保護回路素子を形成する場合に、製造工程の共通化を図ることができ、有効である。さらには電気特性の上でも、ＰＩＮダイオードの耐圧をさらに高める事が可能となり、信頼性の高い保護回路素子を提供できる。
【００１２】
本発明の薄膜半導体装置では、前記低濃度不純物領域が、前記浮遊電極と平面的に重なる領域に形成されている構成であってもよい。このような構成とするならば、主回路部の薄膜トランジスタがＧＯＬＤＤ（Gate Overlapped Lightly Doped Drain）構造を備えたものであっても、製造工程を共通化でき、かつＰＩＮダイオードの耐圧を更に高めることが可能である。
【００１３】
本発明の薄膜半導体装置では、前記ＰＩＮダイオードのＩ層と絶縁膜を介して対向配置された浮遊電極が、前記ＰＩＮダイオードのＰ層、あるいはＮ層の一部と平面的に重なる部分を有する構成であっても良い。
このような構成とするならば、半導体膜と一部平面的に重なって配された浮遊電極をマスクに用いて半導体膜への不純物導入を行う、いわゆる自己整合的にチャネル領域を形成する方法に捕われる必要はない。従って、通常の絶縁膜上にパターン形成したフォトレジストをマスクにして半導体膜への不純物導入を行ってもよく、その場合には、製造工程の自由度を上げることが出来る。即ち、主回路と保護回路素子を共通の製造工程で作製しても良く、また別々の工程で作製しても良い。このように状況に応じて製造工程が異なっても、得られる保護回路素子の電気特性は前述した通り再現され、変化が無いことは云うまでもない。
【００１４】
本発明の薄膜半導体装置では、前記薄膜半導体素子が、前記端子部に直接接続されていることが好ましい。
図９に示したように、従来のダイオード接続ＴＦＴを保護回路素子に用いた保護回路では、接続パッド２１９ａとダイオード接続ＴＦＴ３０Ｄとの間に、抵抗素子Ｒ１が設けられている。この抵抗素子Ｒ１は、通常Ｎ型もしくはＰ型半導体層からなる素子であるが、接続パッド２１９ａから入力されるサージによる急激な電圧上昇を抑える機能を奏し、ダイオード接続ＴＦＴ３０Ｄを保護するものである。また、ダイオード接続ＴＦＴ３０Ｄが破壊され導通状態となった際にも、電源線ＶｄｄまたはＶｓｓが直接接続パッド２１９ａと短絡することを避ける役割を果たしている。これに対して、本発明に係る薄膜半導体装置では、先に記載のように保護回路素子が破壊されても、パッド２１９ａは直接電源線のＶｄｄあるいはＶｓｓと短絡することは無いので、端子部と主回路部との導通を確保することができる。しかし逆に、保護回路素子と端子部との間に抵抗素子が介挿されていると、入力されるサージ電圧が過大であった場合に、この抵抗素子が破壊されることもあり、端子部と内部回路とが断線するので、薄膜半導体装置が正常に動作しなくなり好ましくない。そこで、本構成の如く保護回路素子と端子部とを直接に接続した構造を採用することで、保護回路部の素子が破壊されるほどの電圧が入力されたとしても、主回路部の正常動作を確保し得る薄膜半導体装置となる。
【００１５】
本発明の薄膜半導体装置の製造方法は、基体と、該基体上に形成された半導体膜とを具備した薄膜半導体装置の製造方法であって、基体上に半導体膜を形成する工程と、前記半導体膜上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜をパターン形成することにより前記半導体膜と平面的に重なる浮遊電極を形成する工程と、前記浮遊電極をマスクとして前記半導体膜に不純物を導入することにより、該半導体膜にＰ層、Ｎ層、及びＩ層を形成してＰＩＮダイオードを形成する工程とを有する保護回路素子の形成工程を含むことを特徴としている。
この製造方法によれば、前記浮遊電極をマスクに用いて半導体膜に不純物を導入し、ＰＩＮダイオードの各層を形成するので、効率よく信頼性に優れた保護回路素子を形成でき、もって信頼性に優れた薄膜半導体装置を容易かつ効率的に製造することができる。
【００１６】
本発明の薄膜半導体装置の製造方法では、基体上に、半導体素子を備えた主回路部と、該主回路部から延出された端子部と、前記主回路部と端子部との間に介挿された保護回路部とが設けられた薄膜半導体装置の製造方法であって、前記保護回路部を形成する工程が、上記本発明に係る保護回路素子の形成工程を含むことが好ましい。
この製造方法によれば、外部接続端子を具備した薄膜半導体装置であって、端子部を介して入力されるサージ電圧から主回路部を良好に保護することができる薄膜半導体装置を容易かつ効率よく製造することができる。
【００１７】
本発明の薄膜半導体装置の製造方法では、前記主回路部が、半導体膜と、該半導体膜に絶縁膜を介して対向するゲート電極とを具備した薄膜トランジスタを含んでおり、前記薄膜トランジスタを構成する半導体膜と、前記保護回路素子を構成する半導体膜とを同一の工程で形成するとともに、前記薄膜トランジスタを構成するゲート電極と、前記保護回路素子を構成する浮遊電極とを同一の工程で形成する製造方法とすることもできる。また、本発明の薄膜半導体装置の製造方法では、前記薄膜トランジスタのソースまたはドレインと、前記ＰＩＮダイオードのＰ層またはＮ層とを、同一の不純物導入工程により形成することが好ましい。
この製造方法によれば、前記主回路部を構成する薄膜トランジスタと保護回路素子とを同工程にて製造でき、従来からの製造プロセスの変更を伴うことなく信頼性に優れた薄膜半導体装置を製造することが可能である。
【００１８】
本発明の薄膜半導体装置の製造方法では、前記不純物導入工程において、前記薄膜トランジスタの半導体膜と前記保護回路素子の半導体膜とに、隣接する不純物導入領域より低い不純物濃度の低濃度不純物領域を形成することもできる。係る製造方法によれば、ＬＤＤ構造を具備した薄膜トランジスタと前述したＰＩＮダイオード以上の耐圧を有する構造を具備した保護回路素子とを同工程にて形成することができる。
【００１９】
本発明の電気光学装置は、先に記載の薄膜半導体装置を含むことを特徴としている。先の本発明に係る薄膜半導体装置は、例えばアクティブマトリクス方式電気光学装置のＴＦＴアレイ基板として用いることができる。係るＴＦＴアレイ基板では、画像表示領域を構成する画素のスイッチング素子としてＴＦＴが用いられており、また、額縁領域に設けられる駆動回路にもＴＦＴを用いたインバータなどが形成されている。さらに、外部接続端子である端子部も設けられている。そして、係るＴＦＴアレイ基板に本発明の構成が適用されているならば、内部回路を構成する上記画像表示領域のスイッチング素子や駆動回路を、保護回路部によって良好に保護することができ、信頼性に優れた長寿命の電気光学装置を構成することができる。
【００２０】
次に、本発明の電子機器は、先に記載の本発明の電気光学装置を備えたことを特徴とする。この構成によれば、サージ電圧等の過大電圧から内部回路を良好に保護することができる保護回路を具備し、信頼性に優れた長寿命の表示部を備えた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］
以下、本発明の実施の形態を図面を参照しつつ説明する。本実施形態では、本発明に係る薄膜半導体装置の基本構成と、薄膜半導体装置を具備した電気光学装置とを例示して説明する。
【００２２】
（薄膜半導体装置）
図１は、本発明に係る薄膜半導体装置の回路構成を示す概略構成図である。図１に示すように、本実施形態の薄膜半導体装置は、内部回路（主回路部）１７と、保護回路部１８と、端子部１９とを備えて構成されている。端子部１９には複数の接続パッド１９ａ〜１９ｃが設けられており、これらの接続パッド１９ａ〜１９ｃと内部回路１７との間に、保護回路部１８が介挿されている。接続パッド１９ｂ、１９ｃは電源入力端子（Ｖｄｄ，Ｖｓｓ）である。
【００２３】
保護回路部１８は、直列に接続された複数の保護回路素子１８１，１８２を備えており、先の接続パッド１９ａから延出された信号配線２３は、抵抗素子１８ｂを介して２つの保護回路素子１８１，１８２間に接続されている。一方、内部回路１７から延出された信号配線２４は、抵抗素子１８ｃを介して保護回路素子１８１，１８２、及び信号配線２３に接続されている。
また、保護回路素子１８１の一端（カソード側）は、信号配線を介して電源入力端子である接続パッド１９ｂ（Ｖｄｄ）に接続され、保護回路素子１８２の一端（アノード側）は、信号配線を介して接続パッド１９ｃ（Ｖｓｓ）に接続されている。
【００２４】
図２（ａ）は、図１に示した保護回路素子１８１の具体的構造例を示す平面構成図であり、図２（ｂ）は、（ａ）図のＡ−Ａ’線に沿う断面構成図である。
なお、図２には、保護回路素子１８１の要部のみを示しており、同素子に接続される配線等は図示を省略している。また、もう一方の保護回路素子１８２も保護回路素子１８１と同様の構成を備えたものである。
【００２５】
図２に示すように、本実施形態に係る保護回路素子１８１は、ＰＩＮダイオード１８１ａと、このＰＩＮダイオード１８１ａと一部平面的に重なって配された浮遊電極１１８ｇとを備えている。ＰＩＮダイオード１８１ａは、半導体膜１１８ｓと、半導体膜１１８ｓに接続された複数（図示では４個）のアノード電極１１８ａ及び複数（図示では４個）のカソード電極１１８ｃとを備えている。半導体膜１１８ｓには、Ｐ層１１８ｐと、Ｎ層１１８ｎと、これらの間に配されたＩ層１１８ｉとが形成されており、アノード電極１１８ａはＰ層１１８ｐに導電接続され、カソード電極１１８ｃはＮ層１１８ｎに導電接続されている。そして、ＰＩＮダイオード１８１ａのＩ層１１８ｉに浮遊電極１１８ｇが対向配置されている。
【００２６】
図２（ｂ）に示す断面構造をみると、基板１１上に、例えばポリシリコン膜からなる半導体膜１１８ｓが形成されており、半導体膜１１８ｓを覆って、例えば酸化シリコンからなる第１絶縁膜２が形成されている。第１絶縁膜２上に、例えばアルミニウムやタンタル、モリブデン、ポリシリコンからなる浮遊電極１１８ｇが形成されており、浮遊電極１１８ｇを覆って第２絶縁膜６が形成されている。そして、第２絶縁膜６及び第１絶縁膜２を貫通して半導体膜１１８ｓに達するコンタクトホールに、アノード電極１１８ａとカソード電極１１８ｃとが埋設され、それぞれＰ層１１８ｐ、Ｎ層１１８ｎに電気的に接続されている。
上記薄膜半導体素子１８１に備えられた浮遊電極１１８ｇは、図２（ｂ）に示すように、第１絶縁膜２と第２絶縁膜６との間に埋め込まれた導電膜からなり、他の部材とは電気的に接続されておらず、また接地もされていない、任意の電位を取り得る電極である。
【００２７】
また、図１に示した内部回路１７は、保護回路部１８と同様、基板１１上に形成された薄膜の半導体膜を用いて形成された半導体素子を含むものであり、例えばＴＦＴ（薄膜トランジスタ）を含んで構成されている。
【００２８】
以上の構成を備えた本実施形態の薄膜半導体装置によれば、薄膜半導体素子１８１を備えた保護回路部１８によって、例えば接続パッド１９ａを介して入力される静電気等のプラスのサージ電圧から内部回路１７を良好に保護することができる。すなわち、接続パッド１９ａからサージ電圧が入力されると、ＰＩＮダイオード１８１、１８２間に電流が流れて電源入力端子側へサージ電流がバイパスされ、内部回路１７側に過大電流が流入するのを阻止できるようになっている。
【００２９】
また本実施形態の薄膜半導体装置は、耐圧を超えるサージ電圧によって保護回路素子１８１，１８２が破壊された場合にも、内部回路１７と接続パッド１９ａとの導電接続構造に不具合を生じることがないという、従来のダイオード接続ＴＦＴを用いた保護回路では得られない利点を有している。
図２に示した保護回路素子１８１により具体的に説明すると、浮遊電極１１８ｇを有する保護回路素子１８１が破壊される場合には、図９に示したダイオード接続ＴＦＴ３０Ｄと同様に、薄層の絶縁膜からなる第１絶縁膜２が貫通電荷によって劣化し、ＰＩＮダイオード１８１ａのＰ層１１８ｐ（またはＮ層１１８ｎ）と、浮遊電極１１８ｇとが短絡した状態になる場合が多い。そして、このような短絡状態において、従来のダイオード接続ＴＦＴ３０Ｄは導通状態となるのに対し、本実施形態に係る保護回路素子１８１では、Ｐ層１１８ｐと浮遊電極１１８ｇとの間は短絡するが、浮遊電極１１８ｇは他の構成部材と電気的接続はされていないので、ＰＩＮダイオード１８１ａのアノード電極１１８ａとカソード電極１１８ｃとが短絡することはない。そのため、破壊後の保護回路素子１８１は単なる絶縁体として振る舞う。したがって、接続パッド１９ａと内部回路１７とを結ぶ回路構造が保持され、保護回路の耐圧を超えるサージ電圧が入力された後にも薄膜半導体装置に不具合を生じることなく正常に動作させることができる。
加えて、本実施形態の保護回路素子は、逆方向のサージ電圧に対しても効果を発揮する。図１０は、浮遊電極の有無によるＰＩＮダイオードのＴＬＰ（Transmission Line Pulse）測定結果である。横軸は逆方向の保護回路素子への負荷電圧を示し、縦軸はその時の保護回路素子に流れる電流を表している。また、図中の実線は浮遊電極有りの場合であり、破線は浮遊電極なしの場合である。この図で明らかなように、負荷電圧が２０Ｖを越える領域において浮遊電極を有するダイオードのグラフの傾きが大きくなっている。即ち、本実施形態は逆方向の電圧に対しても比較的低負荷電圧領域で電流が流れる特性を有している。従って、本実施形態の保護素子を用い、順方向はもちろん逆方向の低サージ電圧に対してもバイパスを形成する保護回路を構成することが出来る。このように本発明は、両極性の保護素子としてその保護性能が良好に発揮される。
【００３０】
また、上記作用効果を奏する保護回路部１８を具備した薄膜半導体装置にあっては、図１１のように、図１に示す抵抗素子１８ｂを設けない構成とし、保護回路素子１８１，１８２と接続パッド１９ａとが配線２３を介して直接に接続されている構成とすることもできる。抵抗素子１８ｂは、接続パッド１９ａからサージ電圧が入力された場合に、回路中の電圧の急激な上昇を抑え、回路を保護する作用を奏するが、過大なサージ電圧が入力された場合には、この抵抗素子１８ｂまでも破壊され、断線することがある。そして、このように抵抗素子１８ｂが断線すると、接続パッド１９ａと内部回路１７とが断線することになり、薄膜半導体装置の動作に支障をきたす。これに対して、保護回路素子１８１，１８２を設け、かつ抵抗素子１８ｂを設けない構成とするならば、過大なサージ電圧の入力により保護回路素子が破壊された場合にも、接続パッド１９ａと内部回路１７との導通は確保されるため、保護回路部１８の破損によって薄膜半導体装置自体が動作しなくなることがなくなり、薄膜半導体装置の寿命を延ばすことができる。
【００３１】
（電気光学装置）
上述した本発明に係る薄膜半導体装置は、アクティブマトリクス方式の電気光学装置として構成することができる。以下、図１に示した薄膜半導体装置を含む電気光学装置の一例として、アクティブマトリクス方式の透過型液晶表示装置を挙げて説明する。
【００３２】
図３（ａ）は本実施形態の液晶表示装置を各構成要素とともに対向基板の側から見た平面図であり、図３（ｂ）は図３（ａ）のＨ−Ｈ'線に沿う断面図である。なお、以下の説明に用いた各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００３３】
本実施の形態の液晶表示装置１０は、図３（ａ）、（ｂ）に示すように、透明基板からなるＴＦＴアレイ基板１１（基体）と対向基板１２とがシール材１３によって貼り合わされ、このシール材１３によって区画された空間内に液晶層１４が封入された構成を備えている。ＴＦＴアレイ基板１１の概略中央部に画像表示領域１７ｃが形成されており、その外側の額縁領域１６であって、ＴＦＴアレイ基板１１の１つの長辺（図３においてＸ方向に延びる辺）に沿う領域にデータ線駆動回路１７ａが設けられている。データ線駆動回路１７ａは、画像表示領域１７ｃのＸ方向の画素数と同じ数の単位回路（図示略）から構成されている。一方、画像表示領域１７ｃの両側でＴＦＴアレイ基板１１の２つの短辺（図３（ａ）においてＹ方向に延びる辺）に沿って２つの走査線駆動回路１７ｂがそれぞれ設けられている。そして、ＴＦＴアレイ基板１１の残る一辺には、画像表示領域１７ｃの両側に設けられた走査線駆動回路１７ｂ、１７ｂ間を接続する複数の配線２２が設けられている。
【００３４】
また、ＴＦＴアレイ基板１１のデータ線駆動回路１７ａの辺端寄りに、当該ＴＦＴアレイ基板１１にＦＰＣを接続するための複数の接続パッド１９ａがＸ方向に１列に所定のピッチをもって設けられている。そして、これら接続パッド１９ａとデータ線駆動回路１７ａとの間に、保護回路部１８が設けられている。接続パッド１９ａから延びる複数の配線２３、２４が、保護回路部１８を経由してデータ線駆動回路１７、及び走査線駆動回路１７ｂ，１７ｂと接続パッド１９ａとを電気的に接続している。
したがって、本実施形態の液晶表示装置１０において、データ線駆動回路１７ａと２つの走査線駆動回路１７ｂと画像表示領域１７ｃとが、図１に示した内部回路（主回路部）１７に相当する構成要素であり、この内部回路と、複数の接続パッド１９ａを含む接続部１９とが、保護回路部１８を介して電気的に接続された構成となっている。
【００３５】
また、データ線駆動回路１７ａと接続パッド１９ａ…の間に設けられた保護回路部１８は、図１及び図２に示したように、保護回路素子１８１，１８２を主体としてなる静電保護回路であり、保護回路素子１８１，１８２によってサージ電流をバイパスすることで画像表示領域１７ｃ内に形成された画素スイッチング素子や、駆動回路１７ａ、１７ｂを保護するようになっている。また本実施の形態では、保護回路部１８が画像表示領域１７ｃの右側用と左側用として２つ設けられている。
【００３６】
また、対向基板１２の角部においては、ＴＦＴアレイ基板１１と対向基板１２との間で電気的導通をとるための基板間導通材２５（上下導通部）が配設されている。対向基板１２には共通電極（図示略）が設けられている。この共通電極に共通電位を供給するための配線３２が基板間導通材２５を介してＴＦＴアレイ基板１１上に設けられており、ＴＦＴアレイ基板１１上の最外周部に配置されている。図３（ｂ）に符号９を付して示す構成要素は、画像表示領域１７ｃ内の各画素毎に設けられた画素電極である。
【００３７】
次に、図４（ａ）は、液晶表示装置１０の回路構成図であり、（ｂ）図は、（ａ）図に示すＴＦＴ３０の概略断面構造を示す図である。図４（ａ）に示すように、液晶表示装置１０の画像表示領域１７ｃには、互いに交差して延びる複数のデータ線６ａと走査線３ａとが形成されており、データ線６ａと走査線３ａとによって囲まれる矩形状の領域に画素Ｘが設けられている。図４では１つの画素Ｘのみを示しているが、画像表示領域１７ｃには、複数の画素Ｘが平面視マトリクス状に配列されている。
各画素Ｘにおいて、データ線６ａと走査線３ａとが交差する位置に対応して画素スイッチング素子であるＴＦＴ３０が設けられている。ＴＦＴ３０のゲートに走査線３ａが接続され、ソースにデータ線６ａが接続されており、ドレインに液晶層１４に対して電界を印加する画素電極９が接続されている。また、画素電極９と並列に蓄積容量７０が接続されており、画素電極９と反対側の電極は容量線３ｂに接続されている。
【００３８】
図４（ｂ）に示すＴＦＴ３０の断面構造をみると、ＴＦＴアレイ基板１１上に半導体膜１ａが形成され、半導体膜１ａを覆ってゲート絶縁膜（第１絶縁膜）２が形成されており、ゲート絶縁膜２を介して半導体膜１ａと対向するゲート電極（走査線）３ａが形成されている。半導体膜１ａは、ソース領域１ｂと、ドレイン領域１ｃと、チャネル領域１ａ’とを有しており、半導体膜１ａのうち、チャネル領域１ａ’がゲート電極３ａと対向している。ゲート電極３ａ及びゲート絶縁膜２を覆って層間絶縁膜（第２絶縁膜）６が形成されており、この層間絶縁膜６とゲート絶縁膜２とを貫通して半導体膜１ａのソース領域１ｂ、及びドレイン領域１ｃに達するコンタクトホールが設けられており、前記コンタクトホールを介してデータ線６ａとソース領域１ｂとが電気的に接続され、画素電極９とドレイン領域１ｃとが電気的に接続されている。このＴＦＴ３０は、Ｐチャネル型、Ｎチャネル型のいずれであってもよい。
【００３９】
図４（ｃ）は、データ線駆動回路１７ａ、及び走査線駆動回路１７ｂに設けられるインバータ（ＣＭＯＳ−ＴＦＴ）１１７の概略断面図である。インバータ１１７は、ＰチャネルＴＦＴ１１７ＰとＮチャネルＴＦＴ１１７Ｎとを、電極（出力端子）１１７ｃを介して相互に接続した構造を具備しており、ＴＦＴ１１７Ｐ、１１７Ｎは、それぞれＴＦＴアレイ基板１１上に形成された半導体膜１１７ｓを用いて形成されており、半導体膜１１７ｓを覆って形成されたゲート絶縁膜２を介してゲート電極（入力端子）１１７ｇと半導体膜１１７ｓとが対向配置されている。
【００４０】
本実施形態では、図４（ｂ）に示したＴＦＴ３０の半導体膜１ａと、図４（ｃ）に示したインバータ１１７の半導体膜１１７ｓと、図２（ｂ）に示した保護回路素子１８１の半導体膜１１８ｓとが、いずれもＴＦＴアレイ基板１１上の同層に形成された半導体膜を用いて形成されている。また、ＴＦＴ３０のゲート電極３ａと、インバータ１１７のゲート電極１１７ｇと、保護回路素子１８１の浮遊電極１１８ｇとが、いずれも、上記半導体膜を覆って形成されたゲート絶縁膜（第１絶縁膜）２上に形成された導電膜を用いて形成されている。そして、いずれの半導体素子も、半導体膜とゲート電極（または浮遊電極）とが平面的に重なる領域に、真性半導体領域または微量濃度に不純物を導入された領域である、チャネル領域１ａ’、Ｉ層１１８ｉ等が設けられている。
【００４１】
上記構成の本実施形態の液晶表示装置１０では、先に説明した薄膜半導体装置の構成を具備しているので、保護回路部１８によって接続パッド１９ａを介して入力されるサージ電圧から内部回路（データ線駆動回路１７ａ、走査線駆動回路１７ｂ、及び画像表示領域１７ｃ）を保護することができる。これにより、製造時や使用時に内部回路の破損を生じ難く、信頼性に優れた長寿命の液晶表示装置となっている。また、保護回路部１８においては、それを構成するＰＩＮダイオードの耐圧を超えるサージ電圧が入力され、ＰＩＮダイオードが破壊された場合でも、接続パッド１９ａ同士が短絡することがないという利点を有しており、液晶表示装置の動作に不具合を生じることがないという効果を得られるようになっている。
【００４２】
また上述したように、液晶表示装置１０に備えられた半導体素子（ＴＦＴ３０、インバータ１１７、及び保護回路素子１８１）は、半導体膜に絶縁膜を介して導電膜が対向配置されている構造を共通にしているので、半導体膜１ａ、１１７ｓ、１１８ｓの形成工程、及びゲート電極３ａ、１１７ｇ、浮遊電極１１８ｇの形成工程を共通の工程とすることができる。さらに、半導体膜への不純物導入に際しても、ゲート電極３ａ、１１７ｇ、及び浮遊電極１１８ｇをマスクとして用いて半導体膜への不純物注入を行うことで、トランジスタのチャネル領域とＰＩＮダイオードのＩ層とを自己整合的に形成することができる。
したがって、本実施形態の液晶表示装置１０では、内部回路を構成するデータ線駆動回路１７ａ、走査線駆動回路１７ｂ、及び画像表示領域１７ｃの静電保護回路として機能する保護回路部１８を、内部回路の形成工程で同時に形成することができ、製造工程の複雑化を伴わずに液晶表示装置の信頼性を向上させることができる。
【００４３】
［第２実施形態］
次に、本発明の第２実施形態について説明する。図５は、第２実施形態に係る薄膜半導体装置に備えられる保護回路素子の概略断面図である。図５は、先の第１実施形態における図２（ｂ）に相当する図であり、本実施形態に係る保護回路素子２８１の平面構造は図２（ａ）に示した保護回路素子１８１のものとほぼ同様である。
【００４４】
図５に示す保護回路素子２８１は、ＰＩＮダイオード２８１ａと浮遊電極１１８ｇとを主体として構成されている。そして、ＰＩＮダイオード２８１ａの半導体膜１１８ｓと浮遊電極１１８ｇとが平面的に重なる位置に設けられたＩ層１１８ｉと、Ｎ層１１８ｎとの間に、Ｎ層１１８ｎに比して不純物濃度の低い領域である低濃度不純物領域２１８ｎが形成されている点に特徴を有している。
図１２は、本実施形態による保護回路素子の電圧ー電流特性を、第１の実施形態による保護回路素子と比較した図である。なお、横軸は印加電圧、縦軸は電流であり、図中の実線はＩ層、Ｎ層間に低濃度領域の無い第１の実施形態による素子の特性、破線はＩ層、Ｎ層間に低濃度領域を有する第２実施形態による保護素子の特性を示す。この図より破線は１５Ｖ以上に伸びており、本実施形態の保護回路素子の耐圧が上がっている事が明白である。このようにＰＩＮダイオードのＩ層、Ｎ層間、またはＩ層、Ｐ層間に低濃度不純物領域を設けると、保護回路素子の耐電圧が高くなると共に、保護回路の耐電圧も増し信頼性を更に高めることが可能となる。
【００４５】
ところで、画素スイッチング素子や駆動回路に用いられるＴＦＴにおいては、ゲート絶縁膜に注入されるホットキャリアを原因とする電気的特性（しきい値Ｖth、伝達コンダクタンスｇｍ、ドレイン電流Ｉds等）の変動を抑えるために、ドレイン近傍に高抵抗層を設けたＬＤＤ（Lightly Doped Drain）構造を採用し、チャネル境界における電界を緩和することが成されている。そこで、本実施形態に係るＰＩＮダイオード２１８ａのように、Ｉ層１１８ｉとＮ層１１８ｎとの間に低濃度不純物領域（高抵抗領域）２１８ｎを設ける構成とすることで、先の第１実施形態に係る保護回路素子１８１と同様に、内部回路のＴＦＴと同工程で容易に形成することができる。
【００４６】
［第３実施形態］
次に、本発明の第３実施形態について説明する。図６は、第３実施形態に係る薄膜半導体装置に備えられる保護回路素子の概略断面図である。図６は、先の第１実施形態のにおける図２（ｂ）に相当する図であり、本実施形態に係る保護回路素子３８１の平面構造は図２（ａ）に示した保護回路素子１８１のものと同様である。
【００４７】
図６に示す保護回路素子３８１は、ＰＩＮダイオード３８１ａと浮遊電極１１８ｇとを主体として構成されている。ＰＩＮダイオード３８１ａの半導体膜１１８ｓと浮遊電極１１８ｇとが平面的に重なる位置に設けられたＩ層１１８ｉと、Ｎ層１１８ｎとの間に、Ｎ層１１８ｎに比して不純物濃度の低い領域である低濃度不純物領域３１８ｎが形成されている点では図５に示したＰＩＮダイオード２８１ａと同様であるが、本実施形態に係るＰＩＮダイオード３８１ａでは、低濃度不純物領域３１８ｎが、浮遊電極１１８ｇと平面的に重なる位置に形成されている。
【００４８】
このような保護回路素子３８１の構造は、いわゆるＧＯＬＤＤ（Gate Overlapped Lightly Doped Drain）構造を備えたＴＦＴに類似するものとなっている。したがって、内部回路を構成するＴＦＴが、このようなＧＯＬＤＤ構造を具備したものである場合には、保護回路素子を構成するＰＩＮダイオード３８１ａについても、本実施形態のように低濃度不純物領域３１８ｎが浮遊電極と平面的に重なって配された構成とすれば、保護回路素子を内部回路と同工程にて容易に形成することができ、且つ、第２実施例同様に高耐圧なＰＩＮダイオードを形成する事ができる。
【００４９】
なお、ＧＯＬＤＤ構造のＴＦＴを形成する場合、例えばゲート電極を２層構造の金属膜により形成するとともに、当該ゲート電極の上層側（半導体膜と反対側）の金属膜の面積を下層側の金属膜より狭くした構造とし、係るゲート電極をマスクとして半導体膜への不純物導入を行う。そうすることで、上記下層側の金属膜が上層側の金属膜より張り出している領域に対応して、半導体膜に低濃度不純物領域が自己整合的に形成される。
したがって、本実施形態の保護回路素子３８１を製造するに際しても、浮遊電極１１８ｇを上記ＧＯＬＤＤ構造ＴＦＴのゲート電極と同様に２層構造とし、Ｎ層１１８ｎへの不純物導入を行うことで、低濃度不純物領域３１８ｎを浮遊電極１１８ｇの平面領域内に形成することができる。
【００５０】
［第４実施形態］
次に、本発明の第４実施形態について説明する。図７は、第４実施形態に係る薄膜半導体装置に備えられる保護回路素子の概略断面図である。図７は、先の第１実施形態における図２（ｂ）に相当する図であり、本実施形態に係る保護回路素子４８１の平面構造は図２（ａ）に示した保護回路素子１８１のものと同様である。
【００５１】
図７に示す保護回路素子４８１は、ＰＩＮダイオード４８１ａと浮遊電極１１８ｇとを主体として構成されている。ＰＩＮダイオード４８１ａの半導体膜１１８ｓと浮遊電極１１８ｇとが平面的に重なる位置にＩ層１１８ｉが設けられている点では、先の第１〜第３実施形態と同様であるが、本実施形態では、Ｎ層１１８ｎが浮遊電極１１８ｇと半導体膜１１８ｓとが平面的に重なっている領域にまで張り出している点で他の実施形態と異なっている。このようなＮ層の張り出し部４１８ｎを有したＰＩＮダイオード４８１ａを用いても、先の実施形態と同様の作用効果を得ることができる。また、第２、第３の実施例で示したＰ層１１８ｐ、Ｉ層１１８ｉ、またはＮ層１１８ｎ、Ｉ層１１８ｉの間に低濃度不純物領域２１８ｎ、３１８ｎを持つＰＩＮダイオードのＰ層１１８ｐ、またはＮ層１１８ｎの上まで浮遊電極１１８ｇが張り出しても、同様に高耐圧であり、かつ逆サージ電圧に対しても保護機能を有する保護回路素子を提供できる。
【００５２】
先の第１〜第３実施形態では、半導体膜１１８ｓと一部平面的に重なって配された浮遊電極１１８ｇをマスクに用いて、半導体膜１１８ｓへの不純物導入を行う場合を説明したが、内部回路を構成するＴＦＴの形成工程で、必ずしも自己整合的にチャネル領域を形成する方法を採用する必要はない。例えば、ゲート絶縁膜上にパターン形成したフォトレジストをマスクにして半導体膜への不純物導入を行ってもよく、その場合には、不純物導入後にゲート電極を形成することになって、ゲート電極と不純物導入領域（例えばドレイン領域）とが一部平面的に重なった構成も採用できる。したがって、係る構成のＴＦＴを内部回路として形成する場合には、保護回路素子として、本実施形態のＰＩＮダイオード４８１ａを備えたものを用いるのが、製造工程の共通化の点から有効である。
【００５３】
［電子機器］
次に、本発明の上記実施の形態の液晶表示装置を備えた電子機器の具体例について説明する。
図８は、携帯電話の一例を示した斜視図である。図８において、符号１３００は携帯電話本体を示し、符号１３０１は上記液晶表示装置を用いた表示部を示している。符号１３０２は操作部、１３０３，１３０４はそれぞれ受話部及び送話部である。
図８に示す電子機器は、上記実施の形態の液晶表示装置を用いた表示部を備えているので、高信頼性で長寿命の液晶表示部を備えた電子機器を実現することができる。
【００５４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば本発明は、アクティブマトリクス基板を用いた電気光学装置に適用が可能であり、液晶表示装置のみならず、例えば有機ＥＬディスプレイ等の電流駆動型の発光装置にも適用することができる。また、データ線駆動回路、走査線駆動回路等の周辺回路の配置に関しては、上記実施の形態に限らず、適宜変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の第１実施形態に係る薄膜半導体装置の保護回路構成図。
【図２】図２は、本発明の第１実施形態に係る保護回路素子の平面構成図及び断面構成図。
【図３】図３は、本発明の実施形態に係る液晶表示装置を示す図。
【図４】図４は、本発明の液晶表示装置の回路構成図及び薄膜トランジスタ（ＴＦＴ）断面図。
【図５】図５は、本発明の第２実施形態に係る保護回路素子の概略断面図。
【図６】図６は、本発明の第３実施形態に係る保護回路素子の概略断面図。
【図７】図７は、本発明の第４実施形態に係る保護回路素子の概略断面図。
【図８】図８は、電子機器の一例を示す斜視構成図。
【図９】図９は、従来の薄膜半導体装置の保護回路を示す図。
【図１０】図１０は、本発明に係る浮遊電極の有無を比較したＰＩＮダイオードのＴＬＰ特性を示す図。
【図１１】図１１は、本発明に係る他の薄膜半導体装置の保護回路構成図。
【図１２】図１２は、本発明に係る低濃度領域の有無を比較したＰＩＮダイオードの電気特性を示す図。
【符号の説明】
【００５６】
１１  基板（基体）、２  第１絶縁膜（ゲート絶縁膜）、６  第２絶縁膜（層間絶縁膜）、１８１ａ  ＰＩＮダイオード、１１８ｐ  Ｐ層、１１８ｎ  Ｎ層、１１８ｉ  Ｉ層、１１８ｓ  半導体膜、１１８ｇ  浮遊電極、１８１，１８２，２８１，３８１，４８１  保護回路素子（薄膜半導体素子）、２１８ｎ，３１８ｎ  低濃度不純物領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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