(57)【要約】【課題】  従来技術において、制御回路に発生する電源ノイズを出力バッファに影響させないようにするには、出力バッファと制御回路の電源ラインを別々に設ける方法があった。しかし、この方法には、電源・グランドピン数の増加、給電ラインインダクタンスの増加といった問題があった。【解決手段】  本発明では、上記課題である（１）電源・グランドピン数増加と（２）給電ラインインダクタンスの増加を生じることなく、制御回路で問題となるノイズが出力バッファに回り込まないような技術を提供する。具体的な手法は、（Ａ）制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分ける方法、と（Ｂ）給電経路の電気パラメータノイズの振動モードが過減衰になるような設計（抵抗の挿入）をする方法がある。【選択図】図１
2006032823.tif 000002
【特許請求の範囲】
【請求項１】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記制御回路の電源電位端子と前記出力回路の電源電位端子とを接続する第１配線と、
前記制御回路の接地電位端子と前記出力回路の接地電位端子とを接続する第２配線と、
前記第１配線と前記第２配線間に配置され前記制御回路のバイパスとなる第１のオンチップバイパスキャパシタンスと、
前記基板上に設けられた電源電位の電極部と前記出力回路の電源電位端子とを接続する第３配線と、
前記基板上に設けられた接地電位の電極部と前記出力回路の接地電位端子とを接続する第４配線と、
前記第３配線と前記第４配線間に配置され前記出力回路のバイパスとなる第２のオンチップバイパスキャパシタンスとを備え、
前記第１のオンチップバイパスキャパシタンスと前記出力回路の電源電位端子との間の前記第１配線上に、前記第１乃至第４配線を形成する配線材の抵抗率に比べて高い抵抗率を有する抵抗体を設けることを特徴とする半導体装置。
【請求項２】
出力バッファを含む出力回路と入力バッファを含む制御回路とを有する半導体チップと、前記半導体チップを搭載した基板とを具備した半導体装置において、
前記出力回路の高電位端子と低電位端子間に設けられたオンチップバイパスコンデンサと、前記オンチップバイパスコンデンサに接続された抵抗体と、を備え、
前記出力バッファに信号周期Ｔなる矩形波形を有する電圧が印加された時の前記出力回路の出力端子間の電位変化が、前記信号周期Ｔの１．５倍より小さい時定数を有する減衰振動となるように前記抵抗体が設定されていることを特徴とする半導体装置。
【請求項３】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路上に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記第１接続端子と前記第１電極部との間および前記第２接続端子と前記第２電極部との間に設けることを特徴とする半導体装置。
【数１】
2006032823.tif 000011
【請求項４】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電極部と前記出力回路の電源電位端子とを接続する第１の配線と、
前記基板上に設けられた接地電極部と前記出力回路の接地電位端子とを接続する第２の配線と、
前記第１の配線と前記第２の配線間に配置され前記出力回路のバイパスとなるオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記電源電極部から前記オンチップバイパスキャパシタンスを介して前記接地電極部に至る経路からなる配線が有する抵抗値と、前記経路上に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記オンチップバイパスキャパシタンスと前記第２の配線間に直列に設けることを特徴とする半導体装置。
【数２】
2006032823.tif 000012
【請求項５】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路上に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記第１電極部および前記第２電極部に設けることを特徴とする半導体装置。
【数３】
2006032823.tif 000013
【請求項６】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路上に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記第１接続端子および前記第２接続端子に設けることを特徴とする半導体装置。
【数４】
2006032823.tif 000014
【請求項７】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路上に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす抵抗体を前記第１接続端子と前記第１電極部との間および前記第２接続端子と前記第２電極部との間に設けると共に、前記オンチップバイパスキャパシタンスと前記第２接続端子間に直列に介在するように設けることを特徴とする半導体装置。
【数５】
2006032823.tif 000015
【請求項８】
出力回路と制御回路とを含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた前記半導体チップに給電する給電配線と、
前記半導体チップに参照電圧を与える参照電圧端子と接地電位を与える接地端子との間に存在する寄生容量とを備え、
前記給電配線が有するインダクタンス値をＬpkgとし、
前記寄生容量の容量値をCparaとし、
前記寄生容量を繋ぐ前記参照電圧端子と前記接地端子間の配線および前記給電配線のそれぞれの抵抗値と、
前記寄生容量と前記給電配線との接続部の間に設けられ前記寄生容量に直列に接続された部材の抵抗値との総抵抗値をRpgとした時に、（式１）を満たすことを特徴とする半導体装置。
【数６】
2006032823.tif 000016
【請求項９】
前記半導体チップの給電配線には、前記半導体チップを実装する基板と接続するための電極と前記出力回路の間に抵抗切り替え装置が設けられていることを特徴とする請求項３乃至８のいずれか一に記載の半導体装置。
【請求項１０】
出力回路と制御回路とを含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられ前記半導体チップに給電する給電配線と、
前記出力回路の電源電位端子と接地電位端子との間に設けられたオンチップバイパスキャパシタンスとを備え、
前記給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記オンチップバイパスキャパシタンスを繋ぐ前記電源電位端子と前記接地電位端子間の配線および前記給電配線のそれぞれの抵抗値と、前記オンチップバイパスキャパシタンスと前記給電配線との接続部の間に設けられ前記オンチップバイパスキャパシタンスに直列に接続された抵抗体の抵抗値との総抵抗値をRpgとした時、
前記抵抗体は、（式１）を満たす部材からなることを特徴とする半導体装置。
【数７】
2006032823.tif 000017
【請求項１１】
前記部材は、前記半導体チップ上に形成されと前記基板上に設けられた電極部とを接続する接続端子であって、
クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン（W）あるいはタングステン・シリサイドあるいはタングステン化合物からなる薄膜、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記部材は、前記基板内に形成された一の給電配線層と他の給電配線層との間に形成された層間膜を貫通し、前記一の給電配線層と他の給電配線層を電気的に接続するように形成されたＶＩＡであって、
前記ＶＩＡを形成する材料の抵抗率を前記給電配線層の抵抗率より高くすることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記部材は、前記基板内の給電配線層を接続する電極部であって、
クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、あるいはタングステン（W）あるいはタングステン・シリサイドあるいはタングステン化合物、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記部材は、前記半導体チップ内に形成された一の給電配線層と他の給電配線層との間に形成された層間膜を貫通し、前記一の給電配線層と他の給電配線層を電気的に接続するように形成されたＶＩＡであって、
前記ＶＩＡを形成する材料の抵抗率を前記給電配線層の抵抗率より高くすることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記部材は、前記半導体チップ内の給電配線層を接続する電極部であって、
クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン（W）あるいはタングステン・シリサイドあるいはタングステン化合物、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
出力回路と制御回路とを含む半導体チップと、前記半導体チップを複数搭載した基板とを有する半導体装置において、
複数の前記半導体チップの各々に電源配線を介して接続される電源パッドと、
複数の前記半導体チップの各々にグランド配線を介して接続されるグランドパッドと、
前記電源パッドのうちの一つの電源パッドとそれに対応するグランドパッドとを接続する第１の電流経路と、
前記電源パッドのうちの他の電源パッドとそれに対応するグランドパッドとを接続する第２の電流経路とを有し、
前記半導体チップに給電する際に、前記第１の電流経路を流れる電流と前記第２の電流経路を流れる電流とがほぼ均等になるように前記電源配線および前記グランド配線が切り分けられて配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は情報処理装置などに用いる高速信号を扱う半導体装置の電源給電配線に生じるノイズを低減するための、半導体装置・半導体パッケージ設計、及びそれらへの部品実装に関するものである。
【背景技術】
【０００２】
高速信号を取り扱う半導体装置ではCMOSなどからなるスイッチ素子が多数同時に切り替わる事で発生する同時駆動出力(Simultaneous Switching Output:SSO)ノイズが問題となっている。SSOノイズには、別々の半導体素子間（すなわちOff-Chip間）の信号伝送に使われるスイッチ素子（すなわち出力バッファのＣＭＯＳ等）がスイッチするときに生ずるOff-Chip SSOノイズと、チップ内（On-Chip）の信号伝送に使われるスイッチ素子（プリバッファや制御系などのコア回路のＣＭＯＳ等）がスイッチするときに生ずるOn-Chip SSOノイズの２種類がある。
【０００３】
これらのうち、On-Chip SSOノイズは、ノイズの時定数（ノイズが減衰するまでの時間）がナノ秒オーダーと長いことから、Gbps超の高速信号を取り扱う場合では、次の信号が作り出すノイズと前の信号が作り出したノイズとの重畳等により大きな問題となる。従来の技術では、このような制御回路が生成するノイズが出力バッファに回り込まないよう、出力バッファと制御回路の電源ラインを別々に設ける方法があった。
【０００４】
【特許文献１】特開平５−２９５３１号公報
【特許文献２】特開平６−１４０２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術のように出力バッファと制御回路の電源ラインを別々に設ける方法では、以下のような問題があった。
【０００６】
（１）電源・グランドピン数の増加
（２）給電ラインインダクタンスの増加
（１）は、出力バッファ用、制御回路用に別々に電源・グランドを用意することによる、半導体パッケージや半導体装置のピン数の増加を意味し、半導体装置サイズの増加やコストアップという問題を生じる。
（２）は、限られたエリアで２系統の給電ラインを形成するため、給電配線の幅が狭くなりインダクタンスが増加し、結果としてノイズに悪影響を及ぼす問題がある。
【課題を解決するための手段】
【０００７】
本発明では、上記課題である（１）電源・グランドピン数増加と（２）給電ラインインダクタンスの増加を生じることなく、制御回路で問題となるノイズが出力バッファに回り込まないような技術を提供する。
【０００８】
本発明では、以下の２つの技術を適用することにより、制御回路の給電経路で問題となるOn-Chip-SSOノイズを抑制することで、課題を解決する。
【０００９】
技術１：制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分けて、スイッチノイズを抑制する。
【００１０】
技術２：給電経路の電気パラメータノイズの振動モードが過減衰になるような設計（抵抗の挿入）をする。
技術１では、On-Chip SSOノイズが発生する際の電流の経路を変えることにより、制御回路部におけるスイッチ素子のスイッチがノイズの発生に寄与しないようにする方法を提供する。
【００１１】
技術２では、半導体パッケージを含めた半導体装置の給電経路を２次回路的な電気回路に見立て、２次回路の電気方程式から求められる条件式により、給電回路に発生するノイズ電流が不足減衰から過減衰へと変わるように電気パラメータを設計する方法である。具体的には、条件式に基づく抵抗を給電回路に挿入する。
【発明の効果】
【００１２】
本発明の半導体装置は、制御回路と出力バッファの給電経路をＤＣ的に切り分けることなく、制御回路のスイッチ起因で発生するノイズであるOn-Chip-SSOノイズを低減する方法を提供する。
これにより、電源・グランドピン数の増加や給電経路の配線インダクタンス増加無しにGbps超の高速半導体装置で大きい問題になると考えられるOn-Chip-SSOノイズを抑制できる利点がある。
【発明を実施するための最良の形態】
【００１３】
高速信号を取り扱う半導体装置において、電源・グランドピン数を増加、あるいは給電ラインインダクタンスを増大させずに、On-Chip-SSOノイズの出力バッファへの影響を小さくした。
【実施例１】
【００１４】
実施例の説明の前に、On-Chip-SSOノイズの発生原理を説明する。
図７に、出力バッファのＣＭＯＳの切替えによりチップ外へ電気信号を伝送する半導体装置の内部回路の模式図を示す。半導体装置は、図中１の半導体チップとそれを封止する図中２の半導体パッケージにより構成されており、システムよりグランド電位Vssを基準に、電源電圧Vddqを給電されている。図７では、図を簡略化するため、図中３、４で示すＰＭＯＳ、ＮＭＯＳで構成されたＣＭＯＳによる出力バッファを一段と、５、６で示すＰＭＯＳ、ＮＭＯＳで構成されたＣＭＯＳによるプリバッファを一段のみしか描写していないが、実際には複数の出力バッファおよびプリバッファが存在する。今回問題とするノイズは、多くのスイッチ素子が同時に遷移する場合を想定しているため、１つのみの描写で代用した。また、半導体パッケージにおける給電ラインの描写も、図の簡略化のため、電源ライン、グランドラインを一本にまとめて描写しているが、実際には複数本のラインにより給電されている場合が多い。今、出力バッファの出力がHighからLow出力に切り替わった場合を考える。この時、出力バッファのＮＭＯＳ４をＯＮにするために、プリバッファのＰＭＯＳ５がチャージ、ＮＭＯＳ６がディスチャージされ、また出力バッファのＰＭＯＳ３をディスチャージ、ＮＭＯＳ４がチャージされる。この際、出力バッファに最も近い電荷貯蔵庫であるオンチップバイパスキャパシタンス７からこれらへの電荷を供給する。このときの電流経路は図中５０の通りである。このため、一時的にオンチップバイパスキャパシタンス７の電荷量が不十分な状態となり、その補充のために給電ラインから電荷を供給する。すなわち、半導体パッケージの電源ライン８とグランドライン１０を介して、図中５１のような経路を電流が通ってバイパスキャパシタンスがチャージされる。半導体パッケージの配線はインダクタンスが支配的であり、またチップ内の配線インダクタンスは非常に小さいことからほとんど無視でき、電流経路５１の等価回路は、半導体パッケージの配線インダクタンスLpkg(Lp+Lg)、半導体チップのオンチップキャパシタンスCdec、および低い配線抵抗Rpgを直列に接続した、ＲＬＣ直列２次回路と見なすことができる。このような回路では、以下の（式２）で示されるような回路方程式が成り立つことが数学的にすでにわかっている。
【００１５】
【数１】
2006032823.tif 000003
ここで、ＶｃはＣｄｅｃの電極間電位差である。新しく、以下の２つのパラメータを定義する。
【００１６】
【数２】
2006032823.tif 000004
【００１７】
【数３】
2006032823.tif 000005
（式３）で定義したω0と（式４）で定義したαによって、回路の品質を表すパラメータ（Quality factor）Qは、（式５）のように表される。
【００１８】
【数４】
2006032823.tif 000006
このＱ値と1/2の大小関係により、零次入力応答は３種類の振る舞いを示す。まず、Q>1/2では不足減衰となり、（式６）のような電流が流れる。
【００１９】
【数５】
2006032823.tif 000007
ここで、I0は、回路電圧初期状態やインダクタンス、キャパシタンスにより決定する最大電流振幅値で、φは位相、ωdは（式７）で定義される各周波数である。
【００２０】
【数６】
2006032823.tif 000008
このような電流が給電ラインを流れるとき、電源、及びグランドのインダクタンスには、以下の（式８）で表される電圧ノイズが発生する。
【００２１】
【数７】
2006032823.tif 000009
ここで、kは最大ノイズ振幅を表す。これは、インダクタンスに発生する電圧は、インダクタンスと電流の時間微分の積で決まることによる。不足減衰状態で発生するOn-chip-SSOノイズ波形を図８に示す。
一般的な半導体チップ、半導体パッケージの物理量として、Rpg=200MΩ, Cdec=500pF, Lpkg=1nHを与えると、Q>>1/2の不足減衰状態で、ノイズが落ち着くのに要する時間である減衰時間τ(=1/α)は10nsとなる。これは、1GHzの信号に対して10周期分もの長さになる。
このような不足減衰ノイズに対して、ノイズ振動がすぐに落ち着く状態を過減衰と言い、この状態になるための条件はQ<1/2である。また、不足減衰と過減衰のちょうど境目の状態を臨界減衰と言い、これはQ=1/2が条件である。
上記の３種類のいずれかの状態のノイズが電源ラインに発生することで、電源・グランドを共有している出力バッファの信号線にノイズが発生することで、問題となる。
通常、電源・グランドラインは低抵抗に設計するためＲｐｇが小さく、その結果、Ｑ>>1/2なる状況となり、不足減衰の状態にあり、図８のようなOn-Chip-SSOノイズが発生している。以上が、ノイズ発生の原理である。
【００２２】
このようなノイズは、図２に示すような従来技術における制御回路と出力バッファの給電ラインを別々にする方法では、出力バッファからの信号に影響を与えない。しかし、電源・グランドピン、給電ラインのインダクタンスの増加という問題が起こる。
このノイズの発生を、プリバッファ等制御回路のスイッチ素子へのチャージング時の給電経路を変えることで、ノイズの発生を抑える方法を与えるのが実施例１であり、この時の簡易等価回路を図１に示す。
【００２３】
図７の一般的な回路モデルとの違いは、出力バッファと制御回路間にオンチップバイパスキャパシタンス１１を搭載し、このキャパシタンス１１と出力用ＣＭＯＳの間の電源ラインに抵抗１２を挿入した点である。
【００２４】
図１の回路では、ＰＭＯＳ５やＮＭＯＳ６がスイッチしたとき、ディスチャージして失われた電荷をチャージする際に最近傍のバイパスキャパシタンス１１からほとんど供給される。これは、抵抗１２を出力用ＣＭＯＳとキャパシタンス１１の間に挿入しているため、抵抗１２より遠方はインピーダンスが高く見えるためである。キャパシタンス１１のチャージングは主にキャパシタンス７より行われるが、抵抗１２があるため、時定数が大きく急峻な電流変化とならない。そのため、キャパシタンス７のチャージング・ディスチャージングによる零次入力電流の励起はほとんど起こらず、結果としてOn-Chip-SSOノイズはほとんど発生しないことになる。なお、ここで挿入する抵抗の抵抗率は、他の給電配線の抵抗率の１．８倍以上とする。
【００２５】
電源側のみに抵抗を入れたのは、グランドに抵抗を入れると抵抗挿入によるグランド電位上昇により、基準電位が変わり、出力信号のジッタ発生要因となり得るためである。
【００２６】
この実施例では、制御回路用のオンチップキャパシタンス実装スペースをチップに準備する必要があることである。
【実施例２】
【００２７】
ノイズの原理で説明したが、On-Chip-SSOノイズを抑制する一つの方法には、ノイズ起因の電流を過減衰の状態にする方法がある。過減衰にするには、条件式のQ<1/2を満たすような電気回路パラメータを与えればよい。これには、Lを下げる方法、Cを大きくする方法、Rを大きくする方法の３種類がある。しかし、Ｌ．Ｃを変える方法は非現実的な物理パラメータ（例えば100nFのキャパシタや10pHのインダクタンスなど）を要求する。本発明では、給電ラインの抵抗値を上げることで、過減衰状態に導く。ここで、要求される抵抗値は以下の（式１）で表される。
【００２８】
【数８】
2006032823.tif 000010
（式１）の条件を満たすため、半導体チップと半導体パッケージ間に抵抗を挿入したのが実施例２であり、これの簡易等価回路を図３に示す。実施例２の特徴は、半導体チップ、半導体パッケージの電気特性に応じて、それらを接続する部分に挿入する抵抗値を選べることにある。なお、ノイズ抑制効果としては、図８に示す様に減衰振動する出力バッファの端子間電圧が、出力バッファへの入力信号の電圧に対してその入力信号の１周期後に１／２以下に減衰していることが必要である。
【００２９】
図３中、抵抗13と抵抗14が図７で示されるような一般的な回路に加えられている。抵抗13と抵抗14の和の抵抗値が（式１）を満たすように抵抗を入れれば良い。抵抗挿入の効果を図４に示す。図４では、出力バッファを複数持つ半導体装置において、複数ある出力バッファの内、１本の信号線にHigh出力を一定に保たせたときに、他の出力バッファが一斉にHigh→Lowに切り替わったときの、High出力固定している信号線の電圧波形をシミュレーションで観測している。本来1.5V一定であるべき電圧波形が、SSOノイズにより大きく振動していることがわかる。図４には、実線と点線の２本の波形を表す線が描かれているが、点線は抵抗を挿入していない場合、実線は抵抗を挿入した場合の波形である。図から明らかなように、抵抗挿入によりOn-Chip-SSOノイズは抑制されている。
【００３０】
この実施例では、給電ラインに抵抗を挿入するため、電源電位の抵抗ドロップやグランド電位の上昇が起こる。ノイズマージンをHigh側、Low側均等にするために、２次回路的な等価回路記述したときに電源側に挿入する抵抗とグランド側に挿入する抵抗がほぼ等しくなるように設計するのが良い。
【実施例３】
【００３１】
（式１）の条件を満たすため、オンチップキャパシタンスに直列に抵抗を挿入したのが実施例３であり、これの簡易等価回路を図５に示す。実施例３の特徴は、給電ラインの抵抗ドロップ、電位上昇を起こさずにノイズを抑制することにある。
【００３２】
図５中、抵抗１５が図７で示されるような一般的な回路に加えられている。抵抗１５の抵抗値が（式１）を満たすように抵抗を入れれば良い。抵抗挿入の効果を図６に示す。図６では、図４と同様に出力バッファを複数持つ半導体装置において、複数ある出力バッファの内、１本の信号線にHigh出力を一定に保たせたときに、他の出力バッファが一斉にHigh→Lowに切り替わったときの、High出力固定している信号線の電圧波形をシミュレーションで観測している。本来1.5V一定であるべき電圧波形が、SSOノイズにより大きく振動していることがわかる。図６には、実線と点線の２本の波形を表す線が描かれているが、点線は抵抗を挿入していない場合、実線は抵抗を挿入した場合の波形である。図から明らかなように、抵抗挿入によりOn-Chip-SSOノイズは抑制されている。
【００３３】
この実施例では、抵抗値を増やしすぎるとオンチップキャパシタンスの効果が小さくなり、キャパシタによるOff-Chip-SSOノイズの低減効果等に悪影響を及ぼす。これは、抵抗値分のインピーダンスが全ての周波数帯に於いてオンチップキャパシタンスのインピーダンス値に加算されるため、本来バイパスすべき高周波電流も流れにくくなるためである。
【実施例４】
【００３４】
（式１）の条件を満たすため、半導体パッケージの給電配線に抵抗を挿入したのが実施例４であり、これの簡易等価回路を図９に示す。実施例４の特徴は、半導体パッケージにおいて、パッケージ内の電源（グランド）層間を接続するＶＩＡを用いて抵抗を比較的に容易に制御できることにある。ＶＩＡはその太さや本数、金属材料で抵抗を変えられるからである。
【００３５】
この実施例では、実施例２と同様に給電ラインに抵抗を挿入するため、電源電位の抵抗ドロップやグランド電位の上昇が起こる。ノイズマージンをHigh側、Low側均等にするために、２次回路的な等価回路記述したときに電源側に挿入する抵抗とグランド側に挿入する抵抗がほぼ等しくなるように設計するのが良い。また、あらかじめパッケージに抵抗を挿入することから、設計段階で半導体チップが有する給電ラインのインピーダンスプロファイル（Cdec等）を知っておく必要がある。
【実施例５】
【００３６】
（式１）の条件を満たすため、半導体チップの給電配線に抵抗を挿入したのが実施例６であり、これの簡易等価回路を図１０に示す。実施例４の特徴は、半導体チップにおいて、チップ内の電源（グランド）層間を接続するＶＩＡを用いて抵抗を比較的に容易に制御できることにある。ＶＩＡはその太さや本数、金属材料で抵抗を変えられるからである。さらには、チップにスイッチで切り替え可能あるいはメタルオプションで切り替え可能な抵抗を実装し、パッケージ封止前後で最適RCLの値をパッケージに応じて選択できるようにするチップを作ることもできる。スイッチで切替可能な抵抗の構成例を図１６に示す。図１７では、半導体チップ＋半導体パッケージの給電回路電気パラメータを元に抵抗値を決めた後、異なるＯＮ抵抗を有するＭＯＳ７１〜７３のＯＮ／ＯＦＦの組み合わせにより、最適な抵抗値を給電ラインに挿入する物である。なお、図１６ではＭＯＳの数を３つしか記述しなかったが、これ以上でもこれ以下でも良い。抵抗値制御回路は、外部からの情報で最適抵抗値がどの程度かを与え、それに基づきどのＭＯＳをＯＮにするかを決める役割をする。
【００３７】
この実施例では、実施例２と同様に給電ラインに抵抗を挿入するため、電源電位の抵抗ドロップやグランド電位の上昇が起こる。ノイズマージンをHigh側、Low側均等にするために、２次回路的な等価回路記述したときに電源側に挿入する抵抗とグランド側に挿入する抵抗がほぼ等しくなるように設計するのが良い。
【実施例６】
【００３８】
（式１）の条件を満たすため、半導体チップと半導体パッケージ間の給電配線に抵抗を挿入し、さらにオンチップバイパスキャパシタンスにも直列に抵抗を挿入したのが実施例７であり、これの簡易等価回路を図１１に示す。すなわち、実施例６は実施例２と実施例３の組み合わせである。なお、実施例２〜５の組み合わせは任意であり、実施例６以外の組み合わせでも良い。実施例６の特徴は、オンチップバイパスキャパシタンス及び給電ラインに挿入する抵抗値をそれぞれ小さくできることにある。これにより、バイパスキャパシタンスへの悪影響と抵抗ドロップを緩和できる。
【００３９】
挿入する抵抗値は、全ての抵抗値の和が（式１）を満たすように選べばよい。
【００４０】
この実施例では、抵抗をうまく選ばないと、オンチップバイパスキャパシタンスの性能劣化と電源電位の抵抗ドロップやグランド電位の上昇が同時に起こる。
【実施例７】
【００４１】
実施例７では、具体的に実施例２〜６における実装方法について述べる。図１４に半導体パッケージに封止された半導体チップの断面図を示す。
まず、実施例２のように半導体チップと半導体パッケージ間に抵抗を挿入したい場合は、図中18-1に示すように、半導体チップと半導体パッケージを接続する電極パッド部に抵抗薄膜を堆積すれば良い。抵抗薄膜として、特開平６−１４０２１５号公報（特許文献２）にあるようなクロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜を抵抗層にする方法がある。その他、公知の抵抗材料として、RuO2系、M2RuＯ7-x系、ＭｏＯ３系、LaB6系等の材料、又はタングステン（W）あるいは、タングステン・シリサイドあるいは、タングステン化合物、又は拡散層も用いることが出来る。
ここで、ノイズ低減用抵抗材料の抵抗率を示す。通常の銅配線の抵抗率約1.7×10-6ΩcmやAlの抵抗率約2.75×10-6Ωcmに対して1.8倍以上大きい5×10-6Ωcm〜5×10-3Ωcmの抵抗率。抵抗材料の例として挙げたもののうち、他と比べて低い抵抗率を有するタングステンやモリブテンの抵抗率が約6×10-6Ωcmである。実施例３で示したオンチップキャパシタへの直列抵抗の挿入の方法には、１）オンチップキャパシタ24と給電配線を接続するＶＩＡを高抵抗にする方法（図中20-2）、２）オンチップキャパシタと給電配線を接続する際、上記の抵抗薄膜を介在させる方法（図中18-2）がある。
実施例４で示した半導体パッケージ内での抵抗挿入は、図中20-1で示したＶＩＡを高抵抗にする方法がある。
実施例５で示した半導体チップ内での抵抗挿入は、図１６で示した抵抗値制御回路を用いる方法や、図14中20-2で示される給電配線の層を変更するときに用いられるＶＩＡを高抵抗にする方法等がある。
【実施例８】
【００４２】
実施例８は、ＳＩＰ（System In Package）におけるノイズ低減方法を示す。説明図を図１２に示す。ＳＩＰには図中６３のコネクタを介して電源が供給される。ＳＩＰの場合、コネクタ６３からＳＩＰに実装されている各ＬＳＩ６１−１〜３における給電配線部も給電経路としてモデル化できる。そのため、図中６３から見たときの給電配線ループの電気パラメータを元に、挿入すべき抵抗値を決めて、ＳＩＰのボード６０上に直接チップ抵抗６２−１，２を実装する方法がある。この時実装する抵抗は、電源コネクタ６３から見た給電ループにおいて（式１）を満たすような値を選べばよい。注意すべき点は、チップ抵抗を実装するときのボード上電極パッドを十分に低インダクタンスに設計することである。
【実施例９】
【００４３】
実施例９では、３次元実装型パッケージの半導体装置におけるノイズ低減方法を示す。３次元実装型パッケージのノイズ低減例として、説明図を図１３に示す。図では３つの半導体チップが１つの積層型モジュールに組み込まれているが、このチップ数はこれ以上でもこれ以下でも良い。これに積層するＬＳＩの電気パラメータは、同じ場合も違う場合もあり、また、何段目に積層されるかによって給電配線の電気パラメータ（特にインダクタンス値）は異なる。そのため、量産行程を考えると、抵抗挿入の位置は図13の32に示すようにＬＳＩとパッケージを接続する電極パッド部に抵抗薄膜を入れることで実現する方法が良い。そのほか、図１６で示した抵抗値制御回路を各半導体チップ内に実装する方法でも良い。
【００４４】
最後に、給電経路の電気パラメータを決定する方法について述べる。回路構成の複雑な場合においては、給電系のインピーダンスを測定し、そのインピーダンスプロファイルから回路図を想定するのが良い。図１５に半導体チップ＋半導体パッケージの給電ラインインピーダンスプロファイルの一例を示す。図中に見えるように、低い周波数で容量的な特性、高い周波数でＬ的な特性、共振周波数のところでのインピーダンスが給電経路の抵抗値を示す。より、高い周波数ではさらに、反共振・共振現象が見られるが、基本的に低周波側の特性を参考に、給電経路のＲ，Ｌ，Ｃ値を導出する。これらの値を元に、（式１）の条件を求めて、その抵抗値を決定すればよい。一つの半導体チップ内に、給電ラインが完全に切り離されたブロックが複数ある場合、それぞれについてモデル化を行い、それぞれに適した抵抗値を決定する。また、複数の電源・グランドピンが単一の給電ラインにチップ内、あるいはパッケージ内で結合する場合は、それら電源・グランドピンを短絡して、単純な回路モデルを生成すればよい。
【実施例１０】
【００４５】
実施例１０では、過減衰の考えを参照電圧にも適用した場合を考える。
ＤＲＡＭなどのメモリでは、入力信号がHighかLowかを判断するために、その基準となる電圧に参照電圧を用いている。参照電圧は、通常Vddqの半分の値が用いられ、参照電圧を供給する個別の電源ラインが用意されている。
【００４６】
参照電圧（Vref）のラインは通常チップ内で電源・グランドとの間にオンチップバイパスキャパシタンスを有していないが、Vrefラインと電源・グランド間に寄生容量が存在する。この寄生容量Cparaを介して、電源・グランドラインに発生したOn chip SSOノイズ電流の一部が、Vrefラインに誘起される場合がある。
【００４７】
これによるノイズを抑えるために、図17、図18に示すように抵抗を挿入する方法がある。抵抗の入れ方は、これまでの議論に出てきた方法のうち、チップ、パッケージ、基板に実装する方法の全てが適用できる。図17ではチップ内に、図18では基板上に抵抗を実装した場合を示している。
【００４８】
抵抗の条件は、Cdec→Cparaとして、参照電圧とグランド間の電源ループのインダクタンスを条件式に当てはめればよい。
【００４９】
また、チップ内の電源やグランドの配線方法について述べる。
従来のチップ内の電源・グランド配線方法は図１９のように複数の電源（またはグランド）パッド８６（または８７）から、複数の出力回路に配線する際に、全ての電源（またはグランド）配線８５（または８８）を共有するように接続していた。
【００５０】
しかし、今回の特許のように給電配線ループの電気パラメータを用いてノイズ低減用の抵抗値を決める場合、このような配線方法では電流経路の違いにより、過減衰条件を満たさない可能性がある。例えば、図１９のケースを考えると全部で４つのグランドパッドがあるが、この４つのグランドパッドに均一に電流が流れるとは限らない。例えば、一番左のグランドパッドに流れる電流の経路を考えると、電流経路１（８１）や電流経路２（８２）のように近傍のパッドを介して流れる電流の他、電流経路３（８３）のような電流が流れる可能性がある。この場合、経路１，２と経路３では給電網のインダクタンス値が違うなどのため、抵抗の効果が十分に生かせない場合がある。
【００５１】
そのため、図２０に示すように、各電源８６・グランドパッド８７が給電する時の出力回路８４、制御回路の負荷数が均等になるように、チップ内配線を切り分けると良い。これにより、ノイズ低減用の抵抗値の設計が容易になり、余計な電流ループによるノイズを考慮する必要が無くなる。
【図面の簡単な説明】
【００５２】
【図１】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例１）。
【図２】従来技術における簡易等価回路を示した説明図である。
【図３】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例２）。
【図４】実施例２の効果を示した説明図である。
【図５】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例３）。
【図６】実施例３の効果を示した説明図である。
【図７】On-Chip-SSOノイズの原理を示した説明図である。
【図８】On-Chip-SSOノイズの波形を示した説明図である。
【図９】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例４）。
【図１０】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例５）。
【図１１】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例６）。
【図１２】ＳＩＰにおいてスイッチングノイズ低減を実現するための説明図である（実施例８）。
【図１３】３次元実装型パッケージにおいてスイッチングノイズ低減を実現するための説明図である（実施例９）。
【図１４】スイッチングノイズ低減を実現する半導体チップ、半導体パッケージの実装例である（実施例７）。
【図１５】半導体チップ＋半導体装置の給電配線のインピーダンスプロファイルを示す。
【図１６】チップ内に実装できる給電配線抵抗セレクターの実現例である。
【図１７】ノイズ抑制の実施例としてチップ内に抵抗を実装した場合の図を示す（実施例１０）。
【図１８】ノイズ抑制の実施例として基板上に抵抗を実装した場合の図を示す（実施例１０）。
【図１９】従来のチップ内の電源・グランド配線方法を例示する図である。
【図２０】本発明のチップ内の電源・グランド配線方法を例示する図である（実施例１０）。
【符号の説明】
【００５３】
１…半導体チップ、
２…半導体パッケージ、
３…出力バッファ用ＰＭＯＳ、
４…出力バッファ用ＮＭＯＳ、
５…プリバッファ（あるいは制御回路やコア回路用）ＰＭＯＳ、
６…プリバッファ（あるいは制御回路やコア回路用）ＮＭＯＳ、
７…オンチップバイパスキャパシタンス、
８…半導体パッケージの電源ライン（インダクタンス）、
９…半導体パッケージの信号ライン（インダクタンス）、
１０…半導体パッケージのグランドライン（インダクタンス）、
１１…プリバッファ（あるいは制御回路やコア回路用）用オンチップキャパシタンス、
１２…プリバッファ（あるいは制御回路やコア回路用）と出力バッファ間のデカップリング用抵抗、
１３…電源側ノイズ低減用抵抗、
１４…グランド側ノイズ低減用抵抗、
１５…オンチップキャパシタに直列接続したノイズ低減用抵抗、
１６…半導体チップ、
１７-１，２…電極パッド、
１８-１，２…抵抗薄膜、
１９…ＢＧＡボール、
２０-１，２…ＶＩＡ、
２１…半導体パッケージ、
２２-１〜３…給電配線（層）、
２３…出力回路、
２４…オンチップバイパスキャパシタンス、
３０…半導体チップ、
３１…電極バンプ、
３２…抵抗薄膜電極パッド、
３３…ＬＣＰ、
３４…マイクロＶＩＡ、
５０…プリバッファチャージング電流経路、
５１…オンチップキャパシタンスチャージング電流経路、
６０…ＳＩＰのボード、
６１-１〜３…ＳＩＰに実装されているＬＳＩ、
６２-１、２…ノイズ低減用チップ抵抗、
６３…ＳＩＰボードの電源コネクタ、
７０…抵抗制御回路、
７１〜７３…抵抗制御用ＭＯＳスイッチ、
８１…電流経路１、
８２…電流経路２、
８３…電流経路３、
８４…出力回路（出力バッファ＋プリバッファ）、
８５…電源配線、
８６…電源パッド、
８７…グランドパッド、
８８…グランド配線。
【図１】
2006032823.tif 000018
【図２】
2006032823.tif 000019
【図３】
2006032823.tif 000020
【図４】
2006032823.tif 000021
【図５】
2006032823.tif 000022
【図６】
2006032823.tif 000023
【図７】
2006032823.tif 000024
【図８】
2006032823.tif 000025
【図９】
2006032823.tif 000026
【図１０】
2006032823.tif 000027
【図１１】
2006032823.tif 000028
【図１２】
2006032823.tif 000029
【図１３】
2006032823.tif 000030
【図１４】
2006032823.tif 000031
【図１５】
2006032823.tif 000032
【図１６】
2006032823.tif 000033
【図１７】
2006032823.tif 000034
【図１８】
2006032823.tif 000035
【図１９】
2006032823.tif 000036
【図２０】
2006032823.tif 000037
【手続補正書】
【提出日】平成17年1月28日(2005.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記制御回路の電源電位端子と前記出力回路の電源電位端子とを接続する第１配線と、
前記制御回路の接地電位端子と前記出力回路の接地電位端子とを接続する第２配線と、
前記第１配線と前記第２配線間に配置され前記制御回路のバイパスとなる第１のオンチップバイパスキャパシタンスと、
前記基板上に設けられた電源電位の電極部と前記出力回路の電源電位端子とを接続する第３配線と、
前記基板上に設けられた接地電位の電極部と前記出力回路の接地電位端子とを接続する第４配線と、
前記第３配線と前記第４配線間に配置され前記出力回路のバイパスとなる第２のオンチップバイパスキャパシタンスとを備え、
前記第１のオンチップバイパスキャパシタンスと前記出力回路の電源電位端子との間の前記第１配線の途中に、前記第１乃至第４配線を形成する配線材の抵抗率に比べて高い抵抗率を有する抵抗体を設けることを特徴とする半導体装置。
【請求項２】
出力バッファを含む出力回路と入力バッファを含む制御回路とを有する半導体チップと、前記半導体チップを搭載した基板とを具備した半導体装置において、
前記出力回路の高電位端子と低電位端子間に設けられたオンチップバイパスコンデンサと、前記オンチップバイパスコンデンサに接続された抵抗体と、を備え、
前記出力バッファに信号周期Ｔなる矩形波形を有する電圧が印加された時の前記出力回路の出力端子間の電位変化が、前記信号周期Ｔの１．５倍より小さい時定数を有する減衰振動となるように前記抵抗体が設定されていることを特徴とする半導体装置。
【請求項３】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路の途中に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記第１接続端子と前記第１電極部との間および前記第２接続端子と前記第２電極部との間に設けることを特徴とする半導体装置。
【数１】
2006032823.tif 000038
【請求項４】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電極部と前記出力回路の電源電位端子とを接続する第１の配線と、
前記基板上に設けられた接地電極部と前記出力回路の接地電位端子とを接続する第２の配線と、
前記第１の配線と前記第２の配線間に配置され前記出力回路のバイパスとなるオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記電源電極部から前記オンチップバイパスキャパシタンスを介して前記接地電極部に至る経路からなる配線が有する抵抗値と、前記経路の途中に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記オンチップバイパスキャパシタンスと前記第２の配線間に直列に設けることを特徴とする半導体装置。
【数２】
2006032823.tif 000039
【請求項５】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路の途中に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記第１電極部および前記第２電極部に設けることを特徴とする半導体装置。
【数３】
2006032823.tif 000040
【請求項６】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路の途中に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす前記抵抗体を前記第１接続端子および前記第２接続端子に設けることを特徴とする半導体装置。
【数４】
2006032823.tif 000041
【請求項７】
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた電源電位を有する第１電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第１接続端子と、
前記基板上に設けられた接地電位を有する第２電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第２接続端子と、
前記第１および第２接続端子間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスとを備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記第１電極部から前記オンチップバイパスキャパシタンスを介して前記第２電極部に至る経路からなる配線が有する抵抗値と、前記経路の途中に別に設けた抵抗体が有する抵抗値との総抵抗値をRpgとした時、（式１）を満たす抵抗体を前記第１接続端子と前記第１電極部との間および前記第２接続端子と前記第２電極部との間に設けると共に、前記オンチップバイパスキャパシタンスと前記第２接続端子間に直列に介在するように設けることを特徴とする半導体装置。
【数５】
2006032823.tif 000042
【請求項８】
出力回路と制御回路とを含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられた前記半導体チップに給電する給電配線と、
前記半導体チップに参照電圧を与える参照電圧端子と接地電位を与える接地端子との間に存在する寄生容量とを備え、
前記給電配線が有するインダクタンス値をＬpkgとし、
前記寄生容量の容量値をCparaとし、
前記寄生容量を繋ぐ前記参照電圧端子と前記接地端子間の配線および前記給電配線のそれぞれの抵抗値と、
前記寄生容量と前記給電配線との接続部の間に設けられ前記寄生容量に直列に接続された部材の抵抗値との総抵抗値をRpgとした時に、（式１）を満たすことを特徴とする半導体装置。
【数６】
2006032823.tif 000043
【請求項９】
前記半導体チップの給電配線には、前記半導体チップを実装する基板と接続するための電極と前記出力回路の間に抵抗切り替え装置が設けられていることを特徴とする請求項３乃至８のいずれか一に記載の半導体装置。
【請求項１０】
出力回路と制御回路とを含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、
前記基板上に設けられ前記半導体チップに給電する給電配線と、
前記出力回路の電源電位端子と接地電位端子との間に設けられたオンチップバイパスキャパシタンスとを備え、
前記給電配線が有するインダクタンス値をＬpkgとし、
前記オンチップバイパスキャパシタンスの容量値をCdecとし、
前記オンチップバイパスキャパシタンスを繋ぐ前記電源電位端子と前記接地電位端子間の配線および前記給電配線のそれぞれの抵抗値と、前記オンチップバイパスキャパシタンスと前記給電配線との接続部の間に設けられ前記オンチップバイパスキャパシタンスに直列に接続された抵抗体の抵抗値との総抵抗値をRpgとした時、
前記抵抗体は、（式１）を満たす部材からなることを特徴とする半導体装置。
【数７】
2006032823.tif 000044
【請求項１１】
前記部材は、前記半導体チップ上に形成されと前記基板上に設けられた電極部とを接続する接続端子であって、
クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン（W）あるいはタングステン・シリサイドあるいはタングステン化合物からなる薄膜、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記部材は、前記基板内に形成された一の給電配線層と他の給電配線層との間に形成された層間膜を貫通し、前記一の給電配線層と他の給電配線層を電気的に接続するように形成されたＶＩＡであって、
前記ＶＩＡを形成する材料の抵抗率を前記給電配線層の抵抗率より高くすることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記部材は、前記基板内の給電配線層を接続する電極部であって、
クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、あるいはタングステン（W）あるいはタングステン・シリサイドあるいはタングステン化合物、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記部材は、前記半導体チップ内に形成された一の給電配線層と他の給電配線層との間に形成された層間膜を貫通し、前記一の給電配線層と他の給電配線層を電気的に接続するように形成されたＶＩＡであって、
前記ＶＩＡを形成する材料の抵抗率を前記給電配線層の抵抗率より高くすることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記部材は、前記半導体チップ内の給電配線層を接続する電極部であって、
クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン（W）あるいはタングステン・シリサイドあるいはタングステン化合物、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
出力回路と制御回路とを含む半導体チップと、前記半導体チップを複数搭載した基板とを有する半導体装置において、
複数の前記半導体チップの各々に電源配線を介して接続される電源パッドと、
複数の前記半導体チップの各々にグランド配線を介して接続されるグランドパッドと、
前記電源パッドのうちの一つの電源パッドとそれに対応するグランドパッドとを接続する第１の電流経路と、
前記電源パッドのうちの他の電源パッドとそれに対応するグランドパッドとを接続する第２の電流経路とを有し、
前記半導体チップに給電する際に、前記第１の電流経路を流れる電流と前記第２の電流経路を流れる電流とがほぼ均等になるように前記電源配線および前記グランド配線が切り分けられて配置されていることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
（式１）の条件を満たすため、半導体チップの給電配線に抵抗を挿入したのが実施例５であり、これの簡易等価回路を図１０に示す。実施例５の特徴は、半導体チップにおいて、チップ内の電源（グランド）層間を接続するＶＩＡを用いて抵抗を比較的に容易に制御できることにある。ＶＩＡはその太さや本数、金属材料で抵抗を変えられるからである。さらには、チップにスイッチで切り替え可能あるいはメタルオプションで切り替え可能な抵抗を実装し、パッケージ封止前後で最適RCLの値をパッケージに応じて選択できるようにするチップを作ることもできる。スイッチで切替可能な抵抗の構成例を図１６に示す。図１７では、半導体チップ＋半導体パッケージの給電回路電気パラメータを元に抵抗値を決めた後、異なるＯＮ抵抗を有するＭＯＳ７１〜７３のＯＮ／ＯＦＦの組み合わせにより、最適な抵抗値を給電ラインに挿入する物である。なお、図１６ではＭＯＳの数を３つしか記述しなかったが、これ以上でもこれ以下でも良い。抵抗値制御回路は、外部からの情報で最適抵抗値がどの程度かを与え、それに基づきどのＭＯＳをＯＮにするかを決める役割をする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
（式１）の条件を満たすため、半導体チップと半導体パッケージ間の給電配線に抵抗を挿入し、さらにオンチップバイパスキャパシタンスにも直列に抵抗を挿入したのが実施例６であり、これの簡易等価回路を図１１に示す。すなわち、実施例６は実施例２と実施例３の組み合わせである。なお、実施例２〜５の組み合わせは任意であり、実施例６以外の組み合わせでも良い。実施例６の特徴は、オンチップバイパスキャパシタンス及び給電ラインに挿入する抵抗値をそれぞれ小さくできることにある。これにより、バイパスキャパシタンスへの悪影響と抵抗ドロップを緩和できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
【図１】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例１）。
【図２】従来技術における簡易等価回路を示した説明図である。
【図３】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例２）。
【図４】実施例２の効果を示した説明図である。
【図５】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例３）。
【図６】実施例３の効果を示した説明図である。
【図７】On-Chip-SSOノイズの原理を示した説明図である。
【図８】On-Chip-SSOノイズの波形を示した説明図である。
【図９】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例４）。
【図１０】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例５）。
【図１１】スイッチングノイズ低減を実現する簡易等価回路を示した説明図である（実施例６）。
【図１２】ＳＩＰにおいてスイッチングノイズ低減を実現するための説明図である（実施例８）。
【図１３】３次元実装型パッケージにおいてスイッチングノイズ低減を実現するための説明図である（実施例９）。
【図１４】スイッチングノイズ低減を実現する半導体チップ、半導体パッケージの実装例である（実施例７）。
【図１５】半導体チップ＋半導体装置の給電配線のインピーダンスプロファイルを示す。
【図１６】チップ内に実装できる給電配線抵抗セレクターの実現例である。
【図１７】ノイズ抑制の実施例としてチップ内に抵抗を実装した場合の図を示す（実施例１０）。
【図１８】ノイズ抑制の実施例として基板上に抵抗を実装した場合の図を示す（実施例１０）。
【図１９】従来のチップ内の電源・グランド配線方法を例示する図である。
【図２０】本発明のチップ内の電源・グランド配線方法を例示する図である（実施例１１）。