(57)【要約】【課題】リーク電流の低減と、静電気放電から回路を保護することができるバッファ回路を提供すること。【解決手段】入出力バッファの電源作成回路１６は、高電位電源ＶＤＥに接続されたトランジスタＰｔ１０と、低電位電源ＶＳＳに接続されたトランジスタＮｔ１３と、両トランジスタＰｔ１０，Ｎｔ１３の間に接続された保護回路２１を備えている。トランジスタＰｔ１０はオン抵抗値が小さくなるように調整され、高電位電源ＶＤＥの電位に近い基準電源ＶＤ０を生成する。トランジスタＮｔ１３は、ゲートとソースとが互いに接続されているため、基準電源ＶＤ０から低電位電源ＶＳＳに流れるリーク電流が極めて少なくなる。保護回路２１は抵抗分を有し、この保護回路によって第２トランジスタの高電位側端子における電位が低くなり、ＥＳＤが加わったときに第１トランジスタを介して流れる大きな電流に対し、第２トランジスタに流れる電流が低減される。【選択図】      図５
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【特許請求の範囲】
【請求項１】
高電位電源に接続され、オン抵抗値が小さくなるように調整された第１トランジスタと、前記第１トランジスタと低電位電源との間に接続されゲートとソースとが互いに接続された一つの第２トランジスタとを備え、前記高電位電源の供給時に両トランジスタ間のノードの電位を持つ基準電源を生成する電源作成回路を備え、該基準電源により動作するバッファ回路において、
前記電源作成回路は、前記第１トランジスタと前記第２トランジスタとの間に挿入接続され、前記第２トランジスタに流れる電流を低減する抵抗分を有する保護回路を備えたことを特徴とするバッファ回路。
【請求項２】
前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続され第２端子が互いに接続されたｍ（ｍ≧１）個のトランジスタにより構成され、
前記保護回路は、前記第１トランジスタを構成するトランジスタの第２端子と前記ノードとの間に接続されたｎ（ｎ≧１）個の素子により構成されたことを特徴とする請求項１記載のバッファ回路。
【請求項３】
前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続されたｍ（ｍ≧１）個のトランジスタにより構成され、
前記保護回路は、ｎ（ｎ≧１：ｍ＞ｎ）個の素子により構成され、該ｎ個の素子は前記第１トランジスタを構成するｎ個のトランジスタに接続され、ｍ−ｎ個のトランジスタの第２端子は前記ノードに接続されたことを特徴とする請求項１記載のバッファ回路。
【請求項４】
前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続されたｎ（ｎ≧１）個のトランジスタにより構成され、
前記保護回路は、ｎ個の素子により構成され、各素子はそれぞれ前記第１トランジスタの第２端子と前記ノードとの間に接続されたことを特徴とする請求項１記載のバッファ回路。
【請求項５】
前記第１トランジスタを構成するｎ個のトランジスタと前記保護回路を構成するｎ個のトランジスタは、前記高電位電源と前記ノードとの間に直列接続されたｎ対のトランジスタ対を構成することを特徴とする請求項１記載のバッファ回路。
【請求項６】
前記保護回路を構成する素子はＰチャネルＭＯＳトランジスタであり、該ＰチャネルＭＯＳトランジスタのゲートは前記第１トランジスタを構成するトランジスタのゲート又は低電位電源に接続されたことを特徴とする請求項２〜５のうちの何れか一項に記載のバッファ回路。
【請求項７】
前記保護回路を構成する素子はゲートとドレインが互いに接続されたＮチャネルＭＯＳトランジスタであることを特徴とする請求項２〜５のうちの何れか一項に記載のバッファ回路。
【請求項８】
前記保護回路は、前記ノードと前記第２トランジスタとの間に接続された少なくとも１つの素子により構成されたことを特徴とする請求項１記載のバッファ回路。
【請求項９】
前記素子は、ＮチャネルＭＯＳトランジスタであり、そのゲートは前記基準電源と前記低電位電源と前記第２トランジスタのドレインのうちの何れかに接続されたことを特徴とする請求項８記載のバッファ回路。
【請求項１０】
前記電源作成回路は、前記第１トランジスタと前記第２トランジスタとの間のノードに接続され、前記高電位電源の非供給時に外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のＭＯＳトランジスタからなる保護手段を備えたことを特徴とする請求項１〜９のうちの何れか一項に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力バッファ、入力バッファ、出力バッファ等のバッファ回路に関するものである。
近年、マルチメディア化の進展が著しく、ＡＤＳＬ，無線ＬＡＮなどの普及に相俟って、一般の家庭内におけるパーソナルコンピュータ（パソコン）の普及率が高くなってきている。これに伴い、パソコンやそれに接続される周辺機器等の低消費電力化が要求されており、それらの回路を微細化して低電圧で動作させるようにしている。こうした低電圧動作する回路では、電源が供給されていない場合やその動作電圧以上の電圧信号が入力される場合にも回路を保護することが必要である。
【背景技術】
【０００２】
通常、パソコンは、バスや入出力ポート（Ｉ／Ｏポート）を介してディスプレィ，マウス，プリンタ，記憶装置，モデム，ゲーム機器などの周辺機器と接続可能であり、それらを接続して使用される。
【０００３】
バスは、内部バスと外部バスとに類別され、内部バスはＣＰＵとメモリとを接続し、外部バスはＣＰＵとＩ／Ｏ機器（グラフィックボードやＳＣＳＩボードなど）とを接続する。尚、外部バスとしては、例えばＩＳＡ(Industrial Standard Architecture)，ＰＣＩ(Peripheral Component Interconnect)，ＳＣＳＩ(Small Computer System Interface)，ＩＥＥＥ１３９４，ＵＳＢ(Universal Serial Bus)，ＩＤＥ(Integrated Drive Electronics;ATA(AT Attachment))などがある。
【０００４】
Ｉ／Ｏポートは、パソコン等と外部の周辺機器とを接続するためのインタフェースであって、一般にポート専用のコネクタを備えている。尚、Ｉ／Ｏポートとしては、例えばマウスやモデム等を接続するためのシリアルポート，プリンタ等を接続するためのパラレルポート，ゲーム機器等を接続するためのゲームポート等を含む。
【０００５】
ところで、近年では、パソコンやそれに接続される周辺機器等の低消費電力化に伴い、それらを接続するためのインタフェース（Ｉ／Ｏポート）の動作電圧が低電圧化してきている。しかしながら、機器に使用される回路によっては、それぞれ異なる電源電圧にて動作するものがあり、Ｉ／Ｏポートに備えられる入出力バッファは、その動作電圧よりも高い電圧信号が入力される場合にもそれらの電圧信号に対応可能とすることが必要である。
【０００６】
例えば、上記のＩ／Ｏポートはジョイスティックが接続される入出力バッファを備えている。その入出力バッファは、電源電圧が３．３Ｖである。この入出力バッファの入力端子にはジョイスティックを動作させるための５Ｖの電圧信号が入力される。従って、この場合、入出力バッファはその動作電圧（３．３Ｖ）よりも高い電圧信号（５Ｖ）の入力に対応可能とするように構成する必要がある。
【０００７】
このため、入出力バッファとして、例えば特許文献１には、動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできるものが開示されている。
【０００８】
入出力バッファは、外部から入力される電圧信号を高電位電源に対応する適切な電位に変換した基準電源を生成する電源作成回路を備える。図３４に示すように、電源作成回路１は、ダイオード接続されたＰチャネルＭＯＳトランジスタＰｔ１１〜Ｐｔ１５を備え、それらトランジスタＰｔ１１〜Ｐｔ１５のバックゲートは高電位電源ＶＤＥ及び低電位電源ＶＳＳ以外の電位を持つノードに接続されている。これらトランジスタＰｔ１１〜１５は、高電位電源ＶＤＥの供給時／非供給時に関わらず、外部からの電圧信号ＥＢの入力時には各トランジスタＰｔ１１〜Ｐｔ１５のゲート−バックゲート間に高電圧が印加されることを防止する。
【０００９】
ところで、図３４に示す電源作成回路は、直列接続した複数のＮチャネルＭＯＳトランジスタＮｔ９〜Ｎｔ１２を備え、各トランジスタＮｔ９〜Ｎｔ１２はゲートとドレインとが互いに接続されている。これらトランジスタＮｔ９〜Ｎｔ１２とトランジスタＰｔ１０は高電位電源ＶＤＥと低電位電源ＶＳＳとの間にＤＣパス（直流電流が流れる経路）を形成し、このＤＣパスは、微少電流をながすことで回路の動作が不安定になるのを防いでいる。しかし、このＤＣパスは微少ながらも電流（リーク電流）を流すため、消費電力低減の妨げとなり、このリーク電流の低減が望まれている。また、回路のレイアウト面積を小さくする要望がある。
【００１０】
このため、図３５に示す構成の電源作成回路が考えられる。尚、図３５に示すＤｉｏｄｅは、ダイオード接続された複数のトランジスタ、つまり図３４に示すトランジスタＰｔ１１〜Ｐｔ１５及び抵抗Ｒ２である。
【００１１】
この電源作成回路は、トランジスタトランジスタＮｔ９〜Ｎｔ１２に替えてゲートとソースとが互いに接続されたトランジスタＮｔ１３を有している。このように構成された電源作成回路は、リーク電流が低減され、図３４に示す電源作成回路に比べてレイアウト面積が縮小されている。
【特許文献１】特開２００４−７２１２号公報（段落番号００６６−００７２、第５図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、トランジスタＰｔ１０は、高電位電源ＶＤＥと基準電源ＶＤ０の電位差を小さくするため、オン抵抗が小さくなるように構成されている。例えば、このトランジスタＰｔ１０は、ゲートを互いに接続した複数（例えば４０個）のトランジスタを並列接続して構成され、マルチフィンガー構造を有している。
【００１３】
このため、静電気放電（ＥＳＤ：Electro Static discharge）が加わると、その静電気放電によりトランジスタＰｔ１０に大きな電流が流れ、そのトランジスタＰｔ１０を構成する複数のトランジスタに流れる電流は、ノードＮ４から１つのトランジスタＮｔ１３に流れる。この電流により、トランジスタＮｔ１３のソース−ドレイン間が導通する、つまりトランジスタＮｔ１３が破壊（ＥＳＤ破壊）される問題があった。
【００１４】
本発明は上記問題点を解決するためになされたものであって、その目的は、リーク電流の低減と、静電気放電から回路を保護することができるバッファ回路を提供することにある。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明によれば、第１トランジスタのオン抵抗値が小さくなるように調整されることで、高電位電源の電位に近い基準電源を生成する。第２トランジスタは、ゲートとソースとが互いに接続されているため、基準電源から低電位電源に流れるリーク電流が極めて少なくなる。そして、電源作成回路を構成する第１及び第２トランジスタの間には抵抗分を有する保護回路が備えられている。第１トランジスタはオン抵抗が小さくなるように調整されているため、ＥＳＤが加わったときに第１トランジスタを介して大電流が保護回路を介して第２トランジスタに流れる。このため、抵抗分を有する保護回路によって第２トランジスタの高電位側端子における電位が低くなり、これによって第２トランジスタに流れる電流が低減されるため、該第２トランジスタの破壊が防止される。
【００１６】
請求項２に記載の発明によれば、前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続され第２端子が互いに接続されたｍ（ｍ≧１）個のトランジスタにより構成され、個数によってオン抵抗値が調整される。そして、前記保護回路は、前記第１トランジスタを構成するトランジスタの第２端子と前記ノードとの間に接続されたｎ（ｎ≧１）個の素子により構成され、オン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００１７】
請求項３に記載の発明によれば、前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続されたｍ（ｍ≧１）個のトランジスタにより構成され、個数によってオン抵抗値が小さく調整される。前記保護回路は、ｎ（ｎ≧１：ｍ＞ｎ）個の素子により構成され、該ｎ個の素子は前記第１トランジスタを構成するｎ個のトランジスタに接続され、ｍ−ｎ個のトランジスタの第２端子は前記ノードに接続される。このため、オン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００１８】
請求項４に記載の発明によれば、前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続されたｎ（ｎ≧１）個のトランジスタにより構成され、個数によってオン抵抗値が小さく調整される。前記保護回路は、ｎ個の素子により構成され、各素子はそれぞれ前記第１トランジスタの第２端子と前記ノードとの間に接続される。このため、オン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００１９】
請求項５に記載の発明によれば、前記第１トランジスタを構成するｎ個のトランジスタと前記保護回路を構成するｎ個のトランジスタは、前記高電位電源と前記ノードとの間に直列接続されたｎ対のトランジスタ対を構成することにより、オン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００２０】
請求項６に記載の発明によれば、前記保護回路を構成する素子をＰチャネルＭＯＳトランジスタとし、該ＰチャネルＭＯＳトランジスタのゲートは前記第１トランジスタを構成するトランジスタのゲート又は低電位電源に接続することにより、オン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００２１】
請求項７に記載の発明によれば、前記保護回路を構成する素子をゲートとドレインが互いに接続されたＮチャネルＭＯＳトランジスタとすることにより、オン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００２２】
請求項８に記載の発明によれば、前記保護回路を、前記ノードと前記第２トランジスタとの間に接続された少なくとも１つの素子により構成することで、基準電源とノードとの間のオン抵抗が小さくなり高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。また、例えば保護回路を１つの素子により構成することで、電源作成回路の占有面積の増大を抑えることもできる。
【００２３】
請求項９に記載の発明によれば、前記素子をＮチャネルＭＯＳトランジスタとし、そのゲートを前記基準電源と前記低電位電源と前記第２トランジスタのドレインのうちの何れに接続しても、基準電源とノードとの間のオン抵抗を小さくして高電位電源と基準電源の電位差を小さくするとともに静電気放電から保護することができる。
【００２４】
請求項１０に記載の発明によれば、前記電源作成回路は、前記第１トランジスタと前記第２トランジスタとの間のノードに接続され、前記高電位電源の非供給時に外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のＭＯＳトランジスタからなる保護手段を備えることで、動作電源の非供給時に、外部から入力される電圧信号に対して回路を保護することができる。
【発明の効果】
【００２５】
以上記述したように、本発明によれば、リーク電流の低減と、静電気放電から回路を保護することができるバッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を具体化した一実施形態を図１〜図１０に従って説明する。
図１は、本実施形態の入出力バッファ１１のブロック回路図である。
この入出力バッファ１１は、図示しない内部回路から供給される制御信号Ｃに基づいて、入力バッファ又は出力バッファとして動作する。
【００２７】
出力バッファとして動作する入出力バッファ１１は、図示しない内部回路から供給される制御信号Ｃに基づいて、同内部回路から供給される出力信号Ａに応じた電圧信号ＥＢを出力する。入力バッファとして動作する入出力バッファ１１は、外部から供給される信号（図において電圧信号ＥＢ）に応じた信号Ｘを内部回路に出力する。
【００２８】
入出力バッファ１１は、第１の高電位電源ＶＤＥが供給される。第１の高電位電源ＶＤＥは、例えば入出力バッファ１１と接続される外部回路に動作電圧を供給するための電源であり、本実施形態では３．３Ｖの電源電圧である。入出力バッファ１１は、該第１の高電位電源ＶＤＥに基づいて入力バッファ及び出力バッファとして動作するように構成されている。また、入出力バッファ１１は、第１の高電位電源ＶＤＥが供給されていない時、外部から供給される電圧信号ＥＢに基づいて生成した基準電源ＶＤ０に基づいて入力バッファとして動作するように構成されている。
【００２９】
入出力バッファ１１は、入出力回路１２、入力回路１３、出力回路１４、トレラント回路１５及び電源作成回路１６を備える。
入出力回路１２は、外部に動作電源（基準電源）に応じた電圧を持つ電圧信号ＥＢを出力する。電源作成回路１６は、入出力バッファ１１の動作電源（基準電源）を生成する回路であり、電圧信号ＥＢの電位に応じて生成した基準電源ＶＤ０を入出力回路１２，入力回路１３及びトレラント回路１５に出力する。トレラント回路１５は、入力される電圧信号ＥＢに応じた電位を持つ電圧信号ＢＰを生成する。そして、入力回路１３は、電源作成回路１６が生成する基準電源ＶＤ０に基づいて、電圧信号ＥＢ（外部入力信号）を適切な電位に調整して生成した信号Ｘを内部回路に出力する。
【００３０】
出力回路１４には内部回路からのデータ信号Ａ及び出力制御信号Ｃが入力される。この出力回路１４は、データ信号Ａを入力すると、出力制御信号Ｃに基づいて生成した制御信号ＡＰ，ＡＮを入出力回路１２に出力する。そして、入出力回路１２は、それら制御信号ＡＰ，ＡＮに応答して生成した電圧信号ＥＢを出力信号として出力する。
【００３１】
以下、この入出力バッファ１１の各回路の具体的構成を説明する。尚、出力回路１４は一般的な回路・動作であるため、ここでは詳細な説明を省略する。
図２は、入出力回路１２の具体的構成を示す回路図である。
【００３２】
入出力回路１２は、ＰチャネルＭＯＳトランジスタＰｔ１，Ｐｔ２及びＮチャネルＭＯＳトランジスタＮｔ１，Ｎｔ２を備える。
トランジスタＰｔ１は、ソースに電源作成回路１６により生成される基準電源ＶＤ０が入力され、ゲートに出力回路１４から出力される制御信号ＡＰが入力され、ドレインがトランジスタＰｔ２と接続されている。トランジスタＰｔ２は、ソースがトランジスタＰｔ１と接続され、ゲートが低電位電源ＶＳＳ（本実施形態では０ボルト）と接続され、ドレインがトランジスタＮｔ１と接続されている。両トランジスタＰｔ１，Ｐｔ２は、バックゲートがトレラント回路１５の出力端子と接続され、該トレラント回路１５により生成される電圧信号ＢＰの電位と略同電位を持つ。トランジスタＮｔ１は、ドレインがトランジスタＰｔ２と接続され、ゲートに電源作成回路１６により生成される基準電源ＶＤ０が入力され、ソースがトランジスタＮｔ２と接続されている。トランジスタＮｔ２は、ドレインがトランジスタＮｔ１と接続され、ゲートに出力回路１４から出力される制御信号ＡＮが入力され、ソースが低電位電源ＶＳＳと接続されている。両トランジスタＮｔ１，Ｎｔ２は、バックゲートが低電位電源ＶＳＳと接続されている。トランジスタＰｔ２とトランジスタＮｔ１の接続点（ノードＮ１）は電圧信号ＥＢの入出力端子１２ａと接続されている。
【００３３】
従って、入出力回路１２は、基準電源ＶＤ０が供給されているときに、出力回路１４から供給されるＬレベル（低電位電源ＶＳＳレベル）の制御信号ＡＰ，ＡＮに基づいて、トランジスタＰｔ１がオンし、トランジスタＮｔ２がオフするため、基準電源ＶＤ０の電位を持つ電圧信号ＥＢを出力する。また、入出力回路１２は、Ｈレベル（高電位電源ＶＤＥレベル）の制御信号ＡＰ，ＡＮに基づいて、トランジスタＰｔ１がオフし、トランジスタＮｔ２がオンするため、低電位電源ＶＳＳの電位を持つ電圧信号ＥＢを出力する。更に、入出力回路１２は、Ｈレベルの制御信号ＡＰとＬレベルの制御信号ＡＮに基づいて、トランジスタＰｔ１，Ｎｔ２がともにオフするため、ノードＮ１をハイインピーダンス状態にする。
【００３４】
図３は、トレラント回路１５の具体的構成を示す回路図である。
トレラント回路１５は、保護抵抗としての抵抗Ｒ１及びＰチャネルＭＯＳトランジスタＰｔ３〜Ｐｔ５を備える。
【００３５】
抵抗Ｒ１の一端は図２に示す入出力回路１２におけるノードＮ１（入出力端子１２ａ）と接続され、他端はトランジスタＰｔ３のゲートに接続されている。即ち、トランジスタＰｔ３のゲートには、入出力回路１２に入力される電圧信号ＥＢ（外部入力信号として）を抵抗Ｒ１により電圧降下した電位を持つ電圧信号ＥＢＲが入力される。このトランジスタＰｔ３は、ソースが電源作成回路１６により生成される基準電源ＶＤ０が入力され、ドレインがトランジスタＰｔ４と接続されている。トランジスタＰｔ４，Ｐｔ５は直列接続されている。つまり、トランジスタＰｔ４は、ソースがトランジスタＰｔ３と接続され、ドレインがトランジスタＰｔ５と接続されている。トランジスタＰｔ５は、ソースがトランジスタＰｔ４と接続され、ドレインが上記抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２に接続されている（即ち、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される）。
【００３６】
トランジスタＰｔ４，Ｐｔ５は、ゲートに電源作成回路１６により生成される基準電源ＶＤ０が入力されている。そして、各トランジスタＰｔ３〜Ｐｔ５は、バックゲートがトランジスタＰｔ３とトランジスタＰｔ４の間のノードと接続され、該ノードの電位を持つ電圧信号ＢＰがトレラント回路１５から出力される。
【００３７】
図４は、入力回路１３の具体的構成を示す回路図である。
入力回路１３は、ＰチャネルＭＯＳトランジスタＰｔ６〜Ｐｔ８及びＮチャネルＭＯＳトランジスタＮｔ３〜Ｎｔ７を備える。
【００３８】
トランジスタＮｔ３は、ドレインに電源作成回路１６により生成される基準電源ＶＤ０が入力され、ソースとゲートが互いに接続されている。トランジスタＮｔ４，Ｎｔ５は直列接続され、それらのゲートに基準電源ＶＤ０が入力されている。トランジスタＮｔ５は、ソースが、図３に示すトレラント回路１５における抵抗Ｒ１とトランジスタＰｔ３との間のノードＮ２に接続されている。即ち、トランジスタＮｔ５は、ソースに電圧信号ＥＢＲが入力され、そのソースの電位はトランジスタＰｔ３のゲート電位と同じである。
【００３９】
トランジスタＮｔ４は、ドレインがトランジスタＮｔ３のソースに接続され、それらの間のノードＮ３がトランジスタＰｔ７，Ｎｔ６に接続されている。各トランジスタＮｔ３〜Ｎｔ５は、バックゲートが低電位電源ＶＳＳに接続されている。
【００４０】
トランジスタＰｔ６は、ソースに基準電源ＶＤ０が入力され、ゲートが図３に示すノードＮ２と接続され、ドレインがトランジスタＰｔ７と接続されている。即ち、トランジスタＰｔ６のゲートには、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される。トランジスタＰｔ７は、ソースがトランジスタＰｔ６と接続され、ドレインがトランジスタＮｔ６と接続され、ゲートがノードＮ３と接続されている。トランジスタＮｔ６は、ソースが低電位電源ＶＳＳに接続され、ドレインがトランジスタＰｔ７と接続され、ゲートがノードＮ３と接続されている。トランジスタＰｔ６，Ｐｔ７は、バックゲートが図３に示すトレラント回路１５により生成される電圧信号ＢＰの電位と略同電位を持つ。トランジスタＮｔ６は、バックゲートが低電位電源ＶＳＳに接続されている。
【００４１】
トランジスタＰｔ７とトランジスタＮｔ７との間の接続点は、トランジスタＰｔ８，Ｎｔ７のゲートに接続されている。つまり、トランジスタＰｔ８，Ｎｔ７のゲートには、トランジスタＰｔ７，Ｎｔ６のドレイン電位が入力される。トランジスタＰｔ８は、ソース及びバックゲートが第２の高電位電源ＶＤＩに接続され、ドレインがトランジスタＮｔ７と接続されている。トランジスタＮｔ７は、ソース及びバックゲートが低電位電源ＶＳＳに接続され、ドレインがトランジスタＰｔ８に接続されている。第２の高電位電源ＶＤＩは、例えば内部回路に動作電圧を供給するための電源であり、本実施形態では１．８Ｖの電源電圧である。そして、トランジスタＰｔ８とトランジスタＮｔ７の間の接続点の電位（トランジスタＰｔ８及びトランジスタＮｔ７のドレイン電位）を持つ信号Ｘが図示しない内部回路に出力される。
【００４２】
図５は、電源作成回路１６の具体的構成を示す回路図である。
電源作成回路１６は、ＰチャネルＭＯＳトランジスタＰｔ９〜Ｐｔ１５、ＮチャネルＭＯＳトランジスタＮｔ８，Ｎｔ１３、抵抗Ｒ２、保護回路２１を備える。
【００４３】
トランジスタＮｔ８は、ドレインが第１トランジスタとしてのトランジスタＰｔ１０に接続され、ソース及びバックゲートが低電位電源ＶＳＳに接続され、ゲートが高電位電源ＶＤＥに接続されている。
【００４４】
トランジスタＰｔ９は、ソースがトランジスタＰｔ１０に接続され、ドレインが直列接続されたトランジスタＰｔ１１〜１５と接続され、ゲートが高電位電源ＶＤＥに接続され、バックゲートが電圧信号ＢＰの電位と略同電位を持つ。
【００４５】
トランジスタＰｔ１１〜Ｐｔ１５は、ダイオード接続（ダイオードとして機能するように接続）されるとともに、トランジスタＰｔ１１〜Ｐｔ１４とトランジスタＰｔ１５の接続方向が逆方向となるように接続されている。トランジスタＰｔ１５のドレインにはＥＳＤ（Electro Static discharge）保護のための抵抗Ｒ２を介して電圧信号ＥＢが入力されている。
【００４６】
トランジスタＰｔ１０は、ソース（第１端子）が高電位電源ＶＤＥに接続され、ドレイン（第２端子）がトランジスタＰｔ９とトランジスタＰｔ１１の間の接続点に接続され、ゲートがトランジスタＮｔ８及びトランジスタＰｔ９と接続され、バックゲートが電圧信号ＢＰの電位と略同電位を持つ。第２トランジスタとしてのトランジスタＮｔ１３は、ソース及びゲートが低電位電源ＶＳＳに接続され、ドレインがトランジスタＰｔ１０に接続されている。そして、電源作成回路１６は、トランジスタＰｔ１０とトランジスタＮｔ１３との間の接続点であるノードＮ４の電位を持つ基準電源ＶＤ０を出力する。
【００４７】
このように構成される電源作成回路１６において、それぞれダイオード接続された（ダイオードとして機能するように接続された）トランジスタＰｔ１１〜Ｐｔ１５は、保護回路として機能する。
【００４８】
詳述すると、トランジスタＰｔ１１は、ソースとゲートが互いに接続され、ドレインとバックゲートが互いに接続されている。トランジスタＰｔ１２〜１４は、トランジスタＰｔ１１と同様に接続されている。そして、トランジスタＰｔ１５は、トランジスタＰｔ１１と逆方向、つまり、ソースとゲートとバックゲートが接続されている。このように接続されたトランジスタＰｔ１１〜Ｐｔ１５はＰチャネルＭＯＳトランジスタであるため、それらがソース又はドレインであるＮ型領域とＮウェルとの間に形成されるＰＮ接合によりダイオードとして機能する。そして、トランジスタＰｔ１１〜Ｐｔ１４におけるＰＮ接合の方向に対し、トランジスタＰｔ１５は、逆方向のＰＮ接合を形成する。更に、トランジスタＰｔ１１〜Ｐｔ１４は、基準電源ＶＤ０に対してそれぞれ順方向（ＰＮ）となるように接続され、トランジスタＰｔ１５は、それらトランジスタＰｔ１１〜Ｐｔ１４と逆方向となるように接続される。即ち、トランジスタＰｔ１１〜Ｐｔ１５は、基準電源ＶＤ０に対して、「ＰＮ−ＰＮ−ＰＮ−ＰＮ−ＮＰ」となるようにダイオード接続されている。
【００４９】
従って、これらトランジスタＰｔ１１〜１５は、保護回路として機能する。詳述すると、入出力バッファ１１に電源が供給されていない場合（即ち高電位電源ＶＤＥが実質的に０Ｖとなる場合）、電源作成回路１６において、トランジスタＮｔ８はオフされ、トランジスタＰｔ９はオンされる。これにより、トランジスタＰｔ１０はオフされ、電源作成回路１６は、入力される電圧信号ＥＢに応じた電位を持つ基準電源ＶＤ０を生成する。
【００５０】
例えば、低電位電源ＶＳＳと略同電位を持つ電圧信号ＥＢが入力されると、基準電源ＶＤ０は、低電位電源ＶＳＳ即ち０Ｖとなる。別の例として、高電位電源ＶＤＥと略同電位（３．３Ｖ程度）を持つ電圧信号ＥＢが入力されると、電源作成回路１６は、その電圧信号ＥＢの電位をトランジスタＰｔ１１〜Ｐｔ１５により電圧降下した電位を持つ基準電源ＶＤ０（例えば２．０７Ｖ）を生成する。更に別の例として、高電位電源ＶＤＥより高い電位（例えば６Ｖ）を持つ電圧信号ＥＢが入力されると、電源作成回路１６は、その電圧信号ＥＢの電位をトランジスタＰｔ１１〜Ｐｔ１５により電圧降下した電位を持つ基準電源ＶＤ０（例えば、３．６２Ｖ）を生成する。このように、電源作成回路１６は、電源（高電位電源ＶＤＥ）が供給されていない状態で、電圧信号ＥＢが入力される場合であっても、約３Ｖ程度の基準電源ＶＤ０を生成する。
【００５１】
トランジスタＰｔ１０とトランジスタＮｔ１３との間（本実施形態では、トランジスタＰｔ１０とノードＮ４との間）には、保護回路２１が挿入接続されている。保護回路２１は、ＥＳＤによってトランジスタＰｔ１０を介してトランジスタＮｔ１３に流れる電流を緩和する（電流量を少なくする）ために設けられている。
【００５２】
トランジスタＰｔ１０は、高電位電源ＶＤＥと基準電源ＶＤ０の電位差を小さくするため、オン抵抗が小さくなるように構成されている。例えば、このトランジスタＰｔ１０は、図６に示すように、複数（ｍ個）のＰチャネルＭＯＳトランジスタＰｔ２１により構成され、これらトランジスタＰｔ２１は、ゲートが共通接続されるとともに図５に示すトランジスタＮｔ８及びトランジスタＰｔ９に接続されている。そして、これらトランジスタＰｔ２１を高電位電源ＶＤＥとノードＮ４との間に並列に接続することで、高電位電源ＶＤＥとノードＮ４との間の抵抗値を小さくしている。また、このトランジスタＰｔ１０は、これを構成するｍ個のトランジスタを、図７に示すように、複数のゲート配線Ｇを並列に配列するとともにそれらを接続した櫛形状の配線を有するマルチフィンガー構造にて形成されている。このトランジスタＰｔ１０は、隣接するトランジスタＰｔ２１においてソース拡散領域Ｓ及びドレイン拡散領域Ｄを共有することにより、トランジスタＰｔ１０の占有面積を小さくしている。
【００５３】
図８は、トランジスタＰｔ１０を構成するトランジスタの数（並列数：ｍ）に対する基準電源ＶＤ０としきい値電圧Ｖｔｈを示す電源作成回路１６の特性図である。しきい値電圧Ｖｔｈは、入出力バッファ１１全体におけるしきい値電圧を示す。トランジスタＰｔ１０の並列数は、基準電源ＶＤ０の電位が高電位電源ＶＤＥに近く、しきい値電圧が所定値以上となるように設定される。例えば、並列数は、基準電源ＶＤ０の電位が３．２８Ｖ以上、しきい値電圧Ｖｔｈが１．２６Ｖ以上であるように設定される。尚、本実施形態では４０個（ｍ＝４０）に設定されている。
【００５４】
上記のように構成されたトランジスタＰｔ１０に対して、本実施形態の保護回路２１は、図９に示すように、複数（ｎ個）のＰチャネルＭＯＳトランジスタＰｔ２２から構成されている。
【００５５】
保護回路２１を構成する複数のトランジスタＰｔ２２は、トランジスタＰｔ１０を構成するトランジスタＰｔ２１と同様に構成されている。即ち、保護回路２１を構成する複数のトランジスタＰｔ２２は、ゲートが共通接続されるとともに図５に示すトランジスタＮｔ８及びトランジスタＰｔ９に接続されている。更に、複数のトランジスタＰｔ２２は、ソースとドレインがそれぞれ互いに接続された並列接続されている。従って、これらトランジスタＰｔ２２は、トランジスタＰｔ１０を構成するトランジスタＰｔ２１と同様に、マルチフィンガー構造にて形成されている。
【００５６】
保護回路２１を構成するトランジスタＰｔ２２の数（並列数：ｎ）は、トランジスタＰｔ１０を構成するトランジスタＰｔ２１の数（ｍ個）と同様に、高電位電源ＶＤＥに対する基準電源ＶＤ０の電位差を小さくするように決定されている。図１０は、保護回路２１を構成するトランジスタＰｔ２２の数に対する基準電源ＶＤ０の電位を示す特性図である。並列接続された複数のトランジスタＰｔ２２は、並列数が多いほど保護回路２１の実質的な抵抗値が小さくなるため、図１０に示すように、基準電源ＶＤ０の電位が高電位電源ＶＤＥに近づく。
【００５７】
トランジスタＰｔ１０とノードＮ４との間に挿入接続された保護回路２１は、高電位電源ＶＤＥとノードＮ４との間のオン抵抗値を大きくする。このため、入出力バッファ１１に静電気放電（ＥＳＤ：Electro Static discharge）が加わったとき、高電位電源ＶＤＥとノードＮ４との間の実質的な抵抗値が従来例に比べて大きくなるため、トランジスタＰｔ１０及び保護回路２１を介してトランジスタＮｔ１３に流れる電流の量が少なくなる。従って、トランジスタＮｔ１３のソース−ドレイン間が導通するような電流が流れなくなるため、トランジスタＮｔ１３の破壊（ＥＳＤ破壊）を防ぐことができる。
【００５８】
ところで、保護回路２１をトランジスタＰｔ１０とノードＮ４との間に挿入接続することは、高電位電源ＶＤＥとノードＮ４との間のオン抵抗値を大きくする。しかし、保護回路２１の抵抗値は、高電位電源ＶＤＥとノードＮ４との間の抵抗値を大きくし、この抵抗値はＥＳＤが加わったときにトランジスタＮｔ１３に流れる電流値を決定する。即ち、保護回路２１の抵抗値を大きくすると、ＥＳＤに耐える強度（耐圧強度）が大きくなる。このため、保護回路２１を構成するトランジスタＰｔ２２の数（並列数）は、高電位電源ＶＤＥとノードＮ４との間の抵抗値（オン抵抗値）とＥＳＤ耐圧強度とのバランスにより決定されている。つまり、オン抵抗値を大きくするとＥＳＤ耐圧を大きくすることができるものの、基準電源ＶＤ０の電位と高電位電源ＶＤＥとの電位差を大きくする。逆にオン抵抗値を小さくすると基準電源ＶＤ０の電位と高電位電源ＶＤＥとの電位差を小さくすることができるが、ＥＳＤ耐圧が小さくなる。このため、基準電源ＶＤ０の電位と高電位電源ＶＤＥとの電位差が許容される範囲（例えば３．３Ｖの高電位電源ＶＤＥに対して基準電源ＶＤ０の電位が３．２８Ｖ以上）においてオン抵抗を大きくすることでＥＳＤ耐圧を高めるようにする。
【００５９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）電源作成回路１６は、高電位電源ＶＤＥに接続されたＰチャネルＭＯＳトランジスタＰｔ１０と、低電位電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮｔ１３と、両トランジスタＰｔ１０，Ｎｔ１３の間に接続された保護回路２１を備えている。トランジスタＰｔ１０はオン抵抗値が小さくなるように調整され、高電位電源ＶＤＥの電位に近い基準電源ＶＤ０を生成する。トランジスタＮｔ１３は、ゲートとソースとが互いに接続されているため、基準電源ＶＤ０から低電位電源ＶＳＳに流れるリーク電流が極めて少なくなる。そして、保護回路２１は抵抗分を有している。この保護回路によって第２トランジスタの高電位側端子における電位が低くなり、ＥＳＤが加わったときに第１トランジスタを介して流れる大きな電流に対し、第２トランジスタに流れる電流が低減されるため、該第２トランジスタの破壊を防止することができる。
【００６０】
（２）電源作成回路１６は、トランジスタＰｔ１０とトランジスタＮｔ１３との間のノードＮ４に接続され、高電位電源ＶＤＥの非供給時に外部電圧信号ＥＢの電位を所定電位まで電圧降下させて基準電源ＶＤ０を生成するための複数のＭＯＳトランジスタＰｔ１１〜Ｐｔ１５を備えている。このため、動作電源（高電位電源ＶＤＥ）の非供給時に、外部から入力される電圧信号ＥＢに対して回路を保護することができる。
【００６１】
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施形態では、トランジスタＰｔ１０を構成するトランジスタＰｔ２１と同様にゲート端子が接続され並列接続された複数のトランジスタＰｔ２２から構成される保護回路２１をトランジスタＰｔ１０とノードＮ４との間に挿入接続したが、接続状態などを適宜変更してもよい。
【００６２】
・上記実施形態において、保護回路２１は、ＥＳＤが加わったときにトランジスタＮｔ１３に流れる電流を緩和する機能を有していればよく、保護回路２１を構成する素子・接続状態を適宜変更してもよい。
【００６３】
例えば、図１１に示すように電源作成回路１６を構成してもよい。この電源作成回路１６の保護回路２１を構成するトランジスタＰｔ２２は、ゲートが低電位電源ＶＳＳに接続されている。このように接続されたトランジスタＰｔ２２は、ソースがゲートに対して高電位にあるときにオンしている。ゲートが低電位電源ＶＳＳに接続されたトランジスタＰｔ２２により構成される保護回路２１を有する電源作成回路１６は、上記実施形態と同様に、図１２に示すように、トランジスタＰｔ２２の数に対して基準電源ＶＤ０の電位が変化する特性を持つ。そして、ＥＳＤが加わるとき、ソース−ゲート間電圧に応じた抵抗値（オン抵抗値）を有するため、これらトランジスタＰｔ２２とトランジスタＰｔ１０の抵抗値によって決定される値を持つ電流が該トランジスタＰｔ１０及び保護回路２１を介してトランジスタＮｔ１３に流れる。従って、保護回路２１は、トランジスタＰｔ１０のみが設けられている場合に比べてトランジスタＮｔ１３に流れる電流を少なくする。これによりトランジスタＮｔ１３の破壊を防ぐことができる。
【００６４】
また、図１３に示すように、電源作成回路１６を構成してもよい。この電源作成回路１６のトランジスタＰｔ１０は、ドレインがノードＮ４に接続された少なくとも１つ（ｍ１個）の第１トランジスタＰｔ２１ａと、ドレインが互いに接続されるとともに保護回路２１に接続された少なくとも１つ（ｍ２個）の第２トランジスタＰｔ２１ｂとから構成されている。尚、第２トランジスタＰｔ２１ｂは、保護回路２１を構成するトランジスタＰｔ２２と同数（ｍ２＝ｎ）設けられている。従って、トランジスタＰｔ１０を構成するトランジスタの数ｍと保護回路２１を構成するトランジスタＰｔ２２の数ｎ（＝ｍ２）に対し、第１トランジスタＰｔ２１ａの数ｍ１は、トランジスタＰｔ１０を構成するトランジスタの数と保護回路２１を構成するトランジスタＰｔ２２の数の差（ｍ１＝ｍ−ｎ、但しｍ１は１以上の値）となる。このように構成された電源作成回路１６は、図１４に示すように、保護回路２１を構成するトランジスタＰｔ２２の数ｎに対して基準電源ＶＤ０の電位がほとんど変化しない。従って、図１３では複数のトランジスタＰｔ２２を示したが、実質的には、保護回路２１を１つのトランジスタＰｔ２２により構成し、そのトランジスタＰｔ２２を１つの第２トランジスタＰｔ２１ｂとノードＮ４との間に挿入接続することで、上記実施形態と同様の効果が得られる。しかも、保護回路２１を１つのトランジスタＰｔ２２により構成することができるため、簡単な回路の追加によりＥＳＤ耐圧を向上させることができ、上記実施形態に比べて回路の占有面積を小さくすることができる。尚、保護回路２１のトランジスタＰｔ２２の数を「１」とした場合、第２トランジスタＰｔ２１ｂのドレインはそのトランジスタＰｔ２２のソースにのみ接続されている。
【００６５】
また、図１５に示すように、電源作成回路１６を構成してもよい。この電源作成回路１６は、図１３に示す電源作成回路１６と同様に、トランジスタＰｔ１０は、ドレインがノードＮ４に接続された少なくとも１つの第１トランジスタＰｔ２１ａと、ドレインが保護回路２１に接続され、該保護回路２１を構成するトランジスタＰｔ２２と同数の第２トランジスタＰｔ２１ｂとから構成されている。第２トランジスタＰｔ２１ｂのドレインは対応するトランジスタＰｔ２２のソースに接続され、そのトランジスタＰｔ２２のゲートは低電位電源ＶＳＳに接続されている。第１トランジスタＰｔ２１ａの数ｍ１と第２トランジスタＰｔ２１ｂの数ｍ２は、図１３に示す電源作成回路１６と同様である。このように構成された電源作成回路１６は、図１６に示すように、保護回路２１を構成するトランジスタＰｔ２２の数ｎに対して基準電源ＶＤ０の電位がほとんど変化しない。従って、図１３に示す電源作成回路１６と同様の効果を得ることができる。
【００６６】
また、図１７に示すように電源作成回路１６を構成してもよい。この電源作成回路１６は、トランジスタＰｔ１０と保護回路２１が同数のトランジスタにより構成されている。そして、トランジスタＰｔ１０を構成する複数（ｎ個）のトランジスタＰｔ２１のドレインは、それぞれ対応するトランジスタＰｔ２２のソースに接続されている。即ち、高電位電源ＶＤＥとノードＮ４との間に直列接続された対をなすトランジスタＰｔ２１，Ｐｔ２２を、並列にｎ組接続してトランジスタＰｔ１０及び保護回路２１が構成されている。この保護回路２１を構成するトランジスタＰｔ２２は、ゲートがトランジスタＰｔ１０を構成するトランジスタＰｔ２１のゲートに接続されている。このように構成された電源作成回路１６は、図１８に示すように、保護回路２１を構成するトランジスタＰｔ２２の数ｎに対して基準電源ＶＤ０の電位がほとんど変化しない。従って、トランジスタ対の数に関係なく構成することができる。
【００６７】
同様に、図１９に示すように、それぞれ同数のトランジスタからなるトランジスタＰｔ１０及び保護回路２１を備えた電源作成回路１６に具体化してもよい。この保護回路２１を構成するトランジスタＰｔ２２は、ゲートが低電位電源ＶＳＳに接続されている。このように構成された電源作成回路１６は、図２０に示すように、トランジスタ対の数ｎに対して基準電源ＶＤ０の電位が変化する。このため、例えば３０対以上（ｎ≧３０）のトランジスタＰｔ２１，Ｐｔ２２を備えることで、上記実施形態と同様の効果を得ることができる。
【００６８】
また、図２１に示すように電源作成回路１６を構成してもよい。この電源作成回路１６のトランジスタＰｔ１０は、ドレインがノードＮ４に接続された少なくとも１つ（ｍ１個）の第１トランジスタＰｔ２１ａと、ドレインが互いに接続されるとともに保護回路２１に接続された少なくとも１つ（ｍ２個）の第２トランジスタＰｔ２１ｂとから構成されている。尚、第２トランジスタＰｔ２１ｂは、保護回路２１を構成するトランジスタＰｔ２２と同数（ｍ２＝ｎ）設けられている。従って、トランジスタＰｔ１０を構成するトランジスタの数ｍと保護回路２１を構成するトランジスタＰｔ２２の数ｎ（＝ｍ２）に対し、第１トランジスタＰｔ２１ａの数ｍ１は、トランジスタＰｔ１０を構成するトランジスタの数と保護回路２１を構成するトランジスタＰｔ２２の数の差（ｍ１＝ｍ−ｎ、但しｍ１は１以上の値）となる。第２トランジスタＰｔ２１ｂのドレインは対応するトランジスタＰｔ２２のソースにそれぞれ接続され、そのトランジスタＰｔ２２のゲートは第２トランジスタＰｔ２１ｂのゲートに接続されている。即ち、高電位電源ＶＤＥとノードＮ４との間に直列接続された対をなすｍ２組のトランジスタＰｔ２１ｂ，Ｐｔ２２が並列に接続されている。この接続関係は、されたトランジスタＰｔ１０及び保護回路２１は、高電位電源ＶＤＥとノードＮ４との間に接続されたｍ１個の第１トランジスタＰｔ２１ａからトランジスタＰｔ１０が構成され、高電位電源ＶＤＥとノードＮ４との間に直列接続されたトランジスタＰｔ２１ｂ，Ｐｔ２２からなり並列接続されたｍ２対のトランジスタ対により保護回路が構成されたとみることもできる。このように構成された電源作成回路１６は、図２２に示すように、保護回路２１を構成するトランジスタＰｔ２２の数ｎに対して基準電源ＶＤ０の電位が変化する。このため、例えば保護回路２１を構成するトランジスタＰｔ２２の数ｎ（＝ｍ２）が１０以上の構成において上記実施形態と同様の効果を得ることができる。
【００６９】
尚、保護回路２１を構成するトランジスタＰｔ２２のゲートを、図２３に示すように低電位電源ＶＳＳに接続してもよい。このように構成された電源作成回路１６は、図２４に示すように、図２１に示す電源作成回路１６と同様の特性を持つ。従って、例えば保護回路２１を構成するトランジスタＰｔ２２の数ｎ（＝ｍ２）が１０以上の構成において上記実施形態と同様の効果を得ることができる。
【００７０】
・上記実施形態では、保護回路２１をＰチャネルＭＯＳトランジスタにより構成したが、これをＮチャネルＭＯＳトランジスタにより構成してもよい。
例えば、図２５に示すように電源作成回路１６を構成する。この電源作成回路１６は、図１３に示す電源作成回路１６と同様に、複数の第２トランジスタＰｔ２１ｂのドレインが互いに接続されている。保護回路２１を構成する複数のトランジスタＮｔ２２は、ドレインが互いに接続されるとともに第２トランジスタＰｔ２１ｂのドレインに接続されている。各トランジスタＮｔ２２のゲートはドレインに接続されている。このように構成された電源作成回路１６は、図２６に示すように、保護回路２１を構成するトランジスタＮｔ２２の数ｎ（＝ｍ２）に対して基準電源ＶＤ０の電位がほとんど変化しない特性を持つ。従って、保護回路２１を構成するトランジスタＮｔ２２の数に関わらず上記実施形態と同様の効果を得ることができる。
【００７１】
また、図２７に示すように電源作成回路１６を構成してもよい。この電源作成回路１６は、図１５に示す電源作成回路１６と同様に、複数の第２トランジスタＰｔ２１ｂのそれぞれに保護回路２１を構成するトランジスタＮｔ２２が接続されている。つまり、即ち、高電位電源ＶＤＥとノードＮ４との間に直列接続された対をなすｍ２組のトランジスタＰｔ２１ｂ，Ｎｔ２２が並列に接続されている。このように構成された電源作成回路１６は、図２８に示すように、保護回路２１を構成するトランジスタＮｔ２２の数ｎに対して基準電源ＶＤ０の電位が変化する。このため、例えば保護回路２１を構成するトランジスタＮｔ２２の数ｎ（＝ｍ２）が１０以上の構成において上記実施形態と同様の効果を得ることができる。
【００７２】
・上記各形態は、保護回路２１をトランジスタＰｔ１０とノードＮ４との間に設けたが、保護回路２１を設ける位置は高電位電源ＶＤＥとトランジスタＮｔ１３の間であればよく、図２９に示すように電源作成回路１６を構成してもよい。この電源作成回路１６は、保護回路２１がノードＮ４とトランジスタＮｔ１３との間に挿入接続されている。
【００７３】
図３０に示すように、保護回路２１は、ノードＮ４とトランジスタＮｔ１３との間に接続された少なくとも１つのトランジスタＮｔ２３から構成されている。尚、保護回路２１を２個以上のトランジスタＮｔ２３により構成した場合、それら複数のトランジスタＮｔ２３は、ノードＮ４とトランジスタＮｔ１３との間に並列に接続されている。トランジスタＮｔ２３は、ゲートがトランジスタＮｔ１３に接続され、ドレインがノードＮ４に接続され、ソース及びバックゲートが低電位電源ＶＳＳに接続されている。このように構成された電源作成回路１６は、図３１に示すように、保護回路２１を構成するトランジスタＮｔ２３の数ｎに対して基準電源ＶＤ０の電位がほとんど変化しない特性を持つ。従って、保護回路２１を構成するトランジスタＮｔ２３の数に関わらず上記実施形態と同様の効果を得ることができる。
【００７４】
保護回路２１を構成するトランジスタＮｔ２３は、図３２に示すように、ゲートとソースとが互いに接続されていてもよい。また、図３３に示すように、ゲートがノードＮ４（トランジスタＮｔ２３のドレイン）に接続されていてもよい。このように接続されたトランジスタＮｔ２３を備えた電源作成回路１６は、図３０に示す保護回路２１を備えた電源作成回路１６と同様に、保護回路２１を構成するトランジスタＮｔ２３の数ｎに対して基準電源ＶＤ０の電位がほとんど変化しない特性を持つ。従って、保護回路２１を構成するトランジスタＮｔ２３の数に関わらず上記実施形態と同様の効果を得ることができる。
【００７５】
・上記各実施形態では、ソース拡散領域Ｓとドレイン拡散領域Ｄを隣接するトランジスタＰｔ２１において共有したマルチフィンガー構造を有するトランジスタＰｔ１０（図９参照）に具体化したが、ソース拡散領域Ｓとドレイン拡散領域Ｄを共有していない構造にてトランジスタＰｔ１０を形成してもよい。同様に、保護回路２１を構成するトランジスタＰｔ２２，Ｎｔ２２をソース拡散領域Ｓとドレイン拡散領域Ｄを共有していない構造としてもよい。
【００７６】
・上記各実施形態では、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタにより保護回路を構成したが、トランジスタＮｔ１３に流れる電流を緩和する抵抗として機能する素子であればどのようなものでもよ。例えば、通常に作成される抵抗素子、バイポーラトランジスタ（ＮＰＮトランジスタ，ＰＮＰトランジスタ）を用いて保護回路を構成してもよい。
【００７７】
・上記実施形態では、トランジスタＰｔ１０を複数のトランジスタＰｔ２１（第１トランジスタＰｔ２１ａ及び第２トランジスタＰｔ２１ｂ）により構成したが、トランジスタＰｔ１０をゲート幅及びゲート長を調整した１つのトランジスタにより構成してもよい。
【００７８】
・上記各実施形態では、入力回路１３と出力回路１４を備えた入出力バッファ１１に具体化したが、入力回路１３を備えた入力バッファ、出力回路１４を備えた出力バッファに具体化してもよい。
【００７９】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）  高電位電源に接続され、オン抵抗値が小さくなるように調整された第１トランジスタと、前記第１トランジスタと低電位電源との間に接続されゲートとソースとが互いに接続された一つの第２トランジスタとを備え、前記高電位電源の供給時に両トランジスタ間のノードの電位を持つ基準電源を生成する電源作成回路を備え、該基準電源により動作するバッファ回路において、
前記電源作成回路は、前記第１トランジスタと前記第２トランジスタとの間に挿入接続され、前記第２トランジスタに流れる電流を低減する抵抗分を有する保護回路を備えたことを特徴とするバッファ回路。
（付記２）  前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続され第２端子が互いに接続されたｍ（ｍ≧１）個のトランジスタにより構成され、
前記保護回路は、前記第１トランジスタを構成するトランジスタの第２端子と前記ノードとの間に接続されたｎ（ｎ≧１）個の素子により構成されたことを特徴とする付記１記載のバッファ回路。
（付記３）  前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続されたｍ（ｍ≧１）個のトランジスタにより構成され、
前記保護回路は、ｎ（ｎ≧１：ｍ＞ｎ）個の素子により構成され、該ｎ個の素子は前記第１トランジスタを構成するｎ個のトランジスタに接続され、ｍ−ｎ個のトランジスタの第２端子は前記ノードに接続されたことを特徴とする付記１記載のバッファ回路。
（付記４）  前記第１トランジスタは、第１端子が前記高電位電源に接続されゲートが互いに接続されたｎ（ｎ≧１）個のトランジスタにより構成され、
前記保護回路は、ｎ個の素子により構成され、各素子はそれぞれ前記第１トランジスタの第２端子と前記ノードとの間に接続されたことを特徴とする付記１記載のバッファ回路。
（付記５）  前記第１トランジスタを構成するｎ個のトランジスタと前記保護回路を構成するｎ個のトランジスタは、前記高電位電源と前記ノードとの間に直列接続されたｎ対のトランジスタ対を構成することを特徴とする付記１記載のバッファ回路。
（付記６）  前記保護回路を構成する素子はＰチャネルＭＯＳトランジスタであり、該ＰチャネルＭＯＳトランジスタのゲートは前記第１トランジスタを構成するトランジスタのゲート又は低電位電源に接続されたことを特徴とする付記２〜５のうちの何れか一つに記載のバッファ回路。
（付記７）  前記保護回路を構成する素子はゲートとドレインが互いに接続されたＮチャネルＭＯＳトランジスタであることを特徴とする付記２〜５のうちの何れか一つに記載のバッファ回路。
（付記８）  前記保護回路は、前記ノードと前記第２トランジスタとの間に接続された少なくとも１つの素子により構成されたことを特徴とする付記１記載のバッファ回路。
（付記９）  前記素子は、ＮチャネルＭＯＳトランジスタであり、そのゲートは前記基準電源と前記低電位電源と前記第２トランジスタのドレインのうちの何れかに接続されたことを特徴とする付記８記載のバッファ回路。
（付記１０）  前記電源作成回路は、前記第１トランジスタと前記第２トランジスタとの間のノードに接続され、前記高電位電源の非供給時に外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のＭＯＳトランジスタからなる保護手段を備えたことを特徴とする付記１〜９のうちの何れか一つに記載のバッファ回路。
（付記１１）  前記基準電源を動作電源として受け取り、前記外部電圧信号に従って、外部電圧信号の電圧より低い電圧を有する電圧信号を生成し、電圧信号を内部回路に供給する入力回路を備えたことを特徴とする付記１０記載のバッファ回路。
（付記１２）  前記内部回路から供給されるデータ信号に応じた制御信号を生成する出力回路と、
前記基準電源を動作電源として受け取り、前記制御信号に基づいて電圧信号を外部装置に供給するための入出力回路と、
を備えたことを特徴とする付記１０記載のバッファ回路。
（付記１３）  前記基準電源を動作電源として受け取り、前記外部電圧信号に従って、外部電圧信号の電圧より低い電圧を有する電圧信号を生成し、電圧信号を内部回路に供給する入力回路と、
前記内部回路から供給されるデータ信号に応じた制御信号を生成する出力回路と、
前記基準電源を動作電源として受け取り、前記制御信号に基づいて電圧信号を外部装置に供給するための入出力回路と、
を備えたことを特徴とする付記１０記載のバッファ回路。
（付記１４）  前記外部電圧信号が前記高電圧電源以下の電圧である場合に該高電圧電源の電圧を有し、前記外部電圧信号が前記高電圧電源よりも高い電圧である場合に前記外部電圧信号に由来する電圧を有する電圧信号を生成するトレラント回路を備え、
前記入力回路及び前記基準電源生成回路は、前記トレラント回路から前記電圧信号を受け取ることを特徴とする付記１１又は１３に記載のバッファ回路。
（付記１５）  前記外部電圧信号が前記高電圧電源以下の電圧である場合に該高電圧電源の電圧を有し、前記外部電圧信号が前記高電圧電源よりも高い電圧である場合に前記外部電圧信号に由来する電圧を有する電圧信号を生成するトレラント回路を備え、
前記入出力回路及び前記基準電源生成回路は、前記トレラント回路から前記電圧信号を受け取ることを特徴とする付記１２又は１３に記載のバッファ回路。
【図面の簡単な説明】
【００８０】
【図１】一実施形態の入出力バッファのブロック回路図である。
【図２】入出力回路の回路図である。
【図３】トレラント回路の回路図である。
【図４】入力回路の回路図である。
【図５】電源作成回路の回路図である。
【図６】トランジスタの構成図である。
【図７】マルチフィンガー構造のトランジスタのレイアウト図である。
【図８】電源作成回路の動作特性図である。
【図９】電源作成回路の一部回路図である。
【図１０】電源作成回路の動作特性図である。
【図１１】別の電源作成回路の一部回路図である。
【図１２】電源作成回路の動作特性図である。
【図１３】別の電源作成回路の一部回路図である。
【図１４】電源作成回路の動作特性図である。
【図１５】別の電源作成回路の一部回路図である。
【図１６】電源作成回路の動作特性図である。
【図１７】別の電源作成回路の一部回路図である。
【図１８】電源作成回路の動作特性図である。
【図１９】別の電源作成回路の一部回路図である。
【図２０】電源作成回路の動作特性図である。
【図２１】別の電源作成回路の一部回路図である。
【図２２】電源作成回路の動作特性図である。
【図２３】別の電源作成回路の一部回路図である。
【図２４】電源作成回路の動作特性図である。
【図２５】別の電源作成回路の一部回路図である。
【図２６】電源作成回路の動作特性図である。
【図２７】別の電源作成回路の一部回路図である。
【図２８】電源作成回路の動作特性図である。
【図２９】別の電源作成回路の回路図である。
【図３０】別の電源作成回路の一部回路図である。
【図３１】電源作成回路の動作特性図である。
【図３２】別の電源作成回路の一部回路図である。
【図３３】別の電源作成回路の一部回路図である。
【図３４】従来の電源作成回路の回路図である。
【図３５】従来の電源作成回路の回路図である。
【符号の説明】
【００８１】
１１  バッファ回路としての入出力バッファ
１６  基準電源生成手段としての電源作成回路
２１  保護回路
Ｐｔ２１，Ｐｔ２１ａ，Ｐｔ２１ｂ  第１トランジスタとしてのＰチャネルＭＯＳトランジスタ
Ｐｔ１１〜Ｐｔ１５  保護手段を構成する複数のＭＯＳトランジスタとしてのＰチャネルＭＯＳトランジスタ
Ｎｔ１３  第２トランジスタとしてのＮチャネルＭＯＳトランジスタ
ＥＢ  外部電圧信号としての電圧信号
ＶＤＥ  高電位電源としての第１の高電位電源
ＶＳＳ  低電位電源
ＶＤ０  基準電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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