(57)【要約】【課題】半導体装置の放熱性を向上させ、素子で生じた熱が特定の回路に伝達され難くする。【解決手段】半導体装置は、第１素子分離絶縁膜４１と、それにより熱伝導率の低い第２素子分離絶縁膜４２とを備えている。熱の伝達を抑制したいＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間には、熱伝導率の低い第２素子分離絶縁膜４２を配設し、それ以外の素子間には第１素子分離絶縁膜４１を配設する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層に形成された複数の半導体素子と、
前記半導体素子それぞれの形成領域を規定する素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、
前記複数の半導体素子のうちの所定の組の間に配設された第１分離膜と、
前記複数の半導体素子のうちの前記所定の組とは異なる組の間に配設され、前記第１分離膜よりも熱伝導率が低い第２分離膜とを含む
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第２分離膜の上側に接続する第１プラグと、
前記半導体素子を覆う層間絶縁膜とをさらに備え、
前記第１プラグは、
前記層間絶縁膜内に形成されており、当該層間絶縁膜よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記第２分離膜の下側に接続する第２プラグをさらに備え、
前記第２プラグは、
前記半導体層内に形成されており、当該半導体層よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２記載の半導体装置であって、
前記第２分離膜の下側に接続する第２プラグをさらに備え、
前記半導体層は、
所定の支持基板上に形成された絶縁体層上に配設されており、
前記第２プラグは、
前記絶縁体層内に形成されており、当該絶縁体層よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第２プラグは、前記絶縁体層を貫通して、前記支持基板に接続している
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第２プラグは、前記支持基板と同種の材料により形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項３から請求項５のいずれか記載の半導体装置であって、
前記複数の半導体素子は、ＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタのゲート電極の一部は、前記第２分離膜上に延在しており、
前記第２プラグは、
前記ゲート電極の下方に配設され、前記第２分離膜の下側からその内部に嵌入しており、当該第２分離膜よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項８】
半導体層に形成された複数の半導体素子と、
前記半導体素子それぞれの形成領域を規定する素子分離絶縁膜と、
前記素子分離絶縁膜の上側に接続する第１プラグと、
前記半導体素子を覆う層間絶縁膜とを備え、
前記第１プラグは、
前記層間絶縁膜内に形成されており、当該層間絶縁膜よりも熱伝導率が高い、
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記素子分離絶縁膜の下側に接続する第２プラグをさらに備え、
前記第２プラグは、
前記半導体層内に形成されており、当該半導体層よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置であって、
前記素子分離絶縁膜の下側に接続する第２プラグをさらに備え、
前記半導体層は、
所定の支持基板上に形成された絶縁体層上に配設されており、
前記第２プラグは、
前記絶縁体層内に形成されており、当該絶縁体層よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第２プラグは、前記絶縁体層を貫通して、前記支持基板に接続している
ことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第２プラグは、前記支持基板と同種の材料により形成されている
ことを特徴とする半導体装置。
【請求項１３】
請求項９から請求項１１のいずれか記載の半導体装置であって、
前記複数の半導体素子は、ＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタのゲート電極の一部は、前記素子分離絶縁膜上に延在しており、
前記第２プラグは、
前記ゲート電極の下方に配設され、前記素子分離絶縁膜の下側からその内部に嵌入しており、当該素子分離絶縁膜よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項１４】
半導体層に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタの形成領域を規定する素子分離絶縁膜と、
前記素子分離絶縁膜の下側に接続するプラグとを備え、
前記ＭＯＳトランジスタのゲート電極の一部は、前記素子分離絶縁膜上に延在しており、
前記プラグは、
前記ゲート電極の前記一部の下方に配設され、前記素子分離絶縁膜の下側からその内部に嵌入しており、当該素子分離絶縁膜よりも熱伝導率が高い、
ことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記プラグは、
前記素子分離絶縁膜内から前記半導体層内に突出しており、当該半導体層よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置であって、
前記半導体層は、
所定の支持基板上に形成された絶縁体層上に配設されており、
前記プラグは、
前記素子分離絶縁膜内から前記絶縁体層内に突出しており、当該絶縁体層よりも熱伝導率が高い
ことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記プラグは、前記絶縁体層を貫通して、前記支持基板に接続している
ことを特徴とする半導体装置。
【請求項１８】
支持基板上に形成された絶縁体層と、
前記絶縁体層上に形成された半導体層と、
前記半導体層に形成された複数の半導体素子と、
前記半導体素子それぞれの形成領域を規定する素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、
前記絶縁体層よりも熱伝導率が高く、当該絶縁体層を貫通して前記支持基板に接続している
ことを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記素子分離絶縁膜は、
前記半導体層との境界に、所定の拡散防止膜を備える
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特に、放熱性の向上を図るための技術に関するものである。
【背景技術】
【０００２】
一般的に、例えばＭＯＳトランジスタなどの半導体素子に電流が流れると、それに起因する熱が発生する。その熱は、近接する素子にまで伝達される。
【０００３】
例えば、バルクシリコン基板に形成された半導体装置（バルクデバイス）で熱シミュレーションすると、ゲート電極同士の間隔が０．２μｍである２つのＭＯＳトランジスタにおいて、一方のトランジスタが発熱してゲート電極の温度が３８５Ｋに上昇すると、他方のトランジスタのゲート電極の温度も３１６Ｋにまで上昇する結果となる。
【０００４】
また、シリコン基板上に配設された酸化膜層（ＢＯＸ（Buried Oxide）層）上にシリコン層（ＳＯＩ（Silicon On Insulator）層）が形成されて成るＳＯＩ基板を用いた半導体装置（以下「ＳＯＩデバイスと」と称する）が知られている。ＳＯＩデバイスは、寄生容量の低減、消費電力の低減および動作の高速化が可能であり、通信用ＬＳＩや携帯機器などに広く使用されている。しかし、ＢＯＸ層は熱伝導率が低く、素子で発生した熱が拡散し難いので、ＳＯＩデバイスはバルクシリコンに比べると放熱性が良くない。
【０００５】
例えば、上記の熱シミュレーションをＳＯＩデバイスに対して行った場合、２つのＭＯＳトランジスタ（ゲート電極同士の間隔は上と同じく０．２μｍ）において、一方のトランジスタが発熱してゲート電極の温度が３８５Ｋに上昇すると、他方のトランジスタのゲート電極の温度も３４６Ｋにまで上昇する結果となる。
【０００６】
半導体素子の温度が上昇すると、その電流駆動能力の低下を招いてしまい問題となるので、ＳＯＩデバイスの放熱性を向上させる技術として、ＳＯＩ層およびＢＯＸ層を貫通する放熱用のトレンチを形成し、当該トレンチにポリシリコンなどの活性体を埋設する技術が提案されている（例えば特許文献１）。
【０００７】
また、本発明者等によって、ＳＯＩ層に形成された素子分離絶縁膜の下に、ＢＯＸ層を貫通するポリシリコンのプラグを形成する技術が提案されている。ポリシリコンは、ＢＯＸ層（酸化シリコン）よりも熱伝導率が高いので、この構造によってもＳＯＩデバイスの放熱性は向上すると考えられる。
【０００８】
【特許文献１】特開１１−３５４８０７号公報
【特許文献２】特開２００２−１５８３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、半導体素子の温度が上昇すると、その電流駆動能力の低下を招いてしまい問題となる。さらに、その熱が近接する回路に伝わると、その回路の特性劣化まで引き起こしてしまう。例えば、アナログ回路のトランジスタは、オン状態になる期間が長いため発熱しやすいが、その熱がロジック回路に伝達されると該ロジック回路の高速動作を妨げてしまう。特に、ＳＯＩデバイスは下方に熱伝導率の低いＢＯＸ層があるため、横方向に熱が拡散しやすいので、これらの問題はより大きくなる。
【００１０】
また、高速動作を目的としたＳＯＩデバイスは、比較的薄いＳＯＩ層に形成され、該ＳＯＩ層に形成されるＭＯＳトランジスタのソース・ドレイン領域はＳＯＩ層の下面にまで達する構造になる（例えば図１参照）。その構造により、ソース・ドレイン領域における接合容量が低く抑えられるので高速動作が可能になる。しかし、ＳＯＩ層が薄いため発熱量が大きくなりやすいという欠点もあり、そのようなＳＯＩデバイスの放熱性のさらなる向上が望まれている。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、半導体装置において、放熱性を向上させ、素子で生じた熱が特定の回路に伝達され難くすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の局面に係る半導体装置は、半導体層に形成された複数の半導体素子と、前記半導体素子それぞれの形成領域を規定する素子分離絶縁膜とを備え、前記素子分離絶縁膜が、前記複数の半導体素子のうちの所定の組の間に配設された第１分離膜と、前記複数の半導体素子のうちの前記所定の組とは異なる組の間に配設され、前記第１分離膜よりも熱伝導率が低い第２分離膜とを含むものである。
【００１３】
本発明の第２の局面に係る半導体装置は、半導体層に形成された複数の半導体素子と、前記半導体素子それぞれの形成領域を規定する素子分離絶縁膜と、前記素子分離絶縁膜の上側に接続する第１プラグと、前記半導体素子を覆う層間絶縁膜とを備え、前記第１プラグが、前記層間絶縁膜内に形成されており、当該層間絶縁膜よりも熱伝導率が高いものである。
【００１４】
本発明の第３の局面に係る半導体装置は、半導体層に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタの形成領域を規定する素子分離絶縁膜と、前記素子分離絶縁膜の下側に接続するプラグとを備え、前記ＭＯＳトランジスタのゲート電極の一部は、前記素子分離絶縁膜上に延在しており、前記プラグが、前記ゲート電極の前記一部の下方に配設され、前記素子分離絶縁膜の下側からその内部に嵌入しており、当該素子分離絶縁膜よりも熱伝導率が高いものである。
【００１５】
本発明の第４の局面に係る半導体装置は、支持基板上に形成された絶縁体層と、前記絶縁体層上に形成された半導体層と、前記半導体層に形成された複数の半導体素子と、前記半導体素子それぞれの形成領域を規定する素子分離絶縁膜とを備え、前記素子分離絶縁膜は、前記絶縁体層よりも熱伝導率が高く、当該絶縁体層を貫通して前記支持基板に接続しているものである。
【発明の効果】
【００１６】
本発明の第１の局面によれば、素子分離絶縁膜が、複数の半導体素子のうちの所定の組の間に配設された第１分離膜と、複数の半導体素子のうちの所定の組とは異なる組の間に配設され、第１分離膜よりも熱伝導率が低い第２分離膜とを含むので、上記所定の組の間における熱伝導が抑制される。よって、上記所定の組の片方が発生した熱によって、他方の電気的特性が悪影響を受けることを回避できる。また、素子分離絶縁膜のうち必要な部分のみに第２分離膜を配設するにすることで、当該第２分離膜を使用することによる放熱性の劣化は最小限に抑えられる。
【００１７】
本発明の第２の局面によれば、半導体装置が、素子分離絶縁膜の上側に接続する第１プラグが、層間絶縁膜内に形成されており、当該層間絶縁膜よりも熱伝導率が高いものであるので、半導体素子で発生した熱が、第１プラグを通して上方に放熱される。よって、素子分離絶縁膜を挟んで形成された半導体素子間における熱伝導が抑制される。
【００１８】
本発明の第３の局面によれば、ＭＯＳトランジスタのゲート電極の一部が素子分離絶縁膜上に延在し、素子分離絶縁膜の下側に接続する接続するプラグが、該ゲート電極の一部の下方に配設され、素子分離絶縁膜の下側からその内部に嵌入しており、当該素子分離絶縁膜よりも熱伝導率が高いので、ゲート電極下のチャネル領域で発生した熱は、プラグを通して下方に放熱される。よって、ＭＯＳトランジスタで発生した熱が他の素子に伝達することが抑制される。
【００１９】
本発明の第４の局面によれば、素子分離絶縁膜はが絶縁体層よりも熱伝導率が高く、当該絶縁体層を貫通して支持基板に接続しているので、ＭＯＳトランジスタで発生して周囲に拡散する熱は当該素子分離絶縁膜を介して支持基板へと放熱される。よって、ＭＯＳトランジスタで発生した熱が他の素子に伝達することが抑制される。
【発明を実施するための最良の形態】
【００２０】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構造を示す図である。当該半導体装置は、シリコン製の支持基板１、該支持基板１上の埋め込み酸化膜層２（以下「ＢＯＸ層２」と称す）および該ＢＯＸ層２上のシリコン層（以下「ＳＯＩ層３」と称す）から成るＳＯＩ基板に形成されたＳＯＩデバイスである。
【００２１】
ＳＯＩ層３の分離領域には、酸化シリコン（ＳｉＯ2）の第１素子分離絶縁膜４１および、アルミナ（Ａｌ2Ｏ3）の第２素子分離絶縁膜４２がそれぞれ形成される。アルミナの熱伝導率は、その形成条件により大きく左右されるが、本実施の形態において第２素子分離絶縁膜４２に使用されるアルミナは、第１素子分離絶縁膜４１を構成する酸化シリコンよりも熱伝導率が低いものを使用する。
【００２２】
それら第１および第２素子分離絶縁膜４１，４２によって規定される活性領域（素子形成領域）に、半導体素子としてのＭＯＳトランジスタＴ１，Ｔ２がそれぞれ形成されている。図１の例では、第１および第２素子分離絶縁膜４１，４２は共に、底部がＢＯＸ層２にまで達する、いわゆる「完全分離」である。また、図示は省略しているが、図１においてＭＯＳトランジスタＴ１の左側の活性領域や、ＭＯＳトランジスタＴ２の右側の活性領域にも半導体素子が形成されている。
【００２３】
以下の説明では、簡単のため、ＭＯＳトランジスタＴ１，Ｔ２を共にＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）として説明する。また、ＭＯＳトランジスタＴ１は発熱しやすいトランジスタであり、ＭＯＳトランジスタＴ２は熱の影響を受けやすいトランジスタであると仮定する。例えば、ＭＯＳトランジスタＴ１がアナログ回路に属し、ＭＯＳトランジスタＴ２がロジック回路に属する場合がそれに相当する。つまりこの例では、ＭＯＳトランジスタＴ１，Ｔ２間の熱の伝達（特にＭＯＳトランジスタＴ１からＭＯＳトランジスタＴ２への伝達）を抑制する必要がある。
【００２４】
図１に示すように、ＭＯＳトランジスタＴ１は、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４および該ソース・ドレイン領域１４に接続するＬＤＤ（Lightly Doped Drain）領域１３を有している。ゲート電極１２およびソース・ドレイン領域１４の上部には、それぞれシリサイド１２ａおよびシリサイド１４ａが形成されている。また、ゲート電極１２の側面には、サイドウォール２５が形成されている。同様に、ＭＯＳトランジスタＴ２は、ゲート絶縁膜２１、ゲート電極２２、ＬＤＤ領域２３、ソース・ドレイン領域２４を有している。ゲート電極２２およびソース・ドレイン領域２４の上部には、それぞれシリサイド２２ａおよびシリサイド２４ａが形成されている。ゲート電極２２の側面には、サイドウォール２５が形成されている。
【００２５】
これらＭＯＳトランジスタＴ１，Ｔ２の上には、エッチングストッパ５１を介して層間絶縁膜５２が形成されており、該ＭＯＳトランジスタＴ１，Ｔ２を覆っている。エッチングストッパ５１は、層間絶縁膜５２とのエッチング選択性を有する絶縁膜であり、層間絶縁膜５２内にコンタクトホールを形成する際に利用される。
【００２６】
層間絶縁膜５２内には、それぞれＭＯＳトランジスタＴ１，Ｔ２に接続するコンタクトプラグ１６，２６が形成されている。
【００２７】
本実施の形態では、第１素子分離絶縁膜４１を酸化シリコンで形成し、第２素子分離絶縁膜４２をアルミナで形成することで、両者の熱伝導率を互いに異ならしめている。上記のように、本実施の形態の第２素子分離絶縁膜４２を構成するアルミナは、酸化シリコンよりも熱伝導度が低い。つまり本実施の形態では、熱の伝達を抑制する必要があるＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ１との間に、熱伝導度の低い第２素子分離絶縁膜４２が配設される。そして、それ以外の部分にはそれよりも熱伝導度の高い第１素子分離絶縁膜４１が形成される。即ち、本実施の形態に係る半導体装置は、素子分離絶縁膜が、所定の組の間に配設された第１分離膜と、当該所定の組とは異なる組の間に配設され該第１分離膜よりも熱伝導率が低い第２分離膜とを含んでいる。
【００２８】
本実施の形態によれば、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間に熱伝導率の低い第２素子分離絶縁膜４２が配設されるので、その間での熱の伝達が抑制される。よって、ＭＯＳトランジスタＴ１で発生した熱によりＭＯＳトランジスタＴ２の電気的特性が劣化することを回避できる（もちろん、ＭＯＳトランジスタＴ２で熱が発生した場合には、その熱がＭＯＳトランジスタＴ１に伝達されることも回避できる）。例えば、ＭＯＳトランジスタＴ１がアナログ回路に属し、ＭＯＳトランジスタＴ２がロジック回路に属する場合、アナログ回路で発生した熱により、ロジック回路の高速動作特性が劣化することが抑制される。また、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間以外の部分では、第２素子分離絶縁膜４２よりも熱伝導率の高い第１素子分離絶縁膜４１が配設されているので、熱伝導度の低い第２素子分離絶縁膜４２が使用されることによる半導体装置の放熱性の劣化は、最小限に抑制される。
【００２９】
図２〜図１０は、実施の形態１に係る半導体装置の製造工程を示す図である。以下、これらの図を参照して、図１に示した半導体装置の製造工程を説明する。
【００３０】
まず、支持基板１上にＢＯＸ層２およびＳＯＩ層３が配設されたＳＯＩ基板を準備する。該ＳＯＩ基板は、ＳＩＭＯＸ（Separation by IMplanted OXygen）法、ウエハ貼り合わせ法、その他いかなる技術で形成されたものでもよい。
【００３１】
ＳＯＩ層３上に、シリコン酸化膜６１およびシリコン窒化膜６２を順次堆積し、その上に第２素子分離絶縁膜４２の形成領域の上方を開口したレジストパターン６３を形成する。そして当該レジストパターン６３をマスクにしてシリコン窒化膜６２をエッチングし、該シリコン窒化膜６２をパターニングする（図２）。
【００３２】
パターニングされたシリコン窒化膜６２をマスクにしてシリコン酸化膜６１およびＳＯＩ層３をエッチングし、ＳＯＩ層３内に第２素子分離絶縁膜４２のためのトレンチを形成する。そして、当該トレンチを埋めるように、アルミナ膜４２１を堆積する（図３）。続いてＣＭＰ（Chemical Mechanical Polishing）を行い、シリコン窒化膜６２上面のアルミナ膜４２１を除去し、続いてシリコン酸化膜６１をエッチングにより除去することで、ＳＯＩ層３内に第２素子分離絶縁膜４２が形成される（図４）。
【００３３】
そしてシリコン窒化膜６４を堆積し、今度はその上に第１素子分離絶縁膜４１の形成領域の上方を開口したレジストパターン６５を形成する。そして当該レジストパターン６５をマスクにしてシリコン窒化膜６４をエッチングすることによりパターニングする（図５）。
【００３４】
パターニングされたシリコン窒化膜６４をマスクにしてシリコン酸化膜６１およびＳＯＩ層３をエッチングし、ＳＯＩ層３内に第１素子分離絶縁膜４１のためのトレンチを形成する。そして、当該トレンチを埋めるように、シリコン酸化膜４１１を堆積する（図６）。そして再度ＣＭＰを行い、シリコン窒化膜６４上面のシリコン酸化膜４１１を除去することで、ＳＯＩ層３内に第１素子分離絶縁膜４１が形成される（図７）。
【００３５】
その後、シリコン窒化膜６４をエッチングして除去し、ＳＯＩ層３のＭＯＳトランジスタＴ１，Ｔ２を形成する領域に、ボロン（Ｂ）をイオン注入することでＰウェルを形成する。ＳＯＩ層３の上面のシリコン酸化膜６１を除去した後、再度シリコン酸化膜を数ｎｍ程度堆積し、その上にポリシリコンを数十ｎｍ程度堆積してパターニングすることでゲート絶縁膜１１，２１およびゲート電極１２，２２を形成する（図８）。
【００３６】
ゲート電極１２，２２をマスクにして砒素（Ａｓ）を、注入エネルギー数ｋｅＶ、ドーズ量１０14〜15ｃｍ-2程度の条件でイオン注入することで、ＬＤＤ領域２３，３３を形成する。そして全面にシリコン窒化膜を堆積し、それをエッチバックすることでゲート電極１２，２２の側面にサイドウォール１５，２５を形成する。そしてゲート電極１２，２２およびサイドウォール１５，２５をマスクにして、砒素を注入エネルギー数ｋｅＶ、ドーズ量１０15〜16ｃｍ-2程度の条件でイオン注入して、ソース・ドレイン領域１４，１５を形成する（図９）。以上で、ＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００３７】
その後、ＭＯＳトランジスタＴ１，Ｔ２上に所定の金属を堆積し、熱処理を行って当該金属とシリコンとを反応させて、ＭＯＳトランジスタＴ１，Ｔ２の上部にシリサイドを形成する。このとき、サイドウォール１５，２５、素子分離絶縁膜４１，４２の上面はシリサイド化されないため、結果としてゲート電極１２，２２およびソース・ドレイン領域１４，２４の上面に、自己整合的にシリサイド１２ａ，２２ａおよびシリサイド１４ａ，２４ａが形成されることとなる。ここで形成されるシリサイドの例としては、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイドなどが挙げられる。
【００３８】
そしてシリコン窒化膜を数十ｎｍ堆積してエッチングストッパ５１を形成し、さらにシリコン酸化膜を数百ｎｍ堆積して層間絶縁膜５２を形成し、そのごＣＭＰにより層間絶縁膜５２の上面を平坦化する（図１０）。
【００３９】
続いて、層間絶縁膜５２にコンタクト１６，２６のためのコンタクトホールを形成し、それらのコンタクトホールの底のエッチングストッパ５１を除去する。そしてＴｉやＴｉ／ＴｉＮなどのバリアメタル材を堆積し、さらにタングステン（Ｗ）やアルミニウム（Ａｌ）などのプラグ材を堆積することで各コンタクトホールを埋める。層間絶縁膜５２上面の余剰なプラグ材およびバリアメタル材を除去することで、コンタクトプラグ１６，２６が形成される。以上の工程により、図１に示した半導体装置が得られる。
【００４０】
また図１１、図１２は、実施の形態１の変形例示す図である。これらの図において、図１と同様の機能を有する要素には同一符号を付してある。
【００４１】
図１においては、第１および第２素子分離絶縁膜４１，４２は共に「完全分離」であったが、それらの一部を、底部がＢＯＸ層２にまで達しない、いわゆる「部分分離」にしてもよい。図１１は、第２素子分離絶縁膜４２を部分分離にした変形例を示している。第１および第２素子分離絶縁膜４１，４２を部分分離にするためには、それらを形成するためのトレンチをＳＯＩ層３に形成する工程において、当該トレンチをＢＯＸ層２にまで達しないように形成すればよい。
【００４２】
また、図１においては、半導体装置はＳＯＩ基板に形成されるＳＯＩデバイスとして説明したが、本発明はバルクのシリコン基板に形成されるバルクデバイスにも適用することも可能である。図１２は、図１と同様の構成を、バルクのＰ型シリコン基板に形成した例を示している。バルクデバイスの場合でも、製造工程は基本的に上で説明したＳＯＩデバイスの製法と同様であるので、ここでの説明は省略する。
【００４３】
但し、上述したように、ＳＯＩデバイスでは下方に熱伝導率の低いＢＯＸ層が存在するため、素子が発生した熱が横方向へ拡散しやすいので、近接する回路へ伝達されやすいという欠点があった。本実施の形態によれば、第２素子分離絶縁膜４２を設けることで、その部分における横方向の熱の伝達を抑制することができる。よって、本実施の形態はＳＯＩデバイスに適用した場合に、より大きな効果が得られると言える。
【００４４】
以上の説明においては、ＭＯＳトランジスタＴ１，Ｔ２を共にＮＭＯＳトランジスタとして説明したが、本発明の適用はそれに限定されるものではなく、例えばＰチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）でもよく、あるいはＮＭＯＳトランジスタとＰＭＯＳトランジスタとの組（即ちＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ）であってもよい。さらに、ＭＯＳトランジスタへの適用に限定されるものでもなく、他のあらゆる半導体素子に適用可能である。
【００４５】
また本実施の形態では、第１素子分離絶縁膜４１を酸化シリコン、第２素子分離絶縁膜４２をそれよりも熱伝導度が低いアルミナとして説明したが、熱伝導度が互いに異なる絶縁体であれば他の組合せでもよい。例えば、酸化シリコンと酸化ベリリウム（ＢｅＯ）との組合せでもよい。酸化ベリリウムは酸化シリコンよりも熱伝導度が高いので、この組合せを図１に適用する場合、第１素子分離絶縁膜４１を酸化ベリリウムで形成し、第２素子分離絶縁膜４２を酸化シリコンで形成すればよい。
【００４６】
以上の説明では素子分離絶縁膜の材料として、２種類の材料を組み合わせたが、互いに熱伝導率の異なる３種類以上の材料を組み合わせてもよい。その場合も、熱の伝達を抑制する必要がある部分の分離絶縁膜に、それらの材料の中から比較的熱伝導率の低いものを選択して使用すれば、上記と同様の効果を得ることができる。
【００４７】
＜実施の形態２＞
図１３は、実施の形態２に係る半導体装置の構造を示す図である。この図において、図１と同様の機能を有する要素には同一符号を付してある。図１と異なる点は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の素子分離領域にも、他の部分と同様に酸化シリコンで形成された第１素子分離絶縁膜４１が形成されていること、および、そのＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１の上に、放熱用プラグ３６が形成されていることである。放熱用プラグ３６は、コンタクトプラグ１６，２６と同様に層間絶縁膜５２内に形成され、第１素子分離絶縁膜４１の上側に接続し、当該層間絶縁膜５２（酸化シリコン）よりも熱伝導率が高い材料（タングステンやアルミニウム）により形成されている。ここでは、放熱用プラグ３６は、コンタクトプラグ１６，２６と同じ材料により形成している。それ以外は図１と同様であるので、ここでの詳細な説明は省略する。
【００４８】
本実施の形態によれば、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１に、熱伝導率の高い放熱用プラグ３６が配設されるので、ＭＯＳトランジスタＴ１で発生し、ＭＯＳトランジスタＴ２側に向かって拡散した熱は、放熱用プラグ３６を介して上方に放熱される。つまり、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることが抑制される。よって、その熱の影響でＭＯＳトランジスタＴ２の電気的特性が劣化することを回避できる。
【００４９】
図１４（ａ）〜（ｃ）は、放熱用プラグ３６のレイアウトの例を示す上面図である。この図において、図１３と同様の機能を有する要素には同一符号を付してある。図１４（ａ）〜（ｃ）それぞれのＡ−Ａ線に沿った断面が、図１３に相当する。放熱用プラグ３６は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１上に接続するように配置されていれば、その形状、サイズおよび個数は問わない。例えば図１４（ａ）の如く複数個配置されてもよいし、図１４（ｂ）の如く楕円型に一体形成されてもよい。また、図１４（ｃ）のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間にライン状に設けられてもよい。放熱用プラグ３６のサイズが大きいほど放熱性は向上する。
【００５０】
以下、図１３に示した半導体装置の製造工程を説明する。まず、準備したＳＯＩ基板のＳＯＩ層３上に、シリコン酸化膜７１およびシリコン窒化膜７２を順次堆積し、その上に第１素子分離絶縁膜４１の形成領域の上方を開口したレジストパターン７３を形成する。そして当該レジストパターン７３をマスクにしてシリコン窒化膜７２をエッチングし、該シリコン窒化膜７２をパターニングする（図１５）。
【００５１】
パターニングされたシリコン窒化膜７２をマスクにしてシリコン酸化膜７１およびＳＯＩ層３をエッチングし、ＳＯＩ層３内に第１素子分離絶縁膜４１のためのトレンチを形成する。そして、当該トレンチを埋めるように、シリコン酸化膜４１２を堆積する（図１６）。続いてＣＭＰを行い、シリコン窒化膜７２上面のシリコン酸化膜４１２を除去することで、第１素子分離絶縁膜４１が形成される（図１７）。
【００５２】
そして、シリコン窒化膜７２およびシリコン酸化膜７１を除去した後で、実施の形態１で図８〜図１０を用いて説明した工程と同様にして、ＭＯＳトランジスタＴ１，Ｔ２を形成し、エッチングストッパ５１および層間絶縁膜５２を形成する。
【００５３】
そして、層間絶縁膜５２にコンタクト１６，２６および放熱用プラグ３６のためのコンタクトホールを形成し、それらのコンタクトホールの底のエッチングストッパ５１を除去する。そしてＴｉやＴｉ／ＴｉＮなどのバリアメタル材を堆積し、さらにタングステン（Ｗ）やアルミニウム（Ａｌ）などのプラグ材を堆積することで各コンタクトホールを埋める。層間絶縁膜５２上面の余剰なプラグ材およびバリアメタル材を除去することで、コンタクトプラグ１６，２６および放熱用プラグ３６が形成される。以上の工程により、図１３に示した半導体装置が得られる。
【００５４】
図１８〜図２０は、実施の形態２の変形例示す図である。これらの図において、図１３と同様の機能を有する要素には同一符号を付してある。
【００５５】
図１３においては、第１素子分離絶縁膜４１を「完全分離」として説明したが、その一部を、底部がＢＯＸ層２にまで達しない「部分分離」にしてもよい。図１８は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１を、部分分離にした変形例を示している。
【００５６】
また図１３においては、半導体装置はＳＯＩ基板に形成されるＳＯＩデバイスとして説明したが、図１９のようにバルクのＰ型シリコン基板１０３に形成されるバルクデバイスにも適用することも可能である。但し本実施の形態でも、放熱用プラグ３６を設けることでその部分における横方向の熱の伝達を抑制することができるので、ＳＯＩデバイスに適用した場合により大きな効果が得られると言える。
【００５７】
さらに、本実施の形態は実施の形態１と組み合わせることも可能である。即ち、図２０のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間に、熱導電率の低い第２素子分離絶縁膜４２を設け、当該第２素子分離絶縁膜４２の上に、放熱用プラグ３６を形成してもよい。その場合、ＭＯＳトランジスタＴ１で発生した熱は、第２素子分離絶縁膜４２により拡散が抑制されると共に、放熱用プラグ３６を介して上方に放熱される。つまり、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることがさらに抑制される。
【００５８】
なお、図１３および図１８〜図２０に示した放熱用プラグ３６は、第１素子分離絶縁膜４１の上面に接触するように示しているが、第１素子分離絶縁膜４１の内部に嵌入するよう形成されていてもよい。
【００５９】
本実施の形態でも、ＭＯＳトランジスタＴ１，Ｔ２はＰＭＯＳトランジスタでもＣＭＯＳトランジスタであってもよい。また、本実施の形態もＭＯＳトランジスタ以外のあらゆる半導体素子に適用可能である。
【００６０】
＜実施の形態３＞
図２１は、実施の形態３に係る半導体装置の構造を示す図である。この図において、実施の形態２で示した図１３と同様の機能を有する要素には同一符号を付してある。図２１に示すように、本実施の形態では、図１３に示した放熱用プラグ３６に代えて、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１の下側に接続する放熱用プラグ３７を設ける。放熱用プラグ３７は、ＢＯＸ層２内に形成されており、当該ＢＯＸ層２よりも熱伝導率が高いものである。
【００６１】
本実施の形態によれば、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１に、熱伝導率の高い放熱用プラグ３７が配設されるので、ＭＯＳトランジスタＴ１で発生し、ＭＯＳトランジスタＴ２側に向かって拡散した熱は、放熱用プラグ３７を介して下方に放熱される。つまり、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることが抑制される。よって、その熱の影響でＭＯＳトランジスタＴ２の電気的特性が劣化することを回避できる。
【００６２】
また、図２１のように、放熱用プラグ３７はＢＯＸ層２を貫通して、その下の支持基板１に接続している。よって、放熱用プラグ３７に伝達した熱は、支持基板１へと直接的に放熱される。支持基板１を構成するシリコンはＢＯＸ層２よりも熱伝導度が高いため、放熱用プラグ３７が支持基板１に接続することにより、当該半導体装置の放熱性は向上する。
【００６３】
図２２（ａ）〜（ｃ）は、放熱用プラグ３７のレイアウトの例を示す上面図である。この図において、図２１と同様の機能を有する要素には同一符号を付してある。図２２（ａ）〜（ｃ）それぞれのＡ−Ａ線に沿った断面が、図２１に相当する。放熱用プラグ３７は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１の下に接続するように配置されていれば、その形状、サイズおよび個数は問わない。例えば図２２（ａ）の如く複数個配置されてもよいし、図２２（ｂ）の如く楕円型に一体形成されてもよい。また、図２２（ｃ）のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間にライン状に設けられてもよい。放熱用プラグ３７のサイズが大きいほど放熱性は向上する。
【００６４】
以下、図２１に示した半導体装置の製造工程を説明する。まず、準備したＳＯＩ基板のＳＯＩ層３上に、シリコン酸化膜８１およびシリコン窒化膜８２を順次堆積し、その上に放熱用プラグ３７の形成領域の上方を開口したレジストパターン８３を形成する。そして当該レジストパターン８３をマスクにしてシリコン窒化膜８２をエッチングし、該シリコン窒化膜８２をパターニングする（図２３）。
【００６５】
パターニングされたシリコン窒化膜８２をマスクにしてシリコン酸化膜８１、ＳＯＩ層３およびＢＯＸ層２をエッチングし、ＳＯＩ層３およびＢＯＸ層２に放熱用プラグ３７のためのトレンチを形成する。そして、例えばＴｉやＴｉ／ＴｉＮなどのバリアメタル（不図示）を堆積した後で、当該トレンチを埋めるように、例えばタングステンやアルミニウムなど放熱性の高いプラグ材３７１を堆積する（図２４）。続いてＣＭＰを行い、シリコン窒化膜８２上面のプラグ材３７１を除去することで、放熱用プラグ３７が形成される（図２５）。
【００６６】
そしてシリコン窒化膜８４を堆積し、その上に第１素子分離絶縁膜４１の形成領域の上方を開口したレジストパターン８５を形成する。そして当該レジストパターン８５をマスクにしてシリコン窒化膜８４をエッチングし、該シリコン窒化膜８４をパターニングする（図２６）。
【００６７】
パターニングされたシリコン窒化膜８４をマスクにしてシリコン酸化膜８１、ＳＯＩ層３、放熱用プラグ３７をエッチングし、ＳＯＩ層３内に第１素子分離絶縁膜４１のためのトレンチを形成する（図２７）。
【００６８】
続いて、実施の形態２で図１６および図１７を用いて説明した工程と同様にして、当該トレンチ内に第１素子分離絶縁膜４１を形成する。そして、シリコン窒化膜８４およびシリコン酸化膜８１を除去した後で、実施の形態１で図８〜図１０を用いて説明した工程と同様にして、ＭＯＳトランジスタＴ１，Ｔ２を形成し、エッチングストッパ５１および層間絶縁膜５２を形成する。そして、実施の形態１と同様にして、層間絶縁膜５２内にコンタクト１６，２６を形成すれば、図２１に示した半導体装置が得られる。
【００６９】
また図２８〜図３２は、実施の形態３の変形例示す図である。これらの図において、図２１と同様の機能を有する要素には同一符号を付してある。
【００７０】
第１素子分離絶縁膜４１のためのトレンチを形成する工程（図２７）において、ＳＯＩ層３とタングステンやアルミニウムの放熱用プラグ３７とは、エッチング選択性を有しているので、それぞれ個別の手法でエッチングする必要がある。但し、トレンチ内の放熱用プラグ３７は必ずしも除去しなくてもよい。トレンチ内の放熱用プラグ３７を除去しないまま第１素子分離絶縁膜４１を形成した場合、図２８に示すように放熱用プラグ３７が第１素子分離絶縁膜４１の内部に嵌入する構成になるが、上記と同様に放熱性向上の効果は得られる。
【００７１】
また、図２１においては、第１素子分離絶縁膜４１を全て「完全分離」として説明したが、その一部を、底部がＢＯＸ層２にまで達しない「部分分離」にしてもよい。図２９は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１を、部分分離にした変形例を示している。この場合、放熱用プラグ３７が、第１素子分離絶縁膜４１の下のＳＯＩ層３に接するようになるため、図２１の構成よりもＭＯＳトランジスタＴ１で発生した熱が放熱用プラグ３７に伝わりやすい。よって、完全分離の場合よりも放熱効果は高くなる。
【００７２】
さらに、図２１においては、半導体装置はＳＯＩ基板に形成されるＳＯＩデバイスとして説明したが、図３０のようにバルクのＰ型シリコン基板１０３に形成されるバルクデバイスにも適用することも可能である。但し本実施の形態でも、放熱用プラグ３７を設けることでその部分における横方向の熱の伝達を抑制することができるので、ＳＯＩデバイスに適用した場合により大きな効果が得られると言える。
【００７３】
本実施の形態は実施の形態１と組み合わせることも可能である。即ち、図３１のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間に、熱導電率の低い第２素子分離絶縁膜４２を設け、当該第２素子分離絶縁膜４２の下に、放熱用プラグ３７を設けてもよい。その場合、ＭＯＳトランジスタＴ１で発生した熱は、第２素子分離絶縁膜４２により拡散が抑制されると共に、放熱用プラグ３７を介して下方に放熱される。つまり、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることがさらに抑制される。
【００７４】
また、本実施の形態は実施の形態２と組み合わせることも可能である。即ち、図３２のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１の上に熱伝導度の高いコンタクトプラグ２６を設けると共に、当該第２素子分離絶縁膜４２の下に放熱用プラグ３７を設けてもよい。その場合、ＭＯＳトランジスタＴ１で発生した熱は、放熱用プラグ３６を介して上方に放熱されると共に、放熱用プラグ３７を介して上方に放熱される。つまり、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることがさらに抑制される。
【００７５】
さらに、実施の形態１〜３を組み合わせ、図３３のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間に、熱導電率の低い第２素子分離絶縁膜４２を設けると共に、当該第２素子分離絶縁膜４２の上下に、それぞれ放熱用プラグ３６，３７を設けてもよい。半導体装置の放熱性がさらに高くなり、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることが抑制される。
【００７６】
また、本実施の形態でも、ＭＯＳトランジスタＴ１，Ｔ２はＰＭＯＳトランジスタでもＣＭＯＳトランジスタであってもよい。また、本実施の形態もＭＯＳトランジスタ以外のあらゆる半導体素子に適用可能である。
【００７７】
＜実施の形態４＞
図３４および図３５は、実施の形態４に係る半導体装置の構造を示す図である。図３４は半導体装置の上面図であり、同図のＢ−Ｂ線に沿った断面が図３５に相当する。これらの図において、図１に示したものと同様の機能を有する要素には同一符号を付してある。
【００７８】
図３４および図３５に示すように、支持基板１、ＢＯＸ層２およびＳＯＩ層３から成るＳＯＩ基板に、ＭＯＳトランジスタＴ３が形成されている。ＭＯＳトランジスタＴ３の活性領域（形成領域）は、第１素子分離絶縁膜４１により規定されている。当該活性領域上には、ゲート絶縁膜９４を介してゲート電極９１が形成されている。ゲート電極９１の上面にはシリサイド９１ａが形成されている。ＭＯＳトランジスタＴ３は、エッチングストッパ５１および層間絶縁膜５２により覆われている。そして、ＭＯＳトランジスタＴ１のソース・ドレイン領域９０上にはコンタクトプラグ９２が形成され、ゲート電極９１上にはコンタクトプラグ９５が形成されている。
【００７９】
実施の形態３と同様に、ＭＯＳトランジスタＴ３の形成領域を規定する第１素子分離絶縁膜４１の下側には、それに接続する放熱用プラグ９３が形成される。ＭＯＳトランジスタＴ３のゲート電極９１の一部は、第１素子分離絶縁膜４１上に延在しており、該放熱用プラグ９３は、そのゲート電極９１における第１素子分離絶縁膜４１上に延在する部分の下方に配設され、実施の形態３において図３０に示した変形例と同様に、第１素子分離絶縁膜４１の下側からその内部に嵌入している。放熱用プラグ９３は、第１素子分離絶縁膜４１よりも熱伝導率が高い材料で形成されている。また、放熱用プラグ９３は、ＢＯＸ層２を貫通してその下の支持基板１に接続している。
【００８０】
通常、ＭＯＳトランジスタＴ３に流れる電流に起因する熱は、主にゲート電極９１の下のチャネル領域において発生する。上記の構成によれば、放熱用プラグ９３は該チャネル領域に近い位置に配設されることとなる。従って、ＭＯＳトランジスタＴ３で発生した熱が、効率良く放熱用プラグ９３に伝達されるようになるので、より高い放熱性能が得られる。また、放熱用プラグ９３が、ＢＯＸ層２を貫通してシリコンの支持基板１に接続しているので、放熱用プラグ９３に伝達された熱は、支持基板１へと効率良く放熱される。
【００８１】
また図示は省略するが、本実施の形態も、バルクのシリコン基板に形成されるバルクデバイスへ適用することも可能である。その場合、放熱用プラグは第１素子分離絶縁膜内からシリコン基板（即ち半導体層）内へと突出することになるので、放熱用プラグとしてシリコン基板よりも熱伝導度が高ものを使用すれば、放熱性向上の効果を得ることができる。
【００８２】
なお、本実施の形態は、実施の形態３における放熱用プラグの位置を特定の位置に変更しただけである。よって、その製造工程は、ほぼ実施の形態３で説明したものと同様であるので、ここでの説明は省略する。
【００８３】
＜実施の形態５＞
図３６は、実施の形態５に係る半導体装置の構造を示す図である。これらの図において、実施の形態３で示した図２１と同様の機能を有する要素には同一符号を付してある。
【００８４】
実施の形態３と同様に、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の第１素子分離絶縁膜４１の下にそれに接続する放熱用プラグ３８が形成され、当該放熱用プラグ３８は、ＢＯＸ層２を貫通して支持基板１に接続している。
【００８５】
但し本実施の形態では、放熱用プラグ３８は、支持基板１と同種の材料により形成されたものである。例えば、支持基板１がシリコンで形成されている場合、放熱用プラグ３８はシリコンやポリシリコンなどシリコンを主成分とする材料により形成される。また例えば、支持基板１がサファイアで形成されている場合、放熱用プラグ３８もサファイアを主成分とする材料により形成される。それ以外の点は、実施の形態３と同様であるのでここでの説明は省略する。
【００８６】
放熱用プラグ３８が支持基板１と同種の材料で形成される場合も、放熱用プラグ３８がＢＯＸ層２よりも高い熱伝導率を有していれば、実施の形態３と同様の効果が得られることは明らかである。
【００８７】
また、本実施の形態のように放熱用プラグ３８と支持基板１と同種の材料で形成する場合は、当該半導体装置の製造プロセスにおける放熱用プラグ３８および第１素子分離絶縁膜４１の形成工程が容易になるという利点も得られる。以下、その形成工程について説明する。なお、ここでは支持基板１はシリコンにより形成されていると仮定して説明を行う。
【００８８】
まず、本実施の形態における放熱用プラグ３８および第１素子分離絶縁膜４１の第１の形成手法を説明する。まず、実施の形態２と同様に、ＳＯＩ基板のＳＯＩ層３上に、シリコン酸化膜７１およびシリコン窒化膜７２を順次堆積し、その上に第１素子分離絶縁膜４１の形成領域の上方を開口したレジストパターン７３を形成する。そして当該レジストパターン７３をマスクにしてシリコン窒化膜７２をエッチングし、該シリコン窒化膜７２をパターニングする（実施の形態２の図１５）。
【００８９】
パターニングされたシリコン窒化膜７２をマスクにしてシリコン酸化膜７１およびＳＯＩ層３をエッチングし、ＳＯＩ層３内に第１素子分離絶縁膜４１のためのトレンチ４１ａを形成する。さらに、放熱用プラグ３８を形成する領域を開口したレジストパターン１０１を形成し、それをマスクにＢＯＸ層２をエッチングすることで、第１素子分離絶縁膜４１の底部に放熱用プラグ３８を形成するための開口３８ａを形成する。このとき開口３８ａがＢＯＸ層２に達するように形成する（図３７）。そしてレジストパターン１０１を除去する（図３８）。
【００９０】
そして、選択エピタキシャル成長により、開口３８ａ内に露出したシリコンの支持基板１の上面にシリコン層を成長させる。それにより、放熱用プラグ３８が形成される（図３９）。選択エピタキシャル成長を用いれば、開口３８ａ内に露出した支持基板１の上面のみにシリコン層を成長させることができるので、シリコンで形成された放熱用プラグ３８をＣＭＰなどを用いることなく容易に形成することができる。また、選択エピタキシャル成長により放熱用プラグ３８の形成した時点で、図３９のように、第１素子分離絶縁膜４１のためのトレンチ４１ａ内には何も埋め込まれていないので、そのまま第１素子分離絶縁膜４１の形成工程（実施の形態２の図１６）に移行することができる。
【００９１】
その後は、ＭＯＳトランジスタＴ１、Ｔ２の形成工程に移行するが、当該工程は実施の形態１で図８〜図１０を用いて説明した工程と同様であるので、ここでは説明は省略する。
【００９２】
次に、本実施の形態における放熱用プラグ３８および第１素子分離絶縁膜４１の第２の形成手法を説明する。まず第１の形成手法と同様にして、ＳＯＩ層３内に第１素子分離絶縁膜４１のためのトレンチ４１ａを形成し、さらに該トレンチ４１ａの底部に放熱用プラグ３８のための開口３８ａをＢＯＸ層２に達するように形成する（図３７）。そしてレジストパターン１０１を除去する（図３８）。
【００９３】
その後、全面に例えばシリコンやポリシリコンなどのシリコン系膜３８１を堆積して、トレンチ４１ａおよび開口３８ａを埋める（図４０）。そしてシリコン窒化膜７２上面のシリコン系膜３８１を除去し、さらにそのシリコン窒化膜７２をマスクとするエッチングにより、トレンチ４１ａ内部のシリコン系膜３８１を除去する。このとき、該トレンチ底部の開口３８ａ内にシリコン系膜３８１が残存するようにエッチングを停止させることにより、その部分に放熱用プラグ３８が形成される（図４１）。この時点では図４１のように、トレンチ４１ａ内には何も埋め込まれていないので、そのまま第１素子分離絶縁膜４１の形成工程（実施の形態２の図１６）に移行することができる。
【００９４】
上述した実施の形態３における製造プロセスでは、放熱用プラグ３７および第１素子分離絶縁膜４１の形成の際には、パターニング時のハードマスクを２回（図２３〜図２７に示すシリコン窒化膜８２およびシリコン窒化膜８４）形成していた。それに対し、この第２の形成手法によれば、放熱用プラグ３７と第１素子分離絶縁膜４１とを、実施の形態２のようにシリコン窒化膜７２のみを用いて形成できるので、形成プロセスが簡略化されている。
【００９５】
その後は、ＭＯＳトランジスタＴ１、Ｔ２の形成工程に移行するが、当該工程は実施の形態１で図８〜図１０を用いて説明した工程と同様であるので、ここでは説明は省略する。
【００９６】
このように、放熱用プラグ３８を支持基板１と同種の材料で形成する場合には、放熱用プラグ３８および第１素子分離絶縁膜４１の形成工程を容易にすることが可能になる。また、選択エピタキシャル成長による形成が可能になるなど、形成工程の自由度が向上するので、製造プロセスの簡略化に寄与できる。
【００９７】
また、図３６においては、第１素子分離絶縁膜４１の下側のみに放熱用プラグ３８を形成した構成を示したが、実施の形態２を適用し、図４２のように当該第１素子分離絶縁膜４１の上にも熱伝導度の高い放熱用プラグ３６を設けてもよい。その場合、ＭＯＳトランジスタＴ１で発生した熱は、放熱用プラグ３８を介して下方に放熱されると共に、放熱用プラグ３６を介して上方にも放熱されるようになるので、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることがさらに抑制される。
【００９８】
＜実施の形態６＞
図４３は、実施の形態６に係る半導体装置の構造を示す図である。この図において、図１と同様の機能を有する要素には同一符号を付してあるので、それらのここでの詳細な説明は省略する。
【００９９】
本実施の形態においては、ＭＯＳトランジスタＴ１，Ｔ２の活性領域を規定する素子分離絶縁膜として、酸化ベリリウム（ＢｅＯ）の第３素子分離絶縁膜４３が形成される。酸化ベリリウムは、ＢＯＸ層２を構成する酸化シリコンよりも熱伝導度の高い。図４３に示すように、この第３素子分離絶縁膜４３はＢＯＸ層２を貫通して支持基板１に接続している。これらのことを除いては、図１と同様の構成を有している。
【０１００】
本実施の形態によれば、ＭＯＳトランジスタＴ１，Ｔ２の活性領域を規定する第３素子分離絶縁膜４３は熱伝導率が高く、且つ、ＢＯＸ層２を貫通して支持基板１に接続しているので、ＭＯＳトランジスタＴ１で発生して周囲に拡散する熱は当該第３素子分離絶縁膜４３を介して支持基板１へと放熱される。その結果、ＭＯＳトランジスタＴ１で発生した熱が、ＭＯＳトランジスタＴ２に伝達されることが抑制される。よって、その熱の影響でＭＯＳトランジスタＴ２の電気的特性が劣化することを回避できる（もちろん、ＭＯＳトランジスタＴ２で熱が発生した場合には、その熱がＭＯＳトランジスタＴ１に伝達されることも回避できる）。
【０１０１】
以下、図４３に示した半導体装置の製造工程を説明する。まず支持基板１、ＢＯＸ層２およびＳＯＩ層３が積層して成るＳＯＩ基板を準備し、ＳＯＩ層３上にシリコン酸化膜１７１およびシリコン窒化膜１７２を順次堆積し、その上に第３素子分離絶縁膜４３の形成領域の上方を開口したレジストパターン１７３を形成する。そして当該レジストパターン１７３をマスクにしてシリコン窒化膜１７２をエッチングし、該シリコン窒化膜１７２をパターニングする（図４４）。
【０１０２】
パターニングされたシリコン窒化膜１７２をマスクにしてシリコン酸化膜１７１、ＳＯＩ層３、さらにＢＯＸ層２をエッチングすることにより、第１素子分離絶縁膜４１のためのトレンチを形成する。この工程では当該トレンチを、ＢＯＸ層２を貫通して支持基板１にまで達するように形成する（図４５）。そして当該トレンチを埋めるように、酸化ベリリウム膜４３１を堆積する（図４６）。続いてＣＭＰを行い、シリコン窒化膜１７２上面の酸化ベリリウム膜４３１を除去することで、支持基板１に接続する第３素子分離絶縁膜４３が形成される（図４７）。
【０１０３】
そして、シリコン窒化膜１７２およびシリコン酸化膜１７１を除去し、その後は実施の形態１で図８〜図１０を用いて説明した工程と同様にして、ＭＯＳトランジスタＴ１，Ｔ２を形成し、エッチングストッパ５１および層間絶縁膜５２を形成し、層間絶縁膜５２内にコンタクト１６，２６を形成する。以上の工程により、図４３に示した半導体装置が得られる。
【０１０４】
なお、本実施の形態においては、第３素子分離絶縁膜４３を、酸化ベリリウムとして説明したが、ＢＯＸ層２（酸化シリコン）よりも熱伝導率が低い絶縁体であれば他の材料を用いてもよい。例えば、熱伝導率がＢＯＸ層２よりも高くなるように形成したアルミナ（先に述べたように、アルミナの熱伝導率はその形成条件によって大きく左右する）を用いてもよい。
【０１０５】
また本実施の形態でも、ＭＯＳトランジスタＴ１，Ｔ２はＰＭＯＳトランジスタでもＣＭＯＳトランジスタであってもよい。また、本実施の形態もＭＯＳトランジスタ以外のあらゆる半導体素子に適用可能である。
【０１０６】
＜実施の形態７＞
図４８は、実施の形態７に係る半導体装置の構造を示す図である。この図において、実施の形態６で示した図４３と同様の機能を有する要素には同一符号を付してある。図４３と異なる点は、第３素子分離絶縁膜４３におけるＳＯＩ層３との境界に、薄い拡散防止膜４４を有している点である。本実施の形態では、第３素子分離絶縁膜４３は酸化ベリリウムであり、拡散防止膜４４は酸化シリコン（ＳｉＯ2）あるいは窒化シリコン（Ｓｉ3Ｎ4）である。そのことを除いては図４３と同様であるので、ここでの詳細な説明は省略する。
【０１０７】
実施の形態６では、酸化ベリリウム（あるいはアルミナ）の第３素子分離絶縁膜４３をＳＯＩ層３を直接形成したが、その場合、第３素子分離絶縁膜４３からＳＯＩ層３内へ金属原子等の不純物が拡散してＭＯＳトランジスタＴ１，Ｔ２の電気的特性が劣化することが懸念される。それに対し本実施の形態においては、第３素子分離絶縁膜４３がＳＯＩ層３との境界に拡散防止膜４４を備えるので、第３素子分離絶縁膜４３からＳＯＩ層３への不純物の拡散は防止される。
【０１０８】
なお且つ実施の形態６と同様に、ＭＯＳトランジスタＴ１で発生した熱を第３素子分離絶縁膜４３を通して支持基板１に放熱でき、その熱によるＭＯＳトランジスタＴ２への悪影響を回避できる（もちろん、ＭＯＳトランジスタＴ２で熱が発生した場合には、その熱を放熱することもできる）。
【０１０９】
但し本実施の形態では、拡散防止膜４４は酸化シリコンあるいは窒化シリコンであり、酸化ベリリウムの第３素子分離絶縁膜４３よりも熱伝導率が低い。従って、それを厚く形成すると第３素子分離絶縁膜４３による放熱効果が低減してしまう。そのため拡散防止膜４４の厚さは、不純物の拡散を抑制する機能を充分に得ることが可能な範囲内で、できるだけ薄いことが望ましい。
【０１１０】
以下、図４８に示した半導体装置の製造工程を説明する。まず、実施の形態６と同様にして、ＳＯＩ層３内に第３素子分離絶縁膜４３のためのトレンチを形成する。当該トレンチは、ＢＯＸ層２を貫通して支持基板１にまで達するように形成される（図４９）。
【０１１１】
ここで本実施の形態では、当該トレンチ内に露出したＳＯＩ層３を酸化させ、その部分に酸化シリコンの拡散防止膜４４を形成する（図５０）。なお、この工程に換えて、トレンチ内のＳＯＩ層３に窒化処理を行うことにより、拡散防止膜４４を窒化シリコンで形成してもよい。
【０１１２】
その後、当該トレンチを埋めるように酸化ベリリウム膜４３１を堆積する（図５１）。続いてＣＭＰを行い、シリコン窒化膜１７２上面の酸化ベリリウム膜４３１を除去することで、支持基板１に接続する第３素子分離絶縁膜４３が形成される（図５２）。
【０１１３】
シリコン窒化膜１７２およびシリコン酸化膜１７１を除去した後、実施の形態１で図８〜図１０を用いて説明した工程と同様にして、ＭＯＳトランジスタＴ１，Ｔ２を形成し、エッチングストッパ５１および層間絶縁膜５２を形成し、層間絶縁膜５２内にコンタクト１６，２６を形成する。以上の工程により、図４８に示した半導体装置が得られる。
【０１１４】
なお、本実施の形態においても第３素子分離絶縁膜４３として酸化ベリリウムとして説明したが、ＢＯＸ層２よりも熱伝導率が低い絶縁体であれば他の材料（例えばアルミナ）を用いてもよい。
【０１１５】
また本実施の形態でも、ＭＯＳトランジスタＴ１，Ｔ２はＰＭＯＳトランジスタでもＣＭＯＳトランジスタであってもよい。また、本実施の形態もＭＯＳトランジスタ以外のあらゆる半導体素子に適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】実施の形態１に係る半導体装置の構造を示す図である。
【図２】実施の形態１に係る半導体装置の製造工程を示す図である。
【図３】実施の形態１に係る半導体装置の製造工程を示す図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す図である。
【図９】実施の形態１に係る半導体装置の製造工程を示す図である。
【図１０】実施の形態１に係る半導体装置の製造工程を示す図である。
【図１１】実施の形態１の変形例示す図である。
【図１２】実施の形態１の変形例示す図である。
【図１３】実施の形態２に係る半導体装置の構造を示す図である。
【図１４】実施の形態２に係る半導体装置の構造を示す図である。
【図１５】実施の形態２に係る半導体装置の製造工程を示す図である。
【図１６】実施の形態２に係る半導体装置の製造工程を示す図である。
【図１７】実施の形態２に係る半導体装置の製造工程を示す図である。
【図１８】実施の形態２の変形例示す図である。
【図１９】実施の形態２の変形例示す図である。
【図２０】実施の形態２の変形例示す図である。
【図２１】実施の形態３に係る半導体装置の構造を示す図である。
【図２２】実施の形態３に係る半導体装置の構造を示す図である。
【図２３】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２４】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２５】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２６】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２７】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２８】実施の形態３の変形例示す図である。
【図２９】実施の形態３の変形例示す図である。
【図３０】実施の形態３の変形例示す図である。
【図３１】実施の形態３の変形例示す図である。
【図３２】実施の形態３の変形例示す図である。
【図３３】実施の形態３の変形例示す図である。
【図３４】実施の形態４に係る半導体装置の構造を示す図である。
【図３５】実施の形態４に係る半導体装置の構造を示す図である。
【図３６】実施の形態５に係る半導体装置の構造を示す図である。
【図３７】実施の形態５に係る半導体装置の製造工程を示す図である。
【図３８】実施の形態５に係る半導体装置の製造工程を示す図である。
【図３９】実施の形態５に係る半導体装置の製造工程を示す図である。
【図４０】実施の形態５に係る半導体装置の製造工程を示す図である。
【図４１】実施の形態５に係る半導体装置の製造工程を示す図である。
【図４２】実施の形態５の変形例を示す図である。
【図４３】実施の形態６に係る半導体装置の構造を示す図である。
【図４４】実施の形態６に係る半導体装置の製造工程を示す図である。
【図４５】実施の形態６に係る半導体装置の製造工程を示す図である。
【図４６】実施の形態６に係る半導体装置の製造工程を示す図である。
【図４７】実施の形態６に係る半導体装置の製造工程を示す図である。
【図４８】実施の形態７に係る半導体装置の構造を示す図である。
【図４９】実施の形態７に係る半導体装置の製造工程を示す図である。
【図５０】実施の形態７に係る半導体装置の製造工程を示す図である。
【図５１】実施の形態７に係る半導体装置の製造工程を示す図である。
【図５２】実施の形態７に係る半導体装置の製造工程を示す図である。
【符号の説明】
【０１１７】
Ｔ１〜Ｔ３  ＭＯＳトランジスタ、１  支持基板、２  ＢＯＸ層、３  ＳＯＩ層、３６，３７，３８  放熱用プラグ、４１  第１素子分離絶縁膜、４２  第２素子分離絶縁膜、４３  第３素子分離絶縁膜、４４  拡散防止膜、５１  エッチングストッパ、５２  層間絶縁膜、９１  ゲート電極、９３  放熱用プラグ、９４  ゲート絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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