(57)【要約】【課題】  動作中の集積回路の動作を監視するための新規な構造及び方法を提供する。【解決手段】  第１トランジスタと、第１トランジスタに近接し、第１トランジスタより小さい寸法の埋め込み炭素ナノチューブ電界効果トランジスタ（ＣＮＴ  ＦＥＴ）とを備える集積回路についての方法及び構造である。ＣＮＴ  ＦＥＴは、第１トランジスタからの、温度、電圧、電流、電界及び磁界信号のいずれかを含む信号を感知するのに用いられる。さらに、ＣＮＴ  ＦＥＴは、集積回路における、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測するのに用いられる。さらに、ＣＮＴ  ＦＥＴは、集積回路内の欠陥回路を検出するのに用いられる。【選択図】      図１
2006060227.tif 000002
【特許請求の範囲】
【請求項１】
監視されるべきデバイスと、
前記監視されるべきデバイスの近傍の炭素ナノチューブ電界効果トランジスタ（ＣＮＴ  ＦＥＴ）と、
を備える集積回路。
【請求項２】
前記ＣＮＴ  ＦＥＴが、前記監視されるべきデバイスからの、温度、電圧、電流、電界及び磁界信号のいずれかを含む信号を感知する、請求項１に記載の集積回路。
【請求項３】
前記ＣＮＴ  ＦＥＴが、前記集積回路における、機械的応力及び歪み、並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測する、請求項１に記載の集積回路。
【請求項４】
前記ＣＮＴ  ＦＥＴが、前記集積回路内の欠陥回路を検出する、請求項１に記載の集積回路。
【請求項５】
前記監視されるべきデバイスが、金属酸化物半導体構成に構成されたトランジスタを含む、請求項１に記載の集積回路。
【請求項６】
前記監視されるべきデバイスが、
ゲートと、
ソース領域と、
ドレイン領域と、
前記ソース領域及び前記ドレイン領域の各々から前記ゲートを分離するゲート絶縁体層と、
を含む、請求項１に記載の集積回路。
【請求項７】
前記ＣＮＴ  ＦＥＴが、
ＣＮＴ  ＦＥＴゲートと、
ＣＮＴ  ＦＥＴソース領域と、
ＣＮＴ  ＦＥＴドレイン領域と、
前記ＣＮＴ  ＦＥＴソース領域と前記ＣＮＴ  ＦＥＴドレイン領域とを分離する炭素ナノチューブを含む、請求項６に記載の集積回路。
【請求項８】
前記監視されるべきデバイスのゲート及び前記ＣＮＴ  ＦＥＴゲートが、共用構造を備える、請求項７に記載の集積回路。
【請求項９】
前記監視されるべきデバイスのソース領域及び前記ＣＮＴ  ＦＥＴソース領域が、共用構造を備える、請求項７に記載の集積回路。
【請求項１０】
前記監視されるべきデバイスが、電界効果トランジスタ、ダイオード、配線、ビア、抵抗、インダクタ、及びキャパシタのいずれかを含む、請求項１に記載の集積回路。
【請求項１１】
主トランジスタと、
前記主トランジスタから離間された埋め込み炭素ナノチューブ電界効果トランジスタ（ＣＮＴ  ＦＥＴ）であって、前記主トランジスタからの信号を感知するＣＮＴ  ＦＥＴと、
を備える集積回路。
【請求項１２】
前記信号が、温度、電圧、電流、電界及び磁界信号のいずれかを含む、請求項１１に記載の集積回路。
【請求項１３】
前記ＣＮＴ  ＦＥＴが、前記集積回路における、機械的応力及び歪み、並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測する、請求項１１に記載の集積回路。
【請求項１４】
前記ＣＮＴ  ＦＥＴが、前記集積回路内の欠陥回路を検出する、請求項１１に記載の集積回路。
【請求項１５】
集積回路の動作パラメータを評価する方法であって、
前記集積回路内に主トランジスタを形成するステップと、
前記集積回路内に炭素ナノチューブ電界効果トランジスタ（ＣＮＴ  ＦＥＴ）を埋め込むステップと、
前記主トランジスタを動作させるステップと、
前記ＣＮＴ  ＦＥＴを用いて前記主トランジスタからの信号を検出するステップと、
を含む方法。
【請求項１６】
前記検出するステップにおいて、前記信号は、温度、電圧、電流、電界及び磁界信号のいずれかを含む、請求項１５に記載の方法。
【請求項１７】
前記集積回路における、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを、前記ＣＮＴ  ＦＥＴを用いて計測することをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記ＣＮＴ  ＦＥＴを用いて前記集積回路内の欠陥回路を検出することをさらに含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、集積回路技術に関し、より詳細には、集積回路チップの動作パラメータを評価するためのデバイス及び技術に関する。
【背景技術】
【０００２】
集積回路産業においては、制御、試験及び／又は診断目的のための集積回路の動作を監視することが必須である。従来、信号は、電気的読み出し（例えば、診断回路、ラッチ、走査チェーン及び関連構造）を用いて内部的に、又は物理的センサ（例えば、電荷結合デバイス（ＣＣＤ）検出器、熱イメージャ、及び磁界センサ）を用いて遠隔的に、のいずれかで生成される。残念なことに、電気的読み出し回路は、通常は、貴重なチップ領域を占領し、チップ上の重要な回路に性能低下又は負荷をもたらし、問題の出所を明確にピンポイントで突き止めることができない。
【０００３】
さらに、チップの前面からの物理的センサを用いる遠隔感知は、典型的には、金属配線及び表面相互接続部又は入力／出力（Ｉ／Ｏ）デバイスによって遮断される。背面からは、信号は、シリコン基板によって極度に弱められ、前面からと同様に金属配線によって遮断される傾向がある。さらに、遠隔センサはまた、通常、空間分解能に関して乏しく、最も良好な場合でも、およそ１ミクロンのオーダーとなることが示され、それは最小集積回路フィーチャより既に１０倍大きい。
【０００４】
【特許文献１】米国特許公開２００３／０２１８２２４Ａ１
【特許文献２】米国特許公開２００１／００２３９８６Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、増強された分解能品質をさらに与え、ウェハレベルで又はパッケージされた部品上で動作可能であり、大きなチップ領域を占領せず、回路及び／又はデバイス性能に悪影響を及ぼさない、動作中の集積回路の動作を監視するための新規な構造及び方法への必要性が残っている。
【課題を解決するための手段】
【０００６】
上記のことを考慮して、本発明の実施形態は、監視されるべきデバイスと、該監視されるべきデバイスの近傍の炭素ナノチューブ電界効果トランジスタ（ＣＮＴ  ＦＥＴ）とを備える集積回路を提供する。ＣＮＴ  ＦＥＴは、第１トランジスタからの、温度、電圧、電流、電界及び磁界信号のいずれかを含む信号を感知するのに用いられる。さらに、ＣＮＴ  ＦＥＴは、集積回路における、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測するのに用いられる。さらに、ＣＮＴ  ＦＥＴは、集積回路内の欠陥回路を検出するのに用いられる。本発明の実施形態によれば、監視されるべきデバイスは、金属酸化物半導体構成に構成されたトランジスタを含む。さらに、本発明の実施形態によれば、監視されるべきデバイスは、ゲート、ソース領域、ドレイン領域、並びにソース領域及びドレイン領域の各々からゲートを分離するゲート絶縁体層を含む。さらに、ＣＮＴ  ＦＥＴは、ＣＮＴ  ＦＥＴゲート、ＣＮＴ  ＦＥＴソース領域、ＣＮＴ  ＦＥＴドレイン領域、並びにＣＮＴ  ＦＥＴソース領域とＣＮＴ  ＦＥＴドレイン領域を分離する炭素ナノチューブを含む。代替的な実施形態によれば、監視されるべきデバイスのゲート及びＣＮＴ  ＦＥＴゲートは、共用構造を備える。別の実施形態によれば、監視されるべきデバイスのソース領域及びＣＮＴ  ＦＥＴソース領域は、共用構造を備える。また、監視されるべきデバイスは、電界効果トランジスタ、ダイオード、配線、ビア、抵抗、インダクタ、及びキャパシタのいずれかを含む。
【０００７】
本発明の別の態様は、主トランジスタと、主トランジスタから離間された、主トランジスタからの温度、電圧、電流、電界及び磁界信号のいずれかを含む信号を感知する埋め込みＣＮＴ  ＦＥＴとを備える集積回路を提供する。さらに、ＣＮＴ  ＦＥＴは、集積回路における、機械的応力及び歪み、並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測するのに用いられる。さらに、ＣＮＴ  ＦＥＴは、集積回路内の欠陥回路を検出するのに用いられる。本発明の実施形態によれば、主トランジスタは、金属酸化物半導体構成を含む。本発明の一実施形態においては、主トランジスタは、ゲート、ソース領域、ドレイン領域、並びにソース領域及びドレイン領域の各々からゲートを分離するゲート絶縁体層を含む。さらに、ＣＮＴ  ＦＥＴは、ＣＮＴ  ＦＥＴゲート、ＣＮＴ  ＦＥＴソース領域、ＣＮＴ  ＦＥＴドレイン領域、並びにＣＮＴ  ＦＥＴソース領域とＣＮＴ  ＦＥＴドレイン領域を分離する炭素ナノチューブを含む。代替的な実施形態によれば、主トランジスタのゲート及びＣＮＴ  ＦＥＴゲートは、共用構造を備える。別の実施形態によれば、主トランジスタのソース領域及びＣＮＴ  ＦＥＴソース領域は、共用構造を備える。また、主トランジスタは、電界効果トランジスタ、ダイオード、配線、ビア、抵抗、インダクタ、及びキャパシタのいずれかを含む。
【０００８】
本発明の別の態様は、集積回路の動作パラメータを評価する方法であって、集積回路に主トランジスタを形成するステップと、集積回路にＣＮＴ  ＦＥＴを埋め込むステップと、主トランジスタを動作させるステップと、温度、電圧、電流、電界及び磁界信号のいずれかを含む主トランジスタの信号をＣＮＴ  ＦＥＴを用いて検出するステップとを含む方法を提供する。この方法はさらに、集積回路における、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを、ＣＮＴ  ＦＥＴを用いて計測することを含む。さらに、この方法は、ＣＮＴ  ＦＥＴを用いて集積回路内の欠陥回路を検出することを含む。さらに、形成するステップは、主トランジスタを、電界効果トランジスタ、ダイオード、配線、ビア、抵抗、インダクタ、及びキャパシタ構成のいずれかに構成することを含む。
【０００９】
本発明の実施形態によれば、ＣＮＴ  ＦＥＴは、増強された分解能品質を有し、ウェハレベルで又はパッケージされた部品上で動作可能とすることができ、大きなチップ領域を占領しないようにするのに十分なだけ小さく構成され、回路及び／又はデバイス性能に悪影響を及ぼさないように構成される。本発明の実施形態は、マイクロプロセッサ、特定用途向け集積回路、ＳＲＡＭ構成、メモリセルアレイ、マクロ、コア、及び回路素子の特定の欠陥又は特定の特徴付けを検出するための公知の物理的設計を有するディジタル又はアナログ回路素子に組み入れることができる。例えば、本発明の実施形態は、電力使用分析、熱特性、ＩＤＤ（電源電流）、クリティカル・パス分析、並びに他のオンチップ試験及びデバイス性能に影響するパラメータの診断のために用いることができる。
【００１０】
本発明の実施形態における、これらの及び他の態様は、以下の詳細な説明と添付の図面とを併せて考察するときに、良く認識され、理解されることになるであろう。しかしながら、本発明の好ましい実施形態及びその多くの詳細を示す以下の詳細な説明は、単なる説明のために与えられるのであって、限定するためではないことを理解されたい。本発明の精神から逸脱することなく、本発明の実施形態の範囲内で多くの変更及び修正を行うことができ、本発明の実施形態は、そうした修正の全てを含む。
【００１１】
本発明の実施形態は、図面に関連する以下の詳細な説明から良く理解されることになるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態及びその種々の特徴及び利点となる詳細は、添付の図面に示され、以下の説明に詳述された、限定する意味ではない実施形態に関連して、より十分に説明される。図面に示された特徴は、必ずしも一定の縮尺で描かれたものではないことに注意されたい。周知のコンポーネント及び処理技術の詳細は、本発明の実施形態を必要以上に不明瞭にしないようにするために省略されている。ここで用いられた例は、単に、本発明の実施形態を実施する方法の理解を容易にすることと、さらに当業者が本発明の実施形態を実施できるようにすることを意図されている。したがって、これらの例は、本発明の実施形態の範囲を制限すると解釈されるべきではない。
【００１３】
前述のように、動作中の集積回路の動作を監視するための新規な構造及び方法への必要性が残っている。本発明の実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路に診断センサとして埋め込むことができる炭素ナノチューブ電界効果トランジスタ（ＣＮＴ  ＦＥＴ）を提供することによって、この必要性を満たすものである。ここで図面を、より詳細には図１から図８を参照すると、本発明の好ましい実施形態が示されている。図１から図７まで、及びそれらの説明は、個々のＣＭＯＳ又はＣＮＴデバイスを示している。しかしながら、理解を容易にするために、図１から図７の各々においては、ただ１つのトランジスタが示されている。さらに、当業者は、図１から図７に示されたデバイスをより完全な集積回路構成に拡張する手法を容易に理解するであろう。
【００１４】
図１は、ＣＮＴ  ＦＥＴがＣＭＯＳデバイスにセンサとして集積されている本発明の第１の実施形態を示す。集積回路５ａの部分は、シリコンウェハ１０に埋め込まれたソース２４及びドレイン２２拡散領域を有するシリコンウェハ１０を含む。次に、ソース２４及びドレイン２２領域の間の部分を含むシリコンウェハ１０上に、ゲート絶縁体層２５、例えば酸窒化物が成長させられる。その後、ゲート絶縁体層２５上にゲート３０が構成される。次に、コンタクト及びビア／金属相互接続部構造４５が、ゲート３０に接続される。さらに、コンタクト及びビア／金属相互接続部構造４６が、ドレイン２２に接続される。第１の層間誘電体層３５が、ゲート３０上に、かつゲート絶縁体層２５及び隆起したソース２４及びドレイン２２領域の側部に隣接して形成される。さらに、ゲート３０の周りにスペーサ１５が形成される。
【００１５】
次に、特許文献１及び特許文献２に記載されるような従来技術のいずれかを用いてＣＮＴ  ＦＥＴセンサデバイスが形成され、このＣＮＴ  ＦＥＴセンサデバイスは、ソース５４及びドレイン５２領域を備え、それらの間にナノチューブ５５が配置され、ＣＮＴ  ＦＥＴのソース５４／ドレイン５２／ナノチューブ５５部分の近傍にゲート５０が位置する。したがって、対応する垂直ＣＮＴ  ＦＥＴゲート５０は、成長したＣＮＴチャネルに近接して配置される。ゲート５０は、既存の金属フィル形状からなるものとすることができる。ＣＮＴ  ＦＥＴは、そのチャネル電流の変化が局所的な温度、電圧、電流、電界及び磁界勾配にのみ起因するように、固定バイアスに保たれる。
【００１６】
第１の層間誘電体層３５の上に第２の層間誘電体層４０が形成され、ＣＮＴ  ＦＥＴソース５４、ドレイン５２、ゲート５０及びナノチューブ５５を囲む。図面は、ＣＮＴ  ＦＥＴのほぼ垂直なソース５４／ドレイン５２／ゲート５０／ナノチューブ５５部分を示すが、水平構成を含むいかなる構成も組み入れられることを、当業者は容易に認識するであろう。
【００１７】
図２はさらに、ＣＭＯＳ  ＦＥＴデバイス７５がゲート３０、ソース２４及びドレイン２２を備える集積回路５ａを示す。同様に、ＣＮＴ  ＦＥＴデバイス７０は、ゲート５０、ソース５４、ドレイン５２、並びにソース５４及びドレイン５２の間のナノチューブ５５を備える。図１及び図２に示されるように、ＣＮＴ  ＦＥＴデバイス７０は、それらの間に電気的接続部をもたないＣＭＯＳデバイス７５への寄生デバイスとして構成される。図３は、図２のＣＮＴ  ＦＥＴデバイス７０をより物理的に詳細に示す。
【００１８】
図４及び図５は、第１の実施形態と同様に具体化された本発明の第２の実施形態を示すもので、したがって、図１〜図２及び図４〜図５における同じ参照番号は、それらの概略図における同じコンポーネントに対応する。第１の実施形態と第２の実施形態との違いは、第２の実施形態の集積回路５ｂが、ＣＭＯＳデバイス７５とＣＮＴ  ＦＥＴデバイス７０のための共用ゲート６０を含むことである。
【００１９】
図６及び図７は、第１及び第２の実施形態と同様に具体化された本発明の第３の実施形態を示し、したがって、図１及び図２、図４及び図５、並びに図６及び図７における同じ参照番号は、それらの概略図における同じコンポーネントに対応する。第３の実施形態によって与えられる違いは、第３の実施形態の集積回路５ｃが、ＣＭＯＳデバイス７５とＣＮＴ  ＦＥＴデバイス７０のための共用ゲート６０及び共用ソース６５を含むことである。したがって、こうしたＣＮＴ  ＦＥＴデバイス７０は、既存のＣＭＯＳ信号パス又はゲートスタックに近接して配置して、同じゲート電界ソースを共用することができ、それにより「フォロア・デバイス（ｆｏｌｌｏｗｅｒ  ｄｅｖｉｃｅ）」として働き、既存のＣＭＯＳデバイス７５を動作させる信号をフォロアＣＮＴ  ＦＥＴデバイス７０によって監視することができる。さらに、ＣＮＴ  ＦＥＴ７０デバイス７０は、そのソース６５をＣＭＯＳデバイスソース６５と共用し、そのゲート６０をＣＭＯＳデバイスゲート６０と共用するので、既存のＣＭＯＳ信号及びゲート電圧は、ＣＮＴ  ＦＥＴ７０によって監視される。したがって、ＣＭＯＳデバイスゲート６０における電圧は、ＣＭＯＳデバイス７５とＣＮＴ  ＦＥＴデバイス７０との両方における電界に同時に影響し、それによりＣＮＴ  ＦＥＴデバイス７０における電界は、ＣＮＴ  ＦＥＴデバイス７０のドレイン５２上に現れる信号に正比例する。
【００２０】
本発明のこの実施形態によれば、ＣＮＴ  ＦＥＴデバイス７０は、ＣＭＯＳデバイス７５についての温度、電圧、電流、電界及び磁界センサとして働き、ＣＭＯＳデバイス７５における局所的なそれぞれの変化度（ｇｒａｄｉｅｎｔ）が、ＣＮＴ  ＦＥＴデバイス７０によって感知される。同様に、ＣＮＴ  ＦＥＴデバイス７０は、ＣＭＯＳデバイス７５のための応力及び歪みセンサとして働き、ＣＭＯＳデバイス７５に存在する応力及び歪みが、ＣＮＴ  ＦＥＴデバイス７０によって感知される。さらに、２つの層間誘電体層３５、４０が示されているが、より少ない又はより多い数の層間誘電体及び対応する金属配線層を、層間誘電体及び対応する金属配線層のいずれかに形成されたＣＮＴ  ＦＥＴデバイスと共にどのようにして用いるかを、当業者は容易に理解するであろう。
【００２１】
集積回路５ａ、５ｂ、５ｃ上の重要なフィーチャより数倍小さいＣＮＴ  ＦＥＴデバイス７０を集積回路５ａ、５ｂ、５ｃに埋め込むことによって、温度、電圧、電流、電界及び磁界信号といった鍵となる動作パラメータの局所的な計測が、最小限のチップ面積要求で、及び電気回路の劣化又はローディングなしで、可能とされる。ＣＮＴ  ＦＥＴデバイス７０が、その比較的小さいサイズ、高い感度、及びシリコンＣＭＯＳ集積回路フィルム及びプロセスとの材料適合性のために、センサとして用いられることが好ましい。前述のように、ＣＮＴ  ＦＥＴセンサ７０は、集積回路の動作中に、電界、温度、磁界及び関連する関心ある特性の局所的変化を検出するために、公知の方法を用いてＣＭＯＳプロセスに埋め込むことができ、集積回路チップ５ａ、５ｂ、５ｃの正常に機能する回路及び領域と欠陥回路及び領域との両方に関する情報を与えるのを容易にする。さらに、ＣＮＴ  ＦＥＴセンサ７０は、既存の公知の方法及び回路を用いて、オンチップ及び／又はオフチップ回路に配線され、インターフェースされる。
【００２２】
本発明のこの実施形態によれば、ＣＮＴ  ＦＥＴデバイス７０は、炭素ナノチューブ５５の導電特性が、電界の存在によって制御され、さらに温度、磁界、応力及び歪みに依存する、電界変調デバイスである。したがって、ＣＮＴ  ＦＥＴ７０は、監視されるデバイス７５の十分近くに位置し、ＣＮＴ  ＦＥＴ７０を通過する信号は、隣接するデバイス又はトランジスタ７５によってもたらされる大きな電界、磁界、並びに、温度、応力、歪みの変化によって影響されることになる。さらに、代替的な実施形態においては、ＣＮＴ  ＦＥＴ７０は、監視されるデバイス７５から十分に遠ざけて配置され、ＣＮＴ  ＦＥＴ７０は、監視されるデバイス７５の動作に影響を及ぼさない。監視されるデバイス７５に対するＣＮＴ  ＦＥＴ７０の正確な位置決めは、設計に応じて変更されることになり、そしてまた、監視されるデバイス７５のより近くにＣＮＴ  ＦＥＴ７０が配置されると、監視されるデバイスによってもたらされる電界、応力等がＣＮＴ  ＦＥＴ７０を通過する信号に影響を及ぼす可能性が高まるという点で、隣接するデバイス７５がどれくらい近くで監視される必要があるかに応じて変更されることになる。電界、温度、磁界、応力及び歪みは、近傍のＣＭＯＳデバイス７５の正常な動作によって影響されるだけでなく、近くの回路内の種々の欠陥によっても影響される。したがって、ＣＮＴ  ＦＥＴ７０をしかるべき計測・増幅回路に接続することにより、こうした条件の発生を示す信号が与えられる。
【００２３】
図８（図１から図７までに示された実施形態及びコンポーネントに係る）は、集積回路５ａ、５ｂ、５ｃの動作パラメータを評価する方法であって、主トランジスタ７５を集積回路５ａ、５ｂ、５ｃに形成すること（１０２）と、ＣＮＴ  ＦＥＴ７０を集積回路５ａ、５ｂ、５ｃに埋め込むこと（１０４）と、主トランジスタ７５を動作させること（１０６）と、温度、電圧、電流、電界及び磁界信号のいずれかを含む主トランジスタ７５の信号をＣＮＴ  ＦＥＴ７０を用いて検出すること（１０７）とを含む方法を示す。この方法はさらに、集積回路５ａ、５ｂ、５ｃにおける、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを、ＣＮＴ  ＦＥＴ７０を用いて計測すること（１０９）を含む。さらに、この方法は、ＣＮＴ  ＦＥＴ７０を用いて集積回路５ａ、５ｂ、５ｃ内の欠陥回路を検出すること（１１１）を含む。さらに、形成するステップ（１０２）は、主トランジスタ７５を、電界効果トランジスタ、ダイオード、配線、ビア、抵抗、インダクタ、及びキャパシタ構成のいずれかに構成することを含む。
【００２４】
ＣＮＴ  ＦＥＴ７０は、電力管理システムの一部のセンサとして用いることができる。特に、ＣＮＴ  ＦＥＴ７０は、集積回路チップ５ａ、５ｂ、５ｃにおける領域がその領域への付加的な電力パス／接続部を要求するときを判断するのに用いることができる。さらに、ＣＮＴ  ＦＥＴ７０は、集積回路チップ５ａ、５ｂ、５ｃにおける領域がその領域への電力パス／接続部の減少を要求するかどうかを判断するのに用いることができる。さらに、ＣＮＴ  ＦＥＴ７０は、集積回路チップ５ａ、５ｂ、５ｃ内の電力分布における電流／電圧を計測し、待機／スリープ回路をリフレッシュする必要性が生じたときを判断するのに用いることができる。
【００２５】
応力／歪みがデバイス性能に影響を及ぼす限り、並びにデバイス機能に影響を及ぼす変位をもたらす限り、主ＦＥＴ７５と組み合わされたＣＮＴ  ＦＥＴ７０は、デバイス劣化及び／又は故障をもたらすことになる上昇した応力／歪みレベルに曝された集積回路５ａ、５ｂ、５ｃ内の領域の検出を与える。
【００２６】
一般に、本発明は、第１（又は主）トランジスタ７５と、該第１（又は主）トランジスタ７５に近接し（又は別の方法として離間され）、第１（又は主）トランジスタ７５より小さい寸法の埋め込み炭素ナノチューブ電界効果トランジスタ７０とを備える集積回路５ａ、５ｂ、５ｃを提供する。ＣＮＴ  ＦＥＴ７０は、第１（又は主）トランジスタ７５からの、温度、電圧、電流、電界及び磁界信号のいずれかを含む信号を感知するようになっている。さらに、ＣＮＴ  ＦＥＴ７０は、集積回路５ａ、５ｂ、５ｃにおける、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測するようになっている。
【００２７】
さらに、ＣＮＴ  ＦＥＴ７０は、集積回路５ａ、５ｂ、５ｃ内の欠陥回路を検出するようになっている。一実施形態によれば、第１（又は主）トランジスタ７５は、金属酸化物半導体構成を含む。さらに、第１（又は主）トランジスタ７５は、ゲート３０、ソース領域２４、ドレイン領域２２、並びにソース領域２４及びドレイン領域２２の各々からゲート３０を分離するゲート酸化物層２５を含む。さらに、ＣＮＴ  ＦＥＴ７０は、ＣＮＴ  ＦＥＴゲート５０、ＣＮＴ  ＦＥＴソース領域５４、ＣＮＴ  ＦＥＴドレイン領域５２、並びにＣＮＴ  ＦＥＴソース領域５４とＣＮＴ  ＦＥＴドレイン領域５２を分離する炭素ナノチューブ５５を含む。一実施形態によれば、第１（又は主）トランジスタ３０のゲート及びＣＮＴ  ＦＥＴゲート５０は、共用（同じ）構造６０を備える。別の実施形態によれば、第１（又は主）トランジスタ２４のソース領域及びＣＮＴ  ＦＥＴソース領域５４は、共用（同じ）構造６５を備える。
【００２８】
本発明の実施形態は、マイクロプロセッサ、特定用途向け集積回路、ＳＲＡＭ構成、メモリセルアレイ、マクロ、コア、及び回路素子の特定の欠陥又は特定の特徴付けを検出するための公知の物理的設計を有するディジタル又はアナログ回路素子に埋め込むことができる。例えば、本発明の実施形態は、電力使用分析、熱特性、ＩＤＤ、クリティカル・パス分析、並びに他のオンチップ試験及びデバイス性能に影響するパラメータの診断のために用いることができる。
【００２９】
本発明の実施形態によれば、ＣＮＴ  ＦＥＴ７０は、該ＣＮＴ  ＦＥＴ７０自体の寸法が、それが組み込まれるＣＭＯＳデバイス７５より実質的に小さいことから、増強された分解能品質を有し、ＣＮＴ  ＦＥＴ７０サイズのオーダーの空間的分解能をもってＣＮＴ  ＦＥＴ７０の特定の位置に問題を局限化させることができる。さらに、ＣＮＴ  ＦＥＴ７０は、それが組み込まれるウェハレベルで又はパッケージされた部品上で動作可能とすることができ、元のＣＭＯＳ集積回路５ａ、５ｂ、５ｃに存在する回路を使用する。さらに、ＣＮＴ  ＦＥＴ７０は、ＣＭＯＳデバイス７５のトランジスタ及び相互接続導体に比べて炭素ナノチューブ技術によって得られるＦＥＴの直径が実質的に小さいために、大きなチップ面積を占領しないようにするのに十分なだけ小さく構成される。さらに、ＣＮＴ  ＦＥＴ７０は、監視されているデバイス及び回路に、温度、電界、磁界、応力又は歪みによって受動的にのみ結合されるので、ＣＮＴ  ＦＥＴ７０は、回路及び／又はデバイス性能に悪影響を及ぼさないように構成される。
【００３０】
特定の実施形態についての上記の詳細な説明は、本発明の一般的性質を十分に明らかにするものであり、他者は、現在の知識を適用することによって、一般的概念から逸脱することなく、こうした特定の実施形態を容易に修正し、及び／又は、種々の用途に適応させることができ、したがって、こうした適応及び修正は、開示された実施形態の均等物の意味及び範囲内に包含されることが意図されている。例えば、図面及び説明は、電界効果トランジスタにおける第１（又は主）トランジスタを示すが、本発明の実施形態は、この限りではないが、ダイオード、配線、ビア、抵抗、インデューサ、及びキャパシタ構成を含む他のトランジスタ及び回路構成に等しく適用可能である。ここで用いられる表現又は用語は、説明を目的とするものであって、限定することを目的とするものではない。したがって、本発明の実施形態は、好ましい実施形態に関連して説明されたが、当業者であれば、特許請求の範囲の請求項の精神及び範囲内の修正を加えた本発明の実施形態を実施できることを認識するであろう。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る集積炭素ナノチューブセンサデバイスを有する集積回路の一部の断面図である。
【図２】図１のデバイスの回路図である。
【図３】本発明の実施形態と併せて用いられる炭素ナノチューブトランジスタデバイスの回路図である。
【図４】本発明の第２の実施形態に係る集積炭素ナノチューブセンサデバイスの断面図である。
【図５】図４のデバイスの回路図である。
【図６】本発明の第３の実施形態に係る集積炭素ナノチューブセンサデバイスの断面図である。
【図７】図６のデバイスの回路図である。
【図８】本発明の実施形態の好ましい方法を示す流れ図である。
【符号の説明】
【００３２】
５ａ：集積回路
１０：ウェハ
１５：スペーサ
２２：ドレイン
２４：ソース
２５：ゲート絶縁体層
３０：ゲート
３５：第１の層間誘電体層
４０：第２の層間誘電体層
４５：コンタクト及びビア／金属相互接続部構造
４６：コンタクト及びビア／金属相互接続部構造
５０：ＣＮＴ  ＦＥＴゲート
５２：ＣＮＴ  ＦＥＴドレイン
５４：ＣＮＴ  ＦＥＴソース
５５：ナノチューブ
【図１】
2006060227.tif 000003
【図２】
2006060227.tif 000004
【図３】
2006060227.tif 000005
【図４】
2006060227.tif 000006
【図５】
2006060227.tif 000007
【図６】
2006060227.tif 000008
【図７】
2006060227.tif 000009
【図８】
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