(57)【要約】【課題】  本発明は、非適応型シグマデルタＡ／Ｄ変換器からの単純な回路変更により帰還量の制御を可能にした適応型シグマデルタＡ／Ｄ変換器を提供することを目的とする。【解決手段】  シグマデルタＡ／Ｄ変換器は、デジタル信号を出力するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力に結合されデジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、Ａ／Ｄ変換器の出力及び信号強度検出回路の出力に結合されデジタル信号及び制御信号に応じた信号レベルを有するアナログ信号を出力するＤ／Ａ変換器と、外部アナログ入力とＤ／Ａ変換器の出力とに結合され外部アナログ入力とアナログ信号との差分信号を出力する差分回路と、差分回路の出力とＡ／Ｄ変換器の入力とを結合するフィルタ回路を含み、Ｄ／Ａ変換器は、電荷充電後に放電することによりアナログ信号の電流を供給する容量の容量値を制御信号に基づいて制御することを特徴とする。【選択図】  図２
2006140600.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を出力するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器の出力に結合され該デジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、
該Ａ／Ｄ変換器の出力及び該信号強度検出回路の出力に結合され該デジタル信号及び該制御信号に応じた信号レベルを有するアナログ信号を出力するＤ／Ａ変換器と、
外部アナログ入力と該Ｄ／Ａ変換器の出力とに結合され該外部アナログ入力と該アナログ信号との差分信号を出力する差分回路と、
該差分回路の出力と該Ａ／Ｄ変換器の入力とを結合するフィルタ回路
を含み、該Ｄ／Ａ変換器は、電荷充電後に放電することにより該アナログ信号の電流を供給する容量の容量値を該制御信号に基づいて制御することを特徴とするシグマデルタＡ／Ｄ変換器。
【請求項２】
該Ｄ／Ａ変換器は、
電荷充電後に放電するよう構成される複数の容量と、
該複数の容量から該制御信号に基づいた数の容量を選択して該選択した容量からの放電により該アナログ信号の電流を供給する容量選択回路
を含むことを特徴とするシグマデルタＡ／Ｄ変換器。
【請求項３】
該容量選択回路は、該アナログ信号を出力する該Ｄ／Ａ変換器の出力端と該複数の容量との間の結合を制御するスイッチ回路であることを特徴とする請求項２記載のシグマデルタＡ／Ｄ変換器。
【請求項４】
該Ｄ／Ａ変換器は、該複数の容量のプラス側及びマイナス側と該Ｄ／Ａ変換器の出力端のプラス側及びマイナス側との間の結合を該デジタル信号に応じて切り替える切り替え器を更に含むことを特徴とする請求項２記載のシグマデルタＡ／Ｄ変換器。
【請求項５】
該デジタル信号は複数ビットから構成され、該Ｄ／Ａ変換器は該アナログ信号として該複数ビットが表現するデジタル値に応じた量の電流を出力することを特徴とする請求項１記載のシグマデルタＡ／Ｄ変換器。
【請求項６】
該Ａ／Ｄ変換器は入力信号を増幅する増幅器を含み、該増幅器は該デジタル信号が示す強度に応じてゲインを変化させることを特徴とする請求項１記載のシグマデルタＡ／Ｄ変換器。
【請求項７】
アナログ入力信号に応じたデジタル出力信号をＤ／Ａ変換器によりアナログ信号として帰還するシングルループ構成のシグマデルタＡ／Ｄ変換器であって、該Ｄ／Ａ変換器は、電荷充放電により該アナログ信号の電流を供給する容量を含み、該容量の容量値を該デジタル出力信号が示す強度に基づいて制御することを特徴とするシグマデルタＡ／Ｄ変換器。
【請求項８】
該デジタル出力信号が示す該強度は、該デジタル出力信号により表現される該アナログ入力信号の信号レベルのＡ／Ｄ変換値であることを特徴とする請求項７記載のシグマデルタＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にシグマデルタＡ／Ｄ変換器に関し、詳しくはアナログ信号帰還量を適応的に変化させるシグマデルタＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
シグマデルタＡ／Ｄ変換器は、デジタル出力をＤ／Ａ変換してフィードバックしたフィードバック信号と入力アナログ信号との差分をとり、この差分信号を積分した後にＡ／Ｄ変換する。この差分信号を積分した後にＡ／Ｄ変換する回路部分においては、出力ビット数が小さい低精度のＡ／Ｄ変換器を用いればよく、例えば出力１ビットの比較器を用いることができる。この場合、比較器から出力される１ビットのデジタル出力をＤ／Ａ変換してフィードバックした信号と入力アナログ信号との差分をとり、この差分を積分することで、入出力の差を時間的に蓄積していく。時間的に蓄積された入出力の差がある時点で比較器の閾値を越えると、比較器の出力が反転する。
【０００３】
例えば比較器の出力“１”をＤ／Ａ変換したフィードバック信号が１Ｖであり、入力信号が０．７５Ｖであるとする。その差である−０．２５Ｖを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で“１”から“０”に反転する。比較器の出力“０”をＤ／Ａ変換したフィードバック信号が０Ｖであるとすると、入力信号が０．７５Ｖであるので、その差は＋０．７５Ｖである。この差＋０．７５Ｖを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で“０”から“１”に反転する。このようにしてデジタル出力は“０”と“１”の間で変化を繰り返す。
【０００４】
−０．２５Ｖを積分したときの積分出力の変化速度に対して、＋０．７５Ｖを積分したときの積分出力の変化速度は３倍である。従って、−０．２５Ｖを積分している期間即ちデジタル出力が“１”である期間に対して、＋０．７５Ｖを積分している期間即ちデジタル出力が“０”である期間は１／３の長さである。これにより、“０”と“１”との間で変化を繰り返すデジタル出力の平均値は０．７５となり、入力アナログ電圧値を正確に表現することができる。
【０００５】
デジタル出力がサンプリングされているとすると、上記例の場合のデジタル出力は、例えば“１１１０１１１０１１１０・・・”となる。従って、デジタル出力をオーバーサンプリングし、ＦＩＲローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でＡ／Ｄ変換出力を得ることができる。
【０００６】
このようにシグマデルタＡ／Ｄ変換器は、原理的に高い精度を有するとともに、処理の多くがデジタルでありアナログ的な部分が少ないという利点がある。
【０００７】
図１は、シグマデルタＡ／Ｄ変換器のダイナミックレンジを示す図である。一般にシグマデルタＡ／Ｄ変換器は、図１（ａ）に示されるようなダイナミックレンジ特性を有する。横軸は入力アナログ信号のレベルを示し、縦軸は出力デジタル信号のＳ／Ｎ比を示す。入力アナログ信号がＤＡＣ帰還量（デジタル出力をＤ／Ａ変換したフィードバック量）のレンジよりも大きくなると、上記説明したフィードバック制御動作ができなくなる。従って、図１（ａ）に示すように、入力アナログ信号のレベルが所定のレベルを超えると、急激にＳ／Ｎ比は低下することになる。また所定のＡ／Ｄ変換精度に対して入力アナログ信号のレンジが低くなると、量子化ノイズが相対的に大きくなりＳ／Ｎ比が悪化する。従って、図１（ａ）に示すように、シグマデルタＡ／Ｄ変換器が動作可能なダイナミックレンジは、入力アナログ信号の所定の範囲に限られる。
【０００８】
シグマデルタＡ／Ｄ変換器において、更に広いダイナミックレンジを実現するためには、ループフィルタ（差分信号を積分するフィルタ）の次数を大きくする、オーバーサンプリングレートを高くする、フィードバックのループの数を増やす、フィードバックのループ内で用いるＡ／Ｄ変換器及びＤ／Ａ変換器（ＤＡＣ：Digital-to-Analog Converter）のビット数を増やす等の手段が一般に用いられる。しかしこれらの手段では、回路構成が複雑になったり、消費電力が大きくなったりするという問題がある。
【０００９】
上記手段とは全く別の観点から広いダイナミックレンジを実現する方法として、適応型のシグマデルタ変換器が提案されている（非特許文献１及び２）。一般に、入力信号の可変範囲全体に比較して、所定の時間内に受信する可能性のある入力信号の範囲は一般的に狭い。適応型のシグマデルタ変換器においては、ある時点での入力信号のレベルに合わせてシグマデルタＡ／Ｄ変換器の入出力特性を適応的に変化させることで、広いダイナミックレンジを実現している。即ち、入力アナログ信号のレベルが低い場合には、ＤＡＣ帰還量を小さくすることで相対的に量子化ノイズを小さくし、入力アナログ信号のレベルが高い場合には、ＤＡＣ帰還量を大きくすることで、正常に動作可能な範囲を入力アナログ信号のレベルが高い方向にシフトさせる。これにより、図１（ｂ）に示すような広いダイナミックレンジを適応的に実現することができる。
【非特許文献１】エヌ・シー・ラメック、ケー・エス・チャオ（N. C. Ramech and K. S. Chao）著、 「シグマデルタ・アナログ・トゥ・デジタル・コンバーターズ・ウィズ・アダプティブ・クオンタイゼーション（Sigma Delta Analog to Digital Converters with Adaptive Quantization）」、プロシーディングス・オブ・ザ・フォーティエス・ミッドウェスト・シンポジウム・オン・サーキッツ・アンド・システムズ（Proceedings of the 40th Midwest Symposium on Circuits and Systems）」、（米国）、１９９７、第１巻、ｐ．２２−２５
【非特許文献２】ゼイアーホッファー・シー・エム（Zierhofer, C.M.）著、「アダプティブ・シグマデルタ・モジュレーション・ウィズ・ワン・ビット・クオンタイゼーション（Adaptive sigma-delta modulation with one-bit quantization）」、アイトリプルイー・トランザクション・オン・サーキッツ・アンド・システムズＩＩ：アナログ・アンド・デジタル・シグナル・プロッセシング（IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing）、（米国）、２０００年５月、第４７巻、第５号、ｐ．４０８−４１５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
Ａ／Ｄ変換器及びＤ／Ａ変換器のビット数を増やす等の手段では回路構成が複雑になるという問題があるが、適応型のシグマデルタＡ／Ｄ変換器においてもＤＡＣ帰還量制御のために回路構成が複雑になってしまったのでは好ましくない。従って、非適応型のシグマデルタＡ／Ｄ変換器の既存の回路構成を利用して、僅かな変更を加えるだけの単純な回路構成により、ＤＡＣ帰還量の制御を可能にすることが望まれる。
【００１１】
以上を鑑みて、本発明は、非適応型のシグマデルタＡ／Ｄ変換器の回路構成からの単純な回路変更によりＤＡＣ帰還量の制御を可能にした適応型のシグマデルタＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によるシグマデルタＡ／Ｄ変換器は、デジタル信号を出力するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力に結合され該デジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、該Ａ／Ｄ変換器の出力及び該信号強度検出回路の出力に結合され該デジタル信号及び該制御信号に応じた信号レベルを有するアナログ信号を出力するＤ／Ａ変換器と、外部アナログ入力と該Ｄ／Ａ変換器の出力とに結合され該外部アナログ入力と該アナログ信号との差分信号を出力する差分回路と、該差分回路の出力と該Ａ／Ｄ変換器の入力とを結合するフィルタ回路を含み、該Ｄ／Ａ変換器は、電荷充電後に放電することにより該アナログ信号の電流を供給する容量の容量値を該制御信号に基づいて制御することを特徴とする。
【発明の効果】
【００１３】
本発明の少なくとも１つの実施例によれば、シグマデルタＡ／Ｄ変換器のフィードバック用のＤ／Ａ変換器おいて、充放電により帰還電流を生成する容量の容量値を制御可能な構成とする。これは例えば複数の容量のうちから容量選択スイッチにより幾つかの容量を選択して、選択した容量により帰還電流を生成する構成とすればよい。このように本願発明の少なくとも１つの実施例によれば、従来のＤ／Ａ変換器に容量選択スイッチ等の容量制御機能を追加するだけで、検出強度に応じた適応的な帰還量制御が可能になる。容量選択スイッチはＭＯＳトランジスタで構成することが可能であり、追加される回路素子の数が少なく、増大する回路面積も極めて小さい。また消費電力の増加も殆んど無い。更に、このようにして構成されたＤ／Ａ変換器は、従来のＤ／Ａ変換器と同様の高速な速度で動作することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図２は、本発明を適用する適応型シグマデルタＡ／Ｄ変換器の構成を示す図である。図２のシグマデルタＡ／Ｄ変換器１０は、加減算器２０１、ループフィルタ２０２、Ａ／Ｄ変換器２０３、信号強度検出回路２０４、及び信号レベル可変Ｄ／Ａ変換器（信号レベル可変ＤＡＣ）２０５を含む。Ａ／Ｄ変換器２０３と信号レベル可変Ｄ／Ａ変換器２０５は、クロック信号ＣＬＫに基づいて動作する。信号レベル可変Ｄ／Ａ変換器２０５は、出力デジタル信号をＤ／Ａ変換し、アナログフィードバック信号として加減算器２０１に供給する。加減算器２０１は、入力アナログ信号とフィードバック信号との差分を求め、差分信号をＡ／Ｄ変換器２０３に供給する。ループフィルタ２０２は、ローパスフィルタであり、Ａ／Ｄ変換器２０３から供給された差分信号を積分する機能を有する。差分を積分した結果得られる積分信号は、ループフィルタ２０２からＡ／Ｄ変換器２０３に入力される。Ａ／Ｄ変換器２０３は、積分信号をＡ／Ｄ変換しデジタル信号として出力する。
【００１６】
加減算器２０１から出力される差分信号は、出力デジタル信号のビット数では表現しきれない入力信号と出力信号との差に対応する。積分信号においてこの差分の蓄積が大きくなっていくと、ある時点において、Ａ／Ｄ変換器２０３の出力であるデジタル信号が変化する。この差の蓄積及び変化に要する時間は、出力デジタル信号のビット数で表現しきれない入力信号と出力信号との差の大きさに逆比例している。これにより、Ａ／Ｄ変換器２０３の出力であるデジタル信号の時間的な平均値は、出力デジタル信号のビット数自体で表現可能な精度を超えた高い精度で、入力アナログ信号を表現することができる。即ち、デジタル出力信号をオーバーサンプリングレートで供給し、ＦＩＲローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でＡ／Ｄ変換出力を得ることができる。
【００１７】
信号レベル可変Ｄ／Ａ変換器２０５によるＤＡＣ帰還量が固定であるとすると、シグマデルタＡ／Ｄ変換器１０のダイナミックレンジは図１（ａ）に示されるものとなる。図２に示す構成では、信号強度検出回路２０４によりＡ／Ｄ変換器２０３のデジタル出力信号が示す強度（即ちデジタル出力により表現される入力アナログ信号のＡ／Ｄ変換値）を検出し、検出した強度に応じて信号レベル可変Ｄ／Ａ変換器２０５のＤＡＣ帰還量の信号レベルを調整する。
【００１８】
即ち、入力アナログ信号のレベルが低くなると、ＤＡＣ帰還量を小さくすることで相対的に量子化ノイズを小さくし、入力アナログ信号のレベルが高くなると、ＤＡＣ帰還量を大きくすることで、正常に動作可能な範囲を入力アナログ信号のレベルが高い方向にシフトさせる。これにより、図１（ｂ）に示すような広いダイナミックレンジを適応的に実現することができる。
【００１９】
図３は、本発明による信号レベル可変Ｄ／Ａ変換器２０５の第１の実施例の構成を示す回路図である。図３の信号レベル可変Ｄ／Ａ変換器２０５は、充電用の参照電圧源３０１、充放電切り替えスイッチ３０２乃至３０５、ストレート/クロス切り替え器３０６、容量選択スイッチ３０７乃至３１２、及び容量３１３乃至３１５を含む。信号強度検出回路２０４から供給される検出強度に応じた制御信号により、容量選択スイッチ３０７乃至３１２のオン／オフを制御する。具体的には、検出強度が高くなるとオンのスイッチの数を増やし、検出強度が低くなるとオンのスイッチの数を減らす。
【００２０】
クロック信号ＣＬＫがＬＯＷの期間において、スイッチ３０２及び３０３を閉じる。これにより、容量３１３乃至３１５のうちで容量選択スイッチ３０７乃至３１２により選択された容量に、参照電圧源３０１から電荷が供給され充電が行われる。またＡ／Ｄ変換器２０３から供給されるデジタル出力値に応じて、ストレート/クロス切り替え器３０６の入出力間の接続をストレート接続又はクロス接続に設定し、帰還信号出力の符号を決定する。具体的には、Ａ／Ｄ変換器２０３から供給される１ビットのデジタル出力のビット値が“０”の場合と“１”の場合とで、帰還信号出力のプラス側とマイナス側とが入れ替わり、帰還信号出力が正符号であるか負符号であるかが切り替わる。
【００２１】
クロック信号ＣＬＫがＨＩＧＨに遷移すると、スイッチ３０２及び３０３が開放状態となり、容量が参照電圧源３０１から切り離される。またスイッチ３０４及び３０５が閉じ、電荷が蓄積された容量が、ストレート/クロス切り替え器３０６の入力に結合される。これにより、容量に蓄積された電荷が、ストレート/クロス切り替え器３０６を介して加減算器２０１へと供給される。
【００２２】
上述のように、検出強度が高くなると、容量選択スイッチ３０７乃至３１２のうちでオン状態であるスイッチの数を増やし、電荷が充電される容量の数を増やす。これにより容量が増大し、信号レベル可変Ｄ／Ａ変換器２０５から加減算器２０１に供給される電荷量即ち電流量が増加する。また検出強度が低くなると、容量選択スイッチ３０７乃至３１２のうちでオン状態であるスイッチの数を減らし、電荷が充電される容量の数を減らす。これにより容量が減少し、信号レベル可変Ｄ／Ａ変換器２０５から加減算器２０１に供給される電荷量即ち電流量が減少する。加減算器２０１は、電流量に応じた電圧を入力アナログ電圧から差し引くことで、出力電圧と入力電圧との差分を生成する。
【００２３】
非適応型のシグマデルタＡ／Ｄ変換器において使用するフィードバック用のＤ／Ａ変換器は、図３に示す信号レベル可変Ｄ／Ａ変換器２０５と同様の構成である。唯一の違いは、非適応型のシグマデルタＡ／Ｄ変換器のフィードバック用のＤ／Ａ変換器においては、容量選択スイッチ３０７乃至３１２が存在しないことである。即ち、本願発明によれば、従来のＤ／Ａ変換器に容量選択スイッチ３０７乃至３１２を追加するだけで、検出強度に応じた適応的な帰還量制御が可能になる。この容量選択スイッチ３０７乃至３１２は、ＭＯＳトランジスタで構成することが可能であり、追加される回路素子の数は少なく、増大する回路面積も極めて小さい。また消費電力の増加も殆んど無い。更に、信号レベル可変Ｄ／Ａ変換器２０５は従来のＤ／Ａ変換器と同様の高速な速度で動作することができる。
【００２４】
図４は、信号レベル可変Ｄ／Ａ変換器２０５の第２の実施例の構成を示す回路図である。図４に示す信号レベル可変Ｄ／Ａ変換器２０５は、充電用の参照電圧源４０１、充放電切り替えスイッチ４０２乃至４０５、ストレート/クロス切り替え器４０６、容量選択スイッチ４０７乃至４１８、及び容量４１９乃至４２４を含む。信号強度検出回路２０４から供給される検出強度に応じた制御信号により、容量選択スイッチ４０７乃至４１８のオン／オフを制御する。具体的には、検出強度が高くなるとオンのスイッチの数を増やし、検出強度が低くなるとオンのスイッチの数を減らす。
【００２５】
クロック信号ＣＬＫがＬＯＷの期間において、スイッチ４０２及び４０３を実線の位置に設定し、スイッチ４０４及び４０５を点線の位置に設定する。これにより、容量４１９乃至４２４のうちで容量選択スイッチ４０７乃至４１８により選択された容量に、参照電圧源４０１から電荷が供給され充電が行われる。またＡ／Ｄ変換器２０３から供給されるデジタル出力値に応じて、ストレート/クロス切り替え器４０６の入出力間の接続をストレート接続又はクロス接続に設定し、帰還信号出力の符号を決定する。具体的には、Ａ／Ｄ変換器２０３から供給される１ビットのデジタル出力のビット値が“０”の場合と“１”の場合とで、帰還信号出力のプラス側とマイナス側とが入れ替わり、帰還信号出力が正符号であるか負符号であるかが切り替わる。
【００２６】
クロック信号ＣＬＫがＨＩＧＨに遷移すると、スイッチ４０２及び４０３が点線の位置に設定され、スイッチ４０４及び４０５が実線の位置に設定される。これにより容量が参照電圧源４０１から切り離されるとともに、ストレート/クロス切り替え器４０６の入力に結合される。従って、容量に蓄積された電荷が、ストレート/クロス切り替え器４０６を介して加減算器２０１へと供給される。
【００２７】
上述のように、検出強度が高くなると、電荷が充電される容量の数を増やす。これにより容量が増大し、信号レベル可変Ｄ／Ａ変換器２０５から加減算器２０１に供給される電荷量即ち電流量が増加する。また検出強度が低くなると、電荷が充電される容量の数を減らす。これにより容量が減少し、信号レベル可変Ｄ／Ａ変換器２０５から加減算器２０１に供給される電荷量即ち電流量が減少する。加減算器２０１は、電流量に応じた電圧を入力アナログ電圧から差し引くことで、出力電圧と入力電圧との差分を生成する。
【００２８】
このように図３の第１の実施例又は図４の第２の実施例のように、容量の充放電を用いて帰還信号を供給する構成のＤ／Ａ変換器であれば、図３又は図４に示される容量選択スイッチを付加するだけで、ＤＡＣ帰還量を制御する機能を実現することができる。
【００２９】
図５は、信号レベル可変Ｄ／Ａ変換器２０５の第３の実施例の構成を示す図である。第３の実施例は、Ａ／Ｄ変換器２０３の出力が２ビットの場合の構成に相当する。信号レベル可変Ｄ／Ａ変換器２０５は、Ｄ／Ａ変換器５０６（ＤＡＣ２）及びＤ／Ａ変換器５０７（ＤＡＣ１）を含む。Ｄ／Ａ変換器５０６及びＤ／Ａ変換器５０７の各々は、例えば図３又は図４に示す信号レベル可変Ｄ／Ａ変換器と同様の構成でよい。但しＤ／Ａ変換器５０６において電荷を供給する全容量をＣとすると、Ｄ／Ａ変換器５０７において電荷を供給する全容量はＣ／２となるように設定される。
【００３０】
またＤ／Ａ変換器５０６には、動作イネーブル機能を設けておく。図５には、加減算器２０１の構成も示される。加減算器２０１は、入力インピーダンス５０１及び５０２、帰還インピーダンス５０３及び５０４、及びオペアンプ５０５を含む。Ｄ／Ａ変換器５０６及びＤ／Ａ変換器５０７の各々について、プラス側出力がオペアンプ５０５の非反転入力に供給され、マイナス側出力がオペアンプ５０５の反転入力に供給される。
【００３１】
Ａ／Ｄ変換器２０３から供給されるデジタル出力の２ビットを、Ｄ／Ａ変換器５０６に供給する。Ｄ／Ａ変換器５０６には動作イネーブル機能を設け、デジタル出力の２ビットが“００”又は“１１”であるときにのみ、Ｄ／Ａ変換器５０６が動作し帰還信号を出力するように構成する。またＤ／Ａ変換器５０６のストレート/クロス切り替え器は、デジタル出力の上位ビット（又は下位ビットでもよい）のビット値に応じて、ストレートとクロスの切換えを行う。具体的には、デジタル出力の上位ビット（又は下位ビット）が“０”のときに負の帰還信号を出力し、デジタル出力の上位ビット（又は下位ビット）が“１”のときに正の帰還信号を出力するように構成する。
【００３２】
Ｄ／Ａ変換器５０７には、デジタル出力の上位ビットのみを供給し、このビットによりストレート/クロス切り替え器を制御する。具体的には、デジタル出力の上位ビットが“０”のときに負の帰還信号を出力し、デジタル出力の上位ビットが“１”のときに正の帰還信号を出力するように構成する。
【００３３】
図６は、デジタル出力の値と２つのＤ／Ａ変換器の動作との関係を示す図である。上記のようにデジタル出力の各ビットの値によりＤ／Ａ変換器５０６（ＤＡＣ２）及びＤ／Ａ変換器５０７（ＤＡＣ１）を制御することで、図６に示されるような動作を実現することができる。即ち、デジタル出力が“００”の場合には、ＤＡＣ１とＤＡＣ２との両方が選択され（両方が動作し）、ＤＡＣ１とＤＡＣ２とは負の符号の帰還信号を出力する。デジタル出力が“０１”の場合には、ＤＡＣ１のみが選択され（ＤＡＣ１のみが動作し）、ＤＡＣ１は負の符号の帰還信号を出力する。デジタル出力が“１０”の場合には、ＤＡＣ１のみが選択され（ＤＡＣ１のみが動作し）、ＤＡＣ１は正の符号の帰還信号を出力する。デジタル出力が“１１”の場合には、ＤＡＣ１とＤＡＣ２との両方が選択され（両方が動作し）、ＤＡＣ１とＤＡＣ２とは正の符号の帰還信号を出力する。
【００３４】
図７は、図５に示す信号レベル可変Ｄ／Ａ変換器２０５の出力を模式的に示す図である。図７に示されるように、デジタル出力“００”に対応して−（３／２）ＣＶの電荷が帰還され、デジタル出力“０１”に対応して−（１／２）ＣＶの電荷が帰還され、デジタル出力“１０”に対応して＋（１／２）ＣＶの帰還が供給され、デジタル出力“１１”に対応して＋（３／２）ＣＶの帰還が供給される。ここでＣはＤ／Ａ変換器５０６（ＤＡＣ２）の容量であり、Ｖは参照電圧源（図３又は図４参照）の電圧である。このようにして、−（３／２）ＣＶから＋（３／２）ＣＶまで、デジタル出力の４段階に応じた電荷量を帰還信号として供給することができる。
【００３５】
図８は、Ａ／Ｄ変換器２０３の基本要素である１ビットのＡ／Ｄ変換器（コンパレータ）の構成を示す回路図である。図８のＡ／Ｄ変換器２０３は、前置アンプ６０１、インバータ６０２、ラッチ回路６０３、及びバッファ６０４を含む。クロック信号が前置アンプ６０１に供給されるとともに、インバータ６０２で反転されたクロック信号がラッチ回路６０３に供給される。前置アンプ６０１は、入力信号の正端子及び負端子の間の差を増幅し、増幅後の信号をラッチ回路６０３に供給する。ラッチ回路６０３は、増幅後の信号を反転クロック信号に同期してラッチすることで、信号判定動作を実行する。即ちラッチ回路６０３は、増幅後の信号が所定のレベル以上であればＨＩＧＨをラッチし、所定のレベル以下であればＬＯＷをラッチする。ラッチ回路６０３がラッチした内容はバッファ６０４によりバッファリングされてから、デジタル出力信号として送出される。
【００３６】
図９は、Ａ／Ｄ変換器２０３の基本要素である１ビットのＡ／Ｄ変換器（コンパレータ）の構成の変形例を示す回路図である。図９のＡ／Ｄ変換器２０３は、可変ゲイン前置アンプ７０１、インバータ７０２、ラッチ回路７０３、及びバッファ７０４を含む。図９の構成においては、ＤＡＣ帰還量を制御する制御信号により可変ゲイン前置アンプ７０１のゲインを制御している。このように可変ゲイン前置アンプ７０１のゲインを可変にすることで、消費電力の最適化を図ることができる。ＤＡＣ帰還量が小さい場合は、可変ゲイン前置アンプ７０１の入力信号も小さいので、アンプのゲインを上げてコンパレータの判定精度を高める必要がある。しかし逆に帰還量が大きいときは、コンパレータの判定に高い精度は不要であるので、アンプのゲインを下げることにより消費電力を削減することができる。
【００３７】
図１０は、出力デジタル信号が多ビット構成の場合のＡ／Ｄ変換器２０３の回路構成を示す図である。図１０に示すのは、出力デジタル信号が２ビットの場合に相当する。
【００３８】
図１０のＡ／Ｄ変換器２０３は、抵抗８０１乃至８０４、１ビットＡ／Ｄ変換器（コンパレータ）８０５乃至８０７、及びエンコーダ８０８を含む。抵抗８０１乃至８０４は同一の抵抗値を有し、直列に接続されることで分圧器を構成する。この分圧器により分圧され生成された３段階の参照電圧が、１ビットＡ／Ｄ変換器８０５乃至８０７にそれぞれ供給される。
【００３９】
１ビットＡ／Ｄ変換器８０５乃至８０７の各々は、例えば図８又は図９に示す構成でよい。１ビットＡ／Ｄ変換器８０５乃至８０７の各々は、割当てられた参照電圧と入力信号電圧値とを比較することで、比較結果を示す１ビットのデジタル信号をエンコーダ８０８に供給する。エンコーダ８０８は、１ビットＡ／Ｄ変換器８０５乃至８０７から供給される計３ビットの信号をエンコードすることで、２ビットのデジタル出力信号を送出する。この出力信号により、入力信号が４つの状態のうち何れの状態に対応する値に量子化されるかを示す。
【００４０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４１】
【図１】シグマデルタＡ／Ｄ変換器のダイナミックレンジを示す図である。
【図２】本発明を適用する適応型シグマデルタＡ／Ｄ変換器の構成を示す図である。
【図３】本発明による信号レベル可変Ｄ／Ａ変換器の第１の実施例の構成を示す回路図である。
【図４】信号レベル可変Ｄ／Ａ変換器の第２の実施例の構成を示す回路図である。
【図５】信号レベル可変Ｄ／Ａ変換器の第３の実施例の構成を示す図である。
【図６】デジタル出力の値と２つのＤ／Ａ変換器の動作との関係を示す図である。
【図７】図５に示す信号レベル可変Ｄ／Ａ変換器の出力を模式的に示す図である。
【図８】Ａ／Ｄ変換器の基本要素である１ビットのＡ／Ｄ変換器の構成を示す回路図である。
【図９】Ａ／Ｄ変換器の基本要素である１ビットのＡ／Ｄ変換器の構成の変形例を示す回路図である。
【図１０】出力デジタル信号が多ビット構成の場合のＡ／Ｄ変換器の回路構成を示す図である。
【符号の説明】
【００４２】
１０  シグマデルタＡ／Ｄ変換器
２０１  加減算器
２０２  ループフィルタ
２０３  Ａ／Ｄ変換器
２０４  信号強度検出回路
２０５  信号レベル可変Ｄ／Ａ変換器
【図１】
2006140600.tif 000003
【図２】
2006140600.tif 000004
【図３】
2006140600.tif 000005
【図４】
2006140600.tif 000006
【図５】
2006140600.tif 000007
【図６】
2006140600.tif 000008
【図７】
2006140600.tif 000009
【図８】
2006140600.tif 000010
【図９】
2006140600.tif 000011
【図１０】
2006140600.tif 000012