(57)【要約】      （修正有）【課題】欠陥管理可能ＰＩＲＭのための欠陥管理方式を提供する。【解決手段】複数のクロスポイントデータ記憶アレイ(302,304,306,308)を提供するデータ記憶媒体を含む欠陥管理可能ＰＩＲＭ(100)である。各アレイ(302)は、複数のメモリセル(300)を提供する。前記アレイ(302,304,306,308)は、別個のスーパーアレイ(310,330,332)内へと割り当てられ、該別個のスーパーアレイは、セットとして仮想的に位置合わせされる。コントローラもまた提供され、アレイ(302,312,322)の仮想的に位置合わせされたセットと、メモリセル(300)の仮想的に位置合わせされたセットとの選択を確立することを可能にする。前記コントローラは、データビットのワードを受け、且つ、メモリアレイ(302,312,322)における選択された仮想的に位置合わせされたセット内において欠陥のあるアレイを検出するように、書き込み動作中に動作可能である。【選択図】図３
2006073181.tif 000002
【特許請求の範囲】
【請求項１】
欠陥管理可能ＰＩＲＭ（１００）であって、
複数のクロスポイントデータ記憶アレイ（１１２）を提供するデータ記憶媒体であって、
前記複数のクロスポイントデータ記憶アレイ（１１２）は、別個のスーパーアレイ（１２４）内へと割り当てられ、
前記別個のスーパーアレイ（１２４）は、セットとして仮想的に位置合わせされることからなる、データ記憶媒体と、
アレイの仮想的に位置合わせされたセットの選択を確立することを可能にするコントローラ（１０６）
とを備え、
前記コントローラ（１０６）は、仮想的に位置合わせされたセット内における欠陥のあるアレイを検出するよう動作可能となっており、
前記コントローラ（１０６）は、データビットのワード（３４０）を受けて、前記欠陥のあるメモリアレイからの少なくとも１つのデータビットを、スペアメモリアレイへと導くように、更に動作可能となっていることからなる、欠陥管理可能ＰＩＲＭ。
【請求項２】
前記コントローラ（１０６）は、欠陥のあるセルであって検出された該セルを有するメモリアレイ（３０２、３１２、３２２）の前記選択された仮想的に位置合わせされたセットからのデータビットの全ワード（３４０）を、仮想的に位置合わせされたメモリアレイ（３０６、３１６、３２６）のスペアセットへと、移動させることによって、ワードスペアリングを実施するように動作可能である、請求項１に記載の欠陥管理可能ＰＩＲＭ。
【請求項３】
前記コントローラ（１０６）は、前記欠陥のあるメモリアレイ（３１２）のために割り当てられたデータビットを、前記欠陥のあるアレイを含む前記スーパーアレイ（３３０）内におけるスペアメモリアレイ（３１６）へと、移動させることによって、一層でのスペアリングを実施するように動作可能である、請求項１に記載の欠陥管理可能ＰＩＲＭ。
【請求項４】
前記コントローラ（１０６）は、前記欠陥のあるメモリアレイ（３１２）のために割り当てられたデータビットを、異なるスーパーアレイ（５１０）内のスペアメモリアレイ（５０２）へと、移動させることによって、専用層でのスペアリングを実施するように動作可能である、請求項１に記載の欠陥管理可能ＰＩＲＭ。
【請求項５】
ＰＩＲＭ（１００）のための欠陥管理の方法であって、
前記ＰＩＲＭ（１００）内におけるデータ記憶アレイ（１１２）の仮想的に位置合わせされたセットに、割り当てるためのデータワード（３４０）を受け取るステップと、
欠陥があるものとして、前記仮想的に位置合わせされたセット内におけるアレイを識別するステップと、
前記欠陥のあるアレイからの任意の以前のデータを、前記ＰＩＲＭ（１００）内におけるスペアアレイへと、割り当てし直すステップと、
前記欠陥のあるアレイ用に意図されるデータを、前記ＰＩＲＭ（１００）内におけるスペアアレイへと、割り当てし直すステップ
と含む、方法。
【請求項６】
前記割り当てし直す方法は、ワード（３４０）スペアリングであり、
データワード（３４０）全体が、仮想的に位置合わせされたデータ記憶アレイ（３０６、３１６、３２６）のスペアセットに提供されることからなる、請求項５に記載の方法。
【請求項７】
前記ＰＩＲＭ（１００）内における全てのアレイは、実質的には同一であり、
前記ＰＩＲＭ（１００）内におけるコントローラ（１０６）は、メインアレイ（３０２、３１２、３２２）の仮想的に位置合わせされたセットと、スペアアレイ（３０６、３１６、３２６）の仮想的に位置合わせされたセットとの識別を決定することからなる、請求項６に記載の方法。
【請求項８】
前記割り当てし直す方法は、一層でのスペアリングであり、
前記スペアアレイ（３１６、３１８）と、前記欠陥のあるアレイ（３１２）とが、前記ＰＩＲＭ（１００）内における一層（１１０）上に共存することからなる、請求項５に記載の方法。
【請求項９】
データをスペアアレイ（３１６）に割り当てし直す前記ステップは、前記欠陥のあるアレイ（３１２）を非アクティブにすることからなる、請求項８に記載の方法。
【請求項１０】
前記スペアアレイ（３１６）は、共通の相互接続線によって、少なくとも１つのメインアレイ（３１２）と物理的に対にされることからなる、請求項８に記載の方法。
【請求項１１】
前記割り当てし直す方法は、専用層でのスペアリングであり、
前記スペアアレイ（５０２、５０４、５０６、５０８）は、前記ＰＩＲＭ（１００）内における別個の層（５００）上に提供されることからなる、請求項５に記載の方法。
【請求項１２】
前記スペアアレイ（５０２、５０４、５０６、５０８）は、共通の相互接続線によって、異なる層（１１０）上の少なくとも１つのメインアレイ（３１２）と物理的に対にされることからなる、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはメモリシステムに関し、特に、欠陥（又は不良）管理可能にされたポータブル廉価堅牢メモリ（portable inexpensive rugged memory：「ＰＩＲＭ」）、及びその方法に関する。
【背景技術】
【０００２】
ほぼ全てのコンピュータと電子装置とが、情報を格納するためにメモリ構成要素か又はメモリ素子を用いる。格納される情報の多様性は広範囲に及ぶ。典型的には、この情報は（限定はしないが）、オペレーティングシステムの命令か、或いは処理中のデータか、或いは文書ファイル、画像ファイル、音楽ファイル、プログラムコード、及び類似のもののような後に引き出すために格納されたデータである可能性がある。
【０００３】
静止画像、及び／又は、動画のためのディジタルカメラのような多くの装置は、画像を表す大量のディジタル情報を生成する。一般的に言うと、画像の解像度がより高いほど、より大量のディジタル情報を記憶する必要がある。単一の高解像度の画像は、優に数メガバイトのディジタル記憶空間を必要とする可能性がある。
【０００４】
一般的に言うと、ディジタルカメラのユーザは、複数の写真を撮影することを望む可能性があり、外部電源か又は記憶装置に対する接続が無いポータブルの形態で（持ち運びができる形態で）カメラを使用することを頻繁に望む可能性がある。ＭＰ３プレーヤ及び他の装置のような音楽再生装置はまた、大きな記憶容量を提供し、同時に、ポータブルな形態で使用することができ且つ楽しむことができる。
【０００５】
これらのタイプの情報記憶の用途のためのメモリデバイスに対して、ユーザによる３つのデバイス要件が、一般に課せられる。第１の要件は、メモリデバイスが、装置内へと取外し可能（リムーバブル）に組み込まれるほど物理的に十分に小さいが、有利に使用できるほどに十分な記憶容量もまた提供することである。第２の要件は、メモリデバイスが低電力消費（例えば、＜＜１ワット）であることであり、その結果、大きなバッテリが必要とされない。ポータブル装置の場合には、第３の望ましい要件が存在する。すなわち、様々な環境の中で動作し、耐え抜くように、メモリデバイスは、比較的堅牢な物理特性を有する。これらの要件を満たすための現在の設計は、製造するためにコストがかかる。
【０００６】
２進数(バイナリ)の形態において、すなわち「０」か又は「１」として表される一連の論理状態において、情報が、最も容易に格納され、処理され、及び別様では操作されることが、コンピュータ技術分野において、一般的に受け入れられている。従って、単一メモリデバイス内において論理状態の「０」か又は「１」のような情報を格納する能力は、一般的には、例えば高抵抗か又は低抵抗の、２つの状態のうちの１つの状態を確立する能力に基づく。
【０００７】
メモリ技術分野において、メモリデバイスは、揮発性か又は不揮発性かのいずれかとすることが可能なことが、一般的に受け入れられている。揮発性メモリに格納された情報は、電力が供給され続けられる限り、保持される。電力が除去されると、該メモリ内に記憶された該情報は、おそらく失われることとなる。典型的には、コンピュータ内における従来のメインメモリＲＡＭは、揮発性メモリである。
【０００８】
対照的に、不揮発性メモリの情報記憶は、電力に依存しない。不揮発性メモリは、例えば、ＣＤか又はＤＶＤ内のような材料の光の反射率を変化させること、ポリマー表面内の凸凹の生成を変化させること、或いは強磁性材料の極性を変化させることのような、典型的には物理特性の安定した変化によって、この長期の、電力に依存しない記憶能力を達成する。
【０００９】
半導体ベースのメモリ素子を用いて、格納されたデータ値を、コンデンサ内に格納された電荷の量か、又はメモリ素子の両端での抵抗値の相対的な状態のような検知可能な状態によって示すことができる。例示を目的として、高抵抗は、２進数の「１」を示すことができる一方で、低抵抗は、２進数の「０」を示すことができる。
【００１０】
益々製品が、とりわけポータブル形態において、より大量のメモリ記憶容量を要求するにつれ、半導体ベースの不揮発性メモリデバイスが、次第に一般的になっていきている。例えば、初期のディジタルカメラは、１枚の写真のディジタル情報を格納するために、１．４４メガバイトのメモリを有する３．５インチのフロッピーディスクが頻繁に利用された。今日の現代ディジタルカメラは、３２メガバイトか、６４メガバイトか、１２８メガバイトか、又はそれを超える記憶容量を有する半導体データ記憶チップを利用して、１．４４メガバイトをはるかに超える画像を頻繁に生成する。
【００１１】
多くの場合に、長期記憶デバイスは、書き換え可能（リライタブル）である。ある時点において情報をデバイスに書き込むことができ、後に新規情報によって上書きすることができる。不揮発性データ記憶デバイスにおいて書き換え可能性を提供する能力は、製造の複雑さを頻繁に増加させ、並びに、デバイス内における制御ロジックと回路構成とを増加させる。これらの状況は、そのようなデバイスの製造コストを増加させる。
【００１２】
コストをかけないよう代替のものを利用できる時には、デバイスの書き換え可能な特性に関連したコストは、書き換えること（リライティング）においての認められる恩恵よりも、往々にしてはるかに高い。このことは、メモリの量が大きく、且つ、デバイスの価格が低い時に、特に当てはまる可能性がある。例えば、書き換え可能なＣＤ及びＤＶＤが存在するが、多くの消費者は、ライトワンス型のＣＤ及びＤＶＤを使用するように選択する。これは、題材（マテリアル）が保管用に意図されており、従って、書き換え可能な特性を必要としてないこと、デバイスを書き換えるために必要とされる時間量が単純に新品のディスクによって開始する場合の時間量を超えること、及び／又は、単純に相対的なコスト、のような要因によって、頻繁に追いやられる一選択である。書き換え可能なディスクは、一度だけ書込むディスクの価格の何倍ものコストがかかる場合がある。
【００１３】
例えば、ディジタル写真の用途における場合のように、何十年ほどに長くはないにしても、長期的な尺度によるメモリ保管を成し遂げる能力が、頻繁に望まれる。書き換え可能なメモリデバイスは、典型的には、ライトワンスデバイスと同じレベルの保管可能性を持たない。例えば、フラッシュメモリデバイスは、捕えられた（又は閉じ込められた）電荷を含み、該電荷は、時間とともに消滅するであろう。
【００１４】
ディジタルカメラ、音楽再生装置、個人情報端末、及びその類似のもののようなポータブル装置のためのメモリデバイスに関して、利用可能なメモリデバイスの大部分が、書き換え可能である。多くの場合において、記憶デバイスの書き換え特性は、ユーザにとって高い価値がないか、又は関心がない。一度しか書き込めない、より低コストのメモリデバイスによって、実際には、更なる用途と楽しみとを経験する可能性がある。そうであっても、不揮発性のライトワンスメモリは、高いコスト、遅い書き込み速度、低密度、及び／又は、乏しい信頼性に起因して広くは用いられていない。
【００１５】
ポータブルユーザ市場に可能性のある用途を有する不揮発性メモリデバイスの一形態は、クロスポイントダイオードメモリアレイの層を組み込む。大容量の不揮発性メモリデバイスに関連付けられた、潜在的にコストが増加する可能性のある１つの要因は、メモリデバイスとコントローラチップとの間の接続の純粋な数である。多重化方式が、大量のメモリ素子を制御するための接続線の数を減らすことを可能にする可能性がある。しかしながら、従来の集積回路において、多重化は、トランジスタから統合（又は合成）された論理ゲートによって達成される。
【００１６】
ダイオードベースのクロスポイントメモリアレイ内にトランジスタを含むことは望ましくない。何故ならば、トランジスタは製造処理を困難にさせ、それにより、製造コストを増加させるからである。更には、いくつかのトランジスタ処理ステップは、ダイオードベースのクロスポイントアレイ内において用いられる他の材料と相容れない可能性がある。
【特許文献１】米国特許第６，５５２，４０９号
【特許文献２】米国特許第６，５６７，２９５号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従って、上記において認められた１つか又は複数の欠点を克服する、改善された不揮発性メモリデバイス、及びその構成要素に対するニーズがある。
【課題を解決するための手段】
【００１８】
本開示は、欠陥管理可能ＰＩＲＭのための欠陥管理方式を提供することによって、当該技術分野を進歩させる。
【００１９】
具体的には、単なる例示を目的として、一実施形態によれば、欠陥管理可能ＰＩＲＭが提供される。該欠陥管理可能ＰＩＲＭは、各々が複数のメモリセルを提供する複数のクロスポイントデータ記憶アレイを提供するデータ記憶媒体であって、該複数のデータ記憶アレイは、別個の物理的なグループへと割り当てられ、該別個の物理的なグループは、セットとして仮想的に位置合わせされる（又は整列させられる）ことからなる、データ記憶媒体と、アレイの仮想的に位置合わせされたセットと、メモリセルの仮想的に位置合わせされたセットとの選択を確立することが可能なコントローラとを備える。前記コントローラは、データ書き込み動作中に、データビットのワードを受け、且つ、メモリセルにおける選択された仮想的に位置合わせされたセットの内において欠陥のあるアレイ内の欠陥のあるセルを検出するように、動作可能となっており、前記コントローラは更に、欠陥のあるメモリアレイからの少なくとも１つのデータビットの割り当てを、スペアのメモリアレイへと導く。
【発明の効果】
【００２０】
従来よりも低コストで高信頼性な、欠陥管理可能ＰＩＲＭのための欠陥管理方式が提供できる。
【実施例】
【００２１】
次に詳細な説明を進める前に、本教示は、例示を目的としたものであって、限定するものではないことを理解されたい。従って、本明細書内において記載される手段は、説明の都合のためであり、例示的な実施形態に関して図示され、説明される。本明細書内において図示され、説明される原理を、他のタイプのポータブル廉価堅牢メモリ（「ＰＩＲＭ」）において等しく適用することができることが理解されよう。
【００２２】
以下の説明において、用語「データ」は、コンテキストに依存して、種々な様式で表現されることが理解され、認識される。一般的に言うと、問題となるデータは主として、本質的には論理「０」及び論理「１」として表される２進数（バイナリ）である。しかしながら、実際には、そのバイナリ状態は、測定されることが可能な相対的に異なる電圧か、電流か、抵抗か、又は類似のものによって表されることができ、具体的に別様に指定されない限りは、メモリ素子内におけるデータの、ある実用上の表示が、「０」を表すか、又は「１」を表すかどうかは、一般的には重要ではないことが理解されよう。
【００２３】
次に図面を、より具体的には図１を参照すると、ライトワンスのデータ記憶を提供するＰＩＲＭ１００のブロック図が示されている。ＰＩＲＭ１００は、Ｉ／Ｏインターフェースコネクタ１０２を有する。該Ｉ／Ｏインターフェースコネクタ１０２によって、ＰＩＲＭ１００が、例えば、カメラか、ＭＰ３プレーヤか、レコーダか、又は記憶装置を利用する他の装置のようなユーザ装置１０４に対して、セキュアディジタル（ＳＤ）か、マルチメディアカード（ＭＭＣ）か、メモリスティックか、又はコンパクトフラッシュ（ＣＦ）のような共通のメモリカードインターフェースを介して、取外し可能に接続されることが可能である。
【００２４】
少なくとも１つの実施形態において、インターフェースコネクタ１０２、インターフェース、及び制御回路（「コントローラ」）１０６と、ＰＩＲＭ１００とが、一体化された取外し可能な構造として製造される。適合可能なコントローラ１０６を、アナログ回路構成、ディジタルプロセッサ、制御ロジックによってプログラミングされたＣＰＵ、デバイスドライバ、及びそれらの組み合わせから構成することができる。少なくとも１つの代替の構成において、インターフェースコネクタ１０２が、取外し可能なメモリカード上に提供され、そのカードはまた、統合化されたコントローラ１０６を有する取外し可能なＰＩＲＭ１００を受ける（又は収容する）ために、ソケットか又はその類似のものを提供する。更に別の実施形態において、インターフェースコネクタ１０２と、コントローラ１０６とが、取外し可能なカード上に提供され、該カードはまた、取外し可能なＰＩＲＭ１００を受ける（又は収容する）ために、ソケットか又はその類似のものを提供する。
【００２５】
ＰＩＲＭ１００のそのような取外し可能性（リムーバビリティ）は、インターフェースコネクタ１０２の再利用を可能にすることと、保管データをＰＩＲＭ１００に格納するための物理的な記憶空間を低減することと、低減された製造コストとに、都合が良い可能性がある。欠陥管理の目的のために、ＰＩＲＭ１００の構成要素としてコントローラ１０６を組み込むことが、一般的には、望まれており、そういうものとして、一体化させることによって、個別の欠陥管理マップか又はテーブルの必要性を軽減することができる。
【００２６】
ライトワンスのデータ記憶は、一般的には、データが、メモリへと一度だけ書き込まれることが可能で、その後、そのデータは任意に変更されることが不可能であることを意味するように理解される。例えば、多くのライトワンスメモリは、各メモリセルが、（例えば、バイナリデータ「０」によって表される）第１のビット状態における状態で製造される。書き込み手順中には、選択されたメモリセルの状態が、（例えば、バイナリデータ「１」によって表される）第２の状態へと変更される。そのような状態の変更は、不可逆であるとみなされる。これにより、潜在的にデバイス全体は、損傷を受けること無く、状態を逆に変更させられることができない。
【００２７】
上記の構成において、インターフェースコネクタ１０２と、インターフェースと、制御回路１０６とは、ＰＩＲＭ１００とユーザ装置１０４との間に、Ｉ／Ｏ制御を提供する。ＰＩＲＭ１００は、薄層１１０、１１０’、１１０’’、〜１１０ｎを積重したものから構成される。各物理層１１０は、複数のクロスポイントデータ記憶メモリアレイ１１２を提供するデータ記憶媒体を提供する。該複数のクロスポイントデータ記憶メモリアレイ１１２のそれぞれが、複数のアドレス指定可能なメモリセル（図示せず）を提供する。
【００２８】
各物理層１１０はまた、相互接続１１６によって、各層１１０のそれぞれのメモリアレイ１１２を、コントローラ１０６へと結合するアドレス指定回路構成１１４を提供する。アドレス指定回路構成１１４は、それぞれのメモリアレイ１１２内におけるメモリ素子をアドレス指定するための、配列変更されるアドレス指定方式（permuted addressing scheme）を提供する。そのようなアドレス指定回路構成１１４は、参照により本明細書内に組み込まれる、「Techniques for Addressing Cross-point Diode Memory Arrays」と題する米国特許第６，５５２，４０９号と、参照により本明細書内に組み込まれる、「Addressing and Sensing a Cross Point Diode Memory Array」と題する米国特許第６，５６７，２９５号との中において、より詳細に論じられている。少なくとも１つの実施形態において示されるように、各アレイ１１２は、それ自身のアドレス指定回路構成１１４に関連付けられる。更に、コントローラ１０６は、ＰＩＲＭ１００に対する制御、インターフェース、検出、誤り訂正符号（ＥＣＣ）、及びそれらに類するもののための回路構成を備える。
【００２９】
図２は、ＰＩＲＭ１００の部分的な断面斜視図であり、ＰＩＲＭ１００内における回路と層との少なくとも１つの物理的な構成を示す。より完全に理解されることが可能なように、各層１１０は、複数のアレイ１１２を提供する。これにより、該アレイ１１２が、別個のスーパーアレイ１２４へと割り当てられるものとしてみなされることができる。少なくとも１つの実施形態において、各スーパーアレイ１２４は、層１１０のように、別個の物理的なグループとして提供される。少なくとも１つの代替の実施形態において、各層１１０上に、複数の別個のスーパーアレイを提供することができる。
【００３０】
アドレス指定回路１１４は、コントローラ１０６が、ある特定のアレイ１１２内におけるある特定のメモリセルを選択することを助ける。コントローラ１０６は、接続線１１８によって、各層上におけるアドレス指定回路構成１１４と公に伝達し合う。接続線１１８は、共通の導体を共有する多数の層１１０に対する同時接続を提供することができる。コントローラ１０６は、専用接続線１２０によって、各層上におけるセンス及び制御回路１２２と共に個別に伝達し合うことができる。一般的には、ＰＩＲＭ１００内には１つのコントローラ１０６のみが存在する。最上層１１０上において示されているが、コントローラ１０６を、製造か又は他の選択（又は基本設定）によって決定されるような任意の層上に提供することもできる。
【００３１】
各層１１０は、実質的に同一であることが意図されるので、ある層のアレイと次の層のアレイとの間に、ほぼ垂直方向に（又は縦に）位置合わせされる可能性が高い。そのように垂直方向の位置合わせは、説明の目的のためには役立つが、動作中に、アレイは、仮想的に位置合わせされる（例えば、アレイが実際に垂直方向に位置合わせされる場合があるか、又はアレイがあたかも垂直方向に位置合わせされたかのように、単に論理的に配列される場合がある）ことが理解されるべきである。別の言い方をすると、仮想的な位置合わせは論理的な関連付けに基づき、必ずしも物理的な位置合せに結びつけることが必要であるとは限らない。
【００３２】
コントローラ１０６は、アレイ１１２の仮想的に位置合わせされたセット、より詳細には、メモリセルの仮想的に位置合わせされたセットの選択を確立することができる。少なくとも１つの実施形態において、アレイ１１２の仮想的に位置合わせされたセットと、各アレイ１１２内におけるメモリセルの仮想的に位置合わせされたセットとのそのような選択は、センス及び制御回路１２２と、アドレス指定回路構成１１４とによって更に容易にされる。
【００３３】
各アレイ１１２は、行電力、列電力、行アドレス、列アドレス、及びセンス／書き込みイネーブルに対する相互接続１１６が提供される。後述のように、スペアリングのために、追加の接続線を提供することができる。アレイ１１２は、コントローラ１０６に対する接続の数を最小限にするようなやり方で、これらの様々な接続と相互接続とを共有する一方で、アドレス指定されなかったアレイ１１２が、電力を浪費することと、データ検出を妨害することとを防止する。
【００３４】
ＰＩＲＭ１００内における各層１１０上に多数のアレイ１１２を提供することは、多くの理由で有利である可能性がある。例えば、固定された最小の機能サイズの場合には、各層１１０上のアレイの数が増えるほど、各アレイ１１２は小さくなるであろう。一般的には、より小さなアレイ１１２は、（１つの層１１０上のアレイ１１２の全てが、同時にアクティブになるとは限らないので）消費する電力がより少なく、且つ、キャパシタンスが小さい。従って、より小さなアレイ１１２は、より高速に動作することができる。更に、複数のアレイ１１２は、欠陥管理において、有利である可能性がある。
【００３５】
（製造者と消費者との両方にとって）低コストを得ることにおける、ＰＩＲＭ１００の固有の態様は、ＰＩＲＭ１００が製造の欠陥に対して耐久性をもつべきであるということである。多数のアレイ１１２へと細分化されるＰＩＲＭ１００を提供することは、後述の欠陥管理方式を支援することができ、且つ、修復不可能な製造の欠陥に対して失われるメモリの量を最小化することができ、及び／又は、過剰な欠陥に起因して廃棄されることとなる部品をより少なくすることができる。
【００３６】
簡単に述べると、ＰＩＲＭ１００のための欠陥管理は、ＰＩＲＭ１００内における欠陥のあるメモリアレイ１１２を検出するための能力と、検出に続いて、欠陥のあるメモリアレイ１１２からのデータビット（又は欠陥のあるメモリアレイ用に意図されたデータビット）を、ＰＩＲＭ１００内におけるスペアアレイへと、割り当てし直す能力に基づく。このスペアアレイは、一般にスペアと呼ばれる。
【００３７】
少なくとも１つの実施形態において、欠陥管理は、ワードスペアリングによって処理される。別の実施形態において、欠陥管理は、一層でのスペアリングによって処理される。更に別の実施形態において、欠陥管理は、専用層でのスペアリングによって処理される。
【００３８】
図３、図４、及び図５は、これらのスペアリング方法のそれぞれを理解することを助けるための概念図を提供する。示されるように、層１１０は、アレイ３０２、３０４、３０６、３０８のような別個のアレイへと割り当てられた複数のメモリセル３００を提供する。層１１０上のアレイのコレクション（集まり）は、スーパーアレイ３１０として識別される。層１１０’と層１１０’’とは、層１１０と実質的には同一であり、それぞれが、別個のアレイ３１２、３１４、３１６、３１８、並びに、３２２、３２４、３２６、３２８へと、それぞれ割り当てられた複数のメモリセル３００を提供する。層１１０’上のアレイのそれぞれのコレクションは、スーパーアレイ３３０として識別され、層１１０’’上のアレイのそれぞれのコレクションは、スーパーアレイ３３２として識別される。いくつかの実施形態において、物理層を、２つ以上のスーパーアレイへと分割することもできる。
【００３９】
１つのアレイ内において、メモリセルをアドレス指定することと選択することとは、メモリ技術分野における当業者によって、良く理解され且つ認識されている。少なくとも１つの実施形態において、ＰＩＲＭ１００のメモリセルは、ヒューズデバイスか又はアンチヒューズデバイスである。言い換えると、ＰＩＲＭ１００は、ライトワンスデバイスとすることができ、そのことは、各メモリセルの状態を一度だけ変更することができることを意味する。
【００４０】
ある媒体にデータを書き込む時には、メモリデバイスに同時に書き込まれたデータビットのグループは、典型的には、ワードと呼ばれる。この説明の目的のため、各ワードは、３つのデータビットから構成され、各データビットは、別個のアレイ内の別個のメモリセル３００に書き込まれている。
【００４１】
図３内に示されるワードスペアリング下において、破線３４０として表されるオリジナルのワードが書き込まれる時には、該オリジナルのワードは、アレイ３０２と、３１２と、３２２との仮想的に位置合わせされたセットの初期用に（又は初期位置として）意図されるものである。言い換えると、ワード３４０は、それらのアレイを通る仮想的な列３３４に宛てられる。上述のように、図面内において示されるように、仮想的な位置合わせは、説明を容易にするために、垂直方向の位置合わせ（又は整列）として示される。しかしながら、仮想的な位置合わせと、垂直方向の位置合わせとが、共存する必要はないことが理解され且つ認識される。
【００４２】
アレイ３１２は、不良セル３４２が発生した時に欠陥があることが判定される。アレイが、センス線か又はアドレス線の障害のように、その記憶ビットの重要な部分を使用不可能に表わす欠陥を含む場合には、該アレイは欠陥がある。言い換えると、アレイ３１２内において、アドレス線か又はセンス線が、故障する場合には、その故障したアドレス線か又はセンス線によって接触させられた各メモリセルは、使用不可能になるであろう。その場合には、記憶の重要部分の消失が、使用不可能なメモリセルとして認識されるであろう。アドレス線とセンス線とは、下記においてより完全に説明される。
【００４３】
アレイ３１２を欠陥がある状態であるものとして判定することを、アレイ３１２用のデータビットの書き込みプロセスにおいて障害を確認することによって成し遂げることができる。少なくとも１つの実施形態において、アレイ３１２を欠陥があるものとして判定することをまた、後述のように、アレイ３１２にデータを書き込むことを試みる前に、アドレス線とセンス線とを検査することによって成し遂げることもできる。
【００４４】
アレイ３１２を欠陥があるものとして判定する時には、ワード３４０全体が、ここでも破線によって示されるスペアワード３４０’として、スペアアレイ３０６、３１６及び３２６に割り当てし直される。更に、ワード３４０のために当初に選択された仮想的な列３３４の全体が、スペアの仮想的な列３３６によって置き換えられる。アレイ３０２、３１２、及び３２２の仮想的なセットに対する以前に成功した書き込み動作のイベントにおいて、その割り当てられたデータがまた、アレイ３０６、３１６、及び３２６の、スペアの仮想的なセットに書き込みし直される。ワード３４０の全体が、スペアにされるので、この欠陥管理はワードスペアリングと呼ばれる。
【００４５】
ワードスペアリングを達成するための方法は、下記の説明においてより完全に理解されるであろうように、コントローラに基づく。スペアアレイ（３０６、３１６、３２６）と、メインアレイ（３０２、３０４、３０８、３１２、３１４、３１８、３２２、３２４、３２８）とは、実質的には同一であるため、少なくとも１つの実施形態において、スペアとして割り当てられるアレイの総数は、調整することができる。少なくとも１つの実施形態において、スペアアレイの総数は、ＰＩＲＭ１００内における全ての複数のアレイのうちの少なくとも約５％である。
【００４６】
図４内に示される一層でのスペアリング下において、オリジナルのワード３４０が書き込まれる時には、該オリジナルのワード３４０は、図３におけるように、アレイ３０２と、３１２と、３２２との仮想的に位置合わせされたセットにおける仮想的な列３３４の初期用に（又は初期位置として）意図されるものである。この例において、アレイ３１２は、セル３４２を読み取ることが不可能であることか、又はセル３４２をアドレス指定することが不可能であることに基づいて、欠陥があることが判定される。アレイ３１２を欠陥がある状態であるものとして判定することを、アレイ３１２用のデータビットの書き込みプロセスにおいて障害を確認することによって成し遂げることができる。少なくとも１つの実施形態において、アレイ３１２を欠陥があるものとして判定することをまた、後述のように、アレイ３１２にデータを書き込むことを試みる前に、アドレス線とセンス線とを検査することによって成し遂げることもできる。アレイ３１２を欠陥があるものとして判定する時には、アレイ３１２のデータ要素は、スペアの仮想的な列３３８のような、欠陥のあるアレイ３１２を含むスーパーアレイ内におけるスペアアレイ３１６に割り当てし直される。
【００４７】
更に、欠陥のあるメモリアレイ３１２に対して割り当てられたデータビットは、同じスーパーアレイ３３０内におけるスペアメモリアレイ３１６へと移動させられる。アレイ３０２及びアレイ３２２のデータ要素は、これらのアレイが欠陥があることが判定されていないので、提供されない（又はスペアに置き換えられない、又はスペアリングされない）。スペアリングは、欠陥のあるアレイを含む層上においてのみ生じるため、欠陥管理のこの形態は、一層でのスペアリングと呼ばれる。
【００４８】
示されるように、アレイ３０６と３０８とは、層１１０上におけるスペアアレイであり、アレイ３１６とアレイ３１８とは、層１１０’上におけるスペアアレイであり、アレイ３２６と３２８とは、層１１０’’上におけるスペアアレイである。スペアアレイ（３０６、３０８、３１６、３１８、３２６、３２８）の数は、メインアレイ（３０２、３０４、３１２、３１４、３２２、３２４）の数と等しいが、このことは、課された条件ではなく、簡単に例示した結果である。少なくとも１つの実施形態において、各層上に提供されるスペアアレイの数は、同一層上に提供されるメインアレイの総数の約５％とすることができる。
【００４９】
図５内に示された、専用層でのスペアリング下において、層１１０、１１０’、及び１１０’’によって提供されたＰＩＲＭ構造に対して、少なくとも１つの追加のスペア層５００が、付加される。スペア層５００は、スペアアレイ５０２、５０４、５０６、及び５０８を提供する。これらのスペアアレイはまとめて、スペアのスーパーアレイ５１０を提供する。
【００５０】
この例において、アレイ３１２は、セル３４２を読み取ることが不可能であることか、又はセル３４２をアドレス指定することが不可能であることに基づいて、欠陥があることが判定される。アレイ３１２を欠陥がある状態であるものとして判定することを、アレイ３１２用のデータビットの書き込みプロセスにおいて障害を確認することによって成し遂げることができる。少なくとも１つの実施形態において、アレイ３１２を欠陥があるものとして判定することをまた、後述のように、アレイ３１２にデータを書き込むことを試みる前に、アドレス線とセンス線とを検査することによって成し遂げることもできる。アレイ３１２を欠陥があるものとして判定する時には、欠陥のあるメモリアレイに対して割り当てられたデータビットを、異なるスーパーアレイ内のスペアメモリアレイ５０２に移動させることによって、データのスペアリングが実行される。示されるように、少なくとも１つの実施形態において、これは、層５００上のスーパーアレイ５１０のような異なる物理的なグループである。スペアリングが専用層においてのみ生じるため、欠陥管理のこの形態は、専用層でのスペアリングと呼ばれる。
【００５１】
それぞれのスペアリング方法について、欠陥のあるアレイに書き込まれたか、又は欠陥のあるアレイ用に意図された、全てのデータは、１つか又は複数のスペアアレイに転送されることが理解され且つ認識される。言い換えると、障害が発生して、アレイ３１２に欠陥があることが判定される前に、データがアレイ３１２に前もって書き込まれていた場合には、全ての前もって書き込まれていたデータは、図４の一層でのスペアリングか、又は図５の専用層でのスペアリングにおけるように、スペアアレイ３１６、５０２に転送され、及び図３のワードスペアリングにおけるように、スペアアレイ３０６、３１６、３２６に転送される。アレイ３１２にユーザデータを書き込むことを試みる前に、センス線とアドレス線とを検査することによって、アレイ３１２を、欠陥があるものとして検出することができることもまた理解される。従ってこのように、ＰＩＲＭ１００は、製造プロセスにおける品質管理検査として、あるアレイを提供するように（又はあるアレイをスペアに置き換えるように、又はあるアレイをスペアリングするように）初期化されることが可能である。少なくとも１つの実施形態において、専用層上に提供されるスペアアレイの数は、ＰＩＲＭ１００内において提供されるメインアレイの総数の約５％である。
【００５２】
［ワードスペアリングの欠陥管理］
上記の概要を考慮して、ワードスペアリングの少なくとも１つの実施形態を更に説明するために、図６、図７、及び図８が次に提供される。より具体的には、図６は、ワードスペアリングに対する少なくとも１つのコンフィギュレーションを示す簡略化された回路図を提供する。メモリ素子６００は、直列に接続されたヒューズ及びダイオードとして表される。ダイオード６０２は、アレイか、又はアレイ内のメモリ素子の選択、及び／又は、分離を可能にする。
【００５３】
示されるように、各アレイ、すなわち、メインアレイ６０４とスペアアレイ６０６とは、ほぼ同じやり方で電気的に結線される。各アレイは、５つのタイプの接続、すなわち、行電力６０８、行アドレス６１０、行センス６１２、列アドレス６１４、及び列電力６１６が、提供される。単線として図示されているが、これらの接続は、実際には複数の導線から構成することができ、一般的にはバスと呼ばれる場合がある。線（又は場合によってはバス）の間の接続、ダイオード６０２から線への接続、及びメモリ素子６００から線への接続は、黒丸６１８のように、塗り潰した黒丸「●」として示される。単一の形態か又は複数の形態の「バス」は、いくつかのデバイスが共通の電気的な接続を共有することを可能にする物理的で電気的なインターフェースとして理解され、典型的には、多数の電線から構成される。
【００５４】
示される実施形態において、メインアレイ６０４か又はスペアアレイ６０６の選択は、コントローラ（図示せず）が、メインアレイ６０４のために行電力６０８Ａと列電力６１６Ａとを選択するか、又はスペアアレイ６０６のために行電力６０８Ｂと列電力６１６Ｂとを選択することによって決定される。メインアレイ６０４内の特定のメモリ素子６２０を選択するために、次の線がアクティブにされる。すなわち、行アドレス６１０Ａ、行センス６１２、列アドレス６１４Ｂ、行電力６０８Ｂ、及び列電力６１６Ａである。メインアレイ６０４が欠陥があるものと判定される場合には、行電力６０８Ｂと列電力６１６Ｂとを切り替えることによって、スペアアレイ６０６内のメモリ素子６２０’を選択することができる。
【００５５】
図７は、イネーブルにされた「ワードスペアリングの欠陥管理」によるＰＩＲＭ１００のための少なくとも１つの実施形態のブロック図を示す。具体的には、そのブロック図は、図２内に示されるような単一層１１０上のアレイを表す。説明を容易にするために、図示され且つ説明されるように、そのアーキテクチャは、片側センシング（single sided sensing）を使用するが、差動センシングの実施形態が望まれる場合には、別個の行及び列のセンシングによって機能することとなる。
【００５６】
少なくとも１つの実施形態において、複数のメモリアレイ７００が、長方形のスーパーアレイ７０２として配列される。少なくとも１つの実施形態において、コントローラに対する相互接続の数を最小化するために、スーパーアレイ７０２内におけるアレイ７００の行の数とアレイ７００の列の数とは、異なるものとなる。図７は、アレイ７００の論理的な配列を示すこともまた理解される。アレイ７００間に同じ相互接続を提供する、アレイ７００の任意の物理的な配列は、等価となる。
【００５７】
共有された相互接続線の使用は、コントローラに対する総接続数を低減させる。典型的には、コントローラに対する接続線の数が多くなるほど、製造プロセスがより複雑になり、コストがより高くなる。従って、ＰＩＲＭ１００のアーキテクチャの目的は、アドレス線における最も少ないセットを使用することであり、或いは言い換えると、過剰な電力を浪費する可能性があり及び／又は望ましくないノイズを検出回路にもたらす可能性がある望ましくない相互接続を作り出すことなく、最も少ない数のダイレクトな線によって大部分のアレイをコントローラに対して接続することである。
【００５８】
この所望の目的を達成させる１つの実施形態は、「Ｑ」行と「Ｒ」列とを含むようにスーパーアレイ７０２を論理的に配列することである。図７内に示されるように、３行と９列とが存在する。行アドレスバス７２０Ａ〜Ｃと、センス線７３０Ａ〜Ｃとが、互いにルーティングされる。
【００５９】
全部でＱ本（すなわち３本）の行アドレスバスと、センス線とについて、スーパーアレイ７０２内の各行ごとに、１本の行アドレスバス（７２０Ａ〜Ｃ）と、１本のセンス線（７３０Ａ〜Ｃ）とが存在する。同様に、Ｑ本（すなわち３本）の列アドレスバス７４０Ａ〜Ｃが存在し、それぞれが、Ｒ個（すなわち９個）のアレイ７００に接続される。列アドレスバス７４０Ａ〜Ｃの場合には、「Ｑ番目」のアレイ列ごとに、同じ列アドレスバスに接続される。
【００６０】
各列ごとに、別個の行電力線７６０Ａ〜Ｉが存在する。同様に、Ｒ本（すなわち９本）の別個の列電力線７５０Ａ〜Ｉが存在する。各列電力線７５０Ａ〜Ｉは、対角線に沿ってか、又は他の配列に沿って、アレイ７００に接続される。これにより、各列電力線７５０Ａ〜Ｉは、各行内おける１つのメモリアレイに接続し、１つの列電力線７５０Ａ〜Ｉに接続されたどの２つのメモリアレイも、同じ列アドレスバス７４０Ａ〜Ｃを共有しないこととなる。
【００６１】
スーパーアレイ７０２を、アレイ７００によって共有される相互接続に基づいて、複数領域へと分割することができる。アレイの電力、センス、及びアドレス線がアクティブにされた状態の該アレイは、アクティブアレイと呼ばれる。具体的には、アレイ７７０は、選択されることができ、行アドレスバス７２０Ｃ、センス線７３０Ｃ、列アドレスバス７４０Ａ、列電力線７５０Ｇ、及び行電力線７６０Ｉをアクティブにすることによって、アクティブにされることができる。これらの特定の線をアクティブにすることは、各線が破線として示されるように更に図示され、アレイ７７０のみが、これらの５つのアクティブにされた線が交差する場所に、配置されていることを更に示している。
【００６２】
図７が、一層上のスーパーアレイ７００内における相互接続を示すのと同様に、図８は、３つの仮想的に位置合わせされたスーパーアレイの簡略化された３次元立体ブロック図を提供する。より具体的には、図８は、３つの層８００、８０２、８０４を示し、それぞれの層が、例えば、層８００上におけるアレイ８０６、８０８、８１０、８１２の、４つのアレイを含むスーパーアレイを提供する。
【００６３】
各アレイ８０６〜８１２間の相互接続は、図７に関して記載されたアーキテクチャに従うが、アレイの数は、簡単に見やすくするために削減されている。行アドレスバス８２０Ａ〜Ｂ、センス線８３０Ａ〜Ｂ、列アドレスバス８４０Ａ〜Ｂ、列電力線８５０Ａ〜Ｂ、及び行電力線８６０Ａ〜Ｂが存在する。図８に関してより完全に理解されることが可能なように、行アドレスバス８２０、列アドレスバス８４０、列電力線８５０及び、行電力線８６０は、全ての３つの層８００、８０２、８０４間において共通に相互接続される。センス線８３０のみが、各層に固有である。
【００６４】
このような構成において、仮想的に位置合わせされたアレイ８０６、８０６’、８０６’’をアクティブにすることは、行アドレスバス８２０Ｂ、列アドレスバス８４０Ａ、列電力線８５０Ｂ、行電力線８６０Ａ、及びセンス線８３０Ｂ、８３０Ｂ’、８３０Ｂ’’をアクティブにすることによって達成される。相互接続線が実質的には同一であるように、全てのアレイも実質的には同一であるため、メインアレイとしてか又はスペアアレイとしてアレイを認識することは、コントローラに基づく。例えば、提供される複数のアレイについて、該複数のアレイのうちの第１のサブセットは、コントローラによってメインアレイ（すなわちアレイ８０６、８０８、８１２）として識別され、該複数のアレイのうちの第２のサブセットは、スペアアレイ（すなわちアレイ８１０）として識別される。このように識別することを、ＰＩＲＭ１００の製造中にコントローラ内へと組み込むことができるか、又は初期製造後にコントローラをプログラミングすることによって成し遂げることができる。少なくとも１つの実施形態において、コントローラによるメインアレイとスペアアレイとの間のそのような識別は、論理的なマッピングテーブルによって支援される。
【００６５】
ワードスペアリングの欠陥管理方式を実施することができる時には、コントローラは、例えば層８０２内のアレイ８０６’のような、仮想的に位置合わせされるセット内におけるアレイに欠陥があることを検出するように動作可能である。そのような検出が行われる時には、コントローラは更に、アレイ８０６、８０６’、及び８０６’’用のワード全体を、仮想的に位置合わせされるアレイのスペアセット、例えば８１０、８１０’、８１０’’へと移動させるように動作可能である。データのワードが、アレイ８０６’内において障害が発生する前に、仮想的に位置合わせされたアレイ８０６、８０６’、８０６’’に、前もって書き込まれていた場合には、全ての前もって書き込まれたデータが、仮想的に位置合わせされたスペアアレイ８１０、８１０’、及び８１０’’に転送される。
【００６６】
［一層でのスペアリングの欠陥管理］
図９、図１０、図１１、及び図１２は、一層でのスペアリングを提供する少なくとも１つの実施形態の説明を支援するために提供される。より具体的には、図９は、一層でのスペアリングに対する少なくとも１つのコンフィギュレーションを示す簡略化された回路図を提供する。メモリ素子６００は、直列に接続されたヒューズ及びダイオードとして表される。ダイオード６０２は、アレイか、又はアレイ内のメモリ素子の選択、及び／又は、分離を可能にする。線間の接続、ダイオード６０２から線への接続、及びメモリ素子６００から線への接続は、黒丸６１８のように、塗り潰した黒丸「●」として示される。説明を容易にするために単線として示されているが、接続線は、実際には複数の導線から構成することができ、バスと呼ばれる場合がある。メインアレイ９００内のメモリ素子は、図６内のメインアレイに関連して、上述の手法で選択される。
【００６７】
図９内に示されるように、メインアレイ９００は、スペアアレイ９０２とは異なるように結線される。メインアレイ９００は、７つの接続、すなわち、センス線９０４、行アドレスバス９０６、行電力線９０８、列スペア線９１０、列電力線９１２、列アドレスバス９１４、及び行スペア線９１６が提供される。スペアアレイ９０２は、５つの接続を有する。スペアアレイ９０２は、センス線９０４、行アドレスバス９０６、及び列アドレスバス９１４を、メインアレイ９００と共有する。行電力９０８は、列スペア線９１０によって、メインアレイ９００からスペアアレイ９０２に提供される。同様に、列電力９２０は、行スペア線９１６によって、メインアレイ９００からスペアアレイ９０２に提供される。
【００６８】
ワードスペアリングの上記の説明において、ＰＩＲＭ１００内における全てのアレイは、実質的には同一であり、メインアレイとしてか又はスペアアレイとしてアレイを識別することは、コントローラに基づく。製造の観点から単純化しているが、このことは、１つの欠陥のあるアレイを置き換えることは、スペアアレイのワード全体を必要とすることを意味する。何故ならば、そのワード内の全てのアレイが提供されるから（又はそのワード内の全てのアレイがスペアに置き換えられるから、又はそのワード内の全てのアレイがスペアリングされるから）である。一層でのスペアリングにおいて、少なくとも１つのスペアアレイが、少なくとも１つのメインアレイ、典型的にはいくつかのメインアレイと対にされる。このことは、１つの欠陥のあるアレイを置き換えるために、１つのスペアアレイだけしか必要としない。より具体的には、物理的な相互接続線によって、スペアアレイは、メインアレイと対にされる。
【００６９】
図１０は、一層でのスペアリングに対する別のコンフィギュレーションを示す、別の簡略化された図を提供し、今度は、第２のスペアアレイ１０００を示す。スペアアレイは、典型的には２つ以上のメインアレイに関連付けられるので、それらのメインアレイのうちの２つ以上における障害は、追加のスペアアレイを必要とするであろう。少なくとも１つの実施形態において、従って、追加のスペアアレイを提供することが望ましい。
【００７０】
一層でのスペアリングにおいて、欠陥のあるメインアレイを非アクティブにする必要がある。何故ならば、欠陥のあるメインアレイが、そのスペアアレイとセンス線を共有するからである。故障したメインアレイ９００を置き換える時にのみ、第１のスペアアレイ９０２をアクティブにすることと、別のメインアレイか又はスペアアレイ９０２が故障した時にのみ、スペアアレイ１０００をアクティブにすることとがまた必要である。ワイヤの交差アーキテクチャと、ダイオード６０２の特定の配置とを利用することによって、一層でのスペアリングは、ＰＩＲＭ１００が、メインアレイ９００か、スペアアレイ９０２か、又は第２のスペアアレイ１０００における適切に機能しているアレイに対してのみ電力が配電されることによって動作することを可能にする。言い換えると、欠陥のあるアレイは、スペアアレイがアクティブにされる時には、非アクティブにされる。更に、アクティブ化と、非アクティブ化とは、接続線の整合されたセットによって実行される。更に、欠陥のあるアレイを非アクティブにする接続線はまた、スペアアレイをアクティブにする。
【００７１】
図９の場合と同様に、スペアアレイ９０２とスペアアレイ１０００とが、センス線９０４、行アドレスバス９０６、及び列アドレスバス９１４を、メインアレイ９００と共有する。メインアレイ９００の非アクティブ化と、スペアアレイ９０２のアクティブ化とが、メインアレイ９００からの行スペア線９１６Ａと列スペア線９１０Ａとの整合されたセットによってイネーブルにされる。行スペア線９１６Ａを−Ｖに引き込み、列スペア線９１０Ａを＋Ｖに引き込むことによって、メインアレイ９００上の全てのアドレス線が、ディセーブルにされ、電力が、スペアアレイ９０２に印加される。行スペア線９１６Ａは、最終的に、列電力をスペアアレイ９０２に提供し、列スペア線９１０Ａは、最終的に、行電力をスペアアレイ９０２に提供する。同様に、−Ｖを行スペア線９１６Ｂに印加することによって、及び、＋Ｖを列スペア線９１０Ｂに印加することによって、メインアレイ９００が、ディセーブルにされ、スペアアレイ１０００がアクティブにされる。更には、行スペア線９１６と列スペア線９１０とは、スペア線に障害がある場合には、未使用にされるスペアアレイのそれぞれのアドレス線をディセーブルにして、追加的な保護を提供するように接続される。少なくとも１つの実施形態において、上述のような＋Ｖか又は−Ｖの印加は、図１内と図２内とにおいて示されるコントローラ１０６によって指示されることが可能である。代替の一実施形態において、アドレス回路構成のダイオードか又はヒューズ素子を、＋Ｖか又は−Ｖについてのスペア経路を効果的に直結するように、意図的に過負荷状態にすることができる。
【００７２】
図１１は、イネーブルにされた「一層でのスペアリングの欠陥管理」によるＰＩＲＭ１００に対する少なくとも１つの実施形態のブロック図を示す。具体的には、そのブロック図は、図２内に示されるような、単一層１１０上のアレイを表す。説明を容易にするために、図示され且つ説明されるように、そのアーキテクチャは、片側センシング（single sided sensing）を使用するが、差動センシングの実施形態が望まれる場合には、別個の行及び列のセンシングによって機能することとなる。
【００７３】
少なくとも１つの実施形態において、複数のメモリアレイ１１００が、長方形のスーパーアレイ１１０２として配列される。少なくとも１つの実施形態において、コントローラに対する相互接続の数を最小化するために、スーパーアレイ１１０２内におけるアレイ１１００の行の数とアレイ１１００の列の数とは、異なるものとなる。図１１が、アレイ１１００の論理的な配列を示すこともまた理解される。アレイ１１００間に同じ相互接続を提供する、アレイ１１００の任意の物理的な配列は、等価となる。
【００７４】
上述のように、製造コストと、システム設計の複雑性とを最小化するという観点から、共有された相互接続線を使用することが一般的には望ましい。この所望の目的を達成する１つの実施形態は、「Ｑ」行と「Ｒ」列とを含むようにスーパーアレイ１１０２を論理的に配列することである。図１１に示されるように、３行と９列とが存在する。その層上に提供される複数のアレイ１１００について、該複数のアレイのうちの第１のサブセット１１０４は、メインアレイとして識別され、該複数のアレイのうちの第２のサブセット１１０６は、スペアアレイとして識別される。メインアレイとしてか又はスペアアレイとしてのそのような分類は、第１のサブセット１１０４内のメインアレイと、第２のサブセット１１０６内のスペアアレイとの間の相互接続線に用いられたアーキテクチャに少なくともある程度、基づく。
【００７５】
行アドレスバス１１２０Ａ〜Ｃと、センス線１１３０Ａ〜Ｃとが、互いにルーティングされる。全部でＱ本（すなわち３本）の行アドレスバスとセンス線とについて、スーパーアレイ１１０２内の各行ごとに、１本の行アドレスバス（１１２０Ａ〜Ｃ）と、１本のセンス線（１１３０Ａ〜Ｃ）とが存在する。同様に、Ｑ本（すなわち３本）の列アドレスバス１１４０Ａ〜Ｃが存在し、それぞれが、Ｒ個（すなわち９個）のアレイ１１００、すなわち第１のサブセット１１０４内の６個のメインアレイと、第２のサブセット１１０６内の３個のスペアアレイとに接続される。列アドレスバス１１４０Ａ〜Ｃの場合には、「Ｑ番目」のアレイ列ごとに、同じ列アドレスバスに接続される。
【００７６】
各列ごとに、別個の行電力線１１５０Ａ〜Ｆが存在する。行電力線１１５０Ａ〜Ｃと、ここでもまた行電力線１１５０Ｄ〜Ｆとに、対にされたＱ本（すなわち３本）の列スペア線１１５２Ａ〜Ｃが存在する。列スペア線１１５２Ａ〜Ｃは、スペア行電力線１１５４Ａ〜Ｃに接続する。
【００７７】
各列電力線１１６０Ａ〜Ｆは、対角線に沿ってか、又は他の配列に沿って、第１のサブセット１１０４内のアレイ１１００に接続される。これにより、各列電力線１１６０Ａ〜Ｆは、各行における１つのメモリアレイに接続し、１つの列電力線１１６０Ａ〜Ｆに接続されたどの２つのメモリアレイも、同じ列アドレスバス１１４０Ａ〜Ｃを共有しないこととなる。列電力線１１６０Ａ〜Ｃと、ここでもまた行電力線１１５０Ｄ〜Ｆとに、対にされたＱ本（すなわち３本）の行スペア線１１６２Ａ〜Ｃが存在する。行スペア線１１６２Ａ〜Ｃは、スペア列電力線１１６４Ａ〜Ｃに接続する。
【００７８】
アレイの電力、センス、及びアドレス線（か又はバス）がアクティブにされた状態の該アレイは、アクティブアレイと呼ばれる。列スペア線１１５２Ａ〜Ｃと、行スペア線１１６２Ａ〜Ｃとの機能的な関係は、第１のサブセット１１０４内のメインアレイがアクティブであるか、又は第２のサブセット１１０６内における対にされたスペアアレイがアクティブであるかのいずれかであるが、両方ではないような関係である。
【００７９】
図１１に関して、第１のサブセット１１０４内のメインアレイに対する、第２のサブセット１１０６内のスペアアレイの、物理的な組み合わせ（ペアリング）を、より完全に理解することができる。具体的には、相互接続によって示されるように、スペアアレイ１１８０は、メインアレイ１１８２及び１１８４と対にされる。ほぼ類似の相互接続は、第２のサブセット１１０６の残りのスペアアレイを、第１のサブセット１１０４の残りのメインアレイと対にする。
【００８０】
図１１が、一層上のスーパーアレイ１１０２内の相互接続を示すのと同様に、図１２は、３つの仮想的に位置合わせされたスーパーアレイの簡略化された３次元立体ブロック図を提供する。より具体的には、図１２は、３つの層１２００、１２０２、１２０４を示し、それぞれの層が、例えば層１２００上のアレイ１２０６、１２０８、１２１０、１２１２の、４つのアレイを含むスーパーアレイを提供する。
【００８１】
各アレイ１２０６〜１２１２間の相互接続は、図１１に関して記載されたアーキテクチャに従うが、アレイの数は、簡単に見やすくするために削減されている。より具体的には、アレイ１２０６と１２０８とがメインアレイであり、アレイ１２１０と１２１２とがスペアアレイである。
【００８２】
行アドレスバス１２２０Ａ〜Ｂ、センス線１２３０Ａ〜Ｂ、列アドレスバス１２４０、列電力線１２５０Ａ〜Ｂ、行電力線１２６０、行スペア線１２５２Ａ〜Ｂ、及び列スペア線１２５４が存在する。図１２に関してより完全に理解されることが可能なように、センス線１２３０並びに行スペア線１２５２及び列スペア線１２５４を除く全ての相互接続は、層１２００、１２０２、及び１２０４の間で共有される。言い換えると、センス線１２３０並びに行スペア線１２５２及び列スペア線１２５４だけが各層に固有である。
【００８３】
このような構成において、仮想的に位置合わせされたアレイ１２０６、１２０６’、１２０６’’をアクティブにすることは、行アドレスバス１２２０Ｂ、列アドレスバス１２４０、列電力線１２５０Ｂ、行電力線１２６０、及びセンス線１２３０Ｂ、１２３０Ｂ’、及び１２３０Ｂ’’をアクティブにすることによって達成される。上述のように、層１２０２上のアレイ１２０６’のように、アレイが欠陥がある状態であるものとして認識されるされる時には、アレイ１２０６’を非アクティブにしてスペアアレイ１２１０’をアクティブにする行スペア線１２５２Ｂ’と列スペア線１２５４’とによって、層１２０２上のアレイ１２１０’に対するスペアリングが達成される。
【００８４】
アレイ１２０６’内において障害が発生する前に、アレイ１２０６’にデータが前もって書き込まれていた場合には、層１２０２上の欠陥のあるアレイ１２０６’からの全ての前もって書き込まれたデータは、層１２０２上のスペアアレイ１２１０’に転送される。従って、新たな仮想的に位置合わせされたアレイは、１２０６、１２１０’及び１２０６’’である。
【００８５】
［専用層でのスペアリングの欠陥管理］
図１３と図１４とは、専用層でのスペアリングを提供する少なくとも１つの実施形態の説明を支援するために提供される。より具体的には、図１３は、専用層でのスペアリングに対する少なくとも１つのコンフィギュレーションを示す簡略化された回路図を提供する。メモリ素子６００は、直列に接続されたヒューズ及びダイオードとして表される。ダイオード６０２は、アレイか、又はアレイ内のメモリ素子の選択、及び／又は、分離を可能にする。線間の接続、ダイオード６０２から線への接続、及びメモリ素子６００から線への接続は、黒丸６１８のように、塗り潰した黒丸「●」として示される。ここでもまた、説明を容易にするために単線として示されるが、接続線は、実際には複数の導線から構成することができ、バスと呼ばれる場合もある。メインアレイ１３００内におけるメモリ素子は、図６内におけるメインアレイに関連して、上述の手法で選択される。
【００８６】
ワードスペアリングと、一層でのスペアリングとに対する上記の実施形態におけるように、ＰＩＲＭ１００内における複数のアレイを、アレイの２つのサブセットからなるものとして認識することができる。該複数のアレイのうちの第１のサブセットは、メインアレイとして認識され、該複数のアレイのうちの第２のサブセットは、スペアアレイとして認識される。メインアレイを提供する同じ物理的なグループか又は層内においてスペアアレイが存在するワードスペアリングと一層でのスペアリングとの実施形態とは対照的に、専用層でのスペアリングに対する一実施形態において、スペア層は、別個の層上に提供される。
【００８７】
図１３内に示されるように、メインアレイ１３００とスペアアレイ１３０２とは、ほぼ類似のアーキテクチャにおいて結線される。メインアレイ１３００は、センス線１３０４、行電力線１３０６、行アドレスバス１３０８、列電力線１３１０、及び列アドレスバス１３１２が提供される。スペアアレイ１３０２は、メインアレイ１３００と対にされ、行電力線１３０６、行アドレスバス１３０８、列電力線１３１０、及び列アドレスバス１３１２を、メインアレイ１３００と共有する。スペアアレイ１３０２は、別個のセンス線１３１４が提供される。
【００８８】
スペアアレイ１３０２は、メインアレイ１３００に結合する同じ相互接続に結合されるので、センス線１３０４を節約し、両方のアレイが同時にアクティブにされる。どのアレイがアクティブとして認識されるかの選択は、メインアレイ１３００に結合するセンス線１３０４か、又はスペアアレイ１３０２に結合するセンス線１３１４かのいずれかを選択するコントローラに基づく。
【００８９】
図１４は、イネーブルにされた「専用層でのスペアリングの欠陥管理」によるＰＩＲＭ１００に対する少なくとも１つの実施形態のブロック図を示す。具体的には、そのブロック図は、一専用スペア層上のスペアアレイ１４００を表す。説明を容易にするために、図示され且つ説明されるように、そのアーキテクチャは、片側センシング（single sided sensing）を使用するが、差動センシングの実施形態が望まれる場合には、別個の行及び列のセンシングによって機能することとなる。
【００９０】
少なくとも１つの実施形態において、専用スペア層は、ワードスペアリングの説明において上記で使用された、図７内に示されるようなアーキテクチャを有する層のスーパーアレイに結合される。より具体的には、図７において最初に示された行アドレスバス７２０Ａ〜Ｂ、列アドレスバス７４０Ａ〜Ｂ、列電力線７５０Ａ〜Ｂ、及び行電力線７６０Ａ〜Ｂ、並びに、第２のメインアレイ層（図示せず）からの列電力線７５０Ａ’〜Ｂ’及び行電力線７６０Ａ’〜Ｂ’が、図１４内において繰り返される。
【００９１】
複数のメインアレイに対してスペアリングの有用性を提供するために、複数のスペア列電力線とスペア行電力線とが提供される。より具体的には、各スペアアレイは、各メインアレイ層ごとに、電力相互接続線の追加の（対にされた）セットを、受けることになる。
【００９２】
示されるように、各スペアアレイ１４００は、２つのメインアレイ（図示せず）に結合される。具体的には、スペア列電力線１４０２Ａ〜Ｂは、スペアアレイ１４００Ａと１４００Ｄとを、列電力線７５０Ｂと７５０Ｂ’とに結合する。スペア列電力線１４０４Ａ〜Ｂは、スペアアレイ１４００Ｂと１４００Ｃとを、列電力線７５０Ａと７５０Ａ’とに結合する。スペア列電力線１４０６Ａ〜Ｂは、スペアアレイ１４００Ｅと１４００Ｈとを、列電力線７５０Ｂと７５０Ｂ’とに結合する。スペア列電力線１４０８Ａ〜Ｂは、スペアアレイ１４００Ｆと１４００Ｇとを、列電力線７５０Ａと７５０Ａ’とに結合する。
【００９３】
同様に、スペア行電力線１４１２Ａ〜Ｂは、スペアアレイ１４００Ａと１４００Ｃとを、行電力線７６０Ａと７６０Ａ’とに結合する。スペア行電力線１４１４Ａ〜Ｂは、スペアアレイ１４００Ｂと１４００Ｄとを、行電力線７６０Ｂと７６０Ｂ’とに結合する。スペア行電力線１４１６Ａ〜Ｂは、スペアアレイ１４００Ｅと１４００Ｇとを、行電力線７６０Ａと７６０Ａ’とに結合する。スペア行電力線１４１８Ａ〜Ｂは、スペアアレイ１４００Ｆと１４００Ｈとを、行電力線７６０Ｂと７６０Ｂ’とに結合する。
【００９４】
別個のセンス線１４４０、１４４２、１４４４、１４４６が、スペアアレイ１４００に提供され、それらのアレイをコントローラ（図示せず）に直接、相互接続する。１つのメインアレイが欠陥があるものと判定される時には、対応するスペアセンス線のアクティブ化が、専用層上の対にされたスペアアレイ１４００に対するスペアリングを可能にする。言い換えると、ＰＩＲＭ１００は、メインアレイが、対にされたスペアアレイと同時にアクティブにされるように動作可能である。コントローラは、メインセンス線か又はスペアセンス線を選択するように動作可能になっている。
【００９５】
専用層でのスペアリングは、欠陥のあるアレイだけが提供される（又は欠陥のあるアレイだけがスペアに置き換えられる、又は欠陥のあるアレイだけがスペアリングされる）ので、ワードスペアリングよりも好まれる可能性がある。専用層でのスペアリングは、スペアリングが実施される時に、各メインアレイ層上において必要とされる相互接続線がアクティブ化と非アクティブ化とを行わないため、一層でのスペアリングよりも好まれる可能性がある。
【００９６】
欠陥管理可能ＰＩＲＭ１００の上記の物理的な実施形態を説明してきたが、使用方法に関連する別の実施形態が、図１５のフローチャートと、上述の構成要素とを参照して、次に説明されることとなる。説明される方法は、本明細書内において記載された順序で実行される必要がなく、この説明は、本発明による欠陥管理可能ＰＩＲＭ１００を使用するための少なくとも１つの方法の単なる例示にすぎないことが理解されよう。
【００９７】
図２〜図５内に示される構成要素と、図１５のフローチャートとを参照すると、ブロック１５００内に示されるように、最初に、データのワードが、ＰＩＲＭ１００によって受け取られる。ブロック１５０２内において示されるように、コントローラ１０６は、アレイ３０２、３１２、３２２の、仮想的に位置合わせされたセットを選択する。
【００９８】
次いで、判定ブロック１５０４内に示されるように、仮想的に位置合わせされたセットの各アレイが、評価される。仮想的に位置合わせされたセットのアレイが、欠陥をもたない場合には、データのワードが、アレイ３０２、３１２、３２２の、選択された仮想的に位置合わせされたセットに書き込まれる（ブロック１５０６）。
【００９９】
判断ブロック１５０４において、あるアレイが、欠陥を有することが判定される場合には、欠陥管理可能ＰＩＲＭ１００は、上述のワードスペアリングか、一層でのスペアリングか、又は専用層でのスペアリングのような、スペアリングを実施することとなる。実施されることになるスペアリングのタイプは一般的に、ＰＩＲＭ１００のアーキテクチャによって確立される。
【０１００】
上述のスペアリングの第１のタイプは、ワードスペアリングである。ＰＩＲＭ１００が、ワードスペアリングを用いている場合には（判断ブロック１５０８）、スペアワード３４０’として（図３参照）、ワード３４０全体が、スペアアレイ３０６、３１６、３２６の、仮想的に位置合わせされたセットに、割り当てし直される（ブロック１５１０）。
【０１０１】
上述のような、図４内と図５内とに示された一層でのスペアリングと、専用層でのスペアリングとにおいて、あるアレイが欠陥を持つものと判定される場合には、欠陥のあるアレイ用に意図されたデータビットが、スペアアレイに対して割り当てし直される。判断ブロック１５１２において示されるように、スペアリング動作の選択が異なる。ＰＩＲＭ１００が、専用層でのスペアリングを実施するようイネーブルにされる場合には（ブロック１５１４）、図５内に示されるように、欠陥のあるアレイ３１２用のデータビットが、物理的に別個の層５００上の別個のスーパーアレイ５１０内のアレイ５０２のような、異なるスーパーアレイ内のスペアアレイに提供される（又は異なるスーパーアレイ内のスペアアレイのデータに置き換えられる、又は異なるスーパーアレイ内のスペアアレイにスペアリングされる）。ＰＩＲＭ１００が、ワードスペアリングか又は専用層でのスペアリングについてイネーブルにされない場合には、一層でのスペアリングを実施するようにイネーブルにされるであろう（ブロック１５１６）。一層でのスペアリングにおいて、欠陥のあるアレイ３１２用のデータビットは、同じスーパーアレイ３３０内のスペアアレイ３１６に提供される（又は同じスーパーアレイ３３０内のスペアアレイ３１６に置き換えられる、又は同じスーパーアレイ３３０内のスペアアレイ３１６にスペアリングされる）（図４参照）。
【０１０２】
本発明の範囲から逸脱することなく、上記の方法、システム、及び構造において、変更を行うことができる。従って、上記の説明内に含まれ、及び／又は、添付の図面内に示される事柄は、例示として解釈されるべきであり、限定する意味に解釈されるべきではないことに留意すべきである。添付の特許請求の範囲は、本明細書に記載された全ての包括的な特徴及び特定の特徴、並びに、言葉（又は言い回し）が原因で、それらの特徴の中間にあると言える可能性がある本発明の方法、システム、及び構造の範囲の全ての記載を、網羅することが意図される。
【図面の簡単な説明】
【０１０３】
【図１】一実施形態による、ＰＩＲＭの全体構造を示す欠陥管理可能ＰＩＲＭの概略ブロック図である。
【図２】一実施形態による、欠陥管理可能ＰＩＲＭの断面斜視図である。
【図３】少なくとも１つの実施形態における、ワードスペアリングによる欠陥管理の一般的な形態を示す３次元立体図である。
【図４】少なくとも１つの実施形態における、一層でのスペアリングによる欠陥管理の一般的な形態を示す３次元立体図である。
【図５】少なくとも１つの実施形態における、専用層でのスペアリングによる欠陥管理の一般的な形態を示す3次元立体図である。
【図６】簡略化されたワードスペアリングの実施形態の概略回路図である。
【図７】ワードスペアリングの一実施形態における、ＰＩＲＭ層についてのブロック図である。
【図８】ワードスペアリングの一実施形態における、アレイの仮想的な位置合わせを示す３次元立体図である。
【図９】１つのスペアアレイによる、一層での簡略化されたスペアリングの実施形態の概略回路図である。
【図１０】２つのスペアアレイによる、一層での簡略化されたスペアリングの実施形態の概略回路図である。
【図１１】一層でのスペアリングの実施形態における、ＰＩＲＭ層についてのブロック図である。
【図１２】一層でのスペアリングの実施形態における、アレイの仮想的な位置合わせを示す３次元立体図である。
【図１３】専用層での簡略化されたスペアリングの実施形態の概略回路図である。
【図１４】専用層でのスペアリングの実施形態における、ＰＩＲＭ層についてのブロック図である。
【図１５】欠陥管理可能ＰＩＲＭの実施形態によって用いられるスペアリング方法のフローチャートである。
【符号の説明】
【０１０４】
１００  欠陥管理可能ＰＩＲＭ
１０６  コントローラ
１１０  層
１１２  クロスポイントデータ記憶アレイ
１２４  スーパーアレイ
３０２  メモリアレイ、メインアレイ
３０６  メモリアレイ、データ記憶アレイ、スペアアレイ
３１２  メモリアレイ、メインアレイ
３１６  メモリアレイ、スペアメモリアレイ、データ記憶アレイ、スペアアレイ
３１８  スペアアレイ
３２２  メモリアレイ、メインアレイ
３２６  メモリアレイ、データ記憶アレイ、スペアアレイ
３４０  データビットのワード、データワード
５００  層
５１０  スーパーアレイ
５０２  スペアアレイ
５０４  スペアアレイ
５０６  スペアアレイ
５０８  スペアアレイ
【図１】
2006073181.tif 000003
【図２】
2006073181.tif 000004
【図３】
2006073181.tif 000005
【図４】
2006073181.tif 000006
【図５】
2006073181.tif 000007
【図６】
2006073181.tif 000008
【図７】
2006073181.tif 000009
【図８】
2006073181.tif 000010
【図９】
2006073181.tif 000011
【図１０】
2006073181.tif 000012
【図１１】
2006073181.tif 000013
【図１２】
2006073181.tif 000014
【図１３】
2006073181.tif 000015
【図１４】
2006073181.tif 000016
【図１５】
2006073181.tif 000017