(57)【要約】【課題】  外部メモリへのアクセスの際に瞬時に変化する電流量を低減させることができるメモリ制御装置を提供することを目的とする。【解決手段】  外部メモリ４の連続したアドレスを、そのデータビットが１ビットのみ、もしくは最小限のビット数だけ変動するように事前にマッピングまたはグレイコードを用いて変換しておき、これに従って、入力されたアドレスデータ７をエンコーダアドレスデータ１２へ変換して外部メモリ４へ出力するアドレスデータ変換回路１１を備えるアドレス信号エンコーダＡを設ける。この構成によれば、アドレスデータのデータビットを１ビットのみ、もしくは最小限のビット数だけ変動するように変換して外部メモリ４へアクセスすることから、アドレスデータの変化量が最低限に抑えられ、瞬時に変化する電流量を低減させることができる。【選択図】      図１
2006251837.tif 000002
【特許請求の範囲】
【請求項１】
外部メモリに対して、指定されたアドレスデータを変換して出力するメモリ制御装置であって、
前記外部メモリの連続したアドレスを、そのデータビットが１ビットのみ、もしくは最小限のビット数だけ変動するように変換しておき、これに従って前記指定されたアドレスデータをエンコーダアドレスデータへ変換して前記外部メモリへ出力するアドレスデータ変換回路を備えるアドレス信号エンコーダを設けたこと
を特徴とするメモリ制御装置。
【請求項２】
複数の領域に分割して使用される外部メモリに対して、指定されたアドレスデータを変換して出力するメモリ制御装置であって、
各領域に配置された外部メモリの連続したアドレスを、そのデータビットの１ビットのみ、もしくは複数のビットの組み合わせで各領域に再配置して記憶し、この記憶されたアドレスを参照して、前記指定されたアドレスデータをエンコーダアドレスデータへ変換して前記外部メモリへ出力するアドレスデータ変換回路を備えるアドレス信号エンコーダを設けたこと
を特徴とするメモリ制御装置。
【請求項３】
外部メモリに対して、指定されたアドレスデータを変換して出力するメモリ制御装置であって、
前記外部メモリへのデータ書き込み時、前記外部メモリへアクセス中の現在のアドレスデータと比較して、確保されている前記外部メモリの未使用アドレスデータの中でアドレスデータビットの相違数が一番少ないアドレスデータを選択し、選択したアドレスデータを書き込みデータとして出力するアドレスデータ比較器と、
前記外部メモリへのデータ書き込み時、前記指定されたアドレスデータと現在の外部メモリへアクセスされている書き込みアドレスデータを組みとして保持し、前記外部メモリからのデータ読み出し時、保持された前記データの組みを、指定されたアドレスデータにより検索して書き込みアドレスデータを求め、この求めた書き込みアドレスデータを読み出しアドレスデータとして出力するアドレス保持回路と、
前記外部メモリへのデータ書き込み時、前記アドレスデータ比較器より出力された書き込みデータを選択し、前記外部メモリへのデータ読み出し時、前記アドレス保持回路より出力された読み出しアドレスデータを選択して、前記外部メモリへアクセスするアドレスエンコーダ選択回路
を備えるアドレス信号エンコーダを設けたこと
を特徴とするメモリ制御装置。
【請求項４】
前記アドレス信号エンコーダは、
前記外部メモリへのデータ書き込み時、書き込み発生でカウントアップし、そのカウント値を書き込みアドレスデータとして出力するカウンタと、
前記外部メモリへのデータ書き込み時には、指定されたアドレスデータと前記カウンタから出力された書き込みデータを１つの組として保持し、前記外部メモリからのデータ読み出し時には、指定されたアドレスデータにより保持された書き込みデータを検索し、検索した書き込みデータを読み出しデータとして出力するアドレス保持回路と、
前記外部メモリへのデータ書き込み時には、前記カウンタから出力された書き込みデータを前記アドレス変換回路へ出力し、前記外部メモリからのデータ読み出し時には、前記アドレス保持回路より出力された読み出しデータを前記アドレス変換回路へ出力するアドレスデータ選択回路
をさらに備えること
を特徴とする請求項１に記載のメモリ制御装置。
【請求項５】
複数の領域に分割して使用する外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、
前記外部メモリへ現在アクセスしている現領域と、この領域へのアクセス中にアクセスが発生した別領域の２本のアドレスデータが入力される、前記請求項１〜請求項４のいずれか１項に記載のアドレス信号エンコーダと、
前記アドレス信号エンコーダより出力された２本のエンコードアドレスデータの内、前記外部メモリへアクセス中の現在のエンコーダアドレスデータにより、外部メモリに使用されていないエンコードアドレスデータを選択し、この外部メモリに使用されていないエンコードアドレスデータと外部メモリへアクセス中の現在のエンコーダアドレスデータとのビットを比較し、アドレス相違ビット数を検出するアドレスデータ比較器と、
前記アドレスデータ比較器により検出されたアドレス相違ビット数が、１つもしくは複数の設定値を超えているかを判断する相違ビット数比較器と、
前記相違ビット数比較器により前記設定値を越えていると判断されると、前記設定値に応じた相違ビット数になるまで、前記外部メモリへアクセス中の現在のエンコーダアドレスデータによるアクセスを続け、前記設定値以下となると、前記外部メモリに使用されていないエンコードアドレスデータへ切り換えるメモリデータ選択回路
を備えることを特徴とするメモリ制御装置。
【請求項６】
現在アクセスしている現領域以外へのアクセス要求が発生したとき、前記アドレスデータ比較器において最初に比較した結果の初回相違ビット数を保持する相違ビット数保持回路をさらに備え、
前記相違ビット数比較器は、前記相違ビット数保持回路で保持した初回相違ビットに応じて、前記アドレス相違ビット数が越えているかどうかを判断する設定値を変更すること、
を特徴とする請求項５に記載のメモリ制御装置。
【請求項７】
現在アクセスしている現領域以外の別領域へのアクセス開始まで前記アドレス信号エンコーダより出力される別領域のエンコードアドレスデータを、先入れ先出しで保持し出力するアドレスデータ保持回路と、
前記別領域へのアクセス開始までこの別領域へ書き込まれる書き込みデータを、先入れ先出しで保持し出力する書き込みデータ保持回路
をさらに備え、
データ書き込み時に、前記別領域へのアクセスへ開始されると、前記アドレスデータ保持回路に保持された別領域のエンコードアドレスデータと前記書き込みデータ保持回路に保持された書き込みデータを、外部メモリへ出力すること
を特徴とする請求項５または請求項６に記載のメモリ制御装置。
【請求項８】
データ読み出し時には、前記アドレス信号エンコーダより出力されたエンコードアドレスデータを入力中はそのまま出力し、このエンコードアドレスデータを出力後、次回のメモリアクセスが発生するまで、もしくは設定されたデータサイズになるまで、そのエンコードアドレスデータの値を基準値とし、１つのビットを反転させた値を出力し、その後は出力した値のうち１つのビットを反転させた値を反転アドレスデータとして出力するビット変換器と、
前記ビット変換器より前記反転アドレスデータが出力されているときは、その反転アドレスデータを保持するとともに、反転アドレスデータをそのまま出力し、前記ビット変換器より前記反転アドレスデータを出力していないときは、保持している反転アドレスデータと、入力されるエンコードアドレスデータとの比較を行い、一致しない場合は入力されるエンコードアドレスデータをそのまま出力し、一致した場合は反転アドレスデータを読み出して保持アドレスとして出力するアドレスデータ保持比較回路と、
前記ビット変換器より前記反転アドレスデータが出力されているときは、前記外部メモリからの読み出しデータを保持し、読み出しデータとしては前回出力していた読み出しデータを出力し続け、前記反転アドレスデータが出力されていないときは、読み出しデータをそのまま読み出しデータとして出力し、前記保持アドレスを入力したとき、保持している読み出しデータをこの保持アドレスにより検索して読み出しデータとして出力する読み出しデータ保持回路
をさらに備えること
を特徴とする請求項５または請求項６に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続するメモリの制御装置に関するものである。
【背景技術】
【０００２】
従来、ディスク装置等で使用される外部接続メモリへのアクセスは、メモリを使用する各機能ブロックで使っているデータの形で指定されたアドレスへ書き込み、指定されたアドレスから順次読み出しをすることにより行っている。
【０００３】
図１１に、従来のメモリ制御装置の構成を示す。
１はメモリ制御を有する装置、４はこのメモリ制御を有する装置１に外部接続される外部メモリである。
【０００４】
メモリ制御を有する装置１には、外部メモリ４を使用する機能ブロック２と、この機能ブロック２からの要求である入出力データ６を受け取り、外部メモリ４にアドレスデータ７と書き込みデータ８を出力し、外部メモリ４からの読み出しデータ９を受け取るメモリインターフェース３と、このメモリインターフェース３と外部メモリ４を接続するＩ／Ｏセル５が備えられている。
【０００５】
上記構成により、メモリ制御を有する装置１は、機能ブロック２からの要求でメモリインターフェース３を介して外部メモリ４にアクセスし、機能ブロック２が指定したアドレスに対して書き込みデータ８の書き込みを行い、または読み出しデータ９の読み出しを行っている。
【０００６】
また、従来のメモリ制御装置の他の一例が、特許文献１に開示されている。
この特許文献１に開示されているメモリ制御装置は、外部メモリのデータバス幅と同サイズのレジスタを設け、外部メモリから１回のアクセスで読み出したデータを該レジスタに格納した後に、必要なデータを該レジスタから順次選択し、リード要求したＣＰＵ等の処理装置に出力することにより、外部メモリへのアクセス回数を必要最小限で済ませることで高速にデータを転送できるように高速アクセスの工夫をしている。
【特許文献１】特開２００３−４４３５４号公報（第１４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１１および特許文献１に示される従来のメモリ制御装置では、基板上の配線、レイアウトや外部メモリの負荷容量等の要因により、外部メモリへのアドレスデータや書き込みデータの電流量が不足してしまう場合がある。最悪の場合、アドレスデータや書き込みデータのデータ化けが起こり、結果として読み出しデータが正しい値にならなくなる場合があるという問題を有している。
【０００８】
このような課題に対し、Ｉ／Ｏセル５の電流能力を一律上げることでデータ化けの対策を行うことが可能ではあるが、消費電力や不要輻射の面で不利になってしまう。
そこで、本発明は、外部メモリへのアクセスの際に瞬時に変化する電流量を低減させることができ、データ化けと消費電力の増加を防止し、かつ不要輻射の低減を図ることが可能なメモリ制御装置を提供することを目的としたものである。
【課題を解決するための手段】
【０００９】
前述した目的を達成するために、本発明のうち請求項１に記載の発明は、外部メモリに対して、指定されたアドレスデータを変換して出力するメモリ制御装置であって、前記外部メモリの連続したアドレスを、そのデータビットが１ビットのみ、もしくは最小限のビット数だけ変動するように変換しておき、これに従って、前記指定されたアドレスデータをエンコーダアドレスデータへ変換して前記外部メモリへ出力するアドレスデータ変換回路を備えるアドレス信号エンコーダを設けたことを特徴とするものである。
【００１０】
上記構成によれば、指定されたアドレスデータのデータビットを１ビットのみ、もしくは最小限のビット数だけ変動するように変換して外部メモリへアクセスすることから、アドレスデータの変化量が最低限に抑えられる。よって、データ書き込みの際、アドレスデータと書き込みデータの同時変化量が最低限となる。
【００１１】
また請求項２に記載の発明は、複数の領域に分割して使用される外部メモリに対して、指定されたアドレスデータを変換して出力するメモリ制御装置であって、各領域に配置された外部メモリの連続したアドレスを、そのデータビットの１ビットのみ、もしくは複数のビットの組み合わせで各領域に再配置して記憶し、この記憶されたアドレスを参照して、前記指定されたアドレスデータをエンコーダアドレスデータへ変換して前記外部メモリへ出力するアドレスデータ変換回路を備えるアドレス信号エンコーダを設けたことを特徴とするものである。
【００１２】
上記構成によれば、外部メモリが複数の領域に分割して使用されるとき、各領域に配置された外部メモリの連続したアドレスを、そのデータビットの１ビットのみ、もしくは複数のビットの組み合わせで各領域に再配置することにより、一領域から他の領域へとアクセスの際に、例えば上位ビットは同一なアドレスデータが存在することとなり、アドレスデータが大きく変化することが少なくなり、アドレスデータの変化量が抑えられる。よって、データ書き込みの際、アドレスデータと書き込みデータの同時変化量が抑えられる。
【００１３】
また請求項３に記載の発明は、外部メモリに対して、指定されたアドレスデータを変換して出力するメモリ制御装置であって、前記外部メモリへのデータ書き込み時、前記外部メモリへアクセス中の現在のアドレスデータと比較して、確保されている前記外部メモリの未使用アドレスデータの中でアドレスデータビットの相違数が一番少ないアドレスデータを選択し、選択したアドレスデータを書き込みデータとして出力するアドレスデータ比較器と、前記外部メモリへのデータ書き込み時、前記指定されたアドレスデータと現在の外部メモリへアクセスされている書き込みアドレスデータを組みとして保持し、前記外部メモリからのデータ読み出し時、保持された前記データの組みを、指定されたアドレスデータにより検索して書き込みアドレスデータを求め、この求めた書き込みアドレスデータを読み出しアドレスデータとして出力するアドレス保持回路と、前記外部メモリへのデータ書き込み時、前記アドレスデータ比較器より出力された書き込みデータを選択し、前記外部メモリへのデータ読み出し時、前記アドレス保持回路より出力された読み出しアドレスデータを選択して、前記外部メモリへアクセスするアドレスエンコーダ選択回路を備えるアドレス信号エンコーダを設けたことを特徴とするものである。
【００１４】
上記構成によれば、外部メモリへのデータ書き込み時、外部メモリへアクセス中の現在のアドレスデータと比較して、確保されている前記外部メモリの未使用アドレスデータの中でアドレスデータビットの相違数が一番少ないアドレスデータが選択され、選択したアドレスデータにより外部メモリへアクセスされる。よって、データ書き込みの際、アドレスデータと書き込みデータの同時変化量が最低限となる。
【００１５】
また請求項４に記載の発明は、請求項１に記載の発明であって、前記アドレス信号エンコーダは、前記外部メモリへのデータ書き込み時、書き込み発生でカウントアップし、そのカウント値を書き込みアドレスデータとして出力するカウンタと、前記外部メモリへのデータ書き込み時には、指定されたアドレスデータと前記カウンタから出力された書き込みデータを１つの組として保持し、前記外部メモリからのデータ読み出し時には、指定されたアドレスデータにより保持された書き込みデータを検索し、検索した書き込みデータを読み出しデータとして出力するアドレス保持回路と、前記外部メモリへのデータ書き込み時には、前記カウンタから出力された書き込みデータを前記アドレス変換回路へ出力し、前記外部メモリからのデータ読み出し時には、前記アドレス保持回路より出力された読み出しデータを前記アドレス変換回路へ出力するアドレスデータ選択回路をさらに備えることを特徴とするものである。
【００１６】
上記構成によれば、外部メモリへのデータ書き込み時、カウンタにおいて書き込み発生をカウントアップし、そのカウント値を書き込みアドレスデータとしてアドレス変換回路を通して外部メモリへ出力し、指定されたアドレスデータとカウンタから出力された書き込みデータを１つの組として保持する。このように、データ書き込みの際のアドレスデータは、カウントアップしていく連続したインクリメントデータであり、アドレス変換回路により、この連続したインクリメントデータのビットの飛びは最低限に抑えられることから、アドレスデータと書き込みデータの同時変化量が最低限となる。また外部メモリからのデータ読み出し時には、指定されたアドレスデータにより保持された書き込みデータを検索し、検索した書き込みデータを読み出しデータとしてアドレス変換回路を通して外部メモリへ出力する。
【００１７】
また請求項５に記載の発明は、複数の領域に分割して使用する外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、前記外部メモリへ現在アクセスしている現領域と、この領域へのアクセス中にアクセスが発生した別領域の２本のアドレスデータが入力される、前記請求項１〜請求項４のいずれか１項に記載のアドレス信号エンコーダと、前記アドレス信号エンコーダより出力された２本のエンコードアドレスデータの内、前記外部メモリへアクセス中の現在のエンコーダアドレスデータにより、外部メモリに使用されていないエンコードアドレスデータを選択し、この外部メモリに使用されていないエンコードアドレスデータと外部メモリへアクセス中の現在のエンコーダアドレスデータとのビットを比較し、アドレス相違ビット数を検出するアドレスデータ比較器と、前記アドレスデータ比較器により検出されたアドレス相違ビット数が、１つもしくは複数の設定値を超えているかを判断する相違ビット数比較器と、前記相違ビット数比較器により前記設定値を越えていると判断されると、前記設定値に応じた相違ビット数になるまで、前記外部メモリへアクセス中の現在のエンコーダアドレスデータによるアクセスを続け、前記設定値以下となると、前記外部メモリに使用されていないエンコードアドレスデータへ切り換えるメモリデータ選択回路を備えることを特徴とするものである。
【００１８】
上記構成によれば、１つのメモリを複数の領域に分割して使用する場合、現領域へのアクセス中に別領域へのアクセスが発生した場合、現領域のアクセスを続け、現在のエンコーダアドレスデータと、別領域の開始アドレスのエンコーダアドレスデータとの相違が１ビットのみ、もしくは最小限ビットのみとなるまで別領域へのアクセス開始を待つ。よって、外部メモリへアクセスするアドレスデータの変化量が最低限に抑えられ、データ書き込みの際、アドレスデータと書き込みデータの同時変化量が最低限となる。
【００１９】
また請求項６に記載の発明は、請求項５に記載の発明であって、現在アクセスしている現領域以外へのアクセス要求が発生したとき、前記アドレスデータ比較器において最初に比較した結果の初回相違ビット数を保持する相違ビット数保持回路をさらに備え、前記相違ビット数比較器は、前記相違ビット数保持回路で保持した初回相違ビットに応じて、前記アドレス相違ビット数が越えているかどうかを判断する設定値を変更することを特徴とするものである。
【００２０】
上記構成によれば、１つのメモリを複数の領域に分割して使用する場合、現領域へのアクセス中に別領域へのアクセスが発生した場合、現領域へアクセス中の現在のアドレスと別領域の開始アドレスとのビットを比較し、現在のアドレスと開始アドレスとの一致していない相違アドレスビット数が１つもしくは複数の設定値を超えていると、超えた設定値に応じた相違ビット数になるまである現領域のアクセスを続け、別領域へのアクセス開始を待つ。
【００２１】
また請求項７に記載の発明は、請求項５または請求項６に記載の発明であって、現在アクセスしている現領域以外の別領域へのアクセス開始まで前記アドレス信号エンコーダより出力される別領域のエンコードアドレスデータを、先入れ先出しで保持し出力するアドレスデータ保持回路と、前記別領域へのアクセス開始までこの別領域へ書き込まれる書き込みデータを、先入れ先出しで保持し出力する書き込みデータ保持回路をさらに備え、データ書き込み時に、前記別領域へのアクセスへ開始されると、前記アドレスデータ保持回路に保持された別領域のエンコードアドレスデータと前記書き込みデータ保持回路に保持された書き込みデータを、外部メモリへ出力することを特徴とするものである。
【００２２】
上記構成によれば、アクセス開始まで別領域のアドレスデータおよび書き込みデータは先入れ先出しで保持され、別領域へのアクセス開始で出力される。
また請求項８に記載の発明は、請求項５または請求項６に記載の発明であって、データ読み出し時には、前記アドレス信号エンコーダより出力されたエンコードアドレスデータを入力中はそのまま出力し、このエンコードアドレスデータを出力後、次回のメモリアクセスが発生するまで、もしくは設定されたデータサイズになるまで、そのエンコードアドレスデータの値を基準値とし、１つのビットを反転させた値を出力し、その後は出力した値のうち１つのビットを反転させた値を反転アドレスデータとして出力するビット変換器と、前記ビット変換器より前記反転アドレスデータが出力されているときは、その反転アドレスデータを保持するとともに、反転アドレスデータをそのまま出力し、前記ビット変換器より前記反転アドレスデータを出力していないときは、保持している反転アドレスデータと、入力されるエンコードアドレスデータとの比較を行い、一致しない場合は入力されるエンコードアドレスデータをそのまま出力し、一致した場合は反転アドレスデータを読み出して保持アドレスとして出力するアドレスデータ保持比較回路と、前記ビット変換器より前記反転アドレスデータが出力されているときは、前記外部メモリからの読み出しデータを保持し、読み出しデータとしては前回出力していた読み出しデータを出力し続け、前記反転アドレスデータが出力されていないときは、読み出しデータをそのまま読み出しデータとして出力し、前記保持アドレスを入力したとき、保持している読み出しデータをこの保持アドレスにより検索して読み出しデータとして出力する読み出しデータ保持回路をさらに備えることを特徴とするものである。
【００２３】
上記構成によれば、読み込みアクセスが開始された場合には、データを現在要求されているサイズの読み出しデータを読み込んだ後に、アドレスのビット変化が最小限になるようにアドレスを動かしながらデータを余分に読み込み、余分なデータ及びそのデータが入っていたアドレスを保持し、次回の読み込みアクセス時に保持されたデータが入っていたアドレスとを比較し、一致した場合にはその保持された読み出しデータを出力する。
【発明の効果】
【００２４】
本発明のメモリ制御装置は、外部メモリへのアドレスデータと書き込みデータの同時変化による電流量不足を最低限に抑えることが可能となり、データ化けと消費電力の増加を防止でき、かつ不要輻射の低減を図ることができる、という効果を有している。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、背景の技術の図１１の構成と同一の構成には同一の符号を付して説明を省略する。
［実施の形態１］
図１は本発明の実施の形態１におけるメモリ制御装置を備えたメモリ制御を有する装置のブロック図である。
【００２６】
本発明のメモリ制御装置１０は、図１に示すように、メモリインターフェース３と、外部メモリ４との間に、Ｉ／Ｏセル５を介して接続されており、アドレスデータ７を変換するアドレス信号変換回路１１を備えるアドレス信号エンコーダＡから構成されている。１２はアドレス信号変換回路１１によってエンコードされたエンコードアドレスデータである。
【００２７】
ディスク装置等でオーディオデータを再生する場合などに、外部メモリ４をリングバッファとして使用している。この場合、アドレスデータ７は基本的にインクリメントされていくが、特に桁上がりのタイミングでアドレスデータ７の同時変化量が大きくなり、Ｉ／Ｏセル５が出力する電流量に影響する。
【００２８】
そこで、アドレス信号変換回路１１は、外部メモリ４の連続した各アドレスを、図２に示すようにそのアドレスデータが１ビットのみ（もしくは最小限のビット数だけ）変動するように事前にマッピングまたはグレイコードを用いて変換しておき、これに従って、入力した（指定）アドレスデータ７を、エンコードアドレスデータ１２へと変換する。例えば２進法では、０１１１の後は１０００という具合に、１を加えると多くの文字が同時に変化するが、グレイコードでは必ず１文字しか変化しないことから、リングバッファとして使用する際はエンコードアドレスデータ１２の変化量が最低限に抑えられる。よって、外部メモリ４へのエンコードアドレスデータ１２と書き込みデータ８との同時変化による電流量不足を最低限に抑えることが可能となり、データ化けと消費電力の増加を防止でき、かつ不要輻射の低減を図ることができる。特に、アドレスデータ７を基本的にインクリメントしてオーディオデータを外部メモリ４に記録するときに、有効である。
［実施の形態２］
図３は本発明の実施の形態２におけるメモリ制御装置を備えたメモリ制御を有する装置のブロック図である。
【００２９】
本発明のメモリ制御装置１０は、図３に示すように、メモリインターフェース３と、外部メモリ４との間に、Ｉ／Ｏセル５を介して接続されており、アドレスデータ７を変換するアドレス信号変換回路１３を備えたアドレス信号エンコーダＡから構成されている。１２はアドレス信号エンコーダ１３によってエンコードされたエンコードアドレスデータである。
【００３０】
ディスク装置等でオーディオ再生する場合などに外部メモリ４の一部に書かれたオーディオを再生しながら、そのオーディオから取り出された情報を外部メモリ４のオーディオデータが書かれていない箇所に書き込むなど、複数の用途のために、外部メモリ４を複数の領域に分けて使用する場合、各々の領域はアドレスの先頭から必要な領域分確保されていく場合が多い。図４（ａ）にそのような領域確保の例を示す。このような場合、領域１の後半部分のアドレスデータにアクセスしている状態から、領域２のアドレスデータにアクセスする場合は、上位側の数ビット（ｂｉｔ）は同一となり、アドレスデータの同時変化量は少ないが、領域１の前半部分から領域２のアドレスデータにアクセスする場合は、アドレスデータの上位側のビットも全て変化するため、アドレスデータの同時変化量が大きくなり、Ｉ／Ｏセル５が出力する電流量に影響する。
【００３１】
そこで、アドレスデータ変換回路１３に、図４（ａ）に示すように各領域に配置された外部メモリ４の連続したアドレスを、例えば図４（ｂ）に示すようなアドレスデータの複数のビットの組み合わせ（もしくは１ビットのみ）で各領域に再配置するように事前にマッピングして記憶したメモリ１３Ａを設け、アドレスデータ変換回路１３は、このメモリ１３Ａのマッピングに従って、入力したアドレスデータ７をエンコードアドレスデータ１２へと変換する。図４（ｂ）に示す例では下位４ビットが１のアドレスを、領域２に配置している。このように配置した場合、領域１から領域２へとアクセスの際に上位２ビットが同一なアドレスデータが存在することとなり、エンコーダアドレスデータが大きく変化することが少なくなり、アドレスデータの変化量が抑えられる。よって、外部メモリ４へのエンコードアドレスデータ１２と書き込みデータ８との同時変化による電流量不足を最低限に抑えることが可能となり、データ化けと消費電力の増加を防止でき、かつ不要輻射の低減を図ることができる。特に、複数の用途のために、外部メモリ４を複数の領域に分けて、外部メモリ４から読み出したデータを、アドレスデータ７を基本的にインクリメントして外部メモリ４に記録するときに、有効である。
［実施の形態３］
図５は本発明の実施の形態３におけるメモリ制御装置を備えたメモリ制御を有する装置のブロック図である。
【００３２】
メモリ制御装置１０は、アドレスデータ保持回路１４と、未使用アドレスデータ保持回路１５と、アドレスデータ比較器１６と、アドレスデータ選択回路１７により構成されるアドレス信号エンコーダＡを備えており、新たにメモリインターフェース３より、外部メモリ４に対して書き込みか読み出しかどうかを表すライトフラグ１８が入力されている。
【００３３】
未使用アドレスデータ保持回路１５には、外部メモリ４のアドレスデータが保持（記憶）されており、未使用アドレスデータ保持回路１５は、外部メモリ４に書き込みされたアドレスデータを保持し、未だ書き込まれていないアドレスデータを出力する。
【００３４】
アドレスデータ比較器１６は、ライトフラグ１８がオン（書き込み）であった際に、現在の（出力）アドレスデータ２１と未使用アドレスデータ保持回路１５から出力されたアドレスデータとを比較し、相違ビット数が多ければフラグを未使用アドレスデータ保持回路１５に返し、他のアドレスデータを出すようにさせて再度比較し、相違ビット数が少なければ書き込みアドレスデータ１９として出力する。
【００３５】
アドレスデータ保持回路１４は、ライトフラグ１８がオン（書き込み）であった際（書き込み時）に、（入力）アドレスデータ７と（出力）アドレスデータ２１の値を１つの組として保持し、ライトフラグ１８でオフ（読み出し）であった際には、組みとして保持されたデータより（入力）アドレスデータ７に対応した（出力）アドレスデータ２１を、読みこみアドレスデータ２０として出力する。
【００３６】
アドレスデータ選択回路１７は、ライトフラグ１８がオン（書き込み）またはオフ（読み出し）により、書き込みアドレスデータ１９か、読みこみアドレスデータ２０かのいずれか選択し（出力）アドレスデータ２１として出力する。
【００３７】
上記構成によるアドレス信号エンコーダＡの作用を説明する。
ライトフラグ１８がオンの際（書き込み時）は、未使用アドレスデータ保持回路１５から出力されている未だ書き込まれていないアドレスと、（出力）アドレスデータ２１とをアドレスデータ比較器１６で比較し、相違ビット数が多ければ未使用アドレスデータ保持回路１５に返し他のアドレスデータを出すようにさせ、再度比較し、相違ビット数が少なければ書き込みアドレスデータ１９として採用し、アドレスデータ選択回路１７はライトフラグ１８が書き込みであることを確認し、アドレスデータ２１として出力する。その際アドレスデータ７とアドレスデータ２１の値を１つの組としてアドレスデータ保持回路１４は保持する。
【００３８】
ライトフラグ１８がオフの際（読み出し時）は、アドレスデータ保持回路１４で保持されているアドレスデータ７とアドレスデータ２１の対応関係と同様になるように、入力されたアドレスデータ７を読みこみアドレスデータ２０に変換し、アドレスデータ選択回路１７はライトフラグ１８が読み出しであるのを確認し、アドレスデータ２１として出力する。
【００３９】
上記作用により、書き込み時に１つの外部メモリ４を複数の領域に分けて使用する場合などでアドレスデータ７が別領域へ飛ぶようなことがあっても、（出力）アドレスデータ２１のビットの変化量を抑えることができ、よって（出力）アドレスデータ２１と書き込みデータ８の同時変化量を抑え、瞬時の電流量を低減させることができ、外部メモリ４へのアドレスデータ２１と書き込みデータ８との同時変化による電流量不足を最低限に抑えることが可能となり、データ化けと消費電力の増加を防止でき、かつ不要輻射の低減を図ることができる。
［実施の形態４］
前記実施の形態１では１つの外部メモリ４を複数の領域に分けて使用する場合などで別領域へアクセスする際、アドレスデータが飛びインクリメントデータとならないため、その際のアドレスデータのビットの同時変化量が増える。そこで、本発明の実施の形態４では、その際でも書き込み時はアドレスデータのビットの同時変化量を抑えることを可能とする。
【００４０】
図６は本発明の実施の形態４におけるメモリ制御装置を備えたメモリ制御を有する装置のブロック図である。
メモリ制御装置１０は、アドレスデータ保持回路１４と、アドレスデータ選択回路１７と、カウンタ２２と、アドレスデータ変換回路１１により構成されるアドレス信号エンコーダＡを備えており、新たにメモリインターフェース３より、外部メモリ４に対して書き込みか読み出しかどうかを表すライトフラグ１８が入力されている。
【００４１】
カウンタ２２は、ライトフラグ１８がオン（書き込み）を示していた際に１ずつカウントアップし、そのカウント値を書き込みアドレスデータ１９として、アドレスデータ保持回路１４とアドレスデータ選択回路１７へ出力する。
【００４２】
アドレスデータ保持回路１４は、ライトフラグ１８がオン（書き込み）であった際には、（入力）アドレスデータ７とカウンタ２２より入力した書き込みアドレスデータ１９を１つの組として保持し、ライトフラグ１８がオフの際（読み出し時）には、保持されたデータより（入力）アドレスデータ７に対応した書き込みアドレスデータ１９を、読みこみアドレスデータ２０としてアドレスデータ選択回路１７へ出力する。
【００４３】
アドレスデータ選択回路１７は、ライトフラグ１８がオン（書き込み）またはオフ（読み出し）により、カウンタ２２より入力した書き込みデータ１９、またはアドレスデータ保持回路１４より入力した読みこみデータ２０を選択して、アドレスデータ２１として出力する。
【００４４】
アドレスデータ変換回路１１は、実施の形態１と同様に、アドレスデータ２１をエンコードして出力する。
上記構成によるアドレス信号エンコーダＡの作用を説明する。
【００４５】
ライトフラグ１８がオンの際（書き込み時）は、その状態を確認したカウンタ２２がカウントアップし、書き込みアドレスデータ１９を出力する。アドレスデータ選択回路１７はライトフラグ１８が書き込みであるのを確認し、書き込みアドレスデータ１９をアドレスデータ２１として出力する。このことにより、アドレスデータ２１は書き込みが発生する度にカウントアップするカウンタ２２の値が出力されるため、データとしては連続したインクリメントデータとなる。その後、アドレス信号変換回路１１を通し前記実施の形態１の形で、連続したアドレスデータを変換し出力することでアドレスデータの同時変化量は押さえられる。その際アドレスデータ７と書き込みアドレスデータ１９を１つの組としてアドレスデータ保持回路１４に保持する。
【００４６】
ライトフラグ１８がオフの際（読み出し時）は、アドレスデータ保持回路１４で保持されていた（入力）アドレスデータ７と書き込みアドレスデータ１９の対応関係と同様になるように、（入力）アドレスデータ７を、読みこみアドレスデータ２０に変換し、アドレスデータ選択回路１７はライトフラグ１８が読み出しであるのを確認し、読みこみアドレスデータ２０をアドレスデータ２１として出力し、その後アドレス信号変換回路１１で変換しエンコードアドレスデータ１２として出力する。
【００４７】
このことにより、１つの外部メモリ４を複数の領域に分けて使用した場合も本実施の形態４を用いると、多領域へアクセスするためにアドレスが飛んでも、外部メモリ４へ向かうアドレスは連続したインクリメントデータとなるため、書き込み時、アドレスデータのビットの変化量を抑えることが可能となり、よってエンコードアドレスデータ１２と書き込みデータ８の同時変化量を抑え、瞬時の電流量を低減させることができ、外部メモリ４へのエンコードアドレスデータ１２と書き込みデータ８との同時変化による電流量不足を最低限に抑えることが可能となり、データ化けと消費電力の増加を防止でき、かつ不要輻射の低減を図ることができる。
［実施の形態５］
前記実施の形態１のリードライトアクセス時、前記実施の形態２、前記実施の形態３、前記実施の形態４のリードアクセス時で、１つの外部メモリ４を複数の領域に分けて使用する場合などで別領域へアクセスする際は、アドレスデータが飛びその際のアドレスデータのビットの同時変化量が増えてしまう。
【００４８】
例えば、ディスク装置等でオーディオ再生する場合などに、「外部メモリ４の一部に書かれたオーディオを再生しながら、そのオーディオの情報を外部メモリ４のオーディオデータ以外の箇所に書き込む」など、外部メモリ４を複数の領域に分けて使用する場合がある。その場合、実施の形態１で示したインクリメントするアドレスデータに対してビットの同時変化量を少なくする対策等をしていたとしても、他の領域にアクセスした場合にアドレスデータが飛んでしまい、ビットの同時変化量が増加してしまうことになる。
【００４９】
そこで、本発明の実施の形態５はその際でもアドレスデータのビットの同時変化量を抑えることを可能とする。
図７は本発明の実施の形態５におけるメモリ制御装置を備えたメモリ制御を有する装置のブロック図である。
【００５０】
本発明の実施の形態５では、外部メモリ４を複数の領域、例えば、２つの領域に分けて使用する場合において、現在アクセスしている領域（例えば、一領域への書き込み）へのアクセス中に別領域（例えば、他の領域への書き込み）へのアクセスが発生した場合、機能ブロック２よりメモリインターフェース３を介して現在アクセスしている領域のアドレスデータと別領域のアドレスデータというそれぞれ２本のアドレスデータ７を出力し、またデータ書き込み時には、現在アクセスしている領域の書き込みデータと別領域の書き込みデータというそれぞれ２本の書き込みデータ８を出力するように構成している。
【００５１】
メモリ制御装置１０は、アドレス信号エンコーダとしてのアドレス信号変換回路１１（実施の形態１）と、アドレスデータ比較器２３と、相違ビット数比較器２５と、メモリデータ選択回路２７により構成されている。
【００５２】
アドレス信号変換回路１１は、２本のアドレスデータ７（現在アクセスしている現領域のアドレスデータと新しく発生した別領域のアドレスデータ）をそれぞれ変換して、２本のエンコードアドレスデータ１２を、アドレスデータ比較器２３とメモリデータ選択回路２７へ出力する。
【００５３】
アドレスデータ比較器２３には、アドレス信号変換回路１１より出力された２本のエンコードアドレスデータ１２と、メモリデータ選択回路２７より出力されている外部メモリ４で使用されている領域の（出力）アドレスデータ２８が入力され、アドレスデータ比較器２３は、アドレスデータ２８により、アドレス信号変換回路１１より出力された２本のエンコードアドレスデータ１２のうち、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２を選択し、この選択した外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２と、刻々と変化している外部メモリ４で使用されている領域（現領域）のエンコードアドレスデータ１２とを各ビット毎に比較し、アドレス相違ビット数２４を出力する。
【００５４】
相違ビット数比較器２５は、アドレスデータ比較器２３より出力されたアドレス相違ビット数２４が、１つもしくは複数の設定値を超えているかどうかを判断し、設定値以下のとき、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２の方に切り替えるメモリデータ選択信号２６をメモリインターフェース３とメモリデータ選択回路２７へ出力する（メモリデータ選択信号２６をオンとする）。
【００５５】
メモリデータ選択回路２７は、相違ビット数比較器２５より出力されるメモリデータ選択信号２６がオフのとき、外部メモリ４で使用されている領域（現領域）のエンコードアドレスデータ１２をそのまま選択して、（出力）アドレスデータ２８として出力し、書き込み時は外部メモリ４で使用されている領域（現領域）の書き込みデータ８を選択して、（出力）書き込みデータ２９として出力する。また相違ビット数比較器２５より出力されるメモリデータ選択信号２６がオンとなると、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２の方に切り替えて（出力）アドレスデータ２８として出力し、書き込み時は外部メモリ４で使用されていない領域（別領域）の書き込みデータ８を選択して、（出力）書き込みデータ２９として出力する。
【００５６】
上記構成による作用を説明する。
２本の（現領域と別領域の）アドレスデータ７をそれぞれアドレス信号変換回路１１においてエンコードを行い、２本のエンコードアドレスデータ１２としてアドレスデータ比較器２３へ出力する。アドレスデータ比較器２３では、外部メモリ４で使用されている領域（現領域）アドレスデータ２８により、エンコードアドレスデータ１２の２本の内、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２を選択し、この外部メモリ４で使用されている領域（現領域）アドレスデータ２８とを比較し、アドレス相違ビット数２４を求め、相違ビット数比較器２５へ出力する。
【００５７】
相違ビット数比較器２５では、アドレス相違ビット数２４が１ビットのみ、もしくは最小限ビットのみとなっていれば、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２の方に切り替えるメモリデータ選択信号２６を出力する（オンする）。またアドレス相違ビット数２４が１ビットのみ、もしくは最小限ビットを越えていれば、メモリ選択信号２６は切り替わらない。
【００５８】
メモリデータ選択信号２６がオンすると、データ書き込み時には、メモリデータ選択回路２７は、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２をアドレスデータ２８として選択し、外部メモリ４で使用されていない領域（別領域）の書き込みデータ８を書き込みデータ２９として選択し、出力し、またデータ読み出し時には、外部メモリ４で使用されていない領域（別領域）のエンコードアドレスデータ１２をアドレスデータ２８として選択し出力する。また外部メモリ４からの読み出しデータ９がどのデータであるかを判断するためにメモリデータ選択信号２６を切り替えてメモリインターフェース３へと渡す。
【００５９】
またメモリ選択信号２６は切り替わらない（オフのまま）とき、メモリデータ選択回路２７は外部メモリ４へアクセスしている現領域のエンコードアドレス１２の方を選択し続け、外部メモリ４へアクセスしている方のアドレスデータ２８が変わっていく。そして、アドレスの相違ビット数１ビットのみ、もしくは最小限ビットのみとなったところで切り替わることになる。つまり、アドレスの相違ビット数１ビットのみ、もしくは最小限ビットのみとなるまで、別領域へのアクセス開始を待つことになり、アドレスデータのビットの変化量を最低限に抑えることが可能となる。
【００６０】
このように、１つの外部メモリ４を複数の領域に分割して使用する場合、ある現領域へのアクセス中に他領域へのアクセスが発生した場合、現領域のアクセスを続け別領域の開始アドレスとの相違が１ビットのみ、もしくは最小限ビットのみとなるまで別領域へのアクセス開始を待つことにより、アドレスデータのビットの変化量を最低限に抑えることが可能となり、よってエンコードアドレスデータ１２と書き込みデータ８の同時変化量を抑え、瞬時の電流量を低減させることができ、外部メモリ４へのアドレスデータ２８と書き込みデータ２９との同時変化による電流量不足を最低限に抑えることが可能となり、データ化けと消費電力の増加を防止でき、かつ不要輻射の低減を図ることができる。
【００６１】
なお、本実施の形態５では、アドレスコード７をエンコードアドレスデータ１２に変換するエンコーダとして、実施の形態１のアドレス信号変換回路１１を用いているが、前記実施の形態２のアドレス信号変換回路１３、または実施の形態３のアドレス信号エンコーダＡ（図５）、または実施の形態４のアドレス信号エンコーダＡ（図６）を用いても良い。
［実施の形態６］
前記実施の形態５では、アドレスの相違ビット数が１ビットのみ、もしくは最小限のビットのみの時だけ切り替わる構成となっていたため、切り替わり書き込みや読み込みが完了するまでに時間がかかる。そこで、本発明の実施の形態６は待ちの時間を減らすことを可能とする。
【００６２】
図８は本発明の実施の形態６におけるメモリ制御装置のブロック図である。実施の形態５の構成と同一の構成には、同一の符号を付して説明を省略する。
実施の形態６のメモリ制御装置１０は、実施の形態５の構成に、現在アクセスしている領域以外へアクセス要求が発生したときに最初に比較した結果の初回相違ビット数３１を保持する相違ビット数保持回路３０を新たに設け、相違ビット数比較器２５を、相違ビット数保持回路３０で保持した初回相違ビット３１に応じてメモリデータ選択信号２６を切り替える条件である設定値を変更する（相違ビット数に変更する）機能を付加している。
【００６３】
初回相違ビット数３１は相違ビット数比較器２５で比較している条件、相違ビット数が１ビットのみ、もしくは最小限のビットのみという条件を変更する際に使用する。例えば、初回相違ビット数３１が大きければ大きいほど切り替わりまでの平均時間は長くなってしまうため、１つもしくは複数の設定値を設定しておき、超えた設定値に応じて外部メモリ４へアクセスしている方から切り替わる相違ビット数の条件を緩くなるようにする。
【００６４】
このことにより、アドレスデータのビットの変化量を抑え、エンコードアドレスデータ１２と書き込みデータ８の同時変化量を抑えることにより、瞬時の電流量を低減させることができ、外部メモリ４へのアドレスデータ２８と書き込みデータ２９との同時変化による電流量不足を最低限に抑えることが可能となるとともに、切り替わり書き込みや読み込みが完了するまでに時間を短くすることができる。
【００６５】
なお、本実施の形態６では、アドレスコード７をエンコードアドレスデータ１２に変換するエンコーダとして、実施の形態１のアドレス信号変換回路１１を用いているが、前記実施の形態２のアドレス信号変換回路１３、または実施の形態３のアドレス信号エンコーダＡ（図５）、または実施の形態４のアドレス信号エンコーダＡ（図６）を用いても良い。
［実施の形態７］
前記実施の形態５、前記実施の形態６では、アドレスの相違ビット数が切り替わり書き込みや読み込みが完了するまでに待ち時間が生じている。本発明の実施の形態７はその待ち時間をなくすことを可能とする。
【００６６】
図９は本発明の実施の形態７におけるメモリ制御装置のブロック図である。実施の形態６の構成と同一の構成には、同一の符号を付して説明を省略する。
実施の形態７のメモリ制御装置１０は、実施の形態６の構成に、アドレスデータ保持回路３２と書き込みデータ保持回路３４を新たに設けている。
【００６７】
アドレスデータ保持回路３２には、アドレス信号変換回路１１より出力される２本のエンコードアドレスデータ１２が入力されており、アドレスデータ保持回路３２は、メモリデータ選択信号２６で選択されていない領域のエンコードアドレスデータ１２を先入れ先出しで保持し、先に保持し、メモリデータ選択信号２６で選択されたエンコードアドレスデータ１２を、エンコードアドレスデータ３３として先入れ先出しで、アドレスデータ比較器２３とメモリデータ選択回路２７へ出力する。
【００６８】
書き込みデータ保持回路３４には、２本の書き込みデータ８が入力されており、書き込みデータ保持回路３４は、メモリデータ選択信号２６で選ばれていない領域の書き込みデータ８を先入れ先出しで保持し、先に保持し、メモリデータ選択信号２６で選択された書き込みデータ８を、書き込みデータ３５として先入れ先出しで、メモリデータ選択回路２７へ出力する。
【００６９】
上記構成により、メモリデータ選択信号２６で選択されていない領域は、アドレスデータ保持回路３２において、アドレス信号変換回路１１でエンコードされたエンコードアドレスデータ１２が先入れ先出しで保持され、データ書き込み時には、同時に書き込みデータ保持回路３４において、書き込みデータ８が先入れ先出しで保持される。
【００７０】
このとき、アドレスデータ保持回路３２から、先に保持され、メモリデータ選択信号２６で選択されているエンコードアドレスデータ３３が出力され続けており、相違ビット数が１ビットのみ、もしくは最小限ビットのみとなると、メモリデータ選択信号３２が切り替わる。すると、アドレスデータ保持回路３２で保持されていた、選択されていなかった領域のエンコードアドレスデータ１２がアドレスデータ２８として出力され、データ書き込み時には、書き込みデータ保持回路３４で保持されていたデータが書き込みデータ３５として出力され、書き込みデータ２９として外部メモリ４へ書き込まれ、データ読み出し時には、外部メモリ４よりデータの読み出しが行われる。
【００７１】
よって、アドレスデータのビットの変化量が最低限に抑えられ、エンコードアドレスデータ１２と書き込みデータ８の同時変化量が抑えられることにより、瞬時の電流量を低減させることができ、外部メモリ４へのアドレスデータ２８と書き込みデータ２９との同時変化による電流量不足を最低限に抑えることが可能となるとともに、書き込みが完了するまでの待ち時間、読み出しが完了するまでの待ち時間をなくすことができる。
【００７２】
なお、本実施の形態７では、アドレスコード７をエンコードアドレスデータ１２に変換するエンコーダとして、実施の形態１のアドレス信号変換回路１１を用いているが、前記実施の形態２のアドレス信号変換回路１３、または実施の形態３のアドレス信号エンコーダＡ（図５）、または実施の形態４のアドレス信号エンコーダＡ（図６）を用いても良い。
【００７３】
また、相違ビット数保持回路３０は構成に含んでいない場合（図７の構成）でもよく、効果は同様である。
［実施の形態８］
前記実施の形態５、前記実施の形態６は、アドレスの相違ビット数が切り替わり書き込みや読み込みが完了するまでに待ち時間が生じる。本発明の実施の形態８はその待ち時間を短くすることを可能とする。
【００７４】
図１０は本発明の実施の形態８におけるメモリ制御装置のブロック図である。実施の形態６の構成と同一の構成には、同一の符号を付して説明を省略する。
実施の形態８のメモリ制御装置１０は、実施の形態６の構成に、ビット変換器３６と、アドレスデータ保持比較器３９と、読み出しデータ保持回路４３を新たに設けている。またライトフラグ１８が入力されている。
【００７５】
ビット変換器３６は、ライトフラグ１８がオフ（読み出し）と判断した際に、アドレス信号変換回路１１より出力されたエンコードアドレスデータ１２を入力中はそのまま出力し、エンコードアドレスデータ１２を出力後、次回のメモリアクセスが発生するまで（もしくは設定されたデータサイズになるまで）、そのエンコードアドレスデータ１２の値を基準値とし、反転アドレスデータ３７を出力する。すなわち、出力されているエンコードアドレスデータ１２のうち１つのビットを反転させた値を出力し、その後は出力した値のうち１つのビットを反転させた値を出力する。また保持フラグ３８を、反転アドレスデータ３７を出力しているときにオンとし、アドレスデータ保持比較器３９と読み出しデータ保持回路４３へ出力する。
【００７６】
前記アドレスデータ保持比較回路３９は、保持フラグ３８がオン、すなわち反転アドレスデータ３７を出力していることを示していた際には、その反転アドレスデータ３７を保持し、出力する保持アドレスデータ４０としては反転アドレスデータ３７をそのまま出力する。また保持フラグ３８がオフ、すなわち反転アドレスデータ３７を出力していない際には、保持しているアドレスデータと、入力されるエンコードアドレスデータ１２（３７）との比較を行い、一致しない場合はエンコードアドレスデータ１２（３７）をそのまま保持アドレスデータ４０として出力し、一致した場合は一致フラグ４１とどのデータを出力するかを示す保持アドレス４２を読み出しデータ保持回路４３へ出力し、保持アドレスデータ４０としては前回メモリへアクセスしたときと同一アドレスを出力し続ける。
【００７７】
前記読み出しデータ保持回路４３は、保持フラグ３８がオン、すなわち反転アドレスデータ３７を出力していることを示している際は、読み出しデータ９を保持し、読み出しデータ４４としては前回出力していた読み出しデータ９を出力し続け、保持フラグ３８がオフ、すなわち反転アドレスデータ３７を出力していない際には、読み出しデータ９をそのまま読み出しデータ４４として出力し、一致フラグ４１が一致していることを示した際には保持アドレス４２に即したデータを読み出しデータ４４として出力する。
【００７８】
上記構成により、読み出し時に、読み込みアクセスが開始された場合には、データを現在要求されているサイズの読み出しデータ９を読み込んだ後に、ビット変換器３６によりアドレスのビット変化が最小限になるようにアドレス（反転アドレスデータ３７）を動かしながらデータを余分に読み込み、余分なデータを読み出しデータ保持回路４３に保持し、そのデータが入っていたアドレスをアドレスデータ保持比較回路３９に保持する。そして、次回の読み込みアクセス時に、アドレスデータ保持比較回路３９において、入力したエンコードアドレスデータ１２と、保持されたデータが入っていた保持アドレスとを比較し、一致した場合には、その保持アドレス４２と一致フラグ４１を読み出しデータ保持回路４３へ出力し、保持されたデータを、読み出しデータ４４として出力する。
【００７９】
このように、１つの外部メモリ４を複数の領域に分けて使用する場合、反転アドレスデータ３７により各領域のデータを多く読み出し、読み出しデータ保持回路４３に保持している構成となるため、アドレスデータ比較器２３で待つ必要がないデータも存在することとなり、読み出しまでの平均待ち時間を短くすることができる。
【００８０】
なお、本実施の形態５では、アドレスコード７をエンコードアドレスデータ１２に変換するエンコーダとして、実施の形態１のアドレス信号変換回路１１を用いているが、前記実施の形態２のアドレス信号変換回路１３、または実施の形態３のアドレス信号エンコーダＡ（図５）、または実施の形態４のアドレス信号エンコーダＡ（図６）を用いても良い。
【００８１】
また相違ビット数保持回路３０は構成に含んでいない場合においても、効果は同様である。
【産業上の利用可能性】
【００８２】
本発明にかかるメモリ制御装置は、アドレスデータや書き込みデータのデータ化けを防ぎ、かつ不要輻射の低減を図ることが可能となることから、ＤＲＡＭ等の外部メモリを接続して使う外部メモリ制御を有する半導体装置等として有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態１におけるメモリ制御装置を備えたメモリ制御を有する装置の構成図である。
【図２】同メモリ制御装置のアドレス信号エンコーダの処理内容の例を示す図である。
【図３】本発明の実施の形態２におけるメモリ制御装置を備えたメモリ制御を有する装置の構成図である。
【図４】同メモリ制御装置の領域分割の例と従来の領域分割の例を示す図である。
【図５】本発明の実施の形態３におけるメモリ制御装置を備えたメモリ制御を有する装置の構成図である。
【図６】本発明の実施の形態４におけるメモリ制御装置を備えたメモリ制御を有する装置の構成図である。
【図７】本発明の実施の形態５におけるメモリ制御装置を備えたメモリ制御を有する装置の構成図である。
【図８】本発明の実施の形態６におけるメモリ制御装置の構成図である。
【図９】本発明の実施の形態７におけるメモリ制御装置の構成図である。
【図１０】本発明の実施の形態８におけるメモリ制御装置の構成図である。
【図１１】従来のメモリ制御を有する装置の構成図である。
【符号の説明】
【００８４】
１    メモリ制御を有する装置
２    機能ブロック
３    メモリインターフェース
４    外部メモリ
５    Ｉ／Ｏセル
６    入出力データ
７    アドレスデータ
８    書き込みデータ
９    読み出しデータ
１０  メモリ制御装置
１１，１３  アドレス信号変換回路
１２  エンコードアドレスデータ
１４  アドレスデータ保持回路
１５  未使用アドレスデータ保持回路
１６  アドレスデータ比較器
１７  アドレスデータ選択回路
１８  ライトフラグ
１９  書き込みアドレスデータ
２０  読み込みアドレスデータ
２１  アドレスデータ
２２  カウンタ
２３  アドレスデータ比較器
２４  アドレス相違ビット数
２５  相違ビット数比較器
２６  メモリデータ選択信号
２７  メモリデータ選択回路
２８  アドレスデータ
２９  書き込みデータ
３０  相違ビット数保持回路
３１  初回相違ビット数
３２  アドレスデータ保持回路
３３  エンコードアドレスデータ
３４  書き込みデータ保持回路
３５  書き込みデータ
３６  ビット変換器
３７  変換アドレスデータ
３８  保持フラグ
３９  アドレスデータ保持比較回路
４０  保持アドレスデータ
４１  一致フラグ
４２  保持アドレス
４３  読み出しデータ保持回路
４４  読み出しデータ
Ａ    アドレス信号エンコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006251837.tif 000009
【図８】
2006251837.tif 000010
【図９】
2006251837.tif 000011
【図１０】
2006251837.tif 000012
【図１１】
2006251837.tif 000013