(57)【要約】【課題】素子の微細化を進めても電気的特性の劣化を招くことなく、ソース／ドレイン拡散層上にＣｏＳｉ2 膜を形成すること。【解決手段】半導体装置の製造方法は、シリコン領域の所定領域と接するコバルト膜を形成する工程と、前記コバルト膜上にチタン膜、窒化チタン膜を順次形成する工程と、熱処理により前記シリコン領域の所定領域と前記コバルト膜とを反応させ、コバルトシリサイド膜を形成する工程とを有することを特徴とする。【選択図】    図７
2006140526.tif 000002
【特許請求の範囲】
【請求項１】
シリコン領域の所定領域と接するコバルト膜を形成する工程と、
前記コバルト膜上にチタン膜、窒化チタン膜を順次形成する工程と、
熱処理により前記シリコン領域の所定領域と前記コバルト膜とを反応させ、コバルトシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン領域はシリコン基板、前記所定領域はソース拡散層およびドレイン層の少なくとも一方であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド膜の形成工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細化の進んだ半導体素子、特に高速動作を目的としたＭＯＳ型ＦＥＴ素子においては、素子の寄生抵抗を低減するために、ソース／ドレイン拡散層およびゲート電極（ポリシリコン膜）の表面に自己整合的に金属珪化物をはりつけるという、いわゆるサリサイド技術を用いることが必要になっている。金属珪化物としては、特にゲート長が０．１８μｍ以下の世代においては、コバルトダイシリサイド（ＣｏＳｉ2 ）が広く用いられるようになってきている。
【０００３】
図１１は、従来のコバルトサリサイドプロセスを用いたＭＯＳ型ＦＥＴ素子の製造方法を示す工程断面図である。まず、図１１（ａ）に示すように、（１００）面方位を持つｎ型のシリコン基板６１上に、素子分離絶縁膜（シリコン酸化膜）６２、ｐ型のウェル拡散層６３を形成する。
【０００４】
次に図１１（ｂ）に示すように、ゲート酸化膜６４を形成した後、その上にアンドープのポリシリコン膜を堆積し、これをパターニングしてゲート電極６５を形成する。次に同図（ｂ）に示すように、砒素のイオン注入とＲＴＡ等の熱処理によって、ｎ型の浅いソース／ドレイン拡散層（エクステンション）６６を形成する。
【０００５】
次に図１１（ｃ）に示すように、全面にシリコン窒化膜を堆積し、これにＲＩＥ等の異方性エッチングを施すことにより、ゲート側壁絶縁膜（スペーサ）としてのシリコン窒化膜６７を形成する。
【０００６】
次に同図１１（ｃ）に示すように、シリコン窒化膜６７およびゲート電極６５をマスクにして砒素のイオン注入を行って、ｎ型の深いソース／ドレイン拡散層６８を形成する。
【０００７】
この後、ＲＴＡ等の熱処理によって、ソース／ドレイン拡散層６６，６７中の砒素の活性化を行う。このとき、ソース／ドレイン拡散層６６，６７の形成時のイオン注入でゲート電極６５中に導入された砒素も活性化する。その結果、ゲート電極６５の抵抗は電極として使用できる程度まで下がる。
【０００８】
次に希弗酸等を用いてソース／ドレイン拡散層６８およびゲート電極６５の表面に残存している自然酸化膜、ケミカルオキサイド膜等のシリコン酸化膜を除去した後、図１１（ｄ）に示すように、全面にコバルト膜６９を堆積する。
【０００９】
次に図１１（ｅ）に示すように、４５０〜５５０℃程度のランプアニールによって、ソース／ドレイン拡散層６８およびゲート電極６５の表面とコバルト膜６９とをそれぞれ反応させ、コバルトモノシリサイド（ＣｏＳｉ）膜７０を形成する。このとき、素子分離絶縁膜（ＳｉＯ2 膜）６２およびシリコン窒化膜６７上のコバルト膜６９は反応せずにコバルト膜の状態で残ったままとなる。
【００１０】
最後に、図１１（ｆ）に示すように、硫酸と過酸化水素水の混合液等のエッチング液を用いて未反応のコバルト膜６９を除去した後、７００〜８５０℃程度のランプアニールによって、コバルトモノシリサイド（ＣｏＳｉ）膜７０をそれよりも低抵抗のコバルトダイシリサイド（ＣｏＳｉ2 ）膜７１に変化させる。
【００１１】
ところで、近年の微細トランジスタ、特に高速ロジック用のｎチャネルＭＯＳ型ＦＥＴ素子の製造においては、ゲート長の縮小に伴って素子特性が劣化するという、いわゆる短チャネル効果の発生を抑制するために、高濃度かつ浅いソース／ドレイン拡散層の形成が求められるようになってきている。
【００１２】
この種のＭＯＳ型ＦＥＴ素子のソース／ドレイン拡散層の形成には、従来広く用いられてきたリンのイオン注入に代えて、図１１（ｃ）の工程で説明したような砒素のイオン注入が用いられている。その理由は、砒素はシリコン中の拡散係数が小さく、高濃度の拡散層を形成しやすいからである。
【００１３】
図１２に、砒素のイオン注入によって形成した拡散層の深さ方向の砒素の濃度分布（不純物濃度プロファイル）を示す。これは、（１００）面方位のシリコン基板上に厚さ１０ｎｍのシリコン酸化膜を形成し、加速エネルギー５０ｋｅＶ、ドーズ量５×１０15ｃｍ-3の条件で砒素イオンを上記シリコン酸化膜を介してシリコン基板中に注入した後、１０００℃、２０秒のランプアニールによって不純物活性を行ったときのものである。
【００１４】
図から、不純物濃度が５×１０17ｃｍ-3 まで低下するところが基板表面から１２０ｎｍ程度の深さのところであるという浅い拡散層が形成されていることが分かる。
【００１５】
ところで、この従来方法で形成した砒素の拡散層では、図１３（ａ）に示すように、注入された砒素によってシリコン基板の表面部分がアモルファス化するとともに、イオン注入による（熱）エネルギーでアモルファス化したシリコン基板の表面部分の温度が上昇し、アモルファスシリコン領域と結晶シリコン領域との界面付近でシリコンの再結晶が生じる。
【００１６】
この再結晶化の際に、アモルファスシリコン領域と結晶シリコン領域との界面付近に微小な結晶欠陥が形成される。この微小な結晶欠陥は、その後の不純物活性のアニール（前述の例では１０００℃、２０秒のランプアニール）工程でアモルファスシリコンが再結晶化する際に、図１３（ｂ）に示すように、（１１１）面方位の結晶欠陥へと成長する。すなわち、上述した従来の砒素のイオン注入による拡散層の形成方法は、拡散層内に結晶欠陥を招くという問題がある
図１４に、前述の条件で形成した砒素の拡散層の断面ＴＥＭ写真を示す。図から、基板表面から８０〜９０ｎｍ程度の深さのところに、（１１１）面方位の結晶欠陥が発生していることが分かった。
【００１７】
このような結晶欠陥がソース／ドレイン拡散層中に発生しても、図１５に示すようなＭＯＳ型ＦＥＴ素子の場合には、結晶欠陥７２がソース／ドレイン拡散層６８とウェル拡散層６３との接合面から十分に離れているために（３０ｎｍ程度）、極端な接合不良は起こらない。
【００１８】
しかし、ＭＯＳ型ＦＥＴ素子の寄生抵抗を低減するために、図１１（ｆ）に示したように、ソース／ドレイン拡散層６８の表面にコバルトシリサイド膜７１を自己整合的に形成する場合には、結晶欠陥７２の存在によってコバルトシリサイド膜７１が基板中に深く食い込むように形成される場合もある。その結果、図１６に示すように、結晶欠陥の位置よりも深い位置（基板表面から１００ｎｍ程度付近）までコバルトシリサイド膜７１が達する恐れがある。
【００１９】
このようにコバルトシリサイド膜７１がソース／ドレイン拡散層６８とウェル拡散層６３との接合面に近づくと、接合面から広がる空乏層がコバルトシリサイド膜７１またはその近傍に広がるコバルト原子の拡散層に達してしまう。その結果、接合リーク電流が増加し、接合不良が生じるという問題が起こる。これは、コバルトシリサイド膜を形成するソース／ドレイン拡散層のプロセス条件について従来は最適化されていなかったからであるといえる。
【００２０】
さらに、図１１（ｅ）で示した、コバルトとシリコンとのシリサイド化反応の熱工程（第１ＲＴＡ工程）や、図１１（ｆ）で示した、ＣｏＳｉ膜からＣｏＳｉ2 膜に変化させる熱工程（第２ＲＴＡ工程）についても従来は最適化されていなかったといえる。
【００２１】
その理由の１つは、これまで説明してきたような、ソース／ドレイン拡散層内に存在する結晶欠陥や、コバルト膜とシリコン領域（ソース／ドレイン拡散層，ゲート電極であるポリシリコン膜）との界面に存在する自然酸化膜等のシリコン酸化膜によって、コバルトシリサイド膜とシリコン領域との界面部分の凹凸が大きくなってしまうため、シリサイデーションの熱工程を最適化しても、ほとんど効果が見られなかったためである。
【００２２】
そのため、第１ＲＴＡ工程のアニール温度はコバルト膜とシリコン領域とが反応し、ＣｏＳｉ膜を形成できる温度範囲（４００〜６００℃）、第２ＲＴＡ工程のアニール温度は第１ＲＴＡ工程で形成されたＣｏＳｉ膜を完全にＣｏＳｉ2 膜に変化させるのに十分な温度（６５０℃以上）になるように選ばれていたがが、それ以上の最適化はあまり行われてはいなかった。
【００２３】
しかし、本発明者らの研究によれば、第１ＲＴＡ工程においては、そのアニール温度によってはコバルトシリサイド膜のモフォロジー、特にシリサイド膜とシリコン領域との界面の平坦性が変化し（低温になるほど平坦性は向上する）、第２ＲＴＡ工程においては、そのアニール温度や昇温レートの違いによって、シリサイド膜の下部のシリコン領域に広がるコバルト原子の拡散のされ方が変化する（高温、高昇温レートほどシリサイド膜から広がるコバルト原子の拡散がは抑制される）ことが判明している。
【００２４】
したがって、これまで述べてきた問題点、特にソース／ドレイン拡散層内に残る結晶欠陥を低減させた場合には、第１および第２ＲＴＡ工程の条件を最適化する効果が大きくなる。
【００２５】
さらにまた、図１１（ｄ）に示したコバルト膜の成膜温度（基板温度）についても従来は最適化がなされていなかった。以下、その点について詳細に説明する。
【００２６】
コバルト膜は、サリサイド工程のアニールによってシリコン領域と反応し、コバルトシリサイド膜を形成するが、シリコン酸化膜とは全く反応しないという特徴を持つ。
【００２７】
そのため、図１１（ｄ）においては、コバルト膜６９を堆積する前に、希弗酸等の薬液処理でソース／ドレイン拡散層６８の表面や、ゲート電極６５の表面に残存している自然酸化膜等のシリコン酸化膜を除去してから、コバルト膜６９の成膜を行っている。
【００２８】
しかし、希弗酸等による自然酸化膜の除去処理の終了後に急いでコバルト膜６９をスパッタ形成するための真空装置内に導入しても、シリコン基板６１を大気中で搬送している間に、どうしても数オングストローム程度の厚さの自然酸化膜が成長してしまう。
【００２９】
このわずかな自然酸化膜は、コバルト膜６９のスパッタ形成の際にコバルト原子の持つ運動エネルギーによってミキシングされ、スパッタ形成されたコバルト膜６９とシリコン領域６５，６８との界面に厚さ２ｎｍ程度のコバルト、シリコンおよびシリコン酸化物のアモルファス層が形成される。
【００３０】
そのため、熱処理によって、コバルト膜６９と下地のシリコン領域６５，６８との反応が進行し、コバルト膜６９とシリコン領域６５，６８との界面にはコバルトシリサイド膜が形成される。
【００３１】
しかし、特にｎ型の不純物原子が高濃度に導入された、ソース／ドレイン拡散層６８およびゲート電極６５上のように、自然酸化膜の成長速度の速いシリコン領域においては、室温スパッタのように基板温度が低い場合に、コバルト膜６９とシリコン領域６５，６８との界面のミキシングを行うためのエネルギーが不足する。
【００３２】
そのため、コバルト膜６９とシリコン領域６５，６９との反応が阻害される領域が部分的にできてしまう。その結果、図１７に示すように、ゲート長が短くなると、ゲート電極６５のシート抵抗が上昇するという問題が起こる。同様な問題はソース／ドレイン拡散層６９でも起こる。
【００３３】
その反対に、コバルト膜の成膜時の基板温度を高くした場合には、次のような問題が起こる。例えば、堆積するコバルト膜の膜厚を１６ｎｍ、コバルト膜の堆積時のシリコン基板の温度を４００℃とした場合には、図１８の走査式電子顕微鏡（ＳＥＭ）写真に示すように、素子分離絶縁膜であるシリコン酸化膜の表面上でコバルト膜の凝集が生じる。
【００３４】
このような凝集が起こる条件でコバルトサリサイドプロセスを行うと、図１９に示すように、ソース／ドレイン拡散層６８の周辺である素子分離絶縁膜（ＳｉＯ2 膜）６２上に凝集したコバルト膜６９’が、ソース／ドレイン拡散層６８との境界部分に集まってしまい、素子分離絶縁膜（ＳｉＯ2 膜）６２との境界部分でのコバルトシリサイド膜７１’の膜厚が他の部分に比べて厚くなる。
【００３５】
このような素子分離絶縁膜（ＳｉＯ2 膜）６２との境界部におけるコバルトシリサイド膜６９の厚膜化によって、素子分離絶縁膜（ＳｉＯ2 膜）６２との境界部においてコバルトシリサイド膜７１の食い込みは大きくなる。
【００３６】
このような原因で起こるコバルトシリサイド膜７１の大きな食い込みは、前述のイオン注入で生じた結晶欠陥で起こるコバルトシリサイド膜７１の食い込みと同様に、接合不良の発生を引き起こす原因となる。
【００３７】
また、図１１に示した従来方法では、図１１（ｄ）のコバルト膜６９の成膜の工程後にコバルト膜６９が大気中に晒されることや、図１１（ｅ）のシリサイデーションのための熱処理工程の雰囲気中に混じる酸素によって、コバルト膜６９の表面や粒界、コバルト膜６９とシリコン領域値６５，６８の界面部分が酸化されてしまう。そのため、均一なコバルトシリサイド膜の形成が阻害され、シート抵抗が上昇するという問題が起こる。
【００３８】
このような問題を解決するために、キャップ膜として窒化チタン膜またはチタン膜を用いたコバルトシリサイド膜の形成方法が多く用いられている。
【００３９】
図２０に、キャップ膜として窒化チタン膜を用いたコバルトシリサイド膜の形成方法（窒化チタンキャップ）の工程断面図を示す。窒化チタンキャップでは、シリコン基板８１上にコバルト膜８２を形成し、その上に窒化チタン膜８３を形成してから、熱処理によってコバルトシリサイド（ＣｏＳｉ2 ）膜８４を形成する。
【００４０】
窒化チタンキャップを用いれば、コバルト膜８２の表面や粒界、コバルト膜８２とシリコン基板８１との境界部分の酸化を抑制できるので、ＣｏＳｉ2 膜８４のシート抵抗の上昇を抑制できる。
【００４１】
しかし、コバルト膜８２とシリコン基板８１との反応（Ｃｏ＋Ｓｉ→ＣｏＳｉx ）の際に、シリコン基板８１（コバルトシリサイド形成領域）に大きな膜応力がかかり、シリサイデーション反応が不均一に進行しまうために、接合リーク電流が増大するという問題が起こる。
【００４２】
図２１に、キャップ膜としてチタン膜を用いたコバルトシリサイド膜の形成方法（チタンキャップ）の工程断面図を示す。チタンキャップでは、シリコン基板９１上にコバルト膜９２を形成し、その上にチタン膜９３を形成してから、熱処理によってコバルトシリサイド（ＣｏＳｉ2 ）膜９４を形成する。
【００４３】
チタンキャップは、コバルト膜９２の表面や粒界、コバルト膜９２とシリコン基板９１との界面部分の酸化を抑制でき、しかも窒化チタンキャップの場合とは異なり膜応力が大きくないという特徴を持つ。
【００４４】
さらに、チタンキャップには以下のような効果がある。チタンは強い還元力を持っている。そのため、チタン膜９３中のチタン原子がコバルト膜９２とシリコン基板９１との界面まで拡散すると、チタン原子がコバルト膜９２とシリコン基板９１との界面に残存する自然酸化膜等のシリコン酸化膜を還元する。
【００４５】
その結果、コバルト膜９２とシリコン基板９１との反応を阻害する物質が無くなり、均一なコバルトシリサイド膜９４を形成でき、接合リーク電流の発生を抑制できる。
【００４６】
チタンキャップを用いた場合、コバルト膜９２とシリコン基板９１とを反応させる熱処理によって、図２１（ｂ）に示すように、チタン膜９３とコバルト膜９２との界面部分でコバルトとチタンとの合金化反応によって合金層９５が生じ、シリサイド反応に寄与するコバルトの量が減少してしまい、出来上がりのコバルトシリサイド膜９４の膜厚が薄くなってしまう。このような不都合は、堆積するコバルトの量を合金層９５によって失われてしまう分だけ、あらかじめ増やしておくことにより解決できる。
【００４７】
しかし、チタンキャップを用いた場合、コバルト膜９２とシリコン基板９１とを反応させる熱処理を窒素雰囲気で行うと、表面からチタン膜９３の窒化反応が進行してしまう。
【００４８】
これにより、チタン膜９３は、窒化反応と合金化反応との競合状態になり、熱処理温度のわずかなばらつきによっても出来上がりのコバルトシリサイド膜９４の膜厚がばらついてしまったり、あるいは窒化反応によって形成された窒化チタン膜の膜応力によって、窒化チタンキャップの場合と同様に、シリコン基板９１（シリサイド形成領域）に大きな膜応力がかかり、シリサイデーション反応が不均一に進行しまうために、接合リーク電流が増大するという問題が起こる場合がある。
【００４９】
また、チタン膜９３は、シリコン酸化膜を還元することができると同時に、雰囲気中に存在する酸素によって非常に酸化されやすいという特徴を持つ。そのため、コバルト膜９２およびチタン膜９３の堆積後にこれらを大気中に晒すときの空気中の酸素や、コバルトとシリコンとを反応させる熱工程雰囲気に混じる酸素によって、チタン膜９３の表面が容易に酸化されてしまう。
【００５０】
チタンの酸化物（ＴｉＯ2 ）はこのように容易に形成されるが、一度形成されたチタン酸化物を除去することは非常に困難である。そのため、チタンキャップを図１１に示したプロセスに適用すると、図１１（ｅ）で説明した硫酸と過酸化水素水の混合液による未反応のコバルト膜６９の選択的なエッチング除去の際に、チタン膜や窒化チタン膜、チタンとコバルトの合金膜は同時にエッチング除去可能であるが、チタン酸化物については完全にはエッチング除去できないために残る。
【００５１】
その結果、チタン酸化物に覆われた領域では不要なコバルト膜やチタン膜等の導電膜が残ってしまい、素子間やソース／ドレイン・ゲート間などの短絡不良が発生する場合がある。
【００５２】
したがって、コバルト膜上にチタン膜を堆積する構造を用いる場合には、シリサイド化の熱工程の温度制御を高精度で行う必要があり、またチタン膜を堆積してから未反応のコバルト膜を選択的に除去するまでの間の酸化を防止するために、成膜から熱処理までの経過時間を極力小さくする、保管する雰囲気の酸素量を減らす、熱処理雰囲気中の残留酸素量を減らす等、工程の精度を上げねばならなくなる。しかし、これらの解決策は、製造コストの増大を招くと問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００５３】
上述の如く、本発明者らは、従来のコバルトサリサイドプロセスを用いたＭＯＳ型ＦＥＴ素子の製造方法には、いくつかの最適化されていない重要な工程が存在し、その結果として微細化を進めた場合に接合リーク電流が増大するなどの問題が発生することを明らかにした。
【００５４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子の微細化を進めても、電気的特性の劣化を招くことなく、不純物拡散領域上にシリサイド膜を形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００５５】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、シリコン領域の所定領域と接するコバルト膜を形成する工程と、前記コバルト膜上にチタン膜、窒化チタン膜を順次形成する工程と、熱処理により前記シリコン領域の所定領域と前記コバルト膜とを反応させ、コバルトシリサイド膜を形成する工程とを有することを特徴とする。
【００５６】
本発明に係る半導体装置の製造方法において、シリコン領域はシリコン基板、所定領域はソース拡散層およびドレイン層の少なくとも一方である。所定領域は、その他に、ゲート電極としての不純物が導入されたポリシリコン膜を含んでいても良い。
【００５７】
本発明によれば、コバルトシリサイド膜のコバルトの供給源となるコバルト膜のキャップ膜として、チタン膜と窒化チタン膜との積層膜を用いることによって、キャップ膜としてチタン膜または窒化チタン膜の単層膜を用いた従来方法の問題を解決できる。この点については、さらに実施の形態の項で詳述する。したがって、本発明によれば、素子の微細化を進めても、シート抵抗の増加等の電気的特性の劣化を招くことなく、シリコン領域上にシリサイド膜を形成することができるようになる。この点については、さらに実施の形態の項で詳述する。
【発明の効果】
【００５８】
以上詳説したように本発明によれば、所定のキャップ膜を用いることによって、素子の微細化を進めても電気的特性の劣化を招くことなく、不純物拡散領域上にシリサイド膜を形成することができるようになる。
【発明を実施するための最良の形態】
【００５９】
以下、図面を参照しながら本発明の実施形態を説明する。
【００６０】
（第１の実施形態）
従来の技術の項で説明したように、イオン注入を用いた拡散層の形成方法、特に砒素を用いた高濃度のソース／ドレイン拡散層の形成方法では、ソース／ドレイン拡散層内に（１１１）面方位の結晶欠陥が発生する。
【００６１】
この結晶欠陥は、イオン注入中の注入エネルギー（熱エネルギー）によって、基板表面部のアモルファス化したシリコン領域が再結晶化する際に、アモルファス領域と結晶シリコン領域との界面部分に形成されたものであり、その後の不純物活性化のアニールの際に成長する。
【００６２】
したがって、図１に示すように、イオン注入の際にシリコン基板の基板温度を１００℃以下に冷却することによって、砒素イオンの注入によってアモルファス化した基板表面部のアモルファス領域が、再結晶化するための熱エネルギーを得られないように保っておけば、イオン注入直後の微小な結晶欠陥の発生を抑制することが可能になり、その後の不純物活性化のアニールを経ても、（１１１）面方位の結晶欠陥は形成されることは無くなる。
【００６３】
ここで、基板温度を特に−１００℃以下の低温にした理由は、−１００℃以下の場合には、イオン注入による欠陥密度が測定精度の範囲において０％であることが分かったからである。
【００６４】
このようなイオン注入によって引き起こされる結晶欠陥の形成を抑制した状態では、シリサイデーションの熱処理工程の最適化による、シリサイド・シリコン界面の平坦性向上が大きな意味を持つようになる。
【００６５】
コバルトを用いたサリサイドプロセスにおいては、図１１（ｅ）で説明したＣｏ＋Ｓｉ→ＣｏＳｉ反応を生じさせるための第１ＲＴＡ工程のアニール温度によってシリサイド膜の平坦牲が変化する。
【００６６】
本発明者らの実験では、第１ＲＴＡ工程のアニール温度が５５０℃を越えるような高温アニールの場合、コバルト膜とシリコン基板との反応が急激に起き、３０秒程度の短時間アニールでさえ、ＣｏＳｉ膜の一部がＣｏＳｉ2 に変化し、膜のモフォロジーを劣化させることが分かっている。
【００６７】
また、この第１ＲＴＡ工程は、５５０℃以下のＣｏＳｉ2 を形成しない温度領域においても、アニール温度を下げるほどコバルトシリサイド膜のモフォロジーが向上していくことも分かっている。
【００６８】
ただし、第１ＲＴＡ工程のアニール温度が４００℃よりも低くなると、３０秒程度の短いアニール時間では、堆積したコバルト膜が完全にシリコンと反応せずに、図１１（ｆ）で述べたような硫酸と過酸化水素水の混合溶液による選択エッチングエ程で、ソース／ドレイン拡散層上に堆積されたコバルト膜もエッチングされてしまい、所望のシート抵抗が得られなくなるという問題が起こるため、アニール温度は４００℃以上でなければならない。
【００６９】
図２に、第１ＲＴＡ工程のアニール温度（アニール時間は全て３０秒；第２ＲＴＡ工程は８００℃、３０秒）を変化させ、ｎチャネルＭＯＳＦＥＴ素子のソース／ドレイン拡散層（ｎ+ ／ｐ接合）上にコバルトシリサイド膜を形成したときの、接合リーク電流特性（逆方向バイアスを５Ｖ印可したときの接合リーク電流の確率度数分布）を示す。
【００７０】
図から、アニール温度が低くなるに従い、大きな接合リーク電流が流れる頻度（不良発生頻度）が小さくなっていき、特にアニール温度が４７５℃、４５０℃の場合には、接合不良の発生頻度が著しく低下していることが分かる。したがって、第１ＲＴＡ工程のアニール温度は、５００℃以下に抑えることが望ましい。
【００７１】
また、コバルトシリサイド膜の周囲に広がるコバルト原子の拡散層のプロファイルは、主に図１１（ｆ）で説明したＣｏＳｉ膜からＣｏＳｉ2 膜へ変化させるためのアニール（第２ＲＴＡ工程）によって変化することも分かっている。
【００７２】
第２ＲＴＡ工程によって、ＣｏＳｉ膜をＣＯＳｉ2 膜に完全に変化させるためには、少なくとも６５０℃、３０秒以上の熱工程（サーマルバジェット）が必要である。
【００７３】
しかし、この第２ＲＴＡ工程のアニール温度が低い場合、特に７００℃以下の場合には、コバルトシリサイド（ＣｏＳｉ、ＣｏＳｉ２）膜の周囲にコバルト原子が溶け出すことが可能になるため、コバルトシリサイド膜の周囲に広がるコバルド原子の拡散層が深くなり、接合不良が生じる恐れがある。
【００７４】
そのため、第２ＲＴＡ工程のアニール温度が高い場合には、コバルトシリサイド（ＣｏＳｉ、ＣｏＳｉ2 ）膜の周囲に溶けだしたコバルト原子が、すぐにシリコンと反応してＣｏＳｉ2 に変化するため、コバルトシリサイド膜の周囲に広がるコバルト原子の拡散層は浅くなる。
【００７５】
図３に、第２ＲＴＡ工程のアニール温度（アニール時間は全て３０秒：第１ＲＴＡ工程は５００℃、３０秒）を変化させ、ｎチャネルＭＯＳＦＥＴ素子のソース／ドレイン拡散層（ｎ+ ／ｐ接合）上にシリサイド膜を形成したときの接合リーク電流特性（逆方向パイアスを５Ｖ印可したときの接合リーク電流の確率度数分布）を示す。ｐチャネルＭＯＳＦＥＴ素子についても同様に調べてみた。図４にその結果を示す。
【００７６】
図から、アニール温度が上昇するに従い、大きな接合リーク電流が流れる頻度（不良発生頻度）が小さくなっていき、特にアニール温度が８００℃、８５０℃の場合には、接合不良の発生頻度が小さいことが分かる。したがって、第２ＲＴＡのアニール温度は、８００℃以上に保つことが望ましい。
【００７７】
ただし、このアニール温度が９５０℃以上になると、コバルトシリサイド（ＣｏＳｉ2 ）膜の凝集が起こり、シート抵抗が上昇してしまうため、現実的には９００℃以下の温度を用いることになる。
【００７８】
また、第２ＲＴＡ工程については、アニール温度に達するまでの昇温レートも重要である。何故なら、昇温レートが小さい場合、昇温中にコバルト原子がシリコン基板中に溶けだしやすくなる７００℃以下の温度でいる時問が長くなり、コバルト原子の拡散が進行してしまうからである。
【００７９】
図５に、第２ＲＴＡ工程の昇温レートと、コバルト原子の拡散深さ（コバルトシリサイド／シリコン界面から、コバルト原子密度が１×１０18ｃｍ-3以下になるまでの深さ）との関係を調べた測定結果を示す。ここでの第２ＲＴＡ工程の温度、時間はそれぞれ８００℃、３０秒である。
【００８０】
図から、第２ＲＴＡ程の昇温レートを３０℃／秒以上にすることで、コバル卜原子のシリコン基板中への拡散を抑制できることが分かる。
【００８１】
以上述べたことをまとめると、微細化を進めても、接合リーク電流の増大という接合不良の発生を効果的に抑制するためには、以下のようにコバルトサリサイドプロセスを最適化すれば良い。
【００８２】
（１）ソース／ドレイン拡散層の形成時のイオン注入（特にｎＭ０ＳＰＥＴにおける砒素のイオン注入）時には、シリコン基板の温度を−１００℃以下に保つ。
【００８３】
（２）コバルト膜をＣｏＳｉ膜に変化させる第１ＲＴＡエ程のアニール温度は、４００℃以上５００℃以下にする。
【００８４】
（３）ＣｏＳｉ膜をＣｏＳｉ2 膜に変化させる第２ＲＴＡ工程のアニール温度は、８００℃以上９００℃以下にする。
【００８５】
（４）第２ＲＴＡ工程の昇温レートは、３０℃／秒以上にする。
【００８６】
（第２の実施形態）
従来の技術の項で説明したように、コバルトサリサイド工程において、コバルト膜をスパッタにより形成する際の基板温度（成膜温度）が高すぎる場合には、素子分離絶縁膜であるシリコン酸化膜上でコバルト膜の凝集が生じ、その結果としてソース／ドレイン拡散層の周辺部での局所的なコバルトシリサイド膜厚の厚膜化を招き、接合不良が発生しやすくなり、逆に低すぎる場合にはゲート長が短くなるとゲート電極のシート抵抗が上昇するという問題が起こる。
【００８７】
図６は、コバルト膜のスパッタ時の基板温度の有効範囲を調べた結果である。図から、コバルト膜の膜厚が１８ｎｍと厚い場合には、３００℃の基板温度においても膜の凝集は生じないが、膜厚が薄くなっていくに従いより低い基板温度で凝集が生じるようになり、１０ｎｍでは２５０℃程度、８ｎｎでは２００℃程度で凝集が生じることが分かる。
【００８８】
ゲート長０．１５μｍ世代以降の微細素子においては、トランジスタの短チャネル効果を抑制するためにソース／ドレイン拡散層も非常に浅くなり、堆積するコバルト膜の膜厚を厚くするとそれだけで接合不良が起こり易くなるので、コバルト膜の膜厚は１２ｎｍ程度以下になると考えられる。
【００８９】
また、コバルト膜の膜厚が６ｎｍまで薄くなると、コバルトシリサイド膜のシート抵抗は１２〜１３Ω程度にまで上昇するため、これ以上の薄膜化は寄生抵抗の低減の観点から採用しにくくなる。
【００９０】
したがって、コバルト膜のスパッタ成膜時の基板温度は、自然酸化膜の存在による細線ゲートパターンでのシート抵抗の上昇も生じない１００℃〜２５０℃の間を用いることで、最良の特性が得られることになる。
【００９１】
（第３の実施形態）
従来の技術の項で説明したように、コバルトサリサイド膜の工程において、これまで用いられてきたキャップ膜には、一長一短があり、最適なキャップ膜とはいえない。
【００９２】
しかし、本発明者らの研究によれば、キャップ膜としてチタン膜と窒化チタン膜との積層膜を用いた場合には、従来のキャップ膜の問題を解決できることが分かった。
【００９３】
すなわち、窒化チタン膜をキャップ膜に用いた場合のコバルト膜に直接加わる窒化チタン膜の膜ストレスによるコバルトシリサイド膜の不均一成長の問題、チタン膜をキャップ膜とした場合のチタン膜の表面からの窒化の進行による膜ストレスの増大や出来上がりのコバルトシリサイド膜厚のばらつきの問題、チタン膜の酸化によってチタン酸化物が容易に形成され、選択エッチングでのエッチング残りが生じやすくなり短絡不良が起きやすくなるという問題の全てを解決することが可能である。もちろん、キャップ膜を用いない場合のコバルト膜の堆積後の雰囲気によるコバルト膜／シリコン基板界面の酸化膜の膜厚増大の問題も解決できる。
【００９４】
このような効果が得られる理由は、窒化チタン膜がチタン膜の表面からの酸化や窒化を防止し、チタン膜が窒化チタン膜の膜ストレスを緩和し、チタン膜中のチタン原子がコバルト膜とシリコン基板との界面等まで拡散し、その界面等に存在する自然酸化膜等を還元するからだと考えられる。
【００９５】
図７に、本発明のキャップ膜を用いたコバルトシリサイド膜の形成方法の工程断面図を示す。この形成方法では、まず、シリコン基板１上にコバルト膜２をスパッタ形成し、その後キャップ膜としてのチタン膜３、窒化チタン膜４を順次コバルト膜２上にスパッタ形成する。
【００９６】
次いで、熱処理により、シリコン基板１とコバルト膜２とを反応させ、コバルトシリサイド膜５を形成する。このとき、コバルト膜２とチタン膜３とが反応するので、チタン膜３とコバルトシリサイド膜５との間にはコバルトとチタンとの合金層６が形成される
このようなコバルト膜２／チタン膜３／窒化チタン膜４の積層構造を導入したコバルトサリサイドプロセスを用いてＭＯＳ型ＦＥＴ素子を形成し、ポリシリコンゲート電極のシート抵抗を調べたところ、図８に示すように、０．１２ミクロンのゲート長でもばらつきなしに形成でき、また接合リーク電流に関しても図９に示すように、接合不良の発生を容易に抑制できるようになり、さらにサリサイド工程の安定性も向上する。
【００９７】
（第４の実施形態）
以上述べてきたように、ＭＯＳ型ＦＥＴ素子のソース／ドレイン拡散層およびポリシリコンゲート電極の表面にコバルトシリサイド膜を自己整合的にはりつけるコバルトサリサイドプロセスには、数々の最適化する点があった。これらの点を最適化した場合の、ＭＯＳ型ＦＥＴ素子の製造工程の一例を、図１０の工程断面図を用いて説明する。
【００９８】
まず、図１０（ａ）に示すように、（１００）面方位を持つｎ型のシリコン基板１１上に、素子分離絶縁膜（シリコン酸化膜）１２、ｐ型のウェル拡散層１３を形成する。
【００９９】
次に図１０（ｂ）に示すように、ゲート酸化膜１４を形成した後、ゲート電極用のポリシリコン膜を堆積し、これをパターニングしてポリシリコンゲート電極（以下、単にゲート電極という）１５を形成した後、砒素のイオン注入とＰＴＡ等の熱処理によって、ｎ型の浅いソース／ドレイン拡散層（エクステンション）１６を形成する。
【０１００】
次に図１０（ｃ）に示すように、全面にシリコン窒化膜を堆積し、これにＲＩＥ等の異方性エッチングを施すことで、ゲート側壁絶縁膜（スペーサ）としてのシリコン窒化膜１７を形成する。
【０１０１】
次に同図（ｃ）に示すように、シリコン基板１１を−１５０℃以下に保った状態で、砒素のイオン注入とＲＴＡ等の熱処理によって、イオン注入による結晶欠陥の少ないソース／ドレイン拡散層１８を形成する。
【０１０２】
次に図１０（ｄ）に示すように、希弗酸等を用いて、ソース／ドレイン拡散層１８の表面およびゲート電極１５の表面に残存している自然酸化膜等のシリコン酸化膜を除去した後、シリコン基板の温度を１５０℃に保った状態で全面に厚さ１２ｎｍのコバルト膜１９、チタン膜２０、窒化チタン膜２１を順次スパッタ形成する。
【０１０３】
このような基板温度でコバルト膜１９をスパッタ形成することによって、素子分離絶縁膜１２上でのコバルト膜１９の凝集を防止できる。さらに、コバルト膜１９を堆積するシリコン領域(ソース／ドレイン拡散層１８およびゲート電極５の表面部分）上に再形成された自然酸化膜等のシリコン酸化膜は、スパッタ時の（熱）エネルギーによってミキシングされるため、コバルトとシリコンとの不均一な反応は効果的に抑制される。
【０１０４】
次に図１０（ｅ）に示すように、４５０℃、３０秒のランプアニール（第１ＲＴＡ工程）により、ソース／ドレイン拡散層１８およびゲート電極１５の表面とコバルト膜１９とをそれぞれ反応させ、ＣｏＳｉ膜２２を形成する。
【０１０５】
このとき、キャップ膜である窒化チタン膜２１はチタン膜２０の表面からの酸化や窒化を防止し、チタン膜２０はチタン酸化膜２１の膜ストレスを緩和するとともに、コバルト膜１９中を拡散してコバルト膜１９とシリコン領域（ソース／ドレイン拡散層１８、ゲート電極１５）の表面との間にある自然酸化膜を還元する働きをする。
【０１０６】
コバルト膜１９の上部約１／３は、チタン膜２０の一部と反応してコバルトとチタンとの合金層（不図示）となり、素子分離絶縁膜（シリコン酸化膜）１２およびシリコン窒化膜１７上に堆積されたコバルト膜１９は反応せずにコバルト膜の状態で残る。
【０１０７】
次に図１０（ｆ）に示すように、硫酸と過酸化水素水の混合液等のエッチング液を用いて、未反応のコバルト膜１９、上記合金層（不図示）、チタン膜１２および窒化チタン膜１３等の不要な膜をエッチング除去した後、８００℃、３０秒のランプアニール（第２ＲＴＡ工程）により、ＣｏＳｉ膜２２を低抵抗なＣｏＳｉ２膜２３に変化させる。
【０１０８】
このランプアニールの際の昇温は３０℃／秒以上の昇温レート、より望ましくは５０℃／秒以上の昇温レートで行う。
【０１０９】
以上のような工程によって、素子の微細化を進めても、低抵抗かつ接合リーク不良の少ないコバルトサリサイド膜を安定に形成することができる。
【０１１０】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態ではコバルト膜を用いたコバルトシリサイド膜の場合について説明したが、本発明はニッケル膜を用いたニッケルシリサイド膜、パラジウム膜を用いたパラジウムシリサイド膜等の他の高融点金属膜を用いた金属シリサイド膜にも適用できる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る不純物拡散層（シリサイド膜の下地）の形成方法を説明するための図
【図２】本発明の第１の実施形態に係るコバルトシリサイド膜の形成方法における第１ＲＴＡ工程のアニール温度の違いによる効果（接合リーク電流）を調べた結果を示す図
【図３】本発明の第１の実施形態に係るコバルトシリサイド膜の形成方法における第２ＲＴＡ工程のアニール温度の違いによる効果（ｎ+ ／ｐ接合での接合リーク電流）を調べた結果を示す図
【図４】本発明の第１の実施形態に係るコバルトシリサイド膜の形成方法における第２ＲＴＡ工程のアニール温度の違いによる効果（ｐ+ ／ｎ接合での接合リーク電流）を調べた結果を示す図
【図５】本発明の第１の実施形態に係るコバルトシリサイド膜の形成方法における第２ＲＴＡ工程の昇温レートの違いによる効果（Ｃｏ原子の拡散層深さ）を調べた結果を示す図
【図６】本発明の第２の実施形態に係るコバルトシリサイド膜の形成方法におけるＣｏスパッタ時の基板温度の有効範囲を調べた結果を示す図
【図７】本発明の第３の実施形態に係るコバルトシリサイド膜の形成方法を示す工程断面図
【図８】本発明の第３の実施形態に係るコバルトシリサイド膜の形成方法の効果（シート抵抗）を説明するための図
【図９】本発明の第３の実施形態に係るコバルトシリサイド膜の形成方法の効果（接合リーク電流）を説明するための図
【図１０】本発明の第４の実施形態に係るコバルトサリサイドプロセスをＭＯＳ型ＦＥＴ素子の製造方法を示す工程断面図
【図１１】従来のコバルトサリサイドプロセスを用いたＭＯＳ型ＦＥＴ素子の製造方法を示す工程断面図
【図１２】従来の砒素のイオン注入によって形成した拡散層の深さ方向の砒素の濃度分布（不純物プロファイル）を示す図
【図１３】従来のイオン注入法を用いた拡散層の形成方法の問題点を説明するための図
【図１４】従来のイオン注入法を用いて形成した拡散層の顕微鏡写真（断面ＴＥＭ写真）
【図１５】従来のイオン注入法を用いてソース／ドレイン拡散層を形成した非サリサイド構造のＭＯＳ型ＦＥＴ素子の断面図
【図１６】従来の砒素イオン注入を用いてソース／ドレイン拡散層を形成したサリサイド構造のＭＯＳ型ＦＥＴ素子の断面図
【図１７】従来の低温コバルトサリサイドプロセスを用いたＭＯＳ型ＦＥＴ素子の製造方法の問題点を説明するための図
【図１８】スパッタ時の基板温度を高くして形成したコバルト膜の顕微鏡写真（ＳＥＭ）
【図１９】従来の高温コバルトサリサイドプロセスを用いたＭＯＳ型ＦＥＴ素子の製造方法の問題点を説明するための図
【図２０】従来のキャップ膜として窒化チタン膜を用いたコバルトシリサイド膜の形成方法を示す工程断面図
【図２１】従来のキャップ膜としてチタン膜を用いたコバルトシリサイド膜の形成方法を示す工程断面図
【符号の説明】
【０１１２】
１…シリコン基板、２…コバルト膜、３…チタン膜、４…窒化チタン膜、５…コバルトシリサイド膜、６…合金層、１１…シリコン基板、１２…素子分離絶縁膜（シリコン酸化膜）、１３…ウェル拡散層、１４…ゲート酸化膜、１５…ゲート電極、１６…エクステンション、１７…ゲート側壁絶縁膜（シリコン窒化膜）、１８…ソース／ドレイン拡散層、１９…コバルト膜、２０…チタン膜、２１…窒化チタン膜、２２…コバルトモノシリサイド（ＣｏＳｉ）膜、２３…コバルトダイシリサイド（ＣｏＳｉ2 ）膜。
【図１】
2006140526.tif 000003
【図２】
2006140526.tif 000004
【図３】
2006140526.tif 000005
【図４】
2006140526.tif 000006
【図５】
2006140526.tif 000007
【図６】
2006140526.tif 000008
【図７】
2006140526.tif 000009
【図８】
2006140526.tif 000010
【図９】
2006140526.tif 000011
【図１０】
2006140526.tif 000012
【図１１】
2006140526.tif 000013
【図１２】
2006140526.tif 000014
【図１３】
2006140526.tif 000015
【図１４】
2006140526.tif 000016
【図１５】
2006140526.tif 000017
【図１６】
2006140526.tif 000018
【図１７】
2006140526.tif 000019
【図１８】
2006140526.tif 000020
【図１９】
2006140526.tif 000021
【図２０】
2006140526.tif 000022
【図２１】
2006140526.tif 000023