(57)【要約】【課題】  ＬＤ構造の電解効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を実現する。【解決手段】  半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、  前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、  前記絶縁膜は、前記ゲート電極を内包し、前記第２の半導体領域の一部を覆うようにして形成されている。【選択図】      図１
2006156568.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極を内包し、前記第２の半導体領域の一部を覆うようにして形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電界効果トランジスタは、ｎチャネル導電型であり、
前記絶縁膜の膜応力は、引張応力であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記電界効果トランジスタは、ｐチャネル導電型であり、
前記絶縁膜の膜応力は、圧縮応力であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の半導体領域はコンタクト領域であり、第２の半導体領域はオフセット領域であることを特徴とする半導体装置。
【請求項５】
半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極及び前記第２の半導体領域を覆うようにして形成され、
更に前記絶縁膜は、前記第２の半導体領域上における部分の膜応力が前記ゲート電極上における部分の膜応力よりも低いことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記電界効果トランジスタは、ｎチャネル導電型であり、
前記絶縁膜の前記第２の半導体領域上おける部分の膜応力は、前記絶縁膜の前記ゲート電極上における部分の膜応力よりも圧縮応力側であることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記電界効果トランジスタは、ｐ型であり、
前記絶縁膜の前記第２の半導体領域上における部分の膜応力は、前記絶縁膜の前記ゲート電極上における部分の膜応力よりも引張応力側であることを特徴とする半導体装置。
【請求項８】
半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極及び前記第２の半導体領域を覆うようにして形成され、
更に前記絶縁膜は、前記ゲート電極上に位置する第１の部分と、前記第２の半導体領域上に位置し、前記第１の部分よりも膜中の元素濃度が高い第２の部分とを有することを特徴とする半導体装置。
【請求項９】
半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極上を除いて前記ゲート電極の側壁側に選択的に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記電界効果トランジスタは、ｎチャネル導電型であり、
前記絶縁膜の膜応力は、引張応力であることを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記電界効果トランジスタは、ｐチャネル導電型であり、
前記絶縁膜の膜応力は、圧縮応力であることを特徴とする半導体装置。
【請求項１２】
半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極及び前記第２の半導体領域を覆うようにして形成され、
更に前記絶縁膜は、前記ゲート電極上に位置する第１の部分と、前記第２の半導体領域上に位置し、前記第１の部分よりも膜厚が薄い第２の部分とを有することを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記電界効果トランジスタは、ｎチャネル導電型であり、
前記絶縁膜の膜応力は、引張応力であることを特徴とする半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記電界効果トランジスタは、ｐチャネル導電型であり、
前記絶縁膜の膜応力は、圧縮応力であることを特徴とする半導体装置。
【請求項１５】
請求項１、請求項５、請求項８、請求項９、請求項１２のうちの何れか一項に記載の半導体装置において、
前記絶縁膜は、窒化シリコン膜からなる自己整合コンタクト用絶縁膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＤ（Ｌaterally Ｄiffused）構造の電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の移動体通信機器端末の急速な普及に伴い、より低消費電力かつ高効率な携帯端末用電力増幅器の要求が高まってきている。この用途向けの電力増幅用素子としては、シリコン（Ｓｉ）基板を使ったバイポーラトランジスタおよびＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）、ＧａＡｓに代表される化合物半導体基板を使ったトランジスタがある。特に、シリコン基板を使ったＬＤ構造のＭＯＳＦＥＴは、高耐圧化が容易であるために高出力化に有利、熱的に安定であるために信頼性が高い、電圧駆動であるために回路構成が簡単、といった利点があり、上記増幅素子の主流となっている。ＬＤ構造のＭＯＳＦＥＴについては、例えば、特開２００２−９４０５４号公報（公知文献１）に開示されている。ＬＤ構造では、ゲート電極‐ドレイン電極間に、高耐圧化のためのオフセット構造が設けられていることが特長の一つとして挙げられる。
【０００３】
一方、近年のＭＯＳＦＥＴの動作速度を高速化する手段として、ＭＯＳＦＥＴのチャネル部分のシリコンにひずみを誘起するという方法が提案されている。シリコン結晶をひずませると、電子の移動度（有効質量）が変化することは従来から知られており、特開平１１―３４０３３７号公報（公知文献２）では、ＭＯＳＦＥＴを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００４】
また、ＭＯＳＦＥＴの上面に形成される自己整合コンタクト用窒化シリコン（ＳｉＮ）膜の応力を制御することによって、チャネル部分にひずみを与えて、ＭＯＳＦＥＴのドレイン電流を増加させるという方法も示されている。例えば、F.Ootsuka, et al., IEDM Tech Digest,（2000）pp575−578（公知文献３）。
【０００５】
ここで、絶縁ゲート型電界効果トランジスタにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴと呼ばれている。また、ゲート絶縁膜が酸化シリコン膜や酸窒化膜等の絶縁膜からなるものは、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル部分（チャネル形成領域）とは、ソース領域とドレイン領域とを結ぶ電流経路（チャネル）が形成される領域を言う。また、電流が半導体基板の平面方向（表面方向）に流れるものを横型（ラテラル型）、電流が半導体基板の厚さ（深さ）方向に流れるものを縦型（バーチカル型）と呼んでいる。また、ソース領域と、ドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐ型（又はｐチャネル導電型）と呼んでいる。また、ゲート電極に閾値電圧以上の電圧を加えることによって初めてドレイン電流が流れるものをエンハンスメント型（又はＥ型、又はノーマリオン型）と呼び、ゲート電極に電圧を加えなくてもドレイン電流がながれるものをディプレッション型（又はＤ型、又はノーマリオン型）と呼んでいる。
【０００６】
【特許文献１】特開２００２−９４０５４号公報
【特許文献２】特開平１１―３４０３３７号公報
【非特許文献１】F.Ootsuka, et al., IEDM Tech Digest,（2000）pp575−578
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、近年の半導体装置においては、デバイスの高速化のために、ドレイン電流の大電流化が進められている。ＬＤ構造のＭＯＳＦＥＴにおいてもデバイスの高速化のために、ドレイン電流の増加が開発課題の一つとなっている。
【０００８】
しかしながら、ＬＤ構造のＭＯＳＦＥＴに前述した自己整合コンタクト用ＳｉＮ膜の膜応力制御技術を適用した場合、期待したドレイン電流の増加が得られなくなる場合があることを本願発明者らは明らかにした。
【０００９】
図２は、ＬＤ構造のｎチャネル導電型ＭＯＳＦＥＴに、従来技術として、引張応力の窒化シリコン（ＳｉＮ）からなる応力制御膜（自己整合コンタクト膜）１３ｂを適用した場合の断面構造である。ｎチャネル導電型ＭＯＳＦＥＴの場合、応力制御膜（自己整合コンタクト膜）の膜応力を引張応力にすると、ドレイン電流を増加させることができる（例えば、前述の公知文献３）。図２のＬＤ構造においても、チャネル部分の電流が流れる方向と平行方向（ゲート長方向に沿う方向）の応力（ひずみ）は、引張応力（ひずみ）となり、ドレイン電流を増加させることが可能となる。しかし、ＬＤ−ＭＯＳ特有の構造である、ドレインオフセット領域に発生する応力（電流が流れる方向と平行方向の応力）は、引張応力の応力制御膜（自己整合コンタクト膜）の影響により、逆に圧縮応力（ひずみ）側に変化する。
【００１０】
この拡散層抵抗にも応力依存性があることが知られている。例えば、Richard C. Jaeger, et al., IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 1, JANUARY 2000に記載されている。これは、ピエゾ抵抗効果として知られており、ｎ型シリコン半導体の場合、抵抗体に対して、電流が流れる方向に平行に引張応力（ひずみ）を負荷すると、抵抗が減少する。逆に、圧縮応力（ひずみ）を負荷すると、抵抗は増加する。
【００１１】
このため、引張応力の応力制御膜（自己整合コンタクト膜）１３ｂをＬＤ構造のｎチャネル導電型ＭＯＳＦＥＴに形成すると、ドレインオフセット構造部分の応力は圧縮応力になるので、その結果、オフセット構造の抵抗が増加し、ＬＤ構造のＭＯＳＦＥＴ全体として、期待した電流が得られないという問題があることを本願発明者らは明らかにした。
【００１２】
このような問題は、ＬＤ構造のｐチャネル導電型ＭＯＳＦＥＴに、圧縮応力の窒化シリコン（ＳｉＮ）からなる応力制御膜（自己整合コンタクト膜）を適用した場合おいても生じる。
【００１３】
ｐチャネル導電型ＭＯＳＦＥＴの場合、応力制御膜の膜応力を圧縮応力にすると、ドレイン電流を増加させることができる。ＬＤ構造のｐチャネル導電型ＭＯＳＦＥＴにおいても、チャネル部分の電流が流れる方向と平行方向（ゲート長方向に沿う方向）の応力（ひずみ）は、圧縮応力（ひずみ）となり、ドレイン電流を増加させることが可能となる。しかし、ＬＤ−ＭＯＳ特有の構造である、ドレインオフセット領域に発生する応力（電流が流れる方向と平行方向の応力）は、圧縮応力の応力制御膜（自己整合コンタクト膜）の影響により、逆に引張応力（ひずみ）側に変化する。ｐ型シリコン半導体の場合、抵抗体に対して、電流が流れる方向に平行に圧縮応力（ひずみ）を負荷すると、抵抗が減少する。逆に、引張応力（ひずみ）を負荷すると、抵抗は増加する。
【００１４】
従って、圧縮応力の応力制御膜をＬＤ構造のｐチャネル導電型ＭＯＳＦＥＴに形成すると、ドレインオフセット構造部分の応力は引張応力になるので、その結果、オフセット構造の抵抗が増加し、ＬＤ構造のＭＯＳＦＥＴ全体として、期待した電流が得られないという問題がある。
【００１５】
本発明の目的は、ＬＤ構造の電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を提供することである。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１７】
（１）半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域（コンタクト領域）と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域（ドレインオフセット領域）とを有し、
前記絶縁膜は、前記ゲート電極を内包し、前記第２の半導体領域の一部を覆うようにして形成されている。
【００１８】
前記電界効果トランジスタがｎチャネル導電型の場合、前記絶縁膜の膜応力は引張応力であり、
前記電界効果トランジスタがｐチャネル導電型の場合、前記絶縁膜の膜応力は圧縮応力である。
【００１９】
前記手段（１）によれば、前記電界効果トランジスタがｎチャネル導電型の場合、前記絶縁膜の膜応力によって前記ドレインオフセット領域に発生する圧縮応力を抑制することができ、前記電界効果トランジスタがｐチャネル導電型の場合、前記絶縁膜の膜応力によって前記ドレインオフセット領域に発生する引張応力を抑制することができるので、オフセット構造の高抵抗化を抑制することができる。この結果、電界効果トランジスタのドレイン電流（Ｉds）を増加することができるので、ドレイン電流特性に優れた半導体装置を得ることができる。
【００２０】
前記絶縁膜は、前記第２の半導体領域（ドレインオフセット領域）のゲート電極側を覆い、前記第２の半導体領域の前記第１の半導体領域側において非設置であることが望ましい。
【００２１】
前記絶縁膜は、前記第２の半導体領域上において非設置（完全に存在しないことを意味する）であることが望ましい。この場合、ドレインオフセット領域には、前記絶縁膜による応力（ｎ型電界効果トランジスタの場合は圧縮応力，ｐ型電界効果トランジスタの場合は引張応力）が発生しないので、オフセット構造の抵抗を増加させることなく、電界効果トランジスタのドレイン電流を増加させることができる。
【００２２】
（２）半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域（コンタクト領域）と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域（ドレインオフセット領域）とを有し、
前記絶縁膜は、前記ゲート電極及び前記第２の半導体領域を覆うようにして形成され、
更に前記絶縁膜は、前記第２の半導体領域上における部分の膜応力が前記ゲート電極上における部分の膜応力よりも低い。
【００２３】
前記電界効果トランジスタがｎチャネル導電型の場合、前記絶縁膜の前記第２の半導体領域上おける部分の膜応力は、前記絶縁膜の前記ゲート電極上における部分の膜応力よりも圧縮応力側であり、
前記電界効果トランジスタがｐチャネル導電型の場合、前記絶縁膜の前記第２の半導体領域上における部分の膜応力は、前記絶縁膜の前記ゲート電極上における部分の膜応力よりも引張応力側である。
【００２４】
（３）半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極及び前記第２の半導体領域を覆うようにして形成され、
更に前記絶縁膜は、前記ゲート電極上に位置する第１の部分と、前記第２の半導体領域上に位置し、前記第１の部分よりも膜中の元素濃度が高い第２の部分とを有する。
【００２５】
前記絶縁膜の第２の部分は、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ゲルマニウム（Ｇｅ）のうちの少なくとも一つを、前記絶縁膜の第１の部分よりも、過剰に含有している。
【００２６】
（４）半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極上を除いて前記第２の半導体領域上の前記ゲート電極側に選択的に形成されている。
【００２７】
前記電界効果トランジスタがｎチャネル導電型の場合、前記絶縁膜の膜応力は、引張応力であり、
前記電界効果トランジスタがｐチャネル導電型の場合、前記絶縁膜の膜応力は、圧縮応力である。
【００２８】
（５）半導体基板の主面に形成された電界効果トランジスタと、前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極及び前記第２の半導体領域を覆うようにして形成され、
更に前記絶縁膜は、前記ゲート電極上に位置する第１の部分と、前記第２の半導体領域上に位置し、前記第１の部分よりも膜厚が薄い第２の部分とを有する。
【００２９】
前記電界効果トランジスタがｎチャネル導電型の場合、前記絶縁膜の膜応力は、引張応力であり、
前記電界効果トランジスタがｐチャネル導電型の場合、前記絶縁膜の膜応力は、圧縮応力である。
前記手段（２）乃至（５）においても、前記手段（１）と同様の効果が得られる。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、ドレインオフセット構造の電界効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施の形態（実施例）を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３２】
（第１実施例）
本第１実施例では、電界効果トランジスタとしてＬＤ構造のＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００３３】
図１は、本発明の第１実施例である半導体装置の断面模式図（図２のＡ−Ｂ線に沿う断面図）であり、
図２は、従来の半導体装置の断面模式図であり、
図３は、本発明の第１実施例である半導体装置の平面レイアウト模式図であり、
図４乃至図９は、本発明の第１実施例である半導体装置の製造工程を示す断面模式図であり、
図１０は、本発明の第１実施例の変形例である半導体装置の断面模式図であり、
図２４は、本発明の第１の実施例である半導体装置の平面レイアウト模式図である。
【００３４】
図１に示すように、本第１実施例の半導体装置は、半導体基板１を主体に構成されている。半導体基板１は、例えば、比抵抗が１０［Ωｃｍ］程度のｐ型シリコンからなる低抵抗のｐ型支持基板１ａと、この支持基板１ａ上にエピタキシャル成長法で形成され、比抵抗が３０［Ωｃｍ］程度のｐ型シリコンからなる高抵抗のｐ型エピタキシャル層１ｂとを有する構成になっている。
【００３５】
半導体基板１の主面（エピタキシャル層１ｂの主面）には、図１に示すように、ｐ型ウエル領域４、及びｎチャネル導電型ＭＩＳＦＥＴ（以下、単にｎ型ＭＩＳＦＥＴと呼ぶ）−Ｑが形成されている。本実施例１の半導体装置は、大電力化を図るため、図１に示すｎ型ＭＩＳＦＥＴ−Ｑからなるトランジスタセルを複数並列に接続したマルチセル構造になっている。図１に示す断面模式図は、図３に示す平面模式図のＡ−Ｂ断面（図２４に示すＡ−Ｂ断面）であり、本第１実施例の半導体装置は、Ａ−Ｂ断面の周期構造である。なお、図２４は応力制御膜１３ａを形成する位置を示す平面模式図であり、アクティブ領域２０に形成するＭＩＳＦＥＴの個数は、図示した個数に限定されるものではない。
【００３６】
ｎ型ＭＩＳＦＥＴ−Ｑは、ＬＤ（Ｌaterally Ｄiffused）構造からなり、図１に示すように、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５は、半導体基板１の主面に設けられている。ゲート電極６は、半導体基板１の主面上にゲート絶縁膜５を介在して設けられている。チャネル形成領域は、ゲート電極６の直下における半導体基板１の主面に設けられ、このチャネル形成領域にはｐ型ウエル領域４が設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにして半導体基板１の主面に形成されている。
【００３７】
ゲート絶縁膜５は、例えば、酸化シリコン膜（ＳｉＯ２）、窒化シリコン膜（ＳｉＮ）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。ゲート電極６は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【００３８】
ゲート電極６の側壁には、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ２）からなるサイドウォール７、９が形成され、さらに、ドレイン領域側には、例えば、多結晶シリコンからなるフィールドプレート１０が形成される。
【００３９】
ｎ型ＭＩＳＦＥＴ−Ｑのソース領域は、ｎ型半導体領域８ａと、このｎ型半導体領域８ａよりも高不純物濃度からなるｎ型半導体領域１１ａとを有する構成になっている。ｎ型半導体領域８ａは、ゲート電極６に整合して半導体基板１の主面、具体的にはｐ型ウエル領域の中に設けられている。ｎ型半導体領域１１ａは、ゲート電極６の側壁に設けられたサイドウォール９に整合して半導体基板１の主面、具体的にｐ型ウエル領域４の中に設けられている。
【００４０】
ｎ型ＭＩＳＦＥＴ−Ｑのドレイン領域は、ドレインオフセット領域であるｎ型半導体領域８ｂ及びコンタクト領域であるｎ型半導体領域１１ｂを有する構成になっている。ｎ型半導体領域１１ｂは、ゲート電極６から離間して半導体基板１の主面、具体的にはｐ型エピタキシャル層１ｂの主面に設けられている。ｎ型半導体領域８ｂは、ゲート電極６とｎ型半導体領域１１ｂとの間の半導体基板１の主面、具体的にはｐ型ウエル領域１ｂの主面に設けられている。このｎ型半導体領域８ｂは、ゲート電極６に整合して設けられており、更にｎ型半導体領域１１ｂ及びｐ型ウエル領域４に接して設けられている。
【００４１】
コンタクト領域であるｎ型半導体領域１１ｂは、配線とのコンタクト抵抗を低減する目的としてｎ型半導体領域８ｂよりも高不純物濃度（低抵抗）になっており、ドレインオフセット領域であるｎ型半導体領域８ｂは、ドレイン領域の耐圧を高める目的としてｎ型半導体領域１１ｂよりも低不純物濃度（高抵抗）になっている。
【００４２】
ｎ型半導体領域１１ａ、ゲート電極６、フィールドプレート１０の各々の上面には、例えば、コバルトシリサイド、ニッケルシリサイド等のシリサイド膜１２が形成されている。
【００４３】
半導体基板１の主面上には、ｎ型ＭＩＳＦＥＴ−Ｑを覆うようにして層間絶縁膜１４が設けられ、更に層間絶縁膜１４上には層間絶縁膜１６が設けられている。層間絶縁膜１４及び１６としては、例えば、ＢＰＳＧ（Ｂoron-doped Ｐhospho Ｓilicate Ｇlass）膜や、ＳＯＧ（Ｓpin Ｏn Ｇlass）膜、あるいはＴＥＯＳ(Ｔetra-Ｅthyl-Ｏrtho-Ｓilicate)膜等が用いられ、化学気相成長（ＣＶＤ：Ｃhemical Ｖapor Ｄeposition）法、あるいはスパッタ法で形成される。
【００４４】
半導体基板１には、例えば多結晶シリコンからなり、ｐ型エピタキシャル層１ｂの主面からｐ型支持基板１ａに到達するｐ型リーチスルー層３が設けられている。
【００４５】
ソース領域であるｎ型半導体領域１１ａ上には、層間絶縁膜１４の表面からｎ型半導体領域１１ａ上のシリサイド膜１２に到達する第１のコンタクトホールが設けられており、この第１のコンタクトホールの中にはコンタクトプラグ１５が埋め込まれている。ｎ型半導体領域１１ａは、第１のコンタクトホール中のコンタクトプラグ１５、及びシリサイド膜１２を介して、層間絶縁膜１４上を延在する配線１７ａと電気的に接続されている。
【００４６】
ドレイン領域であるｎ型半導体領域１１ｂ上には、層間絶縁膜１４の表面からｎ型半導体領域１１ｂに到達する第２のコンタクトホールが設けられており、この第２のコンタクトホールの中にはコンタクトプラグ１５が埋め込まれている。ｎ型半導体領域１１ｂは、第２のコンタクトホール中のコンタクトプラグ１５を介して、層間絶縁膜１４上を延在する配線１７ｂと電気的に接続されている。
【００４７】
ｐ型リーチスルー層３上には、層間絶縁膜１４の表面からｐ型リーチスルー層３上のシリサイド膜１２に到達する第３のコンタクトホールが設けられており、この第３のコンタクトホール中にはコンタクトプラグ１５が埋め込まれている。ｐ型リーチスルー層３は、第３のコンタクトホール中のコンタクトプラグ１５、及びシリサイド膜１２を介して、層間絶縁膜１４上を延在する配線１７ａと電気的に接続されている。
【００４８】
半導体基板１の主面上、具体的にはｎ型ＭＩＳＦＥＴ−Ｑと層間絶縁膜１４との間には、ｎ型ＭＩＳＦＥＴ−Ｑのチャネル形成領域に応力を発生させるための応力制御膜１３ａが設けられている。本第１実施例の応力制御膜１３ａは、ｎ型ＭＩＳＦＥＴ−Ｑのゲート電極６下におけるチャネル形成領域にゲート長方向（ドレイン電流方向）に沿う引張応力を発生させる膜応力を有する窒化シリコン膜で形成されている。
【００４９】
膜応力が引張応力の応力制御膜１３ａは、ゲート電極６を内包し、ソース領域を覆い、更にドレインオフセット領域であるｎ型半導体領域８ｂの一部を覆うようにして形成されている。本第１実施例では、引張応力の応力制御膜１３ａは、ドレイン領域上において、ｎ型半導体領域８ｂのゲート電極側の部分を覆い、この部分からｎ型半導体領域１１ｂ側に亘って非設置となるように形成されている。即ち、応力制御膜１３ａは、ドレインオフセット領域のゲート電極側の部分において終端している。
【００５０】
応力制御膜１３ａは、図２４に示すように、アクティブ領域２０に形成し、ドレイン領域上で非設置となるように形成されており、アクティブ領域２０の外側の領域（主に酸化シリコンからなる素子分離領域）の上では、必ずしも、非設置となっている必要はない。
【００５１】
本第１実施例の半導体装置の製造工程は、例えば次のようになる。
（１）半導体基板１の主面にＬＤ構造のｎ型ＭＩＳＦＥＴ−Ｑを形成する（図４）。
（２）ｎ型ＭＩＳＦＥＴ−Ｑを覆うようにして半導体基板１の主面上の全面に、応力制御膜１３ａになる窒化シリコン（ＳｉＮ）膜を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する（図５）。
（３）少なくとも、コンタクトプラグ形成部分とドレインオフセット領域（ｎ型半導体領域８ｂ）上を除く部分に、マスク５０を形成する（図６）。
（４）ドレインオフセット領域（ｎ型半導体領域８ｂ）上とコンタクトプラグ形成部分の応力制御膜１３ａを、例えば、異方性エッチング等により除去する（図７）。
（５）マスク５０を除去し、層間絶縁膜１４を形成する（図８）。
（６）コンタクトプラグ１５の形成部分にコンタクトホールを形成する（図９）。
（７）コンタクトプラグ１５、配線１７等を形成する（図１０）。
これにより、図１に示す構造の半導体装置が形成される。
【００５２】
なお、本第１本実施例では、応力制御によるＬＤ構造のｎ型ＭＩＳＦＥＴの特性向上の手段として、応力制御膜１３ａを用いた例である。その他の部分については本発明の第１実施例以外の構造や材料であっても構わない。例えば、フィールドプレート１０は無くても構わない。
以下、本発明の第１実施例である半導体装置の作用効果を説明ずる。
【００５３】
近年の半導体装置においては、デバイスの高速化のために、微細加工技術に頼らない、Ｓｉ結晶のひずみを利用したデバイス高速化技術が開発されている。これらの技術は、例えば前述の公知文献３に開示されている。一方、移動体通信機器端末用の電力増幅用素子として利用されているＬＤ構造のＭＯＳＦＥＴにおいても、微細化だけに頼らない、デバイス速度の高速化技術が求められている。
【００５４】
図２は、ＬＤ構造のｎ型ＭＯＳＦＥＴに、従来の自己整合コンタクト膜応力によるデバイス高速化技術を適用したものである。前述の公知文献３に開示されているようにｎ型ＭＯＳＦＥＴのドレイン電流を増加させるには、引張応力のＳｉＮ膜を自己整合コンタクト膜に用いる。そこで、図２の従来技術では、ＬＤ−ＭＯＳ構造の上面、ソース領域上、ドレインオフセット領域上の全面に引張応力の応力制御膜（自己整合コンタクト膜）１３ｂを形成した例である。
【００５５】
引張応力の応力制御膜（自己整合コンタクト膜）１３ｂにより、ＭＯＳＦＥＴのチャネル部分には、ドレイン電流に平行方向には引張応力（ひずみ）、Ｓｉ基板面鉛直方向には圧縮応力（ひずみ）が発生する。特に、基板面鉛直方向の圧縮応力は大きく、これは、ゲート電極側面部分の応力制御膜の引張応力によって生じるものである。このチャネル部分のドレイン電流に平行方向の引張応力（ひずみ）と、Ｓｉ基板面鉛直方向の圧縮応力（ひずみ）によって、ｎ型ＭＯＳＦＥＴのドレイン電流は増加する。応力の向きとドレイン電流の関係は、例えば、「熊谷ほか、日本機械学会材料力学部門講演会講演論文集、 (2003) pp577-578」に開示されている。
【００５６】
しかしながら、本願発明者らは、図２のように、ＬＤ構造のｎ型ＭＯＳＦＥＴに従来の自己整合コンタクト膜の膜応力制御技術を適用した場合、期待したドレイン電流の増加が得られなくなる場合があることを明らかにした。
【００５７】
すなわち、引張応力の応力制御膜（自己整合コンタクト膜）１３ｂを形成したＬＤ構造のＭＯＳＦＥＴでは、チャネル部分の応力（ひずみ）は、ドレイン電流平行方向には引張応力、Ｓｉ基板面法線方向には圧縮応力が発生し、ドレイン電流を増加させることができる。しかし、ＬＤ−ＭＯＳ特有の構造である、オフセット構造部分の応力は、上面に引張応力の応力制御膜１３ｂを形成したことにより、反作用として、逆に、圧縮応力（ひずみ）側に変化する。
【００５８】
拡散層抵抗にも、ピエゾ抵抗効果として知られる応力依存性がある。ｎ型シリコンに電流と平行方向に圧縮応力を負荷すると抵抗が増加する。このため、図２の構造では、オフセット構造の抵抗は増加してしまい、チャネル部分の応力を制御してドレイン電流を増加させることは出来ても、ＬＤ−ＭＯＳ構造全体としては、期待したドレイン電流の増加の効果が得られなくなる可能性があることを、本願発明者らは明らかにした。
【００５９】
そこで、本第１実施例では、引張応力の応力制御膜１３ａは、ゲート電極６を内包し、ソース領域全体を覆い、更にドレインコンタクト領域であるｎ型半導体領域８ｂのゲート電極６側の部分を覆い、この部分からｎ型半導体領域１１ｂに亘って非設置となるように形成されている。このような構成にすることにより、膜応力が引張応力の応力制御膜１３ａによってｎ型半導体領域（ドレインオフセット領域）８ｂに発生する圧縮応力を抑制することができるので、オフセット構造（ドレインオフセット領域）の高抵抗化を抑制することができる。この結果、ＬＤ構造のｎ型ＭＩＳＦＥＴのドレイン電流（Ｉds）を増加することができるので、ドレイン電流特性に優れた半導体装置を得ることができる。
【００６０】
また、応力制御膜１３ａは、主に、窒化シリコン（ＳｉＮ）からなるため、層間絶縁膜１４の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜１４にコンタクトホールを開ける時のエッチストップとしても利用することが出来るという効果が得られる。
【００６１】
また、本第１実施例に示した製造方法は、ドレインオフセット領域上に形成した応力制御膜１３ａのエッチングを、自己整合コンタクト膜のコンタクトホール形成時に同時に行っている。このため、新たにマスクを用意する必要は無く、製造コストを抑えた信頼性の高い半導体装置を得られるという効果が得られる。
【００６２】
なお、応力制御膜の膜除去は、図１０のように、ドレインオフセット領域上のみではなく、ソース領域上についても行っても良い。この場合、ドレインオフセット領域だけではなく、ソース領域の拡散層抵抗の増加を抑制することができ、ゲート電極側壁部分の応力制御膜１３ｃにより、チャネル部分には基板面法線方向に圧縮応力が作用し、ドレイン電流を増加させることができるという効果が得られる。
【００６３】
本第１実施例では、ドレインオフセット領域上（ｎ型半導体領域８ｂ上）において、ドレインオフセット領域のゲート電極側を選択的に応力制御膜１３ａで覆った例について説明したが、本発明はこれに限定されるものではなく、例えば、ドレインオフセット領域の中央部を選択的に覆わないように応力制御膜を形成してもよい。要するに、ドレインオフセット領域が応力制御膜で覆われない部分を出来るだけ広くすることである。
【００６４】
但し、ゲート電極下のチャネル形成領域に効果的に応力を発生させるためには、ゲート電極の側壁に応力制御膜を残す必要があるため、ドレインコンタクト領域のゲート電極側の部分は応力制御膜で覆うことが望ましい。
【００６５】
また、第１実施例では、ＬＤ構造のｎ型ＭＩＳＦＥＴに本発明を適用した例について説明したが、本発明は、ＬＤ構造のｐ型ＭＩＳＦＥＴにも適用することができる。
【００６６】
ｐ型ＭＩＳＦＥＴの場合、膜応力が圧縮応力の応力制御膜を用いることで、ドレイン電流を増加させることができる。ＬＤ構造のｐ型ＭＩＳＦＥＴにおいても、チャネル部分の電流が流れる方向と平行方向（ゲート長方向に沿う方向）の応力（ひずみ）は、圧縮応力（ひずみ）となり、ドレイン電流を増加させることが可能となる。しかし、ＬＤ−ＭＯＳ特有の構造である、ドレインオフセット領域に発生する応力（電流が流れる方向と平行方向の応力）は、圧縮応力の応力制御膜（自己整合コンタクト膜）の影響により、逆に引張応力（ひずみ）側に変化する。ｐ型シリコン半導体の場合、抵抗体に対して、電流が流れる方向に平行に圧縮応力（ひずみ）を負荷すると、抵抗が減少する。逆に、引張応力（ひずみ）を負荷すると、抵抗は増加する。
【００６７】
従って、ＬＤ構造のｐ型ＭＩＳＦＥＴにおいても、膜応力が圧縮応力の応力制御膜を実施例１と同様の構成にすることにより、膜応力が圧縮応力の応力制御膜によってドレインオフセット領域に発生する引張応力を抑制することができるので、オフセット構造の高抵抗化を抑制することができる。この結果、ＬＤ構造のｐ型ＭＩＳＦＥＴのドレイン電流（Ｉds）を増加することができるので、ドレイン電流特性に優れた半導体装置を得ることができる。
【００６８】
（第２実施例）
図１１は、本発明の第２実施例である半導体装置の断面模式図であり、
図１２乃至図１６は、本発明の第２実施例である半導体装置の製造工程を示す断面模式図であり、
図１７は、本発明の第２実施例の変形例である半導体装置の断面模式図である。
【００６９】
第２実施例と第１実施例との違いは、ドレインオフセット領域上の窒化珪素（ＳｉＮ）からなる応力制御膜を除去する代わりに、ＳｉＮ膜の組成を、ゲート電極を内包する部分と、ドレインオフセット領域上の部分で、異なるようにしたことである。
【００７０】
図１１に示すように、窒化シリコン膜からなる応力制御膜１３ｄは、第１の部分１３ｄ１と、第２の部分１３ｄ２とを有する構成になっている。第１の部分１３ｄ１の膜応力は引張応力であり、第２の部分１３ｄ２の膜応力は、第１の部分１３ｄ１よりも引張応力が小さい。即ち、第２の部分１３ｄ２の膜応力は、第１の部分１３ｄ１の膜応力よりも圧縮応力側である。
【００７１】
応力制御膜１３ｄの第１の部分１３ｄ１は、ゲート電極６を内包し、ソース領域を覆い、更にドレインオフセット領域のゲート電極６側の部分を覆うようにして形成されている。応力制御膜１３ｄの第２の部分１３ｄ２は、ドレインオフセット領域のゲート電極６側の部分を除いてドレインオフセット領域上を覆うようにして形成されている。本実施例２では、ドレイン領域のコンタクト領域（ｎ型半導体領域１１ｂ）も第２の部分１３ｄ２で覆われている。
【００７２】
応力制御膜１３ｄの第１の部分１３ｄ１と第２の部分１３ｄ２とでは、窒化シリコン膜の組成が異なっている。このような応力制御膜１３ｄは、膜応力が引張応力の窒化シリコン膜を形成した後、窒化シリコン膜の所定の部分（第２の部分の形成領域）が、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、ゲルマニウム（Ｇｅ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）の内、少なくとも一つを過剰に含有するように、イオン注入することによって形成することができる。
【００７３】
なお、本第２実施例は、ＬＤ構造のｎ型ＭＩＳＦＥＴにおいて、応力制御膜によるドレイン電流増加手段として、ＳｉＮ膜の組成を変える例であり、その他の部分については、他の構造や材料であっても構わない。
【００７４】
本第２実施例の半導体装置の製造工程は、例えば次のようになる。
（１）半導体基板１の主面にＬＤ構造のＭＩＳＦＥＴ−Ｑを形成する（図１２）。
（２）ＬＤ構造のｎ型ＭＩＳＦＥＴ−Ｑを覆うようにして半導体基板１の主面上の全面に、引張応力の窒化珪素（ＳｉＮ）膜からなる応力制御膜１３ｄを、例えばスパッタ法、あるいは、化学気層成長法等により成膜する（図１３）。
（３）ｎ型ＭＩＳＦＥＴ−Ｑのソース領域上及びゲート電極上を覆い、ドレイン領域のドレインオフセット領域上に開口部を有するマスク５１を形成し（図１４）、その後、マスク５１の開口部内の応力制御膜１３ｄに、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは窒素（Ｎ）、あるいは酸素（Ｏ）、あるいはアルゴン（Ａｒ）等の不活性元素をイオン注入する（図１５）。この工程において、膜応力が引張応力の第１の部分１３ｄ１と、第１の部分１３ｄ１よりも引張応力が小さい膜応力（第１の部分１３ｄ１の膜応力よりも圧縮応力側）の第２の部分１３ｄ２とを有する応力制御膜１３が形成される。
（４）マスク５１を除去した後（図１６）、層間絶縁膜１４等を形成する。これにより、図１１に示す構造の半導体装置が製造される。
次に、本発明の第２実施例である半導体装置の作用効果を説明する。
【００７５】
本第２実施例では、膜応力が引張応力の窒化シリコン膜からなる応力制御膜１３を形成した後、ドレインオフセット領域上の応力制御膜１３に不純物をイオン注入して、第１の部分１３ｄ１よりも引張応力が小さい膜応力（第１の部分１３ｄ１の膜応力よりも圧縮応力側）の第２の部分１３ｄ２を形成している。その結果、この第２の部分１３ｄ２の膜の原子密度はイオン注入前に比べて密になり、また、窒化珪素膜の原子の結合が注入イオンにより切断されることにより、第２の部分１３ｄ２の引張応力は緩和する。
【００７６】
したがって、引張応力の応力制御膜１３ｄにより、ドレインオフセット領域の応力は一旦、圧縮応力となるが、イオン注入により応力制御膜１３ｄの第２の部分１３ｄ２は応力緩和するので、ドレインオフセット領域に発生する圧縮応力も緩和する。このため、ドレインオフセット領域の拡散抵抗の応力による増加を生じさせることなく、ドレイン電流を増加させることができるという効果が得られる。
【００７７】
また、本第２実施例においても、前述の第１実施例と同様に、応力制御膜１３ｄは、自己整合コンタクト膜として用いることが出来るという効果が得られる。
【００７８】
なお、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは窒素（Ｎ）、あるいは酸素（Ｏ）、あるいはアルゴン（Ａｒ）等の不活性元素を応力制御膜１３ｄにイオン注入するのは、ドレイン領域上だけではなく、図１７に示すように、ソース領域上であっても良い。この場合、ドレインオフセット領域だけではなく、ソース領域の拡散層抵抗の増加を防ぐことができるという効果が得られる。
【００７９】
本第２実施例では、ＬＤ構造のｎ型ＭＩＳＦＥＴに本発明を適用した例について説明したが、本発明はＬＤ構造のｐ型ＭＩＳＦＥＴにも適用することができる。ＬＤ構造のｐ型ＭＩＳＦＥＴの場合、ＬＤ構造のｐ型ＭＩＳＦＥＴを覆うようにして、膜応力が圧縮応力の窒化シリコン膜を成膜し、その後、前記窒化シリコン膜において圧縮応力を緩和したい部分（少なくともドレインオフセット領域上の部分）に、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは窒素（Ｎ）、あるいは酸素（Ｏ）、あるいはアルゴン（Ａｒ）等の不活性元素をイオン注入して応力制御膜を形成する。このようにして形成された応力制御膜は、膜応力が圧縮応力の第１の部分と、この第１の部分よりも圧縮応力が小さい膜応力、即ち膜応力が第１の部分よりも引張応力側の第２の部分とを有する。
【００８０】
（第３実施例）
図１８は、本発明の第３実施例である半導体装置の断面模式図であり、
図１９乃至図２１は、本発明の第３実施例である半導体装置の製造工程を示す断面模式図である。
【００８１】
本第３実施例と前述の第１実施例との違いは、膜応力が引張応力の窒化シリコン（ＳｉＮ）膜からなる応力制御膜１３ｆが、ゲート電極６のゲート長方向における２つの側面側に選択的に形成され、ソース領域及びドレイン領域のゲート電極側の部分を除く他の部分、並びにゲート電極６上において非設置となるように形成されていることである。
【００８２】
本第３実施例の半導体装置の製造工程は、例えば次のようになる。
（１）半導体基板１の主面にＬＤ構造のｎ型ＭＩＳＦＥＴ−Ｑを形成する（図１９）。
（２）ｎ型ＭＩＳＦＥＴ−Ｑを覆うようにして半導体基板１の主面上の全面に、引張応力の窒化シリコン（ＳｉＮ）膜からなる応力制御膜１３ｆを、例えばスパッタ法、あるいは、化学気層成長法等により成膜する（図２０）。
（３）異方性エッチングによって、ソース領域、およびドレイン領域上、並びにゲート電極６上の応力制御膜１３ｆを除去する（図２１）。
（４）層間絶縁膜１４等を形成する。これにより、図１８に示す構造の半導体装置が製造される。
【００８３】
なお、本発明の第３実施例は、ＬＤ構造のｎ型ＭＩＳＦＥＴ−Ｑにおいて、ドレイン電流増加手段として、応力制御膜１３ｆを用いる例である。その他の部分については、本発明の第３実施例以外の構造や材料であっても構わない。
次に、本発明の第３実施例である半導体装置の作用効果を説明する。
【００８４】
本発明の第３実施例によれば、ＬＤ構造のｎ型ＭＩＳＦＥＴ−Ｑを覆うようにして半導体基板１の主面上の全面に、引張応力の応力制御膜１３ｆを成膜した後に、ソース・ドレイン領域上の応力制御膜は除去され、ゲート電極側面部分のみが残される。ゲート電極側壁部分の応力制御膜の引張応力は、チャネル形成領域にＳｉ基板面法線方向に圧縮応力を与えるので、ドレイン電流を増加させることができ、ソース・ドレイン領域上には引張応力の応力制御膜は形成されないので、拡散層抵抗は増加しないという効果が得られる。
【００８５】
また、本実施例３によれば、応力制御膜１３ｆの加工は、サイドウォール構造のエッチングなどに用いられる、一般的な異方性エッチングによって行うので、新たなマスクを用いることなく製造することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【００８６】
本第３実施例では、ＬＤ構造のｎ型ＭＩＳＦＥＴ−Ｑに本発明を適用した例について説明したが、本発明は、ＬＤ構造のｐ型ＭＩＳＦＥＴにも適用することができる。ＬＤ構造のｐ型ＭＩＳＦＥＴの場合、ＬＤ構造のｐ型ＭＩＳＦＥＴを覆うようにして半導体基板１の主面上の全面に、圧縮応力の窒化シリコン膜からなる応力制御膜を成膜した後、ソース・ドレイン領域のゲート電極側の部分が選択的に残るように、ソース領域、およびドレイン領域上、並びにゲート電極６上の応力制御膜１３ｆを除去する。
【００８７】
（第４実施例）
図２２は本発明の第４実施例である半導体装置の断面模式図であり、
図２３は本発明の第４実施例の変形例である半導体装置の断面模式図である。
【００８８】
第４実施例と前述の第１実施例との違いは、膜応力が引張応力の窒化シリコン（ＳｉＮ）膜からなる応力制御膜１３ｇは、ドレインオフセット領域上では非設置とならず、ゲート電極上よりも膜厚が薄くなっていることである。
【００８９】
本第４実施例の半導体装置の製造方法は、例えば、第１実施例に述べた製造方法において、ドレインオフセット領域上の応力制御膜を除去する工程において、全てを除去せず、薄膜化した時点で、エッチングを終了すれば良い。
【００９０】
なお、本発明の第４実施例は、ＬＤ構造のＭＩＳＦＥＴにおいて、ドレイン電流増加手段として、応力制御膜１３ｇを用いる例である。その他の部分については、本発明の第３実施例以外の構造や材料であっても構わない。
次に、本発明の第４実施例である半導体装置の作用効果を説明する。
【００９１】
本発明の第４実施例によれば、引張応力の応力制御膜１３ｇを上面全面に成膜した後、ドレインオフセット領域上の応力制御膜１３ｇは薄膜化される。この為、ドレインオフセット領域に発生する応力制御膜１３ｇによる圧縮応力は低減され、応力による拡散層抵抗の増加を防ぐことができるという効果が得られる。
【００９２】
また、本第４実施例によれば、応力制御膜１３ｇは、前述の第１実施例とは異なり、ドレインオフセット領域上にも残されるので、コンタクトホール形成時のエッチストッパとして利用することができるという効果が得られる。
【００９３】
なお、本第４実施例において、応力制御膜１３ｇが、ゲート電極上の膜厚よりも薄膜化されるのは、図２３のように、ドレイン領域上だけではなく、ソース領域上であっても良い。この場合、ドレインオフセット領域だけではなく、ソース領域の拡散層抵抗の増加を防ぐことができるという効果が得られる。
【００９４】
本第４実施例では、ｎ型ＭＩＳＦＥＴ−Ｑに本発明を適用した例について説明したが、本発明はｐ型ＭＩＳＦＥＴにも適用することができる。ｐ型ＭＩＳＦＥＴの場合、ｐ型ＭＩＳＦＥＴを覆うようして半導体基板１の主面上の全面に、圧縮応力の窒化シリコン膜からなる応力制御膜１３を成膜した後、ドレインオフセット領域上の応力制御膜１３ｇを薄膜化する。このようにすることにより、圧縮応力の応力制御膜によってドレインオフセット領域に発生する引張応力を低減することができるため、応力によるドレインオフセット領域の拡散層抵抗の増加を抑制することができるという効果が得られる。
【００９５】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施例である半導体装置の断面模式図である。
【図２】従来の半導体装置の断面模式図である。
【図３】本発明の第１実施例である半導体装置の平面レイアウトを示す模式図である。
【図４】本発明の第１実施例である半導体装置の製造工程を示す断面模式図である。
【図５】本発明の第１実施例である半導体装置の製造工程を示す断面模式図である。
【図６】本発明の第１実施例である半導体装置の製造工程を示す断面模式図である。
【図７】本発明の第１実施例である半導体装置の製造工程を示す断面模式図である。
【図８】本発明の第１実施例である半導体装置の製造工程を示す断面模式図である。
【図９】本発明の第１実施例である半導体装置の製造工程を示す断面模式図である。
【図１０】本発明の第１実施例である半導体装置の別の形態（変形例）を示す断面模式図である。
【図１１】本発明の第２実施例である半導体装置の断面模式図である。
【図１２】本発明の第２実施例である半導体装置の製造工程を示す断面模式図である。
【図１３】本発明の第２実施例である半導体装置の製造工程を示す断面模式図である。
【図１４】本発明の第２実施例である半導体装置の製造工程を示す断面模式図である。
【図１５】本発明の第２実施例である半導体装置の製造工程を示す断面模式図である。
【図１６】本発明の第２実施例である半導体装置の製造工程を示す断面模式図である。
【図１７】本発明の第２実施例である半導体装置の別の形態（変形例）を示す断面模式図である。
【図１８】本発明の第３実施例である半導体装置の断面模式図である。
【図１９】本発明の第３実施例である半導体装置の製造工程を示す断面模式図である。
【図２０】本発明の第３実施例である半導体装置の製造工程を示す断面模式図である。
【図２１】本発明の第３実施例である半導体装置の製造工程を示す断面模式図である。
【図２２】本発明の第４実施例である半導体装置の断面を示す模式図である。
【図２３】本発明の第４実施例である半導体装置の別の形態（変形例）を示す断面模式図である。
【図２４】本発明の第１実施例である半導体装置の平面模式図である。
【符号の説明】
【００９７】
１…半導体基板
１ａ…ｐ型支持基板
１ｂ…ｐ型エピタキシャル層
３…ｐ型リーチスルー層
４…ｐ型ウェル領域
５…ゲート絶縁膜
６…ゲート電極
７，９…サイドウォール
８ａ…ｎ型半導体領域
８ｂ…ｎ型半導体領域（ドレインオフセット領域）
１０…フィールドプレート
１１ａ…ｎ型半導体領域
１１ｂ…ｎ型半導体領域（ドレインコンタクト領域）
１２…シリサイド膜
１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｆ，１３ｇ…応力制御膜
１４，１６…層間絶縁膜
１５…コンタクトプラグ
１７ａ，１７ｂ…配線
２０…アクティブ領域
５０，５１…マスク
【図１】
2006156568.tif 000003
【図２】
2006156568.tif 000004
【図３】
2006156568.tif 000005
【図４】
2006156568.tif 000006
【図５】
2006156568.tif 000007
【図６】
2006156568.tif 000008
【図７】
2006156568.tif 000009
【図８】
2006156568.tif 000010
【図９】
2006156568.tif 000011
【図１０】
2006156568.tif 000012
【図１１】
2006156568.tif 000013
【図１２】
2006156568.tif 000014
【図１３】
2006156568.tif 000015
【図１４】
2006156568.tif 000016
【図１５】
2006156568.tif 000017
【図１６】
2006156568.tif 000018
【図１７】
2006156568.tif 000019
【図１８】
2006156568.tif 000020
【図１９】
2006156568.tif 000021
【図２０】
2006156568.tif 000022
【図２１】
2006156568.tif 000023
【図２２】
2006156568.tif 000024
【図２３】
2006156568.tif 000025
【図２４】
2006156568.tif 000026