(57)【要約】【課題】  評価用インターコネクトを用いずにレシーバの受信性能を容易に評価することのできるレシーバ評価回路およびそれを用いた半導体装置を実現する。【解決手段】  本発明のレシーバ評価回路およびそれを用いた半導体装置は、論理値の時系列からなるテストパターンを生成し、当該テストパターンに基づいてロジックレベルのデータ信号１１を出力するテストパターン生成回路１２と、データ信号１１にデータ信号１１から派生させたノイズ信号を重畳させて、レシーバの受信性能を評価するためのテスト信号１３を生成し出力する演算回路１４を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
論理値の時系列からなるテストパターンを生成し、当該テストパターンに基づいてロジックレベルのデータ信号を出力するテストパターン生成手段と、
前記データ信号に当該データ信号から派生させたノイズ信号を重畳させて、レシーバの受信性能を評価するためのテスト信号を生成し出力する演算手段を有することを特徴とするレシーバ評価回路。
【請求項２】
前記演算手段は、
前記データ信号を所定の時間遅延させてストレス信号として出力する遅延手段と、
入力信号を所定の制御係数で減衰させて出力する減衰手段と、
複数の入力信号を受信しそれらをアナログ量として加算する加算手段と、
前記ストレス信号を遅延させて前記ノイズ信号として出力する少なくとも１つの前記減衰手段と前記データ信号に前記ノイズ信号を加算して出力する前記加算手段とからなる重み付き加算手段を備えたことを特徴とする請求項１に記載のレシーバ評価回路。
【請求項３】
前記遅延手段は、前記データ信号をクロック信号により１周期分遅延させて前記ストレス信号として出力することを特徴とする請求項２に記載のレシーバ評価回路。
【請求項４】
前記重み付き加算手段は、
一端が電源電位に接続され、他端が出力端子に接続された負荷素子と、
ドレイン端子が前記出力端子に接続され、ゲート端子に前記テストパターン生成手段からの前記データ信号が入力される第１のＭＯＳ−ＦＥＴと、
ドレイン端子が前記出力端子に接続され、ゲート端子に前記遅延手段からの前記ストレス信号が入力される第２のＭＯＳ−ＦＥＴと、
前記第１のＭＯＳ−ＦＥＴのソース端子と基準電位との間に接続された定電流源と、
前記第２のＭＯＳ−ＦＥＴのソース端子と前記基準電位との間に接続され、前記制御係数によって前記定電流源より小さい電流値に制御される制御電流源を備えたことを特徴とする請求項２に記載のレシーバ評価回路。
【請求項５】
外部からの信号を受信してロジックレベルに変換して出力するレシーバと、
論理値の時系列からなるテストパターンを生成し、当該テストパターンに基づいてロジックレベルのデータ信号を出力するテストパターン生成手段と、
前記データ信号に当該データ信号から派生させたノイズ信号を重畳させて、前記レシーバの受信性能を評価するためのテスト信号を生成し出力する演算手段と、
テストモード時に、前記テスト信号を受信した前記レシーバからの前記出力信号と前記テストパターン生成手段からの前記データ信号とを比較し、前記レシーバの受信性能を判定する比較判定手段を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ転送におけるレシーバ評価回路およびそれを用いた半導体装置に関する。
【背景技術】
【０００２】
高速データの信号伝送における送信側（ドライバ）および受信側（レシーバ）の信頼性を確保するために、従来、ループバックにより送受信機能をチェックする方法（例えば、特許文献１を参照。）が用いられていた。しかしながら、実際の信号伝送では、送信側から受信側までの間にコネクタやＰＣＢボードなどの構成要素（以下、「インターコネクト」という。）が存在する。したがって、送信側から出力されたデータ信号はインターコネクトによって劣化して受信側に到達する。このため、ループバックによる送受信機能のチェックだけでは、信号伝送の品質を十分に確保できないという問題があった。すなわち、インターコネクトによる信号品質の劣化を考慮すると、ユーザの使用状態でのインターコネクトを想定して受信側のレシーバ受信性能を評価し、信号伝送の品質を確保する必要があった。そのためには、理想的なデータ信号ではなく、インターコネクトでの品質劣化に相当するノイズ信号をデータ信号に重畳させて評価する必要がある。このレシーバ受信性能を評価するために、従来は、専用のＰＣＢボードを作成したりケーブルを縦続接続したりして、データ信号にストレスを与えてテスト信号を作り出していた。
【０００３】
図７は、従来のレシーバ性能の評価方法を示すイメージ図である。従来のレシーバ性能評価は、送信ブロック７１、受信ブロック７２、およびストレスブロック７３で構成されている。送信ブロック７１は、ドライバ７４を搭載したデータ発生器７５であり、性能評価に必要なテストパターンをデータ信号として出力する。データ信号は、一例として図７（ａ）に示したような“０”または“１”の時系列からなるロジックレベルの信号である。受信ブロック７２は、評価対象となるレシーバ７６を備えた被評価装置７７である。ストレスブロック７３は、信号劣化の原因であるストレスを発生させる評価用インターコネクト７８で構成され、受信ブロック７２にテスト信号を供給する。テスト信号は、一例として図７（ｂ）に示したように、ストレスとしてのノイズがアナログ量としてデータ信号に重畳されている。
【０００４】
従来のレシーバ性能評価は、送信ブロック７１と受信ブロック７２との間に図８に示したような種々の評価用ＰＣＢまたは評価用ケーブルを挿入し、ドライバ７４から出力された理想的な波形にストレスを加え、データ信号を劣化させてテスト信号を生成し、そのテスト信号をレシーバ７６で受信することで受信性能を判定していた。
【０００５】
このようなレシーバ性能評価の判定方法には大きく分けて２つある。１つは、ある特定の仕様に記載されているレシーバ性能を満たしているかの判定評価であり、もう１つは、レシーバがどのくらい劣化したテスト信号まで正しく受信できるかを判定するレシーバ受信感度評価である。前者の判定は、その仕様に記載されている劣化性能が得られる評価用インターコネクト７８を用意し、送信ブロック７１から所定のテストパターンを出力し、それに対応するテスト信号をレシーバ７６が正しく受信できるかを判断する。また、後者の判定は、複数の評価用インターコネクト７８を用意し、徐々にストレスを強めて、もしくは弱めて、試験を繰り返し、どこまで正しくテスト信号をレシーバ７６が受信できるかを判断する。
【０００６】
しかし、これら従来のレシーバ性能評価方法では、データ信号を劣化させるためのストレスブロック７３として、専用の評価用ＰＣＢや縦続接続するための評価用ケーブルを大量に必要とするという問題があった。
【０００７】
すなわち、例えば、ストレスブロック７３として評価用ＰＣＢを用いる場合、レシーバ性能がある特定のユーザ規格に定められた仕様を満足するかを判断するためには、その仕様に記載されている劣化が得られる評価用ＰＣＢを用意しなければならず、ユーザ規格ごとに専用ＰＣＢを作成する必要があった。また、レシーバ受信感度を評価する場合、評価の分解能を上げるためには、評価で用いるストレスブロック７３の種類と数を大幅に増やす必要があった。これらは、レシーバ性能評価の評価時間、ひいては評価コストを大幅に増加させるという問題があった。特に、量産テストにおいては、これら評価時間および評価コストの増加は製造コストの増加に直結する重大な問題であった。
【特許文献１】特開平１１−２７３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、評価用インターコネクトを用いずにレシーバの受信性能を容易に評価することのできるレシーバ評価回路およびそれを用いた半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、論理値の時系列からなるテストパターンを生成し、当該テストパターンに基づいてロジックレベルのデータ信号を出力するテストパターン生成手段と、前記データ信号に当該データ信号から派生させたノイズ信号を重畳させて、レシーバの受信性能を評価するためのテスト信号を生成し出力する演算手段を有することを特徴とするレシーバ評価回路が提供される。
【００１０】
本発明の別の一態様によれば、外部からの信号を受信してロジックレベルに変換して出力するレシーバと、論理値の時系列からなるテストパターンを生成し、当該テストパターンに基づいてロジックレベルのデータ信号を出力するテストパターン生成手段と、前記データ信号に当該データ信号から派生させたノイズ信号を重畳させて、前記レシーバの受信性能を評価するためのテスト信号を生成し出力する演算手段と、テストモード時に、前記テスト信号を受信した前記レシーバからの前記出力信号と前記テストパターン生成手段からの前記データ信号とを比較し、前記レシーバの受信性能を判定する比較判定手段を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、インターコネクトによる信号の劣化を想定したテスト信号を生成できるので、インターコネクトを用いずにレシーバの受信性能を容易に評価することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１３】
図１は、本発明の実施例に係わるレシーバ評価回路を示す回路ブロック図である。ここでは、一例として、主に高速データ伝送に用いられる平衡伝送路を想定し、一対の信号線で相補的な信号を出力する場合を示した。以下、特に断らない限り、信号または信号線は相補的な対で構成されている。
【００１４】
本発明の実施例に係わるレシーバ評価回路は、データ信号１１を出力するテストパターン生成回路１２、およびデータ信号１１にノイズを重畳させて擬似的に劣化したテスト信号１３を出力する演算回路１４を備えている。
【００１５】
テストパターン生成回路１２の出力は、演算回路１４の入力（以下、「ＩＮ」という。）に接続され、演算回路１４の出力（以下、「ＯＵＴ」という。）はレシーバ評価回路の出力端子１５ａ、１５ｂに接続されている。
【００１６】
テストパターン生成回路１２は、特定の仕様、例えば、ユーザ規格で要求される仕様に基づくレシーバ性能を評価するためのテストパターンを生成する。テストパターンは、“０”または“１”の論理値からなる時系列データである。
【００１７】
そして、テストパターン生成回路１２は、このテストパターンに基づいてロジックレベルのデータ信号１１を出力する。
【００１８】
演算回路１４は、１次のデジタルフィルタで構成され、テストパターン生成回路１２からのデータ信号１１を受信し、これに擬似的なストレスを加えてテスト信号１３を生成し出力する。
【００１９】
ここでのストレスは、従来の評価におけるストレスブロック（評価用インターコネクト）でのＩＳＩ（ Inter Symbol Interference ）を想定したものである。
【００２０】
図２は、本発明の実施例に係わるレシーバ評価回路における演算回路１４の構成を示す回路ブロック図である。
【００２１】
本発明の実施例に係わるレシーバ評価回路における演算回路１４は、データ信号１１を遅延させてストレス信号２１として出力する遅延回路２２、ストレス信号２１を減衰させてノイズ信号２３として出力する減衰回路２４、データ信号１１とノイズ信号２３をアナログ的に加算する加算回路２５、および減衰回路２４と加算回路２５からなる重み付き加算回路２６を備えている。
【００２２】
遅延回路２２の入力はＩＮに接続され、遅延回路２２の出力は加算回路２５の第１の入力に接続され、加算回路２５の第２の入力はＩＮに接続され、加算回路２５の出力はＯＵＴに接続されている。
【００２３】
遅延回路２２は、データ信号１１を一定時間遅らせてストレス信号２１として出力する。この遅延は、基本的に１ＵＩ（ Unit Interval ）だが、インターコネクトにおける信号劣化をより忠実に再現するために、値を増減させる場合もある。
【００２４】
減衰回路２４は、ストレス信号２１を所定の制御係数ｋ（０≦ｋ＜１）で減衰させ、これをノイズ信号２３として出力する。この制御係数ｋは、例えば、従来の評価用インターコネクトにおける評価用ケーブルの長さ、つまり、ＩＳＩの度合いに対応する。
【００２５】
制御係数ｋは、制御信号（図示していない。）によって０≦ｋ＜１の範囲で任意に設定できるようになっている。制御係数ｋの値が大きいほど、より振幅の大きいノイズ信号２３が生成される。
【００２６】
加算回路２５は、データ信号１１とノイズ信号２３をアナログ量として加算する。
【００２７】
重み付き加算回路２６は、図２に示したように、減衰回路２４と加算回路２５で構成され、制御係数ｋで重み付けされたノイズ信号２３をデータ信号１１に重畳させてテスト信号１３を出力する。
【００２８】
図３は、本発明の実施例に係わるレシーバ評価回路における具体的な演算回路１４の一例を示す回路図である。
【００２９】
本発明の実施例に係わるレシーバ評価回路における演算回路１４は、２つのフリップフロップ３１および３２（以下、「Ｄ−ＦＦ３１およびＤ−ＦＦ３２」という。）、２つの負荷素子３３ａおよび３３ｂ、４つのｎ型ＭＯＳ−ＦＥＴ（以下、「トランジスタＱ１〜Ｑ４」という。）、定電流源３４、および制御係数ｋで制御される電圧制御電流源３５を備えている。
【００３０】
Ｄ−ＦＦ３１の入力は演算回路１４のＩＮに接続され、Ｄ−ＦＦ３１のクロック入力にはクロック信号（以下、「ＣＬＫ」という。）が入力されている。
【００３１】
Ｄ−ＦＦ３２の入力にはＤ−ＦＦ３１の出力が接続され、Ｄ−ＦＦ３２のクロック入力にはＣＬＫが入力されている。
【００３２】
ここで、ＣＬＫは、遅延が１ＵＴの場合、データレートと同じ周波数となる。例えば、データレートが２.５Ｇｂｐｓであれば、ＣＬＫの周波数は２.５ＧＨｚとなる。
【００３３】
負荷素子３３ａの一端は電源電位（以下、「ＶＤＤ」という。）に接続され、負荷素子３３ａの他端は出力端子１５ａに接続されている。
【００３４】
負荷素子３３ｂの一端はＶＤＤに接続され、負荷素子３３ｂの他端は出力端子１５ｂに接続されている。
【００３５】
トランジスタＱ１のドレイン端子は出力端子１５ａに接続され、トランジスタＱ１のソース端子は定電流源３４のアノードに接続されている。
【００３６】
トランジスタＱ２のドレイン端子は出力端子１５ｂに接続され、トランジスタＱ２のソース端子は定電流源３４のアノードに接続されている。
【００３７】
トランジスタＱ３のドレイン端子は出力端子１５ａに接続され、トランジスタＱ３のソース端子は電圧制御電流源３５のアノードに接続されている。
【００３８】
トランジスタＱ４のドレイン端子は出力端子１５ｂに接続され、トランジスタＱ４のソース端子は電圧制御電流源３５のアノードに接続されている。
【００３９】
定電流源３４のカソードおよび電圧制御電流源３５のカソードは基準電位（ＧＮＤ）に接続されている。
【００４０】
トランジスタＱ１およびトランジスタＱ２のゲート端子には、Ｄ−ＦＦ３１からの対のデータ信号１１がそれぞれ片方ずつ入力され、トランジスタＱ３およびトランジスタＱ４のゲート端子には、Ｄ−ＦＦ３２からの対のストレス信号２１がそれぞれ片方ずつ入力されている。
【００４１】
Ｄ−ＦＦ３１およびＤ−ＦＦ３２は、データ信号１１をＣＬＫに同期させるとともに、これをＣＬＫの１周期分遅延させたストレス信号２１を生成する。
【００４２】
重み付き加算回路２６は、図３に示したように、負荷素子３３ａおよび３３ｂ、トランジスタＱ１〜Ｑ４、定電流源３４、および電圧制御電流源３５で構成され、制御係数ｋで重み付けされたノイズ信号２３をデータ信号１１に加算する。
【００４３】
すなわち、定電流源３４の電流をＩａ、電圧制御電流源３５の電流をＩｂとして、制御係数ｋをＩｂ＝ｋ×Ｉａ（０≦ｋ＜１）となるように設定すれば、負荷素子３３ａおよび３３ｂに流れる電流は、Ｉａ＋Ｉｂ＝Ｉａ×（１＋ｋ）となる。
【００４４】
Ｄ−ＦＦ３２による遅延を別にすれば、トランジスタＱ１、Ｑ３には同じ信号が入力され、トランジスタＱ２、Ｑ４にも同じ信号が入力されている。したがって、ＯＵＴにはデータ信号１１と（ｋ×（データ信号１１＋遅延））をアナログ量として加算した電圧が出力される。
【００４５】
図４は、本発明の実施例に係わるレシーバ評価回路における演算回路１４の動作を示す波形図である。ここでは、一例として、特定の時系列からなるテストパターンとそれに対応した図３のデータ信号１１、ノイズ信号２３、およびテスト信号１３を示した。
【００４６】
図４において、等間隔に並んだ縦の点線は、ＣＬＫの１周期ごとのタイミングを示している。また、それらの上部に示した“０”および“１”からなる数値列は、データ信号１１におけるデータパターンの時系列を示している。
【００４７】
上述したように、各信号は一対の相補的な信号で構成されているので、図４では、これらの波形をそれぞれ実線および破線の対として示した。また、データ信号１１およびテスト信号１３の波形の右側にそれぞれのアイ・パターンを示した。
【００４８】
図４に示したように、データ信号１１が“１”→“０”もしくは“０”→“１”のように遷移する場合は、テスト信号１３の出力振幅は小さくなり、データ信号１１が“０”→“０”もしくは“１”→“１”のように同じ論理値が続く場合は、テスト信号１３の出力振幅は大きくなる。
【００４９】
これにより、一般的な伝送路での信号劣化と同様のストレスをテスト信号に加えることができる。すなわち、制御係数ｋによりノイズ信号２３の振幅を変化させることで、テスト信号１３のアイ・パターンにおけるレシーバ感度領域を変化させることができる。
【００５０】
制御係数ｋの値が大きいほどストレスが多く加わった信号となり、振幅方向のアイ・パターンの開口（レシーバ感度領域）が狭くなる。また、振幅方向にストレスを加えることで、図４に示したように、時間方向のアイ・パターンの開口も狭くなる。
【００５１】
したがって、制御係数ｋの値を任意に設定することで、演算回路１４は、振幅方向および時間方向に所定のストレスを加えたテスト信号１３を出力する。
【００５２】
次に、上述した構成を持つレシーバ評価回路を用いたレシーバ性能の評価方法について説明する。図５は、本発明の実施例に係わるレシーバ評価回路を用いた評価方法を示すブロック図である。ここでは、被評価装置５２のレシーバ５３を個別に評価する場合を示した。
【００５３】
また、テストパターン生成回路１２および演算回路１４の構成、機能、および動作は、図１と同様なので、詳しい説明は省略する。図１との違いは、演算回路１４の出力がレシーバ５３をドライブするのに十分な能力を有していることである。
【００５４】
本発明の実施例に係わるレシーバ評価回路を用いた評価は、図５に示したように、テストパターン生成回路１２および演算回路１４を備えたレシーバ評価装置５１により出力されたテスト信号１３を被評価装置５２のレシーバ５３へ入力することで実行される。
【００５５】
演算回路１４で所望のストレスを加えられたテスト信号１３をそのままレシーバ５３へ入力することで、所望のアイ・パターンに対するレシーバ５３の受信性能を評価することができる。
【００５６】
次に、上述した構成を持つレシーバ評価回路を用いた半導体装置について説明する。図６は、本発明の実施例に係わるレシーバ評価回路を用いた半導体装置を示すブロック図である。
【００５７】
ここでは、主に、図１に示したレシーバ評価回路、およびそれを用いたレシーバ性能の評価にかかわる部分を示した。
【００５８】
本発明の実施例に係わる半導体装置６１は、テストパターン生成回路１２と演算回路１４を有するレシーバ評価回路６２、レシーバ評価回路６２からのテスト信号１３を外部へ出力するテスト出力端子６３ａおよび６３ｂ、入力端子６４ａおよび６４ｂを介して外部からの信号を受信するレシーバ６５、およびレシーバ６５からの出力を判定する比較判定回路６６を備えている。
【００５９】
レシーバ評価回路６２の構成および動作は、図１と同様なので、詳しい説明は省略する。図１との違いは、テストパターン生成回路１２からのデータ信号１１を比較判定回路６６へも入力していることと、図５と同様に、演算回路１４の出力が十分なドライブ能力を有していることである。
【００６０】
レシーバ評価回路６２の出力であるテスト信号１３はテスト出力端子６３ａおよび６３ｂに接続され、レシーバ６５の入力は入力端子６４ａおよび６４ｂに接続されている。
【００６１】
レシーバ６５の出力（以下、「ＤＩＮ」という。）は比較判定回路６６の第１の入力に接続され、比較判定回路６６の第２の入力にはレシーバ評価回路６２のテストパターン生成回路１２からのデータ信号１１が入力されている。
【００６２】
また、ＤＩＮは、半導体装置６１の他の回路（図示していない。）へも供給されている。
【００６３】
比較判定回路６６は、レシーバ評価回路６２からのデータ信号１１と、レシーバ６５からのＤＩＮをロジックレベルで比較し、それらが一致しているかを判定する。
【００６４】
次に、上述した構成を持つ半導体装置６１における評価方法について説明する。
【００６５】
まず、図６に示したように、ループバックケーブル６７がテスト出力端子６３ａおよび６３ｂと入力端子６４ａおよび６４ｂとの間に接続される。そして、レシーバ評価回路６２は、設定された制御係数ｋに基づいて、テスト信号１３を生成し出力する。
【００６６】
次に、レシーバ６５は、入力端子６４ａおよび６４ｂからのテスト信号１３をロジックレベルのＤＩＮに変換し、比較判定回路６６へ出力する。比較判定回路６６は、テストパターン生成回路１２からのデータ信号１１とＤＩＮとを比較し、それらが一致しているかを判定する。
【００６７】
ループバックケーブル６７に出力されるテスト信号１３は、図６の破線枠内に示したように、演算回路１４で重畳されたノイズ信号２３のために理想的なロジックレベルの波形ではなく、そのアイ・パターンのレシーバ感度領域は、矢印で示したように狭くなっている。
【００６８】
種々の制御係数ｋを用いてこのレシーバ感度領域を変更することで、様々な信号劣化を擬似的に実現し、レシーバ６５における受信性能を評価することができる。
【００６９】
上記実施例によれば、演算回路１４により擬似的なストレスをテスト信号１３に加えることができるので、実際の動作には不要なストレスブロック（評価用インターコネクト）を大量に用意する必要がなく、容易にレシーバの受信性能を評価できるレシーバ評価回路およびそれを用いた半導体装置を実現することができる。
【００７０】
また、制御係数ｋによって所望のストレスを加えたテスト信号１３を生成することができるので、レシーバの性能評価における分解能を大幅に向上させることができる。
【００７１】
さらに、上記実施例によれば、レシーバ評価回路を半導体装置に組み込むことで、専用の評価装置およびストレスブロックを使用することなく半導体装置に搭載されたレシーバの受信性能を容易に、かつ、精度良く評価することができる。
【００７２】
上述の実施例では、演算回路１４は、１次のデジタルフィルタであるとしたが、本発明はこれに限られるものではなく、２次以上のデジタルフィルタで構成することもできる。
【００７３】
また、上述の実施例では、電圧制御電流源３５を制御係数ｋで制御するとしたが、本発明はこれに限られるものではなく、例えば、電流制御電流源を制御係数ｋで制御するようにしても良い。
【００７４】
さらに、上述の実施例では、ループバックケーブル６７によりテスト信号１３をレシーバ６５へ入力するとしたが、本発明はこれに限られるものではなく、例えば、テストモード時に半導体装置６１の内部でスイッチ回路を用いてテスト信号１３をレシーバ６５に入力するように構成することもできる。
【００７５】
さらに、上述の実施例では、レシーバ６５からの出力信号を判定するために、テストパターン生成回路１２の出力であるデータ信号１１を比較判定回路６６へ入力するとしたが、本発明はこれに限られるものではなく、例えば、あらかじめ定めておいたパターンを使用する場合には、比較判定回路６６への入力はレシーバ６５からの出力信号だけで良い。
【００７６】
さらに、上述の実施例では、重み付き加算回路２６のトランジスタＱ１〜Ｑ４は、ｎ型ＭＯＳ−ＦＥＴであるとしたが、本発明はこれに限られるものではなく、例えば、ｐ型ＭＯＳ−ＦＥＴなどを用いて構成することもできる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例に係わるレシーバ評価回路を示す回路ブロック図。
【図２】本発明の実施例に係わるレシーバ評価回路における演算回路の構成を示す回路ブロック図。
【図３】本発明の実施例に係わるレシーバ評価回路における具体的な演算回路の一例を示す回路図。
【図４】本発明の実施例に係わるレシーバ評価回路における演算回路の動作を示す波形図。
【図５】本発明の実施例に係わるレシーバ評価回路を用いた評価方法を示すブロック図。
【図６】本発明の実施例に係わるレシーバ評価回路を用いた半導体装置を示すブロック図。
【図７】従来のレシーバ性能の評価方法。
【図８】従来のレシーバ性能の評価で用いられる評価用インターコネクト。
【符号の説明】
【００７８】
１１  データ信号
１２  テストパターン生成回路
１３  テスト信号
１４  演算回路
１５ａ、１５ｂ  出力端子
２１  ストレス信号
２２  遅延回路
２３  ノイズ信号
２４  減衰回路
２５  加算回路
２６  重み付き加算回路
【図１】
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【図２】
2006148672.tif 000004
【図３】
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【図４】
2006148672.tif 000006
【図５】
2006148672.tif 000007
【図６】
2006148672.tif 000008
【図７】
2006148672.tif 000009
【図８】
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