(57)【要約】【課題】発振周波数の安定化を図りつつ、位相ノイズの増加を抑えることができる電圧制御発振器を提供する。【解決手段】電圧制御発振器は、インダクタセクション２０、バラクタセクション２２、ネガティブＧｍセクション２１、トリミングキャパシタアレイ２３及びバイアス回路Ｒ１０〜Ｒ１５，Ｒ２０〜Ｒ２５を備えている。バイアス回路は、上記トランジスタ２６−０〜２６−５，２７−０〜２７−５とキャパシタＣ１０〜Ｃ１５，Ｃ２０〜Ｃ２５との接続点Ｎ４にバイアス電圧Ｖｂｉａｓを与える。キャパシタを切り離すトランジスタのドレインをバイアスすることによって寄生ダイオードをオンしないようにでき、それによって位相ノイズの増加を抑制することができる。【選択図】      図１
2006060395.tif 000002
【特許請求の範囲】
【請求項１】
第１，第２の発振信号出力端子と、
前記第１，第２の発振信号出力端子に接続されたインダクタセクションと、
前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、
前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第１，第２の発振信号出力端子から出力するネガティブＧｍセクションと、
一方の電極が前記第１，第２の発振信号出力端子にそれぞれ接続された複数のキャパシタと、電流通路が前記複数のキャパシタの他方の電極と接地点間に接続され、スイッチ信号で選択的にオン／オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタアレイと、
前記トランジスタと前記キャパシタとの接続点にバイアス電圧を与えるバイアス回路と
を具備することを特徴とする電圧制御発振器。
【請求項２】
前記バイアス回路は、前記トランジスタがオフ状態の時にバイアス電圧を出力することを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
第１，第２の発振信号出力端子と、
前記第１，第２の発振信号出力端子に接続されたインダクタセクションと、
前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、
前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第１，第２の発振信号出力端子から出力するネガティブＧｍセクションと、
一方の電極が前記第１の発振信号出力端子に接続された第１キャパシタと、一方の電極が前記第２の発振信号出力端子に接続された第２キャパシタと、電流通路が前記第１，第２キャパシタの他方の電極間に接続され、スイッチ信号で選択的にオン／オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタセクションと、
前記トランジスタの電流通路の両端にバイアス電圧を与えるバイアス回路と
を具備することを特徴とする電圧制御発振器。
【請求項４】
前記バイアス回路から出力されるバイアス電圧は、前記ネガティブＧｍセクションの増幅電圧より高いことを特徴とする請求項１または３に記載の電圧制御発振器。
【請求項５】
前記バイアス回路は、電流を発生する電流発生回路と、前記電流発生回路の出力電流が供給され、熱ノイズを除去するロウパスフィルタと、前記ロウパスフィルタを介して電圧が供給される増幅回路を有する出力セクションとを備えることを特徴とする請求項１または３に記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば無線通信集積回路装置に用いられる電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）に関する。
【背景技術】
【０００２】
近年、無線通信回路の集積化が進んでいる。無線通信集積回路装置の一例として、例えばBluetooth（登録商標）ＬＳＩでは、電圧制御発振器を内蔵している。この電圧制御発振器は、ＰＬＬ（phase-locked loop）回路によって予め所定の周波数で発振するように設定されている。そして、上記電圧制御発振器の制御端子に印加する電圧をデータの“１”または“０”に応じて変えることによって周波数変調を行っている。
【０００３】
この種のＬＳＩで用いられる電圧制御発振器は、例えばインダクタとバラクタダイオード（またはバリキャップダイオード）で生成した発振信号を、ＭＯＳＦＥＴで構成した増幅回路により増幅する構成となっている。しかしながら、バラクタダイオードやＭＯＳＦＥＴにはプロセスばらつきや温度変化による特性変動があるので、基本発振周波数を所望の範囲に設定することは容易ではない。
【０００４】
このような発振周波数の変動を抑えるために、非特許文献１には、容量値に重み付けがされた複数のキャパシタ（トリミングキャパシタ）を設け、電圧制御発振器の発振出力端子にこれらのキャパシタをＭＯＳＦＥＴからなるスイッチによって選択的に接続することにより、発振周波数を広範囲に調整する技術が開示されている。
【０００５】
ところで、電圧制御発振器の重要なもう一つの特性として位相ノイズが知られている。位相ノイズは、電圧制御発振器を構成する素子の熱雑音、基板や電源のノイズ等によって発振出力信号に重畳される位相のランダムなノイズである。この位相ノイズは、送受信信号に対するノイズ源となり、感度や信号品質の悪化を招く。
【０００６】
上記非特許文献１に開示されている技術では、電圧制御発振器の発振振幅が大きい場合には、トリミング用のキャパシタを切り離すためのＭＯＳＦＥＴのドレイン電位が容量結合によって発振出力端子と同相で且つほとんど同じ振幅で変化する。そして、ドレイン−基板間の寄生ダイオードが導通する程度の振幅になると基板からドレインにホールが移動し、ドレイン電位が上昇する。この際、電荷注入によって発振出力端子の電位も変動し、この結果、電圧制御発振器の瞬時全体容量が変わって発振周期が瞬間的に変化してしまう。また、ドレイン部の動作点がゼロであるとすると、基板やソースにリーク電流が流れ、寄生ダイオードの導通とリーク電流で電位が戻る現象を交互に繰り返してしまう。このため、トリミングキャパシタを設けて発振周波数を調整すると、電圧制御発振器の位相ノイズが増加してしまう。
【非特許文献１】A. Kral et al., “RF-CMOS oscillators with switched tuning,” Proceedings of the IEEE 1998 Custom Integrated Circuits Conference, pp. 555-558, 1998.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、発振周波数の安定化を図りつつ、位相ノイズの増加を抑えることができる電圧制御発振器を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、第１，第２の発振信号出力端子と、前記第１，第２の発振信号出力端子に接続されたインダクタセクションと、前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第１，第２の発振信号出力端子から出力するネガティブＧｍセクションと、一方の電極が前記第１，第２の発振信号出力端子にそれぞれ接続された複数のキャパシタと、電流通路が前記複数のキャパシタの他方の電極と接地点間に接続され、スイッチ信号で選択的にオン／オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタアレイと、前記トランジスタと前記キャパシタとの接続点にバイアス電圧を与えるバイアス回路とを具備する電圧制御発振器が提供される。
【０００９】
また、この発明の一態様によると、第１，第２の発振信号出力端子と、前記第１，第２の発振信号出力端子に接続されたインダクタセクションと、前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第１，第２の発振信号出力端子から出力するネガティブＧｍセクションと、一方の電極が前記第１の発振信号出力端子に接続された第１キャパシタと、一方の電極が前記第２の発振信号出力端子に接続された第２キャパシタと、電流通路が前記第１，第２キャパシタの他方の電極間に接続され、スイッチ信号で選択的にオン／オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタセクションと、前記トランジスタの電流通路の両端にバイアス電圧を与えるバイアス回路とを具備する電圧制御発振器が提供される。
【発明の効果】
【００１０】
この発明によれば、発振周波数の安定化を図りつつ、位相ノイズの増加を抑えることができる電圧制御発振器が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
図１は、この発明の第１の実施形態に係る電圧制御発振器を示す回路図である。図２は、上記図１に示した電圧制御発振器が用いられる無線通信回路を示している。まず、図２に示す無線通信回路について説明し、その後で図１の電圧制御発振器について詳しく説明する。
【００１２】
図２に示す如く、無線通信回路は、アンテナ１、所望の周波数帯域の信号だけを通すＲＦフィルタ（RF-filter）２、スイッチ（Switch）３及び無線通信集積回路装置としてのＬＳＩ１５等を含んで構成されている。
【００１３】
ここでは、無線通信集積回路装置の例としてBluetooth（登録商標）ＬＳＩを示している。このＬＳＩ１５は、ＲＦブロック１４、ベースバンド（Base Band）制御回路１３及びメモリ１６等を備えている。上記ＲＦブロック１４は、ローノイズアンプ（ＬＮＡ）４、混合器（ＭＩＸ）５、バンドパスフィルタ（ＢＰＦ）６、ゲインコントロールアンプ（ＧＣＡ）７、アナログデジタルコンバータ（ＡＤＣ）８、パワーアンプ（ＰＡ）９、電圧制御発振器（ＶＣＯ）１０、フェイズ・ロックト・ループ（ＰＬＬ）１１、ガウシアンローパスフィルタ（Ｇ−Ｆｉｌ）１２及び検波器（ＤＥＴ）１７等で構成されている。
【００１４】
アンテナ１から入力された電波は、上記ＲＦフィルタ２とスイッチ３を介してＬＳＩ１５内に取り込まれる。ＬＳＩ１５で受信した信号は、ローノイズアンプ４によって信号強度が増幅される。増幅されたＲＦ信号は、電圧制御発振器１０から出力されるローカル信号ＬＯによって制御される混合器５で中間周波数ＩＦにダウンコンバートされる。バンドパスフィルタ６は、上記ＩＦ信号のうちチャネル周波数のみを通す。ゲインコントロールアンプ７は、上記バンドパスフィルタ６から入力されたチャネル周波数のＩＦ信号を、アナログデジタルコンバータ８のダイナミックレンジに収まるように信号振幅を制御する。上記アナログデジタルコンバータ８でサンプリングされたデジタル信号は、ベースバンド処理を行うベースバンド制御回路１３に送られ、このベースバンド制御回路１３で復調が行われる。
【００１５】
データの送信時には、ベースバンド制御回路１３からデジタルデータをガウシアンローパスフィルタ１２に転送し、このガウシアンローパスフィルタ１２によってデジタル信号の高周波成分を除去する。電圧制御発振器１０は、フェイズ・ロックト・ループ１１によって予め所定のチャネル周波数で発振するように設定されている。上記ガウシアンローパスフィルタ１２の出力は電圧制御発振器１０の変調端子に供給され、この電圧制御発振器１０の発振信号を周波数変調する。上記変調信号はパワーアンプ９によって所望のパワーまで増幅され、スイッチ３とＲＦフィルタ２を介してアンテナ１から送信される。
【００１６】
上記電圧制御発振器１０は、図１に示すように、インダクタとバラクタダイオードで生成した発振信号の基本発振周波数を、増幅回路で増幅する構成となっている。すなわち、この電圧制御発振器１０は、インダクタセクション（Inductor section）２０、ネガティブＧｍセクション（Negative-Gm section）２１、バラクタセクション（Varactor section）２２及びトリミングキャパシタアレイ（Trimming capacitor array）２３等を備えている。
【００１７】
上記インダクタセクション２０には、発振信号Ｖｏｕｔ１，Ｖｏｕｔ２を出力する発振出力端子（ノードＮ１，Ｎ２）間にインダクタＬ１が接続されている。
【００１８】
上記ネガティブＧｍセクション２１は、入力端と出力端が互いに接続され、増幅回路として働くインバータ２４，２５で構成されている。上記インバータ２４の入力端と上記インバータ２５の出力端はインダクタＬ１の一端（ノードＮ１）に接続され、上記インバータ２５の入力端と上記インバータ２４の出力端はインダクタＬ１の他端（ノードＮ２）に接続される。
【００１９】
上記バラクタセクション２２は、周波数変調用のバラクタダイオード（電圧可変容量素子）Ｃｖ１，Ｃｖ２、線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２及び抵抗Ｒ１，Ｒ２を含んで構成されている。上記線形キャパシタＣｍｉｍ１の一方の電極はノードＮ１に接続され、他方の電極はバラクタダイオードＣｖ１のアノード及び抵抗Ｒ１の一端に接続される。上記線形キャパシタＣｍｉｍ２の一方の電極はノードＮ２に接続され、他方の電極はバラクタダイオードＣｖ２のアノード及び抵抗Ｒ２の一端に接続される。上記バラクタダイオードＣｖ１，Ｃｖ２のカソードは共通接続され、変調端子として働く共通接続点（ノードＮ３）にガウシアンローパスフィルタ１２から制御電圧Ｖｃｔｒｌが供給される。上記抵抗Ｒ１，Ｒ２の他端にはバイアス電圧Ｖｃａｐ＿ｂｉａｓが印加される。
【００２０】
上記トリミングキャパシタアレイ２３は、ノードＮ１に接続されたトリミングキャパシタＴＣ１−０〜ＴＣ１−５と、ノードＮ２に接続されたトリミングキャパシタＴＣ２−０〜ＴＣ２−５を備えている。トリミングキャパシタＴＣ１−０〜ＴＣ１−５はそれぞれ、容量値に重み付け（例えば１：２：４：８：１６：３２）がされた複数のキャパシタＣ１０〜Ｃ１５と、これらのキャパシタＣ１０〜Ｃ１５をノードＮ１に選択的に接続するスイッチとして働くＭＯＳＦＥＴ２６−０〜２６−５と、一端が上記キャパシタＣ１０〜Ｃ１５とＭＯＳＦＥＴ２６−０〜２６−５との接続点（ノードＮ４）に接続され、他端にバイアス電圧Ｖｂｉａｓが印加される抵抗Ｒ１０〜Ｒ１５とを含んで構成されている。
【００２１】
また、トリミングキャパシタＴＣ２−０〜ＴＣ２−５はそれぞれ、容量値に重み付け（例えば１：２：４：８：１６：３２）がされた複数のキャパシタＣ２０〜Ｃ２５と、これらのキャパシタＣ２０〜Ｃ２５をノードＮ２に選択的に接続するスイッチとして働くＭＯＳＦＥＴ２７−０〜２７−５と、一端が上記キャパシタＣ２０〜Ｃ２５とＭＯＳＦＥＴ２７−０〜２７−５との接続点（ノードＮ４）に接続され、他端にバイアス電圧Ｖｂｉａｓが印加される抵抗Ｒ２０〜Ｒ２５とを含んで構成されている。
【００２２】
上記ＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５のゲートにはトリミング信号Ｔ＜０＞〜Ｔ＜５＞がそれぞれ供給される。上記トリミング信号Ｔ＜０＞〜Ｔ＜５＞により、ＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５をオン／オフしてノードＮ１，Ｎ２（発振出力端子）にキャパシタＣ１０〜Ｃ１５，Ｃ２０〜Ｃ２５を選択的に接続することによって発振周波数が調整される。
【００２３】
図３は、上記図１に示した電圧制御発振器におけるバイアス電圧Ｖｂｉａｓの発生回路の構成例を示している。このバイアス電圧発生回路は、各トリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５（抵抗Ｒ１０〜Ｒ１５，Ｒ２０〜Ｒ２５）にそれぞれ対応して設けられるもので、図３ではその一つを抽出して代表的に示している。
【００２４】
このバイアス電圧発生回路は、電流発生回路（Current generator）３１、ロウパスフィルタ（Low-pass filter）３２及び出力セクション（Output section）３３を備えており、バンドギャップリファレンス回路である。そして、発生するバイアス電圧Ｖｂｉａｓが、ネガティブＧｍセクション２１の増幅電圧Ｖａｍｐより高くなるように設定されている。
【００２５】
上記電流発生回路３１は、Ｐチャネル型ＭＯＳＦＥＴ３４，３５、Ｎチャネル型ＭＯＳＦＥＴ３６，３７、抵抗Ｒ３及びダイオードＤ１，Ｄ２で構成されている。上記ＭＯＳＦＥＴ３４，３５のソースは電源Ｖｄｄに接続され、ドレインはＭＯＳＦＥＴ３６，３７のドレインにそれぞれ接続される。上記ＭＯＳＦＥＴ３４，３５のゲートはＭＯＳＦＥＴ３５，３７のドレイン共通接続点に接続される。上記ＭＯＳＦＥＴ３６，３７のゲートはＭＯＳＦＥＴ３４，３６のドレイン共通接続点に接続される。上記ＭＯＳＦＥＴ３６のソースはダイオードＤ１のアノードに接続され、このダイオードＤ１のカソードは接地点Ｖｓｓに接続される。また、上記ＭＯＳＦＥＴ３７のソースは抵抗Ｒ３の一端に接続され、この抵抗Ｒ３の他端はダイオードＤ２のアノードに接続される。このダイオードＤ２のカソードは、接地点Ｖｓｓに接続される。上記ダイオードＤ２は、ダイオードＤ１のＮ倍のサイズ（Ｎ個のダイオードＤ１が並列接続されたものと等価）になっている。
【００２６】
上記ロウパスフィルタ３２は、抵抗Ｒ４とキャパシタＣ３を備えている。上記抵抗Ｒ４の一端はＭＯＳＦＥＴ３５，３７のドレイン共通接続点に接続される。この抵抗Ｒ４の他端と接地点Ｖｓｓ間にキャパシタＣ３が接続される。
【００２７】
上記出力セクション３３は、電流源として働くＰチャネル型ＭＯＳＦＥＴ３８と抵抗Ｒ５とを備えている。上記ＭＯＳＦＥＴ３８のソースは電源Ｖｄｄに接続され、ゲートは上記抵抗Ｒ４の他端に接続される。このＭＯＳＦＥＴ３８のドレインと接地点Ｖｓｓ間には抵抗Ｒ５が接続される。そして、上記ＭＯＳＦＥＴ３８と抵抗Ｒ５との接続点からバイアス電圧Ｖｂｉａｓが出力される。
【００２８】
図４は、上記図１に示した電圧制御発振器における制御電圧Ｖｃｔｒｌと発振信号Ｖｏｕｔ１，Ｖｏｕｔ２の発振周波数Ｆｒｅｑ．との関係を示している。トリミング信号Ｔ＜５：０＞が全て“０”の時、すなわち＜００００００＞ではＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５は全てオフ状態となり、発振出力端子（ノードＮ１，Ｎ２）にはキャパシタＣ１０〜Ｃ１５，Ｃ２０〜Ｃ２５は接続されず、発振周波数が最も高くなる。一方、トリミング信号Ｔ＜５：０＞が全て“１”の時、すなわち＜１１１１１１＞ではＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５は全てオン状態となり、発振出力端子（ノードＮ１，Ｎ２）にキャパシタＣ１０〜Ｃ１５，Ｃ２０〜Ｃ２５が接続され、発振周波数が最も低くなる。上記＜００００００＞と＜１１１１１１＞が発振周波数の調整範囲である。よって、上記トリミング信号Ｔ＜５：０＞の“０”または“１”に応じてＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５を選択的にオン／オフ制御することにより、上記＜００００００＞と＜１１１１１１＞との間で広範囲に発振周波数Ｆｒｅｑ．を設定できる。これによって、バラクタダイオードＣｖ１，Ｃｖ２やインバータ２４，２５を構成するＭＯＳＦＥＴにプロセスばらつきや温度変化による特性変動があっても、基本発振周波数を容易に所望の範囲に設定できる。
【００２９】
また、図５（ａ）に示すように、上記トリミングキャパシタアレイ２３中のＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５がオンした場合は、そのオンしたＭＯＳＦＥＴのドレインは０Ｖとなり、ＭＯＳＦＥＴがオフした場合は、そのオフしたＭＯＳＦＥＴのドレインはバイアス電圧Ｖｂｉａｓを中心に、ほぼ「Ｖｂｉａｓ＋Ｖａｍｐ」〜「Ｖｂｉａｓ−Ｖａｍｐ」を振動する。上記バイアス電圧Ｖｂｉａｓは、増幅電圧Ｖａｍｐより高く設定されているのでノードＮ４は０Ｖ以上になる。
【００３０】
なお、図５（ａ）では、発振信号Ｖｏｕｔ２を出力する発振出力端子であるノードＮ２側の電圧を示したが、発振信号Ｖｏｕｔ１を出力する発振出力端子であるノードＮ１側は位相が逆になるだけで同様である。
【００３１】
よって、トリミング用のキャパシタＣ１０〜Ｃ１５，Ｃ２０〜Ｃ２５を切り離すためのＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５のドレインは、容量結合によって発振出力端子（ノードＮ１，Ｎ２）と同相で且つ同じ振幅で発振するが、バイアス電圧Ｖｂｉａｓが増幅電圧Ｖａｍｐより高く設定され、このバイアス電圧Ｖｂｉａｓを中心に振動するので、図５（ｂ）に示すように０Ｖを中心に振動する非特許文献１の技術と比べて、寄生ダイオードが導通するのを効果的に防止できる。
【００３２】
しかも、バイアス電圧発生回路におけるバイアス電圧Ｖｂｉａｓを出力する最終段のＭＯＳＦＥＴ３８のゲートにロウパスフィルタ３２を介して制御電圧を印加することにより、電流発生回路３１で発生した熱ノイズの伝播によるバイアス電圧Ｖｂｉａｓの変動を抑制でき、より安定したバイアス電圧Ｖｂｉａｓを生成できる。
【００３３】
従って、上記のような構成によれば、トリミング用のキャパシタを発振出力端子に接続したり切り離したりすることによって発振周波数を調整する電圧制御発振器において、キャパシタを切り離すＭＯＳＦＥＴのドレインをバイアスすることで寄生ダイオードを導通しないようにできるので、発振周波数の安定化を図りつつ、位相ノイズの増加を抑制できる。また、バイアス電圧発生回路における出力セクションの電流源として働くＭＯＳＦＥＴのゲートを、ロウパスフィルタを介してバイアスすることによって、電流源で発生したノイズが電圧制御発振器へ伝播するのを抑え、安定したバイアス電圧Ｖｂｉａｓを生成できるので、この点からも位相ノイズの増加を抑えることができる。
【００３４】
（変形例１）
なお、上述した第１の実施形態では、バイアス電圧発生回路をトリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５（抵抗Ｒ１０〜Ｒ１５，Ｒ２０〜Ｒ２５）にそれぞれ対応して設ける場合について説明したが、一つのバイアス電圧発生回路からバイアス電圧Ｖｂｉａｓを与えるように構成しても良い。この場合には、スイッチ回路を設け、トリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５のうち、ＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５がオフ状態にあるもののみにバイアス電圧発生回路から選択的にバイアス電圧Ｖｂｉａｓを印加する。
【００３５】
このような構成によれば、バイアス電圧発生回路は一つで済むので、ＬＳＩ１５のパターン占有面積を小さくできる。
【００３６】
（変形例２）
図６は、上記図１に示した電圧制御発振器におけるネガティブＧｍセクション２１の他の構成例を示している。この回路２１’は、電流発生回路（Current generator）４１、ロウパスフィルタ（Low-pass filter）４２及びネガティブＧｍ回路（Negative-Gm circuit）４３を備えている。
【００３７】
上記電流発生回路４１は、Ｐチャネル型ＭＯＳＦＥＴ４４，４５、Ｎチャネル型ＭＯＳＦＥＴ４６，４７、抵抗Ｒ６及びダイオードＤ３，Ｄ４で構成されている。上記ＭＯＳＦＥＴ４４，４５のソースは電源Ｖｄｄに接続され、ドレインはＭＯＳＦＥＴ４６，４７のドレインにそれぞれ接続される。上記ＭＯＳＦＥＴ４４，４５のゲートはＭＯＳＦＥＴ４５，４７のドレイン共通接続点に接続される。上記ＭＯＳＦＥＴ４６，４７のゲートはＭＯＳＦＥＴ４４，４６のドレイン共通接続点に接続される。上記ＭＯＳＦＥＴ４６のソースにはダイオードＤ３のアノードが接続され、このダイオードＤ３のカソードは接地点Ｖｓｓに接続される。また、上記ＭＯＳＦＥＴ４７のソースには抵抗Ｒ６の一端が接続され、この抵抗Ｒ６の他端はダイオードＤ４のアノードに接続される。このダイオードＤ４のカソードは、接地点Ｖｓｓに接続される。上記ダイオードＤ４は、ダイオードＤ３のＮ倍のサイズになっている。
【００３８】
上記ロウパスフィルタ４２は、抵抗Ｒ７とキャパシタＣ４を備えている。上記抵抗Ｒ７の一端はＭＯＳＦＥＴ４５，４７のドレイン共通接続点に接続される。この抵抗Ｒ７の他端と接地点Ｖｓｓ間にキャパシタＣ４が接続される。
【００３９】
ネガティブＧｍ回路４３は、Ｐチャネル型ＭＯＳＦＥＴ４８〜５０とＮチャネル型ＭＯＳＦＥＴ５１，５２とを備えている。上記ＭＯＳＦＥＴ４８のソースは電源Ｖｄｄに接続され、ゲートは上記抵抗Ｒ７の他端に接続される。このＭＯＳＦＥＴ４８のドレインにはＭＯＳＦＥＴ４９，５０のソースが接続される。これらＭＯＳＦＥＴ４９，５０のドレインにはそれぞれＭＯＳＦＥＴ５１，５２のドレインが接続される。上記ＭＯＳＦＥＴ５１，５２のソースは接地点Ｖｓｓに接続される。上記ＭＯＳＦＥＴ４９，５１のゲートはＭＯＳＦＥＴ５０，５２のドレイン共通接続点に接続され、上記ＭＯＳＦＥＴ５０，５２のゲートはＭＯＳＦＥＴ４９，５１のドレイン共通接続点に接続される。また、ＭＯＳＦＥＴ４９，５１のドレイン共通接続点はノードＮ１に、ＭＯＳＦＥＴ５０，５２のドレイン共通接続点はノードＮ２にそれぞれ接続される。上記ＭＯＳＦＥＴ５０，５２は図１に示した回路におけるインバータ２４に対応し、上記ＭＯＳＦＥＴ４９，５１はインバータ２５に対応する。
【００４０】
上記のような構成によれば、電流発生回路４１で発生した熱ノイズによる電流の変化をロウパスフィルタ４２によって除去し、電流源として働くＭＯＳＦＥＴ４８のゲートに供給するので、電圧制御発振器の位相ノイズの増加を更に抑制できる。
【００４１】
（変形例３）
図７は、上記図１に示した電圧制御発振器におけるバラクタセクション２２の他の構成例を示している。図７に示す回路２２’は、図１に示したバラクタセクション２２における線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２及び抵抗Ｒ１，Ｒ２を削除した構成である。
【００４２】
他の基本的な構成は図１に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００４３】
このような構成であっても、基本的には上述した第１の実施形態と同様な作用効果が得られる。
【００４４】
［第２の実施形態］
図８は、この発明の第２の実施形態に係る電圧制御発振器について説明するための回路図である。この図８に示す回路では、電圧制御発振器がディセーブル（Disable）のときに、バイアス電圧発生回路で電流を消費しないように構成している。
【００４５】
本第２の実施形態に係る電圧制御発振器は、前述した第１の実施形態と同様に無線通信回路に用いられるものである。この回路は、図１と同様にインダクタセクション２０、ネガティブＧｍセクション２１、バラクタセクション２２及びトリミングキャパシタアレイ６０等を備えており、トリミングキャパシタアレイ６０の構成単位であるトリミングキャパシタＴＣ３−０〜ＴＣ３−５，ＴＣ４−０〜ＴＣ４−５の回路構成が第１の実施形態と異なっている。本第２の実施形態では、バイアス電圧Ｖｂｉａｓを発生するバイアス電圧発生部を、ＮＡＮＤゲート６５−０〜６５−５，６６−０〜６６−５、Ｐチャネル型ＭＯＳＦＥＴ６３−０〜６３−５，６４−０〜６４−５及び抵抗Ｒ３０〜Ｒ３５，Ｒ４０〜Ｒ４５，Ｒ５０〜Ｒ５５，Ｒ６０〜６５で構成している。
【００４６】
すなわち、上記トリミングキャパシタＴＣ３−０〜ＴＣ３−５はそれぞれ、容量値に重み付け（例えば１：２：４：８：１６：３２）がされた複数のキャパシタＣ３０〜Ｃ３５、これらのキャパシタＣ３０〜Ｃ３５をノードＮ１に選択的に接続するスイッチとして働くＭＯＳＦＥＴ６１−０〜６１−５、電流源として働くＰチャネル型ＭＯＳＦＥＴ６３−０〜６３−５、電源電圧を分圧する抵抗Ｒ３０〜Ｒ３５，Ｒ４０〜Ｒ４５及びＮＡＮＤゲート６５−０〜６５−５を含んで構成されている。
【００４７】
また、上記トリミングキャパシタＴＣ４−０〜ＴＣ４−５も同様に、容量値に重み付け（例えば１：２：４：８：１６：３２）がされた複数のキャパシタＣ４０〜Ｃ４５、これらのキャパシタＣ４０〜Ｃ４５をノードＮ２に選択的に接続するスイッチとして働くＭＯＳＦＥＴ６２−０〜６２−５、電流源として働くＰチャネル型ＭＯＳＦＥＴ６４−０〜６４−５、電源電圧を分圧する抵抗Ｒ５０〜Ｒ５５，Ｒ６０〜Ｒ６５及びＮＡＮＤゲート６６−０〜６６−５を含んで構成されている。
【００４８】
すなわち、ノードＮ１には、キャパシタＣ３０〜Ｃ３５の一方の電極がそれぞれ接続される。これらキャパシタＣ３０〜Ｃ３５の他方の電極には、ＭＯＳＦＥＴ６１−０〜６１−５のドレインが接続され、これらＭＯＳＦＥＴ６１−０〜６１−５のソースは接地点Ｖｓｓに接続される。上記キャパシタＣ３０〜Ｃ３５とＭＯＳＦＥＴ６１−０〜６１−５との接続点（ノードＮ４）にはそれぞれ、抵抗Ｒ３０〜Ｒ３５と抵抗Ｒ４０〜Ｒ４５の一端側の接続点がそれぞれ接続される。上記抵抗Ｒ３０〜Ｒ３５の他端にはＭＯＳＦＥＴ６３−０〜６３−５のドレインが接続され、これらＭＯＳＦＥＴ６３−０〜６３−５のソースは電源Ｖｄｄに接続される。上記抵抗Ｒ４０〜Ｒ４５の他端は、接地点Ｖｓｓに接続される。上記ＮＡＮＤゲート６５−０〜６５−５の第１の入力端にはパワーダウン信号ＰＤＢが共通に供給され、第２の入力端にはスイッチ信号Ｔ＜０＞Ｂ〜Ｔ＜５＞Ｂがそれぞれ個別に供給される。これらＮＡＮＤゲート６５−０〜６５−５の出力端は、上記ＭＯＳＦＥＴ６３−０〜６３−５のゲートにそれぞれ接続される。上記信号ＰＤＢは電圧制御発振器がディセーブルのときに“Ｌ”レベル、イネーブルのときに“Ｈ”レベルとなる。上記スイッチ信号Ｔ＜０＞Ｂ〜Ｔ＜５＞ＢはＭＯＳＦＥＴ６１−０〜６１−５のゲートに供給されるスイッチ信号Ｔ＜０＞〜Ｔ＜５＞の反転信号である。
【００４９】
ノードＮ４には、キャパシタＣ４０〜Ｃ４５の一方の電極がそれぞれ接続される。これらキャパシタＣ４０〜Ｃ４５の他方の電極には、ＭＯＳＦＥＴ６２−０〜６２−５のドレインが接続され、これらＭＯＳＦＥＴ６２−０〜６２−５のソースは接地点Ｖｓｓに接続される。上記キャパシタＣ４０〜Ｃ４５とＭＯＳＦＥＴ６２−０〜６２−５との接続点（ノードＮ４）にはそれぞれ、抵抗Ｒ５０〜Ｒ５５と抵抗Ｒ６０〜Ｒ６５の一端側の接続点がそれぞれ接続される。上記抵抗Ｒ５０〜Ｒ５５の他端にはＭＯＳＦＥＴ６４−０〜６４−５のドレインが接続され、これらＭＯＳＦＥＴ６４−０〜６４−５のソースは電源Ｖｄｄに接続される。上記抵抗Ｒ６０〜Ｒ６５の他端は、接地点Ｖｓｓに接続される。上記ＮＡＮＤゲート６６−０〜６６−５の第１の入力端にはパワーダウン信号ＰＤＢが共通に供給され、第２の入力端にはスイッチ信号Ｔ＜０＞Ｂ〜Ｔ＜５＞Ｂがそれぞれ個別に供給される。これらＮＡＮＤゲート６６−０〜６６−５の出力端は、上記ＭＯＳＦＥＴ６４−０〜６４−５のゲートにそれぞれ接続される。上記信号ＰＤＢは電圧制御発振器がディセーブルのときに“Ｌ”レベル、イネーブルのときに“Ｈ”レベルとなる。スイッチ信号Ｔ＜０＞Ｂ〜Ｔ＜５＞ＢはＭＯＳＦＥＴ６２−０〜６２−５のゲートに供給されるスイッチ信号Ｔ＜０＞〜Ｔ＜５＞の反転信号である。
【００５０】
上記のような構成において、例えばトリミングキャパシタＴＣ３−０に着目すると、電圧制御発振器がイネーブルのときはパワーダウン信号ＰＤＢが“Ｌ”レベルであり、且つスイッチ信号Ｔ＜０＞が“Ｈ”レベルでＭＯＳＦＥＴ６１−０がオンのときには、スイッチ信号Ｔ＜０＞Ｂが“Ｌ”レベルであり、ＮＡＮＤゲート６５−０の出力が“Ｈ”レベルとなってＭＯＳＦＥＴ６３−０がオフする。
【００５１】
一方、電圧制御発振器がディセーブルのときはパワーダウン信号ＰＤＢが“Ｈ”レベルであり、スイッチ信号Ｔ＜０＞Ｂのレベルに拘わらずＮＡＮＤゲート６５−０の出力が“Ｌ”レベルとなり、ＭＯＳＦＥＴ６３−０がオンし、抵抗Ｒ３０，Ｒ４０による電源Ｖｄｄ，Ｖｓｓ間の電圧の抵抗分割によって生成されたバイアス電圧ＶｂｉａｓがノードＮ４（キャパシタＣ３０とＭＯＳＦＥＴ６１−０との接続点）に印加される。
【００５２】
また、スイッチ信号Ｔ＜０＞が“Ｌ”レベルでＭＯＳＦＥＴ６１−０がオフのときにはスイッチ信号Ｔ＜０＞Ｂが“Ｈ”レベルとなるので、たとえ電圧制御発振器がイネーブルでパワーダウン信号ＰＤＢが“Ｌ”レベルであってもＮＡＮＤゲート６５−０の出力は“Ｌ”レベルとなる。よって、ＭＯＳＦＥＴ６３−０がオンし、抵抗Ｒ３０，Ｒ４０による抵抗分割によって生成されたバイアス電圧ＶｂｉａｓがノードＮ４に印加される。
【００５３】
従って、電圧制御発振器がイネーブルで、且つＭＯＳＦＥＴ６１−０がオンのときの電流消費を低減できる。
【００５４】
（変形例１）
なお、図８に示した電圧制御発振器におけるネガティブＧｍセクション２１を、図６に示したように、電流発生回路４１、ロウパスフィルタ４２及びネガティブＧｍ回路４３で構成しても良い。
【００５５】
このような構成によれば、電流発生回路４１で発生した熱ノイズによる電流の変化を、ロウパスフィルタ４２によって除去し、電流源として働くＭＯＳＦＥＴ４８のゲートに供給するので、電圧制御発振器の位相ノイズの増加を更に抑制できる。
【００５６】
（変形例２）
図９は、上記図８に示した電圧制御発振器の変形例２について説明するためのもので、バラクタセクション２２の他の構成例を示している。図９に示す回路２２’は、図８に示したバラクタセクション２２における線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２及び抵抗Ｒ１，Ｒ２を削除した構成である。
【００５７】
他の基本的な構成は図８に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００５８】
このような構成であっても、上記図８に示した回路と実質的に同様な動作を行い、同じ作用効果が得られる。
【００５９】
［第３の実施形態］
図１０は、この発明の第３の実施形態に係る電圧制御発振器を示す回路図である。この図１０に示す回路は、インダクタセクション（Inductor section）７０、バラクタセクション（Varactor section）７１、ネガティブＧｍセクション（Negative-Gm section）７２及びトリミングキャパシタアレイ（Trimming capacitor array）７３等を備えている。
【００６０】
上記インダクタセクション７０は、一端が電源Ｖｄｄに接続され、他端が発振信号Ｖｏｕｔ１，Ｖｏｕｔ２を出力する発振出力端子（ノードＮ１，Ｎ２）に接続されたインダクタＬ１，Ｌ２で構成されている。
【００６１】
上記バラクタセクション７１は、アノードが上記インダクタＬ１の他端（ノードＮ１）に接続されたバラクタダイオードＣｖ１と、アノードが上記インダクタＬ２の他端（ノードＮ２）に接続されたバラクタダイオードＣｖ２とで構成されている。上記バラクタダイオードＣｖ１，Ｃｖ２のカソードは共通接続され変調端子として働く。この変調端子（ノードＮ３）に制御電圧Ｖｃｔｒｌが印加される。
【００６２】
上記ネガティブＧｍセクション７２は、Ｎチャネル型ＭＯＳＦＥＴ７４，７５で構成されている。上記ＭＯＳＦＥＴ７４のドレインはノードＮ１に接続され、上記ＭＯＳＦＥＴ７５のドレインはノードＮ２に接続される。上記ＭＯＳＦＥＴ７４，７５のソースには、トリミングキャパシタアレイ７３が接続されている。また、上記ＭＯＳＦＥＴ７５のゲートはノードＮ１に接続され、上記ＭＯＳＦＥＴ７４のゲートはノードＮ２に接続される。
【００６３】
上記トリミングキャパシタアレイ７３は、図１及び図７に示した回路と同様な構成になっている。また、上記トリミングキャパシタアレイ７３にバイアス電圧Ｖｂｉａｓを与えるバイアス電圧発生回路は、図３に示した回路と同様である。もちろん、バイアス電圧発生回路をトリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５にそれぞれ対応して設けるのではなく、前述した第１の実施形態の変形例１のように、一つのバイアス電圧発生回路からバイアス電圧Ｖｂｉａｓを与えるように構成しても良い。トリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５のうち、ＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５がオフ状態にあるもののみにスイッチ回路を介して選択的にバイアス電圧Ｖｂｉａｓを印加することで、トリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５に個別にバイアス電圧Ｖｂｉａｓを与えるのと同様な効果が得られる。
【００６４】
従って、このような構成であっても、基本的には前述した第１及び第２の実施形態と同様な動作を行い、同様な作用効果が得られる。
【００６５】
（変形例１）
本第３の実施形態では、ネガティブＧｍセクション７２をＮチャネル型ＭＯＳＦＥＴ７４，７５で構成する場合を示したが、Ｐチャネル型ＭＯＳＦＥＴで構成することもできる。この場合には、各々のＭＯＳＦＥＴのゲートをトリミングキャパシタアレイ７３側にクロスカップルに接続すれば良い。
【００６６】
［第４の実施形態］
図１１は、この発明の第４の実施形態に係る電圧制御発振器について説明するための回路図である。この図１１に示す回路は、インダクタセクション（Inductor section）７０、バラクタセクション（Varactor section）７１、ネガティブＧｍセクション（Negative-Gm section）７２及びトリミングキャパシタアレイ（Trimming capacitor array）７６等を備えている。上記インダクタセクション７０、バラクタセクション７１及びネガティブＧｍセクション７２は、図１０に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
【００６７】
一方、上記トリミングキャパシタアレイ７６は、図８及び図９に示した回路と同様な構成になっている。
【００６８】
このような構成であっても、基本的には前述した第１乃至第３の実施形態と同様な動作を行い、同様な作用効果が得られる。
【００６９】
（変形例１）
本第４の実施形態では、上述した第３の実施形態と同様に、ネガティブＧｍセクション７２をＮチャネル型ＭＯＳＦＥＴ７４，７５で構成する場合を示したが、各々のＭＯＳＦＥＴのゲートをトリミングキャパシタアレイ７６側にクロスカップルに接続することにより、Ｐチャネル型ＭＯＳＦＥＴで構成することもできる。
【００７０】
［第５の実施形態］
図１２は、この発明の第５の実施形態に係る電圧制御発振器について説明するための回路図である。この図１２に示す回路は、インダクタセクション（Inductor section）８０、バラクタセクション（Varactor section）８１、ネガティブＧｍセクション（Negative-Gm section）８２及びトリミングキャパシタアレイ（Trimming capacitor array）８３等を備えている。
【００７１】
上記インダクタセクション８０は、電流源Ｉ１，Ｉ２とインダクタＬ１で構成されている。上記電流源Ｉ１は電源ＶｄｄとインダクタＬ１の一端（発振出力端子、ノードＮ１）との間に接続され、上記電流源Ｉ２は電源ＶｄｄとインダクタＬ１の他端（発振出力端子、ノードＮ２）との間に接続される。
【００７２】
上記バラクタセクション８１は、アノードが上記インダクタＬ１の一端（ノードＮ１）に接続されたバラクタダイオードＣｖ１と、アノードが上記インダクタＬ１の他端（ノードＮ２）に接続されたバラクタダイオードＣｖ２とで構成されている。上記バラクタダイオードＣｖ１，Ｃｖ２のカソードには変調端子（ノードＮ３）が接続され、制御電圧Ｖｃｔｒｌが印加される。
【００７３】
上記ネガティブＧｍセクション８２は、Ｎチャネル型ＭＯＳＦＥＴ８４，８５で構成されている。上記ＭＯＳＦＥＴ８４のドレインはノードＮ１に接続され、上記ＭＯＳＦＥＴ８５のドレインはノードＮ２に接続される。上記ＭＯＳＦＥＴ８４，８５のソースは、トリミングキャパシタアレイ８３に接続されている。また、上記ＭＯＳＦＥＴ８４，８５のゲートは、ノードＮ２，Ｎ１にクロスカップルに接続される。
【００７４】
上記トリミングキャパシタアレイ８３は、図１、図７及び図１０に示した回路と同様な構成になっている。また、上記トリミングキャパシタアレイ８３にバイアス電圧Ｖｂｉａｓを与えるバイアス電圧発生回路は、図３に示した回路と同様である。もちろん、バイアス電圧発生回路をトリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５にそれぞれ対応して設けるのではなく、前述した第１の実施形態の変形例１のように、一つのバイアス電圧発生回路からバイアス電圧Ｖｂｉａｓを与えるように構成しても良い。トリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５のうち、ＭＯＳＦＥＴ２６−０〜２６−５，２７−０〜２７−５がオフ状態にあるもののみにスイッチ回路を介して選択的にバイアス電圧Ｖｂｉａｓを印加することで、トリミングキャパシタＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５に個別にバイアス電圧Ｖｂｉａｓを与えるのと同様な効果が得られる。
【００７５】
従って、このような構成であっても、基本的には前述した第１乃至第４の実施形態と同様な動作を行い、同様な作用効果が得られる。
【００７６】
（変形例１）
本第５の実施形態では、上述した第３，第４の実施形態と同様に、ネガティブＧｍセクション８２をＮチャネル型ＭＯＳＦＥＴ８４，８５で構成する場合を示したが、各々のＭＯＳＦＥＴのゲートをトリミングキャパシタアレイ８３側にクロスカップルに接続することにより、Ｐチャネル型ＭＯＳＦＥＴで構成することもできる。
【００７７】
［第６の実施形態］
図１３は、この発明の第６の実施形態に係る電圧制御発振器について説明するための回路図である。この図１３に示す回路は、インダクタセクション（Inductor section）８０、バラクタセクション（Varactor section）８１、ネガティブＧｍセクション（Negative-Gm section）８２及びトリミングキャパシタアレイ（Trimming capacitor array）８６等を備えている。上記インダクタセクション８０、バラクタセクション８１及びネガティブＧｍセクション８２は、図１２に示した回路と同様である。また、上記トリミングキャパシタアレイ８６は、図８、図９及び図１１に示した回路と同様な構成になっている。
【００７８】
よって、同一部分に同じ符号を付してその詳細な説明は省略する。
【００７９】
このような構成であっても、基本的には前述した第１乃至第３の実施形態と同様な動作を行い、同様な作用効果が得られる。
【００８０】
（変形例１）
なお、図１０乃至図１３の回路と同様にして、ネガティブＧｍセクション８２のＭＯＳＦＥＴをＰチャネル型ＭＯＳＦＥＴで構成することもできる。
【００８１】
［第７の実施形態］
図１４は、この発明の第７の実施形態に係る電圧制御発振器について説明するための回路図である。この図１４に示す回路は、インダクタセクション（Inductor section）２０、バラクタセクション（Varactor section）２１、ネガティブＧｍセクション（Negative-Gm section）２２及びトリミングキャパシタセクション（Trimming capacitor section）９０等を備えている。上記インダクタセクション２０、バラクタセクション２１及びネガティブＧｍセクション２２は、図１に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
【００８２】
上記トリミングキャパシタセクション９０は、キャパシタＣ５，Ｃ６、ＭＯＳＦＥＴ９１及び抵抗Ｒ７，Ｒ８を備えている。上記キャパシタＣ５の一方の電極はノードＮ１に接続され、上記キャパシタＣ６の一方の電極はノードＮ２に接続される。上記キャパシタＣ５，Ｃ６の他方の電極間にはＭＯＳＦＥＴ９１のソース／ドレインが接続され、そのゲートに信号Ｔ＜０＞が供給される。また、ＭＯＳＦＥＴ９１のソース／ドレインには抵抗Ｒ７，Ｒ８の一端がそれぞれ接続される。これらの抵抗Ｒ７，Ｒ８の他端には、バイアス電圧Ｖｂｉａｓが印加される。このバイアス電圧Ｖｂｉａｓは、図３に示した回路で生成される。
【００８３】
上記のような構成において、発振出力端子（ノードＮ１，Ｎ２）の接合容量を低減するときには、スイッチ信号Ｔ＜０＞を“Ｌ”レベルにしてＭＯＳＦＥＴ９１をオフ状態にし、この状態で抵抗Ｒ７，Ｒ８を介してＭＯＳＦＥＴ９１のソース，ドレインをバイアスする。これによって、ＭＯＳＦＥＴ９１のソース−ウェル領域間、及びドレイン−ウェル領域間を逆バイアスして接合容量を低減できる。また、スイッチ信号Ｔ＜０＞を“Ｈ”レベルにした時には、ＭＯＳＦＥＴ９１がオン状態になり接合容量は高くなる。この際、抵抗Ｒ７，Ｒ８を介してＭＯＳＦＥＴ９１のソース，ドレインにバイアス電圧Ｖｂｉａｓが印加されているので、ＭＯＳＦＥＴ９１のソース，ドレインからＰウェル領域に順方向電流が流れるのを防止できる。
【００８４】
従って、第１乃至第５の実施形態に比べて発振周波数の調整範囲が狭くなるものの、このような構成であっても前述した各実施形態と同様な作用効果が得られる。
【００８５】
（変形例１）
図１５は、上記図１４に示した電圧制御発振器におけるバラクタセクション２２の他の構成例を示している。図１５に示す回路２２’は、図１に示したバラクタセクション２２における線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２及び抵抗Ｒ１，Ｒ２を削除した構成である。
【００８６】
他の基本的な構成は図１４に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００８７】
このような構成であっても、基本的には上述した第７の実施形態と同様な作用効果が得られる。
【００８８】
［第８の実施形態］
図１６は、この発明の第８の実施形態に係る電圧制御発振器について説明するための回路図である。図１６に示す回路は、図１０及び図１１に示した回路におけるトリミングキャパシタアレイ７３，７６を図１４及び図１５に示した回路におけるトリミングキャパシタセクション９０に置き換えたものである。
【００８９】
このような構成であっても、第１乃至第５の実施形態に比べて発振周波数の調整範囲が狭くなるものの、基本的には上述した各実施形態と同様な作用効果が得られる。
【００９０】
［第９の実施形態］
図１７は、この発明の第９の実施形態に係る電圧制御発振器について説明するための回路図である。図１７に示す回路は、図１２及び図１３に示した回路におけるトリミングキャパシタアレイ８３，８６を図１４乃至図１６に示した回路におけるトリミングキャパシタセクション９０に置き換えたものである。
【００９１】
このような構成であっても、第１乃至第５の実施形態に比べて発振周波数の調整範囲が狭くなるものの、基本的には上述した各実施形態と同様な作用効果が得られる。
【００９２】
以上第１乃至第９実施形態とその変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９３】
【図１】この発明の第１の実施形態に係る電圧制御発振器を示す回路図。
【図２】図１に示した電圧制御発振器が用いられる無線通信回路を示すブロック図。
【図３】図１に示した電圧制御発振器にバイアス電圧を与えるバイアス電圧発生回路について説明するためのもので、一部を抽出して構成例を示す回路図。
【図４】図１に示した電圧制御発振器における制御電圧と発振信号の発振周波数との関係を示す特性図。
【図５】図１及び図２に示した回路を用いた場合の発振信号及びノードＮ４の波形と非特許文献１の技術とを比較して示す波形図。
【図６】図１に示した電圧制御発振器におけるネガティブＧｍセクションの他の構成例を示す回路図。
【図７】図１に示した電圧制御発振器におけるバラクタセクションの他の構成例を示す回路図。
【図８】この発明の第２の実施形態に係る電圧制御発振器について説明するための回路図。
【図９】図８に示した電圧制御発振器の変形例について説明するためのもので、バラクタセクションの他の構成例を示す回路図。
【図１０】この発明の第３の実施形態に係る電圧制御発振器を示す回路図。
【図１１】この発明の第４の実施形態に係る電圧制御発振器について説明するための回路図。
【図１２】この発明の第５の実施形態に係る電圧制御発振器について説明するための回路図。
【図１３】この発明の第６の実施形態に係る電圧制御発振器について説明するための回路図。
【図１４】この発明の第７の実施形態に係る電圧制御発振器について説明するための回路図。
【図１５】図１４に示した電圧制御発振器におけるバラクタセクションの他の構成例を示す回路図。
【図１６】この発明の第８の実施形態に係る電圧制御発振器について説明するための回路図。
【図１７】この発明の第９の実施形態に係る電圧制御発振器について説明するための回路図。
【符号の説明】
【００９４】
１０…電圧制御発振器、２０…インダクタセクション、２１…ネガティブＧｍセクション、２２…バラクタセクション、２３…トリミングキャパシタアレイ、２４，２５…インバータ、Ｖｏｕｔ１，Ｖｏｕｔ２…発振信号、Ｎ１，Ｎ２…ノード（発振出力端子）、Ｌ１，Ｌ２…インダクタ、Ｃｍｉｍ１，Ｃｍｉｍ２…線形キャパシタ、Ｃｖ１，Ｃｖ２…バラクタダイオード（電圧可変容量素子）、Ｒ１，Ｒ２…抵抗、Ｖｃｔｒｌ…制御電圧、Ｖｂｉａｓ…バイアス電圧、ＴＣ１−０〜ＴＣ１−５，ＴＣ２−０〜ＴＣ２−５…トリミングキャパシタ、Ｃ１０〜Ｃ１５，Ｃ２０〜Ｃ２５…キャパシタ、２６−０〜２６−５，２７−０〜２７−５…ＭＯＳＦＥＴ、Ｒ１０〜Ｒ１５，Ｒ２０〜Ｒ２５…抵抗。
【図１】
2006060395.tif 000003
【図２】
2006060395.tif 000004
【図３】
2006060395.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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