(57)【要約】【課題】層間絶縁膜の凹凸の緩和にＳＯＧ膜が利用され、かつ段違いにホールが接近して形成される場合でも回路配線に信頼性が得られる半導体装置及びその製造方法を提供する。【解決手段】コンタクトホール１２とビアホール１５の平面的な離間距離Ｄ１は、１μｍ以下の最小スペースとなっている。周辺回路領域に隣り合うメモリセル領域の境界に沿って第１層目金属配線層によるダミーパターン１８が形成されている。このダミーパターン１８は、ＳＯＧ膜塗布時、その膜流動性によりメモリセル領域側に過剰に移動しようとするのを塞き止める。これにより、凹凸の密なメモリセル領域へのＳＯＧ膜の塗布に関し、メモリセル領域内部と最外周とで残り方が変わらないようにする。【選択図】    図１
2006140185.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する層間絶縁膜を有した半導体装置であって、
前記多層配線に応じた凹凸の密な第１領域と、
前記多層配線に応じた、前記第１領域に比べて凹凸の密度が低い第２領域と、
前記第２領域に隣り合う前記第１領域の境界に沿って設けられた前記第１領域への前記塗布膜の移動量を制御するダミーパターンと、
を含む導体装置。
【請求項２】
前記ダミーパターンは、前記多層配線のうちの第１層目金属配線によって形成されている請求項１記載の半導体装置。
【請求項３】
前記ダミーパターンは、前記第１領域の最外周において前記第１領域内部と同等の配線密度が得られる形状とした請求項１または２記載の半導体装置。
【請求項４】
前記ダミーパターンは、少なくとも前記第１領域の最外周に隣り合う側において、前記第１領域内部に存在する配線パターンと同じパターンを有する請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
前記第１領域は、
前記半導体基板上へのコンタクトホールと、
前記コンタクトホールに接続される第１層目金属配線と、
平面的に前記コンタクトホールと１μｍ以下の離間距離をもって隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、
前記ビアホールに接続される第２層目金属配線と、
を含む請求項１〜４いずれか一つに記載の半導体装置。
【請求項６】
半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する層間絶縁膜を有した半導体装置であって、
前記多層配線に応じた凹凸の密な第１領域と、
前記多層配線に応じた、前記第１領域に比べて凹凸の密度が低い第２領域と、
を含み、
前記第１領域の所定パターンのうち最外周では、少なくとも前記塗布膜の被覆の影響に応じて前記第１領域内部のそれとは異なったレイアウト箇所を有する半導体装置。
【請求項７】
前記第１領域の所定パターンは、
前記半導体基板上へのコンタクトホールと、
前記コンタクトホールに接続される第１層目金属配線と、
平面的に前記コンタクトホールと１μｍ以下の離間距離をもって隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、
前記ビアホールに接続される第２層目金属配線と、
を含み、
前記第１領域の所定パターンのうち最外周では、
前記半導体基板上へのコンタクトホールと、
前記コンタクトホールに接続される第１層目金属配線と、
平面的に前記コンタクトホールと１μｍより大きい離間距離をもって隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、
前記ビアホールに接続される第２層目金属配線と、
を含む請求項６記載の半導体装置。
【請求項８】
前記第１領域の所定パターンは、
前記半導体基板上へのコンタクトホールと、
前記コンタクトホールに接続される第１層目金属配線と、
平面的に前記コンタクトホールと一列に隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、
前記ビアホールに接続される第２層目金属配線と、
を含み、
前記第１領域の所定パターンのうち最外周では、
前記半導体基板上へのコンタクトホールと、
前記コンタクトホールに接続される第１層目金属配線と、
平面的に前記コンタクトホールと斜め横に隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、
前記ビアホールに接続される第２層目金属配線と、
を含む請求項６または７記載の半導体装置。
【請求項９】
前記第１領域はメモリセル領域であり、前記第２領域はメモリの周辺回路を含む請求項１〜８いずれか一つに記載の半導体装置。
【請求項１０】
前記塗布膜はＳＯＧ膜である請求項１〜９いずれか一つに記載の半導体装置。
【請求項１１】
半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する工程を有する半導体装置の製造方法であって、
前記所定層表面が凹凸の密な第１領域と、前記第１領域に比べて凹凸が少なく前記塗布膜が溜まり易い第２領域を有し、前記第２領域に隣り合う前記第１領域への前記塗布膜の移動量を制御するためのダミーパターンを形成する半導体装置の製造方法。
【請求項１２】
前記ダミーパターンは、前記第１領域の最外周において前記第１領域内部と同等の配線密度が得られるように形成する請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ダミーパターンは、少なくとも前記第１領域の最外周に隣り合う側において、前記第１領域内部に存在する配線パターンと同じパターンを形成する請求項１１または１２いずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記第１領域は、
前記半導体基板とのコンタクトホールを形成する工程と、
前記コンタクトホールに接続される第１層目金属配線による第１配線パターンを形成する工程と、
前記塗布膜を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜を介して前記第１配線パターンと接続するためのビアホールを前記コンタクトホールから１μｍ以下の離間距離をもって形成する工程と、
前記ビアホールに接続される第２層目金属配線による第２配線パターンを形成する工程と、
を含む請求項１１〜１３いずれか一つに記載の半導体装置の製造方法。
【請求項１５】
半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する工程を有する半導体装置の製造方法であって、
前記所定層表面が凹凸の密な第１領域と、前記第１領域に比べて凹凸が少なく前記塗布膜が溜まり易い第２領域を有し、前記第１領域の所定パターンに関し、最外周では少なくとも前記塗布膜の被覆の影響に応じて前記第１領域内部よりも密度を緩和させる半導体装置の製造方法。
【請求項１６】
前記第１領域の所定パターンは、
前記半導体基板とのコンタクトホールを形成する工程と、
前記コンタクトホールに接続される第１層目金属配線による第１配線パターンを形成する工程と、
前記塗布膜を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜を介して前記第１配線パターンと接続するためのビアホールを形成する工程と、
前記ビアホールに接続される第２層目金属配線による第２配線パターンを形成する工程とを含み、
前記第１領域の所定パターンのうち最外周では、前記コンタクトホールと前記ビアホールの平面的なパターン位置での離間距離を１μｍより大きくし、前記第１領域の所定パターンのうち最外周以外では、前記コンタクトホールと前記ビアホールの平面的なパターン位置での離間距離を１μｍ以下とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１領域の所定パターンは、
前記半導体基板とのコンタクトホールを形成する工程と、
前記コンタクトホールに接続される第１層目金属配線による第１配線パターンを形成する工程と、
前記塗布膜を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜を介して前記第１配線パターンと接続するためのビアホールを形成する工程と、
前記ビアホールに接続される第２層目金属配線による第２配線パターンを形成する工程とを含み、
前記第１領域の所定パターンのうち最外周では、前記コンタクトホールと前記ビアホールは平面的に互いに斜め横に隣り合うパターンレイアウトにし、前記第１領域の所定パターンのうち最外周以外では、前記コンタクトホールと前記ビアホールは平面的に一列に隣り合うパターンレイアウトにする請求項１５または１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に半導体基板上の集積回路配線に関し、多層配線の影響で凹凸を現出した所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する層間絶縁膜を有した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、素子に関係する多層配線層の間に層間絶縁膜を設け、半導体集積回路を構成する。層間絶縁膜は、多層配線の影響による凹凸を緩和し、ホールや配線形成表面をより平坦化する必要がある。これにより、フォトリソグラフィ工程で精度の高いマスクパターンが得られ、所望のホール、配線パターン等を形成することができる。
【０００３】
層間絶縁膜のうち、段差を被覆し、凹凸を緩和する膜の一つとしてＳＯＧ（spin on glass）膜が知られている。ＳＯＧ膜は、シラノールのような珪素化合物を有機溶剤に溶かした塗布部材である。ＳＯＧ膜は、層間絶縁膜の凹凸表面に回転塗布し、段差部分の補助的な埋め込み材として利用されることが多い。ＳＯＧ膜は、回転塗布後、４００℃程度の温度でベーキングされる。
【０００４】
ところで、半導体メモリ回路は、所定のセルパターンが繰り返し配置されているメモリセル領域と、周辺回路を有する。メモリセル領域は配線密度が高く、これに対して周辺回路は配線密度が低い。これにより、半導体メモリ回路は、配線形成途中の所定層において凹凸の密な領域と、それに比べて凹凸の密度が低い領域ができる。
【０００５】
半導体メモリ回路は、上記構成ゆえ、最外周のセルレイアウトを境にパターンが大きく変わる。従来、メモリセル領域や周辺回路部分の凹凸を改善するため、ポリシリコンのダミーパターンを付加する技術が開示されている（例えば、特許文献１参照）。ＳＯＧ膜を利用する前にポリシリコンのダミーパターンを形成することにより、凹部を埋めておく。あるいは、ポリシリコンのダミーパターンをＳＯＧ膜の代替部材とする。この構成によれば、ポリシリコンのダミーパターンを形成するためのフォトリソグラフィ工程、エッチング工程を要し、他のポリシリコン加工と同時に行うとしても、多量のダミーパターン配置をすべて合わせなければならない。
【特許文献１】特開平６−３４９７３０号公報（４−７頁、図１−図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば半導体メモリ回路は、上記したように最外周のセルレイアウトを境にパターンが大きく変わる。半導体メモリ回路は、所定層表面の凹凸をより平坦化するためにＳＯＧ膜が利用される。すると、ＳＯＧ膜は、配線のレイアウトにより、残り方が変わってしまう。例えば、段違いにホールが接近して形成される場合について問題があり、以下に説明する。
【０００７】
図５は、ＳＯＧ膜利用に関する問題点を示す段面図である。半導体基板３０上に第１の層間絶縁膜３１を介して基板へのコンタクトホール３２を形成する。コンタクトホール３２に接続する第１層目金属配線による配線パターン３３を形成し、第２の層間絶縁膜３４を形成する。第２の層間絶縁膜３４はＣＶＤ絶縁膜３４１と３４３の間にＳＯＧ膜３４２を設ける。すなわち、ＣＶＤ絶縁膜３４１は、下方の層間絶縁膜３１や配線パターン３３の形状を反映した凹凸を有する。そこで、ＣＶＤ絶縁膜３４１上にＳＯＧ膜３４２を形成する。ＳＯＧ膜３４２は凹部に残留し、凹凸の段差を緩和する。その後、ＳＯＧ膜３４２上を含んでＣＶＤ絶縁膜３４３を形成するのである。このような第２の層間絶縁膜３４上に配線パターン３３に通じるビアホール３５を開口する。その後、ビアホール３５に接続する第２層目金属配線による配線パターン３６を形成し、配線パターン３３とのビアコンタクトを形成する。
【０００８】
上記コンタクトホール３２とビアホール３５は、相当接近して配置されている。この場合、ＳＯＧ膜が意図した量より多く残っていると、ビアホール形成時にＳＯＧ膜３４２がビアホール側壁に露出する恐れがある（Ｇ１）。ビアホール形成のエッチング時にＳＯＧ膜３４２が露出すると、ガス放出を起こし易い。この脱ガスにより配線パターン３５の付きまわりが劣化し、抵抗上昇などを伴う不具合が発生する。このような問題は、上記半導体メモリ回路においては最外周のセルレイアウトに起こり易い。
【０００９】
本発明は、上記のような事情を考慮してなされたもので、層間絶縁膜の凹凸の緩和にＳＯＧ膜が利用され、かつ段違いにホールが接近して形成される場合でも回路配線に信頼性が得られる半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する層間絶縁膜を有した半導体装置であって、前記多層配線に応じた凹凸の密な第１領域と、前記多層配線に応じた、前記第１領域に比べて凹凸の密度が低い第２領域と、前記第２領域に隣り合う前記第１領域の境界に沿って設けられた前記第１領域への前記塗布膜の移動量を制御するダミーパターンと、を含む。
【００１１】
上記本発明に係る半導体装置によれば、凹凸の密度が低い第２領域に隣り合う凹凸の密な第１領域の最外周には、流動性の高い塗布膜が過剰に移動してくる可能性が高い。第１領域への塗布膜の過剰な移動はダミーパターンによって塞き止められる。これにより、凹凸の密な第１領域への塗布膜に関し、第１領域内部と最外周とで残り方が変わらないようにする。
【００１２】
なお、上記本発明に係る半導体装置において、次のいずれかの特徴を有することにより、凹凸の密な第１領域への塗布膜の被覆または残り方を、最外周まで一定化させる。
前記ダミーパターンは、前記第１領域の最外周において前記第１領域内部と同等の配線密度が得られる形状としたことを特徴とする。
前記ダミーパターンは、少なくとも前記第１領域の最外周に隣り合う側において、前記第１領域内部に存在する配線パターンと同じパターンを有することを特徴とする。
【００１３】
また、上記本発明に係る半導体装置において、前記第１領域は、前記半導体基板上へのコンタクトホールと、前記コンタクトホールに接続される第１層目金属配線と、平面的に前記コンタクトホールと１μｍ以下の離間距離をもって隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、前記ビアホールに接続される第２層目金属配線と、を含むことを特徴とする。段違いにホールが相当（１μｍ以下）に接近して形成される場合にダミーパターンの作用効果はより絶大である。
【００１４】
本発明に係る半導体装置は、半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する層間絶縁膜を有した半導体装置であって、前記多層配線に応じた凹凸の密な第１領域と、前記多層配線に応じた、前記第１領域に比べて凹凸の密度が低い第２領域と、を含み、前記第１領域の所定パターンのうち最外周では、少なくとも前記塗布膜の被覆の影響に応じて前記第１領域内部のそれとは異なったレイアウト箇所を有することを特徴とする。
【００１５】
上記本発明に係る半導体装置によれば、凹凸の密度が低い第２領域に隣り合う凹凸の密な第１領域の最外周には、流動性の高い塗布膜が過剰に移動してくる可能性が高い。そこで、第１領域の最外周においては、第１領域への塗布膜の過剰な移動を見越して、要所が塗布膜の影響をあまり受けないようなレイアウトに変更した形態をとる。これにより、凹凸の密な第１領域への塗布膜の被覆または残り方について、最外周まで不具合のないようにする。
【００１６】
上記本発明に係る半導体装置において、前記第１領域の所定パターンは、前記半導体基板上へのコンタクトホールと、前記コンタクトホールに接続される第１層目金属配線と、平面的に前記コンタクトホールと１μｍ以下の離間距離をもって隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、前記ビアホールに接続される第２層目金属配線と、を含み、前記第１領域の所定パターンのうち最外周では、前記半導体基板上へのコンタクトホールと、前記コンタクトホールに接続される第１層目金属配線と、平面的に前記コンタクトホールと１μｍより大きい離間距離をもって隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、前記ビアホールに接続される第２層目金属配線と、を含むことを特徴とする。段違いにホールが相当に接近して形成される場合に、第１領域の所定パターンにおける最外周のパターンを調整し、塗布膜の被覆または残り方に不具合のないようにする。
【００１７】
また、上記本発明に係る半導体装置において、前記第１領域の所定パターンは、前記半導体基板上へのコンタクトホールと、前記コンタクトホールに接続される第１層目金属配線と、平面的に前記コンタクトホールと一列に隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、前記ビアホールに接続される第２層目金属配線と、を含み、前記第１領域の所定パターンのうち最外周では、前記半導体基板上へのコンタクトホールと、前記コンタクトホールに接続される第１層目金属配線と、平面的に前記コンタクトホールと斜め横に隣り合う前記層間絶縁膜上に形成された前記第１層目金属配線に通じるビアホールと、前記ビアホールに接続される第２層目金属配線と、を含むことを特徴とする。段違いにホールが相当に接近して形成される場合に、第１領域の所定パターンにおける最外周のパターンを調整し、塗布膜の被覆または残り方に不具合のないようにする。
【００１８】
上記した各々各本発明に係る半導体装置において、次のいずれかの特徴を有して信頼性の高い半導体装置の製作に寄与する。
前記第１領域はメモリセル領域であり、前記第２領域はメモリの周辺回路を含むことを特徴とする。
前記塗布膜はＳＯＧ膜であることを特徴とする。
【００１９】
上記本発明に係る半導体装置の製造方法は、半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する工程を有する半導体装置の製造方法であって、前記所定層表面が凹凸の密な第１領域と、前記第１領域に比べて凹凸が少なく前記塗布膜が溜まり易い第２領域を有し、前記第２領域に隣り合う前記第１領域への前記塗布膜の移動量を制御するためのダミーパターンを形成することを特徴とする。
【００２０】
上記本発明に係る半導体装置の製造方法によれば、凹凸頻度が少なく塗布膜が溜まり易い第２領域に隣り合う凹凸の密な第１領域の最外周には、流動性の高い塗布膜が過剰に移動してくる可能性が高い。第１領域への塗布膜の過剰な移動はダミーパターンを形成することによって塞き止められる。これにより、凹凸の密な第１領域への塗布膜の被覆に関し、第１領域内部と最外周とで残り方が変わらないようにする。
【００２１】
上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を有することによって、凹凸の密な第１領域への塗布膜の被覆または残り方を、最外周まで一定化させる。
前記ダミーパターンは、前記第１領域の最外周において前記第１領域内部と同等の配線密度が得られるように形成することを特徴とする。
前記ダミーパターンは、少なくとも前記第１領域の最外周に隣り合う側において、前記第１領域内部に存在する配線パターンと同じパターンを形成することを特徴とする。
【００２２】
また、上記本発明に係る半導体装置の製造方法において、前記第１領域は、前記半導体基板とのコンタクトホールを形成する工程と、前記コンタクトホールに接続される第１層目金属配線による第１配線パターンを形成する工程と、前記塗布膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜を介して前記第１配線パターンと接続するためのビアホールを前記コンタクトホールから１μｍ以下の離間距離をもって形成する工程と、前記ビアホールに接続される第２層目金属配線による第２配線パターンを形成する工程と、を含むことを特徴とする。段違いにホールが相当に接近して形成される場合にダミーパターン形成による作用効果はより絶大である。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板上の集積回路における多層配線の影響で凹凸を有する所定層表面に、流動性の高い塗布膜を被覆して凹凸をより平坦化する工程を有する半導体装置の製造方法であって、前記所定層表面が凹凸の密な第１領域と、前記第１領域に比べて凹凸が少なく前記塗布膜が溜まり易い第２領域を有し、前記第１領域の所定パターンに関し、最外周では少なくとも前記塗布膜の被覆の影響に応じて前記第１領域内部よりも密度を緩和させることを特徴とする。
【００２４】
上記本発明に係る半導体装置の製造方法によれば、凹凸頻度が少なく塗布膜が溜まり易い第２領域に隣り合う凹凸の密な第１領域の最外周には、流動性の高い塗布膜が過剰に移動してくる可能性が高い。そこで、第１領域の最外周においては、第１領域への塗布膜の過剰な移動を見越して、要所が塗布膜の影響をあまり受けないようレイアウトの厳しい箇所を緩和した形態をとる。これにより、凹凸の密な第１領域への塗布膜の被覆または残り方について、最外周まで不具合のないようにする。
【００２５】
上記本発明に係る半導体装置の製造方法において、前記第１領域の所定パターンは、前記半導体基板とのコンタクトホールを形成する工程と、前記コンタクトホールに接続される第１層目金属配線による第１配線パターンを形成する工程と、前記塗布膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜を介して前記第１配線パターンと接続するためのビアホールを形成する工程と、前記ビアホールに接続される第２層目金属配線による第２配線パターンを形成する工程とを含み、前記第１領域の所定パターンのうち最外周では、前記コンタクトホールと前記ビアホールの平面的なパターン位置での離間距離を１μｍより大きくし、前記第１領域の所定パターンのうち最外周以外では、前記コンタクトホールと前記ビアホールの平面的なパターン位置での離間距離を１μｍ以下とすることを特徴とする。段違いにホールが相当に接近して形成される場合に、第１領域の所定パターンにおける最外周のパターンを調整し、塗布膜の被覆または残り方に不具合のないようにする。
【００２６】
また、上記本発明に係る半導体装置の製造方法において、前記第１領域の所定パターンは、前記半導体基板とのコンタクトホールを形成する工程と、前記コンタクトホールに接続される第１層目金属配線による第１配線パターンを形成する工程と、前記塗布膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜を介して前記第１配線パターンと接続するためのビアホールを形成する工程と、前記ビアホールに接続される第２層目金属配線による第２配線パターンを形成する工程とを含み、前記第１領域の所定パターンのうち最外周では、前記コンタクトホールと前記ビアホールは平面的に互いに斜め横に隣り合うパターンレイアウトにし、前記第１領域の所定パターンのうち最外周以外では、前記コンタクトホールと前記ビアホールは平面的に一列に隣り合うパターンレイアウトにすることを特徴とする。段違いにホールが相当に接近して形成される場合に、第１領域の所定パターンにおける最外周のパターンを調整し、塗布膜の被覆または残り方に不具合のないようにする。
【発明を実施するための形態】
【００２７】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す平面図である。図２は、図１のＦ２−Ｆ２線に沿う断面図、図３は、図１のＦ３−Ｆ３線に沿う断面図である。これらの図は、半導体メモリ集積回路の一部パターンを示している。メモリセル領域は、所定のセルレイアウトパターンの繰り返しであり、配線密度が高く、多層配線に応じた凹凸の密な領域である。ここではメモリセル領域の電源線に関係するレイアウトパターンを示している。これに対して周辺回路は、セルトランジスタより大きな素子で形成され、かつメモリセル領域に比べて配線密度が低い。
【００２８】
各図を参照してメモリセル領域に関するセルレイアウトパターンの一部を説明する。半導体基板１０上に第１の層間絶縁膜１１を介して基板１０へのコンタクトホール１２が形成されている。第１層目金属配線による配線パターン１３は、コンタクトホール１２に接続されている。第２の層間絶縁膜１４は、配線パターン１３上を含む層間絶縁膜１１上に形成されている。層間絶縁膜１４は、ＣＶＤ酸化膜１４１と１４３の間にＳＯＧ膜１４２が設けてある。すなわち、ＣＶＤ酸化膜１４１は、下方の層間絶縁膜１１や配線パターン１３の形状を反映した凹凸を有する。
【００２９】
そこでＣＶＤ酸化膜１４１上にＳＯＧ膜１４２が形成される。ＳＯＧ膜１４２は凹部に残留し、凹凸の段差を緩和する。ＣＶＤ酸化膜１４２は、ＣＶＤ酸化膜１４１及びＳＯＧ膜１４２上に形成されている。これにより、層間絶縁膜１４表面は凹凸が緩和されより平坦化される。このような第２の層間絶縁膜１４上に配線パターン１３に通じるビアホール１５が開口されている。第２層目金属配線による配線パターン１６は、ビアホール１５に接続され、配線パターン１３とのビアコンタクトが形成されている。
【００３０】
コンタクトホール１２とビアホール１５は、相当接近して配置されている。この場合、コンタクトホール１２とビアホール１５の平面的な離間距離Ｄ１は、１μｍ以下の最小スペースとなっている。このような構成では、ＳＯＧ膜１４２が意図した量より多く残っていると、ビアホール１５形成時にＳＯＧ膜１４２が露出することによる脱ガスが懸念される（図５参照）。
【００３１】
ＳＯＧ膜１４２が意図した量より多く残り易いのは、最外周のセルレイアウトである。メモリセル領域に比べて凹凸が少なくＳＯＧ膜が溜まり易い周辺回路領域が隣接しているからである。そこで第１実施形態では、周辺回路領域に隣り合うメモリセル領域の境界に沿ってダミーパターン１８を形成する。このダミーパターン１８は、ＳＯＧ膜１４２塗布時、その膜流動性によりメモリセル領域側に過剰に移動しようとするのを塞き止める。これにより、凹凸の密なメモリセル領域へのＳＯＧ膜１４２の塗布に関し、図２と図３に示すように、メモリセル領域内部と最外周とで残り方が変わらないようにする。
【００３２】
なお、ダミーパターン１８は、より好ましい形態として次のようなことがいえる。ダミーパターン１８は、メモリセル領域の最外周においてメモリセル領域内部と同等の配線密度が得られる形状とする。あるいは、ダミーパターン１８は、少なくともメモリセル領域の最外周に隣り合う側において、メモリセル領域内部に存在する配線パターンと同じパターンを有する形状とする。つまり、配線パターン１７の配置位置と同じようにする。
【００３３】
上記実施形態の構成によれば、ダミーパターン１８を設けたことにより、メモリセル領域の最外周においてもメモリセル領域内部に存在するパターンと同等になる。すなわち、図３に示すように、メモリセル領域の最外周においてもメモリセル領域内部に存在するＳＯＧ膜１４２の残り方（図２）と変わりないものとなる。これにより、信頼性が向上する。
【００３４】
上記図２または図３に示した構成の製造方法の要部を以下に説明する。半導体基板１０上にＣＶＤ法により第１の層間絶縁膜１１を形成後、基板１０へのコンタクトホール１２を形成する。コンタクトホール１２は、フォトリソグラフィ工程を経て形成したエッチングマスクに従って所定時間ウェットエッチングがなされた後、ドライエッチングして形成する。次に、第１層目アルミニウム配線による配線パターン１３を形成し、コンタクトホール１２と接続する。この配線パターン１３の形成と同時に、第１層目アルミニウム配線によって配線パターン１７及びダミーパターン１８を形成する。
【００３５】
次に、第２の層間絶縁膜１４を形成するが、平坦化するため、ＣＶＤ酸化膜１４１と１４３の間でＳＯＧ膜１４２を利用する。すなわち、ＣＶＤ酸化膜１４１を形成後、ＳＯＧ膜１４２をスピン塗布する。ＳＯＧ膜１４２は凹部に残留し、凹凸の段差を緩和する。ダミーパターン１８の作用によりメモリセル領域の最外周においてもメモリセル領域内部に存在するＳＯＧ膜１４２の残り方と変わりない（図２、図３参照）。これにより、層間絶縁膜１４表面は凹凸が緩和されより平坦化される。
【００３６】
このような第２の層間絶縁膜１４上に配線パターン１３に通じるビアホール１５を開口する。ビアホール１５においても、フォトリソグラフィ工程を経て形成したエッチングマスクに従って所定時間ウェットエッチングがなされた後、ドライエッチングがなされる。コンタクトホール１２とビアホール１５は平面的に１μｍ以下に接近したレイアウトとなる（Ｄ１）。次に、第２層目アルミニウム配線による配線パターン１６を形成する。これにより、配線パターン１６は、ビアホール１５に接続され、配線パターン１３とのビアコンタクトが形成される。
【００３７】
上記製造方法によれば、凹凸頻度が少なくＳＯＧ膜が溜まり易い周辺回路領域に隣り合う凹凸の密なメモリセル領域の最外周には、流動性の高いＳＯＧ膜が過剰に移動してくる可能性が高い。ダミーパターンを形成することによってＳＯＧ膜の過剰な移動を阻止することができる。これにより、メモリセル領域へのＳＯＧ膜の残り方がメモリセル領域内部と最外周とで変わらないようになる。段違いにホールが相当（１μｍ以下）に接近して形成される場合、ダミーパターン形成による作用効果はより絶大となる。
【００３８】
図４は、本発明の第２実施形態に係る半導体装置の要部構成を示す平面図である。前記第１実施形態の図１に比べて、ダミーパターン１８を省き、その代わりにメモリセル領域最外周のパターンレイアウトを異ならせた構成となっている。その他の構成は前記第１実施形態と同様である。図１と同様の箇所には同一の符号を付す。
【００３９】
メモリセル領域最外周のパターンレイアウトについて図４を参照すると、コンタクトホール１２とビアホール１５は、平面的に斜め横に隣り合う配置となっている。第１層目金属配線による配線パターン１３はＬ字形になっている。メモリセル領域最外周以外のメモリセル領域内部のコンタクトホール１２とビアホール１５は、第１実施形態と同様に平面的に一列に隣り合う配置となっている。これにより、最外周のパターンのみコンタクトホール１２とビアホール１５の離間距離を若干大きくする。すなわち、メモリセル領域最外周においては、ＳＯＧ膜（１４２）の被覆または残り方がメモリセル領域内部と若干違って多くなっても、不具合のないようにパターン密度を緩和し、寸法の調整が可能である。
【００４０】
上記構成において、メモリセル領域最外周以外のメモリセル領域内部におけるコンタクトホール１２とビアホール１５の平面的な離間距離Ｄ１は、１μｍ以下の最小スペースとなっている。そして、メモリセル領域最外周のコンタクトホール１２とビアホール１５の平面的な離間距離Ｄ２は、１μｍより大きくなっている。このような構成により、ＳＯＧ膜（１４２）が意図した量より多く残っていても、ビアホール１５形成時にＳＯＧ膜（１４２）が露出する恐れはない。また、周辺回路領域に隣り合うメモリセル領域の境界スペースで、ＳＯＧ膜（１４２）が露出しないようにコンタクトホール１２とビアホール１５の平面的な離間距離Ｄ２を調整することができる。
【００４１】
上記実施形態の構成によれば、凹凸の密度が低い周辺回路領域に隣り合う凹凸の密なメモリセル領域の最外周には、流動性の高いＳＯＧ膜が過剰に移動してくる可能性が高い。そこで、モリセル領域の最外周においては、モリセル領域へのＳＯＧ膜の過剰な移動を見越して、元来寸法の厳しい要所がＳＯＧ膜膜の影響をあまり受けないようなレイアウトに変更した形態をとる。これにより、メモリセル領域へのＳＯＧ膜の被覆または残り方について、最外周まで不具合のないようにすることができる。
【００４２】
上記図４に示した構成の製造方法の要部を、図２を参照しながら以下に説明する。半導体基板１０上にＣＶＤ法により第１の層間絶縁膜１１を形成後、基板１０へのコンタクトホール１２を形成する。コンタクトホール１２は、フォトリソグラフィ工程を経て形成したエッチングマスクに従って所定時間ウェットエッチングがなされた後、ドライエッチングして形成する。次に、第１層目アルミニウム配線による配線パターン１３を形成し、コンタクトホール１２と接続する。この配線パターン１３の形成と同時に、第１層目アルミニウム配線によって配線パターン１７を形成する。また、メモリセル領域最外周の配線パターン１３は図４に示すようにＬ字パターンとする。
【００４３】
次に、第２の層間絶縁膜１４を形成するが、平坦化するため、ＣＶＤ酸化膜１４１と１４３の間でＳＯＧ膜１４２を利用する。すなわち、ＣＶＤ酸化膜１４１を形成後、ＳＯＧ膜１４２をスピン塗布する。ＳＯＧ膜１４２は凹部に残留し、凹凸の段差を緩和する。メモリセル領域の最外周においてはメモリセル領域内部に存在するＳＯＧ膜１４２と残り方は変わるが、不具合はない。これにより、層間絶縁膜１４表面は凹凸が緩和されより平坦化される。
【００４４】
このような第２の層間絶縁膜１４上に配線パターン１３に通じるビアホール１５を開口する。ビアホール１５においても、フォトリソグラフィ工程を経て形成したエッチングマスクに従って所定時間ウェットエッチングがなされた後、ドライエッチングがなされる。メモリセル領域最外周以外のメモリセル領域内部において、コンタクトホール１２とビアホール１５は、平面的に１μｍ以下に接近したレイアウトとなる（Ｄ１）。また、メモリセル領域最外周において、コンタクトホール１２とビアホール１５は、平面的に１μｍより大きい離間距離を有したレイアウトとなる（Ｄ２）。次に、第２層目アルミニウム配線による配線パターン１６を形成する。これにより、配線パターン１６は、ビアホール１５に接続され、配線パターン１３とのビアコンタクトが形成される。
【００４５】
上記実施形態の方法によれば、凹凸頻度が少なくＳＯＧ膜が溜まり易い周辺回路に隣り合う凹凸の密なメモリセル領域の最外周には、流動性の高いＳＯＧ膜が過剰に移動してくる可能性が高い。そこで、メモリセル領域の最外周においては、メモリセル領域への塗布膜の過剰な移動を見越して、要所がＳＯＧ膜の影響を許容するよう、レイアウトの厳しい箇所を緩和した形態をとる。これにより、メモリセル領域へのＳＯＧ膜の被覆または残り方について、最外周まで不具合のないようにすることが可能である。
【００４６】
以上、本発明の各実施形態及び方法によれば、段違いにホールが相当（１μｍ以下）に接近して形成される場合、ダミーパターン形成による作用効果はより絶大となる。また、ダミーパターンを省いても、レイアウトパターンの若干の変更によってＳＯＧ膜の残流量を許容できるよう構成することも可能である。なお、各実施形態及び方法では半導体メモリ回路への適用を例にとったが、これに限らない。コンタクトホールとビアホールなど段違いのホールが相当（１μｍ以下）に接近して形成される場合、ＳＯＧ膜の制御に利用することができる。この結果、層間絶縁膜の凹凸の緩和にＳＯＧ膜が利用され、かつ段違いにホールが接近して形成される場合でも回路配線に信頼性が得られる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態に係る半導体装置の要部構成を示す平面図。
【図２】図１のＦ２−Ｆ２線に沿う断面図。
【図３】図１のＦ３−Ｆ３線に沿う断面図。
【図４】本発明の第２実施形態に係る半導体装置の要部構成を示す平面図。
【図５】ＳＯＧ膜利用に関する問題点を示す段面図。
【符号の説明】
【００４８】
１０，３０…半導体基板、１１，１４，３１…層間絶縁膜、１２，３２…コンタクトホール、１３，１６，１７，３３，３６…配線パターン、１４１，１４３，３４１，３４３…ＣＶＤ酸化膜、１４２，３４２…ＳＯＧ膜、１５，３５…ビアホール、１８…ダミーパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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