(57)【要約】【課題】ノイズの伝搬を抑制しつつ、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれのトランジスタ形成領域においてまとめて制御することができる、半導体装置を提供する。【解決手段】Ｐ型Ｓｉ基板１０１には、デジタル回路領域１２３およびアナログ回路領域１２１が設けられている。アナログ回路領域１２１には、Ｐ型ウェル１０３、１９３、Ｎ型ウェル１０５、１９５が設けられている。デジタル回路領域１２３には、Ｐ型ウェル１０７、１９７、Ｎ型ウェル１０９、１９９が設けられている。Ｐ型ウェル１０３、Ｎ型ウェル１０５の下面に接して、メッシュ状のディープＮ型ウェル１１１が設けられている。Ｐ型ウェル１０７、Ｎ型ウェル１０９の下面に接して、メッシュ状のディープＮ型ウェル１１３が設けられている。【選択図】      図１
2006140448.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板に設けられた複数のトランジスタ形成領域と、
を備え、
前記複数のトランジスタ形成領域は、それぞれ
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第二の領域上に設けられている、第二のトランジスタと、
前記第一の領域および前記第二の領域よりも底面側に設けられており、前記第二の領域の下面と接する、逆導電型の下部領域とを含み、
前記下部領域は、上下貫通する開口部の設けられた平面形状を有し、
前記開口部を介して、前記第一の領域と前記半導体基板の底面側領域とが電気的に接続された構成を有し、
複数の前記トランジスタ形成領域に含まれる各下部領域は、それぞれ離間して設けられるとともに、
複数の前記トランジスタ形成領域に含まれる各第二の領域は、それぞれ離間して設けられることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のトランジスタ形成領域は、それぞれ、前記下部領域と電気的に接続する電位制御部をさらに含むことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域において、
前記第二の領域は、複数設けられており、
前記複数の第二の領域は、前記下部領域を介して、互いに電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域において、
前記第一の領域は、複数設けられており、
前記複数の第一の領域は、それぞれ、前記開口部を介して前記半導体基板の底面側領域と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域において、
前記下部領域の平面形状が、格子状または櫛状であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域は、
デジタル回路およびアナログ回路のうち一方の少なくとも一部を構成し、
前記複数のトランジスタ形成領域のうち別の少なくとも一以上のトランジスタ形成領域は、
デジタル回路およびアナログ回路のうち他方の少なくとも一部を構成する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
プロセッサなどの半導体装置の省電力化のためには、プロセッサなどにかかる処理負荷に応じて多段階に電圧を変更することが有効である。すなわち、半導体装置内のトランジスタが設けられている領域に電圧（バックバイアス）を印加して、トランジスタが設けられている領域に印加する電圧を制御することにより、トランジスタのゲート電極の閾値を変えることが有効である。
【０００３】
また、プロセッサなどの半導体装置内には、それぞれ機能が異なる複数の領域が設けられている場合があり、これらの領域ごとにトランジスタのゲート電極の閾値を制御する要請がある。この場合にも、半導体装置内の特定の領域毎に電圧（バックバイアス）を印加して、トランジスタが設けられている領域に印加する電圧を制御することにより、トランジスタのゲート電極の閾値を変えることが有効である。
【０００４】
従来の半導体装置として、特許文献１に記載されたものもある。図１２は、この半導体装置のトランジスタ形成領域を示す断面図である。半導体基板３には、Ｎ型不純物が深く拡散された２つのディープＮウェル５ａおよび５ｂが形成される。ディープＮウェル５ａには、さらにＰウェル６ａおよびＮウェル７ａが形成され、ＣＭＯＳによるデジタル回路（図示せず）が形成される。Ｎウェル７ａは、高濃度不純物層Ｎ+を介してデジタル電源ＶＤＤが接続されている。ディープＮウェル５ｂには、さらにＰウェル６ｂおよびＮウェル７ｂが形成され、ＣＭＯＳによるアナログ回路（図示せず）が形成される。Ｎウェル７ｂは、高濃度不純物層Ｎ+を介してアナログ電源ＶＤＤが接続されている。
【０００５】
デジタル回路領域またはアナログ回路領域に挟まれるＰ型基板３の表面に形成されたＰウェル４内に２つのＮ型高濃度不純物領域Ｎ+、１つのＰ型高濃度不純物領域Ｐ+が形成される。２つの不純物領域Ｎ+の内の一方は、デジタル電源ＶＤＤに接続され、他方はアナログ電源ＶＤＤに接続される。不純物領域Ｐ+は基板専用接地端子ＧＮＤを介して接地電源（不図示）に接続され、Ｐウェル４は接地領域となる。
【０００６】
特許文献１によれば、この構成によれば、デジタル回路およびアナログ回路が形成される領域はそれぞれディープＮウェルを有するトリプルウェルトランジスタ形成領域となっており、このトランジスタ形成領域によって両回路は電気的に分離されており、デジタル回路およびアナログ回路相互間の電気的な干渉が抑制される旨記載されている。
【０００７】
また、従来の半導体装置として、特許文献２に記載されたものがある。図１３は、特許文献２に記載の半導体装置の構成を説明するための平面図である。図１３は、複数のＮ型ウェル（例えばＮ−ｗｅｌｌ＿１およびＮ−ｗｅｌｌ＿２）およびメッシュトランジスタ形成領域を形成する複数の斜めのディープＮ型ウェル（ＤＤＮＷ）領域の上面図を示す。ここで、斜めのディープＮ型ウェル領域４１０Ａおよび４１０Ｂは、斜めのディープＮ型ウェル領域４１２Ａ、４１２Ｂおよび４１２Ｃと直交する。このように、斜めのディープＮ型ウェル領域４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａおよび４１０Ｂは、メッシュトランジスタ形成領域４９０を形成し、ボディーバイアスの電位ＶｎｗをＮ−ｗｅｌｌ＿１およびＮ−ｗｅｌｌ＿２に分配し、ＰＦＥＴ４７０にボディーバイアスが印加されるようにする。
【０００８】
メッシュトランジスタ形成領域４９０の方向は、Ｎ−ｗｅｌｌ＿１およびＮ−ｗｅｌｌ＿２の方向に対して斜めである。メッシュトランジスタ形成領域４９０は、複数のＮ型ウェル（例えばＮ−ｗｅｌｌ＿１およびＮ−ｗｅｌｌ＿２）に対して４５度の角度を有する。斜めのディープＮ型ウェル領域４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａおよび４１０Ｂは、それぞれ直線形状を有し、Ｎ型ドーピングされており、半導体装置中でＮ−ｗｅｌｌ＿１およびＮ−ｗｅｌｌ＿２の下部に設けられている。
【０００９】
【特許文献１】特開平７−５８２８９号公報
【特許文献２】国際公開第２００４／０６１９６７号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１に記載の従来技術では、海状のＰ型基板中に複数の島状のＮ型ウェルが設けられているため、複数のＮ型ウェルのウェル電位をまとめて調整することが困難である。このため、Ｎ型ウェル中のＰＭＯＳのゲート電極の閾値をまとめて調整することが困難となる。仮に、複数のＮ型ウェルの電位をまとめて調整できるようにするには、別途複数のＮ型ウェル間にメタル配線を引き回すことになるため、配線レイアウトが複雑になり、チップ面積が増大することになる。
【００１１】
また、上記特許文献２に記載の従来技術では、特性の異なる複数の領域間でノイズが伝搬しやすい。すなわち、この半導体装置では、Ｎ−ｗｅｌｌ＿１、Ｎ−ｗｅｌｌ＿２およびＰ−Ｗｅｌｌなどにボディーバイアス（バックバイアス）を供給するメッシュトランジスタ形成領域４９０を形成している。このため、メッシュトランジスタ形成領域４９０上のＮ−ｗｅｌｌ＿１、Ｎ−ｗｅｌｌ＿２およびＰ−Ｗｅｌｌ上に、デジタル回路およびアナログ回路などをそれぞれ含む特性の異なる複数の領域を形成すると、Ｎ−ｗｅｌｌ＿１およびＮ−ｗｅｌｌ＿２などに電位を供給するディープＮ−ｗｅｌｌ４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａ、４１０Ｂを介して、特性の異なる複数の領域間でノイズが伝搬しやすい。
【００１２】
本発明は上記事情に鑑みてなされたものであり、ノイズの伝搬を抑制しつつ、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれまとめて制御することができる、半導体装置を提供する。
【課題を解決するための手段】
【００１３】
本発明によれば、
一導電型の半導体基板と、
前記半導体基板に設けられた複数のトランジスタ形成領域と、
を備え、
前記複数のトランジスタ形成領域は、それぞれ
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第二の領域上に設けられている、第二のトランジスタと、
前記第一の領域および前記第二の領域よりも底面側に設けられており、前記第二の領域の下面と接する、逆導電型の下部領域とを含み、
前記下部領域は、上下貫通する開口部の設けられた平面形状を有し、
前記開口部を介して、前記第一の領域と前記半導体基板の底面側領域とが電気的に接続された構成を有し、
複数の前記トランジスタ形成領域に含まれる各下部領域は、それぞれ離間して設けられるとともに、
複数の前記トランジスタ形成領域に含まれる各第二の領域は、それぞれ離間して設けられることを特徴とする半導体装置が提供される。
【００１４】
この構成によれば、それぞれのトランジスタ形成領域で、半導体基板のうち、第一の領域および第二の領域よりも底面側に設けられており、第二の領域の下面と接する、逆導電型の下部領域を備えるため、逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、まとめて制御することができる。
【００１５】
また、この構成によれば、それぞれのトランジスタ形成領域で、下部領域の有する上下貫通する開口部を介して、第一の領域の下面と、半導体基板の底面側領域とが、電気的に接続されているため、一導電型の領域中に存在するトランジスタのゲート電極の閾値を、まとめて制御することができる。
【００１６】
また、この構成によれば、下部領域同士は、互いに離間しており、第二の領域同士は、互いに離間しているため、複数のトランジスタ形成領域間において、下部領域を介したノイズの伝搬を抑制することができる。
【００１７】
よって、この構成によれば、ノイズの伝搬を抑制しつつ、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれまとめて制御することができる、半導体装置が得られる。
【００１８】
なお、本発明において、半導体基板の底面側領域とは、下部領域に対して、相対的に半導体基板の底面側にあたる一導電型の領域を意味し、絶対的な位置の限定を意味するものではない。また、本発明において、上とは、半導体基板の素子形成面側を意味する。また、本発明において、下とは、半導体基板の底面側を意味する。
さらに、本発明において、トランジスタ形成領域の一導電型の第一の領域は、下部領域の上方部分の領域である。この第一の領域は、一導電型の半導体基板に不純物を注入することで形成されたものであってもよく、不純物が注入されていないものであってもよい。
【発明の効果】
【００１９】
本発明によれば、特定の構成の複数のトランジスタ形成領域を備えるため、ノイズの伝搬を抑制しつつ、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれのトランジスタ形成領域においてまとめて制御することができる、半導体装置が得られる。
【発明を実施するための最良の形態】
【００２０】
本発明において、複数のトランジスタ形成領域は、それぞれ下部領域と電気的に接続する電位制御部をさらに含む構成とすることができる。
【００２１】
この構成によれば、複数のトランジスタ形成領域間で、下部領域の電位を独立して制御することができる。その結果、複数のトランジスタ形成領域間で、逆導電型の領域中に存在するトランジスタのゲート電極の閾値を独立して制御できる。
【００２２】
また、本発明において、複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域において、第二の領域は、複数設けられており、複数の第二の領域は、下部領域を介して、互いに電気的に接続するように構成することができる。
【００２３】
この構成によれば、少なくとも一以上のトランジスタ形成領域中で、下部領域を介して、複数の第二の領域の電位をまとめて制御することができる。その結果、少なくとも一以上のトランジスタ形成領域中で、逆導電型の領域中に存在するトランジスタのゲート電極の閾値をまとめて制御できる。
【００２４】
また、本発明において、複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域において、第一の領域は、複数設けられており、複数の第一の領域は、開口部を介して、半導体基板の底面側領域と電気的に接続するように構成することができる。
【００２５】
この構成によれば、少なくとも一以上のトランジスタ形成領域中で、下部領域の開口部および半導体基板の底面側領域を介して、複数の第一の領域の電位をまとめて制御することができる。その結果、少なくとも一以上のトランジスタ形成領域中で、一導電型の領域中に存在するトランジスタのゲート電極の閾値をまとめて制御できる。
【００２６】
また、本発明において、複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域において、下部領域の平面形状が、格子状または櫛状であってもよい。
【００２７】
この構成によれば、少なくとも一以上のトランジスタ形成領域中で、格子状または櫛状の平面形状からなる下部領域を介して、第二の領域の電位をまとめて制御することができる。また、格子状または櫛状の下部領域の開口部を介して、第一の領域の電位をまとめて制御することができる。
【００２８】
また、本発明において、複数のトランジスタ形成領域のうち少なくとも一以上のトランジスタ形成領域は、デジタル回路およびアナログ回路のうち一方の少なくとも一部を構成し、複数のトランジスタ形成領域のうち別の少なくとも一以上のトランジスタ形成領域は、デジタル回路およびアナログ回路のうち他方の少なくとも一部を構成することができる。
【００２９】
この構成によれば、デジタル回路およびアナログ回路間で、逆導電型の領域に設けられているトランジスタのゲート電極の閾値をそれぞれ独立して制御できる。また、デジタル回路およびアナログ回路間で、下部領域を介したノイズの伝搬を抑制することができる。
【００３０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００３１】
<実施形態１>
図１は、本実施形態に係る半導体装置の構成を説明するための平面図および断面図である。なお、図１に図示する半導体装置には、実際にはＭＯＳトランジスタをはじめとする素子からなる回路が設けられているが、図示の都合上これらの素子からなる回路は示さない。
【００３２】
図１（ａ）は、本実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｐ型Ｓｉ基板１０１（一導電型の半導体基板）を備える。また、Ｐ型Ｓｉ基板１０１には、デジタル回路領域１２３およびアナログ回路領域１２１（複数のトランジスタ形成領域）が設けられている。
【００３３】
アナログ回路領域１２１およびデジタル回路領域１２３は、それぞれＰ型Ｓｉ基板１０１の素子形成面側に設けられている、Ｐ型ウェル１０３、１９３、１０７、１９７（一導電型の第一の領域）を備える。Ｐ型ウェル１０３、１９３、１０７、１９７上には、それぞれ図１０において後述するＮＭＯＳトランジスタ１７１ａ、１７１ｂ（第一のトランジスタ、一部不図示）が設けられている。
【００３４】
アナログ回路領域１２１およびデジタル回路領域１２３は、それぞれＰ型Ｓｉ基板１０１の素子形成面側に設けられている、Ｎ型ウェル１０５、１９５、１０９、１９９（逆導電型の第二の領域）を備える。Ｎ型ウェル１０５、１９５、１０９、１９９上には、それぞれ図１０において後述するＰＭＯＳトランジスタ１７３ａ、１７３ｂ（第二のトランジスタ、一部不図示）が設けられている。
【００３５】
図１（ｂ）は、図１（ａ）に示した半導体装置をＩ−Ｉ'線で切断した断面図である。図１（ｃ）は、図１（ａ）に示した半導体装置をＩＩ−ＩＩ'線で切断した断面図である。デジタル回路領域１２３およびアナログ回路領域１２１は、それぞれＰ型Ｓｉ基板１０１のうち、Ｐ型ウェル１０３、１９３、１０７、１９７およびＮ型ウェル１０５、１９５、１０９、１９９よりも底面側に設けられている、メッシュ状のディープＮ型ウェル１１１、１１３（逆導電型の下部領域）を備える。
【００３６】
ディープＮ型ウェル１１１、１１３は、Ｐ型Ｓｉ基板１０１の素子形成面側からみると、図１（ａ）に示すように、正方格子状の形状を有する。ディープＮ型ウェル１１１、１１３は、それぞれＮ型ウェル１０５、１９５、１０９、１９９の下面と接する。Ｐ型ウェル１０３、１９３、１０７、１９７の下面と、Ｐ型Ｓｉ基板１０１のうちＮ型ウェル１１１、１１３より底面側とは、それぞれＰ型Ｓｉ基板１０１のうちディープＮ型ウェル１１１、１１３の上下を貫通する開口部（下部領域の上下を貫通する開口部）により電気的に接続されている。
【００３７】
ディープＮ型ウェル１１１、１１３同士は、デジタル回路領域１２３およびアナログ回路領域１２１の間で、互いに隔離されている。Ｎ型ウェル１０５、１０９同士も、デジタル回路領域１２３およびアナログ回路領域１２１の間で、互いに隔離されている。Ｐ型Ｓｉ基板１０１の素子形成面のうち、Ｎ型ウェル１０５、１０９およびＰ型ウェル１０３、１０７の周囲には、それぞれ素子分離領域１０２（ＳＴＩ）が設けられている。
【００３８】
デジタル回路領域１２３およびアナログ回路領域１２１の双方において、Ｎ型ウェルは、複数設けられている(Ｎ型ウェル１０５、１９５、１０９、１９９)。Ｎ型ウェル１０５、１９５は、メッシュ状のディープＮ型ウェル１１１を介して、互いに電気的に接続する。また、Ｎ型ウェル１０９、１９９は、メッシュ状のディープＮ型ウェル１１３を介して、互いに電気的に接続する。
【００３９】
デジタル回路領域１２３およびアナログ回路領域１２１の双方において、Ｐ型ウェルは、複数設けられている(Ｐ型ウェル１０３、１９３、１０７、１９７)。Ｐ型ウェル１０３、１９３は、メッシュ状のディープＮ型ウェル１１１の上下を貫通する開口部（Ｐ型Ｓｉ基板１０１のうちディープＮ型ウェル１１１により形成される隙間）と、Ｐ型Ｓｉ基板１０１の底面側領域（Ｐ型Ｓｉ基板１０１のうちメッシュ状のディープＮ型ウェル１１１より底面側の領域）とを介して、互いに電気的に接続する。また、Ｐ型ウェル１０７、１９７は、メッシュ状のディープＮ型ウェル１１３の上下を貫通する開口部と、Ｐ型Ｓｉ基板１０１の底面側領域とを介して、互いに電気的に接続する。
【００４０】
アナログ回路領域１２１およびデジタル回路領域１２３には、それぞれ、Ｎ型ウェル１０５、１０９を介して、ディープＮ型ウェル１１１、１１３と電気的に接続する電圧印加部Ｖｄ２、Ｖｄ１（電位制御部）が設けられている。電圧印加部Ｖｄ１、Ｖｄ２は、互いに独立して制御することが可能である。
【００４１】
アナログ回路領域１２１およびデジタル回路領域１２３には、それぞれＰ型ウェル１０３、１０７と電気的に接続する電圧印加部Ｖｓ２、Ｖｓ１（電位制御部）が設けられている。もっとも、図１（ｃ）では、電圧印加部Ｖｓ２、Ｖｓ１、同士は、Ｐ型ウェル１０３、１０７、ディープＮ型ウェル１１１、１１３のＰ型の開口部（不図示）およびＰ型Ｓｉ基板１０１を介して電気的に接続している。このため、電圧印加部Ｖｓ１、Ｖｓ２同士は、どちらか一方のみが設けられていてもよい。
以下、本実施形態に係る半導体装置の動作について説明する。
【００４２】
本実施形態では、半導体装置の外部に電源（不図示）を設け、電源電圧を１．０Ｖとする。なお、この電源には、４つの独自に制御可能な電圧可変器（不図示）が接続されている。この電源を４つの独自に制御可能な電圧可変器を介して、それぞれ電圧印加部Ｖｄ１、Ｖｄ２、Ｖｓ１、Ｖｓ２に接続する。
【００４３】
そして、電圧印加部Ｖｓ１、Ｖｓ２に、それぞれ同一の０〜−２．０Ｖの間の所望の値の電圧（Ｖｐ）を印加する。一方、電圧印加部Ｖｄ１、Ｖｄ２に、それぞれ独自に１．０Ｖ〜３．０Ｖの間の所望の値の電圧（Ｖｎ１、Ｖｎ２）を印加する。
【００４４】
このとき、電圧印加部Ｖｓ１、Ｖｓ２に印加された電圧（Ｖｐ）は、Ｐ型ウェル１０３、１０７、ディープＮ型ウェル１１１、１１３のＰ型の開口部、Ｐ型Ｓｉ基板１０１の底面側を介して、Ｐ型ウェル１９３、１９７に印加され、Ｐ型ウェル１０３、１０７、１９３、１９７上のＮＭＯＳトランジスタのゲート電極の閾値がいずれも同様に調整される。
【００４５】
また、電圧印加部Ｖｄ１に印加された電圧（Ｖｎ１）は、Ｎ型ウェル１０９およびディープＮ型ウェル１１３を介してＮ型ウェル１９９に印加され、Ｎ型ウェル１０９、１９９上のＰＭＯＳトランジスタのゲート電極の閾値が同様に調整される。
【００４６】
また、電圧印加部Ｖｄ２に印加された電圧（Ｖｎ２）は、Ｎ型ウェル１０５およびディープＮ型ウェル１１１を介してＮ型ウェル１９５に印加され、Ｎ型ウェル１０５、１９５上のＰＭＯＳトランジスタのゲートの閾値が同様に調整される。
【００４７】
以下、本実施形態に係る半導体装置の製造工程について説明する。
図７は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
まず、図７（ａ）に示すように、Ｐ型Ｓｉ基板１０１の素子形成面に周知の方法により所定の素子分離領域１０２を形成する。素子分離領域１０２は、Ｐ型Ｓｉ基板１０１の素子形成面の所定領域にマスク（不図示）を用いて浅い溝を形成し、この溝内に絶縁材料を埋設し、あるいは溝の内面に絶縁膜を形成した後各種材料を充填して素子分離領域１０２（ＳＴＩ）として形成する。
【００４８】
次いで、図７（ｂ）に示すように、Ｐ型Ｓｉ基板１０１の素子形成面にフォトレジストを塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを１ＭｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、素子形成面から所定の深さの領域に互いに隔離されたディープＮ型ウェル１１１、１１３を形成する。この際、ディープＮ型ウェル１１１、１１３は、それぞれＰ型Ｓｉ基板１０１の素子形成面側からみるとメッシュ状（正方格子状または斜め格子状）に形成する。このディープＮ型ウェル１１１、１１３は、それぞれ後述するアナログ回路領域１２１およびデジタル回路領域１２３を形成する予定の領域に形成する。
【００４９】
図８は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
続いて、図８（ｃ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０１の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを４５０ｋｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、ディープＮ型ウェル１１１、１１３の上部に、それぞれＮ型ウェル１０５、１０９を形成する。この際、Ｎ型ウェル１０５、１０９の下面は、それぞれディープＮ型ウェル１１１、１１３の上面に接合させる。このＮ型ウェル１０５、１０９は、それぞれ後述するＰＭＯＳトランジスタ１７３ａ、１７３ｂを形成する予定の領域の下部などに形成する。
【００５０】
そして、図８（ｄ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０１の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１３５を用いて、ボロンを１８０ｋｅＶ、３×１０13ｃｍ-2でイオン注入し、Ｐ型ウェル１０３、１０７を形成する。この際、Ｐ型ウェル１０３、１０７の下面は、それぞれディープＮ型ウェル１１１、１１３の上下を貫通するＰ型の開口部の上端に接合させる。Ｐ型ウェル１０３、１０７は、後述するＮＭＯＳトランジスタ１７１ａ、１７１ｂなどを形成する予定の領域の下部に形成する。
【００５１】
図９は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
次いで、図９（ｅ）に示すように、フォトレジストマスク１３５を除去し、周知の方法により、後述するＮＭＯＳトランジスタ１７１ａ、１７１ｂ、ＰＭＯＳトランジスタ１７３ａ、１７３ｂを形成する領域の素子形成面上に、シリコン酸化膜からなるゲート絶縁膜１４５ａ、１４５ｂ、１６５ａ、１６５ｂを形成する。そして、ゲート絶縁膜１４５ａ、１４５ｂ、１６５ａ、１６５ｂ上にポリシリコン膜からなるゲート電極１４３ａ、１４３ｂ、１６３ａ、１６３ｂを形成（サイドウォールは不図示）する。
【００５２】
具体的には、Ｐ型Ｓｉ基板１０１の素子形成面の一部を熱酸化してシリコン酸化膜からなるゲート絶縁膜１４５ａ、１４５ｂ、１６５ａ、１６５ｂを形成する。また、Ｐ型Ｓｉ基板１０１の素子形成面上にポリシリコン膜を形成し、フォトレジストマスク（不図示）を用いて、選択エッチングしてパターニングすることにより、ゲート電極１４３ａ、１４３ｂ、１６３ａ、１６３ｂを形成する。
【００５３】
続いて、図９（ｆ）に示すように、ＰＭＯＳトランジスタ１７３ａ、１７３ｂの形成領域（Ｎ型ウェル１０５、１０９の形成領域）をフォトレジストマスク（不図示）で覆った状態で、Ｐ型ウェル１０３、１０７中に砒素（Ａｓ）を３０ｋｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、ＮＭＯＳトランジスタ１７１ａ、１７１ｂのソース電極およびドレイン電極として機能するｎ+拡散領域１４７ａ、１４９ａ、１４７ｂ、１４９ｂを形成する。
【００５４】
図１０は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
そして、図１０に示すように、ＮＭＯＳトランジスタ１７１ａ、１７１ｂの形成領域（Ｐ型ウェル１０３、１０７の形成領域）をフォトレジストマスク（不図示）で覆った状態で、Ｎ型ウェル１０５、１０９中にボロン（Ｂ）を２ｋｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、ＰＭＯＳトランジスタ１７３ａ、１７３ｂのソース電極およびドレイン電極として機能するｐ+拡散領域１６７ａ、１６９ａ、１６７ｂ、１６９ｂを形成する。
【００５５】
なお、図１０では図示しないが、アナログ回路領域１２１およびデジタル回路領域１２３には、それぞれＰ型ウェル１０３、１０７上に電圧印加部Ｖｓ２、Ｖｓ１のための端子を周知の方法により形成する。また、アナログ回路領域１２１およびデジタル回路領域１２３には、それぞれＮ型ウェル１０５、１０９上に電圧印加部Ｖｄ２、Ｖｄ１のための端子を周知の方法により形成する。
【００５６】
なお、図７〜図１０では説明しなかったが、Ｐ型ウェル１９３、１９７、Ｎ型ウェル１９５、１９９も、上記と同様の製造工程で製造される。また、Ｐ型ウェル１９３、１９７上のＮＭＯＳトランジスタ、Ｎ型ウェル１９５、１９９上のＰＭＯＳトランジスタも、上記と同様の製造工程で製造される。
【００５７】
以下、本実施形態に係る半導体装置の作用効果について説明する。
本実施形態の半導体装置によれば、ノイズの伝搬を抑制しつつ、Ｐ型ウェル中に存在するＮＭＯＳトランジスタおよびＮ型ウェル中に存在するＰＭＯＳトランジスタのゲート電極の閾値を、デジタル回路領域１２３およびアナログ回路領域１２１のそれぞれで、独自にまとめて制御することができる。
【００５８】
すなわち、上記の構成によれば、アナログ回路領域１２１では、Ｐ型Ｓｉ基板１０１のうち、Ｐ型ウェル１０３、１９３およびＮ型ウェル１０５、１９５よりも底面側に、Ｎ型ウェル１０５、１９５の下面と接するディープＮ型ウェル１１１が設けられている。
【００５９】
このため、Ｎ型ウェル１０５、１９５の電位をディープＮ型ウェル１１１を介して同電位に調整できる。その結果、Ｎ型ウェル１０５、１９５中に存在するＰＭＯＳトランジスタのゲート電極の閾値を、まとめて制御することができる。また、Ｐ型ウェル１０３、１９３の電位をディープＮ型ウェル１１１の上下を貫通するＰ型の開口部およびＰ型Ｓｉ基板１０１の底面側を介して同電位に調整できる。その結果、Ｐ型ウェル１０３、１９３上に存在するＮＭＯＳトランジスタのゲート電極の閾値を、まとめて制御することができる。
【００６０】
また、上記の構成によれば、デジタル回路領域１２３では、Ｐ型Ｓｉ基板１０１のうち、Ｐ型ウェル１０７、１９７およびＮ型ウェル１０９、１９９よりも底面側に、Ｎ型ウェル１０９、１９９の下面と接するディープＮ型ウェル１１３が設けられている。
【００６１】
このため、Ｎ型ウェル１０９、１９９の電位をディープＮ型ウェル１１３を介して同電位に調整できる。その結果、Ｎ型ウェル１０９、１９９中に存在するＰＭＯＳトランジスタのゲート電極の閾値を、まとめて制御することができる。また、Ｐ型ウェル１０７、１９７の電位をディープＮ型ウェル１１３の上下を貫通するＰ型の開口部およびＰ型Ｓｉ基板１０１の底面側を介して同電位に調整できる。その結果、Ｐ型ウェル１０７、１９７上に存在するＮＭＯＳトランジスタのゲート電極の閾値を、まとめて制御することができる。
【００６２】
また、この構成によれば、バックバイアスを供給するディープＮ型ウェル１１１、１１３同士は、アナログ回路領域１２１およびデジタル回路領域１２３の間では、互いに隔離されている。さらに、Ｎ型ウェル１０５、１９５、１０９、１９９同士も、アナログ回路領域１２１およびデジタル回路領域１２３の間では、互いに隔離されている。また、Ｎ型ウェル１０５、１９５、１０９、１９９に電位を供給する電圧印加部Ｖｄ２、Ｖｄ１も、アナログ回路領域１２１およびデジタル回路領域１２３の間では、分けられている。このため、アナログ回路領域１２１およびデジタル回路領域１２３の間では、ディープＮ型ウェル１１１、１１３を介したノイズの伝搬を抑制することができる。
【００６３】
よって、この半導体装置によれば、デジタル部からアナログ部にバックバイアスを供給するディープＮ−ｗｅｌｌを分離して形成している。このため、デジタル部からアナログ部にバックバイアスを供給するディープＮ−ｗｅｌｌを介してノイズが伝搬するのを抑制できる。その結果、基板ノイズを低減しながら、バックバイアスにより低消費電力化を可能にした半導体装置が得られる。
【００６４】
また、本実施形態によれば、半導体装置の小型化を実現できる。すなわち、上記の構成によれば、Ｐ型ウェル１０３、１９３、１０７、１９７を同電位に調整するためにＰ型Ｓｉ基板１０１外に引き回される配線も省略できる。また、Ｎ型ウェル１０５、１９５を同電位に調整するためにＰ型Ｓｉ基板１０１外に引き回される配線も省略できる。また、Ｎ型ウェル１０９、１９９を同電位に調整するためにＰ型Ｓｉ基板１０１外に引き回される配線も省略できる。よって、この半導体装置によれば、Ｐ型Ｓｉ基板１０１外部の配線の引き回しを減らすことができ、半導体装置の小型化を実現できる。
【００６５】
また、本実施形態によれば、半導体装置の設計の自由度を向上でき、製造マージンを拡大できる。すなわち、上記の平面配置によれば、Ｎ型ウェル１０５、１９５、１０９、１９９、Ｐ型ウェル１０３、１９３、１０７、１９７は、いずれもディープＮ型ウェル１１１、１１３の格子の各辺の幅よりも幅が広く、ディープＮ型ウェル１１１、１１３の上下を貫通する開口部よりも面積が大きい。このため、アナログ回路領域１２１およびデジタル回路領域１２３上において、Ｎ型ウェルおよびＰ型ウェルをどのように配置しても、Ｎ型ウェル１０５、１９５、１０９、１９９およびＰ型ウェル１０３、１９３、１０７、１９７は、いずれもディープＮ型ウェル１１１、１１３およびディープＮ型ウェル１１１、１１３の上下を貫通するＰ型の開口部に接することになる。その結果、この半導体装置によれば、半導体装置の設計の自由度を向上でき、製造マージンを拡大できる。
【００６６】
<実施形態２>
図２は、本実施形態に係る半導体装置の構成を模式的に示した平面図である。
本実施形態に係る半導体装置２００の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１とは、Ｐ型ウェル、Ｎ型ウェル、ディープＮ型ウェルの配置が異なっている。なお、実施形態１と同様の構成については、説明を繰り返さない。
【００６７】
本実施形態に係る半導体装置２００は、Ｐ型Ｓｉ基板２０１の素子形成面に、Ｎ型ウェル２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０５、２０７ａ、２０７ｂ、２０７ｃ、２０９（逆導電型の第二の領域）が設けられている。Ｎ型ウェル２０３ａ、２０３ｂ、２０３ｃ、２０３ｄの下面に接して、正方格子状のディープＮ型ウェル２１１が設けられている。Ｎ型ウェル２０５の下面に接して、正方格子状のディープＮ型ウェル２１３が設けられている。Ｎ型ウェル２０７ａ、２０７ｂ、２０７ｃ、２０９の下面に接して、正方格子状のディープＮ型ウェル２１５が設けられている。
また、ディープＮ型ウェル２１１、２１３、２１５上のＮ型ウェル２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０５、２０７ａ、２０７ｂ、２０７ｃ、２０９が形成されていない領域が、一導電型の第一の領域となる。
【００６８】
また、Ｎ型ウェル２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０５、２０７ａ、２０７ｂ、２０７ｃ、２０９上には、いずれもＰＭＯＳトランジスタが設けられているが、図２では、作図上の都合よりＰＭＯＳトランジスタＢ、Ｄのみ図示する。さらに、Ｐ型Ｓｉ基板上には、複数のＮＭＯＳトランジスタが設けられているが、図２では、作図上の都合よりＮＭＯＳトランジスタＡ、Ｃのみ図示する。
なお、本実施形態では、点線で区画された部分が、トランジスタ形成領域に該当する。
【００６９】
以下、本実施形態に係る半導体装置の作用効果について説明する。本実施形態においても、実施形態１に係る半導体装置にくわえて、以下の作用効果が奏される。
【００７０】
本実施形態によれば、３以上の領域間で、ディープＮ型ウェル２１１、２１３、２１５を介したノイズの伝搬を抑制できる。すなわち、正方格子状のディープＮ型ウェル２１１、２１３、２１５は、互いに隔離されている。例えば、Ｎ型ウェル２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０５、２０７ａ、２０７ｂ、２０７ｃ、２０９も互いに隔離されている。このため、Ｎ型ウェル２０３ｂ上のＰＭＯＳトランジスタＢでノイズが発生しても、Ｎ型ウェル２０５上のＰＭＯＳトランジスタＤにノイズが伝搬することが抑制される。よって、３以上の領域間で、ディープＮ型ウェル２１１、２１３、２１５を介したノイズの伝搬を抑制できる。
【００７１】
<実施形態３>
図３は、本実施形態に係る半導体装置の構成を模式的に示した平面図である。
本実施形態に係る半導体装置３００の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１とは、Ｐ型ウェル、Ｎ型ウェル、ディープＮ型ウェルの配置が異なっている。なお、前記実施形態と同様の構成については、説明を繰り返さない。
【００７２】
本実施形態に係る半導体装置３００は、Ｐ型Ｓｉ基板３０１の素子形成面に、Ｎ型ウェル３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、３０５、３０７ａ、３０７ｂ、３０７ｃ、３０９が設けられている。Ｎ型ウェル３０３ａ、３０３ｂ、３０３ｃ、３０３ｄの下面に接して、斜め格子状のディープＮ型ウェル３１１が設けられている。Ｎ型ウェル３０５の下面に接して、斜め格子状のディープＮ型ウェル３１３が設けられている。Ｎ型ウェル３０７ａ、３０７ｂ、３０７ｃ、３０９の下面に接して、斜め格子状のディープＮ型ウェル３１５が設けられている。
【００７３】
また、Ｎ型ウェル３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、３０５、３０７ａ、３０７ｂ、３０７ｃ、３０９上には、いずれもＰＭＯＳトランジスタが設けられているが、図３では、作図上の都合よりＰＭＯＳトランジスタＢ、Ｄのみ図示する。さらに、Ｐ型Ｓｉ基板上には、複数のＮＭＯＳトランジスタが設けられているが、図３では、作図上の都合よりＮＭＯＳトランジスタＡ、Ｃのみ図示する。
なお、本実施形態では、点線で区画された部分が、トランジスタ形成領域に該当する。
【００７４】
以下、本実施形態に係る半導体装置の作用効果について説明する。本実施形態においても、実施形態１に係る半導体装置にくわえて、以下の作用効果が奏される。
【００７５】
本実施形態によれば、３以上の領域間で、ディープＮ型ウェル３１１、３１３、３１５を介したノイズの伝搬を抑制できる。すなわち、斜め格子状のディープＮ型ウェル３１１、３１３、３１５は、互いに隔離されている。例えば、Ｎ型ウェル３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、３０５、３０７ａ、３０７ｂ、３０７ｃ、３０９も互いに隔離されている。このため、Ｎ型ウェル３０３ｂ上のＰＭＯＳトランジスタＢでノイズが発生しても、Ｎ型ウェル３０５上のＰＭＯＳトランジスタＤにノイズが伝搬することが抑制される。よって、３以上の領域間で、ディープＮ型ウェル３１１、３１３、３１５を介したノイズの伝搬を抑制できる。
【００７６】
<実施形態４>
図４は、本実施形態に係る半導体装置の構成を説明するための平面図である。
本実施形態に係る半導体装置４００の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１とは、Ｐ型ウェル、Ｎ型ウェル、ディープＮ型ウェルの配置が異なっている。なお、前記実施形態と同様の構成については、説明を繰り返さない。
【００７７】
本実施形態に係る半導体装置４００は、Ｐ型Ｓｉ基板４０１の素子形成面に、Ｎ型ウェル４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ、４０５、４０７ａ、４０７ｂ、４０７ｃ、４０９が設けられている。Ｎ型ウェル４０３ａ、４０３ｂ、４０３ｃ、４０３ｄの下面に接して、櫛状のディープＮ型ウェル４１１が設けられている。Ｎ型ウェル４０５の下面に接して、櫛状のディープＮ型ウェル４１３が設けられている。Ｎ型ウェル４０７ａ、４０７ｂ、４０７ｃ、４０９の下面に接して、櫛状のディープＮ型ウェル４１５が設けられている。すなわち、櫛状のディープＮ型ウェル４１１、４１３、４１５は、Ｐ型Ｓｉ基板４０１の素子形成面側からみて、複数の並行するＮ型の線状領域と、複数の線状領域を互いに電気的に接続するＮ型の領域と、を含む形状を有する。
【００７８】
また、Ｎ型ウェル４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ、４０５、４０７ａ、４０７ｂ、４０７ｃ、４０９上には、いずれもＰＭＯＳトランジスタが設けられているが、図４では、作図上の都合よりＰＭＯＳトランジスタＢ、Ｄのみ図示する。さらに、Ｐ型Ｓｉ基板上には、複数のＮＭＯＳトランジスタが設けられているが、図４では、作図上の都合よりＮＭＯＳトランジスタＡ、Ｃのみ図示する。
なお、本実施形態では、点線で区画された部分が、トランジスタ形成領域に該当する。
【００７９】
以下、本実施形態に係る半導体装置の作用効果について説明する。本実施形態においても、実施形態１に係る半導体装置にくわえて、以下の作用効果が奏される。
【００８０】
本実施形態によれば、３以上の領域間で、ディープＮ型ウェル４１１、４１３、４１５を介したノイズの伝搬を抑制できる。すなわち、櫛状のディープＮ型ウェル４１１、４１３、４１５は、互いに隔離されている。Ｎ型ウェル４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ、４０５、４０７ａ、４０７ｂ、４０７ｃ、４０９も互いに隔離されている。このため、Ｎ型ウェル４０３ｂ上のＰＭＯＳトランジスタＢでノイズが発生しても、Ｎ型ウェル４０５上のＰＭＯＳトランジスタＤにノイズが伝搬することが抑制される。よって、３以上の領域間で、ディープＮ型ウェル４１１、４１３、４１５を介したノイズの伝搬を抑制できる。
【００８１】
<実施形態５>
図１１は、実施形態に係る半導体装置の構成を説明するための平面図である。
本実施形態に係る半導体装置１２００の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１とは、Ｐ型ウェル、Ｎ型ウェル、ディープＮ型ウェルの配置が異なっている。なお、前記実施形態と同様の構成については、説明を繰り返さない。
【００８２】
本実施形態に係る半導体装置１２００は、Ｐ型Ｓｉ基板１２０１の素子形成面に、Ｎ型ウェル１２０３ａ、１２０３ｂ、１２０５、１２０７ａ、１２０７ｂ、１２０７ｃ、１２０９が設けられている。Ｎ型ウェル１２０３ａ、１２０３ｂの下面に接して、正方格子状のディープＮ型ウェル１２１１が設けられている。Ｎ型ウェル１２０５の下面に接して、正方格子状のディープＮ型ウェル１２１３が設けられている。Ｎ型ウェル１２０７ａ、１２０７ｂ、１２０７ｃ、１２０９の下面に接して、正方格子状のディープＮ型ウェル１２１５が設けられている。
【００８３】
また、Ｎ型ウェル１２０３ａ、１２０３ｂ、１２０５、１２０７ａ、１２０７ｂ、１２０７ｃ、１２０９上には、いずれもＰＭＯＳトランジスタが設けられているが、図１１では、作図上の都合よりＰＭＯＳトランジスタＢ、Ｄのみ図示する。さらに、Ｐ型Ｓｉ基板上には、複数のＮＭＯＳトランジスタが設けられているが、図１１では、作図上の都合よりＮＭＯＳトランジスタＡ、Ｃ、Ｅ、Ｆのみ図示する。
なお、本実施形態では、点線で区画された部分が、トランジスタ形成領域に該当する。
【００８４】
以下、本実施形態に係る半導体装置の作用効果について説明する。本実施形態においても、実施形態１に係る半導体装置よりも、Ｐ型領域中に存在するＮＭＯＳトランジスタのゲート電極の閾値を、まとめて制御することができる作用効果がより顕著に奏される。
【００８５】
すなわち、本実施形態においては、ディープＮ型ウェル１２１１を含むトランジスタ形成領域において、Ｐ型領域は、Ｎ型ウェル１２０３ａの内側のＰ型領域と、Ｎ型ウェル１２０３ｂの内側のＰ型領域と、Ｎ型ウェル１２０３ａおよびＮ型ウェル１２０３ｂの外側のＰ型領域と、の３箇所設けられている。この場合、３箇所のＰ型領域は、Ｐ型Ｓｉ基板１２０１のうちディープＮ型ウェル１２１１の上下を貫通する開口部および、ディープＮ型ウェル１２１１のうちディープＮ型ウェル１２１１より底面側を介して、互いに電気的に接続する。
このため、Ｎ型ウェル１２０３ａの内側のＮＭＯＳトランジスタＦが設けられているＰ型領域、Ｎ型ウェル１２０３ｂの内側のＮＭＯＳトランジスタＥが設けられているＰ型領域は、ＮＭＯＳトランジスタＡ、Ｃが設けられているＮ型ウェル１２０３ｂ,１２０３ａの外側のＰ型領域と同様の電位に調整される。したがって、この半導体装置によれば、平面配置にて周囲をＮ型ウェルに囲まれているＰ型領域中に存在するＮＭＯＳトランジスタのゲート電極の閾値も、まとめて制御することができる。
【００８６】
<参考例>
図５は、参考例に係る半導体装置の構成を模式的に示した平面図である。
本参考例に係る半導体装置５００の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１とは、Ｐ型ウェル、Ｎ型ウェル、ディープＮ型ウェルの配置が異なっている。なお、実施形態１と同様の構成については、説明を繰り返さない。
【００８７】
本実施形態に係る半導体装置５００は、Ｐ型Ｓｉ基板５０１の素子形成面に、Ｎ型ウェル５０３ａ、５０３ｂ、５０３ｃ、５０３ｄ、５０５、５０７ａ、５０７ｂ、５０７ｃ、５０９が設けられている。Ｎ型ウェル５０３ａ、５０３ｂ、５０３ｃ、５０３ｄの下面に接して、一枚板状のディープＮ型ウェル５１１が設けられている。Ｎ型ウェル５０５の下面に接して、一枚板状のディープＮ型ウェル５１３が設けられている。Ｎ型ウェル５０７ａ、５０７ｂ、５０７ｃ、５０９の下面に接して、一枚板状のディープＮ型ウェル５１５が設けられている。
【００８８】
また、Ｎ型ウェル５０３ａ、５０３ｂ、５０３ｃ、５０３ｄ、５０５、５０７ａ、５０７ｂ、５０７ｃ、５０９上には、いずれもＰＭＯＳトランジスタが設けられているが、図５では、作図上の都合よりＰＭＯＳトランジスタＢ、Ｄのみ図示する。さらに、Ｐ型Ｓｉ基板上には、複数のＮＭＯＳトランジスタが設けられているが、図５では、作図上の都合よりＮＭＯＳトランジスタＡ、Ｃのみ図示する。
【００８９】
以下、本参考例に係る半導体装置の課題について説明する。
本参考例においては、実施形態１に係る半導体装置と異なり、半導体装置の設計の自由度を向上し、製造マージンを拡大することが困難である。すなわち、上記の平面配置によれば、ディープＮ型ウェル５１１の配置がもう少し左側にずれると、Ｎ型ウェル５０３ａ、５０３ｂ、５０３ｃ、５０３ｄの下面は、ディープＮ型ウェル５１１と接しなくなる。この場合、ディープＮ型ウェル５１１を介して、Ｎ型ウェル５０３ａ、５０３ｂ、５０３ｃ、５０３ｄの電位を同様に調整することが困難となる。したがって、この配置では、半導体装置の設計の自由度を向上し、製造マージンを拡大することが困難である。
【００９０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００９１】
たとえば、ディープＮ型ウェルの形状は、上記の形状に限定されず、他の様々な形状を採りうる。図６は、実施形態に係る半導体装置のディープＮ型ウェルの平面形状を説明するための平面図である。なお、図６に示すディープＮ型ウェルの平面形状は、いずれも、複数の並行する線状領域と、複数の並行する線状領域を互いに接続する領域とを含む形状である。たとえば、図６（ａ）に示すように、蛇行する形状からなるディープＮ型ウェル６１１ａであってもよい。また、図６（ｂ）、図６（ｃ）、図６（ｄ）に示すように、渦巻きをまく形状からなるディープＮ型ウェル６１１ｂ、６１１ｃ、６１１ｄであってもよい。なお、本発明では、これらの形状からなるディープＮ型ウェル６１１ｂ、６１１ｃ、６１１ｄも、上下を貫通する開口部（隙間）を有するものとする。
【図面の簡単な説明】
【００９２】
【図１】実施形態に係る半導体装置の構成を説明するための平面図および断面図である。
【図２】実施形態に係る半導体装置の構成を説明するための平面図である。
【図３】実施形態に係る半導体装置の構成を説明するための平面図である。
【図４】実施形態に係る半導体装置の構成を説明するための平面図である。
【図５】参考例に係る半導体装置の構成を説明するための平面図である。
【図６】実施形態に係る半導体装置のディープＮ型ウェルの平面形状を説明するための平面図である。
【図７】実施形態に係る半導体装置の製造工程を説明するための工程断面図である。
【図８】実施形態に係る半導体装置の製造工程を説明するための工程断面図である。
【図９】実施形態に係る半導体装置の製造工程を説明するための工程断面図である。
【図１０】実施形態に係る半導体装置の製造工程を説明するための工程断面図である。
【図１１】実施形態に係る半導体装置の構成を説明するための平面図である。
【図１２】従来公知の半導体装置の構成を説明するための縦断面図である。
【図１３】従来公知の半導体装置の構成を説明するための平面図である。
【符号の説明】
【００９３】
３  半導体基板
４  Ｐウェル
５  ディープＮウェル
６  Ｐウェル
７  Ｎウェル
１０１  Ｐ型Ｓｉ基板
１０２  素子分離領域
１０３  Ｐ型ウェル
１０５  Ｎ型ウェル
１０９  Ｎ型ウェル
１０７  Ｐ型ウェル
１１１  ディープＮ型ウェル
１１３  ディープＮ型ウェル
１２１  アナログ回路領域
１２３  デジタル回路領域
１３５  フォトレジストマスク
１４３  ゲート電極
１６３  ゲート電極
１４５  ゲート絶縁膜
１４７  ｎ+拡散領域
１４９  ｎ+拡散領域
１６５  ゲート絶縁膜
１６７  ｐ+拡散領域
１６９  ｐ+拡散領域
１７１  ＮＭＯＳトランジスタ
１７３  ＰＭＯＳトランジスタ
１９３  Ｐ型ウェル
１９５  Ｎ型ウェル
１９７  Ｐ型ウェル
１９９  Ｎ型ウェル
２００  半導体装置
２０１  Ｐ型Ｓｉ基板
２０３  Ｎ型ウェル
２０５  Ｎ型ウェル
２０７  Ｎ型ウェル
２０９  Ｎ型ウェル
２１１  ディープＮ型ウェル
２１３  ディープＮ型ウェル
２１５  ディープＮ型ウェル
３００  半導体装置
３０１  Ｐ型Ｓｉ基板
３０３  Ｎ型ウェル
３０５  Ｎ型ウェル
３０７  Ｎ型ウェル
３０９  Ｎ型ウェル
３１１  ディープＮ型ウェル
３１３  ディープＮ型ウェル
３１５  ディープＮ型ウェル
４００  半導体装置
４０１  Ｐ型Ｓｉ基板
４０３  Ｎ型ウェル
４０５  Ｎ型ウェル
４０７  Ｎ型ウェル
４０９  Ｎ型ウェル
４１０  ディープＮ型ウェル領域
４１１  ディープＮ型ウェル
４１２  ディープＮ型ウェル領域
４１３  ディープＮ型ウェル
４１５  ディープＮ型ウェル
４７０  ＰＦＥＴ
４９０  メッシュトランジスタ形成領域
５００  半導体装置
５０１  Ｐ型Ｓｉ基板
５０３  Ｎ型ウェル
５０５  Ｎ型ウェル
５０７  Ｎ型ウェル
５０９  Ｎ型ウェル
５１１  ディープＮ型ウェル
５１３  ディープＮ型ウェル
５１５  ディープＮ型ウェル
６１１  ディープＮ型ウェル
１２００  半導体装置
１２０１  Ｐ型Ｓｉ基板
１２０３  Ｎ型ウェル
１２０５  Ｎ型ウェル
１２０７  Ｎ型ウェル
１２０９  Ｎ型ウェル
１２１１  ディープＮ型ウェル
１２１３  ディープＮ型ウェル
１２１５  ディープＮ型ウェル
Ａ  ＮＭＯＳトランジスタ
Ｂ  ＰＭＯＳトランジスタ
Ｃ  ＮＭＯＳトランジスタ
Ｄ  ＰＭＯＳトランジスタ
Ｖｄ１  電圧印加部
Ｖｄ２  電圧印加部
Ｖｓ１  電圧印加部
Ｖｓ２  電圧印加部
【図１】
2006140448.tif 000003
【図２】
2006140448.tif 000004
【図３】
2006140448.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006140448.tif 000009
【図８】
2006140448.tif 000010
【図９】
2006140448.tif 000011
【図１０】
2006140448.tif 000012
【図１１】
2006140448.tif 000013
【図１２】
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【図１３】
2006140448.tif 000015