(57)【要約】【課題】  従来の増幅回路に用いられる整合回路に比べて小さな寸法で、広帯域に高出力ＦＥＴと入力線路との整合をとることが可能な構造の高周波用の増幅回路を提供する。【解決手段】  誘電体基板２２の一面に形成される入力線路１０および出力線路１１と、その入出力線路１０、１１に接続される半導体チップ１７とを有している。この入力線路１０が、第１の特性インピーダンスＺｉ２を有する複数の第１の線路１２に分岐され、第１の線路１２は、第１の特性インピーダンスＺｉ２より小さい第２の特性インピーダンスＺｉ３を有する第２の線路１３に不連続的に接続されている。そして、その第２の線路１３は、半導体チップ１７に第１のワイヤ１５または金属片により電気的に接続されている。この第２の線路１３の線路長は動作周波数における実効波長の１／４よりも短く、かつ、その線路幅の１／２よりも長く形成されている。【選択図】        図１
2006020206.tif 000002
【特許請求の範囲】
【請求項１】
誘電体基板の一面に形成される入力線路および出力線路と、該入力線路および出力線路に接続される半導体チップとを有する増幅回路であって、前記入力線路が、第１の特性インピーダンスを有する複数の第１の線路に分岐され、該第１の線路は、前記第１の特性インピーダンスより小さい第２の特性インピーダンスを有する第２の線路に不連続的に接続され、該第２の線路は、前記半導体チップにワイヤまたは金属片により電気的に接続され、前記第２の線路の線路長は動作周波数における実効波長の１／４よりも短く、かつ、該第２の線路の線路幅の１／２よりも長いことを特徴とする増幅回路。
【請求項２】
前記第１の線路に分岐される部分に生じる容量、前記第１および第２の線路の不連続部に生じる容量、および前記ワイヤまたは金属片が形成するインダクタンスにより、前記半導体チップの入力インピーダンスと前記入力線路との整合がとれるように、前記第１および第２の線路が形成されていることを特徴とする請求項１記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を有するマイクロ波やミリ波などの高周波用の増幅回路に関し、とくに高出力に適した入出力整合回路を含む高周波用の増幅回路に関する。
【背景技術】
【０００２】
マイクロ波、ミリ波などの高周波で用いられる電界効果トランジスタ（以下、ＦＥＴともいう）の高出力化の要求が高まってきている中で、その要求を満たすために、ゲート幅の大きなＦＥＴが必要とされている。そのため、複数のフィンガーによってゲート幅の大きなＦＥＴを実現させる方法が多く採用されているが、その構成では、ＦＥＴの入力インピーダンスが非常に低くなり、入出力線路とＦＥＴとの整合をとることが困難になってくる。従来、その整合方法として、特性インピーダンスの異なった１／４波長線路を用いたインピーダンス変換器や、導体のパターンで形成される容量と配線のワイヤで形成されるインダクタを構成要素とした多段の低域フィルタで行う方法が知られている。
【０００３】
低域フィルタで整合をとった従来の増幅回路の構造を図４に示す。本例では、入力線路１とキャパシタ４を結線した金ワイヤ６がインダクタンスＬ11のインダクタを構成し、キャパシタ４と半導体チップ３を結線した金ワイヤ７がインダクタンスＬ12のインダクタを構成する。これらのインダクタンスＬ11、Ｌ12とキャパシタ４の容量Ｃ11とで低域フィルタを形成する（たとえば特許文献１参照）。出力線路側も同様な構成で、出力側の金ワイヤ８、８ａによるインダクタンスをＬ13、Ｌ14、キャパシタ９の容量をＣ12とすると、等価回路は図５に示されるような回路を構成している。なお、図４において、２は出力線路、５は誘電体基板である。
【特許文献１】特開２００３−１１５７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のように、従来のこの種の高出力用でＦＥＴのゲート幅を大きくした増幅回路では、整合回路として容量チップを設けて金ワイヤのインダクタと共に低域フィルタを構成して行っている。そのため、キャパシタを別途設ける必要があり、その形成工程が増加することに伴うコストアップになると共に、整合回路の寸法が大きくなり、増幅回路が大型化するという問題がある。
【０００５】
本発明は、このような問題を解決するためになされたもので、従来の増幅回路に用いられる整合回路に比べて小さな寸法で、広帯域に高出力ＦＥＴと入力線路との整合をとることが可能な構造の高周波用の増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による増幅回路は、誘電体基板の一面に形成される入力線路および出力線路と、該入力線路および出力線路に接続される半導体チップとを有する増幅回路であって、前記入力線路が、第１の特性インピーダンスを有する複数の第１の線路に分岐され、該第１の線路は、前記第１の特性インピーダンスより小さい第２の特性インピーダンスを有する第２の線路に不連続的に接続され、該第２の線路は、前記半導体チップにワイヤまたは金属片により電気的に接続され、前記第２の線路の線路長は動作周波数における実効波長の１／４よりも短く、かつ、該第２の線路の線路幅の１／２よりも長いことを特徴とする。
【０００７】
ここに不連続的に接続とは、特性インピーダンスの異なる線路、すなわち線路幅の異なる線路を直接接続することを意味する。
【０００８】
前記第１の線路に分岐される部分に生じる容量、前記第１および第２の線路の不連続部に生じる容量、および前記ワイヤまたは金属片が形成するインダクタンスにより、前記半導体チップの入力インピーダンスと前記入力線路との整合がとれるように、前記第１および第２の線路が形成されていることにより、そのまま入力線路と半導体チップの入力インピーダンスとの間で整合がとれるため好ましい。
【発明の効果】
【０００９】
本発明の高周波用の増幅回路によれば、線路の不連続によって生じる容量と、ワイヤまたは金属片が作るインダクタンスとを用いてＬＣ回路を構成しているため、キャパシタを別途設けることなく、そのＬＣ回路のインダクタンスおよびキャパシタンスを調整することによって整合回路（低域フィルタ）を構成することができる。その結果、キャパシタを形成するスペースを確保する必要がなく、非常に小型で簡単に入出力線路とＦＥＴとの間の整合をとることができる。
【発明を実施するための最良の形態】
【００１０】
つぎに、図面を参照しながら本発明の増幅回路について説明をする。本発明による増幅回路は、図１にその一実施形態の平面説明図および図２にその等価回路図がそれぞれ示されるように、誘電体基板２２の一面に形成される入力線路１０および出力線路１１と、その入出力線路１０、１１に接続される半導体チップ１７とを有している。この特性インピーダンスＺｉ１を有する入力線路１０が、特性インピーダンスＺｉ２（第１の特性インピーダンス）を有する複数の第１の線路１２に分岐され、第１の線路１２は、特性インピーダンスＺｉ２より小さい特性インピーダンスＺｉ３（第２の特性インピーダンス）を有する第２の線路１３に不連続的に接続されている。そして、その第２の線路１３は、半導体チップ１７にワイヤ１５または金属片により電気的に接続されている。この第２の線路１３の線路長は動作周波数における実効波長の１／４よりも短く、かつ、その線路幅の１／２よりも長く形成されている。
【００１１】
誘電体基板２２は、たとえばセラミック基板を用いることがマイクロ波などの損失を少なくすることができて好ましいが、誘電体であればとくにその材料には限定されない。この誘電体基板２２の厚さは、その材料による誘電率とにより定まるインピーダンスが、表面に形成される導体膜と裏面側に設けられる接地導体との間で所定のインピーダンスになるように形成され、損失の少ないマイクロストリップ線路を形成するように選定される。この誘電体基板２２には、貫通孔１６が形成され、その貫通孔１６内に半導体チップ１７を装着することができるようになっている。この誘電体基板２２の裏面側には、図示されていないが、導電体膜が設けられるか、金属板などが設けられることにより接地導体が設けられ、半導体チップ１７を接着できるようになっている。
【００１２】
誘電体基板２２の表面には、たとえば銅膜などの金属膜をパターニングすることなどにより形成された入力線路１０、その入力線路１０に接続された入力側分岐回路２５、出力線路１１、およびその出力線路１１に接続された出力側分岐回路２６が形成されている。この入力側分岐回路２５は、入力線路１０（特性インピーダンスＺｉ１）を、たとえば２本の第１の線路１２（特性インピーダンスＺｉ２）に分岐すると共にオープンスタブ１４に接続し、それぞれの第１の線路１２は低インピーダンス線路となる（線幅が広くなる）第２の線路１３（特性インピーダンスＺｉ３）に接続することにより形成されている。出力側分岐回路２６も、同様に出力線路１１（特性インピーダンスＺｏ１）に二分岐した２本の第３の線路２０（特性インピーダンスＺｏ２）およびオープンスタブ２１に接続し、第３の線路２０はそれぞれ低インピーダンス線路となる第４の線路１９（特性インピーダンスＺｏ３）に接続することにより形成されている。この第２および第４の線路１３、１９の線路長は、後述する理由により、動作周波数における実効波長の１／４よりも短く、かつ、その線路幅の１／２よりも長く形成されている。
【００１３】
半導体チップ１７は、たとえばＧａＡｓなどから形成されるマイクロ波用などの電界効果トランジスタ（ＦＥＴ）が用いられ、しかも高出力化のため、ゲート幅を拡大してゲート、ドレイン、ソースの各電極がそれぞれ複数個設けられた多フィンガーＦＥＴチップに形成されている。図１に示される例では、たとえば多フィンガーＦＥＴチップの複数個のゲート電極が入力側電極として入力線路１０側に位置し、複数個のドレイン電極が出力側電極として出力線路１１側に位置するように設けられ、図示されていないが、複数のソース電極がそれぞれの電極の間に設けられている。
【００１４】
そして、半導体チップ１７の複数の入力側電極が金線などの第１のワイヤ１５または金属リボンなどの金属片により第２の線路１３と電気的に接続され、半導体チップ１７の出力側電極が金線などの第２のワイヤ１８または金属リボンなどの金属片により第４の線路１９と電気的に接続されている。なお、図１に示される増幅回路は、ソース接地の増幅器であり、図１には示されていないが、半導体チップ１７の極近傍でソースは接地されている。
【００１５】
つぎに、この回路構成にすることにより、入力線路１０のインピーダンスと半導体チップ１７の入力インピーダンスとを整合することができる理由について説明をする。
【００１６】
まず、図１に示される構成で、入力線路１０、第１の線路１２、第２の線路１３の特性インピーダンスをそれぞれＺｉ１、Ｚｉ２、Ｚｉ３、二分岐回路の分岐部分に、線路と並列に形成される容量とオープンスタブ１４の容量とを合せてＣ１、第１の線路１２と低インピーダンス線路である第２の線路１３との結線の不連続によって形成される容量をＣｉ１、第１のワイヤ１５の作るインダクタンスをＬｉ１とすると、半導体チップ１７の入力側の等価回路図は、図２（ａ）に示されるように表される。また、同様に、出力線路１１、第３の線路２０、第４の線路１９の特性インピーダンスをそれぞれＺｏ１、Ｚｏ２、Ｚｏ３、二分岐回路の分岐部分に、線路と並列に形成される容量とオープンスタブ２１の容量とを合せてＣ２、第３の線路２０と低インピーダンス線路である第４の線路１９との結線の不連続によって形成される容量をＣｏ１、第２のワイヤ１８の作るインダクタンスをＬｏ１とすると、半導体チップ１７の出力側の等価回路図は、図２（ｂ）に示されるように表される。
【００１７】
図２（ａ）に示される等価回路をさらに簡便に記載すると、図２（ｃ）に示されるようになる。すなわち、第１の線路１２の線路長によって形成される等価的なインダクタンスをＬ２、第２の線路１３と第１のワイヤ１５とによって形成される等価的なインダクタンスをＬ３と表している。この場合、第２の線路１３の線路長が実効波長の１／４よりも長いと、第２の線路１３と第１のワイヤ１５とによって形成される等価的なリアクタンスがインダクタンスとならないので、第２の線路１３の線路長を実効波長の１／４よりも短くすることが好ましい。
【００１８】
また、第１のワイヤ１５が第２の線路１３と結線されている複数のポイントが同位相となるためには、第２の線路１３の線路長は線路幅の１／２よりも大きい必要がある。これは、つぎの理由による。すなわち、第１の線路１２と第２の線路１３との不連続部で生じるマイクロ波の伝送モードの乱れによって、不連続部の極近傍で、線路の中央部と端部とで位相が異なってしまう現象がある。しかし、本発明者らが鋭意検討を重ねた結果、この伝送モードの乱れが、不連続部から線路幅の１／２以上離れた位置では、無視できる大きさまで減衰することを見出したことに基づいている。本発明では、この不連続部に生じる容量を有効に利用しているが、そのためには、この容量によって乱れたマイクロ波が第１のワイヤ１５の結線部で等位相となることが必要で、第２の線路１３は、線路幅の１／２以上の線路長に形成される。第１のワイヤ１５の各結線位置で位相のずれがあると、電力損失の原因となり不都合が生じる。これらの要因により、第２の線路１３の線路長は実効波長の１／４より短く、かつ、線路幅の１／２よりも長く設定される。
【００１９】
以上のように、図１に示される構造の半導体チップ１７より入力側の等価回路は、簡便には図２（ｃ）に示されるように表され、容量とインダクタンスとで構成された低域フィルタを表している。すなわち、この回路で、所望の周波数帯域を通過させる低域フィルタを構成するように、Ｃ１、Ｃｉ１、Ｌ２およびＬ３を設定することにより、所望の周波数帯域を損失無く整合させることができる。換言すると、特別なキャパシタを形成することなく、第１の線路１２と第２の線路１３との不連続接合による容量を利用して整合をとることができる。なお、出力側も同様に構成することができる。
【００２０】
前述の例で、半導体チップ１７に結線する低インピーダンス線路である第２の線路１３が２本の例であったが、２本に限らず複数本であればよい。複数本の線路が必要な理由は、以下の通りである。すなわち、１本の低インピーダンス線路を半導体チップ１７に結線すると、高出力に適した多フィンガーの半導体素子を使用する場合、第１の線路１２と第２の線路１３の不連続部で乱れたマイクロ波の伝送モードが第１のワイヤ１５の結線部で等位相になるための第２の線路１３の線路長が大きくなり過ぎ、第２の線路１３がインダクタンスに見える寸法の範囲内（実効波長の１／４以下）で、第２の線路１３の線路長を抑えることが困難になる。したがって、第２の線路１３は複数本とし、第２の線路１３の線路幅を小さくすることで、その線路長を短くすることが可能となる。さらに、前述の例では、半導体チップ１７が１個の例であったが、この半導体チップも１個には限定されず、複数個あっても同様である。
【００２１】
図３は、本発明による高周波用増幅回路の他の実施形態を示す図１と同様の図で、出力側のインピーダンス整合を、１／４波長線路を用いた変換器で実現する構造のものである。すなわち、出力線路１１に１／４波長線路である第５の線路２４が接続され、その第５の線路２４に低インピーダンス線路である第６の線路２３が接続されている。その結果、第５の線路２４と第６の線路２３との間は不連続結線となり、図１の場合と同様の容量が発生する。また、図３に示される例は、入力側の二分岐回路に図１の場合と異なり、オープンスタブ１４（図１参照）を設けない構造であるが、図１の構成で説明したように、二分岐回路の分岐部分はそれだけで容量が付加されることになる。したがって、この容量を用いることで、オープンスタブを設けなくても低域フィルタを構成することが可能となる。その他の構造は、図１に示される構造と同じで、同じ部分には同じ符号を付してその説明を省略する。
【００２２】
その結果、図３に示される構成にしても、入力側の等価回路は図２（ａ）または（ｃ）と同様に表すことができ、また、出力側の等価回路も図２（ｂ）と同様に表すことができる。そのため、この構成でも、特別なキャパシタを形成することなく、第１の線路１２と第２の線路１３、または第５の線路２４と第６の線路２３との不連続接合による容量を利用して、半導体チップと入出力線路との間の整合をとることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明による高周波用増幅回路の一実施形態を説明する図である。
【図２】図１の等価回路を示す図である。
【図３】本発明による高周波用増幅回路の他の実施形態を説明する図である。
【図４】従来の増幅回路の一例を示す図である。
【図５】図４の等価回路を示す図である。
【符号の説明】
【００２４】
１０    入力線路
１１    出力線路
１２    第１の線路
１３    第２の線路
１４    オープンスタブ
１５    第１のワイヤ
１６    貫通孔
１７    半導体チップ
１８    第２のワイヤ
１９    第４の線路
２０    第３の線路
２１    オープンスタブ
２２    誘電体基板
２３    第６の線路
２４    第５の線路
２５    入力側分岐回路
２６    出力側分岐回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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