(57)【要約】【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、光近接効果による影響を減少でき、ピッチ変換を含む配線の引き回しを容易に可能とするものである。【解決手段】たとえば、メモリセルアレイ１１とこのセルアレイ１１を制御するロウデコーダ回路部１３とを有するフラッシュメモリ１０において、配線ピッチの異なる、上記メモリセルアレイ１１側の配線２２ａと上記ロウデコーダ回路部１３側の配線２２ｂとの間を、配線２２ａに対する配線入射角Ｐ’が３０度とされた３０度斜め引き出し配線２２ｃにより接続する。こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。【選択図】      図３
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【特許請求の範囲】
【請求項１】
第１の配線ピッチを有する第１の配線層と、
前記第１の配線ピッチとは異なる、第２の配線ピッチを有する第２の配線層と、
前記第１の配線層と前記第２の配線層との間を接続する、少なくとも前記第１の配線層に対して、４５度未満の配線入射角を有する第３の配線層と
を具備したことを特徴とする半導体装置。
【請求項２】
前記第１の配線層は、半導体記憶装置の記憶素子部の配線であり、前記第１の配線ピッチは、前記第２の配線ピッチよりも配線の間隔が狭いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の配線層は、半導体記憶装置の記憶素子部を制御するための制御回路部の配線であり、前記第２の配線ピッチは、前記第１の配線ピッチよりも配線の間隔が広いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の配線層は、前記第１の配線層とほぼ同じ配線幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３の配線層は、同一サイズの複数のブロックパターンを、所定の角度で階段状に配置した配線パターンデータを用いて形成されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、記憶素子部とそれを制御するための制御回路部（受動回路）とを有する半導体記憶装置において、記憶素子部から、その記憶素子部よりも仕様の緩い制御回路部に引き回される配線の処理に関する。
【背景技術】
【０００２】
近年、高密度化および微細化にともない、半導体装置は露光の限界である光波長（λ）での配線の形成が必須となってきている。そのため、配線ピッチ（Ｌｉｎｅ／Ｓｐａｃｅ）を露光限界に近づける方法として、配線の形成には、レンズの径（Ｎ）を大きくとる手法、レンズの輪帯部を使用する手法、半透明のマスク（ハーフトーンマスク）を使用する手法、または、位相技術を使用する手法などが取り入れられている。これらの手法を採用することで、露光限界での配線の形成が理論上可能になり、半導体装置の高密度化および微細化が達成されている。
【０００３】
しかしながら、半導体記憶装置を制御する周辺装置および半導体記憶装置と同時に形成される周辺装置においては、配線ピッチを露光限界に近づけるための各種の手法の採用によって、配線幅が所望の設計値よりも大きくなることによる配線ショート（短絡）、または、配線幅が設計値よりも小さくなることによる断線が発生しやすくなる、という現象が顕著に表れている。この問題は、マスク製作時において、光近接効果と配線加工誤差とを数値化し、マスク上の配線パターンデータに対して補正（たとえば、光近接補正（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ（以下、ＯＰＣ処理））を施すことにより、回避は可能である。
【０００４】
ところが、半導体記憶装置においては、記憶素子部のセルとデコーダおよびセンスアンプ（以下、制御回路部）との間での、ピッチ変換を含む配線の引き回しが非常に困難であるという問題があった。
【０００５】
ここで、セルと制御回路部とでは、通常、配線ピッチが異なる。なぜなら、セルは、加工限界ピッチである、たとえばセルピッチで形成される。これに対し、制御回路部は、セルの仕様よりも設計ルールが緩和された、たとえば周辺回路ピッチで形成される。そのため、セルと制御回路部との間では、ピッチ変換を含む配線を引き回す必要がある。なお、半導体記憶装置を高密度化するには、たとえば図１１に示すように、配線１０１のピッチ変換長（セル１０３と制御回路部１０５とを結ぶ斜め引き出し配線の長さ）を最小限に抑える必要があり、そのためには配線入射角が４５度の斜め引き出し配線（以下、４５度斜め引き出し配線）１０１ａを駆使しなければならない。そのための方法が、すでに提案されている（たとえば、特許文献１参照）。
【０００６】
しかしながら、配線ピッチが異なるセル１０３と制御回路部１０５との間の、ピッチ変換を含む配線１０１の引き回しにおいては、露光処理時に、光近接効果の影響を大きく受ける。特に、セル１０３側の配線１０１ｂと４５度斜め引き出し配線１０１ａとの接続点付近において、その影響は顕著となる。そのため、たとえば図１２に示す加工シミュレーション１０２のように、制御回路部１０５側の配線１０１ｃよりも、セル１０３側の配線１０１ｂの幅が部分的に大きくなったり、逆に、小さくなったりしやすい。配線幅の部分的な変形（配線形状の歪み）は、場合によっては配線ショートまたは断線を発生させる要因となり、延いては半導体記憶装置の生産性（歩留まり）を低下させる原因となる。
【０００７】
そこで、配線パターンデータ２０１にＯＰＣ処理を施して配線１０１の形状を整えたり、セル１０３側の配線１０１ｂに比べ、４５度斜め引き出し配線１０１ａの幅が大きくなるように形成したりするなどして、従来は対応していた。しかし、マスク製作時における配線パターンデータの形成には膨大なデータ処理が必要であり、現在のところ完全自動化は困難である。特に、Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｒａｆｔｉｎｇ（以下、ＣＡＤ）処理の制約により、４５度斜め引き出し配線および９０度引き出し配線（配線入射角が９０度の配線）以外の配線入射角を有する配線を形成するには多大な労力を要するものであった。
【特許文献１】特開２００２−３２９７８３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、光近接効果による影響を減少でき、ピッチ変換を含む配線の引き回しが容易に可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、第１の配線ピッチを有する第１の配線層と、前記第１の配線ピッチとは異なる、第２の配線ピッチを有する第２の配線層と、前記第１の配線層と前記第２の配線層との間を接続する、少なくとも前記第１の配線層に対して、４５度未満の配線入射角を有する第３の配線層とを具備したことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
上記の構成により、光近接効果による影響を減少でき、ピッチ変換を含む配線の引き回しが容易に可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、記憶素子部とそれを制御するための制御回路部とを有する半導体記憶装置の基本構成を示すものである。なお、ここでは、ＮＡＮＤ型フラッシュメモリを例に、その要部のみ示している。また、配線ピッチが異なるメモリセルアレイとロウデコーダ回路部との間での、ピッチ変換を含む配線の引き回しについて説明する。
【００１３】
図１に示すように、このフラッシュメモリ１０は、メモリセルアレイ（記憶素子部）１１を有している。メモリセルアレイ１１の、ワード線と直交する方向（図示矢印方向）の端部には、それぞれ、高電圧転送回路部１２ａを介して、ロウデコーダ回路部（制御回路部）１３が配置されている。また、上記高電圧転送回路部１２ａおよび上記メモリセルアレイ１１の相互間には、それぞれ、斜め引き出し配線部（後述する）２１が設けられている。
【００１４】
一方、上記メモリセルアレイ１１の上記ワード線に沿う方向の端部には、それぞれ、高電圧転送回路部１２ｂを介して、センスアンプ回路部１４が配置されている。このセンスアンプ回路部１４には、カラムデコーダ（図示していない）が接続される。また、センスアンプ回路部１４内には、データの書き込みおよび読み出しを行うためのラッチ回路を兼用する、複数のセンスアンプ回路が設けられている。各センスアンプ回路は、上記メモリセルアレイ１１のビット線にそれぞれ接続されている。
【００１５】
なお、上記メモリセルアレイ１１は、加工限界ピッチである、たとえばセルピッチで形成される。これに対し、少なくとも上記ロウデコーダ回路部１３は、セルの仕様よりも加工ピッチが緩和された、たとえば周辺回路ピッチで形成される。たとえば、セルピッチが９０ｎｍである場合、周辺回路ピッチは５００ｎｍ程度に設定される。
【００１６】
図２は、上記メモリセルアレイ１１の構成例を示すものである。メモリセルアレイ１１には、たとえば１６個のメモリセルＭＣ１，ＭＣ２，…，ＭＣ１６と第１，第２の選択ゲートトランジスタＱ１１ａ，Ｑ１１ｂとからなる複数のＮＡＮＤセル１１ａが、行方向および列方向にマトリクス状に配置されている。各ＮＡＮＤセル１１ａの第１の選択ゲートトランジスタＱ１１ａは、たとえば、ビット線ＢＬ０Ａ，ＢＬ１Ａ，…，ＢＬ６３Ａにそれぞれ接続されている。各ＮＡＮＤセル１１ａの第２の選択ゲートトランジスタＱ１１ｂは、それぞれ、行方向に配設されたソース線ＳＬのいずれかに選択的に接続されている。ソース線ＳＬのそれぞれは、列方向に配設されたソースバイアス線ＳＢＬに共通に接続されている。各ソース線ＳＬは、たとえば６４本のビット線ごとに、コンタクトを介して、アルミニウムまたはポリシリコンなどからなる上記ソースバイアス線ＳＢＬに接続されている。このソースバイアス線ＳＢＬは、ソース線バイアス回路（図示していない）に接続されている。
【００１７】
なお、図中に示すＣＧ１，ＣＧ２，…，ＣＧ１６は、上記メモリセルＭＣ１，ＭＣ２，…，ＭＣ１６の各コントロールゲート線（ワード線）であり、ＳＧ１，ＳＧ２は、それぞれ、上記第１，第２の選択ゲートトランジスタＱ１１ａ，Ｑ１１ｂの選択ゲート線である。
【００１８】
ここで、本実施形態のＮＡＮＤ型フラッシュメモリの場合、１ページが、たとえば５２８バイト（５１２バイト（データ記憶部）＋１６バイト（冗長部））個のメモリセルによって構成される。１ページ分のメモリセルは、ほぼ同時にデータの読み書きが行われる。また、１ブロックが、たとえば１６ｋバイト＋０．５ｋバイト（ｋは１０２４）個のメモリセルによって構成される。１ブロック分のメモリセルは、ほぼ同時にデータの消去が行われる。
【００１９】
図３は、上記斜め引き出し配線部２１の構成例を示すものである。なお、同図（ａ）は斜め引き出し配線の一例を示す平面図であり、同図（ｂ）は同図（ａ）の要部を示す拡大図である。また、この実施形態では、周知の露光転写技術により形成される、配線入射角が３０度となるように設計された３０度斜め引き出し配線を例に説明する。
【００２０】
図３（ａ）に示すように、斜め引き出し配線部２１には、たとえば、メモリセルアレイ１１とロウデコーダ回路部１３との間で引き回される、ピッチ変換を含む複数の配線層２２が形成されている。各配線層２２は、配線ピッチの異なる配線２２ａ，２２ｂの相互を、３０度斜め引き出し配線（第３の配線層）２２ｃによって接続してなる構成とされている。上記３０度斜め引き出し配線２２ｃは、少なくとも上記配線２２ａに対する配線入射角（Ｐ’）が３０度となるように設計されている。
【００２１】
本実施形態の場合、上記配線２２ａは、たとえばセルピッチで形成される、上記メモリセルアレイ１１のコントロールゲート線（第１の配線ピッチを有する第１の配線層）ＣＧ１，ＣＧ２，…，ＣＧ１６である。また、上記配線２２ｂは、たとえば周辺回路ピッチで形成される、上記ロウデコーダ回路部１３につながる上記高電圧転送回路部１２ａの信号線（第２の配線ピッチを有する第２の配線層）である。
【００２２】
上記３０度斜め引き出し配線２２ｃの、上記配線２２ａに対する配線入射角Ｐ’を３０度とした場合、露光処理時の光近接効果の影響を減少できるようになる。これにより、たとえば図３（ｂ）に示すように、配線形状の歪みの発生を抑制することが可能になる。その結果、配線層２２の断線や短絡を防止できるようになる。また、３０度斜め引き出し配線２２ｃの配線ピッチ（Ｆ値／Ｆ’値）を、露光転写装置の加工限界である配線２２ａの配線ピッチと同じにすることが可能となる。
【００２３】
なお、３０度斜め引き出し配線２２ｃは、たとえば図４に示すように、階段形状を有して形成してもよい。たとえば、本実施形態においては、配線パターンの形状を階段状とすることによって、３０度斜め引き出し配線２２ｃが実現されている。
【００２４】
次に、上記したピッチ変換を含む配線層２２の、ＣＡＤによる自動設計方法（レイアウト方法）について説明する。ここでは、３０度斜め引き出し配線２２ｃを例に説明する。上記３０度斜め引き出し配線２２ｃを形成するためのマスク上の配線パターンデータ３１は、たとえば図５に示すように、Ｆ値，Ｆ’値，Ｓ値，Ｐ値，Ｐ’値をパラメータとするＣＡＤ処理により自動的に設計される。
【００２５】
ここで、上記Ｆ値は３０度斜め引き出し配線２２ｃの幅（Ｌｉｎｅ）および斜め方向の長さ（斜め長）を決めるためのパラメータであり、上記Ｆ’値は３０度斜め引き出し配線２２ｃの間隔（Ｓｐａｃｅ）を決めるためのパラメータであり、いずれも配線２２ａと同じ最小寸法となる。上記Ｓ値は、３０度斜め引き出し配線２２ｃの水平（横）方向の長さを決めるためのパラメータであり、上記Ｆ値と同等か、Ｆ値よりも大きな値となる（Ｓ≧Ｆ）。上記Ｐ値は、３０度斜め引き出し配線２２ｃの配線２２ａに対する斜め方向の角度を決めるためのパラメータであり、通常は４５度に設定される。上記Ｐ’値は、３０度斜め引き出し配線２２ｃの配線入射角Ｐ’を決めるためのパラメータであり、所定の条件（たとえば、Ｐ’∝１／Ｓ）を満たす値となる。
【００２６】
このように、各パラメータの設定にしたがって、階段形状を有する配線パターンデータ３１が自動的に設計されるようにすることにより、３０度斜め引き出し配線２２ｃは設計の自動化が可能となる。しかも、ＣＡＤ処理においては、従来に比べ、より少ない労力で配線パターンデータ３１を設計できるようになるため、複雑な演算処理や膨大なデータ処理が不要になる。勿論、各パラメータの設定に応じて、３０度斜め引き出し配線２２ｃ以外の配線入射角Ｐ’を有する配線層形成のための配線パターンデータを設計することも容易である。
【００２７】
なお、実際の露光処理においては、従来と同様のパラメータを用いた加工シミュレーションが実施される。
【００２８】
上記したように、本実施形態によれば、膨大なデータ処理や複雑な演算処理を必要とすることなしに、配線入射角が３０度（４５度未満）の斜め引き出し配線を形成できるようになる。その結果、配線形状に歪みを発生させる、露光処理時の光近接効果による影響を減少させることが可能となる。よって、配線の断線や短絡を防止できるなど、ピッチ変換を含む配線の引き回しが容易に可能となるものである。
【００２９】
［第２の実施形態］
図６は、この発明の第２の実施形態にしたがった、記憶素子部とそれを制御するための制御回路部とを有する半導体記憶装置の基本構成を示すものである。なお、ここでは、Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（以下、ＤＲＡＭ）を例に、その要部のみ示している。また、配線ピッチが異なるメモリセルアレイとセンスアンプ回路部との間での、ピッチ変換を含む配線の引き回しについて説明する。
【００３０】
図６に示すように、このＤＲＡＭ４０は、メモリセルアレイ（記憶素子部）４１を有している。メモリセルアレイ４１の、ワード線と直交する方向（図示矢印方向）の端部には、それぞれ、ロウデコーダ回路部４２が配置されている。
【００３１】
一方、上記メモリセルアレイ４１の上記ワード線に沿う方向の端部には、それぞれ、斜め引き出し配線部（後述する）４３を介して、センスアンプ回路部（制御回路部）４４が配置されている。このセンスアンプ回路部４４には、カラムデコーダ（図示していない）が接続される。また、センスアンプ回路部４４内には、複数のセンスアンプ回路が設けられている。各センスアンプ回路は、上記メモリセルアレイ４１のビット線にそれぞれ接続されている。
【００３２】
なお、上記メモリセルアレイ４１は、加工限界ピッチである、たとえばセルピッチで形成される。これに対し、少なくとも上記センスアンプ回路部４４は、セルの仕様よりも加工ピッチが緩和された、たとえば周辺回路ピッチで形成される。たとえば、セルピッチが１３０ｎｍである場合、周辺回路ピッチは２６０ｎｍ以上に設定される。
【００３３】
図７は、上記メモリセルアレイ４１と上記センスアンプ回路部４４との間に引き回される、ピッチ変換を含む配線の一例を示すものである。たとえば、メモリセルアレイ４１とセンスアンプ回路部４４との間には、複数の配線層５１が引き回されている。各配線層５１は、メモリセルアレイ４１側の配線（第１の配線ピッチを有する第１の配線層）５１ａおよびセンスアンプ回路部４４側の配線（第２の配線ピッチを有する第２の配線層）５１ｂの相互を、それぞれ、斜め引き出し配線部４３の３０度斜め引き出し配線（第３の配線層）５１ｃによって接続してなる構成とされている。
【００３４】
本実施形態の場合、上記３０度斜め引き出し配線５１ｃは、上述した第１の実施形態の場合と同様に、少なくとも上記配線５１ａに対する配線入射角Ｐ’が３０度となるように設計されている。また、上記３０度斜め引き出し配線５１ｃは、露光転写装置の加工限界である上記配線５１ａと同じ配線ピッチ（Ｆ値／Ｆ’値）により形成されている。
【００３５】
なお、本実施形態において、上記配線５１ａは、たとえばセルピッチ（Ｆ’）で形成される、上記メモリセルアレイ４１のビット線である。また、上記配線５１ｂは、たとえば周辺回路ピッチ（Ｆ''）で形成される、上記センスアンプ回路部４４の信号線である（ただし、Ｆ''≧２Ｆ’）。
【００３６】
図８は、上記斜め引き出し配線部４３の構成例を示すものである。この実施形態では、周知の露光転写技術により形成される、配線入射角が３０度となるように設計された３０度斜め引き出し配線を例に説明する。なお、図中に示す実線が３０度斜め引き出し配線である。因みに、図中に示す破線は、従来の４５度斜め引き出し配線の軌跡である。
【００３７】
すなわち、配線ピッチの異なる配線５１ａ，５１ｂの相互を接続するための、上記３０度斜め引き出し配線５１ｃは、たとえば、階段形状を有して構成されている。これにより、少なくとも上記配線５１ａに対する配線入射角が３０度とされた、３０度斜め引き出し配線５１ｃが実現されている。
【００３８】
このように、ＤＲＡＭ４０においても、３０度斜め引き出し配線５１ｃの配線５１ａに対する配線入射角Ｐ’を３０度（４５度未満）とすることによって、露光処理時の光近接効果の影響を減少できるようになる。これにより、配線形状の歪みの発生を抑制することが可能となり、配線層５１の断線や短絡を防止できるようになるなど、ピッチ変換を含む配線の引き回しが容易に可能となるものである。
【００３９】
特に、ＤＲＡＭ４０の場合、３０度斜め引き出し配線５１ｃを採用することにより、パターン転写におけるマージンの向上が可能となる。そのため、ビット線を容易に細くすることができる。つまり、ビット線の容量（ＣＢＬ）を小さくできる。
【００４０】
ここで、図９（ａ），（ｂ）を参照して、ＤＲＡＭ４０におけるセルの動作について説明する。たとえば、セルキャパシタＣにデータ“１”が書き込まれている状態において、セルトランジスタＴのソースが高電圧ＶＳＮになっているとする。また、ビット線ＢＬの電位が、ＶＢＬに保持されているとする。すると、このセルＭＣおよびビット線ＢＬに蓄えられている全電荷量ＱＩは、
ＱＩ＝Ｃｓ（ＶＳＮ−ＶＰ）＋ＣＢＬ・ＶＢＬ  …  （１）
となる。ただし、ＣｓはセルキャパシタＣの容量、ＶＰはプレート電位、ＣＢＬはビット線ＢＬの寄生容量の合計である。
【００４１】
この状態から、セルトランジスタＴをオンさせて、セルキャパシタＣの電荷を再分配する。すると、セルトランジスタＴのソース電位はＶＳＮ’に、ビット線ＢＬの電位はＶＢＬ’に、それぞれ変化する。なお、プレート電位ＶＰは一定に保たれる。このときのセルＭＣおよびビット線ＢＬに蓄えられている全電荷量ＱＦは、
ＱＦ＝Ｃｓ（ＶＳＮ’−ＶＰ）＋ＣＢＬ・ＶＢＬ’  …  （２）
となる。
【００４２】
電荷量はセルトランジスタＴの導通の前後で保持されるため、“ＱＩ＝ＱＦ”の関係が成り立つ。また、上記式（２）において、ＶＳＮ’＝ＶＢＬ’であるため、下記式（３）が得られる。
【００４３】
ＶＢＬ’＝（Ｃｓ・ＶＳＮ＋ＣＢＬ・ＶＢＬ）／（Ｃｓ＋ＣＢＬ）  …  （３）
また、ビット線電位ＶＢＬの変化は、
ΔＶＢＬ＝ＶＢＬ’−ＶＢＬ
＝（ＶＳＮ−ＶＢＬ）／（１＋ＣＢＬ／Ｃｓ）  …  （４）
となる。
【００４４】
ここで、ビット線ＢＬは、ＶＤ／２にプリチャージされている。よって、ＶＳＮ＝ＶＤ、ＶＢＬ＝ＶＤ／２となり、上記式（４）は、
ΔＶＢＬ＝ＶＢＬ’−ＶＢＬ
＝ＶＤ／（２（１＋ＣＢＬ／Ｃｓ））  …  （５）
となる。
【００４５】
このように、ビット線電位ＶＢＬの変化は、“ＣＢＬ／Ｃｓ”が小さいほど、大きくなる。したがって、ＤＲＡＭ４０において、３０度斜め引き出し配線５１ｃを採用することは、ビット線ＢＬの容量ＣＢＬを小さくする上で大変に有用である。
【００４６】
なお、上述した第１および第２の実施形態においては、パラメータ（Ｆ値，Ｆ’値，Ｓ値，Ｐ値，Ｐ’値）を用いて、３０度斜め引き出し配線を設計する場合の方法について説明した。これに限らず、たとえば図１０（ａ）に示すように、同一サイズの複数のブロックパターン６１ａを、所定の角度で階段状に配置して、マスク上の配線パターンデータ６１を製作する。その際、上記ブロックパターン６１ａのサイズおよび配置などを、たとえば図１０（ｂ）に示すように、上述した第１の実施形態の条件（パラメータ）を満たすようにする。このような配線パターンデータ６１を用いることによっても、３０度斜め引き出し配線を形成することが可能である。
【００４７】
また、いずれの実施形態においても、３０度斜め引き出し配線を例に説明したが、たとえば、配線入射角Ｐ’が４５度未満の斜め引き出し配線（０＜Ｐ’＜４５）とすることも容易に可能である。
【００４８】
また、上記実施形態においては、メモリセルアレイとロウデコーダ回路部との間およびメモリセルアレイとセンスアンプ回路部との間に引き回される配線を例に説明した。これに限らず、実施形態としては、半導体記憶装置とそれを制御する周辺装置との間または半導体記憶装置とこれと同時に形成される周辺装置との間に引き回される配線にも同様に適用できる。
【００４９】
また、実施形態としては、ＮＡＮＤ型フラッシュメモリおよびＤＲＡＭに限らず、各種の半導体装置に適用可能である。
【００５０】
また、実施形態としては、ポリシリコン、ＷＳｉなどのポリメタル、および、ＡｌまたはＣｕなどのメタルを配線材料とする、各種の斜め引き出し配線の形成に用いることができる。
【００５１】
また、実施形態としては、ピッチ変換を含む１つの配線層において、同一または異なる配線入射角をもつ複数の斜め引き出し配線を混在させることも可能である。
【００５２】
さらに、実施形態としては、１つの半導体装置において、それぞれ、異なる配線入射角の斜め引き出し配線を有する複数の配線層を混在させることも可能である。
【００５３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）のレイアウト例を示す図。
【図２】図１に示したＮＡＮＤ型フラッシュメモリの、メモリセルアレイの構成例を示す図。
【図３】図１に示したＮＡＮＤ型フラッシュメモリの、斜め引き出し配線部の構成例を示す図。
【図４】図３に示した斜め引き出し配線部の、３０度斜め引き出し配線の一例を示す図。
【図５】３０度斜め引き出し配線の設計方法を説明するために、配線パターンデータの一例を示す図。
【図６】本発明の第２の実施形態にしたがった、半導体記憶装置（ＤＲＡＭ）のレイアウト例を示す図。
【図７】図６に示したＤＲＡＭの、ピッチ変換を含む配線の引き回しの一例を示す図。
【図８】図６に示したＤＲＡＭの、斜め引き出し配線部の構成例を示す図。
【図９】ＤＲＡＭセルの動作について説明するために示す図。
【図１０】３０度斜め引き出し配線の設計方法を説明するために、配線パターンデータの他の例を示す図。
【図１１】従来技術における、斜め引き出し配線部の構成例を示す図。
【図１２】従来技術における問題点を説明するために、配線の一部を拡大して示す図。
【符号の説明】
【００５５】
１０…フラッシュメモリ、１１…メモリセルアレイ、１３…ロウデコーダ回路部、１４…センスアンプ回路部、２１…斜め引き出し配線部、２２…配線層、２２ａ…メモリセルアレイ側の配線、２２ｂ…ロウデコーダ回路部側の配線、２２ｃ…３０度斜め引き出し配線、３１…配線パターンデータ、４０…フラッシュメモリ、４１…メモリセルアレイ、４２…ロウデコーダ回路部、４３…斜め引き出し配線部、４４…センスアンプ回路部、５１…配線層、５１ａ…メモリセルアレイ側の配線、５１ｂ…センスアンプ回路部側の配線、５１ｃ…３０度斜め引き出し配線、６１…配線パターンデータ、６１ａ…ブロックパターン。
【図１】
2006060133.tif 000003
【図２】
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【図３】
2006060133.tif 000005
【図４】
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【図５】
2006060133.tif 000007
【図６】
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【図７】
2006060133.tif 000009
【図８】
2006060133.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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