(57)【要約】【課題】マルチビット不揮発性メモリ素子、その動作方法、及びその製造方法を提供する。【解決手段】マルチビット不揮発性メモリ素子の単位セル２００は、垂直に形成された複数のチャンネル２１５，２２０と、そのチャンネルの外側に垂直に形成されたストレージノード２２５，２３０と、そのチャンネル及びストレージノードの上部とストレージノードの側面とを取り囲んでいる制御ゲート２４０と、そのチャンネル、ストレージノード及び制御ゲートの各間に介在された絶縁膜２３５と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１絶縁膜と、
前記第１絶縁膜上に垂直に形成された第１チャンネル及び第２チャンネルと、
前記第１チャンネル及び前記第２チャンネルの外側の前記第１絶縁膜上に垂直に形成された第１ストレージノード及び第２ストレージノードと、
第１チャンネル及び第２チャンネル及び前記第１ストレージノード及び前記第２ストレージノードの上部と前記ストレージノードの側面とを取り囲んでいる制御ゲートと、
前記チャンネル、前記ストレージノード及び前記制御ゲートの各々の間に介在する第２絶縁膜と、を含むことを特徴とするマルチビット不揮発性メモリ素子の単位セル。
【請求項２】
前記第１チャンネル及び前記第２チャンネルは、電圧の印加状態に応じて絶縁体または導電体に遷移される遷移金属酸化物膜で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項３】
前記第１チャンネル及び前記第２チャンネルは、酸化バナジウム膜で形成されたことを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項４】
前記第１ストレージノード及び前記第２ストレージノードは、窒化シリコン膜で形成されたことを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項５】
前記第１ストレージノード及び前記第２ストレージノードは、ポリシリコンまたはナノクリスタルシリコンで形成されたことを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項６】
前記第１ストレージノード及び前記第２ストレージノードは、板状に形成されたことを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項７】
前記第１チャンネル及び前記第２チャンネルと第１ストレージノード及び前記第２ストレージノードとは、互いに平行に形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項８】
前記第１絶縁膜は、酸化シリコン膜で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項９】
前記チャンネルと前記ストレージノードとの間に介在するた前記第２絶縁膜は、電荷のトンネリングが生じるように酸化シリコン膜で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項１０】
半導体基板と、
前記半導体基板上に前記半導体基板と水平に形成された第１ストレージノード及び第２ストレージノードと、
前記第１ストレージノード及び前記第２ストレージノードの間に水平に形成された第１チャンネル及び第２チャンネルと、
前記第１チャンネル及び前記第２チャンネルの間に垂直に形成される第３チャンネル及び第４チャンネルと、
前記第３チャンネル及び前記第４チャンネルの外側に垂直に形成される第３ストレージノード及び第４ストレージノードと、
前記各ストレージノードを覆い包むようにボックス型に前記半導体基板上に形成される制御ゲートと、
前記各チャンネル、前記各ストレージノード及び前記制御ゲートの間に各々介在する絶縁膜と、を含むことを特徴とするマルチビット不揮発性メモリ素子の単位セル。
【請求項１１】
前記各チャンネルは、電圧の印加に応じて絶縁体または導電体に遷移される遷移金属酸化物膜で形成されたことを特徴とする請求項１０に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項１２】
前記各チャンネルは、酸化バナジウム膜で形成されたことを特徴とする請求項１０に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項１３】
前記各ストレージノードは、窒化シリコン膜で形成されたことを特徴とする請求項１０に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項１４】
前記各ストレージノードは、ポリシリコンまたはナノクリスタルシリコンで形成されたことを特徴とする請求項１０に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項１５】
前記各チャンネルと前記各ストレージノードとの間に介在する前記絶縁膜は、電荷のトンネリングが可能な酸化シリコン膜で形成されたことを特徴とする請求項１０に記載のマルチビット不揮発性メモリ素子の単位セル。
【請求項１６】
請求項１に記載の単位セルを用いた不揮発性メモリ素子のマルチビット動作方法であって、
前記制御ゲートを共通ワードラインとして利用し、前記第１チャンネルを第１ビットラインとし、前記第２チャンネルを第２ビットラインとし、前記共通ワードラインを選択し、前記ビットラインの選択によってマルチビットで動作させることを特徴とする不揮発性メモリ素子のマルチビット動作方法。
【請求項１７】
一つの前記ストレージノードに電荷を保存するプログラム動作は、前記ストレージノードの側部の一つの前記ビットラインを選択して、前記ワードラインに前記ビットラインに対して相対的なプログラム電圧を印加して行うことを特徴とする請求項１６に記載の不揮発性メモリ素子のマルチビット動作方法。
【請求項１８】
一つの前記ストレージノードの消去動作は、前記ワードラインに対して相対的に前記ストレージノードの側部の一つの前記ビットラインに消去電圧を印加して行うことを特徴とする請求項１６に記載の不揮発性メモリ素子のマルチビット動作方法。
【請求項１９】
前記ストレージノードのプログラム如何に対する読み取り動作は、前記チャンネルを導電体に遷移させるために必要な前記制御ゲートに印加される電圧の変化を読み取ることによって行うことを特徴とする請求項１６に記載の不揮発性メモリ素子のマルチビット動作方法。
【請求項２０】
請求項２に記載の単位セルを用いた不揮発性メモリ素子のマルチビット動作方法であって、
前記制御ゲートを共通ワードラインとして利用し、前記各チャンネルをビットラインとし、前記ワードラインを選択し、前記ビットラインの選択によってマルチビットとして動作させることを特徴とする不揮発性メモリ素子のマルチビット動作方法。
【請求項２１】
一つの前記ストレージノードに電荷を保存するプログラム動作は、前記ストレージノードの側部の一つの前記ビットラインを選択して前記ワードラインに前記ビットラインに対して相対的なプログラム電圧を印加して行うことを特徴とする請求項２０に記載の不揮発性メモリ素子のマルチビット動作方法。
【請求項２２】
一つの前記ストレージノードの消去動作は、前記ワードラインに対して相対的に前記ストレージノードの側部の一つの前記ビットラインに消去電圧を印加して行うことを特徴とする請求項２０に記載の不揮発性メモリ素子のマルチビット動作方法。
【請求項２３】
前記ストレージノードのプログラムに基づく読み取り動作は、前記チャンネルを導電体に遷移させるために必要な前記制御ゲートに印加される電圧の変化を読取ることによって行うことを特徴とする請求項２０に記載の不揮発性メモリ素子のマルチビット動作方法。
【請求項２４】
半導体基板上に複数の請求項１に記載の単位セルが１軸に配列されたマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイであって、前記単位セルの前記チャンネルは、前記１軸に相互連結されていることを特徴とするマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項２５】
前記単位セルの前記ストレージノードは、前記１軸に相互連結されたことを特徴とする請求項２４に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項２６】
前記各単位セルの制御ゲートは、各々のワードラインとなることを特徴とする請求項２４に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項２７】
相互連結された前記チャンネルは、二つの共通ビットラインとなることを特徴とする請求項２４に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項２８】
半導体基板上に複数の請求項１０に記載の単位セルが１軸に配列されたものであって、前記単位セルの前記チャンネルが前記１軸に相互連結されたことを特徴とするマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項２９】
前記単位セルの前記ストレージノードは、前記１軸に相互連結されたことを特徴とする請求項２８に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３０】
半導体基板上に複数の請求項１に記載の前記単位セルが、ｘ軸、ｙ軸及びｚ軸の３次元に配列されたマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイであって、同じｘ値及びｚ値を有する線上の前記単位セルの前記チャンネルは、相互連結されていることを特徴とするマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３１】
同じｘ値及びｚ値を有する線上の前記単位セルの前記ストレージノードは、相互連結されたことを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３２】
同じｘ値を有する平面上の前記単位セルの前記チャンネルは、金属ラインを通じて相互連結されることによって、共通ビットラインとなることを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３３】
同じｙ値及びｚ値を有する線上の前記単位セルの制御ゲートは、相互連結されて共通ワードラインとなることを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３４】
半導体基板上に複数の請求項１０に記載の前記単位セルが、ｘ軸、ｙ軸及びｚ軸の３次元に配列されたマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイであって、同じｘ値及びｚ値を有する線上の前記単位セルの前記チャンネルは、相互連結されていることを特徴とするマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３５】
同じｘ値及びｚ値を有する線上の前記単位セルの前記ストレージノードは、相互連結されたことを特徴とする請求項３４に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３６】
同じｘ値を有する平面上の前記単位セルの前記チャンネルは、金属ラインを通じて相互連結されることによって、共通ビットラインとなることを特徴とする請求項３４に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３７】
同じｙ値及びｚ値を有する線上の前記単位セルの制御ゲートは、相互連結されて共通ワードラインとなることを特徴とする請求項３４に記載のマルチビット不揮発性メモリ素子のＮＡＮＤセルアレイ。
【請求項３８】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングしてトレンチを形成する工程と、
前記トレンチの側壁に一対のストレージノードを形成する工程と、
前記ストレージノードの側壁に一対のトンネリング酸化膜を形成する工程と、
前記トンネリング酸化膜の側壁に一対のチャンネルを形成する工程と、
前記トレンチのチャンネルの間を埋め込むように平坦化された第３絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第３絶縁膜をエッチングして前記ストレージノードの外側に第２絶縁膜及び第３絶縁膜パターンを形成する工程と、
前記第２絶縁膜及び前記第３絶縁膜パターンが形成された結果物全面に制御ゲートを形成する工程と、を含むことを特徴とするマルチビット不揮発性メモリ素子の製造方法。
【請求項３９】
前記チャンネルは、電圧の印加に応じて絶縁体または導電体に遷移される遷移金属酸化物膜を形成した後、異方性エッチングして形成することを特徴とする請求項３８に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項４０】
前記遷移金属酸化物膜は、酸化バナジウム膜であることを特徴とする請求項３９に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項４１】
前記ストレージノードは、ポリシリコン、ナノクリスタルシリコンまたは窒化膜を形成した後、異方性エッチングして形成することを特徴とする請求項３８に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項４２】
前記絶縁膜は、酸化シリコン膜で形成されることを特徴とする請求項３８に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項４３】
前記トンネリング酸化膜は、酸化シリコン膜で形成されることを特徴とする請求項３８に記載のマルチビット不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に、マルチビットで動作する不揮発性メモリ素子(Non-Volatile Memory:ＮＶＭ）、その動作方法、及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、揮発性メモリと不揮発性メモリとに大別される。コンピュータのような装置は、データをハードディスクに保管し、電源がオンになっている間に速いデータ処理のために揮発性メモリ、例えば、ＤＲＡＭ(Dynamic Random Access Memory)を使用している。
【０００３】
しかし、最近、携帯電話またはデジタルカメラ市場の拡大によって、従来のコンピュータで使用されているＤＲＡＭとは異なり、速い処理速度を有し、なおかつ電源が遮断された場合でも、装置内にデータを保持できる不揮発性メモリの需要が増加してきている。
【０００４】
このようなＮＶＭの一つとして、電荷を保存するためにストレージノード構造を有しているフラッシュメモリが広く使われている。このようなフラッシュメモリとしては、ストレージノードによって、フローティングゲート型と酸化物膜−窒化物膜−酸化物膜（Oxide-Nitride-Oxide:ＯＮＯ）構造のＳＯＮＯＳ型とがある。以下、図面を参照して従来のフラッシュメモリ素子について説明する。
【０００５】
図１は、従来のフローティングゲート型フラッシュメモリ素子を示す断面図である。
図１を参照すると、従来のフラッシュメモリ素子１００は、ストレージノードとしてフローティングゲート１２０を利用する。ここで、フローティングゲート１２０は、制御ゲート１３０は、とゲート間絶縁膜１２５を通じて絶縁されている。また、半導体基板１０５とはゲート絶縁膜１１５を通じて絶縁されている。
【０００６】
図１に示す従来のフラッシュメモリ素子１００は、制御ゲート１３０に電圧を印加して、ゲート絶縁膜１１５を通じたトンネリングを介してフローティングゲート１２０に電荷を保存させることができる。あるいは、半導体基板１０５のソース／ドレイン部１１０に電圧を印加してホットキャリアを作って、フローティングゲート１２０に電荷を注入してもよい。
【０００７】
このとき、このようなフラッシュメモリ素子の集積度を高めるためには、半導体基板１０５の全面上にアレイ状にセルが配列される。特に、最近では、ＮＡＮＤアレイフラッシュメモリ素子がその集積度面で高容量装置に多く使われている。
【０００８】
図２は、従来のＳＯＮＯＳ型フラッシュメモリ素子を示す断面図である。
図２を参照すると、従来のＳＯＮＯＳ型フラッシュメモリ素子１５０は、窒化物膜１７０をストレージノードとして利用する。ここで、ストレージノードの窒化物膜１７０は、酸化物膜１６５，１７５によって半導体基板１５５及び制御ゲート１８０と絶縁されている。
【０００９】
このような構造において、制御ゲート１８０に電圧を印加し、半導体基板１５５のソース／ドレイン部１６０に電圧を印加すると、ホットキャリアがストレージノードの窒化物膜１７０に注入される。一方、半導体基板１５５に高電圧を印加すると、窒化物膜１７０に存在していた電荷が取り除かれる。
【００１０】
しかし、図１及び図２に示す従来のフラッシュメモリ素子１００，１５０では、高集積化及び高容量化のために平面アレイ構造を利用している。そのため、３次元アレイ構造による集積度を高めることができるメモリ素子についての研究が進められてきている。それと共に、一つの単位セルがマルチビットで動作することによって、メモリ容量を高めることができる方法も研究されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、マルチビットで動作するＮＶＭを提供することである。
本発明が解決しようとする他の技術的課題は、マルチビットＮＶＭのマルチビット動作方法を提供することである。
本発明が解決しようとするさらに他の技術的課題は、マルチビット揮発性メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を達成するための本発明の第１態様によるマルチビットＮＶＭの単位セルは、  第１絶縁膜と、前記第１絶縁膜上に垂直に形成された第１チャンネル及び第２チャンネルと、前記第１チャンネル及び前記第２チャンネルの外側の前記第１絶縁膜上に垂直に形成された第１ストレージノード及び第２ストレージノードと、第１チャンネル及び第２チャンネル及び前記第１ストレージノード及び前記第２ストレージノードの上部と前記ストレージノードの側面とを取り囲んでいる制御ゲートと、前記チャンネル、前記ストレージノード及び前記制御ゲートの各々の間に介在する第２絶縁膜とを含む。
【００１３】
ここで、前記第１チャンネル及び前記第２チャンネルは、電圧の印加に応じて絶縁体または導電体に遷移される遷移金属酸化物膜として形成されることが望ましい。
【００１４】
前記課題を達成するための本発明の第２態様によるマルチビットＮＶＭの単位セルは、半導体基板と、前記半導体基板上に前記半導体基板と水平に形成された第１ストレージノード及び第２ストレージノードと、前記第１ストレージノード及び前記第２ストレージノードの間に水平に形成された第１チャンネル及び第２チャンネルと、前記第１チャンネル及び前記第２チャンネルの間に垂直に形成される第３チャンネル及び第４チャンネルと、前記第３チャンネル及び前記第４チャンネルの外側に垂直に形成される第３ストレージノード及び第４ストレージノードと、前記各ストレージノードを覆い包むようにボックス型に前記半導体基板上に形成される制御ゲートと、前記各チャンネル、前記各ストレージノード及び前記制御ゲートの間に各々介在する絶縁膜と、を含む。
【００１５】
ここで、前記チャンネルは、電圧の印加に応じて絶縁体または導電体に遷移される遷移金属酸化物膜として形成されることが望ましい。
【００１６】
前記課題を達成するための本発明の第３態様によるマルチビットＮＶＭのＮＡＮＤセルアレイは、半導体基板上に複数の前記本発明の第１態様によるマルチビットＮＶＭの単位セルが一軸に配列されたものである。ここで、前記単位セルの前記チャンネルが前記一軸に相互連結される。また、前記単位セルの前記ストレージノードが前記一軸に相互連結されていてもよい。
【００１７】
前記課題を達成するための本発明の第４態様によるマルチビットＮＶＭのＮＡＮＤセルアレイは、半導体基板上に複数の前記本発明の第２態様によるマルチビットＮＶＭの単位セルが一軸に配列されたものである。ここで、前記単位セルの前記チャンネルが前記一軸に相互連結される。また、前記単位セルの前記ストレージノードが前記一軸に相互連結されていてもよい。
【００１８】
前記課題を達成するための本発明の第５態様によるマルチビットＮＶＭのＮＡＮＤセルアレイは、半導体基板上に複数の前記本発明の第１態様によるマルチビットＮＶＭの単位セルが、ｘ軸、ｙ軸及びｚ軸の３次元に配列されたものである。ここで、同じｘ値及びｚ値を有する線上の前記単位セルの前記チャンネルが相互連結される。
【００１９】
また、同じｘ値及びｚ値を有する線上の前記単位セルの前記ストレージノードが相互連結されていてもよい。さらに、同じｘ値を有する平面上の前記単位セルの前記チャンネルは、金属ラインを通じて相互連結されることによって、共通ビットラインとなることがさらに望ましい。
【００２０】
前記課題を達成するための本発明の第６態様によるマルチビットＮＶＭのＮＡＮＤセルアレイは、半導体基板上に複数の前記本発明の第２態様によるマルチビットＮＶＭの前記単位セルが、ｘ軸、ｙ軸及びｚ軸の３次元に配列されたものである。ここで、同じｘ値及びｚ値を有する線上の前記単位セルの前記チャンネルが相互連結される。
【００２１】
また、同じｘ値及びｚ値を有する線上の前記単位セルの前記ストレージノードが相互連結されていてもよい。さらに、同じｘ値を有する平面上の前記単位セルの前記チャンネルは、金属ラインを通じて相互連結されることによって、共通ビットラインとなることがさらに望ましい。
【００２２】
前記他の課題を達成するための本発明の一態様によれば、前記本発明の第１態様によるマルチビットＮＶＭの単位セルを利用して、制御ゲートを共通ワードラインとして利用し、前記第１チャンネルを第１ビットラインとし、前記第２チャンネルを第２ビットラインとし、前記ワードラインを選択し、前記ビットラインの選択によってマルチビットで動作するマルチビットＮＶＭの動作方法が提供される。
【００２３】
前記他の課題を達成するための本発明の他の態様によれば、前記本発明の第２態様によるマルチビットＮＶＭの単位セルを利用して、前記制御ゲートを共通ワードラインとして利用し、前記チャンネルを各々のビットラインとして、前記ワードラインを選択し、前記ビットラインの選択によってマルチビットで動作するマルチビットＮＶＭの動作方法が提供される。
【００２４】
前記さらに他の課題を達成するための本発明によれば、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜をパターニングしてトレンチを形成する工程と、前記トレンチの側壁に一対のストレージノードを形成する工程と、前記ストレージノードの側壁に一対のトンネリング酸化膜を形成する工程と、前記トンネリング酸化膜の側壁に一対のチャンネルを形成する工程と、前記トレンチの前記チャンネルの間を埋め込むように平坦化された第３絶縁膜を形成する工程と、前記第２絶縁膜及び第３絶縁膜をエッチングして前記ストレージノードの外側に第２絶縁膜及び第３絶縁膜パターンを形成する工程と、前記第２絶縁膜及び第３絶縁膜パターンが形成された結果物の全面に制御ゲートを形成する工程と、を含むマルチビットＮＶＭの製造方法が提供される。
【発明の効果】
【００２５】
本発明によるマルチビットＮＶＭの単位セルは、最大２ビットまたは４ビットのマルチビットで動作できる。これにより、大容量を有する高集積ＮＶＭの具現が可能になる。
また、本発明によるマルチビットＮＶＭのＮＡＮＤセルアレイは、２次元に単位セルが配列された構造である。これにより、同じ２次元ＮＡＮＤセルアレイ下でも従来より２倍ほど多いマルチビット動作が可能になる。さらに、従来の平面集積の限界を超えて、３次元的に集積されたＮＶＭの具現が可能になる。これにより、さらに高い集積度を有し、それにより、さらに高い高容量を有するマルチビット不揮発性メモリ素子の具現が可能になる。
【発明を実施するための最良の形態】
【００２６】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、相異なる多様な形態で具現され、但し、本実施形態は、本発明の開示を完全にして、当業者に発明の範囲を完全に理解させる目的で提供されるものである。図面で、各構成要素は、説明の便宜上、寸法が誇張されて記載されている。
【００２７】
図３は、本発明の第１実施形態によるマルチビットフラッシュメモリ素子の単位セルを示す斜視図であり、図４は、図３のマルチビットフラッシュメモリ素子のＡ−Ａ’による断面図である。
【００２８】
図３を参照すると、マルチビットフラッシュメモリ素子の単位セル２００は、垂直に形成された一対のチャンネル２１５，２２０、及び一対のストレージノード２２５，２３０を備える。また、ストレージノード２２５，２３０の側面とチャンネル２１５，２２０及びストレージノード２２５，２３０の上部とを取り囲む形態で制御ゲート２４０が形成されている。
【００２９】
このとき、単位セル２００は、絶縁膜２１０によって半導体基板２０５と絶縁される。また、チャンネル２１５，２２０、ストレージノード２２５，２３０及び制御ゲート２４０は、他の絶縁膜２３５によって互いに絶縁されている。
【００３０】
図４を参照すると、チャンネル２１５，２２０は、垂直に立てられた板状に形成されることが望ましい。このようなチャンネル２１５，２２０としては、電圧が印加されることによって、絶縁体または導電体に遷移される遷移金属酸化物膜（Transition Metal Oxide：ＴＭＯ）が望ましい。さらに具体的には、チャンネル２１５，２２０は、このようなＴＭＯのうち、酸化バナジウム膜（Ｖｏｘ）で形成されることがさらに望ましい。
【００３１】
このとき、ＴＭＯは、電界が印加された場合だけ導電体の性質となり、電界が除去されれば、絶縁体となる性質を有している。このような性質は、従来のシリコンが有しているような性質と類似していてもよい。また、電界によってＴＭＯの一部又は全部を導電体に遷移させることができる。これにより、従来の水平チャンネルとしてだけに使用されていたバルクシリコンの代わりに、垂直構造のチャンネルとして、このようなＴＭＯが利用することが可能となる。
【００３２】
また、図３を参照すると、ストレージノード２２５，２３０は、各々チャンネル２１５，２２０の外側に垂直に形成されている。このとき、ストレージノード２２５，２３０及びチャンネル２１５，２２０は、図４に示すように、相互に平行して配置することが望ましい。また、ストレージノード２２５，２３０は、板状に形成されることがさらに望ましい。
【００３３】
このとき、ストレージノード２２５，２３０は、ポリシリコン、ナノクリスタルシリコン等により形成することができる。この場合、ストレージノード２２５，２３０は、フローティングゲートとなる。また、ストレージノード２２５，２３０は、窒化物膜で形成されうる。この場合、ストレージノード２２５，２３０は、ＳＯＮＯＳ型記憶部となる。
【００３４】
図３及び図４において、絶縁膜２１０，２３５は、シリコン酸化物膜で形成されることが望ましい。このとき、チャンネル２１５とストレージノード２２５との間の絶縁膜２１０、チャンネル２２０とストレージノード２３０との間の絶縁膜２３５は、電荷のトンネリングまたはホットキャリアの注入可能な程度に薄く形成されることが望ましい。また、ストレージノード２２５，２３０と制御ゲート２４０との間の絶縁膜２３５の厚みは、制御ゲート２４０に印加される電圧がストレージノード２２５，２３０にカップリングされる比率によって調整されることが望ましい。
【００３５】
ここで、単位セル２００は、制御ゲート２４０を共通ワードラインとして利用する。そして、チャンネル２１５，２２０を一対のビットラインとして利用する。これにより、ビットラインの選択によって、２つのビット動作が可能になる。
【００３６】
このとき、図４において左側ストレージノード２２５は、左側チャンネル２１５を選択し、制御ゲート２４０にプログラム電圧を印加することによってプログラミングされる。同様に、右側ストレージノード２３０は、右側チャンネル２２０を選択し、制御ゲート２４０にプログラム電圧を印加することによってプログラミングされる。従って、二つのチャンネル２１５，２２０の選択によって、一つの単位セル２００で二つのビットのマルチビット動作が可能になる。
【００３７】
また、ストレージノード２２５，２３０の消去動作は、制御ゲート２４０に対してチャンネル２１５，２２０に消去電圧を印加することによって行える。このときにも、チャンネル２１５，２２０の選択によって、二つのビットのマルチビット動作が可能になる。
【００３８】
一方、プログラムに対する読み取り動作は、ストレージノード２２５，２３０の電荷蓄積量に応じてチャンネル２１５，２２０のしきい電圧を変化させることによって行うことができる。
【００３９】
したがって、前述したように、図３及び図４に示した単位セル２００を利用すると、制御ゲート２４０を一つの共通ワードラインとし、二つのチャンネル２１５，２２０をビットラインとすることによって、マルチビット動作が可能になる。
【００４０】
図５は、本発明の第２実施形態によるマルチビットフラッシュメモリ素子の単位セルを示す斜視図であり、図６は、図５のマルチビットフラッシュメモリ素子のＢ−Ｂ’による断面図である。ここで、第２実施形態は、第１実施形態にチャンネル及びストレージノードを追加し、制御ゲートを下部まで拡張したものである。したがって、第１実施形態と同じ構造の部材については、第１実施形態の説明を参照できる。
【００４１】
図５及び図６を参照すると、マルチビットフラッシュメモリ素子の単位セル３００は、４つのチャンネル３２５，３３０，３４５，３５０、及び４つのストレージノード３１５，３２０，３３５，３４０を備える。また、ストレージノード３１５，３２０，３３５，３４０を何れも覆い包むようにボックス型に半導体基板３０５上に制御ゲート３６０が形成されている。
【００４２】
ここで、二つのストレージノード３１５，３２０及び二つのチャンネル３２５，３３０は、半導体基板３０５と平行に形成されていることが望ましい。一方、他の二つのストレージノード３３５，３４０及び二つのチャンネル３４５，３５０は、垂直に形成されていることが望ましい。このとき、チャンネルら３２５，３３０，３４５，３５０、及びストレージノード３１５，３２０，３３５，３４０は、板状に形成されることが望ましい。
【００４３】
このとき、チャンネル３２５，３３０，３４５，３５０、ストレージノード３１５，３２０，３３５，３４０及び制御ゲート３６０は、絶縁膜３５５によって互いに絶縁されている。
【００４４】
また、ここで、チャンネル３２５，３３０，３４５，３５０の材質としては、電圧の印加量に応じて絶縁体または導電体に遷移されるＴＭＯが望ましい。さらに具体的には、チャンネル３２５，３３０，３４５，３５０は、このようなＴＭＯのうち、バナジウム酸化物膜（Ｖｏｘ）で形成されることがさらに望ましい。
【００４５】
また、ストレージノード３１５，３２０，３３５，３４０は、例えばポリシリコン、ナノクリスタルシリコンまたは窒化物膜で形成することができる。このとき、絶縁膜３５５は、酸化シリコン膜で形成されることが望ましい。このとき、チャンネル３２５，３３０，３４５，３５０とストレージノード３１５，３２０，３３５，３４０との間の絶縁膜３５５は、電荷のトンネリングまたはホットキャリアの注入可能な程度に薄く形成されることが望ましい。
【００４６】
ここで、単位セル３００は、制御ゲート３６０を共通ワードラインとして利用する。そして、チャンネル３２５，３３０，３４５，３５０を４つのビットラインとして利用する。これにより、ビットラインの選択によって４つのビットのマルチビット動作が可能になる。
【００４７】
このとき、ストレージノード３１５，３２０，３３５，３４０に対するプログラム動作は、第１実施形態で説明したように、制御ゲート３６０にプログラム電圧を印加し、チャンネル３２５，３３０，３４５，３５０のうち一つを選択することによって４ビットで行う。
【００４８】
また、ストレージノード３１５，３２０，３３５，３４０の消去動作は、制御ゲート３６０に対して相対的にチャンネル３２５，３３０，３４５，３５０に消去電圧を印加することによって行える。このときにも、チャンネル３２５，３３０，３４５，３５０の選択によって最大４ビットの消去動作が可能になる。
【００４９】
一方、プログラムに対する読み取り動作は、ストレージノード３１５，３２０，３３５，３４０の電荷蓄積に応じてチャンネル３２５，３３０，３４５，３５０のしきい電圧を変化させることによって行うことができる。
【００５０】
したがって、前述したように、図５及び図６に示した単位セル３００を利用すると、制御ゲート３６０を一つの共通ワードラインとし、４つのチャンネル３２５，３３０，３４５，３５０を各ビットラインとすることによって、マルチビット動作が可能になる。
【００５１】
図７は、本発明の第３実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
図７を参照すると、マルチビットフラッシュメモリ素子のＮＡＮＤセルアレイ４００は、一軸に配列された単位セル４４０，４５０，４６０，４７０を含む。このとき、単位セル４４０，４５０，４６０，４７０のチャンネル４２０，４２５は、相互連結されている。
【００５２】
ここで、単位セル４４０，４５０，４６０，４７０は、第１実施形態で説明した単位セル（図３の２００）と同じ構造である。したがって、単位セル４４０，４５０，４６０，４７０の構造についての説明は、図３、図４、そして当該説明を参照できる。
【００５３】
また、図７に示したように、ストレージノード４１０，４１５が一軸に連結されて単位セル４４０，４５０，４６０，４７０の共通ノードとなることができる。このようにストレージノード４１０，４１５が連結された場合には、ストレージノード４１０，４１５は、窒化膜またはナノクリスタルシリコンで形成されていることが望ましい。この場合、ストレージノード４１０，４１５に電荷が蓄積されれば、これらが連結されているにも拘わらず、電荷が各単位セル４４０，４５０，４６０，４７０の範囲内に閉じ込められる。
【００５４】
このようなＮＡＮＤセルアレイ４００では、各単位セル４４０，４５０，４６０，４７０に該当する各制御ゲート４３５，４４５，４５５，４６５が各ワードラインとなる。そして、このとき、相互連結されたチャンネル４２０，４２５が二つの共通ビットラインとなる。
【００５５】
これにより、一つのワードラインを選択し、一つのビットラインを選択することによって、最大８ビットのマルチビット動作が可能になる。ここで、単位セルの数は、一例であるので、最大マルチビットの数は、単位セルの数によって決定することが可能である。
【００５６】
ＮＡＮＤセルアレイ４００の制御ゲート４３５，４４５，４５５，４６５のうち、一つのワードラインが選択されれば、残りの動作方法は、前述した第１実施形態の単位セルの場合と同様である。したがって、ＮＡＮＤセルアレイ４００の動作方法は、第１実施形態で説明した単位セルの動作方法にワードライン選択動作を追加することによって、当業者が第１実施形態を参照して理解することができる。
【００５７】
図８は、本発明の第４実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
【００５８】
図８を参照すると、マルチビットフラッシュメモリ素子のＮＡＮＤセルアレイ５００は、一軸に配列された単位セル５５０，５６０，５７０，５８０を含む。このとき、単位セル５５０，５６０，５７０，５８０のチャンネル５２０，５２５，５４０，５４５は、相互連結されている。
【００５９】
ここで、各単位セル５５０，５６０，５７０，５８０は、第２実施形態で説明した単位セル（図５の３００）と同じ構造である。したがって、単位セル５５０，５６０，５７０，５８０の構造についての説明は、図５、図６、そして当該説明を参照できる。
【００６０】
また、図８に示すように、ストレージノード５１０，５１５，５３０，５３５が一軸に連結されて単位セル５５０，５６０，５７０，５８０の共通ノードとなることができる。このようにストレージノード５１０，５１５，５３０，５３５が連結された場合には、ストレージノード５１０，５１５，５３０，５３５は、窒化物膜またはナノクリスタルシリコンであることが望ましい。この場合、ストレージノード５１０，５１５，５３０，５３５に電荷が蓄積されると、これらのストレージノードが連結されているにも拘わらず、電荷は各単位セル５５０，５６０，５７０，５８０の範囲に閉じ込められる。
【００６１】
このようなＮＡＮＤセルアレイ５００では、各単位セル５５０，５６０，５７０，５８０に該当する制御ゲート５５５，５６５，５７５，５８５が各ワードラインとなる。そして、このとき、相互連結されたチャンネル５２０，５２５，５４０，５４５が４つの共通ビットラインとなる。
【００６２】
これにより、一つのワードラインを選択し、一つのビットラインを選択することによって、最大１６ビットのマルチビット動作が可能になる。ここで、単位セルの数は、例示の目的で示しただけであり特に限定されるものではなく、最大マルチビットの数は、単位セルの数によって決定することができる。
【００６３】
一方、ＮＡＮＤセルアレイ５００の制御ゲート５５５，５６５，５７５，５８５のうち、一つのワードラインを選択すると、残りの動作方法は、前述した第２実施形態の単位セルの場合と同様である。したがって、このＮＡＮＤセルアレイ５００の動作方法は、第２実施形態で説明した単位セルの動作方法にワードライン選択動作を追加することによって、当業者が第２実施形態を参照して容易に実施できる。
【００６４】
図９は、本発明の第５実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
【００６５】
図９を参照すると、マルチビットフラッシュメモリ素子のＮＡＮＤセルアレイ６００は、一つの半導体基板上に、ｘ軸、ｙ軸及びｚ軸の３次元に配列された単位セルを含む。このとき、単位セルは、第１実施形態で説明した単位セルの構造と同一である。但し、底面にのみ半導体基板がある。これにより、ｙ軸と平行した方向の一つの単位セルアレイは、第３実施形態で説明したＮＡＮＤセルアレイ４００となる。
【００６６】
したがって、ここでの３次元ＮＡＮＤセルアレイ６００は、一つの半導体基板上に第３実施形態でのＮＡＮＤセルアレイ４００がｘ軸及びｚ軸に配列されたものである。したがって、ここでの３次元ＮＡＮＤセルアレイ６００は、第３実施形態の図４及び当該説明を参照できる。
【００６７】
このとき、同じｘ値及びｚ値を有する線上の単位セル、すなわち、一つの第３実施形態のＮＡＮＤセルアレイ４００のチャンネルは、相互連結されている。さらに、同じｘ値及びｚ値を有する線上の単位セル、すなわち、一つの第３実施形態のＮＡＮＤセルアレイ４００のストレージノードは、相互連結されていることが望ましい。
【００６８】
また、同じｘ値を有する平面、すなわち、ｙｚ平面と平行な平面の単位セルのチャンネルは、金属ライン（図示せず）を通じて相互連結されていることが望ましい。これにより、金属ラインが一つのｙｚ平面にある単位セルの共通ビットラインとなる。
【００６９】
また、同じｙ値及びｚ値を有する線上の単位セルの制御ゲートは、相互連結されていることが望ましい。これにより、ｘｙ平面と平行な各平面上で、ｘ軸と平行な単位セルは、共通ワードラインを有する。このとき、前述した３次元ＮＡＮＤセルアレイ６００の動作方法は、第３実施形態を参照できる。
【００７０】
図１０は、本発明の第６実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
図１０を参照すると、マルチビットフラッシュメモリ素子のＮＡＮＤセルアレイ７００は、一つの半導体基板上にｘ軸、ｙ軸及びｚ軸の３次元に配列された単位セルを含む。このとき、単位セルは、第２実施形態で説明した単位セル構造と同一である。これにより、ｙ軸と平行な方向の一つの単位セルアレイは、第４実施形態で説明したＮＡＮＤセルアレイ５００となる。
【００７１】
したがって、ここでの３次元ＮＡＮＤセルアレイ７００は、第４実施形態でのＮＡＮＤセルアレイ５００がｘ軸及びｚ軸に配列されたものである。したがって、ここでの３次元ＮＡＮＤセルアレイ７００は、第４実施形態の図５及び当該説明を参照できる。
【００７２】
このとき、同じｘ値及びｚ値を有する線上の単位セル、すなわち、一つの第４実施形態のＮＡＮＤセルアレイ５００のチャンネルは、相互連結されている。さらに、同じｘ値及びｚ値を有する線上の単位セル、すなわち、一つの第４実施形態のＮＡＮＤセルアレイ５００のストレージノードは、相互連結されていることが望ましい。
【００７３】
また、同じｘ値を有する平面、すなわち、ｙｚ平面と平行な平面の単位セルのチャンネルは、金属ライン（図示せず）を通じて相互連結されていることが望ましい。これにより、金属ラインが一つのｙｚ平面にある単位セルの共通ビットラインとなる。
【００７４】
また、同じｙ値及びｚ値を有する線上の単位セルの制御ゲートは、相互連結されていることが望ましい。これにより、ｘｙ平面と平行な各平面上で、ｘ軸と平行な単位セルは、共通ワードラインを有する。このとき、前述した３次元ＮＡＮＤセルアレイ７００の動作方法は、第４実施形態を参照できる。
【００７５】
図１１ないし図１８は、本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
図１１を参照すると、半導体基板８０５上に第１絶縁膜８１０及び第２絶縁膜８１５を形成する。このとき、第１絶縁膜８１０及び第２絶縁膜８１５としては、シリコン酸化膜が望ましい。次いで、第２絶縁膜８１５をパターニングしてトレンチ８１７を形成する。
【００７６】
次いで、図１２を参照すると、トレンチ８１７の側壁に一対のストレージノード８２０，８２３を形成する。このとき、ストレージノード８２０，８２３は、ポリシリコン、ナノクリスタルシリコンまたは窒化物膜を蒸着した後、これを異方性エッチングしてスペーサ形態に形成できる。
【００７７】
次いで、図１３を参照すると、ストレージノード８２０，８２３の両側壁に一対のトンネリング酸化膜８２５，８２７を形成する。このとき、トンネリング酸化膜８２５，８２７は、酸化シリコン膜で形成することが望ましい。
【００７８】
次いで、図１４を参照すると、トンネリング酸化膜８２５，８２７の両側壁に一対のチャンネル８３０，８３３を形成する。このとき、チャンネル８３０，８３３は、ＴＭＯを形成した後、これを異方性エッチングしてスペーサ形態に形成できる。このようなＴＭＯとしては、バナジウム酸化膜が望ましい。
【００７９】
次いで、図１５を参照すると、トレンチのチャンネル８３０，８３３の間を埋め込むように平坦化された第３絶縁膜８３５を形成する。このとき、第３絶縁膜８３５は、酸化シリコン膜であることが望ましい。また、第３絶縁膜８３５の平坦化は、エッチバックまたは化学機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）を利用して行うことができる。
【００８０】
次いで、図１６を参照すると、第２及び第３絶縁膜８１５，８３５をエッチングしてストレージノード８２０，８２３の側壁に第２絶縁膜８１５及び第３絶縁膜８３５パターンを形成する。このようなパターン形成工程は、リソグラフィ及びエッチングを利用して行うことができる。
【００８１】
次いで、図１７を参照すると、第２絶縁膜８１５及び第３絶縁膜８３５パターンが形成された結果物の全面に制御ゲート８４０を形成する。このとき、制御ゲート８４０は、例えばポリシリコン、タングステン、タングステンシリサイドまたはこれらの積層物等により形成できる。
【００８２】
次いで、図１８を参照すると、第４絶縁膜８４５を形成し、制御ゲート８４０が露出されるまで平坦化する。これにより、第１実施形態のマルチビットフラッシュメモリの単位セルが形成される。
【００８３】
一方、前述した方法を平面上で実施すると、第３実施形態のマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイが形成されてもよい。また、このようにして得られた単位セル上に更に前記単位セルの形成過程を反復することによって、第５実施形態の３次元ＮＡＮＤセルアレイを形成できることも当業者が容易に理解することができる。
【００８４】
そして、第２実施形態の単位セルは、前記第１実施形態の単位セル製造工程のうち、上下ストレージノード及びチャンネルを形成する過程を追加することによって形成できることが当業者に容易に理解することができる。同様にして、第２実施形態の単位製るに基づいて通じて第４及び第６実施形態のＮＡＮＤセルアレイが形成できることも当業者に容易に理解できる。
【００８５】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で、当業者によって前記実施形態を組合わせて実施するなど色々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００８６】
本発明は、半導体メモリ素子に関連した技術分野に適用可能である。
【図面の簡単な説明】
【００８７】
【図１】従来のフローティングゲート型フラッシュメモリ素子を示す断面図である。
【図２】従来のＳＯＮＯＳ型フラッシュメモリ素子を示す断面図である。
【図３】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の単位セルを示す斜視図である。
【図４】図３のマルチビットフラッシュメモリ素子のＡ−Ａ’による断面図である。
【図５】本発明の第２実施形態によるマルチビットフラッシュメモリ素子の単位セルを示す斜視図である。
【図６】図５のマルチビットフラッシュメモリ素子のＢ−Ｂ’による断面図である。
【図７】本発明の第３実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
【図８】本発明の第４実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
【図９】本発明の第５実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
【図１０】本発明の第６実施形態によるマルチビットフラッシュメモリ素子のＮＡＮＤセルアレイを示す斜視図である。
【図１１】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１２】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１３】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１４】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１５】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１６】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１７】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【図１８】本発明の第１実施形態によるマルチビットフラッシュメモリ素子の製造方法を示す断面図である。
【符号の説明】
【００８８】
２００    フラッシュメモリ素子の単位セル
２０５    半導体基板
２１０，２３５    絶縁膜
２１５，２２０    チャンネル
２２５，２３０    ストレージノード
２４０    制御ゲート
【図１】
2006140486.tif 000003
【図２】
2006140486.tif 000004
【図３】
2006140486.tif 000005
【図４】
2006140486.tif 000006
【図５】
2006140486.tif 000007
【図６】
2006140486.tif 000008
【図７】
2006140486.tif 000009
【図８】
2006140486.tif 000010
【図９】
2006140486.tif 000011
【図１０】
2006140486.tif 000012
【図１１】
2006140486.tif 000013
【図１２】
2006140486.tif 000014
【図１３】
2006140486.tif 000015
【図１４】
2006140486.tif 000016
【図１５】
2006140486.tif 000017
【図１６】
2006140486.tif 000018
【図１７】
2006140486.tif 000019
【図１８】
2006140486.tif 000020