(57)【要約】【課題】  ＰＬＬ回路の使用個数を削減可能な信号処理装置を提供する。【解決手段】  信号処理の同期基準となる基準クロックＣＬＫ１を生成する基準クロック生成回路８、基準クロックＣＬＫ１をカウントするカウンタ６、及び外部からの入力クロックを用いてカウンタ６のカウント値をサンプリングし、前回のサンプル値からの増分値ＩＶを期待値と比較し、比較結果に応じて基準クロックＣＬＫ１の周波数を制御する周波数制御回路５ａを備える。【選択図】    図１
2006060699.tif 000002
【特許請求の範囲】
【請求項１】
信号処理の同期基準となる基準クロックを生成する基準クロック生成回路と、
前記基準クロックをカウントするカウンタと、
外部からの入力クロックを用いて前記カウンタのカウント値をサンプリングし、前回のサンプル値からの増分値を期待値と比較し、比較結果に応じて前記基準クロックの周波数を制御する周波数制御回路
とを備えることを特徴とする信号処理装置。
【請求項２】
前記周波数制御回路は、
前記入力クロックをカウントしてカウント結果が規定カウント値に達する度にサンプリング制御信号を生成するサンプリング制御回路と、
前記サンプリング制御信号に応じて前記カウント値をサンプリングし、前記増分値を算出する増分値算出回路と、
前記増分値と前記期待値とを比較して前記周波数を制御するコントローラ
とを備えることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記周波数制御回路は、前記入力クロックとしてビデオ入力信号の同期信号を用いて前記カウント値をサンプリングすることを特徴とする請求項１に記載の信号処理装置。
【請求項４】
前記周波数制御回路は、
前記同期信号に応じて前記カウント値をサンプリングし、前記増分値を算出する増分値算出回路と、
前記増分値と前記期待値とを比較して前記周波数を制御するコントローラ
とを備えることを特徴とする請求項３に記載の信号処理装置。
【請求項５】
前記コントローラは、前記増分値と前記期待値との差分値を算出し、前記差分値が基準値より大きい場合、前記周波数を維持することを特徴とする請求項２又は４に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を圧縮符号化及び圧縮復号化する信号処理装置に関する。
【背景技術】
【０００２】
ビデオ入力信号、オーディオ入力信号、及び入力ビットストリームをエムペグ（ＭＰＥＧ）規格等に準拠して圧縮符号化及び圧縮復号化する信号処理装置は、同期基準となる基準クロックを用いて圧縮符号化及び圧縮復号化を実行する。ＭＰＥＧ２−トランスポート・ストリーム（ＴＳ）規格に準拠した入力ビットストリームを圧縮復号化する場合、入力ビットストリームに含まれるプログラム・クロック・リファレンス（ＰＣＲ）を用いて基準クロックが生成される（例えば、特許文献１参照。）。
【０００３】
一方、ビデオ入力信号及びオーディオ入力信号を圧縮符号化する場合、ビデオ入力信号及びオーディオ入力信号のそれぞれに付随して供給されるビデオ入力クロック及びオーディオ入力クロックのいずれかを用いて基準クロックが生成される。この場合、ビデオ入力クロック及びオーディオ入力クロックのそれぞれに対してＰＬＬ回路を用意する必要がある。
【０００４】
しかしながら、ＰＬＬ回路は大容量のコンデンサを内蔵するため、ＰＬＬ回路を小型化することには限界がある。また、ＰＬＬ回路は他のデジタル回路と比して高価である。よって、ＰＬＬ回路の使用個数に比例して信号処理装置の全体の価格及び回路規模が増大する。
【特許文献１】米国特許第６３１３８７９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＰＬＬ回路の使用個数を削減可能な信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の特徴は、（イ）信号処理の同期基準となる基準クロックを生成する基準クロック生成回路；（ロ）基準クロックをカウントするカウンタ；（ハ）外部からの入力クロックを用いてカウンタのカウント値をサンプリングし、前回のサンプル値からの増分値を期待値と比較し、比較結果に応じて基準クロックの周波数を制御する周波数制御回路を備える信号処理装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、ＰＬＬ回路の使用個数を削減可能な信号処理装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る信号処理システムは、図１に示すように、ビデオ信号生成装置１０１、オーディオ信号生成装置１０２、ビットストリーム生成装置１０３、及び信号処理装置１を備える。信号処理装置１は、基準クロック生成回路８、カウンタ６、及び周波数制御回路５ａを備える。基準クロック生成回路８は、信号処理の同期基準となる基準クロックＣＬＫ１を生成する。基準クロック生成回路８としては、例えば電圧制御水晶発振器（ＶＣＸＯ）が使用できる。カウンタ６は基準クロックＣＬＫ１をカウントする。カウンタ６としては、例えばＭＰＥＧ２規格に準拠したシステム・タイム・クロック（ＳＴＣ）カウンタが使用できる。周波数制御回路５ａは、入力クロックを用いてカウンタ６のカウント値ＳＳＴＣをサンプリングし、前回のサンプル値からの増分値を期待値と比較し、比較結果に応じて基準クロックＣＬＫ１の周波数を制御する。ここで「入力クロック」とは、図１に示す例においてはビデオ信号生成装置１０１からのビデオ入力クロックＶＣＬＫ１又はオーディオ信号生成装置１０２からのオーディオ入力クロックＡＣＬＫ１の内、いずれか一方を意味する。或いは、入力クロックとしてビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１を利用しても良い。「同期信号ＳＹＮＣ１」とは、ビデオ入力信号ＶＩＮのフィールド同期信号、水平同期信号、及び垂直同期信号等を意味する。
【００１０】
尚、ビデオ信号生成装置１０１としては、例えばデジタルビデオ（ＤＶ）カメラ、光ディスク装置、又はビデオテープレコーダ（ＶＴＲ）等が使用できる。オーディオ信号生成装置１０２としては、例えばコンパクトディスク（ＣＤ）プレーヤ又はミニディスク（ＭＤ）プレーヤ等が使用できる。ビットストリーム生成装置１０３としては、例えばデジタル放送受信機が使用できる。
【００１１】
また、信号処理装置１は、ＰＬＬ回路７、入力回路２、コーデック回路３、及び出力回路４を更に備える。ＰＬＬ回路７は、基準クロックＣＬＫ１を逓倍して逓倍クロックＣＬＫ２を生成する。入力回路２は、信号処理装置１が行う信号処理、即ち圧縮符号化及び圧縮復号化の前処理を行う。具体的には入力回路２は、ビデオ信号生成装置１０１の出力に入力が接続されたビデオ信号入力回路２１、オーディオ信号生成装置１０２の出力に入力が接続されたオーディオ信号入力回路２２、及びビットストリーム生成装置１０３の出力に入力が接続されたビットストリーム入力回路２３を備える。
【００１２】
コーデック回路３は、ビデオ信号符号化回路３１、オーディオ信号符号化回路３２、ビデオ信号復号化回路３３、及びオーディオ信号復号化回路３４を備える。ビデオ信号符号化回路３１は、ビデオ信号入力回路２１、カウンタ６、及び基準クロック生成回路８のそれぞれの出力に入力が接続される。オーディオ信号符号化回路３２は、オーディオ信号入力回路２２、カウンタ６、及びＰＬＬ回路７のそれぞれの出力に入力が接続される。ビデオ信号復号化回路３３は、ビットストリーム入力回路２３、カウンタ６、及び基準クロック生成回路８のそれぞれの出力に入力が接続される。オーディオ信号復号化回路３４は、オーディオ信号入力回路２２、カウンタ６、及びＰＬＬ回路７のそれぞれの出力に入力が接続される。
【００１３】
更に、ビデオ信号入力回路２１は、同期信号ＳＹＮＣ１を用いてライン及びフレーム単位でビデオ入力信号ＶＩＮを切り分ける。また、切り分けられたビデオ入力信号ＶＩＮは、ビデオ信号入力回路２１の内部メモリにフレーム毎に蓄積されてビデオ信号符号化回路３１に伝達される。オーディオ信号入力回路２２は、オーディオ入力クロックＡＣＬＫ１を用いてオーディオ入力信号ＡＩＮをサンプリングして蓄積し、オーディオ信号符号化回路に伝達する。ビットストリーム入力回路２３は、入力ビットストリームＢＳＩＮに含まれるクロック成分、即ちＰＣＲを抽出してＰＣＲ信号を生成する。ＰＣＲの値は入力ビットストリームＢＳＩＮの送り側、即ち放送局側でカウントアップされる。これに対してカウンタ６はＰＣＲに対応する制度を有し、基準クロックＣＬＫ１によりカウントアップされる。よって、信号処理装置１が入力ビットストリームＢＳＩＮの圧縮復号化のみを実行する場合、周波数制御回路５ａは、ＰＣＲの値とカウンタ６のカウント値ＳＳＴＣの値とが一致するように基準クロックＣＬＫ１の周波数を制御する。
【００１４】
また、ビデオ信号符号化回路３１は、カウンタ６のカウント値ＳＳＴＣ及び基準クロックＣＬＫ１を用いて、ビデオ信号入力回路２１の出力信号を圧縮符号化する。オーディオ信号符号化回路３２は、カウンタ６のカウント値ＳＳＴＣ及び逓倍クロックＣＬＫ２を用いて、オーディオ信号入力回路２２の出力信号を圧縮符号化する。ビデオ信号復号化回路３３は、カウンタ６のカウント値ＳＳＴＣ及び基準クロックＣＬＫ１を用いて、ビットストリーム入力回路２３の出力信号を圧縮復号化する。オーディオ信号復号化回路３４は、カウンタ６のカウント値ＳＳＴＣ及び逓倍クロックＣＬＫ２を用いて、ビットストリーム入力回路２３の出力信号を圧縮復号化する。
【００１５】
ここで、基準クロックＣＬＫ１と逓倍クロックＣＬＫ２とは互いに同期したクロックであるため、ビデオ信号符号化回路３１、オーディオ信号符号化回路３２、ビデオ信号復号化回路３３、及びオーディオ信号復号化回路３４はそれぞれ同期して動作する。よって、ビデオ入力信号ＶＩＮ及びオーディオ入力信号ＡＩＮを同時に圧縮符号化する場合、ビデオ入力信号ＶＩＮをフレーム単位でスキップ・リピートさせてオーディオ入力信号ＡＩＮと同期させる頻度を削減できる。
【００１６】
更に、出力回路４は、ビットストリーム出力回路４１、ビデオ信号出力回路４２、及びオーディオ信号出力回路４３を備える。ビットストリーム出力回路４１は、ビデオ信号符号化回路３１、基準クロック生成回路８、及びオーディオ信号符号化回路３２のそれぞれの出力に入力が接続される。ビデオ信号出力回路４２は、ビデオ信号復号化回路３３及び基準クロック生成回路８のそれぞれの出力に入力が接続される。オーディオ信号出力回路４３は、オーディオ信号復号化回路３４及びＰＬＬ回路７のそれぞれの出力に入力が接続される。ビットストリーム出力回路４１の出力には例えばハードディスクドライブ（ＨＤＤ）及び光ディスクドライブ等が接続される。ビデオ信号出力回路４２及びオーディオ信号出力回路４３のそれぞれの出力には例えばテレビジョン受像機等が接続される。
【００１７】
また、ビットストリーム出力回路４１は、基準クロックＣＬＫ１と同期してビデオ信号符号化回路３１及びオーディオ信号符号化回路３２のそれぞれの出力信号を信号処理して出力ビットストリームＢＳＯＵＴ及びビットストリーム出力クロックＢＣＬＫ２を生成する。この結果、ビットストリーム出力クロックＢＣＬＫ２は基準クロックＣＬＫ１と同期したクロックとなる。ビデオ信号出力回路４２は、基準クロックＣＬＫ１と同期してビデオ信号復号化回路３３の出力信号を信号処理してビデオ出力クロックＶＣＬＫ２、同期信号ＳＹＮＣ２、及びビデオ出力信号ＶＯＵＴを生成する。よって、ビデオ出力クロックＶＣＬＫ２は基準クロックＣＬＫ１と同期したクロックとなる。オーディオ信号出力回路４３は、逓倍クロックＣＬＫ２と同期してオーディオ信号復号化回路３４の出力信号を信号処理してオーディオ出力クロックＡＣＬＫ２及びオーディオ出力信号ＡＯＵＴを生成する。したがって、オーディオ出力クロックＡＣＬＫ２は逓倍クロックＣＬＫ２、即ち基準クロックＣＬＫ１と同期したクロックとなる。
【００１８】
更に、周波数制御回路５ａは、サンプリング制御回路５３ａ、増分値算出回路５１、及びコントローラ５２を備える。増分値算出回路５１は、カウンタ６、基準クロック生成回路８、及びサンプリング制御回路５３ａのそれぞれの出力に入力が接続される。サンプリング制御回路５３ａは、入力クロック、即ちビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１の内、いずれか一方をカウントしてカウント結果が規定カウント値ＲＶに達する度にサンプリング制御信号ＳＳを生成する。増分値算出回路５１は、サンプリング制御信号ＳＳに応じてカウンタ６のカウント値ＳＳＴＣをサンプリングし、前回のサンプル値からの増分値ＩＶを算出する。コントローラ５２は、増分値算出回路５１が算出した増分値ＩＶと期待値とを比較して基準クロックＣＬＫ１の周波数を制御する。
【００１９】
尚、基準クロック生成回路８としてＶＣＸＯを用いる場合、例えば、図示を省略するデジタル／アナログ（Ｄ／Ａ）コンバータがコントローラ５２と基準クロック生成回路８との間に接続される。この場合、Ｄ／Ａコンバータは、コントローラ５２からの電圧値を表現するデジタル信号をアナログ信号に変換する。或いは、図示を省略するパルス幅変調（ＰＷＭ）回路及び積分器がコントローラ５２と基準クロック生成回路８との間に接続される。この場合、コントローラ５２がＰＷＭ回路の出力パルスのパルス幅を制御することにより、基準クロック生成回路８に制御電圧が供給される。
【００２０】
更に、サンプリング制御回路５３ａは、第１入力用カウンタ５３１、第２入力用カウンタ５３２、第１マルチプレクサ５３３、及び一致検出回路５３４を備える。第１入力用カウンタ５３１は、ビデオ信号生成装置１０１及び一致検出回路５３４のそれぞれの出力に入力が接続される。第２入力用カウンタ５３２は、オーディオ信号生成装置１０２及び一致検出回路５３４のそれぞれの出力に入力が接続される。第１マルチプレクサ５３３は、第１入力用カウンタ５３１、第２入力用カウンタ５３２、及びコントローラ５２のそれぞれの出力に入力が接続される。一致検出回路５３４は、第１マルチプレクサ５３３及びコントローラ５２のそれぞれの出力に入力が接続される。
【００２１】
また、第１入力用カウンタ５３１は、ビデオ入力クロックＶＣＬＫ１をカウントする。第２入力用カウンタ５３２は、オーディオ入力クロックＡＣＬＫ１をカウントする。第１マルチプレクサ５３３は、コントローラ５２からの第１選択信号ＳＬ１に応じて第１入力用カウンタ５３１及び第２入力用カウンタ５３２のいずれかを選択する。一致検出回路５３４は、第１マルチプレクサ５３３の出力信号とコントローラ５２から供給される規定カウント値ＲＶとが等しい場合にサンプリング制御信号ＳＳを生成する。ここで、サンプリング制御信号ＳＳにより、第１入力用カウンタ５３１及び第２入力用カウンタ５３２のそれぞれのカウント値がリセットされる。
【００２２】
更に、増分値算出回路５１は図２に示すように、第１フリップフロップ（Ｆ／Ｆ）５１１、第２Ｆ／Ｆ５１２、第１サンプル用マルチプレクサ５１３、第１レジスタ５１４、第２サンプル用マルチプレクサ５１５、第２レジスタ５１６、及び減算器５１７を備える。第１Ｆ／Ｆ５１１は、図１に示す一致検出回路５３４に入力が接続され、基準クロック生成回路８にクロック入力端子が接続される。第２Ｆ／Ｆ５１２は、第１Ｆ／Ｆ５１１の出力に入力が接続され、図１に示す基準クロック生成回路８にクロック入力端子が接続される。第１サンプル用マルチプレクサ５１３は、カウンタ６、第１レジスタ５１４、及び第２Ｆ／Ｆ５１２のそれぞれの出力に入力が接続される。第１レジスタ５１４は、第１サンプル用マルチプレクサ５１３の出力に入力が接続され、基準クロック生成回路８の出力にクロック入力端子が接続される。第２サンプル用マルチプレクサ５１５は、第１レジスタ５１４、第２レジスタ５１６、第２Ｆ／Ｆ５１２のそれぞれの出力に入力が接続される。第２レジスタ５１６は、第２サンプル用マルチプレクサ５１５の出力に入力が接続され、基準クロック生成回路８の出力にクロック入力端子が接続される。減算器５１７は、第１レジスタ５１４及び第２レジスタ５１６のそれぞれの出力に入力が接続される。
【００２３】
また、第１Ｆ／Ｆ５１１は、基準クロックＣＬＫ１と同期してサンプリング制御信号ＳＳを保持する。第２Ｆ／Ｆ５１２は、基準クロックＣＬＫ１と同期して第１Ｆ／Ｆ５１１の出力信号を保持する。第１サンプル用マルチプレクサ５１３は、第２Ｆ／Ｆ５１２の出力信号に応じてカウンタ６及び第１レジスタ５１４のいずれかの出力信号を選択する。第１レジスタ５１４は、基準クロックＣＬＫ１と同期して第１サンプル用マルチプレクサ５１３の出力信号を保持する。第２サンプル用マルチプレクサ５１５は、第２Ｆ／Ｆ５１２の出力信号に応じて第１レジスタ５１４及び第２レジスタ５１６のいずれかの出力信号を選択する。第２レジスタ５１６は、基準クロックＣＬＫ１と同期して第１サンプル用マルチプレクサ５１３の出力信号を保持する。減算器５１７は、第１レジスタ５１４及び第２レジスタ５１６のそれぞれの出力信号の差分値を算出する。
【００２４】
よって、カウンタ６のカウント値ＳＳＴＣが第１レジスタ５１４にサンプリングされるのと同時に、第１レジスタ５１４にサンプリングされていた前回のカウント値が第２レジスタ５１６にサンプリングされる。第１レジスタ５１４及び第２レジスタ５１６のそれぞれにサンプリングされたカウント値ＳＳＴＣは減算器５１７により差分値が算出される。この結果、カウンタ６のカウント値ＳＳＴＣの増分値ＩＶが得られる。
【００２５】
更に、カウンタ６としてＳＴＣカウンタを使用する場合、下位カウンタ６１及び下位カウンタ６１に接続された上位カウンタ６２が備えられる。下位カウンタ６１は、９ビットのビット長を有し、０〜２９９の３００カウントを行う。上位カウンタ６２は、３３ビットのビット長を有し、下位カウンタ６１が３００カウントする度にカウントアップされる。この結果、基準クロックＣＬＫ１の周波数が２７［ＭＨｚ］である場合、上位カウンタ６２は９０［ｋＨｚ］で動作する。
【００２６】
ここで、基準クロックＣＬＫ１のクロック周波数をｆCLK1、ビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１のクロック周波数をｆINCLK、規定カウント値をＲＶ、及び増分値ＩＶの期待値をＥＶとすると、期待値ＥＶは：
EV=fCLK1/fINCLK×RV                         ・・・・・（１）
により定められる。但し、期待値ＥＶは整数であることが必要である。一例として、図１に示す基準クロック生成回路８が、クロック周波数（サンプリング周波数）が１８.４３２［ＭＨｚ］（＝３８４×４８［ｋＨｚ］）のオーディオ入力クロックＡＣＬＫ１と同期して、クロック周波数が２７［ＭＨｚ］の基準クロックＣＬＫ１を生成する場合、規定カウント値ＲＶは例えば１８４３２に設定され、増分値ＩＶの期待値ＥＶは例えば２７０００（９０×３００＋０）に設定される。
【００２７】
一方、コントローラ５２は図３に示すように、例えば、小型演算装置（ＭＰＵ）５２１と、ＭＰＵ５２１に接続されたＲＯＭ５２２及びＲＡＭ５２３とを備える。ＭＰＵ５２１は、対象信号選択部５２１ａ、比較部５２１ｂ、設定部５２１ｃ、差分値算出部５２１ｄ、及び周波数決定部５２１ｅを備える。対象信号選択部５２１ａは、図１に示すＰＣＲ信号ＳＰＣＲ、ビデオ入力クロックＶＣＬＫ１、及びオーディオ入力クロックＡＣＬＫ１の内のいずれか１つを同期対象として選択する。設定部５２１ｃは、ビデオ入力クロックＶＣＬＫ１及びオーディオ入力クロックＡＣＬＫ１のそれぞれに対応する規定カウント値ＲＶと期待値ＥＶとをＲＯＭ５２２から読み出す。比較部５２１ｂは、ＰＣＲ信号ＳＰＣＲが選択された場合、ＰＣＲ信号ＳＰＣＲの示す値とカウンタ６のカウント値ＳＳＴＣが等しいか否か判定する。周波数決定部５２１ｅは、ＰＣＲ信号ＳＰＣＲの示す値及びカウンタ６のカウント値ＳＳＴＣの大小関係に応じて基準クロックＣＬＫ１の周波数を増減する。
【００２８】
また、比較部５２１ｂは、ビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１が選択された場合、図１に示す増分値算出回路５１が算出した増分値ＩＶと期待値ＥＶとが等しいか否か判定する。差分値算出部５２１ｄは、増分値ＩＶと期待値ＥＶとが等しくない場合、増分値ＩＶと期待値ＥＶとの差分値を算出する。周波数決定部５２１ｅは、増分値ＩＶと期待値ＥＶとの差分値が基準値よりも大きい場合、異常が発生したと判断して基準クロックＣＬＫ１の周波数を維持する。周波数決定部５２１ｅは、増分値ＩＶと期待値ＥＶとの差分値が基準値よりも大きくない場合、増分値ＩＶ及び期待値ＥＶのの大小関係に応じて基準クロックＣＬＫ１の周波数を増減する。尚、ＲＯＭ５２２は、規定カウント値ＲＶと増分値の期待値ＥＶとの対応テーブルを格納する以外に、ＭＰＵ５２１において実行されるプログラムを格納するプログラム記憶装置としても機能する。これに対してＲＡＭ５２３は、ＭＰＵ５２１におけるプログラム実行処理中にワークバッファメモリとして利用される。
【００２９】
したがって、ビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１が基準クロックＣＬＫ１の同期対象として選択されている場合、周波数決定部５２１ｅは、図１に示すビデオ信号生成装置１０１及びオーディオ信号生成装置１０２の停止、及びビデオ信号生成装置１０１及びオーディオ信号生成装置１０２と信号処理装置１との間の信号線が外れた等の異常を検出できる。周波数決定部５２１ｅが異常の発生を検出した場合、基準クロックＣＬＫ１の周波数は維持される。
【００３０】
次に、図４に示すフローチャートを参照して、第１の実施の形態に係る信号処理装置１の動作を説明する。
【００３１】
（イ）ステップＳ１０１において、図３に示す対象信号選択部５２１ａは、図１に示すＰＣＲ信号ＳＰＣＲ、ビデオ入力クロックＶＣＬＫ１、及びオーディオ入力クロックＡＣＬＫ１から基準クロックＣＬＫ１の同期対象を選択する。一例として、ビデオ入力信号ＶＩＮの符号化と入力ビットストリームＢＳＩＮの復号化が同時に行われる場合、ビデオ入力信号ＶＩＮの符号化が優先される場合、ビデオ入力クロックＶＣＬＫ１が基準クロックＣＬＫ１の同期対象として選択される。これに対して入力ビットストリームＢＳＩＮの復号化が優先される場合、ＰＣＲ信号ＳＰＣＲが基準クロックＣＬＫ１の同期対象として選択される。
【００３２】
（ロ）ステップＳ１０２において、対象信号選択部５２１ａは、ＰＣＲ信号ＳＰＣＲが選択されたか否か判定する。ＰＣＲ信号ＳＰＣＲが選択された場合、ステップＳ１０３に進む。ビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１が選択された場合、ステップＳ１０７に進む。
【００３３】
（ハ）ステップＳ１０３において、比較部５２１ｂは、ＰＣＲ信号ＳＰＣＲの示す値とカウンタ６のカウント値ＳＳＴＣが等しいか否か判定する。ＰＣＲ信号ＳＰＣＲの示す値とカウンタ６のカウント値ＳＳＴＣが等しくない場合、ステップＳ１０４に進む。ステップＳ１０４において、比較部５２１ｂは、ＰＣＲ信号ＳＰＣＲの示す値がカウンタ６のカウント値ＳＳＴＣよりも大きいか否か判定する。ＰＣＲ信号ＳＰＣＲの示す値がカウンタ６のカウント値ＳＳＴＣよりも大きいと判定された場合、ステップＳ１０５に進む。ＰＣＲ信号ＳＰＣＲの示す値がカウンタ６のカウント値ＳＳＴＣよりも小さいと判定された場合、ステップＳ１０６に進む。ステップＳ１０５において、周波数決定部５２１ｅは、基準クロックＣＬＫ１の周波数を増加させる。ステップＳ１０６において、周波数決定部５２１ｅは、基準クロックＣＬＫ１の周波数を減少させる。
【００３４】
（ニ）ステップＳ１０７において、設定部５２１ｃは、式（１）に基づいて、対象信号選択部５２１ａが選択した同期対象に対応する規定カウント値ＲＶ及び期待値ＥＶをＲＯＭ５２２から読み出す。ＲＯＭ５２２から読み出された規定カウント値ＲＶは図１に示す一致検出回路５３４に伝達される。ＲＯＭ５２２から読み出された期待値ＥＶは例えばＲＡＭ５２３に格納される。
【００３５】
（ホ）ステップＳ１０８において、一致検出回路５３４は、第１マルチプレクサ５３３に選択されている第１入力用カウンタ５３１及び第２入力用カウンタ５３２のいずれかのカウント値が、規定カウント値ＲＶに達したか否か判定する。第１入力用カウンタ５３１又は第２入力用カウンタ５３２のカウント値が規定カウント値ＲＶに達したと判定された場合、ステップＳ１０９に進む。ステップＳ１０９において、図１に示す増分値算出回路５１は、カウンタ６のカウント値ＳＳＴＣをサンプリングし、前回のサンプリング値からの増分値ＩＶを算出する。
【００３６】
（ヘ）ステップＳ１１０において、比較部５２１ｂは、増分値算出回路５１が算出した増分値ＩＶとＲＡＭ５２３に格納された期待値ＥＶとが等しいか否か判定する。増分値ＩＶと期待値ＥＶとが等しいと判定された場合、ステップＳ１０８に戻る。増分値ＩＶと期待値ＥＶとが等しくないと判定された場合、ステップＳ１１１に進む。ステップＳ１１１において、図３に示す差分値算出部５２１ｄは、増分値ＩＶと期待値ＥＶとの差分値を算出する。
【００３７】
（ト）ステップＳ１１２において図３に示す周波数決定部５２１ｅは、増分値ＩＶと期待値ＥＶとの差分値が基準値よりも大きいか否か判定する。ここで、基準値のデータは例えばＲＯＭ５２２に予め格納されている。増分値ＩＶと期待値ＥＶとの差分値が基準値よりも大きいと判定された場合、ステップＳ１１３に進む。ステップＳ１１３において周波数決定部５２１ｅは、基準クロックＣＬＫ１の周波数を維持する。増分値ＩＶと期待値ＥＶとの差分値が基準値よりも大きくないと判定された場合、ステップＳ１１４に進む。
【００３８】
（チ）ステップＳ１１４において周波数決定部５２１ｅは、増分値ＩＶが期待値ＥＶよりも大きいか否か判定する。増分値ＩＶが期待値ＥＶよりも大きいと判定された場合、ステップＳ１１６に進む。増分値ＩＶが期待値ＥＶよりも大きくないと判定された場合、ステップＳ１１５に進む。一例として、期待値ＥＶが２７０００（９０×３００＋０）である場合、図２に示す上位カウンタ６２のカウント値が９０より大きく、下位カウンタ６１のカウント値が０より大きい場合、ステップＳ１１６に進む。ステップＳ１１６において、周波数決定部５２１ｅは、基準クロックＣＬＫ１の周波数を増加させる。ステップＳ１１５において、周波数決定部５２１ｅは、基準クロックＣＬＫ１の周波数を減少させる。
【００３９】
このように、第１の実施の形態に係る信号処理装置１は、入力クロック、即ちビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１を用いてカウンタ６のカウント値ＳＳＴＣをサンプリングし、前回のサンプル値からの増分値ＩＶを期待値ＥＶと比較して基準クロックＣＬＫ１の周波数を制御する。この結果、入力クロックに同期した基準クロックＣＬＫ１の生成を実現している。したがって、入力クロックを逓倍するためのＰＬＬ回路を不要とすることができるので、ＰＬＬ回路の使用個数を削減できる。また、カウンタ６は、ＭＰＥＧ２−ＴＳ規格に準拠した入力ビットストリームＢＳＩＮを再生する際に必要なＳＴＣカウンタを流用できるので、回路規模及びコストの増大を最小限に抑えることができる。更に、コントローラ５２が異常の発生を検出した場合に基準クロックＣＬＫ１の周波数を維持するので、信号処理装置１の誤動作を回避できる。
【００４０】
（第２の実施の形態）
本発明の第２の実施の形態に係る周波数制御回路５ｂは、図５に示すように、サンプリング制御回路５３ｂが、コントローラ５２からの第２選択信号ＳＬ２に基づき、一致検出回路５３４からのサンプリング制御信号ＳＳ又は図１に示すビデオ信号生成装置１０１からのビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１の内、いずれか一方を選択する第２マルチプレクサ５３５を更に備える点が図１と異なる。即ち、図５に示す周波数制御回路５ｂは、基準クロックＣＬＫ１の同期対象となる入力クロックとしてビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１を使用可能である。その他の構成については、図１に示す信号処理装置１の構成と同様である。
【００４１】
ここで、基準クロックＣＬＫ１のクロック周波数をｆCLK1、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１の周波数をｆSYNC1、及び期待値をＥＶとすると、期待値ＥＶは：
EV=fCLK1/fINCLK                           ・・・・・（２）
により定められる。一例として、同期信号ＳＹＮＣ１として米国テレビジョンシステム委員会（ＮＴＳＣ）方式に準拠したフレーム同期信号を利用する場合、周波数ｆSYNC1は２９.９７［Ｈｚ］(≒３０×１０００÷１００１)である。基準クロック生成回路８がフレーム同期信号に同期して、２７［ＭＨｚ］の基準クロックＣＬＫ１を生成する場合、期待値ＥＶは式（２）より、２７×１０００×１０００÷(３０×１０００÷１００１)＝９００９００となる。
【００４２】
次に、図６に示すフローチャートを参照して、第２の実施の形態に係る信号処理装置の動作を説明する。但し、第１の実施の形態に係る信号処理装置１の動作と同様の動作については、重複する説明を省略する。
【００４３】
（イ）ステップＳ２０１において、図３に示す対象信号選択部５２１ａは、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１が同期対象として選択されたか否か判定する。ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１が選択された場合、ステップＳ２０２に進む。ビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１が同期対象として選択された場合、ステップＳ１０７に進む。
【００４４】
（ロ）ステップＳ２０２において、図３に示す設定部５２１ｃは、式（２）に基づいて、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１に対応する期待値ＥＶをＲＯＭ５２２から読み出す。ＲＯＭ５２２から読み出された期待値ＥＶは例えばＲＡＭ５２３に格納される。
【００４５】
（ハ）ステップＳ２０３において、図５に示す増分値算出回路５１は、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１と同期してカウンタ６のカウント値ＳＳＴＣをサンプリングし、前回のサンプリング値からの増分値ＩＶを算出する。
【００４６】
（ニ）ステップＳ２０４において、図３に示す比較部５２１ｂは、増分値算出回路５１が算出した増分値ＩＶとＲＡＭ５２３に格納された期待値ＥＶとが等しいか否か判定する。増分値ＩＶと期待値ＥＶとが等しいと判定された場合、ステップＳ２０３に戻る。増分値ＩＶと期待値ＥＶとが等しくないと判定された場合、ステップＳ１１１に進む。
【００４７】
このように、第２の実施の形態に係る周波数制御回路５ｂは、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１を用いてカウンタ６のカウント値ＳＳＴＣをサンプリングし、前回のサンプル値からの増分値ＩＶを期待値ＥＶと比較して基準クロックＣＬＫ１の周波数を制御可能である。したがって、図１に示す周波数制御回路５ａと同様に、ＰＬＬ回路の使用個数を削減できる。
【００４８】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４９】
上述した第１及び第２の実施の形態においては、信号処理として圧縮符号化及び圧縮復号化を行う信号処理装置１を例に説明した。しかしながら、第１及び第２の実施の形態に係る周波数制御回路５ａ及び５ｂは、圧縮符号化・復号化を行う信号処理装置１に限らず様々な信号処理装置に適用できる。
【００５０】
また、第１の実施の形態においては、周波数制御回路５ａが、入力クロック、即ちビデオ入力クロックＶＣＬＫ１又はオーディオ入力クロックＡＣＬＫ１と基準クロックＣＬＫ１を同期させる場合を例に説明した。第２の実施の形態においては、周波数制御回路５ｂが、入力クロック又はビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１と基準クロックＣＬＫ１を同期させる場合を例に説明した。しかしながら、周波数制御回路５ｂが、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１と基準クロックＣＬＫ１を同期させるのみでも良い。この場合、ビデオ入力信号ＶＩＮの同期信号ＳＹＮＣ１は図５に示す増分値算出回路５１に直接供給される。この結果、図５に示す第１入力用カウンタ５３１、第２入力用カウンタ５３２、第１マルチプレクサ５３３、一致検出回路５３４、及び第２マルチプレクサ５３５を不要とすることができる。
【００５１】
更に、第１及び第２の実施の形態においては、規定カウント値ＲＶ及び期待値ＥＶが図３に示すＲＯＭ５２２に予め複数パターン格納されているとして説明した。しかしながら、設定部５２１ｃが、式（１）及び式（２）に基づいて、規定カウント値ＲＶ及び期待値ＥＶを動的に算出しても良い。
【００５２】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５３】
【図１】第１の実施の形態に係る信号処理装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る増分値算出回路の構成を示すブロック図である。
【図３】第１の実施の形態に係るコントローラの機能を説明する模式図である。
【図４】第１の実施の形態に係る周波数制御回路の動作を示すフローチャートである。
【図５】第２の実施の形態に係る周波数制御回路の構成を示すブロック図である。
【図６】第２の実施の形態に係る周波数制御回路の動作を示すフローチャートである。
【符号の説明】
【００５４】
１…信号処理装置
５ａ，５ｂ…周波数制御回路
６…カウンタ
８…基準クロック生成回路
５１…増分値算出回路
５２…コントローラ
５３ａ，５３ｂ…サンプリング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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