(57)【要約】【課題】  十分なチャージアンバランスマージンが得られる半導体装置およびその製造方法を提供することを目的とする。【解決手段】  第１導電型半導体基板１１の主面に形成された第１導電型の第１半導体ピラー層１２と第１半導体ピラー層１２に隣接した第２導電型の第２半導体ピラー層１３と、第２半導体ピラー層１３に隣接した第１導電型の第３半導体ピラー層１４と、第２半導体ピラー層１３の上部表面に設けられた第２導電型の半導体ベース層２１とを有し、半導体ベース層２１にＭＯＳトランジスタが形成されている。第１乃至第３半導体ピラー層１２、１３、１４の上側領域１６のキャリア濃度ｎ２、ｐ２が下側領域１５のキャリア濃度ｎ１、ｐ１より高く設定されている。【選択図】  図１
2006066421.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主面上に形成された第１導電型の第１半導体ピラー層と、
前記第１半導体ピラー層に隣接した第２導電型の第２半導体ピラー層と、
前記第２半導体ピラー層に隣接した第１導電型の第３半導体ピラー層と、
前記第２半導体ピラー層の主面に形成された第２導電型の半導体ベース層に設けられた絶縁ゲート電界効果トランジスタと
を具備し、
前記第１乃至第３半導体ピラー層のそれぞれの主面側のキャリア濃度が前記第１乃至第３半導体ピラー層のそれぞれの主面と反対面側のキャリア濃度より高いことを特徴とする半導体装置。
【請求項２】
前記第１乃至第３半導体ピラー層のキャリア濃度のそれぞれの平均値Ｘに対して、前記第１乃至第３半導体ピラー層のそれぞれの主面側のキャリア濃度Ｙが１．０＜Ｙ／Ｘ≦１．２、前記第１乃至第３半導体ピラー層のそれぞれの主面と反対面側のキャリア濃度Ｚが０．８≦Ｚ／Ｘ＜１．０、であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板の主面上に、第１導電型の第１半導体ピラー層と前記第１半導体ピラー層に隣接した第２導電型の第２半導体ピラー層と前記第２半導体ピラー層に隣接した第１導電型の第３半導体ピラー層の各下側領域を形成する工程と、
前記第１乃至第３半導体ピラー層の各下側領域上にそれぞれ前記第１乃至第３半導体ピラー層と同じ導電型で、且つキャリア濃度が高い半導体ピラー層を積み上げ、第１乃至第３半導体ピラー層の各上側領域を形成する工程と、
前記第２半導体ピラー層の上側領域の主面に第２導電型の半導体ベース層を形成し、前記半導体ベース層に絶縁ゲート電界効果トランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１乃至第３半導体ピラー層の各下側領域は、前記半導体基板の主面上に第１導電型の第１半導体層を形成して前記第１半導体層の所定の領域へ第２導電型の不純物を選択的に注入する工程を繰り返した後、熱処理を施して前記第２導電型の不純物が拡散した領域を上下相互に接続することで形成し、
前記第１乃至第３半導体ピラー層の各上側領域は、前記第１半導体層上に前記第１半導体層よりキャリア濃度の高い第１導電型の第２半導体層を形成し、前記所定の領域上の前記第２半導体層に前記第１半導体層に達するトレンチを形成した後、前記トレンチ内に前記第２導電型の不純物が拡散した領域よりキャリア濃度の高い第２導電型の第３半導体層を埋め込むことで形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１乃至第３半導体ピラー層の各下側領域は、前記半導体基板の主面上に第１導電型の第１半導体層を形成して前記第１半導体層の所定の領域へ第２導電型の不純物を選択的に注入する工程を繰り返した後、熱処理を施して前記第２導電型の不純物が拡散した領域を上下相互に接続することで形成し、
前記第１乃至第３半導体ピラー層の各上側領域は、前記第１半導体層上に第２半導体層を形成し、前記第２半導体層に前記第１半導体層に達するトレンチを前記第２導電型の不純物を選択的に注入した領域の両側に形成した後、前記トレンチの側面に第１導電型の不純物、および前記第１導電型の不純物より拡散係数の大きい第２導電型の不純物を注入して熱処理することで形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にパワーＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、プレーナ型のパワーＭＯＳトランジスタでは電流経路と耐圧を維持する領域が同一なので、高耐圧化のためにエピタキシャル層の膜厚を厚くするとオン抵抗が上がり、逆にエピタキシャル層の膜厚を薄くしてオン抵抗を下げると耐圧も下がるという、相反する関係が存在し、両者をともに満足することが困難であった。
【０００３】
最近、電流経路と耐圧を維持する領域を分離したスーパージャンクション（Super Junction）構造と呼ばれるパワーＭＯＳトランジスタが提案されている。このパワーＭＯＳトランジスタでは、電流経路となるｎ型半導体ピラー層と電流仕切り領域となるｐ型半導体ピラー層が水平方向に交互に配列され、ｐ型半導体ピラー層の上部表面に形成されたｐ型半導体ベース層にｎ型ソース領域およびゲート電極が形成されている。（例えば、特許文献１または特許文献２参照。）。
【０００４】
これにより、オン抵抗はドレイン電流をｎ型半導体ピラー層に流しているのでｎ型半導体ピラー層のキャリア濃度に依存し、一方、耐圧は空乏層を水平方向へ伸ばしているのでｎ型およびｐ型半導体ピラー層のキャリア濃度および幅に依存する。
【０００５】
特許文献１に開示されたパワーＭＯＳトランジスタでは、ｎ型シリコン（Ｓｉ）基板に形成した厚いｎ型エピタキシャルＳｉ層にＳｉ基板に達する深いトレンチを形成した後、トレンチの側面にｐ型不純物として硼素（Ｂ）とｎ型不純物としてＢより拡散係数の小さい砒素（Ａｓ）を同時に注入して熱処理を施し、トレンチで挟まれた領域にＢとＡｓを同時に拡散させることにより、トレンチで挟まれた領域の中央部にｐ型半導体ピラー層と外周部にｎ型半導体ピラー層とを同時に形成している。
【０００６】
特許文献２に開示されたパワーＭＯＳトランジスタでは、ｎ型Ｓｉ基板に薄いｎ型エピタキシャルＳｉ層を形成する工程とｎ型エピタキシャルＳｉ層の所定の位置にｐ型不純物としてＢを注入する工程を交互に繰り返して厚い半導体層を形成した後、熱処理を施して半導体層内にＢを拡散させることにより、Ｂが拡散した領域が上下相互に接続されたｐ型半導体ピラー層を形成し、半導体層内のＢが拡散していない領域をｎ型半導体ピラー層としている。
【０００７】
特許文献１または特許文献２に開示されたパワーＭＯＳトランジスタでは、半導体ピラー層の上側領域と下側領域のキャリア濃度が等しく設定され、低オン抵抗化と高耐圧化の両立を図っている。
【０００８】
然しながら、半導体ピラー層の上側領域と下側領域のキャリア濃度が等しいと半導体ピラー層のチャージアンバランスマージンが狭いので、設計通りの半導体ピラー層のキャリア濃度と幅が得られない場合に、パワーＭＯＳトランジスタの耐圧が低下するという問題がある。
【０００９】
特に、パワーＭＯＳトランジスタの単位面積当たりのオン抵抗を下げるために、半導体ピラー層の幅を狭くし、キャリア濃度を高くするほどパワーＭＯＳトランジスタの耐圧の低下が顕著になる。
【００１０】
ここで、チャージアンバランスマージンとは、ｎ型半導体ピラー層のキャリア濃度と幅の積で表されるピラーチャージ量Ｑｎとｐ型半導体ピラー層のキャリア濃度と幅の積で表されるピラーチャージ量Ｑｐとが等しい、すなわち完全空乏化できる理想の状態からのずれ（Ｑｎ−Ｑｐ）／Ｑｎに対して、耐圧を低下させることなく、半導体ピラー層のキャリア濃度および幅の設計許容値がどれだけあるかを意味している。
【００１１】
パワーＭＯＳトランジスタの製造工程での種々のばらつきを考慮すると、チャージアンバランスマージンは±１５％以上あることが望まれている。
【特許文献１】特開２００２−１７０９５５号公報（５−８頁、図３）
【特許文献２】特開２００１−１１９０２２号公報（４−５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、十分なチャージアンバランスマージンを得るのに好適な構造を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様の半導体装置では、第１導電型の半導体基板と、前記半導体基板の主面上に形成された第１導電型の第１半導体ピラー層と、前記第１半導体ピラー層に隣接した第２導電型の第２半導体ピラー層と、前記第２半導体ピラー層に隣接した第１導電型の第３半導体ピラー層と、前記第２半導体ピラー層の主面に形成された第２導電型の半導体ベース層に設けられた絶縁ゲート電界効果トランジスタと、を具備し、前記第１乃至第３半導体ピラー層のそれぞれの主面側のキャリア濃度が前記第１乃至第３半導体ピラー層のそれぞれの主面と反対面側のキャリア濃度より高いことを特徴している。
【００１４】
また、本発明の一態様の半導体装置の製造方法では、第１導電型の半導体基板の主面上に、第１導電型の第１半導体ピラー層と前記第１半導体ピラー層に隣接した第２導電型の第２半導体ピラー層と前記第２半導体ピラー層に隣接した第１導電型の第３半導体ピラー層の各下側領域を形成する工程と、前記第１乃至第３半導体ピラー層の各下側領域上にそれぞれ前記第１乃至第３半導体ピラー層と同じ導電型で、且つキャリア濃度が高い半導体ピラー層を積み上げ、第１乃至第３半導体ピラー層の各上側領域を形成する工程と、前記第２半導体ピラー層の上側領域の主面に第２導電型の半導体ベース層を形成し、前記半導体ベース層に絶縁ゲート電界効果トランジスタを形成する工程と、を有することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、十分な耐圧と信頼性の高いパワーＭＯＳトランジスタを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
本発明の実施例１に係る半導体装置について、図１乃至図３を用いて説明する。図１は半導体装置の構成を示す断面図、図２は半導体ピラー層の基板からのキャリア濃度分布を示す図、図３は半導体ピラー層のキャリア濃度分布とチャージアンバランスマージンとの関係を模式的に示す図である。
【００１８】
本実施例は、耐圧９００Ｖ系、オン抵抗１５０ｍΩ系のパワーＭＯＳトランジスタを有する半導体装置の例である。
【００１９】
図１に示すように、本実施例の半導体装置１０では、ｎ型Ｓｉ基板１１の主面に、長さＬのｎ型第１半導体ピラー層１２と、ｎ型第１半導体ピラー層１２に隣接してｐ型第２半導体ピラー層１３、ｐ型第２半導体ピラー層１３に隣接してｎ型第３半導体ピラー層１４が形成されている。
【００２０】
第１乃至第３半導体ピラー層１２〜１４は長さＬ１、キャリア濃度ｎ１、ｐ１の下側領域１５と、長さＬ２、キャリア濃度ｎ２、ｐ２の上側領域１６に区分されている。
【００２１】
ｐ型第２半導体ピラー層１３の上部表面にはｐ型半導体ベース層２１が形成されている。ｐ型第２半導体ベース層２１の表面のｎ型第１半導体ピラー層１２側にｎ型第１半導体ソース領域２２が形成され、ｎ型第３半導体ピラー層１４側にｎ型第２半導体ソース領域２３が形成されている。
【００２２】
ｎ型第１半導体ソース領域２２とｎ型第１半導体ピラー層１２の間のｐ型半導体ベース層２１上およびｎ型第２半導体ソース領域２３とｎ型第３半導体ピラー層１４の間のｐ型半導体ベース層２１上に、ゲート絶縁膜２４が形成され、ゲート絶縁膜２４上にゲート電極２５が形成されている。
【００２３】
第１乃至第３半導体ピラー層１２〜１４表面およびゲート電極２５は層間絶縁膜２６で保護され、層間絶縁膜２６上にソース電極２７が形成されている。  
ソース電極２７は層間絶縁膜２６の開孔を通してｎ型第１および第２ソース領域２２、２３とｐ型半導体ベース層２１に接続されている。ｎ型Ｓｉ基板１１の主面と反対の面にはドレイン電極２８が形成されている。
【００２４】
図２に示すように、ｎ型第１および第３半導体ピラー層１２、１４の上側領域１６のキャリア濃度ｎ２、例えば６Ｅ１５ｃｍ−３程度、は下側領域１５のキャリア濃度ｎ１、例えば４Ｅ１５ｃｍ−３程度、より高く設定されている。
【００２５】
同じく、ｐ型第２半導体ピラー層１３の上側領域１６のキャリア濃度ｐ２は下側領域１５のキャリア濃度ｐ１より高く設定され、ｐ１とｎ１およびｐ２とｎ２はそれぞれほぼ等しく設定されている。
【００２６】
次に、第１乃至第３半導体ピラー層１２〜１４のキャリア濃度分布とチャージアンバランスマージンについて詳しく説明する。
【００２７】
図３（ａ）は、ｐ型半導体ピラー層の深さ方向（基板からの距離）のキャリア濃度分布を模式的に示す図で、実線ａは半導体ピラー層の上側領域が下側領域よりキャリア濃度が高い場合、破線ｂは上側領域と下側領域のキャリア濃度が等しい場合、破線ｃは上側領域が下側領域よりキャリア濃度が低い場合のキャリア濃度分布を示している。
【００２８】
図３（ｂ）は、チャージアンバランス量（Ｑｎ−Ｑｐ）／ＱｎとパワーＭＯＳトランジスタのドレイン耐圧の関係を模式的に示す図で、実線ａはキャリア濃度分布が図３（ａ）の実線ａの場合、破線ｂはキャリア濃度分布が図３（ａ）の破線ｂの場合、破線ｃはキャリア濃度分布が図３（ａ）の破線ｃの場合の耐圧分布を示している。
【００２９】
いずれのキャリア濃度分布ａ、ｂ、ｃにおいても、チャージアンバランス量（Ｑｎ−Ｑｐ）／Ｑｎが零、即ち完全空乏化したときに最大のドレイン耐圧が得られ、チャージアンバランス量が零からずれるに従ってドレイン耐圧が低下する耐圧分布ａ、ｂ、ｃを示している。
【００３０】
キャリア濃度分布ａでは、従来のキャリア濃度分布ｂより、半導体ピラー層の上部がｐ型半導体ベース層２１の濃度により近くなるため、チャージアンバランス量の変化に対して各々の部分での耐圧劣化分が小さくなるので、全体としてドレイン耐圧の低下が抑えられる。
【００３１】
一方、キャリア濃度分布ｃでは、従来のキャリア濃度分布ｂより、半導体ピラー層の上部がｐ型半導体ベース層２１との濃度差がより大きくなるため、各々の部分での耐圧劣化分が大きくなるので、チャージアンバランス量の変化に対して全体としてドレイン耐圧は急激に低下する。
【００３２】
従って、半導体ピラー層の上側領域のキャリア濃度を下側領域のキャリア濃度より高く設定することにより、チャージアンバランス量の変動に対して完全空乏化時のドレイン耐圧の低下を抑えることが可能である。その結果、十分なチャージアンバランスマージンが得られる。
【００３３】
実験によれば、第１乃至第３半導体ピラー層１２〜１４のキャリア濃度の平均値に対して、第１乃至第３半導体ピラー層１２〜１４の上側領域１６のキャリア濃度が１倍を超え、１．２倍以下の範囲にあり、第１乃至第３半導体ピラー層１２〜１４の下側領域１５のキャリア濃度が０．８倍以上、１倍未満の範囲にあり、下側領域１５の長さＬ１と上側領域１６の長さＬ２がほぼ等しい条件が適当である。
【００３４】
なぜならば、上側領域１６のキャリア濃度が１．２倍より高すぎたり、下側領域１５のキャリア濃度が０．８倍より低すぎたりすると、深さ方向の全体としての濃度差が大きくなってチャージバランス時のドレイン耐圧自体が低下し、低いドレイン耐圧しか得られなくなるからである。
【００３５】
一般に、オン抵抗Ｒｏｎは、ｎ型第１半導体ピラー層１２の平均キャリア濃度をＮｎ、ｎ型第１半導体ピラー層１２の幅をＷｎ、ｐ型第２半導体ピラー層１３の幅をＷｐとして、Ｒｏｎ∝（１／Ｎｎ）×（Ｗｎ＋Ｗｐ）／Ｗｎで表わされる。
【００３６】
高い耐圧と低いオン抵抗を同時に得るためには、狭幅長尺なピラー層が有利のため、耐圧９００Ｖ、オン抵抗１５０ｍΩを得るためには、第１乃至第３半導体ピラー層１２、１３、１４の長さＬは、例えば９０μｍ程度、半導体ピラー層下側領域１５の長さは、例えば６０μｍ程度、半導体ピラー層上側領域１６の長さは、例えば３０μｍ程度が望ましい。
【００３７】
また、第１乃至第３半導体ピラー層１２、１３、１４の幅Ｗｎ、Ｗｐは互いにほぼ等しく、例えば１０μｍ程度が望ましい。即ち、ｐ型半導体ピラー層１３とｎ型半導体ピラー層１２、１４の間で空乏層を広げて完全空乏化させることにより高耐圧を得るため、ピラー層の幅Ｗｎを狭くし、ｎ型半導体ピラー層１２、１４のキャリア濃度を高くすることにより、オン抵抗を低減することが可能である。
【００３８】
以上説明したように、本発明の実施例１に係る半導体装置によれば、ｐ型およびｎ型半導体ピラー層の上側領域１６のキャリア濃度を下側領域１５のキャリア濃度より高くしたので、耐圧を低下させることなく十分なチャージアンバランスマージンが得られる。
【実施例２】
【００３９】
次に、本発明の実施例２に係る半導体装置の製造方法について、詳しく説明する。図４乃至図１２は半導体装置１０の製造工程を示す断面図で、上側領域のキャリア濃度が下側領域のキャリア濃度より高い半導体ピラー層を形成する工程を順に示す断面図である。
【００４０】
図４に示すように、キャリア濃度が、例えば１Ｅ１８ｃｍ−３程度のｎ型Ｓｉ基板１１の主面に、キャリア濃度がｎ１、例えば４Ｅ１５ｃｍ−３程度のｎ型Ｓｉエピタキシャル層３１を、例えば５μｍ程度成長させる。
【００４１】
次に、図５に示すように、Ｓｉエピタキシャル層３１上にレジスト膜３２を形成した後、レジスト膜３２をマスクとしてＢを、熱処理後にキャリア濃度がｐ１、例えば４Ｅ１５ｃｍ−３程度になるように注入して、Ｓｉエピタキシャル層３１表面に第１不純物注入領域３３を形成する。第１不純物注入領域３３の間隔は、ｐ型第２半導体ピラー層１３が配列される間隔と等しい間隔である。
【００４２】
次に、図６に示すように、レジスト膜３２を除去した後、キャリア濃度がｎ１のｎ型Ｓｉエピタキシャル層３４を、Ｓｉエピタキシャル層３１より厚く、例えば１０μｍ程度成長させた後、ｐ型第２半導体ピラー層１３が形成される位置にＢを注入して、第１不純物注入領域３５を形成する。
【００４３】
同様に、ｎ型Ｓｉエピタキシャル層３６を成長させた後、第１不純物注入領域３７を形成してＳｉエピタキシャル層を積み増しすることを必要回数繰り返して、所定の厚さ、例えば６０μｍ程度のｎ型第１半導体層３８を形成する。
【００４４】
次に、図７に示すように、ｎ型第１半導体層３８上にｎ型Ｓｉエピタキシャル層を、例えば３０μｍ程度成長させ、厚いｎ型第２半導体層３９を形成する。
【００４５】
次に、図８に示すように、フォトリソグラフィ法によりレジスト膜４１を形成した後、レジスト膜４１をマスクとしてＲＩＥ（Reactive Ion Etching）によりｎ型第１半導体層３８に達する深いトレンチ４２をｎ型第２半導体層３９に開口する。トレンチ４２の深さはｎ型第２半導体層３９の厚さとほぼ等しく、幅は例えば５μｍ程度、間隔はｐ型第１不純物注入領域３３が水平方向に配列されている間隔にほぼ等しい。
【００４６】
次に、図９に示すように、回転イオン注入法により、レジスト膜４１をマスクとしてＡｓおよびＢを注入角度５°〜７°にて、熱処理後にキャリア濃度がｎ２およびｐ２、例えば、それぞれ６Ｅ１５ｃｍ−３程度となるようにトレンチ４２の側面に注入し、第２不純物注入領域４３を形成する。
【００４７】
次に、図１０に示すように、熱処理を、例えば１１４０℃×２４Ｈ程度おこなって、第１不純物注入領域３３、３５、３７からＢをｎ型第１半導体層３８中に拡散させ、第２不純物注入領域４３からトレンチ４２で挟まれた不純物拡散領域４４にＢおよびＡｓを同時に拡散させる。
【００４８】
これにより、第１不純物注入領域３３、３５、３７からＢが拡散した領域が上下相互に接続されたｐ型第１半導体ピラー層１３の下側領域１５が形成され、ｐ型第１半導体ピラー層１３の下側領域１５を挟んでｎ型第１および第３半導体ピラー層１２、１４の下側領域１５が形成される。
【００４９】
同時に、Ｂの拡散係数はＡｓの拡散係数より一桁程度大きいためＢはＡｓより深く拡散するので、トレンチ４２で挟まれた不純物拡散領域４４の中央部にＢが拡散した領域が左右に接続されたｐ型拡散領域４５が形成され、ｐ型拡散領域４５の周りにＡｓが拡散したｎ型拡散領域４６が自己整合的に形成される。
【００５０】
その結果、ｐ型拡散領域４５がｐ型第２半導体ピラー層１２の下側領域１５と上下に接続されてｐ型第２半導体ピラー層１３が形成され、ｎ型拡散領域４６がｎ型第１および第３半導体ピラー層１２、１４の下側領域１５と上下に接続されてｎ型第１および第３半導体ピラー層１２、１４が形成される。
【００５１】
これにより、上側領域１６のキャリア濃度が下側領域１５のキャリア濃度より高い第１乃至第３半導体ピラー層１２〜１４を形成することが可能である。
【００５２】
次に、図１１に示すように、トレンチ４２を埋め込むように絶縁膜４７を全面に形成した後、ＣＭＰ（Chemical Mechanical Etching）により表面を平坦化するとともに、トレンチ４２の外部の不要な絶縁膜４７を除去する。
【００５３】
絶縁膜４７は、例えばトレンチ４２の側面に熱酸化によりシリコン酸化膜を形成し、その後、ＣＶＤ（Chemical Vapor Deposition）により、シリコン酸化膜またはシリコン窒化膜を全面に堆積することにより形成される。
【００５４】
次に、図１２に示すように、周知のパワーＭＯＳトランジスタの製造工程に従って、ｐ型半導体ピラー層１３の上部にｐ型半導体ベース層２１を形成した後、ｐ型半導体ベース層２１の表面に選択的にｎ型第１および第２半導体ソース領域２２、２３を形成する。
【００５５】
次に、ゲート絶縁膜２４、ゲート電極２５、層間絶縁膜２６、ソース電極２７、ドレイン電極２８をそれぞれ形成して、上側領域１６のキャリア濃度が下側領域１５のキャリア濃度より高い、狭幅長尺の半導体ピラー層１２、１３、１４を有するパワーＭＯＳトランジスタを備えた半導体装置１０が完成する。
【００５６】
以上説明したように、実施例２に係る半導体装置の製造方法によれば、エピタキシャル層中に形成したｐ型およびｎ型半導体ピラー層とトレンチに挟まれた領域に形成したｐ型およびｎ型半導体ピラー層とをそれぞれ上下に接続して延伸したピラー層としたので、狭幅長尺なピラー層が得られ微細な幅でオン抵抗を下げることができる。
【００５７】
また、エピタキシャル層の形成と不純物のイオン注入を必要回数繰り返す場合に比べ、トレンチの側面から不純物のイオン注入を行なう方法では、キャリア濃度を高めてもピラー層の狭幅長尺化を容易に実現できるため、キャリア濃度が上側で高い狭幅長尺の半導体ピラー層を形成するうえで非常に有効である。
【００５８】
従って、十分な耐圧と信頼性の高いパワーＭＯＳトランジスタを備えた半導体装置を提供することができる。
【実施例３】
【００５９】
図１３乃至図１６は本発明の実施例３に係るパワーＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図で、上側領域のキャリア濃度が下側領域のキャリア濃度より高い、狭幅長尺化な半導体ピラー層を形成する工程を順に示す断面図である。
【００６０】
本実施例において上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例２と異なる点は、トレンチ内部にｐ型半導体層を埋め込んでｐ型半導体ピラー層の上側領域を形成したことにある。
【００６１】
即ち、図４乃至図７で示した工程に従い、ｎ型Ｓｉ基板１１の主面に、エピタキシャル成長によりキャリア濃度ｎ１のｎ型第１半導体層３８とキャリア濃度ｎ２のｎ型第２半導体層３９を形成する。ｎ型第１半導体層３８には、第１不純物注入領域３３、３５、３７が形成されている。
【００６２】
次に、図１３に示すように、熱処理を、例えば１１４０℃×２４Ｈ程度おこなって、第１不純物注入領域３３、３５、３７からＢをｎ型第１半導体層３８内に拡散させる。  
これにより、第１不純物注入領域３３、３５、３７からＢが拡散した領域が上下相互に接続されたｐ型第２半導体ピラー層１３の下側領域１５が形成され、ｐ型第２半導体ピラー層１３の下側領域１５を挟んでｎ型第１および第３半導体ピラー層１２、１４の下側領域１５が形成される。
【００６３】
次に、図１４に示すように、フォトリソグラフィ法によりレジスト膜５１を形成した後、ＲＩＥ（Reactive Ion Etching）によりレジスト膜５１をマスクとしてｎ型第１半導体層３８に達する深いトレンチ５２をｎ型第２半導体層３９に開口する。トレンチ５２の深さはｎ型第２半導体層３９の厚さとほぼ等しく、幅はｐ型第２半導体ピラー層１３の幅とほぼ等しく、間隔はｐ型第２半導体ピラー層１３が水平方向に配列されている間隔にほぼ等しい。
【００６４】
次に、図１５に示すように、トレンチ内部に選択的にキャリア濃度がｐ２のｐ型Ｓｉエピタキシャル層５３を形成した後、表面をＣＭＰにより平坦化するとともに、トレンチ５２の外部の不要なｐ型Ｓｉエピタキシャル層５３を除去することにより、トレンチ５２内をｐ型Ｓｉエピタキシャル層５３で埋め込む。
【００６５】
その結果、ｐ型第２半導体ピラー層１３の下側領域１５とｐ型Ｓｉエピタキシャル層５３とが上下に接続されてｐ型第２半導体ピラー層１３が形成され、ｎ型第１および第３半導体ピラー層１２、１４の下側領域１５とｎ型第２半導体層３９が上下に接続されてｎ型第１および第３半導体ピラー層１２、１４が形成される。
【００６６】
これにより、上側領域１６のキャリア濃度が下側領域１５のキャリア濃度より高い第１乃至第３半導体ピラー層１２〜１４を形成することが可能である。
【００６７】
次に、図１６に示すように、周知のパワーＭＯＳトランジスタの製造工程に従って、上側領域１６のキャリア濃度が下側領域１５のキャリア濃度より高い、狭幅長尺の半導体ピラー層１２〜１４を有するパワーＭＯＳトランジスタを備えた半導体装置１０が完成する。
【００６８】
以上説明したような実施例３に係る半導体装置の製造方法においても、エピタキシャル層の形成と不純物のイオン注入を必要回数繰り返す場合に比べ、トレンチ内部に半導体層を埋め込む方法では、キャリア濃度を高めてもピラー層の狭幅長尺化を容易に実現でき、キャリア濃度が上側で高い狭幅長尺な半導体ピラー層を形成するうえで非常に有効である。しかも、ｎ型第２半導体層３９中に絶縁膜４７を形成する必要が無いので、チップサイズを縮小できる利点がある。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係るパワーＭＯＳトランジスタを備えた半導体装置の要部の構成を示す断面図。
【図２】本発明の実施例１に係る半導体ピラー層のキャリア濃度分布を示す図。
【図３】本発明の実施例１に係る半導体ピラー層のキャリア濃度分布とチャージアンバランスマージンの関係を説明する図。
【図４】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００７０】
１０  半導体装置
１１  ｎ型シリコン基板
１２  ｎ型第１半導体ピラー層
１３  ｐ型第２半導体ピラー層
１４  ｎ型第３半導体ピラー層
１５  半導体ピラー層下側領域
１６  半導体ピラー層上側領域
２１  ｐ型半導体ベース層
２２  ｎ型第１半導体ソース領域
２３  ｎ型第２半導体ソース領域
２４  ゲート絶縁膜
２５  ゲート電極
２６  層間絶縁膜
２７  ソース電極
２８  ドレイン電極
３１、３４、３６  ｎ型Ｓｉエピタキシャル層
３２、４１、５１  レジスト膜
３３、３５、３７  第１不純物注入領域
３８  ｎ型第１半導体層
３９  ｎ型第２半導体層
４２、５２  トレンチ
４３  第２不純物注入領域
４４  不純物拡散領域
４５  ｐ型不純物拡散領域
４６  ｎ型不純物拡散領域
４７  絶縁膜
５３  ｐ型Ｓｉエピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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