(57)【要約】【課題】本発明は、非選択時にデコーダ回路におけるリーク電流を削減することが可能な半導体記憶装置を提供することを目的とする。【解決手段】半導体記憶装置は、メモリセルアレイと、外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする回路を含むことを特徴とする。【選択図】  図２
2006073162.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、
外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする第１の回路
を含むことを特徴とする半導体記憶装置。
【請求項２】
該スタンバイ信号がネゲートである場合に該デコーダ回路の該デコード信号のアサートに応答して該メモリセルアレイ内のアクセス位置に対応する選択線を活性化すると共に、該スタンバイ信号のアサートに応答して該デコーダ回路の該デコード信号の値に関わらずに該選択線を非活性状態にする第２の回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該デコーダ回路は該メモリセルアレイの内のアクセス位置のロウアドレスを選択するロウデコーダ回路であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
該デコーダ回路は該メモリセルアレイの内のアクセス位置のカラムアドレスを選択するカラムデコーダ回路であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該スタンバイ信号は該メモリセルへのアクセスのないスタンバイ状態を示す信号であることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
該第１の回路は該デコーダ回路によるデコード処理の入力部分に設けられることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
該デコーダ回路は、
第１のトランジスタと、
該第１のトランジスタよりも高速で動作する第２のトランジスタ
を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
該デコード信号の出力に結合される該第２のトランジスタは該デコード信号がアサートされるときに導通するトランジスタであり、該デコード信号の出力に結合される該第１のトランジスタは該デコード信号がアサートされるときに非導通となるトランジスタであることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
該第１のトランジスタは第１の閾値を有し、該第２のトランジスタは該第１の閾値よりも小さな第２の閾値を有することを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
該デコーダ回路は、
該アドレス信号をデコードする論理回路と、
該論理回路の出力に応答して該デコード信号を出力する駆動回路
を含み、該第１のトランジスタ及び該第２のトランジスタは該駆動回路の一部であることを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体記憶装置に関し、詳しくはアドレス信号に基づいて選択線を選択活性化するデコーダ回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置においては、複数のメモリセルがロウ方向及びカラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。読み出し動作及び書き込み動作時には、アドレス信号により指定されたロウアドレス及びカラムアドレスのメモリセルにアクセスが行われる。
【０００３】
読み出し動作においては、アドレス信号をデコードし、デコード結果が示すロウアドレスに対応するワード線を選択活性化する。セルアレイの複数のメモリセルのうち、選択活性化されたワード線に接続されたメモリセルのデータが、相補ビット線に読み出される。読み出しデータにより相補ビット線に生じる電圧の差を、センスアンプにより増幅する。センスアンプにより増幅されたデータのうち、アドレス信号のデコード結果が示すカラムアドレスに対応するデータを、読み出しデータとして半導体記憶装置外部に出力する。また書き込み動作においては、指定カラムアドレスに対応するセンスアンプに外部からデータを書き込み、その後、センスアンプに保持されているデータを、選択活性化されたワード線に接続されたメモリセルに格納する。
【０００４】
図１は、従来のデコーダ回路の最終段部分の構成を示す図である。図１の回路は、ＮＡＮＤ回路１１、ＰＭＯＳトランジスタ１２−１乃至１２−３、及びＮＭＯＳトランジスタ１３−１乃至１３−３を含む。ＮＡＮＤ回路１１はアドレス信号をデコードするデコーダ回路の最終段であり、１つのアドレスに対応する。即ち、ある特定のアドレスがアドレス信号により指定されると、ＮＡＮＤ回路１１の出力はＬＯＷとなる。ＰＭＯＳトランジスタ１２−１及びＮＭＯＳトランジスタ１３−１は第１段目のインバータを構成し、ＰＭＯＳトランジスタ１２−２及びＮＭＯＳトランジスタ１３−２は第２段目のインバータを構成し、ＰＭＯＳトランジスタ１２−３及びＮＭＯＳトランジスタ１３−３は第３段目のインバータを構成する。第１段目のインバータから第３段目のインバータにかけて段階的にトランジスタの駆動能力を大きくすることで、出力信号であるワード選択信号或いはカラム選択信号を大きな駆動能力で且つ高速に駆動することができる。
【０００５】
従来、アクセスタイムの高速化のために、デコーダ回路出力部の選択側のトランジシタを閾値の小さいトランジスタで構成している。ここで選択側のトランジスタとは、指定アドレスを選択するときに導通する側のトランジスタのことである。図１の例で言えば、ＮＡＮＤ回路１１の出力がＬＯＷの時にワード選択信号（又はカラム選択信号）がＨＩＧＨになり選択状態となるので、ＰＭＯＳトランジスタ１２−１、ＮＭＯＳトランジスタ１３−２、及びＰＭＯＳトランジスタ１２−３が選択側のトランジスタである。
【０００６】
このようにデコーダ回路出力部の選択側のトランジシタを閾値の小さいトランジスタで構成することにより、ＮＡＮＤ回路１１の出力からワード選択信号（又はカラム選択信号）までの信号遅延が小さくなり、高速に選択信号を駆動することができる。
【特許文献１】特開２００１−１４３４７７号公報
【特許文献２】特開平１０−２７５４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし上記のような構成では、スタンバイ時（非選択時）には閾値の小さいトランジスタがオフしている状態となるが、閾値の小さいトランジスタはリーク電流が大きいという問題がある。即ちスタンバイ時（非選択時）において、大きなリーク電流が流れ無駄な電力消費が発生することになる。
【０００８】
これを解決するためには、例えば、閾値の小さいトランジスタのソース端と電源電位との間に閾値の大きいトランジスタを挿入し、スタンバイ時（非選択時）にこの大閾値のトランジスタをオフすることにより、リーク電流を遮断することが考えられる。しかしこのような構成では、高速動作させるためには大閾値のトランジスタのサイズを大きくする必要があり、チップサイズが増加することになり好ましくない。
【０００９】
以上を鑑みて本発明は、非選択時にデコーダ回路におけるリーク電流を削減することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明による半導体記憶装置は、メモリセルアレイと、外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする第１の回路を含むことを特徴とする。
【００１１】
また本発明のある側面によれば、半導体記憶装置は、該スタンバイ信号がネゲートである場合に該デコーダ回路の該デコード信号のアサートに応答して該メモリセルアレイ内のアクセス位置に対応する選択線を活性化すると共に、該スタンバイ信号のアサートに応答して該デコーダ回路の該デコード信号の値に関わらずに該選択線を非活性状態にする第２の回路を更に含む。
【発明の効果】
【００１２】
本発明の少なくとも１つの実施例によれば、半導体記憶装置がスタンバイ状態となる場合において、上記第１の回路によりデコーダ回路のデコード信号を無条件にアサート状態（対応アドレスが指定された状態）となるように制御する。これにより、デコーダ回路を構成するトランジスタのうちで閾値の大きいトランジスタをオフすることにより、大きなリーク電流が流れるのを防止することができる。
【００１３】
また本発明の少なくとも１つの実施例によれば、スタンバイ信号がスタンバイ状態（非選択状態）を示すときにはアドレス選択線を強制的に非活性化状態にする第２の回路を設ける。これにより、メモリセルのデータが破壊されるのを防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図２は、本発明を適用する半導体記憶装置の構成の一例を示す構成図である。図２の半導体記憶装置２０は、メモリセルアレイ２１、ロウデコーダ２２、カラムデコーダ２３、カラムスイッチ２４、コントロール回路２５、及び出力回路２６を含む。
【００１６】
メモリセルアレイ２１には、複数のメモリセルがロウ方向及びカラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリセルアレイ２１には、複数のロウアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またカラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線はセンスアンプが接続される。
【００１７】
ロウデコーダ２２は、外部から入力されるアドレス信号をデコードし、指定されたロウアドレスに対応するワード線を選択活性化する。カラムデコーダ２３は、外部から入力されるアドレス信号をデコードし、指定されたカラムアドレスに対応するカラム選択線を選択活性化する。カラムスイッチ２４は、選択活性化されたカラム選択線に対応するセンスアンプを出力回路２６に接続する。コントロール回路２５は、クロック信号ＣＫに同期して動作し、メモリセルアレイ２１からカラムスイッチ２４を介して供給された読み出しデータを半導体記憶装置２０外部に出力する。
【００１８】
読み出し動作においては、アドレス信号をデコードし、デコード結果が示すロウアドレスに対応するワード線を選択活性化する。メモリセルアレイ２１の複数のメモリセルのうち、選択活性化されたワード線に接続されたメモリセルのデータが、相補ビット線に読み出される。読み出しデータにより相補ビット線に生じる電圧の差を、センスアンプにより増幅する。センスアンプにより増幅されたデータのうち、アドレス信号のデコード結果が示すカラムアドレスに対応するデータを、読み出しデータとして半導体記憶装置２０外部に出力する。また書き込み動作においては、指定カラムアドレスに対応するセンスアンプに外部からデータを書き込み、その後、センスアンプに保持されているデータを、選択活性化されたワード線に接続されたメモリセルに格納する。
【００１９】
半導体記憶装置２０には、外部からスタンバイ信号が供給される。スタンバイ信号がアサートされると、ロウデコーダ２２及びカラムデコーダ２３は全てのアドレスに対して非選択状態となる。
【００２０】
図３は、本発明の実施形態によるロウデコーダ２２の構成の一例を示す構成図である。図３はロウデコーダ２２の構成を示すが、カラムデコーダ２３についても同様にして構成される。
【００２１】
図３のロウデコーダ２２は、ＮＡＮＤ回路３０−１乃至３０−ｎ、ＰＭＯＳトランジスタ３１−１乃至３１−ｎ、ＰＭＯＳトランジスタ３２−１乃至３２−ｎ、ＰＭＯＳトランジスタ３３−１乃至３３−ｎ、ＮＭＯＳトランジスタ３４−１乃至３４−ｎ、ＮＭＯＳトランジスタ３５−１乃至３５−ｎ、ＮＭＯＳトランジスタ３６−１乃至３６−ｎ、ＷＬ切換え回路３７−１乃至３７−ｎ、デコーダ切換え回路３９−１乃至３９−ｎ、デコーダ切換え回路４０−１乃至４０−ｎ、及びインバータ４１−１乃至４１−ｎを含む。このロウデコーダ２２は、ｎ本のワード線（ＷＬ）３８−１乃至３８−ｎの一本をＨＩＧＨに選択活性化するためのものであり、ｎ本のワード線に対応して各回路部分がｎ個設けられている。
【００２２】
ＮＡＮＤ回路３０−１乃至３０−ｎはアドレス信号をデコードするデコーダ回路の最終段であり、それぞれが１つのアドレスに対応する。この図の例では、アドレス信号Ａ１及びＡｍが双方共にＬＯＷの時に、ＮＡＮＤ回路３０−１の出力がＬＯＷとなり、ワード線（ＷＬ）３８−１が選択活性化される。またアドレス信号Ａ１及びＡｍが双方共にＨＩＧＨの時に、ＮＡＮＤ回路３０−ｎの出力がＬＯＷとなり、ワード線（ＷＬ）３８−ｎが選択活性化される。
【００２３】
ワード線３８−１に対応する回路部分において、ＰＭＯＳトランジスタ３１−１及びＮＭＯＳトランジスタ３４−１は第１段目のインバータを構成し、ＰＭＯＳトランジスタ３２−１及びＮＭＯＳトランジスタ３５−１は第２段目のインバータを構成し、ＰＭＯＳトランジスタ３３−１及びＮＭＯＳトランジスタ３６−１は第３段目のインバータを構成する。第１段目のインバータから第３段目のインバータにかけて段階的にトランジスタの駆動能力を大きくすることで、ワード線３８−１のワード選択信号を大きな駆動能力で且つ高速に駆動することができる。
【００２４】
上記構成において、アクセスタイムの高速化のために、デコーダ回路出力部の選択側のトランジシタを閾値の小さいトランジスタで構成している。ここで選択側のトランジスタとは、指定アドレスを選択するときに導通する側のトランジスタのことである。ＮＡＮＤ回路３０−１の出力がＬＯＷの時にワード線３８−１のワード選択信号がＨＩＧＨになり選択状態となるので、ＰＭＯＳトランジスタ３１−１、ＮＭＯＳトランジスタ３５−１、及びＰＭＯＳトランジスタ３３−１が選択側のトランジスタである。
【００２５】
このような構成が、ワード線３８−１乃至３８−ｎに対応する各回路部分に対して設けられている。このようにデコーダ回路出力部の選択側のトランジシタを閾値の小さいトランジスタで構成することにより、ＮＡＮＤ回路３０−１乃至３０−ｎの出力からワード選択信号までの信号遅延が小さくなり、高速に選択信号を駆動することができる。また選択側でないトランジスタは、図３に示されるように閾値が大きいトランジスタとなっている。
【００２６】
本発明の実施例においては、非選択状態において閾値の小さいトランジスタにリーク電流が流れることを防ぐために、デコーダ切換え回路３９−１乃至３９−ｎ及びデコーダ切換え回路３９−１乃至３９−ｎが設けられている。デコーダ切換え回路３９−１乃至３９−ｎ及びデコーダ切換え回路３９−１乃至３９−ｎは、スタンバイ信号（或いはその反転信号である／スタンバイ信号）を供給され、スタンバイ信号が非選択状態を示す場合にその出力を常時ＨＩＧＨとする。これにより全てのアドレスデコード結果、即ちＮＡＮＤ回路３０−１乃至３０−ｎの出力の全てがＬＯＷとなる。従って、デコーダ回路出力部に設けられる第１段目から第３段目までのインバータにおいて、閾値が大きいトランジスタがオフ状態（非導通状態）となるので、リーク電流は殆ど流れることがない。即ち例えば、ワード線３８−１に対応する回路部分においては、ＮＭＯＳトランジスタ３４−１、ＰＭＯＳトランジスタ３２−１、及びＮＭＯＳトランジスタ３６−１がオフとなるので、大きい閾値により略完全な非導通状態となりリーク電流が流れることはない。
【００２７】
このようにデコーダ回路の出力部分において、全てのアドレスデコード結果（ＮＡＮＤ回路３０−１乃至３０−ｎの全ての出力）がＬＯＷとなると、何も工夫をしないのではワード線３８−１乃至３８−ｎが全て選択活性化状態となってしまう。そこで本発明の実施例においては、ＷＬ切換え回路３７−１乃至３７−ｎを設けることにより、スタンバイ信号が非選択状態を示すときに、ワード線３８−１乃至３８−ｎを強制的に非活性化状態にする。これにより、スタンバイ信号により非選択状態を選択したときにワード線３８−１乃至３８−ｎを非活性化（ＬＯＷ）状態として、メモリセルアレイ２１のメモリセルのデータが破壊されるのを防ぐことができる。
【００２８】
以上のように本発明の実施例においては、半導体記憶装置がスタンバイ状態となる場合において、デコーダ切換え回路によりアドレスデコード結果を示す信号を全てアサート状態（対応アドレスが指定された状態）とする。これにより、デコーダ出力部分の選択信号駆動回路を構成するトランジスタのうちで閾値の大きいトランジスタをオフすることにより、大きなリーク電流が流れるのを防止することができる。またＷＬ切換え回路により、スタンバイ信号が非選択状態を示すときにはワード線を強制的に非活性化状態にし、メモリセルのデータが破壊されるのを防ぐことができる。なおこの構成においてデコーダ切換え回路は、ｍ個のアドレス信号のそれぞれに対して設ければよい。アドレスデコード後の信号の数ｎに比較してｍは格段に小さいので、デコーダ切換え回路の数は少なくて済むというメリットがある。
【００２９】
図４は、デコーダ切換え回路の第１の実施例を示す回路図である。図４のデコーダ切換え回路は、ＰＭＯＳトランジスタ５１及び５２、及びＮＭＯＳトランジスタ５３を含む。
【００３０】
ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３は並列に接続されて、トランスファーゲートを構成する。スタンバイ信号がＬＯＷのとき（／スタンバイ信号がＨＩＧＨのとき）、即ち通常の読み出し／書き込み動作状態では、ＰＭＯＳトランジスタ５１が非導通となると共に、トランスファーゲートがアドレス信号を通過させる。従ってデコーダ回路において通常のデコード動作が実行される。スタンバイ信号がＨＩＧＨのとき（／スタンバイ信号がＬＯＷのとき）、即ちスタンバイ状態である非選択状態では、ＰＭＯＳトランジスタ５１が導通すると共に、トランスファーゲートがアドレス信号を遮断する。従ってデコーダ切換え回路の出力はＨＩＧＨとなり、デコーダ回路の出力である全てのデコード信号がアサートされる。
【００３１】
図５は、ＷＬ切換え回路の第１の実施例を示す回路図である。図５のＷＬ切換え回路は、ＮＭＯＳトランジスタ６１及び６２、及びＰＭＯＳトランジスタ６３を含む。
【００３２】
ＮＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３は並列に接続されて、トランスファーゲートを構成する。スタンバイ信号がＬＯＷのとき（／スタンバイ信号がＨＩＧＨのとき）、即ち通常の読み出し／書き込み動作状態では、ＮＭＯＳトランジスタ６１が非導通となると共に、トランスファーゲートがデコーダ出力を通過させる。従ってワード選択信号によるワード線選択活性化動作が正常に実行される。スタンバイ信号がＨＩＧＨのとき（／スタンバイ信号がＬＯＷのとき）、即ちスタンバイ状態である非選択状態では、ＮＭＯＳトランジスタ６１が導通すると共に、トランスファーゲートがデコーダ出力を遮断する。従ってワード線選択信号はＬＯＷとなり、全てのワード線が非活性化状態となって正常なスタンバイ状態が実現される。
【００３３】
図６は、デコーダ切換え回路の第２の実施例を示す回路図である。図６のデコーダ切換え回路は、ＰＭＯＳトランジスタ７１乃至７３、及びＮＭＯＳトランジスタ７４乃至７６を含む。
【００３４】
ＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７４で第１段目のインバータを構成し、ＰＭＯＳトランジスタ７３及びＮＭＯＳトランジスタ７５で第２段目のインバータを構成する。／スタンバイ信号がＨＩＧＨのとき、即ち通常の読み出し／書き込み動作状態では、ＰＭＯＳトランジスタ７２が非導通となると共に、ＮＭＯＳトランジスタ７６が導通される。これによりアドレス信号は、第１段目のインバータ及び第２段目のインバータを通過して、出力信号としてそのまま送出される。従ってデコーダ回路において通常のデコード動作が実行される。／スタンバイ信号がＬＯＷのとき、即ちスタンバイ状態である非選択状態では、ＰＭＯＳトランジスタ７２が導通すると共に、ＮＭＯＳトランジスタ７６が非導通となる。従ってデコーダ切換え回路の出力はＨＩＧＨとなり、デコーダ回路の出力である全てのデコード信号がアサートされる。
【００３５】
この構成においては、ＨＩＧＨのアドレス信号が入力された場合の信号の伝達を高速化するために、ＮＭＯＳトランジスタ７４及びＰＭＯＳトランジスタ７３の閾値を小さく設定してある。ＬＯＷのアドレス信号が入力される場合は、この回路部分は指定アドレスに対応するデコード信号出力に影響しないので、信号伝達の速度を考慮する必要はない。従って、ＬＯＷのアドレス信号に応答して導通するＰＭＯＳトランジスタ７１については閾値を大きく設定して、不必要なリーク電流を抑制するようにしてある。またＮＭＯＳトランジスタ７６についても閾値を大きく設定して、不必要なリーク電流を抑制するように構成している。
【００３６】
図７は、デコーダ切換え回路の第３の実施例を示す回路図である。図７のデコーダ切換え回路は、ＰＭＯＳトランジスタ８１−１乃至８３−１、ＮＭＯＳトランジスタ８４−１及び８５−１、ＰＭＯＳトランジスタ８１−２乃至８３−２、ＮＭＯＳトランジスタ８４−２及び８５−２、及びＮＭＯＳトランジスタ８６を含む。
【００３７】
ＰＭＯＳトランジスタ８１−１乃至８３−１、ＮＭＯＳトランジスタ８４−１及び８５−１、及びＮＭＯＳトランジスタ８６から構成される部分が、１つのデコーダ切換え回路に相当し、図６に示すデコーダ切換え回路と同一の構成となっている。またＰＭＯＳトランジスタ８１−２乃至８３−２、ＮＭＯＳトランジスタ８４−２及び８５−２、及びＮＭＯＳトランジスタ８６から構成される部分が、１つのデコーダ切換え回路に相当し、図６に示すデコーダ切換え回路と同一の構成となっている。このように複数のデコーダ切換え回路において、ＮＭＯＳトランジスタ８６を共有することにより、回路規模の削減を図ることができる。図７においては、２つのデコーダ切換え回路においてＮＭＯＳトランジスタ８６を共有する構成を示したが、３つ又はそれ以上の数のデコーダ切換え回路において共有する構成としてもよい。なおデコーダ切換え回路の動作自体は図６の場合と同様であるのでその説明を省略する。
【００３８】
図８は、ＷＬ切換え回路の第２の実施例を示す回路図である。図６のＷＬ切換え回路は、ＮＭＯＳトランジスタ９１乃至９３、及びＰＭＯＳトランジスタ９４乃至９６を含む。
【００３９】
ＮＭＯＳトランジスタ９１及びＰＭＯＳトランジスタ９４で第１段目のインバータを構成し、ＮＭＯＳトランジスタ９３及びＰＭＯＳトランジスタ９５で第２段目のインバータを構成する。スタンバイ信号がＬＯＷのとき、即ち通常の読み出し／書き込み動作状態では、ＮＭＯＳトランジスタ９２が非導通となると共に、ＰＭＯＳトランジスタ９６が導通される。これによりデコーダ出力は、第１段目のインバータ及び第２段目のインバータを通過して、ワード選択信号としてそのまま送出される。従ってワード選択信号によるワード線選択活性化動作が正常に実行される。スタンバイ信号がＨＩＧＨのとき、即ちスタンバイ状態である非選択状態では、ＮＭＯＳトランジスタ９２が導通すると共に、ＰＭＯＳトランジスタ９６が非導通となる。従ってワード線選択信号はＬＯＷとなり、全てのワード線が非活性化状態となって正常なスタンバイ状態が実現される。
【００４０】
この構成においては、ＨＩＧＨのデコーダ出力が入力された場合の信号の伝達を高速化するために、ＮＭＯＳトランジスタ９１及びＰＭＯＳトランジスタ９５の閾値を小さく設定してある。ＬＯＷのデコーダ出力が入力される場合は、この回路部分は指定アドレスに対応するワード線選択活性化に影響しないので、信号伝達の速度を考慮する必要はない。従って、ＬＯＷのデコーダ出力に応答して導通するＰＭＯＳトランジスタ９４については閾値を大きく設定して、不必要なリーク電流を抑制するようにしてある。またＰＭＯＳトランジスタ９６についても閾値を大きく設定して、不必要なリーク電流を抑制するように構成している。
【００４１】
図９は、ＷＬ切換え回路の第３の実施例を示す回路図である。図９のＷＬ切換え回路は、ＮＭＯＳトランジスタ１０１−１乃至１０３−１、ＰＭＯＳトランジスタ１０４−１及び１０５−１、ＮＭＯＳトランジスタ１０１−２乃至１０３−２、ＰＭＯＳトランジスタ１０４−２及び１０５−２、及びＰＭＯＳトランジスタ１０６を含む。
【００４２】
ＮＭＯＳトランジスタ１０１−１乃至１０３−１、ＰＭＯＳトランジスタ１０４−１及び１０５−１、及びＰＭＯＳトランジスタ１０６から構成される部分が、１つのＷＬ切換え回路に相当し、図８に示すＷＬ切換え回路と同一の構成となっている。またＮＭＯＳトランジスタ１０１−２乃至１０３−２、ＰＭＯＳトランジスタ１０４−２及び１０５−２、及びＰＭＯＳトランジスタ１０６から構成される部分が、１つのＷＬ切換え回路に相当し、図８に示すＷＬ切換え回路と同一の構成となっている。このように複数のＷＬ切換え回路において、ＰＭＯＳトランジスタ１０６を共有することにより、回路規模の削減を図ることができる。図９においては、２つのＷＬ切換え回路においてＰＭＯＳトランジスタ１０６を共有する構成を示したが、３つ又はそれ以上の数のＷＬ切換え回路において共有する構成としてもよい。なおＷＬ切換え回路の動作自体は図８の場合と同様であるのでその説明を省略する。
【００４３】
なお上記実施例の説明では、高速動作用のトランジスタを閾値の小さいトランジスタ、低速動作用（小リーク電流）のトランジスタを閾値の大きなトランジスタとして説明したが、高速動作用のトランジスタはゲート長が短く且つ／又はゲート幅が大きなトランジスタ、低速動作用（小リーク電流）のトランジスタはゲート長が長く且つ／又はゲート幅が小さなトランジスタであるとの位置づけでも構わない。即ち、一般に閾値の大小はプロセス条件により調整することができるが、トランジスタのサイズにより高速用と低速用とを使い分けてもよい。
【００４４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４５】
【図１】従来のデコーダ回路の最終段部分の構成を示す図である。
【図２】本発明を適用する半導体記憶装置の構成の一例を示す構成図である。
【図３】本発明の実施形態によるロウデコーダの構成の一例を示す構成図である。
【図４】デコーダ切換え回路の第１の実施例を示す回路図である。
【図５】ＷＬ切換え回路の第１の実施例を示す回路図である。
【図６】デコーダ切換え回路の第２の実施例を示す回路図である。
【図７】デコーダ切換え回路の第３の実施例を示す回路図である。
【図８】ＷＬ切換え回路の第２の実施例を示す回路図である。
【図９】ＷＬ切換え回路の第３の実施例を示す回路図である。
【符号の説明】
【００４６】
２０  半導体記憶装置
２１  メモリセルアレイ
２２  ロウデコーダ
２３  カラムデコーダ
２４  カラムスイッチ
２５  コントロール回路
２６  出力回路
３７−１〜３７−ｎ  ＷＬ切換え回路
３９−１〜３９−ｎ  デコーダ切換え回路
４０−１〜４０−ｎ  デコーダ切換え回路、
【図１】
2006073162.tif 000003
【図２】
2006073162.tif 000004
【図３】
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【図４】
2006073162.tif 000006
【図５】
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【図６】
2006073162.tif 000008
【図７】
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【図８】
2006073162.tif 000010
【図９】
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