(57)【要約】【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１導電型のSi基板と、
前記第１導電型のSi基板の一主面上に形成された第１導電型のSiGe層と、
前記第１導電型のSiGe層上に形成された第１導電型の歪Si層と
前記第１導電型の歪Si層上にゲート絶縁膜を介したゲート電極と、
前記ゲート電極下のチャネル領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に形成された第２導電型のソース領域及びドレイン領域と、を有し、
前記第２導電型のドレイン領域は、前記チャネル形成領域とは離間されており、前記チャネル領域と前記ドレイン領域に挟まれた部分には前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域となっており、
前記チャネル形成領域の歪Si層の厚さと、前記ドレインオフセット領域における歪Si層の厚さが異なることを特徴とする半導体装置。
【請求項２】
第１導電型のSi基板と、
前記第１導電型のSi基板の一主面上に形成された第１導電型のSiGe層と、
前記第１導電型のSiGe層上に形成された第１導電型の歪Si層と
前記第１導電型の歪Si層上にゲート絶縁膜を介したゲート電極と、
前記ゲート電極下のチャネル領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に形成された第２導電型のソース領域及びドレイン領域と、を有し、
前記第２導電型のドレイン領域は、前記チャネル形成領域とは離間されており、前記チャネル領域と前記ドレイン領域に挟まれた部分には前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域となっており、
前記第１導電型のSiGe層は、第１導電型の第１SiGe層と、第１導電型で前記第１SiGe層の不純物濃度より低不純物濃度の第２SiGe層との積層を有し、前記ソース領域に電気的に接続されたリーチスルー層が、少なくとも前記第１SiGe層、あるいはSi基板に到達するように前記第２SiGe層を貫通して形成されており、
前記チャネル形成領域の歪Si層の厚さと、前記ドレインオフセット領域における歪Si層の厚さが異なることを特徴とする半導体装置。
【請求項３】
上記チャネル領域の厚さhch、上記ドレインオフセット領域における歪Si層の厚さhoff、
及び歪Si層の臨界膜厚hcとの関係が
0.5hch≦hoff<hc、かつ
hch<hc
であることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記チャネル領域の厚さhch、上記ドレインオフセット領域における歪Si層の厚さhoff、
及び歪Si層の臨界膜厚hcとの関係が
0.5hch≦hoff<hc、かつ
hch<hc
であることを特徴とする請求項２記載の半導体装置。
【請求項５】
上記チャネル形成領域の厚さhch、上記ドレインオフセット領域における歪Si層の厚さhoff、及び歪Si層の臨界膜厚hcとの関係が
hch<hc≦hoff、かつ
hch<hc
であることを特徴とする請求項１記載の半導体装置。
【請求項６】
上記チャネル形成領域の厚さhch、上記ドレインオフセット領域における歪Si層の厚さhoff、及び歪Si層の臨界膜厚hcとの関係が
hch<hc≦hoff、かつ
hch<hc
であることを特徴とする請求項２記載の半導体装置。
【請求項７】
歪緩和SiGe層と
これに接して形成された歪Si層と、
少なくとも前記歪Si層の内部に活性領域とを有し、且つ
前記歪緩和SiGe層と歪Si層との界面付近に炭素、窒素、フッ素、酸素、及び水素の群から選ばれた少なくとも１種を有することを特徴とする半導体装置。
【請求項８】
前記活性領域が電界効果型トランジスタのチャネルであり、前記半導体装置が電界効果型トランジスタであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１導電型のSiGe層と前記第１導電型の歪Si層との界面付近に炭素、窒素、フッ素、酸素、及び水素の群から選ばれた少なくとも１種を有することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１導電型のSiGe層と前記第１導電型の歪Si層との界面付近に炭素、窒素、フッ素、酸素、及び水素の群から選ばれた少なくとも１種を有することを特徴とする請求項２に記載の半導体装置。
【請求項１１】
前記ドレインオフセット領域の上部にフィールドプレート電極を、更に有することを特徴とする請求項１、３、５、及び９のいずれかに記載の半導体装置。
【請求項１２】
第１導電型のSi基板の一主面に第１導電型のSiGe層と、第１導電型の歪Si層とが順次積層された半導体積層構造を準備し、前記半導体積層構造の主面上にゲート絶縁膜およびゲート電極を順に形成し、前記ゲート電極下のチャネル形成領域以外の部分における歪Si層の一部あるいは全部の上部に、さらに歪Si層を形成することにより、この部分の膜厚をより厚くせしめ、然る後に前記ゲート電極を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に第２導電型のソース領域、チャネル形成領域と離間されたドレイン領域、およびチャネル領域とドレイン領域に挟まれた、前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域をそれぞれ形成することを特徴とする半導体装置の製造方法。
【請求項１３】
歪緩和SiGe層に接して形成された歪Si層内部にチャネルが形成される電界効果型半導体装置の製造方法において、前記歪緩和SiGe層と歪Si層の界面付近に、炭素、窒素、フッ素、酸素、水素の群から選ばれた少なくとも１者を拡散あるいは注入させることを特徴とする半導体装置の製造方法。
【請求項１４】
歪緩和SiGe層に接して形成された歪Si層内部にチャネルが形成される電界効果型半導体装置の製造方法において、ゲート電極を形成後に多結晶シリコンによる側壁を形成する工程を有し、上記工程により形成されたゲート電極および側壁をマスク領域として自己整合的にドレインオフセットないしはソースドレインエクステンション部分を形成する為の不純物注入を行なう工程を有し、かつ前記不純物注入の工程を実施した後に、上記多結晶シリコン側壁を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項１５】
第１導電型のSi基板の一主面に第１導電型のSiGe層と、第１導電型の歪Si層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜およびゲート電極を形成する工程を有し、前記ゲート電極下のチャネル形成領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に第２導電型のソース領域及び、前記チャネル形成領域とは離間されたドレイン領域を形成する工程を有し、かつ、チャネル領域とドレイン領域に挟まれた部分に前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域を形成する工程を有し、上記ゲート電極に隣り合い、上記ドレインオフセット領域の上部に位置するフィールドプレート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】
歪緩和SiGe層と
これに接して形成された歪Si層と、
少なくとも前記歪Si層の内部に活性領域とを有し、且つ
前記歪Si層の膜厚が臨界膜厚以上である部分を有する
ことを特徴とする半導体装置。
【請求項１７】
前記歪Si層の膜厚が第２臨界膜厚未満であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
歪緩和SiGe層と
これに接して形成された歪Si層と、
少なくとも前記歪Si層の内部に活性領域とを有し、且つ
前記SiGe層と前記歪Si層との界面には拡張転位を含んでいる部分を有することを特徴とする半導体装置。
【請求項１９】
前記歪Si層には積層欠陥は含んでいないことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
第１導電型のSi基板と、
前記第１導電型のSi基板の一主面上に形成された第１導電型のSiGe層と、
前記第１導電型のSiGe層上に形成された第１導電型の歪Si層と
前記第１導電型の歪Si層上にゲート絶縁膜を介したゲート電極と、
前記ゲート電極下のチャネル領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に形成された第２導電型のソース領域及びドレイン領域と、を有し、
前  記SiGe層は部分的もしくは完全に歪緩和しており、
前記SiGe層と前記歪Si層との界面には拡張転位を含んでいる部分を有し、且つ
前記歪Si層には積層欠陥は含んでいないことを特徴とする半導体装置。
【請求項２１】
前記SiGe層のGe濃度が、原子数％で１５％以上であることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記歪Si層の膜厚が20 nmを超えることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
第１導電型のSi基板と、
前記第１導電型のSi基板の一主面上に形成された第１導電型のSiGe層と、
前記第１導電型のSiGe層上に形成された第１導電型の歪Si層と
前記第１導電型の歪Si層上にゲート絶縁膜を介したゲート電極と、
前記ゲート電極下のチャネル領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に形成された第２導電型のソース領域及びドレイン領域と、を有し、
前記SiGe層は部分的もしくは完全に歪緩和しており、
前記歪Si層の膜厚は、第２臨界膜厚未満である
ことを特徴とする半導体装置。
【請求項２４】
前記第2臨界膜厚は、Si層に積層欠陥が形成され始める臨界膜厚（nm）であり、第2臨界膜厚hc'=3/x2、xはSiGe層のGeの組成比（Si1-xGexと表す）である請求項２３に記載の半導体装置。
【請求項２５】
前記SiGe層のGe濃度が、原子数％で１５％以上であることを特徴とする請求項２３に記載の半導体装置。
【請求項２６】
前記歪Si層の膜厚が20 nmを超えることを特徴とする請求項２３に記載の半導体装置。
【請求項２７】
第１導電型のSi基板と、
前記基板の一主面上に、SiGe層とSi層とが順次積層された半導体積層構造とを有し、
前記SiGe層は部分的もしくは完全に歪緩和しており、
前記SiGe層と前記Si層との界面には拡張転位を含んでいる部分があり、且つ
前記Si層には積層欠陥は含んでおらず、
前記Si層は、面内で引っ張り歪を有する歪Si層である半導体基板と、
前記歪Si層上に、ゲート絶縁膜を介してゲート電極を有し、該ゲート電極下の前記歪Si層をチャネル形成領域とする電界効果型トランジスタとを有することを特徴とする半導体装置。
【請求項２８】
前記SiGe層のGe濃度が、原子数％で１５％以上であることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記歪Si層の膜厚が20 nmを超えることを特徴とする請求項２７に記載の半導体装置。
【請求項３０】
第１導電型のSi基板と、
前記基板の一主面上に、SiGe層とSi層とが順次積層された半導体積層構造とを有し、
前記SiGe層は部分的もしくは完全に歪緩和しており、
前記Si層の膜厚は、第２臨界膜厚未満であり
前記Si層は、面内で引っ張り歪を有する歪Si層である半導体基板と、
前記歪Si層上に、ゲート絶縁膜を介してゲート電極を有し、該ゲート電極下の前記歪Si層をチャネル形成領域とする電界効果型トランジスタとを有することを特徴とする半導体装置。
【請求項３１】
前記第2臨界膜厚は、Si層に積層欠陥が形成され始める臨界膜厚（nm）であり、第2臨界膜厚hc'=3/x2、xはSiGe層のGeの組成比（Si1-xGexと表す）である請求項３０に記載の半導体装置。
【請求項３２】
前記SiGe層のGe濃度が、原子数％で１５％以上であることを特徴とする請求項３０に記載の半導体装置。
【請求項３３】
前記歪Si層の膜厚が20nmを超えることを特徴とする請求項３０に記載の半導体装置。
【請求項３４】
第１導電型のSi基板の一主面上に、SiGe層とSi層とが順次積層され、
前記SiGe層は部分的もしくは完全に歪緩和しており、
前記SiGe層と前記Si層との界面には拡張転位を含んでいる部分があり、且つ
前記Si層には積層欠陥は含んでおらず、
前記Si層は、面内で引っ張り歪を有する歪Si層である第１の半導体積層構造と、
第1導電型のSi基板の一主面上にSiO2層が積層された第２の半導体積層構造とを貼り合わせて形成したSOI基板と、
該SOI基板上に設けられ、ゲート絶縁膜を介してゲート電極を有し、該ゲート電極下の前記歪Si層をチャネル形成領域とする電界効果型トランジスタとを有することを特徴とする半導体装置。
【請求項３５】
前記SiGe層のGe濃度が、原子数％で１５％以上であることを特徴とする請求項３４に記載の半導体装置。
【請求項３６】
前記歪Si層の膜厚が20 nmを超えることを特徴とする請求項３４に記載の半導体装置。
【請求項３７】
第１導電型のSi基板の一主面上に、SiGe層とSi層とが順次積層され、
前記SiGe層は部分的もしくは完全に歪緩和しており、
前記Si層の膜厚は、第２臨界膜厚未満であり、
前記Si層は、面内で引っ張り歪を有する歪Si層である半導体積層構造と、
第1導電型のSi基板の一主面上にSiO2層が積層された第２の半導体積層構造と
を貼り合わせて形成したSOI基板と、
該SOI基板上に設けられ、ゲート絶縁膜を介してゲート電極を有し、該ゲート電極下の前記歪Si層をチャネル形成領域とする電界効果型トランジスタとを有することを特徴とする半導体装置。
【請求項３８】
前記第2臨界膜厚は、Si層に積層欠陥が形成され始める臨界膜厚（nm）であり、第2臨界膜厚hc'=3/x2、xはSiGe層のGeの組成比（Si1-xGexと表す）である請求項３７に記載の半導体装置。
【請求項３９】
前記SiGe層のGe濃度が、原子数％で１５％以上であることを特徴とする請求項３７に記載の半導体装置。
【請求項４０】
前記歪Si層の膜厚が20 nmを超えることを特徴とする請求項３７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型半導体装置に関し、特に、移動体通信装置に用いられる８００ＭＨz以上の高周波電力増幅用電界効果型半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の移動体通信端末の急速な普及に伴い、より低消費電力かつ高効率な携帯端末用電力増幅器の要求が高まってきている。この用途向けの電力増幅用素子は、化合物半導体を用いたトランジスタ（HBT）やシリコン半導体（Si）を用いた絶縁ゲート電界効果型トランジスタ（Si-MOSFET）などが使用されている。
【０００３】
化合物半導体を用いた電力増幅器については、例えば、IEEE Journal of Solid-State Circuits、 Volume: 35 Issue: 8、 p.1109-1120 (2000)（非特許文献１）に述べられている。
【０００４】
一方、Si-MOSFETを用いた電力増幅器については、例えば、IEDM99 Technical Digest(1999)、 pp.205-208（非特許文献２）あるいは特開2001-94094号公報(USP 6528848)（特許文献１）に詳しく述べられている。
【０００５】
これまで、携帯端末の低消費電力化のために高周波電力増幅器モジュールの一層の高効率化を求めて技術開発がなされてきた。一方で、携帯端末へのカメラ内蔵や動画再生など高度な機能を搭載する傾向が強まっているために、上記高周波モジュールの一層の小型化要求が強まっている。モジュールの小型化と高効率化は相反する側面があるために両方を満足するための高度なデバイスおよびモジュール設計が要求されている。
【０００６】
Si-MOSFETを用いた電力増幅器に関しては、これまで、主としてゲート長の微細化による。トランジスタの性能向上と寸法低減を同時に推し進める方向で技術開発が進められてきた。しかしながら、携帯端末の電源は3.5Vのリチウム電池単一電源であり高周波出力段の駆動電圧が変わらないことから微細化にも限界が見えてきている。これを解決する手段として、特開2003-110102号公報（特許文献２）に述べられているような歪Siの適用や、J. G. Fiorenza et al.、 Proc. 1999 IEEE International SOI Conference、 pp. 96 (1999)（非特許文献３）に述べられているようなSOIの適用、或いは、H. Brech et al.、 Tech. Dig. IEDM、 2003、 pp. 359 (2003)（非特許文献４）に述べられているようなトランジスタの寄生容量を低減させるためのフィールドプレートの適用が検討されている。
【０００７】
SOI（Silicon on Insulator）デバイスは非特許文献5に開示されているように、 SOIの膜厚が20 nm以下では界面のトラップによるクーロン散乱により移動度が低下するので、Siの膜厚の下限値が存在する。
【０００８】
また、非特許文献6の図６、図８には歪SiのGe濃度に対する実験値が開示されており、これらを簡単にまとめて図２に示す。
【０００９】
【特許文献１】特開２００１−９４０９４号公報／対応米国特許公報：ＵＳＰ６、５２８、８４８号
【特許文献２】特開２００３−１１０１０２号公報
【非特許文献１】IEEE Journal of Solid-State Circuits、 Volume: 35 Issue: 8、p.1109-1120 (2000)
【非特許文献２】IEDM99 Technical Digest(1999)、 pp.205-208
【非特許文献３】J. G. Fiorenza et al.、 Proc. 1999 IEEE International SOI Conference、 pp. 96 (1999)
【非特許文献４】H. Brech et al.、 Tech . Dig. IEDM、 2003、 pp. 359 (2003)
【非特許文献５】J. Koga et al.、「Influence of Buried-Oxide Interface on Inversion-Layer Mobility in Ultra-Thin SOI MOSFETs」、IEEE. Transactions on Electron Devices, 49(2002)1042。
【００１０】
【非特許文献６】Si系高移動度MOSトランジスタ技術（高木）、応用物理、第７４巻第９号（２００５）１１５８頁−１１７０頁。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記非特許文献１に開示されたような化合物半導体を適用した場合、ウェハ単価の高さが問題であった。
【００１２】
一方、特許文献１に示されたようなシリコン半導体（Si）を適用した場合、ウェハ単価が化合物半導体に比べて安価であり、更に、既存のSiプロセス技術が適用できる効果がある。こうした観点から、この手法は化合物半導体に比べて有利である。しかし、前にも述べたように、駆動電圧の制限から素子の微細化にも限界が見えてきており、高効率化に限界があった。これを解決する方法として、特許文献２に示された歪Si、非特許文献３のSOI、或いは非特許文献４のフィールドプレートが検討され、ある程度の性能向上が見込まれている。
【００１３】
歪Siは、Si基板上に結晶格子の不整合を緩和させたSiGeバッファ層を堆積し、然る後に歪Si層を堆積させた、いわゆるバルク歪Si基板を用いることが一般的である。この基板を用いるにあたり、注意を要する点は、歪Si層とSiGeバッファ層との界面に結晶欠陥を発生させないことである。この結晶欠陥は、ミスフィット転位と呼ばれ、歪Si層の膜厚が厚くなりSiGeバッファ層から受ける応力に耐えきれなくなったときに発生するものである。このミスフィット転位がトランジスタのチャネル近傍に発生すると、リーク電流増大の原因となるため、ミスフィット転位の発生防止あるいは、発生位置の制御が重要となる。
【００１４】
ミスフィット転位が発生しない上限の膜厚は臨界膜厚と呼ばれ、一般にマシューズとブラケスレーによる計算値が認められている。図１にSiGeバッファ層のGe濃度に対する臨界膜厚のマシューズとブラケスレーによる計算値を示す。こうした計算値は、例えば、Ｊ．Ｗ．  Ｍａｔｔｈｅｗｓ  ａｎｄ  Ａ．Ｅ．  Ｂｌａｃｋｅｓｌｅｅ、  Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ、Ｖｏｌ．２７、ｐｐ．１１８−１２５（１９７４）などが教えるところである。横軸はGe濃度、縦軸は臨界膜厚を示す。曲線はＭＢ（マシューズ・ブラケスレー）の理論曲線を示す。左の曲線が臨界膜厚（ｈｃ）、右の曲線が発明者らが発見した第２臨界膜厚（ｈｃ）を示す曲線であるが、第２臨界膜厚については後述する。  所望のGe濃度に対し、臨界膜厚（ｈｃ）以下の値に歪Si膜厚（ｈ）が設定されておれば、デバイス製造工程で熱処理を加えてもミスフィット転位が形成されない。但し、デバイス製造工程において、ゲート電極材料や素子分離領域埋め込み材料、或いは層間絶縁膜などによる外部応力が印加された場合はこの限りではない。歪SiはSiGeバッファ層のGe濃度が高く歪量が大きい方が、高移動度となるためデバイス性能は向上するが、臨界膜厚が薄くなるためプロセスマージンが狭くなるという、トレードオフの関係がある。
【００１５】
Siに引っ張り歪を与えることにより、キャリアの移動度を向上させることを目的とした従来技術は、以下に述べる難点がある。
【００１６】
歪Si層の膜厚が臨界膜厚hc未満でなければならず、Si膜厚に制限が生ずる。従来技術によれば、膜厚がhc以上になると、SiとSiGeの界面にミスフィット転位が形成されるからである。半導体デバイス技術において、転位は、デバイス特性に悪影響を及ぼすのは常識となっている。また、ミスフィット転位の増加に伴い歪Si層の歪が緩和してしまう。
【００１７】
NMOS（N-channel Metal Oxide Semiconductor）トランジスタ作製を目的とした歪Si層は、従来技術によれば、SiGe層のGe濃度5%以上が望ましい（図２の曲線１０１参照）。また、SiGe層のGe濃度が15%程度になると移動度はこれ以上Ge濃度を増やしてもあまり向上は見られない。典型的な微細MOSのチャネルにキャリアが流れる厚みに相当する反転層は、1 nm幅程度であるので、Ge濃度5%のときの臨界膜厚80 nmは、十分な値であるが、Ge濃度を15%以上にすると、臨界膜厚hcは、図１より17 nm以下となってしまう。デバイス作製プロセス（特に洗浄）は，基本的にSi表面に酸化膜を形成してエッチングを行うプロセスなので，デバイス作製後のSi膜厚は，初期の基板のそれよりも薄くなってしまうことを考慮にいれなければならない。また、Si/SiGe界面からのSi層へのGeの拡散を抑えるようにプロセスに注意を払う必要がある。
【００１８】
さらに、CMOS（Complementary Metal-Oxide-Semiconductor）トランジスタ作製を目的とした歪Si層は、上記従来技術によれば、Ge濃度15%以上が望ましい（図２の曲線１０１、１０２参照）。よって、臨界膜厚hcは、図１より17 nm以下となってしまう。このSi膜厚の制限から以下の課題が生ずる。
【００１９】
歪Si層の膜厚が薄いと、チャネルはSiGe層にも形成されてしまうため、移動度は向上しなくなってしまう。混晶散乱効果により、移動度が低くなってしまうからである。
【００２０】
上記のとおり、デバイス作製プロセスにより、歪Si層がエッチングされ、デバイス作製後のSi膜厚は、初期の基板のそれよりも薄くなってしまう。従来技術（非特許文献5）によれば、SOI基板のSi膜厚が20 nm以下では、キャリア移動度が低下してしまい、CMOSの性能向上を実現することが難しくなってしまう。
【００２１】
また、歪Si層の膜厚が２０ｎｍ以下と薄くなると、SiGe層にも電流が流れる。SiGe層は、Si層よりも熱伝導度が低く、抵抗も高いため、放熱性が低下し、素子が温度上昇してしまう問題点もある。
【００２２】
また、アナログ用の電界効果型トランジスタにおいては、動作電圧が高くなることから、歪Si層の薄膜化は一層深刻になる。
【００２３】
本発明の目的は、歪Si層の膜厚を厚くすることにより、高周波電力増幅用半導体装置における電力効率の向上を実現させる技術を提供することにある。本発明の他の目的は高周波電力増幅器の小型化、軽量化を図る技術を提供することにある。本発明の他の目的は歪Siを用いた電界効果型半導体装置において、リーク電流を低減し、かつ高性能化を図る技術を提供することにある。
【課題を解決するための手段】
【００２４】
本願発明の主な形態を説明すれば、以下の通りである。
【００２５】
本願発明の第１の形態は、第１導電型のSi基板と、前記第１導電型のSi基板の一主面上に形成された第１導電型のSiGe層と、前記第１導電型のSiGe層上に形成された第１導電型の歪Si層と前記第１導電型の歪Si層上にゲート絶縁膜を介したゲート電極と、
前記ゲート電極下のチャネル領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に形成された第２導電型のソース領域及びドレイン領域と、を有し、前記第２導電型のドレイン領域は、前記チャネル形成領域とは離間されており、前記チャネル領域と前記ドレイン領域に挟まれた部分には前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域となっており、前記チャネル形成領域の歪Si層の厚さと、前記ドレインオフセット領域における歪Si層の厚さが異なること電界効果型半導体装置である。
【００２６】
そして、前記第１導電型のSiGe層は、比較的高不純物濃度の第１導電型の第１SiGe層と、第１導電型で前記第１SiGe層の不純物濃度より低不純物濃度の第２SiGe層との積層を有するのが、より実際的な形態である。前記第１導電型のSiGe層が、いわゆる歪緩和SiGe層を構成する。又、横方向拡散型電界効果型半導体装置として、前記ソース領域に電気的に接続されたリーチスルー層が、少なくとも前記第１SiGe層、あるいはSi基板に到達するように前記第２SiGe層を貫通して形成することが実際的な形態である。
【００２７】
前述した通り、前記チャネル形成領域の歪Si層の厚さと、前記ドレインオフセット領域における歪Si層の厚さが異なることが本願発明の特徴であるが、更に、次の関係を満たすことが本願の目的に合致する。
（１）上記チャネル領域の厚さhch、上記ドレインオフセット領域における歪Si層の厚さhoff、及び歪Si層の臨界膜厚hcとの関係が0.5hch≦hoff<hc、且つhch<hcであること。
（２）上記チャネル形成領域の厚さhch、上記ドレインオフセット領域における歪Si層の
厚さhoff、及び歪Si層の臨界膜厚hcとの関係がhch<hc≦hoff、且つhch<hcであること。
【００２８】
更に、前記（２）の形態の場合、臨界膜厚を越える膜厚の領域が生ずる。この対策としては、大きくは二つの形態が考えられる。
【００２９】
その第１は、歪Si層とその下部の半導体層の界面近傍に発生するミスフィット転位を、炭素、窒素、フッ素、酸素、及び水素の群から選ばれた少なくとも１種によって終端することによって好結果を得ることが出来る。
こうした歪Si層とその下部の半導体層の界面近傍に発生するミスフィット転位を、炭素、窒素、フッ素、酸素、及び水素の群から選ばれた少なくとも１種によって終端する発明は、歪Si層の半導体装置の活性領域（活性領域とは、例えば、電界効果型半導体装置でのチャネルである）を有する半導体装置に用いて極めて有用である。当然、本願発明の前記諸形態に適用出来ることは云うまでもない。
【００３０】
第２は、前記ミスフィット転位の位置と接合領域（即ち、空乏層を形成する領域）の位置とを離間させておくことである。
【００３１】
本願諸発明の形態に対して、前記ドレインオフセット領域の上部にフィールドプレート電極を、更に設けることが、寄生容量低減の観点から有用である。即ち、寄生容量低減と本願発明の歪Si層を活性領域に用いた電界効果型半導体装置の特徴をより顕著に確保することが出来る。フィールドプレート電極には、ソース電極への印加電圧以上、且つドレイン電圧への印加電圧以下の直流電圧を印加する。
【００３２】
歪Si層の膜厚が臨界膜厚hcを超えた半導体装置の代表的なものの骨子を説明すれば、以下の通りである。
【００３３】
本発明の半導体基板の有する歪Si積層構造の基本構成は、第１導電型のSi基板の一主面の全面もしくは一部に、SiGe層とSi層とが順次積層された第１の半導体積層構造を有する。前記Si層の膜厚は臨界膜厚hcを超えかつ第２臨界膜厚hc'未満である。第１の半導体積層構造のSiGe層とSi層の界面には、ミスフィット転位の拡張転位が含まれる。ここで、第2臨界膜厚hc'は、発明者らが発見した臨界膜厚であり、Si層に積層欠陥が形成され始める臨界膜厚（nm）で、hc'=3/x2、xはSiGe層のGeの組成比でGe濃度は100×x(%)となる。また、一般的にSiGe層をSi1-xGexと表記することもある。本願発明は、従来技術に比べて格段に厚い歪Si膜を有する基板となり、前記Si層の歪は面内で引っ張りとなる。
【００３４】
本願発明者らは、臨界膜厚以上でも、第２臨界膜厚未満であれば、ミスフィット転位の拡張転位が起こっても積層欠陥は形成されず、SiGe層中のGe濃度を15%以にしても、上歪Si層の膜厚を20nmを超える厚さにできることを見出し本発明に到った（図１を参照）。
【００３５】
前記第１の半導体積層構造のSi層の一主面とSi基板に所定の膜厚の酸化膜を形成した第2の半導体積層構造の酸化膜の一主面とを貼り合わせて形成した第3の半導体積層構造において、SiGe層内部で基板を分離し、第2半導体積層基板側に残った該SiGe層の表面をSi層の表面から10 nmほどの深さまで、研磨し形成した第4の半導体積層構造とする。
【００３６】
さらに第4の半導体積層構造のSi層の一主面にSi膜を成膜して第5の半導体積層構造を得る。本願発明は、従来技術に比べて格段に厚い歪SOI構造を提供できる。
本発明の第１の電界効果型半導体装置の構成は、前記第１の半導体積層構造の一主面上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる歪Si層を挟むように、電界効果型半導体装置が構成されている。この場合、通例、前記歪Si層内もしくは歪SiおよびSiGe層内の両者に第２導電型のソース領域及びドレイン領域が形成されている。
【００３７】
本発明の第２の電界効果型半導体装置の構成は、前記第4もしくは第5の半導体積層構造の一主面上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる歪Si層を挟むように、電界効果型半導体装置が構成されている。この場合、通例、前記歪Si層内もしくは歪SiおよびSiGe層内の両者に第２導電型のソース領域及びドレイン領域が形成されている。
【００３８】
上記電界効果型半導体装置において、一般に、第１の電界効果型半導体装置のソース領域、ドレイン領域はN型（Nチャネル電界効果型半導体装置）、P型（Pチャネル電界効果型半導体装置）のいずれでもよい。
【００３９】
又、第１の電界効果型半導体装置と第２の電界効果型半導体装置のNチャネル、Pチャネルを隣接させてCMOSを構成することもできる。
【００４０】
本発明の半導体基板を製造する一例は次の工程を有するものである。即ち、Si基板上に、SiGe層を、前記基板の一主面の全面もしくは１部領域に堆積する工程、前記SiGe層上にSi層を形成する工程、を有する。
【００４１】
また、本発明のSOI基板を製造する一例は次の工程を有するものである。即ち、前記半導体基板のSi層の一主面と、Si基板に所定の膜厚の酸化膜を形成した半導体支持基板の酸化膜の一主面とを貼り合わせて半導体積層構造を作製する工程、前記半導体積層構造のSiGe層に水素イオンを注入、アニールによって、SiGe層内部で基板を分離する工程、前記半導体支持基板上のSiGe層を研磨し、さらにSi層を10 nm程の深さまで、研磨する工程、を有する。
【００４２】
本願の製造方法の主な形態を列挙すれば、次の通りである。
【００４３】
製造方法の第１は、第１導電型のSi基板の一主面に第１導電型のSiGe層と、第１導電型の歪Si層とが順次積層された半導体積層構造を準備し、前記半導体積層構造の主面上にゲート絶縁膜およびゲート電極を順に形成し、前記ゲート電極下のチャネル形成領域以外の部分における歪Si層の一部あるいは全部の上部に、さらに歪Si層を形成することにより、この部分の膜厚をより厚くせしめ、然る後に前記ゲート電極を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に第２導電型のソース領域、チャネル形成領域と離間されたドレイン領域、およびチャネル領域とドレイン領域に挟まれた、前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域をそれぞれ形成することを特徴とする横方向拡散型電界効果型半導体装置の製造方法である。当該横方向拡散型電界効果型半導体装置は、わけても高周波電力増幅用として好ましい。
【００４４】
製造方法の第２は、歪緩和SiGe層に接して形成された歪Si層内部にチャネルが形成される電界効果型半導体装置の製造方法において、前記歪緩和SiGe層と歪Si層の界面付近に、炭素、窒素、フッ素、酸素、水素の群から選ばれた少なくとも１者を拡散あるいは注入させることを特徴とする半導体装置の製造方法である。
【００４５】
製造方法の第３は、歪緩和SiGe層に接して形成された歪Si層内部にチャネルが形成される電界効果型半導体装置の製造方法において、ゲート電極を形成後に多結晶シリコンによる側壁を形成する工程を有し、上記工程により形成されたゲート電極および側壁をマスク領域として自己整合的にドレインオフセットないしはソースドレインエクステンション部分を形成する為の不純物注入を行なう工程を有し、かつ前記不純物注入の工程を実施した後に、上記多結晶シリコン側壁を除去する工程を有することを特徴とする電界効果型半導体装置の製造方法である。
【００４６】
製造方法の第４は、第１導電型のSi基板の一主面に第１導電型のSiGe層と、第１導電型の歪Si層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜およびゲート電極を形成する工程を有し、前記ゲート電極下のチャネル形成領域となる歪Si層を挟むように、前記歪Si層内もしくは歪SiおよびSiGe層内に第２導電型のソース領域及び、前記チャネル形成領域とは離間されたドレイン領域を形成する工程を有し、かつ、チャネル領域とドレイン領域に挟まれた部分に前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域を形成する工程を有し、上記ゲート電極に隣り合い、上記ドレインオフセット領域の上部に位置するフィールドプレート電極を形成する工程を有することを特徴とする横方向拡散型電界効果型半導体装置の製造方法である。当該横方向拡散型電界効果型半導体装置は、わけても高周波電力増幅用として好ましい。こうした諸製造方法の更なる詳細は、実施の形態の説明においてなされるであろう。
【発明の効果】
【００４７】
本願諸発明は、半導体装置のリーク電流を低減し、かつ電力増幅器効率を向上させることが可能である。本願諸発明は、高周波電力増幅用に極めて適している。従って、高周波電力増幅モジュール及びこれを用いた通信装置の小型軽量化と高効率化を両立できる。
【００４８】
また、本願発明は、半導体装置のリーク電流を低減し、キャリア移動度を向上させることが可能であるので、上記高周波電力増幅モジュールのみならず、CMOSを用いたアナログLSIやマイコン用LSIの高速、低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００４９】
本願発明の具体的な実施の形態を説明するに先立って、発明者らによるこれまでの技術の考察と実験結果、並びに本願に到る経緯を説明する。
【００５０】
発明者らは高周波電力増幅用電界効果型半導体装置への歪Si適用に際し、前記トレードオフの問題に鑑み、歪Si膜厚を中心に最適なデバイス構造に関する詳細な検討を行った。
【００５１】
前記特許文献２に示された、歪Siを用いた高周波電力増幅用電界効果型半導体装置の構造を図３に示す。ｐ型Si基板１に、p+低抵抗の第１SiGe層２、p-高抵抗の第２SiGe層３、及びp型高抵抗Si層４が積層されている。中心にｎ型のドレイン領域１２、ｎ型ソース領域９が配置される。符号６はｐ型ウエル、７はゲート絶縁膜、８はゲート電極、１０はｎ型ドレインオフセット領域、１１はポケットパンチストッパー、１３は基板コンタクト、１４は第１配線、１５はソースコンタクト、１７はドレインコンタクトプラグ、１００は基板１の裏面に設けられたソース電極である。この型の素子構造を横方向拡散絶縁ゲート型電界効果トランジスタ(LDMOS)と呼ぶ。通常の電界効果型半導体装置とは異なり、耐圧確保のためにドレイン側にオフセット領域１０が設けられている。従って、電界効果型半導体装置のオン抵抗には、通常の電界効果型半導体装置の場合の抵抗に、オフセット領域の抵抗分が付加されることになる。これまでの発明者らによる検討結果によれば、ゲート電極下部のチャネル領域の抵抗よりもオフセット領域の抵抗の方が全体のオン抵抗に占める比率が大きい。更に、チャネル部分ではゲート電極直下のごく薄い反転層領域のみを電流が流れるが、オフセット部分ではこれよりも深い領域を電流が流れることが判明した。この状態を図４に示す。図４には説明に関連する主要部のみ示した。半導体層４が歪Si層である。半導体層３は前述のｐ型SiGe層、ｐ型ウエル６内にゲート電極８が配置され、ソース領域９、ドレイン領域１２が対向している。この例では、ソース領域９とドレイン領域１２の間には、チャネル部とオフセット部が存在する。斜線を施した領域３４が電流の範囲を例示している。即ち、オフセット部分ではチャネル部より深い領域を電流が流れている。
【００５２】
その一方で、歪Si層の移動度と、SiGeバッファ層の移動度とを比較すると、前者はSiよりも高く、後者はSiよりも低い。言い換えると、歪Si層４とSiGeバッファ層３各々の部分の抵抗は、それぞれ前者がSiよりも低く、後者がSiよりも高くなる。このことから、特にオフセット部分の抵抗を低減させるためには、その部分で歪Si層４内を流れる電流成分が大きくなるようにすることが重要な課題となる。
【００５３】
又、歪Si層は前記したように限られた膜厚しか許されていないため、素子製造工程において削れを最小限に抑えることで動作に支障のない程度の膜厚を残してやることも重要な課題である。特に、電界効果型半導体装置においては、寄生容量を低減するためにゲート電極の周囲を絶縁体の側壁で覆うことが一般的に行われている。しかし、この側壁を形成する工程（ゲートに対して自己整合的に側壁絶縁膜を加工する工程）において絶縁膜とシリコンのエッチング選択比の関係で、シリコンのオーバーエッチングが起こりやすいという問題点があった。これまでのSi素子では、例えオーバーエッチングが起こったとしても、大きな問題とはならなかったが、歪Si半導体装置の場合には大問題であり、極端な場合には歪Si層が完全に消失してしまう可能性もある。
【００５４】
又、既往の技術においては、歪Si層はいかなる場合においても臨界膜厚を超えてはならない。言い換えれば、半導体装置中にミスフィット転位が入ることが許されないことが前提となっている。しかしながら、この制限のもとで電界効果型半導体装置の高性能化を図ることには自ずから限界がある。なぜなら、前記トレードオフ関係のために、性能向上に足る十分多いGe濃度、即ち、歪の量を与え、且つプロセスマージンを確保するに足る十分な歪Si膜厚を与えることが著しく困難なためである。もし、所望のGe濃度のもとで臨界膜厚を超えてもデバイスのリーク電流を増大させない技術が開発されれば、前記トレードオフ関係を克服することになり、より大きな性能向上が期待できるようになる。本願発明はこうした背景の元になされたものである。
【００５５】
次に、本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００５６】
本発明の代表的な電力増幅用電界効果型半導体装置の構成は、図３に示すように第１導電型の高不純物濃度半導体基板一主面上に、第１導電型で比較的低不純物濃度の半導体層が積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる半導体層を挟むように、前記半導体層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が前記半導体基板に到達するように形成されていることを特徴とする。この基本構成自体は前述した通りである。
【００５７】
前記半導体積層構造として、第１導電型の高不純物濃度のSiGe層、第１導電型の低不純物濃度のSiGe層を積層して、更にSi層が形成された構造を用いることも可能である。この場合、このSi層には引張り歪が印加されることになり、チャネルの移動度が向上する。
【００５８】
又、図５に示すように、前記半導体基板１上に絶縁膜５を挟んで、第１導電型の低不純物濃度のSiGe層３、前記Si層４の順に積層された構造を用いることも可能である。この例で前記絶縁膜５はSiO2膜である。この構造は、いわゆる歪SOI(Silicon On Insulator)構造である。SOI構造をとることにより、接合容量を低減させることが出来る。
【００５９】
SOI構造でLDMOSを構成した場合の最大の問題は、ドレインに到達した電子によるインパクトイオン化で発生した正孔が、バルクSi基板に比べて効率よくソース（或いは基板）に吸収されないことにより、チャネルの電位が変化し、いわゆる寄生バイポーラ効果が起こることである。これはロジック用のSOI-CMOSなどではI-V特性にキンクが生じる現象としてよく知られている。電力増幅器用のLDMOSの場合には著しい耐圧の低下が問題になる。
【００６０】
この現象を回避させるためにはSOIの膜厚を厚くして正孔がソース側に流れる断面積を広げる方法がある。しかし、余りSOI膜厚を厚くすると、接合容量の低減というSOI素子の利点が失われてしまうために、厚さの上限としては1μm、望ましくは500nm以下である。限られたSOI膜厚の中で、ソースの正孔捕獲効率を上げるためには、ソース拡散層(N+)の下部にP+層を形成することが効果的である。チャネルの下部にも、しきい電圧を著しく上昇させない程度にP型不純物濃度を高めることが効果的である。更に、正孔の移動度が高く、且つバンドギャップの狭いSiGe層をソース及びチャネルの下部に設けることも効果的である。SiGe層を含む歪SOI基板はこの目的に合致した構造をとっており、より望ましい。
【００６１】
これらの電界効果型半導体装置において、通常ソース電極は前記リーチスルー層を介して前記半導体基板に接続され、基板裏面を増幅回路モジュールのグランド面に接触させることにより低抵抗なソース接地を実現している。
【００６２】
図６は、ソース電極、ドレイン電極配線及びゲート電極配線の平面配列の例を示す。
ドレイン電極３１とゲート電極３２は交互にフィンガー状に配置されることで、各々の素子が高密度に配置され、且つ配線抵抗が低減される。尚、符号３０はソース電極配線である。通常は複数本のトランジスタ（チャネル）が平行に配置されており、その各々を跨ぐようにドレインおよびゲートの配線が交互に並べられている。
【００６３】
さて、前記歪Siを用いたLDMOSにおいて最大限の性能を得るためには、前記チャネル部分とオフセット部分の歪Si層の膜厚を独立に設定することが望ましい。この理由は、前記課題の項で述べたように、チャネル部分とオフセット部分とでは深さ方向で電流の流れる範囲が異なるため、さらに、歪SiはSiより抵抗が低いがその下のSiGeはSiより抵抗が高いためである。チャネル部分では電流の広がりが小さいために、歪Si層の厚さは必ずしも厚くする必要はないが、オフセット部分では電流の広がりが大きいために歪Si層が厚いことが望ましい。
【００６４】
次に、歪Si膜厚、オフセット部分の歪Si膜厚、及び臨界膜厚の関係について説明する。ここで、チャネル部分の歪Si膜厚をhch、オフセット部分の歪Si膜厚をhoffとする。又、臨界膜厚をhcとする。
【００６５】
本願発明の第一のケースとして、前記各膜厚の関係を（１）0.5hch≦hoff<hc、且つhch<hc、或いは（２）hch<hoff<hcとなるようにする。図７、図８はこの状態を示す断面図である。図７は0.5hch≦hoff<hc、且つhch<hcなる形態を示す模式的断面図、図７は前記各膜厚の関係をhch<hoff<hcなる形態を示す模式的断面図である。
つまり、チャネル部分もオフセット部分も臨界膜厚を超えない条件となる。又、チャネル部分とオフセット部分の歪Si膜厚の大小関係は任意であるが、オフセット部分の膜厚がチャネル部分の半分を下回らないことが必要となる。この理由はオフセット部分の歪Si膜厚がチャネル部分の歪Si膜厚の半分を下回ると、チャネル部分からオフセット部分に至る電流経路に乱れが生じて素子動作に悪影響を与えることが判明したためである。第一のケースにおいて性能を最大化させるためには、課題の項で述べたように、特にオフセット部分の歪Si膜厚を最大限大きくすることが望ましい。
【００６６】
本願発明の第二のケースとして、前記各膜厚の関係をhch≦hc<hoffとなるようにする。図９はこの状態を示す断面図である。オフセット領域の膜厚hoffが臨界膜厚hcを超えるために、オフセット領域の歪Si層４とSiGeバッファ３０層の界面近傍にミスフィット転位３１が発生する可能性がある。しかし、以下に述べる対策を施すことによって、半導体装置のリーク電流に大きな影響を与えずにすむことが判明した。
【００６７】
前記オフセット層の臨界膜厚hcを超過することに対する対策は、発生したミスフィット転位に内在する不対結合を炭素、窒素、フッ素、酸素、或いは水素で終端することである。
【００６８】
この方法は多結晶シリコン薄膜トランジスタにおいて結晶粒界の特性を改善する手法として考えられていたが、歪Si/SiGe界面付近に発生するミスフィット転位に対する効果は不明であった。なぜなら、多結晶シリコンの粒界と歪Si/SiGe界面のミスフィット転位とでは、結晶構造、ひいては不対結合の形態が異なるため、同様な考え方にそって不対結合終端の効果を議論することが不可能なためである。発明者らは、歪Si/SiGe界面近傍にあるミスフィット転位の結晶構造を断面透過電子顕微鏡などの手法を用いて詳細に検討した。この結果、一定の結晶面にそって線状にミスフィット転位が走っており、前記界面付近に選択的に不対結合を終端する原子を導入することによって、半導体装置のリーク電流を低減出来ることを見いだした。多結晶シリコンの場合は粒界の方位が多種であり不対結合に乱れのある粒界も存在するために、前記終端の効果は限定的であった。しかし、ミスフィット転位の場合には不対結合と結晶方位との関係が揃っているために、終端の効果が多結晶シリコンの場合と比べて遥かに大きいことを見いだした。
【００６９】
具体的な終端の方法は、以下に述べるような３種類の方法がある。第一の方法は、終端に使用する原子種を電界で加速して注入する方法である。これは半導体製造工程で一般的に使用されるイオン注入工程と同じ方法が使用可能である。第二の方法は、終端に使用する原子を含む雰囲気にウェハをさらし、気相から半導体内部に浸透させる方法である。これもいわゆる酸化拡散工程と同様の方法が使用可能である。更に、前記第一第二の方法をおこなう工程の順序としては、(1)歪Si層のエピタキシャル成長が終了した基板状態からゲート電極加工を行う前の状態までの間、(2)ゲート電極加工を終了した状態、(3)ソースドレイン等の拡散工程が終了した以降の工程、など素子製造工程のいずれの間でも本工程を挿入することが出来る。注意すべきは、次のような事項である。前記(1)、（2）のように工程のはじめの方で終端処理を行った場合には、その後の熱工程を適切に制御して終端原子の脱離を防止する必要がある。又、前記(2)、（3）のようにパターニングが進んだ場合には、角度を変えてイオン注入するなど、ゲート電極や配線などのパターンに隠れた部分にも終端原子が行き渡るように配慮する必要がある。
【００７０】
第三の方法は、特に水素終端の場合に有効な方法であるが、層間絶縁膜の一部或いは全部にシリコン窒化膜を用いる方法である。特にプラズマ化学気相成長法（P-CVD）を用いると膜中に多量の水素が含有されているため、その後の熱工程において活性な水素原子が半導体装置の活性領域内に拡散されやすくなる。この為、この方法は、効果がより大きい。
【００７１】
以上述べた、ミスフィット転位を終端するという考え方は、前記オフセット部分のみが臨界膜厚を超過している場合のみならず、あらゆる部分が臨界膜厚を超過していたとしてもリーク電流を低減させる効果をもつ。更には、LDMOSだけではなく、通常の電界効果型半導体装置に一般的に適用可能である。通常の電界効果型半導体装置においては、ソースおよびドレインはゲート電極を中心に対照的に配置される。又、前記第一のケースのようにミスフィット転位が発生しない状態においても、終端に用いる原子を注入することを否定するものではない。著しく多量の原子を注入しない限りは、半導体装置の特性に悪影響を与える可能性は小さい。
【００７２】
次に、オフセット部分の歪Si膜厚を十分な厚さに確保するための方法を説明する。第一の方法は、素子作製工程を経た後で残る歪Siの膜厚が所望の値となるように、はじめから歪Si基板の歪Si膜厚を設定しておく方法である。この場合は素子作製工程に特段の配慮が不要であるが、前記したように素子全体で歪Si層の臨界膜厚を超過してミスフィット転位が発生する恐れが高いために、前記終端の手法を併用することが望ましい。
【００７３】
第二の方法は、素子作製工程、特にゲート加工およびゲート側壁加工（必要な場合）を経て減少した歪Si膜厚を所望の値になるように、エピタキシャル成長により積み増す方法である。素子活性領域のうち、ソースドレイン電極形成部も含めてゲート電極および側壁（必要な場合）以外のすべての領域に歪Si層を積み増す方法と、オフセット領域のみに積み増す方法がある。また、積み増しを行う領域で必要とさせるもののうち最も低濃度な第２導電型の不純物濃度があらかじめ含まれた膜を形成することも可能である。この場合、より高濃度の不純物が必要とされる領域に関しては、さらにイオン注入を行うことにより、不純物濃度を適正化させることができる。
【００７４】
第三の方法は、第一ないしは第二の方法との組み合わせが望ましいが、特に程度の大きいゲート側壁加工時の歪Si層削れを最小限に抑える方法である。従来の方法では、側壁材料にシリコン酸化膜ないしは窒化膜、或いはその組み合わせが用いられていた。酸化膜を用いる場合には、側壁加工のドライエッチング工程におけるエッチング選択比が下地のSi（あるいは歪Si）に対して十分でないために、削れが大きくなる。窒化膜の場合は酸化膜エッチングのストッパーとしての用途はあるものの、酸化膜以上にシリコンに対する選択比が悪く、酸化膜エッチングによるシリコンの削れは防げたとしてもその後の窒化膜エッチングでシリコンを削ってしまう。しかも誘電率が高いためにゲート容量を増大させてしまう。通常の電界効果型半導体装置、特に微細なCMOSの場合にはゲート側壁もごく薄く（100nm以下）て良いために、これら従来の方法を用いたとしても削れの影響は問題にならない。しかしながらLDMOSの場合には、耐圧確保と寄生容量低減の目的でゲート側壁が厚く（代表的には300nm）なり、その分だけ側壁絶縁膜の削れ量が大きくなる。また、高周波素子であるために側壁絶縁膜の誘電率増大による寄生容量増大の影響もより深刻である。
【００７５】
そもそもゲート側壁を設ける理由は、特にLDMOSにおいては、ドレイン側（オフセット含む）の第２導電型の不純物濃度を段階的に変化させるための不純物注入用マスクを自己整合的に形成することにある。この効果としては、ゲート近傍の不純物濃度を下げて電界強度を弱めて耐圧を確保すると同時に寄生容量を低減することと、それより離れた部分の不純物濃度を上げてオン抵抗を低減させること、にある。従って、不純物注入を行った後は除去しても構わない。この観点に立てば、側壁材料としてはエッチング選択比を第一義に考えれば良いことになる。
【００７６】
そこで、本発明で用いた側壁材料は多結晶シリコンである。多結晶シリコンのシリコン酸化膜に対するドライエッチング選択比は大きいためである。もちろん、ゲート電極とドレインオフセット部分とはごく薄い酸化膜によって隔てられているため、側壁の多結晶シリコンをドライエッチングする際にはこの酸化膜がストッパーとして作用する。また、オフセット部分の不純物注入用の側壁として機能した後には、ドライエッチングによりこれを除去する。この２回にわたる多結晶シリコンのドライエッチング工程において、下地の酸化膜との高選択性のためにドレインオフセット部分のSi（歪Si）は全く削られることはなく、かつエッチングダメージを受けることもない。
【００７７】
同様の考え方に沿えば、多結晶シリコン以外、たとえばシリコン窒化膜を用いることも可能である。この場合、窒化膜の除去にドライエッチングを用いることは選択比の関係で必ずしも有利とはいえないため、熱リン酸などのウェットエッチングを用いることが望ましくなる。
【００７８】
次に、本発明の歪Si電界効果型半導体装置に適合したフィールドプレートの動作設定方法について述べる。従来の電界効果型半導体装置、とりわけ高周波電力用電界効果型半導体装置において、フィールドプレートはソース電位と同電位に保持されるのが通常である。このようにすると、フィールドプレート直下のオフセット領域、通常はゲートの近傍領域のみ、が空乏化するためにこの部分のドレイン電界が緩和され、しかもこのゲート近傍付近がデバイス全体で最も電界強度が高い領域となるため、結局、電界効果型半導体装置の耐圧が向上する。さらに空乏化の効果としてゲート容量が低減するため高周波動作に適する。
【００７９】
歪Si電界効果型半導体装置においても同様の効果が期待できるが、さらに最適化を図るためにはフィールドプレートの印加電圧を調節することが望ましい。前記のようにフィールドプレートの印加電圧をソースと同じ（通常は0V）にするとフィールドプレート直下のオフセット領域は空乏化するが、このことは同時に流れる電流がゲート酸化膜近傍から離れてより深い部分を流れることを意味する。前記のごとく、オフセット領域を流れる電流がより深く、言い換えれば下部にあるSiGe層中をより多くの電流が流れるようになる、ことはオン抵抗の低減の観点では望ましいことではない。そこで、歪Si電界効果型半導体装置においては、フィールドプレートに印加する電圧をソース電圧以上ドレイン電圧以下の最適値に設定することで、耐圧の確保、寄生容量の低減、オン抵抗の低減を両立して最適化を図ることができる。
【００８０】
また、本願発明者らは、臨界膜厚を超えた歪Siの結晶性と歪量に関しては、臨界膜厚を超えても膜厚が数100 nm程度であれば、歪緩和はほとんど認められなかった。図１０Aは歪Siの歪量とSiGeのGe濃度を評価するためのラマン分光スペクトルである。リファレンスのSi基板のラマンスペクトル１０５と典型的な歪Si/SiGeのラマンスペクトル１０６を示す。Si基板では1つのラマンピーク１０４が、歪Si/SiGeからのラマンピークには歪Siのピーク１０７とSiGe層のピーク１０８が得られる。２つのラマンスペクトルより、Ge濃度を示す波数ΔSiGe9と歪Siの歪量を示す波数ΔSi１１０を測定し、図１０Bのグラフにまとめた。横軸は、Ge濃度を示しており、縦軸は、Si膜の歪量に相当する。歪Siの膜厚が15 nm以下（臨界膜厚以下）のデータを黒丸１０３ aでプロットし、臨界膜厚以上のデータを黒四角１０３cでプロットした。これらのデータは、直線１０３bの傾向を示している。即ち、臨界膜厚を超えても、歪Si膜はほとんど歪緩和していないことを意味している。
【００８１】
また、歪Si層内の貫通転位密度は、5×105 /cm2  以下であることを発見した。この値は、Si/SiGe界面にミスフィット転位が存在することを除けば、臨界膜厚以下の歪Si層とほぼ同等の性質を有することを示唆している。貫通転位密度の値は図１２A-Cに示すように、セコエッチング法を用いたエッチピット評価から得た。即ち、SiGe層１１１の上に成膜したSi層１１５をセコエッチング液で、Si層内でエッチングを止め、（エッチングされた領域は１１６）その後、光学顕微鏡でエッチピット数を評価した。図１３Aは、典型的な光学顕微鏡写真である。円で囲んだ１１７がエッチピットである。尚、図１３Ｂは、本発明の実施例６に関わる、歪Si層内の貫通転位起因のエッチピットと積層欠陥起因のエッチ痕を示す光学顕微鏡写真である。
【００８２】
図１２Cのように、SiGe層まで、エッチングを行って、表面形態を原子間力顕微鏡で観察した。図１４A-Dが,典型的な原子間力顕微鏡像であり、サンプルは図１４A、図１４B、図１４C、図１４Dの順で、歪Si層の歪エネルギーが増加している。図１４Aは、臨界膜厚を超えた段階でクロスハッチ状のミスフット転位（見やすくするため１１４aのように強調した）のエッチ痕が見られる。また、エッチ深さの深いピット１２０とエッチ深さの浅いピット１２０aがある。ピット１２０は、歪Si層内部の貫通転位に起因し、ピット１２０aはSiGe層の貫通転位に起因している。図１４Bにおいて、１１４bで示すようにクロスハッチ状のミスフィット転位の密度が増加しているのが判る。またセグメント状のエッチ痕１２１a、１２１bが見られ、これは拡張ミスフィット転位であることが判った。図１４Cでは、クロスハッチ状のミスフィット転位は観察されず、セグメント状のエッチ痕（拡張ミスフィット転位）とエッチピット（貫通転位）のみが観察されている。図１４Dでは、最も深いセグメント状のエッチ痕１２２が観察されている。これは、積層欠陥に対応することが判った。図１４A-Dの結果から発明者が見いだした臨界膜厚を超えた歪Si層の転位反応モデルを図１５A-Dに示す。臨界膜厚を超えると、ミスフィット転位が形成されるが、Si層の膜厚が増加すると、単純にミスフィット転位１１４の密度が増加するのではなく、転位拡張１４０、積層欠陥１４５の形成と進行するのである。従来技術である図１１A-Cとは一見して異なっていることが判るであろう。
【００８３】
臨界膜厚を超えた歪Si層の貫通転位密度は、本発明の範囲では図１５に示すように、歪エネルギー密度の増加に伴って増加しているが、最大でも5×105 cm-2 未満である。図１６は、図１５Dの場合の断面TEM（Transmission Electron Microscopy）写真であり、拡張ミスフィット転位１５０と積層欠陥１５１が観察されている。１５２、１５３はそれぞれ、１５０、１５１の拡大像である。拡張ミスフィット転位の幅は約10 nm以下であり、Si/SiGe界面に局在している。一方、積層欠陥は、歪Si層表面に達している。図１７は、図１５Dの場合の平面TEM写真であり、拡張ミスフィット転位１５０aと積層欠陥１５１aが観察されている。
【００８４】
さらに、従来の臨界膜厚（ミスフィット転位形成に関わる）に加えて、第2臨界膜厚hc'があることを発見した。第2臨界膜厚は、図１５Cから図１５Dの状態になる臨界膜厚であり、即ち、積層欠陥が形成される膜厚である。発明者らは、多くのサンプルを作製し、念入りに図１２-１４に示すような評価を進めた結果、hc'=3/x2の関係があることを突き止めた。図１８に臨界膜厚１０３と第2臨界膜厚１０３aを示す。領域１０３cではミスフィット転位と積層欠陥が形成される領域であり、領域１０３bではミスフィット転位は形成されるが、積層欠陥は形成されない領域である。ただし、マシューズ・ブラケスレーの臨界膜厚hcも同様であるが、成膜条件（成長速度、成長温度など）によって第２臨界膜厚値hc'が若干異なることがあるが、2/x2 ≦hc' ≦3/x2 の範囲内である。
【００８５】
また、歪Si基板を用いて電界効果トランジスタを試作し、電気特性を評価した結果、歪Si層に積層欠陥が存在するとオフリーク電流が急激に増大し、即ち、積層欠陥が電界効果トランジスタの性能に悪影響を及ぼすことも明らかになった。ゆえに、発明者らは、第2臨界膜厚hc'未満の膜厚の歪Si層を用いて電界効果トランジスタを作製できる可能性を発見したのである。
【００８６】
以下、本発明の実施の形態を図面により詳細に説明する。
＜実施例１＞
本実施例は、チャネル及びオフセット部分の歪Si膜厚関係を、前述の本願発明の手段において、第一のケースに設定した場合の高周波電力増幅用電界効果型半導体装置を例示する。即ち、各種膜厚の関係が0.5hch≦hoff<hc、且つhch<hcとなるケースである。
【００８７】
図６は本実施例１の歪Si膜厚関係を示す断面構造図である。
【００８８】
先ず、図３および図１９を参照して本実施例１の電界効果型半導体装置の断面構造を具体的に説明する。
【００８９】
図３を参酌して、本例の基本的な積層構造を説明する。本例の半導体積層構造は、Ｐ型低抵抗Si基板１上に、Ｐ型低抵抗第１SiGe層２、Ｐ型高抵抗第２SiGe層３、Ｐ型高抵抗歪Si層４がこの順に積層されている。SiGe層及びSi層は化学気相成長法によって形成される。SiGe層をSi基板上に形成させることで生じる欠陥領域は、第１のSiGe層２に例えば２ミクロンといった厚みを与えることでほとんど第１のSiGe層２に埋め込まれることになる。一方ドレインの電界によって形成される空乏層は、第２のSiGe層３を例えば１．５ミクロンといった厚みを持たせることによって第２のSiGe層３内のみで広がることになり、ドレイン接合リークを低減させることが可能になる。Si基板１の抵抗率は5mΩcmである。Ｐ型で低抵抗なる第１のSiGe層（以下、Ｐ型低抵抗第１SiGe層と略記する）２の不純物濃度は1×1018/cm3以上、Ｐ型で高抵抗である第２のSiGe層（以下、Ｐ型高抵抗第２SiGe層と略記する）３、及びＰ型で高抵抗なる歪Si層（以下、Ｐ型高抵抗歪Si層と略記する）４の不純物濃度は1×1016/cm3以下である。
【００９０】
ゲート酸化膜等の酸化工程ではＰ型高抵抗歪Si層４の一部が消費されることになり、チャネル下部で少なくとも5nm以上のＰ型高抵抗歪Si層４が残されるように、且つ各Ge濃度における臨界膜厚（即ち、図１に示した臨界膜厚）を超過しないように、Ｐ型高抵抗歪Si層４の初期膜厚が設定される。素子分離工程においては、SiGe層がエッチングされ、そこに絶縁膜が埋め込まれるが、その際にSiGe層が酸化されないような配慮を行う。例えば絶縁膜として酸化膜を埋め込む場合に、あらかじめSiGeが露出した溝内面にSi層を形成させておき、溝内面が酸化されたとしてもSiのみが酸化され、SiGe層に到達しないような配慮を行う。歪Si基板を用いることでしきい値電圧が低下するので、Ｐ型ウェル領域６やポケットパンチスルーストッパー１１の不純物濃度を高めてこれを調整する。
【００９１】
Ｐ型高抵抗歪Si層４の主面一部にＰ型ウェル領域６が形成される。Ｐ型ウェル領域６の上部にゲート絶縁膜７を介してゲート電極８が形成される。これにより、ゲート電極８下部、Si層４内のゲート絶縁膜７界面近傍にチャネルが形成される。
【００９２】
又、Ｐ型高抵抗歪Si層４の主面一部に、Ｎ型ソース領域９とこれより低不純物濃度のＮ型ドレインオフセット領域１０が、Ｎ型ソース領域９とＰ型ウェル領域６の間にはポケットパンチスルーストッパー１１が形成される。ゲート電極８にはゲート側壁３３が形成されている。この構造により、Ｎ型ドレインオフセット領域１０は２段の分布をもつ。Ｎ型ドレインオフセット領域１０には高不純物濃度のＮ型ドレイン領域１２が接している。
【００９３】
Ｐ型高抵抗Si層４およびゲート絶縁膜７を貫通して基板コンタクト領域１３が形成されており、層間絶縁膜１９の上部に形成された第１配線層１４とソースコンタクトプラグ１５を介してＮ型ソース領域９と電気的に接続されている。
【００９４】
次に、図１９を参酌して、本例の平面配置を説明する。図１９は、図３に対応した素子分離領域１６に挟まれたトランジスタ領域を示している。素子のチャネル領域の幅（即ち、チャネル幅）は、素子分離領域１６の間隔により規定されている。トランジスタ領域の中央にドレイン領域１２が配され、その両側にソース領域９が配置される。各ソース領域９とドレイン領域１２の間に各ゲート電極８が配置される。そして、本例では、各ドレイン領域に接してドレインオフセット領域１０が設けられている。図１９には、各領域に対するコンタクトプラグが示される。ソースコンタクトプラグ１５、ドレインコンタクトプラグ１７、ゲートコンタクトプラグ１８及び基板コンタクト領域１３などである。Ｎ型ドレイン領域１２に接続されるドレインコンタクトプラグ１７、及び素子分離領域１６上でゲート電極８に接続されるゲートコンタクトプラグ１８は、いずれも第１配線層１４（第１配線層１４は図３に示される）及び、更に上部の第２配線層と電気的に接続される。これらの接続関係は、図１９に図示されていない。
【００９５】
次に、本例の製造方法を説明する。図２０Ａより図２０Ｈを参照する。図２０Ａのみは、図１９の平面図の線ＩＩ−ＩＩでの断面図、その他は図１９の平面図の線Ｉ−Ｉでの断面図であえる。即ち、図２０Ａは図３と同一の方向での断面図である。
【００９６】
先ず、歪Si/SiGe半導体積層構造の半導体ウエハを準備する。歪Si/SiGe半導体積層構造とは、Si基板上にバッファ層としてSiGe層を設け、この上部に歪Si層が積層された半導体積層構造である。実際的な積層としては、p+-SiGe層２、p--SiGe層３、歪Si層４が用いられる。尚、図２０Ａより図２０Ｈでは、これらの歪Si層４、p--SiGe層３、p+-SiGe層２は、簡単のために一つの層にまとめて書いてあり、且つ符号は再表面の歪Si層４で代表させてある。
【００９７】
図２０Ａに示す如く、歪Si/SiGe半導体積層構造を有する半導体ウエハに素子分離領域１６を形成する。この素子分離領域１６は、深さ300nmの溝を形成し、絶縁膜を埋め込む浅溝分離法により形成される。その製造は、通例のフォトプロセス、ドライエッチングプロセス、及び化学機械研磨プロセスを用いて十分である。
【００９８】
次に、フォトレジスト２０をマスクとし、B（ボロン）イオンを200keVのエネルギーで2×1013/cm2程度注入してＰ型ウェル領域６を形成する（図２０Ｂ）。イオン注入後のアニールは瞬時加熱処理（RTA: Rapid Thermal Annealing）により、950℃30秒行う。
【００９９】
次に、歪Si層４の酸化処理を行うことにより、厚さ8nmのゲート絶縁膜７を形成する。
【０１００】
その上部に、CVDによりP（リン）イオンを5×1020/cm3程度ドープした多結晶Si膜100nmのゲート電極膜８を形成する（図２０Ｃ）。ゲート電極は、ゲート長0.18μｍに加工する。
【０１０１】
その加工は、通例のKrFエキシマレーザステッパーによるリソグラフィーとドライエッチングによる。ゲート電極の加工後、ゲート周辺に対して3nm程度のライト酸化を行う。尚、ゲート電極加工後およびライト酸化加工後の状態は、ごく一般的なプロセスであるので、図面での表示は省略されている。
【０１０２】
図２０Ｄに示す如く、フォトレジスト２０及びゲート電極８をマスクとして、P（リン）イオンを40keVのエネルギーで1.5×1013/cm2程度注入して、Ｎ型ドレインオフセット領域１０を形成する。更に、ホトレジストを除去し、厚さ300nmのO3-TEOS酸化膜を形成する。尚、O3-TEOS酸化膜とはＯ（オゾン）とＴＥＯＳ（テトラエトキシシラン）を原料に用いたＣＶＤ酸化膜のことで、以下この略称を用いる。
【０１０３】
この後、エッチバックを行うことによって、ゲート側壁３３を形成する。更に、フォトレジスト２０及びゲート電極８をマスクとして、P（リン）イオンを40keVのエネルギーで2×1013/cm2程度注入して、Ｎ型ドレインオフセット領域１０を形成する（図２０Ｅ）。
【０１０４】
次に、B（ボロン）イオンを15keVのエネルギーで5×1014/cm2程度注入し、Ｐ型ウェル領域６内に位置したポケットパンチスルーストッパー１１を形成する（図２０Ｆ）。更に、As（砒素）イオンを50keVのエネルギーで6×1015/cm2程度注入して、Ｎ型ソース領域９とＮ型ドレイン領域１２を形成する（図２０Ｇ）。
【０１０５】
この後、前記半導体積層構造の一部を、第２SiGe層３を貫通して第１SiGe層２に達するまで、フォトリソグラフィーとドライエッチングにより開口する。そして、この開口に、Bドープのp型poly-Siを基板コンタクト領域１３の下部に埋め込む（図２０Ｈ）。
【０１０６】
次に、O3-TEOSにより層間絶縁膜１９を形成し、一部をフォトリソグラフィーとドライエッチングにより開口してソース・ドレイン・ゲートの各コンタクトプラグ１５、１７、１８（但し、１８は図示されない）と、基板コンタクト領域１３の残り上部をWなる導体層４０で埋め込む（図２０Ｉ）。更に、AlとTiNの積層膜で第１配線層１４が形成される。図示していないが、第１配線層１４上には、層間絶縁膜１９と同様の層間絶縁膜を介して第２配線層が形成される。一方、基板１の底面には、ソース電極１００が形成される。このソース電極１００はニッケル（Ni）、チタン(Ti)、ニッケル（Ni）および半田付け性の良い銀（Ag）層を順次積層することにより形成される。
【０１０７】
ゲート側壁３３加工の工程において、ドレインオフセット領域の歪Siが一部削り取られることになる。しかし、削り取られて残ったドレインオフセット領域の歪Si膜厚が、チャネル領域の歪Si膜厚の半分よりは厚くなるように削り量を低減するようにエッチング条件を制御する。
【０１０８】
最終的に残った歪Siの膜厚関係は図２１Ａに示される状態となる。本願発明では、この関係が極めて重要である。上記の膜厚関係になっておれば、全ての部分でミスフィット転位が発生しないためにリーク電流が増大せず、且つ、オフセット部分の膜厚がチャネル部分の半分以上になっているために電流経路の乱れが生じないために素子が正常に動作する。
【０１０９】
＜実施例２＞
本実施例は、チャネルおよびオフセット部分の歪Si膜厚関係を、前記第一のケースで、且つhch<hoff<hcとなした高周波電力増幅用電界効果型半導体装置の例である。
【０１１０】
基本構造及び製造工程は、実施例１に示したものと同様である。実施例１と異なる点は、前述のチャネルおよびオフセット部分の歪Si膜厚関係をhch<hoff<hcとなすように、厚みの成長、加工を調整することである。即ち、本実施例では、チャネル下の歪Si膜厚（hch）よりもオフセット部の歪Si膜厚（hoff）が厚くなっており、且つどちらも臨界膜厚（hc）以下となっている。図８がこの状態を示す説明図である。
【０１１１】
実施例１でゲート電極８を加工した後、第２導電型の不純物濃度が7×1017/cm3のSi膜を30nm選択エピタキシャル成長することで、図８に示したような膜厚関係を実現する。実施例１の場合と同様に、低リークかつ電流経路の乱れを生じない利点があり、更に、オフセット部分の歪Si膜厚がより厚くなるためにオン抵抗が低減する。
【０１１２】
＜実施例３＞
本実施例では、チャネルおよびオフセット部分の歪Si膜厚関係を、前記第二のケースに設定した場合の高周波電力増幅用電界効果型半導体装置を例示する。即ち、第二のケースでは、膜厚の諸関係がhch≦hc<hoffとなされている。
【０１１３】
基本構造及び製造工程は、実施例１に示したものと同様である。実施例１と異なる点は、前述のチャネルおよびオフセット部分の歪Si膜厚関係をhch≦hc<hoffとなすように、厚みの成長、加工を調整することである。
【０１１４】
図９がこの状態を示す説明図である。本実施例ではチャネル下の歪Si膜厚よりもオフセット部の歪Si膜厚が厚くなっており、前者は臨界膜厚以下であるが、後者が臨界膜厚以上となっている。従って、リーク電流を増大させないためのしかるべき対策を施す必要がある。ミスフィット転位を炭素、窒素、フッ素、酸素、及び水素の群から選ばれた少なくとも１種によって終端することが一つの方法である。
【０１１５】
第一の対策は、歪Si層とその下部層との間に発生するミスフィット転位を水素によって終端することである。
【０１１６】
実施例１に示す製造工程において、図２０Ｉに示す如く、O3-TEOSにより層間絶縁膜１９を形成する工程の後で、更に200nmのシリコン窒化膜３５を形成する。次に、コンタクトプラグ用の開口をする前に、窒素雰囲気400℃で1時間熱処理を行う。すると、図２１Ａに示すごとく、窒化膜に含まれる多量の水素原子が活性なラジカル状となってミスフィット転位発生部位に移動して、不対原子を終端する。図２１Ａにおいて×印がミスフィット転位を○印が終端原子を模式的に示している。
【０１１７】
第二の対策は、層間絶縁膜１９を形成する工程の前に、終端する原子をイオン注入法により注入する。本例では、注入原子は具体的にはフッ素である。図２１Ｂに示すように、イオン注入の飛程はミスフィット転位が発生する深さにあわせるようにする。又、注入量は1×1012/cm2（一般に1×1011/cm2より3×1015/cm2程度の範囲を用いる）とする。本図においても×印がミスフィット転位を○印が終端原子を模式的に示している。
【０１１８】
第三の対策は、歪Si半導体積層基板の状態で、終端する原子、本実施例ではフッ素をイオン注入法により注入する。図２２に示すように、イオン注入の飛程はミスフィット転位が発生する深さにあわせるようにする。また注入量は1×1012/cm2（一般に1×1011/cm2より3×1015/cm2程度の範囲を用いる）とする。本図においても×印がミスフィット転位を○印が終端原子を模式的に示している。
【０１１９】
第四の対策は、歪Si半導体積層基板の状態で、終端する原子を含む雰囲気中で熱処理を行う。本例では、終端する原子は、具体的にはフッ素である。フッ素分圧は0.01気圧、温度は700℃の条件で１時間熱処理を行うことにより、ミスフィット転位がフッ素原子で終端される。
【０１２０】
以上、いずれの対策方法を用いても、ミスフィット転位による不対結合が終端されるために半導体装置の不純物分布とミスフィット転位の位置関係がいかなる状態にあっても、目立ったリーク電流の増大は発生しない。
【０１２１】
＜実施例４＞
本実施例では、ゲート側壁３３の形成において、オフセット部分の歪Si層の削れをなくす方法を例示する。この方法を用いることによって、本願発明の歪Si膜厚、オフセット部分の歪Si膜厚、及び臨界膜厚の諸関係を安定して実現することが出来る。
【０１２２】
製造工程は、実施例１の場合と類似しているため、相違点のみを示す。側壁形成工程を、この部分のみを説明に取り上げ、図２３及び図２４を用いて順に説明する。
【０１２３】
図２３(a)は、基体５０にゲート電極８の加工を終了した状態の断面図である。ここで、基体５０とは、当該ゲート電極８を形成するまでの工程を経た半導体基板を模式的に指す。先ず、実施例１と同様に3nmのライト酸化を行い、直ちに厚さ12nmのO3-TEOS酸化膜３６を形成する（図２３(b)）。ここで、実施例１の図２０Ｄに示すものと同じ工程で、ゲート電極８をマスクとして自己整合的にドレインオフセット領域１０を形成する。
【０１２４】
次に、ゲート電極８の周囲を覆うかたちで厚さ200nmの多結晶シリコン膜３７を形成する（図２３(c)）。更に、異方性ドライエッチングを行うとゲート電極８の周囲のみの多結晶シリコン膜３７が側壁状に残される。この時、酸化膜と多結晶シリコンのエッチング選択比は大きいため酸化膜３６はほとんど削られることがない。従って、その下部にある歪Si層も全く削られることがなく、かつエッチングダメージを受けることもない。
【０１２５】
次に、図２３(d)に示すように、ゲート電極８、酸化膜３６及び多結晶シリコン側壁３７をマスクとして、自己整合的に、２度目のドレインオフセット領域１０形成工程を実施する。この工程は、実施例１における図２０Ｅに示す工程と同じであるが、フォトレジスト２０は図示していない。ドレインオフセット領域１０の注入が終了すれば、もはやゲート側壁３３は不要である。従って、再び異方性ドライエッチングによって多結晶シリコンのゲート側壁３３を除去する。この際にも、酸化膜と多結晶シリコンのエッチング選択比は大きいため酸化膜３６はほとんど削られることがない。従って、その下部にある歪Si層も全く削られることがなく、かつエッチングダメージを受けることもない。ゲート側壁３３を除去した状態を図２３(e)に示す。この後、実施例１同様に、図２０Ｆに示すもの以下の工程を順次行い、
半導体装置が完成する。
【０１２６】
＜実施例５＞
本実施例では、フィールドプレート構造を適用した場合の高周波電力増幅用電界効果型半導体装置を例示する。製造工程は、実施例４の場合と類似しているため、相違点のみを示す。
【０１２７】
フィールドプレートは実施例４の多結晶シリコン側壁３７の一部をフィールドプレート電極として使用する。この部分の製造工程を以下に示す。
【０１２８】
図２３(c)に示す多結晶シリコン膜３７は、2×1020/cm3と高濃度のリンを含む多結晶シリコンとする。それ以外は、図２３(d)に示す工程までは共通である。ドレインオフセット領域１０の注入が終了してから、図２４(f)に示すように、フォトレジスト２０をゲート側壁３７のうちゲート電極８に対してドレイン側のみを覆うようにしてから、多結晶シリコンの異方性ドライエッチングを行う。このようにすると、図２４(g)に示すように、ゲート側壁３７のうちゲート電極８に対してドレイン側のみが除去されずに残される。これをフィールドプレート電極３８として使用する。
【０１２９】
次に全面に厚さ50nmのO3-TEOS酸化膜３６を形成し、図２４(h)に示す状態になる。さらに、通常の側壁形成工程と同様の異方性ドライエッチングによって酸化膜３６を除去してフィールドプレート電極３８を覆う第２の側壁を形成する。この状態を図２４(i)に示す。この後、実施例１同様に図２０Ｆに示す工程以下の工程を順次行い、半導体装置が完成する。
【０１３０】
フィールドプレート電極３８の取り出し方は、以下の方法で行う。図２５はゲート８、ドレイン１７、およびフィールドプレート３８の配置を示す平面図である。電界効果トランジスタの基本的セル構造は図１９と同じである。図２５では中央にドレイン領域１２、その左右両側にドレインオフセット領域１０、ゲート電極８、ソース領域９の順に並んでおり、都合ゲートフィンガー２本分が示されている。フィールドプレート３８はドレインオフセット領域１０の上部にゲート電極８に沿うように配置されている。お互いのフィールドプレート３８同士の接続は、図の上部に示された素子分離領域１６の上に、フィールドプレート３８と同じ多結晶シリコン３７で配線される形をとる。又、配線を規定するマスクは、フィールドプレート３８のドレイン側を残してソース側を除去するために用いるものと共用する。尚、フィールドプレート電極３８は直流電位を与えるだけであるため、ゲート電極８やドレイン電極１２のように図示された基本セル一つ一つについてコンタクト穴を開けて金属配線層と接続する必要はなく、多数の基本セルが並んだブロック構造ごとに配線取り出し用のコンタクト穴を設ければよい。尚、この状態は、図２５には示していない。
【０１３１】
図２６に電力増幅器最終段の素子への電源電圧供給状態を例示する。フィールドプレート３８に印加する電圧Vfpは、ドレイン電圧Vdd以下でソース電圧(0V)以上の直流電圧を加える。
【０１３２】
以下に、本願発明の主な実施の形態を列挙する。
【０１３３】
本願発明の第１の実施の形態は、第１導電型のSi基板一主面上に第１導電型で比較的高不純物濃度の第１SiGe層と、第１導電型で比較的低不純物濃度の第２SiGe層と、第１導電型で比較的低不純物濃度の歪Si層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる歪Si層を挟むように、前記第２SiGe層内に第２導電型のソース領域及びドレイン領域が形成され、かつ、第２導電型のドレイン領域は前記チャネル形成領域とは離間されており、チャネル領域とドレイン領域に挟まれた部分には前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域となっており、さらに前記ソース領域に電気的に接続されたリーチスルー層が少なくとも前記第１SiGe層、あるいはSi基板に到達するように前記第２SiGe層を貫通して形成されていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、前記チャネル形成領域の歪Si層の厚さと、前記ドレインオフセット領域における歪Si層の厚さが異なる半導体装置である。
【０１３４】
本願発明の第２の実施の形態は、上記チャネル形成領域の厚さhch、上記ドレインオフ
セット領域における歪Si層の厚さhoff、および歪Si層の臨界膜厚hcとの関係が
0.5hch≦hoff<hc、かつhch<hcであることを特徴とする、請求項１記載の半導体装置。
【０１３５】
本願発明の第３の実施の形態は、上記チャネル形成領域の厚さhch、上記ドレインオフセット領域における歪Si層の厚さhoff、及び歪Si層の臨界膜厚hcとの関係が
hch<hc≦hoff、かつhch<hcであることを特徴とする前記項目（１）に記載の半導体装置である。
【０１３６】
本願発明の第４の実施の形態は、歪緩和SiGe層に接して形成された歪Si層内部にチャネルが形成される電界効果型半導体装置において、前記歪緩和SiGe層と歪Si層の界面付近に炭素、窒素、フッ素、酸素、水素のうちのいずれか１種ないしは数種を拡散あるいは注入させる半導体装置である。
【０１３７】
本願発明の第５の実施の形態は、歪緩和SiGe層に接して形成された歪Si層内部にチャネルが形成される電界効果型半導体装置において、ドレインオフセットないしはソースドレインエクステンション部分を形成する際の不純物注入を行うために用いられるゲート側壁に多結晶シリコンを使用し、且つ前記不純物注入を実施した後にこれを除去することを特徴とする半導体装置。
【０１３８】
本願発明の第６の実施の形態は、第１導電型のSi基板一主面上に第１導電型で比較的高不純物濃度の第１SiGe層と、第１導電型で比較的低不純物濃度の第２SiGe層と、第１導電型で比較的低不純物濃度の歪Si層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる歪Si層を挟むように、前記第２SiGe層内に第２導電型のソース領域及びドレイン領域が形成され、かつ、第２導電型のドレイン領域は前記チャネル形成領域とは離間されており、チャネル領域とドレイン領域に挟まれた部分には前記ドレイン領域よりも低不純物濃度の第２導電型であるドレインオフセット領域となっており、さらに前記ソース領域に電気的に接続されたリーチスルー層が少なくとも前記第１SiGe層、あるいはSi基板に到達するように前記第２SiGe層を貫通して形成されていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、上記ゲート電極に隣り合い、上記ドレインオフセット領域の上部に位置するフィールドプレート電極を有し、かつ前記フィールドプレート電極にソース電圧以上ドレイン電圧以下の直流電圧を印加することを特徴とする半導体装置である。
【０１３９】
＜実施例６＞
本実施例では、図２７Ａより図２７Ｅを用いて、化学気相成長法を用いた、厚膜歪Si層を有する歪Si基板とその製造方法を例示する。SiGe層のGe濃度は、30%で歪Si層の膜厚は30 nm程度の例である。
【０１４０】
Si(001)基板１６０を化学洗浄した（図２７Ａ）後、減圧化学気相成長（LPCVD）装置に導入して、基板１６０上に第１SiGe層１６１,第2SiGe層１６２を成長する（図２７Ｂ）。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は６５０℃である。第１SiGe層の膜厚は2 μmでGe濃度を段階的に増加させ、表面のGe濃度は30%となるようにする。第1SiGe層の内部には、転位が大量に含まれており、その結果、第1SiGe層内の歪は十分に緩和している。第2SiGe層膜厚は2 μmであり、Ge濃度は一定にし、30%にする。第2SiGe層成長後、GeH4を停止してSi層１６３を成長する（図２７Ｃ）。Si層の膜厚が30 nmに達した段階で成長は完了である（図２７E）。Si層１６６とSiGe層１６２の界面には、拡張ミスフィット転位が形成されている。図２７DのSi膜厚は、臨界膜厚7 nmを超えた段階で、ミスフィット転位１６５が形成されている。SiGe層の歪緩和と歪Si層の歪み量は、ラマン分光法やX線回折法を用いて確認することができる。ここでは、ビーム径１μｍΦのアルゴンイオンレーザをプローブ光とした顕微ラマン分光法を用いて歪緩和を確認した。歪Si層１６６の膜厚は、分光エリプソメトリを用いて評価できる。又、透過電子顕微鏡法を用いた断面観察を用いると、SiGe層１６２と歪Si層１６６の界面には拡張ミスフィット転位が形成されており、積層欠陥は観察されていなかった。
【０１４１】
本実施例で形成した厚膜歪Si層の貫通転位密度は、105 cm-2程度であった。その検証は、上記のとおり図１２A-Cに示すセコエッチング後、エッチピット密度を微分干渉顕微鏡を用いて評価することにより確認できる。ここで、最も注意しなければならないことは、歪Si層１６６が第2臨界膜厚を超えると、図２９Aのように積層欠陥１７２が形成されてしまうことである。図２９Aの半導体積層構造では、後の実施例3の電界効果トランジスタでは、十分な性能を期待することはできない。
【０１４２】
＜実施例７＞
本実施例では、図２８Ａより図２８Ｆを用いて、貼り合わせ法による膜厚30 nm程度の歪Si層を有する歪SOI基板とその製造方法を例示する。
【０１４３】
Si(001)基板１６０aを化学洗浄した後、熱酸化を用いてSiO2層１６８を形成する（図２８Ａ）。酸化膜１６８は、SOIのボックスであり、膜厚は10 nmから50 nm程度である。本実施例では、30 nmの酸化膜を形成した。実施例１の厚膜歪Si基板を用意する（図２８Ｂ）。次に図２８Aの基板の１６８の表面と図２８Bの１６６の表面を貼り合わせ、1000℃以上に加熱する。次に１６９付近に水素イオンを注入する（図２８Ｃ）。その後、1100℃に加熱して１６９を境界としてウエハを分離する。図２８Dの表面の、SiGe層１６９aと拡張ミスフィット転位１６７を除去する。除去方法はCMP（Chemical Mechanical Polishing）を用いた。他の方法として、ドライエッチングを行って除去した後、1000℃の水素アニーリングで表面を平坦にしてもよい。前記除去処理によって、歪Si層１７０の膜厚は、20 nm程度になっている。これでは、電界効果トランジスタを作製するには、十分な膜厚でないので、さらにSi層を積み上げて膜厚30nmの歪Si層１７１にして、歪SOI基板を完成させる。ここで、最も注意しなければならないことは、Si層１６６が第2臨界膜厚を超えると、図２９Aのように積層欠陥１７２が形成されてしまうことである。図２９Aの半導体積層構造を用いて、上記SOI構造を形成すると、図２９Bに示すように、積層欠陥１７２を消滅させることはできない。また、Si層を積み上げても図２９Cのように積層欠陥を含んで成長してしまう。後の実施例９の電界効果トランジスタでは、十分な性能を期待することはできない。
【０１４４】
＜実施例８＞
本例は、厚膜歪Si基板を用いた電界効果型半導体装置、具体的にはNMOSを例示する。歪Si基板は、前述の実施例１に示した方法で良い。ＭＯＳトランジスタ自体の製造は、これまでの製造方法に従って十分である。基板１６０上に傾斜SiGe層１６１、SiGe層１６２、引っ張り歪Si層１６６が形成される。こうして準備された半導体基板に通例の方法によってNMOSが形成される。図３０Aは、本例のNMOSトランジスタの断面図である。ソース領域１８１とドレイン領域１８２がチャネル領域となる引っ張り歪Si層１６６を挟んで形成される。ソース、ドレイン領域にはヒ素をイオン注入し、ランプ加熱やレーザアニールなどで活性化する。即ち、浅い接合を形成することが望ましい。この上部にゲート絶縁膜１８５が形成され、前記チャネル領域に対向する領域にゲートポリシリコン１８６、ゲート電極１８７が配置される。符号１８４、１８３はそれぞれ、ドレイン電極、ソース電極である。符号１８８は側壁絶縁物層である。前記ソース領域１８１とドレイン領域１８２には拡張ミスフィット転位１６７が含まれてはならない。尚、素子分離にはSTI（Shallow Trench Isolation）１８０を用いた。なお、PMOSに関しては、ソース、ドレインをPタイプ（例えばボロンを注入する）に置き換えればよい。
【０１４５】
実施例７で述べたように、歪Si層１６６に積層欠陥１７２が形成されると、図３１Aのように、拡散層領域を積層欠陥がまたいでしまい、接合リーク電流が発生する。
【０１４６】
＜実施例９＞
本例は、厚膜歪SOI基板を用いた電界効果型半導体装置、具体的にはNMOSを例示する。歪SOI基板は、前述の実施例2示した方法で良い。ＭＯＳトランジスタ自体の製造は、これまでの製造方法に従って十分である。基板１６０a上にSiO2ボックス層１６８、引っ張り歪Si層１７１が形成される。こうして準備された半導体基板に通例の方法によってNMOSが形成される。図３０Bは、本例のNMOSトランジスタの断面図である。ソース領域８１とドレイン領域１８２がチャネル領域となる引っ張り歪Si層１７１を挟んで形成される。ソース、ドレイン領域にはヒ素をイオン注入し、ランプ加熱やレーザアニールなどで活性化する。即ち、浅い接合を形成することが望ましい。この上部にゲート絶縁膜１８５が形成され、前記チャネル領域に対向する領域にゲートポリシリコン１８６、ゲート電極１８７が配置される。符号１８４、１８３はそれぞれ、ドレイン電極、ソース電極である。符号１８８は側壁絶縁物層である。前記ソース領域１８１とドレイン領域１８２には拡張ミスフィット転位１６７が含まれてはならない。尚、素子分離にはSTI（Shallow Trench Isolation）１８０を用いた。なお、PMOSに関しては、ソース、ドレインをPタイプ（例えばボロンを注入する）に置き換えればよい  
以上、本願発明をいくつかの実施例等を用いて詳細に説明した。本発明によれば、結晶性に優れ、しかも歪が制御された厚膜Si層が形成された基板を作製することができ、電界効果トランジスタなどの電子素子の性能を向上することができる。
実施例3で述べたように、歪Si層１６６に積層欠陥１７２がされると、図３１Bのように、拡散層領域を積層欠陥がまたいでしまい、接合リーク電流が発生する。
【０１４７】
以上の効果は、単にトランジスタ単体の性能向上のみならず、たとえば、アナログ-デジタル混載回路などに適した高速、高耐圧、低消費電力の電子素子が実現できることを含む。
【図面の簡単な説明】
【０１４８】
【図１】図１は、SiGe層バッファのGe濃度とその上部に形成した歪Si層の臨界膜厚の関係を示す図である。
【図２】図２は、歪Siの電子と正孔移動度向上におけるSiGeのGe濃度依存性を示す図である。
【図３】図３は、本願発明の半導体装置の基本的構造を示す断面図である。
【図４】図４は、本発明の課題となる電界効果型半導体装置のチャネル部分とドレインオフセット部分の電流分布を示す模式的な断面図である。
【図５】図５は、本願発明の歪SOI型の電界効果型半導体装置の断面図である。
【図６】図６は、本願発明の電界効果型半導体装置における、ドレイン及びゲート電極配線の配列を例示する平面図である。
【図７】図７は、本発明の実施例１、２に関わる、歪Si膜厚関係を示す断面構造図である。
【図８】図８は、本発明の実施例１、２に関わる、歪Si膜厚関係を示す断面構造図である。
【図９】図９は、本発明の実施例３に関わる、歪Si膜厚関係を示す断面構造図である。
【図１０Ａ】図１０Ａは、本発明の実施例６に関わるSiと歪Si/SiGeのラマンスペクトルである。
【図１０Ｂ】図１０Ｂは，本発明の実施例６に関わる歪Siの歪量とSiGeのGe濃度の関係を示す図である。
【図１１Ａ】図１１Ａは、臨界膜厚以下の歪Siの概念図である。
【図１１Ｂ】図１１Ｂは，臨界膜厚を超えた歪Siにミスフィット転位が形成されることを示す概念図である。
【図１１Ｃ】図１１Ｃは，臨界膜厚を大きく超えた歪Siにおいて，ミスフィット転位の密度増加していることを示す概念図である。
【図１２Ａ】図１２Ａは、本発明の実施例６に関わる、歪Siの結晶欠陥の評価法を工程順に説明する基板の断面図である。
【図１２Ｂ】図１２Ｂは、本発明の実施例６に関わる、歪Siの結晶欠陥の評価法を工程順に説明する基板の断面図である。
【図１２Ｃ】図１２Ｃは、本発明の実施例６に関わる、歪Siの結晶欠陥の評価法を工程順に説明する基板の断面図である。
【図１３Ａ】図１３Ａは、本発明の実施例６に関わる、歪Si層内の貫通転位起因のエッチピットを示す光学顕微鏡写真である。
【図１３Ｂ】図１３Ｂは、本発明の実施例６に関わる、歪Si層内の貫通転位起因のエッチピットと積層欠陥起因のエッチ痕を示す光学顕微鏡写真である。
【図１４Ａ】図１４Ａは、本発明の実施例６に関わる、SiGe層までエッチングした後の原子間力顕微鏡像である。
【図１４Ｂ】図１４Ｂは、本発明の実施例６に関わる、SiGe層までエッチングした後の原子間力顕微鏡像である。
【図１４Ｃ】図１４Ｃは、本発明の実施例６に関わる、SiGe層までエッチングした後の原子間力顕微鏡像である。
【図１４Ｄ】図１４Ｄは、本発明の実施例６に関わる、SiGe層までエッチングした後の原子間力顕微鏡像である。
【図１５Ａ】図１５Ａは、本発明の実施例６に関わる、臨界膜厚を超えた歪Si膜において、クロスハッチ状ミスフィット転位が形成されたことを示す概念図である。
【図１５Ｂ】図１５Ｂは、本発明の実施例６に関わる、臨界膜厚を超えた歪Si膜において、クロスハッチ状ミスフィット転位の一部の領域が拡張したことを示す概念図である。
【図１５Ｃ】図１５Ｃは、本発明の実施例６に関わる、臨界膜厚を超えた歪Si膜において、拡張した領域に挟まれた転位線が分解し、貫通転位を形成したことを示す概念図である。
【図１５Ｄ】図１５Ｄは、本発明の実施例６に関わる、臨界膜厚を超えた歪Si膜において、拡張した領域幅が広がり、積層欠陥を形成したことを示す概念図である。
【図１６】図１６は、本発明の実施例６に関わる、拡張ミスフィット転位と積層欠陥を示す透過電子顕微鏡の断面写真である。
【図１７】図１７は、本発明の実施例６に関わる、拡張ミスフィット転位と積層欠陥を示す透過電子顕微鏡の平面写真である。
【図１８】図１８は、本発明の実施例６に関わる、Ge濃度と歪Si膜厚の領域を示す図である。
【図１９】図１９は、実施例１に関わる高周波電力増幅用電界効果型半導体装置の平面図である。
【図２０Ａ】図２０Ａは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｂ】図２０Ｂは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｃ】図２０Ｃは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｄ】図２０Ｄは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｅ】図２０Ｅは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｆ】図２０Ｆは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｇ】図２０Ｇは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｈ】図２０Ｈは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２０Ｉ】図２０Ｉは、実施例１に関わる電界効果型半導体装置を製造工程順に示す断面図である。
【図２１Ａ】図２１Ａは、本発明の実施例３に関わる半導体装置の断面図である。
【図２１Ｂ】図２１Ｂは、本発明の実施例３に関わる別な半導体装置の断面図である。
【図２２】図２２は、本発明の実施例３に関わる歪Si半導体積層基板の断面図である。
【図２３】図２３は、ゲート側壁およびフィールドプレート形成工程の例を示す断面図である。
【図２４】図２４は、ゲート側壁およびフィールドプレート形成工程の例を示す断面図である。
【図２５】図２５は、フィールドプレートと、ドレインおよびゲート電極との位置関係を示す平面図である。
【図２６】図２６は、電力増幅器最終段の素子への電源電圧供給状態を示す回路図である。
【図２７Ａ】図２７Ａは、本発明の実施例６に関わる歪Si基板の製造方法を工程順に説明する基板の断面図である。
【図２７Ｂ】図２７Ｂは、本発明の実施例６に関わる歪Si基板の製造方法を工程順に説明する基板の断面図である。
【図２７Ｃ】図２７Ｂは、本発明の実施例６に関わる歪Si基板の製造方法を工程順に説明する基板の断面図である。
【図２７Ｄ】図２７Ｄは、本発明の実施例６に関わる歪Si基板の製造方法を工程順に説明する基板の断面図である。
【図２７Ｅ】図２７Ｅは、本発明の実施例６に関わる歪Si基板の製造方法を工程順に説明する基板の断面図である。
【図２８Ａ】図２８Ａは、本発明の実施例７に関わる歪SOI基板の製造方法を工程順に説明する基板の断面図である。
【図２８Ｂ】図２８Ｂは、本発明の実施例７に関わる歪SOI基板の製造方法を工程順に説明する基板の断面図である。
【図２８Ｃ】図２８Ｃは、本発明の実施例７に関わる歪SOI基板の製造方法を工程順に説明する基板の断面図である。
【図２８Ｄ】図２８Ｄは、本発明の実施例７に関わる歪SOI基板の製造方法を工程順に説明する基板の断面図である。
【図２８Ｅ】図２８Ｅは、本発明の実施例７に関わる歪SOI基板の製造方法を工程順に説明する基板の断面図である。
【図２８Ｆ】図２８Ｆは、本発明の実施例７に関わる歪SOI基板の製造方法を工程順に説明する基板の断面図である。
【図２９Ａ】図２９Ａは、本発明の実施例６に関わり、本発明を用いないで形成される歪Ｓｉ基板の断面図である。
【図２９Ｂ】図２９Ｂは、本発明の実施例７に関わり、本発明を用いないで形成される歪SOI基板の断面図である。
【図２９Ｃ】図２９Ｂは、本発明の実施例７に関わり、本発明を用いないで形成される歪SOI基板の断面図である。
【図３０Ａ】図３０Ａは、本発明の実施例８に関わる、ＦＥＴの断面図である。
【図３０Ｂ】図３０Ｂは、本発明の実施例９に関わる、ＦＥＴの断面図である。
【図３１Ａ】図３１Ａは、本発明の実施例８に関わり、本発明を用いないで製造したFETの断面図である。
【図３１Ｂ】図３１Ｂは、本発明の実施例９に関わり、本発明を用いないで製造したFETの断面図である。
【符号の説明】
【０１４９】
１…Ｐ型低抵抗Si基板、２…Ｐ型低抵抗第１SiGe層、３…Ｐ型高抵抗第２SiGe層、４…Ｐ型高抵抗Si層、５…埋込絶縁層、６…Ｐ型ウェル、７…ゲート絶縁膜、８…ゲート電極、９…Ｎ型ソース領域、１０…Ｎ型ドレインオフセット領域、１１…ポケットパンチスルーストッパー、１２…Ｎ型ドレイン領域、１３…基板コンタクト領域、１４…第１配線層、１５…ソースコンタクトプラグ、１６…素子分離領域、１７…ドレインコンタクトプラグ型トランジスタ、２２…正電源、２３…バイアス電源、２４…入力部、２５…出力部、２６…ストリップ線路、２７…コンデンサ、２８…Ｐ形トランジスタ、２９…負電源、３０…ソース配線、３１…ドレイン配線、３２…ゲート配線、３３…ゲート側壁、３４−電流範囲、３５−シリコン窒化膜、３６−O3-TEOS酸化膜、３７−多結晶シリコン、３８−フィールドプレート、４０…導体層、１００…ソース電極、１０１…歪Siの電子移動度、１０２…歪Siの正孔移動度、１０３…歪Siの臨界膜厚、１０３a…第二臨界膜厚、１０３b…本発明の領域、１０３c…積層欠陥形成領域、１０４…Si基板のラマンピーク、１０５…Si基板のラマンスペクトル、１０６…歪Si基板のラマンスペクトル、１０７…歪Si層のラマンピーク、１０８…SiGe層のラマンピーク、１０９，…歪Ｓｉの歪量波数、１１０…SiGe濃度波数、１１１…基板、１１２…臨界膜厚以下のエピタキシャル膜、１１３…臨界膜厚を超えたエピタキシャル膜、１１４…ミスフィット転位、１１４a…クロスハッチ状のミスフィット転位起因のエッチ痕、１１４b…クロスハッチ状のミスフィット転位起因のエッチ痕、１１５…臨界膜厚を超えたエピタキシャル膜、１１５a…エッチングされたエピタキシャル膜、１１７…貫通転位起因のエッチピット、１１８…積層欠陥起因のエッチ痕、１２０a…浅いエッチピット、１２０…深いエッチピット、１２１a…セグメント状のエッチ痕、１２１b…深いセグメント状のエッチ痕、１２２…積層欠陥起因のエッチ痕、１３０…歪Si層内の貫通転位密度、１４０…拡張ミスフィット転位、１４１…拡張ミスフィット転位、１４２…拡張ミスフィット転位、１４３…貫通転位、１４４…貫通転位、１４５…積層欠陥、１４６…拡張ミスフィット転位、１５０…拡張ミスフィット転位、１５０a…拡張ミスフィット転位、１５１…積層欠陥、１５１a…積層欠陥、１５２…拡張ミスフィット転位部の拡大像、１５３…積層欠陥部の拡大像、１６０…Si基板、１６０a…Si基板、１６１…濃度傾斜SiGe層、１６２…SiGe層、１６３…臨界膜厚以下の歪Si層、１６４…臨界膜厚を超えた歪Si層、１６５…ミスフィット転位、１６６…臨界膜厚を超えた歪Si層、１６７…拡張ミスフィット転位、１６８…SiO2、１６９…水素イオン注入領域、１７０…歪Si層、１７１…歪Si層、１７２…積層欠陥、１７３…歪Si層、１７４…歪Si層、１８０…STI、１８１…ソース、１８２…ドレイン、１８３…ソース電極、１８４…ドレイン電極、１８５…ゲート絶縁膜、１８６…ゲートポリシリコン、１８７…ゲート電極、１８８…側壁スペーサ。
【図１】
2006140447.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
2006140447.tif 000012
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
2006140447.tif 000019
【図１３Ａ】
2006140447.tif 000020
【図１３Ｂ】
2006140447.tif 000021
【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６】
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【図１７】
2006140447.tif 000031
【図１８】
2006140447.tif 000032
【図１９】
2006140447.tif 000033
【図２０Ａ】
2006140447.tif 000034
【図２０Ｂ】
2006140447.tif 000035
【図２０Ｃ】
2006140447.tif 000036
【図２０Ｄ】
2006140447.tif 000037
【図２０Ｅ】
2006140447.tif 000038
【図２０Ｆ】
2006140447.tif 000039
【図２０Ｇ】
2006140447.tif 000040
【図２０Ｈ】
2006140447.tif 000041
【図２０Ｉ】
2006140447.tif 000042
【図２１Ａ】
2006140447.tif 000043
【図２１Ｂ】
2006140447.tif 000044
【図２２】
2006140447.tif 000045
【図２３】
2006140447.tif 000046
【図２４】
2006140447.tif 000047
【図２５】
2006140447.tif 000048
【図２６】
2006140447.tif 000049
【図２７Ａ】
2006140447.tif 000050
【図２７Ｂ】
2006140447.tif 000051
【図２７Ｃ】
2006140447.tif 000052
【図２７Ｄ】
2006140447.tif 000053
【図２７Ｅ】
2006140447.tif 000054
【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２８Ｄ】
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【図２８Ｅ】
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【図２８Ｆ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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