(57)【要約】【課題】  回路規模を増大させること無くゲートリーク電流を補償することが可能な補償回路を提供する。【解決手段】  電流源から供給される参照電流に応答して、複数の定電流を生成するカレントミラー回路と、そのカレントミラー回路を構成する複数のトランジスタのゲートリーク電流を補償するための補償電流を生成する電流補償回路とを備えるゲートリーク補償回路を構成する。ここで、そのゲートリーク補償回路を構成するカレントミラー回路は、参照電流を受けるノードを有している。そして、電流補償回路は、そのノードを介して補償電流をカレントミラー回路に供給する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
電流源から供給される参照電流に応答して、複数の定電流を生成するカレントミラー回路と、
前記カレントミラー回路を構成する複数のトランジスタのゲートリーク電流を補償する補償電流を生成する電流補償回路と
を備え、
前記カレントミラー回路は、前記参照電流を受けるノードを有し、
前記電流補償回路は、前記ノードを介して前記補償電流を前記カレントミラー回路に供給する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電流補償回路は、前記カレントミラー回路を構成する複数のトランジスタのゲート面積の和に実質的に等しい面積のゲートを有する補償素子を含み、
前記補償素子のゲートに印加される所定電位に応答して前記補償電流を生成し、前記補償電流を前記ノードに出力する
半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記電流補償回路は、電源電圧を調整して調整バイアス電圧を生成する電圧調整回路を備え、
前記電圧調整回路は、前記調整バイアスを前記補償素子のゲートに供給し、
前記補償素子は、前記調整バイアス電圧に応答して前記補償電流を生成する
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記電圧調整回路は、
前記補償素子のゲートと第１の電源線との間に接続される第１抵抗と、前記補償素子のゲートと第２の電源線との間に接続される第２抵抗とを有する、
半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記電流補償回路は、
前記所定電位をなす第１の論理レベルの信号または第２の論理レベルの信号が供給されるインバータと、
前記インバータの出力端に接続される特定ゲートを有し、前記特定ゲートに印加される前記第１の論理レベルの停止信号に応答して前記カレントミラー回路の動作を停止する特定トランジスタと
を有し、
前記インバータは、前記第２の論理レベルの信号に応答して前記停止信号を出力して前記カレントミラー回路の動作を停止させる
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記特定トランジスタは、前記複数のトランジスタの各々のゲートとソースとの間に接続され、前記停止信号に応答して、前記複数のトランジスタをオフ状態とする
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記電流補償回路は、
前記補償電流を生成する電流供給回路と、
前記電流供給回路から出力される前記補償電流を制御する前記制御信号を出力する制御回路と
を具備し、
前記制御回路は、前記ノードの電位と基準電圧とを比較し、各々の電位が同電位なるように、前記制御信号を出力する
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記電流補償回路は、前記基準電圧を生成する基準電圧生成回路を含み、
前記基準電圧生成回路は、前記ノードにドレインとゲートが接続された、前記カレントミラー回路を構成するトランジスタの複製トランジスタに、前記参照電流を複製した電流を流したときのドレイン電位を前記基準電圧として出力する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にゲートリーク電流を補償する回路を備えた半導体装置に関する。
【背景技術】
【０００２】
現在の情報化社会において、コンピュータの存在は必要不可欠であり、より高性能なコンピュータが求められている。コンピュータの情報処理能力は、搭載される半導体装置の性能に大きく影響されている。半導体装置の性能を向上させるために、より集積度の高い半導体装置が要求され、その半導体装置を構成するＭＯＳトランジスタを微細化することによって実現されている。
【０００３】
微細化されたＭＯＳトランジスタは、ゲート酸化膜厚が薄くなっており、トランジスタの破壊を防ぐために、電源電圧（ＶＤＤ）を低くしなければならない。そして、電源電圧（ＶＤＤ）が低い場合、そのＭＯＳトランジスタのしきい値電圧も低下させないと、高速動作しないなど半導体装置の性能を悪くさせてしまう。しかしながら、しきい値電圧を低電圧にすると、性能を向上させることができる反面、こんどはＭＯＳトランジスタがオフ状態のときにドレインからソースに流れる漏れ電流（オフリーク電流）が増えてしまう。
【０００４】
また、微細化に伴い、ゲート長が小さくなるため短チャネル効果（ゲート長が微細化することにより、ゲート電界によるチャネル領域のコントロール力が弱まって、しきい値電圧が低下する現象。）という現象が現れる。この短チャネル効果を抑制するために、チャネル領域およびポケット領域の不純物を高濃度化する手法が存在するが、それに伴って、ドレイン電極と基板との間に流れるバンド間のトンネルリーク電流が増加してしまう。あるいは、ゲート長を大きくする方法もあるが、高速動作には向かない。高速動作以外の箇所、例えば、バイアス回路などでは、ゲート長の大きいトランジスタがよく使われるが、ＭＯＳトランジスタの微細化に伴うゲート酸化膜の薄膜化は、本来絶縁膜である酸化膜中をトンネルするゲートリーク電流を増大させてしまい、ゲート長の大きいトランジスタでは、なおさらゲートリーク電流が大きくなり所望のバイアス点が得られないなどの問題が発生する。このように、ＭＯＳトランジスタの微細化に伴って発生するリーク電流の増大が深刻化してる。
【０００５】
ＭＯＳトランジスタのリーク電流を補償する技術として、リーク電流を補償する補償回路を半導体装置に搭載する技術が知られている（例えば、特許文献１参照）。図１は、上記特許文献１（特開平１１−２６６９４号公報）に記載のリーク電流補償回路の構成を示す回路図である。図１に示されている回路は、ＮＭＯＳトランジスタ１０１と、そのＮＭＯＳトランジスタ１０１のリーク電流を補償するためのリーク電流補償回路１０２を備えている。図１に示されているように、リーク電流補償回路１０２は、ＮＭＯＳトランジスタ１０３とカレントミラー回路１０４と有している。従来のリーク電流補償回路は、カレントミラー回路から出力される電流により、寄生ダイオードに流れる逆方向リーク電流を補償している。
【０００６】
ＭＯＳトランジスタの微細化に伴って発生するリーク電流には、上記特許文献１に示されている寄生ダイオードによるものの他、ゲート絶縁膜の膜厚が薄くなることによって生じるリーク電流（以下、ゲートリーク電流と呼ぶ。）がある。ゲートリーク電流は、ゲート絶縁膜が薄くなることによってその絶縁性が損なわれ、トンネル現象によって発生する漏れ電流である。ＭＯＳトランジスタの微細化が進むに従って、ゲートリーク電流が、より問題視されるようになってきている。ゲートリーク電流を補償することが可能な技術が望まれている。また、補償電流を供給する場合、補償回路の回路規模を増大させること無くゲートリーク電流を補償することが可能な補償回路が望まれている。
【０００７】
【特許文献１】特開平１１−２６６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、補償回路の回路規模を増大させること無く、また、複雑な回路を構成することなくゲートリーク電流を補償することが可能な補償回路を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
上記の課題を解決するために、電流源（３）から供給される参照電流（Ｉｒｅｆ）に応答して、複数の定電流（ＩＢ１〜ＩＢｎ）を生成するカレントミラー回路（２）と、前記カレントミラー回路（２）を構成する複数のトランジスタ（２−０〜２−ｎ：ｎは任意の自然数）のゲートリーク電流を補償する補償電流（Ｉｃ）を生成する電流補償回路（１、１ａ、１ｂ、１ｃ）とを備えるゲートリーク電流補償回路を構成する。ここで、前記カレントミラー回路（２）は、前記参照電流（Ｉｒｅｆ）を受けるノード（Ｎ１）を有している。そして、前記電流補償回路（１、１ａ、１ｂ、１ｃ）は、前記ノード（Ｎ１）を介して前記補償電流（Ｉｃ）を前記カレントミラー回路（２）に供給するような構成にする。それによって、この回路がゲートリーク電流補償回路として動作する。
【００１１】
ここで、そのゲートリーク電流補償回路において、前記電流補償回路は、補償素子（１１）を含むものであることが好ましい。その場合において、前記補償素子（１１）は、前記カレントミラー回路（２）を構成する複数のトランジスタ（２−０〜２−ｎ）のゲート面積の和に実質的に等しい面積のゲートを有するものであるとする。それによって、前記補償素子（１１）は、前記ゲートに印加される所定電位に応答して前記補償電流（ＩＣ）を生成し、前記補償電流（ＩＣ）を前記ノード（Ｎ１）に出力することとなる。
【発明の効果】
【００１２】
本発明によると、補償回路の回路規模を増大させること無くまた、複雑な回路を構成することなくゲートリーク電流を補償することが可能な補償回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
［第１の実施形態］
以下に図面を参照して本発明を実施するための形態について説明を行う。図２は、本発明の実施の形態におけるゲートリーク補償回路の構成を示す回路図である。図２に示されているように、本実施の形態のゲートリーク補償回路は、電流補償回路１と、カレントミラー回路２と、電流源３とを含んで構成されている。電流補償回路１は、カレントミラー回路２に生じるゲートリーク電流を補償するための補償電流Ｉｃを生成する電流生成回路である。本実施の形態においては、ゲートリーク電流の補償対象である回路が、カレントミラー回路で構成されている場合を例に説明を行う。なお本発明は、ゲートリークが問題視されている様々な回路に適用可能である。従って、ゲートリーク電流の補償対象である回路が、カレントミラー回路であることは、本発明におけるリーク補償の対象である回路の構成を限定するものではない。また、以下に述べる複数の実施形態の説明において、同じ符号が付されているものに関しては、同様の構成を備えているものである。従って、関連する部分に関しての詳細な説明は省略する。
【００１４】
図２に示されているように、電流補償回路１は、電源線ＶＤＤと、カレントミラー回路２とに接続されている。電流補償回路１は、その電源線ＶＤＤから供給される電源電圧に基づいて補償電流Ｉｃを生成し、その補償電流Ｉｃを第１ノードＮ１を介してカレントミラー回路２に供給している。なお、電流補償回路１における詳細な回路構成は後述する。
【００１５】
カレントミラー回路２は、参照電流Ｉｒｅｆに応答してその複数の定電流を生成している。図２に示されているように、カレントミラー回路２は、複数のＮＭＯＳトランジスタ（２−０〜２−ｎ：ｎは任意の自然数）を含んで構成されている。第１ＭＯＳトランジスタ２−０は、ゲートとドレインとが接続されている。第２ＭＯＳトランジスタ２−１〜第ｎＭＯＳトランジスタ２−ｎの各ゲートは、第１ＭＯＳトランジスタ２−０のゲートに接続されている。各ＭＯＳトランジスタ（２−０〜２−ｎ）のソースは接地されている。カレントミラー回路２を構成する各トランジスタ（２−０〜２−ｎ）のゲート―ソース間電圧は同電圧である。従って、第１ＭＯＳトランジスタ２−０のゲート幅Ｗと、ゲート長Ｌとの比（Ｗ／Ｌ）と、各トランジスタの（２−１〜２−ｎ）のＷ／Ｌが所定比を持つように設定することで、第１ＭＯＳトランジスタ２−０に流れる定電流ＩＢ０と任意の比を持つ定電流（ＩＢ１〜ＩＢｎ）を複数得ることが可能になる。これらの定電流（ＩＢ１〜ＩＢｎ）は、例えば動作電流として論理回路に供給される。
【００１６】
以下の実施の形態では、定電流ＩＢ０と、複数の定電流（ＩＢ１〜ＩＢｎ）の比が１：１である場合を例に説明を行う。また、図２に示されている定電流（Ｉｇ０〜Ｉｇｎ）は、カレントミラー回路２を構成するＭＯＳトランジスタに流れるゲートリーク電流である。
【００１７】
電流源３は、カレントミラー回路２に供給する参照電流Ｉｒｅｆを生成する基準電流生成回路である。図２に示されているように、電流源３は電源線ＶＤＤに接続され、その電源線から供給される電源電圧の変動に依存しない参照電流Ｉｒｅｆを生成している。なお、本実施形態における電流源３の詳細な回路構成は後述する。
【００１８】
図３は、第１の実施形態における電流源３の詳細な回路構成を例示する回路図である。図３を参照すると、電流源３は、ソースが電源線ＶＤＤに接続されたＰＭＯＳトランジスタ３１を含んで構成されている。そのＰＭＯＳトランジスタ３１のゲートは、ＯＰアンプ３３の出力に接続されている。図３に示されているように、ＯＰアンプ３３の反転入力端には、バンドギャップリファレンス回路３２から出力される基準電圧が供給されている。ここで、バンドギャップリファレンス回路３２は、基準電圧源として、温度変化に対する電圧変化を抑制し、精度の高い一定の電圧を発生させている回路である。電流源３は、ソースが電源線ＶＤＤに接続され、ゲートがＯＰアンプ３３の出力に接続され、ドレインが基準抵抗３４の一端とＯＰアンプ３３の正転入力端に接続されたＰＭＯＳトランジスタＰ１を有している。基準抵抗３４の他端は接地されている。ＯＰアンプ３３は、正転入力端の電位と反転入力端の電位が同じになるように帰還動作を行う。したがって、バンドギャップリファレンス回路３２の出力電圧をＶＢＧ、基準抵抗の抵抗値をＲｒｅｆとすると、ＰＭＯＳトランジスタＰ１に流れる電流はＶＢＧ／Ｒｒｅｆとなる。ＰＭＯＳトランジスタ３１をＰＭＯＳトランジスタＰ１と同じトランジスタで構成すると、ＰＭＯＳトランジスタ３１のドレインから参照電流Ｉｒｅｆ＝ＶＢＧ／Ｒｒｅｆが第１ノードＮ１に供給される。
【００１９】
図４は、第１の実施形態における電流補償回路１の詳細な回路構成を例示する回路図である。第１の実施形態における電流補償回路１は、ＮＭＯＳトランジスタで構成された補償トランジスタ１１を備えて構成されている。図４に示されているように、補償トランジスタ１１のゲートは、電源線ＶＤＤに接続されている。また、補償トランジスタ１１のドレインとソースとは、第２ノードＮ２を介して短絡されている。補償トランジスタ１１で生成される補償電流Ｉｃは、その第２ノードＮ２から出力され、第１ノードＮ１に供給されている。ここで、補償トランジスタ１１のゲート絶縁膜の膜厚はカレントミラー回路２を構成する複数のトランジスタ（２−０〜２−ｎ）と同じであり、５〜４０オングストロームである。従って、補償トランジスタ１１のゲートに電源電圧を印加することで、ダイレクトトンネル電流が流れる。補償トランジスタ１１は、その電流を補償電流Ｉｃとして供給することが可能である。
【００２０】
電流補償回路１で補償すべき電流は、そのカレントミラー回路２を構成する複数のＭＯＳトランジスタ（２−０〜２−ｎ）の各々のゲートリーク電流（Ｉｇ０〜Ｉｇｎ）の和である。ＭＯＳトランジスタのゲートリーク電流は、ゲート絶縁膜の膜厚と、電源電圧と、ゲート面積（ゲート長Ｌ×ゲート幅Ｗ）によって決定する。第１ＭＯＳトランジスタ２−０のゲート長をＬ０とし、ゲート幅をＷ０とした場合、そのゲート面積はゲート長Ｌ０×ゲート幅Ｗ０で表される。以下同様に、第２ＭＯＳトランジスタ２−１〜第ｎのＭＯＳトランジスタ２−ｎのゲート面積は、それぞれゲート長Ｌｎ×ゲート幅Ｗｎ（ｎは任意の自然数）で表される。また、補償トランジスタ１１のゲート長をＬ１１とし、ゲート幅をＷ１１とした場合、そのゲート面積はＬ１１×Ｗ１１で表すことができる。
【００２１】
上述したように、カレントミラー回路２を構成する複数のＭＯＳトランジスタ（２−０〜２−ｎ）のそれぞれのゲートリーク電流は、各ＭＯＳトランジスタのゲート面積で決定する。従って、ゲートリーク電流を補償するために、例えば補償トランジスタ１１が、
補償トランジスタのゲート面積（Ｌ１１×Ｗ１１）
＝各ＭＯＳトランジスタのゲート面積の和
であるような補償トランジスタ１１を使用して電流補償回路１を構成する。
【００２２】
第１ＭＯＳトランジスタ２−０のドレイン―ソース間に流れる電流が、図２に示されている定電流ＩＢ０であるとすると、複数のＭＯＳトランジスタ（２−０〜２−ｎ）にゲートリーク電流（Ｉｇ０〜Ｉｇｎ）が流れているときの定電流ＩＢ０の電流値は、
定電流ＩＢ０＝参照電流Ｉｒｅｆ
−（第１ゲートリーク電流Ｉｇ０＋第２ゲートリーク電流Ｉｇ１
＋…＋第ｎゲートリーク電流Ｉｇｎ）＋補償電流Ｉｃ              …（１）
で表される電流である。従って補償トランジスタ１１を上記のように構成することで、補償電流Ｉｃが、
補償電流Ｉｃ＝第１ゲートリーク電流Ｉｇ０＋第２ゲートリークＩｇ１＋
…＋第ｎゲートリーク電流Ｉｇｎ                            …（２）
で表される電流となる。
【００２３】
上記（２）式が成立するとき、第１ＭＯＳトランジスタ２−０を流れる定電流ＩＢ０は、
定電流ＩＢ０＝参照電流Ｉｒｅｆ  となり、このときに各ＭＯＳトランジスタに流れる電流は、
定電流ＩＢ１＝定電流ＩＢ０＝参照電流Ｉｒｅｆ
定電流ＩＢ２＝定電流ＩＢ０＝参照電流Ｉｒｅｆ
…
定電流ＩＢｎ＝定電流ＩＢ０＝参照電流Ｉｒｅｆ
である。従って、補償電流Ｉｃをカレントミラー回路２に供給することで、ゲートリーク電流が流れている場合であっても、カレントミラー回路２は、参照電流Ｉｒｅｆと正確な比を持った電流を供給することが可能になる。
【００２４】
さらに、ゲートリーク電流を高精度に補償するために、カレントミラー回路２を構成している各ＭＯＳトランジスタ（２−０〜２−ｎ）と同じ構成、数のＭＯＳトランジスタを並列に接続して補償トランジスタ１１を構成してもよい。それによって、各ＭＯＳトランジスタ（２−０〜２−ｎ）のゲートリーク電流（Ｉｇ０〜Ｉｇｎ）がそれぞれ異なる場合でも、より適切にゲートリーク電流を補償することができる。
【００２５】
なお、以上述べてきた第１の実施形態において、補償トランジスタ１１を、ＮＭＯＳトランジスタで構成したが、ＰＭＯＳトランジスタを使用して構成してもその効果に差異はない。さらに、補償トランジスタ１１が、Ｐ型基板に形成されたＮウェル上に形成したＭＯＳキャパシタであっても同様である。その電流補償回路１は、補償トランジスタ１１が上述したゲート膜厚とゲート面積とを有する構成であれば、そのゲートに所定の電圧が印加されたとき、適切な補償電流Ｉｃを生成することができる。したがって、第１の実施形態はＰＭＯＳトランジスタで構成されたカレントミラー回路の例に容易に変形できる。また、補償トランジスタ１１のゲートには、抵抗やトランジスタを介してＶＤＤを印加してもよい。
【００２６】
［第２の実施形態］
図５は、第２の実施形態における電流補償回路１ａの詳細な回路構成を例示する回路図である。図５を参照すると、第２の実施形態における電流補償回路１ａは、補償トランジスタ１１のゲートに接続され電圧調整回路１２を含んで構成されている。図５に示されているように、電圧調整回路１２は、第１抵抗Ｒ１と第２抵抗Ｒ２とを備えている。第１抵抗Ｒ１は、第３ノードＮ３と電源線ＶＤＤとの間に接続され、第２抵抗Ｒ２は、第３ノードＮ３と接地線との間に接続されている。補償トランジスタ１１のゲートには、第１抵抗Ｒ１と第２抵抗Ｒ２とによって抵抗分圧された所定の電圧が印加されている。
【００２７】
補償トランジスタ１１のゲート絶縁膜の膜厚は、５〜４０オングストロームである。このような補償トランジスタ１１が生成する補償電流Ｉｃは、ダイレクトトンネル電流が主体である。従って、補償トランジスタ１１のゲートに印加される電圧に大きく依存されるものではない。そのため、第１の実施形態に述べたように、補償トランジスタ１１のゲートに電源電圧を印加することで、補償電流Ｉｃを生成することが可能である。
【００２８】
しかしながら、大きな依存は無いものの、補償電流Ｉｃは、補償トランジスタ１１に印加される電圧に依存する。そのため、電流補償回路１を備えていないときの第１ノードＮ１の電位と略同電位のバイアスを補償トランジスタ１１のゲートに印加することで、より高精度にカレントミラー回路２のゲートリーク電流を補償することが可能になる。
【００２９】
また、上記のように補償トランジスタ１１のゲート絶縁膜の膜厚は５〜４０オングストロームである。膜厚の薄いゲート絶縁膜のＭＯＳトランジスタに高電圧のバイアスを印加すると、そのゲート絶縁膜が破壊される場合がある。そのため、補償トランジスタ１１に印加される電圧を電圧調整回路１２で調整することで、補償トランジスタ１１の破壊を防止することが可能である。
【００３０】
その場合において、電圧調整回路１２の第３ノードＮ３の電圧レベルが、第１ノードＮ１の電圧レベルと同レベルになるように、第１抵抗Ｒ１、第２抵抗Ｒ２を構成することで、補償トランジスタ１１の破壊を防止しつつ、より高精度にカレントミラー回路２のゲートリーク電流を補償することが可能になる。
【００３１】
［第３の実施形態］
図６は、第３の実施形態における電流補償回路１ｂの詳細な回路構成を例示する回路図である。図６に示されている電流補償回路１ｂは、カレントミラー回路２によって生成される定電流の生成を停止させる機能を備えている。図６を参照すると、電流補償回路１ｂは、補償トランジスタ１１と、インバータ１３と、ＭＯＳトランジスタ１４とを含んで構成されている。また、電流補償回路１ｂに備えられた端子ＳＷからは、ＨｉｇｈレベルまたはＬｏｗレベルのバイアスが印加されている。ここで、補償トランジスタ１１およびＭＯＳトランジスタ１４はＮＭＯＳトランジスタで構成されているものとする。端子ＳＷからＨｉｇｈレベルが供給されているとき、補償トランジスタ１１はオン状態となる。このとき、インバータ１３からはＬｏｗレベルが出力されるので、ＭＯＳトランジスタ１４はオフ状態になる。そのため、端子ＳＷからＨｉｇｈレベルが供給されているときは、第１ＭＯＳトランジスタ２−０と、第２〜第ｎのＭＯＳトランジスタ（２−１〜２−ｎ）とがカレントミラー回路を構成する。
【００３２】
端子ＳＷにＬｏｗレベルが供給されている場合、補償トランジスタ１１はオフ状態となる。このとき、インバータ１３からはＨｉｇｈレベルが出力されるので、ＭＯＳトランジスタ１４がオン状態になる。ＭＯＳトランジスタ１４がオン状態になることで、第１ＭＯＳトランジスタ２−０〜第ｎのＭＯＳトランジスタ２−ｎのゲートがグランドレベルにプルダウンされ、これらのトランジスタがオフ状態になり、その結果カレントミラー回路２は停止状態になる。
【００３３】
一般的に、カレントミラーなどの回路を備える装置において、そのカレントミラーの動作を停止させ、電流を流さないようにさせるための回路（以下、パワーダウン回路と呼ぶ。）を備えている。図６に示されているように、本実施の形態の電流補償回路１ｂは、そのパワーダウン回路と同様に動作する機能（パワーダウン機能）を備えている。この電流補償回路１ｂの補償トランジスタ１１は、第１または第２の実施形態で説明した補償トランジスタ１１と同様のＭＯＳトランジスタで構成する。
【００３４】
パワーダウン機能を有する電流補償回路１ｂを構成することで、電流補償回路１ｂとは別にパワーダウン回路を備える必要がなくなる。したがって、補償回路を備える半導体装置を構成する場合に、必要以上に回路面積を大きくすること無しに、その半導体装置を構成することが可能になる。
【００３５】
［第４の実施形態］
図７は、第４の実施形態における電流補償回路１の詳細な回路構成を例示する回路図である。図７に示されているように、第４の実施形態の電流補償回路１ｃは、基準電圧生成部５と、ドレインから補償電流Ｉｃを第１ノードＮ１に供給するＰＭＯＳトランジスタ６と、ＯＰアンプ７とを含んで構成されている。図７を参照すると、基準電圧生成部５は、電流源５１と、ゲートとドレインが接続され、ソースが接地線に接続されたＮＭＯＳトランジスタ５２とを備えている。電流源５１は、電流源３と同様の構成の電流源であり、参照電流Ｉｒｅｆと等しい電流がＮＭＯＳトランジスタ５２のドレインに供給されている。ＮＭＯＳトランジスタ５２は、第１ＭＯＳトランジスタ２−０と同じ構成の複製トランジスタである。ＯＰアンプ７の反転入力端はＮＭＯＳトランジスタ５２のドレインに接続され、正転入力端はＰＭＯＳトランジスタ６のドレインに接続されている。ＰＭＯＳトランジスタ６のゲートはＯＰアンプ７の出力に接続され、ソースは電源線ＶＤＤに接続されている。
【００３６】
第４の実施形態において、基準電圧生成部５の第４ノードＮ４の電位は、電流補償回路１ｃを備えていない場合の第１ノードＮ１の電位よりも高い。これは、ＮＭＯＳトランジスタ５２のドレイン電流が参照電流Ｉｒｅｆであるのに対して、第１ＭＯＳトランジスタ２−０のドレイン電流はＩｒｅｆよりも第２ＭＯＳトランジスタ〜第ｎＭＯＳトランジスタのゲートリーク電流を合わせた分（Ｉｇ１＋Ｉｇ２＋・・・＋Ｉｇｎ）小さいためである。ＯＰアンプ７は、正転入力端の電位である第１ノードＮ１の電位と反転入力端の電位である第４ノードの電位が等しくなるように、帰還動作をする。したがって、補償電流（Ｉｃ＝Ｉｇ１＋Ｉｇ２＋・・・＋Ｉｇｎ）がＰＭＯＳトランジスタ６のドレインから第４ノードＮ４を介して第１ノードＮ１に供給されることになる。
【００３７】
第４の実施形態においては、ドレインに複数のトランジスタ（第２ＭＯＳトランジスタ〜第ｎＭＯＳトランジスタ）のゲートが接続された第１ＭＯＳトランジスタに参照電流Ｉｒｅｆを流したときのドレイン電位と、第１ＭＯＳトランジスタの複製トランジスタであるＮＭＯＳトランジスタ５２に参照電流Ｉｒｅｆを流したときのドレイン電位をＯＰアンプで比較し、その結果に基づいて第１ＭＯＳトランジスタのドレインに供給する補償電流を制御することが可能である。なお、第４の実施形態においては、ＮＭＯＳトランジスタ５２と第１ＭＯＳトランジスタ２−０とは同じトランジスタを使用し、電流源５１の電流値は参照電流Ｉｒｅｆと同じ値とした。しかし、これに限定されるものではなく、
電流源５１の電流値  ：  参照電流Ｉｒｅｆ
＝ＮＭＯＳトランジスタ５２のＷ／Ｌ  ：  第１ＭＯＳトランジスタ２−０のＷ／Ｌ
とすれば、同様の動作をすることは明らかである。
【図面の簡単な説明】
【００３８】
【図１】図１は、従来のリーク電流補償回路の構成を示す回路図である。
【図２】図２は、第１の実施形態におけるゲートリーク補償回路の構成を示す回路図である。
【図３】図３は、第１の実施形態における電流源の詳細な回路構成を例示する回路図である。
【図４】図４は、第１の実施形態における電流補償回路の詳細な回路構成を例示する回路図である。
【図５】図５は、第２の実施形態における電流補償回路の詳細な回路構成を例示する回路図である。
【図６】図６は、第３の実施形態における電流補償回路の詳細な回路構成を例示する回路図である。
【図７】図７は、第４の実施形態における電流補償回路の詳細な回路構成を例示する回路図である。
【符号の説明】
【００３９】
１…電流補償回路
２…カレントミラー回路
３…電流源
５…基準電圧生成部
６…ＰＭＯＳトランジスタ
１１…補償トランジスタ
３１…ＰＭＯＳトランジスタ
３２…バンドギャップリファレンス回路
３３…ＯＰアンプ
２−０〜２−ｎ…ＮＭＯＳトランジスタ
Ｉｒｅｆ…参照電流
Ｉｇ０〜Ｉｇｎ…ゲートリーク電流
ＩＢ０…定電流
ＩＢ１〜ＩＢｎ…定電流
１０１…ＮＭＯＳトランジスタ
１０２…リーク電流補償回路
１０３…ＮＭＯＳトランジスタ
１０４…カレントミラー回路
【図１】
2006140299.tif 000003
【図２】
2006140299.tif 000004
【図３】
2006140299.tif 000005
【図４】
2006140299.tif 000006
【図５】
2006140299.tif 000007
【図６】
2006140299.tif 000008
【図７】
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