(57)【要約】【課題】  下層配線と上層配線との間を電気的に接続するための開口部を、過剰エッチングやエッチング不足を生じることなく、効率よく且つ低コストで形成する。【解決手段】  下層アルミ配線１３上に層間絶縁膜１４を形成する工程と、層間絶縁膜１４の上面を平坦化する工程と、平坦化された後の層間絶縁膜１４上に、ビアホール形成領域１４ａに対応した部分に開口部Ｈを有するレジストパターン１５を形成する工程と、平坦化された後の層間絶縁膜１４の厚さＷ１を測定する工程と、層間絶縁膜１４の厚さＷ１に基づいたエッチング時間を設定する工程と、設定されたエッチング時間でエッチング処理を行い、ビアホールＶを形成する工程と、を備える。【選択図】          図２
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【特許請求の範囲】
【請求項１】
下層配線と上層配線との間に積層された層間絶縁膜に、前記下層配線および上層配線間を電気的に接続するための開口部を形成する方法であって、
前記下層配線上に、前記層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化する工程と、
平坦化された後の前記層間絶縁膜上に、前記開口部の形成領域に対応した部分が開口したマスクパターンを形成する工程と、
平坦化された後の前記層間絶縁膜の厚さを測定する工程と、
前記厚さに基づいてエッチング条件を設定する工程と、
前記設定された条件で、前記マスクパターンを用いてエッチングを行い、前記開口部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングを行う装置内に膜厚測定装置を設置し、この膜厚測定装置を用いて前記層間絶縁膜の厚さを測定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
下層配線と上層配線との間に積層された層間絶縁膜に、前記下層配線および上層配線間を電気的に接続するための開口部を形成する方法であって、
前記下層配線上に、前記層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化する工程と、
前記平坦化された後の前記層間絶縁膜上に、前記開口部の形成領域に対応した部分が開口したマスクパターンを形成する工程と、
平坦化された後の前記層間絶縁膜の厚さと、前記マスクパターンの開口寸法とを測定する工程と、
前記厚さと前記開口寸法に基づいてエッチング条件を設定する工程と、
前記設定された条件で、前記マスクパターンを用いてエッチングを行い、前記開口部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記エッチングを行う装置内に膜厚測定装置および開口寸法測定装置を設置し、これらの装置を用いて前記層間絶縁膜の厚さと前記マスクパターンの開口寸法を測定することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、下層配線と上層配線との間に積層された層間絶縁膜に、これらの配線間を電気的に接続するための開口部を形成する方法に関する。
【背景技術】
【０００２】
多層配線構造の半導体装置では、下層配線と上層配線との間に積層された層間絶縁膜に、これらの配線間を電気的に接続するためのビアホールが形成されている。従来のビアホールの形成方法を、図５に示す。
まず、図５（ａ）に示すように、シリコンウエハ１１の上方に形成された下層アルミ配線１３上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって層間絶縁膜１４を形成する。なお、シリコンウエハ１１には、ゲート電極２０ａとソース・ドレイン領域２０ｂ，２０ｃとを備えたＭＯＳトランジスタ２０が形成されている。ゲート電極２０ａおよびソース・ドレイン領域２０ｂ，２０ｃは、下部層間絶縁膜１２に開口されたコンタクトホールＣを介して、それぞれ下層アルミ配線１３と電気的に接続されている。
【０００３】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、層間絶縁膜１４の上面を平坦化する。
次に、平坦化された層間絶縁膜１４の上面に、フォトレジストを塗布する。次に、このフォトレジストをフォトリソグラフィ技術によってパターニングし、層間絶縁膜１４上に、レジストパターン１５を形成する。このレジストパターン１５は、層間絶縁膜１４のビアホール形成領域１４ａに対応した部分に開口部Ｈを有する。図５（ｂ）は、この状態を示す図である。
【０００４】
次に、レジストパターン１５をマスクにして、異方性ドライエッチング処理を行い、層間絶縁膜１４に下層アルミ配線１３の一部が露出したビアホールＶを形成する。
そして、図５（ｃ）に示すように、レジストパターン１５をアッシング処理によって除去した後、層間絶縁膜１４上に、ビアホールＶを介して下層アルミ配線１３と電気的に接続する上層アルミ配線１６を形成する。
【０００５】
ところで、このような方法でビアホールＶを形成する場合には、通常、エッチング処理を行う層間絶縁膜１４の設計上の厚さや、エッチング処理によって形成するビアホールＶの設計上の寸法（マスクパターンの開口寸法）に応じたエッチング時間を各ロット毎で固定して、エッチング処理が行われている。このため、ＣＭＰ処理後に下層アルミ配線３上に残される層間絶縁膜４の膜厚がウエハ面内や同一ロットのウエハ間で変動した場合には、ビアホールＶに過剰エッチングやエッチング不足が生じる場合がある。その結果、ウエハ面内や同一ロットのウエハ間でビアホールＶの抵抗値が不均一になり、半導体装置の製品性能を均一に保てなくなる。
【０００６】
特許文献１では、下層アルミ配線上にプラズマ窒化膜からなるエッチングストッパー層を設けることにより、ビアホール開口時に過剰エッチングやエッチング不足を生じ難くする方法が提案されている。
【特許文献１】特開２００２−１９０５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載の方法では、下層アルミ配線上にエッチングストッパー層を設けているため、工程数、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）、および製造コストが増大するという問題がある。すなわち、この特許文献１に記載の方法には、層間絶縁膜にビアホールを形成する際の作業効率およびコストの点でさらなる改善の余地があった。
【０００８】
そこで、本発明は、下層配線と上層配線との間を電気的に接続するための開口部を、過剰エッチングやエッチング不足を生じることなく、効率よく且つ低コストで形成できる半導体装置の製造方法を提供することを課題としている。
【課題を解決するための手段】
【０００９】
このような課題を解決するために、本発明に係る第１の半導体装置の製造方法は、下層配線と上層配線との間に積層された層間絶縁膜に、前記下層配線および上層配線間を電気的に接続するための開口部を形成する方法であって、前記下層配線上に、前記層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を平坦化する工程と、平坦化された後の前記層間絶縁膜上に、前記開口部の形成領域に対応した部分が開口したマスクパターンを形成する工程と、平坦化された後の前記層間絶縁膜の厚さを測定する工程と、前記厚さに基づいてエッチング条件を設定する工程と、前記設定された条件で、前記マスクパターンを用いてエッチングを行い、前記開口部を形成する工程と、を備えたことを特徴とするものである。
【００１０】
本発明に係る第１の半導体装置の製造方法において、前記エッチングを行う装置内に膜厚測定装置を設置し、この膜厚測定装置を用いて前記層間絶縁膜の厚さを測定することが好ましい。
また、本発明に係る第２の半導体装置の製造方法は、下層配線と上層配線との間に積層された層間絶縁膜に、前記下層配線および上層配線間を電気的に接続するための開口部を形成する方法であって、前記下層配線上に、前記層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を平坦化する工程と、前記平坦化された後の前記層間絶縁膜上に、前記開口部の形成領域に対応した部分が開口したマスクパターンを形成する工程と、平坦化された後の前記層間絶縁膜の厚さと、前記マスクパターンの開口寸法とを測定する工程と、前記厚さと前記開口寸法に基づいてエッチング条件を設定する工程と、前記設定された条件で、前記マスクパターンを用いてエッチングを行い、前記開口部を形成する工程と、を備えたことを特徴とするものである。
【００１１】
本発明に係る第２の半導体装置の製造方法において、前記エッチングを行う装置内に膜厚測定装置および開口寸法測定装置を設置し、これらの装置を用いて前記層間絶縁膜の厚さと前記マスクパターンの開口寸法を測定することが好ましい。
本発明の第１および第２の半導体装置の製造方法では、エッチング処理と相関する層間絶縁膜の厚さやマスクパターンの開口寸法を測定して、これらの測定結果に基づいたエッチング条件で開口部を形成するようにした。これにより、層間絶縁膜の厚さに応じた最適な条件でエッチング処理が行えるため、上述した特許文献１に記載のエッチングストッパー層を形成することなく、開口部の過剰エッチングやエッチング不足を抑制できる。よって、開口部を効率よく且つ低コストで形成できる。
【００１２】
また、本発明の第１および第２の半導体装置の製造方法において、エッチングを行う装置内に膜厚測定装置や開口寸法測定装置を設置し、これらの装置を用いて層間絶縁膜の厚さやマスクパターンの開口寸法を測定すれば、上述したエッチングストッパー層を設ける場合と比べて、工程数、ＴＡＴ、および製造コストをさらに削減できる。よって、開口部をさらに効率よく且つ低コストで形成できる。
【００１３】
なお、本発明において下層配線とは、例えば、アルミ等の金属からなる配線や、シリコンウエハまたはＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のシリコン層に導電型不純物が拡散されて形成される不純物拡散層、およびポリシリコンに導電型不純物が添加されてパターニングされた電極を指す。
また、本発明において上層配線とは、例えば、アルミ等の金属からなる金属配線を指す。
【００１４】
さらに、本発明においてエッチングの条件とは、例えば、エッチング時間、ガス流量、ＲＦ（高周波）パワー、圧力、基板温度を指す。
さらに、本発明において層間絶縁膜の厚さは、例えば、下層配線の上面から層間絶縁膜の上面までの厚さとしてもよいし、下層配線の下面から層間絶縁膜の上面までの厚さとしてもよい。また、本発明で用いる膜厚測定装置としては、例えば、光干渉式膜厚測定装置や、分光エリプソメトリ法膜厚測定装置が挙げられる。
【００１５】
さらに、本発明において前記マスクパターンの開口寸法は、例えば、開口部の最大径もしくは最小径としてもよいし、開口部の面積としてもよい。また、本発明で用いる開口寸法測定装置としては、例えば、ＳＥＭ（走査型電子顕微鏡）を用いた開口寸法測定装置や、光波干渉式寸法測定装置が挙げられる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を参照しながら説明する。
〔第１実施形態〕
図１は、本発明の第１実施形態に係る半導体装置の製造方法で使用するエッチング装置を示す模式図である。
このエッチング装置は、図１に示すように、チャンバ１と、ガス供給口２と、ガス排出口３と、ステージ４と、膜厚測定装置５と、制御装置６と、シャッター７と、を備えている。
【００１７】
膜厚測定装置５は、光入出射口５１と、データ処理部５２と、表示部５３と、を備えている。データ処理部５２では、公知の光干渉法に基づいて、測定膜の上面で反射した光と、測定膜が積層されていない部分で反射した光との干渉縞のずれを算出することにより、膜厚の測定が行われる。表示部５３では、データ処理部５２で測定された膜厚のデータが表示されるとともに、ステージ４上に載置された試料の状態を確認できる。
【００１８】
制御装置６では、ガス供給口２およびガス排出口３からのガス量、ステージ４の温度、およびエッチング時間を制御することにより、エッチング条件の調節が行われる。また、エッチング時間は、膜厚測定装置５のデータ処理部５２から送信された膜厚のデータに基づいて、調節可能となっている。
シャッター７は、膜厚測定装置５の光入出射口５１とチャンバ１との間に設けられており、膜厚測定時にのみ開かれるようになっている。
【００１９】
次に、このようなエッチング装置を用いた半導体装置の製造方法について説明する。
図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２中において上述した図５と同じ部分には、同じ符号を付して説明した。
まず、公知の技術により、ＭＯＳトランジスタ２０が形成されたシリコンウエハ１１上に、下部層間絶縁膜１２および下層アルミ配線（下層配線）１３を形成する。ここで、ＭＯＳトランジスタ２０のゲート電極２０ａおよびソース・ドレイン領域２０ｂ，２０ｃは、下部層間絶縁膜１２に開口したコンタクトホールＣを介して、それぞれ下層アルミ配線１３と電気的に接続されている。
【００２０】
次に、下層アルミ配線１３まで形成されたシリコンウエハ１１を、公知のＣＶＤ装置内に設置して、下層アルミ配線１３上に層間絶縁膜１４を形成する。図２（ａ）は、この状態を示す図である。
次に、層間絶縁膜１４が形成されたシリコンウエハ１１を、公知のＣＭＰ装置内に設置して、層間絶縁膜１４の上面を平坦化する。
【００２１】
次に、層間絶縁膜１４の上面が平坦化されたシリコンウエハ１１を、公知のレジスト塗布装置内に設置して、層間絶縁膜１４上にフォトレジストを塗布する。次に、フォトレジストが塗布されたシリコンウエハ１１を、公知の露光装置内に設置する。そして、公知のフォトリソグラフィ技術により、層間絶縁膜１４上にレジストパターン（マスクパターン）１５を形成する。このレジストパターン１５は、層間絶縁膜１４のビアホール形成領域１４ａに対応した部分に開口部Ｈを有する。図２（ｂ）は、この状態を示す図である。
【００２２】
次に、レジストパターン１５が形成されたシリコンウエハ１１を、図１に示すエッチング装置内のステージ４上に設置する。次に、エッチング装置内のシャッター７を開けて、膜厚測定装置５の光入出射口５１からレジストパターン１５の開口部Ｈに光を照射する。そして、膜厚測定装置５のデータ処理部５２において、下層アルミ配線１３の上面から層間絶縁膜１４の上面までの厚さＷ１（以下、「層間絶縁膜１４の厚さＷ１」と記す。）が測定される。
【００２３】
なお、膜厚測定装置５による層間絶縁膜１４の厚さＷ１の測定は、シリコンウエハ１１の中心部に形成されたレジストパターン１５の開口部Ｈと、この中心部を囲む４箇所の開口部Ｈとの合計５箇所で行われる。
次に、測定された層間絶縁膜１４の厚さＷ１は、膜厚測定装置５のデータ処理部５２から、制御装置６に送信される。そして、制御装置６では、エッチング装置のエッチングレートと、レジストパターン１５の５箇所の開口部Ｈで測定された層間絶縁膜１４の厚さＷ１の平均値とに基づいて、ビアホール（開口部）Ｖを形成するために最適なエッチング時間が設定される。
【００２４】
次に、レジストパターン１５をマスクとして、設定されたエッチング時間で異方性ドライエッチング処理を行う。そして、層間絶縁膜１４に下層アルミ配線１３の一部が露出したビアホールＶを形成する。その後、公知のアッシング技術によって、レジストパターン１５を除去する。図２（ｃ）は、この状態を示す図である。
次に、ビアホールＶが形成された後のシリコンウエハ１１を、公知のスパッタリング装置内に設置して、層間絶縁膜１４上にアルミ膜を形成する。次に、公知のレジスト塗布装置、露光装置、およびエッチング装置を経てアルミ膜にパターニングを行い、層間絶縁膜１４上に、上層アルミ配線（上層配線）１６を形成する。図２（ｄ）は、この状態を示す図である。
【００２５】
すなわち、第１実施形態に係る半導体装置の製造方法では、同一ロットのシリコンウエハ１１毎に、ＣＭＰ処理後の下層アルミ配線１３上に残された層間絶縁膜１４の厚さＷ１を測定し、この厚さＷ１に基づいて設定された最適時間のエッチング処理を行うようにした。これにより、ＣＭＰ処理後の層間絶縁膜１４の厚さＷ１にロット間でバラツキが生じても、それぞれの厚さＷ１の層間絶縁膜１４に最適なエッチング処理が行える。したがって、ビアホールＶの過剰エッチングやエッチング不足が生じ難くなり、ロット間におけるビアホールＶの抵抗値を均一に保持できる。
【００２６】
また、エッチング装置内に膜厚測定装置５を備えたことにより、ビアホールＶを形成する際の工程数、ＴＡＴ、および製造コストを、従来のエッチングストッパー層を設ける場合と比べて大幅に削減できる。
〔第２実施形態〕
図３は、本発明の第２実施形態に係る半導体装置の製造方法で使用するエッチング装置を示す模式図である。
【００２７】
このエッチング装置は、図３に示すように、第１実施形態で示したエッチング装置に加えて開口径測定装置（開口寸法測定装置）８を備えるとともに、第１実施形態で示した制御装置６の代わりに制御装置９を備えている。
開口径測定装置８は、カメラ８１と、データ処理部８２と、表示部８３と、を備えている。データ処理部８２では、カメラ８１で撮影された測定膜の開口部において最大径の測定が行われる。表示部８３では、データ処理部８２で測定された開口部の最大径が表示されるとともに、ステージ４上に載置されたシリコンウエハ１１の状態を確認できる。
【００２８】
制御装置９では、上述した第１実施形態と同様に、ガス供給口２およびガス排出口３からのガス量、ステージ４の温度、およびエッチング時間を制御することにより、エッチング条件の調節が行われる。また、エッチング時間は、膜厚測定装置５のデータ処理部５２から送信される膜厚と、開口径測定装置８のデータ処理部８２から送信される測定膜の開口部の最大径とに基づいて、調節可能となっている。
【００２９】
シャッター７は、膜厚測定装置５の光入出射口５１および開口径測定装置８のカメラ８１と、チャンバ１との間に設けられており、膜厚測定時と開口径測定時にのみ開かれるようになっている。
次に、このようなエッチング装置を用いた半導体装置の製造方法について説明する。
図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、図４中において上述した図５と同じ部分には、同じ符号を付して説明した。
【００３０】
まず、上述した第１実施形態と同様の手順で、シリコンウエハ１１の上方に形成した層間絶縁膜１４の上面を平坦化した後に、層間絶縁膜１４のビアホール形成領域１４ａに対応した部分に開口部Ｈを有するレジストパターン１５を形成する。図４（ａ）は、この状態を示す図である。
次に、レジストパターン１５が形成されたシリコンウエハ１１を、図３に示すエッチング装置内のステージ４上に設置する。次に、エッチング装置内のシャッター７を開けて、上述した第１実施形態と同様に、膜厚測定装置５のデータ処理部５２において、層間絶縁膜１４の厚さＷ１が測定される。
【００３１】
続いて、開口径測定装置８のカメラ８１で、レジストパターン１５に形成された開口部Ｈを撮影する。そして、撮影された画像から、データ処理装置８２において、レジストパターン１５に形成された開口部Ｈの最大径Ｗ２（以下、「レジストパターン１５の最大径Ｗ２」と記す。）が測定される。なお、開口径測定装置８によるレジストパターン１５の最大径Ｗ２の測定は、シリコンウエハ１１の中心部の開口部Ｈと、この中心部を囲む４箇所の開口部Ｈとの合計５箇所で行われる。
【００３２】
次に、層間絶縁膜１４の厚さＷ１とレジストパターン１５の最大径Ｗ２は、それぞれ膜厚測定装置５および開口径測定装置８のデータ処理部５２，８２から、制御装置９に送信される。そして、制御装置９では、エッチング装置のエッチングレートと、レジストパターン１５の５箇所の開口部Ｈで測定された層間絶縁膜１４の厚さＷ１およびレジストパターン１５の最大径Ｗ２の各平均値に基づいて、ビアホールＶを形成するために最適なエッチング時間が設定される。
【００３３】
次に、レジストパターン１５をマスクとして、設定されたエッチング時間で異方性ドライエッチング処理を行う。そして、層間絶縁膜１４に下層アルミ配線１３の一部が露出したビアホールＶを形成する。その後、第１実施形態と同様に、レジストパターン１５を除去する。図４（ｂ）は、この状態を示す図である。
その後、上述した第１実施形態と同様の手順で、層間絶縁膜１４上に上層アルミ配線１６を形成する。図４（ｃ）は、この状態を示す図である。
【００３４】
すなわち、第２実施形態に係る半導体装置の製造方法では、同一ロットのシリコンウエハ１１毎に、ＣＭＰ処理後の下層アルミ配線１３上に残された層間絶縁膜１４の厚さに加えてレジストパターン１５の最大径Ｗ２も測定し、これらに基づいて設定された最適時間のエッチング処理を行うようにした。これにより、ＣＭＰ処理後の層間絶縁膜１４の厚さＷ１にロット間でバラツキが生じても、それぞれの厚さＷ１の層間絶縁膜１４により最適なエッチング処理が行える。したがって、ビアホールＶの過剰エッチングやエッチング不足が生じ難くなるため、ロット間におけるビアホールＶの抵抗値を均一に保持できる。
【００３５】
また、エッチング装置内に膜厚測定装置５と開口径測定装置８とを備えたことにより、ビアホールＶを形成する際の工程数、ＴＡＴ、および製造コストを、従来のエッチングストッパー層を設ける場合と比べて大幅に削減できる。
なお、上述した第１および第２実施形態では、ビアホールＶを形成するためのエッチング処理を、層間絶縁膜１４の厚さＷ１やレジストパターン１５の最大径Ｗ２に基づく最適なエッチング時間で行うようにしたが、エッチング処理の条件はこれに限らない。例えば、層間絶縁膜１４の厚さＷ１やレジストパターン１５の最大径Ｗ２に基づいて、チャンバ１内のガス量や圧力、ＲＦパワー、或いはステージ４の温度を調節することで、エッチング条件を変更してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る半導体装置の製造方法で使用するエッチング装置の模式図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法で使用するエッチング装置の模式図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】従来の半導体装置の製造方法の一例を示す断面図。
【符号の説明】
【００３７】
１１…シリコンウエハ、５…膜厚測定装置、８…開口径測定装置（開口寸法測定装置）、１２…下部層間絶縁膜、１３…下層アルミ配線（下層配線）、１４…層間絶縁膜、１４ａ…ビアホール形成領域（開口部形成領域）、１５…レジストパターン（マスクパターン）、１６…上層アルミ配線（上層配線）、Ｖ…ビアホール（開口部）。
【図１】
2006060021.tif 000003
【図２】
2006060021.tif 000004
【図３】
2006060021.tif 000005
【図４】
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【図５】
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