(57)【要約】【課題】  チップ電源線の配線層を増加することなくメモリマクロに十分な電源を供給可能な半導体集積回路及び、チップ電源線の配線層を増加することなく十分な電源を受けられるメモリマクロを提供する。【解決手段】  ビット方向に複数配置されるメモリセルアレイブロック１１におけるセンスアンプ及びライトアンプ（センスアンプ／ライトアンプブロック１２）を、複数の異なるチップ電源線に接続するように配置したので、ビット方向に複数配置されるセンスアンプ／ライトアンプブロック１２に、同一のチップ電源線から電源が供給されることが防止され、複数の異なるチップ電源線から電源が供給される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイブロックごとにセンスアンプ及びライトアンプを具備したメモリマクロを搭載した半導体集積回路において、
ビット方向に複数配置される前記メモリセルアレイブロックにおける前記センスアンプ及び前記ライトアンプを、複数の異なるチップ電源線に接続するように配置したことを特徴とする半導体集積回路。
【請求項２】
前記センスアンプ及び前記ライトアンプは、ビット方向に隣接して配置された前記メモリセルアレイブロックごとに千鳥状に配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
メモリセルアレイブロックごとにセンスアンプ及びライトアンプを具備したメモリマクロにおいて、
ビット方向に複数配置される前記メモリセルアレイブロックにおける前記センスアンプ及び前記ライトアンプを、複数の異なるチップ電源線に接続するように配置したことを特徴とするメモリマクロ。
【請求項４】
前記センスアンプ及び前記ライトアンプは、ビット方向に隣接して配置された前記メモリセルアレイブロックごとに千鳥状に配置されていることを特徴とする請求項３記載のメモリマクロ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、メモリセルアレイブロックごとにセンスアンプ及びライトアンプを具備したメモリマクロを搭載した半導体集積回路及びそのメモリマクロに関する。
【背景技術】
【０００２】
近年のシステムＬＳＩ（Large Scale Integration）の大規模化、高機能化に伴い、所定の機能を有する回路ブロック（以下マクロと呼ぶ）ごとに回路設計を行い、システムＬＳＩの開発期間を短縮することが行われている。ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）なども、メモリセルアレイブロックごとにセンスアンプ、ライトアンプを含むようなメモリマクロとして扱われている。
【０００３】
図５は、従来のメモリマクロの構成例を示す図である。
図のように、メモリマクロ５０は、メモリセルアレイブロック５１と、そのメモリセルアレイブロック５１内のメモリセル（図示せず）のデータを読み出すためのセンスアンプやデータを書き込むためのライトアンプが配置されるセンスアンプ／ライトアンプブロック５２を有している。これらは、規則正しくワード線が配列される方向（ワード方向）及び、メモリセルアレイブロック５１内のワード線を駆動するためのワード線バッファ５３を介してビット線が配列される方向（ビット方向）に配置されている。さらに、列ごとにメモリマクロ５０からのデータの入出力を行うＩ／Ｏ部５４と、アドレスレジスタやパルスジェネレータを内蔵したコントロール回路部５５とを有している。
【０００４】
センスアンプ／ライトアンプブロック５２は、１０２４ワードの３２ビットのメモリセルアレイブロック５１の場合、例えば、それぞれ３２個のセンスアンプ、ライトアンプを有する。
【０００５】
なお、センスアンプ／ライトアンプブロック５２は、高集積化のため、例えば、センスアンプをビット線方向に１つおきにずらし、ビット線の両側に交互にセンスアンプを配置したような構成となっている（例えば特許文献１、２参照。）。
【０００６】
このようなメモリマクロ５０を駆動するために、繰り返し配置されるセンスアンプ／ライトアンプブロック５２に対して、半導体集積回路（チップ）のチップ電源線より電源ＶＤＤと、基準電源ＶＳＳを供給する。
【０００７】
図６は、従来のメモリマクロのビット方向へチップ電源線が配列された例を示す図である。
チップ電源線６０ａ、６０ｂは、例えば、チップの外周部にリング状に設けられる基幹電源配線であるチップリングから、それぞれ電源ＶＤＤと、基準電源ＶＳＳをメモリマクロ５０へ供給する電源線である。そしてコンタクト６１ａ、６１ｂによって、下層のセンスアンプ／ライトアンプブロック５２の電源端子及び基準電源端子に接続して電源を供給している。
【０００８】
メモリマクロ５０のビット方向にチップ電源線６０ａ、６０ｂが配列している場合、図６の例では、１つのメモリセルアレイブロック５１のセンスアンプ／ライトアンプブロック５２に対して３対のチップ電源線６０ａ、６０ｂによって電源ＶＤＤ、基準電源ＶＳＳを供給している。このような配置の場合、多くのチップ電源線６０ａ、６０ｂからセンスアンプ／ライトアンプブロック５２へのコンタクトが可能であり、十分な電源の供給が可能となっている。
【０００９】
図７は、従来のメモリマクロのワード方向へチップ電源線が配列された例を示す図である。
チップ電源線７０ａ、７０ｂが、例えばチップリングから、電源ＶＤＤ、基準電源ＶＳＳをメモリセルアレイブロック５１ａのセンスアンプ／ライトアンプブロック５２ａへ供給する。この場合、センスアンプ／ライトアンプブロック５２ａに対し、それぞれ電源ＶＤＤ、基準電源ＶＳＳを供給するチップ電源線７０ａ、７０ｂは、図６の配置と比べて少ない本数でしか配置できない。これは、センスアンプ／ライトアンプブロック５２ａは、ワード方向に短く、ビット方向に長くレイアウトされるからである。
【００１０】
図７の場合、チップ電源線７０ａは２つのコンタクト７１ａによって、例えば電源ＶＤＤをセンスアンプ／ライトアンプブロック５２ａに供給し、チップ電源線７０ｂは２つのコンタクト７１ｂによって、例えば基準電源ＶＳＳをセンスアンプ／ライトアンプブロック５２ａに供給している。さらに、従来のメモリマクロ５０は、センスアンプ／ライトアンプブロック５２ａ、５２ｂがビット方向に一直線上に並んでいることから、同一のチップ電源線７０ａにより、ワード線バッファ５３を介してビット方向に隣接するメモリセルアレイブロック５１ｂのセンスアンプ／ライトアンプブロック５２ｂに対して、コンタクト７１ｃを介して、例えば電源ＶＤＤが供給され、同様にチップ電源線７０ｂにより、コンタクト７１ｄを介して、例えば基準電源ＶＳＳが供給される。
【００１１】
従来、図６、図７のようなチップ電源線を網の目状にコンタクトによって組み合わせ、２層以上の配線層としてメモリマクロ５０の上層に形成しており、メモリマクロ５０に対し十分な電源を供給できるようにしていた。
【００１２】
図８は、網の目状に配置したチップ電源線の例を示している。
例えば、メモリマクロ５０がメタル４層の構成であるとすると、メタル４層目に電源端子、基準電源端子がある。このとき、例えば、横方向のチップ電源線８０をメタル５層目のチップ全面に、縦方向のチップ電源線８１をメタル６層目のチップ全面に配線する。これらのチップ電源線８０、８１は、コンタクト８２によって接続される。
【００１３】
ただし、近年メモリマクロ自体の配線層の数も増加しており、チップ単価を安くするためにチップ電源線による配線層の数を少なくする必要が生じている。そこでメモリマクロの上層１層だけでも、十分な電源を供給できるような構成が望まれている。
【特許文献１】特開平１０−３０２４７０号公報（段落番号〔０００４〕，第３図）
【特許文献２】特開２００４−６２９９７号公報（段落番号〔０００５〕，第８図）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
通常、メモリマクロなどのマクロは、レイアウトの都合などにより、チップに対して所望に回転されるなどして配置される。
しかし、従来のメモリマクロ５０のように、センスアンプ／ライトアンプブロック５２ａ、５２ｂがビット方向に一直線上に並んでいると、図７のようにチップ電源線７０ａ、７０ｂが配列される場合に、センスアンプ／ライトアンプブロック５２ａ、５２ｂに十分に電源が供給できないという問題が生ずる。メモリマクロ５０において、メモリセルアレイブロックを１０２４ワードの３２ビットとすると、読み出しや書き込み動作の際に、例えば、３２個のセンスアンプやライトアンプが同時に動作し、電流を消費する。このとき十分に電源が供給されていないと、電源ノイズの影響を受けやすくなり、メモリマクロが正常に動作できなくなる恐れがあった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、チップ電源線の配線層を増加することなくメモリマクロに十分な電源を供給可能な半導体集積回路及び、チップ電源線の配線層を増加することなく十分な電源を受けられるメモリマクロを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では上記問題を解決するために、メモリセルアレイブロックごとにセンスアンプ及びライトアンプを具備したメモリマクロを搭載した半導体集積回路において、図１に示すように、ビット方向に複数配置されるメモリセルアレイブロック１１におけるセンスアンプ及びライトアンプ（センスアンプ／ライトアンプブロック１２）を、複数の異なるチップ電源線に接続するように配置したことを特徴とする半導体集積回路が提供される。
【００１７】
上記の構成によれば、ビット方向に複数配置されるメモリセルアレイブロック１１におけるセンスアンプ及びライトアンプ（センスアンプ／ライトアンプブロック１２）を、複数の異なるチップ電源線に接続するように配置したので、ビット方向に複数配置されるセンスアンプ／ライトアンプブロック１２に、同一のチップ電源線から電源が供給されることが防止され、複数の異なるチップ電源線から電源が供給される。
【発明の効果】
【００１８】
本発明は、ビット方向に複数配置されるメモリセルアレイブロックにおけるセンスアンプ及びライトアンプを、複数の異なるチップ電源線に接続するように配置したので、ビット方向に複数配置されるメモリセルアレイブロックにおけるセンスアンプ及びライトアンプに、同一のチップ電源線から電源が供給されることが防止され、複数の異なるチップ電源線から電源が供給されるので、メモリマクロに対して十分な電源を供給することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の実施の形態の半導体集積回路に搭載されるメモリマクロの構成を示す図である。
【００２０】
メモリマクロ１０は、メモリセルアレイブロック１１と、そのメモリセルアレイブロック１１内のメモリセル（図示せず）のデータを読み出すためのセンスアンプや、データを書き込むためのライトアンプが配置されるセンスアンプ／ライトアンプブロック１２とを有し、これらが規則正しく配置された構成となっている。さらに、列ごとにメモリマクロ１０からのデータの入出力を行うＩ／Ｏ部１４と、アドレスレジスタやパルスジェネレータを内蔵したコントロール回路部１５とを有している。
【００２１】
本発明の実施の形態のメモリマクロ１０は、従来と異なり、メモリセルアレイブロック１１のビット線が配列される方向（ビット方向）には、メモリセルアレイブロック１１内のワード線を駆動するためのワード線バッファ１３を介して、センスアンプ／ライトアンプブロック１２が複数の異なるチップ電源線に接続するように（つまり、一直線上に並ばないように）配置されている。
【００２２】
図１で示すメモリマクロ１０では、図中の上部から、メモリセルアレイブロック１１、センスアンプ／ライトアンプブロック１２の順番で配置する列と、センスアンプ／ライトアンプブロック１２、メモリセルアレイブロック１１の順番で配置する列とを設けており、センスアンプ／ライトアンプブロック１２が千鳥状に配置されるような構成としている。
【００２３】
なお、図１では、メモリセルアレイブロック１１及びセンスアンプ／ライトアンプブロック１２をワード方向に４つ、ビット方向に２つずつ配置しているが、これに限定されない。例えば、メモリセルアレイブロック１１、センスアンプ／ライトアンプブロック１２の順番で配置する列と、センスアンプ／ライトアンプブロック１２、メモリセルアレイブロック１１の順番で配置する列とを３列以上交互に繰り返し配置する千鳥状配置としてもよい。これにより、ビット方向のセンスアンプ／ライトアンプブロック１２が複数の異なるチップ電源線に接続するようなメモリマクロ１０を、所望の数のメモリセルアレイブロック１１及びセンスアンプ／ライトアンプブロック１２で構成することができる。
【００２４】
また、必ずしもメモリセルアレイブロック１１、センスアンプ／ライトアンプブロック１２の順番で配置した列とセンスアンプ／ライトアンプブロック１２、メモリセルアレイブロック１１の順番で配置した列とを交互に繰り返して配置する必要はなく、２つずつ繰り返して配置したり、３つずつ繰り返して配置したりするようにしてもよい。すなわち、ビット方向に設けられる複数のセンスアンプ／ライトアンプブロック１２において、上記の２種類の列が同数あるようにすれば、１つのチップ電源線で電源を供給する場合の２倍の電源を供給することができる。
【００２５】
図２は、チップ上にメモリマクロを配置した一例を示す図である。
図１で示したようなメモリマクロ１０は、チップ２０上に図１を９０℃回転させて配置した場合（メモリマクロ１０ａ）や、図１の通りに配置した場合（メモリマクロ１０ｂ）など、様々に配置される。チップ２０の外周部には、基幹電源配線であるチップリング２１が設けられており、ここからチップ２０内へチップ電源線２２が、例えば横方向に一層配線される。メモリマクロ１０ａ、１０ｂへは、このチップ電源線２２からコンタクトを介して電源が供給される。
【００２６】
図３は、メモリマクロのビット方向へチップ電源線が配列された例を示す図であり、図２のメモリマクロ１０ａのような配置の場合について示している。
メモリマクロ１０ａには、ビット方向に図２のチップ電源線２２が配列されている。メモリセルアレイブロック１１ａのセンスアンプ／ライトアンプブロック１２ａには、チップ電源線２２ａ、２２ｂにより、それぞれ電源ＶＤＤと基準電源ＶＳＳとが、コンタクト３０ａ、３０ｂを介して供給される。例えば、メモリマクロ１０ａがメタル４層の構成で、メタル４層目に電源端子、基準電源端子がある場合には、メタル５層目のチップ全面にチップ電源線２２を配置し、コンタクト３０ａ、３０ｂによりセンスアンプ／ライトアンプブロック１２ａの電源端子及び基準電源端子に接続して電源を供給する。
【００２７】
一方、ワード線バッファ１３を介してビット方向に隣接するメモリセルアレイブロック１１ｂのセンスアンプ／ライトアンプブロック１２ｂにも同様に、チップ電源線２２ｃ、２２ｄにより、それぞれ電源ＶＤＤと基準電源ＶＳＳとが、コンタクト３０ｃ、３０ｄを介して供給される。
【００２８】
このように、ビット方向にチップ電源線２２が配列された場合には、センスアンプ／ライトアンプブロック１２ａへは、図３では、３対のチップ電源線２２ａ、２２ｂからの電源供給としているが、実際には多くのチップ電源線２２ａ、２２ｂからの電源の供給が可能となっている。ビット方向に隣接するセンスアンプ／ライトアンプブロック１２ｂに対しても同様であり、従来と同様に十分な電源供給が可能である。
【００２９】
図４は、メモリマクロのワード方向へチップ電源線が配列された例を示す図であり、図２のメモリマクロ１０ｂのような配置の場合について示している。
メモリマクロ１０ｂには、ワード方向に図２で示したようなチップ電源線２２が配列されている。メモリセルアレイブロック１１ｃのセンスアンプ／ライトアンプブロック１２ｃには、チップ電源線２２ｅ、２２ｆの対により、電源ＶＤＤと基準電源ＶＳＳとが、コンタクト３０ｅ、３０ｆを介して供給される。一方、ワード線バッファ１３を介してビット方向に隣接するセンスアンプ／ライトアンプブロック１２ｄには、チップ電源線２２ｇ、２２ｈの対により、電源ＶＤＤと基準電源ＶＳＳとが、コンタクト３０ｇ、３０ｈを介して供給される。これにより、ビット方向のセンスアンプ／ライトアンプブロック１２ｃ、１２ｄには、異なるチップ電源線２２の対により、電源ＶＤＤ及び基準電源ＶＳＳが供給されることになる。つまり、本発明の実施の形態のメモリマクロ１０によれば、図７の従来のメモリマクロのように、センスアンプ／ライトアンプブロック５２ａ、５２ｂがビット方向に一直線上に配置されている場合と比べて、２倍の電源を供給することができる。
【００３０】
このように、ビット方向に複数配置されるメモリセルアレイブロック１１におけるセンスアンプ／ライトアンプブロック１２を、複数の異なるチップ電源線２２に接続するように配置したので、メモリマクロ１０のワード方向へチップ電源線２２が配列された場合でも、ビット方向に複数配置されるメモリセルアレイブロック１１におけるセンスアンプ／ライトアンプブロック１２に、同一のチップ電源線２２から電源が供給されることが防止される。そして、複数の異なるチップ電源線（チップ電源線２２ｅ、２２ｆとチップ電源線２２ｇ、２２ｈ）から電源が供給されるので、メモリマクロ１０の上層にチップ電源線のための配線層を１層としても、メモリマクロ１０に対して十分な電源を供給することができ、電源ノイズの影響を小さくすることができ、メモリマクロ１０の誤動作を防止することができる。
【００３１】
なお、上記ではチップ電源線の配線層を１層としたが、従来のように、チップ電源線を網の目状にコンタクトによって組み合わせ、２層以上の配線層としてメモリマクロ１０の上層に設けるようにしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態の半導体集積回路に搭載されるメモリマクロの構成を示す図である。
【図２】チップ上にメモリマクロを配置した一例を示す図である。
【図３】メモリマクロのビット方向へチップ電源線が配列された例を示す図である。
【図４】メモリマクロのワード方向へチップ電源線が配列された例を示す図である。
【図５】従来のメモリマクロの構成例を示す図である。
【図６】従来のメモリマクロのビット方向へチップ電源線が配列された例を示す図である。
【図７】従来のメモリマクロのワード方向へチップ電源線が配列された例を示す図である。
【図８】網の目状に配置したチップ電源線の例を示している。
【符号の説明】
【００３３】
１０  メモリマクロ
１１  メモリセルアレイブロック
１２  センスアンプ／ライトアンプブロック
１３  ワード線バッファ
１４  Ｉ／Ｏ部
１５  コントロール回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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