(57)【要約】【課題】  優れた特性を有し，常温で製造可能であり，活性層とソースおよびドレイン電極間のコンタクト抵抗が改善され，多数の異種ＴＦＴの同時形成工程を簡単にする薄膜トランジスタおよびこれを備えたフラットパネルディスプレイ装置を提供する。【解決手段】  少なくとも一つのナノ粒子１２を有する少なくとも２層のナノ粒子層１１ａ，１１ｂを含む活性層１１と，活性層１１から絶縁されるゲート電極１４と，活性層１１のいずれか１層のナノ粒子層１１ａまたは１１ｂとコンタクトされるソースおよびドレイン電極１６と，を含み，ナノ粒子層１１ａ，１１ｂ間には絶縁層１１ｃが介在される。【選択図】    図１
2006032906.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのナノ粒子を有する少なくとも２層のナノ粒子層を含む活性層と；
前記活性層から絶縁されたゲート電極と；
前記活性層のいずれか１層のナノ粒子層と接するソース電極およびドレイン電極と；を含み，
前記ナノ粒子層間には絶縁層が介在されることを特徴とする，薄膜トランジスタ。
【請求項２】
前記活性層は，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を含むことを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項３】
前記活性層は，Ｎ型ナノ粒子からなったＮ型ナノ粒子層を含むことを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ナノ粒子層のうち，１のナノ粒子層のナノ粒子は他のナノ粒子層のナノ粒子とは異なる方向に伸びていることを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項５】
前記ナノ粒子層のナノ粒子は同一方向に伸びていることを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項６】
前記薄膜トランジスタはＣＭＯＳ薄膜トランジスタであり，
前記ＣＭＯＳ薄膜トランジスタは，
Ｐ型ナノ粒子からなったＰ型ナノ粒子層を有するＰ型活性層と，前記Ｐ型活性層のＰ型ナノ粒子層と接するソース電極およびドレイン電極とを含むＰ型薄膜トランジスタと；
Ｎ型ナノ粒子からなったＮ型ナノ粒子層を有するＮ型活性層と，前記Ｎ型活性層のＮ型ナノ粒子層と接するソース電極およびドレイン電極とを含むＮ型薄膜トランジスタと；を含み，
前記Ｐ型活性層と前記Ｎ型活性層は互いに異なる層に位置し，Ｐ型活性層とＮ型活性層の間には前記絶縁層が介在されることを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項７】
前記Ｐ型活性層は前記Ｐ型ナノ粒子層および前記Ｎ型ナノ粒子層を含み，前記Ｎ型活性層は前記Ｐ型ナノ粒子層および前記Ｎ型ナノ粒子層を含むことを特徴とする，請求項６に記載の薄膜トランジスタ。
【請求項８】
前記ナノ粒子のうち，少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッドまたはナノリボンのいずれか一つであることを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項９】
前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，前記各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項１０】
前記活性層のチャンネル方向は，前記ソース電極およびドレイン電極と接するナノ粒子層のナノ粒子が伸びる方向に平行であることを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項１１】
前記少なくとも一つのナノ粒子は，コア部と前記コア部を取り囲む酸化皮膜とを含み，前記ソース電極およびドレイン電極は前記少なくとも一つのナノ粒子のコア部と接することを特徴とする，請求項１に記載の薄膜トランジスタ。
【請求項１２】
少なくとも二つの異種薄膜トランジスタが互いに電気的に連結された電子装置であって，
前記各薄膜トランジスタは，
少なくとも一つのナノ粒子を有するナノ粒子層を含む活性層と，
前記活性層から絶縁されるゲート電極と，
前記活性層の前記ナノ粒子層と接するソース電極およびドレイン電極と，
前記薄膜トランジスタの前記活性層間に介在される絶縁層とを含み，
各薄膜トランジスタの活性層が薄膜トランジスタの種類別に互いに異なる層に位置し，前記の互いに異なる層に位置する活性層の間に前記の絶縁層が介在されることを特徴とする，電子装置。
【請求項１３】
前記異種の薄膜トランジスタのチャンネル方向が互いに異なることを特徴とする，請求項１２に記載の電子装置。
【請求項１４】
前記薄膜トランジスタのうち，少なくとも二つの異種薄膜トランジスタはＰ型薄膜トランジスタおよびＮ型薄膜トランジスタであることを特徴とする，請求項１２に記載の電子装置。
【請求項１５】
前記異種の薄膜トランジスタのナノ粒子は層別に互いに異なる方向に伸びていることを特徴とする，請求項１２に記載の電子装置。
【請求項１６】
前記異種の薄膜トランジスタのナノ粒子は層別に互いに平行な方向に伸びていることを特徴とする，請求項１２に記載の電子装置。
【請求項１７】
前記ナノ粒子のうち，少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッド，またはナノリボンのいずれか一つであることを特徴とする，請求項１２に記載の電子装置。
【請求項１８】
前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，前記ナノ粒子は互いに平行に配列されることを特徴とする，請求項１２に記載の電子装置。
【請求項１９】
前記ソース電極およびドレイン電極と接するナノ粒子層を有する活性層のチャンネル方向は，前記ナノ粒子が伸びる方向に平行であることを特徴とする，請求項１２に記載の電子装置。
【請求項２０】
前記少なくとも一つのナノ粒子はコア部および前記コア部を取り囲む酸化皮膜を含み，前記ソースおよびドレイン電極は前記少なくとも一つのナノ粒子の前記コア部と接することを特徴とする，請求項１２に記載の電子装置。
【請求項２１】
基板と，
前記基板上に設けられ，それぞれ多数の選択駆動回路を有する多数の画素を含む発光領域と；を含んでなり，
前記各選択駆動回路は少なくとも一つの薄膜トランジスタを含み，前記薄膜トランジスタは，
前記活性層から絶縁されるゲート電極と；
前記活性層のいずれか一つのナノ粒子層と接するソースおよびドレイン電極と；
少なくとも１のナノ粒子を有する少なくとも２層のナノ粒子層を含む活性層と；
を含み，
前記ナノ粒子層間には絶縁層が介在されることを特徴とする，フラットパネルディスプレイ装置。
【請求項２２】
前記活性層は，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を含むことを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項２３】
前記活性層は，Ｎ型ナノ粒子からなったＮ型ナノ粒子層を含むことを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項２４】
少なくとも一つの選択駆動回路に電気的に連結されるＣＭＯＳ薄膜トランジスタをさらに含み，
前記ＣＭＯＳ薄膜トランジスタは，
Ｐ型ナノ粒子からなったＰ型ナノ粒子層を有するＰ型活性層，および前記Ｐ型活性層のＰ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＰ型薄膜トランジスタと，
Ｎ型ナノ粒子からなったＮ型ナノ粒子層を有するＮ型活性層，および前記Ｎ型活性層のＮ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＮ型薄膜トランジスタと，を含み，
前記Ｐ型活性層と前記Ｎ型活性層は互いに異なる層に位置し，Ｐ型活性層とＮ型活性層の間に前記絶縁層が介在されていることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項２５】
前記Ｐ型活性層は前記Ｐ型ナノ粒子層および前記Ｎ型ナノ粒子層を含み，前記Ｎ型活性層は前記Ｐ型ナノ粒子層および前記Ｎ型ナノ粒子層を含むことを特徴とする，請求項２４に記載のフラットパネルディスプレイ装置。
【請求項２６】
前記各選択駆動回路は，少なくとも二つの異種薄膜トランジスタを含み，
前記ソース電極およびドレイン電極とコンタクトされる前記異種薄膜トランジスタのナノ粒子層は，それぞれ相違した層に設けられることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項２７】
前記各選択駆動回路の異種薄膜トランジスタのチャンネル方向は互いに異なることを特徴とする，請求項２６に記載のフラットパネルディスプレイ装置。
【請求項２８】
前記各選択駆動回路の少なくとも二つの薄膜トランジスタはＰ型薄膜トランジスタおよびＮ型薄膜トランジスタであることを特徴とする，請求項２６に記載のフラットパネルディスプレイ装置。
【請求項２９】
前記ナノ粒子層のなかで，一つのナノ粒子層のナノ粒子は，相違する層に設置されているナノ粒子層とは異なる方向に伸びていることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３０】
前記ナノ粒子層のナノ粒子は層別に互いに平行な方向に伸びていることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３１】
前記ナノ粒子のうち，少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッドまたはナノリボンのいずれか一つであることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３２】
前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，前記各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３３】
前記活性層のチャンネル方向は，前記ソース電極およびドレイン電極と接するナノ粒子層のナノ粒子が伸びる方向に平行であることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３４】
前記少なくとも一つのナノ粒子は，コア部と前記コア部を取り囲む酸化皮膜とを含み，前記ソースおよびドレイン電極は前記少なくとも一つのナノ粒子のコア部と接することを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３５】
前記各画素は有機電界発光素子を含み，前記有機電界発光素子は前記選択駆動回路に電気的に連結されることを特徴とする，請求項２１に記載のフラットパネルディスプレイ装置。
【請求項３６】
基板と，
前記基板上に設けられ，それぞれ多数の選択駆動回路を有する多数の画素を含む発光領域と，を含んでなり，
前記各選択駆動回路は少なくとも二つの異種薄膜トランジスタを含み，
前記選択駆動回路の各薄膜トランジスタは，
少なくとも一つのナノ粒子を有するナノ粒子層を含む活性層と；
前記活性層から絶縁されるゲート電極と；
前記活性層のナノ粒子層と接するソース電極およびドレイン電極と；
前記各選択駆動回路の薄膜トランジスタの活性層間に介在される絶縁層と；を含み，
絶縁層は互いに異なる層に位置する活性層の間に介在されることを特徴とする，フラットパネルディスプレイ装置。
【請求項３７】
前記各選択駆動回路の異種薄膜トランジスタのチャンネル方向は互いに異なることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項３８】
前記各選択駆動回路の少なくとも二つの異種薄膜トランジスタはＰ型薄膜トランジスタおよびＮ型薄膜トランジスタであることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項３９】
少なくとも一つの選択駆動回路に電気的に連結されるＣＭＯＳ薄膜トランジスタをさらに含み，
前記ＣＭＯＳ薄膜トランジスタは，
Ｐ型ナノ粒子からなったＰ型ナノ粒子層を有するＰ型活性層，および前記Ｐ型活性層のＰ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＰ型薄膜トランジスタと，
Ｎ型ナノ粒子からなったＮ型ナノ粒子層を有するＮ型活性層，および前記Ｎ型活性層のＮ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＮ型薄膜トランジスタと，
前記Ｐ型活性層と前記Ｎ型活性層間に介在される絶縁層と，を含み，
前記Ｐ型活性層と前記Ｎ型活性層は互いに異なる層に位置し，Ｐ型活性層とＮ型活性層の間には前記絶縁層が介在されることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４０】
前記異種の薄膜トランジスタのナノ粒子は層別に互いに異なる方向に伸びていることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４１】
前記異種の薄膜トランジスタのナノ粒子は層別に互いに平行する方向に伸びていることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４２】
前記少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッドまたはナノリボンのいずれか一つであることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４３】
前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，前記各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４４】
前記ソース電極およびドレイン電極と接するナノ粒子層を有する前記活性層のチャンネル方向は，前記ナノ粒子が伸びる方向に平行であることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４５】
前記少なくとも一つのナノ粒子は，コア部と前記コア部を取り囲む酸化皮膜とを含み，前記ソース電極およびドレイン電極は前記少なくとも一つのナノ粒子のコア部と接することを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【請求項４６】
前記各画素は有機電界発光素子を含み，前記有機電界発光素子は前記選択駆動回路に電気的に連結されることを特徴とする，請求項３６に記載のフラットパネルディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ，電子装置およびフラットパネルディスプレイ装置に係り，より詳しくは少なくともチャンネルにナノ粒子を用いる薄膜トランジスタ，電子装置およびフラットパネルディスプレイ装置に関するものである。
【背景技術】
【０００２】
液晶ディスプレイ装置，有機電界発光ディスプレイ装置または無機電界発光ディスプレイ装置などのフラットパネルディスプレイ装置は，その駆動方式によって，受動駆動方式のパッシブマトリックス（Ｐａｓｓｉｖｅ  Ｍａｔｒｉｘ：ＰＭ）型と能動駆動方式のアクティブマトリックス（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ：ＡＭ）型に区分される。
【０００３】
上記パッシブマトリックス型は，単に正極と負極がそれぞれ行（ｃｏｕｌｕｍｎ）と列（ｒｏｗ）に配列され，負極には，列駆動回路からスキャニング信号が供給される。この際，複数の列のなかで１列のみが選択される。また，行駆動回路から各画素にデータ信号が入力される。
【０００４】
一方，上記アクティブマトリックス型は薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，以下ＴＦＴという）を用いて各画素に入力される信号を制御するもので，膨大な量の信号を処理するのに適合するので，動映像を表示するためのディスプレイ装置として多く用いられている。
【０００５】
このように，アクティブマトリックス型フラットパネルディスプレイ層のＴＦＴは，ソースおよびドレイン領域と，ソースおよびドレイン領域間に形成されたチャンネル領域を有する半導体活性層と，半導体活性層から絶縁され，チャンネル領域に対応する領域に位置するゲート電極と，ソースおよびドレイン領域にそれぞれ接するソースおよびドレイン電極とを有する。
【０００６】
半導体活性層は，非晶質シリコンまたは多結晶質シリコンからなる。非晶質シリコンは低温蒸着が可能である利点があるが，電気的特性および信頼性が低いため，最近は多結晶質シリコンを多く使用している。多結晶質シリコンは数十〜数百ｃｍ２／Ｖｓの高い電流移動度を有し，漏洩電流値が低いなど，電気的特性に優れ，素子の信頼性に優れている。
【０００７】
ところが，多結晶質シリコンで半導体活性層を製造する場合，非晶質シリコンを多結晶質シリコンに結晶化する結晶化工程が必要であるが，この結晶化には通常３００℃以上の高温工程が含まれる。
【０００８】
一方，最近のフラットパネルディスプレイ装置は，十分な視野角を確保するため，所定の張力が加わると折り曲げることが可能なように，柔軟性が求められている。したがって，アームバンド（Ａｒｍ  Ｂａｎｄ），財布，ノートブックコンピュータなどの携帯型製品に適用されている。
【０００９】
しかしながら，従来の方法で多結晶質シリコンＴＦＴを形成する場合は，フレキシブルのフラットパネルディスプレイ装置を得ることが難しい。すなわち，フレキシブル製品を加工するためには，基板を含む構成品の大部分に，曲がり易い材料として，アクリル，ポリイミド，ポリカーボネート，ポリエステル，マイラー（ｍｙｌａｒ）そのほかのプラスチック材料を採用しているが，これらプラスチック材料は熱に弱い。
【００１０】
したがって，特にフレキシブル製品に適用されるフラットパネルディスプレイ装置のＴＦＴを加工するためには，プラスチック材料が耐えられる温度以下で製造可能な構造および方法が必要である。
【００１１】
このように，フレキシブル製品に適用されるＴＦＴを製造するため，最近はＴＦＴのチャンネルにナノ構造体を採用する方法が開示されている（特許文献１参照）。
【００１２】
【特許文献１】特開２００４−０４８０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで，本発明は上記問題に鑑みてなされたもので，その目的とするところは，優れた特性を有し，常温で製造可能であり，活性層とソースおよびドレイン電極間のコンタクト抵抗が改善され，複数の異種ＴＦＴの同時形成工程を簡単にする薄膜トランジスタ，電子装置およびフラットパネルディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために，本発明のある観点によれば，少なくとも一つのナノ粒子を有する少なくとも２層のナノ粒子層を含む活性層と，活性層から絶縁されるゲート電極と，活性層のいずれか１層のナノ粒子層とコンタクトされるソースおよびドレイン電極と，を含み，ナノ粒子層間には絶縁層が介在されることを特徴とする薄膜トランジスタが提供される。
【００１５】
また，活性層は，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を含んでもよい。また，活性層は，Ｎ型ナノ粒子からなったＮ型ナノ粒子層を含んでもよい。
【００１６】
ナノ粒子層のうち，１のナノ粒子層のナノ粒子は他のナノ粒子層のナノ粒子とは異なる方向に伸びていてもよい。ナノ粒子層のナノ粒子は同一方向に伸びていてもよい。
【００１７】
上記薄膜トランジスタは，ＣＭＯＳ薄膜トランジスタであり，ＣＭＯＳ薄膜トランジスタは，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を有するＰ型活性層と，前記Ｐ型活性層のＰ型ナノ粒子層と接するソース電極およびドレイン電極とを含むＰ型薄膜トランジスタと；Ｎ型ナノ粒子からなったＮ型ナノ粒子層を有するＮ型活性層と，Ｎ型活性層のＮ型ナノ粒子層と接するソース電極およびドレイン電極とを含むＮ型薄膜トランジスタと；を含み，Ｐ型活性層とＮ型活性層は互いに異なる層に位置し，Ｐ型活性層とＮ型活性層の間には絶縁層が介在してもよい。
【００１８】
上記Ｐ型活性層は，Ｐ型ナノ粒子層およびＮ型ナノ粒子層を含み，Ｎ型活性層はＰ型ナノ粒子層およびＮ型ナノ粒子層を含んでもよい。
【００１９】
上記ナノ粒子のうち，少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッドまたはナノリボンのいずれか一つであってもよい。上記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする，請求項１に記載の薄膜トランジスタ。
【００２０】
活性層のチャンネル方向は，ソース電極およびドレイン電極と接するナノ粒子層のナノ粒子が伸びる方向に平行であってもよい。少なくとも一つのナノ粒子は，コア部とコア部を取り囲む酸化皮膜とを含み，ソース電極およびドレイン電極は少なくとも一つのナノ粒子のコア部と接するようにしてもよい。
【００２１】
上記課題を解決するために，本発明の別の観点によれば，少なくとも二つの異種薄膜トランジスタが互いに電気的に連結された電子装置であって，各薄膜トランジスタは，少なくとも一つのナノ粒子を有するナノ粒子層を含む活性層と，活性層から絶縁されるゲート電極と，活性層のナノ粒子層とコンタクトされるソースおよびドレイン電極と，薄膜トランジスタの活性層間に介在される絶縁層とを含み，各薄膜トランジスタの活性層が薄膜トランジスタの種類別に互いに異なる層に位置し，の互いに異なる層に位置する活性層の間に絶縁層が介在されることを特徴とする電子装置が提供される。
【００２２】
上記異種の薄膜トランジスタのチャンネル方向が互いに異なっていてもよい。上記薄膜トランジスタのうち，少なくとも二つの異種薄膜トランジスタはＰ型薄膜トランジスタおよびＮ型薄膜トランジスタであってもよい。
【００２３】
上記異種の薄膜トランジスタのナノ粒子は，層別に互いに異なる方向に伸びていてもよい。上記異種の薄膜トランジスタのナノ粒子は，層別に互いに平行な方向に伸びていてもよい。
【００２４】
上記ナノ粒子のうち，少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッド，またはナノリボンのいずれか一つであってもよい。上記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，ナノ粒子は互いに平行に配列されていてもよい。
【００２５】
上記ソース電極およびドレイン電極と接するナノ粒子層を有する活性層のチャンネル方向は，ナノ粒子が伸びる方向に平行であってもよい。上記少なくとも一つのナノ粒子はコア部およびコア部を取り囲む酸化皮膜を含み，ソースおよびドレイン電極は少なくとも一つのナノ粒子のコア部と接するようにしてもよい。
【００２６】
上記課題を解決するために，本発明の別の観点によれば，基板と，上記基板上に設けられ，それぞれ多数の選択駆動回路を有する多数の画素を含む発光領域と，を含んでなり，各選択駆動回路は少なくとも一つの薄膜トランジスタを含み，薄膜トランジスタは，活性層から絶縁されるゲート電極と，活性層のいずれか一つのナノ粒子層とコンタクトされるソースおよびドレイン電極と，少なくとも１のナノ粒子を有する少なくとも２層のナノ粒子層を含む活性層と，を含み，ナノ粒子層間には絶縁層が介在されることを特徴とするフラットパネルディスプレイ装置が提供される。
【００２７】
上記活性層は，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を含んでもよい。上記活性層は，Ｎ型ナノ粒子からなったＮ型ナノ粒子層を含んでもよい。
【００２８】
少なくとも一つの選択駆動回路に電気的に連結されるＣＭＯＳ薄膜トランジスタをさらに含み，ＣＭＯＳ薄膜トランジスタは，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を有するＰ型活性層，およびＰ型活性層のＰ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＰ型薄膜トランジスタと，Ｎ型ナノ粒子からなったＮ型ナノ粒子層を有するＮ型活性層，およびＮ型活性層のＮ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＮ型薄膜トランジスタとを含んでもよい。
【００２９】
上記Ｐ型活性層は上記Ｐ型ナノ粒子層および上記Ｎ型ナノ粒子層を含み，上記Ｎ型活性層は上記Ｐ型ナノ粒子層および上記Ｎ型ナノ粒子層を含んでもよい。
【００３０】
上記各選択駆動回路は，少なくとも二つの異種薄膜トランジスタを含み，ソース電極およびドレイン電極とコンタクトされる異種薄膜トランジスタのナノ粒子層は，それぞれ相違した層に設けられるようにしてもよい。
【００３１】
上記各選択駆動回路の異種薄膜トランジスタのチャンネル方向は互いに異なるようにしてもよい。各選択駆動回路の少なくとも二つの薄膜トランジスタはＰ型薄膜トランジスタおよびＮ型薄膜トランジスタであってもよい。
【００３２】
ナノ粒子層のなかで，一つのナノ粒子層のナノ粒子は，相違する層に設置されているナノ粒子層とは異なる方向に伸びていてもよい。ナノ粒子層のナノ粒子は互いに平行な方向に伸びていてもよい。
【００３３】
上記ナノ粒子のうち，少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッドまたはナノリボンのいずれか一つであってもよい。各ナノ粒子層には少なくとも二つのナノ粒子が含まれ，各ナノ粒子層のナノ粒子は互いに平行に配列されるようにしてもよい。
【００３４】
活性層のチャンネル方向は，ソース電極およびドレイン電極と接するナノ粒子層のナノ粒子が伸びる方向に平行であってもよい。少なくとも一つのナノ粒子は，コア部と前記コア部を取り囲む酸化皮膜とを含み，ソースおよびドレイン電極は少なくとも一つのナノ粒子のコア部と接するようにしてもよい。
【００３５】
各画素は有機電界発光素子を含み，有機電界発光素子は選択駆動回路に電気的に連結されるようにしてもよい。
【００３６】
上記課題を解決するために，本発明の別の観点によれば，基板と，基板上に設けられ，それぞれ多数の選択駆動回路を有する多数の画素を含む発光領域と，を含んでなり，各選択駆動回路は少なくとも二つの異種薄膜トランジスタを含み，選択駆動回路の各薄膜トランジスタは，少なくとも一つのナノ粒子を有するナノ粒子層を含む活性層と，活性層から絶縁されるゲート電極と，活性層のナノ粒子層とコンタクトされるソースおよびドレイン電極と，各選択駆動回路の薄膜トランジスタの活性層間に介在される絶縁層とを含み，絶縁層は互いに異なる層に位置する活性層の間に介在されることを特徴とするフラットパネルディスプレイ装置が提供される。
【００３７】
各選択駆動回路の異種薄膜トランジスタのチャンネル方向は互いに異なるようにしてもよい。各選択駆動回路の少なくとも二つの異種薄膜トランジスタは，Ｐ型薄膜トランジスタおよびＮ型薄膜トランジスタであってもよい。
【００３８】
上記フラットパネルディスプレイ装置は，少なくとも一つの選択駆動回路に電気的に連結されるＣＭＯＳ薄膜トランジスタをさらに含み，ＣＭＯＳ薄膜トランジスタは，Ｐ型ナノ粒子からなったＰ型ナノ粒子層を有するＰ型活性層，およびＰ型活性層のＰ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＰ型薄膜トランジスタと，Ｎ型ナノ粒子からなったＮ型ナノ粒子層を有するＮ型活性層，およびＮ型活性層のＮ型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むＮ型薄膜トランジスタと，Ｐ型活性層とＮ型活性層間に介在される絶縁層と，を含み，Ｐ型活性層とＮ型活性層は互いに異なる層に位置し，Ｐ型活性層とＮ型活性層の間には絶縁層が介在されるようにしてもよい。
【００３９】
上記異種の薄膜トランジスタのナノ粒子は層別に互いに異なる方向に伸びていてもよい。上記異種の薄膜トランジスタのナノ粒子は層別に互いに平衡する方向に伸びていてもよい。
【００４０】
上記少なくとも一つのナノ粒子は，ナノワイヤ，ナノロッドまたはナノリボンのいずれか一つであってもよい。上記各ナノ粒子層には，少なくとも二つのナノ粒子が含まれ，各ナノ粒子層のナノ粒子は互いに平行に配列してもよい。
【００４１】
ソース電極およびドレイン電極と接するナノ粒子層を有する活性層のチャンネル方向は，ナノ粒子が伸びる方向に平行であってもよい。少なくとも一つのナノ粒子は，コア部とコア部を取り囲む酸化皮膜とを含み，ソース電極およびドレイン電極は少なくとも一つのナノ粒子のコア部と接するようにしてもよい。上記各画素は有機電界発光素子を含み，有機電界発光素子は選択駆動回路に電気的に連結されるようにしてもよい。
【発明の効果】
【００４２】
以上発明したように本発明によれば，薄膜トランジスタのチャンネルにナノ粒子を用いることにより，高温工程によらなくても，常温または低温で薄膜トランジスタおよびこれを備えたフラットパネルディスプレイ装置，特に有機電界発光ディスプレイ装置を製造することができる。
【００４３】
また，高温熱処理に脆弱なプラスチック材料をフラットパネルディスプレイ装置，特に有機電界発光ディスプレイ装置に用いられる。したがって，フレキシブルなフラットパネルディスプレイ装置を製造するのに一層有利である。
【００４４】
また，長手方向に配列されたナノ粒子でチャンネルを形成することにより，電流モビリティを一層向上させることができる。
【００４５】
また，活性層とソースおよびドレイン電極間のコンタクト抵抗を低めることができる。また，異種ＴＦＴの形成工程を単純にすることができる。
【００４６】
また，所望の電流モビリティで発光領域および非発光領域の回路のＴＦＴを構成することができるので，設計マージンが高くなる。
【００４７】
また，ＰＭＯＳ  ＴＦＴとＮＭＯＳ  ＴＦＴの配列がより易く形成可能である。また，ＣＭＯＳ  ＴＦＴの具現がより容易になる。
【発明を実施するための最良の形態】
【００４８】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００４９】
図１は，本発明の好適な一実施形態による薄膜トランジスタ（以下，“ＴＦＴ”という）を示すものである。
【００５０】
図１に示すように，本発明の好適な一実施形態にＴＦＴは基板１０上に設けられる。
【００５１】
基板１０としては，アクリル，ポリイミド，ポリカーボネート，ポリエステル，マイラー（ｍｙｌａｒ）ほかのプラスチック材料などが使用可能である。この基板１０上には，必要に応じて，不純物イオンが拡散することを防止するためのバッファ層が形成でき，水分または外気の浸透を防止するためのバリア層が形成できる。
【００５２】
ＴＦＴは，活性層１１と，この活性層１１に対して絶縁されたゲート電極１４と，活性層１１に接するソースおよびドレイン電極１６とを含む。
【００５３】
活性層１１は基板１０上に所定のパターンに形成され，これを覆うようにゲート絶縁膜１３が形成される。そして，ゲート絶縁膜１３上にゲート電極１４が形成され，このゲート電極１４を覆うように層間絶縁膜１５が形成される。そして，前記ゲート絶縁膜１３および層間絶縁膜１５にコンタクトホール１７が形成され，層間絶縁膜１５の上部にソースおよびドレイン電極１６が形成され，このソースおよびドレイン電極１６は活性層１１に接する。
【００５４】
かかるＴＦＴの構造は必ずしもこれに限定されるものではなく，多様な構造のＴＦＴが本発明に適用可能である。
【００５５】
一方，本発明において，活性層１１は，図２に示すように，少なくとも一つのナノ粒子１２を含む少なくとも２層のナノ粒子層１１ａ，１１ｂと，ナノ粒子層１１ａ，１１ｂ間に介在された絶縁層１１ｃとを含むことができる。
【００５６】
本発明の一実施形態によると，活性層１１は，図２に示すように，複数のナノ粒子１２が並んで配列された第１ナノ粒子層１１ａおよび第２ナノ粒子層１１ｂと，これらの間に介在された絶縁層１１ｃを含んでもよい。ナノ粒子層は３層または４層となってもかまわない。
【００５７】
ナノ粒子１２は，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅを含むＩＩＢ−ＶＩＡ族化合物の一種と，ＧａＡｓを含むＩＩＩＡ−ＶＡ族化合物の一種と，Ｓｉを含むＩＶＡ族元素またはその化合物の一種と，Ｎｉ，Ｃｏ，Ｆｅ，Ｐｔ，Ａｕ，Ａｇを含む金属またはその化合物の一種とから形成してもよい。ナノ粒子１２はこれらに限定されるものではなく，多様な材料により形成可能である。
【００５８】
かかるナノ粒子は予め物理的，化学的方法により製造可能であるが，ナノ粒子の製造方法について以下説明する。
【００５９】
化学的方法で製造されたナノ粒子は，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅを含むＩＩＢ−ＶＩＡ族化合物の一種と，ＧａＡｓを含むＩＩＩＡ−ＶＡ族化合物の一種と，Ｓｉを含むＩＶＡ族元素またはその化合物の一種と，Ｎｉ，Ｃｏ，Ｆｅ，Ｐｔ，Ａｕ，Ａｇを含む金属またはその化合物の一種とからなるコアと，コアにコートされる化合物の一種とを含んでもよい。
【００６０】
一例として，（ＣｄＳｅ）ＺｎＳナノ粒子を形成するための第１段階は，ＣｄＳｅナノ結晶を用意することである。このナノ粒子の大きさはおよそ２３〜５５Åの範囲であり，大きさ分布の標準偏差はおよそ５〜１０％であることが知られた。このＣｄＳｅナノ粒子は，ナノ粒子は高温のコロイド成長処理過程と，大きさを選択するための沈殿過程とにより形成される。ここで，高温のコロイド成長処理過程とは，高温の溶媒に有機金属前駆体を速く注入して瞬間的に均質の核を生成させることを言う。Ｃｄソースとして使用される適当な有機金属前駆体はＣｄＭｅ２のようなアルカリカドミウム合成物を含む。Ｓｅソースとして使用される適当な有機金属合成物としては，ビス（トリメチルシリル）セレニウム（ＴＭＳ）２Ｓｅ，（トリ−エヌ−オキシルホスファイン）セレナイド（ＴＯＰＳｅ），または（トリ−エヌ−ブチルホスファイン）セレナイド（ＴＢＰＳｅ）のようなトリアルキルホスファインセレナイドなどがある。ついで，ＣｄＳｅ粒子を，溶媒（例えば，ＴＯＰ）内に亜鉛（Ｚｎ）および硫黄（Ｓ）前駆体を含む溶液で，適正温度で塗布する。亜鉛および硫黄前駆体としては，ダイチルジンク（ｄｉｔｙｌｚｉｎｃ）およびヘキサメチルジシラチン（ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｔｉｎｅ）をそれぞれ使用することができる。
【００６１】
物理的な方法としては，真空合成（ｖａｃｃｕｍ  ｓｙｎｔｈｅｓｉｓ），気相合成（ｇａｓ−ｐｈａｓｅ  ｓｙｎｔｈｅｓｉｓ），凝縮相合成（ｃｏｎｄｅｎｓｅｄ  ｐｈａｓｅ  ｓｙｎｔｈｅｓｉｓ），イオン化されたクラスタビームによる高速蒸着，圧密化（ｃｏｎｓｏｌｉｄａｔｉｏｎ），高速製粉（ｍｉｌｌｉｎｇ），合金処理（ｍｉｚａｌｌｏｙ  ｐｒｏｃｅｓｓｉｎｇ），蒸着法（ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）およびゾルーゲル法などの多様な方法がある。  しかし，必ずしもこれらのような方法に限定されるものではない。
【００６２】
ナノ粒子１２はＮ型またはＰ型半導体であって，ナノワイヤ，ナノリボン，ナノロッド，および単層壁または多層壁のナノチューブの形態を有し得る。このようなナノ粒子の製造方法の例としてはつぎのような方法が挙げられる。
【００６３】
（ａ）Ｐ型Ｓｉナノワイヤ
厚さ２０〜４０ｎｍのＰ型Ｓｉナノワイヤの場合，商業的に用いられる単分散金コロイド粒子（Ｍｏｎｏ−ｄｉｓｐｅｒｓｅｄ  ｇｏｌｄ  ｃｏｌｌｏｉｄ  ｐａｒｔｉｃｌｅ，Ｂｒｉｔｉｓｈ  Ｂｉｏｃｅｌｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｌｔｄ．）を触媒としてＳｉＨ４とＢ２Ｈ６の熱蒸着で合成される。このときの温度は４２０〜４８０℃の温度を用い，反応器は，８−インチチューブファーネス（８−ｉｎｃｈ  ｔｕｂｅ  ｆｕｒｎａｃｅ）内でコンピュータによる制御成長が可能であるように調節する。全体圧力が３０ｔｏｒｒであるとき，シラン（ｓｉｌａｎｅ）の分圧はおよそ２ｔｏｒｒ，反応時間は４０分かかる。ＳｉＨ４とＢ２Ｈ６の比は，ドーピングレベルに鑑みて，６４００：１に調節する。この際，ナノワイヤのドーピング濃度はおよそ〜４ｘ１０Ｅ＋１７ｃｍ−３であり得る。ドーピングレベルが高いほど，高温アニーリングプロセスがなくてもコンタクト抵抗が低くなる利点がある。
【００６４】
（ｂ）Ｎ型Ｓｉナノワイヤ
Ｎ型のＳｉナノワイヤは，レーザ触媒成長（ｌａｓｅｒ−ａｓｓｉｓｔｅｄ  ｃａｔａｌｙｔｉｃ  ｇｒｏｗｔｈ；ＬＣＧ）法で合成される。簡単には，Ｎｄ：ＹＡＧレーザ（５３２ｎｍ；８ｎｓパルス幅，３００ｍＪ／ｐｕｌｓｅ，１０Ｈｚ）のレーザビームを用いて金ターゲットを剥離する方法を採択することになる。このときに生成される金ナノクラスタ（ｇｏｌｄ  ｎａｎｏｃｌｕｓｔｅｒ）触媒粒子は反応容器内でＳｉＨ４ガスと共に反応してＳｉナノワイヤに成長する。ドーピングを行うとき，Ｎ型の場合は，Ａｕ−Ｐターゲット（９９．５：０．５ｗｔ％，Ａｌｆａ  Ａｅｓａｒ）と補助赤色蛍光（ａｄｄｉｔｉｏｎａｌ  ｒｅｄ  ｐｈｏｓｐｈｏｒｕｓ）（９９％  Ａｌｆａ  Ａｅｓａｒ）を反応容器のガス入口に置くことにより生成する。
【００６５】
（ｃ）Ｎ型ＧａＮナノワイヤ
アンモニアガス（９９．９９％，Ｍａｔｈｅｓｏｎ），ガリウム金属（９９．９９９９％，Ａｌｆａ  Ａｅｓａｒ），マグネシウムナイトライド（Ｍｇ３Ｎ２，９９．６％，Ａｌｆａ  Ａｅｓａｒ）をそれぞれＮ，Ｇａ，Ｍｇのソースとして用いて金属−触媒ＣＶＤ（ｍｅｔａｌ−ｃａｔａｌｙｚｅｄ  ＣＶＤ）に形成する。このときに使用する基板はｃ−プレーンサファイア（ｃ−ｐｌａｎｅ  ｓａｐｐｈｉｒｅ）が好ましい。Ｍｇ３Ｎ２は熱的に分解されてＭｇＮ２（ｓ）＝３Ｍｇ（ｇ）＋Ｎ２（ｇ）となり，Ｍｇドーパントを生成し，Ｇａ−ソースの上流に置かれる。９５０℃の温度条件でＧａＮナノワイヤが形成され，ニッケルが触媒として使用される。殆どの長さは１０〜４０μｍの分布を有する。
【００６６】
（ｄ）Ｎ型ＣｄＳナノリボン
ＣｄＳナノリボンは真空カポーア伝達（ｖａｃｕｕｍ  ｃａｐｏｕｒ  ｔｒａｎｓｐｏｒｔ）法で合成される。特に，少量のＣｄＳ粉末（〜１００ｍｇ）を真空管の一端に置き密封する。ＣｄＳ粉末の温度が９００℃を維持するように真空管を加熱する間，他端は５０℃より低く維持する。２時間内に大部分のＣｄＳが冷たい側に移動し，真空管の壁にくっつくことになる。このような方法で得られた物質は３０〜１５０ｎｍの厚さを有するナノリボンが大部分であり，このときの幅は０．５〜５μｍ，長さは１０〜２００μｍである。
【００６７】
（ｅ）Ｇｅナノワイヤ
直径２．５ｃｍのファーネス反応器（ｆｕｒｎａｃｅ  ｒｅａｃｔｏｒ）（総気圧＝１ａｔｍ）でＨ２を１００ｓｃｃｍの流速で流すとともにＧｅＨ４（１０％ｉｎ  Ｈｅ）の流速を１０ｓｃｃｍに維持しながら２７５℃で１５分間ＣＶＤを行って，Ｇｅナノワイヤを得る。反応基板は金ナノ結晶（Ａｕ  ｎａｎｏｃｒｙｓｔａｌ）（平均直径２０ｎｍ）をＳｉＯ２基板の表面に均一に分散した基板を使用する。
【００６８】
（ｆ）ＩｎＰナノワイヤ
ＩｎＰナノワイヤはＬＣＧ法で形成される。ＬＣＧターゲットは，概して９４％のＩｎＰ，触媒としての５％のＡｕ，ドーピング元素としての１％のＴｅまたはＺｎからなっている。成長中のファーネス温度は８００℃に維持し，ターゲットはファーネスの中間よりは上流端に位置させる。レーザの条件としては，Ｎｄ−ＹＡＧレーザ（波長１０６４ｎｍ）のパルスを１０分間照射する。この際，ナノワイヤはファーネスの冷たい下流端に捕集される。
【００６９】
（ｇ）ＺｎＯナノロッド
ＺｎＯナノロッドは，およそ２９．５ｇ（０．１３ｍｏｌ）の亜鉛アセテートジハイドレート（Ｚｉｎｃ  ａｃｅｔａｔｅ  ｄｉｈｙｄｒａｔｅ（ＺｎＯＣＯＣＨ３−２Ｈ２Ｏ））を６０℃で１２５ｍＬのメタノールに溶かした後，６５ｍＬのメタノールに１４．８ｇ（０．２３ｍｏｌ）の水酸化カリウム（ＫＯＨ）を溶かした溶液を加えて製造する。反応混合物は６０℃で数日間撹拌する。数日内にナノロッドが沈殿すると，沈殿物をメタノールで洗い，５５００ｒｐｍで３０分間遠心分離を行う。得られたナノ粒子をエチレングリコール／水（２：１）の溶媒で希釈して溶液を製造する。３日程度熟成させる場合，直径１５〜３０ｎｍ，長さ２００〜３００ｎｍのナノロッドが得られる。これとは異なり，ＣＶＤ法を用いてもナノワイヤが得られる。
【００７０】
このようなナノ粒子１２からなる第１および第２ナノ粒子層１１ａ，１１ｂは，そのナノ粒子の配列方向が，図２に示すように，互いに交差する方向になっているが，互いに平行に配列（図示せず）されていてもかまわない。
【００７１】
本発明は，このような第１および第２ナノ粒子層１１ａ，１１ｂのいずれか一つのナノ粒子層にチャンネルを形成するものであって，チャンネルが形成されたナノ粒子層のナノ粒子１２の長手方向とチャンネルの形成方向が互いに平行となるようにチャンネルを構成することができる。このように，チャンネルをナノ粒子１２の長手方向に平行に形成すると，チャンネルに沿って移動するキャリアに抵抗成分が減少してＴＦＴの電流モビリティをさらに向上させることができる。
【００７２】
したがって，本発明においては，ナノ粒子が互いに平行に配列されているナノ粒子層を，そのナノ粒子層の配列方向が相違するように形成することにより，所望の電流モビリティを有する所望数のナノ粒子層でチャンネルを形成することができる。
【００７３】
このような構造は，各ナノ粒子層のナノ粒子の種類を異にしてもかまわない。すなわち，あるナノ粒子層をＰ型ナノ粒子で形成し，ほかのナノ粒子層はＮ型ナノ粒子で形成すると，Ｐ型ＴＦＴであるかＮ型ＴＦＴであるかにかかわらず，ソースおよびドレイン電極が形成される位置，例えばコンタクトホールの深さのみを調節することで，Ｐ型ＴＦＴ，Ｎ型ＴＦＴ，およびＣＭＯＳ  ＴＦＴなど，どんなＴＦＴであっても容易に形成することができる。以下，本発明の原理を実施形態に基づいて詳細に説明する。
【００７４】
図２に示すような本発明の好適な一実施形態による活性層１１は，第１ナノ粒子層１１ａ，絶縁層１１ｃ，および第２ナノ粒子層１１ｂが順次形成された構造である。第１ナノ粒子層１１ａのナノ粒子１２と，第２ナノ粒子層１１ｂのナノ粒子１２は異種のナノ粒子であり得る。例えば，一ナノ粒子はＰ型，ほかのナノ粒子はＮ型に形成することができる。しかし，本発明がこれに限定されるものではなく，層間ナノ粒子の電流モビリティの違うナノ粒子で各ナノ粒子層を形成することもできる。
【００７５】
このようなナノ粒子１２は多様な方法で基板上に形成可能である。その例として，高分子モールドを用いるスタンピング法を使用することもでき，ナノ粒子が一方向に配列されたドナーシートを用いるレーザ転写法を使用することもできる。もちろん，このほかにも，インクジェットプリント法などが使用可能である。
【００７６】
すなわち，基板１０の全面に，第１ナノ粒子層１１ａを，そのナノ粒子が一方向に配列されるように形成し，第１ナノ粒子層１１ａを覆うように絶縁層１１ｃを形成する。そして，絶縁層１１ｃ上に第２ナノ粒子層１１ｂを全面に形成した後，所望の活性層１１のパターンに，第１ナノ粒子層１１ａ，絶縁層１１ｃ，および第２ナノ粒子層１１ｂを同時にパターニングする。
【００７７】
一方，ナノ粒子１２は，図２に示すように，コア部１２ａとこのコア部１２ａを取り囲む酸化皮膜１２ｂとからなる。このような構造は，特にシリコン系列のナノ粒子でよく見られる。コア部１２ａが３０ｎｍ程度である場合，その表面に１〜１０ｎｍの酸化皮膜１２ｂが観察される。
【００７８】
ところで，このように酸化皮膜１２ｂが存在するままで活性層１１を形成すると，この酸化皮膜１２ｂにより，活性層１１とソースおよびドレイン電極１６間のコンタクト抵抗が高くなって問題となる。
【００７９】
したがって，コンタクトホール１７をゲート絶縁膜１３および層間絶縁膜１５に形成するほかにも，酸化皮膜１２ｂにもさらに形成することが必要である。
【００８０】
図３〜図５は，図２に示す活性層１１において，第２ナノ粒子層１１ｂにチャンネルを形成した場合を示す。図３〜図５は図１の線Ｉ−Ｉについての断面図を示すものである。
【００８１】
図３に示すように，基板１０上にナノ粒子１２で活性層１１を形成し，これを覆うようにゲート絶縁膜１３および層間絶縁膜１５を形成する。活性層１１は，前述したように，第１ナノ粒子層１１ａ，絶縁層１１ｃおよび第２ナノ粒子層１１ｂを同時にパターニングしてなるものである。そして，ゲート絶縁膜１３と層間絶縁膜１５間には，図１に示すゲート電極１４が介在される。
【００８２】
その後，ゲート絶縁膜１３および層間絶縁膜１５に，図４に示すように，コンタクトホール１７を形成する。
【００８３】
このコンタクトホール１７は，第２ナノ粒子層１１ｂのナノ粒子１２の酸化皮膜１２ｂまでエッチングして形成する。
【００８４】
このようなコンタクトホール１７は，まずゲート絶縁膜１３および層間絶縁膜１５をエッチングした後，ドライエッチングまたはＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｃｈａｎｔ）により酸化皮膜１２ｂのみを別にエッチングすることができるが，必ずしもこれに限定されるものではなく，ゲート絶縁膜１３および層間絶縁膜１５のエッチングと同時にエッチングを行うこともできる。
【００８５】
このようにコンタクトホール１７が形成されると，コンタクトホール１７が開口されている方向に（図４で，上方に）第２ナノ粒子層１１ｂのナノ粒子１２のコア部１２ａがそのまま露出され，第２ナノ粒子層１１ｂのナノ粒子１２の酸化皮膜１２ｂは第１ナノ粒子層１１ａの方向にだけ支持される。もちろん，コンタクトホール１７の形状が必ずしもこれに限定されるものではなく，第２ナノ粒子層１１ｂのナノ粒子１２のコア部１２ａの少なくとも一部のみ露出させるとよい。
【００８６】
このように，コンタクトホール１７を形成した後，図５に示すように，ソースおよびドレイン電極１６を形成すると，このソースおよびドレイン電極１６が活性層１１と接するとき，第２ナノ粒子層１１ｂのナノ粒子１２のコア部１２ａに接することにより，コンタクト抵抗を著しく減らすことができる。
【００８７】
そして，第１ナノ粒子層１１ａと第２ナノ粒子層１１ｂは，ナノ粒子１２の酸化皮膜１２ｂと，第１ナノ粒子層１１ａと第２ナノ粒子層１１ｂ間に介在された絶縁層１１ｃにより互いに絶縁される。
【００８８】
一方，第１ナノ粒子層１１ａにチャンネルを形成しようとする場合は，図３に示すように，層間絶縁膜１５まで形成した後，図６に示すように，第１ナノ粒子層１１ａのコア部１２ａが露出されるように，コンタクトホール１７を形成し，図７に示すように，ソースおよびドレイン電極１６を形成する。
【００８９】
かかる本発明によると，第１ナノ粒子層１１ａと第２ナノ粒子層１１ｂのナノ粒子１２の配列を多様に調節することにより，これにより形成される活性層の電流モビリティを多様に調節することができる。
【００９０】
すなわち，図２に示すように，第１ナノ粒子層１１ａと第２ナノ粒子層１１ｂのナノ粒子１２を互いに直交するように配置し，チャンネル方向が第２ナノ粒子層１１ｂのナノ粒子１２の長手方向に平行になった活性層１１を形成した後，図５に示すように，第２ナノ粒子層１１ｂにチャンネルを形成した場合と，図７に示すように，第１ナノ粒子層１１ａにチャンネルを形成した場合を比較して見ると，図５のように第２ナノ粒子層１１ｂにチャンネルを形成した場合は，チャンネルの方向とナノ粒子の長手方向が平行であるので，図７の場合より電流モビリティが一層高くなる。したがって，別途の工程なしでも所望の電流モビリティのＴＦＴが多様に得られる。
【００９１】
一方，ＣＭＯＳ  ＴＦＴを具現しようとする場合，第１ナノ粒子層１１ａをＰ型ナノ粒子で形成し，第２ナノ粒子層１１ｂをＮ型ナノ粒子で形成すると，第１ナノ粒子１１ａにチャンネルを形成したＴＦＴをＰ型ＴＦＴとして使用し，第２ナノ粒子層１１ｂにチャンネルを形成したＴＦＴをＮ型ＴＦＴとして使用して，これらをＣＭＯＳ  ＴＦＴとして使用することができる。
【００９２】
図８〜図１０は本発明の好適な他の実施形態によるＴＦＴを示すものである。図８〜図１０に示す実施形態は，上述した実施形態とは異なり，活性層が単一ナノ粒子層で構成されている。これを詳細に説明すると次のようである。
【００９３】
基板２０上には，第１ＴＦＴ３０と第２ＴＦＴ４０が設けられる。第１ＴＦＴ３０と第２ＴＦＴ４０は異種のＴＦＴであって，互いに電気的に連結可能である。もちろん，これらが互いに分離されていてもかまわない。
【００９４】
第１ＴＦＴ３０と第２ＴＦＴ４０のそれぞれは，活性層３１，４１と，ゲート電極３２，４２と，ソースおよびドレイン電極３３，４３とを有するが，そのＴＦＴ構造は多様に変形可能である。
【００９５】
第１ＴＦＴ３０と第２ＴＦＴ４０の活性層３１，４１は，上述したように，ナノ粒子１２を含むナノ粒子層を含むことができ，単層または複数層のナノ粒子層を含むことができる。
【００９６】
この際，第１ＴＦＴ３０と第２ＴＦＴ４０の活性層３１，４１間には絶縁層２２が介在される。
【００９７】
第１ＴＦＴ３０と第２ＴＦＴ４０の活性層３１，４１のナノ粒子層のナノ粒子の配列方向が，図２に示すように，互いに直交するように形成できるが，必ずしもこれに限定されるものではなく，互いに平行に配列されることもできる。
【００９８】
そして，第１ＴＦＴ３０の活性層３１はＰ型ナノ粒子からなったＰ型ナノ粒子層となり，第２ＴＦＴ４０の活性層４１はＮ型ナノ粒子からなったＮ型ナノ粒子層となり得る。もちろん，これの反対になってもかまわない。
【００９９】
このような構造のＴＦＴは，前述したように，複数のナノ粒子層を全て形成した後，一時にパターニングして活性層を形成する方式でなく，一層の活性層をパターニングした後，これを覆うように絶縁層を形成し，さらにほかの活性層をパターニングする方式で製造される。この際，活性層を形成するナノ粒子層は，前述したように，高分子モールドを用いるスタンピング法，レーザ転写法，およびインクジェットプリント法など，多様な方法で形成することができる。
【０１００】
このように，相違した層に活性層を形成した場合にも，各活性層のナノ粒子層のナノ粒子１２は，前述したように，コア部１２ａと酸化皮膜１２ｂからなる。
【０１０１】
したがって，図９および図１０に示すように，各活性層３１，４１のコア部１２ａにソースおよびドレイン電極３３，４３がコンタクトできる。
【０１０２】
図８に示すようなＴＦＴは，第１ＴＦＴ３０をＰ型ＴＦＴ３０をＰ型ＴＦＴとし，第２ＴＦＴ４０をＮ型ＴＦＴとして，ＣＭＯＳ  ＴＦＴとして使用することもできる。もちろん，第１ＴＦＴ３０をＮ型とし，第２ＴＦＴ４０をＰ型とすることもできる。
【０１０３】
このようなＴＦＴ構造は，有機電界発光ディスプレイ装置のようなフラットパネルディスプレイ装置に適用可能である。
【０１０４】
図１１は基板上に形成された有機電界発光ディスプレイ装置の発光領域５０と非発光領域６０を示す概略図である。
【０１０５】
発光領域５０には，有機電界発光素子および選択駆動回路を有する多数の副画素が配置される。
【０１０６】
非発光領域６０には，前記副画素を駆動する水平ドライバおよび／または垂直ドライバが配置される。図１１には非発光領域６０に垂直ドライバＶＤのみを示したが，必ずしもこれに限定されるものではなく，水平ドライバまたはレベルシフタなどの多数の回路が配置可能である。そして，非発光領域６０には，外部回路に連結される端子部と，少なくとも発光領域５０を密封する密封部などが位置する。
【０１０７】
図１２は，本発明の好適な一実施形態による有機電界発光ディスプレイ装置において，発光領域５０の単位画素の選択駆動回路ＳＣの回路図，および非発光領域６０の垂直ドライバＶＤのＣＭＯＳ  ＴＦＴ３１を示す概略回路図である。回路図はこれに限定されるものではなく，多様な回路構造に後述するような本発明が適用可能である。
【０１０８】
図１３は図１２の回路図の断面構造を示すもので，各単位画素内の選択駆動回路の駆動ＴＦＴ５１，スイッチングＴＦＴ５２を示し，垂直ドライバのＣＭＯＳ  ＴＦＴ６１を示す。ＣＭＯＳ  ＴＦＴ６１は，Ｎ型ＴＦＴ６２とＰ型ＴＦＴ６３が結合された形態を取っている。前述した垂直ドライバＶＤは必ずしもこのようなＣＭＯＳ  ＴＦＴ６１のみを備えているものではなく，多様な種類のＴＦＴと回路素子が連係して駆動回路を形成する。
【０１０９】
これらＴＦＴ５１，５２，６２，６３は基板１００上に形成されるが，前記基板１００は前述したようである。この基板１００上には，必要に応じて，不純物イオンが拡散することを防止するためのバッファ層１１０が選択的に配置可能であり，プラスチック基板の場合は，バリア層が形成できる。
【０１１０】
基板１００上にも，図２に示すように，第１ナノ粒子層１１ａと第２ナノ粒子層１１ｂを形成する。この際，第１ナノ粒子層１１ａはＰ型ナノ粒子で形成し，第２ナノ粒子層１１ｂはＮ型ナノ粒子で形成する。そして，第１ナノ粒子層１１ａと第２ナノ粒子層１１ｂ間には絶縁層１１ｃが介在されている。
【０１１１】
このような第１ナノ粒子層１１ａ，絶縁層１１ｃ，および第２ナノ粒子層１１ｂは，基板１００の全面に形成された後，図１４に示すようにパターニングされることにより，各ＴＦＴ５１，５２，６２，６３の半導体活性層１２１，１２２，１２３，１２４の少なくともチャンネルを形成する。
【０１１２】
この際，発光領域５０の各単位画素５０ａに設けられた活性層１２１，１２２はＰ型活性層であり得るので，Ｐ型ナノ粒子からなった第１ナノ粒子層１１ａにチャンネルを形成することができる。そして，ＣＭＯＳ  ＴＦＴの場合，Ｎ型活性層１２３とＰ型活性層１２４の両方を有するので，Ｎ型活性層１２３は，Ｎ型ナノ粒子からなった第１ナノ粒子層１１ｂにチャンネルを形成し，Ｐ型活性層１２４は，Ｐ型ナノ粒子からなった第１ナノ粒子層１１ａにチャンネルを形成する。
【０１１３】
本発明は必ずしもこれに限定されるものではなく，端子画素５０ａに設けられた活性層１２１，１２２のチャンネルをみんなＮ型の第２ナノ粒子層１１ｂに形成するか，そのなかでいずれか一つの活性層のチャンネルをＮ型の第２ナノ粒子層１１ｂに，ほかの一つの活性層のチャンネルをＰ型の第１ナノ粒子層１１ａに形成することもできる。また，単位画素５０ａに設けられる活性層の数がさらに多くなる場合には，必要に応じて，Ｎ型とＰ型を混合して使用することができる。
【０１１４】
また，上述したように，各ナノ粒子層のナノ粒子の配列とチャンネルの形成方法の角度を考慮して活性層をパターニングすることもできる。図１５は図８〜図１０によるＴＦＴと同一の方式で活性層を形成することを示すものである。
【０１１５】
図１５に示すように，Ｐ型の駆動ＴＦＴ５１の活性層１２１，スイッチングＴＦＴ５２の活性層１２２，およびＣＭＯＳ  ＴＦＴ６１のＰ型ＴＦＴの活性層１２４はバッファ層１１０上に形成し，これら活性層１２１，１２２，１２４上に絶縁層１２０を形成した後，この絶縁層１２０上に，Ｎ型であるＣＭＯＳ  ＴＦＴ６１のＰ型ＴＦＴ６３の活性層１２４を形成する。
【０１１６】
このように，パターニングされた複数の活性層１２１，１２２，１２３，１２４の上部に，図１３および図１５に示すように，ゲート絶縁膜１３０が形成され，その上に，導電性金属膜により，各ＴＦＴ５１，５２，６２，６３のゲート電極１４１，１４２，１４３，１４４が形成される。
【０１１７】
ゲート絶縁膜１３０およびゲート電極１４１，１４２，１４３，１４４の上部には層間絶縁膜１５０が形成され，その上に，前記ゲート電極１４１，１４２，１４３，１４４から絶縁されるように形成された各ＴＦＴ５１，５２，６２，６３のソースおよびドレイン電極１６１，１６２，１６３，１６４が配置される。ソースおよびドレイン電極１６１，１６２，１６３，１６４は，導電性金属膜または導電性ポリマーなどの導電性素材からなる。また，ソースおよびドレイン電極１６１，１６２，１６３，１６４は，コンタクトホール１５０ａ，１５０ｂ，１５０ｃ，１５０ｄを介して，活性層１２１，１２２，１２３，１２４にそれぞれコンタクトされる。この際，各コンタクトホール１５０ａ，１５０ｂ，１５０ｃ，１５０ｄは，ＣＭＯＳ  ＴＦＴ３１のＮ型ＴＦＴ６２の場合，図１３に示すように，Ｎ型である第２ナノ粒子層１１ｂのコア部まで形成されるようにし，Ｐ型ＴＦＴ６３の場合，Ｐ型である第１ナノ粒子層１１ａのコア部まで形成されるようにする。そして，発光領域５０に位置するＴＦＴ５１，５２は，Ｐ型である第１ナノ粒子層１１ａのコア部まで形成されるようにする。
【０１１８】
一方，ゲート電極１４１，１４２，１４３，１４４およびソースおよびドレイン電極１６１，１６２，１６３，１６４の形成時，これらと同一物質で充電用キャパシタＣｓｔを形成することができる。
【０１１９】
ソースおよびドレイン電極１６１，１６２，１６３，１６４の上部にはパッシベーション膜１７０が形成され，その上に，アクリル，ＢＣＢ，ポリイミドなどによる平坦化膜１７１が形成される。そして，パッシベーション膜１７０および平坦化膜１７１には，駆動ＴＦＴ５１のソースおよびドレイン電極１６１のいずれか一つが露出されるように，ビアホール１７０ａが形成される。前記パッシベーション膜１７０と前記平坦化膜１７１は必ずしもこれに限定されるものではなく，いずれか一層のみ含んでもかまわない。
【０１２０】
平坦化膜１７１の上部には，有機電界発光素子ＯＬＥＤの下部電極層である画素電極１８０が形成される。この画素電極１８０がビアホール１７０ａを介して前記ソースおよびドレイン電極１６１のいずれか一つに連結される。
【０１２１】
画素電極１８０の上部には，アクリル，ＢＣＢ，ポリイミドなどの有機物，またはシリコンオキサイド，シリコンナイトライドなどの無機物のような絶縁物により画素定義膜１８５が形成される。画素定義膜１８５は，図１２に示すように，選択駆動回路ＳＣの駆動ＴＦＴ５１，スイッチングＴＦＴ５２などのＴＦＴを覆い，画素電極１８０の所定部分を露出させる開口部を有するように形成される。
【０１２２】
そして，発光層を有する有機膜１９０が少なくとも画素電極１８０の露出した開口部上に塗布される。有機膜１９０は画素定義膜１８５の全面に形成されることもできる。この際，有機膜１９０の発光層は，各画素当たり，赤色，緑色，青色でパターニングされてフルカラーを具現することができる。
【０１２３】
一方，非発光領域６０の垂直または水平ドライバが位置する部分上には，図１３および図１５に示すように，画素定義膜１８５が形成されないが，必ずしもこれに限定されるものではなく，その部分を覆うように形成することもできる。
【０１２４】
有機膜１９０が形成された後は，有機電界発光素子ＯＬＥＤの下部電極層である対向電極１９５が形成される。この対向電極１９５は全画素を覆うように形成されるが，必ずしもこれに限定されるものではなく，パターニングされることもできる。
【０１２５】
画素電極１８０と対向電極１９５は有機膜１９０を介して互いに絶縁され，有機膜１９０に相違した極性の電圧を印加して，有機膜１９０が発光するようにする。
【０１２６】
一方，画素電極１８０はアノード電極の機能をし，対向電極１９５はカソード電極の機能をするが，これら画素電極１８０と対向電極１９５の極性は反対になってもかまわない。
【０１２７】
画素電極１８０は透明電極または反射型電極として使用することもできる。画素電極１８０が透明電極として使用されるときは，ＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ２Ｏ３から形成することができ，画素電極１８０が反射型電極として使用されるときは，Ａｇ，Ｍｇ，Ａｌ，Ｐｔ，Ｐｄ，Ａｕ，Ｎｉ，Ｎｄ，Ｉｒ，Ｃｒ，およびこれらの化合物などから反射膜を形成した後，その上にＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ２Ｏ３を形成することができる。
【０１２８】
一方，対向電極１９５も透明電極または反射型電極として形成できる。対向電極１９５が透明電極として使用されるときは，対向電極１９５がカソード電極として使用されるので，仕事関数の小さい金属，すなわちＬｉ，Ｃａ，ＬｉＦ／Ｃａ，ＬｉＦ／Ａｌ，Ａｌ，Ｍｇおよびこれらの化合物を使用して有機膜１９０に向かうように対向電極１９５を蒸着した後，その上に，ＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ２Ｏ３などの透明電極形成用物質で補助電極層またはバス電極ラインを形成することができる。そして，対向電極１９５を反射型電極として使用するときは，Ｌｉ，Ｃａ，ＬｉＦ／Ｃａ，ＬｉＦ／Ａｌ，Ａｌ，Ｍｇおよびこれらの化合物を全面に蒸着して対向電極１９５を形成する。
【０１２９】
有機膜１９０は低分子または高分子有機層であり得る。低分子有機層を使用する場合は，ホール注入層（ＨＩＬ：Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ  Ｌａｙｅｒ），ホール輸送層（ＨＴＬ：Ｈｏｌｅ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ），有機発光層（ＥＭＬ：Ｅｍｉｓｓｉｏｎ  Ｌａｙｅｒ），電子輸送層（ＥＴＬ：Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ），電子注入層（ＥＩＬ：Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  Ｌａｙｅｒ）などを単一または複合の構造に積層して形成することができ，使用可能な有機材料としては，銅フタロシアニン（ＣｕＰｃ：ｃｏｐｐｅｒ  ｐｈｔｈａｌｏｃｙａｎｉｎｅ），Ｎ，Ｎ−ジ（ナフタレン−１−イル）−Ｎ，Ｎ−ジフェニル−ベンジジン（Ｎ，Ｎ−ｄｉ（ｎａｐｈｔｈａｌｅｎｅ）−１−ｙｌ）−Ｎ，Ｎ−ｄｉｐｈｅｎｙｌ−ｂｅｎｚｉｄｉｎｅ：ＮＰＢ），またはトリス−８−ヒドロキシキノリンアルミニウム（ｔｒｉｓ−８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ  ａｌｕｍｉｎｕｍ）（Ａｌｑ３）などから形成可能である。この低分子有機層は真空蒸着法で形成される。
【０１３０】
有機膜１９０が高分子有機層で形成される場合は，有機膜１９０はＨＴＬおよびＥＭＬであり得，ＨＴＬはＰＥＤＯＴから形成可能であり，前記ＥＭＬはＰＰＶ（Ｐｏｌｙ−Ｐｈｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ）系およびポリフルオレン（Ｐｏｌｙｆｌｕｏｒｅｎｅ）系の高分子有機物質から形成可能である。高分子有機層は，スクリーン印刷法，インクジェット印刷法などで形成することができる。
【０１３１】
このような構造は，液晶ディスプレイ装置にもそのまま適用する可能である。また，上記実施形態においては，選択駆動回路の駆動ＴＦＴ５１とスイッチングＴＦＴ５２をＰ型ＴＦＴで形成したが，本発明は必ずしもこれに限定されるものではなく，駆動ＴＦＴ５１とスイッチングＴＦＴ５２のいずれか一つをＮ型ＴＦＴで形成することもできる。
【０１３２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１３３】
本発明は，優れた特性を有し，常温で製造可能であり，活性層とソースおよびドレイン電極間のコンタクト抵抗が改善され，多数の異種ＴＦＴの同時形成工程を簡単にする薄膜トランジスタおよびこれを備えたフラットパネルディスプレイ装置に適用可能である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の一実施形態による薄膜トランジスタの断面構造を示す断面図である。
【図２】図１の活性層を示す部分斜視図である。
【図３】図１の薄膜トランジスタの製造過程を示すもので，図１の線Ｉ−Ｉについての断面図である。
【図４】図１の薄膜トランジスタの製造過程を示すもので，図１の線Ｉ−Ｉについての断面図である。
【図５】図１の薄膜トランジスタの製造過程を示すもので，図１の線Ｉ−Ｉについての断面図である。
【図６】図１の薄膜トランジスタの他の製造方法を示すもので，図１の線Ｉ−Ｉについての断面図である。
【図７】図１の薄膜トランジスタの他の製造方法を示すもので，図１の線Ｉ−Ｉについての断面図である。
【図８】本発明の他の実施形態による薄膜トランジスタの断面構造を示す断面図である。
【図９】図８の線ＩＩ−ＩＩについての断面図である。
【図１０】図８の線ＩＩＩ−ＩＩＩについての断面図である。
【図１１】本発明の一実施形態によるフラットディスプレイ装置の平面構造を示す平面図である。
【図１２】図１１の発光領域および非発光領域の回路構造を示す回路図である。
【図１３】図１２の回路図の発光領域および非発光領域の断面構造の一例を示す断面図である。
【図１４】本発明の一実施形態によるフラットディスプレイ装置の活性層を示す平面図である。
【図１５】図１２の回路図の発光領域および非発光領域の断面構造の他の例を示す断面図である。
【符号の説明】
【０１３５】
１０    基板
１１    活性層
１１ａ，１１ｂ    ナノ粒子層
１１ｃ    絶縁層
１２    ナノ粒子
１２ａ    コア部
１２ｂ    酸化皮膜
１３    ゲート絶縁膜
１４    ゲート電極
１５    層間絶縁膜
１６    ソースおよびドレイン電極
１７    コンタクトホール
２０    基板
３０    第１ＴＦＴ
３１    活性層
３２    ゲート電極
３３    ソースおよびドレイン電極
４０    第２ＴＦＴ
４１    活性層
４２    ゲート電極
４３    ソースおよびドレイン電極
５０    発光領域
５０ａ    単位画素
５１    駆動ＴＦＴ
５２    スイッチングＴＦＴ
６０    非発光領域
６１    ＣＭＯＳ  ＴＦＴ
６２    Ｎ型ＴＦＴ
６３    Ｐ型ＴＦＴ
１００    基板
１１０    バッファ層
１２１，１２２，１２３，１２４    半導体活性層
１３０    ゲート絶縁膜
１４１，１４２，１４３，１４４    ゲート電極
１５０    層間絶縁膜
１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ    コンタクトホール
１６１，１６２，１６３，１６４    ソースおよびドレイン電極
１７０    パッシベーション膜
１７０ａ    ビアホール
１７１    平坦化膜
１８０    画素電極
１８５    画素定義膜
１９０    有機膜
１９５    対向電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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