(57)【要約】【課題】多チャネルＰＬＬシンセサイザでの低域周波数の周波数変調において逆変調が発生しないとともに、連続スロットにおいても所定の周波数を保持することのできる周波数変調回路を提供することを目的とする。【解決手段】所定の基準周波数の信号を発生する基準発振器３と、制御電圧に基く周波数である制御電圧周波数を出力する電圧制御型発振器１と、基準周波数の信号と制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧としての制御電圧ａ、ｂを出力する位相比較回路５と、制御電圧を保持する保持回路（９、１０、１１）とを有する。これにより、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止することができる。【選択図】図１
2006020123.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準周波数の信号を発生する基準発振器と、制御電圧に基く周波数である制御電圧周波数を出力する制御電圧発振器と、前記基準周波数の信号と前記制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧としての前記制御電圧を出力する位相比較回路と、前記制御電圧を保持する保持回路とを有することを特徴とする周波数変調回路。
【請求項２】
前記保持回路は、前記制御電圧発振器に周波数変調信号を与える制御部と、前記制御電圧と前記制御部から出力される保持電圧との比較結果を示す比較電圧を出力する第１のコンパレータとを有し、
前記制御部は、前記比較電圧に基いて前記保持電圧が前記制御電圧と等しくなるように制御することを特徴とする請求項１に記載の周波数変調回路。
【請求項３】
前記周波数変調信号によって周波数が変調された被変調波信号を送信する送信回路を備え、
前記制御部は、前記送信回路において被変調波信号を送信している間のみ前記制御電圧を前記保持電圧とする制御を行うことを特徴とする請求項２に記載の周波数変調回路。
【請求項４】
前記分周周波数の信号が前記基準周波数の信号よりも位相遅れであるか位相進みであるかを前記位相比較回路からの前記制御電圧に基いて判定する第２のコンパレータを備え、
前記制御部は、前記第２のコンパレータにおける判定結果に基いて前記保持電圧を制御することを特徴とする請求項２または請求項３に記載の周波数変調回路。
【請求項５】
前記制御部は、前記送信回路において被変調波信号を送信していない間における前記制御電圧を記憶するメモリを有することを特徴とする請求項２乃至４のいずれか１に記載の周波数変調回路。
【請求項６】
所定の基準周波数の信号を発生する基準発振器と、
制御電圧に基く周波数である制御電圧周波数を出力する制御電圧発振器と、
前記基準周波数の信号と前記制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧としての前記制御電圧を出力する位相比較回路と、
ＰＬＬシンセサイザのロック完了の時の制御電圧を読み取り保持する保持回路と、
ＰＬＬシンセサイザのループを開放または閉じるループスイッチと、
前記制御電圧発振器に入力される制御電圧を前記保持回路が保持する保持電圧と等しくするか否かを切替える切替えスイッチとを備え、
まずループスイッチをオン、切替えスイッチをオフとしてロック状態へ移行し、
ロック完了の後に切替えスイッチをオン、ループスイッチをオフにしてロック時と同じ制御電圧周波数で前記制御電圧発振器を発振させ、この状態で変調信号を前記制御電圧発振器へ印加し周波数変調をかけることを特徴とする周波数変調回路。
【請求項７】
前記保持回路は、前記制御電圧発振器に周波数変調信号を与える制御部と、前記制御電圧と前記制御部から出力される保持電圧との比較結果を示す比較電圧を出力する第１のコンパレータとを有し、
前記制御部は、前記比較電圧に基いて前記保持電圧が前記制御電圧と等しくなるように制御することを特徴とする請求項７記載の周波数変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コードレス電話機やワイヤレスデータ送信機などの送信部の構成において、周波数シンセサイザ方式による多チャネル送信周波数生成においてフェーズロックドループ方式（以下、「ＰＬＬ」と称する）を用い所定の送信周波数へ固定させる回路方式に用いられる電圧可変発振器へデジタル信号（例えば、一般にＧＭＳＫ変調信号と呼ばれる）による変調信号を直接印加し変調を行う周波数変調回路に関するものである。
【背景技術】
【０００２】
従来の周波数変調回路の不具合について、図４、図５、図６を用いて説明する。図５は時間的な周波数偏移を示すタイミングチャートであり、図６は変調周波数に対する周波数偏移およびループフィルタ周波数特性を示すグラフである。
【０００３】
ＰＬＬシンセサイザによる多チャネル周波数の設定可能な送信機において、周波数変調（ＦＭ変調）や位相変調による送信変調系のシステム構成などには、一般的には安価な回路構成で済む電圧可変発振器（ＶＣＯ）の回路構成の部品である可変容量ダイオードに変調信号を直接に加える回路が採用されている。この回路は、一般的には「ＶＣＯ変調回路」と称され、ワイヤレスマイクなどの音声信号やワイヤレスビデオなどの映像ビデオ信号などのアナログ信号のＦＭ変調の回路として広く一般的に用いられている。しかし、デジタル信号を同様にＶＣＯ変調する場合、ＧＭＳＫ変調信号によるデジタル変調信号の成分には、図５のようにあらゆるデータ列を想定したとき、少なくともデータ列「１」（Ｈｉと表す）と「０」（Ｌｏと表す）がそれぞれ６４ビット連続した場合などのようにきわめて低い周波数成分まで考慮しなければならないとされている。
【０００４】
しかしながら、前記６４ビット連続データ信号にて、ＰＬＬ方式を用いたＶＣＯへ直接周波数変調を行う場合、周波数偏移（以下、「変調度」と称す）が変調周波数に対し一定にならず、図６のような周波数成分の低い帯域（この例では９ｋＨｚ）の変調度が（Ａ）のように低下する現象が発生し、このとき変調度の時間推移は図５の点線１４のような劣化した特性となり、目的とする実線のような特性からかけ離れた特性となる。この現象は一般的には「逆変調」と呼ばれていて、このような送信変調波を受信側では前記のような長いビット列の信号を受信し復調しても、送信データ列と同じビット列を受信側では再生できず、品質のよい通話やデータ通信を保証するうえで重大な妨げとなる要因として知られている。
【０００５】
前記逆変調を補正するためには、補正回路などの対策や手段が不可欠となり、図４にその代表的な補正回路と手段の一例を挙げて、従来の周波数変調回路における低域周波数帯における変調特性劣化防止について説明する。
【０００６】
図４において、１は周波数制御入力端子１ａへの直流電圧（制御電圧）に応じて所定の範囲の周波数を発振することができるＶＣＯ（電圧可変発振器、電圧制御型発振器）、２はＶＣＯ１の出力信号（送信周波数の変調波）を必要なレベルまで増幅する増幅回路（送信回路）である。なお、増幅回路２の次段以降の電力増幅部や送信アンテナなどの図示と説明は省略する。３はＰＬＬシンセサイザのチャネル間隔の周波数を有している基準発振器、４は入力する制御電圧信号の周波数をＮ分周した分周周波数の信号（分周信号）を出力する分周回路、５は分周周波数と基準発振器３の周波数（基準周波数）とを比較し、基準周波数との比較結果において分周周波数の位相が遅れている時には位相信号（位相比較電圧）ａを出力し、また位相が進んでいる時には位相信号（位相比較電圧）ｂを出力する位相比較回路、６は制御信号ａまたはｂを増幅するチャージポンプアンプ（ＣＰ）、７は
ＣＰ６の出力側の通常は閉じているループスイッチ、８は低周波数信号を通過させるループフィルタ、１１はＤ／Ａ変換部１１２を介してＧＭＳＫ信号などの変調信号をＶＣＯ１の入力端子１ｂに入力して制御電圧信号の周波数を変調すると共に出力端子１１４から分周回路４の分周比を制御する分周制御信号を出力する制御部としてのＣＰＵである。
【０００７】
このように構成された周波数変調回路について、その動作を説明する。
【０００８】
チャージポンプアンプ６の出力電圧としての制御電圧は、ループフィルタ８により直流電圧へ平滑され、入力端子１ａに入力される。この制御電圧によりＶＣＯの出力信号である制御電圧信号の周波数（制御電圧周波数）が所定の周波数に保たれる。このように制御電圧周波数の所定の周波数に保持される状態をロック状態という。また、ロックするまでの動作過程は既知であるので、その説明は省略する。変調信号の入力端子１ｂには制御部１１からの変調信号が入力され、この変調信号は、ＶＣＯ内部の可変容量ダイオードの容量を制御して周波数変調をかけることができる。
【０００９】
上述した状態における、前記ＶＣＯ変調された場合の送信変調波は図６（Ｂ）のような低域では平坦な特性をもった前記ループフィルタ８であるため、既述したように変調周波数の低い周波数帯域における変調度が図６（Ａ）のように劣化し、図５の点線１４のような逆変調特性となってしまい、この不具合をなくすための一方法として、上述したロック状態の後にループスイッチ７を開いてＰＬＬの基本動作であるループロックを開放し周波数ロック動作を中止させる。このときの周波数の状態は、ループフィルタ８の構成要素のひとつである蓄電器（キャパシタ）に蓄えられた電荷の電圧値（ロック時の電圧）により一定の時間保持されている。この状態では、ＰＬＬ制御は切り離されているので、図５のような低速ビット列（この例では６４ビットＨｉと６４ビットＬｏを表している）においても図６（Ａ）のような逆変調の副作用を受けることなく、周波数低域における変調度の劣化を発生せず、変調度を変調周波数に関係なく一定に保持することができるようになっている。この手段方式は、一般的には、オープンループ変調と呼ばれる変調回路の構成であり、ＧＭＳＫ周波数変調を用いてデジタル通信方式における時分割双方向通信（ＴＤＭＡ／ＴＤＤと呼称される）に広く一般的に用いられ、送信時間が限られた短い時間（例えば４１７マイクロ秒）での送信時間の変調には、前記キャパシタに蓄積している電荷の放電時間より充分短い時間なので、ロック時の周波数よりずれることがないという動作を有している。
【００１０】
なお特許文献１には、ＰＬＬシンセサイザー及び電圧制御発振器を用いてローカル周波数を出力する第１及び第２のＰＬＬを備え、第２のＰＬＬシンセサイザーからのアナログ信号をＡ／Ｄ変換し、変換されたデジタル信号をロック電圧として保持する制御部を設け、第２のＰＬＬシンセサイザーを閉ループとした後に、Ｄ／Ａ変換器により出力された制御電圧で発振している電圧制御発振器に変調用信号でＦＭ変調をかけるようにしたものが開示されている。
【特許文献１】特開平９−１３０１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の周波数変調回路においては、変調波を送信可能な時間が上記キャパシタの電荷が放電される時間内に限定され、例えば時分割双方向通信（ＴＤＭ／ＴＤＤ）のように比較周波数０．８７５ＭＨｚのＰＬＬの場合、保持時間は精々１ミリ秒から２ミリ秒程度であり、送信を一定時間に区切って（スロットと呼称）時分割送信を構成する場合は差程支障はないが、新たなシステムによっては前記スロットを多段に連続するようなシステムを構成する場合があり、このような場合には、上記キャパシタの電荷が放電される時間に限定され多段スロット時間の周波数を保持することが不可能であり、新たな通
信システムにおける応用や発展性を妨げる要因となっているという問題点を有していた。
【００１２】
このような周波数変調回路には、多チャネルＰＬＬシンセサイザでの低域周波数の周波数変調において逆変調が発生しないとともに、連続スロットにおいても所定の周波数を保持することのできることが要求されている。
【００１３】
本発明は、前記の要求条件を満たすことのできる周波数変調回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明の周波数変調回路は、多チャネルＰＬＬシンセサイザにより所定の送信周波数へロックするＶＣＯの制御電圧を読み取り記憶する手段により、所定の送信周波数に固定（ロック）した直後のロック電圧を読み取り記憶し、次に前記読み取った電圧と同じ電圧値を送出する直流電圧出力器（Ｄ／Ａ変換器）から前記ＶＣＯの制御電圧端子へ送出すると同時にＰＬＬループ回路を開きロック動作を切り離し、前記ＶＣＯ電圧をＤ／Ａ変換器より出力する直流電圧へ置き換えＶＣＯ制御電圧を保持するための保持回路と手段を有し、ＶＣＯ制御電圧を保持後、変調信号をＶＣＯへ直接印加し周波数変調をかける。
【発明の効果】
【００１５】
本発明の周波数変調回路は、所定の基準周波数の信号を発生する基準発振器と、制御電圧に基く周波数である制御電圧周波数を出力する制御電圧発振器と、基準周波数の信号と制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧としての制御電圧を出力する位相比較回路と、制御電圧を保持する保持回路とを有することにより、所定の時間（例えば送信時間）だけ制御電圧を保持回路により保持するようにすることにより、所定の時間においてはループフィルタのキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるので、時分割送信やオフセット発振器変調などのような対策を講じることなく、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止することができるという有利な効果が得られる。
【００１６】
さらに、保持回路は、制御電圧発振器に周波数変調信号を与える制御部と、制御電圧と制御部から出力される保持電圧との比較結果を示す比較電圧を出力する第１のコンパレータとを有し、制御部は、比較電圧に基いて保持電圧が制御電圧と等しくなるように制御することにより、制御電圧発振器の発振周波数を制御する制御電圧をスイッチの切替えなどにより上記保持電圧とすることにより、所定の時間（例えば送信時間）においてはループフィルタのキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるという有利な効果が得られる。
【００１７】
さらに、周波数変調信号によって周波数が変調された被変調波信号を送信する送信回路を備え、制御部は、送信回路において被変調波信号を送信している間のみ制御電圧を保持電圧とする制御を行うことにより、送信時間においてはループフィルタのキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるという有利な効果が得られる。
【００１８】
さらに、分周周波数の信号が基準周波数の信号よりも位相遅れであるか位相進みであるかを位相比較回路からの制御電圧に基いて判定する第２のコンパレータを備え、制御部は、第２のコンパレータにおける判定結果に基いて保持電圧を制御することにより、わずかな分周周波数の変化を検出して、送信中の制御電圧周波数の変化やずれを補正することができるという有利な効果が得られる。
【００１９】
さらに、制御部は、送信回路において被変調波信号を送信していない間における制御電圧を記憶するメモリを有することにより、前回のロック状態における制御電圧を次回の送信時において即時に得ることができるので、ＴＤＭＡ／ＴＤＤ通信方式のような頻繁に送信と受信を繰り返しながら送信周波数も更新する（周波数ホッピングと称する）ような通信手段における制御部の手段として、毎回の異なる送信周波数においてもロック状態へ迅速に移行することができるという多チャネルＰＬＬシンセサイザ回路に有利な効果が得られる。
【発明を実施するための最良の形態】
【００２０】
本発明は、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止するという目的を、制御電圧発振器の発振周波数を制御する制御電圧を保持する保持回路を備えたことにより実現した。
【００２１】
上記課題を解決するためになされた第１の発明は、所定の基準周波数の信号を発生する基準発振器と、制御電圧に基く周波数である制御電圧周波数を出力する制御電圧発振器と、基準周波数の信号と制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧としての制御電圧を出力する位相比較回路と、制御電圧を保持する保持回路とを有することとしたものであり、所定の時間（例えば送信時間）だけ制御電圧を保持回路により保持するようにすることにより、所定の時間においてはループフィルタのキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるので、時分割送信やオフセット発振器変調などのような対策を講じることなく、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止することができるという作用・効果を有する。
【００２２】
上記課題を解決するためになされた第２の発明は、保持回路は、制御電圧発振器に周波数変調信号を与える制御部と、制御電圧と制御部から出力される保持電圧との比較結果を示す比較電圧を出力する第１のコンパレータとを有し、制御部は、比較電圧に基いて保持電圧が制御電圧と等しくなるように制御することとしたものであり、制御電圧発振器の発振周波数を制御する制御電圧をスイッチの切替えなどにより上記保持電圧とすることにより、所定の時間（例えば送信時間）においてはループフィルタのキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるという作用・効果を有する。
【００２３】
上記課題を解決するためになされた第３の発明は、周波数変調信号によって周波数が変調された被変調波信号を送信する送信回路を備え、制御部は、送信回路において被変調波信号を送信している間のみ制御電圧を保持電圧とする制御を行うこととしたものであり、送信時間においてはループフィルタのキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるという作用・効果を有する。
【００２４】
上記課題を解決するためになされた第４の発明は、分周周波数の信号が基準周波数の信号よりも位相遅れであるか位相進みであるかを位相比較回路からの制御電圧に基いて判定する第２のコンパレータを備え、制御部は、第２のコンパレータにおける判定結果に基いて保持電圧を制御することとしたものであり、わずかな分周周波数の変化を検出して、送信中の制御電圧周波数の変化やずれを補正することができるという作用・効果を有する。
【００２５】
上記課題を解決するためになされた第５の発明は、制御部は、送信回路において被変調波信号を送信していない間における制御電圧を記憶するメモリを有することとしたものであり、前回のロック状態における制御電圧を次回の送信時において即時に得ることができるので、周波数ホッピングのような通信手段における制御部の手段として、毎回の異なる送信周波数においてもロック状態へ迅速に移行することができるという多チャネルＰＬＬシンセサイザ回路に有利な効果・作用を有する。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１による周波数変調回路を示すブロック図である。図１において、ＶＣＯ１、入力端子１ａ、１ｂ、増幅回路（送信回路）２、基準発振器３、分周回路４、位相比較回路（Ｐ／Ｄ回路）５、チャージポンプアンプ６、ループスイッチ７、ＬＰＦ８、ＣＰＵ（制御部）１１、Ｄ／Ａ変換部１１２、出力端子１１４は図４と同様のものなので、同一符号を付し、説明は省略する。９は入力端子１ａに入力される制御電圧をＤ／Ａ変換部１１１から出力される保持電圧と等しくするための保持電圧用の切替えスイッチ、１０は制御電圧と制御部１１から出力される保持電圧との比較結果を示す比較電圧を出力する第１のコンパレータ、１１３は第１のコンパレータ１０の出力電圧（比較電圧）が入力される入力端子である。
【００２７】
このように構成された周波数変調回路について、その動作を説明する。
【００２８】
図１において、送信する前の周波数設定は、まず、制御部１１によりループスイッチ７をオン、切替えスイッチ９をオフとし、従来動作と同様にしてロック状態へ移行する。制御部１１は、ロック完了と同時にロック電圧（ロック状態の制御電圧）と同じ電圧をＤ／Ａ変換部１１１より出力させるために、コンパレータ１０からの比較電圧を参照しながらＤ／Ａ変換部１１１出力の保持電圧を設定し、しかるのちに切替えスイッチ９をオン、ループスイッチ７をオフにすることで、ＶＣＯ１をロック時と同じ制御電圧周波数に発振させる。そして、ＶＣＯ１の出力の制御電圧周波数の信号（制御電圧信号）は増幅回路２に入力され、送信を開始する。
【００２９】
この状態で、Ｄ／Ａ変換部１１２より変調信号ｃを出力すれば、ＰＬＬのロック作用からの影響を受けることなく、つまり極端には０Ｈｚ（ＤＣ）から広帯域の変調周波数でもって補正回路なしで周波数変調または位相変調をかけることができる。
【００３０】
以上のように本実施の形態によれば、所定の基準周波数の信号を発生する基準発振器３と、制御電圧に基く周波数である制御電圧周波数を出力する電圧制御型発振器１と、基準周波数の信号と制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧（位相信号）としての制御電圧ａ、ｂを出力する位相比較回路５と、制御電圧を保持する保持回路９〜１１とを有することにより、所定の時間（例えば送信時間）だけ制御電圧を保持回路９〜１１により保持するようにすることにより、所定の時間においてはループフィルタ８のキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができるので、時分割送信やオフセット発振器変調などのような対策を講じることなく、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止することができる。
【００３１】
さらに、保持回路は、電圧制御型発振器１に周波数変調信号を与える制御部１１と、制御電圧と制御部１１から出力される保持電圧との比較結果を示す比較電圧を出力する第１のコンパレータ１０とを有し、制御部１１は、比較電圧に基いて保持電圧が制御電圧と等しくなるように制御することにより、電圧制御型発振器１の発振周波数を制御する制御電圧を切替えスイッチ９の切替えなどにより上記保持電圧とすることにより、所定の時間（例えば送信時間）においてはループフィルタ８のキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができる。
【００３２】
さらに、周波数変調信号によって周波数が変調された被変調波信号を送信する送信回路２を備え、制御部１１は、送信回路２において被変調波信号を送信している間のみ制御電圧を保持電圧とする制御を行うことにより、送信時間においてはループフィルタ８のキャパシタの放電の影響を受けることなく制御電圧を一定に保持することができる。
【００３３】
（実施の形態２）
図２は、本発明の実施の形態２による周波数変調回路を示すブロック図である。図２において、ＶＣＯ１、入力端子１ａ、１ｂ、増幅回路（送信回路）２、基準発振器３、分周回路４、位相比較回路（Ｐ／Ｄ回路）５、チャージポンプアンプ６、ループスイッチ７、ＬＰＦ８、切替えスイッチ９、第１のコンパレータ１０、ＣＰＵ（制御部）１１、Ｄ／Ａ変換部１１１，１１２、入力端子１１３、出力端子１１４は図１と同様のものなので、同一符号を付し、説明は省略する。１２は分周周波数の信号（分周信号）が基準周波数の信号（基準信号）よりも位相遅れであるか位相進みであるかを位相比較回路５からの制御電圧に基いて判定する第２のコンパレータである。
【００３４】
このように構成された周波数変調回路について、その動作を説明する。
【００３５】
本装置は、図２に示すように、実施の形態１と同様に送信動作を行い、送信終了させる以外の区間つまり送信変調時の動作として、制御部１１によりＤ／Ａ変換部１１２を介して変調信号が送出されていない時間に限り、第２のコンパレータ１２により位相比較の出力信号（位相信号ａ、ｂ）を入力端子１１５に入力し、その入力レベルを検知し、わずかな周波数変化を検出し、Ｄ／Ａ変換部１１１の出力電圧（保持電圧）を調整し、送信中の制御電圧周波数の変化やずれを補正するようにした。
【００３６】
以上のように本実施の形態によれば、分周周波数の信号が基準周波数の信号よりも位相遅れであるか位相進みであるかを位相比較回路５からの制御電圧（位相比較電圧、位相信号）ａ、ｂに基いて判定する第２のコンパレータ１２を備え、制御部１１は、第２のコンパレータ１２における判定結果に基いて保持電圧を制御することにより、わずかな分周周波数の変化を検出して、送信中の制御電圧周波数の変化やずれを補正することができる。
【００３７】
（実施の形態３）
図３は、本発明の実施の形態３による周波数変調回路を示すブロック図である。図３において、ＶＣＯ１、入力端子１ａ、１ｂ、増幅回路（送信回路）２、基準発振器３、分周回路４、位相比較回路（Ｐ／Ｄ回路）５、チャージポンプアンプ６、ループスイッチ７、ＬＰＦ８、切替えスイッチ９、第１のコンパレータ１０、ＣＰＵ（制御部）１１、第２のコンパレータ１２、Ｄ／Ａ変換部１１１、１１２、１１３、出力端子１１４は図２と同様のものなので、同一符号を付し、説明は省略する。１３は送信回路（増幅回路）２において被変調波信号を送信していない間における制御電圧を記憶するメモリである。
このように構成された周波数変調回路について、その動作を説明する。
【００３８】
本装置は、図３に示すように、実施の形態１と同様に送信動作を行い、送信終了時の動作として、増幅回路２における送信オフ後にすぐ、再びループスイッチ７をオン、切替えスイッチ９をオフとし、従来動作と同様にしてロック状態へ移行すると共に、実施の形態１の場合と同様の動作で得られたＤ／Ａ変換部１１の出力電圧値（保持電圧値）をメモリ１３に蓄積し、前回のロック状態における制御電圧を次回の送信時に即時にロック電圧としてコンパレータ１０により得られるようにした。
【００３９】
以上のように本実施の形態によれば、制御部１１は、送信回路２において被変調波信号を送信していない間における制御電圧を記憶するメモリ１３を有することにより、前回のロック状態における制御電圧を次回の送信時において即時に得ることができるので、次回の送信時においてロック状態へ迅速に移行することができる。
【産業上の利用可能性】
【００４０】
本発明は、コードレス電話機やワイヤレスマイク、ワイヤレスビデオ送信機などにおいて、直接ＦＭ変調方式を用いてＧＭＳＫデータや音声信号でＰＬＬシンセサイザのＶＣＯ出力の制御電圧周波数信号を変調する周波数変調回路に関し、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１による周波数変調回路を示すブロック図
【図２】本発明の実施の形態２による周波数変調回路を示すブロック図
【図３】本発明の実施の形態による周波数変調回路を示すブロック図
【図４】従来の周波数変調回路を示すブロック図
【図５】時間的な周波数偏移を示すタイミングチャート
【図６】変調周波数に対する周波数偏移およびループフィルタ周波数特性を示すグラフ
【符号の説明】
【００４２】
１    ＶＣＯ（電圧可変発振器、電圧制御型発振器）
１ａ、１ｂ、１１３、１１５    入力端子
２    増幅回路（送信回路）
３    基準発振器
４    分周回路
５    位相比較回路
６    チャージポンプアンプ
７    ループスイッチ
８    ループフィルタ
９    切替えスイッチ
１０    コンパレータ（第１のコンパレータ）
１１    制御部（ＣＰＵ）
１２    コンパレータ（第２のコンパレータ）
１３    メモリ
１１１、１１２    Ｄ／Ａ変換部
１１４    出力端子
【図１】
2006020123.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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