(57)【要約】      （修正有）【課題】位相比較器で検出の位相誤差をループフィルタに入力／遮断する信号断接手段を備え、ＣＶラインが暴れる範囲では遮断するように信号断接手段を制御し、ＣＶラインの暴れをカットしてループフィルタの入出力電圧の応答遅延を改善したＰＬＬを提供する。【解決手段】ＰＬＬ回路１００は、基準周波数信号Ｆを発生の基準周波数信号発生器１と、分周器９で分周された信号と基準周波数信号Ｆの位相を比較の位相比較器２と、位相比較器２で検出の位相誤差εをループフィルタ４に入力／遮断する信号断接手段３と、位相比較器２で比較の位相誤差εを積分するループフィルタ４と、制御電圧ｖに基づいて発振周波数ｆが制御されるＶＣＯ（電圧制御発振器）−Ａ５と、ＶＣＯ（電圧制御発振器）−Ｂ６と、分周器９への分周比の設定及び信号断接手段３を制御のＣＰＵ（制御手段）８と、ＶＣＯＡ５、Ｂ６で発振の発振信号周波数ｆを所定の分周比で分周の分周器９とで構成。【選択図】図１
2006140852.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に基づいて発振周波数が制御される電圧制御発振器と、該電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、該分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、該位相比較器により検出された位相誤差を積分するループフィルタと、を備え、前記ループフィルタにより積分された位相誤差に基づく制御電圧を前記電圧制御発振器に印加し、該電圧制御発振器の出力周波数を制御して前記基準周波数信号に位相同期させるＰＬＬ回路において、
前記位相比較器により検出された位相誤差を前記ループフィルタに入力若しくは遮断する信号断接手段と、前記分周器への分周比の設定及び前記信号断接手段の制御を行う制御手段と、を備え、
発振周波数の異なる複数の前記電圧制御発振器を共通の制御電圧ラインにより制御する場合、
前記制御手段は、前記電圧制御発振器の発振周波数を移動する際、前記信号断接手段を制御して前記位相誤差の前記ループフィルタへの入力を遮断し、該遮断中に移動先の発振周波数を備えた電圧制御発振器に切り換えると共に、切り換えた電圧制御発振器の発振周波数に基づいた分周比を前記分周器に設定後、前記信号断接手段を制御して前記位相誤差を前記ループフィルタに入力することを特徴とするＰＬＬ回路。
【請求項２】
制御電圧に基づいて発振周波数が制御される電圧制御発振器と、該電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、該分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、該位相比較器により検出された位相誤差を積分するループフィルタと、を備え、前記ループフィルタにより積分された位相誤差に基づく制御電圧を前記電圧制御発振器に印加し、該電圧制御発振器の出力周波数を制御して前記基準周波数信号に位相同期させるＰＬＬ回路において、
前記位相比較器により検出された位相誤差を前記ループフィルタに入力若しくは遮断する信号断接手段と、前記分周器への分周比の設定及び前記信号断接手段の制御を行う制御手段と、を備え、
発振周波数の異なる複数の前記電圧制御発振器を共通の制御電圧ラインにより制御する場合、
前記制御手段は、前記電圧制御発振器の発振周波数を移動する際、前記信号断接手段を制御して前記位相誤差の前記ループフィルタへの入力を遮断し、該遮断中に移動先の電圧制御発振器の発振周波数に基づいた分周比を前記分周器に設定すると共に、移動先の発振周波数を備えた電圧制御発振器に切り換えた後、前記信号断接手段を制御して前記位相誤差を前記ループフィルタに入力することを特徴とするＰＬＬ回路。
【請求項３】
前記位相比較器により検出された位相誤差を電流増幅するチャージポンプをパワーダウンモードの開始及び解除により制御することで前記信号断接手段を実現することを特徴とする請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記信号断接手段は、接合型電界効果トランジスタであることを特徴とする請求項１または２に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、さらに詳しくは、電圧制御発振器の自走周波数を移動する場合に発生するループフィルタの入出力電圧の応答遅延を改善したＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路にあっては、一般に電圧制御発振器（以下、ＶＣＯと記す）の出力周波数が定常状態になってからの特性（定常特性）と、基準周波数信号に位相同期するまでの引込み特性（同期特性）とが互いに相反する関係にある。例えば同期特性の周波数引込み範囲を広くし且つ同期速度を速くすると、ループの雑音帯域が広くなって定常時の特性が劣化することが知られている。従って、ＰＬＬ回路としては、ＶＣＯの発振周波数が基準周波数信号に引込まれて位相同期するまでのロックアップ時間を早くすることが望まれており、特にトランキングシステム対応時に周波数移動のスピードアップが切望されている。
図９は従来の無線機の周波数移動を説明する模式図である。例えば、図１のＰＬＬ回路１００のようにＶＣＯが２回路あり、同じ制御電圧ライン（以下、ＣＶラインと記す）により制御する回路構成の場合、各ＶＣＯの自走周波数範囲をＶＣＯ−Ａ５がｆ１〜ｆ２、ＶＣＯ２−Ｂ６がｆ３〜ｆ４とし、各周波数がｆ１＜ｆ２＜ｆ３＜ｆ４の関係であると仮定する。そして、予めＶＣＯ−Ａ５が発振周波数ｆ１で一定範囲の位相差にロックしている状態からｆ４に切り換える場合の動作について考えてみると、一つのパターンとして図１０のフローチャートのようになる。即ち、ＣＰＵ８が周波数切替ＳＷ７によりｆ４の周波数に切り換える指示を受けると、ＣＰＵ８はｆ１の自走周波数を有するＶＣＯ−Ａ５からｆ４の自走周波数を有するＶＣＯ２−Ｂ６に切り換える（Ｓ２１）。次にＣＰＵ８が分周器９にｆ４の周波数に基づく分周比を設定する（Ｓ２２）。それにより、ＰＬＬ回路１００がｆ４の周波数になろうとして動作を開始し（Ｓ２３）、その結果、ＣＶライン１４がｆ４の周波数になろうとして収束する（Ｓ２４）。
図１１は図１０のフローチャートに基づく周波数移動時のタイミングチャートである。上からＰＬＬ１００の動作、ＶＣＯ−Ａ、Ｂの切替信号、ＣＶラインの動きを示す。ＣＰＵ８がＶＣＯ−Ａ５からＶＣＯ−Ｂ６に切り換える信号を出力すると、ＶＣＯ−Ａ５、ＶＣＯ−Ｂ６の切替信号がＶＣＯ−Ｂ６側に切り替わる（Ｓ２１の動作）。しかし、まだｆ４のデータを受信していないので、ＣＶライン１４はｆ１にロックしている電圧１Ｖのままになろうとする。即ち、図９のｆ３の位置あたりにいる。しかし、データはｆ１のままなので、ＣＶライン１４はｆ３より周波数の低いｆ１になろうとしてＶｍｉｎまで低下してしまう（範囲Ａ）。その後、ｆ４のデータを受け取ると（Ｓ２２の動作）ｆ４の周波数になろうとして、ＶｍｉｎのレベルからＰＬＬ回路が動作を開始し（Ｓ２３の動作）、ＣＶライン１４がｆ４の周波数になろうとして１０Ｖに収束する（範囲Ｂ）。以上、最初にＶＣＯを切り換えるパターンをパターン１とする。
【０００３】
図１２はもう一つのパターンの場合のフローチャートである。即ち、ＣＰＵ８が周波数切替ＳＷ７によりｆ４の周波数に切り換える指示を受けると、ＣＰＵ８は分周器９にｆ４の周波数に基づく分周比を設定する（Ｓ３１）。そしてＣＰＵ８がｆ１の自走周波数を有するＶＣＯ−Ａ５からｆ４の自走周波数を有するＶＣＯ２−Ｂ６に切り換える（Ｓ３２）。それにより、ＰＬＬ回路１００がｆ４の周波数になろうとして動作を開始し（Ｓ３３）、その結果、ＣＶライン１４がｆ４の周波数になろうとして収束する（Ｓ３４）。
図１３は図１２のフローチャートに基づく周波数移動時のタイミングチャートである。上からＰＬＬ１００の動作、ＶＣＯ−Ａ、Ｂの切替信号、ＣＶラインの動きを示す。このパターンではＣＰＵ８が最初にｆ４のデータを受け取るので（Ｓ３１の動作）、ＣＶラインが１Ｖのラインから１０Ｖ付近に移動する。即ち、図９のｆ２の位置あたりにいる。しかし、ＶＣＯ−Ａ５のままなのでＣＶラインはｆ２より周波数の高いｆ４になろうとしてＶｍａｘまで上昇してしまう（Ａ範囲）。次にＣＰＵ８がＶＣＯ−Ａ５からＶＣＯ−Ｂ６に切り換える信号を出力すると、ＶＣＯ−Ａ、Ｂの切替信号がＶＣＯ−Ｂ６側に切り替わる（Ｓ３２の動作）。その時点では既にｆ４のデータを受け取っているので、ｆ４の周波数になろうとしてＰＬＬ回路が動作し（Ｓ３３の動作）、ＣＶライン１４がｆ４の周波数になろうとして１０Ｖに収束する（範囲Ｂ）。以上、最初に周波数のデータを受け取るパターンをパターン２とする。このように、従来の周波数移動時のＰＬＬ回路のＣＶラインは、Ａ範囲でＣＶの暴れが発生していた。
またロックアップ時間を早める従来技術として特許文献１には、ロックアップ時間を早くするためにＰＬＬ回路のＶＣＯに、その発振周波数の一定範囲内の位相変動を制御するループフィルタの出力の制御電圧とは別に、このＶＣＯの自走周波数を決定するための固定の制御電圧を予め記憶しておき、ＶＣＯの自走周波数をある周波数から別の周波数に変更する時に、記憶した制御電圧を切り換えてＶＣＯに供給するＶＣＯの自走周波数制御電圧供給手段の技術について開示されている。
【特許文献１】特開平０５−３２７４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図９〜図１３により説明した従来のＰＬＬ回路の制御方法では、パターン１、２の何れの場合も、範囲ＡにおいてＣＶライン１４がＶｍｉｎ及びＶｍａｘの範囲で暴れるため、その時点からＶＣＯ−Ｂ６の自走周波数に収束する動作が開始するため、収束するまでより多くの時間を必要とし、結果的に位相同期するまでのロックアップ時間が長くなってしまうといった問題がある。
また特許文献１では、ＶＣＯの自走周波数制御電圧供給手段から出力される電圧データに基づいてアナログ電圧に変換するＤ／Ａ変換器が備えられており、このＤ／Ａ変換器の出力をＶＣＯに直接接続するように記述されているが、実際にはＤ／Ａ変換器より出力される雑音により、ＶＣＯ出力信号のＣ／Ｎ（Carrier to Noise）やＳ／Ｎが悪化するのを避けるために、抵抗とコンデンサにより構成されるＬＰＦを間に挿入して使用している。しかし、この場合、ロックアップの高速化のために、ＶＣＯの自走周波数制御電圧供給手段を設けているにも関わらず、ＬＰＦの応答の遅れがあるため、ＬＰＦの遅延時間以上の高速化は不可能であった。
本発明は、かかる課題に鑑みてなされたものであり、位相比較器により検出された位相誤差をループフィルタに入力若しくは遮断する信号断接手段を備え、ＣＶラインが暴れる範囲では位相誤差をループフィルタに入力しないように信号断接手段を制御することにより、ＣＶラインの暴れをカットしてループフィルタの入出力電圧の応答遅延を改善したＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明はかかる課題を解決するために、請求項１は、制御電圧に基づいて発振周波数が制御される電圧制御発振器と、該電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、該分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、該位相比較器により検出された位相誤差を積分するループフィルタと、を備え、前記ループフィルタにより積分された位相誤差に基づく制御電圧を前記電圧制御発振器に印加し、該電圧制御発振器の出力周波数を制御して前記基準周波数信号に位相同期させるＰＬＬ回路において、前記位相比較器により検出された位相誤差を前記ループフィルタに入力若しくは遮断する信号断接手段と、前記分周器への分周比の設定及び前記信号断接手段の制御を行う制御手段と、を備え、発振周波数の異なる複数の前記電圧制御発振器を共通の制御電圧ラインにより制御する場合、前記制御手段は、前記電圧制御発振器の発振周波数を移動する際、前記信号断接手段を制御して前記位相誤差の前記ループフィルタへの入力を遮断し、該遮断中に移動先の発振周波数を備えた電圧制御発振器に切り換えると共に、切り換えた電圧制御発振器の発振周波数に基づいた分周比を前記分周器に設定後、前記信号断接手段を制御して前記位相誤差を前記ループフィルタに入力することを特徴とする。
本発明のＰＬＬ回路は、発振周波数の異なる複数のＶＣＯを共通のＣＶラインにより制御する回路構成の場合、周波数の異なるＶＣＯに切り換える際に発生するＣＶラインの暴れを防止するために、信号断接手段により位相比較器から出力される位相誤差をループフィルタに入力しないようにし、ＶＣＯを切り換えた後、切替先のＶＣＯの自走周波数のデータを受信し、信号断接手段を制御して位相比較器から出力される位相誤差をループフィルタに入力するものである。これにより、ＶＣＯを切替えた直後に見られるＣＶラインの暴れが発生しなくなるので、その分ロックアップ時間を早くすることができる。
【０００６】
請求項２は、制御電圧に基づいて発振周波数が制御される電圧制御発振器と、該電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、該分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、該位相比較器により検出された位相誤差を積分するループフィルタと、を備え、前記ループフィルタにより積分された位相誤差に基づく制御電圧を前記電圧制御発振器に印加し、該電圧制御発振器の出力周波数を制御して前記基準周波数信号に位相同期させるＰＬＬ回路において、前記位相比較器により検出された位相誤差を前記ループフィルタに入力若しくは遮断する信号断接手段と、前記分周器への分周比の設定及び前記信号断接手段の制御を行う制御手段と、を備え、発振周波数の異なる複数の前記電圧制御発振器を共通の制御電圧ラインにより制御する場合、前記制御手段は、前記電圧制御発振器の発振周波数を移動する際、前記信号断接手段を制御して前記位相誤差の前記ループフィルタへの入力を遮断し、該遮断中に移動先の電圧制御発振器の発振周波数に基づいた分周比を前記分周器に設定すると共に、移動先の発振周波数を備えた電圧制御発振器に切り換えた後、前記信号断接手段を制御して前記位相誤差を前記ループフィルタに入力することを特徴とする。
本発明のＰＬＬ回路は、発振周波数の異なる複数のＶＣＯを共通のＣＶラインにより制御する回路構成の場合、移動先のＶＣＯの周波数を設定する際に発生するＣＶラインの暴れを防止するために、信号断接手段により位相比較器から出力される位相誤差をループフィルタに入力しないようにするまでは請求項１と同様であるが、切替先のＶＣＯの自走周波数のデータを受信した後、ＶＣＯを切り換えるところが異なる。そして信号断接手段を制御して位相比較器から出力される位相誤差をループフィルタに入力するものである。これにより、移動先のＶＣＯの周波数を設定した直後に見られるＣＶラインの暴れが発生しなくなるので、その分ロックアップ時間を早くすることができる。
【０００７】
請求項３は、前記位相比較器により検出された位相誤差を電流増幅するチャージポンプをパワーダウンモードの開始及び解除により制御することで前記信号断接手段を実現することを特徴とする。
本発明は、信号断接手段としてＰＬＬ回路内にあるチャージポンプの機能を利用するものである。即ち、チャージポンプはパワーダウンモードにより、その機能を動作させたり停止することができるので、容易に位相比較器から出力される位相誤差を次段のループフィルタに入力したり、遮断したり制御することができる。
請求項４は、請求項１または２に記載のＰＬＬ回路において、前記信号断接手段は、接合型電界効果トランジスタであることを特徴とする。
接合型電界効果トランジスタはゲート端子に所定のレベルの電圧を印加することにより、ソース電極とドレイン電極を電気的に接続することができる。従って、ドレイン電極に位相比較器の出力である位相誤差を接続し、ソース電極にループフィルタを接続することにより、位相誤差を任意にループフィルタに入力したり遮断したりすることができる。
【発明の効果】
【０００８】
請求項１の発明によれば、信号断接手段により位相比較器から出力される位相誤差をループフィルタに入力しないようにし、ＶＣＯを切り換えた後、切替先のＶＣＯの自走周波数のデータを受信し、信号断接手段を制御して位相比較器から出力される位相誤差をループフィルタに入力するので、ＶＣＯを切替えた直後に見られるＣＶラインの暴れが発生しなくなり、その分ロックアップ時間を早くすることができる。
また請求項２では、信号断接手段により位相比較器から出力される位相誤差をループフィルタに入力しないようにし、切替先のＶＣＯの自走周波数のデータを受信した後、ＶＣＯを切り換え、信号断接手段を制御して位相比較器から出力される位相誤差をループフィルタに入力するので、移動先のＶＣＯの周波数を設定した直後に見られるＣＶラインの暴れが発生しなくなり、その分ロックアップ時間を早くすることができる。
また請求項３では、信号断接手段としてＰＬＬ回路内にあるチャージポンプの機能を利用するので、パワーダウンモードにより、その機能を動作させたり停止することにより容易に位相比較器から出力される位相誤差を次段のループフィルタに入力したり、遮断したり制御することができ、請求項１と同様の効果を奏することができる。
また請求項４では、信号断接手段として接合型電界効果トランジスタを使用するため入力インピーダンスが非常に大きくなり、より簡単な制御により請求項１と同様の効果を奏することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図１は本発明の実施形態に係るＰＬＬ回路の機能ブロック図である。このＰＬＬ回路１００は、基準周波数信号Ｆを発生する基準周波数信号発生器１と、分周器９により分周された信号と基準周波数信号Ｆの位相とを比較する位相比較器２と、この位相比較器２により検出された位相誤差εをループフィルタ４に入力したり遮断したりする信号断接手段３と、位相比較器２により比較された位相誤差εを積分するループフィルタ４と、制御電圧ｖに基づいて発振周波数ｆが制御されるＶＣＯ（電圧制御発振器）−Ａ５と、ＶＣＯ（電圧制御発振器）−Ｂ６と、分周器９への分周比の設定及び信号断接手段３の制御を行うＣＰＵ（制御手段）８と、ＶＣＯＡ５、Ｂ６により発振された発振信号の周波数ｆを所定の分周比により分周する分周器９と、を備えて構成される。
尚、本実施形態ではＣＰＵ８に外部から発振周波数を切り換えるための周波数切替ＳＷ７が接続され、出力ポートから信号線１３によりＶＣＯ切替ＳＷ１５を制御してＶＣＯＡ５、Ｂ６の何れか一方を選択する構成となっている。そしてループフィルタ４のＣＶライン１４はＶＣＯＡ５、Ｂ６の入力端子に共通に接続され、同じ制御電圧ｖにより制御される構成となっている。
【００１０】
次に本実施形態のＰＬＬ回路１００の動作について説明する。図２は本発明の無線機の周波数移動を説明する模式図であり、例えば、図１のＰＬＬ回路１００のようにＶＣＯが２回路あり、同じＣＶライン１４により制御している場合である。そして各ＶＣＯの自走周波数範囲をＶＣＯ−Ａ５がｆ１〜ｆ２、ＶＣＯ２−Ｂ６がｆ３〜ｆ４とし、各周波数はｆ１＜ｆ２＜ｆ３＜ｆ４であるとする。そして、予めＶＣＯ−Ａ５が発振周波数ｆ１で一定範囲の位相差にロックしている状態からｆ４に切り換える場合の動作について考えてみる。パターン１として図３のフローチャートのようになる。即ち、ＣＰＵ８が周波数切替ＳＷ７によりｆ４の周波数に切り換える指示を受けると、ＣＰＵ８は信号断接手段３に対して信号線１０を介して信号断ａを出力する。それにより信号断接手段３は位相比較器２の位相誤差εをループフィルタ４に入力しないようにする（Ｓ１）。次にこの状態のままｆ１の自走周波数を有するＶＣＯ−Ａ５からｆ４の自走周波数を有するＶＣＯ２−Ｂ６に切り換える信号ｂを出力する（Ｓ２）。次にＣＰＵ８が分周器９にｆ４の周波数に基づく分周比を設定する（Ｓ３）。次にＣＰＵ８が信号断接手段３に対して信号接ｄを出力する。それにより信号断接手段３は位相比較器２の位相誤差εをループフィルタ４に入力する（Ｓ４）。それにより、ＰＬＬ回路１００がｆ４の周波数になろうとして動作を開始し（Ｓ５）、その結果、ＣＶライン１４がｆ４の周波数になろうとして収束する（Ｓ６）。
【００１１】
図４は図３のフローチャートに基づく周波数移動時のタイミングチャートである。上からＰＬＬ１００の動作、ＶＣＯ−Ａ、Ｂの切替信号、ＣＶラインの動き、信号断接手段３の動作を示す。まず、周波数移動の指示を受けると、信号断接手段３に対して信号断ａを出力する。これにより信号断接手段３は位相比較器２の出力をループフィルタ４に入力しないようにする（Ｓ１の動作）。次に、ＣＰＵ８がＶＣＯ−Ａ５からＶＣＯ−Ｂ６に切り換える信号を出力すると、ＶＣＯ−Ａ５、ＶＣＯ−Ｂ６の切替信号がＶＣＯ−Ｂ６側に切り替わる（Ｓ２の動作）。しかし、まだｆ４のデータを受信していないので、ＣＶライン１４はｆ１にロックしている電圧１Ｖのままになろうとする。即ち、図２のｆ３の位置あたりにいる。しかし、データはｆ１のままなので、ＣＶライン１４はｆ３より周波数の低いｆ１になろうとするが、信号断接手段３は位相比較器２の出力をループフィルタ４に入力しないようにしているので、Ｖｍｉｎまで低下してしまうことはなく１ｖで安定している。その後、ｆ４のデータを受け取り（Ｓ３の動作）、その直後に信号断接手段３は位相比較器２の出力をループフィルタ４に入力する（Ｓ４の動作）。それによりｆ４の周波数になろうとしてＰＬＬ回路が動作し（Ｓ５の動作）、ＣＶライン１４がｆ４の周波数になろうとして１０Ｖに収束する（Ｓ６の動作）。
以上の通り本実施形態のＰＬＬ回路１００は、発振周波数の異なる複数のＶＣＯ−Ａ５、ＶＣＯ−Ｂ６を共通のＣＶライン１４により制御する回路構成の場合、周波数の異なるＶＣＯに切り換える際に発生するＣＶライン１４の暴れを防止するために、信号断接手段３により位相比較器２から出力される位相誤差εをループフィルタ４に入力しないようにし、ＶＣＯ−Ａ５からＶＣＯ−Ｂ６に切り換えた後、切替先のＶＣＯ−Ｂ６の自走周波数のデータを受信し、信号断接手段３を制御して位相比較器２から出力される位相誤差εをループフィルタ４に入力するものである。これにより、ＶＣＯを切替えた直後に見られるＣＶラインの暴れが発生しなくなるので、その分ロックアップ時間を早くすることができる。
【００１２】
図５はパターン２の場合のフローチャートである。即ち、ＣＰＵ８が周波数切替ＳＷ７によりｆ４の周波数に切り換える指示を受けると、ＣＰＵ８は信号断接手段３に対して信号断ａを出力する。それにより信号断接手段３は位相比較器２の位相誤差εをループフィルタ４に入力しないようにする（Ｓ１１）。次にＣＰＵ８が分周器９にｆ４の周波数に基づく分周比を設定する（Ｓ１２）。次にｆ１の自走周波数を有するＶＣＯ−Ａ５からｆ４の自走周波数を有するＶＣＯ２−Ｂ６に切り換える信号ｃを出力する（Ｓ１３）。次にＣＰＵ８が信号断接手段３に対して信号接ｄを出力する。それにより信号断接手段３は位相比較器２の位相誤差εをループフィルタ４に入力する（Ｓ１４）。それにより、ＰＬＬ回路１００がｆ４の周波数になろうとして動作を開始し（Ｓ１５）、その結果、ＣＶライン１４がｆ４の周波数になろうとして収束する（Ｓ１６）。
【００１３】
図６は図５のフローチャートに基づく周波数移動時のタイミングチャートである。上からＰＬＬ１００の動作、ＶＣＯ−Ａ、Ｂの切替信号、ＣＶラインの動き、信号断接手段３の動作を示す。まず周波数移動の指示を受けると、信号断接手段３に対して信号断ａを出力する。これにより信号断接手段３は位相比較器２の出力をループフィルタ４に入力しないようにする（Ｓ１１の動作）。このパターンでは、ＰＬＬ１００が最初にｆ４のデータを受け取るので（Ｓ１２の動作）、ＣＶラインが１０Ｖ付近に移動しようとするが（即ち、図２のｆ２の位置になろうとする）、信号断接手段３は位相比較器２の出力をループフィルタ４に入力しないようにしているので、Ｖｍａｘまで上昇してしまうことはなく１ｖで安定している。次にＣＰＵ８がＶＣＯ−Ａ５からＶＣＯ−Ｂ６に切り換える信号を出力すると、ＶＣＯ−Ａ、Ｂの切替信号がＶＣＯ−Ｂ６側に切り替わる（Ｓ１３の動作）。その直後に信号断接手段３は位相比較器２の出力をループフィルタ４に入力する（Ｓ１４の動作）。その時点では既にｆ４のデータを受け取っているので、ｆ４の周波数になろうとしてＰＬＬ回路が動作し（Ｓ１５の動作）、ＣＶライン１４がｆ４の周波数になろうとして１０Ｖに収束する（Ｓ１６の動作）。
以上の通り本実施形態のＰＬＬ回路１００は、発振周波数の異なる複数のＶＣＯ−Ａ５、ＶＣＯ−Ｂ６を共通のＣＶライン１４により制御する回路構成の場合、移動先のＶＣＯ−Ｂ６の周波数を設定する際に発生するＣＶラインの暴れを防止するために、信号断接手段３により位相比較器２から出力される位相誤差εをループフィルタ４に入力しないようにするまではパターン１と同様であるが、切替先のＶＣＯ−Ｂ６の自走周波数のデータを受信した後、ＶＣＯ−Ａ５からＶＣＯ−Ｂ６に切り換えるところが異なる。そして信号断接手段３を制御して位相比較器２から出力される位相誤差εをループフィルタ４に入力するものである。これにより、移動先のＶＣＯ−Ｂ６の周波数を設定した直後に見られるＣＶラインの暴れが発生しなくなるので、その分ロックアップ時間を早くすることができる。
【００１４】
図７は従来方式によるＣＶラインの動きと本発明によるＣＶラインの動きの差を比較する図である。符号２０は周波数をｆ１からｆ４に移動した場合のパターン２のときのＣＶラインの動きであり、符号２１は本発明のＣＶラインの動きであり、符号２２は周波数をｆ１からｆ４に移動した場合のパターン１のときのＣＶラインの動きである。この図から明らかなように、従来の符合２０と２２が１０Ｖに収束するまでの時間ｔ２（Ｑ点）と、本発明の符号２１が収束する時間ｔ１（Ｐ点）との間にはｔ１＜ｔ２の関係があり、本発明の方法ではＣＶラインに暴れがなく、１０Ｖに収束する時間が短いことが分かる。結果的に、ループフィルタの入出力電圧の応答遅延を改善することができる。尚、ｔ０は各波形が１０Ｖに収束を開始する時点である。
【００１５】
図８は本発明の信号断接手段３の実施例を示す図である。図８（ａ）は信号断接手段として位相比較器２５により検出された位相誤差εを電流増幅するチャージポンプ２６をパワーダウンモード信号２７の開始及び解除により制御することで実現するものである。この回路では、パワーダウンモード信号２７の開始によりチャージポンプ２６に位相比較器２５により検出された位相誤差εを入力して電流増幅し、図示しないループフィルタに出力する。またパワーダウンモード信号２７の解除により、チャージポンプ２６に位相比較器２５により検出された位相誤差εを遮断して図示しないループフィルタに出力しないようにする。
このように本実施例は、信号断接手段としてＰＬＬ回路内にあるチャージポンプの機能を利用するものである。即ち、チャージポンプ２６はパワーダウンモードにより、その機能を動作させたり停止することができるので、容易に位相比較器２から出力される位相誤差εを次段のループフィルタ４に入力したり、遮断したり制御することができる。
図８（ｂ）は信号断接手段３として接合型電界効果トランジスタ（Ｊ−ＦＥＴ）により制御することで実現するものである。この信号断接手段は、位相比較器２とループフィルタ４の間にＪ−ＦＥＴ３１のドレイン電極（Ｄ）とソース電極（Ｓ）が接続されている。そしてドレイン電極（Ｄ）とゲート電極（Ｇ）間に抵抗Ｒを接続し、そのゲート電極（Ｇ）と制御信号３０をダイオードＤを介して接続する。尚、図８（ｂ）ではＪ−ＦＥＴ３１を使用したが、位相比較器２とループフィルタ４の間をリレー等のメカ的な接点により接続しても構わない。即ち、Ｊ−ＦＥＴ３１は一例に過ぎず、他の電子的な手段により実現しても本発明を逸脱するものではない。
このようにＪ−ＦＥＴ３１はゲート端子に所定のレベルの電圧を印加することにより、ソース電極とドレイン電極を電気的に接続することができる。従って、ドレイン電極に位相比較器２の出力である位相誤差εを接続し、ソース電極にループフィルタ４を接続することにより、位相誤差εを任意にループフィルタ４に入力したり遮断したりすることができる。
尚、以上の説明では、ＶＣＯが２つの場合について説明したが、それ以上の数でも構わない。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係るＰＬＬ回路の機能ブロック図である。
【図２】本発明の無線機の周波数移動を説明する模式図である。
【図３】本発明のパターン１の動作フローチャートである。
【図４】図３のフローチャートに基づく周波数移動時のタイミングチャートである。
【図５】本発明のパターン２の動作フローチャートである。
【図６】図５のフローチャートに基づく周波数移動時のタイミングチャートである。
【図７】従来方式によるＣＶラインの動きと本発明によるＣＶラインの動きの差を比較する図である。
【図８】本発明の信号断接手段３の実施例を示す図である。
【図９】従来の無線機の周波数移動を説明する模式図である。
【図１０】従来のパターン１の動作フローチャートである。
【図１１】図１０のフローチャートに基づく周波数移動時のタイミングチャートである。
【図１２】従来のパターン２の動作フローチャートである。
【図１３】図１２のフローチャートに基づく周波数移動時のタイミングチャートである。
【符号の説明】
【００１７】
１  基準周波数信号発生器、２  位相比較器、３  信号断接手段、４  ループフィルタ、５  ＶＣＯ−Ａ、６  ＶＣＯ−Ｂ、７  周波数切替ＳＷ、８  ＣＰＵ、９  分周器、１００  ＰＬＬ回路、ｖ  制御電圧、ｆ  発振信号の周波数、Ｆ  基準周波数信号、ε  位相誤差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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