(57)【要約】【課題】  化学的機械研磨を用いた半導体装置の製造において、過剰研磨によるディッシング、エロージョンなどの余分な膜減りを極力抑えることを課題とする。【解決手段】  半導体基板上にパターニングされた第１絶縁膜を形成する工程と、第１絶縁膜をマスクにして溝を形成する工程と、形成した溝を埋め込むように第２絶縁膜を形成する工程と、第１スラリーを用いた第１ＣＭＰにより、第１絶縁膜の表面が露出するまで第２絶縁膜の一部を除去する工程と、第２スラリーを用いた第２ＣＭＰにより、第１ＣＭＰで除去されなかった第１絶縁膜上の第２絶縁膜および第１絶縁膜を除去する工程とを含み、第１スラリーおよび第２スラリーが、特定の関係を満たすことを特徴とする半導体装置の製造方法により、上記の課題を解決する。【選択図】  図１０
2006032846.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にパターニングされた第１絶縁膜を形成する工程と、
第１絶縁膜をマスクにして溝を形成する工程と、
形成した溝を埋め込むように第２絶縁膜を形成する工程と、
第１スラリーを用いた第１ＣＭＰにより、第１絶縁膜の表面が露出するまで第２絶縁膜の一部を除去する工程と、
第２スラリーを用いた第２ＣＭＰにより、第１ＣＭＰで除去されなかった第１絶縁膜上の第２絶縁膜および第１絶縁膜を除去する工程
とを含み、第１スラリーおよび第２スラリーが、式：
（Ｒ２／Ｒ１）＞（Ｒ４／Ｒ３）
（式中、Ｒ１は第１絶縁膜に対する第１スラリーの研磨レートであり、Ｒ２は第２絶縁膜に対する第１スラリーの研磨レートであり、Ｒ３は第１絶縁膜に対する第２スラリーの研磨レートであり、Ｒ４は第２絶縁膜に対する第２スラリーの研磨レートである）
の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項２】
第１絶縁膜および第２絶縁膜が、それぞれ酸窒化珪素膜および酸化珪素膜であり、かつ第１スラリーおよび第２スラリーが、それぞれセリアスラリーおよびシリカスラリーである請求項１に記載の半導体装置の製造方法。
【請求項３】
第１絶縁膜と第２絶縁膜の間に第３絶縁膜を形成する工程をさらに含み、第２スラリーを用いた第２ＣＭＰにより、第１ＣＭＰで除去されなかった第１絶縁膜上の第２絶縁膜と共に第３絶縁膜を除去することからなり、第１スラリーおよび第２スラリーが、式：
（Ｒ２／Ｒ５）＞（Ｒ４／Ｒ６）
（式中、Ｒ５は第３絶縁膜に対する第１スラリーの研磨レートであり、Ｒ２は第２絶縁膜に対する第１スラリーの研磨レートであり、Ｒ６は第３絶縁膜に対する第２スラリーの研磨レートであり、Ｒ４は第２絶縁膜に対する第２スラリーの研磨レートである）
の関係を満たす請求項１または２に記載の方法。
【請求項４】
第１絶縁膜上の第２絶縁膜および第１絶縁膜を除去した後に、溝を形成する工程と、
溝を埋め込むように、半導体基板の全面に半導体膜を形成する工程と、
第３スラリーを用いた第３ＣＭＰにより、第２絶縁膜の表面が露出するまで半導体膜の一部を除去する工程と、
第４スラリーを用いた第４ＣＭＰにより、第３ＣＭＰで除去されなかった第２絶縁膜上の半導体膜を除去する工程
とをさらに含み、第３スラリーおよび第４スラリーが、式：
（Ｒ８／Ｒ７）＞（Ｒ１０／Ｒ９）
（式中、Ｒ７は第２絶縁膜に対する第３スラリーの研磨レートであり、Ｒ８は半導体膜に対する第３スラリーの研磨レートであり、Ｒ９は第２絶縁膜に対する第４スラリーの研磨レートであり、Ｒ１０は半導体膜に対する第４スラリーの研磨レートである）
の関係を満たす請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
第２絶縁膜および半導体膜が、それぞれ酸化珪素膜および多結晶シリコン膜であり、かつ第３スラリーおよび第４スラリーが、それぞれ有機アミン系スラリーおよびシリカスラリーである請求項４に記載の半導体装置の製造方法。
【請求項６】
第１ＣＭＰおよび第２ＣＭＰと、第３ＣＭＰおよび第４ＣＭＰとを、同一プラテン上で連続して実施するか、または別のプラテン上で同一装置を用いて連続して実施する請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過剰研磨によるディッシング、エロージョンなどの余分な膜減りを極力抑えることができる、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、フラッシュメモリーのフローティングゲートは、フォトリソグラフおよびエッチングにより加工されていた。しかし、フラッシュメモリーの微細化に伴い、デザインルールの最小寸法が０．１３μｍ以下になり、ｐｎ接合部との重ね合わせ精度の問題が生ずるに到り、フラッシュメモリーのフローティングゲートは、ＣＭＰを用いた自己整合による加工が主流となっている。その製造過程の例を図１〜９に示す。
【０００３】
まず、図１に示すように、シリコン基板１上に酸化珪素膜２および窒化珪素膜３を順次堆積する。さらに、窒化珪素膜３上に、反射防止膜として酸窒化珪素膜４を堆積する。図１では、反射防止効果を高めるために、第２の反射防止膜として第２酸窒化珪素膜４’を設けている。
【０００４】
次に、図２に示すように、フォトエッチング工程により、酸窒化珪素膜４’、酸窒化珪素膜４、窒化珪素膜３および酸化珪素膜２の一部を除去し、さらにシリコン基板１の一部を除去して、溝５を形成する。
その後、図３に示すように、高密度プラズマＣＶＤにより、溝５を完全に埋め込むように素子分離用酸化珪素膜６を堆積する。
【０００５】
次に、図４に示すように、第１のＣＭＰにより、酸窒化珪素膜４上の素子分離用酸化珪素膜６を除去し、さらに研磨を進めて、図５に示すように、窒化珪素膜３上から酸窒化珪素膜４を完全に除去する。このとき、過剰研磨によるディッシングなどの余分な酸化珪素膜ロスが生じる。図５の図番６付近の窪みおよび窒化珪素膜３間の凹部がこのロスに相当する。
【０００６】
第１のＣＭＰでは、酸窒化珪素膜４上の素子分離用酸化珪素膜６を除去し（図４参照）、さらに研磨を進めて、窒化珪素膜３上から酸窒化珪素膜４を完全に除去している（図５参照）。素子分離用酸化珪素膜６を残しつつ、窒化珪素膜３と酸窒化珪素膜４とを同時に除去する手法がないので、工程を増やさないために、酸窒化膜４を第１のＣＭＰで除去している。しかしながら、酸窒化珪素膜の研磨レートは酸化珪素膜の研磨レートよりもはるかに小さいために、酸窒化珪素膜４の数倍の素子分離用酸化珪素膜６が余分に研磨され、窪みが生じてしまう。
【０００７】
次に、図６に示すように、等方性エッチングにより、窒化珪素膜３のみを選択的に除去し、さらに別の等方性エッチングにより、シリコン基板１上の酸化珪素膜２を除去する。
その後、半導体素子の形成に必要なイオン注入などの処理を施し、図７に示すように、シリコン基板１が露出している特定の領域にのみトンネル酸化珪素膜８を形成し、さらに窒化珪素膜３が除去されて形成された溝７を完全に埋め込むように多結晶シリコン膜９を堆積する。
【０００８】
次いで、図８に示すように、第２のＣＭＰにより、素子分離用酸化珪素膜６上の多結晶シリコン膜９を除去する。このとき、面積の広い素子分離領域（図番６の領域）においては、第１のＣＭＰのディッシングにより形成された窪みおよび第２のＣＭＰの遅い研磨レートの影響により、研磨残り９’が生じる。この研磨残り９’を除去するためにはさらに研磨を行う必要があり、その結果、図９に示すように、フローティングゲートとなる多結晶シリコン９の膜厚が薄くなり過ぎるという問題が生じる。
【０００９】
第２ＣＭＰでは、素子分離用酸化珪素膜６上の多結晶シリコン膜９を完全に除去している。ここで、素子分離用酸化珪素膜６のロス量を抑え、素子分離用酸化珪素膜６上の多結晶シリコン膜９のみを選択的に除去するために、多結晶シリコン膜９の研磨レートが素子分離用酸化珪素膜６の研磨レートよりもはるかに大きくなる条件を用いている。このような条件で図８の研磨残り９’を除去しようとすると、多結晶シリコン膜９は、過剰に研磨され膜厚が薄くなってしまう。すなわち、研磨残り９’の多結晶シリコン膜９は、周囲を広い素子分離用酸化珪素膜６領域によって囲まれているために、酸化珪素膜の支える力が強く、研磨レートが遅い。これに対して、メモリセルのように多結晶シリコン膜９が密集している領域は、素子分離用酸化珪素膜６領域の密度が低く、酸化珪素膜の支えの力が弱いために研磨レートが比較的速い。このため、上記のような結果を生じてしまう。
【００１０】
上記のようなフローティングゲートの製造方法は、例えば、特開２００２−２９９４７９号公報（特許文献１）に開示されている。
このように、従来技術では、ＣＭＰプロセスにおける過剰研磨によるディッシング、エロージョンなどの余分な膜減りのために、フローティングゲートの膜厚が薄くなるという問題が生じていた。フローティングゲートの膜厚が薄くなると、フローティングゲート側壁とＯＮＯ膜間の接触面積が小さくなり、その結果としてキャパシターとしてのＯＮＯ容量が小さくなる。一般に知られているように、ＯＮＯ容量が小さくなると書き込みや消去速度が低下し、フラッシュメモリーとしての素子性能が低下してしまう。
【００１１】
一方、所望の膜厚を有するフローティングゲートを得るために、図１における窒化珪素膜３の膜厚を厚くすることが考えられるが、図２におけるパターン加工が困難になり、加工性能が低下してしまう。
したがって、素子性能および加工性能を低下させずにフローティングゲートを形成するためには、ＣＭＰにおける余分な膜減りを抑えることが重要となる。
【００１２】
【特許文献１】特開２００２−２９９４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、化学的機械研磨を用いた半導体装置の製造において、過剰研磨によるディッシング、エロージョンなどの余分な膜減りを極力抑えることを課題とする。
【課題を解決するための手段】
【００１４】
本発明の発明者は、上記の課題を解決するために鋭意検討を重ねた結果、化学的機械研磨のプロセスに合わせて、選択比（研磨レート）の異なる２種類以上のスラリーを使い分けることにより、過剰研磨によるディッシング、エロージョンなどの余分な膜減りが抑えられることを見出し、本発明を完成するに到った。
【００１５】
本発明によれば、
半導体基板上にパターニングされた第１絶縁膜を形成する工程と、
第１絶縁膜をマスクにして溝を形成する工程と、
形成した溝を埋め込むように第２絶縁膜を形成する工程と、
第１スラリーを用いた第１ＣＭＰにより、第１絶縁膜の表面が露出するまで第２絶縁膜の一部を除去する工程と、
第２スラリーを用いた第２ＣＭＰにより、第１ＣＭＰで除去されなかった第１絶縁膜上の第２絶縁膜および第１絶縁膜を除去する工程
とを含み、第１スラリーおよび第２スラリーが、式：
（Ｒ２／Ｒ１）＞（Ｒ４／Ｒ３）
（式中、Ｒ１は第１絶縁膜に対する第１スラリーの研磨レートであり、Ｒ２は第２絶縁膜に対する第１スラリーの研磨レートであり、Ｒ３は第１絶縁膜に対する第２スラリーの研磨レートであり、Ｒ４は第２絶縁膜に対する第２スラリーの研磨レートである）
の関係を満たすことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
本発明によれば、化学的機械研磨を用いた半導体装置の製造、具体的には自己整合によるフローティングゲートの形成において、過剰研磨によるディッシング、エロージョンなどの余分な膜減りを極力抑えることができるので、所望のフローティングゲート膜厚を容易に得ることができ、ＯＮＯ容量の低下による書き込みや消去速度の低下のない、優れた素子性能を有するフラッシュメモリーを提供することができる。
本発明は、浅溝素子分離（ＳＴＩ）の形成に好適である。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置の製造方法は、化学的機械研磨のプロセスに合わせて、研磨レートの異なる２種類以上のスラリーを使い分けることを特徴とする。
本発明において用いることができるスラリーは、アルミナなどの砥粒を含む、ｐHを制御した化学的な研磨剤であり、半導体の製造において公知のスラリーが挙げられる。具体的には、シリカ（二酸化珪素：ＳｉＯ2）、アルミナ（酸化アルミニウム：Ａｌ2Ｏ3）、セリア（酸化セリウム：ＣｅＯ）などの砥粒を含み、ＫＯＨ、ＮＨ4ＯＨなどのアルカリでｐHを制御したスラリー、有機アミン系スラリーなどが挙げられる。
【００１８】
本発明において「研磨レート」とは、一般に研磨工程における１分間当りの、被研磨材料の研磨前の表面から垂直方向の研磨到達面までの距離（深さまたは厚さ）、すなわち研磨速度（Å／分）を意味する。研磨レートは、スラリー中の砥粒の粒度分布や濃度、スラリーのｐＨなどのスラリーの種類、およびウエハ回転数、パッド回転数、圧力およびスラリー流量などのＣＭＰ装置に関する研磨条件などにより変化する。
本発明は、被研磨材料に対する２種類以上のスラリーの研磨レートの比率が重要であり、研磨においては、被研磨材料の種類、加工形状などにより、スラリーの種類や研磨条件を適宜設定すればよい。
【００１９】
以下、本発明の半導体装置の製造方法について、図１〜４および図１０〜１４に基づいて説明するが、これより本発明が限定されるものではない。なお、図１〜４は従来技術と同様である。
なお、本発明の半導体装置の製造方法は、その製造過程に特徴を有するものであり、半導体装置の各構成要素の材料は特に限定されず、公知の材料により形成することができるる。
【００２０】
まず、図１に示すように、例えば熱酸化法により、シリコン基板（半導体基板）１上に膜厚約１００Åの酸化珪素膜２を形成する。その上に、例えばＣＶＤ法により、膜厚１０００〜２５００Åの窒化珪素膜３を堆積させる。さらにその上に、例えばＣＶＤ法により、反射防止膜として膜厚約３００Åの酸窒化珪素膜４（第１絶縁膜）を堆積させる。反射防止効果を高めるために、第２の反射防止膜として、屈折率の異なる第２の酸窒化珪素膜（第１’絶縁膜）４’を成膜するのが好ましい。
ここで、第１絶縁膜および第２絶縁膜は、１種以上の材料からなる、１層以上の絶縁膜を意味する。
【００２１】
次に、図２に示すように、例えばフォトエッチング工程により、酸窒化珪素膜４’、酸窒化珪素膜４、窒化珪素膜３および酸化珪素膜２の一部を除去し、さらにシリコン基板１の一部を１５００〜３０００Å除去して、溝５を形成する。
その後、図３に示すように、例えば高密度プラズマＣＶＤ法により、溝５を完全に埋め込むように膜厚４０００〜６０００Åの素子分離用酸化珪素膜（第２絶縁膜）６を堆積させる。
【００２２】
次に、図４に示すように、次式の関係を満たす、界面活性剤が添加されたセリアスラリーを用いた第１ＣＭＰにより、表１に示す条件で、酸窒化珪素膜４上の素子分離用酸化珪素膜６を除去する。すなわち、研磨初期から酸窒化珪素膜４の表面の一部が露出するまでの第１ＣＭＰでは、酸化珪素膜の研磨レートが酸窒化珪素膜の研磨レートに比べてはるかに大きく、かつ下地パターンの疎密による影響を受けにくい第１スラリーおよび研磨条件を用いる。
Ｒ２／Ｒ１＝酸化珪素膜の研磨レート／酸窒化珪素膜の研磨レート＝３０／１
【００２３】
第１ＣＭＰの終了後、シリコン基板１をＣＭＰ装置から取り出さずに連続して、次式の関係を満たすシリカスラリーを用いた第２ＣＭＰにより、表１に示す条件で、窒化珪素膜３上の酸窒化珪素膜４を完全に除去する。すなわち、酸窒化珪素膜４の表面の一部が露出してから研磨終了までの第２ＣＭＰでは、酸窒化珪素膜と酸化珪素膜の研磨レートの差が少ない、もしくは酸化珪素膜の研磨レートが遅くなるような第２スラリーおよび研磨条件を用いる。
Ｒ４／Ｒ３＝酸化珪素膜の研磨レート／酸窒化珪素膜の研磨レート＝２／１
【００２４】
上記のように、第１スラリーおよび第２スラリーは、（Ｒ２／Ｒ１）＞（Ｒ４／Ｒ３）の関係を満たす。
これらの一連の研磨により、図１０に示すように、素子分離用酸化珪素膜６の研磨ロス量を、従来技術より抑えることができる。
本発明の発明者が上記の条件で研磨を実施したところによれば、研磨ロス量は、従来技術の約１５００Åに対して、約６００Å程度であった。
【００２５】
第１絶縁膜および第２絶縁膜が、それぞれ酸窒化珪素膜および酸化珪素膜であるとき、第１スラリーおよび第２スラリーは、それぞれセリアスラリーおよびシリカスラリーであるのが好ましい。
【００２６】
本発明の半導体装置の製造方法は、第１絶縁膜と第２絶縁膜の間に第３絶縁膜を形成する工程をさらに含み、第２スラリーを用いた第２ＣＭＰにより、第１ＣＭＰで除去されなかった第１絶縁膜上の第２絶縁膜と共に第３絶縁膜を除去することからなってもよい。このとき、第１スラリーおよび第２スラリーは、式：
（Ｒ２／Ｒ５）＞（Ｒ４／Ｒ６）
（式中、Ｒ５は第３絶縁膜に対する第１スラリーの研磨レートであり、Ｒ２は第２絶縁膜に対する第１スラリーの研磨レートであり、Ｒ６は第３絶縁膜に対する第２スラリーの研磨レートであり、Ｒ４は第２絶縁膜に対する第２スラリーの研磨レートである）
の関係を満たすのが好ましい。第３絶縁膜は、１種以上の材料からなる、１層以上の絶縁膜を意味する。
【００２７】
次に、図１１に示すように、例えばリン酸を用いた湿式エッチング法により、窒化珪素膜３のみを選択的に除去し、さらに、例えばフッ酸を用いた湿式エッチング法により、シリコン基板１上の酸化珪素膜２を除去する。その後、公知の方法により、素子形成に必要なイオン注入などの処理を施す。図中、７は窒化珪素膜３が除去されてできた溝を示す。
次に、図１２に示すように、例えば熱酸化法により、シリコン基板１が露出している領域のシリコン基板１上にのみ膜厚約１００Åのトンネル酸化珪素膜８を形成し、さらに、例えばＣＶＤ法により、半導体膜として、溝７を完全に埋め込むように膜厚約１５００Åの多結晶シリコン膜９を堆積させる。
【００２８】
次に、図１３に示すように、次式の関係を満たす、有機アミン系スラリーを用いた第３ＣＭＰにより、表１に示す条件で、メモリセル領域となる素子分離用酸化珪素膜６上の多結晶シリコン膜９を除去する。研磨初期から素子分離用酸化珪素膜６の表面の一部が露出するまでの第３ＣＭＰでは、多結晶シリコン膜の研磨レートが酸化珪素膜の研磨レートに比べてはるかに大きい第３スラリーおよび研磨条件を用いる。
Ｒ８／Ｒ７＝多結晶シリコン膜の研磨レート／酸化珪素膜の研磨レート＝２００／１
上記の研磨後、広い素子分離領域の表面には、多結晶シリコン膜の研磨残り９’が存在する。
【００２９】
第３ＣＭＰの終了後、シリコン基板１をＣＭＰ装置から取り出さずに連続して、次式の関係を満たすシリカスラリーを用いた第４ＣＭＰにより、表１に示す条件で、メモリセル領域となる素子分離用酸化珪素膜６上の多結晶シリコン膜９（研磨残り９’）を完全に除去する。すなわち、素子分離用酸化珪素膜６の表面の一部が露出してから研磨終了までの第４ＣＭＰでは、酸化珪素膜と多結晶シリコン膜の研磨レート差が少ない第４スラリーおよび研磨条件を用いる。これにより、下地パターンの疎密差の影響が少なくなり、多結晶シリコン膜の研磨残り９’とメモリセル領域となる素子分離用酸化珪素膜６上の多結晶シリコン９の研磨レートがほぼ同じになる。
Ｒ１０／Ｒ９＝多結晶シリコン膜の研磨レート／酸化珪素膜の研磨レート＝３／１
【００３０】
上記のように、第３スラリーおよび第４スラリーは、（Ｒ８／Ｒ７）＞（Ｒ１０／Ｒ９）の関係を満たす。
これらの一連の研磨により、図１４に示すように、メモリセル領域となるトンネル酸化珪素膜８上の多結晶シリコン膜９の研磨ロス量を抑えることができる。
本発明の発明者が上記の条件で研磨を実施したところによれば、研磨ロス量は、第３スラリーのみを用いた従来技術の約３００Åに対して、約４．５Å程度で、研磨ロス量を３／２００に抑えることができた。
【００３１】
上記のように、第１絶縁膜上の第２絶縁膜および第１絶縁膜を除去した後に、
溝を形成する工程と、
溝を埋め込むように、半導体基板の全面に半導体膜を形成する工程と、
第３スラリーを用いた第３ＣＭＰにより、第２絶縁膜の表面が露出するまで半導体膜の一部を除去する工程と、
第４スラリーを用いた第４ＣＭＰにより、第３ＣＭＰで除去されなかった第２絶縁膜上の半導体膜を除去する工程
とをさらに含んでいてもよい。このとき第３スラリーおよび第４スラリーは、式：
（Ｒ８／Ｒ７）＞（Ｒ１０／Ｒ９）
（式中、Ｒ７は第２絶縁膜に対する第３スラリーの研磨レートであり、Ｒ８は半導体膜に対する第３スラリーの研磨レートであり、Ｒ９は第２絶縁膜に対する第４スラリーの研磨レートであり、Ｒ１０は半導体膜に対する第４スラリーの研磨レートである）
の関係を満たすのが好ましい。
【００３２】
第２絶縁膜および半導体膜が、それぞれ酸化珪素膜および多結晶シリコン膜であるとき、第３スラリーおよび第４スラリーは、それぞれ有機アミン系スラリーおよびシリカスラリーであるのが好ましい。
【００３３】
【表１】
2006032846.tif 000003
【００３４】
上記の一連の工程において、第１ＣＭＰおよび第２ＣＭＰと、第３ＣＭＰおよび第４ＣＭＰとを、同一プラテン上で連続して実施するか、または別のプラテン上で同一装置を用いて連続して実施するのが好ましい。ここで、「プラテン」とは、ウエハ処理工程で用いるウエハ保持板を意味する。
【図面の簡単な説明】
【００３５】
【図１】従来技術および本発明による半導体素子形成過程の第１段階を示す概略断面図である。
【図２】従来技術および本発明による半導体素子形成過程の第２段階を示す概略断面図である。
【図３】従来技術および本発明による半導体素子形成過程の第３段階を示す概略断面図である。
【図４】従来技術および本発明による半導体素子形成過程の第４段階を示す概略断面図である。
【図５】従来技術による半導体素子形成過程の第５段階を示す概略断面図である。
【図６】従来技術による半導体素子形成過程の第６段階を示す概略断面図である。
【図７】従来技術による半導体素子形成過程の第７段階を示す概略断面図である。
【図８】従来技術による半導体素子形成過程の第８段階を示す概略断面図である。
【図９】従来技術による半導体素子形成過程の第９段階を示す概略断面図である。
【図１０】本発明による半導体素子形成過程の第５段階を示す概略断面図である。
【図１１】本発明による半導体素子形成過程の第６段階を示す概略断面図である。
【図１２】本発明による半導体素子形成過程の第７段階を示す概略断面図である。
【図１３】本発明による半導体素子形成過程の第８段階を示す概略断面図である。
【図１４】本発明による半導体素子形成過程の第９段階を示す概略断面図である。
【符号の説明】
【００３６】
１      シリコン基板（半導体基板）
２      酸化珪素膜
３      窒化珪素膜
４      酸窒化珪素膜（第１絶縁膜：反射防止膜）
４’    第２の酸窒化珪素膜（第１’絶縁膜：第２の反射防止膜）
５、７  溝
６      素子分離用酸化珪素膜（第２絶縁膜）
８      トンネル酸化珪素膜
９      多結晶シリコン膜（半導体膜）
９’    研磨残り
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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