(57)【要約】【課題】  トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供する。【解決手段】  第１ゲート電極(12,14)と第２ゲート電極(6)との間に窪みを持つ形状に形成された窒素を主成分としない第１絶縁膜(19)と、第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜(20)と、第１、第２拡散層上と第１、第２ゲート電極上とに形成された第３絶縁膜(21)とを具備する。第３絶縁膜の、第２拡散層(11)上における最下部の位置が、第１拡散層上でコンタクト電極(15,17)に接する部分における最下部の位置よりも高く、第２絶縁膜は上記窪みを埋め込むように形成され、第１ゲート電極と第２ゲート電極との間が、少なくとも第１絶縁膜と第２絶縁膜とを含む多層構造である。【選択図】      図２
2006060138.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１ゲート電極と、
前記半導体基板上に形成された第２ゲート電極と、
前記第１ゲート電極の一方の側面下における前記半導体基板中に形成された第１拡散層と、
前記第１ゲート電極の他方の側面下と前記第２ゲート電極の一方の側面下との間における前記半導体基板中に形成された第２拡散層と、
前記第１拡散層に電気的に接続されたコンタクト電極と、
前記第１ゲート電極と前記第２ゲート電極との間に窪みを持つ形状に形成された窒素を主成分としない第１絶縁膜と、
前記第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜と、
少なくとも一部の領域で前記第２絶縁膜を介して、前記第１拡散層上と前記第１ゲート電極上と前記第２拡散層上と前記第２ゲート電極上とに形成された第３絶縁膜と、
前記第３絶縁膜上に形成された、この第３絶縁膜とは主成分が異なる層間絶縁膜とを具備し、
前記第３絶縁膜の、前記第２拡散層上における最下部の位置が、前記第１拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、
前記第２絶縁膜は前記窪みを埋め込むように形成され、前記第１ゲート電極と前記第２ゲート電極との間が、少なくとも前記第１絶縁膜と前記第２絶縁膜とを含む多層構造であることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、ゲート電極を有する少なくとも１つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第１セルユニットと、
前記半導体基板上に設けられ、ゲート電極を有する少なくとも１つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第２セルユニットと、
前記第１セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかと前記第２セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかとの間の前記半導体基板内に形成された拡散層と、
前記拡散層に電気的に接続されたコンタクト電極と、
前記第１セルユニット、及び前記第２セルユニットそれぞれにおける前記ゲート電極間に窪みを持つ形状に形成された、窒素を主成分としない第１絶縁膜と、
前記第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜と、
前記第１セルユニット上、前記第２セルユニット上、及び前記拡散層上に、前記第１セルユニットのゲート電極間、及び前記第２セルユニットのゲート電極間においては前記第１絶縁膜と前記第２絶縁膜を介して、形成された第３絶縁膜と、
前記第３絶縁膜上に形成された、この第３絶縁膜とは主成分が異なる層間絶縁膜とを具備し、
前記第３絶縁膜の、前記ゲート電極間における最下部の位置が、前記拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、
前記第２絶縁膜は前記窪みを埋め込むように形成され、前記第１セルユニットのゲート電極間、及び前記第２セルユニットのゲート電極間が、少なくとも前記第１絶縁膜と前記第２絶縁膜とを含む多層構造であることを特徴とする半導体集積回路装置。
【請求項３】
前記半導体基板は、
素子領域と、
前記素子領域に沿って形成され、第４絶縁膜を含む素子分離領域とを有し、
前記第１セルユニット、前記拡散層、及び前記第２セルユニットは前記素子領域に設けられ、
前記第４絶縁膜は前記拡散層に隣接して窪みを有し、前記第１絶縁膜、及び前記第２絶縁膜が前記第４絶縁膜の窪み内に形成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１絶縁膜中の電荷トラップの密度は、前記第２絶縁膜中の電荷トラップの密度よりも小さいことを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
【請求項５】
前記第１絶縁膜のエッチングレートは、前記第２絶縁膜のエッチングレートよりも遅いことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に係わり、特に、不揮発性半導体記憶装置を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
フローティングゲートとコントロールゲートの二層ゲート電極を有する不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型の不揮発性半導体記憶装置が知られている。
【０００３】
ＮＡＮＤ型の不揮発性半導体記憶装置は、直列に接続されたメモリセルトランジスタＭＣの両端に、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとが配置されたメモリセルアレイを有する。選択トランジスタＳＴＤはビット線コンタクト電極を介してビット線に電気的に接続され、選択トランジスタＳＴＳはソース線コンタクト電極を介してソース線に接続される。
【０００４】
ビット線コンタクト電極、及びソース線コンタクト電極は、層間絶縁膜にコンタクト孔を形成し、このコンタクト孔を導電物によって埋め込むことで形成される。しかし、コンタクト孔を形成する際のフォトリソグラフィ工程において、コンタクト孔が素子分離領域まで突き抜けることがある。この理由は、例えば、フォトマスクの合わせずれにある。コンタクト孔が素子分離領域まで突き抜けると、ビット線コンタクト電極、又はソース線コンタクト電極が、例えば、半導体基板に接触する。この結果、リーク電流が増加し、装置が不良になる。
【０００５】
そこで、合わせずれが起きた場合でも、装置が不良となることを抑制するために、シリコン窒化膜からなるバリア絶縁膜を、半導体基板、及び素子分離領域と層間絶縁膜との間に、エッチングストッパとして形成することが行われるようになってきた。
【０００６】
しかしながら、バリア絶縁膜となるシリコン窒化膜は、水素を多く含み、電荷トラップを形成しやすい。バリア絶縁膜となるシリコン窒化膜は、ゲート電極の形成後に、ゲート電極の表面、半導体基板、及び素子分離領域上に形成される。このため、シリコン窒化膜のうち、ゲート電極側壁、及びゲート電極間の半導体基板中に形成された拡散層上に形成された部分にトラップされた電荷、例えば、電子の影響によって、メモリセルトランジスタの特性が劣化することがある。この特性の劣化を改善するために、ゲート電極側壁、及び拡散層とシリコン窒化膜との間に、シリコン酸化膜などからなる絶縁膜を形成する技術が、特許文献１に記載されている。
【０００７】
また、素子の微細化が進むと、フローティングゲート間及びコントロールゲート間の寄生容量の影響が大きくなり、トランジスタ特性に影響を及ぼすようになってきた。フローティングゲート間の寄生容量が大きくなると、隣接するフローティングゲートに蓄えられる電荷量の変化の影響によって生じる、メモリセルトランジスタのしきい値電圧のばらつきが大きくなり、しきい値電圧の制御が困難化する。また、コントロールゲート間の寄生容量が大きくなると、コントロールゲートを駆動する際の配線遅延が大きくなり、動作速度が遅くなる。
【０００８】
これらの事情を改善するためには、フローティングゲート間、及びコントロールゲート間に埋め込まれた絶縁膜の誘電率を小さくすることが有効である。このためには、フローティングゲート間及びコントロールゲート間を誘電率の小さい材料、例えば、シリコン酸化膜などで完全に埋め込む構造にするのがよい。この技術は、特許文献２に記載されている。
【０００９】
しかし、埋め込んだシリコン酸化膜の量が増加すると、シリコン酸化膜の膜質次第では、シリコン窒化膜を埋め込む場合よりも、電荷、例えば、電子のトラップ量が増加する。
【００１０】
この事情を改善するためにゲート電極間を、水素含有量が小さく、電荷のトラップの少ないシリコン酸化膜で埋め込めば良い。しかしながら、シリコン酸化膜の成膜を、高温、かつ、長時間で行う必要があり、製造コストが上昇するほか、素子の微細化が難しくなるといった事情があった。
【特許文献１】特開２００１−１４８４２８
【特許文献２】特開２００２−２８０４６３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１２】
この発明の第１態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された第１ゲート電極と、前記半導体基板上に形成された第２ゲート電極と、前記第１ゲート電極の一方の側面下における前記半導体基板中に形成された第１拡散層と、前記第１ゲート電極の他方の側面下と前記第２ゲート電極の一方の側面下との間における前記半導体基板中に形成された第２拡散層と、前記第１拡散層に電気的に接続されたコンタクト電極と、前記第１ゲート電極と前記第２ゲート電極との間に窪みを持つ形状に形成された窒素を主成分としない第１絶縁膜と、前記第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜と、少なくとも一部の領域で前記第２絶縁膜を介して、前記第１拡散層上と前記第１ゲート電極上と前記第２拡散層上と前記第２ゲート電極上とに形成された第３絶縁膜と、前記第３絶縁膜上に形成された、この第３絶縁膜とは主成分が異なる層間絶縁膜とを具備し、前記第３絶縁膜の、前記第２拡散層上における最下部の位置が、前記第１拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第２絶縁膜は前記窪みを埋め込むように形成され、前記第１ゲート電極と前記第２ゲート電極との間が、少なくとも前記第１絶縁膜と前記第２絶縁膜とを含む多層構造である。
【００１３】
この発明の第２態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、ゲート電極を有する少なくとも１つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第１セルユニットと、前記半導体基板上に設けられ、ゲート電極を有する少なくとも１つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第２セルユニットと、前記第１セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかと前記第２セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかとの間の前記半導体基板内に形成された拡散層と、前記拡散層に電気的に接続されたコンタクト電極と、前記第１セルユニット、及び前記第２セルユニットそれぞれにおける前記ゲート電極間に窪みを持つ形状に形成された、窒素を主成分としない第１絶縁膜と、前記第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜と、前記第１セルユニット上、前記第２セルユニット上、及び前記拡散層上に、前記第１セルユニットのゲート電極間、及び前記第２セルユニットのゲート電極間においては前記第１絶縁膜と前記第２絶縁膜を介して、形成された第３絶縁膜と、前記第３絶縁膜上に形成された、この第３絶縁膜とは主成分が異なる層間絶縁膜とを具備し、前記第３絶縁膜の、前記ゲート電極間における最下部の位置が、前記拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第２絶縁膜は前記窪みを埋め込むように形成され、前記第１セルユニットのゲート電極間、及び前記第２セルユニットのゲート電極間が、少なくとも前記第１絶縁膜と前記第２絶縁膜とを含む多層構造である。
【発明の効果】
【００１４】
この発明によれば、トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
（第１実施形態）
以下、第１実施形態をＮＡＮＤ型の不揮発性半導体記憶装置を例にとり、図１から図９を用いて説明する。
【００１７】
図１はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の平面パターン例を示す平面図である。
【００１８】
図１に示すように、各ＮＡＮＤセルユニットは、素子分離領域３によって区分された素子領域４上に、直列接続された４個のメモリセルＭＣにドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳが接続された構成となっている。図中左右方向のワード線方向に配列したメモリセルＭＣ〜ＭＣは、共通のコントロールゲート線（ワード線）９で接続されており、ドレイン側選択トランジスタＳＴＤ〜ＳＴＤ及びソース側選択トランジスタＳＴＳ〜ＳＴＳは、それぞれ、共通のドレイン側選択ゲート線１２及びソース側選択ゲート線１４で接続されている。ドレイン側選択トランジスタＳＴＤには、ビット線コンタクト電極１６を介して第１配線層によるビット線接続部２３が接続され、さらに配線間コンタクト電極２４を介してビット線２５が接続されている。ソース側選択トランジスタＳＴＳには、ソース線コンタクト電極１７を介して第１配線層によるソース線２６が接続されている。
【００１９】
４個のメモリセルトランジスタＭＣと、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳが１つのメモリセルアレイを構成し、１つのメモリセルアレイはビット線コンタクト電極１６を介して他のメモリセルアレイにビット線方向に隣接し、さらにソース線コンタクト電極１７を介して他のメモリセルアレイにビット線方向に隣接している。
【００２０】
図２は図１中のＡ−Ａ線に沿った断面図、図３は図１中のＢ−Ｂに沿った断面図である。
【００２１】
図２に示される断面では、１つのメモリセルアレイ中にある４個のメモリセルＭＣは、半導体基板（例えば、シリコン基板）１上に設けられたウェル２中に形成された素子領域４上のゲート絶縁膜５上に設けられたメモリセルゲート電極６を有している。
【００２２】
本例のメモリセルゲート電極６は、それぞれスタックトゲートであり、電荷蓄積層となるフローティングゲート電極７、フローティングゲート電極７上に形成されたゲート間絶縁膜８、ゲート間絶縁膜８上に形成されたコントロールゲート電極９、コントロールゲート電極９上に形成されたゲートマスク材１０を有している。コントロールゲート電極９は、他のメモリセルＭＣとの間でそれぞれ共有されてワード線となっている。
【００２３】
各メモリセルＭＣのソースとドレインは素子領域４内に設けられた拡散層１１を介して互いに直列に接続されている。
【００２４】
さらに、４個のメモリセルＭＣの右端には、ドレイン側選択ゲート電極（ドレイン側選択ゲート線）１２がゲート絶縁膜５上に形成されている。ドレイン側選択ゲート電極１２の選択トランジスタＳＴＤと反対側の素子領域４中には、ビット線コンタクト拡散層１３が形成されている。
【００２５】
また、４個のメモリセルＭＣの左端には、ソース側選択ゲート電極（ソース側選択ゲート線）１４がゲート絶縁膜５上に形成されている。ソース側選択ゲート電極１４の選択トランジスタＳＴＳと反対側の素子領域４中には、ソース線コンタクト拡散層１５が形成されている。
【００２６】
メモリセルゲート電極６と、その両端の素子領域４内に設けられた拡散層１１とで、メモリセルトランジスタＭＣが構成される。
【００２７】
さらに、ドレイン側選択ゲート電極１２と、そのメモリセル側の素子領域４に設けられた拡散層１１と、ビット線コンタクト拡散層１３とで、ドレイン側選択トランジスタＳＴＤが構成される。
【００２８】
さらに、ソース側選択ゲート電極１４と、そのメモリセル側の素子領域４に設けられた拡散層１１と、ソース線コンタクト拡散層１５とで、ソース側選択トランジスタＳＴＳが構成される。
【００２９】
このようにメモリセルトランジスタＭＣは互いにコンタクト無しで直列に接続されている。直列に配置されたメモリセルトランジスタＭＣの両端に、拡散層１１を介してドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳが接続されている。
【００３０】
また、ビット線コンタクト拡散層１３にはビット線コンタクト電極１６が接続され、ソース線コンタクト拡散層１５にはソース線コンタクト電極１７が接続される。
【００３１】
ここで、各ゲート電極６、１２、１４の表面は後酸化膜１８で覆われる。後酸化膜１８、及びゲート絶縁膜５上には、第１絶縁膜１９が設けられている。この第１絶縁膜１９は窒素を主成分としておらず、メモリセルゲート電極６間に凹形状に形成される。また、第１絶縁膜１９は、水素含有量が少なく、電荷に対するトラップが少ないもので、シリコン窒化膜などに比べて誘電率の小さい材料が適する。第１絶縁膜１９の一例は、シリコン酸化膜である。
【００３２】
さらに、窒素を主成分としない第２絶縁膜２０が、第１絶縁膜１９によって形成された凹部の内部を埋め込むように設けられている。第２絶縁膜２０は、シリコン窒化膜などに比べて誘電率の小さいものが適する。第２絶縁膜２０の一例は、シリコン酸化膜である。
【００３３】
ここで、「埋め込む」とは、完全に埋め尽くすことを意味するものではなく、内部にボイド、巣などの空洞を含んでいてもその作用、効果に変わりはないので、空洞も含むことを意味する。
【００３４】
また、第１絶縁膜１９は、第２絶縁膜２０に比べて水素含有量が少なく、電荷に対するトラップが少ないものである。
【００３５】
ゲート電極相互の間隔は、メモリセルゲート電極６同士では小さく、ビット線コンタクト電極１６を挟んだドレイン側選択ゲート電極１２同士及びソース線コンタクト電極１７を挟んだソース側選択ゲート電極１４同士では大きくなっている。
【００３６】
各ゲート電極６、１２、１４上、及び各ゲート電極６、１２、１４間の第１絶縁膜１９上と第２絶縁膜２０上には、第３絶縁膜２１が設けられている。第３絶縁膜２１の一例は、シリコン窒化膜である。第３絶縁膜２１は、第１絶縁膜１９よりも水素含有量が多く、電荷トラップが多い。
【００３７】
第３絶縁膜２１の上には、層間絶縁膜２２が設けられている。層間絶縁膜２２の一例は、ホウ素を含むシリコン酸化膜である。ホウ素を含むシリコン酸化膜の一例は、ＢＰＳＧ膜である。
【００３８】
層間絶縁膜２２、第３絶縁膜２１、及びゲート絶縁膜５を貫いて、ビット線コンタクト電極１６、及びソース線コンタクト電極１７が設けられており、それぞれビット線コンタクト拡散層１３とソース線コンタクト拡散層１５に接続される。
【００３９】
ビット線コンタクト電極１６上には、第１層配線によるビット線接続部２３が設けられ、さらに、配線間コンタクト電極２４を介して第２配線層によるビット線２５が設けられている。
【００４０】
ソース線コンタクト電極１７上には、第１層配線によるソース線２６が設けられている。
【００４１】
ソース線２６、ビット線接続部２３、及び配線間コンタクト電極２４は配線間絶縁膜２７で覆われて、その上にビット線２５が形成されている。
【００４２】
本第１実施形態に係るＮＡＮＤセルは、４個のメモリセルトランジスタＭＣが選択トランジスタＳＴＤ、ＳＴＳに挟まれることで形成されているが、メモリセルトランジスタＭＣの個数は４個に限定されるものではなく、例えば、１６個や３２個など、任意の数で形成できる。もちろん、メモリセルトランジスタの個数は４個未満でも良い。
【００４３】
ここでは、ウェルはＰ型であり、ソース／ドレイン拡散層はＮ型であるとするが、ウェルをＮ型、ソース／ドレイン拡散層をＰ型としてもよい。
【００４４】
本第１実施形態では、隣り合うメモリセルゲート電極６のフローティングゲート電極７間とコントロールゲート電極９間は、第１絶縁膜１９と第２絶縁膜２０とで埋め込まれており、第３絶縁膜２１は入り込んでいない構造となっている。また、ドレイン側選択ゲート電極１２の、メモリセルと反対側の側面と、ソース側選択ゲート電極１４の、メモリセルと反対側の側面とにおいて、第１絶縁膜１９、及び第２絶縁膜２０は、側壁として形成されている。この側壁は、いわゆるＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｉｆｆｕｓｉｏｎ）形成のためのイオン注入のためのマスクとして用いることができる。
【００４５】
次に、図３に示される断面では、半導体基板１上のウェル２中に素子分離領域３が設けられ、素子分離領域３によって分離された素子領域４が形成されている。この素子領域４全面にビット線コンタクト電極１６が接続されている。素子分離領域３上には、第３絶縁膜２１が形成されている。この第３絶縁膜２１上には層間絶縁膜２２が形成されている。これら層間絶縁膜２２、第３絶縁膜２１を貫いて、ビット線コンタクト電極１６が形成されている。ビット線コンタクト電極１６は、ビット線接続部２３に接続され、さらに、配線間コンタクト電極２４を介してビット線２５に接続される。このビット線接続部２３と配線間コンタクト電極２４は、配線間絶縁膜２７で覆われている。
【００４６】
ここで、素子分離領域３の上面は、素子領域４の上面と同じ位置に形成されているが、素子領域４の上面より高い位置に形成されていてもよい。
【００４７】
素子分離の方法としてＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）を用いているが、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）など、別の素子分離方法を用いてもよい。
【００４８】
第１実施形態に係る不揮発性半導体記憶装置によれば、メモリセルゲート電極間に埋め込む絶縁膜を第１絶縁膜１９と第２絶縁膜２０との２層にわけ、コンタクト孔開口の際のエッチングストッパとなる第３絶縁膜２１を第２絶縁膜２０の上に設けた構造である。さらに、第２絶縁膜２０、及び第３絶縁膜２１よりも水素含有量が少なく、電荷トラップの少ない第１絶縁膜１９を、第２絶縁膜２０の下層に設け、第２絶縁膜２０、及び第３絶縁膜２１がメモリセルトランジスタＭＣのゲート絶縁膜５の近傍には存在しない、例えば、直接に接触しないようにする。これにより、第２絶縁膜２０中、及び第３絶縁膜２１中に含有された水素や、第２絶縁膜２０中、及び第３絶縁膜２１中にトラップされた電荷が、メモリセルトランジスタＭＣの電気特性へ及ぼす影響を軽減できる。
【００４９】
さらに、メモリセルゲート電極６間を第３絶縁膜２１よりも誘電率が小さい第１絶縁膜１９と第２絶縁膜２０とで埋め込む構造にする。これにより、メモリセルトランジスタＭＣの、コントロールゲート電極６における配線遅延の劣化を軽減できる。
【００５０】
さらに、第３絶縁膜２１は、素子分離領域３、及び層間絶縁膜２２の双方に対して、エッチング選択比を取ることができる材料とする。これにより、素子領域４の幅を狭めても、コンタクト孔が素子分離領域３に突き抜けて、コンタクト電極１６、及び１７がウェル２に接触することを抑制できる。
【００５１】
即ち、第１実施形態に係る不揮発性半導体記憶装置は、コンタクト孔開口のためのエッチングのプロセスマージンを向上させつつ、トランジスタのしきい値電圧の変動やゲート絶縁膜における耐圧の低下、並びにゲート電極の配線遅延といった電気特性の劣化を防止できる。従って、第１実施形態によれば、高信頼性、高速動作が可能で、高歩留りの不揮発性半導体記憶装置、及びその製造方法を提供できる。
【００５２】
以下、図２及び図４〜図９を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。
【００５３】
まず、図４に示すように、ウェル２、及び素子分離領域３（図示せず）によって分離された素子領域４を、シリコン基板等の半導体基板１内に形成する。素子分離領域３の材料例は、シリコン酸化物である。次いで、ゲート絶縁膜５を、素子領域４上に形成する。次いで、フローティングゲート電極７、ゲート間絶縁膜８、コントロールゲート電極９、ゲートマスク材１０を、素子領域４上に順次形成する。このとき、参照符号４１に示すように、ゲート間絶縁膜８を、選択ゲート電極になる部分の領域の一部から除去し、フローティングゲート電極７とコントロールゲート電極９とが接続されるようにする。
【００５４】
なお、ゲート絶縁膜５、及びフローティングゲート電極７は素子分離領域３を形成する前に形成し、素子分離領域３をフローティングゲート電極７に対して自己整合的に形成するようにしても良い。さらに、ゲート絶縁膜５、フローティングゲート電極７、ゲート間絶縁膜８、及びコントロールゲート電極９は素子分離領域３を形成する前に形成し、素子分離領域３をフローティングゲート電極７、及びコントロールゲート電極９に対して自己整合的に形成するようにしても良い。
【００５５】
次に、図５に示すように、ゲートマスク材１０を、フォトリソグラフィ法を用いてゲート電極の形成パターンにエッチングする。次いで、コントロールゲート電極９、ゲート間絶縁膜８、及びフローティングゲート電極７を、ゲートマスク材１０に対して自己整合的にエッチングし、メモリセルゲート電極６、ドレイン側選択ゲート電極１２、及びソース側選択ゲート電極１４を形成する。次いで、メモリセルゲート電極６、ドレイン側選択ゲート電極１２、及びソース側選択ゲート電極１４を後酸化し、後酸化膜１８を、ゲート電極６、１２、及び１４の周囲に形成する。これにより、ゲート電極６、１２、及び１４の、ゲート加工時におけるダメージを回復する。次いで、ウェル２とは異なる導電型の不純物を、ゲート電極６、１２、１４、及び素子分離領域３（図示せず）をマスクに用い、素子領域４に対してイオン注入し、拡散層１１、及び１３を得る。なお、拡散層１１、及び１３を得るためのイオン注入は、後酸化の後に行っても良いし、前に行っても良い。さらに、後の工程で行われる第１絶縁膜１９形成後などでも構わない。
【００５６】
次に、図６に示すように、第１絶縁膜１９を、図５に示す構造の表面上、例えば、後酸化膜１８上、ゲート絶縁膜５上、及び素子分離領域３上（図示せず）に形成する。このとき、第１絶縁膜１９はメモリセルゲート電極６同士の間を完全には埋め込まない膜厚で形成する。
【００５７】
第１絶縁膜１９の材料例はシリコン酸化物であり、その厚みの例はメモリセルゲート電極６同士間の距離Ｌ２が約７０ｎｍであったとき、メモリセルゲート電極６の側面上に存在する後酸化膜１８上で約５ｎｍ、ゲート絶縁膜５上で約５ｎｍである。また、形成プロセスの一例は、ＳｉＨ２Ｃｌ２＋Ｎ２Ｏ雰囲気中、温度７８０℃、成膜速度０．１ｎｍ／ｍｉｎである。これによれば、電荷トラップ密度１０１８ｃｍ−３程度、水素含有量１ｍｏｌ％程度のシリコン酸化膜が得られる。
【００５８】
このように、第１絶縁膜１９はメモリセルゲート電極６同士の間を完全には埋め込まない膜厚で形成するため、メモリセルゲート電極６同士の間を完全に埋め込む場合に比べて薄い膜厚で形成することができる。しかも、第１絶縁膜１９の形成には、水素含有量が小さく電荷のトラップ量が少なくなる、高温、長時間のプロセスを用いることができる。このようなプロセスで形成されるシリコン酸化物膜は、半導体の分野においてはＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜と呼ばれる。
【００５９】
なお、第１絶縁膜１９を形成した後、第１絶縁膜１９を酸化性雰囲気で処理するようにしても良い。第１絶縁膜１９を、酸化性雰囲気で処理することにより、例えば、第１絶縁膜１９中に含有された微量な水素を、第１絶縁膜１９から出すことができる。例えば、酸素分子Ｏ２と水素分子Ｈ２とが結合してＨ２Ｏとなって揮発する。このため、第１絶縁膜１９中の水素を、さらに、減らすことができる。例えば、この利点は、例えば、特許文献２に記載の技術では得られない、本件特有の利点である。この理由は、特許文献２では、シリコン酸化膜の厚さが厚いために、酸化剤がゲート電極近傍や拡散層近傍まで到達しきれないからである。
【００６０】
次に、第２絶縁膜２０を、第１絶縁膜１９上に形成する。第２絶縁膜２０はメモリセルゲート電極６同士の間を完全に埋め込み、かつ、ドレイン側選択ゲート電極１２同士の間、及びソース側選択ゲート電極１４同士の間は完全には埋め込まない膜厚で形成する。
【００６１】
第２絶縁膜２０の材料例はシリコン酸化物であり、その厚みの例はメモリセルゲート電極６同士間の距離Ｌ２が約７０ｎｍであったとき、メモリセルゲート電極６の上面上にある後酸化膜１８上で約６０ｎｍである。また、形成プロセスの一例は、Ｓｉ（ＯＣ２Ｈ５）４雰囲気中、温度７００℃、成膜速度３ｎｍ／ｍｉｎである。これによれば、水素含有量５ｍｏｌ％程度のシリコン酸化膜が得られる。
【００６２】
なお、本例の第２絶縁膜２０、即ち、シリコン酸化物は、原料ガスとしてＳｉ（ＯＣ２Ｈ５）４、つまり、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙ  Ｓｉｌａｎｅ）を用いる。ＴＥＯＳを原料ガスとして形成されたシリコン酸化膜は、半導体の分野においてはＴＥＯＳ膜と呼ばれる。
【００６３】
次に、図７に示されるように、第１絶縁膜１９、及び第２絶縁膜２０がメモリセルゲート電極６同士の間に残り、かつ、第１絶縁膜１９、及び第２絶縁膜２０がドレイン側選択ゲート電極１２のメモリセルと反対側の側面、及びソース側選択ゲート電極１４のメモリセルと反対側の側面に側壁として残る形で、第１絶縁膜１９、及び第２絶縁膜２０をエッチング除去する。これは異方性エッチングを使えば良い。さらに、この後必要に応じ、拡散層１３、１５の導電型と同じ導電型の不純物を、第１絶縁膜１９、第２絶縁膜２０、ゲート電極６、１２、及び１４をマスクに用いて、拡散層１３、１５内にイオン注入する。これにより、選択ゲートトランジスタＳＴＤ、ＳＴＳはそれぞれ、片側ＬＤＤ構造となる。即ち、ビット線コンタクト電極１６下、及びソース線コンタクト電極１７下の不純物濃度を上げ、高不純物濃度層１３´、及び１５´とし、コンタクト抵抗を下げる。
【００６４】
次に、図８に示すように、第３絶縁膜２１を、図７に示す構造の表面上、例えば、第１絶縁膜１９、第２絶縁膜２０、ゲート電極６、１２、１４、ゲート絶縁膜５、及び素子分離領域３上（図示せず）に形成する。
【００６５】
第３絶縁膜２１の材料は、素子分離領域３（図示せず）、及び後の工程で形成される層間絶縁膜２２それぞれに対してエッチング選択比をとれる材料が選ばれる。そのような材料例の一つはシリコン窒化物であり、その厚みの例は拡散層１３、又は１５（高不純物濃度層１３´、又は１５´）上で約２０ｎｍである。また、形成プロセスの一例は、ＳｉＨ２Ｃｌ２＋ＮＨ３雰囲気中、温度７８０℃、成膜速度３ｎｍ／ｍｉｎである。これによれば、水素含有量１０ｍｏｌ％程度のシリコン窒化膜が得られる。
【００６６】
表１に、本例における第１絶縁膜１９、第２絶縁膜２０、及び第３絶縁膜２１の成膜条件の一例をまとめておく。
【表１】
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【００６７】
なお、電荷トラップ密度は、定量的には、キャパシタのフラットバンド電圧のシフト量から求めることができる。
【００６８】
また、水素含有量は、膜中の水素濃度を、２次イオン質量分析法（ｓｅｃｏｎｄａｒｙ  ｉｏｎ  ｍａｓｓ  ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）を用いて評価したり、フーリエ変換赤外分光法（ｆｏｕｒｉｅ  ｔｒａｎｓｆｏｒｍ  ｉｎｆｒａｒｅｄ  ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴＩＲ）を用いてＳｉ−Ｈ結合の量を評価したりすることで求めることができる。
【００６９】
次に、層間絶縁膜２２を、第３絶縁膜２１上に堆積する。層間絶縁膜２２の材料は、第３絶縁膜２１に対してエッチング選択比をとれる材料が選ばれる。そのような材料例の一つはシリコン酸化物である。次いで、層間絶縁膜２２の表面を、例えば、ＣＭＰ法を用いて平坦化する。これにより、層間絶縁膜２２を、ドレイン側選択ゲート電極１２同士の間、及びソース側選択ゲート電極１４同士の間を埋め込む。
【００７０】
次に、図９に示されるように、コンタクト孔を層間絶縁膜２２内に形成する。コンタクト孔は、拡散層１３、及び１５（高不純物濃度層１３´、及び１５´）に達する。コンタクト孔を開口のためのエッチングは、まず、層間絶縁膜２２をエッチングし易く、第３絶縁膜２１をエッチングし難いエッチング条件を用いて、層間絶縁膜２２をエッチングする。次に、第３絶縁膜２１をエッチングし易く、素子分離領域３（図示せず）をエッチングし難い条件を用いて、第３絶縁膜２１、及びゲート絶縁膜５を順次エッチングする。これにより、拡散層１３、及び１５（高不純物濃度層１３´、及び１５´）を、外部に露出させる。
【００７１】
次に、図２に示すように、コンタクト孔にアルミニウムやタングステンなどの金属あるいは低抵抗の半導体を埋め込み、ビット線コンタクト電極１６、及びソース線コンタクト電極１７を形成する。この後、層間絶縁膜２２上に金属配線層を形成することによって、ビット線接続部２３及びソース線２６を形成する。さらに、配線間絶縁膜２７を堆積し、配線間コンタクト電極２４を形成し、その上にビット線２５を形成する。
【００７２】
この後、一般的に知られた手法を用いて上層の配線層を形成し、第１実施形態に係る不揮発性半導体記憶装置が完成する。
【００７３】
なお、本第１実施形態は、ソース線に配線層を用いた構造を元に説明を行ったが、図１０に示すように、ソース線コンタクト電極１７を形成せず、ソース線に拡散層１５を用いた構造に変形することも可能である。
【００７４】
上述したように、第１絶縁膜１９、及び第２絶縁膜２０それぞれの電荷トラップの密度はキャパシタのフラットバンド電圧のシフト量から求めることができる。しかし、メモリセルが微細過ぎ、電荷トラップの密度を求めることが困難である場合には、次のようにして推測することができる。
【００７５】
電荷トラップの密度は、膜中の水素含有量、特に、水素の密度に相関がある、と考えられる。即ち、第１絶縁膜１９中、及び第２絶縁膜２０中それぞれの水素の密度を評価すればよい。水素の密度は、上述したように、ＳＩＭＳ法を用いて膜中の水素濃度を評価したり、ＦＴＩＲ法を用いてＳｉ−Ｈ結合の量を評価したりすることで求めることができる。水素濃度が高い、もしくはＳｉ−Ｈ結合の量が多ければ電荷トラップの密度は高まり、反対に水素濃度が低い、もしくはＳｉ−Ｈ結合の量が少なければ電荷トラップの密度は低くなる。この関係を利用して、電荷トラップの密度を推測することができる。
【００７６】
また、例えば、メモリセル構造が微細過ぎて、断面ＳＥＭ写真を見ただけでは、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれているのか否かの判断が困難な場合がある。このような場合においても、水素の密度を評価すると、ゲート電極間に複数の層の絶縁膜が埋め込まれていることを知ることができる。そのような絶縁膜の分析例のいくつかを、以下に説明する。
【００７７】
図２８は第１の分析例に係る膜中水素プロファイルを示す図で、横軸は後酸化膜表面からの距離（Ｄｉｓｔａｎｃｅ ｆｒｏｍ ｓｕｒｆａｃｅ ｏｆ ｐｏｓｔ−ｏｘｉｄａｔｉｏｎ ｆｉｌｍ）を示し、縦軸は単位体積あたりの水素含有量（Ｈｙｄｒｏｇｅｎ ｃｏｎｔｅｎｔ）を示す。つまり、水素の密度である。図２８に示す膜中水素プロファイルは、同図中に示す断面のＡ−Ａ部に沿ったものである。
【００７８】
図２８に示すように、後酸化膜１８の表面、即ち、ゲート電極の近傍から、ある距離までは水素含有量が低く、途中から水素含有量が高くなる。ゲート電極間の酸化膜の水素含有量を分析した結果、図２８に示すような水素含有量の変化が認めることができれば、ゲート電極間に複数の層の酸化膜が埋め込まれていることを知ることができる。
【００７９】
図２９は第２の分析例に係る膜中水素プロファイルを示す図で、図２８と同様の図である。
【００８０】
図２８に示した第１の分析例は、水素含有量が非連続で変化することが観測された例であるが、第２の分析例は、水素含有量が連続して変化することが観測された例である。このように、水素含有量の連続した変化が認められた場合であっても、ゲート電極間に複数の層の酸化膜が埋め込まれている、と推測することができる。
【００８１】
また、図２９に示す第２の分析例からは、ゲート電極近傍において水素含有量が低く、ゲート電極から遠ざかるにつれて水素含有量が高くなる傾向があれば、仮に、ゲート電極間の絶縁膜、例えば、酸化膜が単層であった場合であっても、本実施形態と同様の効果が得られることが分る。これは、後述する第４の分析例においても同様である。
【００８２】
図３０は第３の分析例に係る膜中水素プロファイルを示す図で、図２８と同様の図である。
【００８３】
第３の分析例が第１の分析例と異なるところは、第１絶縁膜１９を酸化性雰囲気で処理したか否かである（Ｗｉｔｈ ／ Ｗｉｔｈｏｕｔ Ｏ２ ｄｅｎｓｉｆｙ）。
【００８４】
上述したように、第１絶縁膜１９を酸化性雰囲気で処理すると、第１絶縁膜１９中の水素含有量を、さらに、減らすことができる。水素含有量が減ることは、図３０中に示されるように、第１絶縁膜１９中の水素含有量が後酸化膜１８表面から遠ざかるにつれて減る傾向があることから分る。酸化性雰囲気で処理した第１絶縁膜１９中の水素含有量は、その表面で最も少なく、表面から内部に向かうにつれてその水素含有量は増えるが、二点鎖線で示す酸化性雰囲気で処理しなかった場合に比較すれば、水素含有量は少ない。
【００８５】
第３の分析例においても、水素含有量が第２絶縁膜２０において増えるので、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれていることを知ることができる。
【００８６】
図３１は第４の分析例に係る膜中水素プロファイルを示す図で、図２９と同様の図である。
【００８７】
第４の分析例が第２の分析例と異なるところは、第１絶縁膜１９を酸化性雰囲気で処理したか否かである。第４の分析例においても、第２の分析例と同様に水素含有量が連続して変化し、かつ、第２絶縁膜２０において急激に増えることが観測されることで、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれていることを知ることができる。
【００８８】
なお、ＳＩＭＳ法、及びＦＴＩＲ法を用いる場合においても、分析にはある程度の領域が必要であるため、メモリセルのような微小領域を測定することは困難な場合もある。この場合には、“緻密な膜ほどＳｉ−Ｈ結合の量が少ない”、という考えに基いて、エッチングレートを利用してＳｉ−Ｈ結合の量を推測すれば良い。Ｓｉ−Ｈ結合の量の推測例を述べれば、例えば、以下のようになる。
【００８９】
第１絶縁膜１９がシリコン酸化膜であるとき、第１絶縁膜１９は、第２絶縁膜２０に比較して、高温、かつ、長時間のプロセスで形成されるために膜質が良い。膜質の良さを表す指標の１つが、膜の緻密さである。膜の緻密さを表す指標の１つがエッチングレートである。そこで、第１絶縁膜１９、及び第２絶縁膜２０を、同時に、かつ、同じエッチャントを用いてエッチングする。第１絶縁膜１９が第２絶縁膜２０よりも緻密な膜であるならば、それぞれのエッチングレートに差を生ずる。即ち、第１絶縁膜１９のエッチングレートは遅くなり、反対に第２絶縁膜２０のエッチングレートは速くなる。本例によれば、第１絶縁膜１９のエッチングレートは、第２絶縁膜２０のエッチングレートの２倍以上遅くなる。このエッチングレートの差を利用して、膜の緻密さを調べるのである。
【００９０】
この推測例に基いた第１絶縁膜１９、及び第２絶縁膜２０が、それぞれシリコン酸化膜であるときのエッチングレート試験例を以下に示す。
【００９１】
図３２Ａ〜図３２Ｆに示す例は、希釈ＨＦ溶液を用いて、室温にてエッチング処理を行った例であり、それぞれ所定時間ｔ毎の第１絶縁膜１９、及び第２絶縁膜２０の断面形状の経時変化を模式的に示す。本試験例は、希釈ＨＦ溶液を用い、第１絶縁膜１９、及び第２絶縁膜２０を等方性エッチングした例である。
【００９２】
図３２Ａ〜図３２Ｆに示すように、第２絶縁膜２０は、第１絶縁膜１９よりも深くエッチングされる。これは、第１絶縁膜１９と第２絶縁膜２０との間に、エッチングレート差があるためである。
【００９３】
図３３Ａ〜図３３Ｆに示す例は異方性エッチングを想定したものであり、図３２Ａ〜図３２Ｆと同様に、所定時間ｔ毎の断面形状の経時変化を模式的に示す。異方性エッチングの場合も同様に、第１絶縁膜１９と第２絶縁膜２０との間に、エッチングレート差があることによって、第２絶縁膜２０は、第１絶縁膜１９よりも深くエッチングされる。
【００９４】
なお、図３２Ａ〜図３２Ｆ、及び図３３Ａ〜図３３Ｆに示す第１絶縁膜１９、及び第２絶縁膜２０の断面は各々、図２に示す断面に対応する。また、第１絶縁膜１９のエッチングレートは、第２絶縁膜２０のエッチングレートに比較し約１／４の場合を想定しているが、エッチングレートに差があれば、約１／２の場合でも約１／３の場合でも、上記２つの試験例と同様に第２絶縁膜２０が第１絶縁膜１９よりも深くエッチングされる。
【００９５】
このように、第１絶縁膜２０に対して、約２倍以上程度エッチングレートが速い第２絶縁膜２０を選択的に除去することが可能であり、これを利用して、ゲート電極間に複数の層の絶縁膜、例えば、酸化膜が埋め込まれていることを推測することができる。
【００９６】
（第２実施形態）
第２実施形態を、図１１を用いて説明する。第２実施形態に係る不揮発性半導体記憶装置の平面パターンは第１実施形態と同様である。平面図は図１を参照する。
【００９７】
図１１は図１のＡ−Ａ線に沿った断面図である。
【００９８】
本第２実施形態は、第３絶縁膜２１がコントロールゲート電極９の高さまで埋め込まれていることが、第１実施形態と異なる。その他の部分は、第１実施形態と同様であるため、説明は省略する。
【００９９】
図１１に示すように、本第２実施形態では、第２絶縁膜２０が第１実施形態よりも薄く形成されることによって生じたメモリセルゲート電極６間のくぼみに、第３絶縁膜２１が埋め込まれる。このとき、埋め込まれた第３絶縁膜２１の最下部は、フローティングゲート電極７の最上部よりも高く位置するようにする。
【０１００】
第１絶縁膜１９に比べて電荷トラップの量の多い第２絶縁膜２０の膜厚を薄くすることにより、第１実施形態に比較して、メモリセルトランジスタＭＣの拡散層１１上にトラップされる電荷の量を、さらに抑制できる。従って、メモリセルトランジスタＭＣの特性の低下を、さらに、防ぐことができる。
【０１０１】
（第３実施形態）
第３実施形態を、図１２を用いて説明する。第３実施形態に係る不揮発性半導体記憶装置の平面パターンは第１実施形態と同様である。平面図は図１を参照する。
【０１０２】
図１２は図１中のＡ−Ａ線に沿った断面図である。
【０１０３】
第３実施形態は、第１絶縁膜１９、及び第２絶縁膜２０を、ビット線コンタクト拡散層１３上、及びソース線コンタクト拡散層１５上からエッチング除去していないことが、第１実施形態と異なる。その他の部分は、第１実施形態と同様であるため、説明は省略する。
【０１０４】
図１２に示すように、本第３実施形態では、第１絶縁膜１９、及び第２絶縁膜２０をそれぞれ堆積した後、続けて第３絶縁膜２１を堆積する。
【０１０５】
第１絶縁膜１９、及び第２絶縁膜２０は、第１、第２実施形態と同様に、メモリセルゲート電極６同士の間に残り、かつ、メモリセルゲート電極６上にも残る。さらに、第１絶縁膜１９、及び第２絶縁膜２０を、ビット線コンタクト拡散層１３上、及びソース線コンタクト拡散層１５上から除去するエッチングを行わない。このため、第１実施形態よりも製造コストを下げることができる。
【０１０６】
なお、本第３実施形態においても、第２の実施形態と同様に、フローティングゲート電極７の最上部よりも高く位置するように第３絶縁膜２１がメモリセルゲート電極６同士の間に埋め込まれた構造にしてもよい。
【０１０７】
（第４実施形態）
第４実施形態を、図１３を用いて説明する。第４実施形態に係る不揮発性半導体記憶装置の平面パターンは第１実施形態と同様である。平面図は図１を参照する。
【０１０８】
図１３は図１中のＡ−Ａ線に沿った断面図である。
【０１０９】
本第４実施形態は、第１絶縁膜１９、及び第２絶縁膜２０がメモリセルゲート電極６同士の間に残る。さらに、第１絶縁膜１９、及び第２絶縁膜２０は、ソース線メモリセルトランジスタＭＣのメモリセルゲート電極６の、ドレイン側選択ゲート電極１２に相対した側面、及びソース線選択ゲート電極１４に相対した側面それぞれに、側壁状に残る。さらに、第３絶縁膜２１が、ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間、及びソース側選択ゲート電極１４とメモリセルゲート電極６との間に埋め込まれていることが第１実施形態と異なる。その他の部分は、第１実施形態と同様であるため、説明は省略する。
【０１１０】
図１３に示すように、本第４実施形態では、ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間の距離、及び、ソース側選択ゲート電極１４とメモリセルゲート電極６との間の距離が、メモリセルゲート電極６同士の間の距離よりも大きくなっており、ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間、及び、ソース側選択ゲート電極１４とメモリセルゲート電極６との間に、第３絶縁膜２１が埋め込まれた構造になっている。
【０１１１】
ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間の距離、及びソース側選択ゲート電極１４とメモリセルゲート電極６との間の距離が、メモリセルゲート電極６同士の間の距離よりも大きいので、第１実施形態に比較して、フォトリソグラフィ法を用いたゲート電極のパターニング時のプロセスマージンを向上できる。また、メモリセルゲート電極６同士の間は埋め込み、ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間、及び、ソース側選択ゲート電極１４とメモリセルゲート電極６との間に窪みができるように、第１実施形態より第２絶縁膜２０を薄くすることにより、第１実施形態よりもメモリセルトランジスタの拡散層上にトラップされる電荷の量が抑制され、メモリセルトランジスタＭＣの特性の低下を防止できる。
【０１１２】
なお、図１３では、第３絶縁膜２１が、ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間、及びソース側選択ゲート電極１４とメモリセルゲート電極６との間に、ゲート絶縁膜５まで埋め込まれているが、第３絶縁膜２１が埋め込まれる深さは、ドレイン側選択ゲート電極１２とメモリセルゲート電極６との間、及びソース側選択ゲート電極１４とメモリセルゲート電極６との間の任意の深さでかまわない。
【０１１３】
なお、本第４実施形態においても、第２実施形態と同様に、フローティングゲート電極７の最上部よりも高く位置するように第３絶縁膜２１がメモリセルゲート電極６同士の間に埋め込まれた構造にしてもよい。
【０１１４】
さらに、本第４実施形態においても、第３実施形態と同様に、第１絶縁膜１９と第２絶縁膜２０を堆積後、続けて第３絶縁膜２１を堆積した構造にしてもよい。
【０１１５】
（第５実施形態）
本第５実施形態は、この発明をＮＯＲ型の不揮発性半導体記憶装置に実施した場合の一例に関する。
【０１１６】
図１４はこの発明の第５実施形態に係るＮＯＲ型の不揮発性半導体記憶装置の構造例を示す平面図、図１５は図１４中のＡ−Ａ線に沿った断面図である。
【０１１７】
図１４、及び図１５に示すように、本第５実施形態は、ビット線コンタクト電極１６間に、直列に接続されるメモリセルトランジスタＭＣの数が２個であり、選択トランジスタを含んでいないことが、第１実施形態と異なる。その他の部分における形態は第１実施形態と同様であるため、説明は省略する。
【０１１８】
図１４に示すように、本第５実施形態では、メモリセルゲート電極６の、ビット線コンタクト電極１６と反対側における側面間に、第１絶縁膜１９と第２絶縁膜２０とが埋め込まれている。ソース線は拡散層１５によって形成され、ビット線コンタクト電極１６は第１配線層からなるビット線２５に接続される。
【０１１９】
なお、本第５実施形態においても、第２実施形態と同様に第３絶縁膜２１が、フローティングゲート電極７の最上部よりも高く位置するようにメモリセルゲート電極６同士の間に埋め込まれた構造にしてもよい。
【０１２０】
さらに、本第５実施形態においても、第３実施形態と同様に、第１絶縁膜１９と第２絶縁膜２０を堆積後、続けて第３絶縁膜２１を堆積した構造にしてもよい。
【０１２１】
このように、この発明はＮＡＮＤ型の不揮発性半導体記憶装置だけでなく、ＮＯＲ型の不揮発性半導体記憶装置にも適用できる。もちろん、ＡＮＤ型やＤｉＮＯＲ型などの不揮発性半導体記憶装置にも適用できる。即ち、トランジスタが直列に複数個接続され、ゲート電極間にコンタクト電極がない構造であれば適用できる。そして、特に、素子領域３に対して余裕のないコンタクト電極を有し、ゲート酸化膜５にトンネル電流を流し、ゲート酸化膜５に強い電気的ストレスを印加するような不揮発性半導体記憶装置に有用である。
【０１２２】
（第６実施形態）
第６実施形態を、図１６を用いて説明する。第６実施形態に係る不揮発性半導体記憶装置の平面パターンは第１実施形態と同様である。平面図は図１を参照する。
【０１２３】
図１６は図１中のＡ−Ａ線に沿った断面図、図１７はゲート電極間距離Ｌ１、Ｌ２を示す断面図である。
【０１２４】
本第６実施形態は、第１実施形態と、第１絶縁膜１９、及び第２絶縁膜２０が、素子分離領域３内の上部に埋め込まれていることが異なる。その他の部分における形態は第１実施形態と同様であるため、説明は省略する。
【０１２５】
素子の微細化が進むと、ゲート電極をエッチングする際のプロセスマージンが低下し、素子領域４上のゲート電極を、例えば、図２に示す形状に加工する際に、素子分離領域３に埋め込まれた絶縁膜の上部の一部を、エッチング除去してしまう場合がある。
【０１２６】
この傾向は、例えば、選択ゲート電極１２同士、あるいは１４同士の間の距離Ｌ１（図１７参照）と、メモリセルゲート電極６同士の間の距離Ｌ２（図１７参照）との差が大きくなるにつれ、顕著になる。つまり、パターンの粗密差によって生じるエッチングの速度差のために、素子分離領域３の、選択ゲート電極１２同士、あるいは１４同士の間に位置する部分が、エッチング除去されやすい。結果として、図１８に示すように、素子分離領域３の上面と素子領域４の上面との間に窪みＳが発生する。窪みＳが発生した状態、かつ、合わせずれを生じた状態でコンタクト孔を形成すると、たとえ、第３絶縁膜２１が形成されていたとしても、図１９〜図２２に示すようなメカニズムで、不良が発生する。
【０１２７】
まず、図１９に示すように、層間絶縁膜２２を、第３絶縁膜２１に達するまでエッチングする。層間絶縁膜２２のエッチングは第３絶縁膜２１で止まる。しかし、集積回路を形成する半導体ウェーハの全域で、層間絶縁膜２２のエッチングが第３絶縁膜２１に達するようにするために、オーバーエッチングを行うのが通常である。このため、図１９中の破線円５０に示すように、層間絶縁膜２２のエッチングが素子領域４の上面よりも下方に進行する。
【０１２８】
次に、図２０に示すように、第３絶縁膜２１をエッチングする。このとき、素子領域４の側面上に形成された第３絶縁膜２１もエッチングされ、素子領域４の側面が外部に露出する。
【０１２９】
次に、図２１に示すように、ゲート絶縁膜５をエッチングする。このとき、ゲート絶縁膜５と素子分離領域３となる絶縁膜がほぼ同じ種類の膜であり、かつ、素子分離領域３が外部に露出していると、その上部もわずかにエッチングされるので、素子領域４の側面の露出量が拡大することもある。
【０１３０】
次に、図２２に示すように、コンタクト電極１６をコンタクト孔内に形成する。素子領域４の側面が外部に露出していたので、コンタクト電極１６は拡散層１３だけでなく、素子領域４にも接触する。このため、コンタクト電極１６が素子領域４に短絡、つまり、ビット線が選択トランジスタのバックゲートに短絡し、リーク電流が増加する。リーク電流が増加することで、不良が発生する。ビット線が選択トランジスタのバックゲートに短絡しない場合でも、窪みＳを生ずると、接合リークや素子分離耐圧の低下が生じてしまう。
【０１３１】
しかし、本第６実施形態のように、素子分離溝の幅Ｗ（図１６参照）が、メモリセルゲート電極６同士の間の距離Ｌ２以下（Ｌ２≧Ｗ）である場合には、メモリセルゲート電極６間を、第１絶縁膜１９、及び第２絶縁膜２０で埋め込む際に、コンタクト電極１６、もしくは１７に隣接する素子分離領域３のエッチング除去された部分を、窪みＳに係わらずに第１絶縁膜１９と第２絶縁膜２０とで埋め込むことができる。
【０１３２】
即ち、図１６に示すように、本第６実施形態では、半導体基板１上のウェル２中に素子分離領域３が設けられ、素子分離領域３によって分離された素子領域４が形成される。この素子領域４全面に、ビット線コンタクト電極１６が接続される。素子分離領域３内の上部には第１絶縁膜１９が埋め込まれ、第１絶縁膜１９に素子分離領域３内部に形成された凹形状の内部に、第２絶縁膜２０が埋め込まれる。素子分離領域３内の第１絶縁膜１９、及び第２絶縁膜２０上には、第３絶縁膜２１が形成される。第３絶縁膜上には層間絶縁膜２２が形成される。これら層間絶縁膜２２、第３絶縁膜２１を貫いて、ビット線コンタクト電極１６が形成される。ビット線コンタクト電極１６は、ビット線接続部２３に接続され、さらに配線間コンタクト２４を介してビット線２５に接続される。ビット線接続部２３と配線間コンタクト２４は、配線間絶縁膜２７で覆われる。
【０１３３】
ここで、素子分離領域３内の第１絶縁膜１９、及び第２絶縁膜２０の上面は、素子領域４の上面と同じ位置に形成されているが、素子領域４の上面より高い位置に形成されていてもよい。
【０１３４】
本第６実施形態によれば、素子分離領域３内に生じた窪みＳを、第１絶縁膜１９、及び第２絶縁膜２０によって埋め込むことで、第３絶縁膜２１を平坦に形成できる。従って、段差が第３絶縁膜２１に発生することを抑制できるので、図１９〜図２２に示したメカニズムによる不良の発生を抑制できる。従って、ビット線と選択トランジスタのバックゲートとが短絡したり、接合リークや素子分離耐圧が低下したりすることが抑制される。つまり、コンタクト孔開口のためのエッチングのプロセスマージンを向上できる。
【０１３５】
さらに、メモリセルゲート電極６間が第１絶縁膜１９と第２絶縁膜２０とで埋め込まれているため、トランジスタのしきい値電圧の変動やゲート絶縁膜における耐圧の、低下及びゲート電極の配線遅延といった電気特性の劣化を防止することができる。
【０１３６】
次に、第６実施形態に係る半導体集積回路装置のコンタクト電極形成工程の例を説明する。
【０１３７】
図２３〜図２７は、第６実施形態に係る半導体集積回路装置のコンタクト電極形成工程の例を示す断面図である。
【０１３８】
図２３に示すように、第３絶縁膜１９上に、層間絶縁膜２２を形成する。第６実施形態では、窪みＳが第１絶縁膜１９、及び第２絶縁膜２０で埋め込まれているので、第３絶縁膜１９の表面は平坦である。
【０１３９】
次に、図２４に示すように、層間絶縁膜２２を、第３絶縁膜２１に達するまでエッチングする。層間絶縁膜２２のエッチングは第３絶縁膜２１で止まる。しかし、第３絶縁膜２１の表面が平坦であるので、コンタクト孔の底に、第３絶縁膜２１以外の膜が露呈することは抑制される。従って、図１９に示すようなオーバーエッチング形状は発生しない。
【０１４０】
次に、図２５に示すように、第３絶縁膜２１をエッチングする。このとき、コンタクト孔の底には、ゲート絶縁膜５の表面、及び第２絶縁膜２０の表面が露呈する。又、第１絶縁膜１９は、素子領域４の側面、及び素子分離領域３の表面に沿って形成されているので、第１絶縁膜１９の表面も、ゲート絶縁膜５と第２絶縁膜２０との間から露呈する。
【０１４１】
次に、図２６に示すように、ゲート絶縁膜５をエッチングする。このとき、ゲート絶縁膜５が、第１絶縁膜１９、及び第２絶縁膜２０とほぼ同じ種類の膜であり、かつ、第１絶縁膜１９、及び第２絶縁膜の上部もわずかにエッチングされ、素子領域４の表面が露出することもある。しかし、第６実施形態では窪みＳへのエッチングが進行していないので、図２１に示す例に比較すれば、素子領域４の側面の露出量ははるかに少ない。
【０１４２】
さらに、第１実施形態において説明したように、第１絶縁膜１９のエッチングレートが第２絶縁膜２０のエッチングレートよりも小さい、即ち、第１絶縁膜１９の方が、第２絶縁膜２０よりもエッチングし難いものであるならば、図２６に示すように、素子領域４の側面が露出することを、第１絶縁膜１９によって抑制することもできる。さらに、第１絶縁膜１９のエッチングレートが小さいならば膜質も良い、と考えることができる。つまり、第１絶縁膜１９の絶縁性も良い。
【０１４３】
従って、仮に、第２絶縁膜１９のエッチングが早く進行したとしても、第１絶縁膜１９によって、図２７に示すように、コンタクト孔内にコンタクト電極１６を形成した際に、コンタクト電極１６と素子領域４とが短絡するような不良を、よりよく抑制することができる。
【０１４４】
なお、本第６実施形態では、ビット線コンタクト電極１６の周囲の部分に着目し説明したが、ソース線コンタクト電極１７の周囲の部分についても同様である。
【０１４５】
また、この発明の実施形態に係る半導体集積回路装置は、さらに、以下の要件を含む。
【０１４６】
（１）  半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された第１ゲート電極と、前記半導体基板上に形成された第２ゲート電極と、前記第１ゲート電極の一方の側面下における前記半導体基板中に形成された第１拡散層と、前記第１ゲート電極の他方の側面下と前記第２ゲート電極の一方の側面下との間における前記半導体基板中に形成された第２拡散層と、前記第１拡散層に電気的に接続されたコンタクト電極と、前記第１ゲート電極と前記第２ゲート電極との間に窪みを持つ形状に形成された窒素を主成分としない第１絶縁膜と、前記第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜と、少なくとも一部の領域で前記第２絶縁膜を介して、前記第１拡散層上と前記第１ゲート電極上と前記第２拡散層上と前記第２ゲート電極上とに形成された第３絶縁膜と、前記第３絶縁膜上に形成された、この第３絶縁膜とは主成分が異なる層間絶縁膜とを具備する。そして、前記第３絶縁膜の、前記第２拡散層上における最下部の位置が、前記第１拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第２絶縁膜は前記窪みを埋め込むように形成され、前記第１ゲート電極と前記第２ゲート電極との間が、少なくとも前記第１絶縁膜と前記第２絶縁膜とを含む多層構造である。
【０１４７】
（２）  （１）に係る半導体集積回路装置において、前記第１拡散層の幅は、前記第２拡散層の幅よりも大きい。
【０１４８】
（３）  半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、ゲート電極を有する少なくとも１つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第１セルユニットと、前記半導体基板上に設けられ、ゲート電極を有する少なくとも１つのメモリセルトランジスタを含むメモリセルトランジスタ列、及び前記半導体基板上に、前記メモリセルトランジスタ列の一端に隣接して設けられ、ゲート電極を有する選択トランジスタを備えた第２セルユニットと、前記第１セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかと前記第２セルユニットの選択トランジスタ、及びメモリセルトランジスタのいずれかとの間の前記半導体基板内に形成された拡散層と、前記拡散層に電気的に接続されたコンタクト電極と、前記第１セルユニット、及び前記第２セルユニットそれぞれにおける前記ゲート電極間に窪みを持つ形状に形成された、窒素を主成分としない第１絶縁膜と、前記第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜と、前記第１セルユニット上、前記第２セルユニット上、及び前記拡散層上に、前記第１セルユニットのゲート電極間、及び前記第２セルユニットのゲート電極間においては前記第１絶縁膜と前記第２絶縁膜を介して、形成された第３絶縁膜と、前記第３絶縁膜上に形成された、この第３絶縁膜とは主成分が異なる層間絶縁膜とを具備する。そして、前記第３絶縁膜の、前記ゲート電極間における最下部の位置が、前記拡散層上で前記コンタクト電極に接する部分における最下部の位置よりも高く、前記第２絶縁膜は前記窪みを埋め込むように形成され、前記第１セルユニットのゲート電極間、及び前記第２セルユニットのゲート電極間が、少なくとも前記第１絶縁膜と前記第２絶縁膜とを含む多層構造である。
【０１４９】
（４）  （１）〜（３）いずれか一つに係る半導体集積回路装置において、前記メモリセルトランジスタのゲート電極は、フローティングゲートとコントロールゲートとを含むスタックゲート電極であり、前記第３絶縁膜の、前記スタックゲート電極間における最下部の位置が、前記コントロールゲートの最上部の位置よりも高い。
【０１５０】
（５）  （１）〜（３）いずれか一つに係る半導体集積回路装置において、前記メモリセルトランジスタのゲート電極は、フローティングゲートとコントロールゲートとを含むスタックゲート電極であり、前記第３絶縁膜の、前記スタックゲート電極間における第３絶縁膜の最下部の位置が、前記フローティングゲートの最上部の位置よりも高い。
【０１５１】
（６）  （１）〜（５）いずれか一つに係る半導体集積回路装置において、前記第１セルユニット、及び前記第２セルユニットそれぞれにおける前記ゲート電極間距離が、前記第１セルユニットのゲート電極と前記第２セルユニットのゲート電極との間の距離よりも短い。
【０１５２】
（７）  （１）〜（６）いずれか一つに係る半導体集積回路装置において、前記ゲート電極の、前記コンタクト電極に相対する側面側に形成された前記１絶縁膜の前記半導体基板表面に沿った方向の膜厚と、前記コンタクト電極に相対する側面側に形成された前記２絶縁膜の前記半導体基板表面に沿った方向の膜厚との和が、前記ゲート電極間距離の半分以上である。
【０１５３】
（８）  （１）〜（７）いずれか一つに係る半導体集積回路装置において、前記半導体基板は、素子領域と、前記素子領域に沿って形成され、第４絶縁膜を含む素子分離領域とを有し、前記第１セルユニット、前記拡散層、及び前記第２セルユニットは前記素子領域に設けられ、前記第４絶縁膜は前記拡散層に隣接して窪みを有し、前記第１絶縁膜、及び前記第２絶縁膜が前記第４絶縁膜の窪み内に形成されている。
【０１５４】
（９）  （８）に係る半導体集積回路装置において、前記素子分離領域の、この素子分離領域が前記素子領域に沿う方向に対して直交する方向の幅は、前記ゲート電極間の距離以下である。
【０１５５】
（１０）  （１）〜（９）いずれか一つに係る半導体集積回路装置において、前記第１絶縁膜、及び第２絶縁膜それぞれの誘電率は、前記第３絶縁膜の誘電率より小さい。
【０１５６】
（１１）  （１）〜（１０）いずれか一つに係る半導体集積回路装置において、前記第１絶縁膜中の電荷トラップの密度は、前記第２絶縁膜中の電荷トラップの密度よりも小さい。
【０１５７】
（１２）  （１）〜（１１）いずれか一つに係る半導体集積回路装置において、前記第１絶縁膜に含有される水素の密度は、前記第２絶縁膜に含有される水素の密度よりも小さい。
【０１５８】
（１３）  （１）〜（１２）いずれか一つに係る半導体集積回路装置において、前記第１絶縁膜のエッチングレートは、前記第２絶縁膜のエッチングレートよりも遅い。
【０１５９】
（１４）  （１）〜（１３）いずれか一つに係る半導体集積回路装置において、前記第１絶縁膜、及び前記第２絶縁膜は、それぞれシリコン酸化膜である。
【０１６０】
（１５）  （１）〜（１４）いずれか一つに係る半導体集積回路装置において、前記第３絶縁膜は、シリコン窒化膜である。
【０１６１】
（１６）  半導体基板上に、第１ゲート電極、及び第２ゲート電極を形成し、前記半導体基板内に、前記第１ゲート電極、及び前記第２ゲート電極をマスクに用いて不純物を導入し、前記半導体基板内に、第１拡散層、及び第２拡散層を形成し、前記第１拡散層、前記第２拡散層、前記第１ゲート電極、及び前記第２ゲート電極上に、窒素を主成分としない第１絶縁膜を、前記第１ゲート電極と前記第２ゲート電極との間に窪みを有して形成し、前記第１絶縁膜上に、窒素を主成分としない第２絶縁膜を、前記第１ゲート電極と前記第２ゲート電極との間の窪みを埋め込むように形成し、前記第２絶縁膜上に、第３絶縁膜を形成し、前記第３絶縁膜上に、この第３絶縁膜とは主成分が異なる層間絶縁膜を形成し、前記層間絶縁膜のうち、前記第１拡散層のコンタクト電極形成予定個所上の部分をエッチングし、コンタクト孔を形成し、前記コンタクト孔内に、前記第１拡散層に電気的に接続されるコンタクト電極を形成する半導体集積回路装置の製造方法。
【０１６２】
（１７）  半導体基板上に、少なくとも１つの第１メモリセルトランジスタのゲート電極と、このゲート電極に隣接した第１選択トランジスタのゲート電極とを含む第１セルユニットゲート電極群、及び前記第１セルユニットゲート電極群に隣接し、少なくとも１つの第２メモリセルトランジスタのゲート電極と、このゲート電極に隣接した第２選択トランジスタのゲート電極とを含む第２セルユニットゲート電極群を形成し、前記半導体基板内に、前記第１セルユニットゲート電極群、及び前記第２セルユニットゲート電極群をマスクに用いて不純物を導入し、前記半導体基板内に、複数の拡散層を形成し、前記複数の拡散層、前記第１セルユニットゲート電極群、及び前記第２セルユニットゲート電極群上に、窒素を主成分としない第１絶縁膜を、各ゲート電極間に窪みを有して形成する工程と、
前記第１絶縁膜上に、窒素を主成分としない第２絶縁膜を、前記第１セルユニットゲート電極群内のゲート電極間の窪み、及び前記第２セルユニットゲート電極群内のゲート電極間の窪みを埋め込むように形成し、前記第２絶縁膜上に、第３絶縁膜を形成し、前記第３絶縁膜上に、この第３絶縁膜とは主成分が異なる層間絶縁膜を形成し、前記層間絶縁膜のうち、前記第１セルユニットゲート電極群と前記第２セルユニットゲート電極群との間の前記拡散層のコンタクト電極予定個所上の部分をエッチングし、コンタクト孔を形成し、前記コンタクト孔内に、前記第１拡散層に電気的に接続されるコンタクト電極を形成する半導体集積回路装置の製造方法。
【０１６３】
（１８）  （１６）及び（１７）いずれかに係る半導体集積回路装置の製造方法において、前記第１絶縁膜を形成した後、この第１絶縁膜を酸化性雰囲気で処理する。
【０１６４】
（１９）  （１６）〜（１８）いずれか一つに係る半導体集積回路装置の製造方法において、前記第１絶縁膜の成膜速度を、前記第２絶縁膜の成膜速度より遅くする。
【０１６５】
以上、この発明を複数の実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１６６】
例えば、各実施形態において、メモリセルゲート電極６同士の間、メモリセルゲート電極６とドレイン側選択ゲート電極１２との間、メモリセルゲート電極６ソース側選択ゲート電極１４との間を埋め込む第２絶縁膜には空洞があってもかまわない。空洞があっても、膜の上面が閉じていれば、第３絶縁膜２１は各実施形態で規定した位置より埋め込まれることはないので、各実施形態における利点は変わらない。
【０１６７】
また、各実施形態は、ＮＡＮＤ型、もしくはＮＯＲ型の不揮発性半導体記憶装置の例について説明したが、この発明は、ＮＡＮＤ型、もしくはＮＯＲ型以外の不揮発性半導体記憶装置にも適用できる。
【０１６８】
特に、この発明は、図３４に示すように、１つのメモリセルＭＣを、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間に直列に接続した３トランジスタ型セル不揮発性半導体記憶装置にも適用できるし、図３５に示すように、１つのメモリセルＭＣとソース側選択トランジスタＳＴＳ（もしくはドレイン側選択トランジスタＳＴＤ）とを直列に接続した２トランジスタ型セル不揮発性半導体記憶装置にも適用できる。
【０１６９】
さらに、この発明は、ＮＡＮＤ型セルと３トランジスタ型セルとを１つのチップ中に具備した不揮発性半導体記憶装置、ＮＡＮＤ型セルと２トランジスタ型セルとを１つのチップ中に具備した不揮発性半導体記憶装置、及びＮＡＮＤ型セルと、３トランジスタ型セルと、２トランジスタ型セルとを１つのチップ中に具備した不揮発性半導体記憶装置にも適用できる。
【０１７０】
また、各実施形態は単独で実施することが可能であるが、上記した以外にも適宜、組み合わせて実施することも可能である。
【０１７１】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０１７２】
また、実施形態は、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、この発明は不揮発性半導体記憶装置に限られるものではなく、不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０１７３】
【図１】図１はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の平面パターン例を示した平面図
【図２】図２は図１中のＡ−Ａ線に沿った断面図
【図３】図３は図１中のＢ−Ｂに沿った断面図
【図４】図４はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の製造工程例を示す断面図
【図５】図５はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の製造工程例を示す断面図
【図６】図６はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の製造工程例を示す断面図
【図７】図７はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の製造工程例を示す断面図
【図８】図８はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の製造工程例を示す断面図
【図９】図９はこの発明の第１実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の製造工程例を示す断面図
【図１０】図１０はこの発明の第１実施形態の変形例に係るＮＡＮＤ型の不揮発性半導体記憶装置の構造例を示す断面図
【図１１】図１１はこの発明の第２実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構造例を示す断面図
【図１２】図１２はこの発明の第３実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構造例を示す断面図
【図１３】図１３はこの発明の第４実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構造例を示す断面図
【図１４】図１４はこの発明の第５実施形態に係るＮＯＲ型の不揮発性半導体記憶装置の平面パターン例を示す平面図
【図１５】図１５は図１４中のＡ−Ａ線に沿った断面図
【図１６】図１６はこの発明の第６実施形態に係る不揮発性半導体記憶装置の構造例を示す断面図
【図１７】図１７は距離Ｌ１、及びＬ２を示す断面図
【図１８】図１８はコンタクト孔形成工程例を示す断面図
【図１９】図１９はコンタクト孔形成工程例を示す断面図
【図２０】図２０はコンタクト孔形成工程例を示す断面図
【図２１】図２１はコンタクト孔形成工程例を示す断面図
【図２２】図２２はコンタクト孔形成工程例を示す断面図
【図２３】図２３は第６実施形態に係る不揮発性半導体記憶装置のコンタクト孔形成工程例を示す断面図
【図２４】図２４は第６実施形態に係る不揮発性半導体記憶装置のコンタクト孔形成工程例を示す断面図
【図２５】図２５は第６実施形態に係る不揮発性半導体記憶装置のコンタクト孔形成工程例を示す断面図
【図２６】図２６は第６実施形態に係る不揮発性半導体記憶装置のコンタクト孔形成工程例を示す断面図
【図２７】図２７は第６実施形態に係る不揮発性半導体記憶装置のコンタクト孔形成工程例を示す断面図
【図２８】図２８は第１の分析例に係る膜中水素プロファイルを示す図
【図２９】図２９は第２の分析例に係る膜中水素プロファイルを示す図
【図３０】図３０は第３の分析例に係る膜中水素プロファイルを示す図
【図３１】図３１は第４の分析例に係る膜中水素プロファイルを示す図
【図３２】図３２Ａ〜図３２Ｆはエッチングレート試験例を示す図
【図３３】図３３Ａ〜図３３Ｆは別のエッチングレート試験例を示す図
【図３４】図３４は３トランジスタ型セル不揮発性半導体記憶装置の一例を示す断面図
【図３５】図３５は３トランジスタ型セル不揮発性半導体記憶装置の一例を示す断面図
【符号の説明】
【０１７４】
２…ウェル、６…メモリセルゲート電極、１２、１４…選択ゲート電極、１１、１３、１５…拡散層、１６、１７…コンタクト電極、１９…第１絶縁膜、２０…第２絶縁膜、２１…第３絶縁膜、２２…層間絶縁膜。
【図１】
2006060138.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006060138.tif 000010
【図８】
2006060138.tif 000011
【図９】
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【図１０】
2006060138.tif 000013
【図１１】
2006060138.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006060138.tif 000019
【図１７】
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【図１８】
2006060138.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
2006060138.tif 000036
【図３４】
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【図３５】
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