(57)【要約】【課題】  本発明は、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法を提供することを目的としている。【解決手段】  半導体基板に突出構造の素子隔離膜を形成する段階と、傾斜イオン注入工程を行い、突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、酸化工程でトンネル酸化膜を形成する段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む構成としたことを特徴とする。【選択図】      図５
2006032893.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に突出構造の素子隔離膜を形成する段階と、
傾斜イオン注入工程を行い、前記突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、
前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、
酸化工程でトンネル酸化膜を形成する段階と、
前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を提供する段階と、
前記高電圧トランジスタ領域の前記半導体基板上に酸化膜を形成し、前記セル領域及び前記低電圧トランジスタ領域の前記半導体基板上にパッド酸化膜を形成する段階と、
前記酸化膜及び前記パッド酸化膜上にハードマスク層を形成する段階と、
前記ハードマスク層、前記酸化膜、前記パッド酸化膜及び前記半導体基板をエッチングしてフィールド領域にトレンチを形成する段階と、
前記トレンチ内に突出構造の素子隔離膜をそれぞれ形成する段階と、
傾斜イオン注入工程を行い、前記突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、
前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作り、前記イオン注入層除去工程中に前記パッド酸化膜を除去し、前記酸化膜を一定の厚さ薄くする段階と、
酸化工程でトンネル酸化膜及び低電圧ゲート酸化膜を形成し、前記酸化工程中に前記酸化膜を厚くして高電圧ゲート酸化膜とする段階と、
前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項３】
前記酸化膜は、前記高電圧ゲート酸化膜の厚さよりも１００Å以上、且つ３００Å以下だけ厚い４００Å以上、且つ９００Å以下の厚さに形成することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記パッド酸化膜は、５０Å以上、且つ１００Å以下の厚さに形成することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ハードマスク層は、窒化物系統で少なくとも前記フローティングゲートの厚さよりも厚く形成することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記突出構造の素子隔離膜は、
前記トレンチを含んだ全体構造上に絶縁膜を形成する段階と、
化学的機械的研磨工程で前記ハードマスク層の上端が露出するまで前記絶縁膜を研磨する段階と、
露出した前記ハードマスク層を除去する段階と、
を含んで形成することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記絶縁膜は、高密度プラズマ方式で酸化物を蒸着して形成することを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記化学的機械的研磨工程は、
ｐＨ９以上、且つｐＨ１１以下のＳｉＯ２系列の低い研磨選択を有するスラリーを用いて、前記絶縁膜が前記ハードマスク層から５００Å以上、且つ１０００Å以下の厚さだけ残るまで行う段階と、
ｐＨ７以上、且つｐＨ８以下のＣＥＯ２（ＣｅＯ２）系列の高い研磨選択を有するスラリーを用いて、前記ハードマスク層の上端が露出するまで行う段階と、
を含むことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記傾斜イオン注入工程は、アルゴンイオン（Ａｒ＋）、ネオンイオン（Ｎｅ＋）、ヘリウムイオン（Ｈｅ＋）、クリプトンイオン（Ｋｒ＋）、キセノンイオン（Ｘｅ＋）及びラドンイオン（Ｒｎ＋）の中のいずれか一つの不活性イオンを用いて、ドーズを２Ｅ１６ａｔｏｍｓ／ｃｍ３以上、且つ５Ｅ１６ａｔｏｍｓ／ｃｍ３以下とし、ドーパントの質量によってイオン注入エネルギーを５ｋｅＶ以上、且つ１０ｋｅＶ以下とし、イオン注入角度を３°以上、且つ７°以下にして行うことを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記傾斜イオン注入工程は、前記突出構造の素子隔離膜の両側面の部分で前記イオン注入層が深さ５０Å以上、且つ３００Å以下のドーパントプロファイルに形成されるように行うことを特徴とする請求項１または請求項２記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記イオン注入層の除去工程は、ＨＦ溶液またはＢＯＥ溶液を用いて行うことを特徴とする請求項１または請求項２記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記酸化工程は、ドライ酸化方式、ウェット酸化方式及び熱酸化方式の中の少なくとも一つの方式で行うことを特徴とする請求項１または請求項２記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記酸化工程によって、前記トンネル酸化膜及び低電圧ゲート酸化膜は５０Å以上、且つ１００Å以下の厚さに形成され、前記高電圧ゲート酸化膜は３００Å以上、且つ６００Å以下の厚さに形成されることを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記フローティングゲートは、
前記ニップル構造の素子隔離膜の間の空間が埋め込まれるようにポリシリコン層を形成する段階と、
化学的機械的研磨工程で前記ポリシリコン層を平坦化させる段階と、
エッチバック工程で前記ニップル構造の素子隔離膜の上端が露出するまで、前記平坦化されたポリシリコン層をエッチングする段階とによって形成することを特徴とする請求項１または請求項２記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記化学的機械的研磨工程は、前記ニップル構造の素子隔離膜の上端に前記ポリシリコン層が５００Å以上、且つ８００Å以下の厚さに残留するまで行うことを特徴とする請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記エッチバック工程は、
酸化物とポリシリコンのエッチング選択比が高い第１工程条件で前記ニップル構造の素子隔離膜の上端が露出する時点まで行う段階と、
酸化物とポリシリコンのエッチング選択比が０．９以上、且つ１．１以下程度と類似した第２工程条件で前記ニップル構造の素子隔離膜と前記ポリシリコン層が同時に一定の厚さリセスされるように行う段階と、
を含むことを特徴とする請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記第１工程は、ＣＦ４ガス、ＮＦ３ガス、ＳＦ６ガス及びＣｌ２系列ガスの中のいずれか一つのガスまたはこれらの混合ガスを用いてプラズマエッチング装備で行うことを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記第２工程は、ＣＦ４／Ｏ２混合ガス、ＮＦ３／Ｏ２混合ガス及びＣＦ４／ＮＦ３／Ｏ２混合ガスの中のいずれか一つを用いてプラズマエッチング装備で前記ニップル構造の素子隔離膜及び前記ポリシリコン層を５０Å以上、且つ２００Å以下の厚さに除去されるように行うことを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項１９】
前記フローティングゲートを形成した後、ＨＦ溶液またはＢＯＥ溶液を用いた酸化物選択エッチング工程で前記ニップル構造の素子隔離膜のニップル部分を一定の厚さ除去する段階をさらに含むことを特徴とする請求項１または請求項２記載のフラッシュメモリ素子の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関し、特に、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子は、フローティングゲートとコントロールゲートからなる積層ゲート構造である。フローティングゲートは、アクティブ領域を必ず覆わなければならないので、アクティブ領域とフローティングゲート間のオーバーレイマージン(overlay margin)が重要な変数である。ところが、フラッシュメモリ素子が段々縮小(shrink)されるにつれて、既存のシャロートレンチアイソレーション（ＳＴＩ）工程及びフローティングゲートマスク工程では、アクティブ領域とフローティングゲート間のオーバーレイマージンを確保し難いという問題点があるうえ、ウェーハ全体にわたってオーバーレイマージンの均一性を得ることが難しいという問題点があった。
【０００３】
また、フラッシュメモリ素子は、通常、シャロートレンチアイソレーション工程を適用してトレンチ型素子隔離膜を形成するときにウェットエッチング工程を適用しているが、ウェットエッチング工程が過度に行われる場合、トレンチ型素子隔離膜とアクティブ領域との境界部分にモウト(moat)が発生して後続の工程を難しくするという問題点があった。このような問題を解決するために、ウェットエッチング工程のエッチングターゲットを適切に設定したとしても、ウェーハ全体にわたってモウトのない均一な素子隔離膜を得ることが難しかった。
【０００４】
このようにアクティブ領域とフローティングゲート間のオーバーレイマージンの確保及び素子隔離膜とアクティブ領域との境界部分に発生するモウトにより、フラッシュメモリ素子を縮小化するに限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、アクティブ領域とフローティングゲート間のオーバーレイマージンを確保することは勿論、ウェーハ全体にわたってオーバーレイマージンの均一性を得ることができ、ウェーハ全体にわたって素子隔離膜とアクティブ領域間の境界部分にモウトが発生することを防止できるようにし、フラッシュメモリ素子の信頼性を向上させ、工程安定性を確保し、縮小化を図ることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の一側面によれば、半導体基板に突出構造の素子隔離膜を形成する段階と、傾斜イオン注入工程を行い、突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、酸化工程でトンネル酸化膜を形成する段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００７】
前記において、前記傾斜イオン注入工程は、アルゴンイオン（Ａｒ＋）、ネオンイオン（Ｎｅ＋）、ヘリウムイオン（Ｈｅ＋）、クリプトンイオン（Ｋｒ＋）、キセノンイオン（Ｘｅ＋）及びラドンイオン（Ｒｎ＋）の中のいずれか一つの不活性イオンを使用し、ドーズを２Ｅ１６ａｔｏｍｓ／ｃｍ３以上、且つ５Ｅ１６ａｔｏｍｓ／ｃｍ３以下とし、ドーパントの質量に応じてイオン注入エネルギーを５ｋｅＶ以上、且つ１０ｋｅＶ以下とし、イオン注入角度を３°以上、且つ７°以下として行う。
【０００８】
前記傾斜イオン注入工程は、前記突出構造の素子隔離膜の両側面の部分で前記イオン注入層が深さ５０Å以上、且つ３００Å以下のドーパントプロファイルに形成されるように行う。
【０００９】
前記イオン注入層の除去工程は、ＨＦ溶液またはＢＯＥ（Buffered Oxide Etchant；緩衝酸化膜エッチング）溶液を用いて行う。
【００１０】
前記酸化工程は、ドライ酸化方式、ウェット酸化方式及び熱酸化方式の中の少なくとも一つの方式で行う。
【００１１】
前記フローティングゲートは、前記ニップル構造の素子隔離膜の間の空間が埋め込まれるようにポリシリコン層を形成する段階と、化学的機械的研磨工程で前記ポリシリコン層を平坦化させる段階と、エッチバック工程で前記ニップル構造の素子隔離膜の上端が露出するまで、前記平坦化されたポリシリコン層をエッチングする段階によって形成する。前記化学的機械的研磨工程は、前記ニップル構造の素子隔離膜の上端に前記ポリシリコン層が５００Å以上、且つ８００Å以下の厚さに残留するまで行う。前記エッチバック工程は、酸化物とポリシリコンのエッチング選択比の高い第１工程条件で前記ニップル構造の素子隔離膜の上端が露出する時点まで行う段階と、酸化物とポリシリコンのエッチング選択比が０．９以上、且つ１．１以下程度と類似した第２工程条件で前記ニップル構造の素子隔離膜と前記ポリシリコン層が同時に一定の厚さリセスされるように行う段階とを含む。前記第１工程は、ＣＦ４ガス、ＮＦ３ガス、ＳＦ６ガス及びＣｌ２系列ガスの中のいずれか一つのガスまたはこれらの混合ガスを用いてプラズマエッチング装備で行い、前記第２工程はＣＦ４／Ｏ２混合ガス、ＮＦ３／Ｏ２混合ガス及びＣＦ４／ＮＦ３／Ｏ２混合ガスの中のいずれか一つを用いてプラズマエッチング装備で前記ニップル構造の素子隔離膜及び前記ポリシリコン層を５０Å以上、且つ２００Å以下の厚さに除去されるように行う。
【００１２】
前記フローティングゲートを形成した後、ＨＦ溶液またはＢＯＥ溶液を用いたエッチング工程で前記ニップル構造の素子隔離膜のニップル部分を一定の厚さ除去する段階をさらに含む。
【００１３】
また、本発明の他の側面によれば、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を提供する段階と、前記高電圧トランジスタ領域の前記半導体基板上に酸化膜を形成し、前記セル領域及び前記低電圧トランジスタ領域の前記半導体基板上にパッド酸化膜を形成する段階と、前記酸化膜及び前記パッド酸化膜上にハードマスク層を形成する段階と、前記ハードマスク層、前記酸化膜、前記パッド酸化膜及び前記半導体基板をエッチングしてフィールド領域にトレンチを形成する段階と、前記トレンチ内に突出構造の素子隔離膜をそれぞれ形成する段階と、傾斜イオン注入工程を行って、前記突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作り、前記イオン注入層除去工程中に前記パッド酸化膜を除去し、前記酸化膜を一定の厚さ薄くする段階と、酸化工程でトンネル酸化膜及び低電圧ゲート酸化膜を形成し、前記酸化工程中に前記酸化膜を厚くして高電圧ゲート酸化膜にする段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【００１４】
前記において、前記酸化膜は、前記高電圧ゲート酸化膜の厚さより１００Å以上、且つ３００Å以下だけ厚い４００Å以上、且つ９００Å以下の厚さに形成する。
【００１５】
前記パッド酸化膜は５０Å以上、且つ１００Å以下の厚さに形成する。
【００１６】
前記ハードマスク層は、窒化物系統で少なくとも前記フローティングゲートの厚さよりも厚く形成する。
【００１７】
前記突出構造の素子隔離膜は、前記トレンチを含んだ全体構造上に絶縁膜を形成する段階と、化学的機械的研磨工程で前記ハードマスク層の上端が露出するまで前記絶縁膜を研磨する段階と、露出した前記ハードマスク層を除去する段階とによって形成する。前記絶縁膜は、高密度プラズマ方式で酸化物を蒸着して形成する。前記化学的機械的研磨工程は、ｐＨ９以上、且つｐＨ１１以下のＳｉＯ２系列の低い研磨選択を有するスラリーを用いて、前記絶縁膜が前記ハードマスク層から５００Å以上、且つ１０００Å以下の厚さだけ残るまで行う段階と、ｐＨが７〜８のＣＥＯ２（ＣｅＯ２）系列の高い研磨選択を有するスラリーを用いて、前記ハードマスク層の上端が露出するまで行う段階とからなる。
【００１８】
前記において、前記傾斜イオン注入工程は、アルゴンイオン（Ａｒ＋）、ネオンイオン（Ｎｅ＋）、ヘリウムイオン（Ｈｅ＋）、クリプトンイオン（Ｋｒ＋）、キセノンイオン（Ｘｅ＋）及びラドンイオン（Ｒｎ＋）の中のいずれか一つの不活性イオンを用いて、ドーズを２Ｅ１６ａｔｏｍｓ／ｃｍ３以上、且つ５Ｅ１６ａｔｏｍｓ／ｃｍ３以下とし、ドーパントの質量によってイオン注入エネルギーを５ｋｅＶ以上、且つ１０ｋｅＶ以下とし、イオン注入角度を３°以上、且つ７°以下にして行う。
【００１９】
前記傾斜イオン注入工程は、前記突出構造の素子隔離膜の両側面の部分で前記イオン注入層が深さ５０Å以上、且つ３００Å以下のドーパントプロファイルに形成されるように行う。
【００２０】
前記イオン注入層の除去工程は、ＨＦ溶液またはＢＯＥ溶液を用いて行う。
【００２１】
前記酸化工程は、ドライ酸化方式、ウェット酸化方式及び熱酸化方式の中の少なくともいずれか一つの方式で行う。
【００２２】
前記酸化工程によって、前記トンネル酸化膜及び低電圧ゲート酸化膜は５０Å以上、且つ１００Å以下の厚さに形成され、前記高電圧ゲート酸化膜は３００Å以上、且つ６００Å以下の厚さに形成される。
【００２３】
前記フローティングゲートは、前記ニップル構造の素子隔離膜の間の空間が埋め込まれるようにポリシリコン層を形成する段階と、化学的機械的研磨工程で前記ポリシリコン層を平坦化させる段階と、エッチバック工程で前記ニップル構造の素子隔離膜の上端が露出するまで前記平坦化されたポリシリコン層をエッチングする段階とによって形成する。前記化学的機械的研磨工程は、前記ニップル構造の素子隔離膜の上端に前記ポリシリコン層が５００Å以上、且つ８００Å以下の厚さだけ残留するまで行う。前記エッチバック工程は、酸化物とポリシリコンのエッチング選択比が高い第１工程条件で前記ニップル構造の素子隔離膜の上端が露出される時点まで行う段階と、酸化物とポリシリコンのエッチング選択比が０．９以上、且つ１．１以下程度と類似した第２工程条件で前記ニップル構造の素子隔離膜と前記ポリシリコン層が同時に一定の厚さリセスされるように行う段階とを含む。前記第１工程はＣＦ４ガス、ＮＦ３ガス、ＳＦ６ガス及びＣｌ２系列ガスの中のいずれか一つのガスまたはこれらの混合ガスを用いてプラズマエッチング装備で行い、前記第２工程はＣＦ４／Ｏ２混合ガス、ＮＦ３／Ｏ２混合ガス及びＣＦ４／ＮＦ３／Ｏ２混合ガスの中のいずれか一つを用いてプラズマエッチング装備で前記ニップル構造の素子隔離膜及び前記ポリシリコン層を５０Å以上、且つ２００Å以下の厚さに除去されるように行う。
【００２４】
前記フローティングゲートを形成した後、ＨＦ溶液またはＢＯＥ溶液を用いたエッチング工程で前記ニップル構造の素子隔離膜のニップル部分を一定の厚さ除去する段階をさらに含む。
【発明の効果】
【００２５】
本発明は、シャロートレンチアイソレーション（ＳＴＩ）工程でニップル構造の素子隔離膜とフローティングゲートを同時に形成することにより、フラッシュメモリ素子の縮小と関係なくアクティブ領域とフローティングゲート間のオーバーレイマージンを確保することができるうえ、別途のフローティングゲートマスク工程及びエッチング工程を省略することができ、イオン注入層の形成工程及びウェットエッチング工程を適用してニップル構造の素子隔離膜を形成するので、アクティブ領域の境界部分にモウトが発生することを防止することができ、研磨工程及びエッチバック工程を適用してセルのフローティングゲート及び高電圧／低電圧トランジスタのゲートを形成するので、ディッシング現象及び侵食現象を防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明を好適な実施例によって詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な形態で実現できる。但し、本実施例は、本発明の開示を完全にし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。一方、図面において、各層の厚さまたは大きさは説明の便宜及び明確性のために誇張されることもあり、同一の符号は同一の要素を示す。
【００２７】
図１〜図５は、本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００２８】
図１（ａ）を参照すると、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶが定義され、ウェル形成イオン注入工程及びしきい値電圧イオン注入工程が行われた半導体基板１１を提供する。高電圧トランジスタ領域ＨＶの半導体基板１１上に酸化膜１２を形成し、セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶの半導体基板１１上にパッド酸化膜１３を形成する。酸化膜１２及びパッド酸化膜１３上にハードマスク層１４を形成する。
【００２９】
前記において、酸化膜１２は高電圧トランジスタのゲート酸化膜として用いられる膜であって、最終的に形成されるゲート酸化膜の厚さより１００Å以上、且つ３００Å以下程度さらに厚く形成する。フラッシュメモリ素子において、高電圧トランジスタのゲート酸化膜が３００Å以上、且つ６００Å以下の厚さに適用される場合、酸化膜１２は４００Å以上、且つ９００Å以下の厚さに形成する。酸化膜１２を最終ゲート酸化膜の厚さよりも厚く形成する理由は、後述する後続工程であるニップル構造の素子隔離膜形成のためのウェットエッチング工程で一定の厚さ損失し、トンネル酸化膜の形成時に一定の厚さ追加されるためである。たとえば、ウェットエッチング工程の際に約２００Åの厚さが損失し、トンネル酸化膜の形成時に約５０Åの厚さが追加される場合、酸化膜１２は最終ゲート酸化膜の厚さよりも約１５０Å程度さらに厚く形成する。
【００３０】
パッド酸化膜１３は５０Å以上、且つ１００Å以下の厚さに形成する。ハードマスク層１４は窒化物系統で形成し、フローティングゲートの高さを決定する重要な役割をする。これにより、ハードマスク層１４は少なくともフローティングゲートの厚さよりもさらに厚く形成しなければならない。
【００３１】
図１（ｂ）を参照すると、シャロートレンチアイソレーションマスク工程及びエッチング工程でハードマスク層１４、酸化膜１２、パッド酸化膜１３及び半導体基板１１をエッチングしてフィールド領域にトレンチ１５を形成する。
【００３２】
図２（ａ）を参照すると、ウォール酸化(wall oxidation)工程及びライナー(liner)蒸着工程を行い（これらの工程で形成される層は図示しない）、トレンチ１５が十分埋め込まれるようにトレンチ１５を含んだ全体構造上に絶縁膜１６を形成する。絶縁膜１６は高密度プラズマ（highdensity plasma；ＨＤＰ）方式または他の様々な蒸着方式で酸化物を蒸着して形成する。
【００３３】
図２（ｂ）を参照すると、第１化学的機械的研磨工程でハードマスク層１４の上端が露出するまで絶縁膜１６を研磨し、露出するハードマスク層１４を除去する。これにより、トレンチ１５内に絶縁膜１６が残って突出構造の素子隔離膜１６ａが孤立形状に形成される。
【００３４】
前記において、第１化学的機械的研磨工程は、ウェーハ全体にわたって絶縁膜１６が均一に研磨されるように２段階で行う。第１研磨工程はｐＨ９以上、且つｐＨ１１以下のＳｉＯ２系列の低い研磨選択を有するスラリー（low selective slurry：ＬＳＳ）を用いて、絶縁膜１６がハードマスク層１４から５００Å以上、且つ１０００Å以下の厚さだけ残るまで行い、第２研磨工程は、ｐＨ７以上、且つｐＨ８以下のＣＥＯ２（ＣｅＯ２）系列の高い研磨選択を有するスラリー（highselective slurry：ＨＳＳ）を用いて、ハードマスク層１４の上端が露出するまで行う。
【００３５】
図３（ａ）を参照すると、傾斜イオン注入工程で酸化膜１２、パッド酸化膜１３及び突出構造の素子隔離膜１６ａを含んだ全体構造上の表面にイオンを浸透させてイオン注入層１００を形成する。
【００３６】
前記において、傾斜イオン注入工程は、アルゴンイオン（Ａｒ＋）、ネオンイオン（Ｎｅ＋）、ヘリウムイオン（Ｈｅ＋）、クリプトンイオン（Ｋｒ＋）、キセノンイオン（Ｘｅ＋）及びラドンイオン（Ｒｎ＋）などの不活性イオンを用いて、ドーズを２Ｅ１６ａｔｏｍｓ／ｃｍ３以上、且つ５Ｅ１６ａｔｏｍｓ／ｃｍ３以下と高くし、ドーパントの質量(dopant mass)に応じてイオン注入エネルギーを５ｋｅＶ以上、且つ１０ｋｅＶ以下と低くし、イオン注入角度を３°以上、且つ７°以下にして行う。このような傾斜イオン注入工程で突出構造の素子隔離膜１６ａの両側面の部分にイオン注入層１００が深さ５０Å以上、且つ３００Å以下のドーパントプロファイルに形成される。
【００３７】
上述した傾斜イオン注入工程によって、突出構造の素子隔離膜１６ａの両側面の部分は５０Å以上、且つ３００Å以下の厚さにイオン注入層１００が形成され、突出構造の素子隔離膜１６ａの上端部分はイオン注入角度に影響されずに突出構造の素子隔離膜１６ａの両側面の部分と類似の厚さにイオン注入層１００が形成され、酸化膜１２は高電圧トランジスタ領域ＨＶの空間が広い部分に形成されているため、イオン注入角度に影響されずに突出構造の素子隔離膜１６ａの両側面の部分と類似の厚さにイオン注入層１００が形成される。一方、セル領域ＣＥＬＬの空間が狭い部分に形成されたパッド酸化膜１３及び低電圧トランジスタ領域ＬＶの空間が広い部分に形成されたパッド酸化膜１３のそれぞれは、図１（ａ）で言及したように比較的薄い厚さなので、イオン注入時に影響されずに殆どイオン注入層１００になる。
【００３８】
図３（ｂ）を参照すると、ウェットエッチング工程でイオン注入層１００を除去するので、突出構造の素子隔離膜１６ａは、アクティブ領域とフローティングゲート間のオーバーレイマージンが確保されるニップル(nipple)構造の素子隔離膜１６ｂになり、セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶは半導体基板１１が露出され、高電圧トランジスタ領域ＨＶの酸化膜１２はイオン注入層１００の厚さだけ薄くなる。即ち、イオン注入層１００の除去工程中にパッド酸化膜１３を除去し、酸化膜１２を一定の厚さ薄くする。
【００３９】
前記において、イオン注入層１００の除去工程となるウェットエッチング工程は、ＨＦ溶液またはＢＯＥ溶液を用いて、イオン注入層１００が除去されるウェットエッチングターゲット(oxide wet etch target)で行う。イオン注入層１００は、イオンが注入されていない層よりもエッチング速度が速い特性を有する。これにより、ウェットエッチング工程時間を短くすることができるため、ウェーハ全体にわたってニップル構造の素子隔離膜１６ｂとアクティブ領域との境界部分にモウトが発生することを防止することができる。また、突出構造の素子隔離膜１６ａは、ウェットエッチング工程中にイオン注入層１００が除去されてニップル構造の素子隔離膜１６ｂとなるため、ウェーハ全体にわたってアクティブ領域とフローティングゲート間のオーバーレイマージンの均一性を得ることができる。もし、イオン注入層１００を形成していない状態でウェットエッチング工程を行うと、ウェットエッチング工程のエッチングターゲットを適切に設定したとしても、ウェーハ全体にわたってモウトのない均一な素子隔離膜を得ることが難しいうえ、アクティブ領域とフローティングゲート間のオーバーレイマージンの均一性を得ることが難しくなる。
【００４０】
図４（ａ）を参照すると、酸化工程を行ってセル領域ＣＥＬＬの露出した半導体基板１１上にトンネル酸化膜１７Ｃを形成すると同時に、低電圧トランジスタ領域ＬＶの露出した半導体基板１１上に低電圧ゲート酸化膜１７Ｌを形成する。酸化工程中に高電圧トランジスタ領域ＨＶの酸化膜１２は、一定の厚さだけ厚くなって素子において所望の厚さの高電圧ゲート酸化膜１２Ｈとなる。ニップル構造の素子隔離膜１６ｂ間の空間が埋め込まれるようにポリシリコン層１８を形成する。
【００４１】
前記において、酸化工程は、ドライ酸化方式、ウェット酸化方式及び熱酸化方式の中の少なくとも一つの方式で行う。トンネル酸化膜１７Ｃ及び低電圧ゲート酸化膜１７Ｌは、このような酸化工程によって５０Å以上、且つ１００Å以下の厚さに形成される。高電圧ゲート酸化膜１２Ｈは、酸化方式に応じて酸化工程の蒸着ターゲットと同一の厚さだけ厚くなるか或いは酸化工程の蒸着ターゲットよりも薄い厚さだけ厚くなって３００Å以上、且つ６００Å以下の厚さに形成される。
【００４２】
図４（ｂ）を参照すると、ニップル構造の素子隔離膜１６ｂの上端にポリシリコン層１８が一定の厚さ、たとえば５００Å以上、且つ８００Å以下の厚さに残留するまで第２化学的機械的研磨工程でポリシリコン層１８を平坦化させる。
【００４３】
図５（ａ）を参照すると、エッチバック(etch-back)工程を行って、ニップル構造の素子隔離膜１６ｂの上端に残留したポリシリコン層１８を除去し、該素子隔離膜１６ｂの上端が露出するまで平坦化されたポリシリコン層１８をエッチングする。これによりセル領域ＣＥＬＬではニップル構造の素子隔離膜１６ｂによって該素子隔離膜１６ｂの間に孤立した形態のフローティングゲート１８Ｃが形成され、高電圧トランジスタ領域ＨＶでは高電圧ゲート１８Ｈが形成され、低電圧トランジスタ領域ＬＶでは低電圧ゲート１８Ｌが形成される。ここで、高電圧ゲート１８Ｈ及び低電圧ゲート１８Ｌのそれぞれは高電圧／低電圧トランジスタのゲートとして用いられる部分を定義したものであり、後続のゲート形成工程でパターニングすることにより実際のゲートに作られる。
【００４４】
前記において、ニップル構造の素子隔離膜１６ｂの侵食(erosion)現象なしでフローティングゲート１８Ｃを完全孤立させ、高電圧ゲート１８Ｈ及び低電圧ゲート１８Ｌのディッシング(dishing)現象が発生しないようにするため、エッチバック工程は２段階で行う。第１段階工程は、酸化物(oxide)とポリシリコンのエッチング選択比が高い工程条件で行う。第１段階工程はＣＦ４ガス、ＮＦ３ガス、ＳＦ６ガス及びＣｌ２系列ガスの中のいずれか一つのガスまたはこれらの混合ガスを用いてプラズマエッチング装備でニップル構造の素子隔離膜１６ｂの上端が露出する時点まで行う。第２段階工程は酸化物とポリシリコンのエッチング選択比が０．９以上、且つ１．１以下程度と類似した工程条件で行う。第２段階工程は、ＣＦ４／Ｏ２混合ガス、ＮＦ３／Ｏ２混合ガス及びＣＦ４／ＮＦ３／Ｏ２混合ガスの中のいずれか一つを用いてプラズマエッチング装備でニップル構造の素子隔離膜１６ｂとポリシリコン層１８が同時に２００Å以下、好ましくは５０Å以上、且つ２００Å以下の厚さに除去してリセスされるように行う。
【００４５】
図５（ｂ）を参照すると、フローティングゲート１８Ｃの側面を露出させて素子のカップリング比(coupling ratio)を増大させるために、ＨＦ溶液またはＢＯＥ溶液を用いた酸化物選択エッチング工程でニップル構造の素子隔離膜１６ｂのニップル部分を一定の厚さ除去し、エッチング溶液に浸漬する時間を調節して酸化物ウェットエッチングターゲットを調節するので、カップリング比を調節することができる。このエッチング工程は、別個の工程段階で行うことができ、後続工程の誘電体膜形成工程の前に行う前洗浄工程で代替することができる。この際、前洗浄工程は前記エッチング工程と同一に行う。
【００４６】
その後、誘電体膜形成工程及びコントロールゲート形成工程などによってフラッシュメモリ素子を製造する。
【産業上の利用可能性】
【００４７】
本発明の活用例として、フラッシュメモリ素子の製造方法に適用することが出来、特に、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法に適用することが出来る。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するための素子の断面図である。
【図２】本発明の実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するための素子の断面図である。
【図３】本発明の実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するための素子の断面図である。
【図４】本発明の実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するための素子の断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するための素子の断面図である。
【符号の説明】
【００４９】
１１…半導体基板
１２…酸化膜
１２Ｈ…高電圧ゲート酸化膜
１３…パッド酸化膜
１４…ハードマスク層
１５…トレンチ
１６…絶縁膜
１６ａ…突出構造の素子隔離膜
１６ｂ…ニップル構造の素子隔離膜
１６ｃ…素子隔離膜
１７Ｃ…トンネル酸化膜
１７Ｌ…低電圧ゲート酸化膜
１８…ポリシリコン層
１８Ｃ…フローティングゲート
１８Ｈ…高電圧ゲート
１８Ｌ…低電圧ゲート
１００…イオン注入層 
【図１】
2006032893.tif 000003
【図２】
2006032893.tif 000004
【図３】
2006032893.tif 000005
【図４】
2006032893.tif 000006
【図５】
2006032893.tif 000007