(57)【要約】【課題】電源電圧の変動および周囲温度の変動に関係なく、ＭＯＳトランジスタの動作速度を安定化し、ＭＯＳトランジスタの遅延量の変動を抑制し、回路の誤動作のおそれを解消する。【解決手段】電源変動に対応させてＭＯＳトランジスタ（Ｐ１）の基板バイアスを動的に変化させ、ＭＯＳトランジスタ（Ｐ１）の電流能力の低下を補償し、自動的に動作速度を安定化させる。ＮＭＯＳトランジスタ（Ｎ２）は、電源電圧の変動の程度に応じて変化する電流（Ｉ２）を生成し、その電流（Ｉ２）を抵抗（Ｒ３）により電圧に変換し、ＭＯＳトランジスタ（Ｐ１）の基板（バックゲート）をフォワードバイアスする。電源電圧が低下してＭＯＳトランジスタ（Ｐ１）の電流能力が低下すると、自動的に、そのＭＯＳトランジスタのしきい値電圧を下げる方向に調整が働き、動作速度が補償される。【選択図】  図１
2006140228.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積装置に用いるＭＯＳトランジスタ回路であって、
第１の導電型のＭＯＳ型半導体素子と、
前記第１の導電型のＭＯＳ型半導体素子のソースと前記第１の導電型のＭＯＳ型半導体素子の基板との間に挿入した抵抗素子と、
前記第１の導電型のＭＯＳ型半導体素子のソースの電圧降下値に応じて、前記抵抗素子に流れる電流量を調整する調整部と、
を備えたことを特徴とするＭＯＳトランジスタ回路。
【請求項２】
請求項１記載のＭＯＳ型半導体素子であって、
前記抵抗素子の一端は、第１の電圧電源に接続され、
前記調整部は、前記第１の導電型のＭＯＳ型半導体素子のソースと前記第１の電圧電源との電位差に応じて、前記抵抗素子に流れる電流量を変化させることを特徴とするＭＯＳトランジスタ回路。
【請求項３】
請求項１または２記載のＭＯＳトランジスタ回路であって、
前記調整部は、第２の導電型のＭＯＳ型半導体素子を含み、前記第２の導電型のＭＯＳ型半導体素子のドレインは、前記第１の導電型のＭＯＳ型半導体素子の基板に接続され、前記第２のＭＯＳ型半導体素子のゲートは、第２の電圧電源に接続され、前記第２のＭＯＳ型半導体素子のソースは、共通電源に接続されることを特徴とするＭＯＳトランジスタ回路。
【請求項４】
半導体集積装置に用いるＭＯＳトランジスタ回路であって、
第１の導電型の第１のＭＯＳ型半導体素子と、
第１の導電型の第２のＭＯＳ型半導体素子とを備え、
前記第１の導電型の第１のＭＯＳ型半導体素子のソースは、第１の電圧電源に接続され、前記第１の導電型の第１のＭＯＳ型半導体素子の基板は、第２の電圧電源に抵抗素子を介して接続され、前記第１の導電型の第１のＭＯＳ型半導体素子の基板は、前記第１の導電型の第２のＭＯＳ型半導体素子のドレインに接続され、前記第１の導電型の第２のＭＯＳ型半導体素子のゲートは、前記第１の電圧電源に接続され、前記第１の導電型の第２のＭＯＳ型半導体素子のソースは、共通電源に接続されることを特徴とするＭＯＳトランジスタ回路。
【請求項５】
請求項１から４いずれかに記載のＭＯＳトランジスタ回路を利用した半導体集積回路であって、
前記ＭＯＳトランジスタ回路は、クロックラインに使用されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は動作速度補償機能をもつＭＯＳトランジスタ回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化、高集積化に伴い、信号配線の配線抵抗および配線容量による信号遅延低減の重要性が高まり、特に、ＬＳＩ全体に渡って内部動作の同期をとるクロック信号（以下、単にクロックと称す）の遅延時間のばらつき（クロックスキュー）を低減することが重要な設計課題となっている。
【０００３】
クロックスキューを低減する技術として、クロックツリーを構成する方法がある。「クロックツリー」は、クロック中継器（中継バッファ）を利用して構築された樹状のクロック供給経路であり、クロック供給源から末端のフリップフロップ等に至るまでの配線長が等長となるように設計される。従来は、特許文献１に記載されるように、クロックバッファにより駆動される負荷を等しくし、また、クロックツリーの幾何学的な形状を工夫して（すなわち、レイアウト設計技術によって）、クロック遅延のばらつきを最小限化しようとしている。
【特許文献１】特開２００２−７５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、デジタル回路の高駆動化、高集積化が進展し、これに伴い、半導体集積回路の消費する電力も増大し、電源配線の抵抗による「電源電圧降下」や、抵抗に電流が流れることによる「基板の温度上昇」が問題となってきている。「電源電圧降下」は、電源配線に電流が流れることにより、トランジスタの電源供給点での電圧が低下する現象である。
【０００５】
上記のように、クロックツリーが適正にレイアウト設計されても、「電源電圧降下」や「基板の温度上昇」の影響を受けて、実際のトランジスタ素子の特性に差が生じ、回路の誤動作が生じることがある。
【０００６】
以下、具体的に説明する。電源配線は等価的に抵抗を有する。このため、配線長が長くなると、それに比例して電源電圧がＭＯＳトランジスタに到達するまでの抵抗が大きくなり、この抵抗による電圧降下（ＩＲ−ＤＲＯＰ）によってＰＭＯＳトランジスタのソースに供給される電源電位が、設計上の電源電位（ＶＤＤ）より低くなる。また、ＶＳＳ配線（グランド）に流れる電流とＶＳＳ配線の等価抵抗による電圧降下により、ＶＳＳ配線の電位が浮き上がり、これにより、ＮＭＯＳトランジスタのソースに供給される電位が設計上のＶＳＳ電位より高くなる。
【０００７】
この結果として、ＭＯＳトランジスタ回路（ＣＭＯＳ回路）の動作速度が低下してしまう。つまり、電源配線に電流が流れることにより、トランジスタの電源供給点での電圧が低下し、トランジスタの動作速度の低下が生じる。そして、半導体集積回路の外周にある電源パッドから遠い部分、特に半導体集積回路の中心部での電源電圧降下が大きく、一方、外周部に近づくほど、電源電圧降下が小さくなるため、半導体集積回路装置の内部の位置（場所）により、電源電圧の降下量が異なり、ＭＯＳトランジスタの特性が、半導体集積回路装置の内部の位置によって異なる（ばらつく）という問題が生じる。
【０００８】
また、「基板の温度上昇」は、回路動作に伴う発熱によって、基板の温度が局所的に上昇する現象である。消費電力が大きい回路ほど発熱量が大きく、その周囲の基板の温度が高くなる。つまり、高駆動の回路がどこに配置されるかにより、基板温度の局所的な上昇が左右される。したがって、基板の温度は、ＬＳＩ内部の位置（場所）により異なるという現象が生じる。すなわち、ＭＯＳトランジスタの動作速度（デジタル回路の場合、スイッチング速度）は、電源電圧および周囲温度に対する依存性を有し、ＭＯＳトランジスタの電流能力は、電源電圧が低いほど、また、温度が高いほど、低下する。ＭＯＳトランジスタの電流能力の低下は、スイッチング速度の低下を意味するため、結果的に、半導体チップにおける回路の位置や回路の動作状況に応じて、各ＭＯＳトランジスタの遅延が異なることになる。
【０００９】
したがって、上記特許文献１に記載されるように、負荷を均等化し、また、回路の幾何学的形状を工夫して、クロック供給経路の経路長を等長化したとしても、一部のＭＯＳトランジスタの遅延量が変化すると、大きなクロックスキューが発生してしまう。つまり、電源電圧の降下がなく、かつ、温度が一定という条件の下では、各クロック経路の遅延量が等しくても、電源電圧の降下や基板の局所的な温度上昇が生じると、半導体チップ上の個々のＭＯＳトランジスタの特性に差異が生じ、各クロック経路の遅延量が変動し、クロックスキューが増大して、最悪の場合、ＬＳＩが誤動作する場合もあり得る、ということである。従来技術では、このような、半導体集積回路装置内の位置によって電源電圧降下や基板温度の上昇の度合が異なることによる回路特性のばらつき、については、何ら、対策されていない。
【００１０】
本発明は、電源電圧のばらつきおよび基板温度のばらつきに関係なく、ＭＯＳトランジスタの動作速度を安定化し、ＭＯＳトランジスタの遅延量の変動を抑制し、回路の誤動作のおそれを解消することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のＭＯＳトランジスタ回路は、半導体集積装置に用いるＭＯＳトランジスタ回路であって、第１の導電型のＭＯＳ型半導体素子と、前記第１の導電型のＭＯＳ型半導体素子のソースと前記第１の導電型のＭＯＳ型半導体素子の基板との間に挿入した抵抗素子と、前記第１の導電型のＭＯＳ型半導体素子のソースの電圧降下値に応じて、前記抵抗素子に流れる電流量を調整する調整部と、を備えたことを特徴とするものである。
【００１２】
また、本発明のＭＯＳトランジスタ回路は、前記抵抗素子の一端は、第１の電圧電源に接続され、前記調整部は、前記第１の導電型のＭＯＳ型半導体素子のソースと前記第１の電圧電源との電位差に応じて、前記抵抗素子に流れる電流量を変化させることを特徴とするものを含む。
【００１３】
また、本発明のＭＯＳトランジスタ回路は、前記調整部は、第２の導電型のＭＯＳ型半導体素子を含み、前記第２の導電型のＭＯＳ型半導体素子のドレインは、前記第１の導電型のＭＯＳ型半導体素子の基板に接続され、前記第２のＭＯＳ型半導体素子のゲートは、第２の電圧電源に接続され、前記第２のＭＯＳ型半導体素子のソースは、共通電源に接続されることを特徴とするものを含む。
【００１４】
ＶＤＤ，ＶＳＳの各電源ラインは等価抵抗を有し、回路が動作している状態では、定常的に何らかの電圧降下が発生しており、その電圧降下の程度は、電源パッドからの距離によりばらつく。その電圧降下量に応じて、ＭＯＳトランジスタの各々に供給される電源電圧が設計値よりも低下し、その動作速度が低下する。ここで、本発明のＭＯＳトランジスタ回路における調整部を構成する第２導電型ＭＯＳトランジスタのゲート・ソース間電圧（Ｖｇｓ）は、その電圧降下量に応じて増大し、電圧降下量に対応した電流（ドレイン電流）を流す。この電流は、第２導電型ＭＯＳトランジスタのドレインと電源ラインとの間に介在する抵抗により電圧に変換され、電圧降下量に相当するバイアス電圧が発生し、第１導電型ＭＯＳトランジスタの基板（バックゲート）がフォワードバイアス（順方向バイアス）される。フォワードバイアスがかかると、第１導電型ＭＯＳトランジスタの閾値が下がり、第１導電型のＭＯＳトランジスタの動作速度が改善され、電源電圧の低下による動作速度の低下が、自動的に補償される。基板温度が上昇して第１導電型のＭＯＳトランジスタの動作速度が低下した場合も、第２導電型ＭＯＳトランジスタのドレインと電源ラインとの間に介在する抵抗の抵抗値が正の温度係数（温度が上昇すると抵抗値も増大する特性）をもつことから、フォワードバイアスが増大し、第１導電型ＭＯＳトランジスタの動作速度の低下は自動的に補償される。よって、電圧降下、基板温度の上昇の双方に対して、自動的に動作速度の補償を行うことができる。
【００１５】
また、本発明のＭＯＳトランジスタ回路は、半導体集積装置に用いるＭＯＳトランジスタ回路であって、第１の導電型の第１のＭＯＳ型半導体素子と、第１の導電型の第２のＭＯＳ型半導体素子とを備え、前記第１の導電型の第１のＭＯＳ型半導体素子のソースは、第１の電圧電源に接続され、前記第１の導電型の第１のＭＯＳ型半導体素子の基板は、第２の電圧電源に抵抗素子を介して接続され、前記第１の導電型の第１のＭＯＳ型半導体素子の基板は、前記第１の導電型の第２のＭＯＳ型半導体素子のドレインに接続され、前記第１の導電型の第２のＭＯＳ型半導体素子のゲートは、前記第１の電圧電源に接続され、前記第１の導電型の第２のＭＯＳ型半導体素子のソースは、共通電源に接続されることを特徴とするものである。
【００１６】
ＣＭＯＳ回路の構成要素である第１導電型の第１のMOSトランジスタのバックゲートに、電圧降下量あるいは基板温度上昇に対応したフォワードバイアス供給が行われ、これにより、ＭＯＳトランジスタの動作速度の低下が自動的に補償される。
【００１７】
また、本発明の半導体集積回路装置は、本発明のＭＯＳトランジスタ回路を利用した半導体集積回路であって、前記ＭＯＳトランジスタ回路は、クロックラインに使用されることを特徴とする。
【００１８】
これにより、電源電圧降下や基板温度上昇によるクロック中継器の遅延値の変動を補償することができ、大きなクロックスキューの発生を抑制できる。したがって、回路の誤動作のおそれが解消する。
【発明の効果】
【００１９】
本発明によれば、電源ラインの電圧降下量に応じて、抵抗素子に流れる電流量を変化させ、電圧降下量に応じたフォワードバイアスを発生させてＭＯＳトランジスタの基板バイアス（バックゲートバイアス）を適宜、調整することができる。したがって、電源電圧の降下に伴うＭＯＳトランジスタの動作速度の変化を、自動的に（すなわち、無調整で）補償することができる。
【００２０】
また、局所的な基板の温度上昇が生じた場合でも、その温度上昇に伴い抵抗素子の抵抗値が増大し、フォワードバイアスが変化する。したがって、温度上昇の程度に応じて、ＭＯＳトランジスタの基板バイアス（バックゲートバイアス）を適宜、調整することができる。したがって、基板の温度上昇に伴うＭＯＳトランジスタの動作速度の変化についても、自動的に（すなわち、無調整で）補償することができる。
【００２１】
また、このＭＯＳトランジスタ回路をクロックラインに使用することで、大きなクロックスキューの発生を抑制し、回路の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００２２】
まず、基板バイアス効果について説明する。基板バイアス効果も考慮したＭＯＳトランジスタのしきい値Ｖｔｈ（Ｖｂ）は、下記（１）式で示される。
【００２３】
Ｖｔｈ（Ｖｂ）＝Ｖｔ−ΔＶｔ（Ｖｂ）  …（１）
ここで、Ｖｂは、ソースを基準とした基板電位（すなわち、基板バイアス）であり、Ｖｔは、基板バイアスが零であるときのＭＯＳトランジスタのしきい値電圧であり、ΔＶｔ（Ｖｂ）は、基板バイアス効果によるしきい値電圧の変化分を示す。
【００２４】
このΔＶｔ（Ｖｂ）は、下記（２）式で示される。
Ｐ型ＭＯＳトランジスタの場合：ΔＶｔ（Ｖｂ）＝Ｋ｛（２φ−Ｖｂ）１／２−（２φ）１／２｝
Ｎ型ＭＯＳトランジスタの場合：ΔＶｔ（Ｖｂ）＝Ｋ｛（２φ+Ｖｂ）１／２−（２φ）１／２｝
…（２）
ここで、Ｋは０.３〜２程度の整数である。また、φ＝（ｋＴ／ｑ）・ｌｎ（Ｎ／ｎｉ）である（Ｋはボルツマン定数、Ｔは絶対温度、ｑは電子電荷、Ｎは基板の不純物濃度、ｎｉは真性キャリアノード）。
【００２５】
上記（１）式から明らかなように、基板バイアスによって、ＭＯＳトランジスタのしきい値電圧が変化する。また、上記（２）式から、基板バイアスの電圧値を調整することによって、基板バイアスによるしきい値電圧の変化量を、適宜、制御することが可能であることがわかる。
【００２６】
そこで、本発明では、この基板バイアス効果を積極的に利用して、ＭＯＳトランジスタのスイッチング速度を安定化させる。すなわち、電源電圧の低下や、基板温度の局所的な上昇によってＭＯＳトランジスタの電流能力が低下すると、その低下の程度に応じて、そのＭＯＳトランジスタの電流能力を補償する方向に基板バイアス（バックゲートバイアス）が自動的に調整される。これによって、ＭＯＳトランジスタの動作速度が自動的に補償される。
【００２７】
以下、本発明の実施の形態について図面を参照して、具体的に説明する。図１は、本発明のＭＯＳトランジスタ回路の一例の構成を示す回路図である。図１では、ＰＭＯＳトランジスタのゲートには小さな丸を付し、これにより、ＮＭＯＳトランジスタと区別している。
【００２８】
図１の回路は、ＣＭＯＳ回路（コンプリメンタリー接続のＭＯＳトランジスタ回路：基本的に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲートとが共通に接続されて使用され、インバータの他、例えば、ナンド、ノア等のロジックゲートや、メモリのデコーダ等の回路を構成するのに用いられる）の構成要素である、ＰＭＯＳトランジスタ（Ｐ１）の部分を抜き出して示している。
【００２９】
図１において、ＶＤＤ，ＶＳＳはそれぞれ、高レベル側電源電圧と低レベル側電源電圧であり、これらの電源電圧は、電源パッド（ＰＡＤ１，ＰＡＤ２）から供給される。また、高レベル側電源の電源ライン（Ｌ１）ならびに低レベル側電源の電源ライン（Ｌ２）は等価抵抗（Ｒ１，Ｒ２，Ｒ４，Ｒ５等）を有する。したがって、半導体集積回路が動作している状態では、何らかの電流が各電源ライン（Ｌ１，Ｌ２）に定常的に流れ、電圧降下が生じている。電源電圧が低下すると、ＰＭＯＳトランジスタ（Ｐ１）の動作速度が低下する。また、電源パッド（ＰＡＤ１，ＰＡＤ２）からの距離によって電源ライン（Ｌ１，Ｌ２）の抵抗値が異なるため、ＭＯＳトランジスタのレイアウト位置により、実際の電源電圧にずれが生じる。
【００３０】
そこで、図１の回路では、各ＭＯＳトランジスタの電圧降下量に応じて、各ＭＯＳトランジスタの動作速度を適切に補償するべく、抵抗（Ｒ３）およびＮＭＯＳトランジスタ（Ｎ２）からなる基板バイアス回路が設けられている。この基板バイアス回路を構成するＮＭＯＳトランジスタ（Ｎ２）のソース（Ｓ）は、レベル変動が少ない、安定化された低レベル側の共通電源電位（ＰＷＶＳＳ１）に接続され、ドレイン（Ｄ）は、ＰＭＯＳトランジスタ（Ｐ１）の基板（バックゲート）に接続され、ゲート（Ｇ）は、低レベル側電源（ＶＳＳ）の電源配線（Ｌ２）に接続されている。安定化された共通電源電圧（ＰＷＶＳＳ１）は、電圧変動を抑制するように設計されたＶＳＳ（低レベル側電源電圧）である。この共通電源電圧（ＰＷＶＳＳ１）は、電源電圧変動を検出する基準となる基準電圧として機能する。
【００３１】
また、抵抗Ｒ３は、高レベル側電源（ＶＤＤ）の電源配線（Ｌ１）と、ＮＭＯＳトランジスタ（Ｎ２）のドレインおよびＰＭＯＳトランジスタ（Ｐ１）のバックゲートの共通接続点（Ｃ１）と、の間に接続されている。図１の回路では、高レベル側電源ＶＤＤの電源ラインＬ１（ならびに、低レベル側電源ＶＳＳの電源ラインＬ２）の電圧降下量に応じて、電流量が変化する電流Ｉ２を生成し、その電流Ｉ２を、抵抗Ｒ３で電圧に変換することによりフォワードバイアスを発生させ、ＰＭＯＳトランジスタ（Ｐ１）のバックゲートの電位（Ｃ１点の電位）を動的に変化させることができる。これにより、Ｐチャンネルトランジスタ（Ｐ１）の電流能力を自動的に調整し、ＰＭＯＳトランジスタ（Ｐ１）の速度低下を防止することができる。
【００３２】
以下、回路動作を具体的に説明する。電圧降下が発生しない場合（理想状態）では、電源電圧（ＶＤＤ，ＶＳＳ）に変動が生じず、ＮＭＯＳトランジスタ（Ｎ２）のゲート（Ｇ）およびソース（Ｓ）の電位は等しく、このＮＭＯＳトランジスタ（Ｎ２）はオフしている。  この状態では、抵抗Ｒ３には電流が流れず（つまり、図１のＩ２＝０）、したがって、ＰＭＯＳトランジスタ（Ｐ１）のソース（Ｓ）と基板（バックゲート）は等電位である。しかし、実際には、半導体集積回路が動作しているときは、定常的に、電源ラインＬ１，Ｌ２に何らかの電流（Ｉ（１ａ），Ｉ（１ｂ））が流れており、抵抗（Ｒ１，Ｒ２、Ｒ４，Ｒ５等）により電圧降下が発生している。
【００３３】
上記のように、この電圧降下量は、電源パッド（ＰＡＤ１，ＰＡＤ２）からの距離に応じて異なる。ここで、高レベル側の電源ライン（Ｌ１）に電流（Ｉ（１ａ））が流れて、抵抗（Ｒ１，Ｒ２等）により電圧降下が生じている場合には、低レベル側の電源ライン（Ｌ２）においても、ほぼ同量の電流（Ｉ（１ｂ））が流れ、同等の抵抗値の等価抵抗（Ｒ１，Ｒ２等）により、同等の電圧降下が生じている。
【００３４】
したがって、ＮＭＯＳトランジスタ（Ｎ２）のゲート（Ｇ）の実際の電位は、低レベル側電源電圧ＶＳＳ（設計値）よりも上昇している。これにより、ゲート・ソース間電圧が（Ｖｇｓ）が発生し、閾値を越えると、ＮＭＯＳトランジスタ（Ｎ２）がオンし、電流（Ｉ２）が流れる。これにより、抵抗（Ｒ３）の両端に電位差が生じ、フォワードバイアス（順方向の基板バイアス）が発生する。電源ライン（Ｌ１，Ｌ２）に発生する電圧降下が大きいほど、電流（Ｉ２）の電流量も大きくなり、フォワードバイアスが増大する。フォワードバイアスがかかると、ＰＭＯＳトランジスタ（Ｐ１）の基板電位（バックゲート電位は低下し、閾値が下がり、ＰＭＯＳトランジスタの電流能力が改善され、動作速度の低下が抑制される。
【００３５】
また、図１のＭＯＳトランジスタ回路では、基板温度（周囲温度）が局所的に上昇した場合にも、動作速度低下の補償を行うことができる。すなわち、基板温度の局所的な上昇によって、ＰＭＯＳトランジスタ（Ｐ１）の電流能力が低下した場合を想定する。このとき、抵抗（Ｒ３）は正の温度係数をもつことから、その温度上昇に伴って、抵抗値が増大する。したがって、電流Ｉ２が流れることによって、抵抗Ｒ３の両端に生じる電位差下も大きくなる。これにより、ＰＭＯＳトランジスタ（Ｐ１）の基板（バックゲート）の電位がより下がり、Ｐチャンネルトランジスタ（Ｐ１）の閾値が下がり、ＰＭＯＳトランジスタ（Ｐ１）のスイッチング速度の低下が補償される。
【００３６】
このように、図１の回路では、電源ライン（Ｌ１，Ｌ２）に生じている実際の電圧降下量、あるいは、基板温度の上昇に対応して、フォワードバイアスが変化し、基板電位（バックゲート電位）が動的に調整される。この結果として、Ｐチャンネルトランジスタ（Ｐ１）の電流能力の低下を、適宜、補うことができ、よって、電源電圧の降下および基板の温度上昇の双方に起因する、ＰＭＯＳトランジスタの動作速度の低下を、自動的に補償することができる。以上の説明では、ＰＭＯＳトランジスタ（Ｐ１）を例にとって説明したが、ＮＭＯＳトランジスタの場合も同様である。
【００３７】
図２は、本発明のＭＯＳトランジスタ回路の他の例の構成を示す回路図である。図２では、ＣＭＯＳ回路の構成要素である、ＮＭＯＳトランジスタ（Ｎ１）の部分を抜き出して示している。図２の回路の動作は図１と同様である。すなわち、電源ライン（Ｌ２）に電流Ｉ（１ｃ）が流れ、抵抗（Ｒ９，Ｒ１０等）によって電圧降下が発生し、ＮＭＯＳトランジスタ（Ｎ１）のゲート・ソース間電圧が縮小して、動作速度が低下する。
【００３８】
しかし、その一方で、電源ライン（Ｌ１）の等価抵抗（Ｒ６，Ｒ７）と電流Ｉ（１ｄ）により生じる電圧降下により、ＰＭＯＳトランジスタ（Ｐ２）のゲート電位が下がり、ゲート・ソース間電圧（Ｖｇｓ）が増大する。そして、ＰＭＯＳトランジスタ（Ｐ２）がオンして、電流（Ｉ３）が流れ、フォワードバイアスが発生し、ＮＭＯＳトランジスタ（Ｎ１）の閾値が低下し、電流能力が改善され、動作速度の低下が補償される。
【００３９】
図３は、図１のＭＯＳトランジスタ回路を集積したＬＳＩにおけるデバイスの断面構造の一例を示す断面図である。ＰＭＯＳトランジスタ（Ｐ１）のバックゲートバイアスの自由な制御は、図３に示されるような、二重ウエル構造を使用することにより可能となる。  図３において、Ｐ型基板１０中にＮウエル１２が形成され、そのＮウエル１２中に、さらに、Ｐウエル１４が形成されている。
【００４０】
Ｎウエル１２中には、ＰＭＯＳトランジスタ（Ｐ１）のソース層（１８ａ）、ドレイン層（１８ｂ）が形成されている。また、ゲート酸化膜２０ａを介して、ゲート電極２２ａが形成されている。Ｐウエル１４中には、ＮＭＯＳトランジスタ（Ｎ１）のソース層（１６ａ）、ドレイン層（１６ｂ）が形成されている。また、ゲート酸化膜２０ｂを介して、ゲート電極２２ｂが形成されている。
【００４１】
電源電圧（ＶＤＤ）変動を検知するための基準となる、レベル変動が少ない共通電源電圧（ＰＷＶＳＳ１）は、スイッチングトランジスタ等の回路動作とは切り離された、Ｐウエル（１４等）のみに接続される低レベル電源電圧（ＶＳＳ）である。
【００４２】
以上の例では、電圧降下がないときは基板バイアスが零であり、電圧降下が生じると、その電圧降下量に対応して基板バイアスが変化するタイプのバイアス方式を採用していた。しかし、これに限定されるものではなく、常時バイアス方式を採用し、当初から一定の基板バイアスを印加しておき、電源電圧変動や基板温度上昇に応じて、その基板バイアスを減少させて、ＭＯＳトランジスタの動作補償を行うようにすることも可能である。
【００４３】
（第２の実施形態）
図４は、本発明のＭＯＳトランジスタ回路を用いて構築された、ＣＭＯＳインバータ回路の構成を示す回路図である。図４のＣＭＯＳインバータは、図１および図２に示される各ＭＯＳトランジスタ回路を組み合わせて構成される。すなわち、図４のＣＭＯＳインバータ回路は、入力信号（ＩＮ）がゲートに与えられるＰＭＯＳトランジスタ（Ｐ３）と、適応的な基板バイアス制御を行うためのＮＭＯＳトランジスタ（Ｎ４）および抵抗（Ｒ５）と、入力信号（ＩＮ）がゲートに与えられるＮＭＯＳトランジスタ（Ｎ３）と、適応的な基板バイアス制御を行うためのＰＭＯＳトランジスタ（Ｐ４）および抵抗（Ｒ６）と、により構成されている。ここで、ＮＭＯＳトランジスタ（Ｎ４）および抵抗（Ｒ５）は、基板バイアス回路１００を構成し、また、ＰＭＯＳトランジスタ（Ｐ４）および抵抗（Ｒ６）は、基板バイアス回路１１０を構成する。
【００４４】
前掲の実施形態において、図１および図２を参照して説明したとおりの動作により、電圧降下による電源電圧レベルの変動（あるいは、基板温度の局所的な変動）に応じて基板電位（バックゲートバイアス）が動的に制御され、これにより、ＰＭＯＳトランジスタ（Ｐ３）、ＮＭＯＳトランジスタ（Ｎ３）の動作速度を、電源電圧が変動した場合でも安定化することができる。したがって、ＣＭＯＳインバータの入力信号（ＩＮ）のレベルが、ＶＤＤあるいはＶＳＳから１／２ＶＤＤに変化してから、出力信号（ＯＵＴ）がＶＳＳまたはＶＤＤから１／２ＶＤＤに変化するまでの遅延時間を、一定とすることができる。
【００４５】
（第３の実施形態）
図５は、本発明の動作速度補償機能をもつＣＭＯＳインバータ回路をクロック中継器として使用したクロックツリーの構成を示す図である。クロックツリーは、大規模ＡＳＩＣ等において、クロックスキューを低減するために使用される。クロックツリーは、クロック中継器（中継バッファ）を利用して構築された樹状のクロック供給経路であり、クロック供給源から末端のフリップフロップ等に至るまでの配線長が等長となるように設計される。クロックバッファにより駆動される負荷を等しくし、また、クロックツリーの幾何学的な形状を工夫して、クロック遅延のばらつきを最小限化する。図５のクロックツリーでは、このレイアウト設計上の工夫に加えて、クロック中継器（クロックバッファ）として、本発明の動作速度補償機能をもつＣＭＯＳインバータ回路を使用し、回路的な観点からも、信号遅延のばらつきを抑制する。
【００４６】
図５において、多数のフリップフロップ（ＦＦ１〜ＦＦ１６）は、半導体チップ上で、４つのグループ（Ｇｒ１〜Ｇｒ４）に分けられて配置されている。Ｇｒ１は、４個のフリップフロップ（Ｆ１〜Ｆ４）からなり、各々、クロックバッファ５０２により駆動される。同様に、Ｇｒ２は、４個のフリップフロップ（Ｆ５〜Ｆ８）からなり、各々、クロックバッファ５０３により駆動される。Ｇｒ３は、４個のフリップフロップ（Ｆ９〜Ｆ１２）からなり、各々、クロックバッファ５０４により駆動される。Ｇｒ４は、４個のフリップフロップ（Ｆ１３〜Ｆ１６）からなり、各々、クロックバッファ５０５により駆動される。
【００４７】
クロックバッファ５０２，５０３，５０４，５０５の各々には、中央に配置されたクロックバッファ５０１から、クロック供給線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４を介して動作クロックが供給される。クロックバッファ５０１〜５０５の各々として、図４で示した構成をもつ、本発明の動作速度補償機能をもつＣＭＯＳインバータ回路が用いられている。
【００４８】
これにより、各クロックバッファ（５０１〜５０５）の各々毎に、異なる電源電圧変動や基板温度の変化が生じたとしても、各クロックバッファ毎に基板バイアスの適応的な制御がなされ、各クロックバッファの特性（動作速度）は、常に、安定化される。よって、大きなクロックスキューが発生しない。多数のフリップフロップ（Ｆ１〜Ｆ１６）を、同じタイミングで駆動することができる。
【００４９】
図５において、太線で示されるラインＬ１０，Ｌ１１は、クロックバッファ５０１〜５０５に、レベル変動が少ない、安定化されている共通電源電圧（ＰＷＶＳＳおよびＮＷＶＳＳ）を供給するための共通電源配線である。共通電源電圧（ＰＷＶＳＳ１およびＮＷＶＳＳ１）は、Ｉ／Ｏ回路６００ａ，６００ｂから供給される。
【００５０】
このように、図５のクロックツリーは、高駆動かつ高集積度のロジック回路において問題となる、回路動作に伴う電源電圧変動および基板温度の上昇に関しても回路技術的に対策がなされており、常に、正確なタイミングで、フリップフロップを一斉に駆動することができる。
【００５１】
以上説明したように、本発明のＭＯＳトランジスタ回路によれば、電源電圧の変動に応じて変化する電流を生成し、その電流に基づいて基板バイアスを変化させることにより、電源変動に起因するＭＯＳトランジスタの電流能力の変化を補償し、自動的に（すなわち無調整で）、動作速度を安定化させることができる。また、基板バイアスを発生させる抵抗の抵抗値の温度特性（すなわち、正の温度係数をもつこと）を積極的に利用することにより、周囲温度の変動に対して基板バイアスを変化させることができる。よって、電源電圧変動だけでなく、基板の局所的な温度上昇に対しても、ＭＯＳトランジスタの動作補償を行うことが可能となる。
【００５２】
また、フォーワードバイアス方式、常時バイアス方式のいずれを採用する場合も、基本的に、１つのＭＯＳトランジスタと１つの抵抗によって、適応的な基板バイアス制御を行うための回路を構築することができ、構成が簡単であり、集積回路化に適しており、実現も容易である。また、動作速度補償機能をもつＣＭＯＳインバータ回路も、容易に構築することが可能である。
【００５３】
本発明のＭＯＳトランジスタ回路を、クロックバッファにおけるクロックバッファや、クロックツリーにおけるクロック中継器として利用することにより、半導体チップ上におけるレイアウト位置や、局所的な基板温度の変動に影響されることなく、常に、正確なクロック同期を実現することができる。電源電圧の変動および周囲温度の変動に関係なく、ＭＯＳトランジスタの動作速度を安定化し、ＭＯＳトランジスタの遅延量の変動を抑制し、デジタル回路の誤動作のおそれを解消することができる。
【産業上の利用可能性】
【００５４】
本発明のＭＯＳトランジスタ回路は、電源ラインの電圧降下量に応じて、抵抗素子に流れる電流量を変化させ、電圧降下量に応じたフォワードバイアスを発生させてＭＯＳトランジスタの基板バイアス（バックゲートバイアス）を適宜、調整することができる。したがって、電源電圧の降下に伴うＭＯＳトランジスタの動作速度の変化を、自動的に（すなわち、無調整で）補償することができるという効果を有し、ＣＭＯＳインバータ等のＣＭＯＳ回路に用いて好適である。
【図面の簡単な説明】
【００５５】
【図１】本発明のＭＯＳトランジスタ回路の一例（ＰＭＯＳトランジスタに対する動作補償を行う例）の構成を示す回路図
【図２】本発明のＭＯＳトランジスタ回路の他の例（ＮＭＯＳトランジスタに対する動作補償を行う例）の構成を示す回路図
【図３】図１の回路を集積したＬＳＩにおけるデバイスの断面構造の一例を示す断面図
【図４】本発明のＭＯＳトランジスタ回路を用いて構築されるＣＭＯＳインバータ回路の構成を示す回路図
【図５】本発明によるＣＭＯＳインバータ回路をクロック中継器として使用したクロックツリーの構成を示す図
【符号の説明】
【００５６】
Ｐ１，Ｎ１  動作速度補償対象のＭＯＳトランジスタ
Ｐ２，Ｎ２  電圧降下に応じた電流を生成するＭＯＳトランジスタ
Ｒ３，Ｒ８  基板バイアス手段としての抵抗（例えば、拡散抵抗）
Ｌ１        高レベル側の電源ライン
Ｌ２        低レベル側の電源ライン
Ｒ１，Ｒ２，Ｒ６，Ｒ７  高レベル側の電源ラインにおける等価抵抗
Ｒ４，Ｒ５，Ｒ９，Ｒ１０  低レベル側の電源ラインにおける等価抵抗
Ｉ２，Ｉ３  電源電圧の変動量に対応して電流量が変化する電流
ＶＤＤ      電圧降下の影響を受ける高レベル側の電源電圧
ＶＳＳ      電圧降下の影響を受ける低レベル側の電源電圧
ＰＷＶＳＳ１  電源変動を検出する基準となる、電圧変動が少ない、低レベル側の共通電源電圧
ＮＷＶＳＳ１  電源変動を検出する基準となる、電圧変動が少ない、高レベル側の共通電源電圧
Ｉ１（ａ），Ｉ１（ｄ）  高レベル側の電源電圧（ＶＤＤ）の電圧降下を生じさせる電流
Ｉ１（ｂ），Ｉ１（ｃ）  低レベル側の電源電圧（ＶＳＳ）の電圧降下を生じさせる電流
ＩＮ  入力信号（クロック信号）
１０  Ｐ型基板
１２  Ｎウエル
１４  Ｐウエル
１６ａ，１６ｂ  ＮＭＯＳトランジスタ（Ｎ１）のソース層、ドレイン層
１８ａ，１８ｂ  ＰＭＯＳトランジスタ（Ｐ１）のソース層、ドレイン層
２０ａ，２０ｂ  ゲート酸化膜
２２ａ，２２ｂ  ゲート電極
１００，１１０  基板バイアス回路
５０１〜５０３  クロックツリーにおける、本発明の動作速度補償機能をもつＭＯＳトランジスタを用いて構成されたクロック中継器（クロックバッファ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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