(57)【要約】【課題】  素子量産能力を向上させることができ、Ｅ／Ｗサイクリング(Erase/Write cycling)及びベーク工程の際にしきい値電圧の過度なシフトを防止することができて素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】  フラッシュメモリ素子の製造方法は、半導体基板上に酸化膜を形成する段階と、Ｎ２ガス雰囲気でプレアニーリング工程を行う段階と、流量５〜１５ｓｌｍのＮ２Ｏ雰囲気で１０〜６０分間メインアニーリング工程を行って前記酸化膜を窒化させ、窒化酸化膜を形成する段階と、Ｎ２ガス雰囲気でポストアニーリング工程を行う段階とを含む。【選択図】  図４
2006148044.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に酸化膜を形成する段階と、
（ｂ）Ｎ２ガス雰囲気でプレアニーリング工程を行う段階と、
（ｃ）流量５〜１５ｓｌｍのＮ２Ｏ雰囲気で１０〜６０分間メインアニーリング工程を行って前記酸化膜を窒化させ、窒化酸化膜を形成する段階と、
（ｄ）Ｎ２ガス雰囲気でポストアニーリング工程を行う段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記（ａ）段階は、湿式酸化工程を行う段階と、
Ｎ２ガス雰囲気でアニーリングを行って前記酸化膜を形成する段階とからなることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記湿式酸化工程の温度は７５０〜８５０℃であることを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記Ｎ２ガス雰囲気のアニーリング工程を９００〜９１０℃の温度で２０〜３０分間行うことを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記酸化膜の厚さは６０〜９０Åであることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記プレアニーリング工程の温度は８５０〜９５０℃であり、工程時間は５〜３０分であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記メインアニーリング工程の温度は８５０〜９５０℃であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記窒化酸化膜の厚さは７０〜１００Åであることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記ポストアニーリング工程の温度は９５０〜１０００℃であり、工程時間は５〜３０分であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、より詳しくは、素子量産能力とＥ／Ｗサイクリング(Erase/Writecycling)特性及びベークリテンション(bake retention)特性を向上させるためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
高集積化によりセルサイズが縮小し、動作電圧が減少するにつれて、フラッシュメモリ素子のセル特性を確保するためにはトンネル酸化膜のスケールダウン(scaledown)を行わざるを得なくなった。
【０００３】
しかしながら、データ保持信頼性(data retentionreliability)の問題もあり、トンネル酸化膜のスケールダウンには限界がある。かかる限界点を克服するために、シリコン酸化膜（ＳｉＯ２）の代わりに、同一の厚さでシリコン酸化膜に比べてより優れた特性を有する窒化酸化膜（Ｎ２Ｏ）をトンネル酸化膜として使用することになった。
【０００４】
ところが、従来の技術を用いてトンネル酸化膜を製造する場合、トンネル酸化膜の工程が行われるバッチ(batch)内の一部領域では、信頼性に重要な影響を及ぼすトンネル酸化膜の厚さ及び窒素濃度のコントロールが難しくて、バッチ内の位置に応じてトンネル酸化膜の厚さ及びトンネル酸化膜の窒素濃度が変化する。その結果、セルのしきい値電圧及び特性の変化が発生し、満足すべきＥ／Ｗサイクリングとベークリテンション特性が得られない。
【０００５】
一方、均一な厚さ及び窒素濃度を有するトンネル酸化膜を形成するにはバッチ内の特定領域でのみトンネル酸化膜工程を行わなければならないため、最大５つのロット(lot)のプロセシング(processing)が可能なバッチで実際にプロセシングされるロットの数は２つに過ぎないので、量産能力が劣る。
【０００６】
次に、図１〜図３を参照して従来の技術の問題点をより具体的に説明する。
【０００７】
図１は、従来の技術により製造されたトンネル酸化膜の厚さ及び窒素濃度をバッチ別に示す表である。
【０００８】
図１によれば、バッチ内のＵ領域でのみトンネル酸化膜工程が行われており、Ｃ、Ｌ領域では工程が行われていない。これは、従来のトンネル酸化膜製造方法ではＣ、Ｌ領域でトンネル酸化膜の厚さ及び窒素濃度のコントロールが難しいためである。その結果、単一バッチ内でプロセシングが可能な最大ロット数は５つであるが、Ｃ、Ｌ領域を除いたＵ領域でのみ工程が行われるので、実際プロセシングされるロット数は２つに過ぎないため、量産能力が劣る。
【０００９】
周知のとおり、フラッシュメモリ素子では、ＦＮトンネリング方法でフローティングゲートに対して電子を注入し或いは抜き出すことにより、セル内にデータの消去(Erase)または書き込み(Write)（「プログラム」ともいう）を行う。一方、データ読み出し(Read)の際にはフローティングゲートに対する電子の有無によってセル状態、すなわちプログラム及び消去状態を判断する。
【００１０】
このように、データをプログラムし消去する反復的なＦＮトンネリング過程でトンネル酸化膜内に電子がトラップされることによりセルしきい値電圧が変化し、読み出しの際にセルに格納されたデータが間違って認識されるという問題が発生するが、少なくとも１０ＫのＥ／Ｗサイクリングの間にはデータ認識の誤りが発生してはならない。
【００１１】
図２は、従来の技術に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング特性を示すグラフである。
【００１２】
図２によれば、１０Ｋ Ｅ／Ｗサイクリング以後、プログラムのしきい値電圧Ｐは、０．２Ｖから１．２Ｖへと１．０Ｖ程度シフトし、消去のしきい値電圧Ｅは、−３．８から−１．８Ｖへと２Ｖ程度シフトした。過度なしきい値電圧シフトが発生したのである。このような過度なるしきい値電圧シフトは、１０ＫのＥ／Ｗサイクリングの間、従来の技術によって製造されたトンネル酸化膜にトラップされる電荷(charge)量が多いため、トンネル酸化膜の膜質改善が要求される。
【００１３】
図３は、従来の技術に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング後のべークリテンション特定をテストした結果を示す図である。
【００１４】
使用していない初期状態でフラッシュメモリ素子のプログラムしきい値電圧と１０ＫのＥ／Ｗサイクリング後のフラッシュメモリ素子のプログラムしきい値電圧は１．０〜３．０Ｖである。反面、１０ＫのＥ／Ｗサイクリング以後、ベーク工程、例えば図３に示すように２４時間または４８時間を行うと、しきい値電圧の範囲が１．０Ｖ程度シフトしてプログラムしきい値電圧値が０．０〜１．５Ｖとなる。通常のＮＡＮＤフラッシュメモリ素子でプログラム時のしきい値電圧の範囲が１．０〜３．０Ｖであることを考慮するとき、ベーク工程以後、しきい値電圧のマージンは０．５Ｖ程度にしかならないので、素子動作特性にフェールが発生する。
【００１５】
前記フェールの主要原因は、１０ＫのＥ／Ｗサイクリングの間、トンネル酸化膜内にトラップされた電子がベーク工程後にデトラップ(de-trap)されてしきい値電圧が減少することにある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、かかる問題点に鑑みてなされたもので、その目的は、バッチ内の位置を問わずに、均一な厚さ及び窒素濃度を有するトンネル酸化膜の製造が可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１７】
本発明の他の目的は、量産能力を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１８】
本発明の別の目的は、しきい値電圧のシフト及び特性の変化を減らすことが可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１９】
本発明の別の目的は、Ｅ／Ｗサイクリング特性及びベークリテンション特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、（ａ）半導体基板上に酸化膜を形成する段階と、（ｂ）Ｎ２ガス雰囲気でプレアニーリング工程を行う段階と、（ｃ）流量５〜１５ｓｌｍのＮ２Ｏ雰囲気で１０〜６０分間メインアニーリング工程を行って前記酸化膜を窒化させ、窒化酸化膜を形成する段階と、（ｄ）Ｎ２ガス雰囲気でポストアニーリング工程を行う段階とを含む。
【００２１】
好ましくは、前記（ａ）段階は、湿式酸化工程を行う段階と、Ｎ２ガス雰囲気でアニーリングを行って前記酸化膜を形成する段階とからなることを特徴とする。
【００２２】
好ましくは、前記湿式酸化工程の温度は７５０〜８５０℃であることを特徴とする。
【００２３】
好ましくは、前記Ｎ２ガス雰囲気のアニーリング工程を９００〜９１０℃の温度で２０〜３０分間行うことを特徴とする。
【００２４】
好ましくは、前記酸化膜の厚さは６０〜９０Åであることを特徴とする。
【００２５】
好ましくは、前記プレアニーリング工程の温度は８５０〜９５０℃であり、工程時間は５〜３０分であることを特徴とする。
【００２６】
好ましくは、前記メインアニーリング工程の温度は８５０〜９５０℃であることを特徴とする。
【００２７】
好ましくは、前記窒化酸化膜の厚さは７０〜１００Åであることを特徴とする。
【００２８】
好ましくは、前記ポストアニーリング工程の温度は９５０〜１０００℃であり、工程時間は５〜３０分であることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、次のような効果がある。
【００３０】
第１に、バッチ内の位置を問わずにトンネル酸化膜の厚さ及び窒素濃度を均一に形成することができるので、単一バッチ内でプロセシングが可能なロット数が増加する。したがて、量産能力を向上させることができる。
【００３１】
第二に、反復的なプログラム／消去サイクリング及びベーク工程によるしきい値電圧のシフト値を減らすことができるので、Ｅ／Ｗサイクリング特性及びベークリテンション特性を向上させることができる。
【００３２】
第三に、Ｅ／Ｗサイクリング特性及びベークリテンション特性が向上するので、信頼性の高いフラッシュメモリ素子の製造が可能になる。
【発明を実施するための最良の形態】
【００３３】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
【００３４】
図４及び図５は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【００３５】
本発明の実施例に係るフラッシュメモリ素子の製造のためには、まず、高電圧素子領域とセル領域を含む半導体基板１０の一定の領域にウェルイオンを注入してウェル領域（図示せず）を形成する。
【００３６】
例えば、前記半導体基板１０がｐ型導電型の場合、ｐ型導電型の半導体基板１０の一定の領域にＰ３１イオンを注入してトリプルｎウェルを形成し、前記トリプルｎウェル内にＢ１１イオンを注入してｐウェルを形成する。
【００３７】
前記ｎウェルを形成するためのＰ３１イオン注入の際、イオン注入エネルギーは１．０〜２．０ＭｅＶ、イオン注入濃度は１．０Ｅ１２〜３．０Ｅ１３ｉｏｎｓ／ｃｍ２にする。
【００３８】
そして、前記Ｐウェルを形成するためのＢ１１イオン注入工程は、イオン注入エネルギー及びイオン注入濃度を３段階に調節しながら実施する。すなわち、５００〜６００ＫｅＶのイオン注入エネルギー及び１．０Ｅ１３〜３．０Ｅ１３ｉｏｎｓ／ｃｍ２のイオン注入濃度で１次イオン注入工程を行い、２００〜３００ＫｅＶのイオン注入エネルギー及び１．０Ｅ１３〜３．０Ｅ１３ｉｏｎｓ／ｃｍ２のイオン注入濃度で２次イオン注入工程を行った後、５０〜２００ｋｅＶのイオン注入エネルギー及び２．０Ｅ１２〜７．０Ｅ１２ｉｏｎｓ／ｃｍ２のイオン注入濃度で３次イオン注入工程を行う。
【００３９】
前記それぞれのイオン注入工程の際にチルトイオン注入を行うことが好ましく、この傾斜注入を、ウェーハをツイスト(twist)しながら行うことが好ましい。この際、前記チルト角は０〜４５°、ツイスト角は０〜２７０°にする。
【００４０】
その後、しきい値電圧調節用イオンを注入して前記半導体基板１０の表面内にしきい値電圧イオン注入層（図示せず）を形成する。
【００４１】
例えば、前記ｐウェル内に３０〜７０ＫｅＶのイオン注入エネルギーで濃度５．０Ｅ１１〜８．０Ｅ１２のＢ１１イオンを注入し、次に１０〜３０ＫｅＶのイオン注入エネルギーで濃度５．０Ｅ１２〜８．０Ｅ１４のＢ１１イオンを注入して前記ｐウェルの形成された半導体基板１０の表面内にしきい値電圧イオン注入層を形成する。前記イオン注入工程の際にチルトイオン注入を行うことが好ましく、この傾斜注入を、ウェーハをツイストしながら行うことが好ましい。この際、前記チルト角は０〜４５°、ツイスト角は０〜２７０°にする。
【００４２】
その後、図４(a)に示すように、７５０〜８５０℃の温度で湿式酸化工程を行い、温度９００〜９１０℃のＮ２ガス雰囲気で２０〜３０分間アニール工程を行うことにより、前記半導体基板１０上に厚さ３００〜４００Åの第１酸化膜１２を形成する。
【００４３】
その次、前記第１酸化膜１２上に前記セル領域を露出させるマスク（図示せず）を形成し、マスクを用いたウェットエッチング工程で前記第１酸化膜１２を一定の厚さ除去して前記セル領域に厚さ１５〜４５Åの第１酸化膜１２を残留させる。前記ウェットエッチング工程の際、ウェットエッチング溶液としては３００：１で希釈されたＢＯＥ＋Ｈ２ＳＯ４＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を使用する。
【００４４】
その後、前記マスクを除去し、図４(b)に示すように、ＨＦを用いたプレクリーニング(pre-cleaning)工程で、前記セル領域に残っている第１酸化膜１２を完全に除去する。この際、前記高電圧素子領域の第１酸化膜１２も一定の厚さ除去されて高電圧素子領域の第１酸化膜１２の厚さが薄くなる。
【００４５】
前記プレクリーニング工程の際に、クリーニング溶液としては、５０：１で希釈されたＤＨＦ＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を使用する。
【００４６】
その後、図４(c)に示すように、セル領域、高電圧素子領域及び低電圧素子領域を含む半導体基板１０の全面に本発明の実施例に係るトンネル酸化膜工程を用いて窒化酸化膜１４を形成する。その結果、前記高電圧素子領域には前記第１酸化膜１２と前記窒化酸化膜１４の積層膜からなる高電圧素子用ゲート酸化膜が形成され、前記セル領域には窒化酸化膜１４からなるトンネル酸化膜が形成される。
【００４７】
次に、本発明の実施例に係るトンネル酸化膜の工程を説明する。
【００４８】
まず、湿式酸化工程を行った後、Ｎ２ガス雰囲気でアニーリングを行って厚さ６０〜９０Åの純粋酸化膜を形成する。
【００４９】
前記湿式酸化工程の温度は７５０〜８５０℃であることが好ましく、前記アニーリング工程の温度は９００〜９１０℃、アニーリング工程時間は２０〜３０分に設定することが好ましい。
【００５０】
その後、前記純粋酸化膜を窒化させるために、次の３段階のアニーリング工程を行う。
【００５１】
まず、Ｎ２ガス雰囲気でプレアニーリング(pre-annealing)工程を行う。
【００５２】
前記プレアニーリング工程の温度は８５０〜９５０℃であり、工程時間は５〜３０分にすることが好ましい。
【００５３】
次に、Ｎ２Ｏガス雰囲気でメインアニーリング(mainannealing)工程を行うが、トンネル酸化膜の厚さ及び窒素濃度の均一性を向上させるために、Ｎ２Ｏガスの流量は５〜１５ｓｌｍ、工程時間は１０〜６０分、温度は８５０〜９５０℃に最適化させる。
【００５４】
その後、９５０〜１０００℃の窒素（Ｎ２）ガス雰囲気で５〜３０分間ポストアニーリング(post annealing)工程を行う。
【００５５】
前記のような製造方法を用いて厚さは７０〜１００Åのトンネル酸化膜用窒化酸化膜１４の形成を完了した後、図５(a)に示すように、半導体基板１０の全面に第１ポリシリコン膜１６を２００〜８００Åの厚さに形成し、前記第１ポリシリコン膜１６上にパッド窒化膜（図示せず）を５００Å以上の厚さに形成する。
【００５６】
前記第１ポリシリコン膜１６は５３０〜６８０℃の温度、０．１〜３．０Ｔｏｒｒの低圧力の下で蒸着して粒子サイズ(grain size)を最小化させることにより、電界集中現象を防止させる。
【００５７】
その後、図示してはいないが、前記半導体基板１０をフィールド領域と活性領域に分離するために、フィールド領域の半導体基板１０を露出させるマスクを形成し、前記マスクを用いて前記パッド窒化膜と第１ポリシリコン膜１６と窒化酸化膜１４と第１酸化膜１２と半導体基板１０をエッチングしてトレンチを形成する。次に、前記トレンチのエッチングによるダメージを補償するために、７００〜１０００℃の温度で乾式酸化工程を行って前記トレンチの表面に厚さ５０〜１５０Åの側壁酸化膜を形成する。
【００５８】
次に、前記トレンチを含んだ全面にＨＤＰ(High DensityPlasma)酸化膜を蒸着し、前記パッド窒化膜をターゲットとしてＣＭＰ(Chemical Mechanical Polishing)工程を行って前記トレンチ内に素子分離膜を形成した後、リン酸（Ｈ３ＰＯ４）ディップ(dip)工程で前記パッド窒化膜を除去する。
【００５９】
その後、半導体基板１０の全面に第２ポリシリコン膜１８を１０００〜２０００Åの厚さに形成し、前記第２ポリシリコン膜１８上に第２酸化膜と窒化膜と第３酸化膜を順次蒸着してＯＮＯ膜２０を形成する。
【００６０】
前記第２、３酸化膜は８００〜８５０℃の温度でＨＴＯ(HighTemperature Oxide)膜を４０〜６０Åの厚さに蒸着して形成し、前記窒化膜は６００〜７００℃の温度で４０〜８０Åの厚さに形成する。
【００６１】
その次、フォトエッチング工程で、前記高電圧素子領域に形成されたＯＮＯ膜２０を除去する。
【００６２】
次に、全面に第３ポリシリコン膜２２とタングステンシリサイド膜２４とハードマスク膜２６を順次形成する。
【００６３】
前記第３ポリシリコン膜２２は、５００〜５５０℃の温度で０．５Ｅ２０〜５．０Ｅ２０ｉｏｎｓ／ｃｍ２のレベルでドープされたポリシリコン膜を５００〜２０００Åの厚さに蒸着して形成し、前記タングステンシリサイド膜２４は、４００〜５００℃の温度で５００〜２０００Åの厚さに蒸着して形成する。そして、前記ハードマスク膜２６は、厚さ８００〜２０００ÅのＰＥＴＥＯＳ(Plasma Enhanced Tetra Ethyl Ortho Silicate)膜と厚さ３００〜１５００Åのアークオキシナイトライド(Arcoxynitride)を積層して形成する。
【００６４】
その後、ゲートを形成するために、図５(b)に示すように、フォトエッチング工程で前記ハードマスク膜２６、タングステンシリサイド膜２４、第３ポリシリコン膜２２、ＯＮＯ膜２０、第２ポリシリコン膜１８、第１ポリシリコン膜１６、窒化酸化膜１４及び第１酸化膜１２を選択的にエッチングする。その結果、前記高電圧素子領域の半導体基板１０上には、第１酸化膜１２、窒化酸化膜１４からなる高電圧素子用ゲート酸化膜、第１ポリシリコン膜１６と第２ポリシリコン膜１８と第３ポリシリコン膜２２とタングステンシリサイド膜２４からなるゲート電極、及びハードマスク膜２６の積層膜からなる高電圧素子用ゲート２８ａが形成され、前記セル領域の半導体基板１０上には、窒化酸化膜１４からなるトンネル酸化膜、前記第１ポリシリコン膜１６と第２ポリシリコン膜１８の積層膜からなるフローティングゲート、前記ＯＮＯ膜２０と前記第３ポリシリコン膜２２とタングステンシリサイド膜２４からなるコントロールゲート、及びハードマスク膜２６の積層膜からなるセルゲート２８ｂが形成される。
【００６５】
その後、前記ゲート２８ａ、２８ｂをマスクとして半導体基板１０に不純物イオン、例えば２．０Ｅ１２〜８．０Ｅ１４ｉｏｎｓ／ｃｍ２のドーピング濃度を有するＰ３１イオンを注入して前記ゲート２８ａ、２８ｂの両側の半導体基板１０内にソース及びドレイン接合３０を形成する。前記Ｐ３１イオン注入の際、イオン注入エネルギーは５〜３０ＫｅＶ、チルト角は０〜４５°、ツイスト角は０〜２７０°にする。
【００６６】
これにより、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。
【００６７】
図６は本発明の実施例によって製造されたトンネル酸化膜の厚さ及び窒素濃度をバッチ別に示す表である。
【００６８】
図６によれば、バッチ内のＵ領域だけでなく、Ｃ、Ｌ領域でもトンネル酸化膜工程が行われる。これは、本発明の実施例のトンネル酸化膜製造方法を使用する場合、バッチ内の位置を問わずにトンネル酸化膜の厚さ及び窒素濃度を均一に製造することができて、従来トンネル酸化膜の厚さ及び窒素濃度のコントロールが難しくて工程進行が不可能であったＣ、Ｌ領域でもトンネル酸化膜の製造が可能であるためである。
【００６９】
その結果、単一バッチ内でプロセシングされるロット数は２つから５つに増加するので、量産能力が向上する。
【００７０】
図７は本発明の実施例に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング特性を示すグラフである。
【００７１】
図７によれば、本発明の実施例に係るフラッシュメモリ素子における１０ＫのＥ／Ｗサイクリングの間、プログラムのしきい値電圧Ｐは０．４から１．０Ｖへと０．６Ｖ程度シフトし、消去しきい値電圧Ｅは−４．０Ｖ〜−２．５Ｖへと１．５Ｖ程度シフトした。しきい値電圧が緩やかなシフトを示す。
【００７２】
このように緩やかなしきい値電圧シフトを示す理由は、本発明の実施例を用いる場合、厚さ及び窒素濃度が均一なトンネル酸化膜の製造が可能であって、Ｅ／Ｗサイクリングの際にトンネル酸化膜内にトラップされる電荷量を減らすことができるため、セルしきい値電圧のシフト値を減らすことができるためである。
【００７３】
図８は、本発明の実施例に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング後のべークリテンション特性をテストしたを示す図である。
【００７４】
フラッシュメモリ素子は、プログラムの際に１．０〜２．２Ｖのしきい値電圧で動作が行われなければならないが、本発明の実施例に係るフラッシュメモリ素子では、１０ＫのＥ／Ｗサイクリング以後、ベーク工程、たとえば図８に示すように２４時間または４８時間を行った結果、しきい値電圧の範囲がシフトする度合いが０．２Ｖであって、１．０Ｖのしきい値電圧のシフト値を示した既存の技術に比べてしきい値電圧のシフト値が減少した。Ｅ／Ｗサイクリングの際にトンネル酸化膜にトラップされる電荷が減少するにつれて、ベーク工程後にデトラップされる電荷量も減少してしきい値電圧のシフト値が減少したためである。
【００７５】
図７及び図８より、本発明の実施例に係るトンネル酸化膜の製造工程を使用する場合、１０Ｋの Ｅ／Ｗサイクリング及び１０Ｋのサイクリング後、ベーク工程によるしきい値電圧のシフト値が従来の技術に比べて減少することを確認することができた。フラッシュメモリ素子において、しきい値電圧のシフト値の減少は、フラッシュメモリ素子のＥ／Ｗサイクリング特性及びベークリテンション特性が改善されたことを意味する。
【００７６】
以上、本発明についてその具体的な実施例を挙げて詳細に説明したが、本発明が属する分野における当業者であれば、本発明の技術的な思想を逸脱しない範囲内で各種の変形および変更が可能であるということは言うまでもない。よって、そのような変形や変更はいずれも本発明の特許請求の範囲に属すると言えるであろう。
【図面の簡単な説明】
【００７７】
【図１】従来の技術によって製造されたトンネル酸化膜の厚さ及び窒素濃度をバッチ(batch)別に示す表である。
【図２】従来の技術に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング特性を示すグラフである。
【図３】従来の技術に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング後のべークリテンション特性をテストした結果を示す図である。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。
【図６】本発明によって製造されたトンネル酸化膜の厚さ及び窒素濃度をバッチ別に示す表である。
【図７】本発明に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング特性を示すグラフである。
【図８】本発明に係るフラッシュメモリ素子の１０ＫのＥ／Ｗサイクリング後のべークリテンション特性をテストした結果を示す図である。
【符号の説明】
【００７８】
１０    半導体基板
１２    第１酸化膜
１４    窒化酸化膜
１６    第１ポリシリコン膜
１８    第２ポリシリコン膜
２０    ＯＮＯ膜
２２    第３ポリシリコン膜
２４    タングステン膜
２６    ハードマスク膜
２８ａ    高電圧素子用ゲート
２８ｂ    セルゲート
３０    ソース及びドレイン接合  
【図１】
2006148044.tif 000003
【図２】
2006148044.tif 000004
【図３】
2006148044.tif 000005
【図４】
2006148044.tif 000006
【図５】
2006148044.tif 000007
【図６】
2006148044.tif 000008
【図７】
2006148044.tif 000009
【図８】
2006148044.tif 000010