(57)【要約】【課題】  トランジスタの接合容量を低下させ、ソフトエラー耐性およびノイズ耐性を保持した半導体集積回路装置を提供する。【解決手段】  半導体集積回路装置１００は、半導体基板内のバルク基板領域１０上に形成され、ソース／ドレインが第１の基準電位ＧＮＤに接続された第１のトランジスタＴＢｎ１および、  ｐ型バルク基板領域上に形成されたｎ型の不純物層領域１２と、不純物層領域上に形成されたｐ型の半導体領域１４と、半導体領域に形成されｎ型のソース／ドレイン３０と、ソース・ドレイン間にあり半導体領域上に形成されたゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極５０と、ソース−ドレイン方向の断面において、ソース、ドレイン、不純物層領域およびゲート絶縁膜によって囲まれたｐ型のボディ領域１６とを含み、前記不純物層領域が空乏化された第２のトランジスタＴＳｎ１、を備え、  第２のトランジスタのソース／ドレインは第１のトランジスタを介して第１の基準電位に接続されている。【選択図】  図１
2006140396.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内のバルク基板領域上に形成され、ソース層またはドレイン層が第１の基準電位に接続された第１のトランジスタおよび、
前記バルク基板領域上に形成され前記バルク基板領域と異なる導電型の不純物層領域と、前記不純物層領域上に形成され前記バルク基板領域と同じ導電型の半導体領域と、前記半導体領域に形成され前記バルク基板領域と異なる導電型のソース層およびドレイン層と、前記ソース層および前記ドレイン層の間にあり前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、ソース−ドレイン方向の断面において、前記ソース層、前記ドレイン層、前記不純物層領域および前記ゲート絶縁膜によって囲まれ前記バルク基板領域と同じ導電型のボディ領域とを含み、前記不純物層領域が空乏化された第２のトランジスタ、を備え、
前記第２のトランジスタのソース層またはドレイン層は前記第１のトランジスタを介して前記第１の基準電位に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
ビット線と、ワード線と、前記第１の基準電位と異なる第２の基準電位と、第１導電型の前記第１のトランジスタと、第２導電型の前記第１のトランジスタと、第１導電型の前記第２のトランジスタとを含むＳＲＡＭを備え、
該ＳＲＡＭにおいて、
前記第１導電型の第１のトランジスタおよび前記第２導電型の第１のトランジスタは、前記第１の基準電位と前記第２の基準電位との間に直列に接続され、
前記第２のトランジスタは、前記第１導電型の第１のトランジスタおよび前記第２導電型の第１のトランジスタの間を接続するノードと前記ビット線との間に接続され、データを転送するトランスファゲートとして作用することを特徴とする請求項1に記載の半導体集積回路装置。
【請求項３】
前記第１の基準電位と異なる第２の基準電位と、第１導電型の前記第１のトランジスタと、第２導電型の前記第１のトランジスタと、第１導電型の前記第２のトランジスタと、第２導電型の前記第２のトランジスタとを含むクロックトインバータを備え、
該クロックトインバータにおいて、
前記第１のトランジスタおよび前記第２のトランジスタは、前記第１導電型の第１のトランジスタ、前記第１導電型の第２のトランジスタ、前記第２導電型の第２のトランジスタ、前記第２導電型の第１のトランジスタの順番で、前記第１の基準電位と前記第２の基準電位との間に直列に接続され、
前記第１のトランジスタのゲートにはデータ信号が入力され、前記第２のトランジスタのゲートにはクロック信号が入力され、２つの前記第２のトランジスタ間のノードから前記データ信号の反転信号が出力されることを特徴とする請求項1に記載の半導体集積回路装置。
【請求項４】
前記第２のトランジスタは、ＳＯＤＥＬ ＦＥＴであることを特徴とする請求項１から請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】
半導体基板内のバルク基板領域上に形成され、ソース層またはドレイン層が第１の基準電位に接続された第１導電型または第２導電型の第１のトランジスタおよび、
前記バルク基板領域上に形成され前記バルク基板領域と異なる導電型の不純物層領域と、前記不純物層領域上に形成され前記バルク基板領域と同じ導電型の半導体領域と、前記半導体領域に形成され前記バルク基板領域と異なる導電型のソース層およびドレイン層と、前記ソース層および前記ドレイン層の間にあり前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、ソース−ドレイン方向の断面において、前記ソース層、前記ドレイン層、前記不純物層領域および前記ゲート絶縁膜によって囲まれ前記バルク基板領域と同じ導電型のボディ領域とを含み、前記不純物層領域が空乏化された第２のトランジスタ、を備え、
前記第２のトランジスタのソース層またはドレイン層は前記第１のトランジスタを介して前記第１の基準電位に接続されている半導体集積回路装置の製造方法であって、
前記第１のトランジスタの形成領域を第１のマスク材で被覆し、
前記不純物層領域を形成するために前記第２のトランジスタのチャネル領域に不純物をイオン注入し、
前記第１のマスク材を除去した後、前記第２のトランジスタの形成領域を第２のマスク材で被覆し、
前記第１のトランジスタのチャネル領域に不純物をイオン注入し、
前記第２のマスク材を除去した後、前記ゲート電極、前記ソース層および前記ドレイン層を形成する半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭやクロックトインバータ等の論理回路では、低電圧化および高速化が求められている。ＳＲＡＭでは、ビット線の容量の低減がワード線の容量の低減よりも高速動作に寄与する（非特許文献２参照）。 ビット線の容量は、ビット線の配線容量およびビット線に接続されたトランスファゲートのトランジスタの寄生容量を含む。
【０００３】
トランスファゲートの寄生容量は、トランスファゲートのソースもしくはドレインの拡散層の接合容量からなる。この拡散層の接合容量を低減することは、ＳＲＡＭの高速動作を実現するために重要である。特に、低電源電圧でＳＲＡＭを動作させる場合に、この拡散層の接合容量の影響は大きい。
【０００４】
この接合容量を低減させるためにトランスファゲートの拡散層の不純物プロファイルを変更することが考えられる。しかし、それに伴いＳＲＡＭのインバータ部分に用いられるドライバトランジスタ(プルダウントランジスタ)および負荷トランジスタ (プルアップトランジスタ)のそれぞれの接合容量も低減する。これは、データ保持能力を低下させ、ソフトエラーを生じさせてしまう。
【０００５】
また、クロックトインバータ回路等の論理回路では、高速動作を実現するためにトランジスタの拡散層の不純物プロファイルを変更すると、ノイズに対する耐性（ノイズマージン）が低下するという問題が生じる。
【特許文献１】特開２００２−２８９８５０号公報
【非特許文献１】Ｓ．Ｉｎａｂａ ｅｔ ａｌ．：ＩＥＤＭ ２００２ ｐ．６５９〜６６２
【非特許文献２】Ｙ．Ｔｓｕｋａｍｏｔｏ ｅｔ ａｌ．: ＳＳＤＭ ２００３， ｐ．２２，２３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トランジスタの接合容量を低下させつつ、ソフトエラーに対する高い耐性およびノイズに対する高い耐性を保持する半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体集積回路装置は、半導体基板内のバルク基板領域上に形成され、ソース層またはドレイン層が第１の基準電位に接続された第１のトランジスタおよび、
前記バルク基板領域上に形成され前記バルク基板領域と異なる導電型の不純物層領域と、前記不純物層領域上に形成され前記バルク基板領域と同じ導電型の半導体領域と、前記半導体領域に形成され前記バルク基板領域と異なる導電型のソース層およびドレイン層と、前記ソース層および前記ドレイン層の間にあり前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、ソース−ドレイン方向の断面において、前記ソース層、前記ドレイン層、前記不純物層領域および前記ゲート絶縁膜によって囲まれ前記バルク基板領域と同じ導電型のボディ領域とを含み、前記不純物層領域が空乏化された第２のトランジスタ、を備え、
前記第２のトランジスタのソース層またはドレイン層は前記第１のトランジスタを介して前記第１の基準電位に接続されていることを特徴とする。
【０００８】
本発明に係る実施形態に従った半導体集積回路装置の製造方法は、算術演算または論理演算を実行し、その結果を出力ノードから出力するＡＬＵを備えた半導体集積回路装置であって、
半導体基板内のバルク基板領域上に形成され、ソース層またはドレイン層が第１の基準電位に接続された第１のトランジスタおよび、
前記バルク基板領域上に形成され前記バルク基板領域と異なる導電型の不純物層領域と、前記不純物層領域上に形成され前記バルク基板領域と同じ導電型の半導体領域と、前記半導体領域に形成され前記バルク基板領域と異なる導電型のソース層およびドレイン層と、前記ソース層および前記ドレイン層の間にあり前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、ソース−ドレイン方向の断面において、前記ソース層、前記ドレイン層、前記不純物層領域および前記ゲート絶縁膜によって囲まれ前記バルク基板領域と同じ導電型のボディ領域とを含み、前記不純物層領域が空乏化された第２のトランジスタ、を備え、
少なくとも前記出力ノードに接続されたトランジスタは、前記第２のトランジスタであることを特徴とする。
【０００９】
本発明に係る実施形態に従った半導体集積回路装置の製造方法は、半導体基板内のバルク基板領域上に形成され、ソース層またはドレイン層が第１の基準電位に接続された第１導電型または第２導電型の第１のトランジスタおよび、
前記バルク基板領域上に形成され前記バルク基板領域と異なる導電型の不純物層領域と、前記不純物層領域上に形成され前記バルク基板領域と同じ導電型の半導体領域と、前記半導体領域に形成され前記バルク基板領域と異なる導電型のソース層およびドレイン層と、前記ソース層および前記ドレイン層の間にあり前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、ソース−ドレイン方向の断面において、前記ソース層、前記ドレイン層、前記不純物層領域および前記ゲート絶縁膜によって囲まれ前記バルク基板領域と同じ導電型のボディ領域とを含み、前記不純物層領域が空乏化された第２のトランジスタ、を備え、
前記第２のトランジスタのソース層またはドレイン層は前記第１のトランジスタを介して前記第１の基準電位に接続されている半導体集積回路装置の製造方法であって、
前記第１のトランジスタの形成領域を第１のマスク材で被覆し、前記不純物層領域を形成するために前記第２のトランジスタのチャネル領域に不純物をイオン注入し、前記第１のマスク材を除去した後、前記第２のトランジスタの形成領域を第２のマスク材で被覆し、前記第１のトランジスタのチャネル領域に不純物をイオン注入し、前記第２のマスク材を除去した後、前記ゲート電極、前記ソース層および前記ドレイン層を形成する。
【発明の効果】
【００１０】
本発明による半導体集積回路装置は、一部のトランジスタの接合容量を低下させつつ、ソフトエラーおよびノイズに対する高い耐性を保持することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
以下の実施形態は、ＳＲＡＭおよびクロックトインバータ等の論理回路を構成するトランジスタの一部または全部にＳＯＤＥＬ−ＦＥＴ（Silicon On Depletion Layer Field Effect Transistor）を用いる。これにより、上記課題を解決することができる。以下の実施形態において、ｎ型の半導体材料に代えてｐ型の半導体材料を用い、尚かつ、ｐ型の半導体材料に代えてｎ型の半導体材料を用いてもよい。
【００１３】
（第１の実施形態：ＳＲＡＭ）
図１は、本発明に係る第１の実施形態に従ったＳＲＡＭ１００の回路図である。図１では、１つのメモリセルのみが示されているが、実際には複数のメモリセルが縦横に配列されている。
【００１４】
ＳＲＡＭ１００は、ビット線ＢＬと、ワード線ＷＬと、ｎ型トランジスタＴＢｎ１、ＴＢｎ２と、ｐ型トランジスタＴＢｐ１、ＴＢｐ２と、ｎ型ＳＯＤＥＬ−ＦＥＴ（以下、ＳＯＤＥＬトランジスタという）ＴＳｎ１、ＴＳｎ２とを備えている。ＳＲＡＭ１００は、また、第１の基準電位としてグランドＧＮＤと、第２の基準電位として電源電位Ｖ０とを備えている。
【００１５】
トランジスタＴＢｎ１およびトランジスタＴＢｐ１は、それぞれ第１導電型の第１のトランジスタおよび第２導電型の第１のトランジスタとしてグランドＧＮＤと電源電位Ｖ０との間に直列に接続されている。また、トランジスタＴＢｎ２およびトランジスタＴＢｐ２は、それぞれ第１導電型の第１のトランジスタおよび第２導電型の第１のトランジスタとしてグランドＧＮＤと電源電位Ｖ０との間に直列に接続されている。トランジスタＴＢｎ１およびトランジスタＴＢｐ１の接続点をノードＮ１とし、トランジスタＴＢｎ２およびトランジスタＴＢｐ２の接続点をノードＮ２とする。トランジスタＴＢｎ１およびトランジスタＴＢｐ１の各ゲートは、ノードＮ２に接続されている。トランジスタＴＢｎ２およびトランジスタＴＢｐ２の各ゲートは、ノードＮ１に接続されている。トランジスタＴＢｎ１、ＴＢｐ１、ＴＢｎ２およびＴＢｐ２は、データを格納するドライバトランジスタとして作用する。
【００１６】
ＳＯＤＥＬトランジスタＴＳｎ１は、第２のトランジスタとしてノードＮ１とビット線ＢＬとの間に接続されている。ＳＯＤＥＬトランジスタＴＳｎ１のソース（またはドレイン）がビット線ＢＬに接続され、そのドレイン（またはソース）がノードＮ１に接続されている。また、ＳＯＤＥＬトランジスタＴＳｎ２は、第２のトランジスタとしてノードＮ２とビット線ＢＬとの間に接続されている。ＳＯＤＥＬトランジスタＴＳｎ２のソース（またはドレイン）がビット線ＢＬに接続され、そのドレイン（またはソース）がノードＮ２に接続されている。さらに、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｎ２の各ゲートは、ワード線ＷＬに接続されている。ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｎ２は、ビット線ＢＬからのデータをノードＮ１およびＮ２へ転送し、あるいは、ノードＮ１およびＮ２に格納されたデータをビット線ＢＬへ転送するトランスファゲートとして作用する。
【００１７】
図２は、トランジスタＴＢｎ１およびＴＢｎ２の断面図である。尚、トランジスタＴＢｐ１およびＴＢｐ２は、図２に示す各要素の導電型を逆にすればよい。従って、トランジスタＴＢｐ１およびＴＢｐ２の断面図は省略する。トランジスタＴＢｎ１およびＴＢｎ２は、ＳＴＩ（Shallow Trench Isolation）領域２０によって素子分離されたｐ型のバルク基板領域１０上に形成されている。トランジスタＴＢｎ１およびＴＢｎ２は、ｎ＋型のソース・ドレイン層３０と、ソース・ドレイン層３０からチャネル領域７０の方向へ延びたｎ型エクステンション層３１とを備えている。チャネル領域７０上にはゲート絶縁膜４０が形成されており、さらにゲート絶縁膜４０上にはゲート電極５０が形成されている。ゲート電極５０の両側には、スペーサ６０が形成されている。
【００１８】
図示されてはいないが、トランジスタＴＢｐ１およびＴＢｐ２は、ｎ型のバルク基板領域（例えば、ｎ型ウェル領域）上に形成されている。また、トランジスタＴＢｐ１およびＴＢｐ２は、ｐ＋型のソース・ドレイン層と、ソース・ドレイン層からチャネル領域の方向へ延びたｐ型エクステンション層とを備えている。トランジスタＴＢｐ１およびＴＢｐ２は、トランジスタＴＢｎ１およびＴＢｎ２と導電型において異なるが、バルク基板領域上に形成されている点で同じである。
【００１９】
図３は、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｎ２の断面図である。尚、ｐ型のＳＯＤＥＬトランジスタＴＳｐ１およびＴＳｐ２は、図３に示す各要素の導電型を逆にすればよい。従って、ｐ型のＳＯＤＥＬトランジスタＴＳｐ１およびＴＳｐ２の断面図は省略する。
【００２０】
ｎ型の不純物層領域１２がＳＴＩ領域２０によって素子分離されたｐ型のバルク基板領域１０上に形成されている。ｐ型の半導体領域１４が、不純物層領域１２上に形成されている。ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｎ２は、この半導体領域１４に形成されている。ｎ型の不純物層領域１２は、ｐ型のバルク基板領域１０とｐ型の半導体領域１４との間に設けられていることによって空乏化されている。
【００２１】
ｎ＋型のソース・ドレイン層３０およびｎ型のエクステンション層３１は、ボディ領域１４内に形成されており、その一部は不純物層領域１２にまで達している。ゲート絶縁膜４０は、チャネルが形成されるｐ型のボディ領域１６上に形成されている。ゲート電極５０はゲート絶縁膜４０を介してボディ領域１６上に形成されている。
【００２２】
ボディ領域１６は、ソース・ドレイン層３０、不純物層領域１２およびゲート絶縁膜４０によって囲まれており、それにより電気的に浮遊状態にある。
【００２３】
図示されてはいないが、ｐ型のＳＯＤＥＬトランジスタＴＳｐ１およびＴＳｐ２は、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｎ２と導電型において異なるが、半導体領域１４上に形成されている点で同じである。
【００２４】
このように、ＳＲＡＭ１００は、同一の半導体基板上に、通常のトランジスタＴＢｎ１、ＴＢｎ２、ＴＢｐ１およびＴＢｐ２と、ＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２、ＴＳｐ１およびＴＳｐ２とを備えている。
【００２５】
図４は、ＳＲＡＭ１００の平面図である。図４には、２つのメモリセルＭＣが配列した状態を示している。１つのメモリセルＭＣの回路図は、図１と同じである。ｎ型のＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２およびｎ型のトランジスタＴＢｎ１、ＴＢｎ２は、図４の縦方向に延在しているｐ型のアクティブエリアＡｐに形成されている。ｐ型のＳＯＤＥＬトランジスタＴＳｐ１、ＴＳｐ２およびｐ型のトランジスタＴＢｐ１、ＴＢｐ２は、図４の縦方向に延在しているｎ型のアクティブエリアＡｎに形成されている。アクティブエリアＡｐおよびＡｎのいずれか一方またはその両方は、ウェル領域（図示せず）内に形成されており、アクティブエリアＡｐとＡｎとの間は、このウェルまたはＳＴＩによって素子分離されている。
【００２６】
ゲート電極５０は図４の横方向に延在している。ＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２、ＴＳｐ１、ＴＳｐ２およびトランジスタＴＢｎ１、ＴＢｎ２、ＴＢｐ１、ＴＢｐ２は、アクティブエリアＡｐ、Ａｎとゲート電極５０との交差領域に形成されている。
【００２７】
コンタクト領域ＣＷは、ワード線ＷＬ（図１参照）と、ＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２のゲート電極５０とのコンタクト領域である。コンタクト領域ＣＢは、ビット線ＢＬ（図１参照）と、ＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２のソース層またはドレイン層とのコンタクト領域である。コンタクト領域ＣＧは、グランドＧＮＤ（図１参照）と、トランジスタＴＢｎ１、ＴＢｎ２のソース層またはドレイン層とのコンタクト領域である。コンタクト領域ＣＶ０は、電源電位Ｖ０（図１参照）と、トランジスタＴＢｐ１、ＴＢｐ２のソース層またはドレイン層とのコンタクト領域である。コンタクト領域ＣＮ１は図１のノードＮ１のコンタクト領域であり、コンタクト領域ＣＮ２は図１のノードＮ２のコンタクト領域である。
【００２８】
次に、図２〜図４を参照してＳＲＡＭ１００の製造方法を説明する。まず、ウェル領域（図示せず）およびＳＴＩ領域２０がバルク基板領域１０に形成される。次に、トランジスタＴＢｎ１、ＴＢｎ２、ＴＢｐ１およびＴＢｐ２を第１のマスク材（例えば、フォトレジスト）（図示せず）で被覆する。このとき、ＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２が形成されるべき領域Ｒ１（図４の破線枠）が露出される。続いて、ＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２に不純物層領域１２を形成するために、ｎ型の不純物（例えば、リンまたはヒ素）をイオン注入する。
【００２９】
次に、領域Ｒ１を第２のマスク材（例えば、フォトレジスト）（図示せず）で被覆する。このとき、トランジスタＴＢｎ１、ＴＢｎ２、ＴＢｐ１およびＴＢｐ２を形成する領域が露出される。続いて、トランジスタＴＢｎ１、ＴＢｎ２、ＴＢｐ１およびＴＢｐ２のチャネル領域に不純物をイオン注入する。このとき、トランジスタＴＢｎ１、ＴＢｎ２へのチャネルイオン注入と、トランジスタＴＢｐ１、ＴＢｐ２へのチャネルイオン注入とをフォトレジスト工程によって分けてもよい。第２のマスク材を除去した後、ゲート電極５０、ソース層およびドレイン層３０を形成する。
【００３０】
この製造方法において、領域Ｒ１は、隣接するメモリセルＭＣのそれぞれに含まれる２つのＳＯＤＥＬトランジスタＴＳｎ１（またはＴＳｎ１）の領域を含む。このため、領域Ｒ１は、１つのＳＯＤＥＬトランジスタの面積の２倍の面積を有する。従って、ＳＲＡＭ１００が微細化された場合であっても、問題なく不純物層領域１２を形成することができる。
【００３１】
第１の実施形態の効果を説明する。ＳＯＤＥＬトランジスタは、例えば、非特許文献１および特許文献１に記載されている。ＳＯＤＥＬトランジスタは、図２に示すような通常のトランジスタと比べて、接合容量、接合リーク電流、および、ボディ効果のそれぞれを低減することができる。その結果、ＳＯＤＥＬトランジスタは、通常のトランジスタと比べて、その動作を高速化し、かつ、消費電力を低減させることができる。
【００３２】
これらの効果は、ＳＯＩを用いることによって達成することもできる。しかしながら、ＳＯＤＥＬトランジスタでは、バルク基板をもとに形成されているので、インパクトイオン化により生じたホール電流が基板へ排除される。従って、ホールの蓄積によるトランジスタの閾値電圧シフトが発生しにくく、基板浮遊効果に伴うデバイス特性の劣化（例えばＩｄ−Ｖｄ特性におけるキンクなど）が生じにくい。
【００３３】
一方、ＳＯＩ上に形成された部分空乏型（ＰＤ型）トランジスタでは、ホール電流がボディ領域に蓄積される。よって、トランジスタの閾値電圧がシフトしてしまう。さらに、ＳＯＤＥＬトランジスタでは、埋め込み酸化膜領域（ＢＯＸ領域）が無いのでセルフヒーティングが抑制される効果がある。
【００３４】
また、ＳＯＤＥＬトランジスタは、上述の通り、通常のバルク基板にフォトリソグラフィ技術およびイオンインプラント技術を追加することによって比較的簡単に形成することができる。よって、ＳＯＤＥＬトランジスタは、ＳＯＩ上に形成されたトランジスタよりも低コストで製造することができる。
【００３５】
ＳＯＤＥＬトランジスタは、以上のような有利な効果を有する。しかしながら、ＳＯＤＥＬトランジスタでは、図３に示すようにボディ領域１６が不純物層領域１２によってバルク基板領域１０から分離されているため、ボディ領域１６の電位が不安定になりやすい。また、ＳＯＤＥＬトランジスタは、接合容量が通常のトランジスタと比べ低いために、接合容量に蓄積される電荷量が少なくノイズマージンが小さい。よって、ソフトエラーに対する耐性およびノイズに対する耐性が低下してしまうことが懸念される。
【００３６】
そこで、第１の実施形態では、ビット線ＢＬの容量を低減させることができ、かつ、高速動作が求められるトランスファゲートとしてＳＯＤＥＬトランジスタＴＳｎ１、ＴＳｎ２を採用している。また、高いソフトエラー耐性が求められるドライバトランジスタとして、トランジスタＴＢｎ１、ＴＢｎ２、ＴＢｐ１、ＴＢｐ２を採用している。これにより、第１の実施形態は、ビット線ＢＬの容量を低減させつつ、ソフトエラーに対する高い耐性を保持することができる。
【００３７】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったＳＲＡＭ２００の回路図である。第２の実施形態は、グランドＧＮＤに接続されたｎ型ドライバトランジスタとしてＳＯＤＥＬトランジスタＴＳｎ３およびＴＳｎ４を採用している点で第１の実施形態と異なる。第２の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００３８】
第２の実施形態は、ｎ型ドライバトランジスタとしてＳＯＤＥＬトランジスタＴＳｎ３およびＴＳｎ４を用いているので、第１の実施形態より高速に動作することができる。一方、電源電位Ｖ０に接続されたｐ型ロードトランジスタとして、第１の実施形態と同様にトランジスタＴＢｐ１およびＴＢｐ２が採用されている。よって、第２の実施形態は、ソフトエラーに対する或る程度高い耐性を保持することができる。従って、ソフトエラーに対する高耐性を重視する場合には第１の実施形態を採用し、素子の高速動作を重視する場合には第２の実施形態を採用すればよい。
【００３９】
また、第２の実施形態は、メモリセル内のｎ型トランジスタの総てがＳＯＤＥＬトランジスタで形成されている。よって、図６に示す領域Ｒ２のように、不純物層領域１２を形成する際のマスクは、ｐ型アクティブ領域Ａｐに沿って帯状（ストライプ状）になる。領域Ｒ２は図４に示す領域Ｒ１よりも大きいのでリソグラフィ工程が比較的容易で、第２の実施形態は、第１の実施形態よりもさらに微細化に適している。
【００４０】
すなわちメモリセル内のｎ型トランジスタの総てがＳＯＤＥＬトランジスタで構成されているので、ｎ型トランジスタのチャネル領域へのイオン注入は一工程で済む。このときに必要なマスクは１枚で済む。また、領域Ｒ２は領域Ｒ１よりも大きいので、フォトマスクを精度良く製作することができる。
【００４１】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従ったクロックトインバータ３００の回路図である。クロックトインバータ３００は、ｎ型トランジスタＴＢｎ１と、ｎ型トランジスタＴＳｎ１と、ｐ型トランジスタＴＳｐ１と、ｐ型トランジスタＴＢｐ１とを備えている。これらのトランジスタは、ｎ型トランジスタＴＢｎ１、ｎ型ＳＯＤＥＬトランジスタＴＳｎ１、ｐ型ＳＯＤＥＬトランジスタＴＳｐ１、ｐ型トランジスタＴＢｐ１の順番でグランドＧＮＤと電源電位Ｖ０との間に直列に接続されている。
【００４２】
トランジスタＴＢｎ１およびＴＢｐ１のゲート電極には、データ信号Ａが入力される。ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１のゲート電極には、互いに逆相のクロック信号ΦおよびΦバーが入力される。クロック信号ΦおよびΦバーによってＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１がオン状態であるときに、データ信号Ａの反転信号は、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１の間のノードＮ３から出力される。
【００４３】
第３の実施形態によれば、ＳＯＤＥＬトランジスタの接合容量が低いので、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１は、高速のクロック信号に対して適切に動作し、高速に動作することができる。
【００４４】
また、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１は、トランジスタＴＢｎ１またはＴＢｐ１を介してグランドＧＮＤまたは電源電圧Ｖ０に接続されている。従って、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１に代えて図２に示す通常のトランジスタを採用した場合には、バックバイアス効果による閾値電圧のシフトが懸念される。しかし、ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１は、図３に示すように不純物層領域１２によってボディ領域１６がバルク基板領域１０から分離されているので、閾値電圧がシフトしない。
【００４５】
さらに、データ信号を入力するトランジスタは、通常のトランジスタＴＢｎ１およびＴＢｐ１である。トランジスタＴＢｎ１およびＴＢｐ１は、ＳＯＤＥＬトランジスタに比べ接合容量が大きい。よって、トランジスタＴＢｎ１およびＴＢｐ１はノイズに対する耐性が高い。
【００４６】
このように、第３の実施形態は、クロック信号を入力するトランジスタの接合容量を低下させつつ、ノイズに対する高い耐性を保持することができる。また、接合容量が低いので、消費電力が低減する。
【００４７】
第３の実施形態の変形例として、素子の高速動作を重視する場合には、図７に示す総てのトランジスタをＳＯＤＥＬトランジスタで構成すればよい。
【００４８】
（第４の実施形態）
図８は、本発明に係る実施形態に従ったラッチ回路４００の回路図である。ラッチ回路４００は、データ入力Ｄと、データ出力Ｑと、２つのノーマルインバータ３５０ａ、３５０ｂと、２つのクロックトインバータ３００ａ、３００ｂとを含む。クロックトインバータ３００ａ、３００ｂは、図７に示したクロックトインバータ３００と同様でよい。あるいは、クロックトインバータ３００ａ、３００ｂは、第３の実施形態の変形例であってもよい。ノーマルインバータ３５０ａ、３５０ｂの構成は、図示しないが、従来のＣＭＯＳインバータでよい。
【００４９】
ノーマルインバータ３５０ａおよびクロックトインバータ３００ａはデータ入力Ｄと前記データ出力Ｑとの間に直列に接続されている。ノーマルインバータ３５０ｂの出力はクロックトインバータ３００ｂの入力に接続されている。ノーマルインバータ３５０ｂの入力およびクロックトインバータ３００ｂの入力は、ノーマルインバータ３５０ａとクロックトインバータ３００ａとの間のノードに接続されている。
【００５０】
第４の実施形態によれば、クロックトインバータの動作を高速にし、かつ、ノイズに対する高い耐性を保持することができる。また、接合容量が低いので、消費電力が低減する。
【００５１】
（第５の実施形態）
図９は、本発明に係る第５の実施形態に従ったフリップフロップ回路５００の回路図である。フリップフロップ回路５００は、データ入力Ｄとデータ出力Ｑ（Ｑバー）との間に直列に接続された２つのラッチ回路ＬＴ１およびＬＴ２を備えている。
【００５２】
ラッチ回路ＬＴ１は、トランスファゲートＴＧ１、ＴＧ２、および、インバータ５１０〜５１２を備えている。トランスファゲートＴＧ１は、データ入力ＤとノードＮ１０との間に接続されている。トランスファゲートＴＧ２は、ノードＮ１０とインバータ５１０の出力との間に接続されている。インバータ５１１は、ノードＮ１０とインバータ５１０の入力との間に接続されている。インバータ５１２は、ノードＮ１０とラッチ回路ＬＴ２との間に接続されている。
【００５３】
トランスファゲートＴＧ１は、互いに並列に接続されたＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１からなる。ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｐ１の各ゲートには、互いに逆相のクロック信号ΦおよびΦバーがそれぞれ入力される。トランスファゲートＴＧ２は、互いに並列に接続されたＳＯＤＥＬトランジスタＴＳｎ２およびＴＳｐ２からなる。ＳＯＤＥＬトランジスタＴＳｎ２およびＴＳｐ２の各ゲートには、互いに逆相のクロック信号ΦおよびΦバーがそれぞれ入力される。
【００５４】
ラッチ回路ＬＴ２は、トランスファゲートＴＧ３、ＴＧ４、および、インバータ５１３〜５１７を備えている。トランスファゲートＴＧ３は、ラッチ回路ＬＴ１とノードＮ２０との間に接続されている。トランスファゲートＴＧ２は、ノードＮ２０とインバータ５１３の出力との間に接続されている。インバータ５１４は、ノードＮ２０とインバータ５１３の入力との間に接続されている。インバータ５１６は、ノードＮ２０とデータ出力Ｑとの間に接続されている。インバータ５１７は、インバータ５１３の入力とデータ出力Ｑバーとの間に接続されている。
【００５５】
トランスファゲートＴＧ３は、互いに並列に接続されたＳＯＤＥＬトランジスタＴＳｎ３およびＴＳｐ３からなる。ＳＯＤＥＬトランジスタＴＳｎ３およびＴＳｐ３の各ゲートには、互いに逆相のクロック信号ΦおよびΦバーがそれぞれ入力される。トランスファゲートＴＧ４は、互いに並列に接続されたＳＯＤＥＬトランジスタＴＳｎ４およびＴＳｐ４からなる。ＳＯＤＥＬトランジスタＴＳｎ４およびＴＳｐ４の各ゲートには、互いに逆相のクロック信号ΦおよびΦバーがそれぞれ入力される。
【００５６】
第５の実施形態によれば、トランスファゲートＴＧ１〜ＴＧ４にＳＯＤＥＬトランジスタが用いられている。これにより、フリップフロップ回路５００の動作を高速にし、また、その消費電力を低減することができる。また、インバータ５１０〜５１７は、図２に示すような通常のトランジスタから構成されている。よって、フリップフロップ回路５００は、ソフトエラー耐性を高く維持することができる。
【００５７】
第５の実施形態の変形例として、インバータ５１０〜５１７を構成するトランジスタとしてＳＯＤＥＬトランジスタを採用する。この変形例は、第５の実施形態よりも高速に動作することができる。素子の高速動作を重視する場合にはこの変形例を採用すればよい。ノイズに対する耐性を重視する場合には第５の実施形態を採用すればよい。
【００５８】
（第６の実施形態）
図１０は、本発明に係る第６の実施形態に従った全加算器回路６００の回路図である。全加算器回路６００は、グランドＧＮＤと電源電位Ｖ０との間に接続されたトランジスタＴＢｐ１〜ＴＢｐ７、ＴＢｎ１〜ＴＢｎ７、および、ＳＯＤＥＬトランジスタＴＳｐ１〜ＴＳｐ７、ＴＳｎ１〜ＴＳｎ７を備えている。第１のノードＮ３０はキャリーＣを伝播し、第２のノードＮ４０は加算の結果を伝播する。
【００５９】
トランジスタＴＢｐ１〜ＴＢｐ７、ＴＢｎ１〜ＴＢｎ７は、グランドＧＮＤまたは電源電位Ｖ０に直接接続されており、バルク基板領域１０上に形成された通常のトランジスタである。ＳＯＤＥＬトランジスタＴＳｐ１〜ＴＳｐ７、ＴＳｎ１〜ＴＳｎ７は、トランジスタＴＢｐ１〜ＴＢｐ７、ＴＢｎ１〜ＴＢｎ７のいずれかとノードＮ３０またはＮ４０との間に接続されている。
【００６０】
一般に、配線負荷が遅延時間に影響せず、かつ、入力波形が急峻な場合には、ノードＮ３０、Ｎ４０に比較的近いトランジスタへの入力（トップスイッチング）は、ノードＮ３０、Ｎ４０から比較的遠いトランジスタへの入力（ボトムスイッチング）よりも速い。
【００６１】
第６の実施形態によれば、ノードＮ３０およびＮ４に接続されたトランジスタがＳＯＤＥＬトランジスタＴＳｐ１〜ＴＳｐ７、ＴＳｎ１〜ＴＳｎ７である。これにより、加算器回路６００の動作を高速にし、その消費電力を低減することができる。また、トップスイッチングに合わせてＳＯＤＥＬトランジスタＴＳｐ１〜ＴＳｐ７、ＴＳｎ１〜ＴＳｎ７の動作速度を速くすることができるので、全加算器回路６００の全体の動作速度が入力信号に対して等しくなる。
【００６２】
グランドＧＮＤおよび電源電位Ｖ０に直接接続されたトランジスタは、バルク基板領域上に形成された通常のトランジスタＴＢｐ１〜ＴＢｐ７、ＴＢｎ１〜ＴＢｎ７である。よって、全加算器回路６００は、ノイズに対する耐性を高く維持することができる。さらに、ＳＯＤＥＬトランジスタＴＳｐ１〜ＴＳｐ７、ＴＳｎ１〜ＴＳｎ７は、トランジスタＴＢｐ１〜ＴＢｐ７、ＴＢｎ１〜ＴＢｎ７を介してグランドＧＮＤおよび電源電位Ｖ０に接続されている。しかし、ＳＯＤＥＬトランジスタＴＳｐ１〜ＴＳｐ７、ＴＳｎ１〜ＴＳｎ７は、不純物層領域１２を有するので、閾値電圧がシフトしない。
【００６３】
（第７の実施形態）
図１１は、本発明に係る第７の実施形態に従ったＡＬＵ（Arithmetic Logic Unit）７００の回路図である。ＡＬＵ７００は、算術演算または論理演算を実行し、その結果を出力ノードＣから出力する。ＡＬＵ７００に含まれているトランジスタＴ１０〜Ｔ１７のうち、少なくとも出力ノードＣに接続されたトランジスタをＳＯＤＥＬトランジスタで構成する。これにより、ＡＬＵ７００の算術演算および論理演算の両方の動作を高速にし、その消費電力を低減することができる。
【００６４】
ＡＬＵ７００に含まれているトランジスタＴ１０〜Ｔ１７の総てＳＯＤＥＬトランジスタとしてもよい。これにより、さらにＡＬＵ７００の動作を高速にし、その消費電力を低減することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る第１の実施形態に従ったＳＲＡＭ１００の回路図。
【図２】トランジスタＴＢｎ１およびＴＢｎ２の断面図。
【図３】ＳＯＤＥＬトランジスタＴＳｎ１およびＴＳｎ２の断面図。
【図４】ＳＲＡＭ１００の平面図。
【図５】本発明に係る第２の実施形態に従ったＳＲＡＭ２００の回路図。
【図６】ＳＲＡＭ２００の平面図。
【図７】本発明に係る第３の実施形態に従ったクロックトインバータ３００の回路図。
【図８】本発明に係る実施形態に従ったラッチ回路４００の回路図。
【図９】本発明に係る第５の実施形態に従ったフリップフロップ回路５００の回路図。
【図１０】本発明に係る第６の実施形態に従った全加算器回路６００の回路図。
【図１１】本発明に係る第７の実施形態に従ったＡＬＵ７００の回路図。
【符号の説明】
【００６６】
１００  半導体集積回路装置
１０  バルク基板領域
１２  不純物層領域
１４  半導体領域
１６  ボディ領域
３０  ソース層およびドレイン層
４０  ゲート絶縁膜
５０  ゲート電極
ＴＳｎ１  第２のトランジスタ
ＴＢｎ１  第１のトランジスタ
ＧＮＤ  第１の基準電位
Ｖ０  第２の基準電位
【図１】
2006140396.tif 000003
【図２】
2006140396.tif 000004
【図３】
2006140396.tif 000005
【図４】
2006140396.tif 000006
【図５】
2006140396.tif 000007
【図６】
2006140396.tif 000008
【図７】
2006140396.tif 000009
【図８】
2006140396.tif 000010
【図９】
2006140396.tif 000011
【図１０】
2006140396.tif 000012
【図１１】
2006140396.tif 000013