(57)【要約】【課題】均一な画素電圧を維持できる液晶表示素子及びその製造方法を提供する。【解決手段】液晶表示素子は、第１及び第２基板と、第１基板と第２基板の間に形成された液晶層と、第１基板上にマトリックス状に定義された複数の画素と、第１基板上に第１方向に配置され、各画素を上下に隣接する第１及び第２画素に区画する複数のゲートラインと、ゲートラインと直交する第２方向に配置され、ゲートラインと共に第１及び第２画素を区画する複数のデータラインと、第１及び第２画素内に横電界を発生させる複数の第１及び第２電極と、データラインと交差するゲートライン上に形成され、第１及び第２画素を駆動させるスイッチング素子とを含み、スイッチング素子は、ゲート電極、半導体層、ソース電極、及びドレイン電極から構成され、ドレイン電極は、第１画素の第２電極に接続する第１ドレイン電極、第２画素の第２電極に接続する第２ドレイン電極から構成される。【選択図】  図１Ａ
2006350288.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２基板と、
前記第１基板と前記第２基板の間に形成された液晶層と、
前記第１基板上にマトリックス状に定義された複数の画素と、
前記第１基板上に第１方向に配置され、各画素を上下に隣接する第１及び第２画素に区画する複数のゲートラインと、
前記ゲートラインと直交する第２方向に配置され、前記ゲートラインと共に前記第１及び第２画素を区画する複数のデータラインと、
前記第１及び第２画素内に横電界を発生させる複数の第１及び第２電極と、
前記ゲートラインと前記データラインとが交差する前記ゲートライン上に形成され、前記第１及び第２画素を駆動させるスイッチング素子とを含み、
前記スイッチング素子は、ゲート電極、半導体層、ソース電極、及びドレイン電極から構成され、前記ドレイン電極は、前記第１画素の第２電極に接続する第１ドレイン電極、前記第２画素の第２電極に接続する第２ドレイン電極から構成されることを特徴とする液晶表示素子。
【請求項２】
前記第１電極が共通電極であり、前記第２電極が画素電極であることを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
前記共通電極を電気的に接続する共通ラインをさらに含むことを特徴とする請求項２に記載の液晶表示素子。
【請求項４】
前記画素電極を電気的に接続し、前記共通ラインと重なって、前記第１画素に第１ストレージキャパシタを形成し、前記第２画素に第２ストレージキャパシタを形成する画素電極ラインをさらに含むことを特徴とする請求項３に記載の液晶表示素子。
【請求項５】
前記ゲートラインと前記データラインの間に介在したゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成された保護膜と、
をさらに含むことを特徴とする請求項１に記載の液晶表示素子。
【請求項６】
前記第２電極が前記保護膜上に形成されることを特徴とする請求項５に記載の液晶表示素子。
【請求項７】
前記第１及び第２電極が、前記データラインと平行に配置されることを特徴とする請求項１に記載の液晶表示素子。
【請求項８】
前記第１及び第２電極が、折曲構造であることを特徴とする請求項１に記載の液晶表示素子。
【請求項９】
前記データラインが、折曲構造であることを特徴とする請求項８に記載の液晶表示素子。
【請求項１０】
前記第１及び第２電極が、前記ゲートラインと平行に配置されることを特徴とする請求項１に記載の液晶表示素子。
【請求項１１】
前記第１及び第２電極が、前記ゲートラインに対して対称構造であることを特徴とする請求項１０に記載の液晶表示素子。
【請求項１２】
前記第１ドレイン電極が、第１コンタクトホールを介して前記第１画素の第２電極に接続し、前記第２ドレイン電極が、第２コンタクトホールを介して前記第２画素の第２電極に接続することを特徴とする請求項１に記載の液晶表示素子。
【請求項１３】
第１及び第２基板を準備する段階と、
前記第１基板上に第１方向に配列される複数のゲートライン、共通ライン、前記共通ラインから引き出された複数の共通電極を形成する段階と、
前記共通ラインと直交する第２方向に配列されて複数の画素を定義し、前記ゲートラインと共に各画素を上下に隣接する第１及び第２画素に定義する複数のデータライン、前記ゲートラインの上部に位置するソース電極、前記ソース電極と所定間隔離隔し、第１及び第２ドレイン電極に分岐されるドレイン電極を形成する段階と、
前記第１及び第２画素内に前記共通電極と共に横電界を発生させる複数の画素電極、前記画素電極を電気的に接続し、前記共通ラインと重なって前記第１及び第２画素内にそれぞれ第１及び第２ストレージキャパシタを形成する画素電極ラインを形成する段階と、
前記第１基板と前記第２基板の間に液晶層を形成する段階と、
を含むことを特徴とする液晶表示素子の製造方法。
【請求項１４】
前記ゲートラインと前記ソース／ドレイン電極の間に半導体層を形成する段階と、
前記ソース電極及び前記ドレイン電極を含む基板の全面に保護膜を形成する段階と、
前記第１及び第２ドレイン電極の一部を露出させる段階と、
をさらに含むことを特徴とする請求項１３に記載の液晶表示素子の製造方法。
【請求項１５】
前記画素電極が、ＩＴＯ又はＩＺＯの伝導性物質で形成されることを特徴とする請求項１３に記載の液晶表示素子の製造方法。
【請求項１６】
前記第２基板を準備する段階は、
前記第２基板上にブラックマトリックスを形成する段階と、
前記ブラックマトリックス上にカラーフィルタを形成する段階と、
を含むことを特徴とする請求項１３に記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子に関し、特に、開口率及び画質の改善を図ることができる水平配列（ＩＰＳ）方式液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、高画質、低電力のフラットパネルディスプレイとして、主に液晶表示素子が使用されている。液晶表示素子は、薄膜トランジスタアレイ基板とカラーフィルタ基板とが均一な間隔をおいて対向して貼り合わせられ、これら薄膜トランジスタアレイ基板とカラーフィルタ基板の間に液晶層が形成されている。前記薄膜トランジスタアレイ基板には、複数の画素がマトリックス状に配列され、その単位画素には、薄膜トランジスタ、画素電極、キャパシタが形成され、前記カラーフィルタ基板には、前記画素電極と共に前記液晶層に電界を印加する共通電極、実際にカラーを実現するＲＧＢのカラーフィルタ、ブラックマトリックスが形成されている。
【０００３】
一方、前記薄膜トランジスタアレイ基板と前記カラーフィルタ基板との対向面には配向膜が形成され、ラビングが行われて前記液晶層が一定の方向に配列される。ここで、液晶は、前記薄膜トランジスタアレイ基板の単位画素毎に形成された画素電極と前記カラーフィルタ基板の全面に形成された共通電極との間に電界が印加された場合、誘電異方性により回転して単位画素毎に光を通過又は遮断させることにより、文字や画像を表示する。しかしながら、このようなツイストネマティック（ＴＮ）方式液晶表示素子は、視野角が狭いという欠点があった。
これにより、最近、液晶分子を基板に対してほぼ横方向に配向して視野角の問題を解決するＩＰＳ方式液晶表示素子が活発に研究されている。
【０００４】
図６Ａは一般のＩＰＳ方式液晶表示素子の単位画素を示す平面図であり、図６Ｂは図６ＡのＩ−Ｉ′線断面図である。
同図に示すように、透明な第１基板１０上にゲートライン１とデータライン３とが縦横に配列されて画素領域を定義する。実際の液晶表示素子においては、ｎ個のゲートライン１とｍ個のデータライン３とが交差してｎ×ｍ個の画素が存在するが、同図には単位画素だけを示す。
【０００５】
ゲートライン１とデータライン３との交差点には、ゲート電極１ａ、半導体層５、ソース／ドレイン電極２ａ、２ｂから構成された薄膜トランジスタ９が配置されており、ゲート電極１ａ及びソース／ドレイン電極２ａ、２ｂは、それぞれゲートライン１及びデータライン３に接続される。また、ゲート絶縁膜８は、基板全体にわたって積層されている。
【０００６】
前記画素領域内には、ゲートライン１と平行に共通ライン１６が配列され、液晶分子をスイッチングさせる少なくとも１対の電極である共通電極６及び画素電極７がデータライン３と平行に配列されている。共通電極６は、ゲートライン１と同時に形成されて共通ライン１６に接続され、画素電極７は、薄膜トランジスタ９のドレイン電極２ｂに接続される。また、ソース／ドレイン電極２ａ、２ｂを含む基板全体にわたって保護膜１１が形成されており、画素電極７は、保護膜１１上に形成されている。また、共通ライン１６と重なって形成されて画素電極７に接続される画素電極ライン１７は、ゲート絶縁膜８及び保護膜１１を介在させてストレージキャパシタＣｓｔを形成する。
【０００７】
また、第２基板２０には、薄膜トランジスタ９、ゲートライン１、データライン３に光が漏れることを防止するブラックマトリックス２１、及びカラーを実現するためのカラーフィルタ２３が形成されており、その上には、カラーフィルタ２３を平坦化するためのオーバーコート膜（図示せず）を塗布してもよい。また、第１基板１０と第２基板２０との対向面には、液晶の初期配向方向を決定する配向膜１２ａ、１２ｂが塗布されている。また、第１基板１０と第２基板２０の間には、共通電極６及び画素電極７に印加される電圧によって光の透過率を調節する液晶層３０が形成されている。
【０００８】
このような構造を有する従来のＩＰＳ方式液晶表示素子は、薄膜トランジスタ９により各画素がスイッチングされ、ストレージキャパシタＣｓｔにより画素電圧を維持する。しかしながら、薄膜トランジスタ９の構成上、ゲート電極１ａとソース電極２ａが重なり、ゲート電極１ａとドレイン電極２ｂが重なって寄生容量を形成し、前記寄生容量は前記画素電圧を変化させる。
【０００９】
前記寄生容量は、ゲート電極とソース電極、及びゲート電極とドレイン電極が重なる面積によって異なるが、特に、基板が大型化するにつれて、同じパターンに複数回の露光工程を行うステッチ（stitch）モデルの場合、画素の位置毎に重なり領域（ゲート電極とソース電極の重なり領域、ゲート電極とドレイン電極の重なり領域）の面積が異なるという問題が発生する。このように、薄膜トランジスタの重なり領域が異なると寄生容量も異なるため、画素電圧の変化率も画素の位置毎に異なる。
【００１０】
従って、このような構成を有する従来の液晶表示素子は、画素の位置による寄生容量のバラツキにより画質が低下するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、このような従来技術の問題を解決するためになされたもので、画素全体にわたって均一な画素電圧を維持できる液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するために、本発明による液晶表示素子は、第１及び第２基板と、前記第１基板と前記第２基板の間に形成された液晶層と、前記第１基板上にマトリックス状に定義された複数の画素と、前記第１基板上に第１方向に配置され、各画素を上下に隣接する第１及び第２画素に区画する複数のゲートラインと、前記ゲートラインと直交し、前記ゲートラインと共に前記第１及び第２画素を区画する複数のデータラインと、前記第１及び第２画素内に横電界を発生させる複数の第１及び第２電極と、前記ゲートラインと前記データラインとが交差する前記ゲートライン上に形成され、前記第１及び第２画素を駆動させるスイッチング素子とを含み、前記スイッチング素子は、ゲート電極、半導体層、ソース電極、及びドレイン電極から構成され、前記ドレイン電極は、前記第１画素の第２電極に接続する第１ドレイン電極、前記第２画素の第２電極に接続する第２ドレイン電極から構成されることを特徴とする。
【００１３】
また、本発明による液晶表示素子の製造方法は、第１及び第２基板を準備する段階と、前記第１基板上に第１方向に配列される複数のゲートライン、共通ライン、前記共通ラインから引き出された複数の共通電極を形成する段階と、前記共通ラインと直交して複数の画素を定義し、前記ゲートラインと共に各画素を上下に隣接する第１及び第２画素に定義する複数のデータライン、前記ゲートラインの上部に位置するソース電極、前記ソース電極と所定間隔離隔し、第１及び第２ドレイン電極に分岐されるドレイン電極を形成する段階と、前記第１及び第２画素内に前記共通電極と共に横電界を発生させる複数の画素電極、前記画素電極を電気的に接続し、前記共通ラインと重なって前記第１及び第２画素内にそれぞれ第１及び第２ストレージキャパシタを形成する画素電極ラインを形成する段階と、前記第１基板と前記第２基板の間に液晶層を形成する段階とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、画素全体にわたって寄生容量を均一に形成して、画素全体にわたって均一な画素電圧を維持することにより、高画質の液晶表示素子を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明による液晶表示素子及びその製造方法の好ましい実施形態について、添付の図面を参照して説明する。
【実施例１】
【００１６】
図１Ａは本発明の第１実施形態による液晶表示素子の単位画素を示す平面図であり、図１Ｂは図１ＡのII−II′線断面図である。
同図に示すように、本発明の第１実施形態による液晶表示素子１００は、透明な第１基板１１０上に第１方向に配列されたゲートライン１０１と、ゲートライン１０１と交差するデータライン１０３とにより画素が定義され、ゲートライン１０１を基準に上下に隣接する第１画素Ｐ１と第２画素Ｐ２とに区画される。
【００１７】
ゲートライン１０１とデータライン１０３とが交差するゲートライン１０１上には、スイッチング素子１０９が形成されており、スイッチング素子１０９は、ゲートライン１０１の一部として形成されたゲート電極１０１ａ、ゲート電極１０１ａ上に形成された半導体層１０５、半導体層１０５上にデータライン１０３から引き出されたソース電極１０２、ソース電極１０２と所定間隔離隔したドレイン電極１０４から構成される。ここで、ドレイン電極１０４は、第１画素Ｐ１及び第２画素Ｐ２にそれぞれ分岐された第１ドレイン電極１０４ａ及び第２ドレイン電極１０４ｂからなる。
【００１８】
また、第１及び第２画素Ｐ１、Ｐ２内には、横電界を発生させる少なくとも１対の共通電極１０６及び画素電極１０７が形成されており、共通電極１０６及び画素電極１０７は、データライン１０３と並んで配置されている。ここで、画素の外郭に形成された共通電極１０６′は、画素の中心に形成される共通電極１０６より広く形成されて、データライン１０３と画素電極１０７間の信号干渉を遮断する。すなわち、画素の外郭に形成された共通電極１０６′は、画素電極１０７と共に横電界を形成し、データ信号を遮断する役割を果たす。
【００１９】
また、共通電極１０６の一側には、ゲートライン１０１と並んで配置されて、各共通電極１０６を電気的に接続する共通ライン１１６が形成されており、画素電極１０７の一側には、各画素電極１０７を電気的に接続する画素電極ライン１１７が形成されている。また、画素電極ライン１１７は、共通ライン１１６と重なって、第１画素Ｐ１に第１ストレージキャパシタＣｓｔ１を形成し、第２画素Ｐ２に第２ストレージキャパシタＣｓｔ２を形成する。
【００２０】
一方、ドレイン電極１０４から第１画素Ｐ１に延びた第１ドレイン電極１０４ａは、第１コンタクトホール１０９ａを介して第１画素Ｐ１の画素電極１０７に接続されており、ドレイン電極１０４から第２画素Ｐ２に延びた第２ドレイン電極１０４ｂは、第２コンタクトホール１０９ｂを介して第２画素Ｐ２の画素電極１０７に接続されている。
【００２１】
また、図１Ｂに示すように、ゲート電極１０１ａと半導体層１０５の間にはゲート絶縁膜１０８が介在しており、ゲート絶縁膜１０８は、基板全面にわたって形成されている。また、データライン１０３を含む基板の全面には保護膜１１１が形成されており、画素電極１０７は、保護膜１１１上に形成される。ここで、画素電極１０７は、インジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）のような透明な伝導性物質で形成される。
【００２２】
また、第２基板１２０には、光が漏れることを防止するブラックマトリックス１２１及びカラーフィルタ１２３が形成されており、第１基板１１０及び第２基板１２０の対向面には、液晶の初期配向方向を決定する第１及び第２配向膜１１２ａ、１１２ｂが塗布されている。また、第１基板１１０と第２基板１２０の間には、共通電極１０６及び画素電極１０７に供給される信号によって光透過率を調節する液晶層１３０が形成されている。
【００２３】
このように構成された液晶表示素子は、ゲート電極１０１ａとソース電極１０２、及びゲート電極１０１ａとドレイン電極１０４（第１及び第２ドレイン電極１０４ａ、１０４ｂ）の重なり領域が常に一定であるため、全ての画素において同じ寄生容量を形成する。
【００２４】
すなわち、ソース／ドレイン電極１０２、１０４のパターンがゲート電極１０１ａに対して設定された位置より上方又は下方にシフトするとしても、ゲート電極１０１ａとソース／ドレイン電極１０２、１０４の重なり領域は常に一定に維持される。例えば、ソース／ドレイン電極１０２、１０４のパターンが設定された位置より上方にシフトした場合、ゲート電極１０１ａと第１ドレイン電極１０４ａの重なり領域は減少し、ゲート電極１０１ａと第２ドレイン電極１０４ｂの重なり領域は増加する。ここで、ゲート電極１０１ａと第１ドレイン電極１０４ａの重なり領域の減少量と、ゲート電極１０１ａと第２ドレイン電極１０４ｂの重なり領域の増加量とが同一であるため、ソース／ドレイン電極１０２、１０４がシフトする前のゲート電極１０１ａとの重なり領域と同一に維持される。
【００２５】
従来技術でも言及したとおり、露光器は一度に露光できる面積が制限されているため、基板が大型化するにつれて、基板全体に対して複数回の露光工程を行うようになり、同じパターンであっても（例えば、ソース／ドレイン電極）、画素の位置によってゲート電極との重なる面積が異なるように形成される。従って、従来は、ゲート電極とソース／ドレイン電極の重なり領域が画素毎に異なるように形成されるため、これらの重なりにより形成された寄生容量も画素毎に異なる。
【００２６】
それに対して、本発明においては、１つの画素がゲートライン１０１により上下に隣接する第１及び第２画素Ｐ１、Ｐ２に区画され、第１及び第２画素Ｐ１、Ｐ２を駆動させるスイッチング素子１０９が共有されているため、ゲート電極１０１ａとソース／ドレイン電極１０２、１０４により発生する寄生容量が全ての画素において均一に維持される。
【００２７】
このように、全ての画素において寄生容量が均一に維持されるということは、全ての画素において画素電圧の変動が一定であり、画素電圧が一定に維持されることを意味する。画素電圧が一定に維持されることによって、全ての画素において均一な輝度を維持することができ、画質の均一度を向上させることができる。
【００２８】
また、本発明の第１実施形態においては、従来に比べてストレージキャパシタが増加するという利点がある。すなわち、従来は、第１ストレージキャパシタだけ形成されていたが、本発明においては、第１及び第２画素にそれぞれ第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２が形成されるため、従来に比べて２倍増加する。ストレージキャパシタは、ゲート電極１０１ａにゲート信号が供給される間、ゲート電圧を充電した後、次のゲートライン１０１の駆動時、画素電極１０７にデータ電圧が供給される間、充電された電圧を維持することにより、画素電極の電圧の変動を防止する役割を果たすもので、ストレージキャパシタが増加することによって、画素電極１０７の電圧の変動によるフリッカーをさらに効果的に防止することができる。
【００２９】
このような利点を有する本発明は、図１に示す構造に限らず、共通電極及び画素電極を折曲構造で形成するか、又は共通電極及び画素電極をゲートラインに対して斜めに形成することもできる。
【実施例２】
【００３０】
図２は共通電極及び画素電極が折曲構造で形成された本発明の第２実施形態を示すもので、共通電極、画素電極、データラインの構造を除いた全ての構成が第１実施形態（図１Ａ）と同様である。従って、前記共通電極、画素電極、データラインの構造的な差による効果を中心に説明する。
【００３１】
図２に示すように、本発明の第２実施形態による液晶表示素子２００は、第１実施形態と同様に、１つの単位画素がゲートライン２０１により第１画素Ｐ１と第２画素Ｐ２とに区画され、第１及び第２画素Ｐ１、Ｐ２は、ゲートライン２０１上に形成されたスイッチング素子２０９を共有している。
【００３２】
スイッチング素子２０９は、ゲートライン２０１の一部として形成されたゲート電極２０１ａ、ゲート電極２０１ａ上に形成されたソース電極２０２及びドレイン電極２０４から構成され、ドレイン電極２０４は、第１画素Ｐ１に延びた第１ドレイン電極２０４ａと、第２画素Ｐ２に延びた第２ドレイン電極２０４ｂとからなる。
【００３３】
また、第１及び第２画素Ｐ１、Ｐ２には、横電界を発生させる共通電極２０６及び画素電極２０７が形成されるが、第１画素Ｐ１に形成された画素電極２０７は、第１コンタクトホール２０９ａを介して第１ドレイン電極２０４ａに接続され、第２画素Ｐ２に形成された画素電極２０７は、第２コンタクトホール２０９ｂを介して第２ドレイン電極２０４ｂに接続される。
【００３４】
また、共通電極２０６及び画素電極２０７は折曲構造で形成され、共通電極２０６及び画素電極２０７と並んで配置されているデータライン２０３も、共通電極２０６及び画素電極２０７と同一形状の折曲構造で形成される。このように、共通電極２０６及び画素電極２０７を折曲構造で形成して、液晶の駆動方向が対称性を有する２−ドメイン構造を形成することによって、液晶の複屈折特性による異常光が相殺してカラーシフト現象を最小化することができる。すなわち、共通電極２０６及び画素電極２０７を折曲構造で形成し、折曲される境界線に対して共通電極２０６及び画素電極２０７が対称になるように形成することにより、２−ドメイン構造を形成することができる。
【００３５】
液晶分子が対称配列を有する２−ドメインの場合、図３に示すように、第１液晶分子２１３ａのａ１の複屈折値は、第１液晶分子２１３ａの反対方向に分子配列を有する第２液晶分子２１３ｂのａ２の複屈折値が補償することになり、結果的に複屈折値が０に近くなる。また、第１液晶分子２１３ａのｃ１の複屈折値は、第２液晶分子２１３ｂのｃ２の複屈折値が補償する。これにより、液晶の複屈折特性によるカラーシフト現象を最小化することにより、視野角による画質の低下を防止することができる。
【実施例３】
【００３６】
図４は共通電極及び画素電極がゲートラインに対して斜めに形成された本発明の第３実施形態を示すものである。同図に示すように、本発明の第３実施形態による液晶表示素子３００は、第１及び第２実施形態と同様に、１つの単位画素がゲートライン３０１により第１画素Ｐ１と第２画素Ｐ２とに区画され、第１及び第２画素Ｐ１、Ｐ２は、ゲートライン３０１上に形成されたスイッチング素子３０９を共有している。
【００３７】
スイッチング素子３０９は、ゲートライン３０１の一部として形成されたゲート電極３０１ａ、ゲート電極３０１ａ上に形成されたソース電極３０２及びドレイン電極３０４から構成され、ドレイン電極３０４は、第１画素Ｐ１に延びた第１ドレイン電極３０４ａと、第２画素Ｐ２に延びた第２ドレイン電極３０４ｂとからなる。
【００３８】
また、第１及び第２画素Ｐ１、Ｐ２には、横電界を発生させる共通電極３０６及び画素電極３０７が形成されるが、第１画素Ｐ１に形成された画素電極３０７は、第１コンタクトホール３０９ａを介して第１ドレイン電極３０４ａに接続され、第２画素Ｐ２に形成された画素電極３０７は、第２コンタクトホール３０９ｂを介して第２ドレイン電極３０４ｂに接続される。
【００３９】
また、共通電極３０６及び画素電極３０７は、ゲートライン３０１に対して斜めに、すなわち、ゲートライン３０１に対して所定角θを有するように形成される。前記角θは９０゜を超えず、共通電極３０６及び画素電極３０７は、ゲートライン３０１に対して対称構造を有する。このように、共通電極３０６及び画素電極３０７が、ゲートライン３０１に対して所定角を有する斜線状に形成され、ゲートライン３０１に対して対称構造で形成されるのは、２−ドメインを形成するためである。
【００４０】
また、共通電極３０６の一側には、データライン３０３と並んで配置されて、各共通電極３０６を電気的に接続する共通電極接続ライン３１６′が形成されており、ゲートライン３０１と並んで配置されて共通電極接続ライン３１６′に接続される共通ライン３１６は、データライン３０３と共に第１及び第２画素Ｐ１、Ｐ２を区画する。
【００４１】
また、画素電極３０７の一側には、各画素電極３０７を電気的に接続する画素電極ライン３１７が形成されており、画素電極ライン３１７は、その一部が共通電極接続ライン３１６′及び共通ライン３１６と重なって、ストレージキャパシタを形成する。
【００４２】
このように構成された本発明の第３実施形態は、画素電極３０７とデータライン３０３とがほぼ垂直に形成されているため、データライン３０３の信号干渉を減らすことができる。すなわち、第１及び第２実施形態（図１Ａ及び図２）においては、画素電極がデータラインと一直線に形成されているため、画素電極全体がデータライン３０３の信号干渉を受けるが、第３実施形態においては、画素電極３０７とデータライン３０３とがほぼ垂直に形成されているため、第１及び第２実施形態に比べてデータライン３０３の信号干渉が少ないという利点がある。
【００４３】
前述したように構成された本発明による液晶表示素子は、次のような工程で製造される。
【００４４】
図５Ａ〜図５Ｃは本発明による液晶表示素子の製造工程を示す工程平面図であり、特に、本発明の第１実施形態（図１Ａ）による液晶表示素子の製造工程を示すものである。
【００４５】
まず、図５Ａに示すように、透明な第１基板４１０を準備し、その上にＣｕ、Ｔｉ、Ｃｒ、Ａｌ、Ｍｏ、Ｔａ、Ａｌ合金のような第１金属物質を蒸着した後、これをパターニングしてゲートライン４０１、ゲート電極４０１ａ、共通電極４０６、４０６′、及び共通電極４０６、４０６′を電気的に接続する共通ライン４１６を形成し、ゲートライン４０１及び共通電極４０６、４０６′などを含む基板の全面にＳｉＮｘ又はＳｉＯｘなどのような無機物を蒸着してゲート絶縁膜（図示せず）を形成する。
【００４６】
次に、図５Ｂに示すように、ゲートライン４０１と対応する前記ゲート絶縁膜の上部に非晶質シリコン、ｎ＋非晶質シリコンを積層した後、これをパターニングすることにより、ゲート電極４０１ａ上に半導体層４０５を形成し、半導体層４０５を含む基板の全面にＣｕ、Ｍｏ、Ｔａ、Ａｌ、Ｃｒ、Ｔｉ、Ａｌ合金のような第２金属物質を蒸着した後、これをパターニングすることにより、ゲートライン４０１と垂直に配置され、ゲートライン４０１と共に画素を第１及び第２画素Ｐ１、Ｐ２に区画するデータライン４０３、データライン４０３から引き出されたソース電極４０２、ソース電極４０２と所定間隔離隔し、第１画素Ｐ１に延びる第１ドレイン電極４０４ａ及び第２画素Ｐ２に延びる第２ドレイン電極４０４ｂから構成されるドレイン電極４０４を形成して、第１及び第２画素Ｐ１、Ｐ２をスイッチングする薄膜トランジスタ４０９を形成する。その後、薄膜トランジスタ４０９、データライン４０３を含む基板の全面に、ＳｉＮｘやＳｉＯｘのような無機物又はベンゾシクロブテンやアクリルのような有機物を塗布して保護膜（図示せず）を形成する。
【００４７】
次に、図５Ｃに示すように、前記保護膜をパターニングして、第１ドレイン電極４０４ａを露出させる第１コンタクトホール４０９ａ、及び第２ドレイン電極４０４ｂを露出させる第２コンタクトホール４０９ｂをそれぞれ形成する。また、前記保護膜の上部にＩＴＯ又はＩＺＯのような透明な導電膜を蒸着した後、これをパターニングすることにより、共通電極４０６と共に横電界を発生させる画素電極４０７、及び画素電極４０７を電気的に接続し、共通ライン４１６と重なって、第１画素Ｐ１に第１ストレージキャパシタＣｓｔ１を形成し、第２画素Ｐ２に第２ストレージキャパシタＣｓｔ２を形成する画素電極ライン４１７を形成する。
【００４８】
次に、図には示していないが、ブラックマトリックス及びカラーフィルタが形成された第２基板を準備し、図５Ａ〜図５Ｃの工程により製造された第１基板と貼り合わせることにより、液晶表示素子を製造する。
【００４９】
前述したように、本発明は、１つの画素をゲートラインにより第１及び第２画素に区画し、前記ゲートライン上に形成されたスイッチング素子により前記第１及び第２画素を同時に駆動させることにより、スイッチング素子により発生する寄生容量を画素全体にわたって均一に形成する。
【００５０】
本発明の基本概念は、上下に隣接する第１及び第２画素にゲートラインとデータラインとの交差部に形成されたスイッチング素子を共有させることにより、画素全体にわたって均一な寄生容量を形成するというものであり、本発明は、前述した実施形態による共通電極及び画素電極の構造に限定されるものでなく、寄生容量を均一にできる全ての液晶表示素子を含む。
【図面の簡単な説明】
【００５１】
【図１Ａ】本発明の第１実施形態による液晶表示素子の単位画素を示す平面図である。
【図１Ｂ】図１ＡのII−II′線断面図である。
【図２】本発明の第２実施形態による液晶表示素子の単位画素を示す平面図である。
【図３】２−ドメインの視野角補償を説明する図である。
【図４】本発明の第３実施形態による液晶表示素子の単位画素を示す平面図である。
【図５Ａ】本発明による液晶表示素子の製造工程を示す工程平面図である。
【図５Ｂ】本発明による液晶表示素子の製造工程を示す工程平面図である。
【図５Ｃ】本発明による液晶表示素子の製造工程を示す工程平面図である。
【図６Ａ】一般のＩＰＳ方式液晶表示素子の単位画素を示す平面図である。
【図６Ｂ】図６ＡのＩ−Ｉ′線断面図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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