(57)【要約】【課題】  書き込み可能型双方向論理回路を提供すること。【解決手段】  並列接続された複数の浮遊ゲートＭＯＳＦＥＴ素子の制御ゲートに共通の選択信号を加えるための制御ゲート回路と、それぞれのＭＯＳＦＥＴ素子のドレインとソース間にデジタル信号を加えてデジタル信号の存在する点を接続できる点として書き込むための書き込み回路と、書き込みにおいて選択的に残した導通可能状態のＭＯＳＦＥＴ素子のドレインとソース間を制御可能な受動的な接続部としたＭＯＳＦＥＴ素子群に対するデジタル信号入力と当該ＭＯＳＦＥＴ素子群から出力されるデジタル信号出力とを、可逆的に逆転させるための入出力切替回路とを含む。【選択図】  図１
2006067553.tif 000002
【特許請求の範囲】
【請求項１】
並列に接続された複数の浮遊ゲート電極ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）素子と、
これら並列接続された複数のＭＯＳＦＥＴ素子の制御ゲートに共通の選択信号を加えるための制御ゲート回路と、
それぞれのＭＯＳＦＥＴ素子のドレインとソース間にデジタル信号を印加して該印加したデジタル信号の信号パターンを導通・非導通状態のＭＯＳＦＥＴ素子群として書き込むための書き込み回路と、
該書き込み回路により信号パターンの書き込みがなされたＭＯＳＦＥＴ素子のドレインとソース間を制御可能な受動的な接続部とするＭＯＳＦＥＴ素子群に対し、デジタル信号入力と当該ＭＯＳＦＥＴ素子群から出力されるデジタル信号出力とを可逆的に逆転して入出力させるための入出力切替回路と、
を含むことを特徴とする書き込み可能型双方向論理回路。
【請求項２】
前記書き込み回路は、前記ＭＯＳＦＥＴ素子に印加するデジタル信号を反転する反転回路を含み、書き込み対象のＭＯＳＦＥＴ素子群において導通可能状態のＭＯＳＦＥＴ素子を選択的に残すことで信号パターンの書き込みを実施することを特徴とする請求項１に記載の書き込み可能型双方向論理回路。
【請求項３】
前記入出力切替回路は、前記ＭＯＳＦＥＴ素子群に含まれるＭＯＳＦＥＴ素子に蓄積される電位をほぼ零にして当該回路を遮断した後に入出力信号の切り替えを実施することを特徴とする請求項１または２に記載の書き込み可能型双方向論理回路。
【請求項４】
前記書き込み回路により同一のデジタル信号群が書き込まれたＭＯＳＦＥＴ素子群を有する書き込み可能型双方向論理回路の一方の端子群を一つの接続点に接続した回路を解読単位回路とし、該解読単位回路の残された端子群にはデジタル信号源群を接続して該デジタル信号源群からのデジタル信号を入力し、前記書き込み可能型双方向論理回路に書き込まれた前記デジタル信号群と同一の信号パターンを有するデジタル信号が前記解読単位回路に入力された時にだけデジタル信号を前記接続点に出力することを特徴とする請求項１〜３のいずれかに記載の書き込み可能型双方向論理回路。
【請求項５】
前記接続点に接続された解読単位回路を、複数のＭＯＳＦＥＴ素子群と各ＭＯＳＦＥＴ素子に接続された負荷回路群とを含む符号器単位回路に連結する符号器連結回路を含み、前記接続点に接続された一つの単位回路からの出力を、対を成す前記符号器単位回路に入力することを特徴とする請求項４に記載の書き込み可能型双方向論理回路。
【請求項６】
前記符号器連結回路は、デプレッション型のＮチャンネルＭＯＳＦＥＴ素子を挿入したＣＭＯＳインバータを含み、該ＣＭＯＳインバータは、読み出し時においては、いずれか一方の単位回路の出力信号が高電圧レベルの時に他方の単位回路の接続点群に出力電流を供給し、一方の単位回路の出力信号が低電圧レベルの時に補給電流を増加させないことを特徴とする請求項５に記載の書き込み可能型双方向論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号の存在するパターンを解読する回路を、逆にそのパターンのデジタル信号を発生する回路に切り換えることができて、デジタル信号の存在するデータを与えるだけでそのデジタルデータのパターンを解読する回路を自動的に形成できる書き込み可能型双方向論理回路に関する。
【背景技術】
【０００２】
従来のコンピュータのシステムで認識を行うには、データを一旦は記憶装置に記憶しておいて、処理単位のデータを取り出してレジスタに載せて照合し、その結果を記憶して、次の処理単位のデータを取り出して、レジスタに載せて照合するという作業を繰り返す。この作業は中央処理装置の一箇所の活動で処理するためにデータの処理に区切りがあって、これとは別に認識する物体には同時に発生するデジタルのデータのパターンに区切りがある。特に自然界の事物を認識する際には区切りは認識した後になって分かるという事情がある。そこで、従来の認識の方法で自然界の事物を認識するには認識の照合をあらゆる可能な区切り方についてしなければならないという困難な作業が必要であった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
情報の多くは人間が定義した記号や符号であり、今日のコンピュータは情報の世界に実世界を翻訳する機能が不足している。人間の脳が同時に複数の活動を処理して認識するような機能を機械に具備させるには、同時に発生する活動のパターンを解読する回路要素群や、活動のパターンを同時に発生する回路要素群を組み込むことが簡単にできる不揮発性の記憶媒体が必要である。
【０００４】
回路は信号が転送される時に処理を行うのでインパルスでもパルスでも同様に変化を起こす。並列する回路はデータがシフトする度に参照データと並行的に照合できて、転送データと一致する参照データを持つ回路の出力に変化を起こすことができる。このパターンマッチング機能で活動することにより知能機能が実現する。
【０００５】
このハードウエアによる認識の作業はソフトウエアに比較して簡単明瞭であり、その処理時間も著しく短い。さらに回路システムでは認識できない新しいデータは直ちに接続点として転写して回路の形に記憶できて、出力部で発生した変化で次ぎの活動の回路に活動を起こすことができる。ところが、従来のＰＬＤ（Programmable Logic Device）はデジタルの論理回路用に作られており、従来の論理回路ではシリアルにソフトウエアで駆動するしくみの中で用いることに主眼が置かれているため、これらＰＬＤにおいては、同時に活動の複数の部分集合が行なわれるというパターン認識を行う際の困難は殆ど解消されない。
【０００６】
他方、活動単位を転送して脳神経系の機能を実現する回路システムとして、発生した活動単位のパターンを接続点として解読などの回路を形成するという発明者のインパルス電子装置の特許第3496065号 においては、浮遊ゲートMOSFET を主要部品として構成している。しかし、現在のコンピュータで駆動する情報処理システムのしくみが普及している状況下にあっては、単に接続点に従来のＰＬＤを用いるハードウエアシステムという特許第3496065 号のインパルス電子装置のしくみだけでは、ソフトウエアを用いる情報処理システムを凌駕する学習機能を作ることは難しいという問題があった。
【０００７】
また、従来は出口側の回路と入口側の回路を切り換えることを機能の主要な要素にしたしくみの電子回路装置はなく、現状のデジタル信号処理、特に、符号化による画像や音声のデータ圧縮等の処理における圧縮と解凍の処理に代表されるように、デジタル信号の存在するパターンを解読する回路を逆にそのパターンのデジタル信号を発生する回路に切り換えることができて、デジタル信号の存在するデータを与えるだけでそのデジタルデータのパターンを解読する回路が自動的に形成できる書き込み可能型双方向論理回路が切望されていた。
【０００８】
本発明は、このような問題点に着目してなされたもので、デジタル信号の存在するパターンを解読する回路を逆にそのパターンのデジタル信号を発生する回路に切り換えることができて、デジタル信号の存在するデータを与えるだけでそのデジタルデータのパターンを解読する回路を自動的に形成することのできる書き込み可能型双方向論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の請求項１に記載の書き込み可能型双方向論理回路は、
並列に接続された複数の浮遊ゲート電極ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）素子と、
これら並列接続された複数のＭＯＳＦＥＴ素子の制御ゲートに共通の選択信号を加えるための制御ゲート回路と、
それぞれのＭＯＳＦＥＴ素子のドレインとソース間にデジタル信号を印加して該印加したデジタル信号の信号パターンを導通・非導通状態のＭＯＳＦＥＴ素子群として書き込むための書き込み回路と、
該書き込み回路により信号パターンの書き込みがなされたＭＯＳＦＥＴ素子のドレインとソース間を制御可能な受動的な接続部とするＭＯＳＦＥＴ素子群に対し、デジタル信号入力と当該ＭＯＳＦＥＴ素子群から出力されるデジタル信号出力とを可逆的に逆転して入出力させるための入出力切替回路と、
を含むことを特徴としている。
この特徴によれば、従来のように、制御ゲートに入力信号を加えることなく、ドレインとソース間にデジタル信号を加えているので、デジタル信号の存在するパターンを解読する回路を逆にそのパターンのデジタル信号を発生する回路に切り換えることができて、デジタル信号の存在するデータを与えるだけでそのデジタルデータのパターンを解読する回路を自動的に形成できる書き込み可能型双方向論理回路を提供できる。
【００１０】
本発明の請求項２に記載の書き込み可能型双方向論理回路は、請求項１に記載の書き込み可能型双方向論理回路であって、
前記書き込み回路は、前記ＭＯＳＦＥＴ素子に印加するデジタル信号を反転する反転回路を含み、書き込み対象のＭＯＳＦＥＴ素子群において導通可能状態のＭＯＳＦＥＴ素子を選択的に残すことで信号パターンの書き込みを実施することを特徴としている。
この特徴によれば、反転回路にて反転したデジタル信号をＭＯＳＦＥＴ素子に印加することで、デジタル信号の存在する点群だけを接続できる点として選択的に残すことができ、例えば、パターンマッチング等においてマッチング対象とするデジタル信号群を反転することなくそのまま入力させることができる。
【００１１】
本発明の請求項３に記載の書き込み可能型双方向論理回路は、請求項１または２に記載の書き込み可能型双方向論理回路であって、
前記入出力切替回路は、前記ＭＯＳＦＥＴ素子群に含まれるＭＯＳＦＥＴ素子に蓄積される電位をほぼ零にして当該回路を遮断した後に入出力信号の切り替えを実施することを特徴としている。
この特徴によれば、切り替えの際にスパイクが発生することを極力回避することができる。
【００１２】
本発明の請求項４に記載の書き込み可能型双方向論理回路は、請求項１〜３のいずれかに記載の書き込み可能型双方向論理回路であって、
前記書き込み回路により同一のデジタル信号群が書き込まれたＭＯＳＦＥＴ素子群を有する書き込み可能型双方向論理回路の一方の端子群を一つの接続点に接続した回路を解読単位回路とし、該解読単位回路の残された端子群にはデジタル信号源群を接続して該デジタル信号源群からのデジタル信号を入力し、前記書き込み可能型双方向論理回路に書き込まれた前記デジタル信号群と同一の信号パターンを有するデジタル信号が前記解読単位回路に入力された時にだけデジタル信号を前記接続点に出力することを特徴としている。
この特徴によれば、入力のデジタル信号が書き込まれた前記デジタル信号群と同一の信号パターンを有するか否かを解読するための解読回路過程を、解読単位回路を用いることで容易に構築することができる。
【００１３】
本発明の請求項５に記載の書き込み可能型双方向論理回路は、請求項４に記載の書き込み可能型双方向論理回路であって、
前記接続点に接続された解読単位回路を、複数のＭＯＳＦＥＴ素子群と各ＭＯＳＦＥＴ素子に接続された負荷回路群とを含む符号器単位回路に連結する符号器連結回路を含み、前記接続点に接続された一つの単位回路からの出力を、対を成す前記符号器単位回路に入力することを特徴としている。
この特徴によれば、符号器連結回路を含むことにより、デジタル信号に存在するパターンを双方向に変換できるようになるので、これら対を成す解読単位回路と符号器単位回路を構成要素にすることで、双方向翻訳回路の主要な回路や、言語表現の記号列を登録番号に変換して情報を圧縮し、その圧縮した情報を解凍する回路や、映像を部分画像単位で認識するための回路や、画像から言語に翻訳したり逆に言語表現から画像に翻訳するための回路を容易に構築することができる。
【００１４】
本発明の請求項６に記載の書き込み可能型双方向論理回路は、請求項５に記載の書き込み可能型双方向論理回路であって、
前記符号器連結回路は、デプレッション型のＮチャンネルＭＯＳＦＥＴ素子を挿入したＣＭＯＳインバータを含み、該ＣＭＯＳインバータは、読み出し時においては、いずれか一方の単位回路の出力信号が高電圧レベルの時に他方の単位回路の接続点群に出力電流を供給し、一方の単位回路の出力信号が低電圧レベルの時に補給電流を増加させないことを特徴としている。
この特徴によれば、いずれか一方の単位回路からの出力時において、該単位回路に連結された他方の単位回路に対しても十分な電流を供給できるばかりか、これら十分な電流を供給できる回路を簡素な構成にて形成することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の回路は活動単位の存在を電荷の有無として転送する。電荷の転送はCCD やダイナミックMOS IC の回路で行う。その回路の接続点には既存の浮遊ゲートMOSFET という半導体不揮発性記憶素子を用いる。浮遊MOSFET はPLD として或いはフラッシュメモリとして、市販されており、その集積回路の技術は向上しつつある。
【００１６】
今日の半導体集積回路の製造技において本発明の書き込み可能で双方向に翻訳ができる半導体集積回路を作ればある程度実用的なレベルで言語情報の情報圧縮や翻訳装置の言語変換回路、図形の言語表現などの用途において本発明の回路を用いることができる。
【００１７】
本発明の中心となる部品（素子）は浮遊ゲートMOSFET であり、周辺回路は大規模集積回路VLSIを構成する半導体素子を用いている。それらは既存の素子で構成しているので、回路の設計においてコンピュータによるシミュレーションのみならず、マスクの設計、製造プロセスの設計、製造設備等は既存の技術や設備を用いることで実現できる。むろん量産には試作研究が必要であるが、本発明により示される同時に多数の活動を扱う認識や動作の制御に関する処理が電子回路の形で実現する事が問題解決の前提となる。
【００１８】
本発明の実施例を以下に説明する。
【実施例】
【００１９】
解読器の出力を出力側の符号器の入力にして、符号器を駆動する電流を供給する工夫をした本発明の書き込み可能型双方向論理回路の動作原理を示す回路を図１に示す。図１の不揮発性の半導体記憶素子による接続部分は中央を境にして左右に切換えが可能である入口と出口を双方に準備して、信号の流れを切り換えることによって双方向の翻訳回路とされている。
【００２０】
この図１の書き込み動作において、ＩｎＳＡ１１〜ＩｎＳＡ１４は解読器Ａ側の反転信号発生回路であり、Ａ１１〜Ａ１４は解読器Ａ側の浮遊ゲート電極ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ＩｎＳB１１〜ＩｎＳB１３は解読器Ｂ側の反転信号発生回路であり、Ｂ１１〜Ｂ１３は解読器Ｂ側の浮遊ゲート電極ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であり、これら解読器Ａ側のＭＯＳＦＥＴ素子群Ａ１１〜Ａ１４と、解読器B側のＭＯＳＦＥＴ素子群B１１〜B１３とは、接続点となるＪ１を介して接続されている。
【００２１】
図１の求心経路の読み出しにおいて、ＩｎＳＡ１１〜ＩｎＳＡ１４は解読器Ａ1側の反転信号発生回路であり、Ａ１１〜Ａ１４は解読器Ａ側の浮遊ゲート電極ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ＩｎＳLB１１〜ＩｎＳLB１３は符号器解読器Ｂ1側の負荷反転信号発生回路であり、Ｂ１１〜Ｂ１３は解読器Ｂ側の浮遊ゲート電極ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であり、これら解読器Ａ1側のＭＯＳＦＥＴ素子群Ａ１１〜Ａ１４と、解読器B1側のＭＯＳＦＥＴ素子群B１１〜B１３とは、接続点となる項目Ｊ１を介して接続されている。
【００２２】
参照パターンと同じパターンの接続点群を作るには切断する入力端子群に電流を流してフューズを溶断するように書込む。すなわち、浮遊ゲートMOSFETはドレインとソース間に電流を流してチャネルに発生するホットエレクトロンを浮遊ゲートに注入してゲートの閾値電圧を高くして、読み出しの際に選択ゲートに電圧を加えても導通しないようにする。
【００２３】
そこで、解読器の参照パターンと導通パターンを一致させるように接続点群を作る時には信号源との間に反転回路を挿入して参照パターンの反転した書き込み電源群を接続してJ１の合流点を接地して切断を行う。この接続点群の形成はＡ側のＭＯＳＦＥＴ素子群Ａ１１〜Ａ１４と、解読器B側のＭＯＳＦＥＴ素子群B１１〜B１３とについて行う。
【００２４】
図1の求心経路の読み出しに示すように読み出しの際に入力側には信号源、出力側には高いインピーダンスの負荷を接続する。信号源は低レベルの際には高レベルよりも小さなインピーダンスで接地されることにより、接続された信号源群の中に1つでも低レベルの信号源があると合流点は接地に近い低レベルとなり、接続された信号源群の全てが高レベルの時だけ合流点に高レベルが出力される。
【００２５】
また、負荷抵抗はインピーダンスを信号源の内部インピーダンスより大きくして、負荷への出力のレベルを大きする。このような解読器と符合器をセットにすることにより、データのパターンを翻訳できる。さらに、図１の回路を情報圧縮成分の項目の1つとして、その項目の組み合わせを解読して符号化すれば階層的に翻訳ができる。階層的なデータ圧縮により、階層構造の翻訳回路システムの写像空間は飛躍的に拡大できる。
【００２６】
双方向性の論理回路としては求心系の接続を、A 側を解読器、B側を符合器とすると、遠心系はA 側を符合器、B側を解読器としたものになる。求心系の接続により情報圧縮をすれば、同じ接続点群AおよびBを用いた遠心系の接続により、圧縮データの解凍ができる。データ圧縮の翻訳動作と圧縮を解凍する動作を切替えるには、２図に示すように外部の回路に信号源群と負荷群を準備してMUX(D/E) で切換る。その際に、解読器側には信号源を接続し、符号器側に高いインピーダンスの負荷抵抗を接続し、一方が解読器を構成すれば他方は符号器となる回路構成にする。
【００２７】
図２は、接続点とする浮遊ゲートMOSFETを固定して周辺回路の構成を示したものである。MUX（W/R）は書き込みと読み出しの切換回路であるが、中央にもW/Rの切換回路がある。この中央の回路は書き込みの際にはW/R切換信号をHレベルにして中央を接地して、右側の外部端子群は反転回路を経由して照合パターンの反転データから得た高い電圧で余分な接続照合パターン以外の入力配線の接続を可能にしていた浮遊ゲートMOSFETを遮断する。
【００２８】
左側の外部端子群は反転回路を経由して出力パターンの反転データで得た高電圧でホットエレクトロンを注入して余分な不揮発メモリ出力パターン以外の出力を可能にしていた浮遊ゲートMOSFETを遮断する。
【００２９】
図２の中央のW/Rの切換スイッチは読み出しの際に中央の合流点を接地から切り離して解読器の出力の電圧を出力させる。その時に負荷に流れる電流を電源Vddから補給するためにｐMOSFETとｎMOSFETを直列に挿入する。
【００３０】
電源Vddに接続しているｐMOSFETはW/Rの切換制御信号の読み出し状態でON状態になる。
【００３１】
このｐMOSFETはチャネルを流れる正孔がVddから供給されるのでVdd側がソースとなり、ドレインの電位が下がる時にはｐMOSFETのドレインとソースとの電位差が大きくなり、必要がない低レベルの時に流れる電流は増加する。
【００３２】
そこで、合流点とｐMOSFETの間にディプレション型のｎMOSFETを挿入する。このディプレション型ｎMOSFETはｐMOSFET側にチャネルを形成している電子が流れ込むので、合流点側がソースになる。
【００３３】
このｎMOSFETのソースとゲートが接続されているので、合流点が低レベルになった時にドレインとの電位差が大きくなっても、ドレイン側にピンチオフ領域ができて電流は増加しない。すなわち、ディプション型のｎMOSFETは合流点がHレベルの時に信号線に電流をVdd供給して、Lレベルになっても電流の補給量を多くしない。
【００３４】
この本実施例に用いた図３の回路の動作を電子回路シミュレータPSpiceによって得た特性を図４及び、図５に示す。図４および図５の特性では最初に「書き込み／読み出し」の切り換え信号をH レベルにすることにより、PE1-Vdd-switch; OFF、NE1-GND-switch；ONとして、書き込みの電流を通すことができるようにする。この時に、番地選択の入力がHレベルにあり、入力の書きこみ信号電圧が加えられるFG-MOSFET だけが導通し、書き込み電流はNE1-GNDswitch を通して流し出す。この時、図４に示す如く出力に低い電圧が現れるが、書き込み時であるから問題はない。
【００３５】
他方、書き込み／読み出し信号がL レベルになると、PE1-Vdd はONで、NE1-GND はOFF となる。
【００３６】
この読み出しの期間に、番地選択がHレベルにある出力側のFGNE3 及びFGNE4が導通状態になり、出力側に出力が現れる。
【００３７】
入力側で並列するFG MOSFET の全てがHレベルの時にだけ、H レベルにすることができて接続された全ての出力端子にH レベルが現れるように、この時必要な出力電流をデプレッション型のN 型MOSFET であるD1-load から注ぎ足すことができる。読み出し状態において番地選択信号がLとなるとルートが遮断されるので、中間点はHレベル、出力はLレベルになる。
【００３８】
駆動条件として、書き込みにはドレイン電流を流す際にホットエレクトロンを発生させ、制御ゲート電圧で浮遊ゲートに注入する。第３世代のフラシュメモリではドレインに５V の電圧を加えてホットエレクトロンを注入している。
【００３９】
図４に示す動作では、立下りが遅れることと、切り替えの際にスパイクが発生する問題を示している。このような浮遊容量によるキャリア蓄積効果による不具合の対策としては浮遊容量を少なくすることが必要であるが、蓄積される電荷の影響を考慮して電位を零にして回路を遮断する電圧を適切なタイミングで加えるようにするなど、駆動するパルスのタイミングを設定する必要がある。図５では番地選択信号のパルス幅を換えて、スパイクの発生を抑えている。
【００４０】
一般に、読み出しの際に問題になるのは浮遊容量に蓄えられる電荷が残留することである。Hレベルにある状態の回路を遮断するとその電圧が保持されていることを考慮しないと誤動作をする。そこで、入力をハルス幅の狭いパルスにするのがよいが、パルスの幅をあまり狭くすると僅かな時間差で一致の回路の出力がでないので、ある程度の時間差の余裕を持たせることも必要である。
【００４１】
本発明の書き込み可能型双方向論理回路は、入口から出口と出口から入口の双方向に信号を転送する回路であり、そのために不揮発性で書き込みが可能であり読み出しの際には制御可能な接続点として浮遊ゲートMOSFET を用いる。その際に、デジタルデータの変換に用いた回路において電流の流れを逆にすることにより元にもどす論理の操作を実現している。この発明にはインパルス電子装置特許第3496065 特願2000-179115 の知能を活動単位の流れと考え、その活動単位を電荷として表現し、インパルスを転送する回路として知能が実現することに関連して電流の流れを逆にすれば、活動の流れが逆になることを基礎にしている。
【００４２】
具体的には、浮遊ゲートに注入する不揮発性の電荷の有無で接続可能な状態を指定することにより、活動単位の発生した回路群に入力端子群を一致させたAND 回路は「もし○○であれば、××とする」という一致の論理動作を遂行できる。この一致の論理の回路は様々なパターン状のデジタルデータを選択して、パターンごとにそれぞれ別の配線に活動を転送するが、そのルートを逆にたどると一つの入力から多数の出力に変換する符号器にもなる。こうした同じ接点群を解読回路としても符号回路としても用いる論理回路は活動を記憶できて、知能回路の基本的な回路要素となる。
【００４３】
また、本実施例の図３に示す双方向性論理回路は、請求項２に記述するように、あるデジタルパターン表現を他のデジタルパターン表現にし、逆に変換された信号を元の信号に戻すコンパクトな回路の構成方法と書き込み方法、及び読み出し方法を示している。入口の解読器から出口の符号器へと信号の表現を変換し、逆に変換後の表現を解読器の入力として元の出口から信号を逆に同じ接続点群を通過させて元の入口の端子群に元の表現を出力する端子群を切り換えるスイッチにはVLSIに用いられている伝達ゲートを用いる。
【００４４】
また、これら図３に示す双方向性論理回路を言語処理用回路として使用することができ、これら言語処理用回路に、文字列を単語の登録番号に変換してその単語の登録番号を元の文字列に戻す変換をするための処理や、および単語登録番号列を文章の登録番号に変換してその文章登録番号を元の単語の登録番号列に戻す変換をするするための処理や、文章の登録番号列を物語の登録番号に変換して物語の登録番号を元の文章の登録番号列に戻す変換をするするための処理を実施させることにより、言語表現の記号列を登録番号に変換して情報を圧縮し、その圧縮した情報を解凍する電子装置を構築することができる。
【００４５】
具体的に実用的な言語処理用VLSI のチップの規格を次のように設定できる。単語レベルの活動の媒体として、単語の文字情報あるいは音声情報を入力に出力に単語の登録番号を書き込む。この作業はコンピュータを介して指定された順序で入力する。その際に言語表現の区切りも制御のデータとして利用する。ここで、音声の符号化の作業はPARCOR  (partial auto-correlation)係数をコンピュータにより算出する等の技術を使う。
【００４６】
最終的に音声の活動は50〜60 種類の発音記号に対応させて表現できるが、64 個の発音記号の区別は６ビットで可能である。仮に１文字を８ビットで表現して16 個の文字で単語を表現すると、8×16=128 ビットの入力で単語を特定できる。この128 ビットの入力で8，192の単語を識別する単語の解読器群では1,048,576 のマトリックスポイントを接続か遮断のどちらかに決める。
【００４７】
この単語ごとに一つの出力回線を内部的に単語種別番号に変換して符号で表現する。8,192の種類の単語を13 ビットの符号で表現すると、その単語指定符合器のマトリックス要素は13×8,192 = 106,496 である。この符号器はその接続点群を解読器として書き込む。
【００４８】
文章を処理する回路として用いる場合には、13 ビットのデータで1個の単語を特定して、19 個の単語の組み合わせ13×19 = 247 ビットを1 個の文章として入力し、8,192 種類の文章を登録すれば、その解読器のマトリックスのポイントは2,023,424 となる。8,192 種に区別された文章は13 ビットの番号で区別できるので、この符合器のマトリックス要素は106,496 となる。文章の登録番号の書き込みは逆方向から登録番号の解読器として書き込み、その回路の導通点群を符号器として利用する。ここで、実用的な言語活動媒体としての規格を表１に示す。
【表１】
2006067553.tif 000003
【００４９】
また、言語等の情報を一時的に記憶する電子装置として、本実施例の回路を使用する場合には、記号列の単語を登録番号に変換して保持し、その単語の登録番号を文章のレジスタに発生の順序で並べて文章の登録番号に変換して保持し、さらに文書の登録駆番号を発生の順番でレジスタに並べて物語の登録番号に変換して保持する。この登録番号より情報圧縮したデータを、階層的に保持するしくみで言語等の情報を一時的に記憶するように構成すれば良く、具体的には、レジスタに言語データを並べ、それをまとめて上位の言語表現に変換する。レジスタのデータの入れ換え操作は区切のタイミングを検出して行う。文章の区切りは入力データの区切りから求める。単語と単語には英語では分かち書きがあり、日本語には助詞や助動詞があるが、区切りが不明な場合には連結されたデータを単語として登録する。また、非常に長いデータの列となった単語は別のルートに転送して対応した操作を行う。レジスタに乗せたデータに割り当てる登録番号は登録番号のカウンターで決める。
【００５０】
レジスタに言語データを並べ、それをまとめて上位の言語表現に変換する。レジスタのデータの入れ換え操作は区切のタイミングを検出して行う。文章の区切りは入力データの区切りから求める。単語と単語には英語では分かち書きがあり、日本語には助詞や助動詞があるが、区切りが不明な場合には連結されたデータを単語として登録する。また、非常に長いデータの列となった単語は別のルートに転送して対応した操作を行う。レジスタに乗せたデータに割り当てる登録番号は登録番号のカウンターで決める。
【００５１】
逆に、出力の登録番号から元にデータに戻す時にもレジスタを用いる。そのレジスタの制御は出力の進行に合わせて行う。元の記号列に戻す過程を通して書き込みの確認もできる。このしくみを持つ回路システムにより言語情報の記憶媒体として膨大な量の言語情報が記憶できる。
【００５２】
また、同じ事物について異なる言語表現の文章を本実施例の前述した階層構造のしくみにより、単語の記号表現のレベルで書き込み、文章を単位として対応する２ヶ国語の言語表現を単語の記号表現のレベルで双方向に変換できるようにした翻訳装置も構成できる。つまりは、同じ事物について異なる言語の表現を双方向に変換できるように登録番号を対応させて、２ヶ国語の言語表現を単語の記号表現のレベルで双方向に変換できるようにした翻訳回路はソフトウエアによる翻訳に較べてコンパクトで短時間に翻訳ができるので、同時機械通訳や自動翻訳電話器に組み込むのに適している。
【００５３】
また、本実施例の双方向性論理回路は、動く物体および色分けで区別した独立の部分画像の夫々について区分けされた部分領域の画像パターンの画素データを規格化された共通の空間分割区分の画素データに書き直し、規格化された部分画像のデータをレジスタに載せてその画像データのパターンに登録番号を設定する。別に、その部分画像の空間配置であるx 座標及びy 座標のそれぞれの最大値と最小値、およびその区域の中心の番地(x,y)を求めて部分画像の空間位置を登録するレジスタに確認した順序で置く。その部分画像の位置データとその部分画像のパターンの登録番号とを対応させて、部分画像のパターンを空間配列して元の全体画像を再生する回路としても使用でき、この全体画像は外界が変わるとその変化に対応して作り直す。このような仕組みで映像を部分画像単位で認識するために全ての部分画像のパターンの画素数を一つの規格の画像数にして、その規格化した画素にデータを変換して、知能的な活動を行う電子装置を構成できる。
【００５４】
この装置により、テンプレートマッチングによる画像パターンの認識ができる。一般に視野全体の画像データは膨大な量になり、それを一括して操作することはできないので、部分画像の照合データを1個の規格の画素数枠に画像データを変換することにより汎用性のあるテンプレートマッチングによるパターンの判断を行う。具体的には3 原色に各8 ビット24ビットの視覚データで表現された縦512 横512 合計262,144 個の画素(pixel) の画像全体では6,291,456 ビットの映像データになる。なお、512 個の番地は9bit のデータで区別できる。その全体画像の一部の部分集合を部分画像として取り出して、部分画像を画素数の少ない規格の記憶領域、例えば縦16 横16 合計で256 個の画素のパターンに置き換える。この規格化された部分領域の画像のデータは元の部分画像のサイズに大小があるので、元の画素の映像データから計算して求める。新しい最小区画に規格化された画素のデータは様々な切り口の照合事項256項目の解読入力となる。それぞれ24 ビットの画素のデータがあるとしても1 個に規格化された部分集合の画像あたり6,144 ビット程度の記憶容量で済む。この部分画像のデータを並列に転送して参照データ群と照合し、一致した瞬間に出力を発生し、その出力により対応した活動をする。
【００５５】
また、本実施例の双方向性論理回路は、前述の部分画像のパターンの登録番号と言語表現のデータの登録番号を対応させて画像から言語に翻訳する方法で、１つの事物について、逆に言語表現から画像に翻訳できる電子装置を構成することができる。
【００５６】
この装置にて、画像を言葉で説明することや言葉を画像に表わすことができて、言語の学習、特に幼語教育に利用できる。
【００５７】
以上、本実施例の書き込み可能型双方向論理回路によれば、従来のように、制御ゲートに入力信号を加えることなく、ドレインとソース間にデジタル信号を加えているので、デジタル信号の存在するパターンを解読する回路を逆にそのパターンのデジタル信号を発生する回路に切り換えることができて、デジタル信号の存在するデータを与えるだけでそのデジタルデータのパターンを解読する回路を自動的に形成できる書き込み可能型双方向論理回路を提供できる。
【００５８】
また、本実施例の書き込み可能型双方向論理回路によれば、反転回路にて反転したデジタル信号をＭＯＳＦＥＴ素子に印加することで、デジタル信号の存在する点群だけを接続できる点として選択的に残すことができ、例えば、パターンマッチング等においてマッチング対象とするデジタル信号群を反転することなくそのまま入力させることができる。
【００５９】
また、本実施例の書き込み可能型双方向論理回路によれば、図４並びに図５に示すように、切り替えの際にスパイクが発生することを極力回避することができる。
【００６０】
また、本実施例の書き込み可能型双方向論理回路によれば、入力のデジタル信号が、書き込まれたデジタル信号群と同一の信号パターンを有するか否かを解読するための解読回路を容易に構築することができる。
【００６１】
また、本実施例の書き込み可能型双方向論理回路によれば、符号器連結回路を含むことにより、デジタル信号に存在するパターンを双方向に変換できるようになるので、これら対を成す解読単位回路と符号器単位回路を構成要素にすることで、双方向翻訳回路の主要な回路や、言語表現の記号列を登録番号に変換して情報を圧縮し、その圧縮した情報を解凍する回路や、映像を部分画像単位で認識するための回路や、画像から言語に翻訳したり逆に言語表現から画像に翻訳するための回路を容易に構築することができる。
【００６２】
また、本実施例の書き込み可能型双方向論理回路によれば、デプレッション型のＮチャンネルＭＯＳＦＥＴ素子を有することで、いずれか一方の単位回路からの出力時において、該単位回路に連結された他方の単位回路に対しても十分な電流を供給できるばかりか、これら十分な電流を供給できる回路を簡素な構成にて形成することができる。
【００６３】
また、本実施例によれば、活動単位を転送して知能機能が実現できるので、活動単位を電荷で表わし、その電荷を転送して知能機能が実現できる。この電荷の流れは電流となる。電流は電線のような受動素子では逆方向にも伝えることができる。そこで、活動の情報が転送される方向を逆にすることができる。特許第3496065 号のインパルス電子装置は双方向に活動を転送することができる。一つの出力に多数の高インピーダンスの負荷を接続するとワイヤードORができる。多数の信号源を接続した一つの点は信号源のHレベルに内部抵抗を挿入し、信号源のLレベルを僅かな内部抵抗で接地すれば全てがHレベルのときだけしかHレベルにならない。こうして活動の存在するパターンを接続点として活動のパターンの解読器として書き込んだ回路を接続点のパターンの周辺回路を切り換えることにより、その活動を再生する符号器として用いることができる。従来は出口側の回路と入口側の回路を切り換えることを機能の主要な要素にしたしくみの電子回路装置はなかった。PLD に用いられる浮遊ゲートMOSFET の回路では制御ゲートに入力信号を加えていたので、出口側から入口側に信号を送ることはできない。
【００６４】
つまり、本発明の書き込み可能型双方向性論理回路では浮遊ゲートMOSFET の出力側の導通部を活動がどちらに転送されてもよい。制御ゲートに選択信号を加えて接続を指定して、信号は受動素子としてドレイン・ソース側を通過する。ここでは信号は増幅されない。ただ、活動を転送する流れを制御するだけである。接続可能な浮遊ゲートMOSFET の制御ゲートに電圧を加えるとこの素子は導通状態になるが、浮遊ゲートMOSFET のソース・ドレイン間を流れる電流の方向は逆転してもかまわない。
【００６５】
解読器の入力となる信号源にはHレベルの時にある程度の内部抵抗を持たせて、Lレベルでは信号源の出力端子を直接接地すること等により、解読入力の信号源が１つでも接地されると出力がしきい値を超えないレベルになるように回路を設定する。他方、符号器は、高インピーダンスの出力負荷を用いることにより信号源の電圧でそれぞれの負荷にHレベルを出力させる。こうして、活動群が特定のパターンとなる場合だけ活動が通過する解読回路が逆に特定のパターンの活動を出力する符号器としても機能するように構成した回路が本発明である。
【００６６】
翻訳回路は２通りのデジタル表現について、それぞれ符合器ともなる解読回路を作り、その２個の解読器としての出力を接続することによって双方向翻訳回路の主要な回路ができる。この解読器から符号器に接続する中間点には、Hレベルの時に符合器の接続点群に出力電流を供給し、Lレベルでは電流を遮断する回路としてCMOSICを用い、中間にデプレッション型のN チャンネルMOSFET を挿入してHレベルの時だけＬレベルの時にも増加させずに一定の電流を供給する。
【００６７】
書き込みの時には、この中間点を接地することにより、それぞれ解読器は出力部を接地してホットエレクトロンを浮遊ゲートに注入する。その際に必要になるドレイン電流を入力側の信号源から供給する。すなわち、Ｈレベルの信号電源で配線接続のポイントを決める。
【００６８】
書き込み時に解読器の入力部であった両端にそれぞれに伝送ゲートで切り換えられる信号源と高インピーダンスの出力端子を設け、一方の端子群を信号源側とした時に他端の端子群は負荷側となるように端子群を切り換えて、双方向にデジタル信号を書き換える回路ができる。このような仕組みでMOS のデバイスをコンパクトにまとめた半導体集積回路が本発明である。
【００６９】
以上、本発明の実施例を図面により説明してきたが、具体的な構成はこれら実施例に限られるものではなく、本発明の要旨を逸脱しない範囲における変更や追加があっても本発明に含まれる。
【００７０】
例えば、前記実施例では、書き込むデジタル信号を反転させてＭＯＳＦＥＴ素子に印加しているが、本発明はこれに限定されるものではなく、これら書き込むデジタル信号を反転させずに、書き込み後のＭＯＳＦＥＴ素子に入力するデジタル信号を反転するようにしても良い。
【産業上の利用可能性】
【００７１】
本発明の活用例として、双方向翻訳装置に活用したり、言語処理、画像処理、データ圧縮解凍処理の分野に活用することができる。
【図面の簡単な説明】
【００７２】
【図１】書き込み可能な双方向のデジタルパターン変換回路の回路構成を示す図である。
【図２】書き込み可能な双方向のデジタルパターン変換回路の切り換え回路を示す図である。
【図３】電子回路PSpiceで動作を確認した MOSデバイスで構成した符号器付き解読回路を示す図である。
【図４】MOSデバイスで構成した書き込み可能な符号器付き解読回路の応答１を示す図である。
【図５】MOSデバイスで構成した書き込み可能な符号器付き解読回路の応答２を示す図である。
【図６】書き込み可能な双方向データパターン変換回路を用いた階層構造の言語表現の回路構成を示す図である。
【図７】書き込み可能な双方向データパターン変換回路を用いた階層構造の画像認識回路の構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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