(57)【要約】【課題】  安定した品質の半導体素子を製造することができる半導体素子の製造方法及び半導体素子を提供する。【解決手段】  Ｐ型チャネル領域１３の表面領域には、トレンチ溝１０ａの開口に沿って、Ｎ＋型ソース領域１４が形成されている。また、Ｐ型チャネル領域１３の表面領域にはＮ＋型ソース領域１４の底面よりも深い溝部１３ａが形成され、Ｎ＋型ソース領域１４の溝部１３ａ側には段差部１３ｂが形成されている。溝部１３ａ及び段差部１３ｂを含む半導体基板１０の上面には、ソース電極５０が形成されている。【選択図】  図１
2006140263.tif 000002
【特許請求の範囲】
【請求項１】
一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子の製造方法であって、
前記第１半導体領域の表面領域に、前記トレンチ溝の開口に沿って、第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
少なくとも前記第１半導体領域の所定の領域を前記第２半導体領域の底面よりも深く除去し、前記第１半導体領域の表面に溝部を形成する溝部形成工程と、
前記溝部を含む所定の領域の前記半導体基板を、前記溝部よりも広く、かつ、前記第２半導体領域の底面よりも浅く除去することにより、前記第２半導体領域の一部を除去して段差部を形成する段差部形成工程と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に導体膜を形成する導体膜形成工程と、
を有する、ことを特徴とする半導体素子の製造方法。
【請求項２】
前記溝部形成工程では、前記第２半導体領域が溝側面に露出するように、前記溝部を形成する、ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記段差部形成工程では、前記半導体基板の所定の領域を、前記第２半導体領域の深さの半分から底面までの間の深さに除去する、ことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子であって、
前記第１半導体領域の表面領域に前記トレンチ溝の開口に沿って形成された、第２導電型の第２半導体領域と、
少なくとも前記第１半導体領域の所定の領域に形成され、前記第２半導体領域の底面よりも深い溝部と、
前記第２半導体領域の前記溝部側に形成された段差部と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に形成された導体膜と、
を備える、ことを特徴とする半導体素子。
【請求項５】
前記溝部は、その溝側面に前記第２半導体領域が露出する、ことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記段差部は、前記第２半導体領域の深さの半分から底面までの間の深さの段差を有する、ことを特徴とする請求項４または５に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関し、詳しくは、トレンチゲート構造を有する半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子、例えば、縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に、トレンチ溝内にゲート電極を埋め込んだ、いわゆるトレンチゲート構造を採用すると、順方向電圧を低く抑えることができることが知られている。このため、トレンチゲート構造を有するＭＯＳＦＥＴが注目されており、トレンチゲートの製造方法等について様々な提案がなされている（例えば、特許文献１）。
【０００３】
図６にトレンチゲート構造を有するＭＯＳＦＥＴの構造を示す。図６に示すように、ＭＯＳＦＥＴは半導体基板１１０を備えている。半導体基板１１０は、その下面側から、Ｎ＋型ドレイン領域１１１、Ｎ型ドレイン領域１１２、Ｐ型チャネル領域１１３の順に形成されている。半導体基板１１０の上面には、半導体基板１１０の上面から下面に向かって延伸するトレンチ溝１１０ａが形成されている。トレンチ溝１１０ａの内壁上にはゲート絶縁膜１２０が形成されており、ゲート絶縁膜１２０上には、トレンチ溝１１０ａを埋めるようにゲート電極１３０が形成されている。また、Ｐ型チャネル領域１１３の表面領域には、トレンチ溝１１０ａの開口に沿うようにＮ＋型ソース領域１１４が形成され、各Ｎ＋型ソース領域１１４間には凹部１１３ａが形成されている。ゲート絶縁膜１２０及びゲート電極１３０の上面には層間絶縁膜１４０が形成され、層間絶縁膜１４０及びＰ型チャネル領域１１３の上面にはソース電極１５０が形成されている。また、半導体基板１１０の下面には、Ｎ＋型ドレイン領域１１１に電気的に接続されたドレイン電極１６０が形成されている。
【０００４】
このように構成された縦型ＭＯＳＦＥＴでは、ドレイン電極１６０に正の電圧を印加した状態で、ゲート電極１３０に所定の大きさを有する正のゲート電圧を印加すると、Ｐ型チャネル領域１１３内に、トレンチ溝１１０ａの側壁に沿った縦方向の反転層（チャネル）が形成される。これにより、ソース電極１５０とドレイン電極１６０との間に電流が流れる。
【０００５】
このような構成を有するＭＯＳＦＥＴの製造方法について説明する。図７（ａ）〜図７（ｄ）は、ＭＯＳＦＥＴの製造工程を示す図である。
【０００６】
まず、Ｎ型半導体基板（Ｎ＋型ドレイン領域１１１）の上に、例えば、エピタキシャル成長させたＮ型ドレイン領域１１２を形成する。なお、Ｎ型半導体基板の表面に、Ｎ型ドレイン領域１１２を、例えば、不純物拡散法によって形成してもよい。次に、Ｎ型ドレイン領域１１２の上にＰ型チャネル領域１１３を、例えば、イオン注入法によって形成し、下面側から、Ｎ＋型ドレイン領域１１１、Ｎ型ドレイン領域１１２、Ｐ型チャネル領域１１３の順に形成された半導体基板１１０を形成する。
【０００７】
続いて、Ｐ型チャネル領域１１３の上に、例えば、レジストマスクを配置し、リアクティブイオンエッチング（ＲＩＥ）等により、半導体基板１１０の上面から下面に向かって延伸するトレンチ溝１１０ａを形成する。トレンチ溝１１０ａの形成後、図７（ａ）に示すように、トレンチ溝１１０ａ内の側壁及び底面を含む半導体基板１１０上にゲート絶縁膜１２０を、例えば、熱酸化により形成する。
【０００８】
次に、ポリシリコンを、例えば、減圧ＣＶＤ法等により、ゲート絶縁膜１２０の上（トレンチ溝１１０ａの内部を含む半導体基板１１０の上面全体）に堆積させて、ポリシリコンをトレンチ溝１１０ａの内部に充填させる。続いて、少なくともゲート絶縁膜１２０が露出するまでエッチバックし、図７（ｂ）に示すように、トレンチ溝１１０ａの内部にゲート電極１３０を形成する。このように、堆積した膜厚分だけエッチバックしているので、ゲート電極１３０の上面は、トレンチ溝１１０ａの頂上（開口部）より堆積した膜厚程度深い位置に形成される。
【０００９】
次に、例えば、レジストマスクを配置し、イオン注入法によりＮ＋型ソース領域１１４ａを形成した後、ゲート電極１３０及びゲート絶縁膜１２０の上に、例えば、減圧ＣＶＤ（ＬＰＣＶＤ）等により、ＮＳＧやＢＰＳＧ等の層間絶縁膜１４０ａを、図７（ｃ）に示すように、半導体基板１１０の上面の全面に被覆する。なお、ＭＯＳＦＥＴを動作させるため、Ｎ＋型ソース領域１１４ａの深さ（底面）は、ゲート電極の上面より下の位置まで形成する。
【００１０】
続いて、層間絶縁膜１４０ａの上にレジストマスクを配置し、図７（ｄ）に示すように、ソースコンタクト孔１１５が開孔するような所定の深さまで層間絶縁膜１４０ａをエッチングする。これにより、トレンチ溝１１０ａ内のゲート電極１３０を覆うように層間絶縁膜１４０が形成される。また、Ｐ型チャネル領域１１３の上面に凹部１１３ａが形成され、トレンチ溝１１０ａの開口に沿うようにＮ＋型ソース領域１１４が形成される。その後、層間絶縁膜１４０の上面のレジストマスクを除去する。
【００１１】
続いて、半導体基板１１０の上面にスパッタリング等により、例えば、アルミニウム膜等から構成されるソース電極１５０を形成する。また、半導体基板１１０の下面にスパッタリング等により、例えば、アルミニウム膜等から構成されるドレイン電極１６０を形成する。これにより、図６に示した構成のＭＯＳＦＥＴが形成される。
【特許文献１】特開平１１−１０３０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、このような製造方法では、層間絶縁膜１４０ａのエッチングにおいて、ソースコンタクト孔１１５が開孔するように、層間絶縁膜１４０ａ、ゲート絶縁膜１２０及びＮ＋型ソース領域１１４ａをエッチングする必要があり、Ｎ＋型ソース領域１１４ａよりも深くエッチングしなければならない。このように、様々に重なった層をエッチングすることから、エッチングされた凹部１１３ａの表面にクラックが発生しやすくなるおそれがある。これでは、品質の安定したＭＯＳＦＥＴを製造することができないおそれがある。
【００１３】
本発明は、上記問題に鑑みてなされたものであり、安定した品質の半導体素子を製造することができる半導体素子の製造方法及び半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の第１の観点にかかる半導体素子の製造方法は、
一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子の製造方法であって、
前記第１半導体領域の表面領域に、前記トレンチ溝の開口に沿って、第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
少なくとも前記第１半導体領域の所定の領域を前記第２半導体領域の底面よりも深く除去し、前記第１半導体領域の表面に溝部を形成する溝部形成工程と、
前記溝部を含む所定の領域の前記半導体基板を、前記溝部よりも広く、かつ、前記第２半導体領域の底面よりも浅く除去することにより、前記第２半導体領域の一部を除去して段差部を形成する段差部形成工程と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に導体膜を形成する導体膜形成工程と、
を有する、ことを特徴とする。
【００１５】
前記溝部形成工程では、前記第２半導体領域が溝側面に露出するように、前記溝部を形成することが好ましい。前記段差部形成工程では、前記半導体基板の所定の領域を、前記第２半導体領域の深さの半分から底面までの間の深さに除去することが好ましい。
【００１６】
本発明の第２の観点にかかる半導体素子は、
一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子であって、
前記第１半導体領域の表面領域に前記トレンチ溝の開口に沿って形成された、第２導電型の第２半導体領域と、
少なくとも前記第１半導体領域の所定の領域に形成され、前記第２半導体領域の底面よりも深い溝部と、
前記第２半導体領域の前記溝部側に形成された段差部と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に形成された導体膜と、
を備える、ことを特徴とする。
【００１７】
前記溝部は、その溝側面に前記第２半導体領域が露出することが好ましい。前記段差部は、前記第２半導体領域の深さの半分から底面までの間の深さの段差を有することが好ましい。
【発明の効果】
【００１８】
本発明によれば、安定した品質の半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の半導体素子及び半導体素子の製造方法について説明する。本実施の形態では、半導体素子として縦型のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いた場合を例に本発明を説明する。図１は、ＭＯＳＦＥＴの構成を示す断面図である。
【００２０】
図１に示すように、ＭＯＳＦＥＴ１は、半導体基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、導体膜としてのソース電極５０と、ドレイン電極６０と、を備えている。
【００２１】
半導体基板１０は、例えば、シリコン半導体基板から構成され、Ｎ＋型ドレイン領域１１と、Ｎ型ドレイン領域１２と、第１半導体領域としてのＰ型チャネル領域１３と、第２半導体領域としてのＮ＋型ソース領域１４と、を備えている。
【００２２】
Ｎ＋型ドレイン領域１１は、第２導電型、例えば、Ｎ型の半導体領域から構成されている。Ｎ＋型ドレイン領域１１は、半導体基板１０の他方の主面、例えば、下面を構成する。
【００２３】
Ｎ型ドレイン領域１２は、Ｎ＋型ドレイン領域１１上に形成されている。Ｎ型ドレイン領域１２は、Ｎ＋型ドレイン領域１１よりも相対的に不純物濃度の低い、Ｎ型半導体領域から構成されている。Ｎ型ドレイン領域１２は、例えば、Ｎ＋型ドレイン領域１１上にエピタキシャル成長させることにより形成されている。
【００２４】
Ｐ型チャネル領域１３は、第１導電型、例えば、Ｐ型の半導体領域から構成されている。Ｐ型チャネル領域１３は、Ｎ型ドレイン領域１２上に形成され、半導体基板１０の一方の主面、例えば、上面を構成する。Ｐ型チャネル領域１３は、例えば、イオン注入法によってＮ型ドレイン領域１２（Ｎ型の半導体ウエハ）にＰ型不純物（例えば、ボロン）を拡散させることにより形成されている。
【００２５】
Ｐ型チャネル領域１３（半導体基板１０）の上面には、Ｐ型チャネル領域１３の上面からＰ型チャネル領域１３を貫通してＮ型ドレイン領域１２に至る複数のトレンチ溝１０ａが形成されている。各トレンチ溝１０ａは、Ｐ型チャネル領域１３の厚さよりも大きく、Ｐ型チャネル領域１３とＮ型ドレイン領域１２とを合わせた厚さよりも小さくなるような深さに形成されている。
【００２６】
また、Ｐ型チャネル領域１３（半導体基板１０）の上面には、溝部１３ａが形成されている。溝部１３ａは、トレンチ溝１０ａの間に形成されている。溝部１３ａの深さは、Ｎ＋型ソース領域１４の上面からＮ＋型ソース領域１４の底面までの深さ以上に形成されている。溝部１３ａの側面は、Ｎ＋型ソース領域１４が露出するように形成されている。溝部１３ａは、例えば、Ｐ型チャネル領域１３の上面をエッチングすることにより形成されている。
【００２７】
溝部１３ａの端部には、溝部１３ａの溝の深さが浅い領域を有する段差部１３ｂが設けられている。段差部１３ｂの深さは、Ｎ＋型ソース領域１４の上面からＮ＋型ソース領域１４の底面までよりも浅く形成され、Ｎ＋型ソース領域１４の深さの少なくとも半分以上であることが好ましい。段差部１３ｂは、例えば、溝部１３ａが形成された箇所を、溝部１３ａより浅く、かつ、広い溝を形成するようにエッチングすることにより形成されている。
【００２８】
Ｎ＋型ソース領域１４は、Ｎ＋型の半導体領域から構成されている。Ｎ＋型ソース領域１４は、Ｐ型チャネル領域１３の表面領域に、トレンチ溝１０ａの開口に沿って形成されている。すなわち、Ｎ＋型ソース領域１４は、トレンチ溝１０ａと溝部１３ａ及び段差部１３ｂとに挟まれた、Ｐ型チャネル領域１３の表面領域に形成されている。図２にＮ＋型ソース領域１４付近の部分断面図を示す。図２に示すように、Ｎ＋型ソース領域１４は、溝部１３ａ及び段差部１３ｂに対応した、段差を有する形状に形成されている。すなわち、Ｎ＋型ソース領域１４は、その上部に形成された、相対的に不純物濃度の高い高濃度領域１４ａと、その下部に形成された、相対的に不純物濃度の低い低濃度領域１４ｂと、を備えている。このように、Ｎ＋型ソース領域１４には、段差が形成されているので、Ｎ＋型ソース領域１４とソース電極５０との接触面積が増加する。このため、Ｎ＋型ソース領域１４とソース電極５０との接触抵抗を低減することができる。この結果、順方向電圧を低減することができる。また、Ｎ＋型ソース領域１４は、その深さ（底面）がゲート電極３０の上面より下の位置となるように形成されている。Ｎ＋型ソース領域１４は、Ｐ型チャネル領域１３の所定の表面領域にＮ型不純物（例えば、リン）を拡散させることにより形成されている。
【００２９】
ゲート絶縁膜２０は、トレンチ溝１０ａの内壁（底面及び側面）及びＮ＋型ソース領域１４の上面を覆うように形成されている。ゲート絶縁膜２０は、例えば、シリコン酸化膜から構成されており、熱酸化法により形成されている。
【００３０】
ゲート電極３０は、トレンチ溝１０ａ内を埋めるように、ゲート絶縁膜２０上に形成されている。ゲート電極３０は、トレンチ溝１０ａ内の開口部分よりも深い部分に形成されており、その上面が、Ｎ＋型ソース領域１４の上面から下面の間に位置するように形成されている。ゲート電極３０は、例えば、ポリシリコンから構成されており、減圧ＣＶＤ等により形成されている。
【００３１】
層間絶縁膜４０は、ゲート電極３０及びゲート絶縁膜２０の上に形成されている。層間絶縁膜４０は、ゲート電極３０とソース電極５０との間を電気的に絶縁する機能を有し、その下部がトレンチ溝１０ａの開口部分内に充填され、その上部が半導体基板１０の上面から突出するように形成されている。層間絶縁膜４０は、例えば、ＮＳＧ、ＢＰＳＧから構成されており、減圧ＣＶＤ等により形成されている。
【００３２】
ソース電極５０は、層間絶縁膜４０を覆うように、半導体基板１０の上面全体に形成されている。ソース電極５０は、例えば、アルミニウム膜から構成されており、スパッタリング等により形成されている。ソース電極５０は、半導体基板１０の上面において、Ｐ型チャネル領域１３及びＮ＋型ソース領域１４に電気的に接続されている。
【００３３】
ドレイン電極６０は、半導体基板１０の下面全体を覆うように形成されている。ドレイン電極６０は、例えば、アルミニウム膜から構成されており、スパッタリング等により形成されている。ドレイン電極６０は、半導体基板１０の下面において、Ｎ＋型ドレイン領域１１に電気的に接続されている。
【００３４】
以上のような構成を有するＭＯＳＦＥＴ１では、ドレイン電極６０に正の電圧を印加した状態で、ゲート電極３０に所定の大きさを有する正のゲート電圧を印加する（ＯＮ時）と、Ｐ型チャネル領域１３内に、トレンチ溝１０ａの側壁に沿った縦方向の反転層（チャネル）が形成される。これにより、ソース電極５０から、Ｎ＋型ソース領域１４の高濃度領域１４ａ、チャネル、Ｎ型ドレイン領域１２、Ｎ＋型ドレイン領域１１を介して、ドレイン電極６０に電流が流れる。
【００３５】
ここで、ＯＮ時においては、Ｎ＋型ソース領域１４の高濃度領域１４ａを介して、ソース電極５０からドレイン電極６０に電流が流れている。このため、Ｎ＋型ソース領域１４が小さくなっても、良好な安全動作領域（ＡＳＯ）を有する。
【００３６】
また、Ｎ＋型ソース領域１４には段差が形成されているので、Ｎ＋型ソース領域１４とソース電極５０との接触面積が増加する。このため、Ｎ＋型ソース領域１４とソース電極５０との接触抵抗を低減することができる。この結果、順方向電圧を低減することができる。
【００３７】
また、Ｎ＋型ソース領域１４には段差が形成されているので、ゲート絶縁膜２０から延びるＮ＋型ソース領域１４（低濃度領域１４ｂ）の横方向（図１及び図２の左右方向）の長さが、ゲート絶縁膜２０の横方向の長さよりも長くなる。このため、ゲート電極３０に所定の大きさを有する正のゲート電圧が印加されていない状態（ＯＦＦ時）でのＰ型チャネル領域１３における電圧降下が大きくなり、寄生トランジスタによる影響を低減することができる。
【００３８】
次に、以上のような構成を有するＭＯＳＦＥＴ１の製造方法について説明する。図３（ａ）から図５（ｂ）は、ＭＯＳＦＥＴ１の製造工程を示す断面図である。
【００３９】
まず、Ｎ型半導体基板（Ｎ＋型ドレイン領域１１）を用意し、Ｎ型半導体基板（Ｎ＋型ドレイン領域１１）の上に、例えば、エピタキシャル成長させたＮ型ドレイン領域１２を形成する。なお、Ｎ型半導体基板（Ｎ型ドレイン領域１２）を用意し、Ｎ型半導体基板の下面にＮ型不純物（例えば、リン）を、例えば、イオン注入法によって導入し、Ｎ＋型ドレイン領域１１を形成してもよい。次に、Ｎ型ドレイン領域１２の上面に、Ｐ型不純物（例えば、ボロン）を、例えば、イオン注入法によって導入し、Ｐ型チャネル領域１３を形成する。これにより、図３（ａ）に示すように、下面側から、Ｎ＋型ドレイン領域１１、Ｎ型ドレイン領域１２、Ｐ型チャネル領域１３の順に形成された半導体基板１０が形成される。
【００４０】
続いて、Ｐ型チャネル領域１３の上に、例えば、レジストマスクを配置し、リアクティブイオンエッチング（ＲＩＥ）法により、半導体基板１０上面の所定部分を除去する。これにより、図３（ｂ）に示すように、半導体基板１０の上面から下面に向かって垂直に延伸するトレンチ溝１０ａが所定間隔をおいて複数形成される。このエッチング処理は、トレンチ溝１０ａの底にＮ型ドレイン領域１２が露出するまで行われる。これにより、Ｐ型チャネル領域１３の厚さよりも大きく、Ｐ型チャネル領域１３とＮ型ドレイン領域１２とを合わせた厚さよりも小さくなるような深さを有するトレンチ溝１０ａが形成される。なお、トレンチ溝１０ａの形成時に欠陥層が生じた場合には、例えば、欠陥層を酸化させて酸化膜を形成した後、この酸化膜を除去することにより、欠陥層を除去する。
【００４１】
トレンチ溝１０ａを形成した後、例えば、熱酸化法によって、図３（ｃ）に示すように、半導体基板１０の上面、及び、トレンチ溝１０ａの内壁（側壁及び底面）上に熱酸化膜２０ａを形成する。続いて、例えば、減圧ＣＶＤ法によって、図３（ｃ）に示すように、ポリシリコン膜３０ａを形成する。ポリシリコン膜３０ａは、トレンチ溝１０ａの内部を完全に埋め込み、半導体基板１０の上面全体を被覆するように形成する。
【００４２】
次に、少なくとも半導体基板１０の上面に形成されたゲート酸化膜２０ａが露出するまで、ポリシリコン膜３０ａをエッチバックし、半導体基板１０の上面、及び、トレンチ溝１０ａの開口部分に形成されたポリシリコン膜３０ａを除去する。これにより、図４（ａ）に示すように、トレンチ溝１０ａの内部にゲート電極３０が形成される。ゲート電極３０は、その上面がトレンチ溝１０ａの開口部分よりも深い位置に形成される。
【００４３】
続いて、Ｐ型チャネル領域１３の表面領域に、トレンチ溝１０ａの開口に沿って、例えば、イオン注入法により、Ｎ型不純物（例えば、リン）を導入する。このイオン注入においては、Ｎ＋型ソース領域１４の深さ（底面）がゲート電極３０の上面より下の位置となるように行う。これにより、図４（ｂ）に示すように、Ｐ型チャネル領域１３の表面領域に、トレンチ溝１０ａの開口に沿うように、Ｎ＋型ソース領域１４が形成される。ここで、イオン注入法によりＮ＋型ソース領域１４を形成しているので、Ｎ＋型ソース領域１４には、その上部に相対的に不純物濃度の高い高濃度領域が形成され、その下部に相対的に不純物濃度の低い低濃度領域が形成される。
【００４４】
次に、半導体基板１０の上にレジストマスクを施し、例えば、異方性エッチングにより、ソースコンタクト孔が開孔するように、Ｎ＋型ソース領域１４間（トレンチ溝１０ａ間の所定の領域）を除去する。例えば、Ｎ＋型ソース領域１４の底面を貫通する深さ（Ｎ＋型ソース領域１４の深さ以上）まで、熱酸化膜２０ａ、Ｐ型チャネル領域１３、及びＮ＋型ソース領域１４を除去する。これにより、図４（ｃ）に示すように、Ｎ＋型ソース領域１４間（トレンチ溝１０ａ間の所定の領域）に溝部１３ａが形成される。
【００４５】
続いて、例えば、減圧ＣＶＤ（ＬＰＣＶＤ）等により、ＮＳＧやＢＰＳＧ等の層間絶縁膜４０ａを、図５（ａ）に示すように、半導体基板１０の上面の全面（ゲート電極３０、ゲート酸化膜２０及び溝部１３ａの上）に形成する。
【００４６】
次に、層間絶縁膜４０ａの上にレジストマスクを配置し、例えば、エッチングにより、ソースコンタクト孔が開孔するように、Ｎ＋型ソース領域１４間（トレンチ溝１０ａ間の所定の領域）を除去する。このエッチングにおいては、図５（ｂ）に示すように、溝部１３ａが形成された箇所を、Ｎ＋型ソース領域１４の上面から下面の間の深さであって、溝部１３ａ側のＮ＋型ソース領域１４を除去するように行う。すなわち、前述の溝部１３ａを形成する際のエッチングに比べて、そのエッチングの深さが浅くなるとともに、エッチングの領域（幅）が広くなるように、エッチングを行う。これにより、溝部１３ａの端部に、溝部１３ａの溝深さが浅くなる段差部１３ｂが形成される。また、高濃度領域１４ａと低濃度領域１４ｂとを有し、溝部１３ａ及び段差部１３ｂの形状に応じた段差が形成されたＮ＋型ソース領域１４が形成される。さらに、トレンチ溝１０ａ内のゲート電極３０を覆うように層間絶縁膜４０が形成される。
【００４７】
このように、トレンチ溝１０ａ間の所定の領域をエッチングして溝部１３ａを形成した後、そのエッチングの深さが浅くなるとともに、エッチングの領域（幅）が広くなるように、エッチングを行って段差部１３ｂを形成しているので、一般にクラックが生じやすいＮ＋型ソース領域１４の溝部１３ａ側にクラックが生じにくくなる。また、溝部１３ａの形成によりＮ＋型ソース領域１４の溝部１３ａ側にクラックが生じても、段差部１３ｂの形成の際に、このクラックを除去することができる。さらに、溝部１３ａをトレンチ溝１０ａから離れたところに形成しているので、溝部１３ａ近傍にクラックが生じにくくなる。このため、溝部１３ａ近傍にクラックが生じにくい、安定した品質のＭＯＳＦＥＴ１を製造することができる。
【００４８】
また、トレンチ溝１０ａ形成時に製造誤差が生じても、段差部１３ｂの形成において、この製造誤差を補正することができる。このため、ＭＯＳＦＥＴ１の特性のばらつきを緩和することができる。
【００４９】
続いて、半導体基板１０の上面に、例えば、スパッタリングによりアルミニウム膜等から構成されるソース電極５０を形成する。また、半導体基板１０の下面に、例えば、スパッタリングによりアルミニウム膜等から構成されるドレイン電極６０を形成する。これにより、図１に示した構成のＭＯＳＦＥＴ１が形成される。
【００５０】
以上説明したように、本実施の形態によれば、トレンチ溝１０ａ間に溝部１３ａが形成され、さらに溝部１３ａの端部に段差部１３ｂが形成されているので、溝部１３ａ近傍にクラックが生じにくい、安定した品質のＭＯＳＦＥＴ１を製造することができる。
【００５１】
なお、本発明は、上記の実施の形態に限らず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施の形態について説明する。
【００５２】
上記実施の形態では、溝部１３ａの溝側面にＮ＋型ソース領域１４が露出する場合を例に本発明を説明したが、Ｎ＋型ソース領域１４と溝部１３ａとが当接せず、溝部１３ａの溝側面にＮ＋型ソース領域１４が露出していなくてもよい。
【００５３】
上記実施の形態では、イオン注入法により、トレンチ溝１０ａの開口に沿ってＮ型不純物（例えば、リン）を導入してＮ＋型ソース領域１４を形成した場合を例に本発明を説明したが、例えば、Ｐ型チャネル領域１３上面の全面にＮ型不純物を導入してＮ＋型ソース領域１４を形成してもよい。この場合にも、溝部１３ａを形成する際にトレンチ溝１０ａの開口から遠い箇所のＮ＋型ソース領域１４がエッチングされ、トレンチ溝１０ａの開口付近にＮ＋型ソース領域１４が形成される。また、トレンチ溝１０ａの開口に沿ってＮ型不純物を導入し、層間絶縁膜４０ａを形成した後、アニール処理を行い、Ｎ＋型ソース領域１４を形成してもよい。さらに、トレンチ溝１０ａの開口に沿ってＰ型チャネル領域１３にＮ型不純物を導入するのではなく、イオン注入法等により層間絶縁膜４０ａにＮ型不純物した後にアニール処理を行い、Ｎ＋型ソース領域１４を形成してもよい。
【００５４】
上記実施の形態では、半導体基体１０がＮ＋型ドレイン領域１１と、Ｎ型ドレイン領域１２と、Ｐ型チャネル領域１３と、Ｎ＋型ソース領域１４とを備えている場合を例に本発明を説明したが、これらの導電型を反対に構成してもよい。
【００５５】
上記実施の形態では、半導体素子としてＭＯＳＦＥＴ１の場合を例に本発明を説明したが、トレンチゲート構造を有する半導体素子であればよく、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２】図１のトレンチ溝付近の拡大図である。
【図３】図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】従来のＭＯＳＦＥＴの構成を示す断面図である。
【図７】図６に示すＭＯＳＦＥＴの製造工程を示す断面図である。
【符号の説明】
【００５７】
１  ＭＯＳＦＥＴ
１０  半導体基板
１０ａ  トレンチ溝
１１  Ｎ＋型ドレイン領域
１２  Ｎ型ドレイン領域
１３  Ｐ型チャネル領域
１３ａ  溝部
１３ｂ  段差部
１４  Ｎ＋型ソース領域
２０  ゲート絶縁膜
３０  ゲート電極
４０  層間絶縁膜
５０  ソース電極
６０  ドレイン電極
【図１】
2006140263.tif 000003
【図２】
2006140263.tif 000004
【図３】
2006140263.tif 000005
【図４】
2006140263.tif 000006
【図５】
2006140263.tif 000007
【図６】
2006140263.tif 000008
【図７】
2006140263.tif 000009