(57)【要約】      （修正有）【課題】既存の金属配線パターンマスクを用いてダマシン工程を実施しながら層間絶縁膜の幅を最大限確保し、金属配線間の間隔を広めて相互干渉を防止することにより、半導体素子の誤動作を防止することが可能な半導体素子の金属配線形成方法を提供する。【解決手段】絶縁膜１１〜１４の形成された半導体基板を提供する段階と、金属配線パターンマスクを用いたエッチング工程によって前記絶縁膜をパターニングして溝を形成するが、前記エッチング工程の際に発生するポリマーの量を制御し、パターニングされる前記絶縁膜の上部コーナー部位にラウンディング(rounding)１６を形成する段階と、前記溝が埋め込まれるように金属配線を形成する段階と、このラウンディング部が除去されるようにＣＭＰ工程により全体構造上部を平坦化する段階を含む。【選択図】図２
2006032912.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）絶縁膜の形成された半導体基板を提供する段階と、
（ｂ）金属配線パターンマスクを用いたエッチング工程によって前記絶縁膜をパターニングして溝を形成するが、前記エッチング工程の際に発生するポリマーの量を制御し、パターニングされる前記絶縁膜の上部コーナー部位にラウンディング(rounding)を形成する段階と、
（ｃ）前記溝が埋め込まれるように金属配線を形成する段階とを含むことを特徴とする半導体素子の金属配線形成方法。
【請求項２】
前記エッチング工程は、
前記金属配線パターンマスクを用い、ＣｘＦｙガスとＣＨ２Ｆ２ガスの混合された混合ガスを用いて前記絶縁膜の上部コーナー部位にラウンディングが形成されるように一部をパターニングする第１段階と、
前記金属配線パターンマスクを用い、ＣｘＦｙガス、ＣＨ２Ｆ２ガス及びＯ２ガスを用いて前記絶縁膜を完全にパターニングする第２段階とを含むことを特徴とする請求項１に記載の半導体素子の金属配線形成方法。
【請求項３】
前記第１段階で、エッチング角度は４０°〜７０°であることを特徴とする請求項２に記載の半導体素子の金属配線形成方法。
【請求項４】
前記第２段階で、エッチング角度は６０°〜８０°であることを特徴とする請求項２に記載の半導体素子の金属配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の金属配線形成方法に係り、特に、金属配線間の間隔を広くして相互干渉を防止することにより、半導体素子の誤動作を防止することが可能な半導体素子の金属配線形成方法に関するものである。
【背景技術】
【０００２】
従来では、ダマシン(damascene)工程によって層間絶縁膜をエッチングして金属配線、例えばビットラインを形成する。ところが、ビットライン形成工程の際にフォトマスク(photomask)装備の限界によって層間絶縁膜の間隔を所望するだけ広くすることができなかった。これにより、隣接したビットライン間の間隔が十分確保できなくて相互干渉が発生し、半導体素子の誤動作の原因にもなる。最近は、これを防止するために、層間絶縁膜のエッチング後に酸化膜スペーサを形成して層間絶縁膜の間隔を広めていたが、蒸着工程及び全面エッチング工程が追加されてコストアップ及びＴＡＴ(TurnAround Time)の増加をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明は、かかる問題点を解決するために創案されたもので、その目的は、既存の金属配線パターンマスクを用いてダマシン工程を実施しながら層間絶縁膜の幅を最大限確保し、金属配線間の間隔を広めて相互干渉を防止することにより、半導体素子の誤動作を防止することが可能な半導体素子の金属配線形成方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明のある側面によれば、絶縁膜の形成された半導体基板を提供する段階と、金属配線パターンマスクを用いたエッチング工程によって前記絶縁膜をパターニングして溝を形成するが、前記エッチング工程の際に発生するポリマーの量を制御し、パターニングされる前記絶縁膜の上部コーナー部位にラウンディング(rounding)を形成する段階と、前記溝が埋め込まれるように金属配線を形成する段階とを含む、半導体素子の金属配線形成方法が提供される。
【発明の効果】
【０００５】
本発明によれば、金属配線を形成するためのエッチング工程の際にポリマーを生成させ、絶縁膜の上部コーナー部位にラウンディングを形成した後、残り部分（すなわち、側壁部位）はほぼ垂直にエッチングし、金属配線パターンマスクの大きさと関係なくパターニングされた絶縁膜の幅を最大限減少させることにより、隣接した金属配線間の間隔を最大限広めることができる。これにより、隣接した金属配線間の相互干渉を防止することができる。
【０００６】
また、本発明によれば、別途の金属配線パターンマスクを製作する必要なく、既存のパターンマスクをそのまま使用することにより、コストダウン及び製造時間を短縮させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。図面上において、各層の厚さまたは大きさは説明の便宜及びお明確性のために誇張されることもあり、同一の符号は同一の要素を示す。
【０００８】
図１〜図６は本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。以下で、開示される「上」または「上部」は、該当層の上または上部であり、あるいは所定の層が介在された上または上部である。
【０００９】
図１を参照すると、まず、前処理洗浄工程によって洗浄された半導体基板１０を提供する。前記前処理洗浄工程は、ＤＨＦ(Diluted HF)で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）で実施し、或いはＢＯＥ(BufferOxide Etchant)で洗浄した後ＳＣ−１で順次実施することができる。
【００１０】
その後、半導体基板１０上には、所定の半導体構造物層（図示せず）を形成する。ここで、半導体構造物層はトランジスタ(transistor)、メモリセル(memory cell)、キャパシタ(capacitor)、接合層、導電層、絶縁層及び配線の少なくとも一つを含むことができる。
【００１１】
その次、半導体構造物層には絶縁膜１１（以下「第１層間絶縁膜」という）を蒸着する。ここで、第１層間絶縁膜１１はＳｉＯ２系列の酸化物からなり、あるいはＣ、Ｆ、Ｂ、Ｐ及びＩｎなどの不純物を含んだ酸化物からなる。言い換えれば、ＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＰＳＧ(Phophorus Silicate Glass)、ＵＳＧ(Un-dopedSilicate Glass)、ＦＳＧ(Fluorinated Silicate Glass)またはＳｉＯ２膜であり、或いはＳｉＯ２に水素、フッ素または炭素などが結合した酸化膜である。また、絶縁膜１１は、前記物質が単一膜で形成されるか、或いは少なくとも２層以上積層された複合構造で形成される。
【００１２】
その後、第１層間絶縁膜１１は平坦化工程によって平坦化できるが、この際、前記平坦化工程はＣＭＰ(Chemical Mechanical Polishing)法で行うことが好ましい。
【００１３】
次に、第１層間絶縁膜１１上に絶縁膜１２（以下「第２層間絶縁膜」という）を蒸着する。ここで、第２層間絶縁膜１２は、第１層間絶縁膜１１と同一の物質で形成でき、その他にＳＯＧ(Spin On Glass)膜、ＰＥＴＥＯＳ(Plasma Enhanced Tetra Ethyle Ortho Silicate)膜またはＨＤＰ(HighDensity Plasma)酸化膜で形成できる。
【００１４】
その後、第２層間絶縁膜１２はＣＭＰ法の平坦化工程によって平坦化できる。
【００１５】
次いで、第２層間絶縁膜１２上にエッチング停止層(etch stop layer)１３を蒸着する。ここで、エッチング停止層１３は、酸化膜とエッチング選択比の高い窒化膜または酸化窒化膜で形成できる。例えば、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、ＷＢＮ及びＳｉＯＮのいずれか一つで形成できる。これらはＰＶＤ(PhysicalVapor Chemical Vapor Deposition)、ＣＶＤ(Chemical Vapor Deposition)またはＡＬＤ(AtomicLayer Deposition)法で蒸着できる。また、エッチング停止層１３は２００Å〜７００Åの厚さにする。
【００１６】
その後、エッチング停止層１３上に絶縁膜１４（以下「第３層間絶縁膜」という）を蒸着する。ここで、第３層間絶縁膜１４は第１または第２層間絶縁膜１１、１２と同一の物質で形成できる。
【００１７】
次に、第３層間絶縁膜１４はＣＭＰ法の平坦化工程によって平坦化できる。
【００１８】
図２を参照すると、第３層間絶縁膜１４上にフォトレジスト（図示せず）を塗布した後、フォトマスクを用いた露光及び現像工程を行ってフォトレジストパターン１５を形成する。ここで、フォトレジストパターン１５は、金属配線（例えば、ビットライン）を定義するためのパターンマスクであって、一般的なパターンマスクと同一である。
【００１９】
その後、フォトレジストパターン１５を用いたエッチング工程を行って第３層間絶縁膜1４をパターニングする。これにより、エッチング停止層１３の上部面が露出される。この際、前記エッチング工程は、エッチング角度をお互い異なるようにするために、第１及び第２段階からなる。第１段階は、多量のカーボン系列のポリマーを発生させるために、エッチング角度が４０°〜７０°となるように行う。これにより、図示した符号「１６」のように、ポリマーによってラウンディング(rounding)が形成される。第２段階は、エッチング角度が６０°〜８０°となるように行う。そして、前記エッチング工程の際、第３層間絶縁膜１４とエッチング停止層１３間のエッチング選択比が少なくとも１５：１となるようにして、第３層間絶縁膜１４のエッチングに対する５０％オーバーエッチングの際にもエッチング停止層１３が完全に除去されないように行うことが好ましい。また、前記第１段階では、エッチングターゲットを５００Å〜１０００Å程度の厚さにする。
【００２０】
一方、前記エッチング角度は、第３層間絶縁膜１４の上部表面を基準とする角度であって、上部表面のエッチング角度は０°となり、上部表面に垂直な場合、そのときのエッチング角度は９０°となる。
【００２１】
前述したように、前記エッチング工程の際にポリマーを発生させてエッチング角度を制御するが、前記ポリマーの量はエッチングガスとして用いられるＣｘＦｙ（ここで、ｘ、ｙは０または自然数）ガスとＣＨ２Ｆ２ガスの混合比に応じて制御される。言い換えれば、ＣｘＦｙガスとＣＨ２Ｆ２ガスのプラズマ形成の際にＣ−Ｈ−Ｆ系列のポリマーが発生するが、このポリマーの量は、ＣＨ２Ｆ２ガスの比が増加するほど多くなる。ポリマーの量が多くなるほど、エッチング角度は小さくなる。
【００２２】
これにより、前記第１及び第２段階では、ＣｘＦｙガスとＣＨ２Ｆ２ガスを用いて行うが、第２段階ではポリマーの生成を抑制させるためにＯ２ガスを加えて行う。
【００２３】
このように、一般に使用されるフォトレジストパターン１５を用いてもエッチング工程によってポリマーを形成させることにより、金属配線（図５及び図６の「１８」参照）が蒸着される溝（図３の「１７」参照）の幅を最大限減少させることができる。しかも、このような溝１７の幅は、エッチング工程の際にエッチングガスの混合比によって制御可能である。ここで、溝１７はコンタクトホール(contact hole)、ビアホール(via hole)またはトレンチ(trench)のいずれか一つである。例えば、デュアルダマシンまたはシングルダマシン工程で行う場合、溝１７はトレンチになる。
【００２４】
図３を参照すると、エッチング工程を行ってエッチング停止層１３を除去する。この際、第２層間絶縁膜１２が部分エッチングできる。これにより、溝１７が形成される。一方、エッチング停止層１３をエッチングするためのエッチング工程の他に、別途のエッチング工程を行って第２層間絶縁膜１２をエッチングすることができるが、この場合、エッチングターゲットは３００Å〜７００Åの厚さにする。
【００２５】
その後、ストリップ(strip)工程を行ってフォトレジストパターン１５を除去する。
【００２６】
図４を参照すると、溝１７が埋め込まれるように全体構造上部に金属層１８を蒸着する。ここで、金属層１８はＷ、Ａｌ、Ｔｉ及びＣｕのいずれか一つの物質で形成することができる。このような金属層１８の蒸着方法としては、ＰＶＤ、ＣＶＤ、ＡＬＤ法などが適用できる。
【００２７】
図５を参照すると、ＣＭＰ工程を行って、金属層１８を含む全体構造上部を平坦化する。この際、ＣＭＰ工程は、図２においてエッチング工程の際に形成されたラウンディング部位が除去されるように行う（図示した「Ａ」の厚さだけ）。このＣＭＰ工程によって、第２層間絶縁膜１４の上部は３００Å〜６００Å程度の厚さだけ除去される。これにより、溝１７の埋め込まれた金属配線が形成される。ここで、金属配線は、半導体メモリ素子（例えば、ＤＲＡＭ、ＦＬＡＳＨ、ＳＲＡＭ、ＤＤＲＡＭなど）のビットライン、ワードラインまたはソースラインとして機能することができる。
【００２８】
以下では、前述した本発明の好適な実施例に係る半導体素子の金属配線形成方法によって形成された金属配線間の間隔と、一般的な半導体素子の金属配線形成方法によって形成された金属配線間の間隔を比較例によって比較する。
【００２９】
図６は本発明の好適な実施例に係る半導体素子の金属配線形成方法によって形成された金属配線を示す断面図、図７は一般的な半導体素子の金属配線形成方法（すなわち、金属配線の形成される第３層間絶縁膜部位を垂直にパターニングする方法）をによって形成された金属配線を示す断面図である。図７に示した参照番号「１１０」は半導体基板であり、「１１１」は第１層間絶縁膜、「１１２」は第２層間絶縁膜、「１１３」はエッチング停止層、「１１４」は第３層間絶縁膜、「１１８」は金属配線である。
【００３０】
図６及び図７を参照すると、図６に示すように、本発明の好適な実施例に係る金属配線形成方法によって形成された金属配線間の間隔（Ｗ２＋Ｗ１＋Ｗ１）が、図７に示されているように、一般的な方法で形成された金属配線間の間隔Ｗ２より広いことが分かる。
【００３１】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解するであろう。
【図面の簡単な説明】
【００３２】
【図１】本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。
【図２】本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。
【図３】本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。
【図４】本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。
【図５】本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。
【図６】本発明の好適な実施例に係る半導体素子の金属配線形成方法を説明するために示した断面図である。
【図７】一般的な半導体素子の金属配線形成方法によって形成された半導体素子の金属配線を示した断面図である。
【符号の説明】
【００３３】
１０    半導体基板
１１    第１層間絶縁膜
１２    第２層間絶縁膜
１３    エッチング停止層
１４    第３層間絶縁膜
１５    フォトレジストパターン
１７    溝
１８    金属層
【図１】
2006032912.tif 000003
【図２】
2006032912.tif 000004
【図３】
2006032912.tif 000005
【図４】
2006032912.tif 000006
【図５】
2006032912.tif 000007
【図６】
2006032912.tif 000008
【図７】
2006032912.tif 000009