(57)【要約】【課題】  半導体装置の中間電位生成回路の起動時の動作の不具合を改善する。【解決手段】  バイアス発生回路２２は、電源電圧ＶＤＤが第１の基準電圧未満のとき、バイアス電圧Ｖbiasとして接地電位を供給し、キャパシタＣ１，Ｃ２の中間電位を接地電位に設定する。電源電圧ＶＤＤが第１の基準電圧以上となったら、バイアス電圧Ｖbiasとして電源電圧ＶＤＤを供給する。バイアス電圧Ｖbiasが第２の基準電圧以上となったなら、昇圧電源回路１１の電源電圧ＶＰＰを分圧した電圧をバイアス電圧ＶbiasとしてキャパシタＣ１とＣ２の接続点に供給する。【選択図】図１
2006066018.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、
直列に接続された少なくとも２個の第１及び第２のキャパシタと、
起動時に前記２個のキャパシタの接続点の中間電位を接地電位または負電位に設定し、前記第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点の中間電位として前記第１の電源電圧を供給し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上となったとき、前記昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を、前記第１及び第２のキャパシタの接続点の中間電位として供給するバイアス供給回路とを備える半導体装置の中間電位生成回路。
【請求項２】
第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、
直列に接続され、一方の端子が第２の電源電圧に接続され、他方の端子が接地または負電位に接続された少なくとも２個の第１及び第２のキャパシタと、
第１の電源電圧が第１の基準電圧より低いとき、前記第１及び第２のキャパシタの接続点に接地電位または負電位を供給し、第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点に中間電位として第１の電源電圧を供給し、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路を駆動させ、該昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を前記第１のキャパシタと前記第２のキャパシタの接続点に中間電位として供給するバイアス供給回路とを備える半導体装置の中間電位生成回路。
【請求項３】
前記バイアス供給回路は、第１の電源電圧が第１の基準電圧より低いとき、前記第１及び第２のキャパシタの接続点を接地電位または負電位に接続する第１のスイッチ手段と、前記第１及び第２のキャパシタの電源側の端子に第１の電源電圧を供給する第２のスイッチ手段と、第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給する第３のスイッチ手段と、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路から出力される第２の電源電圧から得られ所定の電圧を前記第１及び第２のキャパシタの接続点に供給するバイアス電圧生成回路とを有する請求項１または２記載の半導体装置の中間電位生成回路。
【請求項４】
前記バイアス供給回路は、第１の電源電圧が第１の基準電圧以上か否かを判定し、第１の電源電圧が第１の基準電圧未満であると判定したときには、前記第１及び第２のキャパシタの接続点に接地または負電位を供給させる信号を出力し、第１の電源電圧が第１の基準電圧以上であると判定したときには、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給させる信号を出力する第１の判定回路と、前記第１及び第２のキャパシタの接続点の電圧が第２の基準電圧以上か否かを判定し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上と判定したときには、前記昇圧電源回路から出力される電圧から得られる所定の電圧を前記第１及び第２のキャパシタの接続点に供給させる信号を出力する第２の判定回路とを有する請求項１または２記載の半導体装置の中間電位生成回路。
【請求項５】
前記第１の基準電圧と第２の基準電圧を第２の電源電圧の約半分の値に設定した請求項１乃至４のいずれか１項に記載の半導体装置の中間電位生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の中間電位生成回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（ランダムアクセスメモリ）等の半導体装置においては、電源電圧の変動を抑えるために電源線と接地線との間にデカップリングキャパシタを設けることが一般に行われる。このデカップリングキャパシタをＤＲＡＭのメモリセルに使用されるスタック型キャパシタで形成することが考えられている。
【０００３】
例えば、特許文献１には、複数のメモリセルキャパシタを分離して配置することで面積効率の優れた容量素子を実現することが記載されている。
また、特許文献２には、ＤＲＡＭ電源として、低い電圧限界を有するアレイコンデンサを直列接続した電源回路にバイアス電圧を供給するバイアス回路について記載されている。
【０００４】
ところで、スタックキャパシタを直列に接続して大きな容量を実現する電源回路においては、キャパシタに印加される電圧が制限値を超えないようにするために、キャパシタの接続点に一定の中間電位を与える回路を設けている。
【０００５】
図１３は、従来の半導体装置の電源回路の回路図である。図１３において、昇圧電源回路１１は、電圧ＶＤＤを昇圧して内部回路１２に供給する電源電圧ＶＰＰを生成する。
キャパシタＣ１，Ｃ２は直列に接続されており、Ｃ１の上側の端子に電源電圧ＶＰＰが供給され、キャパシタＣ１とキャパシタＣ２の接続点にバイアス電圧Ｖbiasが供給され、キャパシタＣ２の下側の端子は接地されている。
【０００６】
ｎチャネルＭＯＳトランジスタＴＲ１とｐチャネルＭＯＳトランジスタＴＲ２が縦続接続され、両者の接続点の電圧がバイアス電圧ＶbiasとしてキャパシタＣ１，Ｃ２の接続点に供給される。
【０００７】
ＭＯＳトランジスタＴＲ１のゲートには、直列に接続された抵抗Ｒ１０、Ｒ１１、Ｒ１２の内の抵抗Ｒ１１とＲ１２の接続点の電圧Ｖreflが印加され、ＭＯＳトランジスタＴＲ２のゲートには、抵抗Ｒ１０とＲ１１の接続点の電圧Ｖrefhが印加されている。
【０００８】
従って、昇圧電源回路１１から出力される電源電圧ＶＰＰと、抵抗Ｒ１０と抵抗Ｒ１１の直列抵抗と、抵抗Ｒ１２の抵抗比で決まる電圧の下限値Ｖreflより、バイアス電圧ＶbiasにＭＯＳトランジスタＴＲ１のしきい値電圧Ｖthを加算した電圧の方が低いときには、ＭＯＳトランジスタＴＲ１がオンしてキャパシタＣ２が充電される。
【０００９】
他方、電源電圧ＶＰＰと、抵抗Ｒ１０と、抵抗Ｒ１１とＲ１２の直列抵抗の抵抗比で決まる電圧の上限値Ｖrefhより、バイアス電圧ＶbiasにＭＯＳトランジスタＴＲ２のしきい値電圧Ｖthを加算した電圧の方が高いときには、ＭＯＳトランジスタＴＲ２がオンしてキャパシタＣ２が放電する。
【００１０】
上記のような動作が繰り返されてキャパシタＣ１，Ｃ２の中間電位が上限値と下限値の範囲に制御される。
図１４は、ＭＯＳトランジスタトランジスタＴＲ３，ＴＲ４の前段のコンパレータＣＰ１，ＣＰ２により、電圧の上限値Ｖrefh、下限値Ｖreflと、バイアス電圧Ｖbiasとを比較する回路を示している。以下の説明では、図１３の回路と同じ部分には同じ符号を付けそれらの説明は省略する。
【００１１】
図１４においては、電源ＶＤＤと接地間にＭＯＳトランジスタを縦続接続し、上段にｐチャネルＭＯＳトランジスタＴＲ３を、下段にｎチャネルＭＯＳトランジスタＴＲ４を配置してある。
【００１２】
電圧の下限値Ｖreflは、コンパレータＣＰ１の反転入力端子に入力し、上限値Ｖrefhは、コンパレータＣＰ２の反転入力端子に入力している。
コンパレータＣＰ１、ＣＰ２の非反転入力端子には、バイアス電圧Ｖbiasを抵抗Ｒ２０とＲ２１で分圧した電圧が入力している。
【００１３】
この回路の動作も基本的には、図１３の回路と同様であり、抵抗Ｒ２０とＲ２１で分圧された電圧が上限値と下限値の範囲に入るようにバイアス電圧Ｖbiasが制御される。
【特許文献１】特開平１０−１２８３８号公報
【特許文献２】特許第３３９９５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ここで、図１３の中間電位生成回路の起動時の動作を図１５を参照して説明する。通常、抵抗Ｒ１０、Ｒ１１、Ｒ１２は、定常動作時の消費電力を減らすために抵抗値の大きなものが使用される。その為、時定数が大きくなり、電源電圧の立ち上がり時に抵抗Ｒ１０、Ｒ１１、Ｒ１２の分圧比で決まる電圧Ｖrefh、Ｖreflが設計した値に達するまで一定の時間がかかる。
【００１５】
それ故、キャパシタＣ２の電位の上昇カーブの傾きは、図１５に示すように電圧Ｖrefh、Ｖreflの上昇カーブの傾きより大きくなるので（期間Ｔ１）、キャパシタＣ１，Ｃ２の中点電位であるバイアス電圧Ｖbiasが電圧の上限値Ｖrefhより大きくなる場合がある。
【００１６】
バイアス電圧Ｖbiasが上限値Ｖrefhより大きくなると、キャパシタＣ２の電荷を放電するような制御が行われバイアス電圧Ｖbiasが減少する（期間Ｔ２）。
その後、バイアス電圧Ｖbiasが下限値Ｖreflより低くなると、キャパシタＣ２の充電が再開される。
【００１７】
このように電源電圧の立ち上がり時に、キャパシタＣ２の放電が行われるために、キャパシタＣ１，Ｃ２の中間電位が目標とする電圧に達するまでに時間がかかるという問題点があった。
【００１８】
さらに、電源電圧ＶＰＰが目標とする値ＶＰＰ targetに達した後に、バイアス電圧Ｖbiasが低下した場合、昇圧電源回路１１は、キャパシタＣ１の電位を持ち上げるようにキャパシタＣ１を充電する。その後、バイアス電圧Ｖbiasが上昇してキャパシタＣ１，Ｃ２の中間電位が上昇すると、そのときキャパシタＣ２の両端の電圧は通常より高くなっているのでキャパシタＣ１とＣ２の両端の電圧ＶＰＰは、目標とする電圧ＶＰＰ tagetより高くなってしまう（期間Ｔ４）。
【００１９】
大容量のキャパシタを使用する電源回路ではリーク電流を抑えてあるので電源電圧ＶＰＰはすぐには下がらない。
キャパシタＣ１，Ｃ２の両端の電源電圧ＶＰＰは、半導体装置の内部回路に供給されているので、電源電圧ＶＰＰが目標値より高くなり過ぎると半導体装置の内部回路の信頼性に影響する。
【００２０】
さらに、図１３及び図１４に示す従来の回路は、起動時から昇圧電源回路１１が動作しているので、電源電圧ＶＤＤが低いところから昇圧動作が行われるために消費電流が増大し、携帯端末装置等の電池で駆動される装置に使用した場合、電池電圧が低下し、それによりシステムの動作に不具合が生じるという問題点もあった。
【００２１】
本発明の課題は、直列接続されたキャパシタの中間電位を生成する中間電位生成回路の起動時の不具合を改善することである。
【課題を解決するための手段】
【００２２】
本発明の中間電位生成回路は、第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、直列に接続された少なくとも２個の第１及び第２のキャパシタと、起動時に前記２個のキャパシタの接続点の中間電位を接地電位または負電位に設定し、前記第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点の中間電位として前記第１の電源電圧を供給し、前記第１及び第２のキャパシタの中間電位が第２の基準電圧以上となったとき、前記昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を、前記第１及び第２のキャパシタの接続点の中間電位として供給するバイアス供給回路とを備える。
【００２３】
この発明によれば、電源電圧の立ち上がりから安定するまでの間、キャパシタの中間電位を目標とする適正な電圧に制御することができる。
本発明の他の半導体装置の中間電位生成回路は、第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、直列に接続され、一方の端子が第２の電源電圧に接続され、他方の端子が接地または負電位に接続された少なくとも２個の第１及び第２のキャパシタと、第１の電源電圧が第１の基準電圧より低いとき、前記第１及び第２のキャパシタの接続点に接地電位または負電位を供給し、第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点に中間電位として第１の電源電圧を供給し、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路を駆動させ、該昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を前記第１のキャパシタと前記第２のキャパシタの接続点に中間電位として供給するバイアス供給回路とを備える。
【００２４】
この発明によれば、電源電圧の立ち上がりから安定するまでの間、キャパシタの中間電位を適正な値に制御することができる。さらに、中間電位が所定値に上昇するまでは、昇圧電源回路を起動させないので、電源電圧が低い状態で昇圧電源回路が昇圧動作を行うことにより消費電流が増大して、電池等で駆動される装置の電源電圧が低下するのを防止できる。
【００２５】
本発明の半導体装置の中間電位生成回路の他の態様は、前記バイアス供給回路は、第１の電源電圧が第１の基準電圧より低いとき、前記第１及び第２のキャパシタの接続点を接地電位または負電位に接続する第１のスイッチ手段と、前記第１及び第２のキャパシタの電源側の端子に第１の電源電圧を供給する第２のスイッチ手段と、第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給する第３のスイッチ手段と、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を前記第１及び第２のキャパシタの接続点に供給するバイアス電圧生成回路とを有する。
【００２６】
このように構成することで、スイッチ手段を切り換えて第１及び第２のキャパシタの接続点に適正な中間電位を供給することができる。
上記の中間電位生成回路のバイアス供給回路は、第１の電源電圧が第１の基準電圧以上か否かを判定し、第１の電源電圧が第１の基準電圧未満であると判定したときには、前記第１及び第２のキャパシタの接続点に接地または負電位を供給させる信号を出力し、第１の電源電圧が第１の基準電圧以上であると判定したときには、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給させる信号を出力する第１の判定回路と、前記第１及び第２のキャパシタの接続点の電圧が第２の基準電圧以上か否かを判定し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上と判定したときには、前記昇圧電源回路から出力される電圧から得られる所定の電圧を前記第１及び第２のキャパシタの接続点に供給させる信号を出力する第２の判定回路とを有する。
【００２７】
このように構成することで、第１の判定回路により第１の電源電圧が第１の基準電圧以上か否かを判定し、その判定結果により第１及び第２のキャパシタの接続点に供給する電位を切り換えることができる。さらに、第２の判定回路により、第１及び第２のキャパシタの接続点の電圧が第２の基準電圧以上か否かを判定し、その判定結果により昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を第１及び第２のキャパシタの接続点に供給することができる。
【００２８】
本発明の中間電位生成回路のバイアス供給回路は、第１の電源電圧と接地電位または負電位との間に縦続接続された第１及び第２のＭＯＳトランジスタと、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路の出力電圧から得られる所定の電圧を前記第１及び第２のＭＯＳトランジスタのゲートに供給する第４のスイッチ手段とを有する。
【００２９】
前記第１の判定回路を半導体装置の電源電圧が所定値以下となったとき内部回路の動作を停止させるリセット回路と兼用する。
前記第２の基準電圧を、前記キャパシタの接続点の中間電位の下限値と等しくする
前記第１の基準電圧と第２の基準電圧を第２の電源電圧の約半分の値に設定する。
【００３０】
このように構成することで、第１及び第２のキャパシタの中間電位を第２の電源電圧の約１／２の値に制御することができる。
【発明の効果】
【００３１】
本発明によれば、電源電圧の立ち上がりから安定するまでの間、キャパシタの中間電位を適正な値に制御することができる。さらに、キャパシタの中間電位が第２の基準電圧に達したときに昇圧電源回路を起動させることで、半導体装置の電源電圧が低いときに昇圧電源回路が動作して消費電力が増加するのを防止できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面を参照しながら説明する。図１は、本発明の実施の形態の半導体装置の中間電位生成回路（電源回路）の回路図である。以下の説明で図１１の回路と同じ回路素子には同じ符号を付けてそれらの説明は省略する。
【００３３】
図１において、昇圧電源回路１１は、半導体装置の外部または内部で作成される電源電圧ＶＤＤ（第１の電源電圧）を昇圧して電源電圧ＶＰＰ（第２の電源電圧）を生成する回路である。昇圧電源回路１１は、例えば、昇圧式のスイッチングレギュレータ等からなる。
【００３４】
キャパシタＣ１，Ｃ２はスタック型のキャパシタからなり、キャパシタＣ１，Ｃ２は直列に接続されている。
バイアス制御回路（第１の判定回路）２１は、電源電圧ＶＤＤが第１の基準電圧以上か否かを判定し、電源電圧ＶＤＤが第１の基準電圧未満のときには、キャパシタＣ１とＣ２の接続点に接地電位または負電位を供給させるためのＶbiasＶss信号を出力する。また、電源電圧ＶＤＤが第１の基準電圧以上のときには、キャパシタＣ１とＣ２の接続点に中間電位として電源電圧ＶＤＤを供給させるためのＶbiasＶdd信号をバイアス発生回路２２に出力する。
【００３５】
バイアス発生回路２２は、電源電圧ＶＤＤが第１の基準電圧未満のとき、バイアス電圧Ｖbiasとして接地電位を供給し、キャパシタＣ１とＣ２の中間電位を接地電位に設定する。また、電源電圧ＶＤＤが第１の基準電圧以上となったとき、バイアス電圧Ｖbiasとして電源電圧ＶＤＤを供給する。
【００３６】
バイアスレベル検出回路（第２の判定回路）２３は、バイアス電圧Ｖbiasの電圧レベルを検出し、バイアス電圧Ｖbiasが第２の基準電圧以上となったことを検出したなら、ＶbiasＲＥＡＤＹ信号を昇圧電源回路１１に出力して昇圧電源回路１１を起動させると共に、ＶbiasＲＥＡＤＹ信号をバイアス発生回路２２に出力する。
【００３７】
バイアス発生回路２２は、アクティブなＶbiasＲＥＡＤＹ信号を受け取ると、昇圧電源回路１１から出力される電源電圧ＶＰＰを分圧して得られる所定の電圧をキャパシタＣ１とＣ２の接続点に供給する。
【００３８】
上記のバイアス制御回路２１とバイアス発生回路２２とバイアスレベル検出回路２３がバイアス供給回路に対応する。
図２はバイアス制御回路２１の回路図である。バイアス制御回路２１は、起動時に電源電圧ＶＤＤが基準電圧Ｖｏｎ１（第１の基準電圧）以上となったか否かを判定するチップリセット回路（スタータ回路）３１と、そのチップリセット回路３１の判定結果に基づいて所定の電圧レベルのＶbiasＶss信号、ＶbiasＶdd信号等を出力する信号出力回路３２とからなる。
【００３９】
チップリセット回路３１は、電源ＶＤＤと接地間に直列に接続された抵抗Ｒ３１とＲ３２と、ｎチャネルＭＯＳトランジスタＴＲ１１と、電源ＶＤＤとＭＯＳトランジスタＴＲ１１のドレインとの間に接続された抵抗Ｒ３３と、電源ＶＤＤと接地間に縦続接続され、ゲートが互いに接続されたｐチャネルＭＯＳトランジスタＴＲ１２及びｎチャネルＭＯＳトランジスタＴＲ１３とからなる。
【００４０】
信号出力回路３２は、ＭＯＳトランジスタＴＲ１２とＴＲ１３の接続点に接続されたインバータＩＮＶ１と、遅延回路３３と、インバータＩＮＶ１の出力に接続されたＩＮＶ２と、ＶbiasＲＥＡＤＹ信号と遅延回路３３の出力信号との排他論理和の否定を取るＸＮＯＲゲートＸＮＯＲ１とからなる。
【００４１】
図２のバイアス制御回路２１は、電源電圧ＶＤＤを抵抗Ｒ３１とＲ３２で分圧した電圧が、ＭＯＳトランジスタＴＲ１１のしきい値電圧未満のとき、ＭＯＳトランジスタＴＲ１１はオフとなり、ＭＯＳトランジスタＴＲ１３がオンとなり、インバータＩＮＶ１の入力電圧レベルは接地電位レベルとなる。従って、インバータＩＮＶ１の出力信号であるＶbiasＶss信号は電源電圧ＶＤＤレベルとなる。
【００４２】
このとき、インバータＩＮＶ２の出力信号であるＶppＶdd信号の電圧レベルは接地電位レベルとなる。なお、ＶppＶdd信号は、後述する図５のレベル変換回路４１に供給される信号である。
【００４３】
このとき、ＸＮＯＲゲートＸＮＯＲ１の出力信号は、遅延回路３３の入力信号が接地電位レベルで、後述するＶbiasＲＥＡＤＹ信号が接地電位レベルであるので、電源電圧ＶＤＤレベルとなる。
【００４４】
そして、電源電圧ＶＤＤを抵抗Ｒ３１とＲ３２で分圧した電圧が、ＭＯＳトランジスタＴＲ１１のしきい値電圧以上となると、ＭＯＳトランジスタＴＲ１１がオン、ＭＯＳトランジスタＴＲ１２がオンとなり、ＶbiasＶss信号は接地電位レベルとなる。電源電圧ＶＤＤを抵抗Ｒ３１とＲ３２で分圧した電圧がＭＯＳトランジスタＴＲ１１のしきい値電圧と等しくなったときの電圧が基準電圧Ｖｏｎ１（第１の基準電圧）に該当する。
【００４５】
ＭＯＳトランジスタＴＲ１２がオン、ＭＯＳトランジスタＴＲ１３がオフして、ＭＯＳトランジスタＴＲ１２とＴＲ１３の接続点の電位が電源電圧ＶＤＤレベルとなると、遅延回路３３からは遅延時間分経過した後、電源電圧ＶＤＤレベルの信号が出力される。その結果、ＸＮＯＲゲートＸＮＯＲ１からは、接地電位レベルのＶbiasＶdd信号が出力される。
【００４６】
すなわち、上記のバイアス制御回路２１により、電源電圧ＶＤＤが基準電圧Ｖｏｎ１未満のときには、接地電位レベルのＶbiasＶss信号と、電源電圧ＶＤＤレベルのＶbiasＶdd信号が出力される。そして、電源電圧ＶＤＤが基準電圧Ｖｏｎ１以上となると、電源電圧ＶＤＤレベルのＶbiasＶss信号と、接地電位レベルのＶbiasＶdd信号が出力される。
【００４７】
次に、図３は、バイアスレベル検出回路２３の回路図である。バイアスレベル検出回路２３は、例えば、コンパレータＣＰ３で構成されており、非反転入力端子にキャパシタＣ１とＣ２の接続点のバイアス電圧Ｖbiasが入力し、反転入力端子に基準電圧Ｖｏｎ２が入力している。
【００４８】
バイアスレベル検出回路２３は、バイアス電圧Ｖbiasが基準電圧Ｖｏｎ２（第２の基準電圧）未満のときには、接地電位レベルのＶbiasＲＥＡＤＹ信号を昇圧電源回路１１及びバイアス発生回路２２に出力し、バイアス電圧Ｖbiasが基準電位Ｖｏｎ２以上のときには、電源電圧ＶＤＤレベルのＶbiasＲＥＡＤＹ信号を出力する。
【００４９】
ここで、図１の中間電位生成回路の動作を再度説明すると、バイアス発生回路２２は、電源電圧ＶＤＤが基準値Ｖｏｎ１未満で、ＶbiasＶss信号が電源電圧ＶＤＤレベルのときには、キャパシタＣ１とＣ２の接続点を接地電位にする。
【００５０】
そして、電源電圧ＶＤＤが上昇して基準電圧Ｖｏｎ１以上となり、ＶbiasＶss信号が接地電位レベルに変化すると、キャパシタＣ１とＣ２の接続点と接地電位との接続を切り離し、一定の遅延時間が経過してからキャパシタＣ１とＣ２の接続点に電源電圧ＶＤＤを供給する。
【００５１】
キャパシタＣ１とＣ２の接続点へ電源電圧ＶＤＤの供給を開始することでバイアス電圧Ｖbiasが上昇し、バイアス電圧Ｖbiasが基準電位Ｖｏｎ２以上となると、バイアスレベル検出回路２３から電源電圧ＶＤＤレベルのＶbiasＲＥＡＤＹ信号が出力される。
【００５２】
バイアスレベル検出回路２３から出力されるＶbiasＲＥＡＤＹ信号が電源電圧ＶＤＤレベルとなると、昇圧電源回路１１が起動し、そのときの電源電圧ＶＤＤを昇圧して得られる電圧ＶＰＰをバイアス発生回路２２に出力する。バイアス発生回路２２は、昇圧電源回路１１の出力電圧ＶＰＰを分圧して得られる所定の電圧（ＶＰＰの約１／２の電圧）をキャパシタＣ１とＣ２の接続点に中間電位として供給する。これにより、キャパシタＣ１とＣ２の接続点の電位が電源電圧ＶＰＰの約１／２の電圧に設定される。
【００５３】
次に、図４は、本発明の第１の実施の形態の中間電位生成回路の主要部の回路図である。
昇圧電源回路１１から出力される電源電圧ＶＰＰは、抵抗Ｒ１０の一端とキャパシタＣ１の電源側の端子と内部回路１２に供給されている。
【００５４】
抵抗Ｒ１０とＲ１１の接続点の電圧Ｖrefhは、スイッチＳＷ１を介してｐチャネルＭＯＳトランジスタＴＲ２のゲートに入力している。また、抵抗Ｒ１１とＲ１２の接続点の電圧Ｖreflは、スイッチＳＷ２を介してｎチャネルＭＯＳトランジスタＴＲ１のゲートに入力している。
【００５５】
スイッチＳＷ１及びＳＷ２は、ＶbiasＲＥＡＤＹ信号が電源電圧ＶＤＤレベルのときオンとなるスイッチである。これらのスイッチＳＷ１，ＳＷ２は、ＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが並列に接続されたトランスファーゲート等により実現される。
【００５６】
ＭＯＳトランジスタＴＲ２のゲートと源源電圧ＶＤＤとの間にはスイッチＳＷ３が接続され、ＭＯＳトランジスタＴＲ１のゲートと接地との間にはスイッチＳＷ４が接続されている。
【００５７】
スイッチＳＷ３及びＳＷ４は、ＶbiasＲＥＡＤＹ信号が接地電位レベルのときオンとなるスイッチである。
すなわち、バイアス電圧Ｖbiasが基準電圧Ｖｏｎ２未満のときには、スイッチＳＷ３とＳＷ４がオンとなり、ＭＯＳトランジスタＴＲ２のゲートが電源電圧ＶＤＤに接続され、ＭＯＳトランジスタＴＲ１のゲートが接地されてＭＯＳトランジスタＴＲ１，ＴＲ２が共にオフ状態となる。
【００５８】
キャパシタＣ１とＣ２の接続点と電源電圧ＶＤＤとの間にはＳＷ５が接続され、その接続点と接地との間にはスイッチＳＷ６が接続されている。さらに、昇圧電源回路１１の出力電圧である電源ＶＰＰと電源ＶＤＤとの間にはスイッチＳＷ７が接続されている。
【００５９】
スイッチＳＷ６は、ＶbiasＶss信号が電源電圧ＶＤＤレベルのときオンとなり、接地電位レベルのときオフとなるスイッチである。また、スイッチＳＷ５は、ＶbiasＶdd信号が電源電圧ＶＤＤレベルのときオフとなり、ＶbiasＶdd信号が接地電位レベルのときオンとなるスイッチである。
【００６０】
すなわち、電源電圧ＶＤＤが第１の基準電圧（Ｖｏｎ１）より低いときには、スイッチＳＷ６がオンとなり、キャパシタＣ１とＣ２の接続点は接地される。そして、電源電圧ＶＤＤが第１の基準電圧以上となるとスイッチＳＷ６がオフとなり、所定の遅延時間が経過してからスイッチＳＷ５がオンとなり、キャパシタＣ１とＣ２の接続点に電源電圧ＶＤＤが供給される。
【００６１】
さらに、キャパシタＣ１とＣ２の接続点の電位が第２の基準電圧（Ｖｏｎ２）以上となると、上述したスイッチＳＷ１及びＳＷ２がオンとなり、スイッチＳＷ３及びＳＷ４がオフとなり、昇圧電源回路１１の出力電圧ＶＰＰを抵抗Ｒ１０とＲ１１とＲ１２で分圧した電圧の上限値Ｖrefhと下限値Ｖreflの間に入るようにキャパシタＣ１とＣ２の接続点の電圧が制御される。
【００６２】
次に、図５は、本発明の第２の実施の形態の中間電位生成回路の主要部の回路図である。この第２の実施の形態は、図４の各スイッチをＭＯＳトランジスタ、あるいはトランスファーゲートに置き換えたものである。
【００６３】
抵抗Ｒ１０とＲ１１の接続点の電圧Ｖrefhは、ｐチャネルＭＯＳトランジスタＴＲ２１ａとｎチャネルＭＯＳトランジスタＴＲ２１ｂが並列に接続されたトランスファーゲート２１（以下、並列に接続された２個のＭＯＳトランジスタを総称してトランスファーゲートという）を介してＭＯＳトランジスタＴＲ２のゲートに供給されている。
【００６４】
抵抗Ｒ１１とＲ１２の接続点の電圧Ｖreflは、ｐチャネルＭＯＳトランジスタＴＲ２２ａとｎチャネルＭＯＳトランジスタＴＲ２２ｂが並列に接続されたトランスファーゲート２２を介してＭＯＳトランジスタＴＲ１のゲートに供給されている。
【００６５】
ＭＯＳトランジスタＴＲ２のゲートは、ｐチャネルＭＯＳトランジスタＴＲ２３を介して電源電圧ＶＤＤに接続されており、ＭＯＳトランジスタＴＲ２３のゲートには、enbz信号（ＶbiasＲＥＡＤＹ信号と同じ信号）が与えられている。
【００６６】
ＭＯＳトランジスタＴＲ１のゲートは、ｎチャネルＭＯＳトランジスタＴＲ２４を介して接地されており、ＭＯＳトランジスタＴＲ２４のゲートにはenbx信号（ＶbiasＲＥＡＤＹ信号を反転した信号）が与えられている。
【００６７】
キャパシタＣ１とＣ２の接続点は、ｐチャネルＭＯＳトランジスタＴＲ２５を介して電源ＶＤＤに接続され、そのＭＯＳトランジスタＴＲ２５のゲートにはＶbiasＶdd信号が与えられている。
【００６８】
また、キャパシタＣ１とＣ２の接続点は、ｎチャネルＭＯＳトランジスタＴＲ２６を介して接地され、そのＭＯＳトランジスタＴＲ２６のゲートにはＶbiasＶss信号が与えられている。
【００６９】
さらに、昇圧電源回路１１の出力電圧ＶＰＰは、ｐチャネルＭＯＳトランジスタＴＲ２７を介して電源電圧ＶＤＤに接続され、そのゲートにはレベル変換回路４１が接続されている。
【００７０】
レベル変換回路４１は、ＭＯＳトランジスタＴＲ２７のゲートに供給する電圧レベルを変換する回路である。バイアス制御回路２１から出力されるＶppＶdd信号の最大レベルは電源電圧ＶＤＤレベルであるので、電源電圧ＶＰＰが電源電圧ＶＤＤより高くなったときにｐチャネルＭＯＳトランジスタＴＲ２７をオフできるように、レベル変換回路４１は、出力電圧を電源電圧ＶＰＰレベルに変換してＭＯＳトランジスタＴＲ２７のゲートに供給する。
【００７１】
次に、図５の回路の動作を図６のタイミング図を参照して説明する。
最初に図６の時刻０〜時刻ｔ１（期間Ｔ１）の回路の動作を説明する。半導体装置を電源電圧ＶＤＤが０Ｖの状態から起動させると、バイアス制御回路２１のチップリセット回路３１により電源電圧ＶＤＤが基準電圧Ｖｏｎ１未満であることが検出されるので、信号出力回路３２から電源電圧ＶＤＤレベルのＶbiasＶss信号と、接地電位レベルのＶppＶdd信号と、電源電圧ＶＤＤレベルのＶbiasＶdd信号が出力される。
【００７２】
このとき、キャパシタＣ２はまだ充電されていないので、キャパシタＣ１とＣ２の接続点の電圧であるバイアス電圧Ｖbiasも基準電圧Ｖｏｎ２より低い。従って、このときバイアスレベル検出回路２３からは接地電位レベルのＶbiasＲＥＡＤＹ信号が出力される。
【００７３】
なお、この例では、基準電圧Ｖｏｎ１と基準電圧Ｖｏｎ２は、電源電圧ＶＰＰの約１／２の電圧に設定されている。基準電圧Ｖｏｎ１とＶｏｎ２を同一電圧でなく、異なる電圧に設定しても良い。
【００７４】
ＶbiasＲＥＡＤＹ信号とその反転信号は、図５のトランスファーゲートＴＲ２１、ＴＲ２２をオン、オフするためのenbz信号及びenbx信号として与えられている。
この場合、図５のｎチャネルＭＯＳトランジスタＴＲ２１ｂのゲートには、接地電位レベルのenbz信号が与えられ、ｐチャネルＭＯＳトランジスタＴＲ２１ａのゲートには、電源電圧ＶＤＤレベルのenbx信号が与えられるので、ＭＯＳトランジスタＴＲ２１ｂとＴＲ２１ａは両方ともオフ状態となる。
【００７５】
同様に、ｎチャネルＭＯＳトランジスタＴＲ２２ｂのゲートには接地電位レベルのenbz信号が与えられ、ｐチャネルＭＯＳトランジスタＴＲ２２ａのゲートには電源電圧ＶＤＤレベルのenbx信号が与えられるので、ＭＯＳトランジスタＴＲ２２ａとＴＲ２２ｂも両方ともオフ状態となる。
【００７６】
これにより、ＭＯＳトランジスタＴＲ１とＴＲ２のゲートは、昇圧電源回路１１から切り離される。
このとき、ＭＯＳトランジスタＴＲ２３のゲートには接地電位レベルのenbz信号が与えらるので、ＭＯＳトランジスタＴＲ２３がオン状態になる。これによりＭＯＳトランジスタＴＲ２のゲート電圧は電源電圧ＶＤＤレベルに確定される。
【００７７】
また、ＭＯＳトランジスタＴＲ２４のゲートには電源電圧ＶＤＤレベルのenbx信号が与えられるのでＭＯＳトランジスタＴＲ２４がオン状態になる。これによりＭＯＳトランジスタＴＲ１のゲート電圧は接地電位レベルに確定される。
【００７８】
さらに、ＶbiasＶdd信号とＶbiasＶss信号が電源電圧ＶＤＤレベルとなるので、ＭＯＳトランジスタＴＲ２５がオフ、ＭＯＳトランジスタＴＲ２６がオンとなり、キャパシタＣ１とＣ２の接続点は接地される。このときＶppＶdd信号は接地レベルとなり、ＭＯＳトランジスタＴＲ２７がオンするので電源電圧ＶＤＤによりキャパシタＣ１が充電される。
【００７９】
従って、電源電圧ＶＤＤが基準電圧Ｖｏｎ１より低い、図６のＴ１の期間は、キャパシタＣ１とＣ２の接続点は接地され、キャパシタＣ１の電源側の端子に電源電圧ＶＤＤが供給される。
【００８０】
次に、図６の時刻ｔ１〜ｔ２の間（期間Ｔ２）の回路の動作を説明する。
電源電圧ＶＤＤが上昇し、チップリセット回路３１により電源電圧ＶＤＤが基準電圧Ｖｏｎ１以上となったことが検出されると、信号出力回路３２から接地電位レベルのＶbiasＶss信号と、電源電圧ＶＤＤレベルのＶppＶdd信号が出力される（図６の時刻ｔ１）。これにより、ＭＯＳトランジスタＴＲ２６がオフ状態となり、キャパシタＣ１とＣ２の接続点が接地から切り離される。
【００８１】
遅延回路３３の遅延時間分経過した後（時刻ｔ２）、接地電位レベルのＶbiasＶdd信号が出力されと、ＭＯＳトランジスタＴＲ２５がオン状態となり、電源電圧ＶＤＤがキャパシタＣ１とＣ２の接続点に供給される。このとき、コンデンサＣ２はまだ充電されておらず、バイアス電圧Ｖbiasは基準電圧Ｖｏｎ２未満であるので、ＶbiasＲＥＡＤＹ信号は接地電位レベルのままとなる。
【００８２】
これにより、キャパシタＣ２が電源電圧ＶＤＤで充電され、キャパシタＣ１とＣ２の接続点の中間電位は電源電圧ＶＤＤまで徐々に上昇する。
次に、時刻ｔ２〜ｔ３の間（期間Ｔ３）の回路の動作を説明する。
【００８３】
キャパシタＣ２の電位が上昇し、バイアスレベル検出回路２３によりバイアス電圧Ｖbiasが基準電圧Ｖｏｎ２以上と判定されると、バイアスレベル検出回路２３から電源電圧ＶＤＤレベルのＶbiasＲＥＡＤＹ信号が出力される。
【００８４】
時刻ｔ３にＶbiasＲＥＡＤＹ信号が電源電圧ＶＤＤレベルに変化すると、そのＶbiasＲＥＡＤＹ信号により昇圧電源回路１１が起動される。同時にＶbiasＶdd信号が電源電圧ＶＤＤレベルとなり、ＭＯＳトランジスタＴＲ２５がオフ状態となってキャパシタＣ１とＣ２の接続点が電源電圧ＶＤＤから切り離される。
【００８５】
ＶbiasＲＥＡＤＹ信号が電源電圧ＶＤＤレベルのとき、enbz信号は電源電圧ＶＤＤレベル、enbx信号は接地電位レベルとなるので、ＭＯＳトランジスタＴＲ２１ａとＴＲ２１ｂがオン状態となる。また、ＭＯＳトランジスタＴＲ２２ａとＴＲ２２ｂもオン状態になる。このとき、ＭＯＳトランジスタＴＲ２３とＴＲ２４はオフ状態となる。
【００８６】
従って、昇圧電源回路１１で昇圧された電源電圧ＶＰＰと、抵抗Ｒ１０と、抵抗Ｒ１１とＲ１２の直列合成抵抗との分圧比とで決まる電圧ＶrefhがＭＯＳトランジスタＴＲ２のゲートに供給される。同時に、電源電圧ＶＰＰと、抵抗Ｒ１０とＲ１１の直列合成抵抗と抵抗Ｒ１２の分圧比とで決まる電圧Ｖreflが、ＭＯＳトランジスタＴＲ１のゲートに供給される。
【００８７】
これにより、キャパシタＣ１とＣ２の接続点のバイアス電圧Ｖbiasは、ＭＯＳトランジスタＴＲ１とＴＲ２により下限値Ｖreflと上限値Ｖrefhの間の電圧となるように制御される。
【００８８】
上述した第２の実施の形態の中間電位生成回路は、半導体装置の電源を０Ｖから起動させたとき、電源電圧ＶＤＤが基準電圧Ｖｏｎ１未満のときには、直列に接続された２個のキャパシタＣ１とＣ２の中間電位を接地電位（または負電位）に設定し、電源電圧ＶＤＤが基準電圧Ｖｏｎ１に達した時点で、キャパシタＣ１とＣ２の中間電位に電源電圧ＶＤＤを供給する。そして、キャパシタＣ１とＣ２の中間電位が第２の基準電圧Ｖｏｎ２に達した時点で、昇圧電源回路１１を起動させ、その昇圧電源回路１１で昇圧された電源電圧ＶＰＰから作成される所定の電圧をキャパシタＣ１とＣ２の中間電位として供給している。
【００８９】
この第２の実施の形態によれば、高抵抗の抵抗Ｒ１０，Ｒ１１，Ｒ１２を使用した場合でも、電源の起動時のキャパシタＣ１とＣ２の中間電位が所望の電圧範囲内となるように制御できるので、直列接続された２個のキャパシタＣ１，Ｃ２の両端の電圧ＶＰＰが規定値以上となるのを防止できる。さらに、バイアス電圧Ｖbiasが基準電圧Ｖｏｎ２より低いときには、昇圧電源回路１１を動作させないようにしたので、電源電圧が低い状態で昇圧電源回路１１が動作して消費電力が増大するのを防止できる。これにより電池等により駆動される機器の電池電圧が一時的に低下して動作上の不具合が発生するのを防止できる。
【００９０】
次に、図７は、本発明の第３の実施の形態の中間電位生成回路の回路図である。この第３の実施の形態は、図６の回路のｐチャネルＭＯＳトランジスタＴＲ２７をｎチャネルＭＯＳトランジスタ３１に置き換えたものである。以下、図６の回路と異なる部分について説明する。
【００９１】
ｎチャネルＭＯＳトランジスタＴＲ３１は、ゲートとドレインが電源電圧ＶＤＤに接続されており、ＭＯＳトランジスタＴＲ３１は等価的にダイオードの機能をはたしている。
従って、昇圧電源回路１１が起動されていない状態では、電源電圧ＶＤＤがＭＯＳトランジスタＴＲ３１を介して電源電圧ＶＰＰの電源線に供給され、昇圧電源回路１１が起動して電源電圧ＶＰＰの値が電源電圧ＶＤＤ以上となると、ＭＯＳトランジスタＴＲ３１はオフ状態となる。
【００９２】
図７の回路の動作を、図８のタイミング図を参照して説明すると、電源電圧ＶＤＤが基準電圧Ｖｏｎ１より低いときには、ＭＯＳトランジスタＴＲ３１はオン状態となり、電源電圧ＶＤＤがキャパシタＣ１の電源側の端子と内部回路１２に供給される。この場合、電源電圧ＶＰＰは、電源電圧ＶＤＤよりＭＯＳトランジスタＴＲ３１のしきい値電圧Ｖthnの分だけ低い電圧となる。その他の動作は、上述した図５の回路動作と同一である。
【００９３】
この第３の実施の形態によれば、上述した第２の実施の形態の有する効果に加え、ｐチャネルＭＯＳトランジスタＴＲ２７のゲートに供給する電圧レベルを変換するためのレベル変換回路４１が不要となるので回路構成をより簡素にできる。
【００９４】
次に、図９は、本発明の第４の実施の形態の中間電位生成回路の回路図である。
この第４の実施の形態は、起動時と通常動作時とでキャパシタの中間電位を決める基準抵抗を切り換えるようにしたものである。
【００９５】
図９において、電源電圧ＶＰＰと接地との間には抵抗Ｒ１０，Ｒ１１，Ｒ１２と、抵抗Ｒ４０，Ｒ４１，Ｒ４２がそれぞれ直列に接続されている。
抵抗Ｒ１０とＲ１１の接続点は、スイッチＳＷ２１を介してＭＯＳトランジスタＴＲ２１のゲートに接続されている。同様に、抵抗Ｒ４０とＲ４１の接続点はスイッチＳＷ２２を介してＭＯＳトランジスタＴＲ２のゲートに接続されている。スイッチＳＷ２１とＳＷ２２は、２接点の１個のスイッチで構成しても良い。
【００９６】
また、抵抗Ｒ１１とＲ１２の接続点は、スイッチＳＷ２３を介してＭＯＳトランジスタＴＲ１のゲートに接続されている。同様に、抵抗Ｒ４１とＲ４２の接続点は、スイッチＳＷ２４を介してＭＯＳトランジスタＴＲ１のゲートに接続されている。スイッチＳＷ２３とＳＷ２４も１個のスイッチで構成しても良い。
【００９７】
抵抗Ｒ４０、Ｒ４１、Ｒ４２の抵抗値を抵抗Ｒ１０，Ｒ１１、Ｒ１２の抵抗値より小さな値にすることで時定数を小さくし、抵抗Ｒ４０とＲ４１の接続点と、抵抗Ｒ４１とＲ４２の接続点の電位の上昇の傾きが急になるように設計してある。
【００９８】
上記のスイッチＳＷ２１〜ＳＷ２４は、例えば、トランスファーゲートで構成されており、電源電圧ＶＤＤが所定の電圧より低いときには、スイッチＳＷ２２とＳＷ２４をオンにし、スイッチＳＷ２１とＳＷ２３をオフにするようなゲート電圧がトランスファーゲートに与えられる。
【００９９】
ここで、電源電圧ＶＤＤを０Ｖから上昇させたときの図９の回路の動作を説明する。
電源電圧ＶＤＤが所定電圧未満のときには、図２のバイアス制御回路と同様な回路から、スイッチＳＷ２２とＳＷ２４をオンにし、スイッチＳＷ２１とＳＷ２３をオフにする信号が出力される。その結果、ＭＯＳトランジスタＴＲ２のゲートには、抵抗Ｒ４０と、抵抗Ｒ４１とＲ４２の直列合成抵抗との比で決まる電圧Ｖrefhが印加される。また、ＭＯＳトランジスタＴＲ１のゲートには、抵抗Ｒ４０とＲ４１の直列合成抵抗と、抵抗Ｒ４２との比で決まる電圧Ｖreflが印加される。
【０１００】
この場合、抵抗Ｒ４０，Ｒ４１、Ｒ４２の抵抗値は、抵抗Ｒ１０、Ｒ１１、Ｒ１２の抵抗値と比べて小さな値に設定してあるので、抵抗Ｒ４０とＲ４１の接続点の電圧の上昇カーブの傾きは、キャパシタＣ１とＣ２の接続点のバイアス電圧Ｖbiasの上昇カーブの傾きとほぼ同じか、それより大きくなる。
【０１０１】
従って、起動時にＭＯＳトランジスタＴＲ１及びＴＲ２のゲートに供給される電圧が、キャパシタＣ１とＣ２の接続点のバイアス電圧Ｖbiasとほぼ同じ傾きで上昇するので、キャパシタＣ１とＣ２の接続点のバイアス電圧Ｖbiasが基準電圧の上限値Ｖrefhより大きくなり、キャパシタＣ２に充電した電荷が放電されるという不都合を解消できる。
【０１０２】
その後、電源電圧ＶＤＤが所定電圧以上となると、スイッチＳＷ２１とＳＷ２３がオンとなり、スイッチＳＷ２２とＳＷ２４がオフとなる信号が与えられる。その結果、ＭＯＳトランジスタＴＲ２のゲートには、抵抗Ｒ１０と、抵抗Ｒ１１とＲ１２の直列合成抵抗との比で決まる電圧Ｖrefhが印加される。また、ＭＯＳトランジスタＴＲ１には、抵抗Ｒ１０とＲ１１の直列合成抵抗との比で決まる電圧Ｖreflが印加される。この通常動作時の抵抗値は、従来回路と同じである。
【０１０３】
次に、図１０は、本発明の第５の実施の形態の半導体の中間電位生成回路の回路図である。
この第５の実施の形態は、バイアス電圧Ｖbiasを抵抗で分圧した電圧と、基準抵抗の抵抗比で決まる基準電圧の上限値及び下限値を２個のコンパレータで比較するようにしたものである。以下の説明では、図１２の従来の回路と同じ部分には同じ符号を付けてそれらの説明を省略する。
【０１０４】
図１０において、電源電圧ＶＰＰと接地との間には抵抗Ｒ１０，Ｒ１１，Ｒ１２と、抵抗Ｒ４０，Ｒ４１，Ｒ４２がそれぞれ直列に接続されている。
抵抗Ｒ１０とＲ１１の接続点は、スイッチＳＷ３１を介してコンパレータＣＰ３２の反転入力端子に入力し、抵抗Ｒ４０とＲ４１の接続点もスイッチＳＷ３２を介してコンパレータＣＰ３２の反転入力端子に接続されている。
【０１０５】
抵抗Ｒ１１とＲ１２の接続点は、スイッチＳＷ３３を介してコンパレータＣＰ３１の反転入力端子に入力し、抵抗Ｒ４１とＲ４２の接続点は、スイッチＳＷ３４を介してコンパレータＣＰ３１の反転入力端子に入力している。
【０１０６】
コンパレータＣＰ３１及びＣＰ３２の非反転入力端子には、バイアス電圧Ｖbiasを抵抗Ｒ２０とＲ２１で分圧した電圧と、バイアス電圧Ｖbiasを抵抗Ｒ５０とＲ５１で分圧した電圧の一方がスイッチＳＷ３６とＳＷ３７により選択されて入力される。また、抵抗Ｒ５１の下端の端子はスイッチＳＷ３８を介して接地されている。
【０１０７】
ここで、電源電圧ＶＤＤが０Ｖから上昇する起動時の図１０の回路の動作を説明する。
電源の起動時で電源電圧ＶＤＤが所定電圧未満のときには、図２のバイアス制御回路と同様な回路から、スイッチＳＷ３２とＳＷ３４をオンにし、スイッチＳＷ３１とＳＷ３３をオフにする信号が出力される。さらに、スイッチＳＷ３６をオフにし、スイッチＳＷ３７をオンにし、スイッチＳＷ３８をオンする信号が出力される。
【０１０８】
その結果、コンパレータＣＰ３２において、電源電圧ＶＰＰと、抵抗Ｒ４０と、抵抗Ｒ４１とＲ４２の直列合成抵抗の比で決まる電圧と、バイアス電圧Ｖbiasを抵抗Ｒ５０とＲ５１で分圧した電圧が比較され、その比較結果によりバイアス電圧Ｖbiasを上限値以下となるように出力電圧が制御される。また、コンパレータＣＰ３１において、電源電圧ＶＰＰと、抵抗Ｒ４０とＲ４１の直列合成抵抗と抵抗Ｒ４２との比で決まる電圧と、バイアス電圧Ｖbiasを抵抗Ｒ５０とＲ５１で分圧した電圧が比較され、抵抗Ｒ５０とＲ５１で分圧された電圧が下限値と上限値の間に入るようにバイアス電圧Ｖbiasが制御される。
【０１０９】
この場合、抵抗Ｒ４０，Ｒ４１、Ｒ４２、抵抗Ｒ５０、Ｒ５１の抵抗値は、抵抗Ｒ１０、Ｒ１１、Ｒ１２、Ｒ２０，Ｒ２１の抵抗値と比べて小さな値に設定してあるので、抵抗Ｒ４０とＲ４１の接続点の電圧の上昇カーブの傾きは、キャパシタＣ１とＣ２の接続点のバイアス電圧Ｖbiasの上昇カーブの傾きとほぼ同じか、それより大きくなる。また、抵抗Ｒ５０とＲ５１の接続点の電圧の上昇カーブの傾きも、抵抗Ｒ２０とＲ２１の接続点の電圧の上昇カーブより大きくなる。
【０１１０】
従って、起動時にコンパレターＣＰ３１，ＣＰ３２の反転入力端子の基準電圧の上昇カーブの傾きが、バイアス電圧Ｖbiasを抵抗で分割した電圧の上昇カーブの傾きより小さくならないようにすることで、電源の立ち上がり時に、バイアス電圧Ｖbiasが基準電圧以上となり、キャパシタＣ２に充電された電荷が放電されるという不都合を解消できる。
【０１１１】
その後、電源電圧ＶＤＤが所定電圧以上となると、スイッチＳＷ３１とＳＷ３３がオン、スイッチＳＷ３２とＳＷ３４がオフ、スイッチＳＷ３６がオン、ＳＷ３７、ＳＷ３８がオフとなる。その結果、コンパレータＣＰ３２の反転入力端子には、抵抗Ｒ１０と、抵抗Ｒ１１とＲ１２の直列合成抵抗との比で決まる電圧が印加され、非反転入力端子には、抵抗Ｒ２０とＲ２１の抵抗比で決まる電圧が印加される。コンパレータＣＰ３１にも、抵抗Ｒ１０とＲ１１の直列合成抵抗と抵抗Ｒ１２との比で決まる電圧と、抵抗Ｒ２０とＲ２１の抵抗比で決まる電圧が印加される。
【０１１２】
上述した第５の実施の形態では、キャパシタＣ１とＣ２の接続点の電圧を分圧するために２種類の抵抗Ｒ５０及びＲ５１とＲ２０及びＲ２１を切り換えているが、抵抗の切り換えを行わず、抵抗値の高い抵抗Ｒ２０とＲ２１のみを用いるようにしても良い。また、スイッチＳＷ３１とＳＷ３２、スイッチＳＷ３３とＳＷ３４、ＳＷ３６とＳＷ３７をそれぞれ１個のスイッチで構成しても良い。
【０１１３】
次に、図１１は、本発明の第６の実施の形態の中間電位生成回路の回路図である。この第６の実施の形態は、第４の実施の形態の抵抗Ｒ４０，Ｒ４１，Ｒ４２で分圧した電圧をＭＯＳトランジスタＴＲ１，ＴＲ２のゲートに印加する代わりに、電源電圧ＶＤＤまたは接地電圧ＶＳＳを印加するものである。
【０１１４】
図１１において、電源電圧ＶＰＰと接地との間には抵抗Ｒ１０，Ｒ１１，Ｒ１２が直列に接続されている。
抵抗Ｒ１０とＲ１１の接続点は、スイッチＳＷ２１を介してＭＯＳトランジスタＴＲ２のゲートに接続されている。また、ＭＯＳトランジスタＴＲ２のゲートはスイッチＳＷ２２を介して電源電圧ＶＤＤに接続されている。スイッチＳＷ２１とＳＷ２２は、２接点の１個のスイッチで構成しても良い。
【０１１５】
また、抵抗Ｒ１１とＲ１２の接続点は、スイッチＳＷ２３を介してＭＯＳトランジスタＴＲ１のゲートに接続されている。また、ＭＯＳトランジスタＴＲ１のゲートは、スイッチＳＷ２４を介して接地に接続されている。スイッチＳＷ２３とＳＷ２４も、２接点の１個のスイッチで構成しても良い。
【０１１６】
上記のスイッチＳＷ２１〜ＳＷ２４は、例えば、トランスファーゲートで構成されており、電源電圧ＶＤＤが所定の電圧より低いときには、スイッチＳＷ２２とＳＷ２４をオンにし、スイッチＳＷ２１とＳＷ２３をオフにするようなゲート電圧がトランスファーゲートに与えられる。
【０１１７】
ここで、電源電圧ＶＤＤを０Ｖから上昇させたときの図１１の回路の動作を説明する。
電源電圧ＶＤＤが所定電圧未満のときには、図２のバイアス制御回路２１と同様な回路から、スイッチＳＷ２２とＳＷ２４をオンにし、スイッチＳＷ２１とＳＷ２３をオフにする信号が出力される。その結果、ＭＯＳトランジスタＴＲ２のゲートには、電源電圧ＶＤＤが印加される。また、ＭＯＳトランジスタＴＲ１のゲートには、接地電圧ＶＳＳが印加される。
【０１１８】
この場合、起動時にＭＯＳトランジスタＴＲ１及びＴＲ２がオフ状態となるので、キャパシタＣ２に充電した電荷が放電されるという不都合を解消できる。
その後、電源電圧ＶＤＤが所定電圧以上となると、スイッチＳＷ２１とＳＷ２３がオンとなり、スイッチＳＷ２２とＳＷ２４がオフとなる信号が与えられる。その結果、ＭＯＳトランジスタＴＲ２のゲートには、抵抗Ｒ１０と、抵抗Ｒ１１とＲ１２の直列合成抵抗との比で決まる電圧Ｖrefhが印加される。また、ＭＯＳトランジスタＴＲ１には、抵抗Ｒ１０とＲ１１の直列合成抵抗と、抵抗Ｒ１２との比で決まる電圧Ｖreflが印加される。この通常動作時の抵抗値は、従来回路と同じである。
【０１１９】
上述した第６の実施の形態では、スイッチＳＷ２１とＳＷ２２、スイッチＳＷ２３とＳＷ２４を切り換えているが、スイッチＳＷ２１とＳＷ２２のみを使用し、電源電圧ＶＤＤのみをＭＯＳトランジスタのゲートに印加するようにしても良い。
【０１２０】
次に、図１２は、本発明の第７の実施の形態の中間電位生成回路の回路図である。この第７の実施の形態は、第５の実施の形態の抵抗Ｒ４０，Ｒ４１，Ｒ４２で分圧した電圧をＭＯＳトランジスタＴＲ１，ＴＲ２のゲートに印加する代わりに、電源電圧ＶＤＤまたは接地電圧ＶＳＳを印加するものである。以下の説明では、図１４の従来の回路及び図１０の回路と同じ部分には同じ符号を付けてそれらの説明を省略する。
【０１２１】
図１２において、電源電圧ＶＰＰと接地との間には抵抗Ｒ１０、Ｒ１１、Ｒ１２が直列に接続されている。
抵抗Ｒ１０とＲ１１の接続点の電圧は、スイッチＳＷ３１を介してコンパレータＣＰ３２の反転入力端子に入力され、電源電圧ＶＤＤもスイッチＳＷ３２を介してコンパレータＣＰ３２の反転入力端子に入力されている。
【０１２２】
抵抗Ｒ１１とＲ１２の接続点の電圧は、スイッチＳＷ３３を介してコンパレータＣＰ３１の反転入力端子に入力され、接地電位ＶＳＳもスイッチＳＷ３４を介してコンパレータＣＰ３１の反転入力端子に入力されている。
【０１２３】
コンパレータＣＰ３１及びＣＰ３２の非反転入力端子には、バイアス電圧Ｖbiasを抵抗Ｒ２０とＲ２１で分圧した電圧が入力される。抵抗Ｒ２１は一端がスイッチＳＷ３９を介して接地に接続されている。
【０１２４】
ここで、電源電圧ＶＤＤが０Ｖから上昇する起動時の図１２の回路の動作を説明する。
電源の起動時で電源電圧ＶＤＤが所定電圧未満のときには、、図２のバイアス制御回路２１と同様な回路から、スイッチＳＷ３２とＳＷ３４をオンにし、スイッチＳＷ３１とＳＷ３３をオフにする信号が出力される。さらに、スイッチＳＷ３９をオフにする信号が出力される。
【０１２５】
その結果、コンパレータＣＰ３２において、電源電圧ＶＤＤと、バイアス電圧Ｖbiasが比較され、通常バイアス電圧Ｖbiasは電源電圧ＶＤＤを超えることは無いため、トランジスタＴＲ４はオフするように制御される。また、コンパレータＣＰ３１において、接地電圧ＶＳＳと、バイアス電圧Ｖbiasが比較され、必ずトランジスタＴＲ３はオフにするように制御される。
【０１２６】
従って、電源の立ち上がり時に、バイアス電圧Ｖbiasが基準電圧以上となり、キャパシタＣ２に充電された電荷が放電されるという不都合を解消できる。
その後、電源電圧ＶＤＤが所定電圧以上となると、スイッチＳＷ３１とＳＷ３３がオン、スイッチＳＷ３２とＳＷ３４がオフ、スイッチＳＷ３９がオンとなる。その結果、コンパレータＣＰ３２の反転入力端子には、抵抗Ｒ１０と、抵抗Ｒ１１とＲ１２の直列合成抵抗との比で決まる電圧が印加され、非反転入力端子には、抵抗Ｒ２０とＲ２１の抵抗比で決まる電圧が印加される。コンパレータＣＰ３１にも、抵抗Ｒ１０とＲ１１の直列合成抵抗と抵抗Ｒ１２との比で決まる電圧と、抵抗Ｒ２０とＲ２１の抵抗比で決まる電圧が印加される。
【０１２７】
上述した第７の実施の形態では、スイッチＳＷ３１とＳＷ３２と、スイッチＳＷ３３とＳＷ３４を切り換えているが、スイッチＳＷ３１とＳＷ３２のみを使用して、電源電圧ＶＤＤのみをＭＯＳトランジスタのゲートに印加するようにしても良い。
【０１２８】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
直列に接続されたキャパシタの中間電位を生成する回路は、実施の形態に示した回路に限らず、公知の他の他の回路を用いることができる。
【０１２９】
本発明の中間電位生成回路は、ＭＯＳトランジスタを使用した回路に限らず、バイポーラトランジスタを使用した回路にも適用できる。
（付記１）  第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、
直列に接続された少なくとも２個の第１及び第２のキャパシタと、
起動時に前記２個のキャパシタの接続点の中間電位を接地電位または負電位に設定し、前記第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点の中間電位として前記第１の電源電圧を供給し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上となったとき、前記昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を、前記第１及び第２のキャパシタの接続点に中間電位として供給するバイアス供給回路とを備える半導体装置の中間電位生成回路。
【０１３０】
（付記２）  第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、
直列に接続され、一方の端子が第２の電源電圧に接続され、他方の端子が接地または負電位に接続された少なくとも２個の第１及び第２のキャパシタと、
第１の電源電圧が第１の基準電圧より低いとき、前記第１及び第２のキャパシタの接続点に接地電位または負電位を供給し、第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点に中間電位として第１の電源電圧を供給し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上となったとき、前記昇圧電源回路を駆動させ、該昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を前記第１のキャパシタと前記第２のキャパシタの接続点に中間電位として供給するバイアス供給回路とを備える半導体装置の中間電位生成回路。
【０１３１】
（付記３）  前記バイアス供給回路は、第１の電源電圧が第１の基準電圧より低いとき、前記第１及び第２のキャパシタの接続点を接地電位または負電位に接続する第１のスイッチ手段と、前記第１及び第２のキャパシタの電源側の端子に第１の電源電圧を供給する第２のスイッチ手段と、第１の電源電圧が第１の基準電圧以上となったとき、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給する第３のスイッチ手段と、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路から出力される第２の電源電圧を分圧した電圧を前記第１及び第２のキャパシタの接続点に供給するバイアス電圧生成回路とを有する付記１または２記載の半導体装置の中間電位生成回路。
【０１３２】
（付記４）  前記バイアス供給回路は、
第１の電源電圧が第１の基準電圧以上か否かを判定し、第１の電源電圧が第１の基準電圧未満であると判定したときには、前記第１及び第２のキャパシタの接続点に接地電位または負電位を供給させる信号を出力し、第１の電源電圧が第１の基準電圧以上であると判定したときには、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給させる信号を出力する第１の判定回路と、
前記第１及び第２のキャパシタの接続点の電圧が第２の基準電圧以上か否かを判定し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上と判定したときには、前記昇圧電源回路から出力される電圧から得られる所定の電圧を前記第１及び第２のキャパシタの接続点に供給させる信号を出力する第２の判定回路とを有する付記１または２記載の半導体装置の中間電位生成回路。
【０１３３】
（付記５）  前記第２の判定回路は、前記第１及び第２のキャパシタの中間電位が第２の基準電圧以上と判定したときに、前記昇圧電源回路を起動させる信号を出力する付記４記載の半導体装置の中間電位生成回路。
【０１３４】
（付記６）  前記バイアス供給回路は、
第１の電源電圧が第１の基準電圧以上か否かを判定し、第１の電源電圧が第１の基準電圧未満であると判定したとき、前記第１及び第２のキャパシタの接続点に接地電位または負電位を供給させる信号を出力し、第１の電源電圧が第１の基準電圧以上であると判定したとき、前記第１及び第２のキャパシタの接続点に第１の電源電圧を供給させる信号を出力する第１の判定回路と、
前記第１及び第２のキャパシタの接続点の電圧が第２の基準電圧以上か否かを判定し、前記第１及び第２のキャパシタの接続点の中間電位が第２の基準電圧以上と判定したときに、前記昇圧電源回路から出力される電圧から得られる所定の電圧を前記第１及び第２のキャパシタの接続点に供給させる信号を出力する第２の判定回路と、
前記第１の判定回路により第１の電源電圧が第１の基準電圧未満と判定されたとき、前記第１及び第２のキャパシタの接続点を接地電位または負電位に接続する第１のスイッチ手段と、
前記第１の判定回路により第１の電源電圧が第１の基準電圧以上と判定されたとき、前記第１及び第２のキャパシタの電源側の端子に第１の電源電圧を供給する第２のスイッチ手段と、
前記第２の判定回路により前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上と判定されたとき、前記昇圧電源回路を駆動させ、該昇圧電源回路から出力される第２の電源電圧から得られる所定の電圧を前記第１及び第２のキャパシタの接続点に中間電位として供給するバイアス電圧生成回路とを有する付記１または２記載の半導体装置の中間電位生成回路。
【０１３５】
（付記７）  前記バイアス電圧生成回路は、第１の電源電圧と接地電位または負電位との間に縦続接続された第１及び第２のＭＯＳトランジスタと、前記第１及び第２のキャパシタの接続点の電位が第２の基準電圧以上となったとき、前記昇圧電源回路の出力電圧を分圧した電圧を前記第１及び第２のＭＯＳトランジスタのゲートに供給する第４のスイッチ手段とを有する付記６記載の半導体装置の中間電位生成回路。
【０１３６】
（付記８）  前記第１の判定回路を半導体装置の電源電圧が所定値以下となったとき内部回路の動作を停止させるリセット回路と兼用する付記４記載の半導体装置の中間電位生成回路。
【０１３７】
（付記９）  前記第２の基準電圧を、前記キャパシタの接続点の中間電位の下限値に設定した付記１乃至８のいずれか１項に記載の半導体装置の中間電位生成回路。
（付記１０）  前記第１の基準電圧と第２の基準電圧を第２の電源電圧の約半分の値に設定した付記１乃至９のいずれか１項に記載の半導体装置の中間電位生成回路。
【０１３８】
（付記１１）  第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、
直列に接続された少なくとも２個の第１及び第２のキャパシタと、
前記昇圧電源回路から出力される第２の電源電圧を分圧して上限値と下限値の２つの電圧を生成する第１の抵抗分圧回路と、
前記第１の抵抗分圧回路より抵抗値の小さい抵抗からなり、前記昇圧電源回路から出力される第２の電源電圧を分圧して上限値と下限値の２つの電圧を生成する第２の抵抗分圧回路と、
第１の電源電圧が所定値未満のときには、前記第２の抵抗分圧回路から出力される上限値と下限値の２つの電圧に基づいて前記第１及び第２のキャパシタの接続点に供給するバイアス電圧を制御し、第１の電源電圧が前記所定の電圧以上となったときには、前記第１の抵抗分圧回路から出力される上限値と下限値に基づいて前記第１及び第２のキャパシタの接続点に供給するバイアス電圧を制御するバイアス供給回路とを備える半導体装置の中間電位生成回路。
【０１３９】
（付記１２）  第１の電源電圧を昇圧して得られる第２の電源電圧を半導体装置の内部回路に供給する昇圧電源回路と、
直列に接続された少なくとも２個の第１及び第２のキャパシタと、
前記昇圧電源回路から出力される第２の電源電圧を分圧して上限値と下限値の２つの電圧を生成する第１の抵抗分圧回路と、
前記第１の抵抗分圧回路より抵抗値の小さい抵抗からなり、前記昇圧電源回路から出力される第２の電源電圧を分圧して上限値と下限値の２つの電圧を生成する第２の抵抗分圧回路と、
前記第１及び第２のキャパシタの中間電位を分圧した電圧を出力する第３の抵抗分圧回路と、
第１の電源電圧が所定値未満のときには、前記第２の抵抗分圧回路から出力される上限値及び下限値と、前記第３の抵抗分圧回路で分圧された電圧とを比較し、その比較結果に基づいて前記第１及び第２のキャパシタの接続点に供給するバイアス電圧を制御し、第１の電源電圧が所定値以上のときには、第１の抵抗分圧回路から出力される上限値及び下限値と、前記第３の抵抗分圧回路で分圧された電圧とを比較し、その比較結果に基づいて前記第１及び第２のキャパシタの接続点に供給するバイアス電圧を制御するバイアス電圧生成回路とを備える半導体装置の中間電位生成回路。
【０１４０】
（付記１３）  前記バイアス電圧生成回路は、
第１の電源電圧が所定値未満のとき、前記第２の抵抗分圧回路から出力される電圧の上限値を選択し、第１の電源電圧が所定以上のとき、前記第１の抵抗分圧回路から出力される上限値を選択して出力する第１のスイッチ手段と、
第１の電源電圧が所定値未満のとき、前記第２の抵抗分圧回路から出力される電圧の下限値を選択し、第１の電源電圧が所定値以上のとき、前記第１の抵抗分圧回路から出力される下限値を選択して出力する第２のスイッチ手段と、
前記第１のスイッチ手段により選択された上限値と、前記第３の抵抗分圧回路の出力電圧とを比較する第１の比較回路と、
前記第２のスイッチ手段により選択された下限値と、前記第３の抵抗分圧回路の出力電圧を比較する第２の比較回路と、
前記第１及び第２の比較回路の比較結果に基づいてゲート電圧が制御され、該ゲート電圧に応じた電圧を前記第１及び第２のキャパシタの接続点に中間電位として供給するＭＯＳトランジスタとからなる付記１２記載の半導体装置の中間電位生成回路。
【図面の簡単な説明】
【０１４１】
【図１】実施の形態の中間電位生成回路のブロック図である。
【図２】バイアス制御回路の回路図である。
【図３】バイアスレベル検出回路の回路図である。
【図４】第１の実施の形態の中間出に生成回路の主要部の回路図である。
【図５】第２の実施の形態の中間電位生成回路の主要部の回路図である。
【図６】第２の実施の形態のタイミング図である。
【図７】第３の実施の形態の中間電位生成回路の主要部の回路図である。
【図８】第３の実施の形態のタイミング図である。
【図９】第４の実施の形態の中間電位生成回路の主要部の回路図である。
【図１０】第５の実施の形態の中間電位生成回路の回路図である。
【図１１】第６の実施の形態の中間電位生成回路の回路図である。
【図１２】第７の実施の形態の中間電位生成回路の回路図である。
【図１３】従来の中間電位生成回路の回路図（１）である。
【図１４】従来の中間電位生成回路の回路図（２）である。
【図１５】従来の中間電位生成回路のタイミング図である。
【符号の説明】
【０１４２】
１１        昇圧電源回路
１２        内部回路
２１        バイアス制御回路
２２        バイアス発生回路
２３        バイアスレベル検出回路
３１        チップリセット回路
３２        信号出力回路
３３        遅延回路
ＴＲ１      ｐチャネルＭＯＳトランジスタ
ＴＲ２      ｎチャネルＭＯＳトランジスタ
ＳＷ１〜ＳＷ７    スイッチ
ＳＷ２１〜ＳＷ２４    スイッチ
ＳＷ３１〜ＳＷ３８    スイッチ
【図１】
2006066018.tif 000003
【図２】
2006066018.tif 000004
【図３】
2006066018.tif 000005
【図４】
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【図５】
2006066018.tif 000007
【図６】
2006066018.tif 000008
【図７】
2006066018.tif 000009
【図８】
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【図９】
2006066018.tif 000011
【図１０】
2006066018.tif 000012
【図１１】
2006066018.tif 000013
【図１２】
2006066018.tif 000014
【図１３】
2006066018.tif 000015
【図１４】
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【図１５】
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