(57)【要約】【課題】  積層構造の異なる複数種のヒューズ素子を、フォトリソグラフィ工程の増加を抑制して製造することが可能な半導体装置の製造方法を提供する。【解決手段】  基板上に、第１導電層（３）及び誘電体層（４）を形成する。誘電体層をパターニングし、第２ヒューズ素子（Ｆ２）が配置される領域に誘電体層（４ｉ）を残すと共に、第３ヒューズ素子（Ｆ３）が配置される領域の第１導電層を露出させる。第２導電層（５）を形成する。第１レジストパターンで、第３ヒューズ素子が配置される領域を覆う。第２導電層をエッチングし、残っている誘電体層を露出させる。第１レジストパターン及び露出された誘電体層を除去する。誘電体層を除去した後、第３導電層（６）を形成する。第２及び第３ヒューズ素子に対応する領域を、第２レジストパターン（１５）で覆い、第３〜第１導電層をエッチングする。【選択図】  図２
2006156623.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された絶縁膜の上に、第２のヒューズ素子（Ｆ２）と第３のヒューズ素子（Ｆ３）とを形成する方法であって、
（ａ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層（３）を形成する工程と、
（ｂ）前記第１の導電層の上に誘電体層（４）を形成する工程と、
（ｃ）前記誘電体層をパターニングし、前記第２のヒューズ素子が配置される領域に該誘電体層（４ｉ）を残すと共に、前記第３のヒューズ素子が配置される領域の前記第１の導電層を露出させる工程と、
（ｄ）パターニングされた前記誘電体層を覆うように、前記第１の導電層の上に第２の導電層（５）を形成する工程と、
（ｅ）前記第２の導電層の表面のうち、前記第３のヒューズ素子が配置される領域を覆い、かつ前記第２のヒューズ素子が配置される領域は露出させる第１のレジストパターン（１３）を形成する工程と、
（ｆ）前記第１のレジストパターンをエッチングマスクとして、前記第２の導電層をエッチングし、前記工程ｃで残された誘電体層を露出させる工程と、
（ｇ）前記第１のレジストパターン及び前記工程ｆで露出された誘電体層を除去する工程と、
（ｈ）前記誘電体層を除去した後、前記第１の導電層及び前記第２の導電層の上に、第３の導電層（６）を形成する工程と、
（ｉ）前記第３の導電層の表面のうち、前記第２のヒューズ素子及び前記第３のヒューズ素子に対応する領域を、第２のレジストパターン（１５）で覆う工程と、
（ｊ）前記第２のレジストパターンをエッチングマスクとして、前記第３、第２、及び第１の導電層をエッチングする工程と
を有する半導体装置の製造方法。
【請求項２】
半導体基板の表面に形成された絶縁膜の上に、第３のヒューズ素子（Ｆ３）、台座（ＰＦ４）、及び該台座の上に配置された第４のヒューズ素子（Ｆ４）を形成する方法であって、
（ａ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層（３）を形成する工程と、
（ｂ）前記第１の導電層の上に誘電体層（４）を形成する工程と、
（ｃ）前記誘電体層をパターニングし、前記台座に対応する領域に該誘電体層（４ｋ）を残すと共に、前記第３のヒューズ素子が配置される領域の前記第１の導電層を露出させる工程と、
（ｄ）パターニングされた前記誘電体層を覆うように、前記第１の導電層の上に第２の導電層（５）を形成する工程と、
（ｅ）前記第２の導電層の表面のうち、前記第３のヒューズ素子が配置される領域、及び前記台座に対応する領域を覆う第１のレジストパターン（１３）を形成する工程と、
（ｆ）前記第１のレジストパターンをエッチングマスクとして、前記第２の導電層をエッチングする工程と、
（ｇ）前記第１のレジストパターンを除去する工程と、
（ｈ）前記第１のレジストパターンを除去した後、前記第１の導電層及び前記第２の導電層の上に、第３の導電層（６）を形成する工程と、
（ｉ）前記第３の導電層の表面のうち、前記第３のヒューズ素子及び前記第４のヒューズ素子に対応する領域を、第２のレジストパターン（１５）で覆う工程と、
（ｊ）前記第２のレジストパターンをエッチングマスクとして、前記第３、第２、及び第１の導電層をエッチングする工程と
を有する半導体装置の製造方法。
【請求項３】
半導体基板の表面に形成された絶縁膜の上に、第２のヒューズ素子（Ｆ２）、台座（ＰＦ４）、及び該台座の上に配置された第４のヒューズ素子（Ｆ４）を形成する方法であって、
（ａ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層（３）を形成する工程と、
（ｂ）前記第１の導電層の上に誘電体層（４）を形成する工程と、
（ｃ）前記誘電体層の上に、第２の導電層（５）を形成する工程と、
（ｄ）前記第２の導電層の表面のうち、前記台座に対応する領域を覆い、前記第２のヒューズ素子が配置される領域を露出させる第１のレジストパターン（１３）を形成する工程と、
（ｅ）前記第１のレジストパターンをエッチングマスクとして、前記第２の導電層をエッチングし、前記第２のヒューズ素子が配置される領域に前記誘電体層を露出させる工程と、
（ｆ）前記第１のレジストパターン、及び前記工程ｅで露出した誘電体層を除去する工程と、
（ｇ）前記誘電体層を除去した後、前記第１の導電層及び前記第２の導電層の上に、第３の導電層（６）を形成する工程と、
（ｉ）前記第３の導電層の表面のうち、前記第２のヒューズ素子及び前記第４のヒューズ素子に対応する領域を、第２のレジストパターン（１５）で覆う工程と、
（ｊ）前記第２のレジストパターンをエッチングマスクとして、前記第３、第２、及び第１の導電層をエッチングする工程と
を有する半導体装置の製造方法。
【請求項４】
半導体基板の表面の一部の領域上に形成された絶縁膜（２）と、
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有する第３のヒューズ素子（Ｆ３）と、
前記絶縁膜の他の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有し、該下層が、前記第３のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第３のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有し、前記第３のヒューズ素子の中層に対応する層は含まない第２のヒューズ素子（Ｆ２）と
を有する半導体装置。
【請求項５】
さらに、前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第３のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座（ＰＦ４）と、
前記台座の上に配置され、下層と上層との２層構造を有し、該下層が、前記第３のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第３のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有する第４のヒューズ素子（Ｆ４）と
を有する請求項４に記載の半導体装置。
【請求項６】
さらに、前記絶縁膜の他の領域上に形成された単層構造の第１のヒューズ素子であって、前記第３のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有する第１のヒューズ素子（Ｆ１）を有する請求項４に記載の半導体装置。
【請求項７】
半導体基板の表面の一部の領域上に形成された絶縁膜（２）と、
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有する第３のヒューズ素子（Ｆ３）と、
前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第３のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座（ＰＦ４）と、
前記台座の上に配置され、下層と上層との積層構造を有し、該下層が、前記第３のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第３のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有する第４のヒューズ素子（Ｆ４）と
を有する半導体装置。
【請求項８】
半導体基板の表面の一部の領域上に形成された絶縁膜（２）と、
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有する第２のヒューズ素子（Ｆ２）と、
前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第２のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座（ＰＦ４）と、
前記台座の上に配置され、下層と上層との積層構造を有し、該下層が、前記第２のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、導電材料で形成された第４のヒューズ素子（Ｆ４）と
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、１枚の基板上に複数のヒューズ素子を形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板の一表面に、ＭＯＳトランジスタ等の能動素子や、容量素子（キャパシタ）、抵抗素子、ヒューズ素子等の受動素子を形成し、これらの素子を配線で接続することにより、所望の回路を備えた半導体装置を得ることができる。
【０００３】
個々の回路素子は、例えば、半導体基板上に形成した導電膜の上に所定形状のマスクを配置し、このマスクで覆われていない領域の導電膜をエッチング除去することによって形成される。ただし、全ての回路素子が単層構造というわけではなく、積層構造の回路素子も種々あるため、多くの工程が必要になる。
【０００４】
種々の回路素子を集積した半導体装置の生産性の向上や製造コストの低減を図るうえからは、その製造に要する工程数を低減させることが望まれる。このため、複数種の回路素子の製造工程を一部同一（共通）化することによって、工程数の低減が図られている。
【０００５】
例えば、特許文献１に、ＭＯＳトランジスタ用のゲート電極とヒューズ素子とを１つのパターニング工程で同時に形成した半導体装置が記載されている。特許文献２に、容量素子の下部電極、ヒューズ素子及び配線を１つの導電層で形成した半導体装置が記載されている。特許文献３に、容量素子の上部電極とヒューズ素子とを１つのパターニング工程で同時に形成した自己保護型デカップリング・コンデンサが記載されている。特許文献４に、ＭＯＳトランジスタ用のゲート電極とヒューズ素子とを１つのパターニング工程で同時に形成した半導体集積回路装置が記載されている。
【０００６】
特許文献５に、容量素子の上部電極及び下部電極と、抵抗素子と、ＭＯＳトランジスタ用のゲート電極とを１つのパターニング工程で同時に形成した半導体装置が記載されている。ただし、この半導体装置の容量素子の上部電極は２層構造を有し、２層構造の上部電極を得るための前処理として、予めパターニング工程が１回行われる。特許文献６に、ＭＯＳトランジスタと容量素子とを互いに分離不能に結合させて形成し、この容量素子の上部電極（対向電極）もしくは下部電極と、抵抗素子もしくはヒューズ素子とを１つのパターニング工程で同時に形成した半導体装置が記載されている。
【０００７】
【特許文献１】特開昭６０−２６１１５４号公報
【特許文献２】特開平２−２９００７８号公報
【特許文献３】特開平６−２８３６６５号公報
【特許文献４】特開平７−１３０８６１号公報
【特許文献５】特開平８−２７４２５７号公報
【特許文献６】特開平１１−１９５７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
容量素子、ＭＯＳトランジスタ、及びヒューズ素子は、メモリ回路、電圧値もしくは電流値を調整するためのトリミング回路、回路の一部に欠陥が生じたときでもこの回路を救済して機能を維持させる欠陥救済回路（いわゆる冗長回路）等、種々の回路において併用される。
【０００９】
容量素子は、下部電極、容量誘電体膜及び上部電極を備え、半導体基板を下部電極として利用する場合を除き、少なくとも３層で構成される。一方、ＭＯＳトランジスタ用のゲート電極やヒューズ素子は、少なくとも１層で構成される。
【００１０】
少なくとも３層によって構成される容量素子と、少なくとも１層によって構成されるヒューズ素子とを従来の方法によって半導体基板上に形成する場合、配線が形成されていない状態の容量素子及びヒューズ素子を得る過程においてだけでも、少なくとも３種類のエッチングマスクを使い分けて所定の層をパターニングすることが必要である。
【００１１】
フォトリソグラフィ工程の数を増やせば、種々の積層構造のヒューズ素子や、他の能動素子、配線を形成することができるが、フォトリソグラフィ工程数の増加は、生産性の低下や製造コストの上層に繋がる。
【００１２】
本発明の目的は、切断特性が異なる複数種のヒューズ素子をこれらの線幅を異ならせることなく形成する場合でも、フォトリソグラフィ工程の増加を抑制して製造することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によると、半導体基板の表面に形成された絶縁膜の上に、第２のヒューズ素子（Ｆ２）と第３のヒューズ素子（Ｆ３）とを形成する方法であって、（ａ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層（３）を形成する工程と、（ｂ）前記第１の導電層の上に誘電体層（４）を形成する工程と、（ｃ）前記誘電体層をパターニングし、前記第２のヒューズ素子が配置される領域に該誘電体層（４ｉ）を残すと共に、前記第３のヒューズ素子が配置される領域の前記第１の導電層を露出させる工程と、（ｄ）パターニングされた前記誘電体層を覆うように、前記第１の導電層の上に第２の導電層（５）を形成する工程と、（ｅ）前記第２の導電層の表面のうち、前記第３のヒューズ素子が配置される領域を覆い、かつ前記第２のヒューズ素子が配置される領域は露出させる第１のレジストパターン（１３）を形成する工程と、（ｆ）前記第１のレジストパターンをエッチングマスクとして、前記第２の導電層をエッチングし、前記工程ｃで残された誘電体層を露出させる工程と、（ｇ）前記第１のレジストパターン及び前記工程ｆで露出された誘電体層を除去する工程と、（ｈ）前記誘電体層を除去した後、前記第１の導電層及び前記第２の導電層の上に、第３の導電層（６）を形成する工程と、（ｉ）前記第３の導電層の表面のうち、前記第２のヒューズ素子及び前記第３のヒューズ素子に対応する領域を、第２のレジストパターン（１５）で覆う工程と、（ｊ）前記第２のレジストパターンをエッチングマスクとして、前記第３、第２、及び第１の導電層をエッチングする工程とを有する半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によると、半導体基板の表面に形成された絶縁膜の上に、第３のヒューズ素子（Ｆ３）、台座（ＰＦ４）、及び該台座の上に配置された第４のヒューズ素子（Ｆ４）を形成する方法であって、（ａ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層（３）を形成する工程と、（ｂ）前記第１の導電層の上に誘電体層（４）を形成する工程と、（ｃ）前記誘電体層をパターニングし、前記台座に対応する領域に該誘電体層（４ｋ）を残すと共に、前記第３のヒューズ素子が配置される領域の前記第１の導電層を露出させる工程と、（ｄ）パターニングされた前記誘電体層を覆うように、前記第１の導電層の上に第２の導電層（５）を形成する工程と、（ｅ）前記第２の導電層の表面のうち、前記第３のヒューズ素子が配置される領域、及び前記台座に対応する領域を覆う第１のレジストパターン（１３）を形成する工程と、（ｆ）前記第１のレジストパターンをエッチングマスクとして、前記第２の導電層をエッチングする工程と、（ｇ）前記第１のレジストパターンを除去する工程と、（ｈ）前記第１のレジストパターンを除去した後、前記第１の導電層及び前記第２の導電層の上に、第３の導電層（６）を形成する工程と、（ｉ）前記第３の導電層の表面のうち、前記第３のヒューズ素子及び前記第４のヒューズ素子に対応する領域を、第２のレジストパターン（１５）で覆う工程と、（ｊ）前記第２のレジストパターンをエッチングマスクとして、前記第３、第２、及び第１の導電層をエッチングする工程とを有する半導体装置の製造方法が提供される。
【００１５】
本発明のさらに他の観点によると、半導体基板の表面に形成された絶縁膜の上に、第２のヒューズ素子（Ｆ２）、台座（ＰＦ４）、及び該台座の上に配置された第４のヒューズ素子（Ｆ４）を形成する方法であって、（ａ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層（３）を形成する工程と、（ｂ）前記第１の導電層の上に誘電体層（４）を形成する工程と、（ｃ）前記誘電体層の上に、第２の導電層（５）を形成する工程と、（ｄ）前記第２の導電層の表面のうち、前記台座に対応する領域を覆い、前記第２のヒューズ素子が配置される領域を露出させる第１のレジストパターン（１３）を形成する工程と、（ｅ）前記第１のレジストパターンをエッチングマスクとして、前記第２の導電層をエッチングし、前記第２のヒューズ素子が配置される領域に前記誘電体層を露出させる工程と、（ｆ）前記第１のレジストパターン、及び前記工程ｅで露出した誘電体層を除去する工程と、（ｇ）前記誘電体層を除去した後、前記第１の導電層及び前記第２の導電層の上に、第３の導電層（６）を形成する工程と、（ｉ）前記第３の導電層の表面のうち、前記第２のヒューズ素子及び前記第４のヒューズ素子に対応する領域を、第２のレジストパターン（１５）で覆う工程と、（ｊ）前記第２のレジストパターンをエッチングマスクとして、前記第３、第２、及び第１の導電層をエッチングする工程とを有する半導体装置の製造方法が提供される。
【００１６】
上述の製造方法により、半導体基板の表面の一部の領域上に形成された絶縁膜（２）と、前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有する第３のヒューズ素子（Ｆ３）と、前記絶縁膜の他の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有し、該下層が、前記第３のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第３のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有し、前記第３のヒューズ素子の中層に対応する層は含まない第２のヒューズ素子（Ｆ２）とを有する半導体装置が得られる。
【００１７】
さらに、半導体基板の表面の一部の領域上に形成された絶縁膜（２）と、前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有する第３のヒューズ素子（Ｆ３）と、前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第３のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座（ＰＦ４）と、前記台座の上に配置され、下層と上層との積層構造を有し、該下層が、前記第３のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第３のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有する第４のヒューズ素子（Ｆ４）とを有する半導体装置が得られる。
【００１８】
さらに、半導体基板の表面の一部の領域上に形成された絶縁膜（２）と、前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有する第２のヒューズ素子（Ｆ２）と、前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第２のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座（ＰＦ４）と、前記台座の上に配置され、下層と上層との積層構造を有し、該下層が、前記第２のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、導電材料で形成された第４のヒューズ素子（Ｆ４）とを有する半導体装置が得られる。
【発明の効果】
【００１９】
リソグラフィ工程数の増加を抑制し、積層構造の異なる複数種類のヒューズ素子を形成することができる。積層構造が異なるヒューズ素子は、平面形状が同一であっても、異なる切断特性を示す。このため、種々の切断特性を有するヒューズ素子を形成することが可能になる。
【発明を実施するための最良の形態】
【００２０】
図１に、実施例による半導体装置の平面図を示す。図１の左から右に向かって順番に、第１のＣＭＯＳ回路Ｔ１、第２のＣＭＯＳ回路Ｔ２、第１〜第３の配線Ｌ１〜Ｌ３、第１〜第４のヒューズ素子Ｆ１〜Ｆ４、抵抗素子Ｒ１、及び容量素子Ｃ１が配置されている。これらの回路素子及び配線は、ｐ型半導体基板の一表面上に配置されている。これらの回路素子及び配線を覆うように、層間絶縁膜（図示せず）が形成される。層間絶縁膜の上面に上層配線（図示せず）が設けられる。
【００２１】
第１のＣＭＯＳ回路Ｔ１は、第１のＮＭＯＳトランジスタＴｒ１ａと第１のＰＭＯＳトランジスタＴｒ１ｂとを含み、第２のＣＭＯＳ回路Ｔ２は、第２のＮＭＯＳトランジスタＴｒ２ｃと第２のＰＭＯＳトランジスタＴｒ２ｄとを含む。第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａと第１のＰＭＯＳトランジスタＴｒ１ｂのゲート電極Ｇｂとが、局所配線ＬＬ１により相互に接続されている。第２のＮＭＯＳトランジスタＴｒ２ｃのゲート電極Ｇｃと第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極Ｇｄとが、局所配線ＬＬ２により相互に接続されている。
【００２２】
第３の配線Ｌ３は、台座ＰＬ３の上に配置されている。平面視において、台座ＰＬ３は第３の配線Ｌ３を内包する。第４のヒューズ素子Ｆ４は、台座ＰＦ４の上に配置されている。台座ＰＦ４は、平面視において第４のヒューズ素子Ｆ４を内包する。容量素子Ｃ１は、下部電極ＥＬＣ１と上部電極ＥＵＣ１とを含んで構成される。平面視において、下部電極ＥＬＣ１は上部電極ＥＵＣ１を内包する。
【００２３】
第１〜第４のヒューズ素子Ｆ１〜Ｆ４には、その長さ方向に延在する縁の少なくとも一方から内側に向かう切り欠き（ノッチ）が形成されている。これらのヒューズ素子に切断電流を流すと、切り欠きが形成された部分の電流密度が、他の部分の電流密度よりも高くなり、容易に切断することが可能になる。図１では、三角形状の切り欠きを示したが、その他の形状、例えば矩形状にしてもよい。また、図１では、片方の縁に切り欠きを設けた場合を示したが、両側の縁に切り欠きを設けてもよい。
【００２４】
図１においては図示を省略した層間絶縁膜に複数のコンタクトホールＣＨが形成されている。これらのコンタクトホールＣＨ内に充填された導電性プラグを介して、個々の回路素子及び配線が上層配線に接続される。
【００２５】
図２に、図１の一点鎖線Ａ２−Ａ２における断面図を示す。ただし、図２においては、図１に示した第１のＰＭＯＳトランジスタＴｒ１ｂ及び第２のＮＭＯＳトランジスタＴｒ２ｃを省略している。ｐ型シリコンからなる半導体基板１の一表面上に、酸化シリコンからなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２により複数の活性領域が画定される。半導体基板１の表層部に、ｐ型ウェル１０ａ及びｎ型ウェル１０ｄが形成されている。ｐ型ウェル１０ａ内の活性領域に第１のＮＭＯＳトランジスタＴｒ１ａが配置され、ｎ型ウェル１０ｄ内の活性領域に第２のＰＭＯＳトランジスタＴｒ２ｄが配置される。
【００２６】
第１のＮＭＯＳトランジスタＴｒ１ａは、半導体基板１の表層部に形成されたソース領域Ｓａとドレイン領域Ｄａ、両者の間に画定されたチャネル領域、チャネル領域上にゲート絶縁膜Ｉａを介して形成されたゲート電極Ｇａを含んで構成される。ソース領域Ｓａ及びドレイン領域Ｄａは、チャネル領域側の相対的に浅くかつ低濃度の領域と、それに連続する相対的に深くかつ高濃度の領域とを含む低濃度ドレイン（ＬＤＤ）構造とされている。
【００２７】
ゲート電極Ｇａは、下層３ａ、中層５ａ、及び上層６ａの３層構造を有する。ゲート電極Ｇａの側壁上にサイドウォールスペーサが形成されている。サイドウォールスペーサは、ソース及びドレインの高濃度領域にイオン注入するときのマスクとして用いられる。従って、ソース及びドレインの低濃度領域は、このサイドウォールスペーサのほぼ下方に配置される。
【００２８】
図１に示した第１のＰＭＯＳトランジスタＴｒ１ｂは、第１のＮＭＯＳトランジスタＴｒ１ａと同様の構造を有する。ただし、各構成部分の導電型は、第１のＮＭＯＳトランジスタＴｒ１ａの対応する構成部分の導電型とは反対である。
【００２９】
第２のＰＭＯＳトランジスタＴｒ２ｄも、第１のＮＭＯＳトランジスタＴｒ１ａと同様に、ソース領域Ｓｄ、ドレイン領域Ｄｄ、ゲート絶縁膜Ｉｄ、及びゲート電極Ｇｄを含んで構成される。第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａは３層で構成されていたが、第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極Ｇｄは、下層３ｄ及び上層６ｄの２層構造を有する。
【００３０】
図１に示した第２のＮＭＯＳトランジスタＴｒ２ｃは、第２のＰＭＯＳトランジスタＴｒ２ｄと同様の構造を有する。ただし、各構成部分の導電型は、第２のＰＭＯＳトランジスタＴｒ２ｄの対応する構成部分の導電型とは反対である。
【００３１】
第１の配線Ｌ１から容量素子Ｃ１までの各素子は、素子分離絶縁膜２の上に配置されている。第１の配線Ｌ１は、下層３ｅと上層６ｅとで構成される。第２の配線Ｌ２は、下層３ｆ、中層５ｆ、及び上層６ｆで構成される。第３の配線Ｌ３は、台座ＰＬ３の上に配置されている。台座ＰＬ３は、下層３ｇと上層４ｇとで構成される。第３の配線Ｌ３は、下層５ｇと上層６ｇとで構成される。
【００３２】
第１のヒューズ素子Ｆ１は、単層３ｈで構成される。単層３ｈの上面が、誘電体膜４ｈで覆われている。第２のヒューズ素子Ｆ２は、下層３ｉと上層６ｉとで構成される。第３のヒューズ素子Ｆ３は、下層３ｊ、中層５ｊ、及び上層６ｊで構成される。第４のヒューズ素子Ｆ４は、台座ＰＦ４の上に配置されている。台座ＰＦ４は、下層３ｋと上層４ｋとで構成される。第４のヒューズ素子Ｆ４は、下層５ｋと上層６ｋとで構成される。
【００３３】
抵抗素子Ｒ１は、単層３ｍで構成される。単層３ｍの上面が、誘電体膜４ｍで覆われている。容量素子Ｃ１は、下部電極ＥＬＣ１、容量誘電体膜４ｎ、及び上部電極ＥＵＣ１がこの順番で積層された積層構造を有する。下部電極ＥＬＣ１は、単層３ｎで構成される。上部電極ＥＵＣ１は、下層５ｎと上層６ｎで構成される。容量誘電体膜４ｎは下部電極ＥＬＣ１の上面の全面を覆う。上部電極ＥＵＣ１は、容量誘電体膜４ｎの一部の領域上に形成されている。
【００３４】
第１〜第４のヒューズ素子Ｆ１〜Ｆ４の下方の、半導体基板１の表層部に、それぞれｎ型ウェル１０ｈ、１０ｉ、１０ｊ、１０ｋが形成されている。容量素子Ｃ１の下方の、半導体基板１の表層部に、ｎ型ウェル１０ｎが形成されている。
【００３５】
これらの素子を覆うように、基板上に層間絶縁膜１１が形成されている。層間絶縁膜１１に複数のコンタクトホールＣＨが形成されている。コンタクトホールＣＨ内に、タングステン等からなる導電性プラグが充填されている。層間絶縁膜１１の上に上層配線１２が形成されている。上層配線１２は、層間絶縁膜１１及び容量誘電体膜４ｎを貫通するコンタクトホールＣＨ内の導電性プラグを介して、下層の素子に接続される。
【００３６】
第１〜第３の配線Ｌ１〜Ｌ３、第１〜第４のヒューズ素子Ｆ１〜Ｆ４、抵抗素子Ｒ１、及び台座ＰＬ３、ＰＦ４の各々の側壁上に、ゲート電極Ｇａ、Ｇｄの側壁上に形成されているサイドウォールスペーサと同じ材料からなるサイドウォールスペーサが形成されている。さらに、容量素子Ｃ１の下部電極ＥＬＣ１と容量誘電体膜４ｎとの２層構造体の側壁上、及び上部電極ＥＵＣ１の側壁上にも、同様のサイドウォールスペーサが形成されている。
【００３７】
第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａの下層３ａ、第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極Ｇｄの下層３ｄ、第１の配線Ｌ１の下層３ｅ、第２の配線Ｌ２の下層３ｆ、台座ＰＬ３の下層３ｇ、第１のヒューズ素子Ｆ１を構成する単層３ｈ、第２のヒューズ素子Ｆ２の下層３ｉ、第３のヒューズ素子Ｆ３の下層３ｊ、台座ＰＦ４の下層３ｋ、抵抗素子Ｒ１を構成する単層３ｍ、及び下部電極ＥＬＣ１を構成する単層３ｎは、同一の導電材料、例えばｎ型のポリシリコンで形成され、すべてほぼ同じ厚さを有する。
【００３８】
台座ＰＬ３の上層４ｇ、第１のヒューズ素子Ｆ１の上面を覆う誘電体膜４ｈ、台座ＰＦ４の上層４ｋ、抵抗素子Ｒ１の上面を覆う誘電体膜４ｍ、及び容量誘電体膜４ｎは、同一の絶縁材料、例えば酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、フォスフォシリケートガラス（ＰＳＧ）、ボロフォスフォシリケートガラス（ＢＰＳＧ）等で形成され、すべてほぼ同じ厚さを有する。また、これらの層を複数の絶縁層からなる積層としてもよい。採用可能な積層構造の例として、ＳｉＮ（ＳｉＯＮ）／ＳｉＯ、ＳｉＯ（ＳｉＯＮ）／ＳｉＮ／ＳｉＯ（ＳｉＯＮ）、ＳｉＯ（ＳｉＮ，ＳｉＯＮ）／ＴａＯ、ＳｉＯ（ＳｉＯＮ，ＳｉＮ）／ＴａＯ／ＳｉＯ（ＳｉＯＮ，ＳｉＮ）、及びＴａＯ／ＳｉＯ（ＳｉＮ，ＳｉＯＮ）が挙げられる。上述の標記は、記号「／」の左側の層が右側の層よりも上に配置されることを意味する。各層の構成元素の組成比は、化学量論的組成比と同一でもよいし、それからずれていてもよい。カッコ記号は、カッコ内の材料が、その直前の材料と置き換え可能であることを意味する。「ＴａＯ」として、具体的には、ＴａＯｘ（例えば１≦ｘ≦３程度）が用いられ、好ましくはＴａ２Ｏ５が用いられる。なお、ＴａＯの代わりに強誘電体材料を用いてもよい。
【００３９】
第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａの中層５ａ、第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極Ｇｄの上層６ｄ、第１の配線Ｌ１の上層６ｅ、第２の配線Ｌ２の中層５ｆ、第３の配線Ｌ３の下層５ｇ、第２のヒューズ素子Ｆ２の上層６ｉ、第３のヒューズ素子Ｆ３の中層５ｊ、第４のヒューズ素子Ｆ４の下層５ｋ、及び上部電極ＥＵＣ１の下層５ｎは、同一の導電材料、例えばｎ型ポリシリコンで形成され、すべてほぼ同じ厚さを有する。
【００４０】
第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａの上層６ａ、第２の配線Ｌ２の上層６ｆ、第３の配線Ｌ３の上層６ｇ、第３のヒューズ素子Ｆ３の上層６ｊ、第４のヒューズ素子Ｆ４の上層６ｋ、及び上部電極ＥＵＣ１の上層６ｎは、同一の導電材料、例えば金属または金属シリサイド等で形成され、すべてほぼ同じ厚さを有する。使用される金属の例として、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、ニオブ（Ｎｂ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）等、及びこれらの金属から任意に選択した金属同士の合金が挙げられる。使用される金属シリサイドの例として、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）等が挙げられる。特に、ＮｉやＣｏは、比較的低温でシリサイドを形成することができ、シリサイド膜の抵抗を低くできる。このため、低抵抗化の観点から、第３の導電層６の材料としてＮｉＳｉｘやＣｏＳｉｘを選択することが好ましい。また、ＮｉＳｉｘやＣｏＳｉｘの融点が比較的低いため、容易に切断可能なヒューズ素子が得られる。
【００４１】
次に、図３〜図８を参照して、実施例による半導体装置の製造方法について説明する。図３〜図８は、図２に示した断面図に対応する製造途中の半導体装置の断面を示す。以下の説明では、図１に示した第１のＰＭＯＳトランジスタＴｒ１ｂ及び第２のＮＭＯＳトランジスタＴｒ２ｃに関する説明を省略している。第１のＰＭＯＳトランジスタＴｒ１ｂのゲート電極Ｇｂは、第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａと同一の工程で形成される。第２のＮＭＯＳトランジスタＴｒ２ｃのゲート電極Ｇｃは、第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極Ｇｄと同一の工程で形成される。第１のＰＭＯＳトランジスタＴｒ１ｂのソース領域Ｓｂ及びドレイン領域Ｄｂは、第２のＰＭＯＳトランジスタＴｒ２ｄのソース領域Ｓｄ及びドレイン領域Ｄｄと同一の工程で形成される。第２のＮＭＯＳトランジスタＴｒ２ｃのソース領域Ｓｃ及びドレイン領域Ｄｃは、第１のＮＭＯＳトランジスタＴｒ１ａのソース領域Ｓａ及びドレイン領域Ｄａと同一の工程で形成される。
【００４２】
図３に示すように、ｐ型シリコンからなる半導体基板１の表層部に、ｎ型ウェル１０ｄ、１０ｈ、１０ｉ、１０ｊ、１０ｋ、及び１０ｎを形成し、ｐ型ウェル１０ａを形成する。これらのウェルは、ｎ型不純物またはｐ型不純物をイオン注入し、その後活性化アニールを行うことにより形成される。
【００４３】
半導体基板１の表面に、厚さ約５００ｎｍの素子分離絶縁膜２を、シリコン選択酸化（ＬＯＣＯＳ）法により形成する。以下、ＬＯＣＯＳ法について簡単に説明する。まず、厚さ約５０ｎｍのバッファ用酸化シリコン膜を熱酸化により形成する。バッファ用酸化シリコン膜上に、所定形状の厚さ約１５０ｎｍの窒化シリコンからなるマスクパターンを形成する。マスクパターンで覆われていない領域の半導体基板１の表層部を選択的に熱酸化する。これにより、素子分離絶縁膜２が形成される。その後、マスクパターンをリン酸等で除去する。バッファ用酸化シリコン膜を例えば希フッ酸を用いて除去する。
【００４４】
素子分離絶縁膜２で覆われていない活性領域内に半導体基板１の表面が露出する。露出した表面を高温熱酸化することによりゲート絶縁膜Ｉａ及びＩｄを形成する。
バッファ用酸化シリコン膜を形成する前または後に、必要に応じて、ＭＯＳトランジスタのチャネル領域に、しきい値調整用のイオン注入を行う。なお、このイオン注入は、ゲート絶縁膜Ｉａ及びＩｄを形成した後に行ってもよい。
【００４５】
素子分離絶縁膜２は、微細化に適したシャロートレンチアイソレーション（ＳＴＩ）法により形成してもよい。
素子分離絶縁膜２及びゲート絶縁膜Ｉａ、Ｉｄ上に、ｎ型ポリシリコンまたはｎ型アモルファスシリコンからなる第１の導電層３を形成する。
【００４６】
以下、第１の導電層３の形成方法について簡単に説明する。まず、モノシラン（ＳｉＨ４）と窒素（Ｎ２）とを２：８の割合で混合したガスを用いて、化学気相成長（ＣＶＤ）により、ポリシリコン層をコンフォーマルに堆積させる。ガスの流量を２００ｓｃｃｍとする。成長時の雰囲気圧力は３０Ｐａ、基板温度は６００℃とする。基板温度を低くするとアモルファスシリコン層が堆積される。アモルファスシリコン層を堆積させた後に６００℃以上で熱処理を行うことにより、ポリシリコン層を形成してもよい。得られたポリシリコン層に、リン等のｎ型不純物を、例えば熱拡散法により添加することにより、第１の導電層３が得られる。第１の導電層３のｎ型不純物の濃度は、例えば１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３である。
【００４７】
熱拡散法の代わりにイオン注入法を用いてもよい。イオン注入法を用いると、不純物濃度をより高精度に制御することができる。このため、第１の導電層３を導電部分として利用している素子の抵抗値を高精度に制御することが可能になる。なお、不純物を、ポリシリコンの成膜中に添加してもよい。
【００４８】
シート抵抗を低くするという観点からは、第１の導電層３を厚くすることが望ましい。一方、微細加工の観点からは、薄い方が望ましい。そのため、第１の導電層３の膜厚は、好ましくは５０〜１０００ｎｍの範囲内で選択し、さらに好ましくは、１００〜３００ｎｍの範囲内で選択する。
【００４９】
次に、第１の導電層３の上に、誘電体層４を形成する。誘電体層４は、後の工程でパターニングされることにより、図２に示した容量誘電体膜４ｎ等になる。誘電体層４は、図２を参照して説明したように、酸化シリコン、窒化シリコン、酸窒化シリコン等の単層構造、または種々の積層構造を有する。酸化シリコン層は、テトラエチルオルソシリケート（ＴＥＯＳ）とオゾン（Ｏ３）とを含む混合ガスを原料ガスとしたプラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）または電子サイクロトロン共鳴（ＥＣＲ）プラズマを用いたＣＶＤにより形成することができる。その他に、熱酸化やスピンオングラス法によって形成することも可能である。窒化シリコン膜及び酸窒化シリコン膜は、ＴＥＯＳ、酸素（Ｏ２）もしくはオゾン、及び窒素酸化物（ＮＯｘ）を含む混合ガスを用いたＰＥ−ＣＶＤまたはＥＣＲプラズマを用いたＣＶＤにより形成することができる。
【００５０】
誘電体層４は、図２に示した容量誘電体膜４ｎになる。このため、誘電体層４の厚さは、容量素子Ｃ１に求められる静電容量等から決定される。誘電体層４の上に、例えばノボラック系フォトレジストを塗布し、選択的に露光した後、現像することによってレジストパターン８を形成する。レジストパターン８は、第２のＰＭＯＳトランジスタＴｒ２ｄ、第１の配線Ｌ１、第３の配線Ｌ３、第１のヒューズ素子Ｆ１、第２のヒューズ素子Ｆ２、第４のヒューズ素子Ｆ４、抵抗素子Ｒ１、及び容量素子Ｃ１の配置される領域を覆う。
【００５１】
レジストパターン８をマスクとして、誘電体層４を選択的にエッチングする。誘電体層４のエッチングに伴って、第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極となる第１の導電層３の表面が露出する。このため、誘電体層４のエッチングは、第１の導電層３の表面を清浄に保つことができ、かつ第１の導電層３に対する誘電体層４のエッチング選択比が高くなる条件で行うことが好ましい。
【００５２】
例えば、誘電体層４が最下層を酸化シリコン膜とする積層構造を有する場合には、最下層の酸化シリコン膜よりも上の層はドライエッチングにより除去し、最下層の酸化シリコン膜をウェットエッチングにより除去することが好ましい。最下層以外の層が酸化シリコンや窒化シリコンで形成されている場合には、これらの層のドライエッチングは、例えばテトラフルオロメタン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）との混合ガスを用い、雰囲気圧力を約２１Ｐａ（約１６０ｍＴｏｒｒ）、周波数１３．５６ＭＨｚのＲＦパワーを約７００Ｗとして、ＲＦプラズマエッチングにより行うことができる。
【００５３】
誘電体層４を除去した後、所定の剥離液によりレジストパターン８を除去する。
図４に示すように、第２のＰＭＯＳトランジスタＴｒ２ｄが配置される活性領域の上方に誘電体膜４ｄが残り、第１の配線Ｌ１、第３の配線Ｌ３、第１のヒューズ素子Ｆ１、第２のヒューズ素子Ｆ２、第４のヒューズ素子Ｆ４、抵抗素子Ｒ１、及び容量素子Ｃ１の下部電極に対応する領域に、それぞれ誘電体膜４ｅ、４ｇ、４ｈ、４ｉ、４ｋ、４ｍ、及び４ｎが残る。
【００５４】
パターニングされたこれらの誘電体膜を覆うように、全面に、ｎ型のポリシリコンからなる第２の導電層５を形成する。第２の導電層５の形成方法は、第１の導電層３の形成方法と同一である。第２の導電層５は、シート抵抗の観点からは厚いほうが好ましく、微細加工の観点からは薄い方が好ましい。このため、第２の導電層５の厚さの好ましい範囲は２０〜１０００ｎｍであり、より好ましい範囲は８０〜３００ｎｍである。
【００５５】
必要に応じて、第２の導電層５の形成前に熱処理を行ってもよい。この熱処理によって誘電体膜４ｄ、４ｅ、４ｇ、４ｈ、４ｉ、４ｋ、４ｍ、及び４ｎを緻密化させて、その電気的及び物理的特性を改善させることができる。さらに、第２の導電層５の形成後に行われる熱処理時に、誘電体膜４ｄ、４ｅ、４ｇ、４ｈ、４ｉ、４ｋ、４ｍ、及び４ｎからのデガスが抑制され、誘電体膜と第２の導電層５との密着性の低下を防止することができる。
【００５６】
第２の導電層５の上に、レジストパターン１３を形成する。レジストパターン１３は、第１のＮＭＯＳトランジスタＴｒ１ａが配置される領域、第２の配線Ｌ２、第３の配線Ｌ３、第１のヒューズ素子Ｆ１、第３のヒューズ素子Ｆ３、第４のヒューズ素子Ｆ４、抵抗素子Ｒ１、及び容量素子Ｃ１が配置される領域を覆う。
【００５７】
図５に示すように、レジストパターン１３をマスクとして、第２の導電層５をエッチングする。第２の導電層５は、例えば塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガスのＥＣＲプラズマを用いたエッチングにより行うことができる。エッチング条件の一例として、塩素の流量を２５ｓｃｃｍ、酸素の流量を１１ｓｃｃｍ、雰囲気圧力を０．２７Ｐａ（２ｍＴｏｒｒ）、周波数１３．５６ＭＨｚのＲＦパワーを４０Ｗ、周波数２．４５ＧＨｚのマイクロ波パワーを１４００Ｗ、基板温度を１５〜２０℃とする。なお、エッチングガスとして、テトラフルオロメタン（ＣＦ４）または六フッ化硫黄（ＳＦ６）を用いることも可能である。または、ＨＢｒ等の臭素含有ガスを用いてもよい。臭素含有ガスを用いると、酸化シリコンに対するシリコンのエッチング選択比が高くなり、誘電体層４が薄い場合に特に臭素含有ガスを用いる効果が顕著になる。
【００５８】
誘電体膜４ｄ、４ｅ、及び４ｉが露出し、さらに第１の導電層３の表層部が薄くエッチングされた時点でエッチングを停止させる。その後、レジストパターン１３を除去する。第２の導電層５の底面までエッチングが進んだ時点でエッチングを停止させてもよいが、第１の導電層３の表層部までオーバエッチングを行うことにより、誘電体膜４ｄ、４ｅ、及び４ｉの上に第２の導電層５の一部が残留することを防止できる。
【００５９】
図６に示すように、図５の状態で露出していた誘電体膜４ｄ、４ｅ、４ｉを除去する。なお、誘電体膜４ｄ、４ｅ、４ｉの除去は、図５に示したレジストパターン１３を除去する前に行ってもよい。誘電体膜４ｄの除去に伴って、第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極領域の第１の導電層３の表面が露出する。このため、誘電体膜４ｄ、４ｅ、及び４ｉのエッチングは、第１の導電層３の表面を清浄に保つことができ、かつ第１の導電層３に対する誘電体膜４ｄ等のエッチング選択比の高い条件で行うことが好ましい。例えば、図３に示した誘電体層４をエッチングする方法と同じ方法を採用することができる。
【００６０】
図５に示したレジストパターン１３を除去した後に、誘電体膜４ｄ等のエッチングを行う場合には、第２の導電層５の表面に形成されている自然酸化膜を除去することができる。これにより、第２の導電層５の上に形成される層（図７の第３の導電層６）の密着性の向上、及び接触抵抗の低減が期待できる。
【００６１】
誘電体膜４ｄ、４ｅ、及び４ｉのエッチング後、酸化シリコンの残渣物やパーティクルが残存する場合、ドライエッチングに起因して第１の導電層３の表面にダメージ層が形成される場合、または第１の導電層３の表面に自然酸化膜が形成される場合には、これらを除去するために、バッファードフッ酸（フッ酸とフッ化アンモニウムと水との混合液）を用いて、ライトエッチングを行うことが好ましい。これにより、次に形成する第３の導電層６（図７）の剥離や、導電性の低下を防止することができる。
【００６２】
図７に示すように、基板全面を覆うように、第３の導電層６を形成する。第３の導電層６は、図２に示したゲート電極Ｇａの上層６ａ、第２の配線Ｌ２の上層６ｆ、第３の配線Ｌ３の上層６ｇ、第３のヒューズ素子Ｆ３の上層６ｊ、第４のヒューズ素子Ｆ４の上層６ｋ、上部電極ＥＵＣ１の上層６ｎになる。従って、第３の導電層６は、金属または金属シリサイドで形成する。
【００６３】
これらの層を金属及び金属シリサイドのいずれによって形成する場合にも、第３の導電層６はスパッタリングまたはＣＶＤにより形成することができる。
例えばＤＣマグネトロンスパッタリング装置によりＷＳｉｘ層を形成する場合には、タングステンシリサイドのターゲットを用い、雰囲気圧力約１Ｐａ（８ｍＴｏｒｒ）、Ａｒガス流量３０ｓｃｃｍ、基板温度１８０℃、投入電力２０００Ｗの条件で成膜することができる。他の組成の金属シリサイド膜を形成する場合には、ターゲットを、成膜すべき膜の組成と同じか、または近似する組成とし、上記条件と同様の条件で成膜することができる。
【００６４】
ＷＳｉｘ層をＣＶＤで成膜する場合には、原料ガスとして六フッ化タングステン（ＷＦ６）とモノシラン（ＳｉＨ４）を用いることができる。
第１の導電層３及び第２の導電層５がポリシリコンで形成されているため、シリサイド反応を行う金属層を堆積し、熱処理を行うことによりシリサイド反応を生じさせて、金属シリサイド層を形成することも可能である。
【００６５】
第３の導電層６を金属シリサイドで形成する場合には、成膜後に、その組成に応じて、概ね６００〜１１００℃で５〜３０秒間の熱処理を行うことが好ましい。この熱処理は、例えばラピッドサーマルアニール（ＲＴＡ）装置を用いて行うことができる。第３の導電層６をＷＳｉｘで形成する場合には、熱処理温度を約１０００℃にすることが好ましい。この熱処理により、図２に示した上部電極ＥＵＣ１やゲート電極Ｇａの電気抵抗を低減させることができる。また、層間絶縁膜１１を形成した後に、当該層間絶縁膜１１の焼き締めのために行われる熱処理時等に、第３の導電層６とその下の第１の導電層３や第２の導電層５との間で剥離が生じることを防止できる。金属シリサイドからなる第３の導電層６の低抵抗化のための熱処理は、層間絶縁膜１１を形成する前の所望の時期に行うことができる。
【００６６】
第３の導電層６の上に、レジストパターン１５を形成する。レジストパターン１５は、図２に示したゲート電極Ｇａ、Ｇｄ、第１〜第３の配線Ｌ１〜Ｌ３、第２〜第４のヒューズ素子Ｆ２〜Ｆ４、及び上部電極ＥＵＣ１に対応する領域を覆う。レジストパターン１５をマスクとして、第３の導電層６から第１の導電層３までをエッチングする。このエッチングは、ＥＣＲプラズマエッチング装置を用いて行うことができる。例えば、使用するエッチングガスは塩素と酸素との混合ガスであり、それぞれの流量は２５ｓｃｃｍ及び１１ｓｃｃｍである。エッチング条件は、雰囲気圧力０．２７Ｐａ（２ｍＴｏｒｒ）、１３．５６ＭＨｚのＲＦパワー４０Ｗ、２．４５ＧＨｚのマイクロ波パワー１４００Ｗ、基板温度１５〜２０℃とすることができる。エッチング後、レジストパターン１５を除去する。
【００６７】
エッチングガスとして、ＨＢｒ等の臭素含有ガスを用いてもよい。臭素含有ガスを用いると、酸化シリコンに対するシリコンのエッチング選択比を高くすることできる。このため、誘電体膜４ｈ、４ｍ、ゲート絶縁膜Ｉａ、Ｉｄ、素子分離絶縁膜２の膜減りを抑制し、かつ第３の導電層６から第１の導電層３までエッチングすることが可能になる。なお、塩素と酸素との混合ガスを用いてエッチングを行った後、臭素含有ガスでオーバエッチングを行ってもよい。
【００６８】
図８に示すように、第１のヒューズ素子Ｆ１が配置される領域及び抵抗素子Ｒ１が配置される領域においては、第３の導電層６及び第２の導電層５をエッチングした後、既にパターニングされている誘電体膜４ｈ及び４ｍがマスクとなり、その下に第１の導電層３ｈ及び３ｍが残る。これにより、第１の導電層３の単層構造を有する第１のヒューズ素子Ｆ１及び抵抗素子Ｒ１が形成される。
【００６９】
第３の配線Ｌ３が配置される領域においては、マスクパターン１５をエッチングマスクとして第２の導電層５の底面までエッチングが進むと、既にパターニングされている誘電体膜４ｇの一部が露出する。この誘電体膜４ｇがマスクとなり、第１の導電層３がエッチングされる。これにより、誘電体膜４ｇの下に第１の導電層３ｇが残る。同様に、第４のヒューズ素子Ｆ４が配置される領域においては、誘電体膜４ｋの下に第１の導電層３ｋが残り、容量素子Ｃ１が配置される領域においては、誘電体膜４ｎの下に第１の導電層３ｎが残る。これにより、第１の導電層３と誘電体層４との積層からなる台座ＰＬ３及びＰＦ４が形成され、第２の導電層５と第３の導電層６とからなる第３の配線Ｌ３及び第４のヒューズ素子Ｆ４が形成される。さらに、第１の導電層３の単層からなる下部電極ＥＬＣ１が形成される。また、第２の導電層５と第３の導電層６とからなる２層構造の上部電極ＥＵＣ１が形成される。
【００７０】
第１の導電層３と第２の導電層５と第３の導電層６との３層構造を有するゲート電極Ｇａ、第２の配線Ｌ２、及び第３のヒューズ素子Ｆ３が形成される。さらに、第１の導電層３と第３の導電層６との２層構造を有するゲート電極Ｇｄ、第１の配線Ｌ１、及び第２のヒューズ素子Ｆ２が形成される。
【００７１】
図２に示すように、周知の方法で、ＬＤＤ構造を有するソース及びドレイン領域を形成する。以下、ソース及びドレイン領域の形成方法を簡単に説明する。第２のＰＭＯＳトランジスタＴｒ２ｄが配置される領域に開口を有するレジストパターンをマスクとして、低濃度領域を形成するためのイオン注入を行う。次に、第１のＮＭＯＳトランジスタＴｒ１ａが配置される領域に開口を有するレジストパターンをマスクとして、低濃度領域を形成するためのイオン注入を行う。
【００７２】
ゲート電極Ｇａ及びＧｄの側壁上に、酸化シリコンからなるサイドウォールスペーサを形成する。サイドウォールスペーサは、例えば酸化シリコン等の絶縁膜を全面に形成し、この絶縁膜をリアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングでエッチバックすることによって形成される。このとき、第１〜第３の配線Ｌ１〜Ｌ３、第１〜第４のヒューズ素子Ｆ１〜Ｆ４、台座ＰＬ３、ＰＦ４、抵抗素子Ｒ１、上部電極ＥＵＣ１、及び下部電極ＥＬＣ１と容量誘電体膜４ｎとの積層構造体の側壁上にもサイドウォールスペーサが形成される。
【００７３】
サイドウォールスペーサを形成するための絶縁膜のエッチバック時に、第１のヒューズ素子Ｆ１、抵抗素子Ｒ１、台座ＰＬ３、ＰＦ４、及び下部電極ＥＬＣ１の上面を覆っている誘電体膜４ｈ、４ｍ、４ｇ、４ｋ、及び４ｎもエッチングされる場合がある。ただし、これらの誘電体膜の下の第１の導電層３はポリシリコンで形成されているため、誘電体膜がエッチング除去されたとしても、第１の導電層３はエッチングされない。誘電体膜４ｈ、４ｍ、４ｇ、４ｋ、及び４ｎの材料や膜厚を適当に選択することにより、エッチバック時の保護膜として機能させることができる。また、誘電体膜４ｈ、４ｍ、４ｇ、４ｋ、及び４ｎの材料と、サイドウォールスペーサの材料とを、相互にエッチング特性の異なるものとすることにより、誘電体膜４ｈ、４ｍ、４ｇ、４ｋ、及び４ｎを、エッチバック時におけるエッチングマスクとして利用することができる。
【００７４】
また、サイドウォールスペーサを形成するときのエッチバックによって、ソース領域Ｓａ、Ｓｄ、及びドレイン領域Ｄａ、Ｄｄの上のゲート絶縁膜Ｉａ及びＩｄが除去される。その後、ソース領域Ｓａ、Ｓｄ、及びドレイン領域Ｄａ、Ｄｄの表面に自然酸化膜が形成される。図２では、この自然酸化膜と、エッチバック前から形成されていたゲート絶縁膜とを区別することなく記載している。
【００７５】
第２のＰＭＯＳトランジスタＴｒ２ｄが配置される領域に開口を有するレジストパターン及びサイドウォールスペーサをマスクとして、高濃度領域を形成するためのイオン注入を行う。次に、第１のＮＭＯＳトランジスタＴｒ１ａが配置される領域に開口を有するレジストパターン及びサイドウォールスペーサをマスクとして、高濃度領域を形成するためのイオン注入を行う。これにより、ソース領域Ｓａ、Ｓｄ、及びドレイン領域Ｄａ、Ｄｄが形成される。イオン注入後、活性化アニールを行う。
【００７６】
第２のＰＭＯＳトランジスタＴｒ２ｄのソース及びドレインの高濃度領域形成のためのイオン注入時に、第１〜第４のヒューズ素子Ｆ１〜Ｆ４にも同時にｐ型不純物を注入してもよい。ｐ型不純物を注入すると、第１〜第４のヒューズ素子Ｆ１〜Ｆ４の電気抵抗が高くなり、切断されにくくなる。逆に、第１のＮＭＯＳトランジスタＴｒ１ａのソース及びドレインの高濃度領域形成のためのイオン注入時に、第１〜第４のヒューズ素子Ｆ１〜Ｆ４にも同時にｎ型不純物を注入すると、これらのヒューズ素子の電気抵抗を下げることができる。ヒューズ素子に求められる切断特性に応じて、ヒューズ素子に不純物を注入するか否かを選択すればよい。
【００７７】
さらに、第１のＮＭＯＳトランジスタＴｒ１ａのソース及びドレインの高濃度領域形成のためのイオン注入時に、第１〜第３の配線Ｌ１〜Ｌ３にｎ型不純物を注入することにより、配線の電気抵抗を下げることができる。
【００７８】
層間絶縁膜１１の形成、複数のコンタクトホールＣＨの形成、導電プラグの充填、上層配線１２の形成工程を経て、実施例による半導体装置が得られる。
次に、複数の工程で形成されるレジストパターンの平面形状の関係について説明する。
【００７９】
第１のＮＭＯＳトランジスタＴｒ１ａが配置される領域においては、図４に示したレジストパターン１３がゲート電極Ｇａを内包する領域を覆う。図５に示した工程で、ゲート電極Ｇａを内包する領域に、第１の導電層３及び第２の導電層５が残る。図７に示したレジストパターン１５の平面形状が、ゲート電極Ｇａの平面形状に対応する。同様に、図４に示したレジストパターン１３が、第２の配線Ｌ２及び第３のヒューズ素子Ｆ３を内包する領域を覆う。図７に示したレジストパターン１５の平面形状が、第２の配線Ｌ２及び第３のヒューズ素子Ｆ３の平面形状に対応する。
【００８０】
第２のＰＭＯＳトランジスタＴｒ２ｄが配置される領域においては、図３に示した工程で、ゲート電極Ｇｄを内包する領域がレジストパターン８で覆われ、図４に示したように誘電体膜４ｄが残される。この領域はレジストパターン１３で覆われないため、図５の工程で第２の導電層５が除去される。ただし、誘電体膜４ｄが残されているため、第１の導電層３のゲート電極となる領域がオーバエッチングされることなく残る。図７に示したレジストパターン１５の平面形状が、ゲート電極Ｇｄの平面形状に対応する。これにより、図８に示したように、第１の導電層３と第３の導電層６との２層構造のゲート電極Ｇｄが残る。
【００８１】
第１の配線Ｌ１及び第２のヒューズ素子Ｆ２が配置される領域においても同様に、図３に示したレジストパターン８が第１の配線Ｌ１及び第２のヒューズ素子Ｆ２を内包する領域を覆う。図７に示したレジストパターン１５の平面形状が、第１の配線Ｌ１及び第２のヒューズ素子Ｆ２の平面形状に対応する。
【００８２】
第３の配線Ｌ３が配置される領域においては、図３に示したレジストパターン８の平面形状に対応する誘電体膜４ｇ（図４）が残る。図４に示したレジストパターン１３は、誘電体膜４ｇと同じ平面形状を有するか、またはそれよりもやや小さく形成される。レジストパターン１３をやや小さく形成した場合には、図５に示した状態において、誘電体膜４ｈの上面の外周近傍領域が、レジストパタン１３の側面よりも外側にテラス状に突出する。この誘電体膜４ｈの突出部分は、図６に示した誘電体膜の除去工程で除去される。すなわち、誘電体膜除去工程後に残っている誘電体膜４ｈ（図６）の平面形状は、図４のレジストパターン１３の平面形状に対応する。図６の誘電体膜４ｈの平面形状は、図２に示した台座ＰＬ３の平面形状と同一である。従って、図４に示したレジストパターン１３の平面形状が、台座ＰＬ３の平面形状に対応することになる。第３の配線Ｌ３自体の平面形状は、図７に示したレジストパターン１５の平面形状に対応する。
【００８３】
同様に、第４のヒューズ素子Ｆ４が配置される領域においても、図４のレジストパターン１３が、誘電体膜４ｍと同一の平面形状（すなわち図３のレジストパターン８の平面形状）を有するか、またはそれよりもやや小さく形成される。図４のレジストパターン１３の平面形状が、図２に示した台座ＰＦ４に対応する。第４のヒューズ素子Ｆ４自体の平面形状は、図７に示したレジストパターン１５の平面形状に対応する。
【００８４】
第１のヒューズ素子Ｆ１が配置される領域においては、図４に示したレジストパターン１３が、誘電体膜４ｈと同一の平面形状を有するか、またはそれよりもやや小さく形成される。図７に示した工程において、第１のヒューズ素子Ｆ１に対応する領域がレジストパターン１５で覆われないため、第３の導電層６及び第２の導電層５が除去され、誘電体膜４ｈと第１の導電層３とが残る。これにより、第１のヒューズ素子Ｆ１は、第１の導電層３で構成された単層構造になり、図４に示したレジストパターン１３と同一の平面形状を有することになる。同様に、抵抗素子Ｒ１も単層構造になる。
【００８５】
このように、３回のフォトリソグラフィ工程を実行することにより、積層構造の異なる４種類のヒューズ素子を形成することができる。同時に、積層構造の異なる３種類の配線、抵抗素子、及び容量素子を形成することができる。
【００８６】
上記実施例では、積層構造の異なる４種類のヒューズ素子Ｆ１〜Ｆ４を形成することができる。このため、切断特性の異なる種々のヒューズ素子を配備することが可能になる。
通常、ヒューズ素子はデザインルールの最小線幅になるように設計される。複数のヒューズ素子の線幅をデザインルールの最小線幅に揃えても、積層構造を異ならせることにより、切断特性の異なる複数のヒューズ素子が得られる。
【００８７】
例えば、図２に示した第２のヒューズ素子Ｆ２の下層３ｉの厚さを１５０ｎｍとし、第４のヒューズ素子Ｆ４の下層５ｋの厚さを１００ｎｍとし、両者を同一不純物濃度のポリシリコンで形成すれば、第２のヒューズ素子Ｆ２を切断するための電流値を、第４のヒューズ素子Ｆ４を切断するために必要な電流値よりも１０〜１５％程度大きくすることが可能になる。ただし、両ヒューズ素子の上層６ｉ及び６ｋの膜厚は等しいとする。
【００８８】
第４のヒューズ素子Ｆ４の台座ＰＦ４の下層３ｋに電流を流すことにより、第４のヒューズ素子Ｆ４を予熱することができる。予熱しておくことにより、第４のヒューズ素子Ｆ４を切断するために必要となる電流値または電圧値を低減させることができる。パルス電流によって切断する場合には、切断に要するパルス数を低減させることができる。これにより、切断に要する時間を短くすることができる。
【００８９】
また、台座ＰＦ４を第４のヒューズ素子Ｆ４に対して相対的に大きくすることにより、第４のヒューズ素子Ｆ４の切断時に発生する熱を吸収または放散させることができる。これにより、第４のヒューズ素子Ｆ４の切断時に発生する熱により、近傍の回路素子が受けるダメージを低減させることができる。
【００９０】
第１〜第３の配線Ｌ１〜Ｌ３は、それぞれ第２〜第４のヒューズ素子Ｆ２〜Ｆ４と同じ積層構造を有する。第２の配線Ｌ２、第３の配線Ｌ３、第１の配線Ｌ１の順番に低抵抗化し易い構造とされている。配線抵抗を低くしたい場合には、第２の配線Ｌ２のように３層構造とすることが好ましい。ただし、３層構造にすると、大きな段差が生じてしまう。段差を低くしたい場合には、第１の配線Ｌ１のような２層構造とすることが好ましい。
【００９１】
これらの配線は、過電流による発熱を抑制するために、必要に応じて、同一積層構造をとるヒューズ素子よりも幅の広い平面形状になるように設計される。また、流れる電流量が少ない場合には、配線を第１のヒューズ素子Ｆ１と同様に単層構造にしてもよい。
【００９２】
第１のＮＭＯＳトランジスタＴｒ１ａのゲート電極Ｇａや、第２の配線Ｌ２のように３層構造にすると、２層構造のものに比べて容易に低抵抗化することができる。ゲート電極を低抵抗化することにより、高速動作に適したＭＯＳトランジスタが得られる。また、ゲート電極Ｇａの最上層に金属シリサイド層６ａを配置すると、ソース及びドレインへのイオン注入時に注入される不純物が、ゲート電極Ｇａの下層３ａまで到達しにくくなる。このため、下層３ａの不純物濃度が、ソース及びドレイン形成のためのイオン注入の影響を受けにくくなる。これにより、所望の電気的特性を有するＮＭＯＳトランジスタＴｒ１ａを得やすくなる。
【００９３】
これに対し、第２のＰＭＯＳトランジスタＴｒ２ｄのゲート電極Ｇｄや第１の配線Ｌ１のように２層構造のものは、低抵抗化の点で３層構造のものに劣るが、３層構造のものに比べて、段差が低くなるという利点を有する。いずれの積層構造を採用するかは、必要とされる導電率や、許容される段差等に基づいて決定すればよい。
【００９４】
図７に示した工程において、第１の導電層３と第２の導電層５とのエッチングが並行して進行する。例えば、第３の導電層６がエッチングされた後に、容量素子Ｃ１が配置される位置に残された第２の導電層５の露出した部分と、第２の導電層５が既に除去されている領域に露出した第１の導電層３とのエッチングが並行して進む。誘電体層４や素子分離絶縁膜２の膜減りを避けたい場合には、第１の導電層３と第２の導電層５との厚さを、なるべく等しくすることが好ましい。例えば、両者の膜厚の差を、第１の導電層３の膜厚と第２の導電層５の膜厚との平均値の数十％以下、具体的には２０％以下にすることが好ましい。
【００９５】
なお、臭素含有ガスを用いたドライエッチングのように、酸化シリコンに対するシリコンのエッチング選択比を高くできる場合には、第１の導電層３と第２の導電層５との厚さが大きく異なっていても、誘電体層５や素子分離絶縁膜２の膜減りを抑制することが可能である。
【００９６】
上記実施例において、容量素子Ｃ１に印加する電圧の極性が反転しても電気的特性の対称性を維持するために、第１の導電層３及び第２の導電層５のうち、少なくとも容量誘電体膜４ｎに接する部分の不純物濃度を等しくすることが好ましい。
【００９７】
第３のヒューズ素子Ｆ３の配置される場所においては、第２の導電層５がエッチングされた後に、その下の第１の導電層３がエッチングされるため、両者の膜厚をほぼ等しくする効果は少ない。第３のヒューズ素子Ｆ３のような積層構造の素子を有しない半導体装置を作製する場合には、第１の導電層３の膜厚と第２の導電層５の膜厚とをほぼ等しくする効果が大きい。
【００９８】
上記実施例による半導体装置では、第１〜第４のヒューズ素子Ｆ１〜Ｆ４の下方に、それぞれｎ型ウェル１０ｈ〜１０ｋが形成されている。ヒューズ素子の切断時の発熱により、基板にダメージが残った場合にも、ｎ型ウェル１０ｈ〜１０ｋを形成しておくことにより、基板への不要なリーク電流の発生を防止することができる。容量素子Ｃ１の下方のｎ型ウェル１０ｎは、容量素子Ｃ１と半導体基板１との間の寄生容量を低減させる機能を有する。半導体基板１としてｎ型のシリコン基板を用いる場合には、ｎ型ウェル１０ｈ〜１０ｋ、１０ｎに代えてｐ型ウェルを形成すればよい。
【００９９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【０１００】
【図１】実施例による半導体装置の平面図である。
【図２】実施例による半導体装置の断面図である。
【図３】実施例による半導体装置の製造途中の状態の断面図（その１）である。
【図４】実施例による半導体装置の製造途中の状態の断面図（その２）である。
【図５】実施例による半導体装置の製造途中の状態の断面図（その３）である。
【図６】実施例による半導体装置の製造途中の状態の断面図（その４）である。
【図７】実施例による半導体装置の製造途中の状態の断面図（その５）である。
【図８】実施例による半導体装置の製造途中の状態の断面図（その６）である。
【符号の説明】
【０１０１】
１：半導体基板、２：素子分離絶縁膜、３：第１の導電層、４：誘電体層、５：第２の導電層、６：第３の導電層、８、１３、１５：レジストパターン、１０ａ、ｐ型ウェル、１０ｄ、１０ｈ〜１０ｋ、１０ｎ：ｎ型ウェル、１１：層間絶縁膜、１２：上層配線、Ｔ１：第１のＣＭＯＳ回路、Ｔ２：第２のＣＭＯＳ回路、Ｔｒ１ａ：第１のＮＭＯＳトランジスタ、Ｔｒ１ｂ：第１のＰＭＯＳトランジスタ、Ｔｒ２ｃ：第２のＮＭＯＳトランジスタ、Ｔｒ２ｄ：第２のＰＭＯＳトランジスタ、Ｌ１：第１の配線、Ｌ２：第２の配線、Ｌ３：第３の配線、Ｆ１：第１のヒューズ素子、Ｆ２：第２のヒューズ素子、Ｆ３：第３のヒューズ素子、Ｆ４：第４のヒューズ素子、Ｒ１：抵抗素子、Ｃ１：容量素子、ＰＬ３、ＰＦ４：台座、ＣＨ：コンタクトホールＥＬＣ１：下部電極、ＥＵＣ１：上部電極、ＬＬ１、ＬＬ２：局所配線、Ｇａ〜Ｇｄ：ゲート電極、Ｓａ、Ｓｄ：ソース領域、Ｄａ、Ｄｄ：ドレイン領域、Ｉａ、Ｉｄ：ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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