(57)【要約】【課題】マスクや微細パターンなしにナノ粒子を利用し、ナノスケールのｐ−ｎ接合素子またはＣＭＯＳのようなナノスケールの半導体素子の製造方法を提供する。【解決手段】半導体基板上に複数のナノ粒子を分散させるステップと、ナノ粒子を覆うように半導体基板上に絶縁層を形成するステップと、絶縁層及びナノ粒子の上部を部分的に除去するステップと、絶縁層内のナノ粒子を選択的に除去するステップと、ナノ粒子が除去された部分を介し、半導体基板を部分的にドーピングすることにより、半導体基板内にドーピングされた半導体層を部分的に形成するステップとを含むことを特徴とするナノスケールの半導体素子の製造方法である。【選択図】図２Ｃ
2006156977.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数のナノ粒子を分散させるステップと、
前記ナノ粒子を覆うように前記半導体基板上に絶縁層を形成するステップと、
前記絶縁層及び前記ナノ粒子のそれぞれの上部を部分的に除去するステップと、
前記絶縁層内の前記ナノ粒子を選択的に除去するステップと、
前記ナノ粒子が除去された部分を介し、前記半導体基板を部分的にドーピングすることにより、前記半導体基板内にドーピングされた半導体層を部分的に形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ナノ粒子の直径は、３０ｎｍ以下であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ナノ粒子は、金属性材料および半導体材料のうち少なくともいずれか一つからなることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記絶縁層及び前記ナノ粒子の上部を部分的に除去するステップは、前記ナノ粒子の上部半球が除去されるまで行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記絶縁層内の前記ナノ粒子を選択的に除去した後、前記ナノ粒子が除去された位置の前記絶縁層の側壁下部を部分的に除去することにより、前記半導体基板が外部に露出される部分を拡張させるステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ナノ粒子が除去された位置の前記絶縁層の側壁下部を部分的に除去するステップは、ドライエッチングを介して行われることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記半導体基板を部分的にドーピングするステップは、ドーパントを前記半導体基板内に注入または拡散させることによって行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記半導体基板は、ｐ型半導体基板であり、前記半導体基板内に部分的に形成されたドーピングされた半導体層は、ｎ型半導体層であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記半導体基板は、ｎ型半導体基板であり、前記半導体基板内に部分的に形成されたドーピングされた半導体層は、ｐ型半導体層であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
半導体基板上に複数のナノ粒子を分散させるステップと、
前記ナノ粒子を覆うように前記半導体基板上に絶縁層を形成するステップと、
前記絶縁層及び前記ナノ粒子の上部を部分的に除去するステップと、
前記絶縁層内の前記ナノ粒子を選択的に除去するステップと、
前記ナノ粒子が除去された部分を介し、前記半導体基板を部分的にドーピングすることにより、前記半導体基板内にドーピングされた半導体層を部分的に形成するステップと、
前記ドーピングされた前記半導体層の上面に金属層を形成するステップと、
前記絶縁層を選択的に除去して前記半導体基板を露出させるステップと、
前記半導体基板と前記金属層の上面及び前記金属層の側面に均一な厚さに誘電体層を蒸
着するステップと、
前記誘電体層上に多結晶シリコン層を蒸着するステップと、
前記金属層が表れるまで前記誘電体層及び前記多結晶シリコン層を除去するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記ナノ粒子の直径は、３０ｎｍ以下であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記ナノ粒子は、金属性材料および半導体材料のうち少なくともいずれか一つからなることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記絶縁層及び前記ナノ粒子の上部を部分的に除去するステップは、前記ナノ粒子の上部半球が除去されるまで行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１４】
前記絶縁層内の前記ナノ粒子を選択的に除去した後、前記ナノ粒子が除去された位置の前記絶縁層の側壁下部を部分的に除去することにより、前記半導体基板が外部に露出される部分を拡張させるステップをさらに含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１５】
前記ナノ粒子が除去された位置の前記絶縁層の側壁下部を部分的に除去するステップは、ドライエッチングを介して行われることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記半導体基板を部分的にドーピングするステップは、ドーパントを前記半導体基板内に注入または拡散させることによって行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１７】
前記半導体基板は、ｐ型半導体基板であり、前記半導体基板内に部分的に形成されたドーピングされた半導体層は、ｎ型半導体層であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１８】
前記半導体基板は、ｎ型半導体基板であり、前記半導体基板内に部分的に形成されたドーピングされた前記半導体層は、ｐ型半導体層であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１９】
前記ドーピングされた前記半導体層の上面に前記金属層を形成するステップは、
前記ドーピングされた前記半導体層及び前記絶縁層の上面に全体的に金属物質を蒸着するステップと、
前記絶縁層が表れるまで金属物質を平坦に除去するステップと、を含むこと、
を特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項２０】
前記半導体基板と前記金属層の上面及び前記金属層の側面に均一な厚さに前記誘電体層を蒸着するステップは、原子層堆積技術を利用して行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項２１】
前記誘電体層は、高誘電率の金属酸化物であることを特徴とする請求項２０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ粒子を利用したナノスケールの半導体素子の製造方法に係り、マスクや微細パターンなしにナノ粒子を利用し、ナノスケールのｐ−ｎ接合素子またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のようなナノスケールの半導体素子を製造する方法に関する。
【背景技術】
【０００２】
半導体技術の発達により、半導体素子が高集積度化している。かかる半導体素子の高集積度化には、主にマイクロリソグラフィ技術の発達が大きく寄与している。しかし、これまで半導体素子の基本的な製造方式には、大きな変化がなかった。すなわち、基板上に物質の層を重ね、その上にフォトレジストのようなマスクを形成した後、マイクロリソグラフィ工程を介し、前記マスクをパターニングした後、適切なガス気圧でマスク及び物質の層を選択的にエッチングする半導体素子の製造方式には大きな変化がなかった。半導体素子の集積度を高めるための研究には、主に、さらに短い波長の光源を利用して、マスクをさらに微細にパターニングする技術と、かかる微細なパターンを適切にエッチングする技術とに集中されていた。
【０００３】
しかし、かかる光学的な技術を利用して、マスクを微細にパターニングする技術には、限界がある。現在、線間幅が９０ｎｍである半導体の製造技術は商用化されているが、それ以下の線間幅にパターニングするには、多くの困難さがある。従って、半導体素子の集積度をさらに高めるためには、新しい半導体製造技術が要求されている。かかる新しい半導体製造技術として、最近提示されているのがナノ粒子を利用した製造技術である。
【０００４】
特許文献１は、ナノ粒子を利用してナノ構造物を製造する方法について開示している。前記米国特許によれば、図１Ａに図示されているように、基板１上に物質層２を形成し、その上にナノ粒子３をコーティングする。その後、図１Ｂに図示されているように、垂直にイオンビーム８を照射してエッチング工程を行う。それにより、イオンビーム８に直接露出された部分が除去されつつ、シリンダ状のナノ構造物４が基板１上に形成される。
【０００５】
しかし、前記特許文献１は、従来と同様に、ナノ粒子をマスクとしてのみ利用している。従って、前記特許文献１は、図１Ｂに図示されているような単純な構造だけが製造でき、フォトレジストマスクを利用する従来の複雑な工程を減少させることができない。
【特許文献１】米国特許第４４０７６９５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、マスクや微細パターンなしにナノ粒子を利用し、ナノスケールのｐ−ｎ接合素子またはＣＭＯＳのようなナノスケールの半導体素子の製造方法を提供することである。
【０００７】
また、本発明のもう一つの目的は、マスクや微細パターンのない、さらに簡単な半導体製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の形態によると、ナノスケールの半導体素子の製造方法は、半導体基板上に複数のナノ粒子を分散させるステップと、前記ナノ粒子を覆うように前記半導体基板上に絶縁
層を形成するステップと、前記絶縁層及びナノ粒子の上部を部分的に除去するステップと、前記絶縁層内のナノ粒子を選択的に除去するステップと、前記ナノ粒子が除去された部分を介し、前記半導体基板を部分的にドーピングすることにより、前記半導体基板内にドーピングされた半導体層を部分的に形成するステップとを含むことを特徴とする。
【０００９】
ここで、前記ナノ粒子の直径は、３０ｎｍ以下であり、前記ナノ粒子は、金属性材料および半導体材料のうち少なくともいずれか一つからなることを特徴とする。
【００１０】
本発明によれば、前記絶縁層内のナノ粒子を選択的に除去した後、前記ナノ粒子が除去された位置の絶縁層の側壁下部を部分的に除去することにより、前記半導体基板が外部に露出される部分を拡張させるステップをさらに含むことができる。
【００１１】
また、前記半導体基板を部分的にドーピングするステップは、ドーパントを半導体基板内に注入または拡散させることによって行われることを特徴とする。
【００１２】
このとき、前記半導体基板は、ｐ型半導体基板であり、前記半導体基板内に部分的に形成されたドーピングされた半導体層は、ｎ型半導体層である。または、前記半導体基板は、ｎ型半導体基板であり、前記半導体基板内に部分的に形成されたドーピングされた半導体層は、ｐ型半導体層である。
【００１３】
一方、本発明による半導体素子の製造方法は、前記ドーピングされた半導体層の上面に金属層を形成するステップと、前記絶縁層を選択的に除去して半導体基板を露出させるステップと、前記半導体基板と金属層の上面及び金属層の側面に均一な厚さに誘電体層を蒸着するステップと、前記誘電体層上に多結晶シリコン層を蒸着するステップと、前記金属層が表れるまで前記誘電体層及び多結晶シリコン層を除去するステップとをさらに含む。
【００１４】
ここで、前記ドーピングされた半導体層の上面に金属層を形成するステップは、前記ドーピングされた半導体層及び絶縁層の上面に全体的に金属物質を蒸着するステップと、前記絶縁層が表れるまで金属物質を平坦に除去するステップとを含む。
【００１５】
また、前記半導体基板と金属層の上面及び金属層の側面に均一な厚さに誘電体層を蒸着するステップは、原子層堆積（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を利用して行われることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、比較的工程が複雑であり、時間及び費用が多くかかるリソグラフィ技術を使用せずとも、半導体素子を製造することが可能である。また、本発明によれば、いままでの限界であった９０ｎｍを超え、３０ｎｍ以下の線間幅を有する半導体素子を製造することが可能である。従って、半導体素子の集積度を革新的に上昇させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照し、本発明の望ましい実施形態について詳細に説明する。
【００１８】
図２Ａから図２Ｃは、本発明の基本的な概念を説明するための図面である。まず、図２Ａに図示されているように、基板１０上に所定の直径を有するナノ粒子１１を所定の間隔で整列する。その後、図２Ｂに図示されているように、前記ナノ粒子１１を完全に覆うように基板１０上に絶縁層１３を形成する。そして、図２Ｃに図示されているように、ナノ粒子１１を選択的に除去した後、除去した場所に、必要によって、適切なドーピング物質を注入または拡散させることにより、基板１０の特定部分をｐ−ドーピングまたはｎ−ド
ーピングさせる。その後、目的によってさまざまな付加的な工程を行うことで、多様なナノスケールの半導体素子を製造できる。
【００１９】
なお、本願で用いているナノ粒子の用語は、粒子の直径が１００ｎｍ以下の超微小粒子を含む概念であり、粒子の直径が好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下の粒子として定義している。
【００２０】
従来の場合、このような構造を形成するためには、基板上にｐ型半導体層またはｎ型半導体層を形成し、マイクロリソグラフィ技術を利用し、前記半導体層を微細にパターニングした後、絶縁材料を挿入するなどの複雑な工程を行わなければならなかった。しかし、本発明では、従来の技術とは異なり、マイクロリソグラフィ技術を利用する複雑な工程を行わない。前記マイクロリソグラフィ工程は、半導体の製造工程のうちで、特に多くの時間と費用とを必要とするために、半導体の製造時間及び費用の観点でも、本発明は有用である。さらに、従来の技術によれば、前記ｐ型半導体またはｎ型半導体パターンの幅及び間隔を９０ｎｍ以下に製造することは困難であったが、本発明によれば、前記ナノ粒子１１の直径及び間隔を適切に選択することによって、ｐ型半導体２５（図３Ｆ）またはｎ型半導体１５（図２Ｃ）パターンの幅及び間隔を数ｎｍから数十ｎｍほどに製造することが可能である。
【００２１】
さて、前述の本発明の原理を応用した具体的な半導体素子の製造方法についての実施例を説明する。
【００２２】
図３Ａから図３Ｆは、本発明により、ナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【００２３】
まず、図３Ａに図示されているように、例えば、ｎ−Ｓｉのようなｎ型半導体基板２０上に、数ｎｍから数十ｎｍのサイズを有する球形のナノ粒子２１を等しく分散させる。前記ナノ粒子２１の材料としては、Ｓｉのような半導体材料を使用することができ、または金属性材料を使用することもできる。次に、図３Ｂに図示されているように、基板２０及びナノ粒子２１上に、絶縁性材料を蒸着または増大させ、絶縁層２３を形成する。このとき、前記絶縁層２３の厚さは、前記ナノ粒子２１を完全に覆うほどとなる。絶縁性材料としては、例えば金属酸化物または窒化物のような材料を使用できる。その後、図３Ｃに図示されているように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を利用し、前記絶縁層２３及びナノ粒子２１の上面を部分的に除去して平坦化する。この場合、望ましくは、ナノ粒子２１の上部半球を除去する。これにより、絶縁層２３を覆っていたナノ粒子２１が外部に露出される。
【００２４】
次に、図３Ｄに図示されているように、エッチング工程を介して絶縁層２３はそのままで、露出されたナノ粒子２１だけを選択的に除去する。ナノ粒子２１が除去されることにより、絶縁層２３には、半球上の空き空間２４が形成される。このとき、空き空間２４の底では、基板２０が部分的に露出される。その後、以後のドーパントの注入または拡散工程で側壁への拡散プロファイルを良好にするために、図３Ｅに図示されているように、ドライエッチングなどを利用し、空き空間２４の底部分を拡張させる。すなわち、空き空間２４内の絶縁層２３の側壁下部を部分的に除去し、基板２０が露出される部分を拡張させる。
【００２５】
最後に、前記露出された基板２０に適切なドーパントを注入または拡散させ、基板２０を部分的にｐ型ドーピングする。ここで使用できるドーパントとしては、例えばホウ素（Ｂ）を挙げることができる。それにより、図３Ｆに図示されているように、ナノ粒子２１があった位置の基板２０の下部分に、それぞれｐ型半導体層２５が形成される。本発明に
よれば、前記ｐ型半導体層２５のサイズは、ナノ粒子２１のサイズに比例するので、ナノスケールの半導体層を形成することが可能である。
【００２６】
前述の説明では基板２０をｎ型とし、基板２０内に複数のｐ型半導体層２５を形成すると説明しているが、それは例示的なものであり、基板をｐ型とし、前記ｐ型基板内にｎ型半導体層１５（図２Ｃ）を形成することも可能である。その場合、ドーパントとしては、例えばリン（Ｐ）を使用できる。
【００２７】
このように、マスクや微細パターンなしに形成されたナノスケールのｐ−ｎ接合素子は、図４のように、発光ダイオード３０に有用に使うことができる。図４に図示されているように、発光ダイオード３０は、基板３１、下部電極３２、ｐ型半導体層３３、ｐ−ｎ接合素子３４、ｎ型半導体層３５及び上部電極３６から構成される。ｐ−ｎ接合素子３４は、前述の通り、ｎ型半導体基板３７内にナノサイズに形成された複数のｐ型半導体層３９から構成される。前記ｐ型半導体層３３とｎ型半導体層３５は、ｐ−ｎ接合素子３４に正孔と電子とをそれぞれ提供する。正孔と電子は、ｐ−ｎ接合素子３４のｐ−ｎ接合面で結合し、光を発生する。ナノスケールのｐ−ｎ接合素子３４の場合、非常に小さな領域に多層構造の量子点及び量子ウェルが形成されており、そこに電子と正孔とが集中するために、特に高効率高輝度の発光ダイオードを製造するのに有用に使うことができる。従って、ｐ−ｎ接合素子３４内のｐ型半導体層３９のサイズが小さいほど好ましい。前述のように、リソグラフィ技術により、マスクを利用してパターニングする場合、９０ｎｍまでが限界であったが、本発明によれば、ＣＭＰ工程の限界（現在、２０±１ｎｍまでＣＭＰが可能である）により、前記ｐ−ｎ接合素子３４内のｐ型半導体層３９の幅と高さとを２０ｎｍから３０ｎｍほどに形成できる。
【００２８】
一方、図５Ａから図５Ｇは、本発明により、ナノ粒子を利用してナノスケールのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉ  ｃｏｎｄｕｃｔｏｒ）素子の製造方法を説明するための断面図である。
【００２９】
図５Ａを介して分かるように、本発明により、ナノスケールのＣＭＯＳ素子を製造する方法で、基板内に部分的にドーパントを注入または拡散させてナノサイズのｎ型またはｐ型半導体層を形成する過程までは、図３Ａから図３Ｆを介して説明した過程と同一である。すなわち、基板上に複数のナノ粒子を分散させた後、その上に絶縁層を形成し、ＣＭＰ及びエッチング工程を介して前記ナノ粒子を除去した後、絶縁層に生じた空き空間を介して基板にドーパントを注入または拡散させる。本実施例では、基板４０は、ｐ−Ｓｉのようなｐ型半導体基板である。図５Ａに図示されているように、絶縁層４１内の空き空間で露出されている基板４０の一部分を介し、例えばＰのようなドーパントを基板４０に注入し、複数のｎ型半導体層４２を形成する。すでに説明した通り、このように形成されたｎ型半導体層４２は、２０ｎｍから３０ｎｍのサイズである。
【００３０】
その後、図５Ｂ及び図５Ｃに図示されているように、前記絶縁層４１及びｎ型半導体層４２上に金属物質４３を蒸着する。金属物質４３は、例えばスパッタリングやＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）のような公知の方法を利用して蒸着可能である。その後、ＣＭＰのような工程を利用し、絶縁層４１上に形成された金属物質を除去する。従って、図５Ｃに図示されているように、ナノ粒子が除去されつつ生じた絶縁層４１内の空き空間にだけ金属層４３が残っている。すなわち、金属層４３は、ｎ型半導体層４２上にだけ存在する。このように形成された金属層４３は、ソースまたはドレーン電極になる。
【００３１】
さて、図５Ｄに図示されているように、残りの絶縁層４１を選択的にエッチングして除去することにより、ｎ型半導体層４２上の金属層４３だけを残す。従って、金属層４３の
間に基板４０がさらに露出される。その後、図５Ｅに図示されているように、例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を利用し、前記基板４０と金属層４３の上面に、そして前記金属層４３の側面に、高誘電率（Ｈ−ｋ）の誘電体層４４を薄く蒸着する。ＡＬＤ技術は、表面反応を利用して原子層単位で薄膜を成長させる技術であり、蒸着サイクルの数により、蒸着される薄膜の厚さが決定されるために、薄膜の厚さ調節が非常に容易である。本実施例で、前記高誘電率の誘電体層４４は、例えば２０ｎｍ以内の厚さに形成できる。一方、ここで前記高誘電率を有する誘電体層４４は、一般的にシリコン酸化膜の誘電率より高い誘電率（例えば、５以上）を有する。かかる誘電体層４４は、ゲート酸化物として役割を果たす。ゲート酸化物として使用する高誘電率の誘電体層４４の材料としては、さまざまな金属酸化物を使用できる。
【００３２】
次に、図５Ｆに図示されているように、前記金属酸化物の誘電体層４４上に多結晶シリコン層４５を蒸着または成長させる。最後に、図５Ｇに図示されているように、例えばＣＭＰ技術を利用し、金属層４３が表れるまで前記多結晶シリコン層４５及び金属酸化物誘電体層４４を部分的に平坦に除去することにより、ＣＭＯＳを完成する。このように、本発明の原理によって形成されたＣＭＯＳの場合、ソースとドレーンとの間の間隔及び高さが、おおむね２０ｎｍから３０ｎｍ以下に形成可能である。従って、従来に比べてサイズがかなり小さなＣＭＯＳを製造することが可能であり、半導体素子の集積度をきわめて高めることができる。
【産業上の利用可能性】
【００３３】
本発明は、半導体関連の技術分野に効果的に適用が可能である。
【図面の簡単な説明】
【００３４】
【図１Ａ】ナノ粒子を利用する従来のナノ構造物の製造方法を説明するための斜視図である。
【図１Ｂ】ナノ粒子を利用する従来のナノ構造物の製造方法を説明するための斜視図である。
【図２Ａ】本発明の実施形態による半導体製造方法の基本的な概念を説明するための断面図である。
【図２Ｂ】本発明の実施形態による半導体製造方法の基本的な概念を説明するための断面図である。
【図２Ｃ】本発明の実施形態による半導体製造方法の基本的な概念を説明するための断面図である。
【図３Ａ】本発明の実施形態によるナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の実施形態によるナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【図３Ｃ】本発明の実施形態によるナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【図３Ｄ】本発明の実施形態によるナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【図３Ｅ】本発明の実施形態によるナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【図３Ｆ】本発明の実施形態によるナノ粒子を利用してナノスケールのｐ−ｎ接合素子の製造方法を説明するための断面図である。
【図４】本発明の実施形態によるナノスケールのｐ−ｎ接合素子を利用する発光ダイオードを説明するための断面図である。
【図５Ａ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｂ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子を製造する方法を説明するための断面図である。
【図５Ｃ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子を製造する方法を説明するための断面図である。
【図５Ｄ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子を製造する方法を説明するための断面図である。
【図５Ｅ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子を製造する方法を説明するための断面図である。
【図５Ｆ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子を製造する方法を説明するための断面図である。
【図５Ｇ】本発明の実施形態によるナノ粒子を利用してナノスケールのＣＭＯＳ素子を製造する方法を説明するための断面図である。
【符号の説明】
【００３５】
１０    基板、
１１    ナノ粒子、
１３    絶縁層、
１５    ｎ型半導体層。
【図１Ａ】
2006156977.tif 000003
【図１Ｂ】
2006156977.tif 000004
【図２Ａ】
2006156977.tif 000005
【図２Ｂ】
2006156977.tif 000006
【図２Ｃ】
2006156977.tif 000007
【図３Ａ】
2006156977.tif 000008
【図３Ｂ】
2006156977.tif 000009
【図３Ｃ】
2006156977.tif 000010
【図３Ｄ】
2006156977.tif 000011
【図３Ｅ】
2006156977.tif 000012
【図３Ｆ】
2006156977.tif 000013
【図４】
2006156977.tif 000014
【図５Ａ】
2006156977.tif 000015
【図５Ｂ】
2006156977.tif 000016
【図５Ｃ】
2006156977.tif 000017
【図５Ｄ】
2006156977.tif 000018
【図５Ｅ】
2006156977.tif 000019
【図５Ｆ】
2006156977.tif 000020
【図５Ｇ】
2006156977.tif 000021