(57)【要約】【課題】微細なゲート電極を有するＬＤＤ（Lightly  Doped  Drain）構造の絶縁ゲート型電界効果トランジスタを製造する方法において、製造歩留りを向上させる。【解決手段】Ｐ型ウェル領域１４の表面に素子孔を有するフィールド絶縁膜１６を形成した後、素子孔内の半導体表面にゲート絶縁膜２０を形成する。絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ＋型ソース領域２８及びＮ＋型ドレイン領域３０を形成する。等方性エッチング処理により電極層２４を実線で示すように細く且つ薄くした後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ−型ソース領域３２及びＮ−型ドレイン領域３４を形成する。【選択図】図１０
2006073846.tif 000002
【特許請求の範囲】
【請求項１】
一方の主表面側の少なくとも一部が第１導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子孔を有するフィールド絶縁膜を形成する工程と、
前記素子孔内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分に前記第１導電型とは反対の第２導電型を有する高不純物濃度のソース領域及びドレイン領域をそれぞれ形成する工程と、
等方性エッチング処理を前記ゲート電極層の上面及び両側面に施すことにより前記ゲート電極層を細く且つ薄くする工程と、
前記細く且つ薄くされたゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分にそれぞれ前記ソース領域及び前記ドレイン領域に隣接するように前記第２導電型を有する低不純物濃度のソース領域及びドレイン領域を形成する工程と
を含む絶縁ゲート型電界効果トランジスタの製法。
【請求項２】
前記高不純物濃度のソース領域及びドレイン領域を形成する工程では前記不純物ドーピング処理として不純物イオン注入処理を行なう際に前記ゲート電極層の一方側及び他方側の第１導電型部分に前記ゲート絶縁膜を介して不純物イオンを注入する請求項１記載の絶縁ゲート型電界効果トランジスタの製法。
【請求項３】
前記高不純物濃度のソース領域及びドレイン領域をそれぞれ前記ゲート電極層の一方側及び他方側から前記ゲート電極層の下方に延長するように形成し、前記低不純物濃度のソース領域及びドレイン領域をそれぞれ前記ゲート電極層の下方で前記高不純物濃度のソース領域及びドレイン領域に隣接して配置されるように形成する請求項１記載の絶縁ゲート型電界効果トランジスタの製法。
【請求項４】
一方の主表面側の少なくとも一部が第１導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子孔を有するフィールド絶縁膜を形成する工程と、
前記素子孔内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分に前記第１導電型とは反対の第２導電型を有するソース領域及びドレイン領域をそれぞれ形成する工程と、
等方性エッチング処理を前記ゲート電極層の上面及び両側面に施すことにより前記ゲート電極層を細く且つ薄くする工程と、
前記ゲート電極層を細く且つ薄くした後、前記ゲート絶縁膜の上で前記ゲート電極層の一方及び他方の側部をそれぞれ覆うように第１及び第２の絶縁性サイドスペーサを形成すると共に前記ゲート絶縁膜を前記ゲート電極層と前記第１及び第２の絶縁性サイドスペーサとに重なる部分が残存するように除去して前記ソース領域及び前記ドレイン領域を露呈させる工程と、
前記ゲート電極層と、前記第１及び第２の絶縁性サイドスペーサと、前記ゲート絶縁膜と、前記ソース領域と、前記ドレイン領域とを覆ってシリサイド形成金属層を形成する工程と、
熱処理により前記シリサイド形成金属層を前記ゲート電極層と、前記ソース領域と、前記ドレイン領域とにそれぞれシリサイド化反応させた後、未反応のシリサイド形成金属層を除去することにより前記ゲート電極層の上には第１のシリサイド層を、前記ソース領域の上には第２のシリサイド層を、前記ドレイン領域の上には第３のシリサイド層をそれぞれ形成する工程と
を含む絶縁ゲート型電界効果トランジスタの製法。
【請求項５】
前記ソース領域及び前記ドレイン領域をいずれも高不純物濃度とし且つそれぞれ前記ゲート電極層の一方側及び他方側から前記ゲート電極層の下方に延長するように形成し、前記ゲート電極層を細く且つ薄くした後、前記第１及び第２の絶縁性サイドスペーサを形成する前に、前記ゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分にそれぞれ前記ゲート電極層の下方で前記ソース領域及び前記ドレイン領域に隣接して配置されるように前記第２導電型を有する低不純物濃度のソース領域及びドレイン領域を形成する請求項４記載の絶縁ゲート電界効果トランジスタの製法。
【請求項６】
一方の主表面側の第１の部分が第１導電型であると共に前記一方の主表面側の第２の部分が前記第１導電型とは反対の第２導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記第１及び第２の部分にそれぞれ対応した第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１及び第２のゲート絶縁膜をそれぞれ形成する工程と、
前記第１及び第２のゲート絶縁膜の上に第１及び第２のゲート電極層をそれぞれ形成する工程と、
前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うように第１のレジスト層を前記フィールド絶縁膜の上に形成する工程と、
前記第１のレジスト層と、前記第１のゲート電極層及び前記第１のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第１のゲート電極層の一方側及び他方側の第１導電型部分に前記第２導電型を有する高不純物濃度の第１ソース領域及び第１ドレイン領域をそれぞれ形成する工程と、
前記第１のレジスト層をエッチングマスクとする等方性エッチング処理を前記第１のゲート電極層の上面及び両側面に施すことにより前記第１のゲート電極層を細く且つ薄くする工程と、
前記第１のレジスト層と、前記細く且つ薄くされた第１のゲート電極層及び前記第１のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第１のゲート電極層の一方側及び他方側の第１導電型部分にそれぞれ前記第１ソース領域及び前記第１ドレイン領域に隣接するように前記第２導電型を有する低不純物濃度の第２ソース領域及び第２ドレイン領域を形成する工程と、
前記第１のレジスト層を除去した後、前記第２の素子孔を露呈し且つ前記第１の素子孔を覆うように第２のレジスト層を前記フィールド絶縁膜の上に形成する工程と、
前記第２のレジスト層と、前記第２のゲート電極層及び前記第２のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第２のゲート電極層の一方側及び他方側の第２導電型部分に前記第１導電型を有する高不純物濃度の第３ソース領域及び第３ドレイン領域をそれぞれ形成する工程と、
前記第２のレジスト層をエッチングマスクとする等方性エッチング処理を前記第２のゲート電極層の上面及び両側面に施すことにより前記第２のゲート電極層を細く且つ薄くする工程と、
前記第２のレジスト層と、前記細く且つ薄くされた第２のゲート電極層及び前記第２のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第２のゲート電極層の一方側及び他方側の第２導電型部分にそれぞれ前記第３ソース領域及び前記第３ドレイン領域に隣接するように前記第１導電型を有する低不純物濃度の第４ソース領域及び第４ドレイン領域を形成する工程と、
前記第２のレジスト層を除去する工程と
を含む絶縁ゲート型電界効果トランジスタ製法。
【請求項７】
前記第１のゲート電極層を細く且つ薄くする工程と前記第２のゲート電極層を細く且つ薄くする工程とでは前記等方性エッチング処理におけるエッチング量を異ならせることにより前記第１及び第２のゲート電極層の幅を異ならせると共に前記第１及び第２のゲート電極層の厚さを異ならせる請求項６記載の絶縁ゲート型電界効果トランジスタ製法。
【請求項８】
前記第１のソース領域及び前記第１のドレイン領域をそれぞれ前記第１のゲート電極層の一方側及び他方側から前記第１のゲート電極層の下方に延長するように形成し、前記第２のソース領域及び前記第２のドレイン領域をそれぞれ前記第１のゲート電極層の下方で前記第１のソース領域及び前記第１のドレイン領域に隣接して配置されるように形成し、前記第３のソース領域及び前記第３のドレイン領域をそれぞれ前記第２のゲート電極層の一方側及び他方側から前記第２のゲート電極層の下方に延長するように形成し、前記第４のソース領域及び前記第４のドレイン領域をそれぞれ前記第２のゲート電極層の下方で前記第３のソース領域及び前記第３のドレイン領域に隣接して配置されるように形成する請求項６記載の絶縁ゲート電界効果トランジスタの製法。
【請求項９】
前記第２のレジスト層を除去した後、前記第１のゲート絶縁膜の上で前記第１のゲート電極層の一方及び他方の側部をそれぞれ覆うように第１及び第２の絶縁性サイドスペーサを形成すると共に前記第２のゲート絶縁膜の上で前記第２のゲート電極層の一方及び他方の側部をそれぞれ覆うように第３及び第４の絶縁性サイドスペーサを形成し、しかも前記第１の絶縁膜を前記第１のゲート電極層と前記第１及び第２の絶縁性サイドスペーサとに重なる部分が残存するように除去すると共に前記第２のゲート絶縁膜を前記第２のゲート電極層と前記第３及び第４の絶縁性サイドスペーサとに重なる部分が残存するように除去して前記第１及び第３のソース領域と前記第１及び第３のドレイン領域とを露呈させる工程と、
前記第１及び第２のゲート電極層と、前記第１〜第４の絶縁性サイドスペーサと、前記第１及び第２のゲート絶縁膜と、前記第１及び第３のソース領域と、前記第１及び第３のドレイン領域とを覆ってシリサイド形成金属層を形成する工程と、
熱処理により前記シリサイド形成金属層を前記第１及び第２のゲート電極層と、前記第１及び第３のソース領域と、前記第１及び第３のドレイン領域とにそれぞれシリサイド化反応させた後、未反応のシリサイド形成金属層を除去することにより前記第１及び第２のゲート電極層の上には第１及び第２のシリサイド層を、前記第１及び第３のソース領域の上には第３及び第４のシリサイド層を、前記第１及び第３のドレイン領域の上には第５及び第６のシリサイド層をそれぞれ形成する工程と
を更に含む請求項６記載の絶縁ゲート電界効果トランジスタの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＤＤ（Lightly  Doped  Drain）構造の絶縁ゲート型電界効果トランジスタの製法に関するものである。
【背景技術】
【０００２】
従来、ＬＤＤ構造の絶縁ゲート型電界効果トランジスタの製法としては、図３０〜３２に示すものが知られている（例えば、特許文献１参照）。
【０００３】
図３０の工程では、Ｐ型半導体基板１の一方の主表面に素子孔２ａを有するフィールド絶縁膜２を形成した後、素子孔２ａ内の半導体表面にシリコンオキサイド等のゲート絶縁膜３を形成する。絶縁膜３の上にポリシリコン層を堆積形成した後、レジスト層５をマスクとするエッチング処理をポリシリコン層に施すことによりポリシリコン層の残存部からなるゲート電極層４を形成する。このとき、ゲート絶縁膜３は、ゲート電極層４の直下の部分が残存するが、それ以外の部分はエッチング除去される。
【０００４】
次に、レジスト層５、ゲート電極層４及びゲート絶縁膜３の積層とフィールド絶縁膜２とをマスクとするリンイオン注入処理により電極層４の一方側及び他方側のＰ型部分にそれぞれＮ＋型ソース領域６及びＮ＋型ドレイン領域７を形成する。
【０００５】
図３１の工程では、ゲート電極層４をレジスト層５で覆った状態で電極層４に等方性エッチング処理を施して電極層４をサイドエッチングにより細くする。この結果、電極層４の幅（ゲート幅）は、一例として０．８μｍから０．５μｍに低減される。
【０００６】
図３２の工程では、レジスト層５を除去した後、ゲート電極層４及びゲート絶縁膜３の積層とフィールド絶縁膜２とをマスクとするリンイオン注入処理により電極層４のソース側及びドレイン側のＰ型部分にそれぞれＮ−型ソース領域８及びＮ−型ドレイン領域９を形成する。ドレイン領域９は、通常、ＬＤＤ領域と称されるものである。
【特許文献１】特開平６−２７５６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した従来技術によると、レジスト層５を形成するホトリソグラフィ処理において最小デザインルールにより設計されたホトマスクを用いた場合、図３１の工程では、サイドエッチングによりレジスト層５よりもさらに微細なパターンを有するゲート電極層４が得られ、図３２の工程では、微細パターンの電極層４に関してＬＤＤ領域９が得られる。
【０００８】
しかしながら、上記した従来技術では、製造歩留りが低いとう問題点がある。すなわち、図３１のサイドエッチング工程では、ゲート電極層４をレジスト層５で覆った状態で等方性エッチング処理を行なうので、サイドエッチ量の制御が容易でなく、サイドエッチ量のばらつきが大きい。このため、ゲート幅のばらつきも大きい。また、図３０のイオン注入工程では、素子孔２ａ内に露呈された半導体部分に対してイオン注入を行なうので、いわゆるチャンネリング現象により注入イオンの到達深さのばらつきが大きい。このため、Ｎ＋型領域６，７の深さのばらつきも大きい。
【０００９】
その上、図３０のイオン注入工程において斜めイオン注入を行なうことを想定した場合には、レジスト層５が注入イオンを遮るため、イオン注入の傾斜角を大きくとれず、ゲート電極層４の近傍でイオン注入量が低下する。このため、Ｎ＋型領域６，７の不純物濃度のばらつきも大きい。
【００１０】
この発明の目的は、微細なゲート電極を有するＬＤＤ構造の絶縁ゲート型電界効果トランジスタを歩留り良く製造するための新規な製法を提供することにある。
【課題を解決するための手段】
【００１１】
この発明に係る絶縁ゲート型電界効果トランジスタの第１の製法は、
一方の主表面側の少なくとも一部が第１導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子孔を有するフィールド絶縁膜を形成する工程と、
前記素子孔内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分に前記第１導電型とは反対の第２導電型を有する高不純物濃度のソース領域及びドレイン領域をそれぞれ形成する工程と、
等方性エッチング処理を前記ゲート電極層の上面及び両側面に施すことにより前記ゲート電極層を細く且つ薄くする工程と、
前記細く且つ薄くされたゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分にそれぞれ前記ソース領域及び前記ドレイン領域に隣接するように前記第２導電型を有する低不純物濃度のソース領域及びドレイン領域を形成する工程と
を含むものである。
【００１２】
このような第１の製法によれば、等方性エッチング処理をゲート電極層の上面及び両側面に施すことによりゲート電極層を細く且つ薄くするようにしたので、エッチング量の制御が容易となり、ゲート電極層の幅を精度良く決定できる。
【００１３】
上記した第１の製法において、前記高不純物濃度のソース領域及びドレイン領域を形成する工程では前記不純物ドーピング処理として不純物イオン注入処理を行なう際に前記ゲート電極層の一方側及び他方側の第１導電型部分に前記ゲート絶縁膜を介して不純物イオンを注入するようにしてもよい。このようにすると、不純物マスクで覆われない部分にゲート絶縁膜を介して不純物イオンが注入されるので、チャンネリング現象が抑制され、高不純物濃度のソース領域及びドレイン領域の深さのばらつきを低減できる。
【００１４】
上記した第１の製法において、前記高不純物濃度のソース領域及びドレイン領域をそれぞれ前記ゲート電極層の一方側及び他方側から前記ゲート電極層の下方に延長するように形成し、前記低不純物濃度のソース領域及びドレイン領域をそれぞれ前記ゲート電極層の下方で前記高不純物濃度のソース領域及びドレイン領域に隣接して配置されるように形成してもよい。高不純物濃度のソース領域及びドレイン領域を形成する際には、ゲート電極層の上にレジスト層を配置しない状態で不純物ドーピング処理を行なえるので、不純物ドーピング処理として斜めイオン注入処理を用いることで高不純物濃度のソース領域及びドレイン領域を深さや不純物濃度のばらつきが少ない状態で形成することができる。高不純物濃度のソース領域及びドレイン領域をそれぞれゲート電極層の一方側及び他方側からゲート電極層の下方に延長するように形成したので、ホットキャリア寿命が長くなり、トランジスタ特性の劣化を遅らせることができる。また、低不純物濃度のソース領域及びドレイン領域を形成する際には、ゲート電極層を薄くし且つゲート電極層の上にレジスト層を配置しない状態で不純物ドーピング処理を行なえるので、不純物ドーピング処理として斜めイオン注入処理を用いることで低不純物濃度のソース領域及びドレイン領域を深さや不純物濃度のばらつきが少ない状態で形成することができる。低不純物濃度のソース領域及びドレイン領域をそれぞれゲート電極層の下方で高不純物濃度のソース領域及びドレイン領域に隣接して配置されるように形成したので、トランジスタの駆動能力が向上する。
【００１５】
この発明に係る絶縁ゲート型電界効果トランジスタの第２の製法は、
一方の主表面側の少なくとも一部が第１導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子孔を有するフィールド絶縁膜を形成する工程と、
前記素子孔内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分に前記第１導電型とは反対の第２導電型を有するソース領域及びドレイン領域をそれぞれ形成する工程と、
等方性エッチング処理を前記ゲート電極層の上面及び両側面に施すことにより前記ゲート電極層を細く且つ薄くする工程と、
前記ゲート電極層を細く且つ薄くした後、前記ゲート絶縁膜の上で前記ゲート電極層の一方及び他方の側部をそれぞれ覆うように第１及び第２の絶縁性サイドスペーサを形成すると共に前記ゲート絶縁膜を前記ゲート電極層と前記第１及び第２の絶縁性サイドスペーサとに重なる部分が残存するように除去して前記ソース領域及び前記ドレイン領域を露呈させる工程と、
前記ゲート電極層と、前記第１及び第２の絶縁性サイドスペーサと、前記ゲート絶縁膜と、前記ソース領域と、前記ドレイン領域とを覆ってシリサイド形成金属層を形成する工程と、
熱処理により前記シリサイド形成金属層を前記ゲート電極層と、前記ソース領域と、前記ドレイン領域とにそれぞれシリサイド化反応させた後、未反応のシリサイド形成金属層を除去することにより前記ゲート電極層の上には第１のシリサイド層を、前記ソース領域の上には第２のシリサイド層を、前記ドレイン領域の上には第３のシリサイド層をそれぞれ形成する工程と
を含むものである。
【００１６】
第２の製法によれば、第１の製法について前述したと同様にゲート電極層の幅を精度良く決定することができる。その上、ソース領域上で第２のシリサイド層の位置を第１の絶縁性サイドスペーサにより精度良く決定することができると共に、ドレイン領域上で第３のシリサイド層の位置を第２の絶縁性サイドスペーサにより精度良く決定することができる。
【００１７】
上記した第２の製法において、前記ソース領域及び前記ドレイン領域をいずれも高不純物濃度とし且つそれぞれ前記ゲート電極層の一方側及び他方側から前記ゲート電極層の下方に延長するように形成し、前記ゲート電極層を細く且つ薄くした後、前記第１及び第２の絶縁性サイドスペーサを形成する前に、前記ゲート電極層及び前記ゲート絶縁膜の積層と前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記ゲート電極層の一方側及び他方側の第１導電型部分にそれぞれ前記ゲート電極層の下方で前記ソース領域及び前記ドレイン領域に隣接して配置されるように前記第２導電型を有する低不純物濃度のソース領域及びドレイン領域を形成してもよい。このようにすると、第１の製法について前述したと同様に高不純物濃度のソース領域及びドレイン領域と低不純物濃度のソース領域及びドレイン領域とをいずれも深さや不純物濃度のばらつきが少ない状態で形成することができる。また、トランジスタ特性の劣化を遅らせることができると共にトランジスタの駆動能力を向上させることができる。
【００１８】
この発明に係る絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ型トランジスタと称する）の第３の製法は、
一方の主表面側の第１の部分が第１導電型であると共に前記一方の主表面側の第２の部分が前記第１導電型とは反対の第２導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記第１及び第２の部分にそれぞれ対応した第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１及び第２のゲート絶縁膜をそれぞれ形成する工程と、
前記第１及び第２のゲート絶縁膜の上に第１及び第２のゲート電極層をそれぞれ形成する工程と、
前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うように第１のレジスト層を前記フィールド絶縁膜の上に形成する工程と、
前記第１のレジスト層と、前記第１のゲート電極層及び前記第１のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第１のゲート電極層の一方側及び他方側の第１導電型部分に前記第２導電型を有する高不純物濃度の第１ソース領域及び第１ドレイン領域をそれぞれ形成する工程と、
前記第１のレジスト層をエッチングマスクとする等方性エッチング処理を前記第１のゲート電極層の上面及び両側面に施すことにより前記第１のゲート電極層を細く且つ薄くする工程と、
前記第１のレジスト層と、前記細く且つ薄くされた第１のゲート電極層及び前記第１のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第１のゲート電極層の一方側及び他方側の第１導電型部分にそれぞれ前記第１ソース領域及び前記第１ドレイン領域に隣接するように前記第２導電型を有する低不純物濃度の第２ソース領域及び第２ドレイン領域を形成する工程と、
前記第１のレジスト層を除去した後、前記第２の素子孔を露呈し且つ前記第１の素子孔を覆うように第２のレジスト層を前記フィールド絶縁膜の上に形成する工程と、
前記第２のレジスト層と、前記第２のゲート電極層及び前記第２のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第２のゲート電極層の一方側及び他方側の第２導電型部分に前記第１導電型を有する高不純物濃度の第３ソース領域及び第３ドレイン領域をそれぞれ形成する工程と、
前記第２のレジスト層をエッチングマスクとする等方性エッチング処理を前記第２のゲート電極層の上面及び両側面に施すことにより前記第２のゲート電極層を細く且つ薄くする工程と、
前記第２のレジスト層と、前記細く且つ薄くされた第２のゲート電極層及び前記第２のゲート絶縁膜の積層と、前記フィールド絶縁膜とを不純物マスクとする不純物ドーピング処理により前記第２のゲート電極層の一方側及び他方側の第２導電型部分にそれぞれ前記第３ソース領域及び前記第３ドレイン領域に隣接するように前記第１導電型を有する低不純物濃度の第４ソース領域及び第４ドレイン領域を形成する工程と、
前記第２のレジスト層を除去する工程と
を含むものである。
【００１９】
このような第３の製法によれば、チャンネル導電型が互いに反対であるコンプリメンタリなＭＯＳ型トランジスタ（以下、ＣＭＯＳ型トランジスタと称する）を少ないホトリソグラフィ工程数で製造することができる。すなわち、第１及び第２のゲート電極層を形成した後は、第１及び第２のレジスト層を形成するだけでよいので、ホトリソグラフィ工程は、２工程で済む。これに対し、ＬＤＤ構造のＣＭＯＳ型トランジスタを製造するための周知の従来法では、Ｐ，ＮのいずれのチャンネルのＭＯＳ型トランジスタを形成する際にも２つ（サイドスペーサ形成の前に１つと後に１つ）のレジスト層が必要であり、ホトリソグラフィ工程としては、４工程必要である。この発明の第３の製法によれば、ホトリソグラフィ工程数を従来法の１／２にすることができる。
【００２０】
上記した第３の製法において、前記第１のゲート電極層を細く且つ薄くする工程と前記第２のゲート電極層を細く且つ薄くする工程とでは前記等方性エッチング処理におけるエッチング量を異ならせることにより前記第１及び第２のゲート電極層の幅を異ならせると共に前記第１及び第２のゲート電極層の厚さを異ならせるようにしてもよい。このようにすると、第１及び第２のゲート電極層の幅が異なるので、例えば第１及び第２のゲート電極層をそれぞれＮチャンネル及びＰチャンネルＭＯＳ型トランジスタのゲート電極層とすれば、ＮチャンネルＭＯＳ型トランジスタではゲート電極層の幅を小さくすることで低不純物濃度のドレイン領域（ＬＤＤ領域）の幅を大きくして（ドレイン電界緩和作用をより効果的に利用して）トランジスタ寿命を長くし、ＰチャンネルＭＯＳ型トランジスタではゲート電極層の幅を大きくすることでＬＤＤ領域の幅を小さくして（ＬＤＤ領域による抵抗成分を低減して）駆動能力を高めることができる。
【００２１】
上記した第３の製法において、前記第１のソース領域及び前記第１のドレイン領域をそれぞれ前記第１のゲート電極層の一方側及び他方側から前記第１のゲート電極層の下方に延長するように形成し、前記第２のソース領域及び前記第２のドレイン領域をそれぞれ前記第１のゲート電極層の下方で前記第１のソース領域及び前記第１のドレイン領域に隣接して配置されるように形成し、前記第３のソース領域及び前記第３のドレイン領域をそれぞれ前記第２のゲート電極層の一方側及び他方側から前記第２のゲート電極層の下方に延長するように形成し、前記第４のソース領域及び前記第４のドレイン領域をそれぞれ前記第２のゲート電極層の下方で前記第３のソース領域及び前記第３のドレイン領域に隣接して配置されるように形成してもよい。このようにすると、第１の製法について前述したと同様に第１，第３のソース領域及び第１，第３のドレイン領域と第２，第４のソース領域及び第２，第４のドレイン領域とをいずれも深さや不純物濃度のばらつきが少ない状態で形成することができる。また、トランジスタの特性の劣化を遅らせることができると共にトランジスタの駆動能力を向上させることができる。
【００２２】
上記した第３の製法は、
前記第２のレジスト層を除去した後、前記第１のゲート絶縁膜の上で前記第１のゲート電極層の一方及び他方の側部をそれぞれ覆うように第１及び第２の絶縁性サイドスペーサを形成すると共に前記第２のゲート絶縁膜の上で前記第２のゲート電極層の一方及び他方の側部をそれぞれ覆うように第３及び第４の絶縁性サイドスペーサを形成し、しかも前記第１の絶縁膜を前記第１のゲート電極層と前記第１及び第２の絶縁性サイドスペーサとに重なる部分が残存するように除去すると共に前記第２のゲート絶縁膜を前記第２のゲート電極層と前記第３及び第４の絶縁性サイドスペーサとに重なる部分が残存するように除去して前記第１及び第３のソース領域と前記第１及び第３のドレイン領域とを露呈させる工程と、
前記第１及び第２のゲート電極層と、前記第１〜第４の絶縁性サイドスペーサと、前記第１及び第２のゲート絶縁膜と、前記第１及び第３のソース領域と、前記第１及び第３のドレイン領域とを覆ってシリサイド形成金属層を形成する工程と、
熱処理により前記シリサイド形成金属層を前記第１及び第２のゲート電極層と、前記第１及び第３のソース領域と、前記第１及び第３のドレイン領域とにそれぞれシリサイド化反応させた後、未反応のシリサイド形成金属層を除去することにより前記第１及び第２のゲート電極層の上には第１及び第２のシリサイド層を、前記第１及び第３のソース領域の上には第３及び第４のシリサイド層を、前記第１及び第３のドレイン領域の上には第５及び第６のシリサイド層をそれぞれ形成する工程と
を更に含むようにしてもよい。このようにすると、第２の製法について前述したと同様に各絶縁性サイドスペーサ毎にシリサイド層の位置を精度良く決定することができる。
【発明の効果】
【００２３】
この発明によれば、ゲート電極層の幅を精度良く決定したり、ソース領域及びドレイン領域の深さや不純物濃度のばらつきを低減したり、各絶縁性サイドスペーサ毎にシリサイド層の位置を精度良く決定したりすることができるので、ＭＯＳ型トランジスタの製造歩留りが向上する効果が得られる。その上、ＣＭＯＳ型トランジスタを少ないホトリソグラフィ工程数で製造することができるので、コスト低減が可能になる効果も得られる。
【発明を実施するための最良の形態】
【００２４】
図１〜９は、この発明の一実施形態に係るＣＭＯＳ型ＩＣ（ＣＭＯＳ型トランジスタを含む集積回路）の製法を示すもので、各々の図に対応する工程（１）〜（９）を順次に説明する。
【００２５】
（１）例えばＰ型シリコンからなる半導体基板１０の主表面には、周知の選択的不純物イオン注入処理によりＮ型ウェル領域１２及びＰ型ウェル領域１４を形成する。そして、ウェル領域１２，１４にそれぞれ対応した素子孔１６ａ，１６ｂを有するシリコン酸化膜からなるフィールド絶縁膜１６を周知の選択酸化法により形成する。フィールド絶縁膜１６は、基板表面に選択エッチング処理により凹部を設けた後、凹部を埋めるようにＣＶＤ（ケミカル・ベーパー・デポジション）法等により絶縁膜を形成する方法によっても形成可能である。
【００２６】
次に、フィールド絶縁膜１６の素子孔１６ａ，１６ｂ内の半導体表面には、周知の熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１８，２０をそれぞれ形成する。素子孔１６ａ，１６ｂ内の半導体表面には、必要に応じて、ゲート絶縁膜１８，２０の形成前又は形成後に所望のしきい値電圧を得るための不純物ドーピングしたり、所望のパンチスルー電圧を得るための不純物をドーピングしたりしてもよい。ゲート絶縁膜１８，２０の形成は、素子孔１６ａ，１６ｂ内の半導体表面を熱酸化法により薄く酸化した後、薄いシリコン酸化膜（犠牲膜）を希フッ酸により除去することにより素子孔１６ａ，１６ｂ内の半導体表面を清浄化してから行なうのが望ましい。一例として、薄いシリコン酸化膜（犠牲膜）をドライＯ２雰囲気中９５０℃の熱処理により形成した後、薄いシリコン酸化膜を除去してからゲート絶縁膜１８，２０としてのシリコン酸化膜をドライＯ２雰囲気中９５０℃の熱処理により２５ｎｍの厚さに形成することができる。
【００２７】
１８，２０等の各ゲート絶縁膜は、シリコン酸化膜等の単層膜に限らず、積層膜で構成してもよい。積層膜としては、シリコン酸化膜とシリコン窒化膜（又はシリコン酸化窒化膜）との積層膜、上下のシリコン酸化膜の間にシリコン窒化膜（又はシリコン酸化窒化膜）を挟んだ積層膜（又はシリコン酸化膜及びシリコン窒化膜を含むサンドイッチ状積層膜）、酸化タンタル膜（又は強誘電体膜）とシリコン酸化膜、シリコン窒化膜又はシリコン酸化窒化膜のいずれかとの積層膜等を使用可能である。
【００２８】
積層膜を構成するシリコン酸化膜を形成する際には、原料としてテトラエチルオルソシリケート（ＴＥＯＳ）及びオゾン（Ｏ３）を含む混合ガスを用いるプラズマ励起型ＣＶＤ装置又はエレクトロンサイクロトロン共鳴（ＥＣＲ）型ＣＶＤ装置を使用することができる。また、積層膜を構成するシリコン窒化膜又はシリコン酸化窒化膜を形成する際には、原料ガスとしてＴＥＯＳ、Ｏ２（又はＯ３）及び酸化窒素（ＮＯｘ）を含む混合ガスを用いるプラズマ励起型ＣＶＤ装置又はＥＣＲ型ＣＶＤ装置を使用することができる。
【００２９】
次に、基板上面には、ＣＶＤ法によりポリシリコン層を堆積形成する。このときのポリシリコン堆積条件は、一例として、
使用ガス：ＳｉＨ４（２０％）とＮ２（８０％）との混合ガス
ガス流量：２００ｓｃｃｍ
圧力：３０Ｐａ
基板温度：６００℃
とすることができる。基板温度を６００℃よりもかなり低くすると、ポリシリコン層の代りにアモルファスシリコン層が堆積される。この場合、基板温度が６００℃以上になるように加熱処理を施すと、アモルファスシリコン層が結晶化してポリシリコン層となる。
【００３０】
ポリシリコン層の厚さは、例えば５０〜１０００ｎｍ（好ましくは１００〜３００ｎｍ）の範囲内で任意に選択可能である。ポリシリコン層の形成後、ポリシリコン層には、不純物拡散工程において不純物濃度が約１０２０ｃｍ−３となるようにリン等の導電型決定不純物を拡散させることによりポリシリコン層を電極又は配線として使用可能な程度に低抵抗化する。
【００３１】
次に、レジスト層をマスクとするドライエッチング処理によりポリシリコン層をパターニングしてポリシリコン層の残存部からなるゲート電極層２２，２４をゲート絶縁膜１８，２０の上にそれぞれ形成する。このときのドライエッチングは、マイクロ波プラズマエッチング装置（マイクロ波周波数２．５４ＧＨｚ）を  用いて行ない、エッチング条件は、一例として、
使用ガス：Ｃｌ２／Ｏ２（７５／６ｓｃｃｍ）
圧力：数ｍＴｏｒｒ
ＰＦパワー：３０Ｗ
とすることができる。使用ガスとしては、ＣＦ４ガス又はＳＦ６ガスを用いることもできる。エッチング装置としては、マイクロ波プラズマエッチング装置、ＥＣＲプラズマエッチング装置等の高密度プラズマエッチング装置を用いるのが望ましい。
【００３２】
一例として、ゲート電極層２４の厚さＴ及び幅Ｗは、それぞれ５００ｎｍ及び１．４μｍとし、ゲート電極層２２の厚さ及び幅は、ゲート電極層２４の厚さＴ及び幅Ｗとそれぞれ等しくした。ゲート電極層２２，２４の形成後、エッチングマスクとして用いたレジスト層を周知のアッシング処理等により除去する。
【００３３】
（２）基板上面に素子孔１６ｂに対応する孔２６ｂを有するレジスト層２６をホトリソグラフィ処理により形成する。レジスト層２６の孔２６ｂ内には、ゲート電極層２４と、電極層２４の一方側及び他方側のゲート絶縁膜２０の部分と、素子孔１６ｂの周辺のフィールド絶縁膜１６の部分とが露呈される。レジスト層２６は、Ｎ型ウェル領域１２の上方では素子孔１６ａを覆うように形成される。
【００３４】
次に、レジスト層２６と、ゲート電極層２４及びゲート絶縁膜２０の積層と、フィールド絶縁膜１６とをマスクとするヒ素（Ａｓ）イオン注入処理によりＰ型ウェル領域１４においてゲート電極層２４の一方側及び他方側のＰ型部分にＮ＋型ソース領域２８及びＮ＋型ドレイン領域３０をそれぞれ形成する。このときのイオン注入条件は、一例として、８０ｋｅＶ，５×１０１５ｃｍ−２とすることができる。イオン注入処理では、ヒ素の代りにリン（Ｐ）をイオン注入してもよい。
【００３５】
（３）レジスト層２６をマスクとする等方性エッチング処理をゲート電極層２４の上面及び両側面に施すことにより電極層２４を細く且つ薄くする。等方性エッチング処理としては、ウェットエッチング処理を行なった。エッチング液としては、Ｈ２Ｏ／ＨＮＯ３／（ＣＨ３ＣＯＯＨ／Ｉ２）／ＣＨ３ＣＯＯＨ／ＮＨ４Ｆの混合液を用い、基板１４をエッチング液にディップする時間は、６ｓｅｃとした。なお、等方性エッチング処理としては、図１２に関して後述するようなドライエッチング処理を用いてもよい。
【００３６】
図１０は、このときのエッチング状況を示すもので、ゲート電極層２４は、等方性エッチングにより幅Ｗが一方側でΔＬ＝０．２μｍ減少すると共に厚さＴがΔＬ’＝０．２μｍ減少した。この結果、エッチング後に残存するゲート電極層２４の幅及び厚さは、それぞれ１．０μｍ及び３００ｎｍとなった。ゲート電極層２４の幅は、図１の工程において最小デザインルールで決まるゲート幅Ｗよりも更に小さくすることができ、ディープサブミクロンまで制御可能である。
【００３７】
ゲート絶縁膜２０及びフィールド絶縁膜１６は、このときのエッチング処理においてエッチングストッパ膜として作用するが、レジスト層２６の孔２６ｂ内においてエッチング液に接触する部分が極わずか薄くなる。このため、図１のゲート電極パターニング工程で生じたポリシリコン残渣等も除去される。ゲート絶縁膜２０において、残存する電極層２４の直下の部分は、薄くならない。
【００３８】
等方性エッチング処理の後、所望によりレジスト層２６を除去し、熱処理を行なってもよい。この熱処理は、ソース領域２８及びドレイン領域３０中の注入不純物の拡散及び活性化と、イオン注入による欠陥の回復とを目的とするもので、不活性ガス雰囲気中で行なうことができる。また、このときの熱処理を酸化性雰囲気中で行なうことによりゲート電極層２４の表面に薄いシリコン酸化膜を形成してもよい。
【００３９】
（４）レジスト層２６と、ゲート電極層２４及びゲート絶縁膜２０の積層と、フィールド絶縁膜１６とをマスクとするヒ素（Ａｓ）イオン注入処理によりＰ型ウェル領域１４においてゲート電極層２４の一方側及び他方側のＰ型部分にそれぞれＮ＋型ソース領域及びＮ＋型ドレイン領域３０に隣接するようにＮ−型ソース領域３２及びＮ−型ドレイン領域（ＬＤＤ領域）３４を形成する。このときのイオン注入条件は、一例として、８０ｋｅＶ，２×１０１３ｃｍ−２，傾斜角７ｄｅｇ，回転注入（６ｒｐｍ）とすることができる。イオン注入処理では、ヒ素の代りにリンをイオン注入してもよい。なお、所望のしきい値電圧を得るために、ゲート電極層２４に適当な不純物をイオン注入等によりドープして電極層２４の仕事関数を変化させてもよい。
【００４０】
Ｎ−型領域３２，３４の形成後、レジスト層２６を周知の方法で除去する。そして、８００〜１０００℃（好ましくは９５０℃），１〜２０ｓｅｃ（好ましくは１０ｓｅｃ）の熱処理を行なうことによりＮ＋型領域２８，３０及びＮ−型領域３２，３４の注入不純物を活性化する。
【００４１】
（５）基板上面に素子孔１６ａに対応する孔３６ａを有するレジスト層３６をホトリソグラフィ処理により形成する。レジスト層３６の孔３６ａ内には、ゲート電極２２と、電極層２２の一方側及び他方側のゲート絶縁膜１８の部分と、素子孔１６ａの周辺のフィールド絶縁膜１６の部分とが露呈される。レジスト層３６は、Ｐ型ウェル領域の上方では素子孔１６ｂを覆うように形成される。
【００４２】
次に、レジスト層３６と、ゲート電極層２２及びゲート絶縁膜１８の積層と、フィールド絶縁膜１６とをマスクとするボロン（Ｂ）イオン注入処理によりＮ型ウェル領域１２においてゲート電極層２２の一方側及び他方側のＮ型部分にＰ＋型ソース領域３８及びＰ＋型ドレイン領域４０をそれぞれ形成する。
【００４３】
（６）レジスト層３６をマスクとする等方性エチング処理をゲート電極層２２の上面及び両側面に施すことにより電極層２２を細く且つ薄くする。等方性エッチング処理としては、図３，１０に関して前述したと同様にウェットエッチング処理又はドライエッチング処理を行なうことができる。一例として、エッチング後に残存するゲート電極層２２の幅及び厚さはそれぞれ１．０μｍ及び３００ｎｍとすることができる。
【００４４】
等方性エッチング処理の後、所望によりレジスト層３６を除去し、熱処理を行なってもよい。この熱処理は、ソース領域３８及びドレイン領域４０中の注入不純物の拡散及び活性化と、イオン注入による欠陥の回復とを目的とするもので、不活性ガス雰囲気中で行なうことができる。また、このときの熱処理を酸化性雰囲気中で行なうことによりゲート電極層２２の表面に薄いシリコン酸化膜を形成してもよい。
【００４５】
（７）レジスト層３６と、ゲート電極層２２及びゲート絶縁膜１８の積層と、フィールド絶縁膜１６とをマスクとするボロン（Ｂ）イオン注入処理によりＮ型ウェル領域１２においてゲート電極層２２の一方側及び他方側のＮ型部分にそれぞれＰ＋型ソース領域３８及びＰ＋型ドレイン領域４０に隣接するようにＰ−型ソース領域４２及びＰ−型ドレイン領域（ＬＤＤ領域）４４を形成する。なお、所望のしきい値電圧を得るために、ゲート電極層２２に適当な不純物をイオン注入等によりドープして電極層２２の仕事関数を変化させてもよい。
【００４６】
（８）Ｐ−型領域４２，４４の形成後、レジスト層３６を周知の方法で除去する。そして、Ｐ＋型領域３８，４０及びＰ−型領域４２，４４の注入不純物を活性化するための熱処理を行なう。このときの熱処理によりＮ＋型領域２８，３０及びＮ−型領域３２，３４の注入不純物を活性化するようにしてもよい。このようにすると、図４の工程に関して前述した注入不純物活性化のための熱処理を省略できる。また、このときの熱処理によりＮ＋型領域２８，３０、Ｎ−型領域３２，３４、Ｐ＋型領域３８，４０、Ｐ−型領域４２，４４の不純物拡散を適宜制御するようにしてもよい。
【００４７】
（９）基板上面にＣＶＤ法等によりシリコン酸化膜等の層間絶縁膜４６を形成する。そして、ホトリソグラフィ及びドライエッチング処理によりソース領域２８，３８、ドレイン領域３０，４０及びゲート電極層２２，２４にそれぞれ対応した接続孔を絶縁膜４６に形成する。接続孔を覆うように絶縁膜４６の上にＡｌ合金等の導電材層をスパッタ法等により被着した後、導電材層をホトリソグラフィ及びドライエッチング処理によりパターニングして電極層４８，５０，５４，５６及び配線層５２，５８を形成する。ソース電極層４８，５４は、対応する接続孔を介してソース領域３８，２８にそれぞれ接続される。ドレイン電極層５０，５６は、対応する接続孔を介してドレイン領域４０，３０にそれぞれ接続される。ゲート配線層５２，５８は、対応する接続孔を介してゲート電極層２２，２４にそれぞれ接続される。
【００４８】
上記したＣＭＯＳ型ＩＣの製法によれば、図１のゲート電極パターニング工程において最小デザインルールにより設計されたホトマスクを用いた場合、ゲート電極層２２，２４はいずれも最小ゲート幅を有するものとなる。図３及び図６の工程では、ゲート電極層２２，２４にそれぞれ等方性エッチング処理を施すので、ゲート電極層２２，２４はいずれも最小ゲート幅より小さいゲート幅を有するものとなる。図４及び図７の工程では、小さいゲート幅を有するゲート電極層２２，２４に関してＬＤＤ領域３４，４４がそれぞれ形成される。従って、微細なゲートパターンを有するＬＤＤ構造のＮチャンネル及びＰチャンネルＭＯＳ型トランジスタが得られる。
【００４９】
図３，６の工程では、ゲート電極層の上面及び両側面に等方性エッチング処理を施すので、エッチング量の制御が容易となり、ゲート電極層の幅を精度良く決定することができる。また、図２，５の工程では、ゲート絶縁膜を介して不純物イオンの注入を行なうので、チャンネリング現象が抑制され、高不純物濃度のソース領域及びドレイン領域の深さのばらつきが低減される。従って、ＭＯＳ型トランジスタの製造歩留りが向上する。
【００５０】
図１のゲート電極パターニング工程の後は、図２〜４の工程でレジスト層２６をマスクとして用いると共に図５〜７の工程でレジスト層３６をマスクとして用いる。このため、マスク工程が２工程で足りる。従って、マスク工程を４工程必要とする従来法に比べてコスト低減が可能となる。
【００５１】
上記したＣＭＯＳ型トランジスタの製法では、図３，６の工程においてゲート電極層２４，２２の幅をほぼ等しくしたので、図４，７の工程で形成されるＬＤＤ領域３４，４４についてはＬＤＤ幅がほぼ等しくなる。ここで、ＬＤＤ幅とは、ＬＤＤ領域３４に関して図１０に示すようにＬＤＤ領域が高不純物濃度のドレイン領域からゲート電極層の直下領域に突出する距離Ｓをいう。ＬＤＤ幅は、Ｎチャンネル及びＰチャンネルＭＯＳ型トランジスタ間で異ならせるのが望ましい場合がある。
【００５２】
例えば、ＮチャンネルＭＯＳ型トランジスタではＬＤＤ構造によるドレイン電界緩和作用をより効果的に利用してトランジスタ寿命を長くすると共に、ＰチャンネルＭＯＳ型トランジスタではＬＤＤ構造による抵抗成分を低減して駆動能力を高くしたい要望がある。このような要望に応えるためには、図３の等方性エッチング工程にてエッチング量を大きくしてゲート電極層２４の幅及び厚さを小さく設定し、図６の等方性エッチング工程にてエッチング量を小さくしてゲート電極層２２の幅及び厚さを大きく設定する。この結果、図４のイオン注入工程では、ＬＤＤ幅の大きいＬＤＤ領域３４が得られると共に、図７のイオン注入工程ではＬＤＤ幅の小さいＬＤＤ領域４４が得られる。所望により図６のエッチング工程及び図７のイオン注入工程を省略し、ＰチャンネルＭＯＳ型トランジスタには低不純物濃度のソース領域及びドレイン領域を設けないようにすることもできる。ＰチャンネルＭＯＳ型トランジスタにおいてＬＤＤ幅を小さくするか又はＬＤＤ構造を採用しないと、処理時間の短縮が可能となる。
【００５３】
なお、ＬＤＤ幅を異ならせるのは、ＣＭＯＳ型トランジスタ間に限らず、複数のＮ（又はＰ）チャンネルＭＯＳ型トランジスタ間でも可能である。このためには、トランジスタ毎にレジストマスクに開口部を形成して所望のＬＤＤ幅に対応したエッチング量となるように等方性エッチングを行なえばよい。
【００５４】
図１１，１２は、図１〜９の実施形態の変形例に係るポリサイドゲートプロセスを示すもので、図１〜９と同様の部分には同様の符号を付して詳細な説明を省略する。
【００５５】
図１１の工程では、図１の工程に関して前述したと同様にしてＣＶＤ法により基板上面にポリシリコン層を堆積形成する。必要に応じてポリシリコン層にリン等の導電型決定不純物をドーピングしてもよい。この後、ポリシリコン層の上に高融点金属シリサイド層をスパッタ法又はＣＶＤ法により堆積形成する。
【００５６】
高融点金属シリサイド層としては、例えばタングステンシリサイド（ＷＳｉｘ）層を用いることができる。タングステンシリサイド層をスパッタ法で形成する場合、例えばスパッタリングターゲットとしてＷＳｉｘを用いると共にスパッタリングガスとしてＡｒガスを用いるＤＣマグネトロンスパッタリング装置を使用する。このときのスパッタ条件は、一例として、
Ａｒガス流量：３０ｓｃｃｍ
圧力：３ｍＴｏｒｒ
基板温度：２００℃
投入電力：１１５０Ｗ
とすることができる。タングステンシリサイド層の厚さは、例えば２５〜５００ｎｍ（好ましくは８０〜２００ｎｍ）の範囲内で任意に設定可能である。
【００５７】
タングステンシリサイド層をＣＶＤ法により形成する場合、例えば原料ガスとしてタングステンヘキサフルオライド（ＷＦ６）とシラン（ＳｉＨ４）とを用い、下記の化１の反応を利用してＷＳｉ２層を堆積する。
【００５８】
【化１】
2006073846.tif 000003
【００５９】
高融点金属シリサイド層としては、タングステンシリサイド層に限らず、モリブデンシリサイド（ＭｏＳｉｘ）層、チタンシリサイド（ＴｉＳｉｘ）層、タンタルシリサイド（ＴａＳｉｘ）層等を使用してもよい。また、ポリシリコン層上にシリサイド層を形成する方法としては、ポリシリコン層上にスパッタ法等によりシリサイド形成金属層を形成した後、熱処理によりシリサイド形成金属層をポリシリコン層とシリサイド化反応させる方法を用いてもよい。
【００６０】
上記のように高融点金属シリサイド層をポリシリコン層上に堆積形成した後、例えば９５０〜１１００℃（好ましくは１０００℃）、１ｓｅｃの熱処理を行ない、ポリシリコン層及び高融点金属シリサイド層の積層（以下、ポリサイド層と称する）の電気抵抗を低減させる。このときの熱処理は、この後でポリサイド層に加えられる熱処理（例えば層間絶縁膜形成後の焼き締めのための熱処理）によって高融点金属シリサイド層とポリシリコン層との間に剥離が生ずるのを防ぐ効果もある。
【００６１】
次に、レジスト層をマスクとするドライエッチング処理によりポリサイド層をパターニングしてポリサイド層の残存部からなるゲート電極層２４を図１１に示すようにゲート絶縁膜２０の上に形成する。ゲート電極層２４は、ポリシリコン層２４ａの上に高融点金属シリサイド層２４ｂを積層した構成になっている。
【００６２】
ポリサイド層のドライエッチングは、ＥＣＲプラズマエッチング装置を用いて行なうことができる。このときのエッチング条件は、一例として、
エッチングガス：Ｃｌ２／Ｏ２（２５／１１ｓｃｃｍ）
圧力：２ｍＴｏｒｒ
ＲＦパワー：４０Ｗ（周波数１３．５６ＭＨｚ）
マイクロ波パワー：１４００Ｗ（周波数２．４５ＧＨｚ）
電極温度：１５〜２０℃
とすることができる。フィールド絶縁膜１６及びゲート絶縁膜２０は、エッチングストッパ膜として作用するが、極わずか薄くなる。
【００６３】
図２に関して前述したと同様にして基板上面に孔２６ｂを有するレジスト層２６を形成した後、ヒ素イオン注入処理によりＮ＋型ソース領域２８及びＮ＋型ドレイン領域３０を形成する。
【００６４】
図１２の工程では、レジスト層２６をマスクとする等方性エッチング処理をゲート電極層２４の上面及び両側面に施してゲート電極層２４を細く且つ薄くする。等方性エッチング処理としては、ＳＦ６とＡｒ（又はＨｅ）との混合ガス又はＣｌとＡｒ（又はＨｅ）との混合ガスをエッチングガスとする等方性ドライエッチング処理を用いることができる。
【００６５】
図４に関して前述したと同様にしてリンイオン注入処理を行なうことによりＮ−型ソース領域３２及びＮ−型ドレイン領域（ＬＤＤ領域）３４を形成する。そして、レジスト層２６を周知の方法で除去する。
【００６６】
この後は、図５〜９に対応する処理工程を実行する。ゲート電極層２２は、ポリサイド層を図１１のゲート電極層２４と同様に且つ同時にパターニングして形成されたものとなる。図６に対応する等方性エッチング工程においては図１２に関して前述したような等方性ドライエッチング処理を行なうが、その他の処理工程では図５〜９に関して前述したと同様にして処理を行なうことによりポリサイドゲートを有するＰチャンネルＭＯＳ型トランジスタを形成することができる。
【００６７】
上記した変形例に係るＣＭＯＳ型ＩＣの製法によれば、図１〜９に関して前述した実施形態に係る製法と同様の作用効果が得られる他、ゲート電極層をポリサイド層で形成したことによりゲート電極抵抗の低減が可能となる。
【００６８】
なお、ゲート電極層は、ポリサイド層で形成する代りに、ポリシリコン層の上に金属層を重ねた積層で形成してもよい。このようにしても、ゲート電極抵抗を低減できる。金属層の材料としては、Ｍｏ，Ｔｉ，Ｔａ，Ｗ，Ｈｆ，Ｚｒ等の高融点金属、Ｃｏ，Ｃｒ，Ｉｒ，Ｎｂ，Ｎｉ，Ｐｔ等遷移金属や貴金属又はこれらの金属のうちの任意の複数のものを組合せた合金等を用いることができる。
【００６９】
図１３〜２０は、この発明の他の実施形態に係るＣＭＯＳ型ＩＣの製法を示すものである。これらの図において、図１〜９と同様の部分には同様の符号を付して詳細な説明を省略する。
【００７０】
図１３の工程は、図１に示したゲート電極パターニング工程に続くイオン注入工程であり、この工程では、Ｎ＋型ソース領域２８及びＮ＋型ドレイン領域３０を形成するためのイオン注入処理を行なう。すなわち、図２に関して前述したと同様にレジスト層２６と、ゲート電極層２４及びゲート絶縁膜２０の積層と、フィールド絶縁膜１６とをマスクしてヒ素（又はリン）イオン注入処理を行なう。このイオン注入処理では、ヒ素及びリンを二重に注入してもよい。また、破線矢印で示すように斜めイオン注入を行なうことによりゲート電極層２４の下方に注入不純物を分布させるのが望ましい。斜めイオン注入条件は、注入不純物をヒ素とした場合、８０ｋｅＶ，６×１０１５ｃｍ−２，傾斜角４５ｄｅｇとすることができる。
【００７１】
次に、図１４の工程では、図３に関して前述したと同様にレジスト層２６をマスクとする等方性ウェット（又はドライ）エッチング処理によりゲート電極層２４を細く且つ薄くする。図２１は、ゲート電極層２４のエッチング状況を示すもので、寸法Ｗ，ΔＬ，ΔＬ’は、図１０に関して前述したと同じ値にすることができる。なお、図２１において、図１０と同様の部分には同様の符号を付してある。
【００７２】
この後、所望によりレジスト層２６を除去し、熱処理を行なってもよい。この熱処理は、ソース領域２８及びドレイン領域３０中の注入不純物の拡散及び活性化と、イオン注入による欠陥の回復とを目的とするもので、不活性ガス雰囲気中で行なうことができる。また、このときの熱処理を酸化性雰囲気中で行なうことによりゲート電極層２４の表面に薄いシリコン酸化膜を形成してもよい。
【００７３】
熱処理の結果として、Ｎ＋型ソース領域２８及びＮ＋型ドレイン領域３０は、それぞれゲート電極層２４の一方側及び他方側からゲート電極層２４の下方に延長するように形成されると共にフィールド絶縁膜１６の下方に延長するように形成される。図２１には、このときのソース領域２８及びドレイン領域３０の形成状況を拡大して示す。なお、斜めイオン注入を行なった場合には、ゲート電極層２４の下方に注入不純物を分布させやすいので、熱処理では、注入不純物を拡散させず、活性化するだけでもよい。
【００７４】
次に、図１５の工程では、レジスト層２６と、ゲート電極層２４及びゲート絶縁膜２０の積層と、フィールド絶縁膜１６とをマスクとするヒ素（Ａｓ）イオン注入処理によりＰ型ウェル領域１４においてゲート電極層２４の下方でそれぞれＮ＋型ソース領域２８及びＮ＋型ドレイン領域３０に隣接するようにＮ−型ソース領域３２及びＮ−型ドレイン領域３４を形成する。
【００７５】
イオン注入処理では、注入不純物をゲート電極の下方に分布させやすい斜めイオン注入処理を用いるのが好ましい。注入不純物としてヒ素を用いる場合、イオン注入条件は、１２０ｋｅＶ，２．３×１０１３ｃｍ−２，傾斜角４５ｄｅｇ，回転注入（１．８ｒｐｍ）とすることができる。また、注入不純物としてリンを用いる場合、イオン注入条件は、４０ｋｅＶ，２．３１×１０１３ｃｍ−２，傾斜角４０ｄｅｇ，回転注入（１．８ｒｐｍ）とすることができる。いずれの場合においても、連続的な回転注入の代りに２段階又は４段階のステップ回転注入を用いてもよい。２段階のステップ回転注入では、基板（ウェハ）をオリエンテーションフラット（ＯＦ）が基準位置に配置されるように基板ホルダにセットした後、ＯＦの回転角が４５ｄｅｇ，２２５ｄｅｇとなる位置でそれぞれイオン注入を行なう。４段階のステップ回転注入では、ＯＦの回転角が４５ｄｅｇ，１３５ｄｅｇ，２２５ｄｅｇ，３１５ｄｅｇとなる位置でそれぞれイオン注入を行なう。
【００７６】
Ｎ−型領域３２，３４の形成後、レジスト層２６を周知の方法で除去する。そして、８００〜１０００℃（好ましくは９００〜９５０℃），１〜２０ｓｅｃ（好ましくは１０〜１５ｓｅｃ）の熱処理を行なうことによりＮ＋型領域２８，３０及びＮ−型領域３２，３４の注入不純物を活性化する。図２１には、Ｎ−型領域３２，３４の形成状況を拡大して示す。なお、このときの熱処理によりＮ＋型領域２８，３０及びＮ−型領域３２，３４の不純物拡散を制御して図２１に示すようなソース・ドレイン配置を実現してもよい。
【００７７】
次に、図１６の工程では、基板上面にレジスト層３６を形成した後、Ｐ＋型ソース領域３８及びＰ＋型ドレイン領域４０を形成するためのイオン注入処理を行なう。すなわち、図５に関して前述したと同様にレジスト層３６と、ゲート電極層２２及びゲート絶縁膜１８の積層と、フィールド絶縁膜１６とをマスクしてボロン（Ｂ）イオン注入処理を行なう。このイオン注入処理では、図１３に関して前述し且つ破線矢印で示すように斜めイオン注入によりゲート電極層２４の下方に注入不純物を分布させるのが望ましい。この場合、注入不純物としてはＢＦ２を用い、５０ｋｅＶ，４×１０１５ｃｍ−２，傾斜角４５ｄｅｇの条件でイオン注入を行なうことができる。
【００７８】
次に、図１７の工程では、レジスト層３６をマスクとする等方性のウェット（又はドライ）エッチング処理によりゲート電極層２２を細く且つ薄くする。エッチング後のゲート電極層２２の厚さ及び幅は、図１４に関して前述したゲート電極層２４の厚さ及び幅とそれぞれ等しくすることができる。
【００７９】
この後、所望によりレジスト層３６を除去し、熱処理を行なってもよい。この熱処理は、ソース領域３８及びドレイン領域４０中の注入不純物の拡散及び活性化と、イオン注入による欠陥の回復とを目的とするもので、不活性ガス雰囲気中で行なうことができる。また、このときの熱処理を酸化性雰囲気中で行なうことによりゲート電極層２２の表面に薄いシリコン酸化膜を形成してもよい。
【００８０】
熱処理の結果として、Ｐ＋型ソース領域３８及びＰ＋型ドレイン領域４０は、それぞれゲート電極層２２の一方側及び他方側からゲート電極層２２の下方に延長するように形成されると共にフィールド絶縁膜１６の下方に延長するように形成される。図１７には、このときのソース領域３８及びドレイン領域４０の形成状況を示す。なお、斜めイオン注入を行なった場合には、ゲート電極層２２の下方に注入不純物を分布させやすいので、熱処理では、注入不純物を拡散させず、活性化するだけでもよい。
【００８１】
次に、図１８の工程では、レジスト層３６と、ゲート電極層２２及びゲート絶縁膜１８の積層と、フィールド絶縁膜１６とをマスクとするボロン（Ｂ）イオン注入処理によりＮ型ウェル領域１２においてゲート電極層２２の下方でそれぞれＰ＋型ソース領域３８及びＰ＋型ドレイン領域４０に隣接するようにＰ−型ソース領域４２及びＰ−型ドレイン領域４４を形成する。イオン注入処理では、注入不純物をゲート電極の下方に分布させやすい斜めイオン注入処理を用いるのが好ましい。
【００８２】
次に、図１９の工程では、レジスト層３６を周知の方法で除去する。そして、Ｐ＋型領域３８，４０及びＰ−型領域４２，４４の注入不純物を活性化するための熱処理を行なう。このときの熱処理によりＮ＋型領域２８，３０及びＮ−型領域３２，３４の注入不純物を活性化するようにしてもよい。このようにすると、図１５の工程に関して前述した注入不純物活性化のための熱処理を省略できる。また、このときの熱処理によりＮ＋型領域２８，３０、Ｎ−型領域３２，３４、Ｐ＋型領域３８，４０、Ｐ−型領域４２，４４の不純物拡散を制御することにより図１９に示すようなソース・ドレイン配置を実現してもよい。
【００８３】
この後、図２０の工程では、図９に関して前述したと同様にして層間絶縁膜４６の形成、絶縁膜４６の接続孔の形成、電極層４８，５０，５４，５６及び配線層５２，５８の形成等の処理を行なう。
【００８４】
図１３〜２０に関して上記した実施形態によれば、図１〜９の実施形態と同様の作用効果が得られる他、次のような作用効果も得られる。すなわち、Ｎ＋型ソース領域２８及びＮ＋型ドレイン領域３０やＰ＋型ソース領域３８及びＰ＋型ドレイン領域４０を形成する際に斜めイオン注入処理を用いることでソース領域２８，３８及びドレイン領域３０，４０をいずれも深さや不純物濃度のばらつきが少ない状態で形成することができる。また、ドレイン領域３０，４０をそれぞれゲート電極層２４，２２の下方に延長するように形成したので、ホットキャリア寿命が長くなり、トランジスタ特性の劣化を遅らせることができる。
【００８５】
その上、Ｎ−型のソース領域３２及びドレイン領域３４やＰ−型のソース領域４２及びドレイン領域４４を形成する際に斜めイオン注入処理を用いることでソース領域３２，３４及びドレイン領域３４，４４をいずれも深さや不純物濃度のばらつきが少ない状態で形成することができる。また、ドレイン領域３４，４４をそれぞれゲート電極層２４，２２の下方でドレイン領域３０，４０に隣接して配置されるように形成したので、トランジスタの駆動能力が向上する。
【００８６】
図２２，２３は、図１３〜２０の実施形態の変形例に係るポリサイドゲートプロセスを示すもので、図１３〜２０と同様の部分には同様の符号を付して詳細な説明を省略する。
【００８７】
図２２の工程では、図１１に関して前述したと同様にしてゲート絶縁膜２０の上にポリシリコン層２４ａ及びシリサイド層２４ｂの積層（ポリサイド層）からなるゲート電極層２４を形成する。そして、図１３に関して前述したと同様にしてＮ＋型ソース領域２８及びＮ＋型ドレイン領域３０を形成するためのイオン注入処理を行なう。このときのイオン注入処理としては、前述したように斜めイオン注入処理を行なうのが望ましい。
【００８８】
次に、図２３の工程では、図１２に関して前述したと同様にしてレジスト層２６をマスクとする等方性ドライエッチング処理によりゲート電極層２４を細く且つ薄くする。この後、所望により熱処理を行い、ゲート電極層２４の下方に延長するようにＮ＋型のソース領域２８及びドレイン領域３０を形成してもよい。
【００８９】
次に、図１５に関して前述したと同様にＮ−型ソース領域３２及びドレイン領域３４を形成するための斜めイオン注入処理を行なう。そして、レジスト層２６を除去した後、ソース領域２８，３２及びドレイン領域３０，３４の注入不純物を活性化するための熱処理を行なう。この熱処理によりソース領域２８，３２及びドレイン領域３０，３４の不純物拡散を制御して図２３に示すようなソース・ドレイン配置を実現してもよい。
【００９０】
この後は、図１６〜２０に対応する処理工程を実行する。ゲート電極層２２は、ポリサイド層を図２２のゲート電極層２４と同様に且つ同時にパターニングして形成されたものとなる。図１７に対応する等方性エッチング工程においては図１２に関して前述したような等方性ドライエッチング処理を行なうが、その他の処理工程では図１６〜２０に関して前述したと同様にして処理を行なうことによりポリサイドゲートを有するＰチャンネルＭＯＳ型トランジスタを形成することができる。
【００９１】
図２２，２３に関して上記した変形例に係るＣＭＯＳ型ＩＣの製法によれば、図１３〜２０に関して前述した実施形態に係る製法と同様の作用効果が得られる他、ゲート電極層をポリサイド層で形成したことによりゲート電極抵抗の低減が可能となる。
【００９２】
図２４〜２７は、この発明の更に他の実施形態に係るサリサイドプロセスを示すもので、図１３〜２０と同様の部分には同様の符号を付して詳細な説明を省略する。図２４の工程は、図１９の工程に続くサイドスペーサ形成工程である。すなわち、この実施形態では、図２４の工程の前までは、図１３〜１９に示した実施形態と同じ工程を実行する。
【００９３】
図２４の工程では、基板上面にＣＶＤ法等により絶縁膜を堆積形成した後、異方性ドライエッチング処理（例えばリアクティブイオンエッチング（ＲＩＥ）処理）により堆積絶縁膜をエッチバックすることによりゲート絶縁膜１８の上でゲート電極層２２の一方及び他方の側部をそれぞれ覆うように堆積絶縁膜の残存部からなるサイドスペーサ６０，６２を形成すると共にゲート絶縁膜２０の上でゲート電極層２４の一方及び他方の側部をそれぞれ覆うように堆積絶縁膜の残存部からなるサイドスペーサ６４，６６を形成する。サイドスペーサ６０〜６６は、従来法のようにＬＤＤ領域の形成に用いるためのものではなく、各ゲート電極層の両側部をシリサイド化から保護するためのものであって、いずれも薄くてよい。図１４，１７に関して前述したようにゲート電極層２２，２４の表面に熱酸化処理により薄いシリコン酸化膜を形成したときは、エッチバックの際に該薄いシリコン酸化膜をゲート電極層２２，２４の上面で除去し、各ゲート電極層の各側部に残存する薄いシリコン酸化膜をサイドスペーサの一部として利用してもよい。
【００９４】
図２４のドライエッチング工程では、ゲート絶縁膜１８をゲート電極層２２及びサイドスペーサ６０，６２と重なる部分が残存するように除去すると共にゲート絶縁膜２０をゲート電極層２４及びサイドスペーサ６４，６６と重なる部分が残存するように除去する。このとき、フィールド絶縁膜１６も極わずかエッチングされる。ドライエッチングの結果、Ｐ＋型ソース領域３８及びＰ＋型ドレイン領域４０が露呈される。また、Ｎ＋型ソース領域２８及びＮ＋型ドレイン領域３０が露呈される。
【００９５】
図２４の工程において、絶縁膜としては、例えばシリコンン酸化膜を堆積する。この場合、原料ガスとしてＴＥＯＳ及びＯ３を用いる常圧ＣＶＤ装置又は減圧ＣＶＤ装置を使用することができる。シリコン酸化膜の堆積厚さは、例えば１００〜５００ｎｍの範囲内で任意に設定可能であり、一例として２００ｎｍとすることができる。シリコン酸化膜を堆積するには、ＴＥＯＳ及びＯ３を原料ガスとするプラズマ励起ＣＶＤ装置又はＥＣＲプラズマＣＶＤ装置等の高密度プラズマＣＶＤ装置を用いてもよい。
【００９６】
図２４の工程で堆積する絶縁膜としては、シリコン酸化膜に限らず、シリコン窒化膜又はシリコン酸化窒化膜を用いてもよい。シリコン窒化膜又はシリコン酸化窒化膜は、シリコン酸化膜に比べて誘電率が高いので、ＭＯＳ型トランジスタの特性改善にとって有益であり、しかもゲート電極側壁をシリサイド化から保護するための保護膜としても好適である。
【００９７】
次に、図２５の工程では、フィールド絶縁膜１６、Ｎ＋型領域２８，３０、Ｐ＋型領域３８，４０、ゲート電極層２２，２４、ゲート絶縁膜１８，２０及びサイドスペーサ６０〜６６を覆うように基板上面にシリサイド形成金属層６８を堆積形成する。金属層６８の形成直前に基板上面に清浄化処理を施す。清浄化処理としては、希フッ酸（５００：１ＤＨＦ）を用いて基板シリコンやゲートポリシリコンの表面の自然酸化膜等を除去する処理を行なう。
【００９８】
金属層６８としては、シリコンゲートプロセスとの相性が良好なチタン（Ｔｉ）層を用いることができる。チタン層は、スパッタ法又はＣＶＤ法により堆積可能である。堆積厚さは、例えば５〜１００ｎｍ（好ましくは２０〜３５ｎｍ）の範囲内で任意に設定可能であり、一例として２５ｎｍとすることができる。
【００９９】
チタン層をスパッタ法で堆積する場合、スパッタ条件は、一例として、
ＤＣパワー：２ｋＷ
ＲＦパワー：２．５ｋＷ
基板温度：２００℃
とすることができる。
【０１００】
金属層６８の材料としては、チタンに限らず、Ｍｏ，Ｔａ，Ｗ，Ｈｆ，Ｚｒ等の高融点金属、Ｃｏ，Ｎｉ，Ｃｒ，Ｉｒ，Ｎｂ，Ｐｔ等の遷移金属や貴金属又はこれらの金属のうちの任意の複数のものを組合せた金属等を用いることができる。遷移金属であるＣｏ，Ｎｉ等は、シリサイド形成温度が低く、反応が容易であり（低温形成であれば導電型決定不純物の再拡散が起こりにくい）、しかもシリサイド抵抗が低い利点を有する。
【０１０１】
図２６の工程では、金属層６８としてのチタン層をＰ＋型領域３８と、Ｐ＋型領域４０と、ゲート電極層２２と、Ｎ＋型領域２８と、Ｎ＋型領域３０と、ゲート電極層２４とに対して熱処理によりシリサイド化反応させて各シリサイド化反応部毎にシリサイド層を形成する。この結果、Ｐ＋型領域３８と、Ｐ＋型領域４０と、ゲート電極層２２と、Ｎ＋型領域２８と、Ｎ＋型領域３０と、ゲート電極層２４とにそれぞれ重なるようにシリサイド層７０、７２、７４、７６、７８、８０が形成される。
【０１０２】
シリサイド化のための熱処理は、高速熱アニール（ＲＴＡ）処理で行なうことができる。熱処理条件は、Ａｒ等の不活性ガス雰囲気（又はＮ２ガス雰囲気）中で４５０〜９００℃、０．１〜６０ｓｅｃ程度とし、一例として８００℃、２５ｓｅｃとすることができる。
【０１０３】
図２７の工程では、酸性エッチング液（Ｈ２ＳＯ４＋Ｈ２Ｏ２）を用いるウェットエッチング処理により未反応の金属層６８を除去し、シリサイド層７０〜８０を残存させる。
【０１０４】
シリサイド層７０〜８０を形成する方法としては、シリサイド化反応を２段階に分けて行なう方法を用いてもよい。この方法では、第１段階で５００〜７５０℃（好ましくは６００〜７００℃）、２０〜４０ｓｅｃ（好ましくは３０ｓｅｃ）の比較的低温のＲＴＡ処理によりシリサイド化反応の開始と進行を達成した後、未反応のチタン層を除去する。そして、第２段階では、７５０〜９５０℃（好ましくは８５０〜９００℃）、０．０５〜１ｓｅｃ（好ましくは０．１〜０．５ｓｅｃ）の比較的高温且つ短時間のＲＴＡ処理によりシリサイド化反応を進めて低抵抗なＣ５４相にシリサイド結晶相を相転移させる。このような方法によれば、より低抵抗のシリサイド層が得られる。前述のＣｏやＮｉの場合には、第１アニールをさらに低温で４００〜５００℃で行い、第２アニールを５５０〜７００℃で行なうのが好ましい。高温にすると、逆に抵抗が上昇するからである。理由は、おそらく結晶の凝集が起こるか又は結晶の形態が変化するためと考えられる。
【０１０５】
図２７の工程の後は、図９に関して前述したと同様にして層間絶縁膜４６の形成、絶縁膜４６の接続孔の形成、電極層４８，５０，５４，５６及び配線層５２，５８の形成等の処理を行なう。この場合、ソース電極層４８，５４は、それぞれシリサイド層７０，７６に接続され、ドレイン電極層５０，５６は、それぞれシリサイド層７２，７８に接続され、ゲート配線層５２，５８は、それぞれシリサイド層７４，８０に接続される。
【０１０６】
図２４〜２７に関して上記した製法によれば、図１３〜２０に関して前述した実施形態に係る製法と同様な作用効果が得られる他、シリサイド層７０〜８０を形成したことで電極及び配線の低抵抗化を達成することができる。また、シリサイド層７０，７２，７６，７８がそれぞれサイドスペーサ６０，６２，６４，６６により精度よく位置決めされるので、歩留りが向上する。
【０１０７】
なお、図２４〜２７の例において、図３，６に関して前述したようにゲート電極層２２，２４の表面に熱酸化処理により薄いシリコン酸化膜を形成したときは、エッチバックの際に該薄いシリコン酸化膜をゲート電極層２２，２４の上面で除去し、各ゲート電極層の各側部に残存する薄いシリコン酸化膜をサイドスペーサの一部として利用してもよい。この場合、シリサイド化処理時にソース及びドレイン領域に形成されるシリサイドがゲート電極層上に這い上がらないようにＲＴＡの温度、時間等の製造条件を管理するとよい。この例では、トランジスタの駆動能力の向上などが期待できる。
【０１０８】
図２８，２９は、サリサイドプロセスの第１，第２の変形例をそれぞれ示すものである。これらの図において、図２４〜２７と同様の部分には同様の符号を付して詳細な説明を省略する。図２８，２９は、いずれも図８のレジスト除去工程の後、図２４に関して前述したと同様にしてサイドスペーサ６０〜６６を形成すると共に、図２５〜２７に関して前述したと同様にしてシリサイド層７０〜８０を形成したものである。
【０１０９】
図２８の例では、サイドスペーサ６０，６４をシリサイド層７０，７６がそれぞれソース領域３８，２８内に配置されるように比較的厚く形成すると共に、サイドスペーサ６２，６６をシリサイド層７２，７８がそれぞれドレイン領域４０，３０内に配置されるように比較的厚く形成している。サイドスペーサが厚いので、シリサイド化処理時にソース及びドレイン領域に形成されるシリサイドがゲート電極層上に這い上がりにくくなり、ゲート電極層とソース又はドレイン領域とのショート不良の発生を減少させることができる。また、アニール温度や時間管理に自由度ができ、プロセスマージンが向上する。
【０１１０】
図２９の例では、サイドスペーサ６０，６４をシリサイド層７０，７６がそれぞれソース領域４２，３２にわずかに重なりつつソース領域３８，２８上に配置されるように比較的薄く形成すると共に、サイドスペーサ６２，６６をシリサイド層７２，７８がそれぞれソース領域４４，３４にわずかに重なりつつドレイン領域４０，３０上に配置されるように比較的薄く形成している。トランジスタの駆動能力が向上し、コンタクトのアライメントマージンが向上する。
【０１１１】
図２８，２９の変形例によれば、図１〜９に関して前述した製法と同様の作用効果が得られる他、シリサイド層７０〜８０を形成したことで電極及び配線の低抵抗化を達成することができる。また、シリサイド層７０，７２，７６，７８がそれぞれサイドスペーサ６０，６２，６４，６６により精度よく位置決めされるので、歩留りが向上する。
【図面の簡単な説明】
【０１１２】
【図１】この発明の一実施形態に係るＣＭＯＳ型ＩＣの製法におけるゲート電極パターニング工程を示す断面図である。
【図２】図１の工程に続くＮ＋型ソース領域及びドレイン領域形成工程を示す断面図である。
【図３】図２の工程に続くゲート電極エッチング工程を示す断面図である。
【図４】図３の工程に続くＮ−型ソース領域及びドレイン領域形成工程を示す断面図である。
【図５】図４の工程に続くＰ＋型ソース領域及びドレイン領域形成工程を示す断面図である。
【図６】図５の工程に続くゲート電極エッチング工程を示す断面図である。
【図７】図６の工程に続くＰ−型ソース領域及びドレイン領域形成工程を示す断面図である。
【図８】図７の工程に続くレジスト除去工程を示す断面図である。
【図９】図８の工程に続く層間絶縁膜形成工程及び電極・配線形成工程を示す断面図である。
【図１０】図３，４の工程におけるＮチャンネルＭＯＳ型トランジスタ部を拡大して示す断面図である。
【図１１】図１〜９の実施形態の変形例に係るポリサイドゲートプロセスにおけるゲート電極形成工程とＮ＋型ソース領域及びドレイン領域形成工程とを示す断面図である。
【図１２】図１１の工程に続くゲート電極エッチング工程とＮ−型ソース領域及びドレイン領域形成工程とを示す断面図である。
【図１３】この発明の他の実施形態に係るＣＭＯＳ型ＩＣの製法におけるＮ＋型ソース領域及びドレイン領域形成工程を示す断面図である。
【図１４】図１３の工程に続くゲート電極エッチング工程を示す断面図である。
【図１５】図１４の工程に続くＮ−型ソース領域及びドレイン領域形成工程を示す断面図である。
【図１６】図１５の工程に続くＰ＋型ソース領域及びドレイン領域形成工程を示す断面図である。
【図１７】図１６の工程に続くゲート電極エッチング工程を示す断面図である。
【図１８】図１７の工程に続くＰ−型ソース領域及びドレイン領域形成工程を示す断面図である。
【図１９】図１８の工程に続くレジスト除去工程を示す断面図である。
【図２０】図１９の工程に続く層間絶縁膜形成工程及び電極・配線形成工程を示す断面図である。
【図２１】図１４，１５の工程におけるＮチャンネルＭＯＳ型トランジスタ部を拡大して示す断面図である。
【図２２】図１３〜２０の実施形態の変形例に係るポリサイドゲートプロセスにおけるゲート電極形成工程とＮ＋型ソース領域及びドレイン領域形成工程とを示す断面図である。
【図２３】図２２の工程に続くゲート電極エッチング工程とＮ−型ソース領域及びドレイン領域形成工程とを示す断面図である。
【図２４】この発明の更に他の実施形態に係るサリサイドプロセスにおけるサイドスペーサ形成工程を示す断面図である。
【図２５】図２４の工程に続くシリサイド形成金属被着工程を示す断面図である。
【図２６】図２５の工程に続くシリサイド形成工程を示す断面図である。
【図２７】図２６の工程に続く未反応金属除去工程を示す断面図である。
【図２８】サリサイドプロセスの第１の変形例を示す断面図である。
【図２９】サリサイドプロセスの第２の変形例を示す断面図である。
【図３０】従来のＭＯＳ型トランジスタの製法におけるＮ＋型ソース領域及びドレイン領域形成工程を示す断面図である。
【図３１】図３０の工程に続くゲート電極エッチング工程を示す断面図である。
【図３２】図３１の工程に続くＮ−型ソース領域及びドレイン領域形成工程を示す断面図である。
【符号の説明】
【０１１３】
１０：半導体基板、１２，１４：ウェル領域、１６，１８，２０，４６：絶縁膜、２２，２４：ゲート電極層、２４ａ：ポリシリコン層、２４ｂ：シリサイド層、２６，３６：レジスト層、２８，３２，３８，４２：ソース領域、３０，３４，４０，４４：ドレイン領域、４８，５０，５４，５６：電極層、５２，５８：配線層、６０〜６６：サイドスペーサ、６８：シリサイド形成金属層、７８〜８０：シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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