(57)【要約】【課題】  本発明は、抵抗値を可逆的に調整可能な材料を用いた整合レジスタの抵抗値を、参照レジスタの抵抗値に一致させることができる可逆的抵抗値調整回路を提供する。【解決手段】  整合レジスタＲＴの材料が、単一極性型抵抗可変特性を有するプログラマブル抵抗材料で構成されており、参照レジスタＲＲと整合レジスタＲＴを備える抵抗ブリッジ回路網２３０と、パルス帰還回路２３２とを備えてなり、抵抗ブリッジ回路網２３０は、参照レジスタＲＲと整合レジスタＲＴの抵抗状態を比較し、その差を示す比較信号を生成し、パルス帰還回路２３２は、抵抗ブリッジ回路網２３０に接続され、参照レジスタＲＲの抵抗値に対し整合レジスタＲＴの抵抗値を修正するために、比較信号に応じて単一極性の電気パルス信号を供給する。【選択図】        図８
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【特許請求の範囲】
【請求項１】
整合レジスタの抵抗値を参照レジスタの抵抗値に対し可逆的に調整する回路であって、
前記整合レジスタの材料は、単一極性型抵抗可変特性を有するプログラマブル抵抗材料で構成されており、
前記回路が、前記参照レジスタと前記整合レジスタを備える抵抗ブリッジ回路網と、パルス帰還回路とを備えてなり、
前記抵抗ブリッジ回路網は、前記参照レジスタと前記整合レジスタの抵抗状態を比較し、前記参照レジスタと前記整合レジスタとの間の差を示す比較信号を生成し、
前記パルス帰還回路は、前記抵抗ブリッジ回路網に接続され、前記参照レジスタの抵抗値に対し前記整合レジスタの抵抗値を修正するために、前記比較信号に応じて単一極性の電気パルス信号を供給することを特徴とする回路。
【請求項２】
前記プログラマブル抵抗材料が、メタル‐アモルファスシリコン‐メタル材料、相変化材料、若しくは、ペロブスカイト材料の薄膜から選択されることを特徴とする請求項１に記載の回路。
【請求項３】
前記プログラマブル抵抗材料の前記単一極性型抵抗可変特性が、前記プログラマブル抵抗材料の前記抵抗値を増加させる場合と減少させる場合において、印加する前記電気パルス信号の極性が同じであることを特徴とする請求項１に記載の回路。
【請求項４】
前記単一極性の電気パルス信号が、大きい振幅と短いパルス幅をもつ場合に、前記整合レジスタの前記抵抗状態を一方向に変化させ、小さい振幅と長いパルス幅をもつ場合に、前記整合レジスタの前記抵抗状態を他方向に変化させることを特徴とする請求項１に記載の回路。
【請求項５】
整合レジスタの抵抗値を参照レジスタの抵抗値に対し可逆的に調整する回路であって、
前記整合レジスタの材料は、単一極性型抵抗可変特性を有するプログラマブル抵抗材料で構成されており、
前記回路が、前記参照レジスタと前記整合レジスタを備える抵抗ブリッジ回路網、前記抵抗ブリッジ回路網に接続された入力側伝送ゲート、前記抵抗ブリッジ回路網に接続された出力側伝送ゲート、及び、パルス帰還回路を備えてなり、
前記抵抗ブリッジ回路網は、前記参照レジスタと前記整合レジスタの抵抗状態を比較し、前記参照レジスタと前記整合レジスタとの間の差を示す比較信号を生成し、
前記入力側伝送ゲート及び前記出力側伝送ゲートは、前記抵抗ブリッジ回路網を信号分離し、
前記パルス帰還回路は、前記参照レジスタの抵抗値に対し前記整合レジスタの抵抗値を修正するために、前記比較信号に応じて単一極性の電気パルス信号を供給するとともに、前記入力側伝送ゲートから入力信号を受け取り、前記出力側伝送ゲートに対し出力信号を送信することを特徴とする。
【請求項６】
前記入力側伝送ゲート及び前記出力側伝送ゲートのタイミングが、相互に排他的であることを特徴とする請求項５に記載の回路。
【請求項７】
前記伝送ゲートの相互に排他的なタイミングにより、
前記入力側伝送ゲートは、前記比較信号を伝送するために、前記抵抗ブリッジ回路網への前記出力側伝送ゲートが閉じた後に、パルスを通過させ、
前記出力側伝送ゲートは、前記抵抗ブリッジ回路網に前記単一極性の電気パルス信号を伝送するために、前記入力側伝送ゲートが閉じた後に、パルスを通過させることを特徴とする請求項６に記載の回路。
【請求項８】
前記抵抗ブリッジ回路網が、参照レジスタ、整合レジスタ及び２つの等しい抵抗値をもつレジスタで構成されることを特徴とする請求項５に記載の回路。
【請求項９】
前記抵抗ブリッジ回路網からの前記比較信号を増幅するための差動増幅器を備えることを特徴とする請求項５に記載の回路。
【請求項１０】
前記入力側伝送ゲート及び前記出力側伝送ゲートが、１つのトランジスタであることを特徴とする請求項５に記載の回路。
【請求項１１】
前記伝送ゲートのパルスが、繰り返されることを特徴とする請求項５に記載の回路。
【請求項１２】
前記プログラマブル抵抗材料の前記単一極性型抵抗可変特性が、前記プログラマブル抵抗材料の前記抵抗値を増加させる場合と減少させる場合において、印加する前記電気パルス信号の極性が同じであることを特徴とする請求項５に記載の回路。
【請求項１３】
前記単一極性の電気パルス信号が、大きい振幅の場合に、前記整合レジスタの前記抵抗状態を一方向に変化させ、小さい振幅の場合に、前記整合レジスタの前記抵抗状態を他方向に変化させることを特徴とする請求項５に記載の回路。
【請求項１４】
前記大きい振幅が４Ｖ〜１０Ｖの間であり、前記小さい振幅が２Ｖ〜６Ｖの間であることを特徴とする請求項１３に記載の回路。
【請求項１５】
前記パルス帰還回路が、２つの異なる電源を備え、前記異なる電源は、必要とされる抵抗値の調整電圧に適合していることを特徴とする請求項５に記載の回路。
【請求項１６】
前記２つの異なる電源が、４Ｖ〜１０Ｖの間及び２Ｖ〜６Ｖの間であることを特徴とする請求項１５に記載の回路。
【請求項１７】
前記単一極性の電気パルス信号が、短いパルス幅をもつ場合に、前記整合レジスタの前記抵抗状態を一方向に変化させ、長いパルス幅をもつ場合に、前記整合レジスタの前記抵抗状態を他方向に変化させることを特徴とする請求項５に記載の回路。
【請求項１８】
前記短いパルス幅が１０ｎｓ〜１０μｓの間であり、前記長いパルス幅が１μｓ〜１ｍｓであることを特徴とする請求項１７に記載の回路。
【請求項１９】
前記長いパルス幅は、１ビットカウンタ若しくは多ビットカウンタを用いて得ることを特徴とする請求項１７に記載の回路。
【請求項２０】
前記伝送ゲートが異なるゲート開放期間をもち、前記伝送ゲートの前記異なるゲート開放間隔が、前記単一極性の電気パルス信号に異なるパルス幅を与えることを特徴とする請求項５に記載の回路。
【請求項２１】
前記パルス帰還回路が、２つの分岐回路と、これらの２つの分岐回路からの出力を組み合わせるための分岐選択回路を備え、前記２つの分岐回路は、第１抵抗値整合分岐回路及び第２抵抗値整合分岐回路を備え、
前記第１抵抗値整合分岐回路は、前記整合レジスタのある一つの抵抗状態を示す前記比較信号を受け取り、大きい振幅若しくは短いパルス幅若しくはその両方をもつ単一極性の電気パルスを生成し、
前記第２抵抗値整合分岐回路は、前記整合レジスタの他の抵抗状態を示す前記比較信号を受け取り、小さい振幅若しくは長いパルス幅若しくはその両方をもつ単一極性の電気パルスを生成することを特徴とする請求項５に記載の回路。
【請求項２２】
前記分岐選択回路が増幅器で構成されることを特徴とする請求項２１に記載の回路。
【請求項２３】
前記第１抵抗値整合分岐回路が、レベルシフタ回路を備えることを特徴とする請求項２１に記載の回路。
【請求項２４】
前記第２抵抗値整合分岐回路が、レベルシフタ回路と、１ビットカウンタ若しくは多ビットカウンタを備えることを特徴とする請求項２１に記載の回路。
【請求項２５】
前記プログラマブル抵抗材料が、メタル‐アモルファスシリコン‐メタル材料、相変化材料、若しくは、ペロブスカイト材料の薄膜から選択されることを特徴とする請求項５に記載の回路。
【請求項２６】
前記メタル‐アモルファスシリコン‐メタル材料が、２つの電極の間に位置するボロンが注入されたアモルファスシリコン層で構成され、１つの電極がＣｒであり他の電極がＶ、Ｃｏ、Ｎｉ、Ｐｄ、Ｆｅ若しくはＭｎからなることを特徴とする請求項２５に記載の回路。
【請求項２７】
前記相変化材料が、少なくとも１つのカルコゲンと、１または複数の遷移金属で構成されていることを特徴とする請求項２５に記載の回路。
【請求項２８】
前記ペロブスカイト材料の薄膜が、巨大磁気抵抗材料及び高温超伝導材料を含む材料グループから選択されることを特徴とする請求項２５に記載の回路。
【請求項２９】
前記ペロブスカイト材料の薄膜が、ＰｒＣａＭｎＯ（ＰＣＭＯ）、ＬａＣａＭｎＯ（ＬＣＭＯ）、ＬａＳｒＭｎＯ（ＬＳＭＯ）、ＬａＢａＭｎＯ（ＬＢＭＯ）、ＬａＰｂＭｎＯ（ＬＰＭＯ）、ＮｄＣａＭｎＯ（ＮＣＭＯ）、ＮｄＳｒＭｎＯ（ＮＳＭＯ）、ＮｄＰｂＭｎＯ（ＮＰＭＯ）、ＬａＰｒＣａＭｎＯ（ＬＰＣＭＯ）、ＧｄＢａＣｏＯ（ＧＢＣＯ）及びこれらの混合物、及び、これらの結合物から選択されることを特徴とする請求項２５に記載の回路。
【請求項３０】
整合レジスタの抵抗値を参照レジスタの抵抗値に対し可逆的に調整する方法であって、
前記整合レジスタの材料は、単一極性型抵抗可変特性を有するプログラマブル抵抗材料で構成されており、
前記整合レジスタと前記参照レジスタとを比較し、
前記参照レジスタと前記整合レジスタとの間の差を示す比較信号を生成し、
前記整合レジスタに接続した前記パルス帰還回路から、前記比較信号に応じて単一極性の電気パルス信号を生成し、
前記参照レジスタの抵抗値に対し前記整合レジスタの抵抗値を修正するために、前記整合レジスタに前記単一極性の電気パルス信号を印加することを特徴とする。
【請求項３１】
前記パルス帰還回路が、レジスタの比較及びレジスタの修正の間、電気的に信号を分離する入力側及び出力側伝送ゲートを介して前記整合レジスタに接続されていることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記単一極性の電気パルス信号は、前記整合レジスタの抵抗値を前記参照レジスタの抵抗値に繰り返し修正するために、比較回路からの前記比較信号の極性若しくは振幅に応じた振幅若しくはパルス幅をもつことを特徴とする請求項３０に記載の方法。
【請求項３３】
前記単一極性の電気パルス信号は、前記比較信号の極性に応じて異なるパルス幅をもつことを特徴とする請求項３０に記載の方法。
【請求項３４】
前記単一極性の電気パルス信号は、前記比較信号の極性に応じて異なる振幅をもつことを特徴とする請求項３０に記載の方法。
【請求項３５】
前記整合レジスタの抵抗値と前記参照レジスタの抵抗値が適合するまで、各工程を繰り返し実行することを特徴とする請求項３０に記載の方法。
【請求項３６】
前記プログラマブル抵抗材料が、メタル‐アモルファスシリコン‐メタル材料、相変化材料、若しくは、ペロブスカイト材料の薄膜から選択されることを特徴とする請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、レジスタ（抵抗器、抵抗素子）の抵抗値調整（トリミング）回路、特に、プログラマブル薄膜抵抗素子の抵抗値を可逆的且つ精密に調整する回路に関する。
【背景技術】
【０００２】
レジスタは、超小型電子回路において重要な役割を果たす。１つのレジスタは、印加された電流または電圧から独立した電気抵抗をもつように設計された電気的コンポーネントである。超小型電子回路の製造プロセス中のレジスタの形成における２つの重要な課題は、個々のレジスタの正確度、及び、１組のレジスタ比の正確度である。
【０００３】
精密アナログ増幅器等の多くの超小型電子回路では、所望の回路動作レベルを実現するために個々のレジスタが特定の値を有することが必要である。その他の超小型電子回路、例えば、差動増幅器やアナログデジタルコンバータ（ＡＤＣ）若しくはデジタルアナログコンバータ（ＤＡＣ）等では、個々のレジスタが特定の値を有する必要はないが、２つのレジスタが正確に一致している必要がある。整合レジスタとは、互いのレジスタが特定の値である必要はないが、同じ抵抗値を有していなければならないことを意味している。
【０００４】
プロセス変動は、整合の取れた一対のレジスタに対し等しく影響を与えることから、超小型電子回路の製造プロセスにおいては、製造プロセス変動に対して個々のレジスタを一定の抵抗値に設定するより、正確度の高い整合レジスタを得る方が容易である。しかし、回路によっては、正確度の程度が十分ではない場合もある。例えば、たった０．０２５％の抵抗変動が、１２ビットアナログデジタルコンバータの線形性及び正確度を危うくする。このため、回路動作を正確にするために必要とされるレジスタの一致特性の維持が、アナログ回路の精度を一定にするために最も重要となる。
【０００５】
レジスタのトリミング方法は、これらの回路中で前記レジスタを適合させる若しくは一致させる最も一般的な方法である。“レジスタのトリミング”とは、回路中のレジスタの抵抗値が良好に適合し、抵抗値が特定の範囲に到達すること、または、参照レジスタの抵抗値に一致することを意味している。レジスタは、様々な機械的、電気的若しくは化学的方法によって調整することができる。例えば、レジスタは、レーザーシェイピング、ヒューズの切断若しくは不純物ドーピングの活性化によってレジスタの導電性を変化させることによって、調整することができる。
【０００６】
これらの従来技術に係るレジスタのトリミング方法は、トリミング作用を完全に逆にすることは困難であると言える。これらの方法における抵抗の適合は、一方向にのみ生じる。例えば、レーザートリミングでは、抵抗材料のシェイピングまたはシェイビングにより、抵抗を増大させることだけが可能である。マイグレーションのような不純物のドーピングの活性化では、抵抗材料中への不純物のマイグレーションにより、抵抗を減らすことだけが可能である。
【０００７】
長年にわたって、新しいレジスタ及び導電材料が開発されてきた。特に、抵抗性メモリセルに用いられる材料は、プログラマブル抵抗を有し、外側からの影響に基づく可逆的抵抗変化を示す。例えば、マルチビットの不揮発性メモリデバイスで用いられる電気パルス誘導抵抗変化（ＥＰＩＲ）効果をもつ材料は、電気パルスの影響下で可逆的且つ持続的な抵抗変化を示す。ＥＰＩＲ効果は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）のような巨大磁気抵抗（ＣＭＲ）材料の薄膜に見られる（特許文献１及び特許文献２参照）。半導体抵抗メモリデバイス材料の他の例としては、メタル‐アモルファスシリコン‐メタル（ＭＳＭ）電気的メモリスイッチ（特許文献３参照）、及び、ＴｅＧｅＳｂのような電気的相変化材料（特許文献４参照）がある。
【０００８】
従って、可逆的にトリミング可能な抵抗のためのレジスタトリマ回路における抵抗メモリセルを開発するために、プログラマブル抵抗材料を用いることは有益である。
【０００９】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】米国特許第６４７３３３２号明細書
【特許文献３】米国特許第５５４１８６９号明細書
【特許文献４】米国特許第５９１２８３９号明細書
【特許文献５】米国特許第３２７１５９１号明細書
【特許文献６】米国特許第３５３０４４１号明細書
【特許文献７】米国特許第５１６６７５８号明細書
【特許文献８】米国特許第５２９６７１６号明細書
【特許文献９】米国特許第５３３５２１９号明細書
【特許文献１０】米国特許第５５３４７１１号明細書
【特許文献１１】米国特許第５５３６９４７号明細書
【特許文献１２】米国特許第５５９６５２２号明細書
【特許文献１３】米国特許第５６８７１１２号明細書
【特許文献１４】米国特許第３８８６５７７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、プログラマブル抵抗材料からなるレジスタの抵抗値を一致させるための可逆的抵抗値調整回路を提供する。本発明は、抵抗値を可逆的にプログラム可能な材料を用いることによって、参照レジスタに一致させるために整合レジスタを増加方向及び減少方向の両方向に適合可能にする。
【課題を解決するための手段】
【００１１】
本発明において使用するプログラマブル抵抗材料は、単一極性型抵抗可変特性を示す材料であり、プログラマブル抵抗材料の抵抗が、同一極性の電気信号の印加によって可逆的に増加または減少させることができることを意味している。本発明において開示するプログラマブル抵抗材料は、位相変換材料、または、巨大磁気抵抗効果若しくは高温超伝導効果を示すペロブスカイト材料のような抵抗メモリデバイスで使用される。抵抗メモリデバイスで使用される位相変換材料は、少なくとも１つのカルコゲンと、１または複数の遷移金属を含んで構成される。抵抗メモリデバイスで使用され、巨大磁気抵抗効果若しくは高温超伝導効果を示すペロブスカイト材料は、ＰＣＭＯのような亜マンガン酸塩材料である。
【００１２】
本発明の第１の特徴は、可逆的抵抗値調整回路が、整合レジスタと参照レジスタを備える抵抗ブリッジ回路網と、パルス帰還回路を備えて構成される。前記可逆的抵抗値調整回路は、先ず、整合レジスタを参照レジスタと比較し、その後、差を示す比較信号を生成する。この比較信号は、パルス帰還回路の出力、即ち、参照レジスタの抵抗値に対し整合レジスタの抵抗値を適合させるように設定された単一極性の電気パルス信号を制御する。このプロセスは、整合レジスタと参照レジスタの抵抗値が整合するまで繰り返される。プログラマブル抵抗材料からなる整合レジスタを使用することによって、本発明は、両方向の抵抗値調整を提供し、これによって、抵抗の過トリミングの調整を行うことができる。
【００１３】
使用したプログラマブル抵抗材料によって、可逆的抵抗値調整回路のパルス帰還回路は、比較信号と直接相関関係のある振幅若しくはパルス幅をもつ抵抗適合パルスを供給することができる。電気パルス信号の振幅、電気パルス信号のパルス幅、及び、電気パルス信号数を制御することによって、抵抗のオーバーシュートを改良することができる。
【００１４】
本発明の他の特徴は、可逆的抵抗値調整回路が、更に、前記抵抗ブリッジ回路網とパルス帰還回路との間に信号分離するための伝送ゲートを備える。前記パルス帰還回路は、更に、単一極性の電気パルス信号の出力に適切な振幅とパルス幅を与えるためのレベルシフタを備えた２分岐回路を備えて構成される。
【発明を実施するための最良の形態】
【００１５】
本発明は、プログラマブル抵抗材料を用いることによって、レジスタを、電子回路内の参照レジスタと合うように、可逆的に調整する新規回路を提供する。
【００１６】
従来技術における抵抗調整回路では、レジスタの調整動作は、抵抗材料や調整プロセスの不可逆性のために、逆に行うことができなかった。従来技術の抵抗材料若しくは調整プロセスは、抵抗値を増加させることのみ、若しくは、減少させることのみ行うことができ、両方を行うことはできなかった。
【００１７】
例えば、レーザートリミングでは、抵抗材料の切削加工により、抵抗を増大させることだけが可能である。この結果、レジスタ材料は、初期抵抗値として非常に低い値が設定され、その後、適切な抵抗値にトリミングされる。仮に、レジスタが過度に調整されると、抵抗を以前の低い値に戻すことができないため、回路を修復することができない。同様に、ヒューズの切断若しくはツェナーダイオードの破壊による抵抗値調整プロセスも不可逆的である。
【００１８】
他の従来技術に係る抵抗値調整方法では、ｎ型（例えば、リン）注入シリコンまたはｐ型（例えば、ボロン）注入シリコンまたは金属（例えば、アルミニウム）注入シリコンのような、不純物の違いによって材料の抵抗値を変化させる。シリコン膜の初期抵抗値は通常高く、その後、シリコン中に不純物を拡散することにより減少させて適合（または調整）させることができる。更に、抵抗値は、レジスタへの不純物の移動のために、減少させることのみ可能であり、トリミング作用は可逆的ではない。
【００１９】
近年開発されたＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、シャープ株式会社の登録商標）回路は、外側からの影響によって変化させることができる電気的抵抗特性をもつある種類の材料（プログラマブル抵抗材料）を導入している。電気的観点から、この種類のプログラマブル抵抗材料は、プログラマブル可変レジスタとして用いることができる。前記可変レジスタは、高抵抗値若しくは低抵抗値、若しくはいくつかの中間抵抗値をもつようにプログラムすることができる。ＲＲＡＭ回路では、前記可変レジスタの抵抗値の違いによって情報を記憶する。
【００２０】
可逆的抵抗値調整回路は、本願の発明者による米国で係属中の出願“ＰＣＭＯ  ｒｅｓｉｓｔｏｒ  ｔｒｉｍｍｅｒ”に開示されており、参照のため盛り込まれている。本発明は、単一極性型抵抗可変特性を示すプログラマブル抵抗材料について明確にした他の可逆的抵抗値調整回路を開示しており、プログラマブル抵抗材料の抵抗値を、極性は関係ないが、好ましくは同じ極性の電気信号を印加することによって、可逆的に増加または減少させることができる。
【００２１】
単一極性型抵抗可変特性を示す典型的なプログラマブル抵抗材料は、カルコゲナイド材料である。カルコゲナイド合金は、２つの異なる安定した可逆的構造状態、即ち、電気的に高抵抗となるアモルファス状態と、電気的に低抵抗となる多結晶質状態を示す。典型的には、高融解温度から急速に冷却すると、前記材料はアモルファス状態で固まり、低融解温度からゆっくり冷却すると、前記材料は多結晶質状態に復元される。電気的電流パルスを用いる抵抗加熱法により、エネルギが印加される。この結果、パルス幅の短い高振幅の電流パルスが、アモルファス状態を生成する。これは、高振幅電流パルスが高電流を提供し、結果として融解温度を超えて高温となり、更に、パルス幅が短いために素早く温度が低下し、材料を強制的にアモルファス状態にするためである。パルス幅の長い低振幅電流パルスは、多結晶質状態を生成する。これは、低振幅電流パルスが低電流を提供し、結果として温度をほぼ融解温度にし、更に、パルス幅が長いためにゆっくりと温度が低下し、前記材料の結晶化を許容するためである。このプログラマブル抵抗材料の例では、単一極性型抵抗可変特性が、パルス極性の独立性を示している。言い換えると、電気パルスの極性は、カルコゲナイド合金の抵抗状態が電流パルスの２乗で変化するため、無関係である。
【００２２】
単一極性型抵抗可変特性を示すプログラマブル抵抗材料の他の例として、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）がある。特定のＰＣＭＯ材料の抵抗は、電気パルスの印加によって変更する（増加または減少させる）ことができる。この抵抗変化は、電気パルスの振幅、波形、パルス幅若しくは抵抗変化の履歴等の多くのパラメータに依存する。しかしながら、カルコゲナイド材料の抵抗変化の間は印加した電気パルスの極性に依存せず、ＰＣＭＯ材料の抵抗変化は、適切な極性、振幅若しくはパルス幅の選択によって適合させることができる。図１は、印加した電圧パルス数の関数としてＰＣＭＯ薄膜の抵抗値を示している。このＰＣＭＯ薄膜抵抗は、ＬａＡｌＯ３（ＬＡＯ）若しくはＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）基板上のＰｔ上に堆積され、ＰＣＭＯ及びＰｔ夫々の上面上に２つの電極（Ａｇ、Ａｕ、Ｐｔ若しくは他の金属からなる）が堆積されている。この図は、ＰＣＭＯ材料の抵抗が、特定の抵抗値範囲、この例では４００Ω〜約２００ｋΩの範囲内の値に可逆的に適合させることができることを示している。この抵抗値範囲は、厚さ及び微構造のような薄膜特性を基礎として修正及び形成することができる。図１の抵抗曲線上の各点は、抵抗値の増加方向において４Ｖ、５ｎｓの電圧パルスを１０回印加後の測定値を示す。図１に示すように、ＰＣＭＯ抵抗は、印加パルス数に伴って徐々に増加する。ＰＣＭＯ薄膜抵抗に印加した電圧パルスは、好ましくは１ｆｓ〜１ｓ、より好ましくは１ｎｓ〜１μｓのパルス幅であり、更に、好ましくは１００ｍＶ〜１００Ｖ、より好ましくは１００ｍＶ〜２０Ｖの電圧振幅を有する。電圧パルスの極性が逆転すると、レジスタの抵抗値は減少する。ＰＣＭＯ薄膜試料の抵抗は、反対の極性をもつ１５Ｖ、０．０１ｓの電圧パルスの印加後、２００ｋΩの高抵抗から４００Ωの低抵抗まで低下する。通常のＰＣＭＯ材料は、負電圧パルスによって抵抗が減少する。抵抗変化の割合は、パルス幅及びパルス振幅に依存する。このため、非常に狭いパルス幅若しくは非常に小さいパルス振幅をもつパルスは、個々のパルスによる抵抗変化が非常に小さい。４Ｖ、５ｎｓの正電圧パルスを１０回印加すると、抵抗値が約４〜６ｋΩだけ増加するのに対し、１５Ｖ、０．０１ｓの負電圧パルスを印加すると、抵抗値が２００ｋΩから４００Ωまで減少する。
【００２３】
図２は、ＰＣＭＯ材料の可逆性を示している。一連の互い違いの極性の４．８Ｖ、１００ｎｓのパルスが、ＰＣＭＯ薄膜に印加され、ＰＣＯＭの抵抗値を、７００Ωの低抵抗から１１００Ωの高抵抗まで、及びその逆に継続的にドライブする。
【００２４】
ＰＣＭＯ材料の双極性型抵抗可変特性は、印加した電気パルスの極性を逆転させることによって抵抗変化の方向が逆転することを意味し、本願の発明者の米国で係属中の出願“ＰＣＭＯ  ｒｅｓｉｓｔｏｒ  ｔｒｉｍｍｉｎｇ”で用いられている。
【００２５】
双極性型抵抗可変特性とともに、ＰＣＭＯ材料はまた、単一極性型抵抗可変特性を示し、これは、印加した電気的パルスと同じ極性の電気的パルスを用いて抵抗変化の方向を逆転させることができることを意味している。全て同じ極性のパルスにおいて、振幅若しくはパルス幅を適正にすることによって、抵抗変化の方向が決まる。
【００２６】
図３は、ＭＯＤＰＣＭＯのようなあるＰＣＭＯレジスタの抵抗値の単一極性型抵抗可変特性を示している。抵抗値は、パルス幅が小さく（１０ｎｓ〜１０μｓ、図３では１００ｎｓ）、高振幅（５Ｖ）の電圧パルスによって増加させることができ、同じ極性のパルス幅がより大きく（１μｓ〜１ｍｓ、図３では１０μｓ）、より低い振幅（２Ｖ〜６Ｖ、好ましくは２Ｖ〜４Ｖ、図３では３Ｖ）の電圧パルスによって減少させることができる。高抵抗と低抵抗の比は、３桁より大きい。図４は、単一極性型抵抗可変特性を有するＰＣＭＯ薄膜のプログラム性を示している。抵抗値は、増加または減少させることができ、同じパルス極性及びパルス振幅（５Ｖの書き込み電圧）をもつ印加パルスのパルス幅によって決まる。抵抗値は、パルス幅が１００〜１０００ｎｓの範囲のときゆっくりと増加し、パルス幅がより長い２０００〜３５００ｎｓの範囲のときゆっくりと減少する。リセット動作において、抵抗値は、３〜３．３Ｖ、１ｍｓのリセットパルスを用いて低抵抗値（１０ｋΩ以下）まで下げることができる。同様に、図５は、抵抗値の増加を、所定のパルス幅でのパルス振幅（同一極性をもつ）の関数として示している。
【００２７】
従って、カルコゲナイド材料と同様に、ＰＣＭＯ材料は、電気パルスを用いてプログラム可能な抵抗の単一極性型抵抗可変特性を示す。同じ極性を持ち、パルス幅が非常に狭くパルス振幅の低い電圧パルスを印加することによって、ＰＣＭＯレジスタの抵抗値は、所望の値に正確に適合させることができる。抵抗値の適合プロセスは、好ましくは、最初に、抵抗を、パルス幅が１０μｓ〜１０ｍｓ、振幅が２Ｖ〜６Ｖ、好ましくは２Ｖ〜４Ｖの長パルスによって低抵抗にリセットし、続いて、パルス幅が狭く（５ｎｓ〜１００ｎｓ）振幅が（２Ｖ〜６Ｖ、好ましくは２Ｖ〜４Ｖ）の一連のパルスによって、抵抗値を精密に適合させる。
【００２８】
本発明は、可逆抵抗値調整回路において、この種の材料、単一極性型抵抗可変特性を示すプログラマブル抵抗材料を用いる。抵抗値を可逆的にプログラム可能な材料を用いることによって、本発明は、増加方向及び減少方向の両方向に、整合レジスタの抵抗値を参照レジスタの抵抗値に適合させることができる。
【００２９】
本発明は、電気回路において整合レジスタの抵抗値を参照レジスタの抵抗値に整合させるために、抵抗値を可逆的に調整するための単一極性型抵抗可変レジスタ調整回路であり、図６に示すように、２つの主要ブロック回路、整合レジスタ１０１と参照レジスタ１０２の差を示す比較信号を生成するための抵抗ブリッジ回路網１００、参照レジスタ１０２に対して整合レジスタ１０１の抵抗値を適合させるための比較信号に応じて同一極性のパルスを生成するためのパルス帰還回路１０７を備えている。これらのプロセスは、整合レジスタ１０１と参照レジスタ１０２の抵抗値が等しくなるまで繰り返される。前記単一極性のパルスは、プログラマブル抵抗材料が同じ極性のパルスを必要とする場合には同じ極性を持ち、プログラマブル抵抗材料が印加パルスの極性によらない場合には、正若しくは負（いくらかは正極性、他は負極性）の極性をもつ。パルス帰還回路１０７の出力パルスは変数ではない極性を備えており、出力パルスは、整合レジスタ１０１の抵抗値を修正するため、異なる振幅、パルス幅、周波数若しくはこれらの組み合わせをもつことができる。
【００３０】
パルス帰還回路１０７で生成される電気パルスは、比較信号によって制御され、整合レジスタ１０１を参照レジスタ１０２に対し抵抗値を適合させるために整合レジスタ１０１に印加される。プログラマブル抵抗材料からなる整合レジスタ１０１を用いることによって、本発明は、両方向に抵抗値の調整が実現でき、この結果、抵抗値の超過トリミングを修正することができる。可逆的抵抗値調整回路はフィードバック回路なので、抵抗変化は、線形であっても非線形であっても良い。更に、可逆的抵抗値調整回路は、時間若しくは温度の変動に対して抵抗値の整合を修正するために、常に整合させる抵抗値の微調整をとることができる。
【００３１】
抵抗ブリッジ回路網１００は、好ましくはプログラマブル抵抗材料を用いた整合レジスタ１０１、参照レジスタ１０２を備えてなる。整合レジスタ１０１の抵抗値は、最初、参照レジスタの抵抗値より高いか或いは低いが、最終的に参照レジスタ１０２の抵抗値に一致させるように調整される。抵抗ブリッジ回路網１００は、２つの同じ抵抗値のレジスタ１０３ａ及び１０３ｂを含む４つのレジスタブリッジから構成されるブリッジネットワークであることが好ましい。抵抗ブリッジ回路網１００は、２つの枝を接続して形成され、一方の枝は整合レジスタ１０１とレジスタ１０３ａからなり、他の枝は参照レジスタ１０２とレジスタ１０３ｂからなる。これらの２つの枝を通して抵抗ブリッジ回路網１００に電圧を印加することによって、整合レジスタ１０１と参照レジスタ１０２にかかる電圧、所謂比較信号は、これらの２つのレジスタの相対値をとることを意味している。比較信号の符号は、整合レジスタ１０１の抵抗値が参照レジスタ１０２の抵抗値より大きいか小さいかを示しており、比較信号の振幅はこれらの２つのレジスタ間の抵抗値の差の大きさを示している。
【００３２】
抵抗ブリッジ回路網１００は、更に、比較信号を増幅するための増幅器、好ましくは、差動増幅器若しくはオペアンプを備えている。抵抗ブリッジ回路網１００は、整合レジスタ１０１の抵抗値と参照レジスタ１０２の抵抗値とを更に比較し、その差を示す比較信号を生成する比較回路含んでいても良い。比較回路は、好ましくは、差動増幅器であり、オペアンプを構成している。増幅回路の感度は、可逆抵抗値調整回路の精度によって制御される。高感度増幅回路は、比較信号の感度により、レジスタをより精密に一致させることができる。
【００３３】
抵抗ブリッジ回路網１００の出力（比較信号を意味する）は、パルス帰還回路１０７に入力され、このパルス帰還回路１０７は、抵抗ブリッジ回路網１００に対し、比較信号によって示される抵抗値の違いを減らすために、整合レジスタ１０１の抵抗値を適合させるための電気パルスを生成する。パルス帰還回路１０７は、整合レジスタ１０１の抵抗値の変化を適切に導くために、適切なパルス（例えば、パルス振幅、パルス幅、パルス数）を提供するように設計されている。例えば、パルス帰還回路１０７は、抵抗値の変化の方向が導かれたパルスの振幅に依存する材料に対しては、可逆的に抵抗値を変化させるための正確な振幅をもつパルスを供給し、抵抗値の変化の方向が導かれたパルス幅に依存する材料に対しては、正確なパルス幅のパルスを供給する。パルス帰還回路１０７は、好ましくは、プログラマブルパルス発生器であり、比較信号によって制御される。パルス帰還回路１０７によって供給される電気パルスは、好ましくは電圧パルスであるが、電流パルスでも良い。また、パルス数を制御することで、抵抗値振動の減衰を改良することができる。
【００３４】
本発明では、整合レジスタ１０１として用いる材料は、巨大磁気抵抗効果若しくは高温超伝導効果を示すペロブスカイト材料（ＰＣＭＯ等）、及び、相変化材料（カルコゲナイド材料等）のような、プログラマブル抵抗材料である。
【００３５】
抵抗性メモリデバイスで用いられる相変化材料は、通常、材料の位相、典型的には、低抵抗値を示す結晶質相であるか高抵抗値を示すアモルファス相であるかによって異なる抵抗性の違いが利用される。これらの相変化材料の例は、特許文献４〜特許文献１３に開示されている。開示されている相変化材料は、少なくとも１つのカルコゲンを含み、１または複数の遷移金属を含んでいる。“カルコゲン”は、周期表のＶＩグループに属する元素である。カルコゲナイド合金は、ゲルマニウム、アンチモン、テルリウムの合金等、これらの元素の内の少なくとも１つを含んでいる。“遷移金属”は、Ｃｒ、Ｆｅ、Ｎｉ、Ｎｂ、Ｐｄ、及びＰｔ等の、原子番号２１〜３０、３９〜４８、５７及び７２〜８０の元素である。相変化材料の一例として、Ｔｅの平均濃度が約４８％〜約５８％、Ｇｅの平均濃度が約８％〜約４０％、残りがＳｂであるＴｅ−Ｇｅ−Ｓｂ３成分系がある。この相変化材料の抵抗値は、可逆的且つ継続的な、印加されたパルス電圧の関数となる。典型的には、印加された電圧パルスは、２５〜２５０ｎｓの間のパルス幅をもつ。このプログラマブル抵抗材料の抵抗値は、変化する電圧パルスの振幅によって目的とする値に適合させることができる。この結果、整合レジスタ１０１の抵抗値は、適切な電圧振幅の選択によって適合させることができる。特許文献１４には、電圧が十分に大きくパルス幅が十分に長い電気パルスを印加すると低抵抗値に設定できるレジスタ、更にその後、電流が大きくパルス幅が短い電気パルスを印加すると高抵抗値に設定できるレジスタにおいて用いられるカルコゲナイド材料が開示されている。
【００３６】
ＰＣＭＯは、外側からの電場によって抵抗値を変化させることができる巨大磁気抵抗（ＣＭＲ）材料若しくは高温超電導材料（ＨＴＳＣ）等のペロブスカイトをもつ種類の材料であり、このため、本発明ではプログラマブル抵抗材料として用いている。ＰｂＺｒＸＴｉ１−ＸＯ３、ＹＢＣＯ（Ｙｔｔｒｉｕｍ  Ｂａｒｉｕｍ  Ｃｏｐｐｅｒ  Ｏｘｉｄｅ、ＹＢａ２Ｃｕ３Ｏ７及びその変異体）のようなＨＴＳＣ材料は、主に、超伝導体として用いられているが、これらの伝導性は電流若しくは磁場によって影響を与えることができるため、これらのＨＴＳＣ材料は、本発明における整合レジスタ１０１として用いることができる。抵抗性メモリデバイスで用いられるペロブスカイト材料は、特許文献１及び特許文献２に開示されている。メモリデバイスで有用であるとして開示されているペロブスカイト材料は、電気パルスの適用を通じてプログラマブル抵抗によって特徴付けられ、印加された電気パルスに依存して材料の抵抗値が減少または増加する。
【００３７】
ＣＭＲ効果をもつ典型的なペロブスカイト材料は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｎｄ０．７Ｓｒ０．３ＭｎＯ３（ＮＳＭＯ）等のＲｅ１−ＸＡｅＸＭｎＯ３構造（Ｒｅ：希土類元素、Ａｅ：アルカリ土類元素）の亜マンガン酸塩ペロブスカイト材料である。希土類元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕである。アルカリ土類元素は、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、及びＲａである。
【００３８】
本発明に適したプログラマブル抵抗材料は、ＰｒＣａＭｎＯ（ＰＣＭＯ）、ＬａＣａＭｎＯ（ＬＣＭＯ）、ＬａＳｒＭｎＯ（ＬＳＭＯ）、ＬａＢａＭｎＯ（ＬＢＭＯ）、ＬａＰｂＭｎＯ（ＬＰＭＯ）、ＮｄＣａＭｎＯ（ＮＣＭＯ）、ＮｄＳｒＭｎＯ（ＮＳＭＯ）、ＮｄＰｂＭｎＯ（ＮＰＭＯ）、ＬａＰｒＣａＭｎＯ（ＬＰＣＭＯ）、及び、ＧｄＢａＣｏＯ（ＧＢＣＯ）等のＣＭＲ材料及びＨＴＳＣ材料を含む。
【００３９】
図７は、本発明にかかる可逆抵抗値調整回路の他の実施形態のブロックダイアグラムを示している。この実施形態では、抵抗ブリッジ回路網１３０及びパルス帰還回路１３２に加え、更に、入力側伝送ゲート１３１及び出力側伝送ゲート１３３を備えて構成される。
【００４０】
伝送ゲート１３１及び１３３は、抵抗ブリッジ回路網１３０とパルス帰還回路１３２の間に配置され、抵抗ブリッジ回路網１３０とパルス帰還回路１３２を分離する機能を果たす。伝送ゲート１３１及び１３３は、更に、伝送ゲート１３１及び１３３夫々を制御するための制御信号１５１及び１５３を備えて構成される。制御信号１５１が閉状態のとき、入力側伝送ゲート１３１はオフとなり、抵抗ブリッジ回路網１３０はパルス帰還回路１３２の入力から分離される。制御信号１５３が閉状態のとき、出力側伝送ゲート１３３はオフとなり、抵抗ブリッジ回路網１３０はパルス帰還回路１３２の出力から分離される。
【００４１】
伝送ゲート１３１及び１３３は、好ましくは１つのトランジスタで構成され、該トランジスタをオン若しくはオフするために、制御信号１５１及び１５３によって適切にバイアスされる。前記トランジスタは、好ましくは、ゲートに制御信号１５１及び１５３が接続された状態で、ソースからドレイン（若しくはドレインからソース、電界効果トランジスタは非常に大きな対称性を備えるため）に変化する電界効果トランジスタである。伝送ゲート１３１及び１３３に高レベルのパルスが入力されると、トランジスタは導通し、伝送ゲート１３１及び１３３が開く。伝送ゲート１３１及び１３３に低レベルのパルスが入力されると、トランジスタは導通せず、伝送ゲート１３１及び１３３は閉じる。
【００４２】
パルス帰還回路１３２は、抵抗ブリッジ回路網１３０によって生成された比較信号を受け取り、抵抗ブリッジ回路網１３０に整合レジスタを修正するための電気的パルスを返す。このとき、伝送ゲート１３１及び１３３は、パルス帰還回路１３２を必要に応じて分離する。従って、２つの伝送ゲート１３１及び１３３のタイミングは、相互に排他的である。伝送ゲート１３１が開いているときは伝送ゲート１３３は閉じており、逆の場合も同様である。好ましい動作としては、入力側伝送ゲート１３１は、抵抗ブリッジ回路網１３０がレジスタブリッジの抵抗状態を比較し比較信号を生成するときに、パルスを通過させる。出力側伝送ゲート１３３は、整合レジスタを修正するため、抵抗ブリッジ回路網１３０に対し単一極性の電気パルス信号を伝播させるために、入力側ゲート１３１が閉じている間、パルスを通過させる。伝送ゲート１３１及び１３３を制御するために用いられるパルスは繰り返し入力され、これは、
入力側伝送ゲート１３１を開くためのパルス発生、
パルス帰還回路１３２への比較信号の伝送、
入力側伝送ゲート１３１を閉じるためのパルス発生、
出力側伝送ゲート１３３を開くためのパルス発生、
抵抗ブリッジ回路網１３０への単一極性の電気パルスの伝送、
出力側伝送ゲート１３３を閉じるためのパルス発生
からなるシーケンスが、整合レジスタの抵抗値を参照レジスタの抵抗値に対しゆっくりと適合させるために、繰り返されることを意味している。
【００４３】
パルス帰還回路１３２は、異なる振幅をもつ単一極性の電気パルス信号、即ち、整合レジスタの抵抗値を一方向に変換するための大きい振幅の電気パルス信号、及び、整合レジスタの抵抗値を他方向に変換するための小さい振幅の電気パルス信号を生成できるように設計されている。例えば、カルコゲナイド材料の場合、大きい振幅のパルスが整合レジスタの抵抗値を増加させるために用いられ、小さい振幅のパルスが整合レジスタの抵抗値を減少させるために用いられる。異なる振幅のパルスを生成するために、パルス帰還回路１３２は、単一極性の電気パルス信号の振幅を異ならせるための２つの異なる電源を備えて構成されている。大きい振幅は、好ましくは４Ｖ〜１０Ｖの間、小さい振幅は、好ましくは２Ｖ〜６Ｖの間、より好ましくは２Ｖ〜４Ｖである。
【００４４】
パルス帰還回路１３２は、異なるパルス幅をもつ単一極性の電気パルス信号、即ち、整合レジスタの抵抗値を一方向に変換するためのパルス幅の短い電気パルス信号、及び、整合レジスタの抵抗値を他方向に変換するためのパルス幅の長い電気パルス信号を生成できるように設計されている。例えば、カルコゲナイド材料の場合、パルス幅の短いパルスが整合レジスタの抵抗値を増加させるために使用され、パルス幅の長いパルスが整合レジスタの抵抗値を減少させるために用いられる。異なるパルス幅のパルスを生成するために、伝送ゲート１３１及び１３３は、好ましくは、パルス幅の異なる単一極性の電気パルス信号を生成するために、異なるゲート開放期間をもつ。短いパルス幅は、好ましくは１０ｎｓ〜１０μｓの間、長いパルス幅は、好ましくは１μｓ〜１ｍｓの間である。
【００４５】
図８は、単一極性型抵抗可変ＰＣＭＯレジスタのための可逆的抵抗値調整回路の詳細ブロックダイアグラムを示しており、可逆的抵抗値調整回路は、抵抗ブリッジ回路網２３０、入力側伝送ゲート２３１、パルス帰還回路２３２、及び、出力側伝送ゲート２３３を備えて構成される。図８（ａ）は、抵抗ブリッジ回路網２３０、入力側伝送ゲート２３１及び出力側伝送ゲート２３３の詳細を示しており、図８（ｂ）は、パルス帰還回路２３２の詳細を示している。
【００４６】
抵抗ブリッジ回路網２３０は、整合レジスタＲＴ及び参照レジスタＲＲ、２つの抵抗値の等しいレジスタＲを備えて構成される。整合レジスタＲＴは、抵抗値の増加及び減少が印加パルスの極性には依存しないが、パルス振幅若しくはパルス幅に依存するＰＣＭＯ若しくは相変化材料等のような単一極性のプログラマブル抵抗材料からなる。バイアス電圧Ｖｂｒｉｄｇｅ／グランド（接地）が、抵抗ブリッジ回路網２３０のＲＣとＲＤの両端に印加され、４つのレジスタを２つの分岐に分離し、分岐夫々は、２つの抵抗値の等しい抵抗Ｒの内の一つを備えている。図８では、２つの抵抗値の等しい抵抗Ｒは、抵抗ブリッジ回路網２３０のグランドに接続されているが、これら２つの抵抗値の等しい抵抗Ｒが異なる分岐に配置される状態で、Ｖｂｒｉｄｇｅに接続することもできる。このバイアス電圧Ｖｂｒｉｄｇｅは、抵抗ブリッジ回路網２３０のノードＲＡ及びＲＢにおける２つの電圧ＶＲＡ及びＶＲＢで生成することができる。これらの２つの電圧ＶＲＡ及びＶＲＢが等しいときは、整合レジスタＲＴ及び参照レジスタＲＲの抵抗値は整合している。整合レジスタＲＴの抵抗値が大きいとき、即ち、ＲＴ＞ＲＲのときは、ノードＲＡの電圧は、ノードＲＢの電圧より高く（ＲＡ＞ＲＢ）、ノードＡにおける電圧差は正になる。整合レジスタＲＴの抵抗値が小さいとき、即ち、ＲＴ＜ＲＲのときは、ノードＲＡの電圧は、ノードＲＢの電圧より低く（ＲＡ＜ＲＢ）、ノードＡにおける電圧差は負になる。ノードＡの電圧は、伝送ゲート２３１を通して書き込まれた後、比較信号となる。印加されたＶｂｒｉｄｇｅ／グランドが逆の場合は、ノードＲＤがグランドとなり、ノードＲＣがＶｂｒｉｄｇｅとなることを意味し、比較信号の極性も反転し、ＲＴ＞ＲＲときＶＡ＞０、ＲＴ＜ＲＲのときＶＡ＜０となる。
【００４７】
最も簡単な構成の場合、伝送ゲート２３１及び２３３は夫々、１つのトランジスタで構成されている。伝送ゲート２３１及び２３３は、Ｐチャネルトランジスタ及びｎチャネルトランジスタの並列構造のような、最新技術による伝送ゲートを用いることができる。
【００４８】
パルス帰還回路２３２は、入力側伝送ゲート２３１を介し、整合レジスタＲＴの抵抗値と参照レジスタＲＲの抵抗値の差を増幅するための高ゲインオペアンプＨＯＡにおいて、抵抗ブリッジ回路網２３０からの比較信号を受け取る。オペアンプＨＯＡは、最新技術による比較回路を用いることができ、この比較回路は、２つの入力値を比較し、これらの入力値の差に応じた信号を出力する。この回路は、この後、２つの分岐回路、一方は正電圧信号（ＶＢ＞０、ＶＡ＜０及びＲＴ＜ＲＲを意味する）のための正分岐回路、もう一方は負電圧信号（ＶＢ＜０、ＶＡ＞０及びＲＴ＞ＲＲを意味する）のための負分岐回路に分離する。正分岐回路は、電圧のレベルシフタＬＳ１及びインバータ２４３（オプション、信号による）から構成され、負分岐回路は、レベルシフタＬＳ１とは異なる電圧のレベルシフタＬＳ２、インバータ２４５、及び、２つの入力パルスを１パルスに変換する１ビットカウンタから構成される。整合レジスタＲＴを低抵抗値に調整するためにより長いパルス幅のパルスが必要とされる場合は、１ビットカウンタは、多ビットカウンタで置き換えても良い。１ビットカウンタは、抵抗値を減少させるために低電圧（及び広いパルス）が必要とされることから、電圧レベルＶ１を用いる。前記２つの分岐回路は、ユニティゲインのオペアンプＵＯＡを用いて１つに収束する。オペアンプＵＯＡには、電源電圧Ｖよりも大きいか等しい電圧レベルＶ２を用いる。オペアンプＵＯＡの出力におけるパルス振幅は、正及び負のパルス夫々について、電圧Ｖ及び電圧Ｖ１と等しい。インバータ２４３の電圧Ｖと１ビットカウンタの電圧Ｖ１は、抵抗トリミング電圧の必要に応じて適合させる。パルス帰還回路２３２の出力は、最終的に、整合レジスタＲＴの抵抗値を修正するために、出力側伝送ゲート２３３に出力される。
【００４９】
２つの分岐回路は、整合レジスタＲＴの２つの状態を排他的に扱う。正分岐回路は正の信号のみを扱い、このため全ての負の信号はゼロに変換される。同様に、負分岐回路は負の信号のみを扱い、このため全ての正の信号はゼロに変換される。固有の極性を維持するために必要とされる。
【００５０】
正分岐回路はレベルシフタＬＳ１を用い、比較信号（正及び負の信号）を、負の電源電圧Ｖレベルまでシフトダウンさせ飽和させる。次に、比較信号の負電圧部分を−Ｖに変換する。比較信号の正電圧部分は正電圧のまま維持される。次に、この出力はインバータを通過し、この結果、正／負の比較信号は負の部分が除かれ、正の部分が負の信号に反転される。図９は、レベルシフタＬＳ１の回路図であり、ＮＭＯＳトランジスタＴ１、Ｔ２及びＴ３から構成され、トランジスタＴ４及びＴ５からなるインバータによって駆動される。また、パルス波形についても示している。入力がグランド若しくは負のポテンシャルのとき、駆動トランジスタＴ２はオフ状態となるか若しくは非常に小さいドレイン電流が流れる。この結果、出力電圧は約−Ｖとなる。正電圧パルスが入力されると駆動トランジスタＴ２がオン状態となり、正電圧パルスを生成する。トランジスタＴ１及びＴ３は電圧ドライバとして動作する。トランジスタＴ２のチャネル幅はトランジスタＴ１のチャネル幅より十分広く、トランジスタＴ３のチャネル幅はトランジスタＴ２のチャネル幅より大きいと仮定すると、出力電圧パルスの振幅を、パルスの正の部分がゼロレベルより上となるように、Ｖより大きくすることができる。図９に示すように、インバータに供給される電圧は０Ｖと−Ｖを選択しているため、レベルシフタＬＳ１の入力電圧が負またはグランドポテンシャルのとき、インバータの出力がグランドポテンシャルとなり、レベルシフタＬＳ１の入力電圧が正のとき、インバータの出力は−Ｖに等しくなる。
【００５１】
負分岐回路はレベルシフタＬＳ２を用い、比較信号（正及び負の信号）を、正の電源電圧Ｖレベルまでシフトアップさせ飽和させる。次に、比較信号の正電圧部分をＶに変換する。比較信号の負電圧部分は負電圧のまま維持される。次に、この出力はインバータを通過し、この結果、正／負の比較信号は正の部分が除かれ、負の部分が正の信号に反転される。図１０は、レベルシフタＬＳ１の回路図であり、ＮＭＯＳトランジスタＴＡ、ＴＣ及びＰＭＯＳ駆動トランジスタＴＢから構成される。レベルシフタＬＳ２はトランジスタＴ４及びＴ５からなるインバータによって駆動される。また、パルス波形についても示している。入力がグランドポテンシャル若しくは正電圧のとき、駆動トランジスタＴＢはオフ状態となるか若しくは非常に小さいドレイン電流が流れる。この結果、出力電圧は約＋Ｖとなる。負電圧パルスが入力されると駆動トランジスタＴＢがオン状態となり、負電圧パルスを生成する。トランジスタＴＡ及びＴＣは電圧ドライバとして動作する。トランジスタＴＡのチャネル幅はトランジスタＴＣのチャネル幅より十分広く、トランジスタＴＢのチャネル幅はトランジスタＴＡのチャネル幅より大きいと仮定すると、出力電圧パルスの振幅を、パルスの負の部分がゼロレベルより下となるように、Ｖより大きくすることができる。インバータに供給される電圧は＋Ｖと０Ｖを選択している。このため、レベルシフタＬＳ２の入力電圧が正または接地電位のとき、インバータの出力は０Ｖとなる。図１０に示すように、レベルシフタＬＳ２の入力電圧が負のとき、インバータの出力は＋Ｖに等しくなる。
【００５２】
上述したレベルシフタＬＳ１及びＬＳ２は、２つの分岐回路で、比較信号を極性に応じた信号に分離させることができる。２つの分岐回路において異なるパルス幅を得るためには、追加の回路が必要となる。パルス幅の短い短パルスは、伝送ゲート２３１のＧ１のパルス幅によって得ることができ、パルス幅の長い長パルスは、伝送ゲート２３３のＧ２のパルス幅によって得ることができる。長パルスを得るための回路、分岐回路の一方、例えば負分岐回路では、更に、２つのパルスを１パルスに変換する１ビットカウンタ回路を備えている。短パルスは、整合レジスタＲＴを適合させるための修正パルスの周波数が入力側伝送ゲート２３１のＧ１の周波数と同じであることから、整合レジスタＲＴを整合させるための長い修正パルスの周波数は入力側伝送ゲート２３１のＧ１の周波数の半分になる。１ビットカウンタは、長パルスが異なる電圧振幅、好ましくはより低い電圧振幅をもつことができるため、異なる電源電圧Ｖ１を使用することができる。１ビットカウンタには、ＲＳフリップフロップ、ＪＫフリップフロップ、Ｄフリップフロップ等のエッジトリガフリップフロップがある典型的な種類を含む様々な種類がある。エッジトリガフリップフロップは、パルスエッジをトリガとして状態が変化することから、２つの入力パルスを１パルスに変換できる。
【００５３】
図１１及び図１２は、整合レジスタＲＴが参照レジスタＲＲの抵抗値より小さい場合、及び、整合レジスタＲＴが参照レジスタＲＲの抵抗値より大きい場合の夫々の抵抗値調整回路の各ノードのパルス波形を示している。これらの２つの図は、調整される整合レジスタＲＴが参照レジスタＲＲの抵抗値より小さい抵抗値をもつときは、Ｇ１と同じパルス幅、Ｖ２と同じ振幅をもつ幅狭パルスが生成され、整合レジスタＲＴに返されることを示している。調整される整合レジスタＲＴが参照レジスタＲＲの抵抗値より大きい抵抗値をもつときは、Ｇ２と同じパルス幅、Ｖ１と同じ振幅をもつ幅広パルスが生成され、整合レジスタＲＴに返されることを示している。Ｇ１及びＧ２のパルス幅並びに電圧Ｖ１及びＶ２に適切に適合させることで、高ゲインオペアンプＨＯＡの精密度に応じて整合レジスタＲＴを調整することができる。
【００５４】
図１１及び図１２に示すように、伝送ゲート２３１及び２３３のＧ１及びＧ２による調整は、繰り返し、互いに独立して行われる。伝送ゲート２３１及び２３３を開くためのパルスの繰り返しによって、継続的に整合レジスタＲＴの抵抗値を修正するように設計されている。伝送ゲート２３１及び２３３の独立性によって、パルス帰還回路２３２を抵抗ブリッジ回路網２３０から確実に分離することができる。更に、２つの伝送ゲート２３１及び２３３のパルス幅は、整合レジスタＲＴの抵抗値の修正特性に適するように設計されている。典型的には、入力側伝送ゲート２３１のパルス幅が短いことは、結果として、整合レジスタＲＴの抵抗値を増加させるための短い（且つ可能であれば大きい振幅の）パルスになる。出力側伝送ゲート２３３のパルス幅が長いことは、結果として、整合レジスタＲＴの抵抗値を減少させるための長い（且つ可能であれば小さい振幅の）パルスになる。パルス幅及び振幅の構造の精密さは、プログラマブル抵抗材料の選択に依存する。
【００５５】
入力側伝送ゲート２３１のＧ１が開いている間、整合レジスタＲＴと参照レジスタＲＲの間の差を示す比較信号は、オペアンプＨＯＡに向けて伝送することができる。オペアンプＨＯＡ（ノードＡ）の入力パルスは、ＲＴ＜ＲＲ（図１１）のときは低パルスになり、ＲＴ＞ＲＲ（図１２）のときは高パルスになる。オペアンプＨＯＡはインバータであり、従って、ノードＢの信号は反転し、図１１では高パルスになり、図１２では低パルスになる。正分岐回路では、レベルシフタＬＳ１（ノードＣ）において、信号がシフトダウンされ先端が切り取られるため、ノードＢでの高パルスは、その形状が維持されるが（ノードＣ、図１１）、ノードＢでの低パルスは、−Ｖで切り取られる（ノードＣ、図１２）。インバータ２４３は、パルス信号を反転させ、その後、負のパルス（図１１）若しくはゼロパルス（図１２）を合成用のオペアンプＵＯＡ（ノードＤ）に入力する。負分岐回路では、レベルシフタＬＳ２（ノードＥ）において、信号がシフトアップされ先端が切り取られるため、ノードＢでの高パルスは、Ｖで切り取られ（ノードＥ、図１１）、ノードＢでの低パルスは、その形状が維持される（ノードＥ、図１２）。インバータ２４５は、パルス信号を反転させ、その後、ゼロパルス（図１１）若しくは正のパルス（図１２）を、１ビットカウンタ（ノードＦ）に入力する。１ビットカウンタは、更に、ノードＦの正の信号を、１ビットカウンタの供給電源Ｖ１に基づく異なる電圧振幅をもつ長パルス（２つのパルスを１つに合成）に変換し、合成用のオペアンプＵＯＡ（ノードＧ）に入力する。
【００５６】
この回路は、合成用のオペアンプＵＯＡへの入力の一方がゼロパルスとなるように設計されているため、オペアンプＵＯＡの出力は、他の入力を増幅したものとなる。ノードＨでの信号は、短パルス（ＲＴ＜ＲＲのとき）若しくは長パルス（ＲＴ＞ＲＲのとき）の何れかとなる。出力側伝送ゲート２３３を通しても、短パルスは影響されないが（ノードＴ、図１１）、長パルスは、そのパルス幅が出力側伝送ゲート２３３のＧ２のパルス幅まで短くなる（ノードＴ、図１２）。修正後、整合レジスタＲＴの抵抗値が参照レジスタＲＲの抵抗値と同じでないときは、このサイクルが繰り返される。
【００５７】
本発明の実施形態について開示したが、特許請求の範囲から理解されるように、本発明の範囲はこれに限られるものではない。本発明の最良の実施形態について開示したが、これらの技術スキルから導くことができる適切な変更及び修正は、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５８】
【図１】双極性のＰＣＭＯ材料における抵抗値の関数を示すグラフ
【図２】双極性のＰＣＭＯ材料における抵抗値とパルス数の関係を示すグラフ
【図３】単一極性のＰＣＭＯ材料における抵抗値とパルス数の関係を示すグラフ
【図４】単一極性のＰＣＭＯ材料における抵抗値をパルス幅の関数として示すグラフ
【図５】単一極性のＰＣＭＯ材料における抵抗値をパルス振幅の関数として示すグラフ
【図６】本発明に係る回路の第１実施形態の構成を示す概略ブロック図
【図７】本発明に係る回路の他の実施形態の構成を示す概略ブロック図
【図８】本発明に係る回路の他の実施形態における詳細構成を示すブロック図
【図９】本発明に係る回路のレベルシフタの構成を示す回路図
【図１０】本発明に係る回路のレベルシフタの構成を示す回路図
【図１１】本発明に係る回路の各ノードのパルス波形を示すタイミング図
【図１２】本発明に係る回路の各ノードのパルス波形を示すタイミング図
【符号の説明】
【００５９】
１００  ：抵抗ブリッジ回路網
１０１  ：整合レジスタ
１０２  ：参照レジスタ
１０３ａ：抵抗
１０３ｂ：抵抗
１０７  ：パルス帰還回路
１３０  ：抵抗ブリッジ回路網
１３１  ：伝送ゲート
１３２  ：パルス帰還回路
１３３  ：伝送ゲート
１５１  ：制御信号
１５３  ：制御信号
２３０  ：抵抗ブリッジ回路網
２３１  ：伝送ゲート
２３２  ：パルス帰還回路
２３３  ：伝送ゲート
２４３  ：インバータ
２４５  ：インバータ
ＬＳ１  ：レベルシフタ
ＬＳ２  ：レベルシフタ
ＨＯＡ  ：高ゲインオペアンプ
ＵＯＡ  ：ユニティゲインオペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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