(57)【要約】【課題】ＭＯＳＦＥＴを含む半導体装置において、チップサイズの縮小に対応できる過熱保護用のサイリスタチップの実装を実現する。【解決手段】半導体装置１は、一方の主面１ａにゲート電極Ｇとソース電極Ｓとを有するＭＯＳＦＥＴを備えている。ソース電極Ｓ上に所定の温度以上で導通動作するサイリスタチップ２が配置されている。ＭＯＳＦＥＴは、Ｎ型の半導体基板１１の一方の面（主面１ａ）にＰ型の拡散層１２、その内部にＮ型の拡散層１３をそれぞれ形成し、拡散層１３に接続したソース電極Ｓと、チャネル部に延伸部を対向させたゲート電極Ｇとをそれぞれ形成し、半導体基板１１の他方の面にドレイン電極Ｄを形成した構造をもつ。サイリスタチップ２のアノード電極Ａはゲート電極Ｇに接続され、第１カソード電極Ｋ１はソース電極Ｓと直接電気的に接続され、第２カソード電極Ｋ２は第１カソード電極Ｋ１とサイリスタチップ２の内部で接続されている。【選択図】図１
2006140268.tif 000002
【特許請求の範囲】
【請求項１】
２つの主面を有すると共に、その一方の面にゲート電極とソース電極とを有するＭＯＳＦＥＴを備えた半導体装置において、
２つの主面を有すると共に、アノード電極と第１カソード電極と第２カソード電極とからなる３つの電極を有し、所定の温度以上で導通動作するサイリスタチップが、前記ＭＯＳＦＥＴのソース電極上に配置され、
前記アノード電極は、サイリスタチップの一方の主面にあって、前記ＭＯＳＦＥＴのゲート電極に接続され、
前記第１カソード電極は、サイリスタチップの他方の主面にあって、前記ＭＯＳＦＥＴのソース電極と直接電気的に接続され、
前記第２カソード電極は、サイリスタチップの一方の主面にあって、前記第１カソード電極とサイリスタチップ内部で電気的に接続されて前記ＭＯＳＦＥＴのソース電極を外部に電気接続するためのボンディングパッドとなっていることを特徴とする半導体装置。
【請求項２】
前記サイリスタチップは、２つの主面を有するＮ型半導体基板を用いて形成され、
前記Ｎ型半導体基板の一方の主面側を第１カソード領域とし、
前記Ｎ型半導体基板の他方の主面側にＰ型半導体層を形成し、前記Ｐ型半導体層の内部に表面を露出してＮ型拡散層を形成し、前記Ｎ型拡散層の内部に表面を露出してＰ型拡散層を形成してこのＰ型拡散層をアノード領域とし、
前記Ｐ型半導体層の内部に当該Ｐ型半導体層の表面側から前記第１カソード領域に届くようにＮ型拡散層を形成してこのＮ型拡散層を第２カソード領域とし、
前記第１カソード領域、アノード領域、及び第２カソード領域の各表面にそれぞれ前記第１カソード電極、アノード電極、及び第２カソード電極を形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サイリスタチップの第２カソード領域のＮ型拡散層は、前記アノード領域周辺のＮ型拡散層を囲む態様で形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記サイリスタチップは、前記Ｐ型半導体層と第２カソード領域とが抵抗を介して電気接続されていることを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記サイリスタチップのＰ型半導体層は、エピタキシャル成長により形成されたことを特徴とする請求項２乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記サイリスタチップのアノード電極は、前記ＭＯＳＦＥＴのゲート電極を外部に電気接続するためのボンディングパッドとなっていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過熱保護機能付きのＭＯＳＦＥＴを含む半導体装置に関する。
【背景技術】
【０００２】
従来から、ＭＯＳＦＥＴチップ表面にサイリスタチップ（半導体スイッチ）を搭載して加熱保護を図った半導体装置が知られている。例えば、図７に示すように、ゲート電極Ｇとソース電極Ｓとを有するＭＯＳＦＥＴ１００を半導体基板の主面上に形成し、サイリスタチップ２００を絶縁層９３を介して接着層９４により主面上に熱接合させて固定した半導体装置がある。サイリスタチップ２００のアノード端子９１、カソード端子９２は、それぞれＭＯＳＦＥＴ１００のゲート電極Ｇ、ソース電極Ｓに接続されている。サイリスタチップ２００は、ＭＯＳＦＥＴ１００が過負荷になる接合温度に達したとき導通するものであり、ＭＯＳＦＥＴ１００が過熱状態になったときにサイリスタチップ２００がオン状態となってＭＯＳＦＥＴ１００のゲート電極Ｇとソース電極Ｓを短絡することによりＭＯＳＦＥＴ１００をオフ状態としてＭＯＳＦＥＴ１００を保護する（例えば、特許文献１参照）。
【特許文献１】特開昭６２−１８７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述したようなサイリスタチップを上述したような方法で固定して加熱保護を行う半導体装置においては、通常、サイリスタチップにアノードパッド、カソードパッドが必要であるので、ＭＯＳＦＥＴがより小さくなった場合にサイリスタのチップサイズを縮小して対応するには限界がある。
【０００４】
本発明は、上記課題を解消するものであって、チップサイズの縮小に対応できる過熱保護用のサイリスタチップを実装したＭＯＳＦＥＴを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を達成するために、請求項１の発明は、２つの主面を有すると共に、その一方の面にゲート電極とソース電極とを有するＭＯＳＦＥＴを備えた半導体装置において、２つの主面を有すると共に、アノード電極と第１カソード電極と第２カソード電極とからなる３つの電極を有し、所定の温度以上で導通動作するサイリスタチップが、前記ＭＯＳＦＥＴのソース電極上に配置され、前記アノード電極は、サイリスタチップの一方の主面にあって、前記ＭＯＳＦＥＴのゲート電極に接続され、前記第１カソード電極は、サイリスタチップの他方の主面にあって、前記ＭＯＳＦＥＴのソース電極と直接電気的に接続され、前記第２カソード電極は、サイリスタチップの一方の主面にあって、前記第１カソード電極とサイリスタチップ内部で電気的に接続されて前記ＭＯＳＦＥＴのソース電極を外部に電気接続するためのボンディングパッドとなっているものである。
【０００６】
請求項２の発明は、請求項１に記載の半導体装置において、前記サイリスタチップは、２つの主面を有するＮ型半導体基板を用いて形成され、前記Ｎ型半導体基板の一方の主面側を第１カソード領域とし、前記Ｎ型半導体基板の他方の主面側にＰ型半導体層を形成し、前記Ｐ型半導体層の内部に表面を露出してＮ型拡散層を形成し、前記Ｎ型拡散層の内部に表面を露出してＰ型拡散層を形成してこのＰ型拡散層をアノード領域とし、前記Ｐ型半導体層の内部に当該Ｐ型半導体層の表面側から前記第１カソード領域に届くようにＮ型拡散層を形成してこのＮ型拡散層を第２カソード領域とし、前記第１カソード領域、アノード領域、及び第２カソード領域の各表面にそれぞれ前記第１カソード電極、アノード電極、及び第２カソード電極を形成したものである。
【０００７】
請求項３の発明は、請求項２に記載の半導体装置において、前記サイリスタチップの第２カソード領域のＮ型拡散層は、前記アノード領域周辺のＮ型拡散層を囲む態様で形成されているものである。
【０００８】
請求項４の発明は、請求項２又は請求項３に記載の半導体装置において、前記サイリスタチップは、前記Ｐ型半導体層と第２カソード領域とが抵抗を介して電気接続されているものである。
【０００９】
請求項５の発明は、請求項２又は請求項４のいずれかに記載の半導体装置において、サイリスタチップのＰ型半導体層は、エピタキシャル成長により形成されたものである。
【００１０】
請求項６の発明は、請求項１乃至請求項５のいずれかに記載の半導体装置において、前記サイリスタチップのアノード電極は、前記ＭＯＳＦＥＴのゲート電極を外部に電気接続するためのボンディングパッドとなっているものである。
【発明の効果】
【００１１】
請求項１の発明によれば、ＭＯＳＦＥＴのソース電極と外部との電気接続をサイリスタチップの第１カソード電極と第２カソード電極を介して行うので、ソース電極の位置する領域をサイリスタチップ実装領域として用いることができ、ＭＯＳＦＥＴのチップサイズの縮小に対応してＭＯＳＦＥＴとほぼ同サイズの過熱保護用のサイリスタチップを実装できる。
【００１２】
請求項２の発明によれば、サイリスタチップの裏面と表面とに分かれて配置されている第１カソード電極と第２カソード電極とを容易に電気的に接続することが可能となる。
【００１３】
請求項３の発明によれば、第２カソード領域のＮ型拡散層がサイリスタチップの周辺を取り囲んで形成されているので、サイリスタチップの側面が全周にわたってカソード領域となり、界面状態を考慮する必要がなく、ダイシングや実装が容易となる。
【００１４】
請求項４の発明によれば、Ｐ型半導体層と第２カソード領域のＮ型拡散層とが抵抗を介して接続されているので、抵抗値を調整することによりサイリスタの動作特性を調整でき、サイリスタの誤動作を回避できる。
【００１５】
請求項５の発明によれば、サイリスタチップのＰ型半導体層をエピタキシャル成長により形成するので、第１カソード領域のＮ型半導体基板に、通常困難なＰ型、Ｎ型、Ｐ型の３重拡散を行う必要がなくなり、また、第１カソード領域と第２カソード領域を経由する電気接続経路を低抵抗にすることが可能である。
【００１６】
請求項６の発明によれば、ＭＯＳＦＥＴのゲート電極を外部に電気接続するためのボンディングパッドとしてアノード電極を用いるので、ＭＯＳＦＥＴのゲート電極のパッド部分を特別に設計変更することなくサイリスタチップをＭＯＳＦＥＴ上に搭載して実装することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態に係る半導体装置について、図面を参照して説明する。図１は本発明の半導体装置１を示す。半導体装置１は、２つの主面を有すると共に、その一方の主面１ａにゲート電極Ｇとソース電極Ｓとを有するＭＯＳＦＥＴを備えており、そのＭＯＳＦＥＴのソース電極Ｓ上に所定の温度以上で導通動作するサイリスタチップ２が配置されている。このＭＯＳＦＥＴは、ドレインとなるＮ型の半導体基板１１の一方の面（主面１ａ）に、Ｐ型の拡散層１２、そのＰ型の拡散層１２の内部にＮ型の拡散層１３をそれぞれ形成し、さらにＮ型の拡散層１３に接続したソース電極Ｓと、チャネル部に延伸部を対向させたゲート電極Ｇとをそれぞれ形成し、半導体基板１１の他方の面（他方の主面）にドレイン電極Ｄを形成した構造を有している。
【００１８】
サイリスタチップ２は、２つの主面を有すると共に、アノード電極Ａと第１カソード電極Ｋ１と第２カソード電極Ｋ２とからなる３つの電極を有している。サイリスタチップ２のアノード電極Ａは、サイリスタチップ２の一方の主面（図の上部）にあって、ＭＯＳＦＥＴのゲート電極Ｇに、ボンディングワイヤＷ１によって接続されている。また、第１カソード電極Ｋ１は、サイリスタチップ２の他方の主面（図の下部）にあって、ＭＯＳＦＥＴのソース電極Ｓと直接電気的に接続され、第２カソード電極Ｋ２は、サイリスタチップ２の一方の主面にあって第１カソード電極Ｋ１とサイリスタチップ２の内部で電気的に接続され（後述）、ＭＯＳＦＥＴのソース電極Ｓを外部に電気接続するためのボンディングパッドとなっている。また、ゲート電極Ｇと第２カソード電極Ｋ２は、それぞれボンディングワイヤＷ２，Ｗ３によって、外部のリードフレームなどに接続される。
【００１９】
このような半導体装置１では、ＭＯＳＦＥＴのソース電極Ｓと外部との電気接続をサイリスタチップ２の第１カソード電極Ｋ１と第２カソード電極Ｋ２を介して行うので、ソース電極Ｓの位置する領域をサイリスタチップ２の実装領域として用いることができ、ＭＯＳＦＥＴのチップサイズの縮小に対応してＭＯＳＦＥＴとほぼ同サイズの過熱保護用のサイリスタチップ２を実装できる。そして、ＭＯＳＦＥＴが過電流により過熱されて所定の温度の加熱状態になったときにサイリスタチップ２が導通状態となり、ＭＯＳＦＥＴのゲート・ソース間の電位差をなくすことによってＭＯＳＦＥＴをオフ状態とすることができる。
【００２０】
次に、図２を参照して、半導体装置１に用いられるサイリスタチップ２の内部構造を説明する。サイリスタチップ２は、２つの主面を有するＮ型半導体基板２１を用いて形成されており、Ｎ型半導体基板２１の一方の主面側（図の下部）を第１カソード領域とし、Ｎ型半導体基板２１の他方の主面側（図の上部）にＰ型半導体層２２を形成し、Ｐ型半導体層２２の内部に表面を露出してＮ型拡散層２３を形成し、Ｎ型拡散層２３の内部に表面を露出してＰ型拡散層２４を形成し、このＰ型拡散層をアノード領域としている。Ｐ型半導体層２２の内部に、このＰ型半導体層２２の表面側から第１カソード領域に届くようにＮ型拡散層２５を形成しており、このＮ型拡散層２５を第２カソード領域としている。
【００２１】
そして、第１カソード領域、アノード領域、及び第２カソード領域の各表面にそれぞれ第１カソード電極Ｋ１、アノード電極Ａ、及び第２カソード電極Ｋ２を形成している。このようなサイリスタチップ２の構造によれば、サイリスタチップ２の裏面と表面とに分かれて配置されている第１カソード電極Ｋ１と第２カソード電極Ｋ２とを電気的に接続することが可能となり、第２カソード電極Ｋ２を、ＭＯＳＦＥＴのソース電極Ｓを外部に電気接続するためのボンディングパッドとすることができる。
【００２２】
次に、図３を参照して、半導体装置１に用いられるサイリスタチップ２の他の例を説明する。サイリスタチップ２の第２カソード領域のＮ型拡散層２５は、アノード領域周辺のＮ型拡散層２３を囲む態様で形成されている。このようなサイリスタチップ２の構造によれば、第２カソード領域のＮ型拡散層２５がサイリスタチップ２の周辺を一周して形成されているので、サイリスタチップ２の側面が全周にわたってカソード領域となり、界面状態を考慮することなくダイシングや実装を行える。
【００２３】
次に、図４を参照して、半導体装置１に用いられるサイリスタチップ２のさらに他の例を説明する。このサイリスタチップ２は、Ｐ型半導体層２２とＮ型拡散層２５からなる第２カソード領域とが抵抗Ｒを介して電気接続されているものである。このようなサイリスタチップ２の構造によれば、Ｐ型半導体層２２と第２カソード領域のＮ型拡散層２５とを接続している抵抗Ｒの抵抗値を調整することにより、サイリスタチップ２の動作温度特性を調整して動作温度のバラツキをなくし、サイリスタに信頼性の高い安定した動作をさせることができる。
【００２４】
次に、図５（ａ）（ｂ）を参照して、半導体装置１に用いられるサイリスタチップ２のさらに他の例を説明する。このサイリスタチップ２は、図５（ａ）に示すように、Ｎ型半導体基板２１上にエピタキシャル成長によるＰ型半導体層２２を形成し、図５（ｂ）に示すように、このＰ型半導体層２２に対して、Ｎ型拡散層２３、Ｐ型拡散層２４、及びＮ型拡散層２５を形成したものである。
【００２５】
このようにしてサイリスタチップ２を形成する背景を説明する。上述したいずれかのサイリスタチップ２において、第１カソード領域を構成するＮ型半導体基板２１に不純物を拡散してＰ型半導体層２２を形成し、Ｐ型半導体層の内部に、Ｎ型拡散層２３、さらに、そのＮ型拡散層２３の内部にアノード領域となるＰ型拡散層２４を、それぞれ不純物拡散により形成すると、第１カソード領域のＮ型半導体基板２１内にＰ型、Ｎ型、Ｐ型の３重拡散を行うことが必要となる。このような３重拡散によってアノード領域を形成する場合、下地の不純物を打ち消す必要から不純物濃度を順次濃くする必要がある。しかしながら、その達成可能な濃度には上限があるので、通常、第１カソード領域の不純物濃度が薄いものでないと、このような３重拡散は困難である。
【００２６】
ところが、第１カソード領域の不純物濃度が低く過ぎると、第１カソード領域が高抵抗になってしまい、ソース電極Ｓに対する電気接続の経路として好ましくない。そこで、サイリスタチップ２のＰ型半導体層２２を、エピタキシャル成長によりＰ型の不純物のみを含ませた、不純物の絶対量濃度（ホール濃度とドナー濃度の和）の薄い半導体層を形成し、その後のＮ型拡散層２３、Ｐ型拡散層２４を形成し易くできる。その結果、第１カソード領域を構成するＮ型半導体基板２１の不純物濃度を濃くすることができる。
【００２７】
従って、図５（ｂ）に示すようなサイリスタチップ２の構造によれば、第１カソード領域を構成するＮ型半導体基板２１に、通常困難なＰ型、Ｎ型、Ｐ型の３重拡散を行う必要がなく、Ｎ型半導体基板２１の不純物濃度を濃くすることができるので、第１カソード領域（Ｎ型半導体基板２１）を経由して第２カソード電極Ｋ１に至る電気的な接続経路を低抵抗にすることができる。
【００２８】
次に、図６を参照して、他の実施形態に係る半導体装置１を説明する。この半導体装置１のサイリスタチップ２のアノード電極Ａは、ＭＯＳＦＥＴのゲート電極Ｇを外部に電気接続するためのボンディングパッドとなっている。この背景を説明する。ＭＯＳＦＥＴのゲート電流は、通常小さいため、一般にＭＯＳＦＥＴのゲートに接続するボンディングワイヤは１本で十分である。しかしながら、サイリスタチップ２をＭＯＳＦＥＴ上に配置した構成では、前述の図１に示すように、ＭＯＳＦＥＴのゲート電極Ｇには、外部の、例えばリードフレームに接続するためのボンディングワイヤＷ２とサイリスタチップ２のアノード電極Ａに接続するためのボンディングワイヤＷ１の２本をボンディングする必要があり、サイリスタチップ２をＭＯＳＦＥＴ上に配置した構成にするには、ＭＯＳＦＥＴのゲート電極Ｇのボンディングパッド領域のサイズを通常より大きくする必要がある。
【００２９】
そこで、図６に示すように、アノード電極ＡをＭＯＳＦＥＴのゲート電極Ｇを外部に電気接続するためのボンディングパッドとすることにより、ＭＯＳＦＥＴのゲート電極Ｇを特別に設計変更することなくサイリスタチップ２をＭＯＳＦＥＴ上に搭載して実装することができる。なお、本発明は、上記構成に限られることなく種々の変形が可能である。例えば、図１及び図６においてｎチャネルＭＯＳＦＥＴについて本発明を説明したが、本発明におけるサイリスタチップはｐチャネルＭＯＳＦＥＴにも対応可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体装置の断面図。
【図２】同上半導体装置に用いられるサイリスタチップの断面図。
【図３】同上半導体装置に用いられる他のサイリスタチップの断面図。
【図４】同上半導体装置に用いられるさらに他のサイリスタチップの断面図。
【図５】（ａ）は本発明の半導体装置に用いられるさらに他のサイリスタチップを形成するための半導体基板の断面図、（ｂ）は同半導体基板を用いて形成されたサイリスタチップの断面図。
【図６】本発明の他の実施形態に係る半導体装置の断面図。
【図７】従来の半導体装置の断面図。
【符号の説明】
【００３１】
１    半導体装置
２    サイリスタチップ
２１    Ｎ型半導体基板
２２    Ｐ型半導体層
２３    Ｎ型拡散層
２４    Ｐ型拡散層
２５    Ｎ型拡散層
Ａ    アノード電極
Ｇ    ゲート電極
Ｋ１    第１カソード電極
Ｋ２    第２カソード電極
Ｒ    抵抗
Ｓ    ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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