(57)【要約】【課題】ウェハの大口径化やデザインルールの微細化プロセスに対応できる、半導体基板から分離させたＭＯＳ半導体装置を提供。【解決手段】第一導電型の半導体基板１上に選択形成される堆積形成される第一導電型エピタキシャル層３と、前記半導体基板１と前記第一導電型エピタキシャル層３との間に選択的に形成される第二導電型埋込拡散層２と、前記エピタキシャル層３表面から前記埋込拡散層２に達するように拡散形成される第二導電型ウェル層４と、該第二導電型ウェル層４内に拡散形成される第一導電型ウェル層５と、該第一導電型ウェル層５内に拡散形成される第二導電型ソース層６および第二導電型ドレイン層７と、前記ソース層６とドレイン層７との間にゲート絶縁膜８を介して形成されるゲート電極９を備えるＭＯＳ半導体装置とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板上に堆積形成される第一導電型エピタキシャル層と、前記半導体基板と前記第一導電型エピタキシャル層との間に選択的に形成される第二導電型埋込拡散層と、前記エピタキシャル層表面から前記埋込拡散層に達するように拡散形成される第二導電型ウェル層と、該第二導電型ウェル層内に拡散形成される第一導電型ウェル層と、該第一導電型ウェル層内に形成される第二導電型ソース層および第二導電型ドレイン層と、前記ソース層とドレイン層との間にゲート絶縁膜を介して形成されるゲート電極を備えることを特徴とするＭＯＳ半導体装置。
【請求項２】
前記第一導電型ウェル層の深さを第二導電型埋込拡散層に接触されない深さとすることを特徴とする請求項１記載のＭＯＳ半導体装置。
【請求項３】
前記埋込拡散層の面方向のパターン面積より前記第二導電型ウェル層の面方向のパターン面積が小さいことを特徴とする請求項１または２記載のＭＯＳ半導体装置。
【請求項４】
第一導電型の半導体基板表面層に第二導電型の不純物を導入し、第一導電型エピタキシャル層を堆積形成した後、前記不純物を拡散して埋込拡散層を形成した半導体基板に、前記埋込拡散層に対応する位置の前記エピタキシャル層表面から前記埋込拡散層に達するように第二導電型ウェル層を拡散形成し、該第二導電型ウェル層内に第一導電型ウェル層を形成し、第一導電型ウェル層内に、それぞれ第二導電型ソース層と第二導電型ドレイン層を形成し、前記ソース層とドレイン層との間にゲート絶縁膜を介して形成されるゲート電極を形成することを特徴とするＭＯＳ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ半導体装置に関し、詳しくは、半導体基板から電気的に分離されたＭＯＳ半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図２の断面図に示すように、Ｐ型半導体基板１１を用いた場合はＰ型ＭＯＳトランジスタはＮ型ウェル層１４の中にＰ型ソース層およびドレイン層１７とゲート電極１８を形成し、Ｎ型ＭＯＳトランジスタはＰ型半導体基板１１にＮ型ソース層およびドレイン層１６とゲート電極１９を形成している。そのために、Ｐ型半導体基板の場合は、Ｐ型半導体基板の電位とＮ型ＭＯＳトランジスタのサブストレート電位が同電位となるため、Ｎ型ＭＯＳトランジスタのサブストレート電位を高い電位で使用する回路構成が不可能である。
そこで、図３に示したようなＮ型ウェル層２４の中にＰ型ウェル層２５を形成するトリプルウェル構造にすることで、Ｎ型ＭＯＳトランジスタのサブストレート電位を高い電位で使用する回路構成が可能であるが、寄生ＰＮＰトランジスタ（Ｐ型ウェル層２５−Ｎ型ウェル層２４−Ｐ型半導体基板２１）構造となるため、Ｐ型ウェル層２５−Ｐ型半導体基板２１の分離耐圧はベースとなるＮ型ウェル層２４の不純物総量に大きく依存し、不純物総量が少ないと分離耐圧が低いという問題がある。Ｎ型ウェル層２４を高不純物総量でかつ深い構造とすれば、高い分離耐圧が得られるが、いずれも微細なパターンプロセスが要求されるＭＯＳ半導体装置を含む半導体集積回路装置では困難である。
【０００３】
前記トリプルウェル構造を有するＭＯＳトランジスタにおける寄生ＰＮＰトランジスタによる問題を解決するために、従来技術では図４に示したように、Ｐ型半導体基板３１にＮ型埋込拡散層３２を形成し、その上にＰ型エピタキシャル層３３を形成する。このようなウェハを使用し、Ｎ型分離拡散層３９をエピタキシャル層３３表面より拡散して、Ｐ型エピタキシャル層３３をＰ型半導体基板３１より分離し、その中にＮ型ＭＯＳトランジスタを形成することで、Ｎ型埋込拡散層３２およびＮ型分離拡散層３９の不純物濃度を高く形成できるため、寄生トランジスタのベースの不純物濃度を高くして分離耐圧を高くしていた。
また、従来技術の異なる方法として図５に示したように、Ｐ型半導体基板４１にＮ型エピタキシャル層４３を形成する。このようなウェハを使用し、Ｐ型分離拡散層４９をＮ型エピタキシャル層４３表面より拡散して、Ｎ型エピタキシャル層４３をＰ型半導体基板４１より分離し、その中にＮ型ＭＯＳトランジスタを形成することで、寄生ＰＮＰトランジスタのベースの実行距離を広くして分離耐圧を高くしていた。
【０００４】
さらに、前記図３のトリプルウェルＭＯＳトランジスタにおける寄生ＰＮＰトランジスタによる問題を解決するために、図６に示すように、Ｎ型ウェル層領域５８内にＰ型ウェル層領域５２が形成され、Ｐ型ウェル層領域５２にＭＯＳＦＥＴが形成されたトリプルウェルＮＭＯＳトランジスタにおいて、Ｎドレイン領域５５側にＮドレイン領域よりも不純物濃度が低いＮ型不純物拡散領域５９を設け、それによって基板電流を抑制する。Ｐ型ウェル層領域５２の不純物濃度を高くして寄生バイポーラトランジスタの電流利得を下げる。さらに電流利得を下げるために、パンチスルーストッパー層を設ける。Ｎ型不純物拡散領域５９の不純物濃度を、基板１上に集積される微細集積ＣＭＯＳデバイスのＮ−ＬＤＤ領域６１と同じ濃度とし、それらを一度のイオン注入工程で形成する製造方法が知られている（特許文献１−要約）。
【特許文献１】特開２００２−２２２８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述のいずれの従来構造でも、ＭＯＳトランジスタを半導体基板から分離するために高濃度の深い拡散層を形成することが必要なため、ウェハの大口径化における面内の不純物濃度の均一性や面方向への拡散の拡がりのため、デザインルールの微細化プロセスに対応することが困難であった。
本発明は、そのような問題点に鑑みてなされたものであり、その目的とするところは、ウェハの大口径化やデザインルールの微細化プロセスに対応できる、半導体基板から分離させたＭＯＳ半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
特許請求の範囲の請求項１記載の発明によれば、前記目的は、第一導電型の半導体基板上に堆積形成される第一導電型エピタキシャル層と、前記半導体基板と前記第一導電型エピタキシャル層との間に選択的に形成される第二導電型埋込拡散層と、前記エピタキシャル層表面から前記埋込拡散層に達するように拡散形成される第二導電型ウェル層と、該第二導電型ウェル層内に拡散形成される第一導電型ウェル層と、該第一導電型ウェル層内に形成される第二導電型ソース層および第二導電型ドレイン層と、前記ソース層とドレイン層との間にゲート絶縁膜を介して形成されるゲート電極を備えるＭＯＳ半導体装置とすることにより、達成される。
特許請求の範囲の請求項２記載の発明によれば、前記第一導電型ウェル層の深さを第二導電型埋込拡散層に接触されない深さとする請求項１記載のＭＯＳ半導体装置とすることが好ましい。
【０００７】
特許請求の範囲の請求項３記載の発明によれば、埋込拡散層の面方向のパターン面積より第二導電型ウェル層の面方向のパターン面積が小さい請求項１または２記載のＭＯＳ半導体装置とすることが望ましい。
特許請求の範囲の請求項４記載の発明によれば、第一導電型の半導体基板表面層に第二導電型の不純物を導入し、第一導電型エピタキシャル層を堆積形成した後、前記不純物を拡散して埋込拡散層を形成した半導体基板に、前記埋込拡散層に対応する位置の前記エピタキシャル層表面から前記埋込拡散層に達するように第二導電型ウェル層を拡散形成し、該第二導電型ウェル層内に第一導電型ウェル層を形成し、第一導電型ウェル層内に、それぞれ第二導電型ソース層と第二導電型ドレイン層を形成し、前記ソース層とドレイン層との間にゲート絶縁膜を介して形成されるゲート電極を形成するＭＯＳ半導体装置の製造方法とすることができる。
【発明の効果】
【０００８】
前述の本発明によれば、深くて高濃度ウェル層を形成するための不純物拡散処理が不要となるため、ウェハの大口径化やデザインルールの微細化プロセスに対応した、半導体基板から分離させたＭＯＳ半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
図１は本発明にかかるＭＯＳ半導体装置の断面図である。本発明の要旨を超えない限り、本発明は以下説明する実施例の記載に限定されるものではない。
【実施例１】
【００１０】
図１によれば、Ｐ型半導体基板を用いた場合、高濃度の厚いＰ型半導体基板１に選択的にＮ型埋込拡散層２を形成するための不純物を導入する。その後に不純物濃度１×１０１５ｃｍ−３で、厚さ５μｍのＰ型エピタキシャル層３を堆積形成する。熱処理により、不純物濃度１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３のＮ型埋込拡散層２を形成する。このウェハを使用して、Ｎ型埋込拡散層２の上部に対応するＰ型エピタキシャル層３表面より、不純物濃度が１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３のＮ型ウェル層４を約５μｍの深さに拡散する。このときにＮ型埋込拡散層２とＮ型ウェル層４は製造プロセス終了後に電気的に同電位となって接触するように、Ｐ型エピタキシャル層３との厚さをあらかじめ調整することが重要である。次にＮ型ウェル層４の中に不純物濃度１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３のＰ型ウェル層５を３μｍの深さに形成し、さらにこのＰ型ウェル層５の中にＮ型ソース層６およびＮ型ドレイン層７と、前記Ｎ型ソース層６とドレイン層７の間に形成されるゲート絶縁膜８を介してゲート電極９を形成すると、分離耐圧４０ＶのＮ型ＭＯＳトランジスタが完成する。Ｐ型ウェル層５は耐圧低下を防ぐために、Ｎ型埋込拡散層２と接触しない深さで形成する。
【００１１】
前記Ｎ型ＭＯＳトランジスタでは、ＮＭＯＳ構造のサブストレート電位をＰ型半導体基板電位と分離するためのＮ型ウェル層の底部にＮ型ウェル層より高濃度のＮ型埋込拡散層２が接触して同電位にされているため、前述の図３のＮ型ＭＯＳトランジスタで問題であった寄生ＰＮＰトランジスタのベース幅が大きく、その不純物濃度が高くなるので、容易に分離耐圧を高くすることができる。図３に示すＮ型ＭＯＳトランジスタの場合、この実施例と同じ分離耐圧を得るためには、不純物濃度１×１０１５ｃｍ−３のＰ型基板２１に深さ１０μｍ、不純物濃度１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３のＮ型ウェル層２４を形成し、深さ５μｍ、不純物濃度１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３のＰ型ウェル層２５を形成する必要がある。この実施例は、前述の図３に示すＮ型ＭＯＳトランジスタでは困難であった深くて高不純物濃度のＮ型ウェル層２４を形成するための高温長時間の拡散処理が不要になるので、ウェハの大口径化やデザインルールの微細化プロセスに適用させることが容易になる。
【００１２】
また、Ｎ型埋込拡散層２の面積がＰ型ウェル層５の面積より小さくなると、前記寄生ＰＮＰトランジスタの影響が次第に大きくなるので、寄生ＰＮＰトランジスタの影響を少なくするためには、Ｎ型埋込拡散層２の面積をＰ型ウェル層５の面積より大きくすることが望ましい。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例にかかるＮＭＯＳトランジスタの断面図、
【図２】従来のＮＭＯＳトランジスタとＰＭＯＳトランジスタの断面図、
【図３】従来の分離タイプのＮＭＯＳトランジスタの断面図、
【図４】従来の改良型の分離タイプのＮＭＯＳトランジスタの断面図、
【図５】従来の改良型の分離タイプの異なるＮＭＯＳトランジスタの断面図、
【図６】従来のトリプルウェルを有するＮＭＯＳトランジスタの断面図。
【符号の説明】
【００１４】
１、１１、２１、３１、４１        第一導電型半導体基板              
２、３２                          第二導電型形埋め込み層
３、３３、４３                    第一導電型形エピタキシャル層
４、１４、２４                    第二導電型ウェル層
５、２５、４５                    第一導電型ウェル層
６                                ソース層     
７、１７、２６、３６、４６        ドレイン層
８                                ゲート絶縁膜 
９、１８、１９、２８、３８、４８  ゲート電極
３９、４９                        分離層
５２                              Ｐ型ウェル層領域
５８                              Ｎ型ウェル層領域
５５                              Ｎドレイン領域
５９                              Ｎ型低不純物領域
６１                              Ｎ−ＬＤＤ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006140337.tif 000007
【図６】
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