(57)【要約】【課題】  制御用電極と電荷蓄積素子の他に、アシストゲート電極を備えるフラッシュメモリ製造時において、アシストゲートの断線を抑える。【解決手段】  半導体基板表面に、第１電極を、所定の間隔をおいて形成し、第１電極に挟まれた領域上に第２電極用の材料膜として第２導電膜を形成する。次に、第２導電膜上に絶縁膜を形成し、この絶縁膜上に、第３電極用の材料膜として第３導電膜を形成する。次に、第３導電膜をパターニングして、第３電極を形成する。このとき、第１の電極上に第３導電膜を所定の膜厚分残す条件でパターニングを行う。次に、第３電極と残存する第３導電膜をマスクとして、絶縁膜を除去し、更に、第３電極と残存する第３導電膜と絶縁膜とをマスクとして、第２導電膜をパターニングし、同時に、第１電極上に残した第３導電膜を完全にエッチングする。【選択図】      図１
2006066750.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に、第１導電膜からなる複数の第１電極を、所定の間隔をおいて形成する第１電極形成工程と、
前記第１電極に挟まれた前記半導体基板の領域上に、第２電極用の第２導電膜を形成する第２導電膜形成工程と、
前記第２導電膜を含む前記半導体基板上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、第３電極用の第３導電膜を形成する第３導電膜形成工程と、
前記第３導電膜を、前記第１電極と交わる方向に、所定の間隔を空けて配置されるようにパターニングして、第３電極を形成する第３電極形成工程と、
前記第３電極をマスクとして、前記第２導電膜の上面及び側面の一部の絶縁膜を除去する絶縁膜除去工程と、
前記第３電極をマスクとして、前記第２導電膜をパターニングし、第２電極を形成する第２電極形成工程と、
を備え、
前記第３電極形成工程は、前記第１電極上に配置された前記第３導電膜を所定の膜厚分残す条件で行い、
前記第２電極形成工程は、前記第３電極形成工程時に前記第１電極上に残した前記第３導電膜を、前記第１電極の保護膜として用い、かつ、前記第２導電膜のパターニングとともに、前記第１電極上に残した前記第３導電膜を完全にエッチングする条件で行うことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板表面に、第１導電膜からなる複数の第１電極を、所定の間隔をおいて形成する第１電極形成工程と、
前記第１電極に挟まれた前記半導体基板の領域上に第２電極用の第２導電膜を形成する第２導電膜形成工程と、
前記第２導電膜を含む前記半導体基板上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、第３電極用の第３導電膜を形成する第３導電膜形成工程と、
前記第３導電膜を、前記第１電極と交わる方向に、所定の間隔を空けて配置されるようにパターニングして、第３電極を形成する第３電極形成工程と、
前記第１電極上の、前記第３電極が形成されない部分に、保護膜を形成する保護膜形成工程と、
前記第３電極及び前記保護膜をマスクとして、第２導電膜をパターニングし、第２電極を形成する第２電極形成工程と、
前記保護膜を除去する保護膜除去工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記絶縁膜形成工程は、
第１のシリコン酸化膜を形成する第１シリコン酸化膜形成工程と、
前記第１のシリコン酸化膜上に、シリコン窒化膜を形成するシリコン窒化膜形成工程と、
前記シリコン窒化膜上に、第２のシリコン酸化膜を形成する第２シリコン酸化膜形成工程と、
を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１電極は、その表面に、キャップ膜として、ＳｉＮ膜が形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法に関する。さらに具体的には、不揮発性メモリを有する半導体装置の製造方法として好適な技術に関するものである。
【背景技術】
【０００２】
現在、半導体装置の微細化、高集積化に伴い、不揮発性メモリの微細化、大容量化が進み、書き込み速度やデバイスの信頼性等を考慮した、様様な不揮発メモリの構造が提案されている。
【０００３】
例えば、フローティングゲート（Floating Gate）電極（以下、「ＦＧ電極」と称することとする）およびコントロールゲート（Control Gate）電極（以下、「ＣＧ電極」と称することとする）の他に、アシストゲート（Assist Gate）と称する３つめの電極（以下、「ＡＧ電極」と称することとする）を有する不揮発性メモリが考案されている。この不揮発性メモリは、半導体基板の主面上に、酸化膜を介して、平面帯状の複数のＡＧ電極が互いに平行に配置されて構成されている。そして、このＡＧ電極を覆う絶縁膜を介して、隣り合うＡＧ電極間の溝には、凹状のＦＧ電極が設けられている。このＦＧ電極上には、層間膜を介してＣＧ電極が設けられている。
【０００４】
また、このようにＡＧ電極を有するものとは異なるが、例えば、メモリセルへの書き込み特性のばらつきが小さい半導体装置として、補助電極を形成し、メモリセルへの書き込み時には、これを、ホットエレクトロン注入の補助電極として用いるものも提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００４−１５２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、素子が微細化するにつれて、ＦＧ電極の寸法も小さくなる。この際、書き込み消去速度を、従来通りに確保するか、あるいは更なる高速化を図るためには、ＦＧ電極の高さを高くして、ＣＧ電極との接触面積を大きくしつつ、ＦＧ電極とのカップリング比を向上させる必要がある。
【０００７】
ここで、ＦＧ電極と、ＣＧ電極とは、絶縁膜で分離されている。従って、このような不揮発性メモリを形成する場合、ＣＧ電極を形成した後、これをマスクとして、まず、ＦＧ電極上の絶縁膜を除去する。そして、その後、ＣＧ電極をマスクに、ＦＧ電極をパターニングする。
【０００８】
一般に、ＦＧ電極のエッチングには、ドライエッチ技術を用いる。ＦＧ電極と、ＣＧ電極とのカップリング比を高くするためには、ＦＧ電極を高くする必要がある。すなわち、ＡＧ電極と、ＦＧ電極との高さの差を十分に大きくとる必要がある。
【０００９】
ＣＧ電極をエッチングする際、ＡＧ電極上には、絶縁膜が設けられ、この絶縁膜が保護膜となる。しかし、ＦＧ電極が高くなると、ＦＧ電極上とＡＧ電極上におけるＣＧ電極の膜厚の差が大きくなる。このため、ＣＧ電極時における、ＡＧ電極のエッチングを避けるためには、ＣＧ電極界面に設ける絶縁膜を十分に厚くする必要がある。
【００１０】
しかし、絶縁膜の膜厚が厚くなると、逆に、絶縁膜のエッチングには長時間を要することとなる。そして、このエッチング時間が長くなると、ＡＧ電極上に形成されたキャップ膜が除去される可能性がある。この場合、絶縁膜除去後のＦＧ電極エッチングの際に、ＡＧ電極までエッチングされ、断線されてしまう可能性がある。
【００１１】
従って、この発明は、３つ目の電極としてＡＧ電極を有する不揮発性メモリを備える半導体装置において、その製造時におけるＡＧ電極の断線を抑えることができるよう改良した半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
この発明の半導体装置の製造方法は、半導体基板表面に、第１導電膜からなる複数の第１電極を、所定の間隔をおいて形成する第１電極形成工程と、前記第１電極に挟まれた前記半導体基板の領域上に、第２電極用の第２導電膜を形成する第２導電膜形成工程と、前記第２導電膜を含む前記半導体基板上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に、第３電極用の第３導電膜を形成する第３導電膜形成工程と、前記第３導電膜を、前記第１電極と交わる方向に、所定の間隔を空けて配置されるようにパターニングして、第３電極を形成する第３電極形成工程と、前記第３電極をマスクとして、前記第２導電膜の上面及び側面の一部の絶縁膜を除去する絶縁膜除去工程と、前記第３電極をマスクとして、前記第２導電膜をパターニングし、第２電極を形成する第２電極形成工程と、を備える。そして、前記第３電極形成工程は、前記第１電極上に配置された前記第３導電膜を所定の膜厚分残す条件で行い、前記第２電極形成工程は、前記第３電極形成工程時に前記第１電極上に残した前記第３導電膜を、前記第１電極の保護膜として用い、かつ、前記第２導電膜のパターニングとともに、前記第１電極上に残した前記第３導電膜を完全にエッチングする条件で行うものである。
【００１３】
あるいは、この発明の半導体装置の製造方法は、半導体基板表面に、第１導電膜からなる複数の第１電極を、所定の間隔をおいて形成する第１電極形成工程と、前記第１電極に挟まれた前記半導体基板の領域上に第２電極用の第２導電膜を形成する第２導電膜形成工程と、前記第２導電膜を含む前記半導体基板上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に、第３電極用の第３導電膜を形成する第３導電膜形成工程と、前記第３導電膜を、前記第１電極と交わる方向に、所定の間隔を空けて配置されるようにパターニングして、第３電極を形成する第３電極形成工程と、前記第１電極上の、前記第３電極が形成されない部分に、保護膜を形成する保護膜形成工程と、前記第３電極及び前記保護膜をマスクとして、第２導電膜をパターニングし、第２電極を形成する第２電極形成工程と、
前記保護膜を除去する保護膜除去工程と、を備えるものである。
【発明の効果】
【００１４】
この発明においては、第３電極を形成するためのエッチングにおいて、第３導電膜を、すべて除去せず、第１の電極上に所定の膜厚残存させておく。従って、第３電極形成時におけるエッチング時間を短くすることができ、第２電極と第３電極とを絶縁する絶縁膜を薄くすることができる。
また、第２電極を形成するためのエッチングにおいては、第１電極上に残した第３導電膜と、第３電極とをマスクとして、エッチングを行うことができる。従って、第２電極形成時において、第１電極がエッチングされるのを抑えることができ、第１の電極の断線等を防止することができる。
【００１５】
また、この発明において、第３導電膜を残さず、これに代えて、第１の電極上に有機膜を形成するものについても、この有機膜を保護膜とすることができる。このようにしても、同様に、第２の電極形成時において、第１の電極がエッチングされるのを抑えることができ、第１の電極の断線等を防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
【００１７】
実施の形態１．
実施の形態１においては、ＡＮＤ型フラッシュメモリを有する半導体装置について説明する。
図１及び図２は、この発明の実施の形態１における半導体装置のフラッシュメモリの構造を説明するための模式図であり、図１は、上面、図２は、断面を表す。また、図２（ａ）、（ｂ）、（ｃ）は、それぞれ、図１におけるＸ−Ｘ´方向、Ｙ１−Ｙ１´、Ｙ２−Ｙ２´方向の断面を表す。なお、これらの図においては、簡略化のため、金属配線等を省いて表している。
【００１８】
図１に示すように、この発明の実施の形態１におけるフラッシュメモリは、素子分離ＭＯＳ（あるいは、アシストゲート電極；以下、「ＡＧ電極」と称する）２、電荷蓄積素子（あるいは、フローティングゲート電極；以下、「ＦＧ電極」と称する）４、さらに、制御用電極（あるいは、コントロールゲート電極；以下、「ＣＧ電極」と称する）６を有する。
【００１９】
ＡＧ電極２は、上面から見て、帯状の電極であり、それぞれ水平に所定の間隔をあけて平行に配置されている。なお、以下、この明細書において、図１において、ＡＧ電極２が配置されている方向を、「Ｘ方向」とし、これに対して垂直な方向を「Ｙ方向」と称することとする。
【００２０】
ＡＧ電極２の一端には、引き出し用の電極がそれぞれ形成され、ＡＧ電極２には、それぞれ独立して異なる電圧の電力を供給することができる。また、実施の形態１のフラッシュメモリにおいては、互いに隣接するＡＧ電極２において、１方のＡＧ電極２が、Ｘ方向左側に引き出し電極を有する場合、他の一方のＡＧ電極２は、右側に引き出し電極を有する構造となっている。ＡＧ電極２の細い部分の幅は、例えば、約９０nmであり、隣接するＡＧ電極２間の間隔は、例えば、約９０nmである。
【００２１】
また、Ｙ方向に、ＣＧ電極６が複数本、所定の間隔を空けて平行に配置されている。図１に示すように、ＣＧ電極６は、上面から見て帯状の電極である。ＣＧ電極６の一端は、ワード線に接続され、所定の電力が供給されるようになっている。また、互いに隣接するＣＧ電極６において、１の電極がＹ方向上部においてワード線に接続する場合、他の一方の電極は、Ｙ方向下部において、ワード線に接続する。ＣＧ電極６の細い部分の幅は、例えば、約９０nmであり、隣接するＣＧ電極６間の間隔は、例えば、約９０nmである。
【００２２】
また、互いに隣接するＡＧ電極２に挟まれた隙間、かつ、ＣＧ電極６と重なって、ＣＧ電極６の下部に、ＦＧ電極４が形成されている。ＦＧ電極４のＸ方向の幅は、例えば、約９０nｍであり、Ｙ方向の幅は、例えば、約６０nmである。
【００２３】
次に、図２（ａ）〜（ｃ）を用いて、このフラッシュメモリの断面構造について説明する。
まず、基板１０上には、絶縁膜１２が形成されている。絶縁膜１２上には、ＡＧ電極２が形成されている。ＡＧ電極２は、Poly-Siにより構成される。ＡＧ電極２の高さは、例えば、約７０nmである。ＡＧ電極２上部には、キャップ膜として、ＳｉＮ膜１４が形成されている。ＳｉＮ膜１４の膜厚は、約７０nmである。また、ＡＧ電極２側面には、ＳｉＯ２膜１６が形成されている。
【００２４】
基板１０上の、隣接するＡＧ電極２の間、かつ、ＣＧ電極６の下部となる位置に、ＦＧ電極４が凸状に配置されている。ＦＧ電極４は、Poly-Siにより構成されている。ＦＧ電極４は、ＡＧ電極２に比して、十分に高く形成されている。具体的に、ＦＧ電極４の高さは、例えば、約３００nmである。また、ＡＧ電極２と、ＦＧ電極４との間は、ＳｉＯ２膜１６により絶縁されている。
【００２５】
また、このようにして形成されたＡＧ電極２のＳｉＮ膜１４上、及びＦＧ電極４上に、ＯＮＯ膜１８が形成されている。ＯＮＯ膜１８は、ＡＧ電極２及びＦＧ電極４側から順に、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜が積層されて形成された膜であり、各膜の膜厚は、順に、例えば、約５nm、約１０nm、約５nmである。
【００２６】
ＯＮＯ膜１８上に、Ｙ方向に、帯状のＣＧ電極６が形成されている。ＣＧ電極６は、Poly-Si膜２０と、その上に形成されたＷＳｉ膜２２との積層により形成されている。Poly-Si膜２０の膜厚は、例えば、厚い部分、すなわち、ＡＧ電極２上に位置する部分で、約３００nmであり、薄い部分、すなわち、ＦＧ電極４上に位置する部分で、約１５０nmである。また、ＷＳｉ膜２２の膜厚は、例えば、約１００nmである。ここで、ＡＧ電極２の高さは約７０nmであり、ＦＧ電極４に対して、十分に小さく形成されている。すなわち、ＣＧ電極６とＦＧ電極４との、ＯＮＯ膜１８を介した接触面積は、十分に大きくなっており、従って、高速動作に必要なカップリング比を、十分に大きく確保することができている。
【００２７】
なお、このように構成されたフラッシュメモリにおいて、図１の点線で示す部分がメモリセルの一単位をあらわす。このメモリセルは、ＦＧ電極４に蓄積する電子個数を制御することで、１単位で、"00"／"01"／"10"／"11"等の、４つ以上の値を記録する多値記憶動作を行うことができるものである。すなわち、この実施の形態のフラッシュメモリは、ＡＮＤ型のフラッシュメモリである。また、このフラッシュメモリは、特徴としては、ＡＧ電極２を採用した構造であり、このＡＧ電極２により、ＦＧ電極４間の干渉を防いで分離を行うと共に、少ないチャネル領域で、高速な書き込み、読み込み等の動作を実現できるものである。
【００２８】
以下、この実施の形態のフラッシュメモリの動作について具体的に説明する。
このフラッシュメモリは、非選択のメモリセルをスルーして、ソース側選択し、定電荷注入によるソースサイドホットエレクトロン注入方式による書き込みを行う。
【００２９】
データ書き込み動作では、選択メモリセルが接続されるＣＧ電極６に、所定の電圧（例えば、１.５V程度）をかける。それ以外のＣＧ電極６は、０Vとする。一方、選択したメモリセルのソース形成用のＡＧ電極２には、所定の電圧（例えば、１V程度）を印加する。これにより、電圧を印加したＡＧ電極２に対向する基板１０主面に、ソース形成用の反転層が形成される。また、ドレイン形成用のＡＧ電極２には、ソース側より大きな所定の電圧（例えば、７V程度）を印加する。これにより、電圧を印加したＡＧ電極２に対向する基板１０主面に、ドレイン形成用の反転層が形成される。また、他のＡＧ電極２は０Vとすることで、この部分の基板１０に反転層が形成されないようにする。これにより、選択、非選択のメモリセルの分離を行うことができる。
【００３０】
この状態で、選択されたメモリセルの基板１０に生じさせた反転層のドレイン側からソース側に向かって、書き込み電流が流れ、このときに、反転層に蓄積した電化を、ある一定のチャネル電流として、絶縁膜を介してＦＧ電極４に効率的に注入する。これにより、選択メモリに高速でデータの書き込みが行われる。一方、非選択のメモリセルには反転層が形成されないため、書き込み電流が流れず、データが書き込まれないようになっている。
【００３１】
読み出しの動作においては、読み出し電流が、書き込み電流と逆の方向に流れる。
具体的に、書き込みの時と同様に、選択メモリセルのソース、ドレイン形成用のＡＧ電極２には、それぞれ、所定の電圧（例えば、５V程度）を印加する。これにより、それぞれ、電圧を印加したＡＧ電極２に対向する基板１０主面に、ソース、ドレイン形成用の反転層が形成される。また、他のＡＧ電極２は、０Vとすることで、この部分の基板１０には反転層が形成されないようにして、非選択のメモリセルの分離を行う。また、選択メモリセルが接続されたＣＧ電極６には、所定の電圧（例えば、２〜５V程度）を印加する。このとき、ＦＧ電極４の蓄積状態で、選択メモリセルの閾値電圧が異なる。したがって、選択メモリセルのソース／ドレイン間に流れる電流の状況でメモリセルのデータを判断することができる。
【００３２】
また、データの消去の際には、選択対象のＣＧ電極４を負電圧とすることにより、ＦＧ電極から、基板へのトンネル電流を流す。すなわち、選択対象のＣＧ電極６に、所定の負電圧を印加し、一方、基板１０に正の電圧を印加する。また、ＡＧ電極２は、０Vとして、反転層を形成しないようにする。これにより、ＦＧ電極４のメモリセルのデータを一括消去することができる。
【００３３】
なお、実施の形態のフラッシュメモリの動作について、メモリの選択、非選択方法と書き込み、読み込み等を簡単に説明したが、実際の動作時においては、ＡＧ電極２、ＣＧ電極６以外に、例えば、グローバルビット線や、このグローバルビット線の電圧を独立させる配線等が設けられ、これにより、基板の反転層への電圧供給等を行うことにより、より適切なデータの書き込み、読み込み等を行うことができるようになっている。
【００３４】
図３は、この発明の実施の形態１におけるフラッシュメモリの製造方法を説明するためのフロー図である。また、図４〜図１１は、実施の形態１におけるフラッシュメモリの製造過程における状態を説明するための模式図である。また、図４〜図１１の各図において、（ａ）、（ｂ）、（ｃ）は、それぞれ、図１におけるＸ１−Ｘ１´、Ｙ１−Ｙ１´、Ｙ２−Ｙ２´の断面を表す。
以下、図３〜図１１を用いて、この発明の実施の形態１におけるフラッシュメモリの製造方法について説明する。
【００３５】
まず、図４に示すように、Ｓｉ基板１０上に絶縁膜１２を形成し、その上に、ＡＧ電極２の材料膜であるＡＧ電極用Poly-Si膜を形成する（ステップＳ２）。ここでは、ＣＶＤ（Chemical Vapor Deposition）法により、例えば、膜厚約７０nm程度に形成する。その後、ＡＧ電極用Poly-Si膜上に、キャップ膜としてＳｉＮ膜１４を堆積し（ステップＳ４）、更に、その上に、ＳｉＯ２膜３０を堆積する（ステップＳ６）。ここで、ＳｉＮ膜１４は、ＣＶＤ法により、例えば、膜厚約７０nmに形成し、ＳｉＯ２膜３０は、ＬＰＣＶＤ法により、膜厚約２００nmに形成する。
【００３６】
その後、ＡＧ電極２に対応するパターンを有するレジストマスクを形成し、ＳｉＯ２膜３０、ＳｉＮ膜１４をエッチングする（ステップＳ８）。更に、ＳｉＯ２膜３０、ＳｉＮ膜１４をマスクとして、ＡＧ電極用Poly-Si膜をエッチングして、ＡＧ電極２の形状に加工する（ステップＳ１０）。次に、熱酸化により、少なくともＡＧ電極２の側面に、ＳｉＯ２膜１６を形成する（ステップＳ１２）。ここで、ＳｉＯ２膜１６の膜厚は、例えば、約３０nmとする。
【００３７】
この状態の基板全面に、図５に示すように、ＦＧ電極４の材料膜であるＦＧ電極用Poly-Si膜４ａを堆積する（ステップＳ１４）。その後、少なくとも、ＳｉＯ２膜３０表面が露出するまで、全面エッチバックを行う（ステップＳ１６）。
【００３８】
次に、図６に示すように、ＡＧ電極２上のＳｉＯ２膜３０を除去する（ステップＳ１８）。ここでは、まずドライエッチを行い、その後、フッ酸を用いた処理を行うことにより、ＳｉＯ２膜３０のみを選択的に除去することができる。
【００３９】
この状態で、基板全面に、図７に示すように、ＯＮＯ膜１８ａを形成する（ステップＳ２０）。ここで、ＯＮＯ膜１８は、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜の３層からなる積層膜であり、これらを順に、ＣＶＤ法により、堆積することにより形成される。また、各膜の膜厚は、例えば、それぞれ、約５nm、約１０nm、約５nmとし、全体で、約２０nmとなるようにする。
【００４０】
次に、図８に示すように、ＯＮＯ膜１８ａ上に、ＣＧ電極６の材料膜となるＣＧ電極用Poly-Si膜２０ａを形成し（ステップＳ２２）更に、その上に、ＷＳｉ膜２２ａを形成する（ステップＳ２４）。ここでは、ＣＧ電極用Poly-Si膜２０ａを、例えば、膜厚約１５０nmとなるよう、ＣＶＤ法により形成し、ＷＳｉ膜２２ａを、例えば、膜厚約１００nmとなるように、ＣＶＤ法により形成する。
【００４１】
次に、エッチング時のハードマスク３２を形成するため、ＳｉＯ２膜を形成し（ステップＳ２６）、その上にレジストマスク３４を形成する（ステップＳ２８）。ここで、レジストマスク３４は、ＣＧ電極６に対応するパターンを有するものである。レジストマスク３４は、ＳｉＯ２膜上に、レジストを塗布し、リソグラフィ技術と現像処理等の所定の工程を経て形成される。その後、レジストマスク３４をマスクとして、ＳｉＯ２膜のエッチングを行う。これにより、図９に示すように、ＷＳｉ膜２２ａ上に、ＳｉＯ２膜からなるハードマスク３２が形成される（ステップＳ３０）。
【００４２】
次に、このハードマスク３２を用いて、ＷＳｉ膜２２ａのエッチングを行い（ステップＳ３２）、更に、ＣＧ電極用Poly-Si膜２０ａのエッチングを行う（ステップＳ３４）。ここで、最終的には不要となる部分のＣＧ電極用Poly-Si膜２０ａのうち、ＦＧ電極４上に位置する部分については、完全に除去するようにエッチングを行い、この部分のＣＧ電極用Poly-Si膜２０ａが完全にエッチングされた時点で、エッチングを終了する。すなわち、ここで、完全にエッチングされるＣＧ電極用Poly-Si膜２０ａの膜厚は、ＦＧ電極用Poly-Si膜４ａ上部に位置する部分の膜厚である。従って、ＣＧ電極用Poly-Si膜２０ａの膜厚が厚い部分、すなわち、ＦＧ電極用Poly-Si膜４ａが形成されていない、ＡＧ電極２上に位置する部分においては、ハードマスク３２が形成されていない部分であっても、完全にエッチングされずに、残存した状態となる。従って、図１０（ｃ）に示すように、最終的に、ＣＧ電極６を形成しない不要な部分のPoly-Si膜２０ａのうち、ＦＧ電極用Poly-Si膜４ａが堆積されていないＡＧ電極２上部の部分は、完全にエッチングされず、残存した状態となっている。残存させる膜厚は、例えば、約１００nm程度とする。このように、ＣＧ電極用Poly-Si膜２０ａのエッチング膜厚の厚い部分は、この段階では、途中でエッチングをストップし、完全には除去しない状態とする。従って、この実施の形態のようにＯＮＯ膜１８が薄い場合にも、先にエッチングが終了するＦＧ用Poly-Si膜４ａ上で、ＯＮＯ膜１８がエッチングされてしまうのを防ぐことができる。
【００４３】
次に、図１１に示すように、ＯＮＯ膜１８を除去する（ステップＳ３６）。ここでは、実際にＦＧ電極４が形成される部分表面上以外の、ＦＧ電極用Poly-Si膜４ａ上のＯＮＯ膜１８を除去する。すなわち、このエッチングでは、ＷＳｉ膜２２ａとＡＧ電極２上に残存するＣＧ電極用Poly-Si膜２０ａがマスクとして用いられ、ＣＧ電極６と重ならないＦＧ電極用Poly-Si膜４ａ上のＯＮＯ膜１８が除去される。従って、ＯＮＯ膜１８除去において、ＡＧ電極２上のＳｉＮ膜１４がエッチングされるのを抑えることができる。
【００４４】
次に、ＦＧ電極用Poly-Si膜４ａのエッチングを行う（ステップＳ３８）。ここでは、ＯＮＯ膜１８が除去され、表面が露出する部分のＦＧ電極用Poly-Si膜４ａがエッチングされる。これにより、ＣＧ電極６と重ならない部分のＦＧ電極用Poly-Si膜４ａがエッチングされ、ＦＧ電極４の形状にパターニングされる。
【００４５】
また、このとき、同時に、ＡＧ電極４上に残った、ＣＧ電極用Poly-Si膜２０ａの不要部分も除去される。ここで、ＣＧ電極用Poly-Si膜２０ａのエッチングが、ＦＧ電極用Poly-Si膜４ａのエッチングよりも先に終了し、ＡＧ電極２上のＳｉＮ膜１４が露出する。しかし、ＦＧ電極用Poly-Si膜４ａとＣＧ電極用Poly-Si膜２０ａのエッチング膜厚差が小さくなるように、ＣＧ電極用Poly-Si膜２０ａをＳｉＮ膜１４上に残存させてある。これにより、エッチングにおいて、ＳｉＮ膜１４がエッチング液に晒される時間は短くすることができる。また、Poly-Siと、ＳｉＮとのエッチング選択比は、比較的大きい。従って、ＳｉＮ膜１４のエッチングが進むことによる、ＡＧ電極２表面の露出を抑えることができる。従って、ＦＧ電極４のエッチング時におけるＡＧ電極２の断線を抑えつつ、ＦＧ電極４のエッチングを確実に終えることができる。
以上のようにして、図１に示すようなフラッシュメモリが形成される。
【００４６】
以上説明したように、実施の形態１においては、ＦＧ電極用Poly-Si膜４ａエッチングの際に、ＡＧ電極２上には、ＣＧ電極用Poly-Si膜２０ａがある程度の膜厚で残存した状態となっている。従って、ＦＧ電極用Poly-Si膜４ａのエッチングにおいて、ＡＧ電極２上のＳｉＮ膜１４は、残存するＣＧ電極用Poly-Si膜２０ａにより、ある程度の時間保護された状態となる。これにより、このエッチングの際に、ＳｉＮ膜１４が、長時間エッチングに晒されるのを抑えることができ、ＳｉＮ膜１４が完全にエッチングされることにより、ＡＧ電極２までエッチングされるのを抑えることができる。従って、ＡＧ電極２に対するＦＧ電極４の高さが十分に高く、ＣＧ電極６とＦＧ電極４との接触面積を大きくとったフラッシュメモリを製造する場合にも、ＡＧ電極２の断線を抑えることができ、デバイス特性の良好なフラッシュメモリを製造することができる。
【００４７】
なお、実施の形態においては、ＣＧ電極用Poly-Si膜２０ａを残存させて、これを、ＦＧ電極形成のためのエッチング時のＡＧ電極２（あるいは、ＳｉＮ膜１４）の保護膜とする場合について説明した。しかし、この発明においてはこれに限るものではなく、ＣＧ電極用Poly-Si膜２０ａは完全にエッチングし、その後、エッチング用のマスクとして、ＦＧ電極４間に形成されるＡＧ電極２上の溝（すなわち、実施の形態１では、ＣＧ用Poly-Si膜２０ａが残存する部分）に、有機膜を堆積して、これを保護膜として、ＡＧ電極２の断線を防ぐものであってもよい。このような有機膜としては、例えば、レジスト等が考えられる。
【００４８】
また、ＦＧ電極４とＣＧ電極６との絶縁膜として、ＯＮＯ膜１８を用いる場合について説明した。ＯＮＯ膜１８は、比較的薄い膜で確実にＦＧ電極４とＣＧ電極６との絶縁する膜として有効な膜である。しかし、この発明において、絶縁膜はこれに限るものではなく、同様の機能を有するものであれば他の絶縁膜を用いたものであっても良い。
【００４９】
なお、以上において、この発明はフラッシュメモリを有する半導体装置として説明したが、例えば、以下のように、この発明の半導体装置の製造方法により製造された半導体装置自体の発明として捉えることもできる。
すなわち、この半導体装置は、それぞれ、２以上の第１、第２、第３電極を有する。第１電極は、半導体基板表面に形成され、第３電極は、第１電極とほぼ垂直に交わる方向に形成される。第２電極は、第１電極のうち、互い隣接する第１電極の間に挟まれ、かつ、複数の第３電極が上部に重なる位置に形成される。また、第２、第３電極は、絶縁膜により絶縁されている。そして、この発明の半導体装置の製造方法により製造されるため、第２、第３電極を絶縁する絶縁膜は比較的薄く、また、このように絶縁膜が薄い場合にも、第１の電極においては、エッチングによる断線が抑えられた状態となっている。
【００５０】
また、この実施の形態において、例えば、ＡＧ電極２、ＦＧ電極４、ＣＧ電極６は、それぞれ、この発明の「第１電極」、「第２電極」、「第３電極」に該当する。また、例えば、この実施の形態におけるＡＧ電極用Poly-Si膜は、この発明の「第１導電膜」に該当し、ＦＧ電極用Poly-Si膜４ａは、この発明の「第２導電膜」に該当し、ＣＧ電極用Poly-Si膜２０ａ及びＷＳｉ膜２２ａは、この発明の「第３導電膜」に該当する。また、ＯＮＯ膜１８は、例えば、この発明の「絶縁膜」に該当し、ＳｉＮ膜１４は、例えば、この発明の「キャップ膜」に該当する。
【００５１】
また、例えば、この実施の形態において、ステップＳ２〜Ｓ１０を実行することにより、この発明の「第１電極形成工程」が実行され、ステップＳ１４〜Ｓ１８を実行することにより、「第２導電膜形成工程」が実行され、ステップＳ２０を実行することにより、「絶縁膜形成工程」が実行され、ステップＳ２２〜Ｓ２４を実行することにより「第３導電膜形成工程」が実行され、ステップＳ３２〜Ｓ３４を実行することにより、「第３電極形成工程」が実行され、ステップＳ３６を実行することにより、「絶縁膜除去工程」が実行され、ステップＳ３８を実行することにより「第２電極形成工程が実行される。
【図面の簡単な説明】
【００５２】
【図１】この発明の実施の形態１における半導体装置のフラッシュメモリの構造を説明するための上面模式図である。
【図２】この発明の実施の形態１における半導体装置のフラッシュメモリの構造を説明するための断面模式図である。
【図３】この発明の実施の形態１における半導体装置のフラッシュメモリの製造方法を説明するためのフロー図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
【００５３】
２  ＡＧ電極、  ４  ＦＧ電極、  ４ａ  ＦＧ電極用Poly-Si膜、  ６  ＣＧ電極、  １０  基板、  １２  絶縁膜、  １４  ＳｉＮ膜、  １６、１６ａ  ＳｉＯ２膜、  １８  ＯＮＯ膜、  ２０  Poly-Si膜、  ２０ａ  ＣＧ電極用Poly-Si膜、  ２２、２２ａ  ＷＳｉ膜、  ３０  ＳｉＯ２膜、  ３２  ハードマスク、  ３４  レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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