(57)【要約】【課題】マルチビット不揮発性メモリ素子、その動作方法及び製造方法を提供する。【解決手段】半導体基板に形成されたチャンネル領域、チャンネル領域とショットキーコンタクトをなしているソース及びドレイン、チャンネル領域の一部分上に形成された中央ゲート電極、中央ゲート電極の外側のチャンネル領域に形成された第１及び第２側壁ゲート電極、及びチャンネル領域と側壁ゲート電極との間に形成された第１及び第２ストレージノードを備えるマルチビット不揮発性メモリ素子。【選択図】図２
2006148125.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたチャンネル領域と、
前記チャンネル領域の一方向の両端の半導体基板に形成されており、前記チャンネル領域とショットキーコンタクトをなしているソース及びドレインと、
前記チャンネル領域の一部分上に形成された中央ゲート電極と、
前記中央ゲート電極の外側の前記チャンネル領域上に前記中央ゲート電極と平行に形成された第１及び第２側壁ゲート電極と、
前記中央ゲート電極の外側のチャンネル領域と前記第１及び第２側壁ゲート電極との間にそれぞれ対応して形成された第１及び第２ストレージノードと、を備えることを特徴とするマルチビット不揮発性メモリ素子。
【請求項２】
前記ソース及びドレインは、金属シリサイドで形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
【請求項３】
前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、タングステンシリサイド、ニッケルシリサイドまたは白金シリサイドのうち選択された何れか一つであることを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子。
【請求項４】
前記チャンネル領域は、ｎ型またはｐ型不純物でドーピングされていることを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子。
【請求項５】
前記ストレージノードは、窒化膜で形成されたことを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子。
【請求項６】
前記ストレージノードと前記チャンネル領域との間には、第１絶縁膜が形成されており、前記ストレージノードと前記側壁ゲート電極との間には、第２絶縁膜が形成されていることを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子。
【請求項７】
前記第１絶縁膜及び第２絶縁膜は、シリコン酸化膜であることを特徴とする請求項６に記載のマルチビット不揮発性メモリ素子。
【請求項８】
前記中央ゲート電極と前記チャンネルとの間には、第３絶縁膜がさらに含まれていることを特徴とする請求項６に記載のマルチビット不揮発性メモリ素子。
【請求項９】
前記中央ゲート電極の外側と前記側壁ゲート電極との間には、第４絶縁膜がさらに含まれていることを特徴とする請求項８に記載のマルチビット不揮発性メモリ素子。
【請求項１０】
前記第４絶縁膜は、シリコン窒化膜を含むことを特徴とする請求項９に記載のマルチビット不揮発性メモリ素子。
【請求項１１】
前記第４絶縁膜は、前記シリコン窒化膜の両側にシリコン酸化膜をさらに含むことを特徴とする請求項１０に記載のマルチビット不揮発性メモリ素子。
【請求項１２】
前記側壁ゲート電極は、ポリシリコンを含むことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
【請求項１３】
前記中央ゲート電極は、ポリシリコンを含むことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
【請求項１４】
半導体基板に形成されたチャンネル領域と、
前記チャンネル領域の一方向の両端の半導体基板に金属シリサイドで形成されたソース及びドレインと、
前記チャンネル領域の一部分上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された中央ゲート電極と、
前記中央ゲート電極の外側の前記チャンネル領域上に前記中央ゲート電極と平行に形成された第１及び第２側壁ゲート電極と、
前記側壁ゲート電極と前記中央ゲート電極との間に形成された第２絶縁膜と、
前記側壁ゲート電極と前記チャンネルとの間にそれぞれ対応して形成された第１及び第２ストレージノードと、
前記ストレージノードと前記側壁ゲート電極との間に形成された第３絶縁膜と、
前記ストレージノードと前記チャンネルとの間に形成された第４絶縁膜と、を含むことを特徴とするマルチビット不揮発性メモリ素子。
【請求項１５】
前記ストレージノードは、シリコン窒化膜で形成されたことを特徴とする請求項１４に記載のマルチビット不揮発性メモリ素子。
【請求項１６】
前記絶縁膜は、シリコン酸化膜で形成されたことを特徴とする請求項１４に記載のマルチビット不揮発性メモリ素子。
【請求項１７】
前記チャンネル領域は、ｎ型またはｐ型不純物でドーピングされたことを特徴とする請求項１４に記載のマルチビット不揮発性メモリ素子。
【請求項１８】
請求項１のマルチビット不揮発性メモリ素子を利用したものであって、
前記第１及び第２側壁ゲート電極を第１及び第２ワードラインとし、前記ソース及びドレインを接地として選択して、一つ以上の前記ワードラインに選択的にプログラム電圧を印加することによって、前記選択されたワードラインに対応するストレージノードに電荷を保存することを特徴とするマルチビット不揮発性メモリ素子のプログラム方法。
【請求項１９】
前記中央ゲート電極は、接地させることを特徴とする請求項１８に記載のマルチビット不揮発性メモリ素子のプログラム方法。
【請求項２０】
前記チャンネル領域は、ｎ型不純物でドーピングされ、前記プログラム電圧は、正の電圧であることを特徴とする請求項１８に記載のマルチビット不揮発性メモリ素子のプログラム方法。
【請求項２１】
前記チャンネル領域は、ｐ型不純物でドーピングされ、前記プログラム電圧は、負の電圧であることを特徴とする請求項１８に記載のマルチビットメモリ素子のプログラム方法。
【請求項２２】
請求項１のマルチビット不揮発性メモリ素子を利用したものであって、
前記第１及び第２側壁ゲート電極を第１及び第２ワードラインらとし、前記ソース及びドレインを接地として選択して、一つ以上の前記ワードラインに選択的に消去電圧を印加することによって、前記選択されたワードラインに対応するストレージノードにある電荷を消去することを特徴とするマルチビット不揮発性メモリ素子の消去方法。
【請求項２３】
前記中央ゲート電極は、接地させることを特徴とする請求項２２に記載のマルチビット不揮発性メモリ素子の消去方法。
【請求項２４】
前記チャンネル領域は、ｎ型不純物でドーピングされ、前記消去電圧は、負の電圧であることを特徴とする請求項２２に記載のマルチビット不揮発性メモリ素子の消去方法。
【請求項２５】
前記チャンネル領域は、ｐ型不純物でドーピングされ、前記消去電圧は、正の電圧であることを特徴とする請求項２２に記載のマルチビット不揮発性メモリ素子の消去方法。
【請求項２６】
請求項１のマルチビット不揮発性メモリ素子を利用したものであって、
前記中央ゲート電極を選択してターンオン電圧を印加し、前記ドレインとソースとの間に交互に反対方向の電圧を印加して電流の量及び方向を読取ることによって、前記ストレージノードに電荷が格納されているか否かを決定することを特徴とするマルチビット不揮発性メモリ素子の読取り方法。
【請求項２７】
前記側壁ゲート電極は、接地させることを特徴とする請求項２６に記載のマルチビット不揮発性メモリ素子の読取り方法。
【請求項２８】
前記チャンネル領域は、ｎ型不純物でドーピングされ、前記ターンオン電圧は、正の電圧であることを特徴とする請求項２６に記載のマルチビット不揮発性メモリ素子の読取り方法。
【請求項２９】
前記チャンネル領域は、ｐ型不純物でドーピングされ、前記ターンオン電圧は、負の電圧であることを特徴とする請求項２６に記載のマルチビット不揮発性メモリ素子の読取り方法。
【請求項３０】
半導体基板に不純物を注入してチャンネル領域を形成する工程と、
前記チャンネル領域の一部分上に第１絶縁層を形成する工程と、
前記第１絶縁層上に中央ゲート電極膜を形成する工程と、
前記中央ゲート電極膜及び第１絶縁層をパターニングして第１絶縁膜及び中央ゲート電極を形成する工程と、
前記中央ゲート電極が形成された結果物上に第２絶縁層を形成する工程と、
前記第２絶縁層上にストレージノード膜を形成する工程と、
前記ストレージノード膜上に第３絶縁層を形成する工程と、
前記第３絶縁層上に側壁ゲート電極膜を形成する工程と、
前記側壁ゲート電極膜、前記第３絶縁層、前記ストレージノード膜及び前記第２絶縁層を順に異方性エッチングして、前記中央ゲート電極の両側にそれぞれ第１及び第２側壁ゲート電極を形成する工程と、
前記側壁ゲート電極の外側の前記チャンネル領域に金属シリサイドを形成してそれぞれソース及びドレインを形成する工程と、を含むことを特徴とするマルチビット不揮発性メモリ素子の製造方法。
【請求項３１】
前記絶縁層は、シリコン酸化膜で形成することを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項３２】
前記ストレージノード膜は、シリコン窒化膜で形成することを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項３３】
前記側壁ゲート電極膜は、ポリシリコンを含んで形成することを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項３４】
前記金属シリサイドの形成は、金属膜を形成する工程、熱処理工程及び選択的な湿式エッチング工程を含んで行うことを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子の製造方法。
【請求項３５】
前記金属膜は、チタン膜、コバルト膜、タングステン膜、ニッケル膜または白金膜のうち選択された何れか一つであることを特徴とする請求項３４に記載のマルチビット不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に、マルチビットで動作する不揮発性メモリ素子、その動作方法及び製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、揮発性メモリと不揮発性メモリとに大別される。コンピュータのような装置は、データをハードディスクに保管し、電源がオンとなっている間に速いデータ処理のために揮発性メモリ、例えば、ＤＲＡＭを使用してきた。
【０００３】
しかし、最近、携帯電話またはデジタルカメラ市場の拡大によって、従来のコンピュータで使われるＤＲＡＭとは違って、速い処理速度を有しつつも電源の遮断に関係なく、それら内にデータを保存しうる不揮発性メモリの需要が増加しつつある。
【０００４】
このような不揮発性メモリ素子の一つとして、電荷を保存するために、ストレージノード構造を有するフラッシュメモリが広く使われている。このようなフラッシュメモリとしては、ストレージノードによってフローティングゲート型と酸化膜／窒化膜／酸化膜（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ：ＯＮＯ）構造のＳＯＮＯＳ型とがある。
【０００５】
以下、図面を参照して、従来のＳＯＮＯＳ型不揮発性メモリ素子について説明する。
【０００６】
図１は、従来のＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【０００７】
図１を参照すれば、従来のＳＯＮＯＳ型不揮発性メモリ素子１００は、窒化膜１２０をストレージノードとして利用する。ここで、ストレージノードの窒化膜１２０と半導体基板１０５との間には、電荷のトンネリングまたはホットキャリア注入のための酸化膜１１５が形成されている。
【０００８】
また、窒化膜１２０と制御ゲート電極１３０との間には、ブロッキング絶縁膜、一例としてシリコン酸化膜１２５が形成されている。これにより、ストレージノードの窒化膜１２０は、半導体基板１０５及び制御ゲート電極１３０と酸化膜１１５，１２５とによって分離される。したがって、一度窒化膜１２０に保存された電荷は、電源がオフになっても、消去されずに保存されうる。
【０００９】
このような構造で、窒化膜１２０に電子を保存するプログラム方法は、制御ゲート電極１３０にプログラム電圧を印加する方法で行う。これにより、ソース／ドレイン部１１０で加速された電子がエネルギーを得て窒化膜１２０に注入される。このような方法をホットキャリア注入法という。
【００１０】
または、制御ゲート電極１３０に印加された電圧によって、半導体基板１０５の電子がトンネリングによって窒化膜１２０に注入されることもある。
【００１１】
一方、窒化膜１２０に保存された電子を消去する方法は、制御ゲート電極１３０に負の電圧を印加するか、または半導体基板１０５に正の電圧を印加することによって行える。この時には、トンネリングによって窒化膜１２０に保存された電子が消去される。
【００１２】
最近には、窒化膜１２０に保存された電子が固着される現象と、ホットキャリア注入法を利用する場合に電界の方向によって窒化膜１２０の他の方向に電子が保存される現象とを利用したマルチビットＳＯＮＯＳ型不揮発性メモリ素子が研究されている。
【００１３】
しかし、このように一つの窒化膜１２０を利用したマルチビット動作は、ゲート長が短くなるほど保存された二つの電荷が区分されないという問題点がある。また、保存された電荷の動きを全く排除できないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする技術的課題は、信頼性あるマルチビットで動作する不揮発性メモリ素子を提供することである。
【００１５】
本発明が解決しようとする他の技術的課題は、前記マルチビット不揮発性メモリ素子のマルチビット動作方法を提供することである。
【００１６】
本発明が解決しようとするさらに他の技術的課題は、前記マルチビット揮発性メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
前記課題を達成するための本発明の一態様によれば、半導体基板に形成されたチャンネル領域と、前記チャンネル領域の一方向の両端の半導体基板に形成されており、前記チャンネル領域とショットキーコンタクトをなしているソース及びドレインと、前記チャンネル領域の一部分上に形成された中央ゲート電極と、前記中央ゲート電極の外側の前記チャンネル領域上に前記中央ゲート電極と平行に形成された第１及び第２側壁ゲート電極と、前記中央ゲート電極の外側のチャンネル領域と前記第１及び第２側壁ゲート電極との間にそれぞれ対応して形成された第１及び第２ストレージノードと、を備えるマルチビット不揮発性メモリ素子が提供される。
【００１８】
ここで、前記ソース及びドレインは、金属シリサイドで形成されたことが望ましい。さらに、前記ストレージノードは、窒化膜で形成されたことがさらに望ましい。また、前記ストレージノードと前記チャンネル領域との間には、第１絶縁膜が形成されており、前記ストレージノードと前記側壁ゲート電極との間には、第２絶縁膜が形成されていることが望ましい。
【００１９】
さらに、前記中央ゲート電極と前記チャンネルとの間には、第３絶縁膜がさらに含まれていることが望ましい。さらに、前記中央ゲート電極の外側と前記側壁ゲート電極との間には、第４絶縁膜がさらに含まれていることがさらに望ましい。
【００２０】
前記課題を達成するための本発明の他の態様によれば、半導体基板に形成されたチャンネル領域と、前記チャンネル領域の一方向の両端の半導体基板に金属シリサイドで形成されたソース及びドレインと、前記チャンネル領域の一部分上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された中央ゲート電極と、前記中央ゲート電極外側の前記チャンネル領域上に前記中央ゲート電極と平行に形成された第１及び第２側壁ゲート電極と、前記側壁ゲート電極と前記中央ゲート電極との間に形成された第２絶縁膜と、前記側壁ゲート電極と前記チャンネルとの間にそれぞれ対応して形成された第１及び第２ストレージノードと、前記ストレージノードと前記側壁ゲート電極との間に形成された第３絶縁膜と、前記ストレージノードと前記チャンネルとの間に形成された第４絶縁膜と、を備えるマルチビット不揮発性メモリ素子が提供される。このとき、前記ストレージノードは、シリコン窒化膜で形成されたことが望ましい。
【００２１】
前記他の課題を達成するための本発明の一態様によれば、前記マルチビット不揮発性メモリ素子を利用したものであって、前記第１及び第２側壁ゲート電極を第１及び第２ワードラインとし、前記ソース及びドレインを接地として選択して、一つ以上の前記ワードラインに選択的にプログラム電圧を印加することによって、前記選択されたワードラインに対応するストレージノードに電荷を保存するマルチビット不揮発性メモリ素子のプログラム方法が提供される。
【００２２】
ここで、前記チャンネル領域がｎ型不純物でドーピングされ、前記プログラム電圧は、正の電圧であることが望ましい。また、前記チャンネル領域がｐ型不純物でドーピングされ、前記プログラム電圧は、負の電圧であることが望ましい。
【００２３】
前記他の課題を達成するための本発明の他の態様によれば、前記マルチビット不揮発性メモリ素子を利用したものであって、前記第１及び第２側壁ゲート電極を第１及び第２ワードラインとし、前記ソース及びドレインを接地として選択して、一つ以上の前記ワードラインに選択的に消去電圧を印加することによって、前記選択されたワードラインに対応するストレージノードにある電荷を消去するマルチビット不揮発性メモリ素子の消去方法が提供される。
【００２４】
前記他の課題を達成するための本発明のさらに他の態様によれば、前記マルチビット不揮発性メモリ素子を利用したものであって、前記中央ゲート電極を選択してターンオン電圧を印加し、前記ドレインとソースとの間に交互に反対方向の電圧を印加して電流の量及び方向を読取ることによって、前記ストレージノードに電荷が格納されているか否かを決定することを特徴とするマルチビット不揮発性メモリ素子の読取り方法が提供される。
【００２５】
このとき、前記チャンネル領域がｎ型不純物でドーピングされ、前記ターンオン電圧は、正の電圧であることが望ましい。また、前記チャンネル領域がｐ型不純物でドーピングされ、前記ターンオン電圧は、負の電圧であることが望ましい。
【００２６】
前記さらに他の課題を達成するための本発明の態様によれば、半導体基板に不純物を注入してチャンネル領域を形成する工程と、前記チャンネル領域の一部分上に第１絶縁層を形成する工程と、前記第１絶縁層上に中央ゲート電極膜を形成する工程と、前記中央ゲート電極膜及び第１絶縁層をパターニングして第１絶縁膜及び中央ゲート電極を形成する工程と、前記中央ゲート電極が形成された結果物上に第２絶縁層を形成する工程と、前記第２絶縁層上にストレージノード膜を形成する工程と、前記ストレージノード膜上に第３絶縁層を形成する工程と、前記第３絶縁層上に側壁ゲート電極膜を形成する工程と、前記側壁ゲート電極膜、前記第３絶縁層、前記ストレージノード膜及び前記第２絶縁層を順次に異方性エッチングして、前記中央ゲート電極の両側にそれぞれ第１及び第２側壁ゲート電極を形成する工程と、前記側壁ゲート電極の外側の前記チャンネル領域に金属シリサイドを形成してそれぞれソース及びドレインを形成する工程と、を含むマルチビット不揮発性メモリ素子の製造方法が提供される。
【００２７】
ここで、前記金属シリサイドの形成は、金属膜を形成する工程、熱処理工程及び選択的な湿式エッチング工程を含むことが望ましい。
【発明の効果】
【００２８】
本発明によるマルチビット不揮発性メモリ素子は、プログラム及び消去が可能か相互分離された二つのストレージノードを備える。これにより、最小２ビット以上のマルチビット動作が可能になる。また、従来の一つのストレージノードを分離してプログラムを行ったことと違って、二つの分離されたストレージノードを利用することによってプログラムの信頼性を高めうる。
【００２９】
また、本発明によるマルチビット不揮発性メモリ素子のプログラム及び消去方法は、二つの分離された隔壁ゲート電極に選択的に動作電圧を印加することによって、電荷のトンネリングを利用する。そして、読出し動作は、ソース、ドレイン及びチャンネル領域のショットキー障壁の変化を利用することによって信頼性を確保できる。
【００３０】
また、本発明によるマルチビット不揮発性メモリ素子の製造方法を利用すれば、スペーサ形成法を利用して別途のパターニング工程なしに経済的な方法で側壁ゲート電極を形成できる。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものであえる。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されている。
【００３２】
図２は、本発明の実施形態によるマルチビット不揮発性メモリ素子を示す断面図である。
【００３３】
図２を参照すれば、本発明の実施形態によるマルチビット不揮発性メモリ素子２００は、相互（互いに）分離された左右一対のストレージノード２４０ａ，２４０ｂ及びそれらを制御するための左右にそれぞれ対応する一対の側壁ゲート電極２５０ａ，２５０ｂを含んでいる。ここで、ストレージノード２４０ａ，２４０ｂは、電荷が保存される空間となる。
【００３４】
このとき、ストレージノード２４０ａ，２４０ｂと半導体基板２０５、例えば、シリコン基板のチャンネル領域２１０の間には、トンネリング絶縁膜２３５ａ，２３５ｂが備えられている。このようなトンネリング絶縁膜２３５ａ，２３５ｂを通じてチャンネル領域２１０とストレージノード２４０ａ，２４０ｂとの間で電荷がトンネリングを通じて移動する。これにより、トンネリング絶縁膜２３５ａ，２３５ｂは、動作電圧下で電荷のトンネリングが可能になるように適切な厚さが選択されることが望ましい。
【００３５】
また、側壁ゲート電極２５０ａ，２５０ｂと対応するストレージノード２４０ａ，２４０ｂとの間にはブロッキング絶縁膜２４５ａ，２４５ｂがそれぞれ備えられている。ブロッキング絶縁膜２４５ａ，２４５ｂによって、ストレージノード２４０ａ，２４０ｂは、側壁ゲート電極２５０ａ，２５０ｂと絶縁される。
【００３６】
さらに具体的には、ストレージノード２４０ａ，２４０ｂは、シリコン窒化膜であることが望ましい。このとき、トンネリング絶縁膜２３５ａ，２３５ｂとブロッキング絶縁膜２４５ａ，２４５ｂとは、シリコン酸化膜であることがさらに望ましい。これにより、側壁ゲート電極２５０ａ，２５０ｂとチャンネル領域２１０との間の絶縁膜は、酸化膜／窒化膜／酸化膜のＯＮＯ構造となる。
【００３７】
したがって、チャンネル領域２１０から左側側壁ゲート電極２５０ａまでにして、一つの左側ＳＯＮＯＳ構造となり、チャンネル領域２１０から右側側壁ゲート電極２５０ｂまでにして、さらに一つの右側ＳＯＮＯＳ構造となる。これにより、一つのセルをなす不揮発性メモリ素子２００内に２個のＳＯＮＯＳ構造が備えられてマルチビット動作のためのメモリ構造が備えられる。このとき、チャンネル領域は、ｎ型不純物またはｐ型不純物でドーピングされうる。
【００３８】
一方、図２に示されたように、二つの側壁ゲート電極２５０ａ，２５０ｂの間には、中央ゲート電極２３０が備えられている。また、中央ゲート電極２３０とチャンネル領域２１０との間には、ゲート絶縁膜２２５が備えられている。これにより、中央ゲート電極２３０にしきい電圧以上の電圧を印加することによって、チャンネル領域２１０の中央の電流フローを制御しうる。
【００３９】
さらに具体的には、中央ゲート電極２３０は、ポリシリコンを含んで形成され、ゲート絶縁膜２２５は、シリコン酸化膜で形成されうる。さらに、二つの側壁ゲート電極２５０ａ，２５０ｂもポリシリコンを含んで形成されうる。
【００４０】
また、中央ゲート電極２３０と二つの側壁ゲート電極２５０ａ，２５０ｂとの間には、図２に示したように、トンネリング絶縁膜２３５ａ，２３５ｂ、ストレージノード２４０ａ，２４０ｂ、及びブロッキング絶縁膜２４５ａ，２４５ｂが延びてスペーサ構造になることが望ましい。
【００４１】
一方、チャンネル領域２１０の外側両端には、ソース２５５及びドレイン２６０が形成されている。このとき、ソース２５５及びドレイン２６０は、従来とは違って、チャンネル領域２１０とショットキーコンタクトを形成している。さらに具体的には、ソース２５５及びドレイン２６０は、金属シリサイドで形成されたことが望ましい。
【００４２】
このとき、金属シリサイドとしては、チタンシリサイド、コバルトシリサイド、タングステンシリサイド、ニッケルシリサイドまたは白金シリサイドのうち選択された何れか一つであることがさらに望ましい。このような金属シリサイドは、チャンネル領域２１０のシリコンとショットキーコンタクトを形成する。
【００４３】
以下では、前記マルチビット不揮発性メモリ素子２００のマルチビット動作方法を説明する。
【００４４】
図３は、本発明の実施形態によるマルチビット不揮発性メモリ素子及びその連結端子を示す断面図である。
【００４５】
図３を参照すれば、ソース２５５には、ソース電圧Ｖｓが印加され、ドレイン２６０にはドレイン電圧Ｖｄがそれぞれ印加される。また、中央ゲート電極２３０にはゲート電圧Ｖｇ、左側側壁ゲート電極２５０ａには一つの制御ゲート電圧Ｖｓｇ１、右側側壁ゲート電極２５０ｂには他の制御ゲート電圧Ｖｓｇ２が印加される。このとき、半導体基板２０５は、接地線（図示せず）で連結する。
【００４６】
このとき、チャンネル領域２１０がｎ型不純物でドーピングされた場合とｐ型不純物でドーピングされた場合とによって、動作電圧を印加する符号及び電流方向が変わる。したがって、以下では、チャンネル領域２１０がｎ型である場合とｐ型である場合とに分けて説明する。
【００４７】
表１は、ｎ型チャンネルの場合、プログラム方法を表している。
【表１】
2006148125.tif 000003
【００４８】
表１を参照すれば、Ｖｓｇ１またはＶｓｇ２にチャンネル領域（図３の２１０）に対して相対的にしきい電圧以上の正（＋）の電圧を印加することによって、選択的にストレージノード（図３の２４０ａ、２４０ｂ）に電荷を保存することによってプログラム動作を行える。
【００４９】
ここで、“１”状態は、ストレージノードがプログラムである状態を表し、“０”状態は、消去状態を表す。例えば、（１,１）状態は、二つのストレージノード２４０ａ，２４０ｂが何れもプログラム状態である場合を表す。他の例として、（１,０）状態は、左側ストレージノード２４０ａは、プログラム状態であり、右側ストレージノード２４０ｂは、消去状態を表す。特に、ｎ型チャンネルの場合には、“１”状態では、電子が保存されており、“０”状態では、ホールが保存されてもよい。
【００５０】
このとき、Ｖｇ、Ｖｓ、及びＶｄは、何れも電圧が印加されていないか、または接地状態であることが望ましい。したがって、ソース（図３の２５５）とドレイン（図３の２６０）との間に電流のフローなしに、チャンネル領域２１０の電荷、さらに具体的には、電子がチャンネル領域２１０と側壁ゲート電極２５０ａ，２５０ｂとの間に印加された電圧によって、トンネリングによってストレージノード２４０ａ，２４０ｂに移動する。
【００５１】
表２は、ｎ型チャンネル領域の場合、（０,０）状態への消去動作を表す。
【表２】
2006148125.tif 000004
【００５２】
表２を参照すれば、Ｖｓｇ１またはＶｓｇ２にチャンネル領域２１０に対して相対的にしきい電圧以上の負（−）の電圧を印加することによって、選択的にストレージノード２４０ａ，２４０ｂに保存された電荷を消去できる。
【００５３】
ここで、チャンネル領域２１０に対して相対的に側壁ゲート電極２５０ａ，２５０ｂに負の消去電圧を印加することによって、トンネリングによってストレージノード２４０ａ，２４０ｂに保存された電荷が消去される。
【００５４】
例えば、（１,０）状態を（０,０）状態に消去するためには、左側側壁ゲート電極２５０ａにのみ消去電圧を印加する。このとき、Ｖｇ、Ｖｓ、及びＶｄは、何れも電圧が印加されていないか、または接地状態であることが望ましい。
【００５５】
表３は、ｎ型チャンネルの場合、読取り動作を表す。
【表３】
2006148125.tif 000005
【００５６】
表３を参照すれば、それぞれの状態を読取るためには、Ｖｇにしきい電圧以上の正（＋）の電圧、すなわち、ターンオン電圧を印加し、ＶｓとＶｄとの間に方向を変えつつ電圧を印加する。このとき、ソース２５５とドレイン２６０との間の電流Ｉｓ,Ｉｄのフロー及び方向を読取ることによって、それぞれの状態を読取れる。このとき、Ｉｓ、及びＩｄの符号は、電流の方向を表す。このとき、Ｖｓｇ１またはＶｓｇ２には、電圧が印加されていないか、または接地されていることが望ましい。
【００５７】
表３に示したように、ソース２５５及びドレイン２６０の二方向の電流は、それぞれの状態と１対１対応する。例えば、（１,１）状態では、ＶｓまたはＶｄに正の電圧を印加しても電流が流れない。他の例として、（０,１）状態では、Ｖｓで正の電圧を印加する時には電流が流れないが、Ｖｄで正の電圧を印加すれば、ドレイン２６０からソース２５５方向に電流が流れる。
【００５８】
以下では、（１,０）状態を読取る場合を例として、図４ないし図６のエネルギーバンド図面を参照して読取り動作を説明する。他の状態の場合には、これを参照して当該技術分野の当業者が容易に理解できる。
【００５９】
このとき、左側は、ソース（図３の２５５）とチャンネル領域（図３の２１０）との間のエネルギーバンドを表し、右側は、ドレイン（図３の２６０）とチャンネル領域２１０との間のエネルギーバンドを表す。ここで、Ｅｆは、フェルミエネルギーを表し、Ｅｃは、伝導バンドエネルギー、そして、Ｅｖは、バレンスバンドエネルギーをそれぞれ表す。
【００６０】
図４は、（１,０）状態の読取る前のエネルギーバンドを示す図面である。
【００６１】
図４を参照すれば、（１,０）状態では、左側ストレージノード（図３の２４０ａ）に電子が保存されており、右側ストレージノード（図３の２４０ｂ）には、正孔が入っている状態である。
【００６２】
これにより、図４の左側に示されたように、ソース２５５と接するチャンネル領域２１０は、空乏状態になり、ショットキー障壁が高くなる。また、ドレイン２６０と接するチャンネル領域２１０は、図４の右側に示されたように、蓄積状態になり、ショットキー障壁が低くなる。このとき、Ｅｆは、保存されている電子及び正孔の量によって相対的に決定される。
【００６３】
図５は、（１,０）状態でＶｓに正の電圧が印加された場合、エネルギーバンドを表す。
【００６４】
図５を参照すれば、ソース２５５に正の電圧が印加されることによって、図４のエネルギーバンド図面が変わる。すなわち、ソース２５５に正の電圧が印加されることによって、ソース２５５とチャンネル領域２１０とのショットキー障壁が低くなる。
【００６５】
また、ドレイン２６０は、接地されているが、右側ストレージノード２４０ｂに正孔が入っていて、右側側壁ゲート電極２５０ｂにあたかも正の電圧が加えられたような効果が現れる。したがって、ドレイン２６０と接するチャンネル領域２１０は、蓄積状態になり、これにより、ショットキー障壁も低くなる。
【００６６】
このとき、中央ゲート電極（図３の２３０）には、ターンオン電圧が印加される。これにより、中央ゲート電極２３０の下側のチャンネル領域２１０は、インバージョン状態になって電流が流れる。したがって、ソース２５５／チャンネル領域２１０の接合、チャンネル領域２１０及びチャンネル領域２１０／ドレイン２６０は、何れも電流が流れうる状態になる。すなわち、表３に示されたように、電流がソース２５５からドレイン２６０方向に流れる。
【００６７】
図６は、（１,０）状態でＶｄに正の電圧が印加された場合、エネルギーバンドを表す。
【００６８】
図６を参照すれば、ドレイン２６０に正の電圧が印加されることによって、右側に示されたように、ドレイン２６０と接するチャンネル領域２１０は、蓄積状態になり、これにより、ショットキー障壁も低くなる。すなわち、ドレイン２６０／チャンネル領域２１０の接合領域を通じて電流が流れうる状態になる。
【００６９】
しかし、図６の左側に示されたように、ソース２５５は、接地されていて、図４の読取る前の状態と類似した状態となる。すなわち、左側ストレージノード２４０ａに電子が保存されていて、チャンネル領域２１０が空乏状態となり、これにより、ショットキー障壁も高くなっている。したがって、ソース２５５／チャンネル領域２１０の接合領域は、電流が流れない状態になる。
【００７０】
このとき、中央ゲート電極２３０にしきい電圧が印加されて、その下側のチャンネル領域２１０がインバージョンされて電流が流れうる状態になる。しかし、ソース２５５／チャンネル領域２１０は、電流が流れられない状態であるので、結局、表３に示されたように、ソース２５５とドレイン２６０との間には電流が流れない。
【００７１】
以上では、（１,０）状態を例として読取り動作を詳細に説明した。したがって、その他の状態についても、同じ原理で、当該技術分野の当業者が、表３及び図４ないし図６を参照して容易に実施できる。
【００７２】
一方、チャンネル領域（図３の２１０）がｐ型である場合についても、前述した表３及び図４ないし図６のｎ型である場合を参照して、当該技術分野の当業者が容易に実施できる。このとき、ｐ型の場合は、ｎ型の場合と符号が何れも逆に変わる。
【００７３】
さらに具体的には、ｐ型チャンネルの場合、プログラム動作時には、表３の正の電圧が何れも負の電圧に変わる。すなわち、プログラムしようとする側壁ゲート電極（図３の２５０ａ、２５０ｂ）に、チャンネル領域（図３の２１０）に対して相対的に負の電圧を印加する。
【００７４】
また、ｐ型チャンネルの場合、消去動作時には、表４の負の電圧が何れも正の電圧に変わる。すなわち、消去しようとする側壁ゲート電極２５０ａ，２５０ｂに、チャンネル領域２１０に対して相対的に正の電圧を印加する。
【００７５】
同様に、ｐ型チャンネルの場合、読取り動作は、表６を参照できる。このとき、中央ゲート電極（図３の２３０）には、何れもしきい電圧以上の負の電圧、すなわち、ターンオン電圧が印加される。また、選択されるソース２５５及びドレイン２６０にも、正の電圧の代わりに負の電圧を印加する。これにより、ソース２５５とドレイン２６０との間に流れる電流の方向も逆になる。
【００７６】
前述したように、本発明によるマルチビット不揮発性メモリ素子２００を利用すれば、二つのストレージノード２４０ａ，２４０ｂにそれぞれプログラム及び消去が可能である。したがって、一つのセルを形成するマルチビット不揮発性メモリ素子２００のみでも最小２ビット以上のマルチビット動作が可能になる。
【００７７】
また、本発明によるマルチビット不揮発性メモリ素子２００は、ソース２５５とドレイン２６０との間に電圧を印加することによって、ショットキー障壁を変化させることによって安定した読取り動作が可能である。このとき、中央ゲート電極２３０を選択してターンオンさせることによって、アレイセルで一つの列または行のセルを選択することも可能になる。
【００７８】
図７ないし図１２は、本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【００７９】
図７を参照すれば、半導体基板３０５にイオン注入を行ってチャンネル領域３１０を形成する。次いで、図８を参照すれば、チャンネル領域３１０上にゲート絶縁層３２５’及び中央ゲート電極膜３３０’を形成する。このとき、ゲート絶縁層３２５’は、シリコン酸化膜で形成することが望ましい。このようなシリコン酸化膜は、半導体基板３０５のシリコンを酸化させて形成できる。また、中央ゲート電極膜３３０’は、ポリシリコンまたはポリシリコンを含む複合層で形成することが望ましい。
【００８０】
次いで、図９を参照すれば、中央ゲート電極膜３３０’及びゲート絶縁層３２５’をパターニングして中央ゲート電極３３０及びゲート絶縁膜３２５を形成する。このようなパターニング工程は、フォトリソグラフィ及びエッチングを利用して行える。
【００８１】
次いで、図１０を参照すれば、中央ゲート電極３３０が形成された結果物上にトンネリング絶縁層３３５、ストレージノード膜３４０、ブロッキング絶縁層３４５及び側壁ゲート電極膜３５０を順次に形成する。このとき、トンネリング絶縁層３３５及びブロッキング絶縁層３４５は、シリコン酸化膜で形成することが望ましい。
【００８２】
また、ストレージノード膜３４０は、シリコン窒化膜で形成することが望ましい。このようなシリコン酸化膜及びシリコン窒化膜は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で形成できる。そして、側壁ゲート電極膜３５０は、ポリシリコンまたはポリシリコンを含む複合層で形成することが望ましい。
【００８３】
次いで、図１１を参照すれば、側壁ゲート電極膜３５０、ブロッキング絶縁層３４５、ストレージノード膜３４０及びトンネリング絶縁層３３５を順次に異方性エッチングする。これにより、中央ゲート電極３３０の側壁にスペーサ状の側壁ゲート電極３５０ａ，３５０ｂが形成される。したがって、高コストのパターニング工程なしに側壁ゲート電極３５０ａ，３５０ｂの形成が可能になる。
【００８４】
このとき、左側側壁ゲート電極３５０ａと中央ゲート電極３３０との間及び左側側壁ゲート電極３５０ａとチャンネル領域３１０との間には、ブロッキング絶縁膜３４５ａ、ストレージノード３４０ａ、及びトンネリング絶縁膜３３５ａが介在される。
【００８５】
同様に、右側側壁ゲート電極３５０ｂと中央ゲート電極３３０との間及び右側側壁ゲート電極３５０ｂとチャンネル領域３１０との間には、ブロッキング絶縁膜３４５ｂ、ストレージノード３４０ｂ、及びトンネリング絶縁膜３３５ｂが介在される。
【００８６】
次いで、図１２を参照すれば、チャンネル領域３１０の両端にソース３５５及びドレイン３６０を形成する。このとき、ソース３５５及びドレイン３６０は、金属シリサイドで形成することが望ましい。
【００８７】
金属シリサイドの形成工程は、金属膜形成工程、熱処理工程及び選択的な湿式エッチング工程を含んで行える。このとき、金属膜は、チタン膜、コバルト膜、タングステン膜、ニッケル膜、または白金膜のうち選択された何れか一つでありうる。また、金属膜の種類によって、湿式エッチング後に他の熱処理工程をさらに含むこともある。
【００８８】
以後、該当技術分野で自明な方法によって配線工程を含む。これにより、マルチビット不揮発性メモリ素子の製造が完了する。
【００８９】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組合わせて実施するなど、色々な多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００９０】
本発明は、半導体メモリ素子、特にマルチビット不揮発性メモリ素子に関連した技術分野に適用可能である。
【図面の簡単な説明】
【００９１】
【図１】従来のＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【図２】本発明の実施形態によるマルチビット不揮発性メモリ素子を示す断面図である。
【図３】本発明の実施形態によるマルチビット不揮発性メモリ素子及びその連結端子を示す断面図である。
【図４】本発明の実施形態によるマルチビット不揮発性メモリ素子の読取り動作を説明するためのエネルギーバンドを示す図面である。
【図５】本発明の実施形態によるマルチビット不揮発性メモリ素子の読取り動作を説明するためのエネルギーバンドを示す図面である。
【図６】本発明の実施形態によるマルチビット不揮発性メモリ素子の読取り動作を説明するためのエネルギーバンドを示す図面である。
【図７】本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【図８】本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【図１２】本発明の実施形態によるマルチビット不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００９２】
２００    マルチビット不揮発性メモリ素子
２０５    半導体基板
２１０    チャンネル領域
２２５    ゲート絶縁膜
２３０    中央ゲート電極
２３５ａ，２３５ｂ    トンネリング絶縁膜
２４０ａ，２４０ｂ    ストレージノード
２４５ａ，２４５ｂ    ブロッキング絶縁膜
２５０ａ，２５０ｂ    側壁ゲート電極
２５５    ソース
２６０    ドレイン
【図１】
2006148125.tif 000006
【図２】
2006148125.tif 000007
【図３】
2006148125.tif 000008
【図４】
2006148125.tif 000009
【図５】
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【図６】
2006148125.tif 000011
【図７】
2006148125.tif 000012
【図８】
2006148125.tif 000013
【図９】
2006148125.tif 000014
【図１０】
2006148125.tif 000015
【図１１】
2006148125.tif 000016
【図１２】
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