(57)【要約】【課題】複数のバスマスタが共有バスに接続される構成において、バス競合が生じない構造のバスシステムを比較的簡単な構成で得る。【解決手段】バスマスタＭ１〜Ｍ４は電流源Ｃ１１〜Ｃ１４を有しており、電流源Ｃ１１〜Ｃ１４は論理値“０”，“１”に対応した電流量の電流をバスマスタ共有バス１０（３０，２０）上に供給する。バススレーブＳ１〜Ｓ４は電流検出部Ｒ２１〜Ｒ２４を有しており、電流検出部Ｒ２１〜Ｒ２４は測定電流に基づきバススレーブ共有バス２０上の電流値を検出する。そして、バスマスタＭ１〜Ｍ４の出力論理値“０”，“１”に対応する出力電流量（論理対応電流値）の関係（第１種の論理電流関係）は、バスマスタ共有バス１０（バススレーブ共有バス２０）上の電流値、すなわち、第１種の論理対応電流値総和からバスマスタＭ１〜Ｍ４それぞれの出力論理値が認識可能な関係を有している。【選択図】図１
2006148511.tif 000002
【特許請求の範囲】
【請求項１】
複数のバスマスタと、
複数のバススレーブと、
前記複数のバスマスタ及び複数のバススレーブ間で共有される少なくとも１ビット構成の共有信号線を有する共有バスとを備え、
前記複数のバスマスタはそれぞれ前記共有信号線上に出力電流を出力する電流出力部を有し、前記複数のバスマスタから出力される複数の出力電流はそれぞれ、第１種の論理電流関係に基づき出力論理値に対応した論理対応電流値に設定され、前記第１種の論理電流関係は、前記複数のバスマスタにおける複数の出力電流の総和である第１種の論理対応電流値総和から前記複数のバスマスタそれぞれの出力論理値が認識可能な関係を有し、
前記複数のバススレーブはそれぞれ、前記共有信号線に電気的に接続される電流測定線を介して測定される測定電流に基づき前記共有信号線上の電流値を検出可能な電流検出部を有する、
バスシステム。
【請求項２】
請求項１記載のバスシステムであって、
前記複数のバススレーブはそれぞれ前記共有信号線上に出力電流を出力する電流出力部を有し、前記複数のバススレーブから出力される複数の出力電流はそれぞれ、第２種の論理電流関係に基づき出力論理値に対応した論理対応電流値に設定され、前記第２種の論理電流関係は、前記複数のバススレーブにおける複数の出力電流の総和である第２種の論理対応電流値総和から前記複数のバススレーブそれぞれの出力論理値が認識可能な関係を有し、
前記複数のバスマスタはそれぞれ、前記共有信号線に電気的に接続される電流測定線を介して測定される測定電流に基づき前記共有信号線上の電流値を検出可能な電流検出部を有する、
バスシステム。
【請求項３】
請求項２記載のバスシステムであって、
前記第１種及び第２種の論理関係は、前記バスマスタにおける複数の出力電流及び前記複数のバススレーブにおける複数の出力電流の総和であるマスタスレーブ論理対応電流値総和から前記複数のバスマスタ及び前記複数のバススレーブそれぞれの出力論理値が認識可能な関係をさらに有する、
バスシステム。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載のバスシステムであって、
前記共有信号線はアドレスバス及びデータバスを含む、
バスシステム。
【請求項５】
請求項４記載のバスシステムであって、
前記共有信号線はさらに共有制御線を含み、
前記複数のバスマスタから前記共有制御線上に出力される複数の出力電流はそれぞれ、接続電流関係に基づき、前記複数のバスマスタのいずれかと複数のバススレーブのいずれかとの接続関係であるマスタスレーブ接続関係に対応した接続対応電流値に設定され、
前記接続電流関係は、前記複数のバスマスタにおける前記共有制御線上への複数の出力電流の総和である接続電流値総和から前記マスタスレーブ接続関係が認識可能な関係を有する、
バスシステム。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載のバスシステムであって、
前記複数のバスマスタそれぞれの電流出力部は、３値以上の出力論理値に対応した論理対応電流値の出力電流を前記共有信号線上に出力する、
バスシステム。
【請求項７】
請求項２あるいは請求項３に記載のバスシステムであって、
前記複数のバスマスタはそれぞれ前記測定電流に基づき前記共有信号線上の電流値を監視するバススヌープ部を有する、
バスシステム。
【請求項８】
請求項１ないし請求項７のうち、いずれか１項に記載のバスシステムであって、
前記共有信号線は同一ビット情報に対応して第１及び第２のビット信号線を有し、
前記第１種の論理電流関係は互いに異なる第１及び第２ビット用論理電流関係を含み、
前記電流測定線は第１及び第２のビット用電流測定線を含み、
前記複数のバスマスタはそれぞれ、前記第１ビット用論理電流関係に基づき出力論理値に対応した論理対応電流値の出力電流を前記第１のビット信号線に出力するとともに、前記第２の論理電流関係に基づき出力論理値に対応する論理対応電流値の出力電流を前記第２のビット信号線に出力し、
前記複数のバススレーブそれぞれの前記電流検出部は、前記第１及び第２のビット信号線に電気的に接続される前記第１及び第２のビット用電流測定線を介して測定される第１及び第２の測定電流に基づき第１及び第２のビット信号線上の電流値が検出可能である、
バスシステム。
【請求項９】
請求項２記載のバスシステムであって、
前記共有信号線はバスマスタ用共有信号線及びバススレーブ用共有信号線を含み、
前記バスマスタ用共有信号線上の電流量を減少させることなく前記複数のバススレーブの前記電流検出部それぞれに電流を供給するバスマスタ用電流供給部と、
前記バススレーブ用共有信号線上の電流量を減少させることなく前記複数のバスマスタの前記電流検出部それぞれに電流を供給するバススレーブ用電流供給部とをさらに備える、
バスシステム。
【請求項１０】
請求項２記載のバスシステムであって、
前記複数のバスマスタ及び複数のバススレーブそれぞれの電流検出部は、同一抵抗値の抵抗成分を有し、該抵抗成分を流れる電流を前記測定電流として測定する、
バスシステム。
【請求項１１】
請求項９記載のバスシステムであって、
前記複数のバスマスタ及び複数のバススレーブそれぞれの前記電流検出部は、前記測定電流と複数の閾値電流との比較結果を出力する複数のスレッショルドディテクタを含む、
バスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、共有バスに接続される複数のバスマスタ及び複数のバススレーブを有するバスシステムに関する。
【背景技術】
【０００２】
コンピュータシステムにおいて、各種のサブシステム（例えば、プロセッサとメモリ）間の通信は、一般にバスを介して行われる。バスは各サブシステムに接続された１組の接続線からなる。このバスの多くは、２つの電圧値（例えば、０Ｖと１．５Ｖ）により、２値の情報を表現しているバス方式を採用している。上記バス方式を開示した文献として例えば非特許文献１が挙げられる。
【０００３】
プロセッサの性能を向上させるために、マルチプロセッサ化は有効な手段である。マルチプロセッサにおいて、プロセッサ間のデータ通信を従来型のプロセッサで頻繁に行う場合は、共有メモリを介しての通信が適している。共有メモリとプロセッサとの間の結合方式を考えるとき、最もハードウェア構成が単純で経済的な結合方式として共有バス方式があり、バス上のデータ通信が競合しなければ共有メモリへのアクセス・コストも低い。上記共有バス方式を開示した文献として例えば非特許文献２が挙げられる。
【０００４】
論理の物理量としての表現は、大きく分けて、電圧モードと電流モードとの２つに分類される。電圧モードは、２値デジタル回路で最も多く使われている信号形態であり、例えば、２値であれば論理値“０”と電圧値０Ｖ、論理値“１”と電圧値１．５Ｖとを対応させることにより実現でき、また、多値においても論理値と電圧値との大小関係を保った３以上の対応付けを行うことにより実現される。一方、電流モードでは、電流値と論理値とを対応付けるものであり、その最大の利用価値は、電流の線形加算が複数の線の単なる結線で行える点がある。上記電流モードについての開示は例えば非特許文献３においてなされている。
【０００５】
多値の論理回路は、モジュール内部の演算回路として活用されている例が多い、上記多値論理回路を開示した文献として例えば非特許文献４が挙げられる。
【０００６】
【非特許文献１】パターソン&ヘネシー著、「コンピュータの構成と設計」、第2版、日経BP社 1999年5月17日 第1刷発行、下巻ｐ610-626
【非特許文献２】天野英晴著、「並列コンピュータ」、昭晃堂 1996年6月5日 初版第1刷発行、ｐ14-69
【非特許文献３】樋口龍雄・亀山充隆著、「多値情報処理」、昭晃堂 1989年6月22日 初版第1刷発行、ｐ67-69
【非特許文献４】K. Degawa and T. Aoki,"Design of a Field-Programmable Digital Filter Chip Using Multiple-Valued Current-Mode Logic",IEICE Trans. Fundamentals, vol.E86-A, no.8, August 2003, p.2001-2010
【発明の開示】
【発明が解決しようとする課題】
【０００７】
バス方式の大きな問題点として、バス方式を用いた通信部分ボトルネックとなることである。また、バス統合型マルチプロセッサの最大の問題点は、データ転送が１本の共有バスを介して行われるため、プロセッサ数が増加するとバス競合が起こりデータ通信のオーバーヘッドが増大することである。複数のバスマスタに相当する複数のプロセッサが１本の共有バスを利用するため、シングルプロセッサの場合よりも、マルチプロセッサの方がバスボトルネックがより深刻な問題点があった。
【０００８】
この発明は上記問題点を解決するためになされたもので、複数のバスマスタが共有バスに接続される構成において、バス競合が生じない構造のバスシステムを比較的簡単な構成で得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る請求項１記載のバスシステムは、複数のバスマスタと、複数のバススレーブと、前記複数のバスマスタ及び複数のバススレーブ間で共有される少なくとも１ビット構成の共有信号線を有する共有バスとを備え、前記複数のバスマスタはそれぞれ前記共有信号線上に出力電流を出力する電流出力部を有し、前記複数のバスマスタから出力される複数の出力電流はそれぞれ、第１種の論理電流関係に基づき出力論理値に対応した論理対応電流値に設定され、前記第１種の論理電流関係は、前記複数のバスマスタにおける複数の出力電流の総和である第１種の論理対応電流値総和から前記複数のバスマスタそれぞれの出力論理値が認識可能な関係を有し、前記複数のバススレーブはそれぞれ、前記共有信号線に電気的に接続される電流測定線を介して測定される測定電流に基づき前記共有信号線上の電流値を検出可能な電流検出部を有している。
【発明の効果】
【００１０】
この発明に係る請求項１記載のバスシステムにおいて、複数のバスマスタにおける複数の出力電流の総和である第１種の論理対応電流値総和から複数のバスマスタそれぞれの出力論理値が認識可能なため、複数のバスマスタからの複数の出力電流が出力されている状態であっても、複数のバススレーブはそれぞれ測定電流に基づき共通信号線上の電流値、すなわち、第１種の論理対応電流値総和を検出することができるため、複数のバスマスタそれぞれの出力論理値を認識することができる。
【００１１】
また、本システムにおいて、バスマスタに要求される構成は電流出力部であり、バススレーブに要求される構成は電流検出部であるため、比較的簡単な回路構成で実現することができる。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態１＞
図１はこの発明の実施の形態１であるバスシステムの構成を示すブロック図である。同図に示すように、バスマスタＭ１〜Ｍ４がバスマスタ専用バス１１〜１４を介してバスマスタ共有バス１０に接続され、バススレーブＳ１〜Ｓ４がバススレーブ専用バス２１〜２４を介してバススレーブ共有バス２０に接続される。
【００１３】
バスマスタ共有バス１０及びバススレーブ共有バス２０は、共有信号線の一部を構成するアドレスバスがバスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間で共有されるように設けられ、共有信号線の一部を構成するデータバスはバスマスタからバススレーブへの第１のデータバスと、バススレーブからバスマスタへの第２のデータバスがそれぞれ独立して設けられ、バスマスタＭ１〜Ｍ４はデータ出力時に第１のデータバスを利用し、データ入力時に第２のデータバスを利用する。一方、バススレーブＳ１〜Ｓ４はデータ入力時に第１のデータバスを利用し、データ出力時に第２のデータバスを利用する。また、バスマスタ共有バス１０，バススレーブ共有バス２０間は接続バス３０によって接続される。
【００１４】
一方、一の制御信号（後述するリクエスト信号、アクノリッジ信号等）に関し、バスマスタＭ１〜Ｍ４それぞれからバススレーブＳ１〜Ｓ４それぞれに対し総計１６本の制御線が設けられる。例えば、リクエスト信号用の制御線はバスマスタＭ１〜Ｍ４それぞれからバススレーブＳ１〜Ｓ４それぞれに対し総計１６本設けられることになる。
【００１５】
バスマスタＭ１〜Ｍ４は電流源Ｃ１１〜Ｃ１４及び電流検出部Ｒ１１〜Ｒ１４を有している。電流源Ｃ１１〜Ｃ１４は論理値“０”，“１”に対応した電流量をバスマスタ専用バス１１〜１４を介してバスマスタ共有バス１０上に供給し、電流検出部Ｒ１１〜Ｒ１４はバスマスタ共有バス１０に電気的に接続されるバスマスタ専用バス１１〜１４（電流測定線として機能）を介して内部の抵抗成分を流れる測定電流を測定し、該測定電流に基づきバスマスタ共有バス１０上の電流値を検出する。
【００１６】
バススレーブＳ１〜Ｓ４は電流源Ｃ２１〜Ｃ２４及び電流検出部Ｒ２１〜Ｒ２４を有している。電流源Ｃ２１〜Ｃ２４は論理値“０”，“１”に対応した電流量をバススレーブ専用バス２１〜２４を介してバススレーブ共有バス２０上に供給し、電流検出部Ｒ２１〜Ｒ２４はバススレーブ共有バス２０に電気的に接続されるバススレーブ専用バス２１〜２４（電流測定線として機能）を介して内部の抵抗成分を流れる測定電流の電流量を測定し、該測定電流に基づきバススレーブ共有バス２０上の電流値を検出する。
【００１７】
なお、電流検出部Ｒ１１〜Ｒ１４及び電流検出部Ｒ２１〜Ｒ２４の内部の抵抗成分の一端はバスマスタ専用バス１１〜１４及びバススレーブ専用バス２１〜２４に接続され、他端は基準電位（接地レベル等）に固定され、共に同じ抵抗値に設定される。ただし、接続されるバススレーブの数、種類により、抵抗値を適宜変更することが望ましい。例えば、バススレーブ数が増加すると、個々のバススレーブに流れ込む電流量は減少することになるため、バススレーブの数が少ない場合と同じ電圧を確保するために、抵抗値を大きくする等の変更が考えられる。
【００１８】
図２はバスマスタＭ１〜Ｍ４（バススレーブＳ１〜Ｓ４）の電流源Ｃ１１〜Ｃ１４（電流源Ｃ２１〜Ｃ２４）の（出力）論理値“０”，“１”時に出力する電流量（論理対応電流値）の関係（第１種（第２種）の論理電流関係）を表形式で示す説明図である。同図に示すように、第１種の論理電流関係によって、バスマスタＭ１（の電流源Ｃ１１）は論理値“０”，“１”に対応づけて電流量０Ａ，１０μＡの出力電流をバスマスタ共有バス１０上に供給し、バスマスタＭ２は論理値“０”，“１”に対応づけて電流量０Ａ，２０μＡの出力電流をバスマスタ共有バス１０上に供給し、バスマスタＭ３は論理値“０”，“１”に対応づけて電流量０Ａ，４０μＡの出力電流をバスマスタ共有バス１０上に供給し、バスマスタＭ４は論理値“０”，“１”に対応づけて電流量０Ａ，８０μＡの出力電流をバスマスタ共有バス１０上に供給する。
【００１９】
同様にして、第２種の論理電流関係によって、バススレーブＳ１（の電流源Ｃ２１）は論理値“０”，“１”に対応づけて電流量０Ａ，２０μＡの出力電流をバススレーブ共有バス２０上に供給し、バススレーブＳ２は論理値“０”，“１”に対応づけて電流量０Ａ，２０μＡの出力電流をバススレーブ共有バス２０上に供給し、バススレーブＳ３は論理値“０”，“１”に対応づけて電流量０Ａ，４０μＡの出力電流をバススレーブ共有バス２０上に供給し、バススレーブＳ４は論理値“０”，“１”に対応づけて電流量０Ａ，８０μＡの出力電流をバススレーブ共有バス２０上に供給する。
【００２０】
このような構成において、バスマスタＭ１がバススレーブＳ４に、バスマスタＭ２がバススレーブＳ２に、バスマスタＭ３がバススレーブＳ１に、バスマスタＭ４がバススレーブＳ３にそれぞれアクセスする場合を考える。すなわち、バスマスタ共有バス１０，バススレーブ共有バス２０上の共有信号線であるアドレスバス（説明の都合上、１ビット線とする）を介して、図２において、マスタスレーブ接続関係Ｉ１〜Ｉ４によるアクセスを行う場合を考える。
【００２１】
この場合、バスマスタＭ１がバススレーブＳ４に、バスマスタＭ２がバススレーブＳ２に、バスマスタＭ３がバススレーブＳ１に、バスマスタＭ４がバススレーブＳ３にそれぞれリクエスト信号用の制御線を介してアクセス要求を示すリクエスト信号が出力され、バススレーブＳ４，Ｓ２，Ｓ１，Ｓ３からバスマスタＭ１，Ｍ２，Ｍ３，Ｍ４にそれぞれアクノリッジ信号用の制御線を介して要求受付を示すアクノリッジ信号を返すことによりアクセス対象が設定される。なお、上述したように、リクエスト信号及びアクノリッジ信号用の制御線はバスマスタＭ１〜Ｍ４，バススレーブＳ１〜Ｓ４間で独立して設けられるため、アクセス要求及びその受付時に信号の競合が生じることはない。
【００２２】
ここで、アドレス値として、バスマスタＭ１及びＭ４が論理値“０”、バスマスタＭ２及びＭ３が論理値“１”を出力する場合を想定する。
【００２３】
この場合、バスマスタ共有バス１０の共有信号線の一つであるアドレス線上には６０（＝０（Ｍ１）＋２０（Ｍ２）＋４０（Ｍ３）＋０（Ｍ４））μＡの電流（バスマスタＭ１〜Ｍ４からの出力電流の総和）が供給されることになる。その結果、接続バス３０及びバススレーブ共有バス２０並びにバススレーブ専用バス２１〜２４を介してバススレーブＳ１〜Ｓ４の電流検出部Ｒ２１〜Ｒ２４はそれぞれ６０μＡの（第１種の）論理対応電流値総和を検出することができる。なお、電流検出部Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４の抵抗成分が同一の場合、実際には電流検出部Ｒ２１〜Ｒ２４それぞれに７．５（＝６０／８）μＡが流れることになる。電流検出部Ｒ２１〜Ｒ２４は測定電流量の８倍値（６０μＡ）をバススレーブ共有バス２０上の（第１種の）論理対応電流値総和として検出することができる。
【００２４】
論理対応電流値総和が６０μＡとなる組合せは、バスマスタＭ１及びＭ４が論理値“０”、バスマスタＭ２及びＭ３が論理値“１”を出力する場合のみであるため、論理対応電流値総和６０μＡから、バススレーブＳ１は対応のバスマスタＭ３よりアドレス値“１”を受けたこと、バススレーブＳ２は対応のバスマスタＭ２よりアドレス値“１”を受けたこと、バススレーブＳ３は対応のバスマスタＭ４よりアドレス値“０”を受けたこと、バススレーブＳ４は対応バスマスタＭ１よりアドレス値“０”を受けたことを同時に認識することができる。このように、第１種の論理電流関係は、第１種の論理対応電流値総和からバスマスタＭ１〜Ｍ４それぞれの出力論理値が認識可能な関係を有している。
【００２５】
なお、実際には、アドレスバス上のビットは複数ビット存在し、その一部がバススレーブＳ１〜Ｓ４の指定用、他の一部がバススレーブＳ１〜Ｓ４内のアクセス先指定用に用いられるのが一般的であるため、複数ビットそれぞれにおいていも上述した論理対応電流値総和に基づく論理値の認識が行われることになる。
【００２６】
また、バスマスタＭ１〜Ｍ４からバススレーブＳ１〜Ｓ４への同時アクセスと同様に、バススレーブＳ１〜Ｓ４からバスマスタＭ１〜Ｍ４への同時アクセスが可能である。例えば、バススレーブＳ１はバスマスタＭ３に、バススレーブＳ２はバスマスタＭ２に、バススレーブＳ３はバスマスタＭ４に、バススレーブＳ４はバスマスタＭ１に、アドレス値で指定されたアドレスの読み出しデータを、共有信号線の一部を構成する第２のデータバスから出力することができる。
【００２７】
その結果、バスマスタＭ１〜Ｍ４は、バスマスタ共有バス１０の第２のデータバス上の（第２種の）論理対応電流値総和に基づき、バスマスタＭ１は対応のバススレーブＳ４よりのデータ値、バスマスタＭ２は対応のバススレーブＳ２よりのデータ値、バスマスタＭ３は対応のバススレーブＳ１よりのデータ値、バスマスタＭ４は対応のバススレーブＳ３よりのデータ値をそれぞれ同時に認識することができる。このように、第２種の論理電流関係は、第２種の論理対応電流値総和からバススレーブＳ１〜Ｓ４それぞれの出力論理値が認識可能な関係を有している。
【００２８】
上述したように、実施の形態１のバスシステムによれば、バスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間での論理値“０”，“１”と出力電流量との第１種及び第２種の論理電流関係を上述のように設定し、バスマスタ共有バス１０（バススレーブ共有バス２０）上に現れる電流合計値である第１種及び第２種の論理対応電流値総和に基づき、バスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４それぞれの論理値“０”，“１”を認識可能な電流モード多値バス構造を装備することにより、バスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間で共有されるバスマスタ共有バス１０、バススレーブ共有バス２０を介して、バスマスタＭ１〜Ｍ４，バススレーブＳ１〜Ｓ４間のマスタ−スレーブ間アクセス（アドレス指定、データ入出力）をバス競合なく同時に行うことができる。その結果、バスマスタ共有バス１０及びバススレーブ共有バス２０を用いた通信がボトルネックになることはない。
【００２９】
図３はバスマスタＭ１〜Ｍ４，バススレーブＳ１〜Ｓ４のマスタ−スレーブ間アクセス例を示すブロック図である。同図に示すように、バスマスタＭ１がバススレーブＳ１に、バスマスタＭ２がバススレーブＳ２に、バスマスタＭ３がバススレーブＳ１に、バスマスタＭ４がバススレーブＳ３にそれぞれアクセスする場合を示している。この場合、バスマスタＭ１及びＭ３からアクセス要求を示すリクエスト信号がバススレーブＳ１に出され、バススレーブＳ１は予め設定された優先順位によって、バスマスタＭ３のみに要求受付を示すアクノリッジ信号を返すことによって、バスマスタＭ３，バススレーブＳ１間のマスタ−スレーブ間アクセスのみ有効とする。その結果、マスタスレーブ接続関係Ｉ１は無効、Ｉ２〜Ｉ４は有効となる。
【００３０】
また、本実施の形態のバスシステムにおいて、バスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４に要求される構成は、電流源Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４及び電流検出部Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４であるため、比較的簡単な回路構成で実現することができる。
【００３１】
特に、電流検出部Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４は同一抵抗値の抵抗成分を流れる測定電流が測定できる構成を実現すればよいため、比較的安価に構成することができる。
【００３２】
＜実施の形態２＞
図４はこの発明の実施の形態２において、バスマスタＭ１〜Ｍ４の電流源Ｃ１１〜Ｃ１４の（出力）論理値“０”，“１”時に出力する電流量（論理対応電流値）の関係（第１種の論理電流関係）を表形式で示す説明図である。同図に示すように、バスマスタＭ１（の電流源Ｃ１１）は論理値“０”，“１”に対応づけて電流量０Ａ，１６μＡの出力電流をバスマスタ共有バス１０上に供給し、バスマスタＭ２は論理値“０”，“１”に対応づけて電流量０Ａ，３２μＡの出力電流をバスマスタ共有バス１０上に供給し、バスマスタＭ３は論理値“０”，“１”に対応づけて電流量０Ａ，６４μＡの出力電流をバスマスタ共有バス１０上に供給し、バスマスタＭ４は論理値“０”，“１”に対応づけて電流量０Ａ，１２８μＡの出力電流をバスマスタ共有バス１０上に供給する。
【００３３】
図５はこの発明の実施の形態２において、バススレーブＳ１〜Ｓ４の電流源Ｃ２１〜Ｃ２４の（出力）論理値“０”，“１”時に出力する電流量（論理対応電流値）の関係（第２種の論理電流関係）を表形式で示す説明図である。同図に示すように、バススレーブＳ１（の電流源Ｃ２１）は論理値“０”，“１”に対応づけて電流量０Ａ，１μＡの出力電流をバススレーブ共有バス１０上に供給し、バススレーブＳ２は論理値“０”，“１”に対応づけて電流量０Ａ，２μＡの出力電流をバススレーブ共有バス１０上に供給し、バススレーブＳ３は論理値“０”，“１”に対応づけて電流量０Ａ，４μＡの出力電流をバススレーブ共有バス１０上に供給し、バススレーブＳ４は論理値“０”，“１”に対応づけて電流量０Ａ，８μＡの出力電流をバススレーブ共有バス１０上に供給する。
【００３４】
なお、他の内容は図１で示した実施の形態１のバスシステムと同様である。ただし、バスマスタ共有バス１０及びバススレーブ共有バス２０において、データバスは実施の形態１のように第１及び第２のデータバスに分けて設けられることなく、バスマスタＭ１〜Ｍ４，バススレーブＳ１〜Ｓ４間の入出力用として完全に共用される構成となる。
【００３５】
このような構成において、完全共有するデータバス（説明の都合上、１ビットとする。）において、バスマスタＭ１〜Ｍ４側からバススレーブＳ１〜Ｓ４側へのデータ出力動作と、バススレーブＳ１〜Ｓ４側からバスマスタＭ１〜Ｍ４側へのデータ入力動作が同時に行われる場合を考える。
【００３６】
ここで、データバスとして、バスマスタＭ１及びＭ４が論理値“０”、バスマスタＭ２及びＭ３が論理値“１”を出力し、バススレーブＳ１及びＳ２が論理値“０”、バススレーブＳ３及びＳ４が論理値“１”を出力する場合を想定する。
【００３７】
この場合、バスマスタ共有バス１０，バススレーブ共有バス２０の共有信号線を構成するデータバス上には１０８（＝０（Ｍ１）＋３２（Ｍ２）＋６４（Ｍ３）＋０（Ｍ４）＋０（Ｓ１）＋０（Ｓ２）＋４（Ｓ３）＋８（Ｓ４））μＡの電流が供給されることになる。
【００３８】
その結果、バスマスタＭ１〜Ｍ４の電流検出部Ｒ１１〜Ｒ１４及びバススレーブＳ１〜Ｓ４の電流検出部Ｒ２１〜Ｒ２４はそれぞれ（１０８／８）μＡの電流量の測定電流が測定され、この測定電流に基づき（マスタスレーブ）論理対応電流値総和が１０８μＡであることが認識される。
【００３９】
論理対応電流値総和が１０８μＡとなる組合せは、バスマスタＭ１及びＭ４が論理値“０”、バスマスタＭ２及びＭ３が論理値“１”を出力し、バススレーブＳ１及びＳ２が論理値“０”、バススレーブＳ３及びＳ４が論理値“１”を出力する場合のみであるため、論理対応電流値総和１０８μＡから、バスマスタＭ１〜Ｍ４側からはバススレーブＳ１〜Ｓ４それぞれの出力データ値を、バススレーブＳ１〜Ｓ４側からはバスマスタＭ１〜Ｍ４それぞれの出力データ値を同時に認識することができる。
【００４０】
上記した効果は、図４及び図５に示した第１種及び第２種の論理電流関係は、バスマスタＭ１〜Ｍ４における複数の出力電流及び複数のバススレーブＳ１〜Ｓ４における複数の出力電流の総和であるマスタスレーブ論理対応電流値総和から複数のバスマスタＭ１〜Ｍ４及び複数のバススレーブＳ１〜Ｓ４それぞれの出力論理値が認識可能な関係を有していることにより得られる効果である。
【００４１】
このように、実施の形態２のバスシステムによれば、実施の形態１の効果に加え、バスマスタＭ１〜Ｍ４によるバススレーブＳ１〜Ｓ４からの出力データの認識と、バススレーブＳ１〜Ｓ４によるバスマスタＭ１〜Ｍ４からの出力データの認識とをバス競合なく同時に行うことができる。したがって、例えば、バスマスタＭ１からバススレーブＳ３に対するデータの書き込み動作と、バスマスタＭ２からバススレーブＳ４に対するデータの読み出し動作とを同時にバス競合なく行うことができる。
【００４２】
＜実施の形態３＞
図６はこの発明の実施の形態３であるバスシステムの構成を示すブロック図である。同図に示すように、バスマスタＭ１〜Ｍ４がバスマスタ専用バス１１〜１４を介してバスマスタ共有バス１６に接続され、バススレーブＳ１〜Ｓ４がバススレーブ専用バス２１〜２４を介してバススレーブ共有バス２６に接続される。
【００４３】
バスマスタ共有バス１６及びバススレーブ共有バス２６は、アドレスバス及びデータバスに加え、制御線も共有信号線の一部としてバスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間で共有されるように設けられる。また、バスマスタ共有バス１６，バススレーブ共有バス２６間は接続バス３１によって接続される。
【００４４】
上記のように、バスマスタ共有バス１６及びバススレーブ共有バス２６は、アドレスバス、データバスに加え、（共有）制御線も含んでいる。例えば、リクエスト信号用及びアクノリッジ信号用の制御線もバスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間で共有され、それぞれ１本の制御線を共有して、アドレス及びデータと同様に電流多値モードを用いる。
【００４５】
図７はバスマスタＭ１〜Ｍ４からバススレーブＳ１〜Ｓ４へのリクエスト割り当て（マスタスレーブ接続関係）と電流量（接続対応電流値）の関係（接続電流関係）を表形式で示す説明図である。同図に示すように、接続電流関係は、バスマスタＭ１〜Ｍ４のいずれかとバススレーブＳ１〜Ｓ４のいずれかとの接続関係であるマスタスレーブ接続関係とその時の電流値（接続対応電流値）との関係を示している。さらに、この続電流関係は、バスマスタＭ１〜Ｍ４における制御線上への電流値（接続電流値総和）からマスタスレーブ接続関係が認識可能な関係を有している。
【００４６】
例えば、リクエスト信号用の論理対応電流値総和が３４μＡである場合、バスマスタＭ１及びＭ２からバススレーブＳ２へのリクエスト要求が行われていることを認識することができる。
【００４７】
上記接続電流関係と同様にして、バススレーブＳ１〜Ｓ４からバスマスタＭ１〜Ｍ４への要求受付電流量を１６種類に設定することにより、バススレーブＳ１〜Ｓ４からバスマスタＭ１〜Ｍ４への要求受付内容を同時に認識することができる。
【００４８】
このように、実施の形態３のバスシステムにおいては、制御線についても電流モード多値バス構造を用いることにより、実施の形態１及び実施の形態２であれば、バスマスタの数にバススレーブの数を乗算した数だけ必要であった制御線を１本にすることができるため、回路構成の簡略化を図ることができる。
【００４９】
＜実施の形態４＞
図８はこの発明の実施の形態４において、バスマスタＭ１〜Ｍ４の電流源Ｃ１１〜Ｃ１４の（出力）論理値“０”，“１”時に出力する電流量（論理対応電流値）の関係（第１種の論理電流関係）を表形式で示す説明図である。同図に示すように、バスマスタＭ１〜Ｍ４それぞれは４ビットの多値情報を電流モード多値バス構造で実現すべく、バスマスタＭ１〜Ｍ４それぞれのビット０，ビット１それぞれの論理値“０”，“１”の対応関係に異なる内容に設定している。なお、他の内容は図１で示した実施の形態１のバスシステムと同様である。
【００５０】
図８に示すように、バスマスタＭ１（の電流源Ｃ１１）において、ビット０の論理値“０”，“１”に対応づけて電流量０Ａ，１μＡを設定し、ビット１の論理値“０”，“１”に対応づけて電流量０Ａ，２μＡを設定し、バスマスタＭ２において、ビット０の論理値“０”，“１”に対応づけて電流量０Ａ，４μＡを設定し、ビット１の論理値“０”，“１”に対応づけて電流量０Ａ，８μＡを設定し、バスマスタＭ３において、ビット０の論理値“０”，“１”に対応づけて電流量０Ａ，１６μＡを設定し、ビット１の論理値“０”，“１”に対応づけて電流量０Ａ，３２μＡを設定し、バスマスタＭ４において、ビット０の論理値“０”，“１”に対応づけて電流量０Ａ，６４μＡを設定し、ビット１の論理値“０”，“１”に対応づけて電流量０Ａ，１２８μＡを設定し、設定した電流量の出力電流をバスマスタ共有バス１０上に供給する。
【００５１】
このような構成において、共有するアドレスバス（説明の都合上、対象は１ビットとする。）を用いて、バスマスタＭ１〜Ｍ４側からバススレーブＳ１〜Ｓ４側に対してアクセスする場合を考える。この際、実施の形態１と同様、バスマスタＭ１がバススレーブＳ４に、バスマスタＭ２がバススレーブＳ２に、バスマスタＭ３がバススレーブＳ１に、バスマスタＭ４がバススレーブＳ３にそれぞれアクセスすると仮定する。
【００５２】
この際、バスマスタ共有バス１０，バススレーブ共有バス２０のアドレスバス上には４５（＝１（Ｍ１）＋１２（Ｍ２）＋３２（Ｍ３）＋０（Ｍ４））μＡの電流が供給されている場合を想定する。
【００５３】
この場合、実施の形態１と同様に、接続バス３０及びバススレーブ共有バス２０並びにバススレーブ専用バス２１〜２４を介して、バススレーブＳ１〜Ｓ４の電流検出部Ｒ２１〜Ｒ２４はそれぞれ４５μＡの論理対応電流値総和を検出することができる。
【００５４】
論理対応電流値総和が４５μＡとなる組合せは、バスマスタＭ１が論理値“０１”、バスマスタＭ２が論理値“１１”、バスマスタＭ３が論理値“１０”、バスマスタＭ４が論理値“００”を出力した場合のみであるため、論理対応電流値総和４５μＡから、バススレーブＳ１は対応のバスマスタＭ３よりアドレス値“１０”を受けたこと、バススレーブＳ２は対応のバスマスタＭ２よりアドレス値“１１”を受けたこと、バススレーブＳ３は対応のバスマスタＭ４よりアドレス値“００”を受けたこと、バススレーブＳ４は対応バスマスタＭ１よりアドレス値“０１”を受けたことを同時に認識することができる。
【００５５】
このように、実施の形態４のバスシステムによれば、バスマスタＭ１〜Ｓ４及びバススレーブＳ１〜Ｓ４間で共有されるバスマスタ共有バス１０、バススレーブ共有バス２０を介して、バスマスタＭ１〜Ｓ４，バススレーブＳ１〜Ｓ４間のマスタ−スレーブ間において１本の信号線について４値情報（２ビット情報）のアクセスをバス競合なく同時に行うことができる。
【００５６】
＜実施の形態５＞
図９はこの発明の実施の形態５であるバスシステムの構成を示すブロック図である。同図に示すように、電流検出部Ｒ１１〜Ｒ１４にバススヌープ部ＳＮ１１〜ＳＮ１４が新たに設けられたことを特徴としている。なお、他の構成は図６で示した実施の形態３と同様である。
【００５７】
同図に示すように、バススヌープ部ＳＮ１１〜ＳＮ１４は電流検出部Ｒ１１〜Ｒ１４の抵抗成分を流れる測定電流の電流量を検出することにより、バスマスタ共有バス１０上の状態を監視し、必要に応じてバスマスタ共有バス１０上の論理対応電流値総和を保持する機能を有している。
【００５８】
このように、実施の形態５では、バスマスタＭ１〜Ｍ４にバススヌープ機能を持たせることにより、バスマスタが他のバスマスタがどのようなバスアクセスを行っているかという情報を得ることができるため、バスマスタＭ１〜Ｍ４がそれぞれプロセッサである場合、すなわち、マルチプロセッサにおけるスヌープキャッシュ機能を持たせることができる。
【００５９】
＜実施の形態６＞
図１０はこの発明の実施の形態６であるバスシステムの構成を示すブロック図である。同図に示すように、バスマスタＭ１〜Ｍ４がバスマスタ専用バス１１〜１４を介してバスマスタ共有バス１７に接続され、バススレーブＳ１〜Ｓ４がバススレーブ専用バス２１〜２４を介してバススレーブ共有バス２７に接続される。
【００６０】
バスマスタ共有バス１７及びバススレーブ共有バス２７は、実施の形態１と同様、少なくともアドレスバスがバスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間で共有されるように設けられる。また、バスマスタ共有バス１７，バススレーブ共有バス２７間は接続バス３１によって接続される。
【００６１】
さらに、実施の形態６では、同一ビット情報に対応して２本のビット信号線を設けるべく、バスマスタ共有バス１７は、部分バスマスタ共有バス１７ａ及び部分バスマスタ共有バス１７ｂを有し、バススレーブ共有バス２７は同一対象のバスに対し部分バススレーブ共有バス２７ａ及び部分バススレーブ共有バス２７ｂを有している。
【００６２】
電流検出部Ｒ１１〜Ｒ１４は部分バスマスタ共有バス１７ａに電気的に接続される部分バスマスタ専用バス４１ａ〜４４ａ（第１ビット用電流測定線として機能）を介して内部の抵抗成分を流れる第１の測定電流を測定し、該第１の測定電流に基づき部分バスマスタ共有バス１７ａ上の電流値を検出する。
【００６３】
さらに、電流検出部Ｒ１１〜Ｒ１４は部分バスマスタ共有バス１７ｂに電気的に接続される部分バスマスタ専用バス４１ｂ〜４４ｂ（第２ビット用電流測定線として機能）を介して内部の抵抗成分を流れる第２の測定電流を測定し、該第２の測定電流に基づき部分バスマスタ共有バス１７ｂ上の電流値を検出する。
【００６４】
一方、電流検出部Ｒ２１〜Ｒ２４は部分バススレーブ共有バス２７ａに電気的に接続される部分バススレーブ専用バス５１ａ〜５４ａ（第１ビット用電流測定線として機能）を介して内部の抵抗成分を流れる第１の測定電流を測定し、該第１の測定電流に基づき部分バススレーブ共有バス２７ａ上の電流値を検出する。
【００６５】
さらに、電流検出部Ｒ２１〜Ｒ２４は部分バススレーブ共有バス２７ｂに電気的に接続される部分バスマスタ専用バス４１ｂ〜４４ｂ（第２ビット用電流測定線として機能）を介して内部の抵抗成分を流れる第２の測定電流を測定し、該第２の測定電流に基づき部分バススレーブ共有バス２７ｂ上の電流値を検出する。なお、他の構成は図１で示した実施の形態１と同様である。
【００６６】
図１１はこの発明の実施の形態６であるバスマスタＭ１〜Ｍ４の電流源Ｃ１１〜Ｃ１４の（出力）論理値“０”，“１”時に出力する電流量（論理対応電流値）との関係（第１及び第２のビット用論理電流関係）を表形式で示す説明図である。同図に示すように、バスマスタＭ１〜Ｍ４それぞれは同一対象のバスに対し２本の信号線による電流モード多値バス構造で実現すべく、バスマスタＭ１〜Ｍ４それぞれの１本目，２本目それぞれの論理値“０”，“１”の対応関係（第１及び第２のビット用論理電流関係）を互いに異なる内容に設定している。
【００６７】
図１１に示すように、バスマスタＭ１（の電流源Ｃ１１）において、１本目の論理値“０”，“１”に対応づけて電流量０Ａ，１０μＡを設定し、２本目の論理値“０”，“１”に対応づけて電流量１０Ａ，０μＡを設定し、バスマスタＭ２において、１本目の論理値“０”，“１”に対応づけて電流量０Ａ，２０μＡを設定し、２本目の論理値“０”，“１”に対応づけて電流量２０Ａ，０μＡを設定し、バスマスタＭ３において、１本目の論理値“０”，“１”に対応づけて電流量０Ａ，４０μＡを設定し、２本目の論理値“０”，“１”に対応づけて電流量４０Ａ，０μＡを設定し、バスマスタＭ４において、１本目の論理値“０”，“１”に対応づけて電流量０Ａ，８０μＡを設定し、２本目の論理値“０”，“１”に対応づけて電流量８０Ａ，０μＡを設定する。
【００６８】
したがって、バスマスタＭ１〜Ｍ４はそれぞれ、第１ビット用論理電流関係（図１１のバスマスタＭ１〜Ｍ４の１本目の関係）に基づき出力論理値に対応した論理対応電流値の出力電流を部分バスマスタ共有バス１７ａ上に出力するとともに、第２ビット用論理電流関係（図１１のバスマスタＭ１〜Ｍ４の２本目の関係）に基づき出力論理値に対応する論理対応電流値の出力電流を部分バスマスタ共有バス１７ｂ上に前記第２のビット信号線に出力することになる。
【００６９】
一方、バススレーブＳ１〜Ｓ４の電流検出部Ｒ２１〜Ｒ２４は、部分バススレーブ共有バス２７ａ及び２７ｂに電気的に接続される部分バススレーブ専用バス５１ａ〜５４ａ及び５１ｂ〜５４ｂを介して測定される第１及び第２の測定電流に基づき部分バススレーブ共有バス２７ａ及び２７ｂ上の電流値が検出可能である。
【００７０】
このような構成において、共有するアドレスバス（説明の都合上、１ビットとする。）を用いて、バスマスタＭ１〜Ｍ４側からバススレーブＳ１〜Ｓ４側に対してアクセスする場合を考える。この際、実施の形態１と同様、バスマスタＭ１がバススレーブＳ４に、バスマスタＭ２がバススレーブＳ２に、バスマスタＭ３がバススレーブＳ１に、バスマスタＭ４がバススレーブＳ３にそれぞれアクセスすると仮定する。
【００７１】
ここで、アドレス値として、バスマスタＭ１〜Ｍ４がすべて論理値“０”を出力した場合を想定する。すなわち、理想的には、部分バスマスタ共有バス１７ａ上の論理対応電流値総和は０μＡとなり、部分バスマスタ共有バス１７ｂ上の論理対応電流値総和は１５０μＡとなる。
【００７２】
この場合、バスマスタＭ１の電流源Ｃ１１からは０μＡの出力電流に設定されていても、ノイズ等の影響により部分バススレーブ共有バス２７ａの論理対応電流値総和が４μＡであると認識されてしまう場合、通常の閾値は５μＡ程度に設定されるため、論理値の判断を誤る（本来、論理値“０”であるのに論理値“１”と誤認識する）可能性がある。
【００７３】
しかしながら、部分バススレーブ共有バス２７ｂの論理対応電流値総和が１４９μＡ程度であれば、バスマスタＭ１からの出力は論理値“１”（１本目は０μＡ，２本目は１０μＡ）であるとが確実視できる。
【００７４】
このように、実施の形態６では、同一ビット情報に対して２本の信号線を設けた構成のバスマスタ共有バス１７及びバススレーブ共有バス２７を設けることにより、ノイズ等に強い信頼性の高いバスシステムを得ることができる。
【００７５】
＜実施の形態７＞
図１２はこの発明の実施の形態７であるバスシステムの構成を示すブロック図である。同図に示すように、バスマスタＭ１〜Ｍ４の電流源Ｃ１１〜Ｃ１４が共通にバスマスタ共有バス１８に接続され、バススレーブＳ１〜Ｓ４の電流源Ｃ２１〜Ｃ２４がバススレーブ共有バス２８に接続される。
【００７６】
バスマスタＭ１〜Ｍ４はスレッショルドディテクタＴＤ１１〜ＴＤ１４を有し、バススレーブＳ１〜Ｓ４はスレッショルドディテクタＴＤ２１〜ＴＤ２４を有している。スレッショルドディテクタＴＤ１１〜ＴＤ１４及びＴＤ２１〜ＴＤ２４はそれぞれ、測定電流ｘを受け、該測定電流ｘと予め設定された閾値電流Ｔとを比較し、ｘ≦Ｔのとき電流を流さず、ｘ＞Ｔのとき所定量ｍの電流を出力するディテクタである。
【００７７】
なお、図１２では、便宜上、バスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４にそれぞれ１個ずつスレッショルドディテクタＴＤを示しているが、実際には論理対応電流値総和が認識可能な数のスレッショルドディテクタＴＤを有している。例えば、バススレーブＳ１のスレッショルドディテクタＴＤ２１は、閾値電流Ｔが５，１５，２５，…，１３５，１４５μＡの１５種類の部分スレッショルドディテクタＴＤから構成されている。
【００７８】
バスマスタ共有バス１８はカレントミラー回路３３の入力部に接続され、カレントミラー回路３３の２つの出力部はレントミラー回路３４及び３５の入力部に接続され、カレントミラー回路３４の２つの出力部がスレッショルドディテクタＴＤ２１及びＴＤ２２の入力部に接続され、カレントミラー回路３５の２つの出力部がスレッショルドディテクタＴＤ２３及びＴＤ２４の入力部に接続される。これらのカレントミラー回路３３〜３５により、バスマスタ共有バス１８上の論理対応電流値総和を減少させることなく、バススレーブＳ１〜Ｓ４のスレッショルドディテクタＴＤ２１〜ＴＤ２４それぞれに電流を供給するバススレーブ用電流供給部として機能している。
【００７９】
バススレーブ共有バス２８はカレントミラー回路３６の入力部に接続され、カレントミラー回路３６の２つの出力部はレントミラー回路３４及び３５の入力部に接続され、カレントミラー回路３７の２つの出力部がスレッショルドディテクタＴＤ１１及びＴＤ１２の入力部に接続され、カレントミラー回路３８の２つの出力部がスレッショルドディテクタＴＤ１３及びＴＤ１４の入力部に接続される。これらのカレントミラー回路３６〜３８により、バススレーブ共有バス２８上の論理対応電流値総和を減少させることなく、バスマスタＭ１〜Ｍ４のスレッショルドディテクタＴＤ１１〜ＴＤ１４それぞれに電流を供給するバススレーブ用電流供給部として機能している。
【００８０】
なお、カレントミラー回路３３〜３８はそれぞれ入力部より受ける電流量に基づき、入力部の電流量と同一の電流量の電流を２つの出力部より出力する回路である。
【００８１】
バスマスタ共有バス１８及びバススレーブ共有バス２８は、実施の形態１のバスマスタ共有バス１０及びバススレーブ共有バス２０と同様、アドレスバスがバスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４間で共有されるように設けられ、データバスはバスマスタからバススレーブへの第１のデータバスと、バススレーブからバスマスタへの第２のデータバスがそれぞれ独立して設けられ、一の制御信号に関し、バスマスタＭ１〜Ｍ４それぞれからバススレーブＳ１〜Ｓ４それぞれに対し総計１６本の制御線が設けられる。
【００８２】
また、電流源Ｃ１１〜Ｃ１４及び電流源Ｃ２１〜Ｃ２４は、実施の形態１と同様、論理値“０”，“１”に対応した電流量をバスマスタ共有バス１８及びバススレーブ共有バス２８上に供給する。なお、バスマスタＭ１〜Ｍ４及びバススレーブＳ１〜Ｓ４論理値“０”，“１”時に出力する電流量の関係は実施の形態１と同様、図２で示す関係を有している。
【００８３】
このような構成において、実施の形態１と同様、バスマスタＭ１がバススレーブＳ４に、バスマスタＭ２がバススレーブＳ２に、バスマスタＭ３がバススレーブＳ１に、バスマスタＭ４がバススレーブＳ３にそれぞれアクセスする場合を考える。
【００８４】
ここで、アドレス値として、バスマスタＭ１及びＭ４が論理値“０”、バスマスタＭ２及びＭ３が論理値“１”を出力する場合を想定する。
【００８５】
この場合、バスマスタ共有バス１８のアドレス線上には６０（＝０（Ｍ１）＋２０（Ｍ２）＋４０（Ｍ３）＋０（Ｍ４））μＡの電流が供給されることになる。その結果、カレントミラー回路３７〜３９を介してバススレーブＳ１〜Ｓ４のスレッショルドディテクタＴＤ２１〜ＴＤ２４の入力電流ｘとしてそれぞれ６０μＡの電流量が与えられ、スレッショルドディテクタＴＤ２１〜ＴＤ２４それぞれに論理対応電流値総和が６０μＡで有ることが認識することができる。
【００８６】
論理対応電流値総和が６０μＡとなる組合せは、バスマスタＭ１及びＭ４が論理値“０”、バスマスタＭ２及びＭ３が論理値“１”を出力する場合のみであるため、論理対応電流値総和６０μＡから、バススレーブＳ１は対応のバスマスタＭ３よりアドレス値“１”を受けたこと、バススレーブＳ２は対応のバスマスタＭ２よりアドレス値“１”を受けたこと、バススレーブＳ３は対応のバスマスタＭ４よりアドレス値“０”を受けたこと、バススレーブＳ４は対応バスマスタＭ１よりアドレス値“０”を受けたことを同時に認識することができる。
【００８７】
さらに、実施の形態７のバスシステムでは、バスマスタ共有バス１８からカレントミラー回路３６〜３８を介して電流量の減少なく、バススレーブＳ１〜Ｓ４のスレッショルドディテクタＴＤ２１〜ＴＤ２４に電流を供給することができ、バススレーブ共有バス２８からカレントミラー回路３３〜３５を介して電流量の減少なく、バスマスタＭ１〜Ｍ４のスレッショルドディテクタＴＤ１１〜ＴＤ１４に電流を供給することができるため、実施の形態１〜実施の形態６の比べ、精度の良い論理対応電流値総和の検出が可能である。
【００８８】
また、論理対応電流値総和の検出器としてスレッショルドディテクタを用いることにより、より正確な論理対応電流値総和の認識が可能となる効果を奏する。
【００８９】
＜その他＞
上述した実施の形態１〜実施の形態７で示したバスシステムは、シングルチップマルチプロセッサに用いる場合により適用性を有する。なぜなら、電流モード多値バス構造の場合、ある程度の大きな電流範囲を必要とするため、チップ外で電流値を大きくすると消費電力の増大を招く可能性が高いが、チップ内であれば抵抗、動作電圧を最小限に抑えることにより消費電力を最小限に抑えることができるからである。
【００９０】
また、実施の形態１〜実施の形態６では、電流検出部Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４の抵抗成分の抵抗値について、一例としてすべて同一の場合を示した。
【図面の簡単な説明】
【００９１】
【図１】この発明の実施の形態１であるバスシステムの構成を示すブロック図である。
【図２】実施の形態１の各バスマスタ（バススレーブ）の論理値に対応する出力電流量の関係を表形式で示す説明図である。
【図３】マスタ−スレーブ間アクセス例を示すブロック図である。
【図４】実施の形態２の各バスマスタの論理値に対応する出力電流量の関係を表形式で示す説明図である。
【図５】実施の形態２の各バススレーブの論理値に対応する出力電流量の関係を表形式で示す説明図である。
【図６】この発明の実施の形態３であるバスシステムの構成を示すブロック図である。
【図７】実施の形態３において、各バスマスタから各バススレーブへのリクエスト割り当て電流量の関係を表形式で示す説明図である。
【図８】実施の形態４の各バスマスタの論理値に対応する出力電流量の関係を表形式で示す説明図である。
【図９】この発明の実施の形態５であるバスシステムの構成を示すブロック図である。
【図１０】この発明の実施の形態６であるバスシステムの構成を示すブロック図である。
【図１１】実施の形態６の各バスマスタの論理値に対応する出力電流量を表形式で示す説明図である。
【図１２】この発明の実施の形態７であるバスシステムの構成を示すブロック図である。
【符号の説明】
【００９２】
１０，１６〜１８  バスマスタ共有バス、２０，２６〜２８  バススレーブ共有バス、３３〜３８  カレントミラー回路、Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４  電流源、Ｍ１〜Ｍ４  バスマスタ、Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４  電流検出部、Ｓ１〜Ｓ４  バススレーブ、ＳＮ１１〜ＳＮ１４，ＳＮ２１〜ＳＮ２４  バススヌープ部、ＴＤ１１〜ＴＤ１４，ＴＤ２１〜ＴＤ２４  スレッショルドディテクタ。
【図１】
2006148511.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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