(57)【要約】  【課題】  ２分岐２段の分配回路と４個の並置されたインタディジタル型ＭＥＳＦＥＴと２分岐２段の合成回路とを有する半導体装置のＲＦ電力の効率を高める。  【解決手段】  ２分岐２段の入力分配回路１６と４個の並置されたインターデジタル型ＭＥＳＦＥＴ（１８，２０，２２，２４）と２分岐２段の出力合成回路２６とを有する回路構成の半導体装置であって、内側に配設された二つのインターデジタル型ＭＥＳＦＥＴ（２０，２２）のソース電極３４またはドレイン電極３２の一方の電極幅２ｗを、外側に配設された二つのインターデジタル型ＭＥＳＦＥＴ（１８，２４）のソース電極３４の電極幅２ｖおよびドレイン電極３２の電極幅２ｕそれぞれよりも広くした。【選択図】        図１
2006156902.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し上記半導体基板とオーミックに接続されゲート幅方向に電極幅ｕで延長された第１の電極、およびこの第１の電極にゲート電極を介して隣接し上記半導体基板とオーミックに接続されゲート幅方向に電極幅ｖで延長された第２の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第１の電極の一端と接続された第１電極引出配線、及びゲート電極と第１電極とを跨ぎ各第２の電極と接続された第２電極接続配線を有する第１の半導体素子と、
この第１の半導体に隣接して配設され、上記半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し上記半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第１の電極、およびこの第１の電極にゲート電極を介して隣接し上記半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第２の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第１の電極の一端と接続された第１電極引出配線、及びゲート電極と第１電極とを跨ぎ各第２の電極と接続された第２電極接続配線を有するとともに少なくとも一つの単位素子の第１の電極または第２の電極の電極幅がｗである第２の半導体素子と、
この第２の半導体素子に隣接して配設されるとともに上記第２の半導体素子と同じ構成を有する第３の半導体素子と、
この第３の半導体素子に隣接して配設されるとともに上記第１の半導体素子と同じ構成を有する第４の半導体素子と、
上記第１、第２の半導体素子それぞれの第１電極引出配線を接続する第１配線部分、上記第３、第４の半導体素子それぞれの第１電極引出配線を接続する第２配線部分、及びこの第１配線部分と第２配線部分とを接続する第３配線部分を有する第１電極接続配線と、
上記第１、第２の半導体素子それぞれのゲート電極引出配線を接続する第１配線部分、上記第３、第４の半導体素子それぞれのゲート電極引出配線を接続する第２配線部分、及びこの第１配線部分と第２配線部分とを接続する第３配線部分を有するゲート電極接続配線とを備えるとともに、
ｗが、ｕおよびｖそれぞれよりも大であることを特徴とする高周波用半導体装置。
【請求項２】
第２、第３の半導体素子のすべての単位素子の第１の電極または第２の電極の電極幅がｗであることを特徴とする請求項１記載の高周波用半導体装置
【請求項３】
第１の半導体素子と同じ構成の第５の半導体装置を更に備え、第５の半導体素子を前段とし第５の半導体素子の第１電極引出配線がゲート電極接続配線と接続されたことを特徴とする請求項１または２記載の高周波用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波用半導体装置に係り、特に衛星通信や移動体通信用送受信機器などの通信機器に使用される高周波用半導体装置に関するものである。
【背景技術】
【０００２】
近年、マイクロ波帯、ミリ波帯において使用される通信機器はますます高出力で小形になってきている。これに伴って小形化が要求される高周波用半導体装置もさらに高出力が求められ、高周波用半導体装置の消費電力を少なくするために高効率であることが求められている。
高周波が用いられる衛星通信や移動体通信用送受信機器などの通信機器に用いられるマイクロ波デバイスには、高周波特性が良好なトランジスタとして、例えばＭＥＳＦＥＴが用いられる。
【０００３】
この高周波用ＭＥＳＦＥＴを用いて、たとえばソース接地を行って高周波増幅器を構成する場合、高出力を得るためにゲート幅の大きなのチップを用いた高周波用ＭＥＳＦＥＴが必要である。
高周波用ＭＥＦＥＴは、半導体基板の表面に設けた動作領域に、ドレイン電極、ゲート電極、およびソース電極がゲート幅方向に交互に配設され、ドレイン電極、ゲート電極、およびソース電極各々一つで構成される単位素子が各電極の延長方向と直交する方向に複数個並列して配設され、単位素子の各ゲート電極と接続されたゲート電極引出配線、各ドレイン電極と接続されたドレイン電極引出配線、及びゲート電極とドレイン電極をエアブリッジで跨ぎ各ソース電極を接続したソース電極接続配線を備えた構成になっている。
以下このような高周波用ＭＥＳＦＥＴをインタディジタル型ＭＥＳＦＥＴと称することにする。
【０００４】
また、このようなインタディジタル型ＭＥＳＦＥＴを用いた高周波増幅回路においては、初段は出力が小さく、一つのインタディジタル型ＭＥＳＦＥＴで構成されるが、出力段は出力電力が大きくなり、複数並列に配置されたインタディジタル型ＭＥＳＦＥＴにより構成される。
たとえば、初段のソース接地されたインタディジタル型ＭＥＳＦＥＴには、そのゲート電極引出配線にＲＦ電力の信号が入力され、初段の信号増幅が行われドレイン電極引出配線を経て出力される。
出力段としての２段目のインタディジタル型ＭＥＳＦＥＴは、たとえば４個のインタディジタル型ＭＥＳＦＥＴが並列されて構成される。初段のインタディジタル型ＭＥＳＦＥＴの出力は、初段のインタディジタル型ＭＥＳＦＥＴのドレイン電極引出配線から分配回路、たとえば一つの線路が２分岐され、この２分岐された線路おのおのが更に２分岐されて４分岐される分配回路（以下このような分配回路を「２分岐２段の分配回路」という。）を経て、出力段の並列された４個のインタディジタル型ＭＥＳＦＥＴのゲート電極引出配線に入力される。
２段目の４個のインタディジタル型ＭＥＳＦＥＴにより信号が増幅された後、２段目の４個のインタディジタル型ＭＥＳＦＥＴからの出力信号は合成回路、たとえば互いに隣接する２本の信号線路をまず２分岐の結合配線により一つの信号線路に結合し、この結合されて一つにされた信号線路の互いに隣接する二つを更に２分岐の結合配線により結合する合成回路（以下このような合成回路を「２分岐２段の合成回路」という。）により一つに電力合成され、出力段からの一つのＲＦ電力の出力信号として出力される。
【０００５】
このように構成されたインタディジタル型ＭＥＳＦＥＴでは動作時に発熱するが、この発熱によるインタディジタル型ＭＥＳＦＥＴの温度上昇はゲート電極の配列方向の中央部において大となる。このため単位素子は配列された位置によって上昇温度が異なり各単位素子の増幅特性が不均一になり、各単位素子から出力される信号に位相差が生じ、インタディジタル型ＭＥＳＦＥＴ全体としての利得や電力効率が低下するために、従来から様々な対策がとられてきた。
たとえば公知例として、ゲート櫛形電極と、このゲート櫛歯電極を挟んで配置されたドレイン電極本体およびソース電極本体とからなる増幅部が複数並列に配置されて構成された半導体装置の最高発熱温度を下げるとともに半導体装置を構成する各増幅部の発熱温度を均一化するために、ゲート櫛歯電極の配置間隔をゲート櫛歯電極の配列中央部が最も広く、かつ配列方向端部にゆくに従って狭くした構成の半導体装置が開示されている（例えば、特許文献１、段落番号［００１９］〜［００２０］、図１参照）。
【０００６】
また、他の公知例として、くし形フィンガー状ゲート電極構造を有する高出力電界効果トランジスタにおいて、総ゲート幅を大きくするために、くし形のフィンガー長をのばす必要があり、同時にソース電極も長くなるためにソースインダクタンスが増大し、利得が低下するという問題があり、この問題に対処するためにソース電極より直接裏面のプレーテッド・ヒートシンク（ＰＨＳ）にバイアホールで接続するソース・アイランド・バイアホール構造を採用した構成が開示されている（例えば、特許文献２、段落番号［０００１］〜［０００４］、図４参照）。
【０００７】
また、他の公知例として、ソース電極、ゲート電極、ドレイン電極からなる電界効果トランジスタ単位フィンガーを並列に並べて構成された半導体装置において、半導体トランジスタの発熱領域内の温度分布を均一化し、領域内の局所的な高温部位からの熱劣化を防ぐために、ドレイン電極及びソース電極の幅がフィンガー中央部で広く、端部で細くなるように形成された構成が開示されている（例えば、特許文献３、段落番号［００２６］〜［００２７］、図１参照）。
【０００８】
また、他の公知例として、複数の単位トランジスタのゲート同士、ソース同士およびドレイン同士をそれぞれ共通に接続し、各単位トランジスタのゲートが櫛歯状に配列された高出力電界効果トランジスタにおいて、発生熱量を抑え且つチップ面積を増やさずに高出力化を行うために、ゲート配列の中央部に位置する単位トランジスタのゲート幅が周辺部に位置する単位トランジスタのゲート幅よりも小さくした構成が開示されている（例えば、特許文献４、段落番号［００１１］〜［００１２］、図１参照）。
【０００９】
また、他の公知例として、櫛形ゲート構造の高出力ＦＥＴにおいて、印加される高い電圧と、誘起される大きな電流により、素子そのものが加熱され特性劣化や場合によっては破壊がおきるが、これを防ぐために、櫛形ゲート構造の高出力ＦＥＴのゲートフィンガー長あるいは密度を不均一にした構成が開示されている（例えば、特許文献５、段落番号［００１０］、［００１９］、図１、図４参照）。
【００１０】
また、他の公知例として、くし型電極構造ＦＥＴにおいては、その中央部分において上昇温度が最大になり、この温度においてＦＥＴの最大上昇温度が決定されるので、くし型電極構造ＦＥＴの最大上昇温度を低減させるために、くし型電極構造ＦＥＴの中央部にゆくに従って単位ＦＥＴのゲート電極の有効動作電極幅を短くした構成が開示されている（例えば、特許文献６、段落番号［００１０］〜［００１１］、図１参照）。
【００１１】
【特許文献１】特開平６−３１０５４５号公報
【特許文献２】特開２０００−３３２０３０号公報
【特許文献３】特開平１１−８７３６７号公報
【特許文献４】特開平７−２９９１９号公報
【特許文献５】特開平７−２８３２３５号公報
【特許文献６】特開平８−１６２４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の公知例のように、単位素子が複数個並置されたインタディジタル型ＭＥＳＦＥＴにおいては、インタディジタル型ＭＥＳＦＥＴのゲート電極配列の中央部分における発生熱量を少なくすることによりインタディジタル型ＭＥＳＦＥＴ全体の温度の均一化を図り、特性の劣化や破壊を防ぐ構成になっている。
しかしながら、高周波回路においては、しばしば２分岐２段の分配回路を介して４個の並置されたインタディジタル型ＭＥＳＦＥＴが並列接続され、２分岐２段の合成回路を介して出力電力合成が行われれる。
この回路構成においては単に個々のインタディジタル型ＭＥＳＦＥＴの発熱による特性劣化に基づく効率低下のみに止まらず、入出力側に２分岐２段の分配回路がまた出力側に２分岐２段の合成回路が配設されることにより、並置された４個のインタディジタル型ＭＥＳＦＥＴの内、内側に配設された２個のインタディジタル型ＭＥＳＦＥＴへの入力されるＲＦ電力の位相角が、外側に配設された２個のインタディジタル型ＭＥＳＦＥＴへ入力されるＲＦ電力の位相角よりも小さくなり、位相が遅れる場合がある。
このために２分岐２段の分配回路と２分岐２段の合成回路と４個の並置されたインタディジタル型ＭＥＳＦＥＴを含む回路においては、外側に配置されたインタディジタル型ＭＥＳＦＥＴの出力信号とこれに隣接する内側に配置されたインタディジタル型ＭＥＳＦＥＴの出力信号とを電力合成する第１段目の２分岐合成線路において、電力合成を行う際に損失が発生し、このような構成を有する半導体装置の電力効率が低下する場合があるという問題点があった。
この発明は上記の問題点を解決するためになされたもので、第１の目的は２分岐複数段分配回路と４個の並置されたインタディジタル型ＭＥＳＦＥＴと２分岐複数段合成回路とを含む半導体装置において、効率の高い半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
この発明に係る高周波用半導体装置は、半導体基板と、この半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅ｕで延長された第１の電極、およびこの第１の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅ｖで延長された第２の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第１の電極の一端と接続された第１電極引出配線、及びゲート電極と第１電極とを跨ぎ各第２の電極と接続された第２電極接続配線を有する第１の半導体素子と、この第１の半導体に隣接して配設され、半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第１の電極、およびこの第１の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第２の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第１の電極の一端と接続された第１電極引出配線、及びゲート電極と第１電極とを跨ぎ各第２の電極と接続された第２電極接続配線を有するとともに少なくとも一つの単位素子の第１の電極または第２の電極の電極幅がｗである第２の半導体素子と、この第２の半導体素子に隣接して配設されるとともに第２の半導体素子と同じ構成を有する第３の半導体素子と、この第３の半導体素子に隣接して配設されるとともに第１の半導体素子と同じ構成を有する第４の半導体素子と、第１、第２の半導体素子それぞれの第１電極引出配線を接続する第１配線部分、第３、第４の半導体素子それぞれの第１電極引出配線を接続する第２配線部分、及びこの第１配線部分と第２配線部分とを接続する第３配線部分を有する第１電極接続配線と、第１、第２の半導体素子それぞれのゲート電極引出配線を接続する第１配線部分、第３、第４の半導体素子それぞれのゲート電極引出配線を接続する第２配線部分、及びこの第１配線部分と第２配線部分とを接続する第３配線部分を有するゲート電極接続配線とを備えるとともに、ｗをｕおよびｖそれぞれよりも大きくしたものである。
【発明の効果】
【００１４】
この発明に係る高周波用半導体装置においては、第２の半導体素子と第３の半導体素子における第１の電極または第２の電極の電極幅ｗが、第１の半導体素子と第４の半導体素子における第１の電極の電極幅ｕおよび第２の電極の電極幅ｖそれぞれよりも大きいので、第２の半導体素子と第３の半導体素子の通過位相（insertion  phase）、言い換えれば通過電力の位相の増分を第１の半導体素子と第４の半導体素子の通過位相の増分より大きくすることが出来る。
このため、ゲート電極接続配線を経由することによって第１の半導体素子と第４の半導体素子への入力信号の位相よりも小さくなっていた第２の半導体素子と第３の半導体素子の入力信号であるＲＦ信号の位相が、半導体素子の通過位相の増分により補償されるので、第１の半導体素子と第２の半導体素子の出力信号であるＲＦ信号のそれぞれの位相が同程度に調整され、また第３の半導体素子と第４の半導体素子の出力信号であるＲＦ信号のそれぞれの位相も同程度に調整されることにより、第１電極接続配線における電力合成の際の損失を少なくすることができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１はこの発明の一実施の形態に係る半導体装置の一部透過平面図である。図２は図１のＩＩ−ＩＩ断面における半導体装置の一部断面図である。図３は図１のＩＩＩ−ＩＩＩ断面における半導体装置の一部断面図である。図４は図１の半導体装置の等価回路を示す回路図である。なお図において同じ符号は同一のものか相当のものであることを示す。
図１は、半導体装置の一例としてインターデジタル型ＭＥＳＦＥＴで構成された２段増幅回路を示している。
増幅回路１０は、半導体基板としてのＧａＡｓ基板１２上に配設された増幅回路１０の初段となる第５の半導体素子としてＭＥＳＦＥＴ素子１４と、このＭＥＳＦＥＴ素子１４の出力側と接続されたゲート電極接続配線としての２分岐２段の入力分配回路１６と、この入力分配回路１６がその入力側に接続され増幅回路の出力段を構成する第１の半導体素子としてＭＥＳＦＥＴ素子１８，第２の半導体素子としてＭＥＳＦＥＴ素子２０、第３の半導体素子としてＭＥＳＦＥＴ素子２２、および第４の半導体素子としてＭＥＳＦＥＴ素子２４と、これらＭＥＳＦＥＴ素子１８、ＭＥＳＦＥＴ素子２０、ＭＥＳＦＥＴ素子２２、およびＭＥＳＦＥＴ素子２４それぞれの出力側と接続された第１電極接続配線としての２分岐２段の出力合成回路２６とから構成されている。
【００１６】
図１と図２に示されるように、ＭＥＳＦＥＴ素子１８は、図１のｙ軸方向に並列に配置された複数の単位ＭＥＳＦＥＴ２８で構成され、単位ＭＥＳＦＥＴ２８の各ゲート電極３０が共通のゲート電極引出配線３６に接続され、各ドレイン電極３２は共通のドレイン電極引出配線３８に接続され、各ソース電極３４は共通のソース電極接続配線４０により接続され、先に述べたインタディジタル型ＭＥＳＦＥＴの構成になっている。
単位ＭＥＳＦＥＴ２８はｘ軸方向に延長されたゲート電極３０とゲート電極３０に沿ってｘ軸方向に延長された第１の電極としての、たとえばドレイン電極３２と、ゲート電極３０を介してドレイン電極３２と隣接しゲート電極３０に沿ってｘ軸方向に延長された第２の電極としての、たとえばソース電極３４とから形成されている。
ＭＥＳＦＥＴ素子１８における単位ＭＥＳＦＥＴ２８の配列は、複数本配設されたゲート電極３０を挟んでドレイン電極３２とソース電極３４とが交互に配設されている。
従ってそれぞれのドレイン電極３２とソース電極３４は隣接する単位ＭＥＳＦＥＴ２８二つ分の幅、つまり隣接する二つのドレイン電極３２相互および二つのソース電極３４相互が一体的に形成されている。
【００１７】
このためひとつの単位ＭＥＳＦＥＴのドレイン電極幅をｕ、ソース電極幅をｖとすると、ＭＥＳＦＥＴ素子１８におけるドレイン電極３２は２ｕの幅で、またソース電極３４は２ｖの幅を有している。たとえばこのＭＥＳＦＥＴ素子１８においてはドレイン電極３２の２ｕとしての幅は１０μｍ、ソース電極３４の２ｖとして幅は１０μｍで、ソース電極３４およびドレイン電極３２の長さは概ね１００μｍ程度である。
各単位ＭＥＳＦＥＴ２８のゲート電極３０の一端に沿ってｙ軸方向にゲート電極引出配線３６がＧａＡｓ基板１２上に配設され、各単位ＭＥＳＦＥＴ２８のゲート電極３０の一端がこのゲート電極引出配線３６に接続されている。
また各単位ＭＥＳＦＥＴ２８のゲート電極３０のもう一方の一端に沿ってｙ軸方向に第１電極引出配線としてのドレイン電極引出配線３８がＧａＡｓ基板１２上に配設され、ＭＥＳＦＥＴ素子１８の各ドレイン電極３２の一端がこのドレイン電極引出配線３８に接続されている。
図２に示されるように、ＭＥＳＦＥＴ素子１８の各ソース電極３４は、ゲート電極３０とドレイン電極３２を跨ぐエアブリッジ構造により形成された第２電極接続配線としてのソース電極接続配線４０により接続されている。図１においてはこのエアブリッジ構造に形成されたソース電極接続配線４０はＭＥＳＦＥＴ素子１８を構成する各電極を明示するために透過して描かれている。
【００１８】
ＭＥＳＦＥＴ素子１８の両端に配設されたソース電極３４は、ｙ軸方向の幅を広くして形成されている。これら両端のソース電極３４は、導電体のスルーホール４４を介してＧａＡｓ基板１２の裏面に配設されたＰＨＳ（Plated Heat Sink）４２と接続され、接地される。このために両端のソース電極３４はスルーホール４４を覆うスルーホール蓋４６と一体的に形成された構成になっている。
なお、この実施の形態ではＧａＡｓ基板１２の裏面にＰＨＳ４２が配設されているが、必ずしもＰＨＳでなくてもよく、単に金属膜が配設されていても良い。
図２に示されるように、半導体基板１２はＧａＡｓからなる基板本体１２ａと基板本体１２ａ表面上に形成された動作領域としてのＧａＡｓのエピタキシャル層１２ｂとから形成され、半導体基板１２の裏面にはＡｕメッキ層からなるＰＨＳ４２が形成されている。エピタキシャル層１２ｂの表面にゲート電極３０が整流接続され、エピタキシャル層１２ｂにドレイン電極３２とソース電極３４とがオーミックに接続されている。
また、ゲート電極３０はアルミニウムで形成され、ソース電極３４およびドレイン電極３２は金により形成されている。
【００１９】
図１および図３に示されるように、ＭＥＳＦＥＴ素子２０の構成は、ＭＥＳＦＥＴ素子１８の構成と基本的に同じであるが、ＭＥＳＦＥＴ素子２０においては、単位ＭＥＳＦＥＴ２８のソース電極幅がｗで、ＭＥＳＦＥＴ素子２０におけるソース電極３４は２ｗの幅を有し、ｗ＞ｕとしている点が異なっていている。ＭＥＳＦＥＴ素子２０のその他の構成はＭＥＳＦＥＴ素子１８の構成と同じである。またＭＥＳＦＥＴ素子２０におけるソース電極３４の幅２ｗはたとえば２２μｍである。
さらにＭＥＳＦＥＴ素子２２はＭＥＳＦＥＴ素子２０と全く同じ構成であり、ＭＥＳＦＥＴ素子２４はＭＥＳＦＥＴ素子１８と全く同じ構成である。
さらに、この実施の形態１では、ＭＥＳＦＥＴ素子１４はＭＥＳＦＥＴ素子１８と全く同じ構成である。
【００２０】
増幅回路１０への入力信号はＭＥＳＦＥＴ素子１４のゲート電極引出配線３６に入力される。ＭＥＳＦＥＴ素子１４において増幅されたＲＦ信号はＭＥＳＦＥＴ素子１４のドレイン電極引出配線３８から出力されるが、このドレイン電極引出配線３８は２分岐２段の入力分配回路１６に接続される。
入力分配回路１６は、第１段目である第３配線部分としての第１分岐線路１６ａと、この第１段目の第１分岐線路１６ａの一方の枝線路に接続された第２段目の第１配線部分としての第２分岐線路１６ｂと、第１段目の第１分岐線路１６ａの他方の枝線路に接続された第２段目の第２配線部分としての第３分岐線路１６ｃとから構成される。
第１分岐線路１６ａの入力側はＭＥＳＦＥＴ素子１４のドレイン電極引出配線３８と接続されている。
第２分岐線路１６ｂの一方の枝線路はＭＥＳＦＥＴ素子１８のゲート電極引出配線３６に接続され、第２分岐線路１６ｂの他方の枝線路はＭＥＳＦＥＴ素子２０のゲート電極引出配線３６に接続されている。
さらに第３分岐線路１６ｃの一方の枝線路はＭＥＳＦＥＴ素子２２のゲート電極引出配線３６に接続され、第３分岐線路１６ｃの他方の枝線路はＭＥＳＦＥＴ素子２４のゲート電極引出配線３６に接続されている。
【００２１】
出力合成回路２６は、互いに隣接する２本の信号線路を２分岐の結合配線により一つの信号線路に結合する第１段目の第１配線部分としての第１結合線路２６ａと、互いに隣接する他の２本の信号線路を２分岐の結合配線により一つの信号線路に結合する第１段目の第２配線部分としての第２結合線路２６ｂと、第１結合線路２６ａにより結合された一つの信号線路と第２結合線路２６ｂにより結合された一つの信号線路とを２分岐の結合配線により一つの信号線路に結合する第２段目の第３配線部分としての第３結合線路２６ｃとから構成される。
第１結合線路２６ａの入力側の一方の枝線路はＭＥＳＦＥＴ素子１８のドレイン電極引出配線３８に接続され、第１結合線路２６ａの入力側の他方の枝線路はＭＥＳＦＥＴ素子２０のドレイン電極引出配線３８に接続される。
また第２結合線路２６ｂの入力側の一方の枝線路はＭＥＳＦＥＴ素子２２のドレイン電極引出配線３８に接続され、第１結合線路２６ｂの入力側の他方の枝線路はＭＥＳＦＥＴ素子２４のドレイン電極引出配線３８に接続される。
そして第３結合線路２６ｃの出力側の一本にまとめられた信号線路は増幅回路１０の出力端となる。
なおこの実施の形態１においては、ＭＥＳＦＥＴ素子２０及びＭＥＳＦＥＴ素子２２のソース電極３４のすべての電極幅２ｗを、ｗ＞ｕ、ｖとしているが、ソース電極３４に替えてドレイン電極３２のすべての電極幅を２ｗとし、ｗ＞ｕ、ｖとしてもよい。
【００２２】
次にこの発明に係る半導体装置の一例である増幅回路の動作について説明する。
図４に示した等価回路は増幅回路１０のものであり、信号入力端５０において入力されたＲＦ信号は、初段のＭＥＳＦＥＴ素子１４において増幅された後、入力分配回路１６を介して、出力段のＭＥＳＦＥＴ素子１８、ＭＥＳＦＥＴ素子２０、ＭＥＳＦＥＴ素子２２、およびＭＥＳＦＥＴ素子２４に入力され、これらのＭＥＳＦＥＴ素子により増幅された後、ＭＥＳＦＥＴ素子１８、ＭＥＳＦＥＴ素子２０、ＭＥＳＦＥＴ素子２２、およびＭＥＳＦＥＴ素子２４から出力され、出力合成回路２６により一つの出力信号に電力合成された後、出力端子５２から出力される。
【００２３】
このように、４個のＭＥＳＦＥＴ素子を並置し、その入力側に２分岐２段の入力分配回路１６が配設されると、並置された外側のＭＥＳＦＥＴ素子１８およびＭＥＳＦＥＴ素子２４に入力される信号の位相角が、ＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２に入力される信号の位相角よりも大きくなり、位相が進むことになる。
すなわち、たとえばマイクロストリップ線路で形成される高周波回路の２分岐２段の分配回路においては、内側に分岐された２本の枝線路（図１の増幅回路１０においては、ＭＥＳＦＥＴ素子１４のドレイン電極引出配線３８の出力点からＭＥＳＦＥＴ素子１８のゲート電極引出配線３６にいたる伝送線路とＭＥＳＦＥＴ素子１４のドレイン電極引出配線３８の出力点からＭＥＳＦＥＴ素子２４のゲート電極引出配線３６にいたる伝送線路の２本である。）と外側に分岐された２本の枝線路（図１の増幅回路１０においては、ＭＥＳＦＥＴ素子１４のドレイン電極引出配線３８の出力点からＭＥＳＦＥＴ素子２０のゲート電極引出配線３６にいたる伝送線路とＭＥＳＦＥＴ素子１４のドレイン電極引出配線３８の出力点からＭＥＳＦＥＴ素子２２のゲート電極引出配線３６にいたる伝送線路の２本である。）はマイクロストリップ線路の長さは同じである。
しかしながら内側に分岐された２本の枝線路は外側に分岐された２本の枝線路に比べて電磁結合による干渉を受ける部分を多く含んでいる。このために内側に分岐された２本の枝線路の実効的な長さが外側に分岐された２本の枝線路の実効的な長さに比べて短くなり、通過位相（insertion phase）すなわち通過電力の位相角が小さくなる。従って並列接続されるＭＥＳＦＥＴ素子（１８，２０，２２，２４）のゲート電極引出配線３６に入力される時点において、内側に分岐された２本の枝線路を経由した信号の位相角は外側に分岐された２本の枝線路を経由した信号の位相角に比べて小さく、位相が遅れている。
このためにこの発明に係る増幅回路１０においては、ＭＥＳＦＥＴ素子１８およびＭＥＳＦＥＴ素子２４の位相角とＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２の位相角の差分に対応させて、ＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２のソース電極３４のすべての電極幅２ｗをＭＥＳＦＥＴ素子１８およびＭＥＳＦＥＴ素子２４のドレイン電極３２の電極幅２ｕ、ソース電極３４の電極幅２ｖよりも大きくしている。
【００２４】
図５はこの発明に係る半導体装置のインターデジタル型ＭＥＳＦＥＴのソース電極あるいはドレイン電極の電極幅に対する通過電力位相角の増分の関係を示すグラフである。横軸及び縦軸とも任意目盛りで記載されているが、電極幅が大きくなるにつれてインターデジタル型ＭＥＳＦＥＴの通過電力の位相角の増分が大きくなっていることを読み取ることが出来る。
従って、ＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２のゲート電極引出配線３６への信号入力時点において既に、ＭＥＳＦＥＴ素子１８およびＭＥＳＦＥＴ素子２４のゲート電極引出配線３６への入力信号の位相角よりも小さくなっていた、ＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２のゲート電極引出配線３６への入力信号の位相角を、ＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２のソース電極３４の電極幅をＭＥＳＦＥＴ素子１８およびＭＥＳＦＥＴ素子２４よりも広くすることにより、通過電力の位相角の増分によって補償している。
これによりＭＥＳＦＥＴ素子１８およびＭＥＳＦＥＴ素子２４のドレイン電極引出配線３８から出力されるＲＦ電力の位相角とＭＥＳＦＥＴ素子２０およびＭＥＳＦＥＴ素子２２のドレイン電極引出配線３８から出力されるＲＦ電力の位相角とをほぼ同じにすることが出来る。
【００２５】
こののち出力合成回路２６において、ＭＥＳＦＥＴ素子１８とＭＥＳＦＥＴ素子２０それぞれのドレイン電極引出配線３８から出力されるＲＦ電力は出力合成回路２６の第１結合線路２６ａにより、またＭＥＳＦＥＴ素子２２とＭＥＳＦＥＴ素子２４それぞれのドレイン電極引出配線３８から出力されるＲＦ電力は第２結合線路２６ｂにより、それぞれ電力合成が行われる。このときＭＥＳＦＥＴ素子１８とＭＥＳＦＥＴ素子２０それぞれのドレイン電極引出配線３８から出力されるＲＦ電力の相互間に位相のずれは少なくなり、電力合成の際の損失が少なくなる。
また同様にＭＥＳＦＥＴ素子２２とＭＥＳＦＥＴ素子２４それぞれのドレイン電極引出配線３８から出力されるＲＦ電力の電力合成の際の損失が少なくなる。
従ってこの発明に係る増幅回路１０の出力合成回路２６における電力合成の際に並列接続された４個のＭＥＳＦＥＴ素子において外側と内側に配設された二つＭＥＳＦＥＴ素子のＲＦ電力の位相角の差異が少ないので、電力合成に際しての損失が少なくなり、効率の高い２段増幅回路を構成することが出来る。延いては効率の高い半導体装置、たとえば増幅回路を構成することが出来る。
【００２６】
変形例１
図６はこの発明の一実施の形態の変形例に係る半導体装置の一部透過平面図である。また図７は図６の半導体装置のＶＩＩ−ＶＩＩ断面における断面図である。
図６及び図７におけるＭＥＳＦＥＴ素子６０の構成は、ＭＥＳＦＥＴ素子２０の構成と基本的に同じであるが、ＭＥＳＦＥＴ素子２０においてはすべての単位ＭＥＳＦＥＴ２８のソース電極幅がｗで、ＭＥＳＦＥＴ素子２０におけるすべてのソース電極３４（但し両端のソース電極は除いて）は２ｗの幅を有しているのに対し、ＭＥＳＦＥＴ素子６０においてはその一部の単位ＭＥＳＦＥＴ２８のソース電極幅がｗで、ＭＥＳＦＥＴ素子６０における一部のソース電極３４（但し両端のソース電極は除いて）が２ｗで、他のソース電極３４の電極幅が２ｖである点が相違している。
このように一部のソース電極３４が２ｗであっても通過位相の遅れ角をＭＥＳＦＥＴ素子１８やＭＥＳＦＥＴ素子２４に比べて大きくすることが出来る。
従って、増幅回路１０の出力段におけるＭＥＳＦＥＴ素子２０に替えてＭＥＳＦＥＴ素子６０を用いても、入力分配回路１６の第２分岐線路１６ｂおよび第３分岐線路１６ｃの二つの分岐間のＲＦ電力の位相角の差分の程度に応じて、ＲＦ電力の位相角の調整を行うことができる。
【００２７】
以上のようにこの実施の形態に係る半導体装置においては、半導体基板と、この半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅ｕで延長された第１の電極、およびこの第１の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅ｖで延長された第２の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第１の電極の一端と接続された第１電極引出配線、及びゲート電極と第１電極とを跨ぎ各第２の電極と接続された第２電極接続配線を有する第１の半導体素子と、この第１の半導体に隣接して配設され、半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し上記半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第１の電極、およびこの第１の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第２の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第１の電極の一端と接続された第１電極引出配線、及びゲート電極と第１電極とを跨ぎ各第２の電極と接続された第２電極接続配線を有するとともに少なくとも一つの単位素子の第１の電極または第２の電極の電極幅がｗである第２の半導体素子と、この第２の半導体素子に隣接して配設されるとともに第２の半導体素子と同じ構成を有する第３の半導体素子と、この第３の半導体素子に隣接して配設されるとともに第１の半導体素子と同じ構成を有する第４の半導体素子と、第１、第２の半導体素子それぞれの第１電極引出配線を接続する第１配線部分、第３、第４の半導体素子それぞれの第１電極引出配線を接続する第２配線部分、及びこの第１配線部分と第２配線部分とを接続する第３配線部分を有する第１電極接続配線と、第１、第２の半導体素子それぞれのゲート電極引出配線を接続する第１配線部分、第３、第４の半導体素子それぞれのゲート電極引出配線を接続する第２配線部分、及びこの第１配線部分と第２配線部分とを接続する第３配線部分を有するゲート電極接続配線とを備えるとともに、ｗが、ｕおよびｖそれぞれよりも大きくしたもので、第２の半導体素子と第３の半導体素子における第１の電極または第２の電極の電極幅ｗが、第１の半導体素子と第４の半導体素子における第１の電極の電極幅ｕおよび第２の電極の電極幅ｖそれぞれよりも大きいので、第２の半導体素子と第３の半導体素子の通過位相の増分を第１の半導体素子と第４の半導体素子の通過位相の増分より大きくすることが出来る。
【００２８】
これによりゲート電極接続配線を経過することにより第１の半導体素子と第４の半導体素子への入力信号の位相よりも小さくなっていた第２の半導体素子と第３の半導体素子の入力信号であるＲＦ信号の位相が、第２，第３の半導体素子の通過位相の増分により調整され、第１の半導体素子と第２の半導体素子の出力信号であるＲＦ信号それぞれの位相を同程度にし、また第３の半導体素子と第４の半導体素子の出力信号であるＲＦ信号それぞれの位相を同程度にすることにより、第１電極接続配線における電力合成の際の損失を少なくすることができる。延いては電力効率のよい半導体装置を簡単な構成により提供することが出来る。
なお以上の説明においては、半導体装置の一例として増幅回路について説明したが、増幅回路に限らず、２分岐複数段の入力分配回路と複数の並置されたインターデジタル型ＭＥＳＦＥＴと２分岐複数段の出力合成回路とを有する回路構成であれば同様の効果を有する。
【産業上の利用可能性】
【００２９】
以上のように、この発明に係る高周波用半導体装置は衛星通信や移動体通信用送受信機器などの通信機器に使用される高周波用半導体装置に有用である。
【図面の簡単な説明】
【００３０】
【図１】この発明の一実施の形態に係る半導体装置の一部透過平面図である。
【図２】図１のＩＩ−ＩＩ断面における半導体装置の一部断面図である。
【図３】図１のＩＩＩ−ＩＩＩ断面における半導体装置の一部断面図である。
【図４】図１の半導体装置の等価回路を示す回路図である。
【図５】この発明に係る半導体装置のインターデジタル型ＭＥＳＦＥＴのソース電極あるいはドレイン電極の電極幅に対する通過電力位相角の増分の関係を示すグラフである。
【図６】この発明の一実施の形態の変形例に係る半導体装置の一部透過平面図である。
【図７】図６の半導体装置のＶＩＩ−ＶＩＩ断面における断面図である。
【符号の説明】
【００３１】
１２  ＧａＡｓ基板、    ３０  ゲート電極、    ３２  ドレイン電極、    ３４  ソース電極、    ２８  単位ＭＥＳＦＥＴ、    ３６  ゲート電極引出配線、    ３８  ドレイン電極引出配線、    ４０  ソース電極接続配線、    １８  ＭＥＳＦＥＴ素子、    ２０  ＭＥＳＦＥＴ素子、    ２２  ＭＥＳＦＥＴ素子、    ２４  ＭＥＳＦＥＴ素子、    ３４  ソース電極、    ２８  単位ＭＥＳＦＥＴ、    ３６  ゲート電極引出配線、    ２６  出力合成回路、    １６  入力分配回路、    １４  ＭＥＳＦＥＴ素子。
【図１】
2006156902.tif 000003
【図２】
2006156902.tif 000004
【図３】
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【図４】
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【図５】
2006156902.tif 000007
【図６】
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【図７】
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