(57)【要約】【課題】  発振信号が歪んでしまうのを確実に回避することができるようにする。【解決手段】  発振信号生成部Ｐ１の各遅延回路２１においては、第１制御信号Ｓｃ１に応じた所定量の電流を供給する第１電流供給部Ｐ４を、電源電圧と差動対部Ｐ３との間に設けるようにしたことにより、この差動対部Ｐ３と第１及び第２伝送線Ｌ１、Ｌ２と可変抵抗部Ｐ６とを電源電圧からフローティングしたような状態にすることができる。この結果このフローティングしたような状態となっている部分に接続される電圧を調節することにより、発振信号Ｓｏの発振中心電圧を、遅延回路２１の動作が線形領域から外れないように制御することができる。【選択図】          図４
2006140639.tif 000002
【特許請求の範囲】
【請求項１】
環状に接続された複数の遅延回路を用いて発振信号を生成する発振信号生成器において、
各上記遅延回路は、
前段の上記遅延回路から供給される上記発振信号の電圧変化を電流変化に変換する電圧電流変換部と、
電源電圧と上記電圧電流変換部との間に設けられ、所定量の電流を供給する第１の電流供給部と、
上記第１の電流供給部から供給される電流を、上記電圧電流変換部を介して引き込む第１の電流引込部と、
上記第１の電流供給部と上記電圧電流変換部との間から延長し、上記電圧電流変換部により得られた上記電流変化を伝送する伝送線と、
上記伝送線により伝送された上記電流変化を電圧変化に変換し、当該変換結果を上記発振信号として後段の上記遅延回路に対して供給する電流電圧変換部と
を具えることを特徴とする発振信号生成器。
【請求項２】
上記電流電圧変換部によって上記電流変化が電圧変化に変換される変換割合を、調節する電流電圧変換割合調節手段
を具えることを特徴とする請求項１に記載の発振信号生成器。
【請求項３】
所定量の電流を供給する第２の電流供給部と、
上記第２の電流供給部から供給される電流を、上記電流電圧変換部を介して引き込む第２の電流引込部と
を有し、
上記電流電圧変換部は、
上記伝送線により伝送された上記電流変化を、上記第２の電流供給部から当該電流電圧変換部を介して上記第２の電流引込部により引き込まれる電流量に応じた上記変換割合で、電圧変化に変換し、
上記電流電圧変換割合調節手段は、
上記第２の電流供給部から当該電流電圧変換部を介して上記第２の電流引込部により引き込まれる電流量を制御することにより、上記変換割合を調節する
ことを特徴とする請求項２に記載の発振信号生成器。
【請求項４】
上記第１及び第２の電流供給部に供給させる電流量と、上記第１及び第２の電流引込部に引き込ませる電流量とを制御する制御手段
を具えることを特徴とする請求項３に記載の発振信号生成器。
【請求項５】
上記電圧電流変換部によって上記発振信号の電圧変化が電流変化に変換される変換割合を、調節する電圧電流変換割合調節手段
を具えることを特徴とする請求項１に記載の発振信号生成器。
【請求項６】
上記電圧電流変換部は、
前段の上記遅延回路から供給される上記発振信号の電圧変化を、上記第１の電流供給部から当該電圧電流変換部を介して上記第１の電流引込部により引き込まれる電流量に応じた上記変換割合で、電流変化に変換し、
上記電圧電流変換割合調節手段は、
上記第１の電流供給部から当該電圧電流変換部を介して上記第１の電流引込部により引き込まれる電流量を制御することにより、上記変換割合を調節する
ことを特徴とする請求項５に記載の発振信号生成器。
【請求項７】
環状に接続された複数の遅延回路を用いて発振信号を生成する発振信号生成部と、上記発振信号生成部から得られる複数の上記発振信号に基づいてそれぞれ位相の異なる当該複数の発振信号を位相的に補間するような補間位相信号を生成する補間位相信号生成部とを有する信号生成装置において、
各上記遅延回路は、
前段の上記遅延回路から供給される上記発振信号の電圧変化を電流変化に変換する電圧電流変換部と、
電源電圧と上記電圧電流変換部との間に設けられ、所定量の電流を供給する電流供給部と、
上記電流供給部から供給される電流を、上記電圧電流変換部を介して引き込む電流引込部と、
上記電圧電流変換部と上記電流供給部との間から延長し、上記電圧電流変換部により得られた上記電流変化を伝送する伝送線と、
上記伝送線により伝送された上記電流変化を電圧変化に変換し、当該変換結果を上記発振信号として後段の上記遅延回路に対して供給する電流電圧変換部と
を具えることを特徴とする信号生成装置。
【請求項８】
環状に接続された複数の遅延回路を用いて発振信号を生成する発振信号生成部と、上記発振信号生成部から得られる複数の上記発振信号に基づいてそれぞれ位相の異なる当該複数の発振信号を位相的に補間するような補間位相信号を生成する補間位相信号生成部とを有する信号生成装置から供給される上記発振信号及び上記補間位相信号に基づいて、記憶媒体から読み出された読出信号をサンプリングすることによりデータを再生する再生装置において、
各上記遅延回路は、
前段の上記遅延回路から供給される上記発振信号の電圧変化を電流変化に変換する電圧電流変換部と、
電源電圧と上記電圧電流変換部との間に設けられ、所定量の電流を供給する電流供給部と、
上記電流供給部から供給される電流を、上記電圧電流変換部を介して引き込む電流引込部と、
上記電圧電流変換部と上記電流供給部との間から延長し、上記電圧電流変換部により得られた上記電流変化を伝送する伝送線と、
上記伝送線により伝送された上記電流変化を電圧変化に変換し、当該変換結果を上記発振信号として後段の上記遅延回路に対して供給する電流電圧変換部と
を具えることを特徴とする再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振信号生成器及びその装置に関し、例えば、ＰＬＬ（Phase Locked Loop）回路内の電圧制御発振器から供給されたクロック信号に基づいて光ディスクから読み出した読出信号をサンプリングするようになされた光ディスク再生装置に適用して好適なものである。
【背景技術】
【０００２】
例えば、図１０に示すような光ディスク再生装置１００に設けられているＰＬＬ回路１０１は、当該ＰＬＬ回路１０１の内部に設けられている電圧制御発振器を、光ディスクから読み出されたデータに含まれている位相情報に同期させるように制御する。これによりこの電圧制御発振器は、かかる位相情報に同期した発振信号を生成する。
【０００３】
そしてこのＰＬＬ回路１０１は、当該電圧制御発振器により生成された発振信号を、光ディスクからの読出信号をサンプリングするためのクロック信号としてアナログデジタル変換部１０２に供給する。このアナログデジタル変換部１０２は、当該供給されるクロック信号に基づいて光ディスクから読み出された読出信号をサンプリングすることにより、デジタル形式のデータを得るようになされている。
【０００４】
このような構成はクロックデータリカバリシステムとして広く知られており、この構成により光ディスクに記録されているデータを正確に復元することができる。
【０００５】
因みにこのような光ディスク再生装置１００に対しては、例えば図１１に示すような、複数の遅延回路１２０（Ａ〜Ｄ）が環状に接続されてなるリング型の電圧制御発振器１１０Ａが適用される。このリング型の電圧制御発振器１１０Ａは、発振信号の周波数可変範囲を広くすることができるので、クロックデータリカバリシステムに適する。
【０００６】
ところで一般的に、ＣＤ（Compact Disc）及びＤＶＤ（Digital Versatile Disc）といった光ディスクに対しては、ＥＦＭ（Eight to Fourteen Modulation）方式等によって変調されたデータが記憶されている。これにより光ディスク再生装置１００によって光ディスクから読み出される読出信号は、例えば３Ｔ〜１１Ｔ（このＴは光ディスクのピットを検出する際に用いる基準クロック信号の周期）のパルス幅を有することになる。
【０００７】
このため光ディスク再生装置１００においては、例えば、このような種々のパルス幅を有する読出信号をアナログデジタル変換部１０２によってオーバサンプリングすることにより、精度良くデータを復元し得るようにした構成を採る場合がある。
【０００８】
このようにアナログデジタル変換部１０２においてオーバサンプリングを実行するための手法としては、例えば２つの手法が考えられる。以下ではこの２つの手法を、それぞれ第１の手法及び第２の手法として順次説明する。
【０００９】
第１の手法では、ＰＬＬ回路１０１からアナログデジタル変換部１０２に供給するクロック信号の周波数を上げることにより、アナログデジタル変換部１０２にオーバサンプリングを実行させるようにするものである。この場合このＰＬＬ回路１０１は、その内部の電圧制御発振器１１０Ａに生成させる発振信号の周波数（発振周波数）を上げる必要がある。しかしながらこのように発振周波数を上げるようにすると、この電圧制御発振器１１０Ａにおける消費電力が増大してしまうという問題が生じる。
【００１０】
ここでは以下においてこの問題点を具体的に説明する。かかる図１１に示した電圧制御発振器１１０Ａを構成する各遅延回路１２０としては、例えば図１２に示すような１Ｐｏｌｅ特性の差動増幅回路が適用される。
【００１１】
この遅延回路１２０では、前段の遅延回路１２０から非反転入力端子Ｔ１０１及び反転入力端子Ｔ１０２を介して入力された発振信号が、第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のゲートにそれぞれ供給されると、この第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のドレイン電流には、それぞれのゲートに供給された発振信号の電圧変化に応じた電流変化が生じる。これにより第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のドレイン側に接続された第１０１可変抵抗素子Ｒ１０１及び第１０２可変抵抗素子Ｒ１０２においては、第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のドレイン電流に生じる電流変化に応じて、電源電圧（Ｖｃｃ）からの電圧降下量が変動する。
【００１２】
この結果、第１０１可変抵抗素子Ｒ１０１と第１０１トランジスタＴｒ１０１との間から延長する第１０１伝送線Ｌ１０１に接続されている反転出力端子Ｔ１０３からは、この第１０１可変抵抗素子Ｒ１０１における電圧降下量の変動に応じた電圧の信号が、後段の遅延回路１２０に対して供給される発振信号として出力され、また第１０２可変抵抗素子Ｒ１０２と第１０２トランジスタＴｒ１０２との間から延長する第１０２伝送線Ｌ１０２に接続されている非反転出力端子Ｔ１０４からは、第１０２可変抵抗素子Ｒ１０２における電圧降下量の変動に応じた電圧の信号が、後段の遅延回路１２０に対して供給される発振信号として出力される。
【００１３】
このような構成でなる遅延回路１２０の周波数特性は、次式
【００１４】
【数１】
2006140639.tif 000003
【００１５】
により表せる。ここで、Ａ0は１段の遅延回路１２０におけるＤＣ（直流）利得を示し、ｓはラプラス変数を示し、ω0はこの遅延回路１２０のカットオフ周波数を示している。
【００１６】
またかかるＤＣ利得Ａ0は、次式
【００１７】
【数２】
2006140639.tif 000004
【００１８】
により表せる。さらにかかるカットオフ周波数ω0は、次式
【００１９】
【数３】
2006140639.tif 000005
【００２０】
により表せる。ここで、Ｇmiは第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のトランスコンダクタンス値を示し、Ｒ0は第１０１可変抵抗素子Ｒ１０１及び第１０２可変抵抗素子Ｒ１０２の抵抗値（ＤＣ時の出力インピーダンス値）を示し、ＣPOは第１０１コンデンサＣ１０１及び第１０２コンデンサＣ１０２の容量値を示している。
【００２１】
ここでこの電圧制御発振器１１０Ａを発振させるためには、この電圧制御発振器１１０Ａ内における発振信号が環状に接続された遅延回路１２０（Ａ〜Ｄ）を１周回ってきたときに、その位相が３６０°回転し且つオープンループ利得が１倍以上保たれているようにしなければならない。
【００２２】
ここで図１１に示したようにこの電圧制御発振器１１０Ａは、負帰還接続となるように遅延回路１２０（Ａ〜Ｄ）を環状に接続して構成されているので、この構成により発振信号の位相を１８０°回転させるようになされている。そしてこの場合この電圧制御発振器１１０Ａにおいては、各遅延回路１２０によって位相遅れを生じさせることにより、この発振信号の位相をさらに１８０°回転させるようになされている。
【００２３】
従ってこの電圧制御発振器１１０Ａにおいては、１段の遅延回路１２０により生じさせる発振信号の位相遅れを１８０°／Ｎ（Ｎは遅延回路１２０の段数）と表せるので、この電圧制御発振器１１０Ａの発振周波数ωoscは、次式、
【００２４】
【数４】
2006140639.tif 000006
【００２５】
により表せる。
【００２６】
また上述したように、この電圧制御発振器１１０Ａにおけるオープンループ利得を１倍以上としなければならない。ここでこの電圧制御発振器１１０Ａにおけるオープンループ利得は、電圧制御発振器１１０ＡがＮ段の遅延回路１２０を有するとした場合、次式、
【００２７】
【数５】
2006140639.tif 000007
【００２８】
と表すことができるので、電圧制御発振器１１０Ａにおけるオープンループ利得を１倍以上とするためには、次式、
【００２９】
【数６】
2006140639.tif 000008
【００３０】
を満たす必要がある。
【００３１】
従って、この電圧制御発振器１１０Ａにおける遅延回路１２０の段数を例えば３段（Ｎ＝３）とした場合には、１段の遅延回路１２０によるＤＣ利得Ａ０を「Ａ０≧２」とする必要があり、またこの場合この電圧制御発振器１１０Ａにおける発振周波数ωｏｓｃを「ωosc＝（√３）ω0」と表すことができる。
【００３２】
この結果、この電圧制御発振器１１０Ａにおける発振周波数ωocsを高くする場合には、当該電圧制御発振器１１０Ａが発振するように各遅延回路１２０のＤＣ利得Ａ0を保ちながら、各遅延回路１２０のカットオフ周波数ω0を高める必要があることがわかる。
【００３３】
このカットオフ周波数ω０を高めるためには、第１０１コンデンサＣ１０１及び第１０２コンデンサＣ１０２の容量値ＣPOを下げる方法が考えられる（上述の式（３）参照）。しかしながらこの第１０１コンデンサＣ１０１及び第１０２コンデンサＣ１０２については、第１０１伝送線Ｌ１０１及び第１０２伝送線Ｌ１０２のそれぞれに発生する寄生容量を適用する場合もあることから、その容量値ＣPOを連続的に可変させることが困難であり、従ってこの方法は採用し難い。
【００３４】
このカットオフ周波数ω0を高めるための別の方法として、第１０１可変抵抗素子Ｒ１０１及び第１０２可変抵抗素子Ｒ１０２の抵抗値Ｒ0を下げる方法が考えられる（上述の式（３）参照）。因みにこの方法を実現する場合には、図１２との対応部分に同一符号を付して示す図１３のように、例えばＰＭＯＳ（ｐチャンネルＭＯＳＦＥＴ）でなる２つのトランジスタＴｒ１０３、Ｔｒ１０４の５極管領域を利用することにより、これらトランジスタＴｒ１０３、Ｔｒ１０４を可変抵抗素子として適用する構成や、図１２との対応部分に同一符号を付して示す図１４（Ａ）のように、例えばＰＭＯＳでなる２つのトランジスタＴｒ１０５、Ｔｒ１０６をダイオード接続することにより、これらトランジスタを可変抵抗素子として適用する構成が一般的である。
【００３５】
ところで、このように可変抵抗素子の抵抗値Ｒ0を下げる方法を適用した場合には、この抵抗値Ｒ0の低下に伴って遅延回路１２０のＤＣ利得Ａ0も低下してしまうので（上述の式（２）参照）、当該ＤＣ利得Ａ0を維持するためにも第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のトランスコンダクタンス値Ｇmiを上げる必要がある。
【００３６】
しかしながら、これら第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のトランスコンダクタンス値Ｇmiを上げる場合には、当該第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のドレイン電流を増やすことになるので、その結果消費電力が増大してしまうという問題が生じる。
【００３７】
ここでこの消費電力が増大する点を詳細に説明する。まず一般的なトランジスタにおいては、トランスコンダクタンス値をＧmとしてドレイン電流をＩdsとすると「Ｇm∝√Ｉds」の関係になることが知られている。従って第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のトランスコンダクタンス値Ｇmｉを２倍にするためには、そのドレイン電流を約４倍にしなければならない。かかる電圧制御発振器１１０Ａにおける発振周波数ωocsを例えば２倍にする場合には、可変抵抗素子の抵抗値Ｒ0を約１／２倍することになるので、これに伴って第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２のトランスコンダクタンス値Ｇmiを約２倍しなければならない。従ってこの場合には、第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２におけるドレイン電流が約４倍に増加することになる。
【００３８】
ここまでの説明からわかるように、ＰＬＬ回路１０１（図１０）からアナログデジタル変換部１０２に供給するクロック信号の周波数を上げるようにする第１の手法によれば、このＰＬＬ回路１０１内部の電圧制御発振器１１０Ａに生成させる発振信号の周波数を上げることに伴って、この電圧制御発振器１１０Ａにおける消費電力が増大してしまう問題が生じることがわかる。
【００３９】
次に、オーバサンプリングを実行するための２つの手法のうちの第２の手法を説明する。
【００４０】
この第２の手法では、例えば図１１との対応部分に同一符号を付した図１５に示すようなリング型の電圧制御発振器１１０Ｂを用いる。この電圧制御発振器１１０Ｂでは、環状に接続される遅延回路１２０の段数を増加させた上で、各遅延回路１２０の間からそれぞれ位相の異なる複数の発振信号Ｓｏ（１、２、……）を取り出す。そして、当該取り出した多相の発振信号Ｓｏ（１、２、……）をクロック信号としてアナログデジタル変換部１０２に供給する。このようにすればアナログデジタル変換部１０２には、擬似的に高周波のクロック信号が供給されていることになり、かくしてオーバサンプリングすることができる。
【００４１】
しかしながらこの第２の手法では、電圧制御発振器１１０Ｂにおける遅延回路１２０の段数が増加するので、これに伴ってこの電圧制御発振器１１０Ｂの発振周波数ωoscが低下してしまう（上述の式（４）参照）。そしてこのように電圧制御発振器１１０Ｂの発振周波数ωoscが低下した状態のままにしておくと、多相の発振信号Ｓｏ（１、２、……）をクロック信号としてアナログデジタル変換部１０２に対して供給したとしても、当該クロック信号の周波数が低下しているので、オーバサンプリングを確実に実行し得るとは限らない。
【００４２】
従って、電圧制御発振器１１０Ｂにおける遅延回路１２０の段数の増加に伴って発振周波数ωoscが低下してしまうことを回避しなければならないが、結局その場合には遅延回路１２０における消費電力が増大してしまう問題が生じる。
【００４３】
ここでこの消費電力が増大する点を、図１６を用いて詳細に説明する。因みにこの図１６（Ａ）は、電圧制御発振器１１０Ｂにおける遅延回路１２０の段数Ｎを変更した場合に、発振周波数ωoscがどのように変化するかを示している（ここでは、遅延回路１２０におけるカットオフ周波数ω0の値を固定して考える）。また図１６（Ｂ）は、電圧制御発振器１１０Ｂにおける遅延回路１２０の段数Ｎを変更した際、この電圧制御発振器１１０Ｂにおけるオープンループ利得を１倍以上に保つために、各遅延回路１２０が有すべきＤＣ利得Ａ0の値を示している。
【００４４】
例えば、この電圧制御発振器１１０Ｂにおける遅延回路１２０の段数を３段から６段に増加させることにより、位相の異なる発振信号Ｓｏの数を２倍にする場合を考える。この場合、遅延回路１２０の数が２倍に増加することから、これに伴って必然的に、第１０１トランジスタＴｒ１０１及び第１０２トランジスタＴｒ１０２（図１２）のドレインに流す電流量が２倍になってしまう。
【００４５】
さらにこの場合、図１６（Ａ）からも明らかなように、ただ単に遅延回路１２０の段数を３段から６段に増加させた場合には発振周波数ωoscが約１／３に低下してしまうので、この低下を回避するためにも、かかるドレイン電流を「Ｇm∝√Ｉds」の関係からさらに約９倍（すなわち３倍の自乗）する必要がある。
【００４６】
この一方で図１６（Ｂ）に示すように、各遅延回路１２０のＤＣ利得Ａ0については、遅延回路１２０を３段とした場合には約２以上必要であったものが、遅延回路１２０を６段とした場合には約１．１６以上にすればよいことがわかる。従って遅延回路１２０の段数を３段から６段に増加させた場合には、各遅延回路１２０のＤＣ利得Ａ0を約０．５８倍にすることができ、かくしてかかるドレイン電流を約０．３３倍（つまり０．５８倍の自乗）に減らすことができる。
【００４７】
以上の結果この場合には、結局かかるドレイン電流を約６倍（２倍×９倍×０．３３倍）にしなければならず、かくしてこの第２の手法においても、遅延回路１２０の段数を増やすことに起因して電圧制御発振器１１０Ｂにおける消費電力が増大してしまう問題が生じることがわかる。
【００４８】
ところで、以上に説明した第１及び第２の手法とは別に、位相補間という手法（以下、これを第３の手法と呼ぶ）が知られている。この第３の手法では、多相のクロック信号を得ることができるのにも関わらず、遅延回路の段数増加を回避することができ、かくして消費電力の増大を抑制することができる（非特許文献１参照）。
【非特許文献１】Wing-Hong Chan, Jack Lau, and Aaron Buchwald, "A 622-MHz Interpolating Ring VCO with Temperature Compensation and Jitter Analysis" 1997 IEEE International Symposium on Circuits and Systems, June 9-12 1997, Hong Kong
【発明の開示】
【発明が解決しようとする課題】
【００４９】
ここで図１１との対応部分に同一符号を付して示す図１７を用いて、この第３の手法が適用された電圧制御発振器１１０Ｃの一例構成を説明する。この電圧制御発振器１１０Ｃは、図１３又は図１４に示した遅延回路１２０を例えば４段有し、これら遅延回路１２０（Ａ〜Ｄ）が環状に接続されて構成されている。これによりこれら遅延回路１２０の間からは、π／４ずつ位相がずれた計８相の発振信号Ｓｏ（１、２、……）が取り出される。
【００５０】
またこの電圧制御発振器１１０Ｃは、これら遅延回路１２０の間から取り出した位相の隣り合う２つの発振信号Ｓｏを足し合わせることにより当該２つの発振信号Ｓｏを位相的に補間するような補間位相信号Ｓｓ（１、２、……）を生成するための加算回路１３０（Ａ、Ｂ、……）を複数有する。ここで図１８を用いて、この加算回路１３０の構成を説明する。
【００５１】
この加算回路１３０では、第１１１入力端子Ｔ１１１から入力された第１発振信号Ｓｏ１に応じて第１１１トランジスタＴｒ１１１に流れるドレイン電流が変化すると共に、第１１３入力端子Ｔ１１３から入力された第３発振信号Ｓｏ３に応じて第１１３トランジスタＴｒ１１３に流れるドレイン電流が変化する。そして、この第１１１トランジスタＴｒ１１１のドレインにおける電流変化と第１１３トランジスタＴｒ１１３のドレインにおける電流変化とは、第１１１伝送線Ｌ１１１を介して足し合わされる。これにより負荷素子として機能する第１１５トランジスタＴｒ１１５においては、当該第１１１伝送線Ｌ１１１を介して足し合わされた電流変化に応じて、電源電圧からの電圧降下量が変動する。この結果この第１１１伝送線Ｌ１１１に接続された第１１５出力端子Ｔ１１５からは、第１発振信号Ｓｏ１と第３発振信号Ｓｏ３との中間位相となるような第１補間位相信号Ｓｓ１が得られる。
【００５２】
また同様にしてこの加算回路１３０では、第１１２入力端子Ｔ１１２から入力された第２発振信号Ｓｏ２に応じて第１１２トランジスタＴｒ１１２に流れるドレイン電流が変化すると共に、第１１４入力端子Ｔ１１４から入力された第４発振信号Ｓｏ４に応じて第１１４トランジスタＴｒ１１４に流れるドレイン電流が変化する。そして、この第１１２トランジスタＴｒ１１２のドレインにおける電流変化と第１１４トランジスタＴｒ１１４のドレインにおける電流変化とは、第１１２伝送線Ｌ１１２を介して足し合わされる。これにより負荷素子として機能する第１１６トランジスタＴｒ１１６においては、当該第１１２伝送線Ｌ１１２を介して足し合わされた電流変化に応じて、電源電圧からの電圧降下量が変動する。この結果この第１１２伝送線Ｌ１１２に接続された第１１６出力端子Ｔ１１６からは、第２発振信号Ｓｏ２と第４発振信号Ｓｏ４との中間位相となるような第２補間位相信号Ｓｓ２が得られる。
【００５３】
以上に説明したようにしてこの電圧制御発振器１１０Ｃは、環状に接続された遅延回路１２０（Ａ〜Ｄ）によって複数の発振信号Ｓｏ（１、２、……）を生成すると共に、これら発振信号Ｓｏを足し合わせることによって補間位相信号Ｓｓ（１、２、……）を生成し、これらをクロック信号としてアナログデジタル変換部１０２に対して供給することにより、アナログデジタル変換部１０２にオーバサンプリングを実行させるようになされている。
【００５４】
ここで、このアナログデジタル変換部１０２において正確にオーバサンプリングが実行されるようにするためには、クロック信号としてアナログデジタル変換部１０２に供給する第１補間位相信号Ｓｓ１や第２補間位相信号Ｓｓ２等を精度良く生成する必要がある。
【００５５】
例えば、第１発振信号Ｓｏ１の位相をsin（ωt＋π／８）とし、当該第１発振信号Ｓｏ１から位相がπ／４ずれた第３発振信号Ｓｏ３の位相をsin（ωt−π／８）とすると、第１補間位相信号Ｓｓ１の位相は、次式
【００５６】
【数７】
2006140639.tif 000009
【００５７】
にあるように「１．８５sinωt」として表せる。これにより第１発振信号Ｓｏ１及び第３発振信号Ｓｏ３において単一周波数ωのみが含まれている状態にすれば、第１補間位相信号Ｓｓ１を精度良く生成し得ることがわかる。
【００５８】
ところで、環状に接続された遅延回路１２０（Ａ〜Ｄ）において発振信号Ｓｏが生成されるためには、上述したように、これら遅延回路１２０のＤＣ利得Ａ０を所定の理論値以上に維持しなければならない（例えば、遅延回路１２０の段数Ｎが３であればＤＣ利得Ａ０を２以上にする）。
【００５９】
このＤＣ利得Ａ０は上述の式（２）からも明らかなように、遅延回路１２０を構成する各トランジスタのパラメータ（トランスコンダクタンス値Ｇｍiや抵抗値Ｒ0）により決定されるので、各遅延回路１２０のＤＣ利得Ａ０を所定の理論値以上にする際には、この理論値に応じたパラメータを有するトランジスタを選定することになる。
【００６０】
ところが実際上、これら遅延回路１２０を構成するトランジスタについては、製造ばらつき等によりそのパラメータが一定でないので、これら遅延回路１２０が発振信号Ｓｏを確実に生成し得るようにするためにも、各遅延回路１２０のＤＣ利得Ａ０が理論値よりも大きめになるように、トランジスタを選定して設計することになる。
【００６１】
しかしながらこのように設計すると、遅延回路１２０におけるＤＣ利得Ａ０が大きくなりすぎる場合があり、この場合には大きくなりすぎたＤＣ利得Ａ０に比例して、これら遅延回路１２０により生成される発振信号Ｓｏの振幅が大きくなってしまい、その結果遅延回路１２０の動作が線形領域から外れてしまう時間が長くなる。
【００６２】
このように遅延回路１２０の動作が線形領域から外れてしまう時間が長くなると、これら遅延回路１２０により生成される発振信号Ｓｏが歪んでしまうので、当該発振信号Ｓｏにおいてかかる周波数ω以外の高周波成分が含まれることになり、その結果上述の式（７）が成り立たなくなって、補間位相信号Ｓｓの精度が悪くなってしまう。
【００６３】
本発明は以上の点を考慮してなされたもので、発振信号が歪んでしまうのを確実に回避することができる発振信号生成器及びその装置を提案しようとするものである。
【課題を解決するための手段】
【００６４】
かかる課題を解決するため本発明においては、環状に接続された複数の遅延回路を用いて発振信号を生成する発振信号生成器において、各遅延回路は、前段の遅延回路から供給される発振信号の電圧変化を電流変化に変換する電圧電流変換部と、電源電圧と電圧電流変換部との間に設けられ、所定量の電流を供給する第１の電流供給部と、第１の電流供給部から供給される電流を、電圧電流変換部を介して引き込む第１の電流引込部と、第１の電流供給部と電圧電流変換部との間から延長し、電圧電流変換部により得られた電流変化を伝送する伝送線と、伝送線により伝送された電流変化を電圧変化に変換し、当該変換結果を発振信号として後段の遅延回路に対して供給する電流電圧変換部とを備えるようにした。
【００６５】
このようにこの発振信号生成器においては、所定量の電流を供給する第１の電流供給部を電源電圧と電圧電流変換部との間に設けるようにしたことにより、この電圧電流変換部とこの電圧電流変換部により得られた電流変化を伝送する伝送線とこの伝送線により伝送された電流変化を電圧変化に変換する電流電圧変換部とを電源電圧からフローティングしたような状態にすることができる。この結果このフローティングしたような状態となっている部分に接続される電圧を調節することにより、発振信号の発振中心電圧を制御することができる。
【００６６】
また本発明の発振信号生成器においては、電流電圧変換部によって電流変化が電圧変化に変換される変換割合を、調節する電流電圧変換割合調節手段を備えるようにした。
【００６７】
かくしてこの発振信号生成器によれば、電流変化が電圧変化に変換される変換割合（抵抗値）を調節することにより、発振信号の振幅を制御することができる。
【００６８】
さらに本発明の発振信号生成器においては、所定量の電流を供給する第２の電流供給部と、第２の電流供給部から供給される電流を、電流電圧変換部を介して引き込む第２の電流引込部とを備え、電流電圧変換部は、伝送線により伝送された電流変化を、第２の電流供給部から当該電流電圧変換部を介して第２の電流引込部により引き込まれる電流量に応じた変換割合で、電圧変化に変換し、電流電圧変換割合調節手段は、第２の電流供給部から当該電流電圧変換部を介して第２の電流引込部により引き込まれる電流量を制御することにより、変換割合を調節するようにした。
【００６９】
かくしてこの発振信号生成器によれば、第２の電流供給部から電流電圧変換部を介して第２の電流引込部により引き込まれる電流量を制御することにより、電流変化が電圧変化に変換される変換割合（抵抗値）を調節することができ、これにより発振信号の振幅を制御することができる。
【００７０】
さらに本発明の発振信号生成器においては、第１及び第２の電流供給部に供給させる電流量と、第１及び第２の電流引込部に引き込ませる電流量とを制御する制御手段を備えるようにした。
【００７１】
かくしてこの発振信号生成器によれば、第１及び第２の電流供給部に供給させる電流量と、第１及び第２の電流引込部に引き込ませる電流量とのバランスを崩すことにより、第１及び第２の電流引込部に生じる電圧を調節することができ、これにより発振信号の発振中心電圧を制御することができる。
【００７２】
また本発明の発振信号生成器においては、電圧電流変換部によって発振信号の電圧変化が電流変化に変換される変換割合を、調節する電圧電流変換割合調節手段を備えるようにした。
【００７３】
かくしてこの発振信号生成器によれば、発振信号の電圧変化が電流変化に変換される変換割合（トランスコンダクタンス値）を調節することにより、発振信号の振幅を制御することができる。
【００７４】
また本発明の発振信号生成器においては、電圧電流変換部は、前段の遅延回路から供給される発振信号の電圧変化を、第１の電流供給部から当該電圧電流変換部を介して第１の電流引込部により引き込まれる電流量に応じた変換割合で、電流変化に変換し、電圧電流変換割合調節手段は、第１の電流供給部から当該電圧電流変換部を介して第１の電流引込部により引き込まれる電流量を制御することにより、変換割合を調節するようにした。
【００７５】
かくしてこの発振信号生成器によれば、第１の電流供給部から電圧電流変換部を介して第１の電流引込部により引き込まれる電流量を制御することにより、発振信号の電圧変化が電流変化に変換される変換割合（トランスコンダクタンス値）を調節することができ、これにより発振信号の振幅を制御することができる。
【発明の効果】
【００７６】
本発明によれば、所定量の電流を供給する電流供給部を電源電圧と電圧電流変換部との間に設けるようにしたことにより、この電圧電流変換部とこの電圧電流変換部により得られた電流変化を伝送する伝送線とこの伝送線により伝送された電流変化を電圧変化に変換し当該変換結果を発振信号として後段の遅延回路に供給する電流電圧変換部とを電源電圧からフローティングしたような状態にすることができ、かくしてこのフローティングしたような状態となっている部分に接続される電圧を調節することにより、発振信号の発振中心電圧を制御することができる。
【００７７】
また本発明によれば、発振信号の電圧変化が電流変化に変換される変換割合（トランスコンダクタンス値）を調節することにより、発振信号の振幅を制御することができる。
【００７８】
さらに本発明によれば、電流変化が電圧変化に変換される変換割合（抵抗値）を調節することにより、発振信号の振幅を制御することができる。
【００７９】
この結果、発振信号の振幅及び発振中心電圧を遅延回路の動作が線形領域から外れないように制御することができ、かくして発振信号が歪んでしまうのを確実に回避することができる発振信号生成器及びその装置を実現することができる。
【発明を実施するための最良の形態】
【００８０】
以下図面について、本発明の一実施の形態を詳述する。
【００８１】
（１）光ディスク再生装置の構成
図１において、１は全体として光ディスク再生装置を示し、この光ディスク再生装置1は、光ディスクから光ピックアップ等を介して読み出したアナログ形式の読出信号Ｓｒを、アナログフロントエンド部２に対して供給する。このアナログフロントエンド部２は、当該供給される読出信号Ｓｒに対して例えば増幅等の処理を施した後、これをアナログデジタル変換部３に対して供給する。
【００８２】
このアナログデジタル変換部３は、アナログフロントエンド部２から供給される読出信号Ｓｒを、ＰＬＬ回路４から供給されるクロック信号Ｓｃｌｋに基づいてサンプリングし、この結果得られたデジタル形式のデータＤ１を、ＤＳＰ（Digital Signal Processor）５に対して供給する。このＤＳＰ５は、当該供給されるデータＤ１に対して例えば再生処理を施すことにより、音楽や映像等を所定の出力手段を介して出力するようになされている。
【００８３】
ここで本実施の形態の光ディスク再生装置1においては、クロックデータリカバリシステムが適用されている。すなわちかかるＰＬＬ回路４は、アナログデジタル変換部３からのデータＤ１に含まれる位相情報を位相情報信号として抽出する。そしてこのＰＬＬ回路４は、当該ＰＬＬ回路４の内部に設けられている電圧制御発振器を、当該抽出した位相情報信号に同期させるように制御する。これによりこの電圧制御発振器は、この位相情報信号に同期した発振信号を生成する。
【００８４】
次いでこのＰＬＬ回路４は、当該電圧制御発振器により生成された発振信号を、クロック信号Ｓｃｌｋとしてアナログデジタル変換部３に供給する。これによりアナログデジタル変換部３は、当該供給されるクロック信号Ｓｃｌｋに基づいて光ディスクから読み出された読出信号Ｓｒをサンプリングし、かくして光ディスクに記録されていたデータを正確に復元することができる。
【００８５】
（２）ＰＬＬ回路の構成
次に図２を用いて、この光ディスク再生装置1に適用されているＰＬＬ回路４の一例構成を説明する。
【００８６】
このＰＬＬ回路４内の位相周波数比較回路１１に対しては、アナログデジタル変換部３（図１）により供給されるデータＤ１から抽出した位相情報信号Ｓｐ１が供給されると共に、電圧制御発振器１２からの発振信号Ｓｏが分周器１３を介して供給される。
【００８７】
この位相周波数比較回路１１は、当該位相情報信号Ｓｐ１の位相と当該発振信号Ｓｏの位相とを比較することにより、当該位相情報信号Ｓｐ１と当該発振信号Ｓｏとの位相差を検出し、その結果を示した位相差信号Ｓｐ２をチャージポンプ回路１４に対して供給する。このチャージポンプ回路１４は、位相周波数比較回路１１からの位相差信号Ｓｐ２を電流に変換し、これを位相差電流信号Ｓｐ３としてローパスフィルタ１５に対して供給する。
【００８８】
このローパスフィルタ１５は、チャージポンプ回路１４からの位相差電流信号Ｓｐ３を電圧に変換し、これを電圧制御発振器１２の発振周波数を制御するための制御電圧信号Ｓｃとして、電圧制御発振器１２に対して供給する。この電圧制御発振器１２は、ローパスフィルタ１５からの制御電圧信号Ｓｃに応じた発振周波数となるように発振し、その結果得られた発振信号Ｓｏを分周器１３を介して位相周波数比較回路１１に対して供給するようになされている。
【００８９】
また本実施の形態の場合この電圧制御発振器１２は、それぞれ位相の異なる複数の発振信号Ｓｏと、これら発振信号Ｓｏを位相的に補間することにより得られる補間位相信号とを、クロック信号Ｓｃｌｋとしてアナログデジタル変換部３に供給するようになされている。以下では、この点を中心に電圧制御発振器１２の構成を説明する。
【００９０】
（３）電圧制御発振器の構成
次に図３を用いて、この電圧制御発振器１２の全体構成を説明する。
【００９１】
（３−１）全体構成
この電圧制御発振器１２は、環状に接続された４つの遅延回路２１（Ａ〜Ｄ）によって発振信号Ｓｏを生成する発振信号生成部Ｐ１と、当該発振信号生成部Ｐ１から得られるそれぞれ位相の異なる８つの発振信号Ｓｏ（１〜８）を４つの加算回路２２（Ａ〜Ｄ）によって加算することによりこれら発振信号Ｓｏを位相的に補間するような補間位相信号Ｓｓ（１〜８）を生成する補間位相信号生成部Ｐ２と、かかる４つの遅延回路２１（Ａ〜Ｄ）により生成される発振信号Ｓｏの発振中心電圧や発振周波数や振幅を制御する制御回路２３とを有する。
【００９２】
この発振信号生成部Ｐ１においては、第１遅延回路２１Ａの非反転出力端子（＋）及び反転出力端子（−）が第２遅延回路２１Ｂの非反転入力端子（＋）及び反転入力端子（−）に対してそれぞれ接続されている。またこれと同様の接続形態により、この第２遅延回路２１Ｂが後段の第３遅延回路２１Ｃに対して接続され、さらに同様の接続形態により、この第３遅延回路２１Ｃが後段の第４遅延回路２１Ｄに対して接続されている。
【００９３】
そしてこの第４遅延回路２１Ｄの非反転出力端子及び反転出力端子は、第１遅延回路２１Ａの反転入力端子及び非反転入力端子に対してそれぞれ接続（負帰還接続）されている。このように接続することにより、環状に接続された遅延回路２１（Ａ〜Ｄ）を周回する発振信号Ｓｏの位相をπだけ回転させることができる。
【００９４】
さらにこの発振信号生成部Ｐ１においては、４つの遅延回路２１のそれぞれが発振信号Ｓｏの位相をπ／４ずつ回転させることにより、遅延回路２１を周回する発振信号Ｓｏの位相をさらにπだけ回転させることができる。かくしてこの発振信号生成部Ｐ１によれば、発振信号Ｓｏが環状に接続された遅延回路２１（Ａ〜Ｄ）を１周回ってきたとき、その位相を２π回転させることができる。
【００９５】
この結果この発振信号生成部Ｐ１においては、第１遅延回路２１Ａの非反転入力端子及び反転入力端子に入力される第１発振信号Ｓｏ１及び第２発振信号Ｓｏ２と比べると、第１遅延回路２１Ａの非反転出力端子及び反転出力端子から出力される第３発振信号Ｓｏ３及び第４発振信号Ｓｏ４の位相が、それぞれπ／４遅れることになる。
【００９６】
本実施の形態の場合この発振信号生成部Ｐ１は、第１発振信号Ｓｏ１及び第１発振信号Ｓｏ１から位相がπ／４遅れた第３発振信号Ｓｏ３と、この第１発振信号Ｓｏ１から位相がπずれた第２発振信号Ｓｏ２及び第２発振信号Ｓｏ２から位相がπ／４遅れた第４発振信号Ｓｏ４とを、補間位相信号生成部Ｐ２における第１加算回路２２Ａに対して供給するようになされている。
【００９７】
また同様にしてこの発振信号生成部Ｐ１は、この第３発振信号Ｓｏ３及び第４発振信号Ｓｏ４と、第２遅延回路２１Ｂから出力される第５発振信号Ｓｏ５及び第６発振信号Ｓｏ６とを、第２加算回路２２Ｂに対して供給し、さらにこの第５発振信号Ｓｏ５及び第６発振信号Ｓｏ６と、第３遅延回路２１Ｃから出力される第７発振信号Ｓｏ７及び第８発振信号Ｓｏ８とを、第３加算回路２２Ｃに対して供給し、さらにこの第７発振信号Ｓｏ７及び第８発振信号Ｓｏ８と、第１遅延回路２１Ａに入力される第１発振信号Ｓｏ１及び第２発振信号Ｓｏ２とを、第４加算回路２２Ｄに対して供給するようになされている。
【００９８】
かくして補間位相信号生成部Ｐ２における第１加算回路２２Ａは、供給される第１発振信号Ｓｏ１と第３発振信号Ｓｏ３とを足し合わせることにより第１補間位相信号Ｓｓ１を生成すると共に、供給される第２発振信号Ｓｏ２と第４発振信号Ｓｏ４とを足し合わせることにより第２補間位相信号Ｓｓ２を生成する。また同じようにして第２〜第４加算回路２２（Ｂ〜Ｄ）も、それぞれに供給される発振信号Ｓｏを足し合わせることにより、第３〜第８補間位相信号Ｓｓ（３〜８）を生成するようになされている。
【００９９】
このようにしてこの電圧制御発振器１２は、それぞれ位相の異なる第１〜第８発振信号Ｓｏ（１〜８）を生成すると共に、これら第１〜第８発振信号Ｓｏ（１〜８）を位相的に補間するような第１〜８補間位相信号Ｓｓ（１〜８）を生成することができる。そしてこの電圧制御発振器１２は、かくして得られた第１〜第８発振信号Ｓｏ（１〜８）及び第１〜８補間位相信号Ｓｓ（１〜８）を、クロック信号Ｓｃｌｋとしてアナログデジタル変換部３に対して供給するようになされている。
【０１００】
（３−２）遅延回路
次に図４を用いて、この電圧制御発振器１２内に設けられた第１遅延回路２１Ａの構成を説明する。因みにこの他の遅延回路２１（Ｂ〜Ｄ）については、第１遅延回路２１Ａと同様の構成でなるので、説明を省略する。
【０１０１】
この第１遅延回路２１Ａは、非反転入力端子Ｔｉｐ及び反転入力端子Ｔｉｍから入力される第１発振信号Ｓｏ１及び第２発振信号Ｓｏ２がゲートにそれぞれ供給されるようになされた第１トランジスタＴｒ１及び第２トランジスタＴｒ２を有する。この場合この差動対部Ｐ３を構成している第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、ＮＭＯＳ（ｎチャンネルＭＯＳＦＥＴ）に相当する。
【０１０２】
この第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレインは、第１電流供給部Ｐ４として機能する第３トランジスタＴｒ３及び第４トランジスタＴｒ４のドレインに対してそれぞれ接続されている。この第３トランジスタＴｒ３及び第４トランジスタＴｒ４は、例えばＰＭＯＳ（ｐチャンネルＭＯＳＦＥＴ）に相当し、それぞれのソースが電源電圧に接続され、それぞれのゲートに対しては図３に示した制御回路２３から第１制御信号Ｓｃ１が供給される。かくしてこの第３トランジスタＴｒ３及び第４トランジスタＴｒ４は、それぞれのゲートに供給される第１制御信号Ｓｃ１に応じた電流を、第１トランジスタＴｒ１及び第２トランジスタＴｒ２に対して供給するようになされている。
【０１０３】
一方この第１トランジスタＴｒ１及び第２トランジスタＴｒ２のソースは互いに接続された後、第１電流引込部Ｐ５として機能する第５トランジスタＴｒ５のドレインに接続されている。この第５トランジスタＴｒ５は、例えばＮＭＯＳに相当し、そのソースがグランドに対して接続され、そのゲートに対しては図３に示した制御回路２３から第２制御信号Ｓｃ２が供給される。かくしてこの第５トランジスタＴｒ５は、そのゲートに供給される第２制御信号Ｓｃ２に応じた電流を、第１電流供給部Ｐ４から第１トランジスタＴｒ１及び第２トランジスタＴｒ２を介して引き込むようになされている。
【０１０４】
これにより制御回路２３は、第１電流供給部Ｐ４及び第１電流引込部Ｐ５に供給する第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２によって、第１電流供給部Ｐ４から第１トランジスタＴｒ１及び第２トランジスタＴｒ２を介して第１電流引込部Ｐ５に引き込まれる電流量を変化させることができ、かくして第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレイン・ソース間に流れる電流量を調節することができる。
【０１０５】
ここで、この第１トランジスタＴｒ１及び第２トランジスタＴｒ２においては、そのドレイン・ソース間に流れる電流量に応じてトランスコンダクタンス値Ｇmiが変化する。従ってかかる制御回路２３は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレイン・ソース間に流れる電流量を調節することにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のトランスコンダクタンス値Ｇmiを制御することができる。
【０１０６】
またこの第１遅延回路２１Ａは、可変抵抗部Ｐ６として機能する第６トランジスタＴｒ６及び第７トランジスタＴｒ７を有している。この第６トランジスタＴｒ６及び第７トランジスタＴｒ７は、例えばＮＭＯＳに相当し、それぞれゲートとドレインとが接続（ダイオード接続）されている。
【０１０７】
またこの第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレインは、第２電流供給部Ｐ７として機能する第８トランジスタＴｒ８及び第９トランジスタＴｒ９のドレインに対してそれぞれ接続されている。この第８トランジスタＴｒ８及び第９トランジスタＴｒ９は、例えばＰＭＯＳに相当し、それぞれのソースが電源電圧に接続され、それぞれのゲートに対しては図３に示した制御回路２３から第３制御信号Ｓｃ３が供給される。かくしてこの第８トランジスタＴｒ８及び第９トランジスタＴｒ９は、それぞれのゲートに供給される第３制御信号Ｓｃ３に応じた電流を、第６トランジスタＴｒ６及び第７トランジスタＴｒ７に対して供給するようになされている。
【０１０８】
さらにこの第６トランジスタＴｒ６及び第７トランジスタＴｒ７のソースは互いに接続された後、第２電流引込部Ｐ８として機能する第１０トランジスタＴｒ１０のドレインに接続されている。この第１０トランジスタＴｒ１０は、例えばＮＭＯＳに相当し、そのソースがグランドに対して接続され、そのゲートに対しては図３に示した制御回路２３から第４制御信号Ｓｃ４が供給される。かくしてこの第１０トランジスタＴｒ１０は、そのゲートに供給される第４制御信号Ｓｃ４に応じた電流を、第２電流供給部Ｐ７から第６トランジスタＴｒ６及び第７トランジスタＴｒ７を介して引き込むようになされている。
【０１０９】
これにより制御回路２３は、第２電流供給部Ｐ７及び第２電流引込部Ｐ８に供給する第３制御信号Ｓｃ３及び第４制御信号Ｓｃ４によって、第２電流供給部Ｐ７から第６トランジスタＴｒ６及び第７トランジスタＴｒ７を介して第２電流引込部Ｐ８に引き込まれる電流量を変化させることができ、かくして第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレイン・ソース間に流れる電流量を調節することができる。
【０１１０】
ここで、この第６トランジスタＴｒ６及び第７トランジスタＴｒ７においては、そのドレイン・ソース間に流れる電流量に応じてトランスコンダクタンス値Ｇmlが変化する。また、このトランスコンダクタンス値Ｇmlに応じて、可変抵抗部Ｐ６として機能する第６トランジスタＴｒ６及び第７トランジスタＴｒ７の抵抗値Ｒ0（Ｒ0＝１／Ｇml）が決まるようになされている。従ってかかる制御回路２３は、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレイン・ソース間に流れる電流量を調節することにより、第６トランジスタＴｒ６及び第７トランジスタＴｒ７の抵抗値Ｒ0を制御することができる。
【０１１１】
さらにこの第１遅延回路２１Ａにおいては、第１トランジスタＴｒ１と第３トランジスタＴｒ３との間から延長する第１伝送線Ｌ１が、第６トランジスタＴｒ６と第８トランジスタＴｒ８との間に接続した後、反転出力端子Ｔｏｍに対して接続されている。そしてこの第１伝送線Ｌ１に対しては、他端が任意の低インピーダンスノードに接続された第１コンデンサＣ１が接続される。因みに本実施の形態の場合、この第１コンデンサＣ１は例えば寄生容量に相当する。
【０１１２】
またこの第１遅延回路２１Ａにおいては、第２トランジスタＴｒ２と第４トランジスタＴｒ４との間から延長する第２伝送線Ｌ２が、第７トランジスタＴｒ７と第９トランジスタＴｒ９との間に接続した後、非反転出力端子Ｔｏｐに対して接続されている。そしてこの第２伝送線Ｌ２に対しては、他端が任意の低インピーダンスノードに接続された第２コンデンサＣ２が接続される。因みに本実施の形態の場合、この第２コンデンサＣ２も寄生容量に相当する。
【０１１３】
かくしてこの第１遅延回路２１Ａにおいては、非反転入力端子Ｔｉｐ及び反転入力端子Ｔｉｍから入力された第１発振信号Ｓｏ１及び第２発振信号Ｓｏ２が、第１トランジスタＴｒ１のゲート及び第２トランジスタＴｒ２のゲートにそれぞれ供給されると、これに応じて第１トランジスタＴｒ１のドレイン電流には、第１発振信号Ｓｏ１の電圧変化に応じた電流変化が生じ、また第２トランジスタＴｒ２のドレイン電流にも、第２発振信号Ｓｏ２の電圧変化に応じた電流変化が生じる。
【０１１４】
この第１トランジスタＴｒ１のドレイン電流に生じた電流変化分（以下、これを第１電流変化分と呼ぶ）は、第３トランジスタＴｒ３が定電流回路として機能していることから当該第３トランジスタＴｒ３側には流入せず、第１伝送線Ｌ１方向に折り返されて第６トランジスタＴｒ６側へ流入する。このとき可変抵抗部Ｐ６として機能する第６トランジスタＴｒ６においては、当該流入する第１電流変化分に応じて、そのゲート・ソース間（ドレイン・ソース間）の電位が変動する。この結果、この第６トランジスタＴｒ６のゲート・ソース間における電位変動に応じた電圧の信号が、反転出力端子Ｔｏｍから第４発振信号Ｓｏ４として出力される。
【０１１５】
また第２トランジスタＴｒ２のドレイン電流に生じた電流変化分（以下、これを第２電流変化分と呼ぶ）も、第４トランジスタＴｒ４が定電流回路として機能していることから当該第４トランジスタＴｒ４側には流入せず、第２伝送線Ｌ２方向に折り返されて第７トランジスタＴｒ７側へ流入する。このとき可変抵抗部Ｐ６として機能する第７トランジスタＴｒ７においては、当該流入する第２電流変化分に応じて、そのゲート・ソース間（ドレイン・ソース間）の電位が変動する。この結果、この第７トランジスタＴｒ７のゲート・ソース間における電位変動に応じた電圧の信号が、非反転出力端子Ｔｏｐから第３発振信号Ｓｏ３として出力される。
【０１１６】
（３−３）制御回路
次に、発振信号Ｓｏの発振中心電圧を制御する機能や、発振信号Ｓｏの振幅を制御する機能や、各遅延回路２１の遅延時間を制御する機能を備える制御回路２３について説明する。ここでは最初にこれら各機能を説明した後、制御回路２３の構成を説明する。
【０１１７】
（３−３−１）遅延時間の制御
まず、各遅延回路２１における遅延時間の制御方法を説明する。
【０１１８】
例えば図４に示した第１遅延回路２１Ａの遅延時間は、可変抵抗部Ｐ６における抵抗値Ｒ0と第１コンデンサＣ１及び第２コンデンサＣ２の容量値Ｃ0とによって決まる（時定数）。
【０１１９】
従って制御回路２３が、第３制御信号Ｓｃ３及び第４制御信号Ｓｃ４によって第２電流供給部Ｐ７及び第２電流引込部Ｐ８を制御することにより、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレイン・ソース間に流れる電流量を増加させた場合、これに応じて第６トランジスタＴｒ６及び第７トランジスタＴｒ７のトランスコンダクタンス値Ｇmlが高くなり、これにより可変抵抗部Ｐ６として機能するこれら第６トランジスタＴｒ６及び第７トランジスタＴｒ７の抵抗値Ｒ0が低くなるので、かかる遅延時間を短くすることができる。
【０１２０】
これに対して制御回路２３が、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレイン・ソース間に流れる電流量を減少させた場合、これに応じて第６トランジスタＴｒ６及び第７トランジスタＴｒ７のトランスコンダクタンス値Ｇmlが低くなり、これにより可変抵抗部Ｐ６として機能するこれら第６トランジスタＴｒ６及び第７トランジスタＴｒ７の抵抗値Ｒ0が高くなるので、かかる遅延時間を長くすることができる。
【０１２１】
この結果この制御回路２３は、例えば、第１遅延回路２１Ａの遅延時間を長くなるように制御すると共に、同じようにして他の遅延回路２１の遅延時間を長くなるように制御することにより、発振信号Ｓｏの発振周波数を低めることができ、これに対して第１遅延回路２１Ａの遅延時間を短くなるように制御すると共に、同じようにして他の遅延回路２１の遅延時間を短くなるように制御することにより、発振信号Ｓｏの発振周波数を高めることができる。
【０１２２】
（３−３−２）発信中心電圧の制御
次いで、発振中心電圧の制御方法について説明する。
【０１２３】
例えば図４に示した第１遅延回路２１Ａにおいては、第１トランジスタＴｒ１及び第２トランジスタＴｒ２からなる差動対部Ｐ３や、第６トランジスタＴｒ６及び第７トランジスタＴｒ７からなる可変抵抗部Ｐ６や、差動対部Ｐ３及び可変抵抗部Ｐ６を結ぶ第１伝送線Ｌ１及び第２伝送線Ｌ２は、定電流回路として機能する第１及び第２電流供給部Ｐ４、Ｐ７を介した後に電源電圧に接続されているので、当該電源電圧からフローティングしたような状態となっている。
【０１２４】
これによりこの第１遅延回路２１Ａから出力される発振信号Ｓｏの発振中心電圧は、ソースがグランドに接続されてなる第５トランジスタＴｒ５及び第１０トランジスタＴｒ１０のドレイン電圧に応じて決まると考えることができる。
【０１２５】
例えばここで制御回路２３が、第１電流引込部Ｐ５に引き込まれる電流量よりも第１電流供給部Ｐ４から供給される電流量をわずかに増加させるような第１制御信号Ｓｃ１を、第１電流供給部Ｐ４に対して供給したとする。このとき第１電流供給部Ｐ４から供給される電流量がわずかに増加するので、当該第１電流供給部Ｐ４からの電流を引き込む第１電流引込部Ｐ５においては、当該電流量の増加に応じた分だけ第５トランジスタＴｒ５のドレイン電圧が大きくなり、その結果発振信号Ｓｏの発振中心電圧が高くなる。
【０１２６】
これに対して制御回路２３が、第１電流引込部Ｐ５に引き込まれる電流量よりも第１電流供給部Ｐ４から供給される電流量をわずかに減少させるような第１制御信号Ｓｃ１を、第１電流供給部Ｐ４に対して供給したとする。このとき第１電流供給部Ｐ４から供給される電流量がわずかに減少するので、当該第１電流供給部Ｐ４からの電流を引き込む第１電流引込部Ｐ５においては、当該電流量の減少に応じた分だけ第５トランジスタＴｒ５のドレイン電圧が小さくなり、その結果発振信号Ｓｏの発振中心電圧が低くなる。
【０１２７】
このようにしてこの制御回路２３は、第１電流供給部Ｐ４に供給させる電流量と第１電流引込部Ｐ５に引き込ませる電流量とのバランスを崩すことにより、発振信号Ｓｏの発振中心電圧を制御することができる。
【０１２８】
（３−３−３）発振信号の振幅の制御
続いて、振幅の制御方法について説明する。
【０１２９】
基本的に、環状に接続された遅延回路２１（Ａ〜Ｄ）により生成される発振信号Ｓｏの振幅は、遅延回路２１のＤＣ利得に比例する。
【０１３０】
例えば図４に示した第１遅延回路２１ＡのＤＣ利得をＡ0とすると、次式、
【０１３１】
【数８】
2006140639.tif 000010
【０１３２】
と表せる。
【０１３３】
因みに、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のトランスコンダクタンス値Ｇｍｉについては、次式、
【０１３４】
【数９】
2006140639.tif 000011
【０１３５】
により表される。ここでこのＫｉは、プロセスによって決まるパラメータを示し、Ｗｉ及びＬｉは、それぞれ第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート幅／ゲート長を示しており、Ｉｄｓｉは、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレイン電流を示している。
【０１３６】
また、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のトランスコンダクタンス値Ｇｍｌについても、次式、
【０１３７】
【数１０】
2006140639.tif 000012
【０１３８】
により表される。ここでこのＫｌは、プロセスによって決まるパラメータを示し、Ｗｌ及びＬｌは、それぞれ第６トランジスタＴｒ６及び第７トランジスタＴｒ７のゲート幅／ゲート長を示しており、Ｉｄｓｌは、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレイン電流を示している。
【０１３９】
従って制御回路２３が、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２によって第１電流供給部Ｐ４及び第１電流引込部Ｐ５を制御することにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレイン・ソース間に流れる電流量を増加させた場合、これに応じて第１トランジスタＴｒ１及び第２トランジスタＴｒ２のトランスコンダクタンス値Ｇmiが大きくなり、これによりこの第１遅延回路２１ＡのＤＣ利得Ａ0が高くなる。このとき制御回路２３は、同じようにしてこの他の遅延回路２１のＤＣ利得Ａ0を高くなるように制御し、かくして発振信号Ｓｏの振幅を大きくすることができる。
【０１４０】
これに対して制御回路２３が、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレイン・ソース間に流れる電流量を減少させた場合、これに応じて第１トランジスタＴｒ１及び第２トランジスタＴｒ２のトランスコンダクタンス値Ｇmiが小さくなり、これによりこの第１遅延回路２１ＡのＤＣ利得Ａ0が低くなる。このとき制御回路２３は、同じようにしてこの他の遅延回路２１のＤＣ利得Ａ0を低くなるように制御し、かくして発振信号Ｓｏの振幅を小さくすることができる。
【０１４１】
（３−３−４）制御回路の構成
次に図５を用いて、制御回路２３の構成を説明する。
【０１４２】
因みにこの制御回路２３は、これまでに説明したような各機能を用いて、発振信号Ｓｏの周波数を制御するだけでなく、各遅延回路２１の動作が線形領域から外れないように発振信号Ｓｏの発振中心電圧及び振幅を制御するようにもなされている。以下では、この点を中心にして制御回路２３の構成を説明する。
【０１４３】
図５に示す制御回路２３において、制御電圧信号Ｓｃが入力される制御電圧入力端子Ｔ１０は、第４制御信号Ｓｃ４を出力するための第４制御信号出力端子Ｔ１４に対して接続されている。
【０１４４】
かくして第４制御信号出力端子Ｔ１４からは、かかる制御電圧信号Ｓｃがそのまま第４制御信号Ｓｃ４として出力される。この第４制御信号Ｓｃ４は、図４に示した第１遅延回路２１Ａの第２電流引込部Ｐ８に対して供給されると共に、同じようにしてこの他遅延回路２１の第２電流引込部Ｐ８に対しても供給される。この結果各遅延回路２１においては、第４制御信号Ｓｃ４に応じた電流が第２電流引込部Ｐ８により引き込まれる。
【０１４５】
またこの制御回路２３において、この制御電圧入力端子Ｔ１０にゲートが接続されている第２０トランジスタＴｒ２０（ＮＭＯＳ）は、そのソースがグランドに接続され、そのドレインが第２１トランジスタＴｒ２１（ＰＭＯＳ）のドレインに対して接続されている。この第２１トランジスタＴｒ２１は、そのソースが電源電圧に対して接続され、またそのゲートとドレインとが互いに接続されている。またこの第２１トランジスタＴｒ２１のゲートは、第３制御信号Ｓｃ３を出力するための第３制御信号出力端子Ｔ１３に対して接続されている。
【０１４６】
かくしてこの第２０トランジスタＴｒ２０においては、制御電圧入力端子Ｔ１０を介してゲートに入力された制御電圧信号Ｓｃに応じて、そのドレイン側の電流Ｉ１を変化させる。そしてこの電流Ｉ１の変化に応じて、第２１トランジスタＴｒ２１のゲート・ソース間電圧が変動し、その結果このゲート・ソース間電圧の変動に応じた信号が、第３制御信号Ｓｃ３として第３制御信号出力端子Ｔ１３から出力される。この第３制御信号Ｓｃ３は、図４に示した第１遅延回路２１Ａの第２電流供給部Ｐ７に供給されると共に、同じようにしてこの他遅延回路２１の第２電流供給部Ｐ７に対しても供給される。この結果各遅延回路２１においては、第３制御信号Ｓｃ３に応じた電流が第２電流供給部Ｐ７から供給される。
【０１４７】
このようにしてこの制御回路２３は、制御電圧信号Ｓｃに応じた電流量を供給させるように制御する第３制御信号Ｓｃ３を各遅延回路２１の第２電流供給部Ｐ７に供給することができると共に、制御電圧信号Ｓｃに応じた電流量を引き込ませるように制御する第４制御信号Ｓｃ４を各遅延回路２１の第２電流引込部Ｐ８に供給することができる。これにより各遅延回路２１の可変抵抗部Ｐ６においては、かかる制御電圧信号Ｓｃに応じて抵抗値Ｒ0が変化することになり、かくしてこれら遅延回路２１により生成される発振信号Ｓｏの周波数を制御電圧信号Ｓｃに応じて変化させることができる。
【０１４８】
また第２１トランジスタＴｒ２１のゲートは、第２２トランジスタＴｒ２２（ＰＭＯＳ）のゲートに接続されている。この第２２トランジスタＴｒ２２においては、そのソースが電源電圧に接続され、そのドレインが第２３トランジスタＴｒ２３（ＮＭＯＳ）のドレインに接続されている。
【０１４９】
この結果この第２１トランジスタＴｒ２１及び第２２トランジスタＴｒ２２は、カレントミラー回路を構成していることになり、かくして第２１トランジスタＴｒ２１のドレイン側に流れる電流Ｉ１に相当する電流Ｉ２が第２２トランジスタＴｒ２２のドレイン側に流れる。
【０１５０】
ところでこの制御回路２３は、発振信号生成部Ｐ１により生成される発振信号Ｓｏの振幅を検出するための振幅検出回路２４を有する。この振幅検出回路２４は、発振信号生成部Ｐ１から発振信号入力端子Ｔ１５を介して入力された発振信号Ｓｏの振幅を検出し、その検出結果を示した振幅検出結果信号Ｓｘ１を第１トランスコンダクタンスアンプ２５（Operational Transconductance Amplifier）２５に対して供給する。
【０１５１】
ここでこの第１トランスコンダクタンスアンプ２５や後述する第２トランスコンダクタンスアンプ２６に対しては、それぞれ第１制御電圧Ｖ１及び第２制御電圧Ｖ２が接続されている。この第１制御電圧Ｖ１及び第２制御電圧Ｖ２は、各遅延回路２１の動作が線形領域から外れないような発振信号Ｓｏの振幅（以下、これを理想振幅と適宜呼ぶ）及び発振中心電圧（以下、これを理想発中心電圧と適宜呼ぶ）をそれぞれ示している。
【０１５２】
これにより第１トランスコンダクタンスアンプ２５は、理想振幅を示す第１制御電圧Ｖ１と、発振信号生成部Ｐ１によって現在生成されている発振信号Ｓｏの振幅を示す振幅検出結果信号Ｓｘ１とを比較する。そしてこの第１トランスコンダクタンスアンプ２５は、その比較結果を示した振幅比較結果信号Ｓｘ２を、第２２トランジスタＴｒ２２のドレイン側に流れる電流Ｉ２に加えるようにして出力する。
【０１５３】
第２２トランジスタＴｒ２２に対してドレインが接続されている第２３トランジスタＴｒ２３は、そのソースがグランドに接続され、そのゲートとドレインとが互いに接続されている。またこの第２３トランジスタＴｒ２３のゲートは、第２制御信号Ｓｃ２を出力するための第２制御信号出力端子Ｔ１２に接続されている。
【０１５４】
さらにこの第２３トランジスタＴｒ２３のゲートは、第２４トランジスタＴｒ２４（ＮＭＯＳ）のゲートに接続されている。この第２４トランジスタＴｒ２４においては、そのソースがグランドに接続され、そのドレインが第２５トランジスタＴｒ２５（ＰＭＯＳ）のドレインに接続されている。
【０１５５】
この結果この第２３トランジスタＴｒ２３及び第２４トランジスタＴｒ２４は、カレントミラー回路を構成していることになり、かくして第２３トランジスタＴｒ２３のドレイン電流Ｉ３に相当する電流Ｉ４が第２４トランジスタＴｒ２４のドレイン側に流れる。
【０１５６】
また第２４トランジスタＴｒ２４に対してドレインが接続されている第２５トランジスタＴｒ２５は、そのソースが電源電圧に接続され、そのゲートとドレインとが互いに接続されている。さらにこの第２５トランジスタＴｒ２５のゲートは、第１制御信号Ｓｃ１を出力するための第１制御信号出力端子Ｔ１１に対して接続されている。
【０１５７】
かくしてこの制御回路２３では、例えば、発振信号Ｓｏの振幅が理想振幅よりも大きい場合、第１トランスコンダクタンスアンプ２５から出力される振幅比較結果信号Ｓｘ２（負の電流）により、第２３トランジスタＴｒ２３のドレイン電流Ｉ３が減少する。これによりこの第２３トランジスタＴｒ２３のゲート・ソース間電圧が小さくなるので、その結果この第２３トランジスタＴｒ２３のゲートに接続された第２制御信号出力端子Ｔ１２からは、第１電流引込部Ｐ５に引き込ませる電流量を減少させるような第２制御信号Ｓｃ２が、各遅延回路２１の第１電流引込部Ｐ５に対して出力される。
【０１５８】
さらにこのとき第２５トランジスタＴｒ２５においても、かかる振幅比較結果信号Ｓｘ２が反映された電流Ｉ４によってそのゲート・ソース間電圧が小さくなり、その結果この第２５トランジスタＴｒ２５のゲートに接続された第１制御信号出力端子Ｔ１１からは、第１電流供給部Ｐ４に供給させる電流量を減少させるような第１制御信号Ｓｃ１が、各遅延回路２１の第１電流供給部Ｐ４に対して出力される。
【０１５９】
このとき各遅延回路２１においては、これら第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２に応じて差動対部Ｐ３に流れる電流量が減少し、これにより差動対部Ｐ３のトランスコンダクタンス値Ｇmiが低下するので、発振信号Ｓｏの振幅が小さくなる。
【０１６０】
またこの制御回路２３では、例えば、発振信号生成部Ｐ１により現在生成されている発振信号Ｓｏの振幅が理想振幅よりも小さい場合、第１トランスコンダクタンスアンプ２５から出力される振幅比較結果信号Ｓｘ２（正の電流）により、第２３トランジスタＴｒ２３におけるドレイン電流Ｉ３が増加する。これにより第２３トランジスタＴｒ２３のゲート・ソース間電圧が大きくなるので、その結果この第２３トランジスタＴｒ２３のゲートに接続された第２制御信号出力端子Ｔ１２からは、第１電流引込部Ｐ５に引き込ませる電流量を増加させるような第２制御信号Ｓｃ２が、各遅延回路２１の第１電流引込部Ｐ５に対して出力される。
【０１６１】
さらにこのとき第２５トランジスタＴｒ２５においても、かかる振幅比較結果信号Ｓｘ２が反映された電流Ｉ４によってそのゲート・ソース間電圧が大きくなり、その結果この第２５トランジスタＴｒ２５のゲートに接続された第１制御信号出力端子Ｔ１１からは、第１電流供給部Ｐ４に供給させる電流量を増加させるような第１制御信号Ｓｃ１が、各遅延回路２１の第１電流供給部Ｐ４に対して出力される。
【０１６２】
このとき各遅延回路２１においては、これら第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２に応じて差動対部Ｐ３に流れる電流量が増加し、これにより差動対部Ｐ３のトランスコンダクタンス値Ｇmiが高くなるので、発振信号Ｓｏの振幅が大きくなる。
【０１６３】
このようにしてこの制御回路２３は、発振信号Ｓｏの振幅を理想振幅に近づけるように、発振信号生成部Ｐ１を制御することができる。
【０１６４】
さらに本実施の形態の場合この制御回路２３は、かかる発振信号生成部Ｐ１により生成されている発振信号Ｓｏの発振中心電圧を検出するための発振中心電圧検出部２７を有する。この場合この発振中心電圧検出部２７は、図４に示した遅延回路２１の半回路を複製した構成となっている。
【０１６５】
すなわちこの発振中心電圧検出部２７は、第２５トランジスタＴｒ２５のゲートから出力される第１制御信号Ｓｃ１が入力される第２６トランジスタＴｒ２６（ＰＭＯＳ）を有する。この第２６トランジスタＴｒ２６においては、そのソースが電源電圧に接続され、そのドレインが第２７トランジスタＴｒ２７（ＮＭＯＳ）のドレインに対して接続されている。因みにこの第２６トランジスタＴｒ２６は、遅延回路２１の第１電流供給部Ｐ４を構成する第３トランジスタＴｒ３又は第４トランジスタＴｒ４の何れかに相当するものである
【０１６６】
またこの第２６トランジスタＴｒ２６に対してドレインが接続された第２７トランジスタＴｒ２７は、そのゲートとドレインとが互いに接続され、そのソースが第２８トランジスタＴｒ２８（ＮＭＯＳ）のドレインに接続されている。因みにこの第２７トランジスタＴｒ２７は、遅延回路２１の差動対部Ｐ３を構成する第１トランジスタＴｒ１又は第２トランジスタＴｒ２の何れかに相当するものである。
【０１６７】
またこの第２７トランジスタＴｒ２７に対してドレインが接続された第２８トランジスタＴｒ２８は、そのゲートに対して第２３トランジスタＴｒ２３のゲートから第２制御信号Ｓｃ２が供給され、そのソースがグランドに接続されている。因みにこの第２８トランジスタＴｒ２８は、遅延回路２１の第１電流引込部Ｐ５を構成する第５トランジスタＴｒ５に相当する。なおこの場合、発振中心電圧検出部２７が遅延回路２１の半回路構成でなることから、第２８トランジスタＴｒ２８の例えばゲート幅を第５トランジスタＴｒ５の１／２にすることで、その１／２の電流能力を有するように選定している。
【０１６８】
さらにこの発振中心電圧検出部２７は、第２１トランジスタＴｒ２１のゲートから出力される第３制御信号Ｓｃ３が入力される第２９トランジスタＴｒ２９（ＰＭＯＳ）を有する。この第２９トランジスタＴｒ２９においては、そのソースが電源電圧に接続され、そのドレインが第３０トランジスタＴｒ３０（ＮＭＯＳ）のドレインに対して接続されている。因みにこの第２９トランジスタＴｒ２９は、遅延回路２１の第２電流供給部Ｐ７を構成する第８トランジスタＴｒ８又は第９トランジスタＴｒ９の何れかに相当するものである。
【０１６９】
またこの第２９トランジスタＴｒ２９に対してドレインが接続された第３０トランジスタＴｒ３０は、そのゲートとドレインとが互いに接続され、そのソースが第３１トランジスタＴｒ３１（ＮＭＯＳ）のドレインに接続されている。因みにこの第３０トランジスタＴｒ３０は、遅延回路２１の可変抵抗部Ｐ６を構成する第６トランジスタＴｒ６又は第７トランジスタＴｒ７の何れかに相当するものである。
【０１７０】
またこの第３０トランジスタＴｒ３０に対してドレインが接続された第３１トランジスタＴｒ３１は、そのゲートに対して制御電圧入力端子Ｔ１０側から第４制御信号Ｓｃ４が供給され、そのソースがグランドに接続されている。因みにこの第３１トランジスタＴｒ３１は、遅延回路２１の第２電流引込部Ｐ８を構成する第１０トランジスタＴｒ１０に相当する。なおこの場合、発振中心電圧検出部２７が遅延回路２１の半回路構成でなることから、第３１トランジスタＴｒ３１の例えばゲート幅を第１０トランジスタＴｒ１０の１／２にすることで、その１／２の電流能力を有するように選定している。
【０１７１】
そしてこの発振中心電圧検出部２７においては、第２６トランジスタＴｒ２６と第２７トランジスタＴｒ２７との間が、第１０伝送線Ｌ１０を介して、第２９トランジスタＴｒ２９と第３０トランジスタＴｒ３０との間に接続されている。因みにこの第１０伝送線Ｌ１０は、遅延回路２１の第１伝送線Ｌ１又は第２伝送線Ｌ２の何れかに相当する。
【０１７２】
このように、遅延回路２１の半回路構成でなる発振中心電圧検出部２７においては、遅延回路２１に対して供給される第１〜第４制御信号Ｓｃ４と同じものが、対応するトランジスタＴ（２６、２８、２９、３１）に供給される。これによりこの発振中心電圧検出部２７においては、遅延回路２１の第１伝送線Ｌ１又は第２伝送線Ｌ２に相当する第１０伝送線Ｌ１０の電圧が、現在生成されている発振信号Ｓｏの発振中心電圧に相当することになる。
【０１７３】
かくしてこの発振中心電圧検出部２７は、この第１０伝送線Ｌ１０から得られる電圧信号を、発振信号Ｓｏの発振中心電圧を示す中心電圧検出結果信号Ｓｘ３として、第２トランスコンダクタンスアンプ２６に対して供給する。
【０１７４】
この第２トランスコンダクタンスアンプ２６は、当該供給される中心電圧検出結果信号Ｓｘ３と、理想発振中心電圧を示す第２制御電圧Ｖ２とを比較する。そしてこの第２トランスコンダクタンスアンプ２６は、その比較結果を示した中心電圧比較結果信号Ｓｘ４を、第２５トランジスタＴｒ２５のゲート側に供給する。
【０１７５】
かくしてこの制御回路２３では、例えば、発振信号Ｓｏの発振中心電圧が理想発振中心電圧よりも大きい場合、第２トランスコンダクタンスアンプ２６から出力される中心電圧比較結果信号Ｓｘ４（正の電流）が、第２５トランジスタＴｒ２５のゲートとドレインとを結ぶ第１１伝送線Ｌ１１を介して電流Ｉ４に加わる。これに応じて第２５トランジスタＴｒ２５においては、ドレイン・ソース間に流れる電流が減少し、これに伴ってゲート・ソース間電圧は小さくなる。これにより、この第２５トランジスタＴｒ２５のゲートに接続されている第１制御信号出力端子Ｔ１１からは、第１電流供給部Ｐ４から供給される電流量をわずかに減少させるような第１制御信号Ｓｃ１が出力される。この結果各遅延回路２１においては、第１電流供給部Ｐ４から供給される電流量が減少するので、第１電流供給部Ｐ４からの電流を引き込む第１電流引込部Ｐ５においては、当該電流量の減少に応じた分だけ第５トランジスタＴｒ５のドレイン電圧が小さくなり、その結果発振信号Ｓｏの発振中心電圧が低くなる。
【０１７６】
またこの制御回路２３では、例えば、発振信号Ｓｏの発振中心電圧が理想発振中心電圧よりも小さい場合、第２トランスコンダクタンスアンプ２６から出力される中心電圧比較結果信号Ｓｘ４（負の電流）が、第２５トランジスタＴｒ２５のゲートとドレインとを結ぶ第１１伝送線Ｌ１１を介して電流Ｉ４に加わる。これに応じて第２５トランジスタＴｒ２５においては、ドレイン・ソース間に流れる電流が増加し、これに伴ってゲート・ソース間電圧は大きくなる。これにより、この第２５トランジスタＴｒ２５のゲートに接続されている第１制御信号出力端子Ｔ１１からは、第１電流供給部Ｐ４から供給される電流量をわずかに増加させるような第１制御信号Ｓｃ１が出力される。この結果各遅延回路２１においては、第１電流供給部Ｐ４から供給される電流量が増加するので、第１電流供給部Ｐ４からの電流を引き込む第１電流引込部Ｐ５においては、当該電流量の増加に応じた分だけ第５トランジスタＴｒ５のドレイン電圧が大きくなり、その結果発振信号Ｓｏの発振中心電圧が高くなる。
【０１７７】
このようにしてこの制御回路２３は、発振信号Ｓｏの発振中心電圧を理想中心電圧に近づけるように、発振信号生成部Ｐ１を制御することができる。
【０１７８】
ここで、この制御回路２３に適用される振幅検出回路２４について説明する。このような振幅検出回路２４は、例えば、全波整流回路とローパスフィルタとを組み合わせることにより実現可能である（例えば参考文献として、“Current-mode full-wave rectifier and vector summation circuit” Cheng-Chieh Chang; Shen-Iuan Liu; Electronics Letters, Volume:36, Issue:19, 14 Sept.2000 Pages:1599-1600 ）。
【０１７９】
ここでは図６を用いて、この振幅検出回路２４の一例構成を説明する。この振幅検出回路２４においては、入力端子Ｔ２１に接続された第１０抵抗Ｒ１０に対して、第４０トランジスタＴｒ４０（ＮＭＯＳ）のドレインが接続されていると共に、第４１トランジスタＴｒ４１（ＮＭＯＳ）のソースが接続されている。
【０１８０】
この第４０トランジスタＴｒ４０においては、そのソースが第４２トランジスタＴｒ４２（ＮＭＯＳ）のソースと接続された後、グランドに接続される。またこの第４０トランジスタＴｒ４０においては、そのドレインとゲートとが互いに接続されると共に、そのゲートが第４２トランジスタＴｒ４２のゲートと接続されている。このようにしてこの第４０トランジスタＴｒ４０と第４２トランジスタＴｒ４２とは、カレントミラー回路を構成している。
【０１８１】
一方第４１トランジスタＴｒ４１においては、そのゲートが、第４１トランジスタＴｒ４１及び第４０トランジスタＴｒ４０に対して適切な動作電圧を与える任意のバイアス電圧Ｖｂに接続され、そのドレインが、第４２トランジスタＴｒ４２のドレインと共に、第４３トランジスタＴｒ４３（ＰＭＯＳ）のドレインに接続される。
【０１８２】
この第４３トランジスタＴｒ４３においては、そのソースが、第４４トランジスタＴｒ４４（ＰＭＯＳ）のソースと共に、電源電圧に接続される。またこの第４３トランジスタＴｒ４３においては、そのドレインとゲートとが互いに接続されると共に、そのゲートが第４４トランジスタＴｒ４４のゲートと接続されている。このようにして第４３トランジスタＴｒ４３と第４４トランジスタＴｒ４４とは、カレントミラー回路を構成している。
【０１８３】
さらにこの第４４トランジスタＴｒ４４のドレインは、ローパスフィルタ部を構成する第１０コンデンサＣ１０及び第１１抵抗Ｒ１１に接続された後、出力端子Ｔ２２に接続される。
【０１８４】
かくしてこの振幅検出回路２４においては、発振信号生成部Ｐ１により現在生成されている発振信号Ｓｏが入力端子Ｔ２１を介して第１０抵抗Ｒ１０に入力されると、この第１０抵抗Ｒ１０において当該入力された発振信号Ｓｏが電流（以下、これを発振信号電流と呼ぶ）に変換される。
【０１８５】
そして例えばこの発振信号電流が正の場合、この発振信号電流は第４０トランジスタＴｒ４０に流れ込むので、これによりこの発振信号電流に相当する電流が、第４２トランジスタＴｒ４２のドレイン側、すなわち第４３トランジスタＴｒ４３のドレイン側に流れる。この第４３トランジスタＴｒ４３のドレイン側に流れる電流に相当する電流は、第４４トランジスタＴｒ４４のドレイン側にも流れるので、その結果、第４４トランジスタＴｒ４４からローパスフィルタ部に対しては、かかる発振信号電流に相当する正の電流が入力される。
【０１８６】
これに対して例えばかかる発振信号電流が負の場合、第４１トランジスタＴｒ４１のソース側から、この発振信号電流に応じた電流が引き抜かれ、これにより第４３トランジスタＴｒ４３のドレイン側には、この発振信号電流に応じた電流が流れる。この第４３トランジスタＴｒ４３のドレイン側に流れる電流に相当する電流は、第４４トランジスタＴｒ４４のドレイン側にも流れるので、その結果、第４４トランジスタＴｒ４４からローパスフィルタ部に対しては、かかる発振信号電流に相当する正の電流が入力される。
【０１８７】
このようにして第１０抵抗Ｒ１０と第４０〜第４４トランジスタＴｒ（４０〜４４）とは、入力される発振信号Ｓｏを全波整流する全波整流回路として機能するようになされている。
【０１８８】
そしてこの第４４トランジスタＴｒ４４から出力される電流は、ローパスフィルタ部により高域成分が除去されると共に電圧信号に変換された後、振幅検出結果信号Ｓｘ１として出力端子Ｔ２２から第１トランスコンダクタンスアンプ２５に対して出力される。
【０１８９】
（３−４）加算回路の構成
次に図７を用いて、この電圧制御発振器１２内に設けられた第１加算回路２２Ａの構成を説明する。因みにこの他の加算回路２２（Ｂ〜Ｄ）については、第１加算回路２２Ａと同様の構成でなるので、説明を省略する。
【０１９０】
この第１加算回路２２Ａは、差動対を構成する第５１トランジスタＴｒ５１及び第５２トランジスタＴｒ５２と、同じく差動対を構成する第５３トランジスタＴｒ５３及び第５４トランジスタＴｒ５４とを有する。この第５１〜第５４トランジスタＴｒ（５１〜５４）のそれぞれのゲートは、第１〜第４発振信号入力端子Ｔ（３１〜３４）に接続されており、この第１〜第４発振信号入力端子Ｔ（３１〜３４）に対しては、発振信号生成部Ｐ１から第１〜第４発振信号Ｓｏ（１〜４）がそれぞれ入力される。因みにこの場合、これら第５１〜第５４トランジスタＴｒ（５１〜５４）は例えばＮＭＯＳに相当する。
【０１９１】
この第５１トランジスタＴｒ５１及び第５２トランジスタＴｒ５２のドレインは、第５５トランジスタＴｒ５５及び第５６トランジスタＴｒ５６のドレインに対してそれぞれ接続されている。この第５５トランジスタＴｒ５５及び第５６トランジスタＴｒ５６は、例えばＰＭＯＳに相当し、それぞれのソースが電源電圧に接続され、それぞれのゲートに対しては制御回路２３から第１制御信号Ｓｃ１が供給される。またこの第５１トランジスタＴｒ５１及び第５２トランジスタＴｒ５２のソースは互いに接続された後、第５７トランジスタＴｒ５７のドレインに接続されている。この第５７トランジスタＴｒ５７は、例えばＮＭＯＳに相当し、そのソースがグランドに接続され、そのゲートに対しては制御回路２３から第２制御信号Ｓｃ２が供給される。
【０１９２】
一方第５３トランジスタＴｒ５３のドレインは、第５１トランジスタＴｒ５１と第５５トランジスタＴｒ５５との間から第１補間位相信号出力端子Ｔ３５に対して延長する第２１伝送線Ｌ２１に接続されている。第５４トランジスタＴｒ５４のドレインは、第５２トランジスタＴｒ５２と第５６トランジスタＴｒ５６との間から第２補間位相信号出力端子Ｔ３６に対して延長する第２２伝送線Ｌ２２に接続されている。また第５３トランジスタＴｒ５３及び第５４トランジスタＴｒ５４のソースは互いに接続された後、第５８トランジスタＴｒ５８のドレインに接続されている。この第５８トランジスタＴｒ５８は、例えばＮＭＯＳに相当し、そのソースがグランドに接続され、そのゲートに対しては制御回路２３から第２制御信号Ｓｃ２が供給される。
【０１９３】
さらにこの第１加算回路２２Ａは、可変抵抗として機能する第５９トランジスタＴｒ５９及び第６０トランジスタＴｒ６０を有する。この第５９トランジスタＴｒ５９及び第６０トランジスタＴｒ６０は、例えばＮＭＯＳに相当し、それぞれゲートとドレインとが接続（ダイオード接続）されている。またこの第５９トランジスタＴｒ５９のドレインは、第２１伝送線Ｌ２１に接続された後、第６１トランジスタＴｒ６１のドレインに接続されている。第６０トランジスタＴｒ６０のドレインは、第２２伝送線Ｌ２２に接続された後第６２トランジスタＴｒ６２のドレインに対して接続されている。
【０１９４】
この第６１トランジスタＴｒ６１及び第６２トランジスタＴｒ６２は、例えばＰＭＯＳに相当し、それぞれのソースが電源電圧に接続され、それぞれのゲートに対しては制御回路２３から第３制御信号Ｓｃ３が供給される。
【０１９５】
一方第５９トランジスタＴｒ５９及び第６０トランジスタＴｒ６０のソースは互いに接続された後、第６３トランジスタＴｒ６３のドレインに接続されている。この第６３トランジスタＴｒ６３は、例えばＮＭＯＳに相当し、そのソースがグランドに接続され、そのゲートに対しては制御回路２３から第４制御信号Ｓｃ４が供給される。
【０１９６】
かくしてこの第１加算回路２２Ａでは、発振信号生成部Ｐ１から第１発振信号入力端子Ｔ３１を介して入力される第１発振信号Ｓｏ１に応じて第５１トランジスタＴｒ５１のドレイン電流が変化すると共に、発振信号生成部Ｐ１から第３発振信号入力端子Ｔ３３を介して入力される第３発振信号Ｓｏ３に応じて第５３トランジスタＴｒ５３のドレイン電流が変化する。そして、この第５１トランジスタＴｒ５１のドレインに生じた電流変化分と第５３トランジスタＴｒ５３のドレインに生じた電流変化分とは、第２１伝送線Ｌ２１を介して足し合わされた後第５９トランジスタＴｒ５９側に流入し、これによりこの第５９トランジスタＴｒ５９のゲート・ソース間電位が変動する。この結果、この第５９トランジスタＴｒ５９のゲート・ソース間における電位変動に応じた電圧の信号が、第１補間位相信号Ｓｓ１として第１補間位相信号出力端子Ｔ３５から出力される。
【０１９７】
また同様にして第１加算回路２２Ａでは、発振信号生成部Ｐ１から第２発振信号入力端子Ｔ３２を介して入力される第２発振信号Ｓｏ２に応じて第５２トランジスタＴｒ５２のドレイン電流が変化すると共に、発振信号生成部Ｐ１から第４発振信号入力端子Ｔ３４を介して入力される第４発振信号Ｓｏ４に応じて第５４トランジスタＴｒ５４のドレイン電流が変化する。そして、この第５２トランジスタＴｒ５２のドレインに生じた電流変化分と第５４トランジスタＴｒ５４のドレインに生じた電流変化分とは、第２２伝送線Ｌ２２を介して足し合わされた後第６０トランジスタＴｒ６０側に流入し、これによりこの第６０トランジスタＴｒ６０のゲート・ソース間電位が変動する。この結果、この第６０トランジスタＴｒ６０のゲート・ソース間における電位変動に応じた電圧の信号が、第２補間位相信号Ｓｓ２として第２補間位相信号出力端子Ｔ３６から出力される。
【０１９８】
このようにして第１加算回路２２Ａは、上述の式（７）において示したように、それぞれ異なる位相を持つ発振信号Ｓｏから、これら発振信号Ｓｏの中間位相となる補間位相信号Ｓｓを生成することができる。
【０１９９】
そしてこのように第１加算回路２２Ａにより生成された第１補間位相信号Ｓｓ１及び第２補間位相信号Ｓｓ２や、同じようにしてこの他の加算回路２２により生成された第３〜第８補間位相信号Ｓｓや、発振信号生成部Ｐ１により生成された第１〜第８発振信号Ｓｏ（１〜８）は、サンプリングの際に用いられるクロック信号Ｓｃｌｋとしてアナログデジタル変換部３に対して供給されるようになされている。
【０２００】
因みに本実施の形態の場合、発振信号生成部Ｐ１を構成する遅延回路２１は、制御回路２３から各遅延回路２１に対して供給されるバイアス電圧（第１〜第４制御信号Ｓｃ（１〜４））に応じて、発振信号Ｓｏの周波数や振幅や発振中心電圧を変化させる。従ってこの発振信号Ｓｏを基にして補間位相信号Ｓｓを生成する各加算回路２２においても、同じバイアス電圧（第１〜第４制御信号Ｓｃ（１〜４））を用いるようにした。かくして各加算回路２２においては、かかる発振信号Ｓｏを基にして補間位相信号Ｓｓを精度良く生成することができるようになされている。
【０２０１】
またここで、本実施の形態の構成を採用した場合の消費電力と、従来手法を適用した場合の消費電力とを比較する。
【０２０２】
例えば本実施の形態による電圧制御発振器１２において、発振信号生成部Ｐ１に生成させる発振信号Ｓｏの振幅と、補間位相信号生成部Ｐ２に生成させる補間位相信号Ｓｓの振幅とを同じにする場合、発振信号生成部Ｐ１における遅延回路２１の周波数特性と、補間位相信号生成部Ｐ２における加算回路２２の周波数特性とを同じにすれば良い。
【０２０３】
ここでこの遅延回路２１の伝達関数は、上述した式（１）で表すことができる。またこの加算回路２２の伝達関数は、次式、
【０２０４】
【数１１】
2006140639.tif 000013
【０２０５】
により表すことができる。ここでＡ0itpは加算回路２２のＤＣ利得を示し、ｓはラプラス変数を示し、ω0itpはこの加算回路２２のカットオフ周波数を示している。
【０２０６】
そしてこの加算回路２２のＤＣ利得Ａ0itpは、次式、
【０２０７】
【数１２】
2006140639.tif 000014
【０２０８】
により表すことができる。ここで、αは、この加算回路２２が生成する補間位相信号Ｓｓの基となる２つの発振信号Ｓｏの位相差で決まる係数（以下ではこの位相差をπ／４として考え、その結果このαは１．８５となる）であり、Ｇｍiitp1は、図７に示した第５１トランジスタＴｒ５１及び第５２トランジスタＴｒ５２のトランスコンダクタンス値を示し、Ｇmiitp2は、第５３トランジスタＴｒ５３及び第５４トランジスタＴｒ５４のトランスコンダクタンス値を示し、Ｒ0itpは、第５９トランジスタＴｒ５９及び第６０トランジスタＴｒ６０のトランスコンダクタンス値をＧｍlitpとした場合の１／Ｇｍlitpに相当する。
【０２０９】
さらにこの加算回路２２のカットオフ周波数ω0itpは、次式
【０２１０】
【数１３】
2006140639.tif 000015
【０２１１】
により表せる。ここでこのＣP0itpは、加算回路２２における第２１伝送線Ｌ２１及び第２２伝送線Ｌ２２に生じる寄生容量の容量値に相当する。
【０２１２】
そして上述の式（１）で表される遅延回路２１の周波数特性と、式（１１）で表される加算回路２２の周波数特性とを同じにすればよい。ＣP0itpを決める要因である補間位相信号出力端子Ｔ３５、Ｔ３６に接続する外部バッファサイズは遅延回路２１の出力接続先と比べて設計自由度が高く、これによりＣP0itpをＣPOと比較して１／１．８５に減らすことができたとすると、Ｇmiitp1及びＧmiitp2はＧmiと比べてそれぞれ１／３．７に減らすことができ、またＧｍlitpはＧmlと比べて１／１．８５に減らすことができる。かくしてこの加算回路２２においては、第５１〜第５４トランジスタＴｒ（５１〜５４）と第５９及び第６０トランジスタＴｒ５９、Ｔｒ６０とに流すドレイン電流を減らすことができ、またＣPOitpをさらに減らすことができればかかるドレイン電流をさらに減らすことも可能である。
【０２１３】
以上のことから、発振信号生成部Ｐ１により生成した８相の発振信号Ｓｏ（１〜８）から８相の補間位相信号Ｓｓ（１〜８）を生成するために４つの加算回路２２を設けるような構成としたとしても、この４つの加算回路２２を設けたことによる消費電力の増加については、従来の第１及び第２の手法と比べて格段と抑制されていることがわかる。
【０２１４】
（４）動作及び効果
以上の構成において、この発振信号生成部Ｐ１の各遅延回路２１においては、図４に示したように、第１制御信号Ｓｃ１に応じた所定量の電流を供給する第１電流供給部Ｐ４を、電源電圧と差動対部Ｐ３との間に設けるようにしたことにより、この差動対部Ｐ３とこの差動対部Ｐ３により得られた電流変化を伝送する第１及び第２伝送線Ｌ１、Ｌ２とこの第１及び第２伝送線Ｌ１、Ｌ２により伝送された電流変化を電圧変化に変換する可変抵抗部Ｐ６とを電源電圧からフローティングしたような状態にすることができる。
【０２１５】
この結果このフローティングしたような状態となっている部分に接続される電圧（例えば、第５トランジスタＴｒ５のドレイン電圧等）を調節することにより、発振信号Ｓｏの発振中心電圧を遅延回路２１の動作が線形領域から外れないように制御することができ、かくして発振信号Ｓｏが歪んでしまうのを回避することができる。
【０２１６】
また本実施の形態の場合、第１電流供給部Ｐ４から差動対部Ｐ３を介して第１電流引込部Ｐ５に引き込まれる電流量を制御することにより、この差動対部Ｐ３のトランスコンダクタンス値Ｇｍｉを調節することができ、かくして発振信号Ｓｏの振幅を遅延回路２１の動作が線形領域から外れないように制御することができる。
【０２１７】
以上の構成によれば、発振信号Ｓｏの振幅と発振中心電圧とを、遅延回路２１の動作が線形領域から外れないように制御することができ、かくして発振信号Ｓｏが歪んでしまうのを回避することができる。
【０２１８】
例えばここで、図１３に示した従来の遅延回路１２０の構成を用いて、発振信号Ｓｏの振幅や発振中心電圧を制御しようとする場合を考える。この場合、可変抵抗素子として機能するトランジスタＴｒ１０３、Ｔｒ１０４が定電流源として動作するので、ここの部分の抵抗値が非常に大きく、その結果この遅延回路１２０の直流利得が必要以上に大きくなってしまう。このためこのような遅延回路１２０では、本実施の形態の遅延回路２１のように発振信号Ｓｏの振幅を制御することができない。
【０２１９】
一方図１４に示した遅延回路１２０の場合、可変抵抗素子として機能する部分がダイオード接続されたトランジスタＴｒ１０５、Ｔｒ１０６によって構成されている。これによりこのトランジスタＴｒ１０５、Ｔｒ１０６に流す電流量を調節することにより、この部分の抵抗値を制御することが可能である。しかしこの遅延回路１２０では、これらトランジスタＴｒ１０５、Ｔｒ１０６が電源電圧を基準としたダイオード接続となっていることから、図１４（Ｂ）に示すように、発振信号Ｓｏの波形上端がダイオード接続されたトランジスタのオフ電圧になってしまう。その結果電源電圧や発振信号Ｓｏの振幅が変化すると、これに伴って発振信号Ｓｏの発振中心電圧が変動してしまうことになり、かくして遅延回路１２０の動作が線形領域から外れないようにすることが困難になってしまう。
【０２２０】
これに対して本実施の形態の遅延回路２１を適用した場合には、例えば図８に概念的に示すように、制御回路２３によって、遅延回路２１の動作が線形領域から外れないように、発振信号Ｓｏの振幅と発振中心電圧とを制御することができ、かくして発振信号Ｓｏが歪んでしまうのを回避することができる。これにより電圧制御発振器１２は、この発振信号Ｓｏを基にして精度良く補間位相信号Ｓｓを生成することができる。この結果この光ディスク再生装置1のアナログデジタル変換部３は、光ディスクから読み出された読出信号Ｓｒを正確にサンプリングすることができる。
【０２２１】
ところで、一般的にこのような電圧制御発振器において、環状に接続された遅延回路の段数と発振信号の振幅とは、この電圧制御発振器の位相ノイズに関係することが広く知られている。因みにこの位相ノイズは、クロックデータリカバリシステムの性能に影響を及ぼす。
【０２２２】
ここでこの位相ノイズは、次式、
【０２２３】
【数１４】
2006140639.tif 000016
【０２２４】
により表せる。ここでＮは、環状に接続された遅延回路の段数を示し、Ｆは、経験的に得られるノイズ係数を示し、ｋは、ボルツマン定数を示し、Ｔは、絶対温度を示し、Ｐｓは、発振波形のパワーを示し、ω0は、発振中心周波数を示し、Ｑは、電圧制御発振器のクオリティー値を示し、Δωは、かかるω0からの差分である。因みにこの式（１４）は、遅延回路が線形領域で動作する場合に適用できるものである。
【０２２５】
かくしてこの式（１４）によれば、遅延回路を線形領域で動作させるようにした上で、遅延回路の段数をできるだけ小さくし、発振波形のパワー（発振信号の振幅）をできるだけ大きくすることにより、かかる位相ノイズを減らせることが分かる。この結果本実施の形態の構成によれば、従来における第１及び第２の手法と比べて遅延回路２１の段数を減らすことができる上、発振信号Ｓｏの振幅等も制御することができ、かくしてかかる位相ノイズを格段と抑制し得ることがわかる。
【０２２６】
（５）他の実施の形態
なお上述の実施の形態においては、図４に示した第１電流供給部Ｐ４から供給される電流量と、第１電流引込部Ｐ５により引き込まれる電流量とのバランスを崩すことにより、発振信号Ｓｏの発振中心電圧を制御する場合について述べたが、本発明はこれに限らず、図４における第２電流供給部Ｐ７から供給される電流量と、第２電流引込部Ｐ８により引き込まれる電流量とのバランスを崩すことにより、発振信号Ｓｏの発振中心電圧を制御するようにしても良い。要は、第１電流供給部Ｐ４及び第２電流供給部Ｐ７から供給される電流量と、第１電流引込部Ｐ５及び第２電流引込部Ｐ８に引き込まれる電流量とのバランスを崩すことができれば、発振信号Ｓｏの発振中心電圧を制御することができる。
【０２２７】
また上述の実施の形態においては、図４に示すように、可変抵抗部Ｐ６として、ダイオード接続された第６トランジスタＴｒ６及び第７トランジスタＴｒ７を適用する場合について述べたが、本発明はこれに限らず、図４との対応部分に同一符号を付して示す図９に示すように、第６トランジスタＴｒ６及び第７トランジスタＴｒ７に代えて周知の可変抵抗素子Ｒ２１、Ｒ２２を適用するようにしても良い。この場合、この可変抵抗素子Ｒ２１、Ｒ２２の抵抗値を例えば制御回路２３によって制御するようにする。そしてこれら可変抵抗素子Ｒ２１、Ｒ２２の一端を第１及第２伝送線Ｌ１、Ｌ２にそれぞれ接続し、これら可変抵抗素子Ｒ２１、Ｒ２２の他端を電圧供給部（例えば電池）４０に接続する。かくしてこの遅延回路２１を適用した場合、この電圧供給部４０によって供給する電圧を選定することにより、発振信号Ｓｏの発振中心電圧を制御することができる。
【０２２８】
さらに上述の実施の形態においては、制御回路２３が、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２によって第１電流供給部Ｐ４及び第１電流引込部Ｐ５を制御することにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のドレイン・ソース間に流れる電流量を調節し、これにより第１トランジスタＴｒ１及び第２トランジスタＴｒ２のトランスコンダクタンス値Ｇmiを変化させ、かくして発振信号Ｓｏの振幅を制御する場合について述べたが、本発明はこれに限らず、制御回路２３が、第３制御信号Ｓｃ３及び第４制御信号Ｓｃ４によって第２電流供給部Ｐ７及び第２電流引込部Ｐ８を制御することにより、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のドレイン・ソース間に流れる電流量を調節し、これにより第６トランジスタＴｒ６及び第７トランジスタＴｒ７の抵抗値Ｒ０を変化させ、かくして発振信号Ｓｏの振幅を制御するようにしても良い。
【０２２９】
さらに上述の実施の形態においては、環状に接続された複数の遅延回路を用いて発振信号を生成する発振信号生成器として、図３に示したような電圧制御発振器１２を適用する場合について述べたが、本発明はこれに限らず、環状に接続された遅延回路を用いて発振信号を生成するものであれば、この他種々の構成を適用することができる。
【０２３０】
さらに上述の実施の形態においては、前段の遅延回路（２１）から供給される発振信号（Ｓｏ）の電圧変化を電流変化に変換する電圧電流変換部として、第１トランジスタＴｒ１及び第２トランジスタＴｒ２からなる差動対部Ｐ３を適用する場合について述べたが、本発明はこれに限らず、ＦＥＴ以外のこの他種々のトランジスタにより構成した差動対部を適用しても良い。
【０２３１】
さらに上述の実施の形態においては、電源電圧（Ｖｃｃ）と電圧電流変換部（Ｐ３）との間に設けられ所定量の電流を供給する第１の電流供給部として、第３トランジスタＴｒ３及び第４トランジスタＴｒ４からなる第１電流供給部Ｐ４を適用する場合について述べたが、本発明はこれに限らず、制御回路２３の制御に応じて所定量の電流を供給することができれば、この他種々の構成を適用することができる。
【０２３２】
さらに上述の実施の形態においては、第１の電流供給部（Ｐ４）から供給される電流を、電圧電流変換部（Ｐ３）を介して引き込む第１の電流引込部として、第５トランジスタＴｒ５からなる第１電流引込部Ｐ５を適用する場合について述べたが、本発明はこれに限らず、制御回路２３の制御に応じて所定量の電流を引き込むことができれば、この他種々の構成を適用することができる。
【０２３３】
さらに上述の実施の形態においては、伝送線（Ｌ１、Ｌ２）により伝送された電流変化を電圧変化に変換し当該変換結果を発振信号（Ｓｏ）として後段の遅延回路（２１）に対して供給する電流電圧変換部として、ダイオード接続された第６トランジスタＴｒ６及び第７トランジスタＴｒ７からなる可変抵抗部Ｐ６を適用する場合について述べたが、本発明はこれに限らず、上述したような周知の可変抵抗素子Ｒ２１、Ｒ２２を採用する等、この他種々の構成を適用することができる。
【０２３４】
さらに上述の実施の形態においては、電流電圧変換部（Ｐ６）によって電流変化が電圧変化に変換される変換割合（抵抗値Ｒ0＝１／Ｇｍｌ）を、調節する電流電圧変換割合調節手段として、制御回路２３を適用する場合について述べたが、本発明はこれに限らず、かかる変換割合を調節することができれば、この他種々の構成を適用することができる。
【０２３５】
さらに上述の実施の形態においては、所定量の電流を供給する第２の電流供給部として、第８トランジスタＴｒ８及び第９トランジスタＴｒ９からなる第２電流供給部Ｐ７を適用する場合について述べたが、本発明はこれに限らず、制御回路２３の制御に応じて所定量の電流を供給することができれば、この他種々の構成を適用することができる。
【０２３６】
さらに上述の実施の形態においては、第２の電流供給部（Ｐ７）から供給される電流を、電流電圧変換部（Ｐ６）を介して引き込む第２の電流引込部として、第１０トランジスタＴｒ１０からなる第２電流引込部Ｐ８を適用する場合について述べたが、本発明はこれに限らず、制御回路２３の制御に応じて所定量の電流を引き込むことができれば、この他種々の構成を適用することができる。
【０２３７】
さらに上述の実施の形態においては、電圧電流変換部（Ｐ３）によって発振信号の電圧変化が電流変化に変換される変換割合（トランスコンダクタンス値Ｇｍｉ）を、調節する電圧電流変換割合調節手段として、制御回路２３を適用する場合について述べたが、本発明はこれに限らず、かかる変換割合を調節することができれば、この他種々の構成を適用することができる。
【０２３８】
さらに上述の実施の形態においては、発振信号生成部（Ｐ１）と補間位相信号生成部（Ｐ２）とを有する信号生成装置（１２）から供給される発振信号（Ｓｏ）及び補間位相信号（Ｓｓ）に基づいて、記憶媒体（光ディスク）から読み出された読出信号（Ｓｒ）をサンプリングすることによりデータ（Ｄ１）を再生する再生装置として、光ディスク再生装置１を適用する場合について述べた。しかしながら本発明はこれに限らず、ＣＤやＤＶＤ以外の記憶媒体（例えばハードディスクドライブ等）から読み出された読出信号をサンプリングするような装置を適用するようにしても良い。
【産業上の利用可能性】
【０２３９】
本発明は、ＰＬＬ回路内の電圧制御発振器から供給されたクロック信号に基づいて光ディスクから読み出した読出信号をサンプリングするようになされた光ディスク再生装置等に利用することができる。
【図面の簡単な説明】
【０２４０】
【図１】本実施の形態における光ディスク再生装置の構成を示す略線図である。
【図２】ＰＬＬの回路構成を示す略線図である。
【図３】電圧制御発振器の構成を示す略線図である。
【図４】遅延回路の構成を示す略線図である。
【図５】制御回路の構成を示す略線図である。
【図６】振幅検出回路の構成を示す略線図である。
【図７】加算回路の構成を示す略線図である。
【図８】発振信号生成部及び制御回路の概念図である。
【図９】他の実施の形態による遅延回路を示す略線図である。
【図１０】光ディスク再生装置の構成を示す略線図である。
【図１１】リング型の電圧制御発振器（１）を示す略線図である。
【図１２】遅延回路（１）を示す略線図である。
【図１３】遅延回路（２）を示す略線図である。
【図１４】遅延回路（３）を示す略線図である。
【図１５】リング型の電圧制御発振器（２）を示す略線図である。
【図１６】発振周波数と遅延回路段数の関係及び直流利得と遅延回路段数の関係を示すグラフである。
【図１７】リング型の電圧制御発振器（３）を示す略線図である。
【図１８】加算回路の一例構成を示す略線図である。
【符号の説明】
【０２４１】
１……光ディスク再生装置、１２……電圧制御発振器、２１……遅延回路、２２……加算回路、２３……制御回路、Ｐ１……発振信号生成部、Ｐ２……補間位相信号生成部、Ｐ３……差動対部、Ｐ４……第１電流供給部、Ｐ５……第１電流引込部、Ｐ６……可変抵抗部、Ｐ７……第２電流供給部、Ｐ８……第２電流引込部。
【図１】
2006140639.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006140639.tif 000023
【図８】
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【図９】
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【図１０】
2006140639.tif 000026
【図１１】
2006140639.tif 000027
【図１２】
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【図１３】
2006140639.tif 000029
【図１４】
2006140639.tif 000030
【図１５】
2006140639.tif 000031
【図１６】
2006140639.tif 000032
【図１７】
2006140639.tif 000033
【図１８】
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