(57)【要約】【課題】  積層型圧電素子の内部電極層をより薄くすることにより、積層数が多くなっても加圧力が均一に加わり、層間でのデラミネーションや焼成後の層間クラックを抑える。【解決手段】  複数の圧電セラミックス層と、導電材料からなる第１の相及びセラミックスからなる第２の相を含む複数の内部電極層とが交互に積層された積層型圧電素子において、内部電極層は第２の相が少なすぎると内部電極層と圧電セラミックス層の接着強度を確保することができず、逆に第２の相が多すぎると内部電極層がその機能を発揮しがたくなる。そこで本発明では、第１の相及び第２の相に対して第２の相の存在割合を３〜５０ｗｔ％とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数の圧電セラミックス層と、
導電材料からなる第１の相及びセラミックスからなる第２の相を含む複数の内部電極層とが交互に積層され、
前記第１の相及び前記第２の相に対して前記第２の相は３〜５０ｗｔ％存在することを特徴とする積層型圧電素子。
【請求項２】
前記圧電セラミックス層を構成する圧電セラミックスと前記第２の相を構成する前記セラミックスは、実質的に同一の組成を有することを特徴とする請求項１に記載の積層型圧電素子。
【請求項３】
前記内部電極層は空隙を含み、前記内部電極層における前記空隙の存在割合が面積率で３０％以下であることを特徴とする請求項１又は２に記載の積層型圧電素子。
【請求項４】
前記導電材料がＣｕから構成されることを特徴とする請求項１〜３のいずれかに記載の積層型圧電素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の圧電セラミックス層と複数の内部電極層を積み重ねることにより形成される積層型圧電素子に関し、特に内部電極層の改良に関するものである。
【背景技術】
【０００２】
従来から圧電素子が電気的エネルギを圧電効果により機械的エネルギに変換できる特性を利用して、種々の装置の駆動源として用いられている。一般的な圧電素子は、チタン酸ジルコン酸鉛(ＰＺＴ)等の圧電セラミックス層の両面に導体ペーストを印刷・焼成して内部電極層を形成した構造であるが、圧電セラミックス層が１層では変位量が小さい。そこで、比較的大きな変位量を得る場合には、圧電セラミックス層を積み重ねて変位量を増やしている。この積層型圧電素子は、圧電効果を利用するために各層の内部電極層が交互に反対側の側面に導出されて端子電極と接続される構造となり、各層の内部電極層の片側が圧電セラミックス層よりも短く形成されている。このため、各層の内部電極層が交互に重なり合った部分と重なり合っていない部分とで積層厚みに差が生じる。この積層厚みの差は、積層数が増えるほど大きくなり、各層のセラミックス層を積層し熱圧着する際に、加圧力が均一に加わらず、層間でのデラミネーション(剥離)が発生することがある。また、焼成後に層間クラックが発生するといった不具合が生じやすいという欠点がある。
【０００３】
この問題に対し特開２０００−１１４６１１公報（特許文献１）では、各層の内部電極層を平均粒径が１〜２．５μｍの導体粒子を主成分とする導体ペーストを印刷・焼成することにより、内部電極層の層厚を従来より薄い２〜５μｍとなるように形成することを可能とし、積層数が多くなっても加圧力が比較的均一に加わり、層間でのデラミネーションや焼成後の層間クラックが発生しにくくなり、製品歩留りを向上できることを開示している。
【０００４】
【特許文献１】特開２０００−１１４６１１公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
内部電極層の層厚は薄ければ薄いほど積層厚みの差が小さくなるが、特許文献１では内部電極層の層厚が２μｍ未満では薄すぎるため、導体ペーストの印刷で内部電極層を形成することは不可能と記載されている。また、導体ペースト中の導体粒子の平均粒径が１μｍ未満では、導体粒子の粒径が小さすぎるため、導体粒子間に形成される隙間が小さくなりすぎて、焼成時に圧電セラミックス層のガラス成分が内部電極層に浸透せず、十分なアンカー効果(接着強度)を得ることができないため、焼成クラックが発生すると記載されている。
【０００６】
本発明は、このような技術的課題に基づいてなされたもので、積層型圧電素子の内部電極層をより薄くすることにより、積層数が多くなっても加圧力が均一に加わり、層間でのデラミネーションや焼成後の層間クラックを抑えることができ、更なる製品歩留りを向上することができる積層型圧電素子を提供することである。
【課題を解決するための手段】
【０００７】
かかる目的のもと、内部電極層を形成するためのペーストに、圧電セラミックス層を構成するセラミックスと同組成のセラミックス粒子を添加することにより、導電粒子を微細化し、かつ内部電極層の厚さを従来よりも薄くしても、層間でのデラミネーション、焼成後のクラック発生といった不具合を抑制して積層型圧電素子を得ることに成功した。従来よりこの積層型圧電素子の内部電極層には空隙が不可避的に発生するが、これを除くマトリックス相が、導電粒子に起因する導電材料と圧電セラミックス相を含んだ複層組織を有する。すなわち本発明は、複数の圧電セラミックス層と、導電材料からなる第１の相及びセラミックスからなる第２の相を含む複数の内部電極層とが交互に積層され、第１の相及び第２の相に対して第２の相が３〜５０ｗｔ％存在することを特徴とする積層型圧電素子により前記課題を解決する。
内部電極層において、第２の相が少なすぎると内部電極層と圧電セラミックス層の接着強度を確保することができず、逆に第２の相が多すぎると内部電極層がその機能を発揮しがたくなる。そこで本発明では、第１の相及び第２の相に対して第２の相の存在割合を３〜５０ｗｔ％とする。
また、本発明は、内部電極層が導電材料からなる第１の相及びセラミックスからなる第２の相を含み、かつ第１の相及び第２の相に対して第２の相を３〜５０ｗｔ％存在させることにより、内部電極層の厚さを２μｍ以下とすることを可能とする。したがって、積層体作製時の加圧力のばらつきが低減され、層間でのデラミネーションを防止する効果を奏する。ただし、本発明は、内部電極層の厚さを２μｍ以下に限定するものではなく、２μｍを超える厚さの内部電極層を実施することも当然可能である。
【０００８】
本発明において、圧電セラミックス層を構成する圧電セラミックスと第２の相を構成するセラミックスは、実質的に同一の組成を有することが好ましい。しかし、本発明はこれに限定されず、内部電極層と圧電セラミックス層の接着強度を確保することのできるセラミックスを広く適用することができる。
また、焼成過程において、内部電極層には不可避的に空隙が発生するが、この空隙を本発明では面積率で３０％以下に制御することができる。このように空隙が少なくかつマトリックス相が高い割合で存在するため、内部電極層と圧電セラミックス層の接着強度を向上することができる。
内部電極層を構成する導電材料としては、Ｃｕを用いることが好ましい。積層型圧電素子のコスト低減に有効である。
【０００９】
以上の積層型圧電素子を製造するには、圧電セラミックス粒子を含む圧電セラミックス層前駆体と、導電粒子及びセラミックス粒子を含む内部電極層前駆体とが交互に積層された積層体を作製し、この積層体を焼成すればよい。
この製造方法において、内部電極層前駆体にセラミックス粒子を含むことにより、平均粒径が１μｍ以下の微細な導電粒子を用いることを可能にした。
また、内部電極層前駆体に含まれるセラミックス粒子を、圧電セラミックス層前駆体に含まれる圧電セラミックス粒子と一致させることにより、焼成の過程における圧電セラミックス層と内部電極層の熱収縮を近似させることができるため、焼成におけるクラック発生をより効果的に防止することができるのである。
【００１０】
セラミックス粒子は、少なすぎると内部電極層と圧電セラミックス層の接着強度を確保することができず、逆に多すぎると内部電極層がその機能を発揮しがたくなる。そこで本発明では、導電粒子及びセラミックス粒子に対するセラミックス粒子の添加量を３〜５０ｗｔ％とすることが好ましい。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、積層型圧電素子の内部電極層をより薄くすることにより、積層数が多くなっても加圧力が均一に加わり、層間でのデラミネーションや焼成後の層間クラックを抑えることができ、製品歩留りを向上することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面に示す実施の形態に基づいてこの発明を詳細に説明する。
図１は、本発明により得られる積層型圧電素子１の構成例を示す断面図である。なお、図１はあくまで一例を示すものであって、本発明が図１の積層型圧電素子１に限定されないことは言うまでもない。この積層型圧電素子１は、複数の圧電セラミックス層１１と複数の内部電極層１２とを交互に積層した積層体１０を備えている。圧電セラミックス層１１の一層当たりの厚さは例えば１〜２００μｍ、好ましくは２０〜１５０μｍ、さらに好ましくは５０〜１００μｍとする。なお、圧電セラミックス層１１の積層数は目標とする変位量に応じて決定される。
【００１３】
圧電セラミックス層１１を構成する圧電セラミックスは特に限定されない。ただし、例えば１０５０℃以下の低温で焼成する場合には、圧電セラミックスがそのような低温での焼成が可能なことが望まれる。本発明では低温焼成が可能な圧電セラミックスを広く用いることができるが、組成式：（Ｐｂa1Ａa2）［（Ｚｎ1/3Ｎｂ2/3 ）x Ｔｉy Ｚｒz］Ｏ3（式中、ＡはＳｒ，Ｂａ及びＣａから選ばれる少なくとも一種の金属元素であり、ａ１、ａ２、ｘ、ｙ及びｚは、下記条件（原子比）を満たす。：０．９６≦ａ１＋ａ２≦１，０．０１≦ａ２≦０．１０，ｘ＋ｙ＋ｚ＝１，０．０５≦ｘ≦０．４０，０．１≦ｙ≦０．５，０．２≦ｚ≦０．６）で表される酸化物組成物に対して、Ｔａ2Ｏ5，Ｓｂ2Ｏ3及びＮｂ2Ｏ5から選ばれる少なくとも一種の酸化物を０．０５〜１．００ｗｔ％添加したものを用いることが好ましい。
【００１４】
内部電極層１２は、導電材料からなる第１の相とセラミックスからなる第２の相とを含んでいる。第１の相が内部電極層１２の機能を果たす導電経路を構成する。また、第２の相は内部電極層１２と圧電セラミックス層１１との十分な密着性を確保するために設けられる。つまり、特許文献１にも記載されているように、導体粒子の粒径が小さい場合、例えば１μｍ未満では、焼成時に圧電セラミックス層１１のガラス成分が内部電極層１２に浸透しない。そこで本発明は、内部電極層１２に第２の相を積極的に導入することにより、圧電セラミックス層１１と内部電極層１２との密着性を確保するのである。
このように内部電極層１２を第１の相及び第２の相を含む構成とすることにより、内部電極層１２の層厚を２μｍ以下と特許文献１では実現できないとされていた薄さにすることも可能である。このような薄い内部電極層１２であるから、積層数が多くなっても積層時点で加圧力が均一に加わり、層間でのデラミネーションや焼成後の層間クラックを抑えることができる。
【００１５】
第１の相を構成する導電材料としては、従来公知の貴金属（合金を含む）又はＣｕ、Ｎｉ等の卑金属（合金を含む）を用いることができる。具体的には、Ａｇ、Ａｇ−Ｐｄ合金、Ａｇ−Ｐｔ合金、Ａｇ−Ａｕ合金、Ａｕ、Ｎｉ、Ｃｕ等を用いることができる。本発明による積層型圧電素子１が、例えば１０５０℃以下の低温で焼成する場合には、Ｃｕを用いることが望ましい。
また、第２の相を構成するセラミックスとしては、焼結により圧電セラミックス層１１との密着性を確保できるものであれば特に限定されない。このためには、圧電セラミックス層１１を構成する圧電セラミックスと焼結温度、焼結による収縮率が近似していることが望ましい。その観点から、圧電セラミックス層１１を構成する圧電セラミックスを第２の相を構成するセラミックスとして用いることが最も望ましい。
【００１６】
内部電極層１２において、第２の相は、第１の相及び第２の相に対して３〜５０ｗｔ％の範囲で含まれるべきである。３ｗｔ％以下では所定の効果を得ることができず、５０ｗｔ％を超えると第１の相が相対的に減少して内部電極層１２として要求される導電経路を構成することが困難になるからである。好ましい第２の相の含有量は１０〜４０ｗｔ％、さらに好ましい含有量は２０〜３０ｗｔ％である。
【００１７】
複数の内部電極層１２は例えば交互に逆方向に延長されており、その延長方向には内部電極層１２と電気的に接続された一対の端子電極２１、２２がそれぞれ設けられている。端子電極２１、２２は、例えば、図示しないリード線を介して図示しない外部電源に対して電気的に接続される。
また、端子電極２１、２２は、例えばＡｕ、Ａｇ、Ｃｕなどの金属をスパッタリングすることにより形成されていてもよく、また端子電極用ペーストを焼き付けることにより形成されていてもよい。端子電極２１、２２の厚さは用途等に応じて適宜決定されるが、通常、１０〜５０μｍである。
【００１８】
次に、積層型圧電素子１の好適な製造方法を、図２を参照しつつ説明する。図２は積層型圧電素子１の製造工程を示すフローチャートである。
【００１９】
まず、圧電セラミックス層１１を得るための主成分の出発原料として、例えば、ＰｂＯ、ＴｉＯ2、ＺｒＯ2、ＺｎＯ及びＮｂ2Ｏ5又は焼成によりこれら酸化物に変わり得る化合物；ＳｒＯ、ＢａＯ及びＣａＯから選ばれる少なくとも一つの酸化物又は焼成によりこれら酸化物に変わり得る化合物等の粉末を用意し、秤量する（ステップＳ１０１）。出発原料としては、酸化物でなく、炭酸塩あるいはシュウ酸塩のように焼成により酸化物となるものを用いてもよい。これらの原料粉末は、通常、平均粒子径０．５〜１０μｍ程度のものが用いられる。
【００２０】
必要に応じて副成分の出発原料をそれぞれ用意し、秤量する（ステップＳ１０１）。副成分の出発原料としては、Ｔａ2Ｏ5、Ｓｂ2Ｏ3及びＮｂ2Ｏ5から選ばれる少なくとも一つの酸化物又は焼成によりこれら酸化物に変わり得る化合物を用いることができる。ただし、酸化物でなく、炭酸塩あるいはシュウ酸塩のように焼成により酸化物となるものを用いてもよい。これら副成分は、焼結性を向上させ、焼成温度をより低くする効果を奏する。
【００２１】
続いて、主成分及び副成分の出発原料を例えばボールミルを用いて湿式粉砕・混合して、原料混合物とする（ステップＳ１０２）。
なお、副成分の出発原料は、後述する仮焼成（ステップＳ１０３）の前に添加してもよいが、仮焼成後に添加するようにしてもよい。但し、仮焼成前に添加した方がより均質な圧電セラミックスを作製することができるので好ましい。仮焼成後に添加する場合には、副成分の出発原料には酸化物を用いることが好ましい。
【００２２】
次いで、原料混合物を乾燥し、例えば、７５０〜９５０℃の温度で１〜６時間にわたり仮焼成する（ステップＳ１０３）。この仮焼成は、大気中で行っても良く、また大気中よりも酸素分圧の高い雰囲気又は純酸素雰囲気で行ってもよい。仮焼成したのち、例えば、この仮焼成物をボールミルにて湿式粉砕・混合し、主成分及び必要に応じて副成分を含む仮焼成粉とする（ステップＳ１０４）。
次に、この仮焼成粉にバインダを加えて圧電セラミックス層用ペーストを作製する（ステップＳ１０５）。具体的には以下の通りである。はじめに、例えばボールミル等を用いて、湿式粉砕によりスラリを得る。このとき、スラリの溶媒として、水もしくはエタノールなどのアルコール、又は水とエタノールとの混合溶媒を用いることができる。湿式粉砕は、仮焼成粉の平均粒径が０．５〜２μｍ程度となるまで行うことが好ましい。
【００２３】
次いで、得られたスラリを有機ビヒクル中に分散させる。有機ビヒクルとは、バインダを有機溶剤中に溶解したものであり、有機ビヒクルに用いられるバインダは、特に限定されず、エチルセルロース、ポリビニルブチラール、アクリル等の通常の各種バインダから適宜選択すればよい。また、このとき用いられる有機溶剤も特に限定されず、印刷法やシート成形法など、利用する方法に応じてテルピネオール、ブチルカルビトール、アセトン、トルエン、ＭＥＫ(メチルエチルケトン)、ターピネオール等の有機溶剤から適宜選択すればよい。
【００２４】
圧電セラミックス層用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、仮焼成粉とを混練すればよい。水系ビヒクルに用いる水溶性バインダは特に限定されず、例えば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。
【００２５】
また、内部電極層用ペーストを作製する（ステップＳ１０６）。
内部電極層用ペーストは、上述した各種導電材料あるいは焼成後に上述した導電材料となる各種酸化物、有機金属化合物、レジネート等と、上述した有機ビヒクルとを混練して調製されるが、本発明はさらにセラミックス粒子を添加する。セラミックス粒子を添加することにより、導電材料の粒径を小さくしても、内部電極層と圧電セラミックス層の接着強度を確保することができる。つまり、特許文献１では、導体粒子間に形成される隙間が小さくなりすぎて、焼成時に圧電セラミックス層のガラス成分が内部電極層に浸透せず、十分なアンカー効果(接着強度)を得ることができないため、焼成クラックが発生するとしている。しかるに、本発明によれば焼成前の内部電極層用ペーストにセラミックス粒子を含むので、このセラミックス粒子同士が焼成過程で焼結、さらには圧電セラミックス層とも一部焼結して結合されるため、特許文献１で言うところのアンカー効果を十分に期待することができる。
【００２６】
本発明は、内部電極層用ペーストに含まれる導電粒子の粒径を１μｍ以下とすることができる。このように微細な粒子を用いるため、内部電極層の厚さを２μｍ以下とすることができる。したがって、積層数が多くなっても加圧力が均一に加わり、層間でのデラミネーションや焼成後の層間クラックを抑制することができる。導電粒子の粒径は、あまり微細すぎると粒子自体の製造が困難なため、平均粒径で０．２μｍ以上とすることが望ましく、さらに望ましくは０．４〜０．８μｍの平均粒径とする。
【００２７】
内部電極層用ペーストに添加するセラミックス粒子の量は、導電粒子に対して３〜５０ｗｔ％とすることが望ましい。３ｗｔ％未満では上記の効果を享受することが困難であり、５０ｗｔ％を超えると内部電極層１２内で導電経路を確保することが困難になる場合があり、電極の機能を果たせなくなるからである。セラミックス粒子の好ましい添加量は１０〜４０ｗｔ％、さらに好ましい添加量は２０〜３０ｗｔ％である。
【００２８】
内部電極層用ペーストに添加するセラミックス粒子の粒径は、特に限定されないが、０．２〜１μｍの範囲にあることが好ましい。０．２μｍ未満では製造が困難であり、１μｍを超えると電極層を薄くできないからである。
【００２９】
内部電極層用ペーストに添加するセラミックス粒子は、圧電セラミックス層を構成するセラミックスと組成が一致することが最も好ましい。焼成時の収縮が圧電セラミックス層と一致するからである。しかし、本発明による効果は組成が一致していなくても享受することができる。したがって、本発明は、内部電極層用ペーストに添加するセラミックス粒子として、圧電セラミックスに限らず、内部電極層内に焼結体として存在することのできるセラミックス組成物を広く適用することができる。
【００３０】
端子電極用ペーストも内部電極層用ペーストと同様にして作製する（ステップＳ１０７）。
以上では圧電セラミックス層用ペースト、内部電極層用ペースト及び端子電極用ペーストを順番に作製しているが、並行して作製してもよいし、逆の順番でもよいことは言うまでもない。
【００３１】
各ペーストの有機ビヒクルの含有量は、特に限定されず、通常の含有量、たとえば、バインダは５〜１０ｗｔ％程度、溶剤は１０〜５０ｗｔ％程度とすればよい。また、各ペースト中には必要に応じて各種分散剤、可塑剤、誘電体、絶縁体等から選択される添加物が含有されてもよい。
【００３２】
次に、以上のペーストを用いて焼成の対象であるグリーンチップ（積層体）を作製する（ステップＳ１０８）。
印刷法を用いグリーンチップを作製する場合は、圧電セラミックス層用ペーストを、例えば、ポリエチレンテレフタレート等の基板上に所定厚さで複数回印刷して、図１に示すように、グリーン状態の外側圧電セラミックス層１１ａを形成する。次に、このグリーン状態の外側圧電セラミックス層１１ａの上に、内部電極層用ペーストを所定パターンで印刷して、グリーン状態の内部電極層（内部電極層前駆体）１２ａを形成する。次に、このグリーン状態の内部電極層１２ａの上に、前記同様に圧電セラミックス層用ペーストを所定厚さで複数回印刷して、グリーン状態の圧電セラミックス層（圧電セラミックス層前駆体）１１ｂを形成する。次に、このグリーン状態の圧電セラミックス層１１ｂの上に、内部電極層用ペーストを所定パターンで印刷して、グリーン状態の内部電極層１２ｂを形成する。グリーン状態の内部電極層１２ａ、１２ｂ…は、対向して相異なる端部表面に露出するように形成する。以上の作業を所定回数繰り返し、最後に、グリーン状態の内部電極層１２の上に、前記同様に圧電セラミックス層用ペーストを所定厚さで所定回数印刷して、グリーン状態の外側圧電セラミックス層１１ｃを形成する。その後、加熱しながら加圧、圧着し、所定形状に切断してグリーンチップ（積層体）とする。
以上では、印刷法によりグリーンチップを作製する例を説明したが、シート成形法を用いてグリーンチップを作製することもできる。
【００３３】
次に、グリーンチップについて脱バインダ処理を行う（ステップＳ１０９）。
脱バインダ処理において、内部電極層前駆体中の導電材料によってその雰囲気を決定する必要がある。貴金属を導電材料として用いる場合には、大気中で行っても良く、また大気中よりも酸素分圧が高い雰囲気又は純酸素雰囲気で行っても良い。卑金属を導電材料として用いる場合には、酸化を考慮する必要があり、還元性雰囲気下での加熱を採用すべきである。一方で、脱バインダ処理において、圧電セラミックス層前駆体に含まれる酸化物、例えばＰｂＯが還元されることを考慮する必要がある。例えば導電材料としてＣｕを用いた場合、ＣｕとＣｕ2Ｏの平衡酸素分圧（以下、単にＣｕの平衡酸素分圧）及びＰｂとＰｂＯの平衡酸素分圧（以下、単にＰｂの平衡酸素分圧）に基づいて、いかなる還元性雰囲気を脱バインダ処理に適用するか設定する必要がある。
【００３４】
脱バインダ処理の温度が３００℃未満では脱バインダを円滑に行うことができず、６５０℃を超えても温度に見合う脱バインダの効果を得ることができずエネルギの浪費になる。また、脱バインダ処理の時間は、温度及び雰囲気によって定める必要があるが、０．５〜５０時間の範囲で選定することができる。さらに、脱バインダ処理は、焼成と別個に独立して行うことができるし、焼成と連続的に行うことができる。焼成と連続的に行う場合には、焼成の昇温過程で脱バインダ処理を実行すればよい。
【００３５】
脱バインダ処理の後に、焼成（ステップＳ１１０）を行う。
焼成も脱バインダと同様に、内部電極層前駆体中の導電材料によってその雰囲気を決定する必要がある。貴金属を導電材料として用いる場合には、大気中で行っても良く、また大気中よりも酸素分圧が高い雰囲気又は純酸素雰囲気で行っても良い。卑金属を導電材料として用いる場合には、酸化を考慮する必要があり、還元性雰囲気下での加熱を採用すべきである。
焼成の温度は、圧電セラミックス層１１を構成するセラミックスに応じて適宜定める必要がある。低温焼成が可能なセラミックスを用いる場合には８００〜１０５０℃の範囲で行うことができる。また、そうでないセラミックスにおいては、１０５０〜１２００℃の範囲で焼成することができる。なお、焼成温度は、緻密な焼結体を得ることができること、内部電極層１２を構成する導電材料を溶融させないことを前提に定められる。
【００３６】
以上の工程を経て作製された積層体１０は、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、前述した端子電極用ペーストを印刷又は焼き付けることにより端子電極２１、２２を形成する（ステップＳ１１１）。なお、印刷又は焼き付けの他に、スパッタリングすることにより端子電極２１、２２を形成することもできる。
以上により、図１に示した圧電素子１を得ることができる。
【実施例１】
【００３７】
以下本発明を具体的な実施例に基づいて説明する。
ＰｂＯ粉末、ＳｒＣＯ3粉末、ＺｎＯ粉末、Ｎｂ2Ｏ5粉末、ＴｉＯ2粉末及びＺｒＯ2粉末を下記主成分になるよう秤量するとともに、当該主成分に対して副成分としてＴａ2Ｏ5粉末を０．４ｗｔ％添加した原料粉末に対してスラリ濃度が４０〜５０％になるように水を加え、ボールミルを使用して５時間湿式混合した。得られた混合物を９００℃で２時間仮焼成した。仮焼成物にスラリ濃度が４０〜５０％になるように水を加え、ボールミルを用いて１５時間湿式粉砕した後に乾燥した。
主成分：（Ｐｂ0.965Ｓｒ0.03）［（Ｚｎ1/3Ｎｂ2/3）0.1Ｔｉ0.43Ｚｒ0.47］Ｏ3
【００３８】
仮焼・粉砕して得られた圧電セラミックス層用のセラミックス粒子（平均粒径：０．５μｍ）にバインダとしてアクリル系バインダを３〜５ｗｔ％、溶剤としてＭＥＫを３０〜５０ｗｔ％添加、混合して圧電セラミックス層用ペーストを作製した。このスラリを用いてドクターブレード法により厚さ２０〜１００μｍのグリーンシートを形成した。
一方で、平均粒径が０．５μｍのＣｕ粒子及び以上で得られた圧電セラミックス層用のセラミックス粒子を表１に示す量だけ用意し、バインダとしてエチルセルロース系バインダを１〜３ｗｔ％、溶剤としてターピネオールを１０〜１５ｗｔ％添加、混合して内部電極層用ペーストを作製した。
グリーンシート上に内部電極層用ペーストを印刷し内部電極層前駆体を形成した。なお、内部電極層前駆体の厚さは１．５μｍとしたが、なんら不都合なく内部電極層用ペーストを印刷することができた。これはＣｕ粒子が０．５μｍと微細なためである。印刷後、３００層のグリーンシートを積層して８０℃、１ｔｏｎ／ｃｍ2で熱圧着してグリーンチップを得た。表１に示すように、グリーンチップ作製後に、層間でのデラミネーションは生じなかった。内部電極層前駆体の厚さが１．５μｍと薄いためである。
【００３９】
グリーンチップを所定の製品サイズに切断した後に、４．８×１０-16ａｔｍの還元性雰囲気中に５５０℃で３２ｈｒ保持する脱バインダ処理を施した。
脱バインダ処理後、酸素分圧が１．７×１０-8ａｔｍの還元性雰囲気に９５０℃で２ｈｒ保持することによりグリーンチップを焼成した。得られた焼結体を観察したが、表１に示すように、層間クラックは見出されなかった。
【００４０】
【表１】
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【００４１】
図３は以上で得られた焼結体の断面を観察した光学顕微鏡による組織写真（×２００）であり、図４は内部電極層用ペーストに圧電セラミックス層用のセラミックス粒子を添加しない以外は以上と同様にして得られた焼結体（比較例）の断面を観察した光学顕微鏡による組織写真（×２００）である。なお、比較例についても層間でのデラミネーション、焼結後のクラック発生を観察した。その結果を表１に示しておく。
図３、図４において、灰色の部分が圧電セラミックス層１１、白色の部分が内部電極層１２である。また、内部電極層１２内の黒色部分は空隙である。
【００４２】
また、以上の焼結体を圧電セラミックス層１１と内部電極層１２との間を剥離し、内部電極層１２の表面を観察したＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）像（×２０００）を図５に、比較例にかかる焼結体ついて同様に観察したＳＥＭ像（×２０００）を図６に示す。
図５及び図６において、濃色のマトリックス相中に存在するアイランド状の薄色部分が空隙である。
【００４３】
図３〜図６より、本発明にしたがって作製された焼結体は、内部電極層１２内に存在する空隙が面積率で１５％と少ない、つまりマトリックス相の占める割合が多い。そのため、圧電セラミックス層１１と内部電極層１２との密着強度が高い。
比較例にかかる焼結体の内部電極層１２に空隙が多く存在するのは、導電粒子の粒径が微細であるために焼成過程で導電粒子同士の焼結が進行しやすくなって内部電極層１２の収縮が顕著となったことにも起因している推察される。これに対して本発明は、内部電極層１２内に圧電セラミックス層用のセラミックス粒子が存在し、このセラミックス粒子が導電粒子同士の焼結の進行を妨げたものと解している。
【００４４】
本発明に従って作製された内部電極層１２中の空隙を除くマトリックス相は、導電材料と圧電セラミックスとが混在した組織となる。図７は、内部電極層１２を模式的に示した平面図である。図７に示すように、内部電極層１２は、マトリックス相と空隙とから構成される。マトリックス相は、導電材料相と圧電セラミックス相とから構成される。本発明は、内部電極層１２形成用のペーストにセラミックス粒子を３〜５０ｗｔ％添加するために、マトリックス相内に占める圧電セラミックス相の量は３〜５０ｗｔ％となる。
【図面の簡単な説明】
【００４５】
【図１】本実施の形態における積層型圧電素子の一構成例を示す図である。
【図２】本実施の形態における積層型圧電素子の製造手順を示すフローチャートである。
【図３】本発明にしたがって作製された焼結体の断面を示す光学顕微鏡写真である。
【図４】比較例による焼結体の断面を示す光学顕微鏡写真である。
【図５】本発明にしたがって作製された焼結体の内部電極層表面を示すＳＥＭ像である。
【図６】比較例による焼結体の内部電極層表面を示すＳＥＭ像である。
【図７】本発明にしたがって作製された焼結体の内部電極層の構成を模式的に示す図である。
【符号の説明】
【００４６】
１…積層型圧電素子、１０…積層体、１１…圧電セラミックス層、１２…内部電極層、２１、２２…端子電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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