(57)【要約】【課題】  低消費電流の半導体記憶装置を提供することを課題とする。【解決手段】  ライトデータを外部から入力してバッファリングするための入力バッファ（２０２）と、リード動作中は入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると入力バッファを活性状態にする制御回路（５０１〜５０６）とを有する半導体記憶装置が提供される。【選択図】        図５
2006066020.tif 000002
【特許請求の範囲】
【請求項１】
ライトデータを外部から入力してバッファリングするための入力バッファと、
リード動作中は前記入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると前記入力バッファを活性状態にする制御回路と
を有する半導体記憶装置。
【請求項２】
さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である請求項１記載の半導体記憶装置。
【請求項３】
前記入力バッファは、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをバッファリングする請求項２記載の半導体記憶装置。
【請求項４】
前記制御回路は、リードコマンドが外部から入力されると、前記入力バッファを非活性状態にする請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、アクティブコマンドが外部から入力されると、前記入力バッファを活性状態にする請求項１記載の半導体記憶装置。
【請求項６】
リード動作中はラッチ用クロック信号を非活性状態にし、その後にリードデータマスク信号が入力されるとラッチ用クロック信号を活性状態にする制御回路と、
前記ラッチ用クロック信号に同期して、外部から入力されるライトデータをラッチするためのラッチ回路と
を有する半導体記憶装置。
【請求項７】
さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である請求項６記載の半導体記憶装置。
【請求項８】
前記ラッチ回路は、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをラッチする請求項７記載の半導体記憶装置。
【請求項９】
前記制御回路は、リードコマンドが外部から入力されると、前記ラッチ用クロック信号を非活性状態にする請求項６記載の半導体記憶装置。
【請求項１０】
前記制御回路は、アクティブコマンドが外部から入力されると、前記ラッチ用クロック信号を活性状態にする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
下記の特許文献１には、データ入出力端子に対応して複数設けられたデータマスク信号端子と、外部から個々のデータマスク信号端子に与えられた信号の論理に応じて、対応するデータ入出力端子からのデータ入出力を制御可能な入力制御回路及び出力制御回路とを含むＳＤＲＡＭが開示されている。
【０００３】
下記の特許文献２には、入力バッファが、アクティブ状態において同期マスク制御信号によって活性化／非活性化する半導体記憶装置が開示されている。
【０００４】
【特許文献１】特開平９−３２０２５８号公報
【特許文献２】特開２００２−７４９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低消費電流の半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、ライトデータを外部から入力してバッファリングするための入力バッファと、リード動作中は入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると入力バッファを活性状態にする制御回路とを有する半導体記憶装置が提供される。
【０００７】
本発明の他の観点によれば、リード動作中はラッチ用クロック信号を非活性状態にし、その後にリードデータマスク信号が入力されるとラッチ用クロック信号を活性状態にする制御回路と、ラッチ用クロック信号に同期して、外部から入力されるライトデータをラッチするためのラッチ回路とを有する半導体記憶装置が提供される。
【発明の効果】
【０００８】
リード動作中は非活性状態にすることにより、消費電流を低減することができる。また、リードデータマスク信号に応じて活性状態にすることにより、リード動作後のライト動作を正常に動作させることができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置として、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を例に説明する。
【００１０】
半導体記憶装置１００は、外部端子１１０として、クロックイネーブル信号ＣＫＥ、クロック信号ＣＬＫ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、２ビットのバンクアドレスＢＡ、１２ビットのアドレスＡ、２ビットのデータマスク信号ＤＱＭ、及び１６ビットのデータＤＱの端子を有する。
【００１１】
クロックバッファ１０１は、クロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫを入力し、クロック信号ＣＬＫをバッファリングして他の各回路ブロックに出力する。回路１０２は、コマンドバッファ、ラッチ及びデコーダを有し、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥを入力し、これらの信号をバッファリング、ラッチ及びデコードする。これらの信号の組み合わせをデコードし、コマンドが得られる。コマンドは、例えば、アクティブコマンド、プリチャージコマンド、リードコマンド及びライトコマンド等である。コマンドは、制御信号生成回路１０５に出力される。
【００１２】
回路１０３は、アドレスバッファ及びラッチを有し、バンクアドレスＢＡ及びアドレスＡをバッファリング及びラッチし、制御信号生成回路１０５、ＤＲＡＭコア１０７及びコラムアドレスカウンタ１０６に出力する。コラムアドレスカウンタ１０６は、回路１０３から入力したコラムアドレスを順次インクリメントしてコラムアドレスＣＡをＤＲＡＭコア１０７へ出力する。制御信号生成回路１０５は、制御信号ＣＴＬ、４ビットのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ及びアウトプットイネーブル信号ｏｅｎｚを生成及び出力する。
【００１３】
回路１０４は、バッファ及びラッチを有し、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ及びアウトプットイネーブル信号ｏｅｎｚを入力し、データＤＱ及びデータマスク信号ＤＱＭをバッファリング及びラッチし、データｄｑｚ及びデータマスク信号ｄｑｍｚをＤＲＡＭコア１０７に出力する。この回路１０４の詳細は、後に図２を参照しながら説明する。データＤＱの端子は、ライトデータを外部から入力及びリードデータを外部に出力するための端子である。
【００１４】
ＤＲＡＭコア１０７は、メモリセルアレイであり、例えば４個のバンクｂａｎｋ０〜ｂａｎｋ３を有し、制御信号ＣＴＬ、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ、ロウアドレスＲＡ、コラムアドレスＣＡ、データマスク信号ｄｑｍｚを入力し、データｄｑｚを入出力する。
【００１５】
図２は、図１の回路１０４の構成例を示す回路図である。入力バッファ２０１は、２ビットのデータマスク信号ＤＱＭを外部から入力してバッファリングし、フリップフロップ２０４に出力する。入力バッファ２０２は、１６ビットのライトデータＤＱを外部から入力してバッファリングし、フリップフロップ２０５へ出力する。入力バッファ２０３は、クロック信号ＣＬＫを外部から入力してバッファリングし、出力する。
【００１６】
インバータ２１１及び２１２は、バッファを構成し、入力バッファ２０３の出力信号を増幅し、クロック信号ｃｌｋｍｚを出力する。
【００１７】
否定論理和（ＮＯＲ）回路２１５及び３個のインバータ２１６〜２１８は、論理和（ＯＲ）回路を構成する。ＮＯＲ回路２１５は、４ビットのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞を入力する。インバータ２１８の出力信号ｄｉｅｎｚは、４ビットのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞のＯＲ信号である。
【００１８】
否定論理積（ＮＡＮＤ）回路２１３及びインバータ２１４は、論理積（ＡＮＤ）回路を構成する。ＮＡＮＤ回路２１３は、入力バッファ２０３の出力信号及び信号ｄｉｅｎｚを入力する。インバータ２１４の出力信号ｃｌｋｑｚは、入力バッファ２０３の出力信号及び信号ｄｉｅｎｚのＡＮＤ信号である。
【００１９】
信号ｄｉｅｎｚは、ハイレベルが活性状態を示し、ローレベルが非活性状態を示す。信号ｄｉｅｎｚがハイレベルであれば、クロック信号ｃｌｋｑｚは入力バッファ２０３の出力信号と同じ信号になる。信号ｄｉｅｎｚがローレベルであれば、クロック信号ｃｌｋｑｚはローレベルを維持し、クロック信号ｃｌｋｑｚが停止される。
【００２０】
また、入力バッファ２０２は、活性化信号ｄｉｅｎｚがハイレベルであれば活性状態になってライトデータＤＱをバッファリングし、活性化信号ｄｉｅｎｚがローレベルであれば非活性状態になってライトデータＤＱをバッファリングしない。入力バッファ２０２を非活性状態にすることにより、消費電流（消費電力）を低減することができる。
【００２１】
フリップフロップ（ラッチ回路）２０４は、クロック信号ｃｌｋｍｚの立ち上がりに同期して、入力バッファ２０１が出力する２ビットのデータマスク信号ＤＱＭをラッチし、２ビットのデータマスク信号ｄｑｍｚを出力する。
【００２２】
フリップフロップ（ラッチ回路）２０５は、クロック信号ｃｌｋｑｚの立ち上がりに同期して、入力バッファ２０２が出力する１６ビットのライトデータＤＱをラッチし、１６ビットのライトデータｄｑｚを出力する。ＤＲＡＭコア１０７には、ライトデータｄｑｚが書き込まれる。クロック信号ｃｌｋｑｚが停止しているときには、フリップフロップ２０５は動作せず、消費電流を低減することができる。
【００２３】
ＤＲＡＭコア１０７から読み出されたリードデータは、入力バッファ２０２及びフリップフロップ２０５を介さずに、データＤＱの端子に出力される。入力バッファ２０２及びフリップフロップ２０５は、ライト動作のときのみ使用し、リード動作のときには使用しない。したがって、ライト動作のときには、活性化信号ｄｉｅｎｚをハイレベルにして入力バッファ２０２及びフリップフロップ２０５を活性状態にし、リード動作のときには、活性化信号ｄｉｅｎｚをローレベルにして入力バッファ２０２及びフリップフロップ２０５を非活性状態にすることが好ましい。これにより、消費電流を低減することができる。
【００２４】
しかし、実際には、リード動作のときに、非活性状態にするのは困難であるため、図２のように、すべてのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞が非活性状態（プリチャージ状態）であるときに、信号ｄｉｅｎｚをローレベルにし、入力バッファ２０３及びフリップフロップ２０５を非活性状態にしている。すなわち、リード動作及びライト動作のときには、入力バッファ２０３及びフリップフロップ２０５を活性状態にしている。その理由を、図３及び図４を参照しながら、後に説明する。
【００２５】
アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞は、バンクｂａｎｋ０のアクティブ状態信号であり、アクティブコマンドでハイレベルになり、プリチャージコマンドでローレベルになる。アクティブコマンド及びプリチャージコマンドを入力する際には、バンクアドレスＢＡを０にする。バンクｂａｎｋ０をアクティブ状態にした後、リードコマンドによるリード動作又はライトコマンドによるライト動作が可能になる。同様に、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜１＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞は、バンクｂａｎｋ１〜ｂａｎｋ３のアクティブ状態信号である。
【００２６】
図３は、図２の回路のリード動作例を示すタイミング図である。リード動作を行うには、外部からアクティブコマンドＡＣＴＶを入力し、その後にリードコマンドＲＥＡＤを入力する。
【００２７】
アクティブコマンドＡＣＴＶは、バンクアドレスＢＡ及びアドレス（ロウアドレス）Ａと共に外部から入力される。これにより、バンクアドレスＢＡに応じたアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚがハイレベルになり、そのバンクが活性状態になる。例えば、バンクアドレスＢＡが０であれば、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞がハイレベルになり、バンクｂａｎｋ０が活性状態になる。これにより、活性化信号ｄｉｅｎｚがハイレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が活性状態になる。
【００２８】
なお、アクティブコマンドＡＣＴＶの入力前は、すべてのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞がローレベルであり、活性化信号ｄｉｅｎｚがローレベルであり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が非活性状態になっている。
【００２９】
次に、リードコマンドＲＥＡＤは、バンクアドレスＢＡ及びアドレス（コラムアドレス）Ａと共に外部から入力される。例えば、バンクアドレスＢＡを０にすれば、アクティブコマンドＡＣＴＶにより活性状態になっているバンクｂａｎｋ０において、アクティブコマンドＡＣＴＶ及びリードコマンドＲＥＡＤで指定したＤＲＡＭコア１０７のロウアドレス及びコラムアドレスからデータＱ０〜Ｑ７を読み出すことができる。例えば、バーストレングスが８であり、８個のデータが連続したアドレスからバーストリードされる。
【００３０】
アウトプットイネーブル信号ｏｅｎｚは、次クロックでデータを出力するときにハイレベルになり、次クロックでデータＤＱの端子をハイインピーダンス状態にするタときにローレベルになる。
【００３１】
２ビットのデータマスク信号ＤＱＭは、通常のリード動作では共にローレベルを維持する。したがって、データマスク信号ｄｑｍｚもローレベルを維持する。
【００３２】
以上のように、すべてのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞がローレベルのときには、活性化信号ｄｉｅｎｚがローレベルであり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が非活性状態になる。アクティブコマンドＡＣＴＶにより少なくとも１つのアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚがハイレベルになると、活性化信号ｄｉｅｎｚがハイレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が活性状態になる。
【００３３】
図４は、図２の回路のバーストリードのライトインタラプト動作例を示すタイミング図である。この動作を行うには、外部からアクティブコマンドＡＣＴＶを入力し、その後にリードコマンドＲＥＡＤを入力し、その後にライトコマンドＷＲＩＴを入力する。
【００３４】
データＱ１が読み出されるまでは、上記の図３の説明と同じである。その後に、ハイインピーダンス期間Ｔｈを生成するために、２ビットのデータマスク信号ＤＱＭを共にハイレベルにする。リードコマンドＲＥＡＤによりデータＱ０〜Ｑ３を読み出した後に、ライトコマンドＷＲＩＴによりデータＤ０を書き込むには、その間の期間ＴｈではデータＤＱの端子をハイインピーダンス状態にする必要がある。これにより、１個のデータＤＱ端子において、データの出力から入力への切り換えが可能になり、入出力データの競合を防止できる。
【００３５】
フリップフロップ２０４は、クロック信号ＣＬＫの立ち上がりに同期して、データマスク信号ＤＱＭをラッチし、データマスク信号ｄｑｍｚを出力する。データマスク信号ｄｑｍｚがハイレベルになると、次クロックでデータＱ３を読み出した後、データＤＱの端子がハイインピーダンス状態になる。
【００３６】
なお、２ビットのデータマスク信号ＤＱＭは、ライト動作時には、上位バイト又は下位バイトをマスクしてライトデータを書き込む際に用いられる。
【００３７】
リードコマンドＲＥＡＤにより本来は８個のデータがバーストリードされるが、そのリード動作の途中で、データマスク信号ＤＱＭをハイレベルにし、ライトコマンドＷＲＩＴを入力することがある。ライトコマンドＷＲＩＴは、ライトデータＤ０（ＤＱ）、バンクアドレスＢＡ及びアドレス（コラムアドレス）Ａと共に外部から入力される。例えば、バンクアドレスＢＡを０にすれば、アクティブコマンドＡＣＴＶにより活性状態になっているバンクｂａｎｋ０において、アクティブコマンドＡＣＴＶ及びライトコマンドＷＲＩＴで指定したＤＲＡＭコア１０７のロウアドレス及びコラムアドレスにデータＤ０を書き込むことができる。
【００３８】
以上のように、リードコマンドＲＥＡＤによるリード動作の途中に、ライトコマンドＷＲＩＴが入力されることがある。ライトコマンドＷＲＩＴによるライト動作では、入力バッファ２０２及びフリップフロップ２０５を使用する。したがって、リード動作中であっても、その途中でライト動作に切り換わる可能性があるため、リード動作中も入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を活性状態にしておく必要がある。すなわち、ライトデータＤ０は、ライトコマンドＷＲＩＴと共に同時に入力されるので、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）は、ライトコマンドＷＲＩＴが入力される前のリード動作中に予め活性状態としておく必要がある。このような理由により、図３の通常のリード動作中においても、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を活性状態にしておく必要がある。
【００３９】
バーストリードのライトインタラプト動作をサポートするために、本来リード動作中には活性化する必要のない入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を活性状態としているので、ＳＤＲＡＭはリード動作中に無駄な電流を消費しており、低消費電流化の妨げになっている。しかし、バーストリードのライトインタラプト動作を禁止してしまったり、ライトデータＤ０がライトコマンドＷＲＩＴに対して遅れて入力されるように仕様を変更してしまったりしては、既存のＳＤＲＡＭコントローラ等の設計資産が利用できなくなり、システム設計者の負担が増加してしまう。
【００４０】
次に、これらの問題を解決し、動作仕様を変更することなく、リード動作中に入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を非活性状態にして消費電流を低減する方法を、図５〜図７を参照しながら説明する。
【００４１】
図５は、本発明の実施形態による図１の回路１０４の構成例を示す回路図である。図５の回路は、図２の回路に対して、活性化信号ｄｉｅｎｚを生成するための回路が異なり、その他の点は同じである。
【００４２】
ＮＯＲ回路５０１及びインバータ５０２は、ＯＲ回路を構成する。ＮＯＲ回路５０１は、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞を入力する。インバータ５０２の出力信号は、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞のＯＲ信号である。
【００４３】
ＮＡＮＤ回路５０３は、フリップフロップ２０４が出力するデータマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞を入力し、それらのＮＡＮＤ信号を出力する。ＮＡＮＤ回路５０４は、ＮＡＮＤ回路５０３の出力信号及びアウトプットイネーブル信号ｏｅｎｚを入力し、それらのＮＡＮＤ信号を出力する。
【００４４】
ＮＡＮＤ回路５０５及びインバータ５０６は、ＡＮＤ回路を構成する。ＮＡＮＤ回路５０５は、インバータ５０２及びＮＡＮＤ回路５０４の出力信号を入力する。インバータ５０６が出力する活性化信号ｄｉｅｎｚは、インバータ５０２及びＮＡＮＤ回路５０４の出力信号のＡＮＤ信号である。
【００４５】
すなわち、活性化信号ｄｉｅｎｚは、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞のうちの少なくとも１つがハイレベルであり、かつデータマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞が共にハイレベルでなく、かつアウトプットイネーブル信号ｏｅｎｚがハイレベルであるときローレベルになる。また、活性化信号ｄｉｅｎｚは、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞のすべてがローレベルのときにローレベルになる。その他の場合、活性化信号ｄｉｅｎｚは、ハイレベルになる。
【００４６】
活性化信号ｄｉｅｎｚがハイレベルになると、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が活性状態になる。活性化信号ｄｉｅｎｚがローレベルになると、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が非活性状態になり、消費電流を低減することができる。
【００４７】
図６は、図５の回路のリード動作例を示すタイミング図である。リード動作を行うには、外部からアクティブコマンドＡＣＴＶを入力し、その後にリードコマンドＲＥＡＤを入力する。コマンド、クロック信号ＣＬＫ、データマスク信号ＤＱＭ、データＤＱ、アウトプットイネーブル信号ｏｅｎｚ及びデータマスク信号ｄｑｍｚは、上記の図３の説明と同じである。以下、活性化信号ｄｉｅｎｚについて説明する。
【００４８】
アクティブコマンドＡＣＴＶが入力される前では、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞がすべてローレベルであるので、活性化信号ｄｉｅｎｚはローレベルになる。これにより、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が非活性状態になり、消費電流を低減することができる。
【００４９】
次に、アクティブコマンドＡＣＴＶが、バンクアドレスＢＡと共に外部から入力されると、そのバンクアドレスＢＡに対応するアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚがハイレベルになり、かつアウトプットイネーブル信号ｏｅｎｚがローレベルであるので、活性化信号ｄｉｅｎｚはハイレベルになる。
【００５０】
次に、リードコマンドＲＥＡＤが入力されると、上記の図３の説明と同様に、アウトプットイネーブル信号ｏｅｎｚがハイレベルになる。この時、データマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞は、共にローレベルである。したがって、リード期間Ｔｄでは、活性化信号ｄｉｅｎｚは、ローレベルになる。リード動作時には、入力バッファ２０２及びフリップフロップ２０５は不要であるので、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を非活性状態にして、消費電流を低減することができる。
【００５１】
その後、データＱ６が読み出されると、アウトプットイネーブル信号ｏｅｎｚがローレベルになる。すると、活性化信号ｄｉｅｎｚがハイレベルになる。データＤＱの端子では、最後のデータＱ７が読み出され出力された後、ハイインピーダンス状態になる。入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が活性状態になるので、その後のライト動作に備えることができる。
【００５２】
以上のように、リード期間Ｔｄでは、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を非活性状態にして、消費電流を低減することができる。
【００５３】
なお、この後、プリチャージコマンドをバンクアドレスＢＡと共に外部から入力することにより、バンクアドレスＢＡに対応するアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚをローレベルにすることができる。アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞をすべてローレベルにすれば、活性化信号ｄｉｅｎｚがローレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を非活性状態にすることができる。
【００５４】
図７は、図５の回路のバーストリードのライトインタラプト動作例を示すタイミング図である。この動作を行うには、外部からアクティブコマンドＡＣＴＶを入力し、その後にリードコマンドＲＥＡＤを入力し、その後にライトコマンドＷＲＩＴを入力する。コマンド、クロック信号ＣＬＫ、データマスク信号ＤＱＭ、データＤＱ、アウトプットイネーブル信号ｏｅｎｚ及びデータマスク信号ｄｑｍｚは、上記の図４の説明と同じである。以下、活性化信号ｄｉｅｎｚについて説明する。
【００５５】
アクティブコマンドＡＣＴＶが入力される前では、アクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚ＜０＞〜ａｃｔｉｖｅ＿ｂａｎｋｚ＜３＞がすべてローレベルであるので、活性化信号ｄｉｅｎｚはローレベルになる。これにより、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）が非活性状態になり、消費電流を低減することができる。
【００５６】
次に、アクティブコマンドＡＣＴＶが、バンクアドレスＢＡと共に外部から入力されると、そのバンクアドレスＢＡに対応するアクティブバンク信号ａｃｔｉｖｅ＿ｂａｎｋｚがハイレベルになり、かつアウトプットイネーブル信号ｏｅｎｚがローレベルであるので、活性化信号ｄｉｅｎｚはハイレベルになる。
【００５７】
次に、リードコマンドＲＥＡＤが入力されると、上記の図４の説明と同様に、アウトプットイネーブル信号ｏｅｎｚがハイレベルになる。この時、データマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞は、共にローレベルである。したがって、リード期間Ｔｄでは、活性化信号ｄｉｅｎｚは、ローレベルになる。リード動作時には、入力バッファ２０２及びフリップフロップ２０５は不要であるので、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を非活性状態にして、消費電流を低減することができる。
【００５８】
次に、次のライトコマンドＷＲＩＴの入力に先立って、リードデータマスク信号ＤＱＭ＜０＞及びＤＱＭ＜１＞をハイレベルにする。その次のクロックＣＬＫの立ち上がりに同期して、リードデータマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞もハイレベルになる。すると、活性化信号ｄｉｅｎｚはハイレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）は活性状態になる。データＤＱの端子は、リードデータマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞のハイレベルに応じて、期間Ｔｈでハイインピーダンス状態になる。
【００５９】
次に、ライトコマンドＷＲＩＴがライトデータＤ０と共に外部から入力される。この時、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）は活性状態になっているので、ライトデータＤ０は、入力バッファ２０２でバッファリングされ、フリップフロップ２０５でラッチされる。その後、ライトデータＤ０がメモリセルに正常に書き込まれる。
【００６０】
以上のように、リード期間Ｔｄでは、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を非活性状態にして、消費電流を低減することができる。そして、ライトコマンドＷＲＩＴの入力時には、活性化信号ｄｉｅｎｚがハイレベルであり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚ（フリップフロップ２０５）を活性状態であるので、正常なライト動作を行うことができる。
【００６１】
以上のように、本実施形態では、バーストリードのライトインタラプト動作を行う場合、データＤＱの入出力競合を避けるために、リードデータマスク信号ＤＱＭによるリードデータのマスク機能を用いる。リード動作中は入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚを非活性状態とするが、リードデータのマスク機能が用いられた場合には入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚを活性状態に戻し、ライトコマンドＷＲＩＴの入力に備える。
【００６２】
具体的には、全バンクがプリチャージ状態では、活性化信号ｄｉｅｎｚがローレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚは非活性状態になる。いずれかのバンクが活性状態の場合、活性化信号ｄｉｅｎｚはハイレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚは活性状態になる。いずれかのバンクが活性状態でも、リード動作中（アウトプットイネーブル信号がハイレベル）であれば、活性化信号ｄｉｅｎｚはローレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚは非活性状態になる。リード動作中（アウトプットイネーブル信号ｏｅｎｚがハイレベル）であっても、リードデータのマスク機能が用いられた場合（データマスク信号ｄｑｍｚ＜０＞及びｄｑｍｚ＜１＞がハイレベル）は、活性化信号ｄｉｅｎｚがハイレベルになり、入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚは活性状態になる。
【００６３】
ＳＤＲＡＭのバーストリードをライトコマンドでインタラプトする動作をサポートしたまま、ライトデータとライトコマンドの入力タイミングに関する動作仕様を変更せずに、バーストリード状態において入力バッファ２０２及びラッチ用クロック信号ｃｌｋｑｚを停止させることができるので、システム設計者の負担を増加させることなく、低消費電流のＳＤＲＡＭを提供することができる。
【００６４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６５】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００６６】
（付記１）
ライトデータを外部から入力してバッファリングするための入力バッファと、
リード動作中は前記入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると前記入力バッファを活性状態にする制御回路と
を有する半導体記憶装置。
（付記２）
さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である付記１記載の半導体記憶装置。
（付記３）
前記入力バッファは、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをバッファリングする付記２記載の半導体記憶装置。
（付記４）
前記制御回路は、リードコマンドが外部から入力されると、前記入力バッファを非活性状態にする付記３記載の半導体記憶装置。
（付記５）
前記制御回路は、前記リードコマンドの入力に応じたアウトプットイネーブル信号が入力されると、前記入力バッファを非活性状態にする付記４記載の半導体記憶装置。
（付記６）
前記制御回路は、アクティブコマンドが外部から入力されると、前記入力バッファを活性状態にする付記４記載の半導体記憶装置。
（付記７）
前記アクティブコマンドはロウアドレスと共に入力され、前記リードコマンド及び前記ライトコマンドはコラムアドレスと共に入力される付記６記載の半導体記憶装置。
（付記８）
前記アクティブコマンド、前記リードコマンド及び前記ライトコマンドは、バンクアドレスと共に入力される付記７記載の半導体記憶装置。
（付記９）
前記制御回路は、リードコマンドが外部から入力されると、前記入力バッファを非活性状態にする付記１記載の半導体記憶装置。
（付記１０）
前記制御回路は、アクティブコマンドが外部から入力されると、前記入力バッファを活性状態にする付記１記載の半導体記憶装置。
（付記１１）
リード動作中はラッチ用クロック信号を非活性状態にし、その後にリードデータマスク信号が入力されるとラッチ用クロック信号を活性状態にする制御回路と、
前記ラッチ用クロック信号に同期して、外部から入力されるライトデータをラッチするためのラッチ回路と
を有する半導体記憶装置。
（付記１２）
さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である付記１１記載の半導体記憶装置。
（付記１３）
前記ラッチ回路は、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをラッチする付記１２記載の半導体記憶装置。
（付記１４）
前記制御回路は、リードコマンドが外部から入力されると、前記ラッチ用クロック信号を非活性状態にする付記１３記載の半導体記憶装置。
（付記１５）
前記制御回路は、前記リードコマンドの入力に応じたアウトプットイネーブル信号が入力されると、前記ラッチ用クロック信号を非活性状態にする付記１４記載の半導体記憶装置。
（付記１６）
前記制御回路は、アクティブコマンドが外部から入力されると、前記ラッチ用クロック信号を活性状態にする付記１４記載の半導体記憶装置。
（付記１７）
前記アクティブコマンドはロウアドレスと共に入力され、前記リードコマンド及び前記ライトコマンドはコラムアドレスと共に入力される付記１６記載の半導体記憶装置。
（付記１８）
前記アクティブコマンド、前記リードコマンド及び前記ライトコマンドは、バンクアドレスと共に入力される付記１７記載の半導体記憶装置。
（付記１９）
前記制御回路は、リードコマンドが外部から入力されると、前記ラッチ用クロック信号を非活性状態にする付記１１記載の半導体記憶装置。
（付記２０）
前記制御回路は、アクティブコマンドが外部から入力されると、前記ラッチ用クロック信号を活性状態にする付記１１記載の半導体記憶装置。
（付記２１）
さらに、ライトデータを外部から入力してバッファリングするための入力バッファを有し、
前記ラッチ回路は、前記入力バッファによりバッファリングされたライトデータをラッチし、
前記制御回路は、リード動作中は前記入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると前記入力バッファを活性状態にする付記１１記載の半導体記憶装置。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図２】図１の回路１０４の構成例を示す回路図である。
【図３】図２の回路のリード動作例を示すタイミング図である。
【図４】図２の回路のバーストリードのライトインタラプト動作例を示すタイミング図である。
【図５】本発明の実施形態による図１の回路１０４の構成例を示す回路図である。
【図６】図５の回路のリード動作例を示すタイミング図である。
【図７】図５の回路のバーストリードのライトインタラプト動作例を示すタイミング図である。
【符号の説明】
【００６８】
１０７  ＤＲＡＭコア
２０１〜２０３  入力バッファ
２０４，２０５  フリップフロップ
２１１，２１２，２１４  インバータ
２１３  ＮＡＮＤ回路
５０１  ＮＯＲ回路
５０２，５０６  インバータ
５０３〜５０５  ＮＡＮＤ回路
【図１】
2006066020.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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