(57)【要約】【課題】安定的な回路動作を実行する半導体装置を提供する。【解決手段】この回路は、入力信号及び制御信号の第１状態に応答して第１ノードをプルアップするプルアップ駆動部、入力信号の第２状態に応答して第２ノードをプルダウンするプルダウン駆動部、第１ノードと第２ノードとの間に接続された少なくとも一つのヒューズ、第２ノードの状態を維持する出力信号を発生するラッチ、及び入力信号が第２状態の場合に第１状態を維持し、入力信号が第１状態に遷移すると第１状態を維持したのち所定時間の後に第２状態に遷移する前記制御信号を発生する制御部で構成されている。よって、前記半導体装置はヒューズを切断するプロセスが進行された後にヒューズが完全に切断されていなくてもプルアップ駆動手段またはプルダウン駆動手段をターンオフすることによって不必要な電流の流れることを事前に防止することができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
入力信号及び制御信号の第１状態に応答して第１ノードに第１電圧を供給する第１ドライバと、
前記入力信号の第２状態に応答して第２ノードに第２電圧を供給する第２ドライバと、
前記第１ノードと前記第２ノードとの間に接続された少なくとも一つのヒューズと、
前記第２ノードの状態を維持する出力信号を発生するラッチと、
前記入力信号が第２状態である場合に第１状態を維持し、前記入力信号が第１状態に遷移すると、第１状態に遷移してから所定時間の後に第２状態に遷移する前記制御信号を発生する制御手段と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１ドライバは、
プルアップドライバであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２ドライバは、
プルダウンドライバであることを特徴とする請求項2記載の半導体装置。
【請求項４】
前記入力信号は、
パワーアップ信号を反転した信号として、電源電圧が印加される所定の時間の間は第２状態を維持し、その後に第１状態となる信号であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記プルアップドライバは、
電源電圧と前記第１ノードとの間に直列に接続されて、それぞれのゲートに前記制御信号及び前記入力信号が印加される第１及び第２ＰＭＯＳトランジスタを含むことを特徴とする請求項3記載の半導体装置。
【請求項６】
前記プルダウンドライバは、
前記第２ノードと接地電圧との間に接続されて、ゲートに前記入力信号が印加される第１ＮＭＯＳトランジスタを含むことを特徴とする請求項5記載の半導体装置。
【請求項７】
前記ラッチは、
前記第２ノードの信号を反転して前記出力信号を発生するインバータと、
前記出力信号の第１状態に応答して前記第２ノードを第２状態で維持する第３ＰＭＯＳトランジスタと、
前記出力信号の第２状態に応答して前記第２ノードを第１状態で維持する第２ＮＭＯＳトランジスタと、
を含むことを特徴とする請求項6記載の半導体装置。
【請求項８】
前記制御手段は、
前記入力信号を遅延して遅延された入力信号を発生する遅延器と、
前記遅延された入力信号と前記出力信号がすべて第２状態になると前記第１状態の制御信号を発生する制御器と、
を含むことを特徴とする請求項４記載の半導体装置。
【請求項９】
前記遅延器は、
所定数の従属接続された偶数のインバータを含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記制御器は、
前記遅延された入力信号と前記出力信号とを非論理積演算（ＮＡＮＤ）して前記制御信号を発生する非論理積（ＮＡＮＤ）ゲートで構成されたことを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記制御手段は、
前記入力信号を遅延して、遅延された入力信号を発生する遅延器と、
前記入力信号が第２状態になると第１状態の前記制御信号を発生し、前記入力信号が第１状態になると前記遅延された入力信号と前記出力信号が共に第２状態になる場合に前記第１状態の制御信号を発生する制御器と、
を備えることを特徴とする請求項４記載の半導体装置。
【請求項１２】
前記遅延器は、
所定数の従属接続された偶数のインバータを含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記制御器は、
前記遅延された入力信号と前記出力信号とを論理積演算する論理積ゲートと、
前記入力信号と前記論理積ゲートの出力信号とを非論理和（ＮＯＲ）演算して前記制御信号を発生する非論理和（ＮＯＲ）ゲートと、
を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第１状態はローレベルであり、前記第2状態はハイレベルであることを特徴とする請求項３記載の半導体装置。
【請求項１５】
前記第１ドライバは、
プルダウンドライバであることを特徴とする請求項１記載の半導体装置。
【請求項１６】
前記第２ドライバは、
プルアップドライバであることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記プルアップドライバは、
電源電圧と前記第１ノードとの間に接続されてゲートに前記入力信号が印加される第１ＰＭＯＳトランジスタであることを特徴とする請求項１6記載の半導体装置。
【請求項１８】
前記プルダウンドライバは、
前記第２ノードと接地電圧との間に直列に接続され、それぞれのゲートに前記入力信号及び前記制御信号が印加される第１及び第２ＮＭＯＳトランジスタを含むことを特徴とする請求項１7記載の半導体装置。
【請求項１９】
前記ラッチは、
前記第１ノードの信号を反転して前記出力信号を発生するインバータと、
前記インバータの出力信号に応答して前記第１ノードの第２状態を維持する第２ＰＭＯＳトランジスタと、
前記インバータの出力信号に応答して前記第１ノードの第１状態を維持する第３ＮＭＯＳトランジスタと、
を含むことを特徴とする請求項１8記載の半導体装置。
【請求項２０】
前記制御手段は、
前記入力信号を所定時間遅延して、遅延された入力信号を発生する遅延器と、
前記遅延された入力信号及び前記出力信号が共に第１状態の場合に前記第２状態の制御信号を発生する制御器と、
を備えることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記遅延器は、
所定数の従属接続された偶数のインバータを含むことを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記制御器は、
前記遅延された入力信号と前記出力信号を非論理和（ＮＯＲ）演算して前記制御信号を発生する非論理和（ＮＯＲ）ゲートを含むことを特徴とする請求項２１記載の半導体装置。
【請求項２３】
前記第１状態はハイレベルであり、前記第２状態はローレベルであることを特徴とする請求項１６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に安定的な回路動作を実行するモード転換回路を備えた半導体装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ）に関するものである。
【背景技術】
【０００２】
一般に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体メモリ装置においては、不良セルを救済するためのリダンダンシ回路が備えられている。リダンダンシ回路には、複数のヒューズが用いられている。ウエハ段階で不良セルをリペア（ｒｅｐａｉｒ）するために、不良セルに対応するヒューズは、レーザビーム（ｌａｓｅｒ  ｂｅａｍ）を介して切断することとなる。このとき、ヒューズが完全に切断されなかった場合には、不必要な電流経路が形成されて不良となるという問題が発生する。その他に、ヒューズは、多様なモード転換回路にも用いられている。この場合も、ヒューズが完全に切断されないと、モードが転換されなかったり、不必要な電流が流れてノイズを誘発したりすることになり、これによって半導体の特性が低下するという問題を引き起こす。
【０００３】
図１は、従来のヒューズ回路を有するモード転換回路１００の一例の構成を示す図である。モード転換回路１００は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、ヒューズＦ、ＮＭＯＳトランジスタＭＮ２、及びインバータＩ２、Ｉ１、Ｉ３で構成されている。ＰＭＯＳトランジスタＭＰ１はプルアップ駆動手段を構成し、ＮＭＯＳトランジスタＭＮ１はプルダウン駆動手段を構成し、ＮＭＯＳトランジスタＭＮ２及びインバータＩ２はラッチを構成する。図１において、パワーアップ信号ｐＶＣＣＨは、電源電圧ＶＣＣが印加された後の所定時間の間（Ａ領域）はロー（ＬＯＷ）レベルを維持し、その後の領域（Ｂ領域）の間はハイレベルを維持する信号である。
【０００４】
図１の回路動作を説明することによって既存回路の問題点がより深く理解することができる。例えば、パワーアップ信号ｐＶＣＣＨがローレベルの状態では、ＮＭＯＳトランジスタＭＮ１が動作してノードＢにローレベルを出力することになる。この際、ラッチはノードＢのローレベルを維持する役割を果たす。その後、パワーアップ信号ｐＶＣＣＨがハイ（ＨＩＧＨ）レベルに遷移すると、ＰＭＯＳトランジスタＭＰ１が動作してノードＢはハイレベルに遷移する。そのため、ヒューズＦが切断していなければ、出力信号ｐＯＵＴはハイレベルを維持することになる。
【０００５】
一方、モード転換または所定の目的のために半導体の製造段階においてヒューズＦを切断することになると、パワーアップ信号ｐＶＣＣＨがハイレベルを維持する間にもノードＢはローレベルを維持することによって出力信号ｐＯＵＴはローレベルを出力することになる。
【０００６】
しかし、ウエハ段階でヒューズを切断工程を実施したにもかかわらず、ヒューズＦが完全には切断されずに少し接続している場合がある。この際、図１に示された点線経路に不必要な電流が流れることになって余計なパワーが消耗される。また、出力信号ｐＯＵＴがローレベルを維持しなければならないにもかかわらず、ハイレベルを出力することによってモード転換が行われないと言う問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ヒューズ切断工程の後に安定した動作を実行するモード転換回路を備える半導体装置を提供することにある。
【０００８】
本発明の他の目的は、ヒューズが不完全に切断されても安定にモード転換が行われるモード転換回路を備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を果たすための本発明の半導体装置は、入力信号及び制御信号の第１状態に応答して第１ノードを第１電圧とする第１ドライバ、前記入力信号の第２状態に応答して第２ノードを第２電圧とする第２ドライバ、前記第１ノードと前記第２ノードとの間に接続された少なくとも一つのヒューズ、前記第２ノードの状態を維持する出力信号を発生するラッチ、及び、前記入力信号が第２状態である場合に第１状態を維持し、前記入力信号が第１状態に遷移すると第１状態を維持したのち所定時間後に第２状態に遷移する前記制御信号を発生する制御手段を備えることを特徴とする。
【００１０】
前記入力信号は、例えば、パワーアップ信号を反転した信号として、電源電圧が印加される所定の時間の間は第２状態を維持し、その後に第１状態となる信号であることを特徴とする。
【００１１】
前記半導体装置の第１形態では、前記第１ドライバはプルアップドライバであり、前記第２ドライバはプルダウンドライバであり、前記プルアップドライバは、電源電圧と前記第１ノードとの間に直列に接続され、それぞれのゲートに前記制御信号及び前記入力信号が印加される第１及び第２ＰＭＯＳトランジスタを含み、前記プルダウンドライバは、前記第２ノードと接地電圧との間に接続され、ゲートに前記入力信号が印加される第１ＮＭＯＳトランジスタを含む。例えば、前記第１状態はローレベルであり、前記第２状態はハイレベルである。
【００１２】
前記第１形態に係る半導体装置の前記ラッチは、前記第２ノードの信号を反転して前記出力信号を発生するインバータ、前記出力信号の第１状態に応答して前記第２ノードを第２状態に維持する第３ＰＭＯＳトランジスタ、及び、前記出力信号の第２状態に応答して前記第２ノードを第１状態に維持する第２ＮＭＯＳトランジスタを含む。
【００１３】
前記第１形態に係る前記半導体装置の前記制御手段は、前記入力信号を遅延して、遅延された入力信号を発生する遅延器、及び、前記遅延された入力信号及び前記出力信号がすべて第２状態になると前記第１状態の制御信号を発生する制御器を含む。前記遅延器は、所定数の従属接続された偶数のインバータを含み、前記制御器は、前記遅延された入力信号と前記出力信号とを非論理積（ＮＡＮＤ）演算して前記制御信号を発生する非論理積（ＮＡＮＤ）ゲートで構成される。
【００１４】
第２実施形態の前記制御手段は、前記入力信号を遅延して、遅延された入力信号を発生する遅延器、及び、前記入力信号が第２状態になると第１状態の前記制御信号を発生し、前記入力信号が第１状態になると前記遅延された入力信号及び前記出力信号がすべて第２状態になる場合に前記第１状態の制御信号を発生する制御器を含む。前記遅延器は、所定数の従属接続された偶数のインバータを含み、前記制御器は、前記遅延された入力信号と前記出力信号とを論理積演算する論理積ゲート、及び、前記入力信号と前記論理積ゲートの出力信号とを非論理和（ＮＯＲ）演算して前記制御信号を発生する非論理和（ＮＯＲ）ゲートで構成される。
【００１５】
前記半導体装置の第２形態では、前記第１ドライバはプルダウンドライバであり、前記第２ドライバはプルアップドライバである。前記プルアップドライバは、電源電圧と前記第１ノードとの間に接続され、ゲートに前記入力信号が印加される第１ＰＭＯＳトランジスタであり、前記プルダウンドライバは、前記第２ノードと接地電圧との間に直列に接続され、それぞれのゲートに前記入力信号及び前記制御信号が印加される第１及び第２ＮＭＯＳトランジスタを含む。例えば、前記第１状態はハイレベルであり、前記第２状態はローレベルである。
【００１６】
前記第２形態の半導体装置の前記ラッチは、前記第１ノードの信号を反転して前記出力信号を発生するインバータ、前記インバータの出力信号に応答して前記第１ノードの第２状態を維持する第２ＰＭＯＳトランジスタ、及び、前記インバータの出力信号に応答して前記第１ノードの第１状態を維持する第３ＮＭＯＳトランジスタを含む。
【００１７】
前記第２形態の半導体装置の前記制御手段は、前記入力信号を所定の時間遅延して、遅延された入力信号を発生する遅延器、及び、前記遅延された入力信号及び前記出力信号がすべて第１状態の場合に前記第２状態の制御信号を発生する制御器を含み、前記遅延器は、所定数の従属接続された偶数のインバータを含み、前記制御器は、前記遅延された入力信号と前記出力信号とを非論理和（ＮＯＲ）演算して前記制御信号を発生する非論理和（ＮＯＲ）ゲートを含む。
【発明の効果】
【００１８】
ヒューズを備えたモード転換回路またはリダンダンシ回路、その他のすべての回路は、半導体の製造段階でヒューズをレーザビームによって切断することになる。この際にヒューズが完全に切断されなかったために不必要な電流消耗や、モード転換の失敗によって信頼性の問題を引き起こすことになる。しかし、本発明では、プルアップ駆動手段、またはプルダウン駆動手段が活性化した後、遅延手段による所定時間の経過の後、前記プルアップまたはプルダウン駆動手段が非活性化することによって、ヒューズが完全に切断されなくても、不必要な電流消耗、またはモード転換に失敗するという問題がなくなる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施形態として、安定された動作を実行するモード転換回路を備えた半導体装置を、添付した図面を参照しながら説明する。
【００２０】
図２は、本発明の一実施形態のモード転換回路２００は、プルアップ駆動手段１０、プルダウン駆動手段１２、ヒューズＦ、ラッチ１４、制御手段１６、及びインバータＩ３で構成されている。
【００２１】
プルアップ駆動手段１０はＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成され、プルダウン駆動手段１２はＮＭＯＳトランジスタＭＮ１で構成され、ラッチ１４はＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２、及びインバータＩ２で構成され、制御手段１６は４個の従属接続されたインバータＩ４〜Ｉ７で構成された遅延器ＤＬとＮＡＮＤゲートＮＤ１で構成されている。
【００２２】
図２に示すそれぞれの構成要素の機能を以下に説明する。
【００２３】
パワーアップ信号ｐＶＣＣＨがローレベルである区間では、プルアップ駆動手段１０は非活性化され、ノードＢはプルダウン駆動手段１２によってロー状態を維持する。しかしながら、所定の時間が経った後は、第１ＰＭＯＳトランジスタＭＰ１はターンオン状態を維持し、第２ＰＭＯＳトランジスタＭＰ２はターンオフ状態を引き続いて維持する。すなわち、遅延器ＤＬによって所定の時間が遅延した後、ノードＤのハイレベル信号及びノードＣのハイレベル信号によりＮＡＮＤゲートＮＤ１がローレベルを出力し、これによって第１ＰＭＯＳトランジスタＭＰ１はターンオンされる。
【００２４】
そして、パワーアップ信号ｐＶＣＣＨがハイレベルに遷移すると、第２ＰＭＯＳトランジスタＭＰ２もターンオンされることによってノードＢはハイレベルを有するようになる。そして、インバータＩ２と第３ＰＭＯＳトランジスタＭＰ３はハイレベルをラッチする役割を果たす。所定の遅延の後に、ＮＡＮＤゲートＮＤ１はハイレベルを出力するので第１ＰＭＯＳトランジスタＭＰ１はターンオフされる。
【００２５】
したがって、ヒューズＦが切断工程において完全には切断されず、少し接続される問題が発生しても、第１ＰＭＯＳトランジスタＭＰ１が遅延器ＤＬ、及びＮＡＮＤゲートＮＤ１によってターンオフされることによってモード転換に失敗したり過度電流が流れたりする問題を防止することができる。
【００２６】
パワーアップ信号ｐＶＣＣＨがローレベルの状態では、ＮＭＯＳトランジスタＭＮ１がターンオンされてノードＢがローレベルを維持するようにし、インバータＩ２及びＮＭＯＳトランジスタＭＮ２がそのローレベルをラッチする役割を果たす。プルダウン駆動手段１２は、従来と同じ構造を備えていて動作も同様である。すなわち、本発明の好適な実施形態では、プルアップ駆動手段が活性化された後に非活性化されるようにすることによって従来の問題点を解決する。
【００２７】
図３は、本発明の第２実施形態におけるモード転換回路３００の構成を示している。モード転換回路３００は、制御手段１６が制御手段１６’に置き換えられたことを除いて、図２の構成と同様である。
【００２８】
制御手段１６’は、遅延器ＤＬ、ＮＡＮＤゲートＮＤ１、インバータＩ４、及びＮＯＲゲートＮＲ１で構成されている。
【００２９】
また、第２実施形態の制御手段１６’は、論理回路が追加されたことによって第１ＰＭＯＳトランジスタＭＰ１のターンオン／オフ時間を異なるように設定することができる。すなわち、パワーアップ信号ｐＶＣＣＨがローの状態では、第１ＰＭＯＳトランジスタＭＰ１は、図２と比べて早くターンオンされる。すなわち、遅延手段ＤＬと関係なくＮＯＲゲートＮＲ１にハイレベルの信号が入力されることによってＮＯＲゲートＮＲ１がローレベルの信号を素早く出力する。そのため、ＮＯＲゲートＮＲ１による遅延の後、直ちに第１ＰＭＯＳトランジスタＭＰ１がターンオンされ、一方で、第２ＰＭＯＳトランジスタＭＰ２は引き続いてターンオフ状態を維持する。
【００３０】
その後、パワーアップ信号ｐＶＣＣＨがハイレベルに遷移されると、プルアップ駆動手段１０は活性化され、ノードＢはハイレベルを維持する。そして、所定の時間の後、ノードＣのローレベルの信号がＮＡＮＤゲートＮＤ１に入力されて、ＮＯＲゲートＮＲ１は、２つの入力ノードですべてローレベルの信号を受信するので、ハイレベルの信号を出力する。これによって、第１ＰＭＯＳトランジスタＭＰ１がターンオフされる。他の構成要素の動作は図２と同じであるので省略する。
【００３１】
図４は、本発明の第３実施形態におけるモード転換回路４００の構成を示している。モード転換回路４００は、プルアップ駆動手段２０、プルダウン駆動手段２２、ヒューズＦ、ラッチ２４、制御手段２６、及びインバータＩ２、Ｉ３で構成されている。
【００３２】
図４において、プルアップ駆動手段２０は第１ＰＭＯＳトランジスタＭＰ１で構成され、プルダウン駆動手段２２は第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成され、ラッチ２４はＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ３、及びインバータＩ１で構成され、制御手段２６は４個の従属接続されたインバータＩ４〜Ｉ７、及びＮＯＲゲートＮＲ１で構成されている。
【００３３】
図４に示すそれぞれの構成要素の機能を次に説明する。
【００３４】
パワーアップ信号ｐＶＣＣＨがローレベルである区間では、プルアップ駆動手段２０は活性化されて、ノードＢはハイレベルの状態を維持する。インバータＩ１と第２ＰＭＯＳトランジスタＭＰ２はノードＣのローレベルの状態を維持させる役割を果たす。プルダウン駆動手段２２は、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２で構成されている。パワーアップ信号ｐＶＣＣＨがハイレベルに遷移すると、プルダウン駆動手段２２が活性化されてノードＢをハイレベルからローレベルに遷移させる。しかしながら、所定の時間が経った後には第２ＮＭＯＳトランジスタＭＮ２がターンオフされる。この際、インバータＩ１及び第３ＮＭＯＳトランジスタＭＮ３がノードＢのローレベルをラッチする役割を果たす。
【００３５】
したがって、ヒューズＦの切断工程の後、ヒューズＦが完全には切断されず、少し接続される問題が発生しても、第２ＮＭＯＳトランジスタＭＮ２が遅延器ＤＬ、ＮＯＲゲートＮＲ１によってターンオフすることによってモード転換に失敗したり、過度電流が流れたりすることが防止できる。すなわち、本発明の好適な実施形態では、プルダウン駆動手段が活性化された後に非活性化されることによって従来の問題点が解決する。
【００３６】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００３７】
【図１】従来のヒューズ回路を有するモード転換回路の一例の構成を示す図である。
【図２】本発明のヒューズ回路を有するモード転換回路の第１実施形態の構成を示す図である。
【図３】本発明のヒューズ回路を有するモード転換回路の第２実施形態の構成を示す図である。
【図４】本発明のヒューズ回路を有するモード転換回路の第３実施形態の構成を示す図である。
【符号の説明】
【００３８】
１０：プルアップ駆動手段
１２：プルダウン駆動手段
１４：ラッチ
１６：制御手段
Ｉ１〜Ｉ７：インバータ
２００：モード転換回路
ＤＬ：遅延器
Ｆ：ヒューズ
ＮＤ１：ＮＡＮＤゲート
ＭＮ１、ＭＮ２：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２：ＰＭＯＳトランジスタ
【図１】
2006185582.tif 000003
【図２】
2006185582.tif 000004
【図３】
2006185582.tif 000005
【図４】
2006185582.tif 000006