(57)【要約】【課題】電源端子と基準電位点間に並列接続される複数の出力バッファに適用した場合、同時スイッチング時における貫通電流の大きさを減少でき、電源の電流容量が少なくて済み、また外部負荷によらず貫通電流を抑制可能とする。【解決手段】電源端子と基準電位点間に並列接続された複数の出力バッファと、これらの出力バッファのうち第１の出力バッファを除く他の出力バッファの入力側に設けられる複数の判定回路で構成され、第ｎ(ｎはｎ≧２の整数)の出力バッファの入力側の判定回路は、第１〜第ｎ−１の出力バッファがスイッチング中であるか否かを判定し、前記第１〜第ｎ−１の出力バッファのいずれかがスイッチング中であると判定した場合には、前記第ｎの出力バッファのスイッチングが前記第１〜第ｎ−１の出力バッファのいずれかのスイッチングと同時に行われないように制御する判定手段とを備える。【選択図】  図１０
2006060444.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と基準電位点間に、並列接続された複数の出力バッファと、
前記複数の出力バッファのうち第１の出力バッファを除く他の全ての出力バッファの入力側にそれぞれ設けられる複数の判定回路で構成され、第ｎ(ｎはｎ≧２の整数)の出力バッファの入力側に設けられた判定回路は、第１〜第ｎ−１の出力バッファがスイッチング動作中であるか否かを判定し、前記第１〜第ｎ−１の出力バッファのいずれかがスイッチング動作中であると判定した場合には、前記第ｎの出力バッファのスイッチング動作が前記第１〜第ｎ−１の出力バッファのいずれかのスイッチング動作と同時に行われることのないように制御する判定手段と、
を具備したことを特徴とする出力バッファ回路。
【請求項２】
前記複数の出力バッファの各出力バッファはその入力の立上りに対して出力は所定の遅延時間を有し、
前記第ｎ(ｎはｎ≧２の整数)の出力バッファの入力側に設けられた判定回路は、前記第１〜第ｎ−１の出力バッファの入出力を監視し、その監視結果に基づいて、前記第１〜第ｎ−１のいずれかがスイッチング動作中であると判定した場合には、そのスイッチング動作中の出力バッファがスイッチング動作を終えた後に、前記第ｎ(ｎはｎ≧２の整数)の出力バッファのスイッチング動作を開始させるように制御することを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記判定回路は、前記第ｎの出力バッファのスイッチング動作と前記第１〜第ｎ−１の出力バッファのスイッチング動作が逆の変化極性であるか否かを判定する機能をさらに有し、前記第１〜第ｎ−１の出力バッファのいずれかがスイッチング動作中であると判定した場合であっても、そのスイッチング動作中の出力バッファのスイッチング動作に対して前記第ｎの出力バッファのスイッチング動作が逆の変化極性である場合には、前記第ｎの出力バッファのスイッチング動作を前記スイッチング動作中の出力バッファのスイッチング動作と同時に行うように制御することを特徴とする請求項１に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力バッファを備えた出力バッファ回路に係り、半導体集積回路装置に設けられる複数の出力バッファについて、同時スイッチング動作によって流れる瞬間的な貫通電力を抑え、ノイズの発生を抑制した出力バッファ回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置におけるディジタル信号回路においては、相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタと記す）を用いた出力バッファ回路が使用されている。
【０００３】
ＣＭＯＳトランジスタで構成される出力バッファ回路では、１つの出力バッファで入出力を行う場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが入力の高低レベルに応じて交互にオンオフしてスイッチング動作することになるが、スイッチング動作のオンオフ状態が切り換わる中間電位付近では両方のトランジスタが同時にオンとなり、貫通電流と呼ばれる大きな電流が流れる。これがＣＭＯＳ回路で電力消費が発生する１つの要因となっている。
【０００４】
集積回路では、例えば８ビットのパラレル信号を入出力する場合、同時に８本の信号線を通して高低レベルのディジタル信号が入出力することになる。このような８ビットのパラレル信号を出力バッファ回路に入力し出力するには、８本の出力線のそれぞれにＣＭＯＳトランジスタで構成される出力バッファを配することになる。
【０００５】
１つの出力バッファの駆動能力は貫通電流を流せる大きさで規定できるが、大きな能力を持つ出力バッファが複数同時にスイッチングすると電源電圧VDDの電源端子とグランドレベルGNDの基準電位点との間の電源レベルが電圧降下により不安定になり、誤動作を起こす可能性がある。電源レベルの変動を抑えるには、電源数を増やして電流容量を増やすことが必要となる。
【０００６】
従って、電源端子と基準電位点間に並列接続された複数の出力バッファからなる出力バッファ回路において、通常はその複数の出力バッファが同時にスイッチング（同時にスイッチングとはオンオフの切換えタイミングが同じことを言う）する最悪のケースを見積って、電源端子と基準電位点の端子数を増やし、電源端子と基準電位点間のインピーダンスを下げ、電流容量を強化することで電源端子と基準電位点間の電源レベルが不安定にならないようにしておく。
【０００７】
また、先行技術である特許文献１では、外部負荷に流れる電流を制御し、貫通電流のピークを下げることで電源端子と基準電位点間の電源レベルが不安定にならないように対策を施している。
【特許文献１】特開平８−２７４６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の電源数や電源端子と基準電位点間の端子数を増やす方法では、出力バッファ数が多い場合、電源数や端子数が同時にスイッチングするバッファ数の割合に比例して大きくなり、また特許文献１の技術では、外部負荷の変動が考慮されていないため、ノイズの抑制が完全には行うことができないという問題が考えられる。
【０００９】
そこで、本発明は上記の問題に鑑み、複数の出力バッファに適用した場合、同時スイッチング時における貫通電流の大きさをほぼ１つの出力バッファの貫通電流に等しくすることができ、電源の電流容量が少なくて済み、また外部負荷によらず貫通電流を抑制することができる出力バッファ回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明による出力バッファ回路は、電源端子と基準電位点間に、並列接続された複数の出力バッファと、前記複数の出力バッファのうち第１の出力バッファを除く他の全ての出力バッファの入力側にそれぞれ設けられる複数の判定回路で構成され、第ｎ(ｎはｎ≧２の整数)の出力バッファの入力側に設けられた判定回路は、第１〜第ｎ−１の出力バッファがスイッチング動作中であるか否かを判定し、前記第１〜第ｎ−１の出力バッファのいずれかがスイッチング動作中であると判定した場合には、前記第ｎの出力バッファのスイッチング動作が前記第１〜第ｎ−１の出力バッファのいずれかのスイッチング動作と同時に行われることのないように制御する判定手段と、を具備したものである。
【００１１】
さらに具体的には、前記複数の出力バッファの各出力バッファはその入力の立上りに対して出力は所定の遅延時間を有し、前記第ｎ(ｎはｎ≧２の整数)の出力バッファの入力側に設けられた判定回路は、前記第１〜第ｎ−１の出力バッファの入出力を監視し、その監視結果に基づいて、前記第１〜第ｎ−１のいずれかがスイッチング動作中であると判定した場合には、そのスイッチング動作中の出力バッファがスイッチング動作を終えた後に、前記第ｎ(ｎはｎ≧２の整数)の出力バッファのスイッチング動作を開始させるように制御することを特徴とする。
【００１２】
本発明によれば、電源端子と基準電位点間に並列接続された複数の出力バッファについて、その内の少なくとも２つの出力バッファが同時にスイッチング動作する事態が生じた場合は、これを前以って検出（判定）し、複数の出力バッファのうちの少なくとも２つの出力バッファのスイッチング動作が同時に行われることのない（即ち貫通電流の発生タイミングをずらす）ように制御することで、電源端子と基準電位点間に流れる貫通電流の大きさを常に１つの出力バッファの貫通電流と同等とし、電源の電流容量を少なくて済ますことができる。また、外部負荷によらず貫通電流を抑制することができ、ノイズの発生も抑制できる。
【００１３】
また、本発明における前記判定回路は、前記第ｎの出力バッファのスイッチング動作と前記第１〜第ｎ−１の出力バッファのスイッチング動作が逆の変化極性であるか否かを判定する機能をさらに有し、前記第１〜第ｎ−１の出力バッファのいずれかがスイッチング動作中であると判定した場合であっても、そのスイッチング動作中の出力バッファのスイッチング動作に対して前記第ｎの出力バッファのスイッチング動作が逆の変化極性である場合には、前記第ｎの出力バッファのスイッチング動作を前記スイッチング動作中の出力バッファのスイッチング動作と同時に行うように制御することが好ましい。
【００１４】
このようにすれば、第ｎの出力バッファのスイッチング動作の変化極性と第１〜第ｎ−１の出力バッファのいずれかの出力バッファのスイッチング動作の変化極性がともにＬ→Ｈ（又はＨ→Ｌ）のスイッチング動作の場合は、電源端子と基準電位点間に流れる貫通電流の発生タイミングをずらすことが可能となる一方、第１〜第ｎ−１の出力バッファのいずれかのスイッチング動作がＬ→Ｈへのスイッチングで、もう一方の第ｎの出力バッファのスイッチング動作がＨ→Ｌへのスイッチングの場合は、電源端子と基準電位点間に流れる貫通電流の発生タイミングがずれることがなく、しかも貫通電流は出力バッファ１個分の倍流れることはなく、少ない電流容量で済む。また、この場合、第１〜第ｎ−１の出力バッファのいずれかのスイッチング動作と第ｎの出力バッファのスイッチング動作が同時に行われるので、出力バッファ回路全体の動作がスイッチングを同時に行わない場合に比べて速くなる。
【発明を実施するための最良の形態】
【００１５】
発明の実施の形態について図面を参照して説明する。
【実施例１】
【００１６】
図１は本発明の実施例１の出力バッファ回路のブロック図を示し、図２は図1における判定回路の構成を示している。図３及び図４は図１及び図２の動作を説明する波形図を示している。
【００１７】
また、図５は図１の出力バッファ回路を構成する複数の出力バッファうちの１つの出力バッファの回路図を示し、図６は図５の入出力Ａ，Ｘの立上りタイミングの関係及び貫通電流を示している。なお、出力バッファ回路は、その出力バッファ回路の前段及び後段にそれぞれ存在する前段回路と後段回路との間の相互の影響を取り除く目的で使用されるものである。
【００１８】
まず、図５及び図６から説明する。
【００１９】
図５において、出力バッファは、インバータ６と、ＣＭＯＳ回路とで構成されている。ＣＭＯＳ回路は、ＰチャネルトランジスタＰ1とＮチャネルトランジスタＮ1の各ゲートを共通にして入力端子５に接続し、ドレインを共通にして出力端子７に接続し、ＰチャネルトランジスタＰ1のソースを電源電圧ＶDDの電源端子８に接続し、ＮチャネルトランジスタＮ1のソースをグランドレベル（GND）の基準電位点９に接続している。
【００２０】
入力端子５に入力されるディジタル信号の入力電圧Ａはインバータ６を介してＣＭＯＳ回路の共通ゲートに入力する。入力電圧Ａのレベルが高位レベル（以下‘Ｈ’レベル）のときは、ＣＭＯＳ回路のゲートには低位レベル（以下‘Ｌ’レベル）が入力され、ＰチャネルトランジスタＰ1がオン、ＮチャネルトランジスタＮ1がオフして出力端子７の電圧Ｘは電源端子８のレベルＶDDとなりＨレベルが出力される。また、入力電圧ＡのレベルがＬレベルのときは、ＣＭＯＳ回路のゲートにはＨレベルが入力され、ＰチャネルトランジスタＰ1がオフ、ＮチャネルトランジスタＮ1がオンして出力電圧Ｘは基準電位点９のレベルGNDとなりＬレベルが出力される。
【００２１】
図６(a)に示すように、入力電圧Ａの立上りに対して出力電圧Ｘは所定の遅延時間を以って立ち上がる。また、図６(b)に示すように、スイッチング動作のオンオフ状態が切り換わる(換言すれば、Ｐ1オフでＮ1オンの状態からＰ1オンでＮ1オフの状態に切り換わる、即ち、入力信号がＬ→Ｈに切り換わる)中間電位付近では、両方のトランジスタが同時にオンとなり、貫通電流が流れる。
【００２２】
次に、図１の出力バッファ回路及びその出力バッファ回路内における判定回路（図２）の構成について説明する。ここでは、出力バッファが２つの場合について説明している。
【００２３】
図１に示す出力バッファ回路は、２つの出力バッファ２，１２と判定回路１４とを備えて構成されている。
【００２４】
出力バッファ２，１２は、１つの電源（図示せず）から電源電圧ＶDDが供給される電源端子８とグランドレベルGNDの基準電位点９との間に、並列に接続されている。
【００２５】
出力バッファ２は、前段回路（図示せず）から入力端子１を介してディジタル信号Ａ1が入力し、出力端子３からは入力Ａ1に対して所定の遅延時間を以って出力Ｘ1が出力される。出力端子３には後段回路（図示せず）が接続している。
【００２６】
出力バッファ１２も同様に、前段回路（図示せず）から入力端子１１及び判定回路１４を介してディジタル信号Ａ2が入力され、出力端子１３からは入力Ａ2に対して所定の遅延時間を以って出力Ｘ2が出力される。出力端子１３には後段回路（図示せず）が接続している。入力信号Ａ1，Ａ2は、例えば２ビットのパラレル信号を構成するものである。
【００２７】
出力バッファ２，１２はともに、前述した図５のように構成されていて、各出力バッファの入出力間の遅延時間はほぼ同じである。
【００２８】
判定回路１４は、２つ出力バッファ２，１２が同時にスイッチングする事態が生じた場合、これを検出（判定）し、２つの出力バッファ２，１２のスイッチング動作が同時に行われることのないように制御する機能を有するものである。
【００２９】
より具体的には、判定回路１４は、２つの出力バッファ２，１２のうち出力バッファ１２の入力側に設けられており、出力バッファ２の入出力Ａ1，Ｘ1を監視し、出力バッファ２がスイッチング動作中であるか否かを判定し、出力バッファ２がスイッチング動作中であるときに、自身の出力バッファ１２のスイッチング動作が出力バッファ２のスイッチング動作と同時に行われることのないように制御する機能を有している。すなわち、判定回路１４は、出力バッファ２がスイッチング動作中であると判定した場合には、出力バッファ２がスイッチング動作を終えた後に、自身の出力バッファ１２のスイッチング動作を開始させるように制御する。
【００３０】
図２は上記判定回路１４の構成を示している。
【００３１】
図２に示す判定回路１４は、２つのアナログスイッチ１４１，１４４と、排他的論理和回路で構成される不一致回路１４２と、一致回路１４３と、バッファ１４５とを備えている。
【００３２】
前記アナログスイッチ１４１又は１４４は例えばトランスミッションゲートで構成され、このアナログスイッチの図示左側，右側の信号ラインがそれぞれディジタル信号の入力側ライン，出力側ラインであり、アナログスイッチの図示上側，下側の制御ラインにそれぞれ論理レベルであるＬレベル，Ｈレベルが供給されたとき信号ラインの入力側と出力側間が導通する仕組みとなっている。
【００３３】
判定回路１４には、出力バッファ１２に供給する入力信号Ａ2のほかに、隣接する出力バッファ２（図１参照）の入出力を監視するために、出力バッファ２の入力信号Ａ1及び出力信号Ｘ1が入力されている。
【００３４】
入力信号Ａ2は判定回路１４のアナログスイッチ１４１（導通時）を介して出力バッファ１２に入力されると、出力バッファ１２から出力信号Ｘ2が出力されるようになっている。また、隣接する出力バッファ２の入力信号Ａ1及び出力信号Ｘ1は、不一致回路１４２及び一致回路１４３に同時に入力され、不一致回路１４２の出力端はアナログスイッチ１４１の負論理端子に接続すると共にアナログスイッチ１４４の正論理端子に接続している。前記アナログスイッチ１４１の正論理端子とアナログスイッチ１４４の負論理端子は互いに共通に接続されて、一致回路１４３の出力端はアナログスイッチ１４１，１４４の共通接続点に接続している。
【００３５】
そして、アナログスイッチ１４４の出力側ラインは、アナログスイッチ１４１の出力側ラインに接続してバッファ１２の入力端に接続する一方バッファ１４５を介して自身のアナログスイッチ１４４の入力側ラインに接続している。
【００３６】
次に、図２の動作を説明する。
【００３７】
隣接する出力バッファ２の入力データＡ1と出力データＸ1が等しい場合は、アナログスイッチ１４１がオン、アナログスイッチ１４４がオフし、その隣の出力バッファ１２の入力Ａ2は出力Ｘ2へ伝播される。このように、入力データＡ1と出力データＸ1が等しい場合は、隣接する出力バッファ２は既にスイッチング動作を終えたか、或いは、データの変化がないと考えられ、出力バッファ２にはオンオフの切換え（スイッチング）が生じていないため貫通電流は流れていないので、その隣の出力バッファ１２にその入力Ａ2にスイッチング動作が生じても、そのときの貫通電流は出力バッファ１２の分だけで済む。
【００３８】
一方、出力バッファ２の入力データＡ1と出力データＸ1が異なっている場合は、アナログスイッチ１４１がオフ、アナログスイッチ１４４がオンし、その隣の出力バッファ１２の入力Ａ2はバッファ１４５とアナログスイッチ１４４によるラッチ回路が動作して、それ以前の入力値を保持するようにラッチ動作を行う。このように、入力データＡ1と出力データＸ1が異なっている場合は、隣接する出力バッファ２はこれからスイッチング動作を始めると考えられ、出力バッファ２のスイッチング動作が終了するまで（即ち入出力Ａ1，Ｘ1が等しくなるまで）は、その隣の出力バッファ１２の入力Ａ2がスイッチング動作してもアナログスイッチ１４１がオフしているので入力Ａ2のスイッチング動作は出力Ｘ2へ伝播されない。
【００３９】
このようにして、判定回路１４は、出力バッファ２がスイッチング動作中であると判定した場合には、出力バッファ２がスイッチング動作を終えた後に、出力バッファ１２のスイッチング動作を開始させるように制御する。
【００４０】
図３は図１における出力バッファ２の入出力Ａ1，Ｘ1と出力バッファ１２の入出力Ａ2，Ｘ2の立上りタイミングの関係、及び、入力Ａ1と入力Ａ2間に同時スイッチング状態が生じたときの、電源端子と基準電位点間に生ずる貫通電流を示している。
【００４１】
図３(a)のように出力バッファ２，１２の同時スイッチング状態（同時にＬ→Ｈへの立上り）に対して、出力バッファ２の出力Ｘ1は所定時間遅延して立ち上がり、出力バッファ１２の出力Ｘ2は前記出力Ｘ1のスイッチング（即ち立上り）が終了した後にその分割遅延してスイッチング（立上り）している。このため、電源端子と基準電位点間に生ずる貫通電流は、図３(b)に示すように出力バッファ２，１２のスイッチング動作の度に貫通電流が流れ２つの山ができるがその各貫通電流ピークは出力バッファ１個分の貫通電流となり、電源の電流容量は少なくて済むことになる。即ち、２つの貫通電流が加算されて２倍になることはない。
【００４２】
図４は、図３との対比のために記載したものであり、図３のような本発明実施例の同時スイッチング動作を回避（防止）する機能を備えていない場合に生ずる貫通電流を示している。図４における貫通電流のピークは、図３に生ずる貫通電流のピークのほぼ２倍、即ちに出力バッファ２個分の貫通電流の加算値となっている。
【実施例２】
【００４３】
図７〜図９は本発明の実施例２の出力バッファ回路の構成を示している。実施例１では出力バッファが２つある場合の構成を示しているのに対して、本実施例２では、出力バッファが３つある場合の構成を示している。
【００４４】
図７は出力バッファが３つある場合の出力バッファ回路のブロック図を示し、図８は図７における出力バッファ２２の入力側に設けた判定回路２４の構成を示している。
【００４５】
図７において、図１と異なる点は、出力バッファ２２と、判定回路２４を追加したことである。出力バッファ２２は、電源端子と基準電位点間に接続される。その他の、出力バッファ２、判定回路１４及び出力バッファ１２の接続関係及び判定回路１４の構成は、図１及び図２と同様である。
【００４６】
判定回路２４は、隣接する出力バッファ１２の入出力Ａ2，Ｘ2を監視すると同時に出力バッファ２の入出力Ａ1，Ｘ1を監視し、出力バッファ２２のスイッチング動作が前記出力バッファ２，１２のスイッチング動作とは同時に行われることの無いように制御する機能を有している。
【００４７】
即ち、判定回路２４は、出力バッファ１２の入力信号Ａ2及び出力信号Ｘ2を入力すると同時に出力バッファ２の入力信号Ａ1及び出力信号Ｘ1を入力し、出力バッファ２，１２のスイッチング動作が終わった後に出力バッファ２２のスイッチング動作を開始するように制御する構成となっている。
【００４８】
図８は上記判定回路２４の構成を示している。図２の判定回路１４と同じ構成要素には同じ符号を付してある。
【００４９】
図８に示す判定回路２４は、２つのアナログスイッチ１４１，１４４と、バッファ１４５と、排他的論理和回路で構成される不一致回路１４２，１４８と、一致回路１４３，１４９と、を備えている。
【００５０】
判定回路２４には、出力バッファ２２に供給する入力信号Ａ3のほかに、隣接する出力バッファ１２及び出力バッファ２の入出力を監視するために、出力バッファ１２の入力信号Ａ2及び出力信号Ｘ2、並びに、出力バッファ２の入力信号Ａ1及び出力信号Ｘ1が入力されている。
【００５１】
入力信号Ａ3は判定回路２４のアナログスイッチ１４１を介して出力バッファ１２に接続され、出力バッファ１２から出力信号Ｘ3が出力されるようになっている。また、出力バッファ１２の入力信号Ａ2及び出力信号Ｘ2は、不一致回路１４８及び一致回路１４９に同時に入力され、不一致回路１４８の出力端はオア回路１４６の一方の入力端に接続している。また、出力バッファ２の入力信号Ａ1及び出力信号Ｘ1は、不一致回路１４２及び一致回路１４３に同時に入力され、不一致回路１４２の出力端はオア回路１４６のもう一方の入力端に接続している。オア回路１４６の出力端はアナログスイッチ１４１の負論理端子に接続すると共にアナログスイッチ１４４の正論理端子に接続している。前記アナログスイッチ１４１の正論理端子とアナログスイッチ１４４の負論理端子は互いに共通に接続されている。
【００５２】
また、一致回路１４９の出力端はアンド回路１４７の一方の入力端に接続し、一致回路１４３の出力端はアンド回路１４７のもう一方の入力端に接続している。アンド回路１４７の出力端はアナログスイッチ１４１，１４４の共通接続ラインに接続している。
【００５３】
そして、アナログスイッチ１４４の出力側ラインは、アナログスイッチ１４１の出力側ラインに接続する一方バッファ１４５を介してアナログスイッチ１４４自身の入力側ラインに接続している。
【００５４】
図９は、図７における出力バッファ２の入出力Ａ1，Ｘ1と出力バッファ１２の入出力Ａ2，Ｘ2と出力バッファ２２の入出力Ａ3，Ｘ3の立上りタイミングの関係、及び、入力Ａ1と入力Ａ2と入力Ａ3間に同時スイッチング状態が生じたときの、電源端子と基準電位点間に生ずる貫通電流を示している。
【００５５】
図９(a)のように出力バッファ２，１２，２２の同時スイッチング状態（同時にＬ→Ｈへの立上り）に対して、出力バッファ２の出力Ｘ1は所定時間遅延して立ち上がり、出力バッファ１２の出力Ｘ2は前記出力Ｘ1のスイッチング（即ち立上り）が終了した後にスイッチング（立上り）し、出力バッファ２２の出力Ｘ3は前記出力Ｘ2のスイッチング（即ち立上り）が終了した後にスイッチング（立上り）している。このため、電源端子と基準電位点間に生ずる貫通電流は、図９(b)に示すように出力バッファ２，１２，２２のスイッチング動作の度に貫通電流が流れ３つの山ができるがその各貫通電流ピークは出力バッファ１個分の貫通電流となり、電源の電流容量は少なくて済むむことになる。即ち、３つの貫通電流が加算されて３倍になることはない。
【００５６】
図１０は出力バッファが４つ以上ある場合の出力バッファ回路のブロック図を示している。但し、電源電圧ＶDDの電源端子及び基準電位点については図示を省略してある。図１０において、判定回路１４，２４はそれぞれ図２，図７に示した構成と同様であり、判定回路１４，２４，３４，…は判定手段を構成している。図１０においては、例えば、出力バッファ３２の入力側に設けた判定回路３４は、隣接する出力バッファ２２の入出力Ａ3，Ｘ3を監視すると同時に出力バッファ１２の入出力Ａ2，Ｘ2を監視し、さらに出力バッファ２の入出力Ａ1，Ｘ1を監視し、出力バッファ３２のスイッチング動作が前記出力バッファ２，１２，２２のスイッチング動作とは同時に行われることの無いように制御する。これによって、同時スイッチング時の貫通電流の増大を防止できる。
【実施例３】
【００５７】
図１１は本発明の実施例３の出力バッファ回路の構成のブロック図を示している。本実施例３は、図１，図７又は図１０の実施例と異なる点は、例えば出力バッファ１２の入力側に設けた判定回路１４’について言えば、出力バッファ２の入出力Ａ1，Ｘ1を監視すると共に自身の出力バッファ１２の出力Ｘ2をも監視し、出力バッファ１２のスイッチング動作が前記出力バッファ２のスイッチング動作とは同時に行われることの無いように制御する機能を有する一方、出力バッファ１２のスイッチング動作と出力バッファ２のスイッチング動作が逆極性であるか否かを監視（判定）し、出力バッファ２がスイッチング動作中であると判定した場合であっても、出力バッファ２のスイッチング動作に対して出力バッファ１２のスイッチング動作が逆極性である場合には、出力バッファ１２のスイッチング動作を出力バッファ２のスイッチング動作と同時に行うように制御する機能を有している。
【００５８】
即ち、判定回路１４’は、出力バッファ２の入力信号Ａ1及び出力信号Ｘ1を入力すると同時に、出力バッファ１２の出力信号Ｘ2を入力し、隣接する出力バッファ２の変化の極性が同じであれば、出力バッファ２のスイッチング動作が終わった後に出力バッファ１２のスイッチング動作を開始するように制御し、出力バッファ２の変化の極性が逆であれば、出力バッファ１２へと直ちに出力（伝達）されるよう制御する構成となっている。
【００５９】
例えば、出力バッファ２の入力Ａ1及び出力Ｘ1がＬ→Ｈへのスイッチング動作の場合、出力バッファ１２の入力Ａ2及び出力Ｘ2は同じ変化極性のＬ→Ｈのスイッチング動作であれば、出力バッファ１２の出力Ｘ2は判定回路１４’の機能により出力Ｘ1がスイッチング動作を終了してからになるが、出力バッファ１２の入力Ａ2及び出力Ｘ2が逆の変化極性のＨ→Ｌのスイッチング動作であれば、直ちに出力バッファ１２へとデータが伝達され出力Ｘ2のスイッチング動作がなされる。
【００６０】
図１２は、上記判定回路１４’の構成を示している。
【００６１】
図１２に示す判定回路１４’は、出力バッファ２の入力信号Ａ1を反転するインバータ１５１と、その入力信号Ａ1の反転信号と出力バッファ２の出力信号Ｘ1と出力バッファ１２の出力信号Ｘ2とを入力し論理積をとるアンド回路１５２と、入力信号Ａ1の反転信号と出力バッファ２の出力信号Ｘ1と出力バッファ１２の出力信号Ｘ2とを入力し論理和をとるオア回路１５３と、このオア回路１５３の出力信号と出力バッファ1２の入力信号Ａ2とを入力し論理積をとるアンド回路１５４と、アンド回路１５２の出力信号とアンド回路１５４の出力信号との論理和をとるオア回路１５５とを備えて構成されている。なお、オア回路１５５から出力される出力信号Ｘ2’は図１における判定回路１４’の出力直後の信号を示している。
【００６２】
次に、図１２の動作を説明する。
【００６３】
隣接する出力バッファ２の入力データＡ1と出力データＸ1が等しい場合、Ａ1は判定回路１４’内のインバータ１５１により反転されるため、アンド回路１５２の出力はＬとなり、オア回路１５３の出力はＨとなる。オア回路１５３の出力がＨであるため、アンド回路１５４の出力は入力データＡ2がそのまま伝播される。さらにアンド回路１５２の出力がＬであるため、オア回路１５５の出力すなわち判定回路１４’の出力Ｘ2’には入力データＡ2がそのまま伝播される。このように入力データＡ1とＸ1が等しい場合は、隣接する出力バッファ２はすでにスイッチング動作を終えたか、或いは、データの変化がないと考えられ、出力バッファ２にはオンオフの切換え（スイッチング）が生じていないめ貫通電流は流れていないので、その隣の出力バッファ１２にその入力Ａ2にスイッチング動作が生じても、そのときの貫通電流は出力バッファ１２の分だけで済む。
【００６４】
次に出力バッファ２の入力データＡ1がＬ、出力データＸ1がＨの場合、Ａ1は判定回路１４’内のインバータ１５１で反転され、インバータ１５１の出力はＨとなる。このとき出力バッファ１２の出力データＸ2がＬであった場合、アンド回路１５２の出力はＬ、オア回路１５３の出力はＨとなり、上述の通り判定回路の出力Ｘ2’には入力データＡ2が伝播される。このように入力データＡ1がＬ、出力データＸ1がＨで、かつ、出力データＸ2がＬである場合は、隣接する出力バッファ２はＨ→Ｌへと遷移するのに対し、出力バッファ１２はＬ→Ｈ、或いはＬのまま変化しないため、スイッチング動作が逆極性、或いはスイッチング動作を行わないため、同時スイッチング動作を抑制する必要はない。一方、出力バッファ１２の出力データＸ2がＨであった場合、アンド回路１５２の出力はＨとなり、判定回路１４ ’の出力Ｘ2’もＨを出力することになる。このように入力データＡ1がＬ、出力データＸ1がＨで、かつ、出力データＸ2がＨである場合は、出力バッファ２のスイッチング動作が終了するまで（すなわち入力データＡ1と出力Ｘ1が等しくなるまで）出力バッファ１２はＨ出力を維持し、貫通電流が大きくならないように抑制する。
【００６５】
同様に、出力バッファ２の入力データＡ1がＨ、出力データＸ1がＬで、かつ出力データＸ2がＬの場合は、判定回路１４’の出力Ｘ2’は出力バッファ２のスイッチング動作が終了するまでＬ出力を維持するが、出力データＸ2がＨの場合は、スイッチング動作が逆極性或いはスイッチング動作はないものとみなし、入力データＡ2をそのまま伝播させる。
【００６６】
この実施例３によれば、出力バッファ１２，２のスイッチング動作がともに同じ変化極性Ｌ→Ｈ（又はＨ→Ｌ）へのスイッチングの場合は、電源端子と基準電位点間に流れる貫通電流の発生タイミングをずらすことができる一方、出力バッファ２のスイッチング動作がＬ→Ｈへのスイッチングで、もう一方の出力バッファ１２のスイッチング動作がＨ→Ｌへのスイッチングの場合は、電源端子と基準電位点間に流れる貫通電流の発生タイミングはずれることがなく、しかも貫通電流は出力バッファ１個分の倍流れることはなく、少ない電流容量で済む。このように、この逆の変化極性の場合、出力バッファ１２，２のスイッチング動作が同時に行われるので、出力バッファ回路全体の動作がスイッチングを同時に行わない場合に比べて速くなる。
【実施例４】
【００６７】
図１３は本発明の実施例４の、出力バッファ回路が適用されるＩＣ回路の概略構成を示している。
【００６８】
図１３に示すＩＣ回路は、本体回路部としてのＩＣチップ４０を備え、所定本数のビットラインで構成されるアドレスバス１０１やデータバス１０２やコントロールライン１０３が外部から引き込まれ、これらの信号線の束はそれぞれ出力バッファ回路１０，２０，３０を介してＩＣチップ４０に接続されている。出力バッファ回路１０，２０，３０は、実施例１〜３で述べたような同時スイッチングを回避可能な出力バッファ回路である。
【００６９】
アドレスバス１０１やデータバス１０２やコントロールライン１０３の各束は、束ごとに同様なタイミングで動作しており、特に例えばアドレスバス１０１では下位ビットの側の数本のラインは頻繁に同時に変化する可能性が高い。即ち、アドレスバス１０１に出力バッファ回路１０を設けたことにより、入力信号の各ラインが頻繁に同時に変化しても、同時スイッチングのタイミングをずらして、貫通電流の振幅が倍増するのを防止することが可能となる。このような効果は、アドレスバス１０１に限らず、パラレル信号を扱うデータバス１０２やコントロールライン１０３における出力バッファ回路１０，２０，３０においても同様である。
【産業上の利用可能性】
【００７０】
本発明による出力バッファ回路を、ディジタル信号を扱うディジタル回路に用いれば、ディジタル回路において全体的に瞬間的に流れる貫通電流を抑制することができ、非常に有効なディジタル回路を実現することが可能となる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１の出力バッファ回路のブロック図。
【図２】図１における判定回路の構成を示すブロック図。
【図３】図１及び図２の動作を説明する波形図。
【図４】図１及び図２の動作を説明する波形図。
【図５】図１の出力バッファ回路を構成する複数の出力バッファうちの１つの出力バッファの回路図。
【図６】図５の入出力Ａ，Ｘの立上りタイミングの関係及び貫通電流を示す波形図。
【図７】本発明の実施例２の出力バッファ回路の構成を示すブロック図。
【図８】図７における出力バッファ２２の入力側に設けた判定回路２４の構成を示
【図９】図７における出力バッファ２の入出力Ａ1，Ｘ1と出力バッファ１２の入出力Ａ2，Ｘ2と出力バッファ２２の入出力Ａ3，Ｘ3の立上りタイミングの関係、及び、入力Ａ1と入力Ａ2と入力Ａ3間に同時スイッチング状態が生じたときの、電源端子と基準電位点間に生ずる貫通電流を示す波形図。
【図１０】出力バッファが４つ以上ある場合の出力バッファ回路のブロック図。
【図１１】本発明の実施例３の出力バッファ回路の構成を示すブロック図。
【図１２】図１１における判定回路の構成を示す回路図。
【図１３】本発明の実施例４の、出力バッファ回路が適用されるＩＣ回路の概略構成を示すブロック図。
【符号の説明】
【００７２】
１，１１，２１，３１…入力信号端子、２，１２，２２，３２…出力バッファ、３，１３，２３，３３…出力信号端子、８…電源端子、９…基準電位点、１４，２４，３４、１４’，２４’…判定回路  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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