(57)【要約】    【課題】  ＨＤＰ−ＮＳＧ膜の表面に顕著な凹凸がある状態でＳＴＩ−ＣＭＰを行う場合、どのスラリーを用いても、パターン依存性の一定レベル以上の低減には限界があった。    【解決手段】  基板１０上にシリコン窒化膜１１を堆積し、第１のトレンチ１２を形成する。次に、ＨＤＰ−ＮＳＧ膜１３を堆積し、ＨＤＰ−ＮＳＧ膜１３の凸部に第２のトレンチ１４を形成する。次に、再びＨＤＰ−ＮＳＧ膜１６を堆積し、トレンチ両側の微小な突起を落とし、表面が平坦な膜にする。次に、この平坦でかつ残膜ばらつきの少ないＨＤＰ−ＮＳＧ膜１６に、面内均一性のよい条件でウェットエッチング、ドライエッチングまたはＣＭＰを施し、ＨＤＰ−ＮＳＧ膜１６を薄膜化する。この後、この表面が平坦でかつ薄膜のＨＤＰ−ＮＳＧ膜１６に、シリコン窒化膜１１をストッパーとするＣＭＰを施す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜を貫通し前記基板に至るトレンチを形成する工程と、前記基板の全面にＣＶＤ法による酸化膜を堆積する工程と、前記酸化膜を平坦化する工程と、平坦化された前記酸化膜をエッチングし一定量の平坦な酸化膜を残存させる工程と、前記酸化膜の研磨レートが、前記シリコン窒化膜のレートより大きい条件で、前記シリコン窒化膜が露出するまで前記酸化膜を研磨する工程と、前記シリコン窒化膜を除去しＳＴＩを形成する工程とを含む半導体装置の製造方法。
【請求項２】
酸化膜は、高密度プラズマＣＶＤ法により堆積される請求項１記載の半導体装置の製造方法。
【請求項３】
酸化膜を平坦化する工程は、前記酸化膜の表面に形成される凸部を、リソグラフィーおよびエッチングにより除去する工程と、高密度プラズマＣＶＤ法による酸化膜を堆積する工程からなる請求項１記載の半導体装置の製造方法。
【請求項４】
酸化膜を平坦化する工程は、前記酸化膜の表面に形成される凸部をリソグラフィーおよびドライエッチングにより開口してトレンチを形成し、その上に全面に酸化膜を堆積し、その際スパッタエッチング強度を強くして前記トレンチの両側の微小な突起を落とし、最終的に表面が平らな酸化膜とする工程である請求項１記載の半導体装置の製造方法。
【請求項５】
平坦化された前記酸化膜をエッチングする工程は、ウェットエッチング法、もしくはドライエッチング法、または研磨法である請求項１記載の半導体装置の製造方法。
【請求項６】
エッチングにより、トレンチ以外の領域の酸化膜の残存膜厚は１００ｎｍ以下である請求項１記載の半導体装置の製造方法。
【請求項７】
酸化膜の研磨レートは、シリコン窒化膜の研磨レートの１０倍以上である請求項１記載の半導体装置の製造方法。
【請求項８】
研磨スラリーには、シリコン窒化膜に選択的に吸着する添加剤と、セリアまたはシリカ粒子が含有されている請求項７記載の半導体装置の製造方法。
【請求項９】
平坦化された酸化膜をエッチングする工程は、ウェットエッチング法であり、前記工程と、シリコン窒化膜が露出するまで前記酸化膜を研磨し洗浄する工程とが、同一設備内で実施される請求項５記載の半導体装置の製造方法。
【請求項１０】
平坦化された酸化膜をエッチングする工程は、前記酸化膜を所定の膜厚まで研磨する研磨法であり、前記工程と、シリコン窒化膜が露出するまで前記酸化膜を研磨する工程とが、同一設備内で実施される請求項５記載の半導体装置の製造方法。
【請求項１１】
平坦化された酸化膜を所定の膜厚まで研磨する工程で用いられる研磨パッドは、スウェードまたは不織布などの軟質材料である請求項１０記載の半導体装置の製造方法。
【請求項１２】
平坦化された酸化膜を所定の膜厚まで研磨する工程で用いられる研磨条件は、荷重５ｐｓｉ以上、相対速度５０ｍ／ｍｉｎ以下である請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造工程等において、シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）形成方法を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
以下、従来のＳＴＩの形成方法について図２（ａ）〜（ｄ）を参照しながら説明する（例えば、特許文献１参照）。
【０００３】
半導体または絶縁のシリコン基板２０上に、図示していないが酸化膜（ＳｉＯ２）を例えば１０ｎｍ堆積し、続いてシリコン窒化膜（ＳｉＮ）２１を例えば９０ｎｍ堆積する（図２（ａ））。
【０００４】
次にリソグラフィーおよびドライエッチング等にて、シリコン基板２０に例えば深さ３００ｎｍのトレンチ２２を形成し、その後、必要に応じて、トレンチ２２の側壁に酸化膜を堆積する。その後、ウェハ全面に、酸化膜として例えばＨＤＰ−ＮＳＧ膜２３を４００ｎｍ堆積する（図２（ｂ））。このとき、トレンチ２２の領域と、それ以外の領域（アクティブ領域）とのＨＤＰ−ＮＳＧ表面の段差は約３００nm発生している。尚、ＨＤＰ−ＮＳＧ膜２３は、微細な領域への埋め込み性能が高いため、ＳＴＩ用の絶縁膜として一般に用いられる。
【０００５】
次に、研磨粒子としてセリア（酸化セリウム；ＣｅＯ２）と、ＨＤＰ−ＮＳＧ膜２３およびシリコン窒化膜２１の表面に吸着する添加剤とを含むスラリーにて、シリコン窒化膜２１が完全に露出するまで研磨を行う（図２（ｃ））。添加剤が吸着した部分は、研磨の進行が抑制される働きがあり、この機能により、ＨＤＰ−ＮＳＧ膜２３の表面の段差が緩和していく。つまり、研磨時の圧力が集中する凸部は、吸着した添加剤が脱離し研磨が進行する。一方、研磨時の圧力が低い凹部は、吸着した添加剤により研磨の進行が抑制される。よって、ＨＤＰ−ＮＳＧ膜２３の表面段差が一定量緩和された状態で、シリコン窒化膜２１が露出することになるが、シリコン窒化膜２１への添加剤の吸着度合いをより大きくすることで、シリコン窒化膜２１で研磨の進行を止めることができる。この研磨方法により、トレンチ２２以外の領域（アクティブ領域）のシリコン窒化膜２１の膜減りのウェハ面内依存性、パターン依存性は、ともに、従来のプロセスに比べ大きく改善されることができた。ここで言う従来のプロセスとは、アクティブ領域上のＨＤＰ−ＮＳＧ膜２３を、リソグラフィーおよびドライエッチングを用いて一定量除去し、その後、シリカ粒子を含んだアルカリ系スラリーにて、シリコン窒化膜２１が露出するまで研磨するプロセスを指す。
【０００６】
次に、リン酸ボイルなどの薬液処理によってシリコン窒化膜２１を完全に除去することで、シャロートレンチアイソレーション（ＳＴＩ）２４を形成する（図２(ｄ)）。
【特許文献１】特開平１１−３４０３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、９０ｎｍノードのＣＭＯＳデバイスの場合、ゲート配線を形成する前のＳＴＩ段差を０〜３０ｎｍにする必要があり、各工程のバジェットを計算すると、ＳＴＩ−ＣＭＰにおけるパターン依存性（＝チップ内のシリコン窒化膜の膜厚ばらつき、または、ＳＴＩ段差ばらつき）は２０ｎｍ以下に抑えなければならない。従来の技術で報告したＣＭＰ方法では、最大３０ｎｍ程度のパターン依存性が発生してしまうため、上記スペックを達成するために、例えば、パターンルール規制を新たに導入しなければならない。例えば、一辺５０ミクロンのエリア内のアクティブ領域の占有面積率が１０％以下は禁止、などといった規制である。しかしながら、設計の自由度も悪化するため、過度のパターンルール規制は現実的でない。
【０００８】
以上より、９０ｎｍノードでは、かろうじてパターン依存性スペックを達成できたとしても、次世代以降はスペックが厳しくなるため、必ず破綻する。
【０００９】
一方、ＳＴＩ−ＣＭＰにおけるパターン依存性（＝チップ内のＳＴＩ段差ばらつき）が最大３０ｎｍも発生してしまう理由として、以下の２点が挙げられる。
【００１０】
（１）ＨＤＰ−ＮＳＧ膜の平坦化性能は十分でなく、具体的には広いアクティブ領域上のＨＤＰ−ＮＳＧの段差緩和は不十分で、この領域のシリコン窒化膜が完全に露出するまで研磨を継続させると、他のパターンでは過剰研磨となり、パターン依存性が悪化する。
【００１１】
（２）また、研磨除去するＨＤＰ−ＮＳＧ膜のボリュームが多いため、研磨レートの面内不均一性により早くシリコン窒化膜が露出した箇所は、ウェハ全面でシリコン窒化膜が露出するまで長時間削られ、パターン依存性が悪化する。
【００１２】
上記（１）を解決するための方法として、さまざまな手法が提案されているが、平坦性、および、ウェハ面内のＨＤＰ−ＮＳＧ残膜ばらつきの両方を十分に満足する方法はほとんどない。ウェハ面内の残膜ばらつきを挙げたのは、ばらつきが大きいと、残膜が薄い箇所で過度のオーバー研磨が掛かるためである。
【００１３】
上記両方を満足する唯一の方法として、以下の方法が挙げられる。ＨＤＰ−ＮＳＧ膜を堆積した後、アクティブ領域のＨＤＰ−ＮＳＧ膜を、リソグラフィーおよびドライエッチングによって除去し、再び、ＨＤＰ−ＮＳＧ膜を堆積する。この方法により、ＨＤＰ−ＮＳＧ表面の平坦性、ＨＤＰ−ＮＳＧ残膜のウェハ面内ばらつきの抑制の両方を達成することができる。これは、特許文献１に明記されている方法である。
【００１４】
これに対し、本発明は、上記（２）を解決する方法を提供するものであり、本発明は、ＳＴＩ段差のパターン依存性を極めて小さくすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記（２）を解決する方法として、まず、平坦でかつ残膜ばらつきの少ないＨＤＰ−ＮＳＧ膜を、例えば面内均一性のよい条件でウェットエッチング、またはドライエッチング、またはＣＭＰを施し、ＨＤＰ−ＮＳＧ膜を薄膜化する。この後、表面が平坦でかつ薄膜のＨＤＰ−ＮＳＧ膜に、シリコン窒化膜をストッパーとするＣＭＰを施すことで、パターン依存性を極めて少なくすることができる。研磨レート選択比は２以上である必要があり、好ましくは１０以上、より好ましくは３０以上である。選択比を上げるためには、シリコン窒化膜に選択的に吸着する添加剤をスラリーに含有させる。なお、前記添加剤がない場合の選択比は２〜３となる。研磨粒子はセリア、またはシリカが挙げられる。一般にセリア粒子を用いると高い研磨レートが得られるが、研磨するＨＤＰ−ＮＳＧが薄いので、シリカ粒子でも問題ない。スクラッチの観点からは、シリカ粒子の方が好ましい。
【００１６】
本発明の半導体装置の製造方法は、基板にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜を貫通し前記基板に至るトレンチを形成する工程と、前記基板の全面にＣＶＤ法による酸化膜を堆積する工程と、前記酸化膜を平坦化する工程と、平坦化された前記酸化膜をエッチングし一定量の平坦な酸化膜を残存させる工程と、前記酸化膜の研磨レートが、前記シリコン窒化膜のレートより大きい条件で、前記シリコン窒化膜が露出するまで前記酸化膜を研磨する工程と、前記シリコン窒化膜を除去しＳＴＩを形成する工程とを含むものである。
【００１７】
上記構成において、酸化膜は、高密度プラズマＣＶＤ法により堆積される。
【００１８】
上記構成において、酸化膜を平坦化する工程は、前記酸化膜の表面に形成される凸部を、リソグラフィーおよびエッチングにより除去する工程と、高密度プラズマＣＶＤ法による酸化膜を堆積する工程からなる。
【００１９】
上記構成において、酸化膜を平坦化する工程は、前記酸化膜の表面に形成される凸部をリソグラフィーおよびドライエッチングにより開口してトレンチを形成し、その上に全面に酸化膜を堆積し、その際スパッタエッチング強度を強くして前記トレンチの両側の微小な突起を落とし、最終的に表面が平らな酸化膜とする工程である。
【００２０】
上記構成において、平坦化された前記酸化膜をエッチングする工程は、ウェットエッチング法、もしくはドライエッチング法、または研磨法である。
【００２１】
上記構成において、エッチングにより、トレンチ以外の領域の酸化膜の残存膜厚は１００ｎｍ以下である。
【００２２】
上記構成において、酸化膜の研磨レートは、シリコン窒化膜の研磨レートの１０倍以上である。
【００２３】
上記構成において、研磨スラリーには、シリコン窒化膜に選択的に吸着する添加剤と、セリアまたはシリカ粒子が含有されている。
【００２４】
上記構成において、平坦化された酸化膜をエッチングする工程は、ウェットエッチング法であり、前記工程と、シリコン窒化膜が露出するまで前記酸化膜を研磨し洗浄する工程とが、同一設備内で実施される。
【００２５】
上記構成において、平坦化された酸化膜をエッチングする工程は、前記酸化膜を所定の膜厚まで研磨する研磨法であり、前記工程と、シリコン窒化膜が露出するまで前記酸化膜を研磨する工程とが、同一設備内で実施される。
【００２６】
上記構成において、平坦化された酸化膜を所定の膜厚まで研磨する工程で用いられる研磨パッドは、スウェードまたは不織布などの軟質材料である。
【００２７】
上記構成において、平坦化された酸化膜を所定の膜厚まで研磨する工程で用いられる研磨条件は、荷重５ｐｓｉ以上、相対速度５０ｍ／ｍｉｎ以下である。
【発明の効果】
【００２８】
本発明の半導体装置の製造方法によれば、ＨＤＰ−ＮＳＧ膜表面を平らにした後、エッチングによりＨＤＰ−ＮＳＧ膜を薄膜化し、その後、シリコン窒化膜をストッパーとするＨＤＰ−ＮＳＧ膜の研磨を行うので、ＳＴＩ段差のパターン依存性を極めて小さくすることができる。
【００２９】
また、酸化膜を平坦化する工程として、酸化膜の表面に形成される凸部をリソグラフィーおよびドライエッチングにより開口してトレンチを形成し、その上に全面に酸化膜を堆積し、その際スパッタエッチング強度を強くして前記トレンチの両側の微小な突起を落とし、最終的に表面が平らな酸化膜とする工程とする場合、少ない堆積膜厚で平坦な酸化膜例えばＨＤＰ−ＮＳＧ膜の表面を得ることができ、結果として、ＨＤＰ−ＮＳＧ膜厚のウェハ面内ばらつきレンジが低減できる。また、その後のエッチングを少なくすることができるため、エッチングの面内ばらつきレンジも低減できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の一実施形態に係るＳＴＩの形成方法について図１（ａ）〜（ｇ）を参照しながら説明する。
【００３１】
半導体または絶縁のシリコン基板１０上に、図示していないが酸化膜（ＳｉＯ２）を例えば１０ｎｍ堆積し、続いてシリコン窒化膜（ＳｉＮ）１１を例えば９０ｎｍ堆積する（図１（ａ））。
【００３２】
次に、リソグラフィーおよびドライエッチング等にて、シリコン基板１０に例えば深さ３００ｎｍのトレンチ１２を形成し、その後、必要に応じて、トレンチ１２の側壁に酸化膜を堆積する。その後、ウェハ全面に、酸化膜として例えばＨＤＰ（高密度プラズマ）−ＣＶＤ法による酸化膜（ＨＤＰ−ＮＳＧ膜）１３を４００ｎｍ堆積する（図１（ｂ））。このとき、トレンチ１２領域と、それ以外の領域（アクティブ領域）との表面段差は約３００nm発生している。なお、ＨＤＰ−ＮＳＧ膜１３は、微細な領域への埋め込み性能が高いため、ＳＴＩ用の酸化膜として一般に用いられる。
【００３３】
次に、ＨＤＰ−ＮＳＧ膜１３の凸部を、リソグラフィーおよびドライエッチング等により開口し、トレンチ１４を形成する（図１（ｃ））。トレンチ１４の深さを、例えば３００ｎｍとすると、トレンチ１４の下面と、トレンチ１２上のＨＤＰ−ＮＳＧ膜上面の位置は同一となる。
【００３４】
次に、再びＨＤＰ−ＮＳＧ膜１６を全面に堆積する。堆積条件は、ＨＤＰ−ＮＳＧ膜１３と同じでもいいが、スパッタエッチング強度をより強くすることで、トレンチ１４の両側の微小な突起１５を短時間で落とし、最終的に表面が平らなＨＤＰ−ＮＳＧ膜となる（図１（ｄ））。この際、シリコン窒化膜１１上のＨＤＰ−ＮＳＧ膜厚は例えば４００ｎｍ、トレンチ１２におけるＨＤＰ−ＮＳＧ膜厚は例えば７００ｎｍとなる。
【００３５】
次に、ウェットエッチにて、ＨＤＰ−ＮＳＧ膜１６を例えば３００ｎｍエッチングする（図１（ｅ））。使用する薬液は、フッ酸、希フッ酸、バッファードフッ酸などが挙げられる。ウェットエッチングは、枚葉式でもバッチ式でも構わない。ウェットエッチング前のウェハ表面は平坦であるため、ウェットエッチング後もその形状が維持され、ＨＤＰ−ＮＳＧ膜１６が薄膜化される。
【００３６】
このウェットエッチングまでの過程において、各工程（第１のＨＤＰ−ＮＳＧ成膜１３、その後のドライエッチング、第２のＨＤＰ−ＮＳＧ成膜１６、ウェットエッチング）のウェハ面内ばらつきがいずれも±３％とすると、シリコン窒化膜１１上のＨＤＰ−ＮＳＧ膜厚は、１００±２０ｎｍとなる。各工程でのウェハ面内ばらつきが±５％であった場合、１００±３５ｎｍとなる。シリコン窒化膜１１が露出しないのであれば、ウェットエッチング量をさらに増やしても問題ない。
【００３７】
ウェットエッチングと同等の面内均一性を確保する手段として、ドライエッチングや、ＣＭＰ等が挙げられる。ＣＭＰの場合、研磨レートのウェハ面内均一性がよくなる条件として、スウェードや不織布などの軟質な研磨パッド、５ｐｓｉ以上の高荷重、５０ｍ／ｍｉｎ以下の低相対速度、などが挙げられる。平坦化性能は低下するが、反面、面内均一性は向上する。材料コストの観点からは、ウェットエッチングが好ましい。設備台数の観点からは、次工程（ＣＭＰ）の設備との一体化が可能なＣＭＰが好ましい。ＣＭＰ設備１台の中に、研磨に使用する定盤が４個存在するものもあり、特に問題はない。
【００３８】
もっとも、ＣＭＰ設備には、ＣＭＰ後のウェハ洗浄機構を内蔵するタイプが多いので、ウェットエッチングを、ＣＭＰ設備内の薬液ステーションで実施することは可能であり、その場合は設備を共用することができる。
【００３９】
次に、ＨＤＰ−ＮＳＧ膜１６の研磨レートが、シリコン窒化膜１１の研磨レートより大きい条件にて、シリコン窒化膜１１上に残存しているＨＤＰ−ＮＳＧ膜１６が完全に除去されるまでＣＭＰを行う（図１（ｆ））。研磨除去するＨＤＰ−ＮＳＧ膜１６が薄く、かつ平坦になっているため、ウェハ面内でいち早くシリコン窒化膜１１が露出する箇所（研磨レートが早い箇所や、ＨＤＰ−ＮＳＧ膜１６が薄い箇所）での過剰研磨を十分に抑制することができる。これにより、シリコン窒化膜１１の膜減りは、パターンサイズや、ウェハ面内位置に依存せず十分に抑えられ、また、トレンチ１２内のＨＤＰ−ＮＳＧ膜１６の上面の凹み（ディッシングと呼ばれる）も同様に、パターンサイズや、ウェハ面内位置に依存せず十分に抑えられる。具体的には、ＣＭＰによるシリコン窒化膜１１の膜減りは、ウェハ面内のいずれのパターンにおいても、２０ｎｍ以下に抑えることができる。
【００４０】
なお、ＨＤＰ−ＮＳＧ膜１６の研磨レートは、シリコン窒化膜１１の研磨レートより大きいと前述したが、シリコン窒化膜の膜減りをより低減するためには、レート選択比は１０以上ある方が好ましい。この場合、シリコン窒化膜１１の膜減りは、ウェハ面内のいずれのパターンにおいても、０〜１５ｎｍに抑えることができる。レート選択比が３０以上ある場合、シリコン窒化膜１１の膜減りは、ウェハ面内のいずれのパターンにおいても、０〜１０ｎｍに抑えることができる。
【００４１】
ここで用いられる研磨スラリーを説明する。選択比を上げるには、シリコン窒化膜１１に選択的に吸着する添加剤をスラリーに含有させる。ちなみに、添加剤がない場合の選択比は２〜３となる。研磨粒子はセリア、またはシリカが挙げられる。一般にセリア粒子を用いると高い研磨レートが得られるが、研磨するＨＤＰ−ＮＳＧ膜が薄いので、シリカ粒子でも問題ない。スクラッチの観点からは、むしろシリカ粒子の方が好ましい。従来の技術では、添加剤はＨＤＰ−ＮＳＧ膜にも吸着する性質が必要であったが、本発明ではその性質は不要であり、スラリー選択の幅、安定性などの向上に寄与する。
【００４２】
次に、シリコン窒化膜１１を、リン酸などの薬液を用いたウェットエッチングにより除去し、ＳＴＩ１７を形成する（図１（ｇ））。ウェハ面内のすべてのパターンにわたるＳＴＩ段差１８のばらつきは２０ｎｍ以下となり、レート選択比が１０以上の場合は１５ｎｍ以下、レート選択比が３０以上の場合は１０ｎｍ以下となる。
【産業上の利用可能性】
【００４３】
本発明にかかる半導体装置の製造方法は、ＳＴＩ段差のパターン依存性を極めて小さくすることができる等の効果を有し、半導体装置の製造方法等として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】従来例の半導体製造方法の各工程を示す断面図である。
【符号の説明】
【００４５】
１０  基板
１１  シリコン窒化膜
１２  トレンチ
１３  ＨＤＰ−ＮＳＧ膜
１４  トレンチ
１５  突起
１６  ＨＤＰ−ＮＳＧ膜
１７  ＳＴＩ
１８  ＳＴＩ段差
【図１】
2006156700.tif 000003
【図２】
2006156700.tif 000004