(57)【要約】      （修正有）【課題】ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌ）に代表される小振幅差動信号回路は、高速にシリアル転送することでバスを構成するディジタル信号の本数を減らす目的で、携帯電話やディジタルカメラなど大量の画像データを転送する場合などに使用されている。これらのシステムにおいては、小型軽量化のためＬＶＤＳの終端抵抗をレシーバ側のチップに内蔵することが要求されたり、パネル上の複数のレシーバを駆動したりすることも要求されており、終端抵抗値の大きなばらつきに対応できるようにする必要がある。【解決手段】差動出力信号の出力電圧を選択する選択回路を設けて出力段の電流源を制御することにより、終端抵抗値の大きなばらつきに対応できる小振幅差動信号回路を提供する。【選択図】図１
2006060320.tif 000002
【特許請求の範囲】
【請求項１】
差動出力信号の出力電圧を選択する選択回路と、
上記選択回路の出力を差動入力信号の少なくとも１つとする制御用の差動増幅器と、
上記差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅差動信号用駆動回路と
を具備し、
上記出力電圧を選択する上記選択回路は、シリアルデータ入力信号の変化に伴って常に変化し続ける２本の小振幅差動信号用駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅差動信号回路へのシリアルデータ入力信号に従って選択する回路であり、
上記制御用の差動増幅器は、ロウレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとし、ロウレベル側の参考電圧を差動入力信号の他の１つとした差動増幅器となされ、該差動増幅器の出力により制御される上記可変電流源を出力段の接地側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動回路。
【請求項２】
差動出力信号の出力電圧を選択する選択回路と、
上記選択回路の出力を差動入力信号の少なくとも１つとする制御用の差動増幅器と、
上記差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅差動信号用駆動回路と
を具備し、
出力電圧の選択する上記選択回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の小振幅差動信号用のドライバの差動出力ラインの中から、時時刻刻ハイレベルに該当する出力ラインを小振幅差動信号回路へのシリアルデータ入力信号に従って選択する回路であり、
上記制御用の差動増幅器は、ハイレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとし、ハイレベル側の参考電圧を差動入力信号の他の１つとした差動増幅器となされ、該差動増幅器の出力により制御される可変電流源を出力段の正電源側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動回路。
【請求項３】
出力電圧の前記選択回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の前記小振幅差動信号駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを該小振幅差動信号駆動回路へのシリアルデータ入力信号に従って選択するロウレベル側の選択回路と、時時刻刻ハイレベルに該当する出力ラインを小振幅差動信号駆動回路へのシリアルデータ入力信号に従って選択するハイレベル側の選択回路と、
制御用の前記差動増幅器は、ロウレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとしロウレベル側の参考電圧を差動入力信号の他の１つとしたロウレベル側の第１の差動増幅器と、ハイレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとしハイレベル側の参考電圧を差動入力信号の他の１つとしたハイレベル側の第２の差動増幅器とを具備し、
ロウレベル側の上記大の差動増幅器の出力により制御される前記可変電流源を出力段のＧＮＤ側の電流源の中に少なくとも１つ設け、かつ、ハイレベル側の上記第２の差動増幅器の出力により制御される前記可変電流源を出力段のＶＤＤ側の電流源の中に少なくとも１つ設けたことを特徴とする請求項１又は請求項２記載の差動信号駆動回路。
【請求項４】
出力電圧の前記選択回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の差動信号駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅差動信号駆動回路へのシリアルデータ入力信号に従って選択する回路と、
制御用の前記差動増幅器は、ロウレベルに該当する出力ラインの上記選択回路の出力を差動入力信号の１つとし、ロウレベル側の参考電圧を差動入力信号の他の１つとした差動増幅器とを有し、
上記差動増幅器の出力により制御される可変電流源を出力段のＧＮＤ側の電流源の中に複数個設けて、それらの電流源は選択回路により活性化／非活性化が選択可能となしたことを特徴とする請求項１記載の差動信号駆動回路。
【請求項５】
出力電圧の上記選択回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の小振幅差動信号駆動回路の差動出力ラインの中から、時時刻刻ハイレベルに該当する出力ラインを小振幅差動信号駆動回路へのシリアルデータ入力信号に従って選択する回路と、
制御用の前記差動増幅器は、ハイレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとし、ハイレベル側の参考電圧を差動入力信号の他の１つとした差動増幅器とを有し、
上記差動増幅器の出力により制御される可変電流源を出力段のＶＤＤ側の電流源の中に複数個設けて、それらの電流源は選択回路により活性化／非活性化が選択可能となしたことを特徴とする請求項２記載の差動信号駆動回路。
【請求項６】
出力電圧の前記選択回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の小振幅差動信号駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅差動信駆動回路へのシリアルデータ入力信号に従って選択するロウレベル側の選択回路と、
時時刻刻ハイレベルに該当する出力ラインを小振幅差動信号駆動回路へのシリアルデータ入力信号に従って選択するハイレベル側の選択回路と、
制御用の前記差動増幅器は、ロウレベルに該当する出力ラインの上記選択回路の出力を差動入力信号の１つとしロウレベル側の参考電圧を差動入力信号の他の１つとしたロウレベル側の第１の差動増幅器と、
ハイレベルに該当する出力ラインの上記選択回路の出力を差動入力信号の１つとしハイレベル側の参考電圧を差動入力信号の他の１つとしたハイレベル側の差動増幅器とを有し、
ロウレベル側の上記第１の差動増幅器の出力により制御される前記可変電流源を出力段のＧＮＤ側の電流源の中に少なくとも１つ設け、かつ、ハイレベル側の上記第２の差動増幅器の出力により制御される前記可変電流源を出力段のＶＤＤ側の電流源の中に複数個設けて、それらの電流源は上記選択回路により活性化／非活性化が選択可能となしたことを特徴とする請求項３記載の差動信号駆動回路。
【請求項７】
複数の差動出力ポートを有する小振幅差動信号用のドライバで、
その中の少なくとも１つのポートのドライバは、差動出力信号の出力電圧の選択回路と、上記選択回路出力を差動入力信号の少なくとも１つとする制御用の差動増幅器と、
上記差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた差動信号駆動回路であり、
他のポートのドライバは、出力電圧のモニター回路を有せず、前記ポートの制御用の差動増幅器の出力を流用して制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅差動信号駆動回路であることを特徴とする請求項１乃至請求項３のいずれか１項記載の差動信号駆動回路。
【請求項８】
選択回路により差動出力信号の出力電圧を選択し、該選択した出力を差動増幅器の差動入力信号の少なくとも１つとし、該差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅の差動信号用駆動方法であって、
上記出力電圧を選択する選択方法は、シリアルデータ入力信号の変化に伴って常に変化し続ける２本の小振幅の差動信号用駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅の差動信号用駆動回路へのシリアルデータ入力信号に従って選択する回路であり、制御用の上記差動増幅器は、ロウレベルに選択された出力ラインの出力を差動入力信号の１つとし、ロウレベル側の参考電圧を差動入力信号の他の１つとなされ、該差動増幅器の出力により制御される可変電流源を出力段の接地側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動方法。
【請求項９】
選択回路により差動出力信号の出力電圧を選択し、該選択した出力を差動増幅器の差動入力信号の少なくとも１つとし、該差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅の差動信号用駆動方法であって、
上記出力電圧を選択する選択方法は、シリアルデータ入力信号の変化に伴って常に変化し続ける２本の小振幅の差動信号用駆動回路の差動出力ラインの中から、時時刻刻ハイレベルに該当する出力ラインを小振幅の差動信号用駆動回路へのシリアルデータ入力信号に従って選択する回路であり、制御用の上記差動増幅器は、ハイレベルに選択された出力ラインの出力を差動入力信号の１つとし、ハイレベル側の参考電圧を差動入力信号の他の１つとなされ、該差動増幅器の出力により制御される可変電流源を出力段の正電源側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小振幅差動出力信号の出力電圧を選択して出力段の電流源を制御する差動信号駆動回路及び差動信号駆動方法に係わり、特に、終端抵抗をレシーバ側のチップに内蔵した場合に発生する終端抵抗値のバラツキが問題にならないようにすると共に複数のレシーバを駆動する場合の動作マージンを拡大する様に成した差動信号駆動回路及び差動信号駆動方法に関する。
【背景技術】
【０００２】
従来から、携帯電話やディジタルカメラなどにおいてイメージセンサで発生した画像データを他の信号処理チップに高速に転送する場合や、ノートブックパソコンやＰＤＡ（ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）などの薄型ディスプレイにおいて大量の画像データをディスプレイパネルに転送する場合などに、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌ）に代表される小振幅差動信号のインターフェイスが用いられている。バスを構成するディジタル信号の本数を減らすことで、システムの小型軽量化を実現したり、画質に影響する不要輻射（ＥＭＩ）の発生を大幅に低減出来たりするため、非常に重要な技術である。
【０００３】
以下、本発明の差動信号駆動回路及び差動信号駆動方法の出力振幅の制御方法に着目して、従来技術を大きく３つに分類して説明する。
【０００４】
図１６（Ａ）（Ｂ）に従来の小振幅差動信号駆動回路及び小振幅差動信号駆動方法の特許文献１に開示された技術の概要を示す。図１６（Ａ）に於いて、小振幅差動信号用の駆動回路（以下ドライバと記す）１においては、外付け抵抗（以下ＲＥＸＴと記す）に所定の電圧を印加することにより基準電流（以下ＩＲＥＦと記す）を発生して、カレントミラー回路等によりドライバ１の出力段の電流源に基準電流のＮ倍の電流を流す方式が採られている。ドライバ１の出力端子（以下ＤＯＵＴと記す）と反転出力端子（以下ＸＤＯＵＴと記す）の間には、例えば、終端電流（以下ＩＯＵＴと記す）＝Ｎ・ＩＲＥＦ＝３．５ｍＡの出力電流が流される。ドライバ１にはＣＭＯＳレベルのシリアルデータ（以下ＳＤと記す）を入力して、ＳＤがＨｉｇｈレベルの場合には、終端抵抗（以下ＲＴ１と記す）を通ってＤＯＵＴからＸＤＯＵＴへ電流が流れて、ＳＤがＬｏｗレベルの場合には、ＲＴ１を通ってＸＤＯＵＴからＤＯＵＴへ電流が流れる。小振幅差動信号のＲＴ１の値が１００Ωの場合には、ＤＯＵＴとＸＤＯＵＴの間には図１６（Ｂ）に示す様に３．５ｍＡ×１００Ω＝３５０ｍＶ、平均電圧１．２５Ｖの出力電圧が発生する。レシーバ３は差動アンプなどによりＤＯＵＴとＸＤＯＵＴ間の差動信号をＣＭＯＳレベルのＳＤに戻すように成されている。
【０００５】
図１７に上述の従来の小振幅差動信号用ドライバ１の具体的回路図を示す。基準電圧発生回路４は、バンドギャップレギュレータ回路（以下ＢＧＲと記す）等により定電圧（以下ＶＢＧＲと記す）を発生する。又、ＶＢＧＲを（Ｒ０１＋Ｒ０２）／Ｒ０１（Ｒ０１、０２は基準電圧発製回路内の電流源に接続された抵抗）倍したり、電源電圧を抵抗分割したりして、例えば電源電圧の半分のコモン電圧（以下ＶＣＯＭと記す）を発生する。
【０００６】
基準電流発生回路５は、外付け抵抗のＲＥＸＴとオペアンプで制御されるカレントミラー回路６を接続して例えば、基準電圧発生回路４から供給されるＶＢＧＲの電圧を印加して、基準電流のＩＲＥＦ＝ＶＢＧＲ／ＲＥＸＴを発生する。ＮＭＯＳトランジスタＭＮＣ１には基準電流と同じ値の電流を流し、ＮＭＯＳトランジスタＭＮＣ１とＮＭＯＳトランジスタＭＮＳ２は共通のゲート電圧（以下ＶＳＩＮＫと記す）を有するカレントミラー回路６を構成して、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１にはＮ・ＩＲＥＦの電流が流れる。ＮＭＯＳトランジスタＭＮＣ１とＮＭＯＳトランジスタＭＮＣ２は共通のゲート電圧ＶＳＩＮＫを有するカレントミラー回路６ａを構成して、ＮＭＯＳトランジスタＭＮＣ２にはトランジスタサイズを調節して基準電流よりも若干小さな（１−α）・ＩＲＥＦの電流が流れる。ＮＭＯＳトランジスタＭＮＣ２に流れた電流（１−α）・ＩＲＥＦはＰＭＯＳトランジスタＭＰＣ２によって折り返される。
【０００７】
ＰＭＯＳトランジスタＭＰＣ２とＰＭＯＳトランジスタＭＰＳ３は共通のゲート電圧（以下ＶＳＯＵＲＣＥと記す）を有するカレントミラー回路７を構成して、ＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ３にはＮＭＯＳトランジスタＭＮＳ１に流れる電流よりも若干小さなＮ・（１−α）・ＩＲＥＦの電流が流れる。ＶＤＤ側の電流源には、出力の電圧をＶＤＤ／２付近に制御するため、オペアンプ８の出力（以下ＶＣＯＮＴと記す）をゲート電圧とするもう１つの電流源用のＰＭＯＳトランジスタＭＰＳ５が設けられている。
【０００８】
ドライバ１の出力段は、ＧＮＤ側の電流源用のＮＭＯＳトランジスタＭＮＳ１とＶＤＤ側の２つの電流源用のＰＭＯＳトランジスタＭＰＳ３、ＭＰＳ５と出力電流の方向を決めるスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４によって構成されている。
プリバッファ９には、ＣＭＯＳレベルのＳＤを入力する、実際には、同期用のクロック信号（以下ＣＫとと記す）とドライバの活性化／非活性化の制御信号（以下ＯＥＮと記す）も入力する。プリバッフ９からはスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のＯＮ／ＯＦＦを制御する信号が出力されて、通常は、ＳＤがＨｉｇｈレベルの場合には、スイッチング素子ＳＷ１＝ＯＦＦ、ＳＷ２＝ＯＮ、ＳＷ３＝ＯＮ、ＳＷ４＝ＯＦＦで終端抵抗ＲＴ１を通ってＤＯＵＴからＸＤＯＵＴへ電流が流れて、ＳＤがＬｏｗレベルの場合には、スイッチング素子ＳＷ１＝ＯＮ、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＦＦ、ＳＷ４＝ＯＮで終端抵抗ＲＴ１を通ってＸＤＯＵＴからＤＯＵＴへ電流が流れる。
【０００９】
抵抗Ｒ１、Ｒ２は、ＤＯＵＴとＸＤＯＵＴの中間電圧（以下ＡＶＥと記す）を発生し、オペアンプ８は、ＤＯＵＴとＸＤＯＵＴのコモンレベルを所定のＡＶＥに制御するため、ＡＶＥとＶＣＯＭを比較して両者の電圧が一致するように、ＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ５のゲート電圧を制御する。
【００１０】
上述の構成の小振幅差動信号用ドライバ１によると、携帯電話などの携帯情報端末機器においては、コスト削減と小型軽量化をはかるため、また、高い周波数の信号を伝達するために、ＬＶＤＳのＲＴ１をレシーバ側のチップに内蔵することが要求され始めている。ＬＶＤＳのＲＴ１をレシーバ側のチップに内蔵すると、ＲＴ１（終端抵抗）のばらつきが大きくなるので、それに対応できるようにする必要がある。
【００１１】
上記の特許文献１に記載の技術によれば、出力段の電流源は基準電流をカレントミラーとしたものになっていて、出力電流は基準電流を発生するＲＥＸＴにより決まり、出力電流はＲＴ１の値に関係なく一定となり、出力電圧は出力電流×終端抵抗値となり。ＲＴ１をレシーバ３側に内蔵するとＲＴ１の値がばらつくという問題が発生し、ＲＴ１の値がばらついた場合にレシーバ３の入力振幅（ドライバの出力振幅）もばらついてしまう、更に、レシーバ３側では通常差動アンプで入力信号を受けるが、ＣＭＯＳの差動アンプの動作速度は入力振幅にも大きく依存し、入力振幅が小さくなると動作速度が遅くなる。このため高速に伝送することが出来なくなる課題を生じている。
【００１２】
図１８は従来の小振幅差動信号回路及び小振幅差動信号駆動方法の特許文献２に開示された技術の概要を示す。図１８に於いて、小振幅差動信号用のドライバ１においては、出力段の模倣回路１０で発生した下側の参照電圧（以下ＶＯＬＲと記す）と上側の参照電圧（以下ＶＯＨＲと記す）に一致するように出力段の動作電圧を制御することで、ドライバ１のＤＯＵＴとＸＤＯＵＴの間に所定の出力電圧、例えば３５０ｍＶを発生させる。或いは、模倣回路１０で発生したＧＮＤ側の電流源のＶＳＩＮＫとＶＤＤ側の電流源のＶＳＯＵＲＣＥをドライバ１の出力段の電流源に供給することで、ドライバ１のＤＯＵＴとＸＤＯＵＴの間に所定の出力電圧、例えば３５０ｍＶを発生する。
【００１３】
図１９に上述の従来の小振幅差動信号用ドライバ１の具体的回路図を示す。基準電流基準電圧発生回路４，５は、ＢＧＲ回路と外付け抵抗、カレントミラー回路、オペアンプ等により構成され、ＩＲＥＦを発生する。又、ＶＢＧＲを（Ｒ０１＋Ｒ０２）／Ｒ０１倍したり、電源電圧を抵抗分割したりして、例えば電源電圧の半分のＶＣＯＭを発生するドライバ１の出力段は、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１とＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ３と出力電流の方向を決めるスイッチのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４によって構成されている。
【００１４】
プリバッファ９には、ＣＭＯＳレベルのＳＤを入力し、実際には、同期用のＣＫとドライバの活性化／非活性化のＯＥＮも入力される。プリバッファ９からはスィツチを構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のＯＮ／ＯＦＦを制御する信号が出力されて、通常は、ＳＤがＨｉｇｈレベルの場合には、ＭＮ１＝ＯＦＦ、ＭＮ２＝ＯＮ、ＭＰ３＝ＯＮ、ＭＰ４＝ＯＦＦでＲＴ１を通ってＤＯＵＴからＸＤＯＵＴへ電流が流れて、ＳＤがＬｏｗレベルの場合には、ＭＮ１＝ＯＮ、ＭＮ２＝ＯＦＦ、ＭＰ３＝ＯＦＦ、ＭＰ４＝ＯＮでＲＴ１を通ってＸＤＯＵＴからＤＯＵＴへ電流が流れる。
【００１５】
Ｌｏｗ出力用のＮＭＯＳトランジスタＭＮ１とＭＮ２の共通のソース端子から制御用のＶＣＯＭＬが出力される。Ｈｉｇｈ出力用のＰＭＯＳトランジスタＭＰ３とＭＰ４の共通のソース端子から制御用のコモン信号ＶＣＯＭＨが出力される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のＯＮ抵抗がＲＴ１と比較して充分に小さければ、ＶＣＯＭＬの電圧は出力振幅のＬｏｗレベル側の電圧にほぼ等しく、ＶＣＯＭＨの電圧は出力振幅のＨｉｇｈレベル側の電圧にほぼ等しいことになる。
【００１６】
模倣回路１０は出力段の例えば１／ＮのサイズのトランジスタとＲＴ１のＮ／２倍の値の抵抗素子で構成され、出力電流の１／Ｎの電流が流れる。ＮＭＯＳトランジスタＭＮＳ０はＮＭＯＳトランジスタＭＮＳ１のダミーであり、ＮＭＯＳトランジスタＭＮＤ２はＮＭＯＳトランジスタＭＮ２のダミーである。同様にＰＭＯＳトランジスタＭＰＤ３はＰＭＯＳトランジスタＭＰ３のダミーであり。ＰＭＯＳトランジスタＭＰＳ０はＰＭＯＳトランジスタＭＰＳ３のダミーである。抵抗ＲＤ１とＲＤ２はＲＴ１のダミーで、ＲＤ１＝ＲＤ２＝Ｎ・ＲＴ１／２と成されている。
【００１７】
ＰＭＯＳトランジスタＭＰＣ１には基準電流ＩＲＥＦを流し、ＰＭＯＳトランジスタＭＰＣ１とＰＭＯＳトランジスタＭＰＳ０はカレントミラー回路１１を構成しておりＰＭＯＳトランジスタＭＰＳ０にはＩＲＥＦの電流が流れる。抵抗ＲＤ１とＲＤ２は、模倣回路１０の中間電圧（以下ＤＡＶＥと記す）を発生する。オペアンプ１２はＤＡＶＥとＶＣＯＭを比較して両者の電圧が一致するように、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ０のゲート電圧を制御する。ＮＭＯＳトランジスタＭＮＳ０とＮＭＯＳトランジスタＭＮＤ２の接続点からは下側の参照電圧（以下ＶＯＬＲと記す）が出力される。ＰＭＯＳトランジスタＭＰＳ０とＰＭＯＳトランジスタＭＰＤ３の接続点からは上側の参照電圧（以下ＶＯＨＲと記す）が出力される。ＶＯＬＲの電圧は出力振幅規格のＬｏｗレベル側の電圧にほぼ等しく、ＶＯＨＲの電圧は出力振幅規格のＨｉｇｈレベル側の電圧にほぼ等しくなるように成される。
【００１８】
オペアンプ１３はＶＯＬＲとＶＣＯＭＬを比較して両者の電圧が一致するように、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１のゲート電圧ＶＳＩＮＫを制御する。オペアンプ８はＶＯＨＲとＶＣＯＭＨを比較して両者の電圧が一致するように、ＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ３のゲート電圧ＶＳＯＵＲＣＥを制御する。ＲＴ１の値が所定の値ならばＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１及びＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ３にはＮ・ＩＲＥＦの電流が流れる。
【００１９】
特許文献１に開示の技術に於いては、出力電流が一定になるように制御していたため出力振幅がばらついてしまうという課題題があるが、上述の特許文献２に開示の技術によれば、参照電圧と制御用のコモン信号をオペアンプで比較して制御しているので、ＲＴ１の値は必ずしも一定の値である必要はなく、スイッチのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のＯＮ抵抗がＲＴ１と比較して充分に小さい条件において、ＲＴ１の値が多少ばらついても出力振幅が一定の電圧になるように制御される。然し、終端抵抗ＲＴ１のばらつきの他にスイッチ手段のＭＯＳトランジスタのプロセス時のばらつきも考慮して設計しないといけないため、スイッチ手段のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のトランジスタサイズを大きくしてＯＮ抵抗を小さくすることになる。又、携帯電話などの携帯機器の用途においては低消費電力化のためのサブＬＶＤＳ回路の様に閾値Ｖｔｈの２倍ぐらいの低い電源電圧で動作することが要求される。スイッチ手段のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のＯＮ抵抗を低い電源電圧で無視できるほど小さくしようとすると非常に大きなサイズのトランジスタが必要になる。この様に非常に大きなトランジスタを用いた場合には、プロセスがばらついてＭＯＳトランジスタの駆動能力が大きくなった場合に反射が発生しやすくなるという課題が生ずる。
【００２０】
図２０に従来の小振幅差動信号駆動回路及び小振幅差動信号駆動方法の特許文献３に開示された技術の概要を示す。図２０に於いて、ドライバ回路１側には、ドライバ１ａ、ドライバ１ｂ‥‥ドライバ１ｎが設けられている。レシーバ回路３側にはレシーバ３ａ、レシーバ３ｂ、‥‥、レシーバ３ｎが設けられている。各ドライバ１ａ、１ｂ、‥‥、１ｎの伝送線路２の差動出力の間には終端抵抗ＲＴ０、ＲＴ１、‥‥、ＲＴｎが設けられている。
【００２１】
ドライバ１ａの出力にはレシーバ回路３が接続しておらず、ドライバ１ａのＳＤ１〜ＳＤｎの入力端子はＨｉｇｈに固定されて、ドライバ１ａ全体が模倣回路１０として動作している。ドライバ１ａのＤＯＵＴ０には出力振幅がＨｉｇｈ側の電圧ＶＯＨが出力され、他方のＸＤＯＵＴ０には出力振幅がＬｏｗ側の電圧ＶＯＬが出力されている。ドライバ１ａからは、ＧＮＤ側の電流源のＶＳＩＮＫとＶＤＤ側の電流源のＶＳＯＵＲＣＥが出力されて、他のドライバ１ｂ、ドライバ１ｃ、‥‥、ドライバ１ｎのＧＮＤ側の電流源とＶＤＤ側の電流源の制御に用いられている。  
【００２２】
図２１に上述の従来の小振幅差動信号用ドライバ１の具体的回路図を示す。図２１に示した回路図は、ドライバ１ａに相当する。図１９に示した従来の小振幅差動信号用ドライバ１と異なる点は、ＳＤがＨｉｇｈレベルに固定されて、ＭＮ１＝ＯＦＦ、ＭＮ２＝ＯＮ、ＭＰ３＝ＯＮ、ＭＰ４＝ＯＦＦでＲＴ１を通ってＤＯＵＴからＸＤＯＵＴへ電流が流れて、常にドライバ１ａのＤＯＵＴ０には出力振幅のＨｉｇｈ側の電圧ＶＯＨが出力され、反転出力端子ＸＤＯＵＴ０には出力振幅のＬｏｗ側の電圧ＶＯＬが出力されている。又、模倣回路１０において、ＮＭＯＳトランジスタＭＮＤ２と抵抗ＲＤ１の接続点からはＶＯＬＤが出力され、ＰＭＯＳトランジスタＭＰＤ３と抵抗ＲＤ２の接続点からはＶＯＨＤが出力される。
【００２３】
オペアンプ１３はＶＯＬＤとＸＤＯＵＴ０に出力されたＬｏｗ側の電圧ＶＯＬを比較して両者の電圧が一致するように、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１のゲート電圧ＶＳＩＮＫを制御し、オペアンプ８は上ＶＯＨＤとＤＯＵＴ０に出力されたＨｉｇｈ側の電圧ＶＯＨを比較して両者の電圧が一致するように、ＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ３のゲート電圧ＶＳＯＵＲＣＥを制御している。
【００２４】
図２２に図２０で説明したドライバ回路１のドライバ１ａ以外の、ドライバ１ｂ、‥‥、ドライバ１ｎの具体的回路図を示す。図２２に於いて、ドライバ１ｂ、‥‥、ドライバ１ｎは、図２０に示したドライバ１ａからＧＮＤ側の電流源のＶＳＩＮＫとＶＤＤ側の電流源のＶＳＯＵＲＣＥを受け取って、各々、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１、ＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ６を制御している。ＰＭＯＳトランジスタＭＰＳ６のサイズを図２２中のＰＭＯＳトランジスタＭＰ３のサイズよりも若干小さく設計し、ＶＤＤ側の電流源には、出力の電圧をＶＤＤ／２付近に制御するため、オペアンプ８の出力ＶＣＯＮＴをゲート電圧とするもう１つの電流源のＰＭＯＳトランジスタＭＰＳ５が設けられている。
【００２５】
特許文献２においては終端抵抗ＲＴ１にスイッチング用のトランジスタのＯＮ抵抗も含めたものに対して制御を行っているが、上述の特許文献３の構成によれば、参照電圧と実際の小振幅差動信号の出力電圧そのものをオペアンプで比較して制御しているので、小振幅差動信号の終端抵抗ＲＴ１がばらついてもその両端の電圧が所定の電圧になるように制御することが可能であり、レシーバ回路３側に終端抵抗を内蔵する場合に適した方法となる、然し、電流源の制御信号を発生するために出力ポートを１個余分に必要とするので、小振幅差動信号の出力ポートが沢山ある場合には良いが、出力ポート数が数個のシステムに、この方式を適用するのは非常にもったいないことになる課題を有していた。
【００２６】
図２３に従来の小振幅差動信号駆動回路及び小振幅差動信号駆動方法の特許文献４に開示された技術の概要を示す。図２３に於いてはＣＭＯＳ−ＬＳＩ間の信号伝送を差動信号により行なう電流駆動方式で行なうシステムにおいて、出力される差動電流信号電流変動量をすくなくし、伝送される信号の振幅を一定化させるために、差動出力の非反転出力Ｄ（アナログ信号）で制御される電流源トランジスタと反転出力／Ｄ（アナログ信号）で制御される電流源トランジスタを並列に接続して、アナログ的に直接加算して、差動出力のハイレベルが上昇し過ぎないように制御した半導体集積回路が開示されている。
【００２７】
図２３に上述の従来の小振幅差動信号用ドライバ１の具体的回路図を示す。図２３に於いて、上述の従来例との対応部分には同一符号を付して重複説明を省略するが一対の出力端子より外部へ差動電流で信号を出力する出力回路を備えた半導体集積回路であって、出力回路は、各々ドレインが一対の出力端子に接続されるとともに互いのソースが共通接続された一対の差動トランジスタＱ１，Ｑ２と、互いのソースとドレインがそれぞれ共通接続され、差動トランジスタＱ１、Ｑ２の共通ソースに共通ドレインが接続された一対の並列形態の定電流トランジスタＱ３，Ｑ４とを含み、一対の差動トランジスタＱ１，Ｑ２のドレイン電圧がそれぞれ一対の定電流トランジスタＱ３、Ｑ４の制御端子にフィードバックされている半導体集積回路が開示されている。尚，Ｑ５はスィッチング用のＭＯＳＦＥＴである。
【００２８】
図２３に示したドライバ回路では基準信号を用いていない制御方式なので、いくらばらつきを小さくすると言っても、ＭＯＳＦＥＴのばらつきや終端抵抗ＲＴ１のばらつきである程度特性がばらついてしまうことは明らかある。特に、低い電源電圧においては、ハイレベルが上昇し過ぎないように制御しているが、振幅を制御するということを厳密には行っていないので、振幅が非常に小さくなってしまう課題を有する。又、増幅器を介してフィードバックする場合には、図２３によれば、差動出力の非反転出力Ｄと反転出力／Ｄが正負の入力端子に入力する差動入力差動出力型の増幅器を設けて、差動入力差動出力型の増幅器の非反転出力で制御される電流源トランジスタと差動入力差動出力型の増幅器の反転出力で制御される電流源トランジスタを並列に接続している。フィードバック用の増幅器を現実的な消費電流で設計した場合、差動出力の非反転出力Ｄと反転出力／Ｄが変化してからフィードバック用の増幅器の出力が変化するまで遅れがあるため、数十ＭＨｚから数百ＭＨｚの高い周波数の信号を伝送しようとすると、差動出力が変化するときに出力電圧が変動して安定するまでに時間がかかるので、目的の動作を行なうことが困難である。
【００２９】
以上に説明したように、従来の特許文献１に記載の小振幅差動信号駆動回路においては、小振幅差動信号の終端抵抗ＲＴ１をレシーバ３側に内蔵した場合に終端抵抗ＲＴ１のばらつきにより出力振幅が小さくなってレシーバ３側の差動アンプの動作速度が遅くなってしまう問題があり、従来の特許文献２に開示の小振幅差動信号駆動回路においては、低い電源電圧で出力振幅が一定になるようにするためにはスイッチ用のＭＯＳトランジスタのサイズが非常に大きくなってしまうという問題があり、従来の特許文献３に記載の小振幅差動信号駆動回路においては、電流源の制御信号を発生するために出力ポートを１個余分に必要とするという問題があり、特許文献４に記載の小振幅差動信号駆動回路においては、ＭＯＳＦＥＴのばらつきや終端抵抗ＲＴ１ばらつきである程度特性がばらついてしまう問題が生ずる。
【特許文献１】特開平９−２１４３１４号公報
【特許文献２】特開２０００−４１０７２号公報
【特許文献３】特開２０００−１３４０８２号公報
【特許文献４】特開平４−２６０２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明は上述の課題を解決するために成されたもので、発明が解決しようとする課題
は小振幅差動信号の終端抵抗をレシーバ側に内蔵しても終端抵抗のばらつきにより出力振幅が小さくなることがなく、低い電源電圧で動作させても電流方向切替えスイッチ用のＭＯＳトランジスタのサイズを大きくする必要がなく、電流源の制御信号を発生するために出力ポートを１個余分に必要とせず、ＭＯＳＦＥＴのばらつきや終端抵抗ＲＴ１ばらつきで特性がばらつかない差動信号駆動回路及び差動信号駆動方法を提供しようとするものである。
【課題を解決するための手段】
【００３１】
第１の本発明は、差動出力信号の出力電圧を選択する選択回路と、選択回路の出力を差動入力信号の少なくとも１つとする制御用の差動増幅器と、この差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅の差動信号用駆動回路とを具備し、出力電圧を選択する選択回路は、シリアルデータ入力信号の変化に伴って常に変化し続ける２本の小振幅の差動信号用駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅の差動信号用駆動回路へのシリアルデータ入力信号に従って選択する回路であり、制御用の差動増幅器は、ロウレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとし、ロウレベル側の参考電圧を差動入力信号の他の１つととなされ、該差動増幅器の出力により制御される可変電流源を出力段の接地側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動回路としたものである。
【００３２】
第２の本発明は、差動出力信号の出力電圧を選択する選択回路と、選択回路の出力を差動入力信号の少なくとも１つとする制御用の差動増幅器と、差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅の差動信号用駆動回路とを具備し、出力電圧の選択する選択回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の小振幅の差動信号用のドライバの差動出力ラインの中から、時時刻刻ハイレベルに該当する出力ラインを小振幅の差動信号用駆動回路へのシリアルデータ入力信号に従って選択する回路であり、制御用の差動増幅器は、ハイレベルに該当する出力ラインの選択回路の出力を差動入力信号の１つとし、ハイレベル側の参考電圧を差動入力信号の他の１つとなされ、該差動増幅器の出力により制御される可変電流源を出力段の正電源側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動回路としたものである。
【００３３】
第３の本発明は、選択回路により差動出力信号の出力電圧を選択し、この選択した出力を差動増幅器の差動入力信号の少なくとも１つとし、この差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅の差動信号用駆動方法であって、出力電圧を選択する選択方法は、シリアルデータ入力信号の変化に伴って常に変化し続ける２本の小振幅の差動信号用駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅の差動信号用駆動回路へのシリアルデータ入力信号に従って選択する回路であり、制御用の差動増幅器は、ロウレベルに選択された出力ラインの出力を差動入力信号の１つとし、ロウレベル側の参考電圧を差動入力信号の他の１つとなされ、差動増幅器の出力により制御される可変電流源を出力段の接地側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動方法としたものである。
【００３４】
第４の本発明は、選択回路により差動出力信号の出力電圧を選択し、この選択した出力を差動増幅器の差動入力信号の少なくとも１つとし、この差動増幅器の出力により制御される可変電流源を出力段の電流源の中に少なくとも１つ設けた小振幅の差動信号用駆動方法であって、出力電圧を選択する選択方法は、シリアルデータ入力信号の変化に伴って常に変化し続ける２本の小振幅の差動信号用駆動回路の差動出力ラインの中から、時時刻刻ハイレベルに該当する出力ラインを小振幅の差動信号用駆動回路へのシリアルデータ入力信号に従って選択する回路であり、制御用の差動増幅器は、ハイレベルに選択された出力ラインの出力を差動入力信号の１つとし、ハイレベル側の参考電圧を差動入力信号の他の１つとなされ、差動増幅器の出力により制御される可変電流源を出力段の正電源側の電流源の中に少なくとも１つ設けたことを特徴とする差動信号駆動方法としたものである。
【発明の効果】
【００３５】
第１乃至第４の本発明の差動信号駆動回路及び差動信号駆動方法によれば、出力電圧を選択する選択回路を設けて、差動出力信号自体に非常に近い信号を取り出し参照電圧との比較制御を行うことで、小振幅差動信号の終端抵抗のＲＴ１をレシーバ側に内蔵しても終端抵抗ＲＴ１のばらつきにより出力振幅が小さくなることがなく、低い電源電圧で動作させても電流方向切替えスイッチ用のＭＯＳトランジスタのサイズを大きくする必要もなく、電流源の制御信号を発生するために出力ポートを１個余分に必要としない。又、複数のレシーバを駆動する場合や様々な終端方法が混在した場合にも充分な動作マージンを得ることが出来る。又、限界に近い高ビットレートで動作させても出力振幅が小さくなることがない、即ち、低い電源電圧においてハイレベルが上昇し過ぎないように制御するだけでなく、振幅の制御を厳密には行っているので、振幅が非常に小さくなってしまうことがない小振幅の差動信号用駆動回路が実現出来る。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の小振幅の差動信号駆動回路及び作動信号駆動方法を図１から図１５によって説明する。図１は本発明の１形態例を示す小振幅の差動信号駆動回路の回路図（I）、図２は本発明の小振幅の差動信号駆動回路に用いられる出力電圧選択回路の原理図及び波形図並びに論理表、図３は本発明の小振幅の差動信号駆動回路に用いる出力電圧選択回路の１形態例を示す回路図及び論理表、図４は本発明の他の１形態例を示す小振幅の差動信号駆動回路図（II）、図５は本発明の小振幅の差動信号駆動回路に用いられる出力電圧選択回路の原理図及び波形図並びに論理表、図６は本発明の小振幅の差動信号駆動回路に用いる出力電圧選択回路の１形態例を示す回路図及び論理表、図７は本発明の小振幅の差動信号駆動回路の更に他の形態例を示す回路図（III）、図８は本発明の小振幅の差動信号駆動回路の更に他の１形態例を示す回路図（IV）、図９は本発明の小振幅の差動信号駆動回路の応用例を示す回路図（I）、図１０は本発明の小振幅の差動信号駆動回路の更に他の形態例を示す回路図（V）、図１１は図１０に用いる選択回路の回路図、図１２は本発明の小振幅の差動信号駆動回路の応用例を示す回路図（II）、図１３は本発明の小振幅の差動信号駆動回路に用いる出力電圧選択回路の更に他の形態例を示す回路図（VI）、図１４は本発明の小振幅の差動信号駆動回路の応用例を示す回路図（III）、図１５は本発明の小振幅の差動信号駆動回路に用いる出力電圧波形図である。尚、以下、従来の図１６乃至図２３との対応部分には同一符号を付して説明をする。
【００３７】
図１に本発明の小振幅の差動信号用駆動回路１形態例を示す。図１に於いて、基準電圧発生回路４は、例えば、電源電圧を抵抗分割したりして電源電圧の半分のコモン電圧ＶＣＯＭを発生する。又、ＶＣＯＭをさらに抵抗分割して、下側の参照電圧ＶＲＥＦＬを発生する。ＶＣＯＭと下側の参照電圧ＶＲＥＦＬを基準として制御を行う。（ＢＧＲ回路を用いると精度の高い基準電圧を発生出来るが、電源電圧として３×ＶＦ程度の電圧が必要になるので低電圧化には向かない。）この基準電圧発生回路４の出力からのＶＣＯＭはオペアンプ８の反転入力端子に供給され、ＶＲＥＦＬ出力はオペアンプ１３の反転入力端子に供給される。
【００３８】
オペアンプ８の非反転入力端子にはＤＯＵＴとＸＤＯＵＴの中間電圧ＡＶＥが供給され、オペアンプ１３の非反転入力端子には出力電圧選択回路１５からの差動出力信号のＬｏｗ側の電圧ＶＭＯＮＬを入力する。オペアンプ８の出力からの制御電圧ＶＳＯＵＲＣＥでＶＤＤ側の可変電流源のＩＳ３を制御し、オペアンプ１３の出力からの制御電圧ＶＳＩＮＫでＧＮＤ側の可変電流源のＩＳ１を制御する。
【００３９】
ドライバの出力段は、ＧＮＤ側の電流源のＩＳ１、‥‥、ＩＳ２とＶＤＤ側の電流源のＩＳ３、‥‥、ＩＳ４と出力電流の方向を決めるスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４によって構成されている。ＩＳ１とＩＳ３は出力振幅を所定の電圧に制御するための可変電流源で、ＩＳ２とＩＳ４はスタートアップ用の電流能力の小さな電流源であり、ＩＳ３及びＩＳ４の一端は夫々ＶＤＤに接続され、他端は夫々ＳＷ３、ＳＷ４に接続され、ＳＷ３の他端はＤＯＵＴ及び分割抵抗Ｒ２の一端並びにＳＷ１の一端に接続されている。ＳＷ４の他端はＸＤＯＵＴ及び抵抗Ｒ２と直列接続された抵抗Ｒ１の他端並びにＳＷ２の一端に接続されている。ＳＷ１及びＳＷ２の他端は夫々ＩＳ１、ＩＳ２の一端に接続され、ＩＳ１、ＩＳ２の他端は接地電位ＧＮＤに夫々接続されている。ＳＷ１とＳＷ２の他端は互いに接続され、ＳＷ３とＳＷ４の他端は互いに接続されている。抵抗Ｒ２とＲ１の接続中点から取り出された中間電圧ＡＶＥはオペアンプ８の非反転入力端子に供給され、ＤＯＵＴ及びＸＤＯＵＴの出力電圧が出力電圧選択回路１５の入力端に供給される。
【００４０】
プリバッファ９には、ＣＭＯＳレベルのシリアルデータＳＤを入力し、実際には、同期用のクロック信号ＣＫとドライバの活性化／非活性化の制御信号ＯＥＮも入力される。プリバッファ９からはＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のＯＮ／ＯＦＦを制御する信号が出力されて、通常は、ＳＤがＨｉｇｈレベルの場合には、ＳＷ１＝ＯＦＦ、ＳＷ２＝ＯＮ、ＳＷ３＝ＯＮ、ＳＷ４＝ＯＦＦで終端抵抗ＲＴ１を通ってＤＯＵＴからＸＤＯＵＴへ電流が流れて、ＳＤがＬｏｗレベルの場合には、スイッチング素子ＳＷ１＝ＯＮ、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＦＦ、ＳＷ４＝ＯＮで終端抵抗ＲＴ１を通ってＸＤＯＵＴからＤＯＵＴへ電流が流れる。又、プリバッファ９からは出力電圧選択回路１５にもＳＤあるいはＳＤから生成された後述するＳＷ１１、ＳＷ１２のＯＮ／ＯＦＦを制御する信号が供給される。
【００４１】
出力電圧選択回路１５は、シリアルデータ信号ＳＤの変化に伴って常に変化し続ける２本の小振幅差動信号駆動回路の差動出力ラインの中から、時時刻刻ロウレベルに該当する出力ラインを小振幅差動信号駆動回路へのシリアルデータ入力信号ＳＤに従って選択する回路であり、差動出力信号のＬｏｗ側の電圧ＶＭＯＮＬを出力する。オペアンプ１３は、出力電圧選択回路１５の出力電圧ＶＭＯＮＬと参照電圧ＶＲＥＦＬを比較して両者の電圧が一致するように、オペアンプ１３の出力からの制御電圧ＶＳＩＮＫでＧＮＤ側の可変電流源のＩＳ１を制御する。
【００４２】
抵抗Ｒ１とＲ２は、ＤＯＵＴとＸＤＯＵＴの中間電圧ＡＶＥを発生し、オペアンプ８は、ＤＯＵＴとＸＤＯＵＴのコモンレベルを所定の中間電圧に制御するため、中間電圧ＡＶＥとコモン電圧ＶＣＯＭを比較して両者の電圧が一致するように、制御電圧ＶＳＯＵＲＣＥでＶＤＤ側の可変電流源のＩＳ３を制御する。
【００４３】
図２（Ａ）（Ｂ）（Ｃ）に本発明の出力電圧選択回路１５の第１の形態例を示す。出力電圧選択回路１５は、図２（Ａ）に示す様に少なくとも、小振幅差動信号駆動回路（ドライバ）１の出力信号ＤＯＵＴとＬｏｗ側の出力電圧ＶＭＯＮＬの間に設けられたスイッチ素子ＳＷ１１と、ドライバ１の反転出力信号ＸＤＯＵＴとＬｏｗ側の出力電圧ＶＭＯＮＬの間に設けられたスイッチ素子ＳＷ１２から構成されている。図２（Ｃ）の論理表と図２（Ｂ）波形図に示したように、スイッチ素子ＳＷ１１とＳＷ１２は、小振幅差動信号用のドライバ１のシリアルデータ入力信号ＳＤにより制御されて、シリアルデータ信号ＳＤの変化に伴って常に変化し続ける２本の小振幅差動信号用のドライバの差動出力ラインＤＯＵＴ、ＸＤＯＵＴの中から、時時刻刻ロウレベルに該当する出力ラインを選択してＬｏｗ側の出力電圧ＶＭＯＮＬを出力する。
【００４４】
図３（Ａ）（Ｂ）に本発明の出力電圧選択回路の具体的な回路構成を示す。図３（Ａ）に示す様に出力電圧選択回路１５は、少なくとも、小振幅差動信号用のドライバ１の出力信号ＤＯＵＴとＬｏｗ側の出力電圧ＶＭＯＮＬの間に設けられたスイッチ素子を構成するＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１と、小振幅差動信号用のドライバ１の反転出力信号ＸＤＯＵＴとＬｏｗ側の出力電圧ＶＭＯＮＬの間に設けられたスイッチ素子を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２から構成されている。ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１並びにＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２は互いに並列接続され各々のゲートにＳＤから生成されたスイッチ素子のＯＮ／ＯＦＦを制御する信号が供給されている。
【００４５】
スイッチ素子ＳＷ１１、ＸＳＷ１１、ＳＷ１２，ＸＳＷ１２を構成するＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１２は、小振幅差動信号用のドライバ１のシリアルデータ入力信号ＳＤにより制御されて、シリアルデータ信号ＳＤの変化に伴って常に変化し続ける２本の小振幅差動信号用のドライバ１の差動出力ラインＤＯＵＴ、ＸＤＯＵＴの中から、時時刻刻ロウレベルに該当する出力ラインを選択してＬｏｗ側の出力電圧ＶＭＯＮＬとして図３（Ｂ）の論理表の様に出力する。入力側のディジタル信号を用いて出力ラインを選択してロウレベルを抽出する方式なので、数十ＭＨｚから数百ＭＨｚの信号を伝送する場合に対応可能で、さらに、スイッチ素子のＯＮ／ＯＦＦを制御する信号のタイミングの合わせ込みを行うことで１ＧＨｚを超える信号を伝送する場合にも対応可能である。また、アナログ回路の様なＤＣ的な消費電力を必要としない。
【００４６】
差動出力ラインＤＯＵＴ、ＸＤＯＵＴとスイッチの間に設けられた抵抗Ｒ１１とＲ１２は、静電破壊保護のためとロウパスフィルタ用の抵抗として設けられたものであり、スイッチとＬｏｗ側の出力電圧ＶＭＯＮＬの間に設けられたπ型構成の抵抗Ｒ１３とコンデンサＣ１１、Ｃ１２は、抵抗Ｒ１１とＲ１２を含めてロウパスフィルタ（ＬＰＦ）を構成し滑らかな波形にしてＶＭＯＮＬを出力する。
【００４７】
図４に本発明の小振幅の差動信号用駆動回路他の第２の形態例を示す。図４に於いて、図１に示した第１の形態例と異なる点は、電源電圧ＶＤＤとＧＮＤに対して制御方法を上下反転した形で行っている点である。基準電圧発生回路４からは上側の参照電圧ＶＲＥＦＨを発生し、コモン電圧ＶＣＯＭと上側の参照電圧ＶＲＥＦＨを基準として制御を行う。出力電圧選択回路１５は差動出力信号のＨｉｇｈ側の電圧ＶＭＯＮＨを出力する。
【００４８】
オペアンプ１３は、ＤＯＵＴとＸＤＯＵＴのコモンレベルを所定の中間電圧に制御するため、中間電圧ＡＶＥとコモン電圧ＶＣＯＭを比較して両者の電圧が一致するように、制御電圧ＶＳＩＮＫでＧＮＤ側の可変電流源のＩＳ１を制御し、オペアンプ８は、出力選択回路１５の出力電圧ＶＭＯＮＨと参照電圧ＶＲＥＦＨを比較して両者の電圧が一致するように、制御電圧ＶＳＯＵＲＣＥでＶＤＤ側の可変電流源のＩＳ３を制御する点が図１と異なり他は同一構成なので重複説明は省略する。
【００４９】
図５（Ａ）（Ｂ）（Ｃ）に本発明の出力電圧選択回路１５の第２の形態例を示す。出力電圧選択回路１５は、図５（Ａ）に示す様に少なくとも、小振幅差動信号用のドライバ１の出力信号ＤＯＵＴとＨｉｇｈ側の出力電圧ＶＭＯＮＨの間に設けられたスイッチ素子ＳＷ１１と、小振幅差動信号用のドライバの反転出力信号ＸＤＯＵＴとＨｉｇｈ側の出力電圧ＶＭＯＮＨの間に設けられたスイッチ素子ＳＷ１２から構成されている。
【００５０】
図５（Ｃ）の論理表と図５（Ｂ）の波形図に示したように、スイッチ素子ＳＷ１１とＳＷ１２は、小振幅差動信号用のドライバ１のシリアルデータ入力信号ＳＤにより制御されて、シリアルデータ信号ＳＤの変化に伴って常に変化し続ける２本の小振幅差動信号用のドライバ１の差動出力ラインＤＯＵＴ、ＸＤＯＵＴの中から、時時刻刻ハイレベルに該当する出力ラインを選択してＨｉｇｈ側の出力電圧ＶＭＯＮＨとして出力する。
【００５１】
図６（Ａ）（Ｂ）に本発明の出力電圧選択回路１５の第２の回路構成例を示す。出力電圧選択回路１５は少なくとも、小振幅差動信号用のドライバ１の出力信号ＤＯＵＴとＨｉｇｈ側の出力電圧ＶＭＯＮＨの間に設けられたスイッチ素子ＳＷ１１、ＸＳＷ１１、を構成するＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１と、小振幅差動信号用のドライバの反転出力信号ＸＤＯＵＴとＨｉｇｈ側の出力電圧ＶＭＯＮＨの間に設けられたスイッチ素子ＳＷ１２、ＸＳＷ１２を構成するＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１２から構成されている。ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１並びにＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２は互いに並列接続され各々のゲートにＳＤから生成されたスイッチ素子のＯＮ／ＯＦＦを制御する信号が供給されている。
【００５２】
スイッチ素子ＳＷ１１、ＸＳＷ１１、ＳＷ１２ＸＳＷ１２を構成するＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１２は、小振幅差動信号用のドライバ１のシリアルデータ入力信号ＳＤにより制御されて、シリアルデータ信号ＳＤの変化に伴って常に変化し続ける２本の小振幅差動信号用のドライバ１の差動出力ラインＤＯＵＴ、ＸＤＯＵＴの中から、時時刻刻ハイレベルに該当する出力ラインを選択してＨｉｇｈ側の出力電圧ＶＭＯＮＨとして図６（Ｂ）の論理表の様に出力する。入力側のディジタル信号を用いて出力ラインを選択してハイレベルを抽出する方式なので、数十ＭＨｚから数百ＭＨｚの信号を伝送する場合に対応可能で、さらに、スイッチ素子のＯＮ／ＯＦＦを制御する信号のタイミングの合わせ込みを行うことで１ＧＨｚを超える信号を伝送する場合にも対応可能である。また、アナログ回路の様なＤＣ的な消費電力を必要としない。  
【００５３】
差動出力ラインＤＯＵＴ、ＸＤＯＵＴとスイッチ素子ＳＷ１１、ＸＳＷ１１、ＳＷ１２、ＸＳＷ１２の間に設けられた抵抗Ｒ１１とＲ１２は、静電破壊保護のためとロウパスフィルタ用の抵抗として設けられたものであり、各々のスイッチ素子ＳＷ１１とＸＳＷ１１、ＳＷ１２とＸＳＷ１２及びＨｉｇｈ側の出力電圧ＶＭＯＮＨの間に設けられπ型の抵抗Ｒ１３とコンデンサＣ１１、Ｃ１２は、抵抗Ｒ１１とＲ１２を含めてロウパスフィルタ（ＬＰＦ）を構成し滑らかな波形にしてオペアンプ８に出力する。
【００５４】
図７は本発明の小振幅の差動信号用駆動回路の他の第３の形態例を示す。図７に於いて、図１や図２に示した第１及び第２の形態例と異なる点は、基準電圧発生回路４からは下側の参照電圧ＶＲＥＦＬと上側の参照電圧ＶＲＥＦＨを発生して制御を行っている点である。出力電圧選択回路１５は、例えば図３と図６に示した回路を両方設けて、差動出力信号のＬｏｗ側の電圧ＶＭＯＮＬとＨｉｇｈ側の電圧ＶＭＯＮＨの両方を出力して、オペアンプ８とオペアンプ１３に供給する様に成されている。
【００５５】
オペアンプ１３は、出力選択回路１５のＬｏｗ側の出力電圧ＶＭＯＮＬと参照電圧ＶＲＥＦＬを比較して両者の電圧が一致するように、制御電圧ＶＳＩＮＫでＧＮＤ側の可変電流源のＩＳ１を制御し、オペアンプ８は、出力選択回路１５のＨｉｇｈ側の出力電圧ＶＭＯＮＨと参照電圧ＶＲＥＦＨを比較して両者の電圧が一致するように、制御電圧ＶＳＯＵＲＣＥでＶＤＤ側の可変電流源のＩＳ３を制御している。
【００５６】
上述の本発明の小振幅差動信号用のドライバ１の第１、第２、第３の形態例が、従来の小振幅差動信号用のドライバと全く異なる点は、出力電圧選択回路１５を設けて差動出力信号自体に非常に近い信号ＶＭＯＮＬ及びＶＭＯＮＨを図２（Ｂ）及び図５（Ｂ）の仮想線で示すように取り出し参照電圧との比較制御を行っている点である。
【００５７】
図８に本発明の出力電圧選択回路を設けた小振幅差動信号駆動回路の第４の形態例を示す。図８に於いて、基準電圧発生回路４は、例えば、電源電圧を抵抗分割したりして電源電圧ＶＤＤの半分のコモン電圧ＶＣＯＭを発生し又、ＶＣＯＭをさらに抵抗分割して、下側の参照電圧ＶＲＥＦＬを発生し、コモン電圧ＶＣＯＭと下側の参照電圧ＶＲＥＦＬを基準としてオペアンプ８、１３を制御する。
【００５８】
ドライバ１の出力段は、ＧＮＤ側の電流源のＮＭＯＳトランジスタＭＮＳ１、ＭＮＳ２とＶＤＤ側の電流源のＰＭＯＳトランジスタＭＰＳ３、ＭＰＳ４と出力電流の方向を決めるスイッチのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４によって構成されている。ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ３は出力振幅を所定の電圧に制御するための可変電流源で、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ４はスタートアップ用の電流能力の小さな電流源である。
【００５９】
プリバッファ９には、ＣＭＯＳレベルのシリアルデータＳＤが入力し、実際には、同期用のクロック信号ＣＫとドライバの活性化／非活性化の制御信号ＯＥＮも入力し、プリバッファ９からはＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のＯＮ／ＯＦＦを制御する信号が出力されて、通常は、ＳＤがＨｉｇｈレベルの場合には、ＭＮ１＝ＯＦＦ、ＭＮ２＝ＯＮ、ＭＰ３＝ＯＮ、ＭＰ４＝ＯＦＦで終端抵抗ＲＴ１を通ってＤＯＵＴからＸＤＯＵＴへ電流が流れて、ＳＤがＬｏｗレベルの場合には、ＭＮ１＝ＯＮ、ＭＮ２＝ＯＦＦ、ＭＰ３＝ＯＦＦ、ＭＰ４＝ＯＮで終端抵抗ＲＴ１を通ってＸＤＯＵＴからＤＯＵＴへ電流が流れる。
【００６０】
ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ１の接続点ＤＯと出力端子ＤＯＵＴの間と、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ２の接続点ＸＤＯと反転出力端子ＸＤＯＵＴの間には、静電破壊保護のため、差動出力ライン同士がショートした場合の電流制限のため、比較的高い電源電圧ＶＤＤで使用した場合の反射低減のため、終端抵抗ＲＴ１の数分の１の値の抵抗ＲＥ２とＲＥ１が設けられている。
【００６１】
出力電圧モニター回路は、シリアルデータ信号の変化に伴って常に変化し続ける２本の小振幅差動信号用のドライバ１の差動出力信号を接続点ＤＯ、ＸＤＯを介し、時時刻刻ロウレベルに該当する出力ラインを小振幅差動信号回路へのシリアルデータ入力信号ＳＤに従って選択する回路であり、差動出力信号のＬｏｗ側の電圧ＶＭＯＮＬを出力する。
【００６２】
オペアンプ１３は、出力電圧駆動回路１５の出力電圧ＶＭＯＮＬと参照電圧ＶＲＥＦＬを比較して両者の電圧が一致するように、ロウパスフィルタＬＰＦ１を介して制御電圧ＶＳＩＮＫでＧＮＤ側の可変電流源のＭＮＳ１を制御する。ＬＰＦ1と電流源ＭＮＳ２のゲート間に接続されたコンデンサＣ１はフィードバックループを安定化するための位相補償用のコンデンサであり、ＮＭＯＳトランジスタＭＮ２と直列的に接続され、ＭＮＳ２の一端はＧＮＤに接地されている。同様にＮＭＯＳトランジスタＭＮＳ１とＮＭＯＳトランジスタＭＮＩも直列接続され、ＭＮＳ１の一端はＧＮＤに接地されている。
【００６３】
分割抵抗Ｒ１とＲ２は、ＤＯＵＴとＸＤＯＵＴの中間電圧ＡＶＥを発生し、ロウパスフィルタＬＰＦ２を介してオペアンプ８の非反転入力端子に供給される。オペアンプ８は、接続点ＤＯとＸＤＯのコモンレベルを所定の中間電圧に制御するため、中間電圧ＡＶＥとコモン電圧ＶＣＯＭを比較して両者の電圧が一致するように、抵抗Ｒ３を介して制御電圧ＶＳＯＵＲＣＥでＶＤＤ側の可変電流源のＭＰＳ３を制御する。抵抗Ｒ３とコンデンサＣ３の存在によりラグリードフィルタになっている。このラグリードフィルタと電流源ＭＰＳ４のゲート間に接続されたコンデンサＣ２はフィードバックループを安定化するための位相補償用のコンデンサであり、ＰＭＯＳトランジスタＭＰ４と直列的に接続され、ＭＰＳ４の一端はＶＤＤに接続されている。同様にＰＭＯＳトランジスタＭＰＳ３とＰＭＯＳトランジスタＭＰ３も直列接続され、ＭＰＳ３の一端はＶＤＤに接続されている。又、ＭＰＳ４とＭＮＳ２のゲート間は接続されている。
【００６４】
図９に本発明の小振幅の差動信号駆動回路の第１の応用例を示す。本発明の出力電圧選択回路１５を設けた小振幅差動信号用ドライバ１は、終端抵抗を内蔵した同一種類のＮ個のレシーバ３ａ、３ｂ、‥‥、３ｎは伝送線路２を介して駆動する。ドライバ１もレシーバ３も特定のシステム用に設計されており、ドライバ１の基準電圧発生回路４内の抵抗素子とレシーバ３に内蔵した終端抵抗ＲＴ１、ＲＴ２、‥‥、ＲＴｎは、同じ特性をもつ抵抗素子で形成されているとする。
【００６５】
本例においては、出力端子ＤＯＵＴと反転出力端子ＸＤＯＵＴの電圧を直接選択しに行かないで、図８に示す接続点ＤＯとＸＤＯの電圧を選択する。予め駆動しなければいけないレシーバ３の個数がＮ個だけと分っていて、終端抵抗ＲＴ１、ＲＴ２、‥‥、ＲＴｎの値にそれほどばらつきを考慮する必要がなければ、抵抗ＲＥ１とＲＥ２の値を加算した（ＲＴ１／Ｎ＋ＲＥ１＋ＲＥ２）に対応した参照電圧ＶＲＥＦＬを発生すれば問題ない、このような制御を行っていても電流源の供給能力に電流切替えスイッチのＯＮ抵抗を含めた形で制御を行っているため、低い電源電圧の用途においても電流切替えスイッチのトランジスタサイズを非常に大きくする必要がない利点を生ずる。
【００６６】
図１０に本発明の出力電圧選択回路１５を設けた小振幅差動信号駆動回路（ドライバ１）の第５の形態例を示す。図１０においては、出力端子ＤＯＵＴと反転出力端子ＸＤＯＵＴの電圧を直接選択しに行っている。これにより、終端抵抗ＲＴ１をレシーバ側に内蔵して抵抗値がばらついたとしても所定の出力振幅を得ることが出来る。
【００６７】
又、本例においては、複数のレシーバを駆動する場合や様々な終端方法が混在した場合などに対応できるように電流供給能力を可変とするための選択回路１６ａと選択回路１６ｂを設けて、ＧＮＤ側に設けた電流源の複数のＮＭＯＳトランジスタＭＮＳ１０、ＭＮＳ１１、ＭＮＳ１２、‥‥、とＶＤＤ側に設けた電流源の複数のＮＭＯＳトランジスタＭＰＳ３０、ＭＰＳ３１、ＭＰＳ３２‥‥、の中のどれを活性化／非活性化するか設定することで、電流供給能力を選択回路１６ａ、１６ｂで選択出来るようにしている。選択回路１６ａの出力ＶＳＮ２はＧＮＤ側のＮＭＳ1２のゲートに直接供給され、コンデンサＣ4を介してＭＮＳ２のゲートを制御している。又。選択回路１６ｂの出力ＶＳＰ２はＧＮＤ側のＮＭＰ３２のゲートに直接供給され、コンデンサＣ５を介してＭＰＳ４のゲートを制御している。ＭＮＳ１０とＭＰＳ３０はＶＳＩＮＫとＶＳＯＵＲＣＥがオペアンプ１３及び８から供給される。この制御信号は選択回路１６ａ、１６ｂの入力にも供給されている。オペアンプ１３と８への入力方法は図１と同様であり、出力部の構成は電流源構成が複数になっている以外は図８と同様である。
【００６８】
上述の選択回路１６ａ、１６ｂの具体的な回路構成を図１１（Ａ）（Ｂ）に示す。図１１（Ａ）に於いて、選択回路１６ａ、１６ｂ、内には図３及び図６で説明したと同様のスイッチ素子として、ＭＰ３１とＭＮ３１、ＭＰ３２とＭＮ３２、ＭＰ４１とＭＮ４１、ＭＰ４２とＭＮ４２を有する。
【００６９】
選択回路１６ａ内の並列接続したＭＰ３１とＭＮ３１の各ゲートには制御信号ＸＳＬ１及びＳＬ１が供給されると共にＶＳＮＫが並列接続したＭＰ３１及びＭＮ３１の一端に供給され、他端から制御信号ＶＳＮ１が出力されて図１１（Ｂ）に示すＭＮＳ１１のゲートに与えられる。
【００７０】
同様に選択回路１６ａ内の並列接続したＭＰ３２とＭＮ３２の各ゲートには制御信号ＸＳＬ２及びＳＬ２が供給されると共にＶＳＮＫが並列接続したＭＰ３２及びＭＮ３２の一端に供給され、他端から制御信号ＶＳＮ２が出力されて図１１（Ｂ）に示すＭＮＳ１２のゲートに与えられる。
【００７１】
上述の選択用のゲート制御信号ＳＬ１、ＸＳＬ１、ＳＬ２、ＸＳＬ２は図１１（Ａ）に示す様にインバータＩＮＶ１及びＩＮＶ３に供給した選択信号ＳＥＬ１、ＳＥＬ２により反転した制御信号ＸＳＬ１、ＸＳＬ２を得る。この制御信号ＸＳＬ１、ＸＳＬ２を
インバータＩＮＶ２及びＩＮＶ４に供給し、インバータＩＮＶ２及びＩＮＶ４から選択用のゲート制御信号ＳＬ１及びＳＬ２を得ている。
【００７２】
選択回路１６ｂ内の並列接続したＭＰ４１とＭＮ４１の各ゲートには制御信号ＸＳＬ１及びＳＬ１が供給されると共にＶＳＯＵＲＣＥが並列接続したＭＰ４１及びＭＮ４１の一端に供給され、他端から制御信号ＶＳＰ１が出力されてＶＤＤ側の電流源用のＭＰＳ３１のゲートに与えられる。
【００７３】
同様に選択回路１６ｂ内の並列接続したＭＰ４２とＭＮ４２の各ゲートには制御信号ＸＳＬ２及びＳＬ２が供給されると共にＶＳＯＵＲＣＥが並列接続したＭＰ４２及びＭＮ４２の一端に供給され、他端から制御信号ＶＳＰ２が出力されてＶＤＤ側の電流源用のＭＰＳ３２のゲートに与えられる。
【００７４】
上述の選択用のゲート制御信号ＳＬ１、ＸＳＬ１、ＳＬ２、ＸＳＬ２はインバータＩＮＶ１及びＩＮＶ３に供給した選択信号ＳＥＬ１、ＳＥＬ２により反転した制御信号ＸＳＬ１、ＸＳＬ２を得る。この制御信号ＸＳＬ１、ＸＳＬ２をインバータＩＮＶ２及びＩＮＶ４に供給し、インバータＩＮＶ２及びＩＮＶ４から選択用のゲート制御信号ＳＬ１及びＳＬ２を得ている。
【００７５】
図１２に本発明の小振幅の差動信号駆動回路の第２の応用例を示す。本発明の出力電圧選択回路１５を設けた小振幅差動信号用ドライバ１の信号は伝送線路２を介してレシーバ回路３に伝達され、レシーバ回路３内には終端抵抗ＲＴ１を外付けとしたレシーバ３ａ、終端抵抗ＲＴｉａ、ＲＴｉｂを内蔵したＭＯＳＦＥＴを抵抗とした、ある種類のレシーバ３ｂ、‥‥、先のものとは異なる、例えば、終端抵抗ＲＴｎａ、ＲＴｎを内蔵したレシーバ３ｎを駆動する。伝送線路２の長さが比較的長いため、ドライバ１側にも反射が乗らないように終端抵抗ＲＴ１、ＲＴｉａ、ＲＴｉｂ、ＲＴｎａ、ＲＴｎｂを設けている。
【００７６】
予め最適な電流供給能力を設定して、かつ、出力電圧選択回路１５を設けたドライバ１で駆動すれば、複数のレシーバ３ａ〜３ｎを有するレシーバ回路３を駆動する場合や様々な終端方法が混在した場合においても、充分な動作マージンを得ることが出来る。
【００７７】
図１３に本発明の出力電圧選択回路を設けた小振幅の差動信号用駆動回路の第６の形態例を示す。図１３に於いて、図２２に示した従来の小振幅の差動信号用駆動回路と異なる点は、本発明は出力電圧選択回路１５を設けて、ドライバ１のシリアル入力データをＨｉｇｈ固定していない。即ち、ＤＯＵＴ、ＸＤＯＵＴの電圧を出力電圧選択回路１５に入力し、出力ＶＭＯＮＬをオペアンプ１３の非反転入力端子に供給する様に成されている。
【００７８】
図１４に本発明の小振幅の差動信号駆動回路の第３の応用例を示す。ドライバ１とレシーバ３は小振幅差動信号用の複数のポートを有している。ドライバ回路１側には、ドライバ１ａ、ドライバ１ｂ、‥‥、ドライバ１ｎが設けられている。レシーバ回路３側にはレシーバ３ａ、レシーバ３ｂ、‥‥、レシーバ３ｎが設けられている。各ドライバ３ａ〜３ｎの差動出力間には終端抵抗ＲＴ０、ＲＴ１、‥‥、ＲＴｎが設けられている。
【００７９】
クロックＣＬＫの入力されるドライバ１ａからは、ＧＮＤ側の電流源の制御電圧ＶＳＩＮＫとＶＤＤ側の電流源の制御電圧ＶＳＯＵＲＣＥが出力されて、他のドライバ１ｂ、ドライバ１ｃ、‥‥、ドライバ１ｎのＧＮＤ側の電流源とＶＤＤ側の電流源の制御に用いられている。図２０に示した従来の小振幅の差動信号駆動回路と異なる点は、ドライバ１個をまるごと模倣回路として使用する必要がない点である。余分な消費電力を必要としないことは携帯機器の様な消費電力が問題となる分野においては重要である。また、常に半周期毎あるいは１周期毎に変化し続けるクロックＣＬＫの入力されるドライバ１ａを用いて制御電圧を発生することは、他のドライバ出力において連続した“０”データの中の１ビット幅の“１”データの様な潰れやすい差動出力信号もきちんとした出力振幅となる制御がなされることを意味する。
【００８０】
図１５（Ａ）に本発明の小振幅の差動信号駆動回路の出力波形を、図１５（Ｂ）に従来の小振幅の差動信号駆動回路の出力波形を比較して示す。図１５（Ａ）（Ｂ）の左側が低ビットレートの場合で、右側が高ビットレートの場合を示している。
【００８１】
低ビットレートの場合、本発明の小振幅の差動信号駆動回路も従来の小振幅の差動信号駆動回路も参照電圧ＶＯＨＤ、ＶＯＬＤに近い出力振幅を得ることが出来るので、これを基準にして考えてみると、従来の小振幅の差動信号駆動御回路では出力電圧ＤＯＵＴ、ＸＤＯＵＴ自体を制御に用いていないので、ビットレートが非常に高くなると図１５（Ｂ）の右側の波形のように次第に出力振幅が小さくなり、レシーバ回路３側の動作を正常に動作させ難く成る問題が生ずる。
【００８２】
然し、本発明の小振幅の差動信号駆動回路では出力電圧ＤＯＵＴ、ＸＤＯＵＴ自体を制御に用いており、ＶＣＯＭより下の波形の平均値を下側の制御用信号ＶＭＯＮＬ、ＶＣＯＭより上の波形の平均値を上側の制御用信号ＶＭＯＮＨとして出力電圧選択回路より出力して制御を行っているので、ビットレートが非常に高くなっても実効的な振幅を維持するために次第に出力振幅が大きくなるので、従来の小振幅の差動信号駆動回路ほどにはレシーバ回路３側の動作が苦しくなることは無い。したがって、本発明は、低い電源電圧、かつ、高ビットレートでデータ転送しなければならない分野においてとても有効な手段である。
【００８３】
本発明は、差動出力信号という常に変動している信号を制御に用いており、図３に示したように安定して制御に使える信号にするためにＬＰＦを用いることが望ましい。又、本発明を用いることにより低い電源電圧でも動作する小振幅の差動信号駆動回路を実現しやすくなるが、低い電源電圧で動作させとすると、電源電圧を律則するＢＧＲ回路やカレントミラー回路を用いることは困難となり、抵抗分割の基準電圧発生回路と差動増幅器を用いた制御を行うことになる。制御用の差動増幅器のＤＣ電流を絞って消費電力を小さくすると、位相補償用のコンデンサでＡＣ的なフィードバックを的確に行うことが必要になる。このため、高容量素子のオプションがあるプロセスを選択したり、図１４に示したような制御電圧の発生回路が複数の出力ポートの中の１つだけに必要な複数のドライバを有する小振幅の差動信号駆動回路に適用したりすることが好ましい。又、出力からフィードバックしてくるときにＬＰＦを挿入してあるので電源投入後安定するまでに従来技術よりも時間がかかるので伝送線路の長さが略数十ｃｍまでのシステムに適用することが好ましい。
また、本発明の概念を応用して、図５に示したハイレベル側の選択回路を図２３に示した従来の小振幅差動信号駆動回路に適用すれば、Ｑ３とＱ４の出力電圧制御用の定電流トランジスタをＱ３だけとして、Ｑ３のゲートにハイレベル側の選択回路の出力電圧を供給することで、高い周波数でも安定した動作特性を得ることが可能である。尚、本発明の説明は、ドライバとレシーバが別チップの場合の伝送回路について説明を行ったが、各々のチップにドライバとレシーバが設けた双方向の伝送回路についても適用可能なことは言うまでも無い。
【００８４】
本発明によれば、出力電圧の選択回路を設けて差動出力信号自体に非常に近い信号を取り出し参照電圧との比較制御を行うことで、小振幅差動信号の終端抵抗をレシーバ側に内蔵しても終端抵抗のばらつきにより出力振幅が小さくなることがなく、低い電源電圧で動作させても電流方向切替えスイッチ用のＭＯＳトランジスタのサイズを大きくする必要がなく、電流源の制御信号を発生するために出力ポートを１個余分に必要としない小振幅差動信号回路が実現出来る。又、複数のレシーバを駆動する場合や様々な終端方法が混在した場合にも充分な動作マージンを取ることが出来る。更に、限界に近い高ビットレートで動作させても出力振幅が小さくなることがない差動信号駆動回路及び差動信号駆動方法がえられる。
【産業上の利用可能性】
【００８５】
上述では送信側のドライバ回路１と受信側のレシーバ回路３を別々に設けたが小振幅差動信号のドライバ回路１とレシーバ回路３が両方設けられた入出力兼用のものにも適用出来るし。又、バイアス電圧がゲートに入力したトランジスタで形成された終端抵抗ＲＴ１を駆動するドライバにも適用出来る。
【図面の簡単な説明】
【００８６】
【図１】本発明の１形態例を示す小振幅の差動信号駆動回路の回路図（I）である。
【図２】本発明の小振幅の差動信号駆動回路に用いられる出力電圧選択回路の原理図及び波形図並びに論理表である。
【図３】本発明の小振幅の差動信号駆動回路に用いる出力電圧選択回路の１形態例を示す回路図及び論理表である。
【図４】本発明の他の１形態例を示す小振幅の差動信号駆動回路図（II）である。
【図５】本発明の小振幅の差動信号駆動回路に用いられる出力電圧選択回路の原理図及び波形図並びに論理表である。
【図６】本発明の小振幅の差動信号駆動回路に用いる出力電圧選択回路の１形態例を示す回路図及び論理表である。
【図７】本発明の小振幅の差動信号駆動回路の更に他の形態例を示す回路図（III）である。
【図８】本発明の小振幅の差動信号駆動回路の更に他の１形態例を示す回路図（IV）である。
【図９】本発明の小振幅の差動信号駆動回路の応用例を示す回路図（I）である。
【図１０】本発明の小振幅の差動信号駆動回路の更に他の形態例を示す回路図（V）である。
【図１１】図１０に用いる出力電流能力の選択回路の回路図である。
【図１２】本発明の小振幅の差動信号駆動回路の応用例を示す回路図（II）である。
【図１３】本発明の小振幅の差動信号駆動回路に用いる出力電圧選択回路の更に他の形態例を示す回路図（VI）である。
【図１４】本発明の小振幅の差動信号駆動回路の応用例を示す回路図（III）である。
【図１５】（Ａ）は本発明の小振幅の差動信号駆動回路に用いる出力電圧波形図、（Ｂ）は従来の小振幅の差動信号駆動回路に用いる出力電圧波形図である。
【図１６】従来の小振幅の差動信号駆動回路のシステムの１例を示す系統図である。
【図１７】従来の小振幅の差動信号駆動回路の１例を示す回路図である。
【図１８】従来の小振幅の差動信号駆動回路に模倣回路を用いたシステムの他の例を示す系統図である。
【図１９】従来の小振幅の差動信号駆動回路の他の例を示す回路図である。
【図２０】従来の小振幅の差動信号駆動回路のシステムの更に他の例を示す系統図（I）である。
【図２１】従来の小振幅の差動信号駆動回路の更に他の例を示す回路図である。
【図２２】ドライバの出力部の他の構成を示す回路図である。
【図２３】従来の小振幅の差動信号駆動回路のシステムの１例を示す系統図（II）である。
【符号の説明】
【００８７】
１・・・ドライバ回路、２・・・伝送線路、３・・・レシ−バ回路、４・・・基準電圧発生回路、５・・・基準電流発生回路、６、６ａ、７・・・カレントミラー回路、８、１３・・・オペアンプ、９・・・プリバッファ、１５・・・出力電圧選択回路、１６ａ、１６ｂ・・・出力電流能力の選択回路、ＩＳ１〜ＩＳ４・・・電流源、ＳＷ１〜ＳＷ４・・・スイッチ素子、ＲＴ１・・・、終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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