(57)【要約】  【課題】  装置の小型化を図り、しかも、クロック信号に同期し、且つ入力信号に重畳されたノイズを除去する。  【解決手段】  入力信号は第１フリップフロップF/F1の入力端D、正入力論理積回路AND1と負入力論理積回路AND2の第１入力端に供給される。第１フリップフロップF/F1の出力信号は、正入力論理積回路AND1と負入力論理積回路AND2の第２入力端に供給される。正入力論理積回路AND1と負入力論理積回路AND2の出力信号は、マルチプレクサMUXの選択信号端S1,S0に入力され、この選択信号でマルチプレクサMUXのデータ入力を切り替えて、マルチプレクサMUXの出力信号を第２フリップフロップF/F2に入力し、第１、第２フリップフロップF/F1,F/F2のクロック信号入力端CLKに供給される基準内部クロック信号発生部OSCからの内部クロック信号により第２フリップフロップF/F2に出力信号を得る。  【選択図】  図１
2006060436.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２入力端と、前記第１及び第２入力端に送出された信号の論理値が一致したときに出力信号を送出する正及び負入力論理積回路と、
前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第３の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”レベル信号を切り替え、これらの第２の出力信号を送出するマルチプレクサと、
前記マルチプレクサが送出する第２の出力信号を内部クロック信号に同期させて第３の出力信号を送出する第２フリップフロップと、
からなることを特徴とする同期式ディジタルフィルタ。
【請求項２】
入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２フリップフロップ及び第２入力端と、前記第２フリップフロップが入力した第１の出力信号を内部クロック信号に同期させて第２の出力信号を送出し、この第２の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する正及び負入力論理積回路と、
前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第４の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”レベル信号を切り替え、これらの第３の出力信号を送出するマルチプレクサと、
前記マルチプレクサが送出する第３の出力信号を内部クロック信号に同期させて第４の出力信号を送出する第３フリップフロップと、
からなることを特徴とする同期式ディジタルフィルタ。
【請求項３】
入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２フリップフロップ及び第２入力端と、前記第２フリップフロップの入力した第１の出力信号を内部クロック信号に同期させて第２の出力信号を送出し、この第２の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する第１の正及び負入力論理積回路と、
前記第１の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第４の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”レベル信号を切り替え、これらの第３の出力信号を送出する第１のマルチプレクサと、
前記第１のマルチプレクサが送出する第３の出力信号を内部クロック信号に同期させて第４の出力信号を送出する第３フリップフロップからなる第１群のディジタルフィルタ回路と、
前記第４の出力信号が供給される第１−２フリップフロップ及び第１入力端と、前記第１−２フリップフロップの前記入力信号を前記内部クロック信号を４分周したクロック信号に同期させて第５の出力信号を送出し、この第５の出力信号が供給される第２−２フリップフロップ及び第２入力端と、前記第２−２フリップフロップの入力した第５の出力信号を前記内部クロック信号を４分周したクロック信号に同期させて第６の出力信号を送出し、この第６の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する第２の正及び負入力論理積回路と、
前記第２の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第８の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”信号を切り替え、これらの第７の出力信号を送出する第２のマルチプレクサと、
前記第２のマルチプレクサが送出する第７の出力信号を、内部クロック信号を４分周したクロック信号に同期させて第８の出力信号を送出する第３−２フリップフロップからなる第２群のディジタルフィルタと、
からなることを特徴とする同期式ディジタルフィルタ。
【請求項４】
入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２入力端と、前記第１及び第２入力端に送出された信号の論理値が一致したときに出力信号を送出する第１群の正及び負入力論理積回路と、
入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２フリップフロップ及び第２入力端と、前記第２フリップフロップが入力した第１の出力信号を内部クロック信号に同期させて第２の出力信号を送出し、この第２の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する第２群の正及び負入力論理積回路と、
前記第１群と第２群の正入力論理積回路の出力信号と第１群と第２群の負入力論理積回路の出力信号は選択信号として送出され、その選択信号をフィルタ時間設定に応じて切り替え、それらの切り替えられた選択信号により入力する第４の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”信号を切り替えこれらの第３の出力信号を送出するマルチプレクサと、
前記マルチプレクサが送出する第３の出力信号を内部クロック信号に同期させて第４の出力信号を送出する第３フリップフロップと、
からなることを特徴とする同期式ディジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理に使用されるフィルタで、特にディジタル信号処理に使用される同期式ディジタルフィルタに関するものである。
【背景技術】
【０００２】
フィルタには、使用する機器等の用途に応じてアナログ信号処理を行なうものと、ディジタル信号処理を行なうものがある。
【０００３】
前者のアナログ信号処理を行うアナログフィルタは、抵抗とコンデンサを組み合せて信号を処理した後、ヒステリシス付きのレシーバで信号を遅延し、波形整形する回路構成のものが使用される。
【０００４】
後者のディジタル信号処理を行なうディジタルフィルタは、例えば、ページング受信機等において、受信信号から復調したディジタル信号のノイズ成分を除去する回路構成のものが使用される（特許文献１参照。）。
【特許文献１】特開平１１−１９５９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、特定用途者向けICであるASIC（Application Specific IC）等の集積度が向上し、このASIC等の集積回路の中に出来るだけ多くの機能を詰め込む方が安価で小型化ができる関係上、ディジタルフィルタを組み込むことが考えられている。しかし、ASIC等の集積回路では、ディジタルフィルタを組み込むことが、次に述べるようなことからできない問題があった。
【０００６】
（イ）ASIC等の集積回路は、クロック同期回路として動作させないと、フリップフロップの入力信号の変化がクロック信号のどの時点で起こるか定まっていないため、セットアップ時間やホールド時間が確保出来ない時にフリップフロップの出力が動作不安定になることがあるため、ASIC等の集積回路はクロック同期回路として動作させる必要がある。
【０００７】
（ロ）従来のディジタルフィルタには、クロック信号に非同期のフィルタは存在したが、非同期信号をフリップフロップでクロック同期させようとすると、入力信号の変化がクロック信号のどの時点で起こるか定まっていないため、セットアップ時間やホールド時間が確保出来ない時にフリップフロップの出力が安定しない（不安定状態が生じてしまう）問題があった。
【０００８】
従って、上記（イ）、（ロ）から回路を正確に安定した動作をさせるため、クロック同期回路を必要とするASIC等の集積回路では、ディジタルフィルタを構成すると、フィルタを構成するフリップフロップの出力が安定しなくなることがあるため、ディジタルフィルタを構成することができなかった。
【０００９】
本発明は、上記の事情に鑑みてなされたもので、ASIC等の集積回路内にディジタルフィルタ回路が構成できるので、ASIC等の集積回路の外部にディジタルフィルタを構成する必要がないため、装置の小型化を図ることができ、しかも、入力信号に重畳されたノイズを除去することができる同期式ディジタルフィルタを提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記の課題を達成するために、第１発明は、入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２入力端と、前記第１及び第２入力端に送出された信号の論理値が一致したときに出力信号を送出する正及び負入力論理積回路と、前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第３の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”レベル信号を切り替え、これらの第２の出力信号を送出するマルチプレクサと、前記マルチプレクサが送出する第２の出力信号を内部クロック信号に同期させて第３の出力信号を送出する第２フリップフロップとからなることを特徴とする。
【００１１】
第２発明は、入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２フリップフロップ及び第２入力端と、前記第２フリップフロップが入力した第１の出力信号を内部クロック信号に同期させて第２の出力信号を送出し、この第２の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する正及び負入力論理積回路と、前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第４の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”レベル信号を切り替え、これらの第３の出力信号を送出するマルチプレクサと、前記マルチプレクサが送出する第３の出力信号を内部クロック信号に同期させて第４の出力信号を送出する第３フリップフロップとからなることを特徴とする。
【００１２】
第３発明は、入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２フリップフロップ及び第２入力端と、前記第２フリップフロップの入力した第１の出力信号を内部クロック信号に同期させて第２の出力信号を送出し、この第２の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する第１の正及び負入力論理積回路と、前記第１の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第４の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”レベル信号を切り替え、これらの第３の出力信号を送出する第１のマルチプレクサと、前記第１のマルチプレクサが送出する第３の出力信号を内部クロック信号に同期させて第４の出力信号を送出する第３フリップフロップからなる第１群のディジタルフィルタ回路と、前記第４の出力信号が供給される第１−２フリップフロップ及び第１入力端と、前記第１−２フリップフロップの前記入力信号を前記内部クロック信号を４分周したクロック信号に同期させて第５の出力信号を送出し、この第５の出力信号が供給される第２−２フリップフロップ及び第２入力端と、前記第２−２フリップフロップの入力した第５の出力信号を前記内部クロック信号を４分周したクロック信号に同期させて第６の出力信号を送出し、この第６の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する第２の正及び負入力論理積回路と、前記第２の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第８の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”信号を切り替え、これらの第７の出力信号を送出する第２のマルチプレクサと、前記第２のマルチプレクサが送出する第７の出力信号を、内部クロック信号を４分周したクロック信号に同期させて第８の出力信号を送出する第３−２フリップフロップからなる第２群のディジタルフィルタとからなることを特徴とする。
【００１３】
第４発明は、入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２入力端と、前記第１及び第２入力端に送出された信号の論理値が一致したときに出力信号を送出する第１群の正及び負入力論理積回路と、入力信号が供給される第１フリップフロップ及び第１入力端と、前記第１フリップフロップの前記入力信号を内部クロック信号に同期させて第１の出力信号を送出し、この第１の出力信号が供給される第２フリップフロップ及び第２入力端と、前記第２フリップフロップが入力した第１の出力信号を内部クロック信号に同期させて第２の出力信号を送出し、この第２の出力信号が供給される第３入力端と、第１、第２及び第３入力端に送出された信号の論理値が一致した時に出力信号を送出する第２群の正及び負入力論理積回路と、前記第１群と第２群の正入力論理積回路の出力信号と第１群と第２群の負入力論理積回路の出力信号は選択信号として送出され、その選択信号をフィルタ時間設定に応じて切り替え、それらの切り替えられた選択信号により入力する第４の出力信号あるいは“１”または“High”信号あるいは“０”または“Low”信号を切り替えこれらの第３の出力信号を送出するマルチプレクサと、前記マルチプレクサが送出する第３の出力信号を内部クロック信号に同期させて第４の出力信号を送出する第３フリップフロップとからなることを特徴とし、フリップフロップの段数とフィルタ時間設定の出力信号で動作するマルチプレクサの入力信号を増やすことで、フィルタ時間を増やすことができる。
【発明の効果】
【００１４】
以上述べたように、本発明によれば、ASIC等の集積回路で、クロック同期による正確で安定した出力信号を得ることができ、且つ入力信号に重畳したノイズの除去やリレーのチャタリングの除去を可能とし、遅れ時間要素が増えることにより、フィルタの確度が向上し、また、効率良く遅れ時間要素を増やすことができ、しかも容易にフィルタ時間を可変することができるなどの効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下本発明の実施の形態を図面に基づいて説明する。図１は本発明の第１実施の形態を示す構成説明図で、図示しないASIC等の集積回路内に組み込まれている場合も含むものである。入力信号は第１フリップフロップF/F1の入力端Dに供給されるとともに、正入力論理積回路AND1と負入力論理積回路AND2のそれぞれの第１入力端に供給される。
【００１６】
第１フリップフロップF/F1の出力端Qからの第１の出力信号は、正入力論理積回路AND1と負入力論理積回路AND2のそれぞれの第２入力端に供給される。
【００１７】
そして、正入力論理積回路AND1、負入力論理積回路AND2のそれぞれの入力端の論理値が一致したとき、正負入力論理積回路AND1,AND2の出力から出力信号が送出され、その信号が、マルチプレクサMUXの選択信号端S1,S0に選択信号として入力される。
【００１８】
マルチプレクサMUXのデータ入力端I0〜I3には、第２フリップフロップF/F2の第３の出力信号が供給され、マルチプレクサMUXの出力信号（第２の出力信号）は、第２フリップフロップF/F2の入力端Dに供給される。
【００１９】
OSCは基準内部クロック信号発生部で、この内部クロック信号発生部OSCからの内部クロック信号は、第１、第２フリップフロップF/F1,F/F2のクロック信号入力端CLKに供給される。
【００２０】
上記のように構成した第１実施の形態の動作を、図２のタイミングチャートを用いて述べる。図２に示すように、第１フリップフロップF/F1に入力される入力信号は、クロック信号入力端CLKに供給される内部クロック信号に同期されて、第１フリップフロップF/F1の出力端Qに第１の出力信号を送出する。
【００２１】
この第１の出力信号と入力信号が正入力論理積回路AND1に供給される際、図２に示す入力信号が「+ｓ」、第１フリップフロップF/F1の第１の出力信号が「＋ｑ」のとき、論理値が一致し、マルチプレクサMUXの選択信号端S0に論理積回路出力信号が選択信号として供給される。
【００２２】
また、負入力論理積回路AND2は、図２に示す入力信号が「−ｓ」、第１フリップフロップF/F1の第１の出力信号が「−ｑ」のとき、論理値が一致し、マルチプレクサMUXの選択信号端S1に論理積回路出力信号が選択信号として供給される。
【００２３】
マルチプレクサMUXは、選択信号端S0,S1に供給される選択信号によりデータ入力端I0及びI3に供給される第３の出力信号あるいはデータ入力端I1に供給される“１”または“High”信号あるいはデータ入力端I2に供給される“０”または“Low”信号を切り替えて第２の出力信号を送出する。
【００２４】
すなわち、正入力論理積回路AND1の出力が「１」で負入力論理積回路AND2の出力が「０」の時には、マルチプレクサMUXはデータ入力端I1を選択し「１」を出力して、第２フリップフロップF/F2の入力端Dに第２の出力信号が供給される。
【００２５】
また、正入力論理積回路AND1の出力が「０」で負入力論理積回路AND2の出力が「１」の時には、マルチプレクサMUXはデータ入力端I2を選択し「０」を出力して、第２フリップフロップF/F2の入力端Dに第２の出力信号が供給される。
【００２６】
さらに、正入力論理積回路AND1と負入力論理積回路AND2の出力が共に「０」または「１」の時には、マルチプレクサMUXはデータ入力端I0またはI3を選択し、第２フリップフロップF/F2の第３の出力信号を、そのまま維持（データ入力端I0またはI3に入力された信号を、第２フリップフロップF/F2にそのまま入力）する。
【００２７】
つまり、２つの論理積回路AND1,AND2が同じになる条件とは、入力信号(第１フリップフロップF/F1の入力端D）と第１フリップフロップF/F1の第１の出力信号が異なる時であり、内部クロック信号より速い周期のON-OFF(“1”-
“0”またはHigh-Low)の時に出力信号を不定にしている。
【００２８】
図３は本発明の第２実施の形態を示す構成説明図で、第１実施の形態と同様に図示しないASIC等の集積回路内に組み込まれている場合も含むものである。この第２実施の形態は、上記実施の形態に、さらにフリップフロップを１段増やした構成である。すなわち、第２実施の形態では、第２フリップフロップF/F2-1を第１フリップフロップF/F1の後段に１段増やしてフィルタ時間を長くしたものである。このため、正入力、負入力論理積回路AND3,AND4は３入力端に構成した。
【００２９】
OSCは基準内部クロック信号発生部で、この内部クロック信号発生部OSCからの内部クロック信号は、第１、第２、第３フリップフロップF/F1,F/F2-1,F/F3のクロック信号入力端CLKに供給される。
【００３０】
図３において、入力信号は第１フリップフロップF/F1の入力端D、正及び負入力論理積回路AND3,AND4の第１入力端に供給される。また、第１フリップフロップF/F1の入力端Dに供給される入力信号は、内部クロック信号に同期させて、その出力端Qから第１の出力信号を送出し、この第１の出力信号を第２フリップフロップF/F2-1の入力端Dに供給するとともに、正及び負入力論理積回路AND3,AND4の第２入力端にも供給する。
【００３１】
さらに、第２フリップフロップF/F2-1の入力端Dに供給された第１の出力信号は、内部クロック信号に同期させて、その出力端Qから第２の出力信号を送出し、この第２の出力信号を正及び負入力論理積回路AND3,AND4の第３入力端に供給する。なお、正及び負入力論理積回路AND3,AND4の出力信号は、第１実施の形態と同様に、マルチプレクサMUXの選択信号端S0,S1に選択信号として供給される。
【００３２】
次に、第２実施の形態の動作を、図４に示すタイミングチャートにより述べる。図４において、入力信号が実線の場合では、第１実施の形態に示した第２フリップフロップF/F2の出力と第２実施の形態に示す第３フリップフロップF/F3の出力にパルス数の差はない。
【００３３】
しかし、入力信号が破線のようになる場合では、第２実施の形態に示す第２フリップフロップF/F2-1の第２の出力信号は、パルス数が１つ増えてしまう。ところが、第３フリップフロップF/F3の第４の出力信号あるいは入力端I1に供給される“１”または“High”信号あるいは入力端I2に供給される“０”または“Low”では、パルス数は増加しない。即ち、フィルタリングされたことになる。なお、マルチプレクサMUXは第３の出力信号を送出する。
【００３４】
この第３の出力信号は、第３フリップフロップF/F3の入力端Dに供給されと、その第３の出力信号は、内部クロック信号と同期させて第４フリップフロプF/F3の出力端Qに第４の出力信号を得る。
【００３５】
上記のように、第２実施の形態では、第１実施の形態よりもフィルタ時間を長くできるようになる。なお、図４において、破線で示すパルスは、第１実施の形態と第２実施の形態の差を明らかにするために入力信号波形の乱れ時間を長くしたものである。その他の動作は、第１実施の形態と同様である。
【００３６】
図５は本発明の第３実施の形態を示す構成説明図で、第１実施の形態と同様に図示しないASIC等の集積回路内に組み込まれている場合も含むものである。この第３実施の形態は入力信号を受けるフリップフロップの段数をカスケードに増やす代わりに、並列にディジタルフィルタ回路を多重化したもので、第２群のディジタルフィルタ回路の構成は、第１群のディジタルフィルタ回路の構成の遅れ時間要素を、４倍持つように構成したものである。このように構成することにより、フィルタ時間を一気に大きくできる。なお、第２実施の形態と、同一部分には、同一符号を付して説明する。
【００３７】
その構成を、図５により述べる。図５において、第１群と第２群のディジタルフィルタ回路の各々の構成は、第２実施の形態と同一の構成であり、信号供給において、一部異なる。
【００３８】
例えば、第２群のディジタルフィルタ回路では、基準内部クロック信号発生部OSCの内部クロック信号を４分周したクロック信号として、第1-2〜3-2フリップフロップF/F1-2,F/F2-2,F/F3-2のクロック信号端CLKに供給される。また、フリップフロップF/F3-1の出力端Qから送出される第４の出力信号は、第1-2フリップフロップF/F1-2の入力端Dに供給されるとともに、正負入力論積回路AND3-1,AND4-1の第１入力端にも供給される。
【００３９】
第1-2フリップフロップF/F1-2の出力端Qからの第５の出力信号は、第2-2フリップフロップF/F2-2の入力端Dに供給されるとともに、正及び負入力論理積回路AND3-1,AND4-1の第２入力端に供給される。
【００４０】
そして、第2-2フリップフロップF/F2-2の出力端Qからの第６の出力信号は、正及び負入力論理積回路AND3-1,AND4-1の第３入力端に供給される。なお、正及び負入力論理積回路AND3-1,AND4-1の出力信号は、第２実施の形態と同様に、第２のマルチプレクサMUXの選択信号端S0,S1に選択信号として供給される。
【００４１】
第２のマルチプレクサMUXの出力端から送出される第７の出力信号は、第3-2フリップフロップF/F3-2の入力端Ｄに供給される。第２のマルチプレクサMUXのデータ入力端I0またはI3には、第3-2フリップフロップF/F3-2から送出される第８の出力信号が供給される。
【００４２】
なお、第1-2〜第3-2フリップフロップF/F1-2〜F/F3-2の各入力端Dに供給される信号は、上記実施の形態と同様に、内部クロック信号を４分周したクロック信号に同期させて、各出力端Qに出力信号を送出する。
【００４３】
図６は第３実施の形態の動作タイミングチャートで、図６において、内部クロック信号を４分周したクロック信号までのタイミングチャートは、前記第２実施の形態と同様である。
【００４４】
第１群のディジタルフィルタ回路を構成する第３フリップフロップF/F3-1から送出される第４の出力信号が、第1-2フリップフロップF/F1-2に入力されると、４分周したクロック信号により、第1-2フリップフロップF/F1-2の第５の出力信号は、図示のようになる。このため、第2-2,第3-2フリップフロップF/F2-2,F/F3-2の第６、第８の出力信号も図示のようになって、フィルタ時間が一気に大きくなる。
【００４５】
図７は本発明の第４実施の形態を示す構成説明図で、第１実施の形態と同様に図示しないASIC等の集積回路内に組み込まれている場合も含むものである。この第４実施の形態は、第１実施の形態と第２実施の形態とを組み合せ、第１群と第２群の正及び負入力論理積回路AND1〜AND4と、フィルタ時間設定データを切り替えるマルチプレクサMUX-1、MUX-2とを設けたものである。
【００４６】
そして、第１群と第２群の正入力論理積回路AND1,AND3の出力信号は、マルチプレクサMUX-1のON-OFF信号とし、第１群と第２群の負入力論理積回路AND2,AND4の出力信号は、マルチプレクサMUX-2のON-OFF信号とする。
【００４７】
これらON-OFF信号で、第１実施の形態によるディジタルフィルタを使用するか、第２実施の形態によるディジタルフィルタを使用するかを、自在に選択できるようにした。
【００４８】
選択されたディジタルフィルタは、マルチプレクサMUXの選択信号となり、その選択信号によりマルチプレクサMUXのデータ入力が切り替えられて、その出力信号は、第３フリップフロップF/F3に入力される。
【００４９】
上記のように構成することにより、フリップフロップの段数とフィルタ時間設定の出力信号で動作するマルチプレクサの入力信号数を増やすことで、無限にフィルタ時間を増加させることができる。なお、第４実施の形態のタイミングチャートはフィルタ時間設定に入力するON-OFF信号により、第１実施の形態と同じか、第２実施の形態と同じになる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施の形態を示す構成説明図。
【図２】第１実施の形態の動作を述べるためのタイミングチャート。
【図３】本発明の第２実施の形態を示す構成説明図。
【図４】第２実施の形態の動作を述べるためのタイミングチャート。
【図５】本発明の第３実施の形態を示す構成説明図。
【図６】第３実施の形態の動作を述べるためのタイミングチャート。
【図７】本発明の第４実施の形態を示す構成説明図。
【符号の説明】
【００５１】
F/F1〜F/F3…第１〜第３フリップフロップ
F/F1-2〜F/F3-2…第1-2〜第3-2フリップフロップ
AND1,AND3,AND3-1…正入力論理積回路
AND2,AND4,AND4-1…負入力論理積回路
OSC…基準内部クロック信号発生部
MUX,MUX-1,MUX-2…マルチプレクサ
【図１】
2006060436.tif 000003
【図２】
2006060436.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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