(57)【要約】【課題】  フィールドプレートの配置の制約を緩和しつつ、フィールドプレートを形成できるようにする。【解決手段】  絶縁層１０２、半導体層１０３、絶縁層１０４および半導体層１０５を半導体基板１０１上に順次形成し、半導体層１０５上にゲート電極１０７を配置するとともに、ソース層１０９ａおよびドレイン層１０９ｂを半導体層１０５に形成することにより、電界効果型トランジスタを半導体層１０５に形成し、コンタクト領域Ｃ１を介してゲート電極１０７を半導体層１０３と接続することにより、半導体層１０５の裏面側にフィールドプレートを配置する。【選択図】      図１
2006066573.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、
前記半導体層の裏面側に絶縁層を介して配置されたフィールドプレートとを備えることを特徴とする半導体装置。
【請求項２】
前記半導体層は絶縁基板上に形成され、前記半導体層は、多結晶半導体またはアモルファス半導体であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は絶縁膜を介して半導体基板上に形成され、前記半導体層は、単結晶半導体であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記フィールドプレートは前記ゲート電極またはソース層と同電位に設定され、チャネル領域からドレイン側のチャネル端を介して延伸されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記フィールドプレートは前記ゲート電極またはソース層と同電位に設定され、チャネル領域からドレイン側のゲート電極端を介して延伸されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項６】
前記半導体層に形成され、前記ゲート電極と前記ドレイン層との間に配置されたオフセットゲート層をさらに備え、
前記フィールドプレートは前記ゲート電極またはソース層と同電位に設定され、チャネル領域からオフセットゲート層端を介して延伸されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項７】
前記フィールドプレートは前記半導体層の外側にはみ出したはみ出し部を備え、
前記ゲート電極またはソース層は、前記フィールドプレートのはみ出し部に接続されていることを特徴とする請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、
前記第２半導体層をパターニングすることにより、前記第２絶縁層の一部を露出させる工程と、
前記露出された前記第２絶縁層および前記第１半導体層をパターニングすることにより、前記第１半導体層が前記第２半導体層からはみ出すようにして前記第１絶縁層の一部を露出させる工程と、
前記第１半導体層の熱酸化を行うことにより、前記第１半導体層の表面にゲート絶縁膜を形成する工程と、
前記第２半導体層からはみ出した前記第１半導体層上の前記第２絶縁層を除去する工程と、
前記第１半導体層に接続されたゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記ゲート電極の側方に配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
下層の第２半導体層の表面を露出させる段差が設けられるとともに、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して最上層の第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程と、
前記下層の第２半導体層と前記ソース層とを接続する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、フィールドプレートの形成方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、例えば、特許文献１、２に開示されているように、電界効果型トランジスタの高耐圧化を図るために、電界効果型トランジスタを覆う絶縁膜上にフィールドプレートを形成し、ゲートまたはソースにフィールドプレートを接続する方法が開示されている。
また、例えば、特許文献３には、ドレイン耐圧を向上させるために、ドレイン領域側の不純物濃度がゲート領域側の不純物濃度よりも段階的に高くなるように構成されたオフセットゲート領域を設ける方法が開示されている。
【０００３】
さらに、例えば、特許文献４には、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタの耐圧を向上させるために、ドレイン拡散領域に接触するドレイン電極を、シリコン活性層の表面から絶縁基板に達する深さに形成する方法が開示されている。
【特許文献１】特開平９−４５９０９号公報
【特許文献２】特開平９−２０５２１１号公報
【特許文献３】特開平７−２１１９１７号公報
【特許文献４】特開平８−３７３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のフィールドプレート構造では、電界効果型トランジスタを覆う絶縁膜上にフィールドプレートが形成される。このため、ゲート電極やソース／ドレインコンタクトを避けるようにフィールドプレートを配置する必要があり、ゲート端やフィールドプレート端での電界集中による耐圧低下の問題があった。
また、ＳＯＩトランジスタでは、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられると、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかる。このため、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生し、ＳＯＩトランジスタの高耐圧化の妨げになるという問題があった。
【０００５】
そこで、本発明の目的は、フィールドプレートの配置の制約を緩和しつつ、フィールドプレートを形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方に配置されたソース／ドレイン層と、前記半導体層の裏面側に絶縁層を介して配置されたフィールドプレートとを備えることを特徴とする。
これにより、フィールドプレートの配置の自由度を向上させることが可能となり、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記半導体層は絶縁基板上に形成され、前記半導体層は、多結晶半導体またはアモルファス半導体であることを特徴とする。
これにより、フィールドプレートの配置の自由度を向上させつつ、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）構造を形成することが可能となり、安価で信頼性の高い高耐圧ＩＣを提供することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記半導体層は絶縁膜を介して半導体基板上に形成され、前記半導体層は、単結晶半導体であることを特徴とする。
これにより、フィールドプレートの配置の自由度を向上させつつ、ＳＯＩトランジスタを半導体基板上に形成することができる。このため、耐圧を向上させつつ、低消費電力化および高速動作が可能で、低電圧駆動が容易なトランジスタを形成することができる。
【０００９】
また、半導体層の裏面側にフィールドプレートを配置することにより、ドレイン電位をフィールドプレートでシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかることを防止することができる。この結果、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレートは前記ゲート電極またはソース層と同電位に設定され、チャネル領域からドレイン側のチャネル端を介して延伸されていることを特徴とする。
これにより、ドレイン側のチャネル端の電界を緩和することが可能となり、電界効果型トランジスタの耐圧を向上させることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレートは前記ゲート電極またはソース層と同電位に設定され、チャネル領域からドレイン側のゲート電極端を介して延伸されていることを特徴とする。
これにより、ドレイン側のゲート電極端の電界を緩和することが可能となり、電界効果型トランジスタの耐圧を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記半導体層に形成され、前記ゲート電極と前記ドレイン層との間に配置されたオフセットゲート層をさらに備え、前記フィールドプレートは前記ゲート電極またはソース層と同電位に設定され、チャネル領域からオフセットゲート層端を介して延伸されていることを特徴とする。
これにより、オフセットゲート層端の電界を緩和することが可能となり、電界効果型トランジスタの耐圧を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレートは前記半導体層の外側にはみ出したはみ出し部を備え、前記ゲート電極またはソース層は、前記フィールドプレートのはみ出し部に接続されていることを特徴とする。
これにより、半導体層の裏面側にフィールドプレートを配置した場合においても、フィールドプレートをゲート電極またはソース層に容易に接続することができる。このため、製造工程の煩雑化を抑制しつつ、フィールドプレートの配置の自由度を向上させることが可能となり、電界効果型トランジスタの高耐圧化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、前記第２半導体層をパターニングすることにより、前記第２絶縁層の一部を露出させる工程と、前記露出された前記第２絶縁層および前記第１半導体層をパターニングすることにより、前記第１半導体層が前記第２半導体層からはみ出すようにして前記第１絶縁層の一部を露出させる工程と、前記第１半導体層の熱酸化を行うことにより、前記第１半導体層の表面にゲート絶縁膜を形成する工程と、前記第２半導体層からはみ出した前記第１半導体層上の前記第２絶縁層を除去する工程と、前記第１半導体層に接続されたゲート電極を前記ゲート絶縁膜上に形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１５】
これにより、第１半導体層をフィールドプレートとして機能させることが可能となり、ＳＯＩトランジスタを第２半導体層に形成することを可能としつつ、ＳＯＩトランジスタが形成された第２半導体層の裏面にフィールドプレートを配置することが可能となる。このため、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となり、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図りつつ、電界効果型トランジスタの高耐圧化を図ることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、下層の第２半導体層の表面を露出させる段差が設けられるとともに、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記第２半導体層の熱酸化を行うことにより、最上層の第２半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して最上層の第２半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程と、前記下層の第２半導体層と前記ソース層とを接続する配線層を形成する工程とを備えることを特徴とする。
【００１７】
これにより、半導体層の熱酸化にてＢＯＸ層を形成することが可能となり、半導体層の結晶品質を損なうことなく、ＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタが形成された半導体層の裏面にフィールドプレートを配置することが可能となる。このため、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となり、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図りつつ、電界効果型トランジスタの高耐圧化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ２１−Ａ２１´線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ２１−Ｂ２１´線で切断した断面図である。
【００１９】
図１において、半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成されている。ここで、半導体層１０３は、絶縁層１０２上でメサ素子分離することができる。さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成されている。ここで、半導体層１０５は、半導体層１０３の一部が半導体層１０５からはみ出すようにメサ素子分離することができる。
【００２０】
なお、半導体基板１０１および半導体層１０３、１０５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１０２、１０４としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層１０３が絶縁層１０２上に形成された半導体基板１０１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１０１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層１０３、１０５としては、単結晶半導体の他、多結晶半導体またはアモルファス半導体を用いるようにしてもよい。また、半導体層１０３の代わりに、ＷやＭｏなどの高融点金属を用いるようにしてもよい。
【００２１】
そして、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側壁にはサイドウォール１０８が形成されている。そして、ゲート電極１０７の一方の側では、ＬＤＤ層を介してソース層１０９ａが半導体層１０５に形成され、ゲート電極１０７の他方の側では、ＬＤＤ層を介してドレイン層１０９ｂが半導体層１０５に形成されている。
【００２２】
ここで、半導体層１０３には、半導体層１０５からはみ出した半導体層１０３上の絶縁層１０４が除去されたコンタクト領域Ｃ１が形成されている。そして、ゲート電極１０７は、半導体層１０３のコンタクト領域Ｃ１に延伸され、コンタクト領域Ｃ１を介して半導体層１０３と接続されている。
これにより、半導体層１０３をフィールドプレートとして用いることが可能となり、電界効果型トランジスタが形成された半導体層１０５の裏面にフィールドプレートを配置することができる。このため、フィールドプレートの配置の自由度を向上させることが可能となり、ゲート電極１０７や配線層などの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００２３】
また、半導体層１０５の裏面側にフィールドプレートを配置することにより、ドレイン電位をフィールドプレートでシールドすることを可能としつつ、ＳＯＩトランジスタを半導体基板１０１上に形成することができる。このため、半導体層１０３の表面からドレイン電位が与えられた場合においても、ドレイン層１０９ｂと絶縁層１０２との界面に高電圧がかかることを防止することができる。この結果、ドレイン層１０９ｂと絶縁層１０２との界面に局所的に強い電界が発生することを防止することができ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図りつつ、電界効果型トランジスタの高耐圧化を図ることができる。
【００２４】
なお、フィールドプレートは、チャネル領域からドレイン層１０９ｂ側のチャネル端またはゲート電極１０７端を介して延伸されていることが好ましい。また、半導体層１０３のサイズは半導体層１０５のサイズよりも大きくするようにしてもよい。これにより、フィールドプレートの端部が半導体層１０３にかかることを防止することができ、半導体層１０３に形成された電界効果型トランジスタの耐圧を向上させることができる。
【００２５】
図２および図３は、図１半導体装置の製造方法を示す断面図である。
図２（ａ）において、例えば、プラズマＣＶＤなどの方法により、絶縁層１０４ｂを半導体基板１０５ａ上に堆積する。そして、絶縁層１０４ｂが堆積された半導体基板１０５ａに１０16／ｃｍ-2程度の水素イオンのイオン注入を行うことにより、水素イオン注入層１０５ｂを半導体基板１０５ａ内に形成する。ここで、半導体基板１０５ａにおける水素イオン注入層１０５ｂの深さは、半導体層１０５の膜厚よりも大きくなるように設定することができる。
【００２６】
一方、半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成されている。そして、プラズマＣＶＤなどの方法により、絶縁層１０４ａを半導体層１０３上に堆積する。なお、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１０３にドーピングすることにより、半導体層１０３の抵抗率を下げることが好ましい。
そして、半導体基板１０５ａに堆積された絶縁層１０４ｂと、半導体層１０３上に堆積された絶縁層１０４ａと互いに貼り合わせる。そして、半導体基板１０５ａを４００〜６００℃程度の温度で熱処理することにより、水素イオン注入層１０５ｂを境界として、半導体基板１０１上に貼り合わせられた半導体層１０５を半導体基板１０５ａから剥離させる。
【００２７】
次に、図２（ｂ）に示すように、半導体基板１０１上に貼り合わせられた半導体層１０５の表面を平坦化することにより、絶縁層１０４を介して半導体層１０３上に配置された半導体層１０５を形成する。なお、半導体層１０５の表面を平坦化する方法としては、例えば、ＣＭＰ（化学的機械的研磨）を用いることができる。
次に、図２（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて半導体層１０５をパターニングすることにより、半導体層１０５をメサ素子分離する。
【００２８】
次に、図３（ａ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層１０４および半導体層１０３をパターニングすることにより、半導体層１０３をメサ素子分離する。ここで、半導体層１０３をパターニングする場合、半導体層１０３の一部が半導体層１０５からはみ出すようにメサ素子分離することができる。
次に、図３（ｂ）に示すように、半導体層１０５の熱酸化を行うことにより、半導体層１０５の表面にゲート絶縁膜１０６を形成する。
【００２９】
次に、図３（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層１０４をパターニングすることにより、半導体層１０５からはみ出した半導体層１０３の表面を露出させ、半導体層１０３にコンタクト領域Ｃ１を形成する。
次に、図３（ｄ）に示すように、プラズマＣＶＤなどの方法により、半導体基板１０１上の全面に導電膜１０７ａを堆積する。なお、導電膜１０７ａとしては、例えば、多結晶シリコンを用いることができる。
【００３０】
次に、図１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて導電膜１０７ａをパターニングすることにより、コンタクト領域Ｃ１を介して半導体層１０３と接続されたゲート電極１０７を半導体層１０５上に形成する。
そして、ゲート電極１０７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１０５内にイオン注入することにより、ゲート電極１０７の側方に配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層を半導体層１０５に形成する。
【００３１】
そして、ＣＶＤなどの方法により、ＬＤＤが形成された半導体層１０５上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１０７の側壁にサイドウォール１０８をそれぞれ形成する。そして、ゲート電極１０７およびサイドウォール１０８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１０５内にイオン注入することにより、サイドウォール１０８の側方にそれぞれ配置された高濃度不純物導入層からなるソース層１０９ａおよびドレイン層１０９ｂを半導体層１０５に形成する。
【００３２】
図４（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図４（ｂ）は、図４（ａ）のＡ２２−Ａ２２´線で切断した断面図、図４（ｃ）は、図４（ａ）のＢ２２−Ｂ２２´線で切断した断面図である。
図４において、半導体基板２０１上には絶縁層２０２が形成され、絶縁層２０２上には半導体層２０３が形成されている。ここで、半導体層２０３は、絶縁層２０２上でメサ素子分離することができる。さらに、半導体層２０３上には絶縁層２０４が形成され、絶縁層２０４上には半導体層２０５が形成されている。ここで、半導体層２０５は、半導体層２０３の一部が半導体層２０５からはみ出すようにメサ素子分離することができる。
【００３３】
そして、半導体層２０５上には、ゲート絶縁膜２０６を介してゲート電極２０７が形成され、ゲート電極２０７の側壁にはサイドウォール２０８が形成されている。そして、ゲート電極２０７の一方の側では、ソース層２０９ａが半導体層２０５に形成され、ゲート電極２０７の他方の側では、オフセットゲート層２０９ｂ、２０９ｃを介してドレイン層２０９ｂが半導体層２０５に形成されている。なお、オフセットゲート層２０９ｂ、２０９ｃは、ドレイン層２０９ｄの不純物濃度よりも薄い不純物拡散層から構成することができ、ゲート電極２０７下のボディ領域からドレイン層２０９ｄに向かって不純物濃度を高くすることができる。
【００３４】
ここで、半導体層２０３には、半導体層２０５からはみ出した半導体層２０３上の絶縁層２０４が除去されたコンタクト領域Ｃ２が形成されている。そして、ゲート電極２０７は、半導体層２０３のコンタクト領域Ｃ２に延伸され、コンタクト領域Ｃ２を介して半導体層２０３と接続されている。
これにより、半導体層２０３をフィールドプレートとして用いることが可能となり、薄膜トランジスタが形成された半導体層２０５の裏面にフィールドプレートを配置することができる。このため、フィールドプレートの配置の自由度を向上させることが可能となり、ゲート電極２０７や配線層などの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となる。このため、薄膜トランジスタの設計の自由度を向上させることが可能となるとともに、薄膜トランジスタの高耐圧化を図ることができる。
【００３５】
また、ゲート電極２０７とドレイン層２０９ｄとの間に配置されたオフセットゲート層２０９ｂ、２０９ｃがある場合、フィールドプレートはチャネル領域からオフセットゲート層２０９ｃ端を介して延伸されていることが好ましい。
図５は、図４の半導体装置の製造方法を示す図であり、図４（ａ）のＡ２２−Ａ２２´線で切断した断面図である。図５（ａ）において、半導体基板２０１上には絶縁層２０２が形成され、絶縁層２０２上には半導体層２０３が形成されている。なお、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２０３にドーピングすることにより、半導体層２０３の抵抗率を下げることが好ましい。
【００３６】
そして、図５（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて半導体層２０３をパターニングすることにより、半導体層２０３をメサ素子分離する。そして、プラズマＣＶＤなどの方法により、絶縁層２０４および導電膜２０５を半導体層２０３上に順次堆積する。
次に、図５（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて半導体層２０５をパターニングすることにより、半導体層２０５をメサ素子分離する。ここで、半導体層２０５をパターニングする場合、半導体層２０３の一部が半導体層２０５からはみ出すようにメサ素子分離することができる。そして、半導体層２０５の熱酸化を行うことにより、半導体層２０５の表面にゲート絶縁膜２０６を形成する。
【００３７】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層２０４をパターニングすることにより、半導体層２０５からはみ出した半導体層２０３の表面を露出させ、半導体層２０３にコンタクト領域Ｃ２を形成する。そして、コンタクト領域Ｃ２を介して半導体層２０３と接続されたゲート電極２０７を半導体層２０５上に形成する。
【００３８】
そして、ゲート電極２０７の一方の側に配置されたソース層２０９ａを半導体層２０５に形成するとともに、ゲート電極２０７の他方の側に配置されたオフセットゲート層２０９ｂ、２０９ｃおよびドレイン層２０９ｄを半導体層２０５に形成し、ゲート電極２０７の側壁には、サイドウォール２０８をそれぞれ形成する。
図６（ａ）〜図１６（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）〜図１６（ｂ）は、図６（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図６（ｃ）〜図１６（ｃ）は、図６（ａ）〜図１６（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
【００３９】
図６において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。なお、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３３にドーピングすることにより、単結晶半導体層３３の抵抗率を下げることが好ましい。
【００４０】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００４１】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００４２】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００４３】
次に、図８に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、単結晶半導体層３３、３５、５１、５２の側壁に成膜された支持体５６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。なお、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００４４】
これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体５６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００４５】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００４６】
次に、図１０に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００４７】
なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。
【００４８】
次に、図１１に示すように、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに絶縁層３４を形成する。ここで、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化にて絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９´が形成されるとともに、支持体５６を酸化膜３９に変化させることができる。
【００４９】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。
【００５０】
また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００５１】
なお、絶縁層３２、３４を形成した後、高温アニールを行う。これにより、絶縁層３２、３４をリフローさせることが可能となり、絶縁層３２、３４のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図１２に示すように、ＣＶＤなどの方法により、酸化膜３９、３９´がそれぞれ形成された溝３６、３７および溝３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００５２】
次に、図１３に示すように、単結晶半導体層３５の熱酸化を行うことにより、単結晶半導体層３５上にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された単結晶半導体層３５上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜４１上にゲート電極４２を形成する。
【００５３】
次に、図１４に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３５内にイオン注入することにより、ゲート電極４２の側方に配置された高濃度不純物導入層からなるソース層４３ａおよびドレイン層４３ｂを単結晶半導体層３５に形成する。なお、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３３内にイオン注入することにより、単結晶半導体層３３の抵抗率を下げるようにしてもよい。
【００５４】
次に、図１５に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜４４を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４をパターニングすることにより、ソース層４３ａおよびドレイン層４３ｂの表面を露出させる開口部を形成する。また、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、単結晶半導体層３３の表面を露出させる開口部を形成する。
【００５５】
そして、ＣＶＤなどの方法により、これらの開口部内が埋め込まれるようにして、層間絶縁膜４４上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース層４３ａおよびドレイン層４３ｂとそれぞれコンタクトをとるための配線層４６ａ、４６ｂを層間絶縁膜４４上に形成するとともに、単結晶半導体層３３とコンタクトをとるための配線層４５ａ、４５ｂを層間絶縁膜４４上に形成する。ここで、配線層４５ａ、４５ｂ及び４６ａ、４６ｂは、回路により任意のパターン配線が可能である。例えば、４５ａと４６ｂが接続されたパターニングを行えば、ソースとフィールドプレートを同電位にできる。
【００５６】
次に、図１６に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜４７を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４７をパターニングすることにより、配線層４５ａ、４５ｂ、４６ａの表面を露出させる開口部を形成する。そして、ＣＶＤなどの方法により、層間絶縁膜４７に形成された開口部内が埋め込まれるようにして、層間絶縁膜４７上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、配線層４５ａ、４５ｂ、４６ａを互いに接続する配線層４８を層間絶縁膜４７上に形成する。
【００５７】
これにより、半導体層３３、３５の熱酸化にてＢＯＸ層を形成することが可能となり、半導体層３３、３５の結晶品質を損なうことなく、ＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタが形成された半導体層３５の裏面に単結晶からなる低抵抗のフィールドプレートを配置することが可能となる。このため、ゲート電極４２や配線層４６ａ、４６ｂなどの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となり、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図りつつ、電界効果型トランジスタの高耐圧化を図ることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】図１の半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の概略構成を示す図。
【図５】図４の半導体装置の製造方法を示す断面図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５９】
３１、１０１、１０５ａ、２０１  半導体基板、３２、３４、１０２、１０４、１０４ａ、１０４ｂ、２０２、２０４  絶縁層、３３、３５、５１、５２、１０３、１０５、２０３、２０５  半導体層、３６、３７、３８  溝、３９  酸化膜、４０  埋め込み絶縁層、４１、１０６、２０６  ゲート絶縁膜、４２、１０７、２０７  ゲート電極、４３ａ、１０９ａ、２０９ａ  ソース層、４３ｂ、１０９ｂ、２０９ｄ  ドレイン層、４４、４７  層間絶縁膜、４５ａ、４５ｂ、４６ａ、４６ｂ、４８  配線層、５３  犠牲酸化膜、５４  酸化防止膜、５６  支持体、５７ａ、５７ｂ  空洞部、１０８、２０８  サイドウォール、Ｃ１、Ｃ２  コンタクト、１０５ｂ  水素イオン注入層、１０７ａ  導電膜、２０９ｂ、２０９ｃ  オフセットゲート層
【図１】
2006066573.tif 000003
【図２】
2006066573.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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