(57)【要約】【課題】  サージへの耐性を向上させると共に、リーク電流の低減を図ることができる保護ダイオードを提供する。【解決手段】  ｎ型のｎ＋ＧａＡｓ層６と、ｎ＋ＧａＡｓ層上に形成されたｎ型のｎ−ＧａＡｓ層７を備え、ｎ−ＧａＡｓ層内にｐ型エミッタ領域８及びｐ型コレクタ領域９が形成された保護ダイオードであって、ｎ−ＧａＡｓ層のドーパントのドーピング濃度をｎ＋ＧａＡｓ層のドーパントのドーピング濃度よりも小さくする。【選択図】    図１
2006032582.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の第１の導電体層と、
該第１の導電体層上に形成された第１の導電型の第２の導電体層と、
該第２の導電体層内に形成され、前記第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を備える保護ダイオードであって、
前記第２の導電体層における担体濃度が、前記第１の導電体層における担体濃度よりも小さい
ことを特徴とする保護ダイオード。
【請求項２】
前記第２の導電体層の膜厚が、前記第１の導電体層の膜厚よりも薄い
ことを特徴とする請求項１に記載の保護ダイオード。
【請求項３】
第１の導電型の第１の導電体層上に、同第１の導電体層における担体濃度よりも担体濃度が小さい第１の導電型の第２の導電体層を形成する工程と、
該第２の導電体層内に、同第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を形成する工程を備える
ことを特徴とする保護ダイオードの製造方法。
【請求項４】
前記第２の導電体層の膜厚は、前記第１の導電体層の膜厚よりも薄く形成する
ことを特徴とする請求項３に記載の保護ダイオードの製造方法。
【請求項５】
化合物半導体層を有する基板と、
該基板上若しくは該基板内に形成された第１の導電型の第１の導電体層と、
該第１の導電体層上に形成された第１の導電型の第２の導電体層と、
該第２の導電体層内に形成され、前記第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を備える化合物半導体装置であって、
前記第２の導電体層における担体濃度が、前記第１の導電体層における担体濃度よりも小さい
ことを特徴とする化合物半導体装置。
【請求項６】
前記第２の導電体層の膜厚が、前記第１の導電体層の膜厚よりも薄い
ことを特徴とする請求項５に記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は保護ダイオード及びその製造方法、並びに化合物半導体装置に関する。詳しくは、２層構造の導電体層を形成し、上層の導電体層における担体濃度を下層の導電体層における担体濃度よりも小さくすることによって、サージへの耐性を向上させると共に、リーク電流を低減しようとした保護ダイオード及びその製造方法、並びに化合物半導体装置に係るものである。
【背景技術】
【０００２】
ＧａＡｓ系等の化合物半導体層を有する化合物半導体系の電界効果トランジスタは、電子移動度が高く、良好な高周波特性を有するので、携帯電話などの高周波領域の分野で広く用いられている。
【０００３】
ここで、化合物半導体系電界効果トランジスタのゲート電極やドレイン電極は、そのサージへの耐性が所望の用途、構造、寸法の電界効果トランジスタに要求される程、高くないことが知られている。ゲート幅の小さなトランジスタの場合には、ゲート電極やドレイン電極のサージへの耐性が極めて低く、２０〜３０Ｖのサージ電圧で破壊されることがある。また、高周波特性を向上させるため、ゲート−ドレイン間及びゲート−ソース間の距離を小さくしているが、このこともサージへの耐性を低くしている原因の１つである。
【０００４】
そこで、サージへの耐性を向上させるために、ゲート−ドレイン間及びゲート−ソース間などに保護ダイオードを用いることがあり（例えば、特許文献１参照。）、この保護ダイオードには通常動作時におけるリーク電流を低減することと、保護ダイオード自身のサージへの耐性向上が要求されている。
【０００５】
以下、図面を参照して、従来の保護ダイオードを備える化合物半導体装置を説明する。
図４は、従来の保護ダイオードを備える化合物半導体装置を説明するための模式的な断面図であり、ここで示す化合物半導体装置１０１は、半絶縁性ＧａＡｓ基板１０２上に、不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓ単結晶からなるバッファー層１０３を介して、チャネル層１０４及びバリア層１０５が順次積層されている。
【０００６】
また、バリア層上にはＳｉのドーピング濃度が６×１０１８／ｃｍ３であるｎ＋ＧａＡｓ層１０６が形成され、ｎ＋ＧａＡｓ層の表面にｐ型エミッタ領域１０７及びｐ型コレクタ領域１０８が形成されている。
【０００７】
更に、ｎ＋ＧａＡｓ層上にはコンタクトホール１０９が設けられたＳｉＮからなるパッシベーション膜１１０が形成されると共に、コンタクトホールを通じてｐ型エミッタ領域にオーミック接触したエミッタ電極１１１及びコンタクトホールを通じてｐ型コレクタ領域にオーミック接触したコレクタ電極１１２が形成されている。なお、図中符号１１３はｐ型不純物を含有する素子分離領域を示している。
【０００８】
上記した従来の保護ダイオードでは、ツェナー降伏を利用してサージ電流を逃がすことができる。
【０００９】
【特許文献１】特開２００２−９２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記した従来の保護ダイオードでは、降伏電圧に達しない通常の動作状態（通常動作時）における接合リーク電流が高いという問題があった。
このことは、保護ダイオードを用いた集積回路において、その消費電流を増加させてしまう結果となっていた。
【００１１】
本発明は、以上の点に鑑みて創案されたものであって、サージへの耐性を向上させると共に、リーク電流の低減を図ることができる保護ダイオード及びその製造方法、並びに化合物半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る保護ダイオードは、第１の導電型の第１の導電体層と、該第１の導電体層上に形成された第１の導電型の第２の導電体層と、該第２の導電体層内に形成され、前記第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を備える保護ダイオードであって、前記第２の導電体層における担体濃度が、前記第１の導電体層における担体濃度よりも小さくなる様に構成されている。
【００１３】
ここで、第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層が第２の導電体層内に形成され、第２の導電体層における担体濃度が第１の導電体層における担体濃度よりも小さいために、通常動作時に担体濃度の小さな第２の導電体層のみに電流が流れ、リーク電流を抑制することができる。
また、サージが入った場合には、第２の導電体層のみならず、担体濃度が大きな第１の導電体層にも電流が流れるために、サージ耐性の向上を図ることができる。
【００１４】
また、上記の目的を達成するために、本発明に係る保護ダイオードの製造方法は、第１の導電型の第１の導電体層上に、同第１の導電体層における担体濃度よりも担体濃度が小さい第１の導電型の第２の導電体層を形成する工程と、該第２の導電体層内に、同第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を形成する工程を備える。
【００１５】
ここで、第１の導電型の第１の導電体層上に、第１の導電体層における担体濃度よりも担体濃度が小さい第１の導電型の第２の導電体層を形成し、この第２の導電体層内に、第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を形成することによって、通常動作時に担体濃度の小さな第２の導電体層のみに電流が流れ、リーク電流を抑制することができる。
また、サージが入った場合には、第２の導電体層のみならず、担体濃度が大きな第１の導電体層にも電流が流れるために、サージ耐性の向上を図ることができる。
【００１６】
また、上記の目的を達成するために、本発明に係る化合物半導体装置は、化合物半導体層を有する基板と、該基板上若しくは該基板内に形成された第１の導電型の第１の導電体層と、該第１の導電体層上に形成された第１の導電型の第２の導電体層と、該第２の導電体層内に形成され、前記第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層を備える化合物半導体装置であって、前記第２の導電体層における担体濃度が、前記第１の導電体層における担体濃度よりも小さくなる様に構成されている。
【００１７】
ここで、第２の導電体層とｐｎ接合をなす第２の導電型の第３の導電体層が第２の導電体層内に形成され、第２の導電体層における担体濃度が第１の導電体層における担体濃度よりも小さいために、通常動作時に担体濃度の小さな第２の導電体層のみに電流が流れ、リーク電流を抑制することができる。
また、サージが入った場合には、第２の導電体層のみならず、担体濃度が大きな第１の導電体層にも電流が流れるために、サージ耐性の向上を図ることができる。
【発明の効果】
【００１８】
上記した本発明の保護ダイオード及びその製造方法、並びに化合物半導体装置では、通常動作時のリーク電流を抑制することができると共に、サージへの耐性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した保護ダイオードを備えた化合物半導体装置を説明するための模式的な断面図であり、ここで示す化合物半導体装置１は、半絶縁性ＧａＡｓ基板２上に、不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓ単結晶からなるバッファー層３を介して、チャネル層４及びバリア層５が順次積層されている。
【００２０】
ここで、半絶縁性ＧａＡｓ基板は不純物をほとんど含有せず、例えば抵抗率１０６〜１０８Ω・ｃｍ程度の単結晶からなる。半絶縁性ＧａＡｓ基板はバルク結晶であり、点欠陥や転位といった格子欠陥を多く含む。従って、半絶縁性ＧａＡｓ基板上にエピタキシャル層を成長させると、良質な結晶とならない。これを防ぐために半絶縁性ＧａＡｓ基板上にバッファー層が設けられている。
【００２１】
また、チャネル層の材料としては、例えば不純物を添加していないＩｎｘＧａ１−ｘＡｓ（ｕｎｄｏｐｅｄ−ＩｎＧａＡｓ）混晶が用いられる。通常、ＩｎＧａＡｓ混晶はＡｌＧａＡｓ混晶よりも電子移動度が大きく、ＩｎＧａＡｓをチャネル層として用いることにより高速な電子移動が可能となる。チャネル層としてＩｎｘＧａ１−ｘＡｓ混晶を用いる場合、通常Ｉｎの組成比ｘは０．１〜０．２である。
【００２２】
また、バリア層は、例えばＡｌｘＧａ１−ｘＡｓ混晶等の三−五族化合物半導体からなり、通常、Ａｌの組成比ｘは０．２〜０．３である。
【００２３】
また、バリア層上にはＳｉのドーピング濃度が６×１０１８／ｃｍ３であり膜厚が８０ｎｍのｎ＋ＧａＡｓ層６が形成され、ｎ＋ＧａＡｓ層上にはＳｉのドーピング濃度が１×１０１７〜５×１０１７／ｃｍ３であり膜厚が５０ｎｍのｎ−ＧａＡｓ層７が形成されている。更に、ｎ−ＧａＡｓ層の表面にｐ型エミッタ領域８及びｐ型コレクタ領域９が形成されている。
なお、ｎ＋ＧａＡｓ層にドーピングされているＳｉ濃度やｎ＋ＧａＡｓ層の膜厚を変更することによって、サージへの耐性を任意に調整することができる。また、ｎ−ＧａＡｓ層にドーピングされているＳｉ濃度やｎ−ＧａＡｓ層の膜厚を変更することによって、リーク電流を任意に調整することができる。
【００２４】
また、ｎ−ＧａＡｓ層上にはコンタクトホール１０が設けられたＳｉＮからなるパッシベーション膜１１が形成されると共に、コンタクトホールを通じてｐ型エミッタ領域にオーミック接触したエミッタ電極１２及びコンタクトホールを通じてｐ型コレクタ領域にオーミック接触したコレクタ電極１３が形成されている。なお、図中符号１４はｐ型不純物を含有する素子分離領域を示している。
【００２５】
ここで、ｎ＋ＧａＡｓ層とｎ−ＧａＡｓ層の二層構造としているのは、通常動作時にｎ−ＧａＡｓ層のみに電流を流し、サージが入った場合にｎ−ＧａＡｓ層のみならずｎ＋ＧａＡｓ層にも電流を流してサージ耐性を高めるためである。従って、ｎ＋ＧａＡｓ層におけるＳｉのドーズ量をｎ−ＧａＡｓ層におけるＳｉのドーズ量よりも大きくすることによって充分にサージ耐性を高めることができるのであれば、必ずしもｎ＋ＧａＡｓ層の膜厚がｎ−ＧａＡｓ層の膜厚より厚く形成される必要は無い。
しかし、サージが入った時にｎ＋ＧａＡｓ層により一層大きな電流を流せる様に、即ち許容電流量を充分に大きくするために、ｎ＋ＧａＡｓ層におけるＳｉのドーズ量をｎ−ＧａＡｓ層におけるＳｉのドーズ量よりも大きくするのみならず、ｎ−ＧａＡｓ層と比較してｎ＋ＧａＡｓ層の膜厚が厚くなる様に構成される方が好ましい。
【００２６】
以下、上記した保護ダイオードを備える化合物半導体装置の製造方法について説明する。
上記した化合物半導体装置の製造方法では、先ず、半絶縁性ＧａＡｓ基板２上に例えば有機金属化学気相成長法（ＭＯＣＶＤ法）によりｕｎｄｏｐｅｄ−ＡｌＧａＡｓをエピタキシャル成長させ、バッファー層３を形成する（図２（ａ）参照）。
【００２７】
次に、バッファー層の上層に、例えばＭＯＣＶＤ法によりｕｎｄｏｐｅｄ−ＩｎＧａＡｓをエピタキシャル成長させ、チャネル層４を形成する（図２（ａ）参照）。
【００２８】
更に、チャネル層の上層に、例えばＭＯＣＶＤ法によりエピタキシャル成長させ、ｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層、ｎ−ＡｌＧａＡｓ層及びｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層の積層であるバリア層５を形成する（図２（ａ）参照）。
【００２９】
次に、バリア層の上層に、ｎ型不純物としてＳｉを高濃度に含有するＧａＡｓを例えばＭＯＣＶＤ法により厚さ８０ｎｍ程度エピタキシャル成長させ、ｎ＋ＧａＡｓ層を形成する（図２（ａ）参照）。ｎ＋ＧａＡｓ層のｎ型不純物濃度は例えば、６×１０１８／ｃｍ３とする。
【００３０】
続いて、ｎ＋ＧａＡｓ層の上層に、ｎ型不純物としてＳｉを低濃度に含有するＧａＡｓを例えばＭＯＣＶＤ法により厚さ５０ｎｍ程度にエピタキシャル成長させ、ｎ−ＧａＡｓ層を形成する（図２（ａ）参照）。ｎ−ＧａＡｓ層のｎ型不純物濃度は例えば、１×１０１７〜５×１０１７／ｃｍ３とする。
【００３１】
次に、ｎ−ＧａＡｓ層上にフォトレジスト（図示せず）を塗布し、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、パターンエッチングを行い、不要な部分のｎ−ＧａＡｓ層及びｎ＋ＧａＡｓ層を除去する。その後、例えばプラズマアッシングによりフォトレジストを除去する（図２（ｂ）参照）。なお、エッチングとしては主にウェットエッチングが用いられる。
【００３２】
次に、ｎ−ＧａＡｓ層上にフォトレジスト（図示せず）を塗布し、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、素子分離領域の形成領域に開口を有するフォトレジストを形成し、ｐ型不純物として例えばホウ素をイオン注入することによって、素子分離領域１４を形成する。その後、例えばプラズマアッシングによりフォトレジストを除去する（図２（ｃ）参照）。
【００３３】
次に、図２（ｄ）で示す様に、基板全面に例えばプラズマＣＶＤ法によりシリコン酸化膜を例えば３００ｎｍ堆積させ、パッシベーション膜１１を形成する。
【００３４】
次に、パッシベーション膜上にフォトレジスト（図示せず）を塗布し、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、エミッタ電極形成領域及びコレクタ電極形成領域に開口を有するフォトレジストを形成する。続いて、フォトレジストをマスクとして例えばＣＦ４系のガスを用いた反応性イオンエッチングにより、パッシベーション膜に異方性エッチングを行う。その後、例えばプラズマアッシングによりフォトレジストを除去することにより、図３（ｅ）で示す様に、パッシベーション膜のエミッタ電極形成領域及びコレクタ電極形成領域にコンタクトホール１０を形成する。
【００３５】
次に、パッシベーション膜に形成したコンタクトホールを介して、ｎ−ＧａＡｓ層にｐ型不純物として例えばＺｎを６００℃程度で気相拡散させ、ｐ型エミッタ領域８及びｐ型コレクタ領域９を形成する（図３（ｆ）参照）。
なお、ｎ−ＧａＡｓ層下のｎ＋ＧａＡｓ層までｐ型エミッタ領域及びｐ型コレクタ領域が及んだ場合には、リーク電流を抑制することができないために、ｐ型エミッタ領域及びｐ型コレクタ領域は、ｎ−ＧａＡｓ層内のみで形成する。
【００３６】
続いて、例えば、電子ビーム蒸着法により基板全面にＴｉ、Ｐｔ及びＡｕの積層膜を形成し、その後、この積層膜をエッチングしてエミッタ電極１２及びコレクタ電極１３を形成することによって、図３（ｇ）で示す様な保護ダイオードを備えた化合物半導体装置を得ることができる。
【００３７】
なお、上記の実施例では、ＧａＡｓ基板上にエピタキシャル成長により形成される保護ダイオードについて説明を行ったが、保護ダイオードの製造方法はエピタキシャル成長に限定されるものでは無く、例えば、ＧａＡｓ基板にイオン注入を行うことによって保護ダイオードを形成しても良い。
【００３８】
上記した本発明を適用した保護ダイオードを備えた化合物半導体装置では、ｐ型エミッタ領域及びｐ型コレクタ領域をＳｉのドーピング濃度が小さいｎ−ＧａＡｓ層に形成しているために、通常動作時にはｎ−ＧａＡｓ層のみに電流が流れることとなり、リーク電流を抑制することができる。
また、サージが入った場合には、ｎ−ＧａＡｓ層のみならず、ｎ−ＧａＡｓ層とその直下にあるｎ＋ＧａＡｓ層の２層を使ってサージを逃がすことができるために、サージ耐性の向上を図ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用した保護ダイオードを備えた化合物半導体装置を説明するための模式的な断面図である。
【図２】化合物半導体装置の製造方法を説明するための模式図（１）である。
【図３】化合物半導体装置の製造方法を説明するための模式図（２）である。
【図４】従来の保護ダイオードを備える化合物半導体装置を説明するための模式的な断面図である。
【符号の説明】
【００４０】
１    化合物半導体装置
２    半絶縁性ＧａＡｓ基板
３    バッファー層
４    チャネル層
５    バリア層
６    ｎ＋ＧａＡｓ層
７    ｎ−ＧａＡｓ層
８    ｐ型エミッタ領域
９    ｐ型コレクタ領域
１０    コンタクトホール
１１    パッシベーション膜
１２    エミッタ電極
１３    コレクタ電極
１４    素子分離領域
【図１】
2006032582.tif 000003
【図２】
2006032582.tif 000004
【図３】
2006032582.tif 000005
【図４】
2006032582.tif 000006