(57)【要約】【課題】  ゲート抵抗を低減し、従来よりも高周波特性を改善するとともに歩留まり向上を実現する縦形ＭＯＳトランジスタ及びその製造方法を提供する。【解決手段】  ゲート電極9aにゲート電圧が印加されると、トレンチ4に沿ってボディ領域3にチャネルが形成され、ドレイン層1からソース層7に電子電流が流れる。このとき、トレンチ内のゲートを多結晶シリコン膜6と金属シリサイド9との積層構造とする。そのため、ゲート抵抗が小さくなり、高周波特性が改善される。また、この構造及び製造方法ではトレンチ内ゲート上部にゲート形成のためのエッチング時に生ずる凹部が発生しにくく、この凹部に基づく動作不良や信頼性不良を回避することができる。【選択図】    図１
2006140523.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板と、
前記半導体基板上に形成された第１の導電型のエピタキシャル成長層と、
前記エピタキシャル成長層上に形成された第２の導電型のボディ領域と、
前記第２の導電型のボディ領域を貫通し、前記第１導電型のエピタキシャル成長層の内部に達するように形成されたトレンチと、
前記第２の導電型のボディ領域の表面及び前記トレンチの壁面及び底面に沿って形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記ゲート絶縁膜に囲まれるように前記トレンチ内に形成された、第1の膜厚が前記トレンチ幅の半分未満である多結晶シリコンゲートと、
前記トレンチ内部であって前記多結晶シリコンゲートが埋め込まれていない領域を埋め込んでいる膜厚が前記トレンチ幅の半分と前記第１の膜厚との差より大きい第２の膜厚を有するシリコン酸化膜と、
前記第２の導電型のボディ領域の表面で且つ前記トレンチ周囲に前記ゲート絶縁膜に接して形成された第１の導電型のソース領域と、
前記多結晶シリコンゲートに接続されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記半導体基板に接続されたドレイン電極とを、備えたことを特徴とする縦形ＭＯＳトランジスタ。
【請求項２】
第１の導電型の半導体基板と、
前記半導体基板上に形成された第１の導電型のエピタキシャル成長層と、
前記エピタキシャル成長層上に形成された第２の導電型のボディ領域と、
前記第２の導電型のボディ領域を貫通し、前記第１導電型のエピタキシャル成長層の内部に達するように形成されたトレンチと、
前記第２の導電型のボディ領域の表面及び前記トレンチの壁面及び底面に沿って形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記ゲート絶縁膜に囲まれるように前記トレンチ内に形成された、第1の膜厚が前記トレンチ幅の半分未満である多結晶シリコンゲートと、
前記トレンチ内部であって前記多結晶シリコンゲートが埋め込まれていない領域を埋め込んでいる膜厚が前記トレンチ幅の半分と前記第１の膜厚との差より大きい第２の膜厚を有するシリコン窒化膜と、
前記第２の導電型のボディ領域の表面で且つ前記トレンチ周囲に前記ゲート絶縁膜に接して形成された第１の導電型のソース領域と、
前記多結晶シリコンゲートに接続されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記半導体基板に接続されたドレイン電極とを、備えたことを特徴とする縦形ＭＯＳトランジスタ。
【請求項３】
第１の導電型の半導体基板主表面から、第２の導電型のボディ領域を第２導電型の不純物の注入及び熱拡散で形成する工程と、
前記ボディ領域上のトレンチ形成予定領域から前記第２の導電型のボディ領域を貫通し、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成する工程と、
前記ボディ領域の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、多結晶シリコン層を、前記トレンチの幅の半分未満となる層厚で堆積する工程と、
前記多結晶シリコン層上に、シリコン酸化膜を、前記トレンチの幅の半分と前記多結晶シリコン層の層厚との差以上の層厚で形成する工程と、
前記シリコン酸化膜に対して、エッチングを行う工程と、
前記多結晶シリコン層に対してエッチングを行い、前記トレンチ内にゲートを形成する工程と、
前記ボディ領域の表面で且つゲート絶縁膜に接した領域に第１の導電型のソース領域を形成する工程とからなる縦形ＭＯＳトランジスタの製造方法。
【請求項４】
第１の導電型の半導体基板主表面から、第２の導電型のボディ領域を第２導電型の不純物の注入及び熱拡散で形成する工程と、
前記ボディ領域上のトレンチ形成予定領域から前記第２の導電型のボディ領域を貫通し、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成する工程と、
前記ボディ領域の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、多結晶シリコン層を、前記トレンチの幅の半分未満となる層厚で堆積する工程と、
前記多結晶シリコン層上に、シリコン窒化膜を、前記トレンチの幅の半分と前記多結晶シリコン層の層厚との差以上の層厚で形成する工程と、
前記シリコン窒化膜に対して、エッチングを行う工程と、
前記多結晶シリコン層に対してエッチングを行い、前記トレンチ内にゲートを形成する工程と、
前記ボディ領域の表面で且つゲート絶縁膜に接した領域に第１の導電型のソース領域を形成する工程とからなる縦形ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する縦形ＭＯＳトランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
図２に従来のトレンチ構造を有する縦形ＭＯＳトランジスタの模式断面図を示す。これはドレイン領域となる第１導電型高濃度基板１上に、より低濃度の第１導電型層２をエピタキシャル成長させた半導体基板を用意し、この半導体基板の表面からボディ領域と称する第２導電型拡散領域３を不純物注入及び１０００℃以上の高温熱処理で形成する。さらに表面からソース領域となる第１導電型高濃度不純物領域７と、ボディ領域の電位をオーミック・コンタクトにより固定させるための第２導電型高濃度ボディコンタクト領域８が形成されており、それぞれソース電極７ａ、ボディ電極８ａに接続される。ここで、この第１導電型のソース領域と第２導電型のボディコンタクト領域は通常は同電位とするため図２では接触するレイアウトとし、図示はしないが１つのコンタクトホールによって両方の領域にまたがって電気的コンタクトをとることにより、７ａと８ａを接続している。そしてこの第１導電型のソース領域を貫通して単結晶シリコンをエッチングしてトレンチ４を形成し、このシリコントレンチ内にゲート絶縁膜４及び、ゲート電極６ａに接続される高濃度不純物を含んだ多結晶シリコン６を埋め込んでいる。またこの半導体基板裏面の第１導電型高濃度領域はドレイン電極１ａに接続されている。
【０００３】
以上のような構造により、裏面側の第１導電型高濃度領域及び第１導電型エピタキシャル領域からなるドレインから、表面側の第１導電型高濃度領域からなるソースへ流れる電流を、トレンチ側壁のゲート絶縁膜を介して、トレンチ内に埋め込んだゲートで制御する縦型ＭＯＳトランジスタとして機能させることができる。この方法は導電型をＮまたはＰにすることで、Ｎチャネル型、Ｐチャネル型の両方に対応することができる。また、このトレンチ構造を有する縦形ＭＯＳトランジスタは、完全に縦方向にチャネルを形成するので、微細化技術の適用が可能であるという特徴を有する。
【０００４】
このような縦形ＭＯＳトランジスタは、例えば特許文献１などにその基本的な構造及び製造方法の概略が開示されている。
【特許文献１】米国特許４７６７７２２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このような縦形ＭＯＳトランジスタの構造及び製造方法では以下のような問題点が存在する。
【０００６】
まず第１に、この従来の方法で作製される縦形ＭＯＳトランジスタでは、図２に示されるようにトレンチ内に埋め込まれている多結晶シリコン上部が凹形状となる。この凹部は、トレンチ内及び半導体基板上に、表面が平坦化するまで堆積された多結晶シリコン膜を、エッチバック法により除去する過程で形成される。この凹部が形成される理由は、図１０のように多結晶シリコン膜を堆積する際、グレインがトレンチ内のゲート絶縁膜上を垂直方向に成長するが、このときトレンチ内中心線１１−１１’で接触したときにできるグレイン境界が、他の多結晶シリコンの領域よりもエッチングレートが早くなるためである。
【０００７】
この多結晶シリコン膜のエッチバックを過剰に行うと、トレンチ内のチャネルが形成されるボディ領域にゲート絶縁膜を介して接する多結晶シリコンまでが除去され、トランジスタ動作が阻害されたり、また後の工程における膜の堆積時にボイドが形成され、特に高温動作時にこのボイドからクラックが入りトランジスタそのものが破壊したりするという現象が起きることがあるので充分な管理の下で行われなければならないという問題点がある。
【０００８】
第２に、このトレンチ構造を有する縦形ＭＯＳトランジスタは、多結晶シリコンによりゲート電極を形成するので、ゲート抵抗が高く、特に微細化するほどこの傾向が大きくなるという問題点がある。これは高周波特性を阻害することになり、一般的には５００ｋＨｚ以上の高周波動作においてスイッチング遅延や、効率の低下が無視できなくなる。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明は、第１の導電型の半導体基板と、
この半導体基板上に形成された第１の導電型のエピタキシャル成長層と、
エピタキシャル成長層上に形成された第２の導電型のボディ領域と、
このボディ領域を貫通し、第１導電型のエピタキシャル成長層の内部に達するように形成されたトレンチと、
ボディ領域の表面及びトレンチの壁面及び底面に沿って形成されたゲート絶縁膜と、
このゲート絶縁膜に接し、ゲート絶縁膜に囲まれるようにトレンチ内に形成された多結晶シリコンゲートと、
多結晶シリコンゲートに接し、ゲート絶縁膜及び多結晶シリコンゲートに囲まれるようにトレンチ内に形成された金属シリサイドゲートと、
ボディ領域の表面で且つトレンチ周囲にゲート絶縁膜に接して形成された第１の導電型のソース領域と、
多結晶シリコンゲート及び金属シリサイドゲートに接続されたゲート電極と、
ソース領域に接続されたソース電極と、
半導体基板に接続されたドレイン電極とを、備えたことを特徴とする縦形ＭＯＳトランジスタとした。
【００１０】
または、先の多結晶シリコンゲートに接し、ゲート絶縁膜及び多結晶シリコンゲートに囲まれるようにトレンチ内に形成される膜がシリコン化合物であることを特徴とする縦形ＭＯＳトランジスタとした。
【００１１】
また多結晶シリコンゲートに接し、ゲート絶縁膜及び多結晶シリコンゲートに囲まれるようにトレンチ内に形成される膜が特にシリコン酸化膜であることを特徴とする縦形ＭＯＳトランジスタとした。
【００１２】
または多結晶シリコンゲートに接し、ゲート絶縁膜及び多結晶シリコンゲートに囲まれるようにトレンチ内に形成される膜が特にシリコン窒化膜であることを特徴とする縦形ＭＯＳトランジスタとした。
【００１３】
または多結晶シリコンゲートに接し、ゲート絶縁膜及び多結晶シリコンゲートに囲まれるようにトレンチ内に形成される膜が特に金属膜であることを特徴とする縦形ＭＯＳトランジスタとした。
【００１４】
以上を達成するために、第１の導電型の半導体基板主表面から、第２の導電型のボディ領域を第２導電型の不純物の注入及び熱拡散で形成する工程と、
ボディ領域上のトレンチ形成予定領域から該第２のボディ領域を貫通し、半導体基板の内部まで異方性エッチングを行い、トレンチを形成する工程と、
ボディ領域の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成する工程と、
ゲート絶縁膜上に多結晶シリコン層を、トレンチの幅の半分以下の層厚で堆積する工程と、
多結晶シリコン層上に金属シリサイド層を、先のトレンチ幅の半分と多結晶シリコン層の厚さの差以上の層厚で形成する工程と、
金属シリサイド層に対して、エッチングを行う工程と、
多結晶シリコン層に対してエッチングを行い、トレンチ内にゲートを形成する工程と、
ボディ領域の表面で且つゲート絶縁膜に接した領域に第１の導電型のソース領域を形成する工程とを、行うことを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００１５】
または多結晶シリコン層上に形成する膜がシリコン酸化膜であることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００１６】
または多結晶シリコン層上に形成する膜がシリコン窒化膜であることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００１７】
または多結晶シリコン層上に形成する膜が金属膜であることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【発明の効果】
【００１８】
本発明によれば、縦形ＭＯＳトランジスタのゲート抵抗を大幅に小さくでき、高周波特性を向上させることができる。また、ゲート形成時のオーバーエッチングに起因する動作不良・信頼性不良を低減でき、歩留まりの向上及びそれに伴う低価格化が実現できる。
【発明を実施するための最良の形態】
【００１９】
以下にこの発明の実施の形態を図面に基づいて説明する。
【００２０】
図１は本発明のＮチャネル縦形ＭＯＳトランジスタの断面図である。これはドレイン領域となる第１導電型高濃度基板１上に、より低濃度の第１導電型層２をエピタキシャル成長させた半導体基板を用意し、この半導体基板の表面からボディ領域となる第２導電型拡散領域３を不純物注入及び１０００℃以上の高温熱処理で形成する。さらに表面からソース領域となる第１導電型高濃度不純物領域７と、ボディ領域の電位をオーミック・コンタクトにより固定させるための第２導電型高濃度ボディコンタクト領域８が形成されており、それぞれソース電極７ａ、ボディ電極８ａに接続される。ここで、この第１導電型のソース領域と第２導電型のボディコンタクト領域は図２では同電位とするため接触するレイアウトとし、図示はしないが１つのコンタクトホールによって両方の領域にまたがって電気的コンタクトをとることにより、７ａと８ａを接続している。これらは従来例と同様の構成である。そしてこの第１導電型のソース領域を貫通して単結晶シリコンをエッチングしてトレンチ４を形成し、このシリコントレンチ内壁にゲート絶縁膜５を形成しており、このトレンチ内のゲート絶縁膜の内側に、高濃度不純物を含んだ多結晶シリコン６を埋め込んでおり、さらにトレンチ内の多結晶シリコンの内側に、トレンチ方向に沿って多結晶シリコンに接して金属シリサイド９を形成している。これらの高濃度不純物を含んだ多結晶シリコン及び金属シリサイドはゲート電極９ａに接続している。またこの半導体基板裏面の第１導電型高濃度領域はドレイン電極１ａに接続されている。
【００２１】
以上のような構造により、裏面側の第１導電型高濃度領域及び第１導電型エピタキシャル領域からなるドレインから、表面側の第１導電型高濃度領域からなるソースへ流れる電流を、トレンチ側壁のゲート絶縁膜を介して、トレンチ内に埋め込んだ多結晶シリコン及び金属シリサイドからなるゲートで制御する縦型ＭＯＳトランジスタとして機能させることができる。この方法は導電型をＮまたはＰにすることで、Ｎチャネル型、Ｐチャネル型の両方に対応することができる。
【００２２】
本発明を実現するための縦形ＭＯＳトランジスタの製造方法を図３に基づいてＮチャネル型を例に説明する。まずＡｓまたはＳＢを、抵抗率にして０．００１Ω・ｃｍから０．０１Ω・ｃｍになるまでドープしたＮ型高濃度基板１上に、２ｅ１４／ｃｍ3から４ｅ１６／ｃｍ3の濃度のＰをドープした数μｍから数１０μｍの厚さのＮ型低濃度エピタキシャル層２を有する面方位１００の半導体基板を用意する（図３）。このＮ型エピタキシャル層の厚さ及び不純物濃度は、必要とされるドレイン・ソース間の耐圧及び電流駆動能力によって任意の条件のものを選ぶ。
【００２３】
次にこの縦形ＭＯＳトランジスタの、後にボディとなる領域を形成するために、Ｂを注入し、その後熱処理することにより、不純物濃度が２ｅ１６／ｃｍ3から５ｅ１７／ｃｍ3で深さが数μｍから１０数μｍまでの深さのＰ型ボディ領域３を形成する。次に、酸化膜またはレジストをマスクとしてトレンチを形成する領域の単結晶シリコンを露出させ、ＲＩＥによる異方性エッチング法で、ボディ領域を貫通する深さまでシリコンをエッチングし、トレンチを形成する。
【００２４】
次に、高温犠牲酸化や、等方性ドライエッチングなど、よく知られた方法によりトレンチ角部を丸め、その後トレンチ側壁及び底面にゲート絶縁膜を形成する（図４）。
【００２５】
この後、本発明特有の工程として、まず高濃度の不純物を含んだ多結晶シリコンを、トレンチ幅に応じて、トレンチを完全に埋め込まない厚さで堆積する（図５）。例えば、トレンチ幅が０．８μｍの場合、０．２μｍの厚さの多結晶シリコンを堆積する。高濃度の不純物を含んだ多結晶シリコンの形成方法は、初めに不純物を含まない多結晶シリコンを堆積した後に、熱拡散またはイオン注入法により不純物を注入する方法や、多結晶シリコン堆積中に不純物を導入する方法など、任意の方法を用いることができる。
【００２６】
次に、今度はトレンチを完全に埋め込むまでの厚さで高融点金属、例えばＷ，Ｔｉ，Ｍｏなどの膜を堆積し、シリサイデーションのために窒素雰囲気中で高温アニールを施すことで、金属シリサイド膜を多結晶シリコン膜上及びトレンチ内の多結晶シリコン膜の内側に形成する（図６）。または上記に準じた金属シリサイド膜を堆積し、必要に応じてアニールしてもよい。例えば、トレンチ幅０．８μｍに対して多結晶シリコンを０．２μｍ堆積した場合、上記のように金属シリサイド膜を０．２μｍ以上形成することでトレンチ内部を完全に埋め込むことができる。
【００２７】
次に、必要に応じて、金属シリサイド膜上の酸化膜を除去した後、トレンチ以外の領域の金属シリサイド膜を、多結晶シリコンに対して選択性の高いガス条件でエッチバック法により除去する（図７）。このときトレンチ内金属シリサイド膜が過剰にエッチングされ凹部が形成される場合があるが、Ｓｉのトレンチ面に対して、多結晶シリコン膜厚分の余裕があるのでその量までオーバーエッチングしても構わない。例えば先の例では多結晶シリコン膜厚０．２μｍ分のオーバーエッチングマージンが存在する。
【００２８】
次に、先の金属シリサイド膜エッチングにより露出した多結晶シリコンを、金属シリサイド膜に対して選択性の高いガス条件でエッチバック法により除去する（図８）。この処理は同一チャンバー内で条件切り替えを行うことにより、２度のエッチングをスループットを低下させることなく行うことができる。
【００２９】
このとき、多結晶シリコン膜と金属シリサイド膜は密着性がよく、特にシリサイデーション・アニールを施した場合、強い接合強度が得られるので、多結晶シリコンエッチング時にこの界面が他の領域より早くエッチングされるということがない。つまり、従来の図１０の例のようにエッチングレートが局所的に早い場所が存在しないので、図２の例のような凹部が発生しにくく、従って、過剰な多結晶シリコンのオーバーエッチングによりチャネル上の多結晶シリコンが除去されトランジスタ動作を阻害する、あるいは、後のボイドの形成によるクラックとそれに基づく信頼性不良というような問題が生じることがない。
【００３０】
次に、通常のＭＯＳ製造工程と同様に、高濃度ソース領域を形成するためのＡｓの注入、高濃度ボディコンタクト領域を形成するためのＢまたはＢＦ2の注入及びそれらの活性化処理を行う（図９）。
【００３１】
そのあと通常のＭＯＳ製造工程と同様に、図示しないが中間絶縁膜の形成、コンタクトホールの形成、金属配線の形成、保護膜の形成を経て縦形ＭＯＳトランジスタの主要部を作製する。
【００３２】
以上の製造工程及び構造をもつ本発明の縦形ＭＯＳトランジスタは、以下のような特徴をもつ。
【００３３】
まず１つめはゲートを従来使われている多結晶シリコン膜と、金属シリサイド膜の積層構造としているので、ゲート抵抗値を従来の多結晶シリコン膜のみに比べ、２０％以下にすることができる。特に金属シリサイドが、トレンチ底部のチャネル付近にまで達しているのでチャネルの反転・空乏動作が速く、ターンオン特性・ターンオフ特性が改善され、これにより縦形ＭＯＳトランジスタの高速化が実現でき、ＭＨｚレベルの動作を効率よく行うことができる。
【００３４】
２つめは、先に述べたようにゲートを多結晶シリコン膜と金属シリサイド膜の積層構造とし、かつそれぞれのエッチングを異なるガス条件で行っているのでゲート電極上部の凹部またはボイドが発生することがなく、動作不良や信頼性不良といった歩留まり低下を抑制することができる。
【００３５】
特に上に述べた後者の特徴は、図１１のような構成にすることでも実現することができる。これは本発明の、トレンチ内の多結晶シリコン膜の内側に形成する金属シリサイドの変わりに、酸化膜を形成したものである。
【００３６】
製造工程の概略は以下のようになる。
まず、図３〜図５のように、第１導電型の高濃度不純物領域と低濃度エピタキシャル領域を有する半導体基板に第２導電型のボディ領域を形成し、このボディ領域を貫通するようにトレンチを形成し、このトレンチの角部の丸め処理を行い、内壁にゲート絶縁膜を形成し、高濃度不純物を含んだ多結晶シリコンをトレンチを完全に埋め込まない膜厚で堆積する。
【００３７】
次にトレンチ内多結晶シリコンの内側を埋め込むまで、多結晶シリコンを熱酸化により酸化することで酸化膜を形成し、この酸化膜をトレンチの内側の酸化膜のみを残すようにエッチバックする。
【００３８】
その後、図８、図９のように、多結晶シリコン膜を、先の酸化膜エッチング時と異なるガス条件でエッチバックし、高濃度ソース領域、高濃度ボディコンタクト領域を形成し、中間絶縁膜の形成、コンタクトホールの形成、金属配線の形成、保護膜の形成を経て縦形ＭＯＳトランジスタの主要部を作製する。
【００３９】
この場合も、ゲート電極を多結晶シリコンとシリコン酸化膜の積層構造とし、かつそれぞれのエッチングを異なるガス条件で行っているのでゲート電極上部の凹部またはボイドが発生することがなく、動作不良や信頼性不良といった歩留まり低下を抑制することができる。
【００４０】
このようなトレンチ内の多結晶シリコンの内側に形成する膜は、先に述べた酸化膜に限らず、多結晶シリコンとのエッチング選択比を高くとるようなエッチング条件を採用することにより、シリコン窒化膜など、別のシリコン化合物などにも応用することが可能である。また、多結晶シリコン膜と高い密着強度を得られれば、金属膜を採用してもよい。この場合、ゲート抵抗低抵抗化に関しては最も高い効果を得ることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の縦形ＭＯＳトランジスタの模式断面図である。
【図２】従来の縦形ＭＯＳトランジスタの模式断面図である。
【図３】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図４】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図５】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図６】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図７】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図８】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図９】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図１０】従来の縦形ＭＯＳトランジスタにおいて多結晶シリコンを堆積した後の模式断面図である。
【図１１】本発明における縦形ＭＯＳトランジスタの別の実施例の模式断面図である。
【符号の説明】
【００４２】
１    第１導電型高濃度基板
２    第１導電型エピタキシャル層
３    第２導電型ボディ領域
４    トレンチ
５    ゲート絶縁膜
６    多結晶シリコン
７    第１導電型高濃度ソース領域
８    第２導電型高濃度ボディコンタクト領域
９    金属シリサイド
１０    グレイン境界
１２    シリコン酸化膜
【図１】
2006140523.tif 000003
【図２】
2006140523.tif 000004
【図３】
2006140523.tif 000005
【図４】
2006140523.tif 000006
【図５】
2006140523.tif 000007
【図６】
2006140523.tif 000008
【図７】
2006140523.tif 000009
【図８】
2006140523.tif 000010
【図９】
2006140523.tif 000011
【図１０】
2006140523.tif 000012
【図１１】
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