(57)【要約】【課題】  段差被覆性に優れた容量絶縁膜を備え、且つ微細化の実現が可能な構造を有する誘電体メモリを提供する。【解決手段】  誘電体メモリは、第１の下部電極１２と、第１の下部電極１４ｂの上面に到達する開口部１３ｈを有する第１の絶縁膜１３と、開口部１３ｈの壁部に形成された第２の下部電極１４ｂと、第１の下部電極１２の上及び第２の下部電極１４ｂの上に、ホールを埋め込まないように形成された容量絶縁膜１５と、容量絶縁膜１５の上に形成された上部電極１６とを備える。開口部１３ｈの壁部に対する第２の下部電極１４の膜厚は、開口部の壁部の上方よりも下方の方が厚いことを特徴とする。【選択図】  図５
2006156932.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に第１の下部電極を形成する工程と、
前記第１の下部電極の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の下部電極の上面に到達するホールを形成する工程と、
少なくとも前記ホールの壁部及び底部に導電膜を形成する工程と、
エッチングを行なって、前記ホールの底部に存在する前記導電膜を除去することにより、前記ホールの壁部に残存する前記導電膜よりなる第２の下部電極を形成する工程と、
前記第１の下部電極及び前記第２の下部電極の上に、前記ホールを埋め込まないように容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えることを特徴とする誘電体メモリの製造方法。
【請求項２】
前記第１の絶縁膜を形成する工程よりも後で、且つ前記ホールを形成する工程よりも前に、
前記第１の絶縁膜の上に、エッチングストッパとして機能する第２の絶縁膜を形成する工程をさらに備え、
前記ホールを形成する工程は、前記第１の絶縁膜及び前記第２の絶縁膜に、前記第１の下部電極の上面に到達するホールを形成する工程であることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項３】
前記第２の下部電極を形成する工程よりも後で、且つ前記容量絶縁膜を形成する工程よりも前に、前記第２の下部電極の上端よりも上に存在している前記第１の絶縁膜を除去する工程をさらに備えることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項４】
前記第２の下部電極を形成する工程よりも後で、且つ前記容量絶縁膜を形成する工程よりも前に、前記第２の下部電極を酸素雰囲気下でアニールする工程をさらに備えることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項５】
前記容量絶縁膜を形成する工程は、ＭＯＣＶＤ法を用いることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項６】
前記導電膜を形成する工程は、スパッタ法を用いることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項７】
前記第１の下部電極と前記第２の下部電極とは、同一の導電性材料よりなることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項８】
前記第１の下部電極と前記第２の下部電極とは、異なる導電性材料よりなることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項９】
基板の上に第１の下部電極を形成する工程と、
前記第１の下部電極の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の下部電極の上面に到達するホールを形成する工程と、
エッチングを行なって、前記ホールの底部に露出している前記第１の下部電極を除去することにより、前記第１の下部電極に凹部を形成すると共に、前記ホールの壁部に前記凹部の形成の際に除去された前記第１の下部電極を構成する材料よりなる第２の下部電極を形成する工程と、
前記凹部の壁部及び底部並びに前記第２の下部電極の上に、前記ホールを埋め込まないように容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えることを特徴とする誘電体メモリの製造方法。
【請求項１０】
前記ホールを形成する工程よりも後で、且つ前記凹部及び前記第２の下部電極を形成する工程よりも前に、
前記ホールの壁部及び底部に導電膜を形成する工程をさらに備え、
前記凹部及び前記第２の下部電極を形成する工程は、
エッチングを行なって、前記ホールの底部に形成されている前記第１の下部電極及び前記導電膜を除去することにより、前記第１の下部電極に凹部を形成すると共に、前記ホールの壁部に前記凹部の形成の際に除去された前記第１の下部電極及び前記導電膜を構成する材料よりなる第２の下部電極を形成する工程であることを特徴とする請求項９に記載の誘電体メモリの製造方法。
【請求項１１】
前記第１の絶縁膜を形成する工程よりも後で、且つ前記ホールを形成する工程よりも前に、
前記第１の絶縁膜の上に、エッチングストッパとして機能する第２の絶縁膜を形成する工程をさらに備え、
前記ホールを形成する工程は、前記第１の絶縁膜及び前記第２の絶縁膜に、前記第１の下部電極の上面に到達するホールを形成する工程であることを特徴とする請求項９に記載の誘電体メモリの製造方法。
【請求項１２】
前記第１の下部電極は、前記基板の上に形成された導電層の上に形成され、
前記エッチングは、前記導電層の上面が露出するまで前記ホールの底部の前記第１の下部電極を除去することを特徴とする請求項９又は１０に記載の誘電体メモリの製造方法。
【請求項１３】
前記第２の下部電極を形成する工程よりも後で、且つ前記容量絶縁膜を形成する工程よりも前に、前記第２の下部電極を酸素雰囲気下でアニールする工程をさらに備えることを特徴とする請求項９又は１０に記載の誘電体メモリの製造方法。
【請求項１４】
前記容量絶縁膜を形成する工程は、ＭＯＣＶＤ法を用いることを特徴とする請求項９又は１０に記載の誘電体メモリの製造方法。
【請求項１５】
前記第１の下部電極及び前記第２の下部電極は、貴金属又は貴金属酸化物よりなることを特徴とする請求項９又は１０に誘電体メモリの製造方法。
【請求項１６】
基板の上に形成された第１の下部電極と、
前記第１の下部電極の上に形成され、前記第１の下部電極の上面に到達するホールを有する第１の絶縁膜と、
前記ホールの壁部に形成された第２の下部電極と、
前記第１の下部電極及び前記第２の下部電極の上に、前記ホールを埋め込まないように形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを備え、
前記ホールの壁部に対する前記第２の下部電極の膜厚は、前記ホールの壁部の上方よりも下方の方が厚いことを特徴とする誘電体メモリ。
【請求項１７】
基板の上に形成され、上部に凹部を有する第１の下部電極と、
前記第１の下部電極の上に形成され、前記凹部に到達するホールを有する第１の絶縁膜と、
前記ホールの壁部に形成され、且つ側壁が前記凹部の壁部と連続するように形成された第２の下部電極と、
前記凹部の壁部及び底部並びに前記第２の下部電極の上に、前記ホールを埋め込まないように形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを備え、
前記ホールの壁部に対する前記第２の下部電極の膜厚は、前記ホールの壁部の上方よりも下方の方が厚いことを特徴とする誘電体メモリ。
【請求項１８】
前記第１の絶縁膜の上部に、エッチングストッパとして機能する第２の絶縁膜をさらに備えていることを特徴とする請求項１６又は１７に記載の誘電体メモリ。
【請求項１９】
前記第１の下部電極と前記第２の下部電極とは、同一の導電性材料よりなることを特徴とする請求項１６又は１７に記載の誘電体メモリ。
【請求項２０】
前記第１の下部電極と前記第２の下部電極とは、異なる導電性材料よりなることを特徴とする請求項１６又は１７に記載の誘電体メモリ。
【請求項２１】
前記第１の下部電極及び前記第２の下部電極は、貴金属又は貴金属酸化物よりなることを特徴とする請求項１６又は１７に記載の誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立体型キャパシタ構造を有する誘電体メモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリとして、プレーナ型及びスタック型構造を使用した１〜６４ｋｂｉｔの小容量の強誘電体メモリが量産され始めている。最近では、例えば段差部に強誘電体膜を形成して、平坦部及び側壁部を有する強誘電体膜を使用した立体スタック型構造を有する強誘電体メモリの開発が行なわれている。立体スタック型構造を有する強誘電体メモリは、下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置する構造を持つことにより、セルサイズを縮小して集積度を向上させる。加えて、立体スタック型構造を有する強誘電体メモリは、段差部上に容量絶縁膜を形成することにより、容量絶縁膜の表面積を大きくして容量を確保している。
【０００３】
この強誘電体メモリに先行して、数々のＤＲＡＭのセル構造が提案されている（例えば、特許文献１〜４を参照）。特に、容量絶縁膜としてＢＳＴ膜等の高誘電率膜を用いたスタック型キャパシタの構造は、容量絶縁膜として強誘電体膜を用いたＦｅＲＡＭのスタック型キャパシタ構造と比較される。
【０００４】
以下に、第１の従来例に係る誘電体メモリの製造方法について、図３７（ａ）〜（ｄ）及び図３８（ａ）〜（ｃ）を参照しながら説明する。なお、図３７（ａ）〜（ｄ）及び図３８（ａ）〜（ｃ）は、第１の従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【０００５】
まず、図３７（ａ）に示すように、半導体基板１００上における素子分離領域（STI）１０１によって区画されている素子形成領域に、不純物拡散層１０２を形成する。続いて、素子分離領域１０１及び不純物拡散層１０２の上に、層間絶縁膜１０３を形成する。続いて、層間絶縁膜１０３を貫通し且つ下端が不純物拡散層１０２の上面と接続するストレージノードのコンタクトプラグ１０４を形成する。
【０００６】
次に、図３７（ｂ）に示すように、層間絶縁膜１０３の上に、コンタクトプラグ１０４を被覆するように、下面がコンタクトプラグ１０４の上端と接続する導電性の酸素バリア膜１０５を形成する。
【０００７】
次に、図３７（ｃ）に示すように、層間絶縁膜１０３の上に、酸素バリア膜１０５を覆うように、絶縁膜１０６を形成した後に、ＣＭＰ法によって絶縁膜１０６の表面を平坦化する。
【０００８】
次に、図３７（ｄ）に示すように、ドライエッチングにより、絶縁膜１０６中に、該絶縁膜１０６を貫通すると共に酸素バリア膜１０５の上面を露出させるホールである容量開口１０７を形成する。
【０００９】
次に、図３８（ａ）に示すように、容量開口１０７の壁部及び底部、並びに絶縁膜１０６の上に、下部電極となる導電膜１０８（例えば、Ｐｔ若しくはＩｒに代表される貴金属又はその金属酸化物）を形成する。
【００１０】
次に、図３８（ｂ）に示すように、所望のマスクを用いたパターニングを行なうことにより、容量開口１０７内の壁部及び底部、並びに絶縁膜１０６上における容量開口１０７の開口縁部付近に、下部電極１０９を形成する。
【００１１】
次に、図３８（ｃ）に示すように、ＭＯＣＶＤ法を用いて、下部電極１０９を覆うように、半導体基板１００の全面に強誘電体膜よりなる容量絶縁膜１１０を形成した後に、該容量絶縁膜１１０の上に上部電極１１１を形成する。
【００１２】
以上のようにして、立体スタック型キャパシタ構造を有する誘電体メモリを製造することができる（例えば、特許文献１参照）。
【００１３】
以下に、第２の従来例に係る立体スタック型構造を有する誘電体メモリについて、図３９を参照しながら説明する。なお、図３９は、第２の従来例に係る立体スタック型構造を有する誘電体メモリの構造を示す要部断面図である。
【００１４】
図３９に示すように、半導体基板２００における素子分離領域（STI）２０１によって区画されている素子形成領域には、不純物拡散層２０２が形成されている。半導体基板２００における素子形成領域上には、ゲート電極２０３が形成されている。半導体基板２００の上には、ゲート電極２０３を覆うように、第１の絶縁膜２０４が形成されており、該第１の絶縁膜２０４中には、該第１の絶縁膜２０４を貫通して延びると共に下端が不純物拡散層２０２に接続する第１のコンタクトプラグ２０５が形成されている。第１の絶縁膜２０４の上には、下面が第１のコンタクトプラグ２０４の上端と接続するように、ビット線２０６が形成されている。第１の絶縁膜２０４の上には、ビット線２０６を覆うように、第２の絶縁膜２０７が形成されており、該第２の絶縁膜２０７の上には、第１の水素バリア膜２０８が形成されている。
【００１５】
また、第１の水素バリア膜２０８、第２の絶縁膜２０７及び第１の絶縁膜２０４中には、これらの膜を貫通して延びると共に下端が不純物拡散層２０２に接続する第２のコンタクトプラグ２０９が形成されている。第１の水素バリア膜２０８の上には、下面が第２のコンタクトプラグ２０９の上端に接続するように、導電性の酸素バリア膜２１０が形成されている。第１の水素バリア膜１０８及び酸素バリア膜２１０の上には、凹部２１１ａを有する第３の絶縁膜２１１が形成されている。
【００１６】
また、凹部２１１ａの壁部及び底部、並びに第３の絶縁膜２１１上における凹部２１１ａの縁部付近には、下部電極２１２が形成されている。下部電極２１２及び第３の絶縁膜２１１の上には、強誘電体膜よりなる容量絶縁膜２１３が形成されており、該容量絶縁膜２１３の上には、上部電極２１４が形成されている。上部電極２１４の上には、凹部２１１ａを埋め込むように、第４の絶縁膜２１５が形成されており、該第４の絶縁膜２１５の上には、下から順に第２の水素バリア膜２１６及び第５の絶縁膜２１７が形成されている。
【００１７】
ここで、凹部２１１ａは、下部電極２１２、容量絶縁膜２１３及び上部電極２１４を成膜する際の段差被覆性の悪化を防止する目的で、図３９に示すように、断面がテーパー形状となっており、テーパー角は７０〜８０°程度である。さらに、下部電極２１２における端部は、凹部２１１ａの開口よりも外側に延びて、第３の絶縁膜２１１上に配置されている。
【００１８】
以下に、第３の従来例に係る立体スタック型構造を有する誘電体メモリについて、図４０を参照しながら説明する。なお、第３の従来例に係る誘電体メモリでは、上部電極及び下部電極としてＲｕ膜を用いると共に、容量絶縁膜としてＢＳＴ膜等の高誘電率膜を用いている。また、図４０は、第３の従来例に係る立体スタック型構造を有する誘電体メモリの構造を示す要部断面図である。
【００１９】
図４０に示すように、シリコン基板よりなる半導体基板３００の上には、第１の層間絶縁膜３０１が形成されている。第１の層間絶縁膜３０１中には、該第１の層間絶縁膜３０１を貫通して延びると共に下端が半導体基板３００における所定の領域（例えばソース／ドレイン領域）と接続するポリシリコンよりなる容量コンタクト３０２が形成されている。第１の層間絶縁膜３０１の上には、下面が容量コンタクト３０２の上端と接続するように、バリアメタル層３０３が形成されており、該バリアメタル層３０３の上には、下から順に、第１の電極層３０４と筒状体又は箱状体の第２の電極層３０５とが形成されている。このように、バリアメタル層３０３、第１の電極層３０４及び第２の電極層３０５よりなり、中央に凹部を有する有底の筒状体又は箱状体の下部電極が形成されている。なお、この凹部の底部から上方に向かって延在している筒状体又は箱状体である第２の電極層３０５の側壁は、図４０に示す断面図上、鋭角の頂角を有する三角形状であることが特徴である（例えば、特許文献５を参照）。
【００２０】
次に、第３の従来例に係るスタック型構造を有する誘電体メモリの製造方法について、図４１（ａ）〜（ｄ）及び図４２（ａ）〜（ｄ）を参照しながら説明する。なお、図４１（ａ）〜（ｄ）及び図４２（ａ）〜（ｄ）は、第３の従来例に係るスタック型構造を有する誘電体メモリの製造方法を示す要部工程断面図である。
【００２１】
まず、図４１（ａ）に示すように、シリコンよりなる半導体基板３００の上に、第１の層間絶縁膜３０１を形成した後に、第１の層間絶縁膜３０１を貫通すると共に、半導体基板３００における所定の領域（例えばソース／ドレイン領域（図示せず））に接続するポリシリコンよりなる容量コンタクト３０２を形成する。続いて、第１の層間絶縁膜３０１の上に、下から順に、膜厚５０ｎｍのＴｉＮ層及び膜厚５０ｎｍのＴｉ層が下から順に積層されてなるバリアメタル層３０３を形成する。続いて、バリアメタル層３０３の上に、膜厚８０ｎｍのＩｒ膜よりなる第１の電極層３０４、及び膜厚４００ｎｍのＲｕ膜よりなる筒状体又は箱状体の第２の電極層３０５を順に形成する。
【００２２】
次に、図４１（ｂ）に示すように、第２の電極層３０５の上に、膜厚４００ｎｍのＳｉＯ2 膜を形成し、該ＳｉＯ2 膜上にフォトレジスト膜を形成した後に、フォトリソグラフィを行なうことにより、開口パターン３０７ｈを有するレジスト膜３０７を形成する。続いて、開口パターン３０７ｈを有するレジスト膜３０７をマスクに用いて、ＳｉＯ2 膜をエッチングすることにより、開口パターン３０７ｈを有する加工用マスク３０６を形成する。
【００２３】
次に、アッシング処理によってレジスト膜３０７を除去した後に、図４１（ｂ）に示すように、加工用マスク３０６を用いて、第２の電極層３０５及び第１の電極層３０４をエッチングする。続いて、エッチングガスとしてＣｌ2 ガスを用いたＲＩＥ法により、加工用マスク３０６を引き続き用いて、バリアメタル層３０３をエッチングすることにより、加工用マスク３０６の下に、第２の電極層３０５、第１の電極層３０４、及びバリアメタル層３０３よりなる略台形状である島状の隆起部を形成すると共に、第１の層間絶縁膜３０１の表面を露出させる。
【００２４】
次に、図４１（ｄ）に示すように、半導体基板３００の全面に亘って、縞状の隆起部間を埋め込むと共に該隆起部の上面を超えるまで、ＴＥＯＳ層よりなる第２の層間絶縁膜３０８を形成する。その後、ＣＭＰ技術を用いて、第２の層間絶縁膜３０８の一部と加工用マスク３０６とを研磨除去して、第２の電極層３０５の上面を露出させると共に、第２の層間絶縁膜３０８及び第２の電極層３０５の表面を平坦化する。
【００２５】
次に、図４２（ａ）に示すように、第２の層間絶縁膜３０８をマスクに用いると共に、第１の電極層３０４をエッチングストッパ層として用いて、第２の電極層３０５をエッチングすることにより、第１の電極層３０４の上面を露出させる凹部３０５ｈを形成する。これにより、バリアメタル層３０３、第１の電極層３０４及び第２の電極層３０５よりなり、中央に凹部３０５ｈを有する有底の筒状体又は箱状体の下部電極が形成される。なお、この凹部３０５ｈの底部から上方に向かって延在している筒状体又は箱状体である第２の電極層３０５の側壁は、図４２（ａ）に示す断面図上、鋭角の頂角を有する三角形状であり、第２の層間絶縁膜３０８と第２の電極層３０５との境界面と半導体基板３００の主面とがなす角度は、９０°以上である。
【００２６】
次に、図４２（ｂ）に示すように、凹部３０５ｈの壁部及び底部、並びに第２の層間絶縁膜３０８の上面に、膜厚３０ｎｍのＢＳＴ膜よりなる容量絶縁膜３０９を形成する。
【００２７】
次に、図４２（ｃ）に示すように、容量絶縁膜３０９の上に、膜厚５００ｎｍのＲｕ膜よりなる上部電極３１０を形成する。以上のようにして、図４０に示した誘電体メモリが形成される。
【特許文献１】米国特許６２３９４６１号公報（column 5 line 44- column 6 line 26 fig 5）
【特許文献２】特開昭６１−２９６７２２号公報（第２−３頁、第１図）
【特許文献３】特開平５−２２６８５３号公報
【特許文献４】特開平９−１４８５３４号公報
【特許文献５】特許第３４１５４７８号公報（第４−６頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【００２８】
前述した第１の従来例に係る誘電体メモリの製造方法によると、容量開口１０７内を含む絶縁膜１０６上に導電膜１０８を形成した後に、所望のマスクを用いたパターニングによって下部電極１０９を形成しなければならない。この場合、下部電極１０９の端部が容量開口１０７内に落ち込まないように、マスク合わせのマージンを持たす必要があるため、下部電極１０９の端部が、絶縁膜１０６上における容量開口１０７の開口縁部付近に存在する部分上にも形成されていた。このため、第１の従来例に係る誘電体メモリの製造方法では、セルの微細化に適していないという問題があった。
【００２９】
また、容量開口１０７内に下部電極１０９を段差被覆性良く成膜することが困難であるという問題もあった。現在の技術においては、Ｐｔ又はＩｒなどの貴金属系材料を成膜する手法としてスパッタ法が主流であり、ＣＶＤ法又はメッキ法は未だに実験段階であって実用化には至っていない。このため、スパッタ法を用いて、容量開口１０７内に下部電極１０９を成膜した場合には、下部電極１０９における容量開口１０７の底部に形成される部分の段差被覆性が悪いので、後工程にて行なわれる強誘電体の結晶化に要する熱処理により、下部電極１０９に断線が生じるという問題があった。
【００３０】
また、容量開口１０７の開口径の大きさによっては、容量開口１０７の内部に粒子が入らないこともある。この場合、コリメーションスパッタ法などを利用して垂直成分を増加させる場合であっても、容量開口１０７の内部へ粒子が侵入する効率は低いと考えられる。むしろ、スパッタレートの低下から単価が非常に高い貴金属をより多く用いることによるコストの上昇の問題が顕在化する。これらの問題を懸念して、結局のところ、スパッタの実力に合わせて容量開口１０７の開口径を調整し、その範囲内でセル構造を形成しているのが実情である。したがって、十分な電極面積を確保しようとすると、必然的にセルサイズが大きくなるという問題があった。
【００３１】
次に、第２の従来例に係る誘電体メモリでは、例えばスパッタ法によって下部電極２１２を成膜する際にオーバーハングが生じて段差被覆性が悪化することを防止する目的で、凹部２１１ａの壁部がテーパー形状となるように形成されている。このため、凹部２１１ａの上部の開口径が大きくなって、テーパー角がついた分だけ、半導体基板２００の主面に水平な方向にセルサイズが増加するという問題があった。
【００３２】
また、前述した第１の従来例と同様に、セルサイズが増加しているという問題もあった。さらには、下部電極２１１の端部の角部ｘに電界が集中して、容量絶縁膜２１３である強誘電体膜の信頼特性（エンデュランス特性など）が劣化するという問題もあった。
【００３３】
次に、第３の従来例に係る誘電体メモリは、第２の層間絶縁膜３０８の上には下部電極が形成されていない構造を有しているので、前述した製造方法からも分かるように、エッチングされにくい材料である貴金属のＲｕ膜よりなる第２の電極層３０５の壁部が、エッチングによってテーパー形状になるという特長を利用して第３の従来例に係る誘電体メモリは形成されている。さらに、第２の電極層３０５に対するエッチングによって形成されたテーパー形状を有する島状の隆起部を利用して、島状の隆起部を取り囲む第２の層間絶縁膜３０８をマスクに用いたエッチングを行なうことにより、図４２（ａ）に示すように、凹部３０５ｈを自己整合的に形成し、頂角が鋭角である断面三角形状の第２の電極層３０５を形成する。
【００３４】
ところが、前述した第３の従来例に係る誘電体メモリの製造方法によると、絶縁膜に比べてエッチング加工が困難な導電膜よりなる第２の電極層３０５に対して、少なくとも２回はエッチングを行なう必要があり、この２度のエッチングにより、壁部の内外にテーパー形状を有する凹部３０５ｈが形成される。このため、第２の電極層３０５に対するエッチングの際には、隣り合う凹部３０５ｈの間隔として、壁部の内外のテーパー形状の分だけ、マージンを持たせる必要がある。したがって、半導体基板３００の主面に水平な方向におけるセルサイズの微細化が困難であるという問題があった。
【００３５】
さらには、下部電極を形成するために要する工程が複雑であり、且つ、エッチング加工が困難な電極材料に対する加工時間が増大すると共にエッチング量が多くなるので、生産性が低下するという問題もあった。
【００３６】
前記に鑑み、本発明の目的は、容量絶縁膜の段差被覆性を向上しつつ、セルサイズの微細化を実現できる誘電体メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【００３７】
前記の課題を解決するために、本発明の一側面に係る第１の誘電体メモリの製造方法は、基板の上に第１の下部電極を形成する工程と、第１の下部電極の上に第１の絶縁膜を形成する工程と、第１の絶縁膜に、第１の下部電極の上面に到達するホールを形成する工程と、少なくともホールの壁部及び底部に導電膜を形成する工程と、エッチングを行なって、ホールの底部に存在する導電膜を除去することにより、ホールの壁部に残存する導電膜よりなる第２の下部電極を形成する工程と、第１の下部電極及び第２の下部電極の上に、ホールを埋め込まないように容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えることを特徴とする。
【００３８】
本発明の一側面に係る第１の誘電体メモリの製造方法によると、エッチングを行なって、導電膜におけるホールの底部に形成されている部分を除去することにより、ホールの壁部に、滑らかな形状（以下、サイドウォール形状と言う）を有する第２の下部電極を自己整合的に形成することができる。このように、マスクを用いて導電膜をパターニングする工程がないため、マスクを用いる回数を低減することができるので、歩留まりを向上させることができる。また、ホールの壁部にのみ第２の下部電極を自己整合的に形成することができるので、ホール内に下部電極を形成する際に従来であれば必要であったホールとのマスク合わせのマージン（アライメントマージン）を確保する必要がない。このため、ホール間(つまりキャパシタ間)距離を狭くすることができるので、セルの微細化を実現することができる。さらに、第２の下部電極が第１の絶縁膜上に残存しないので、局所的な電界集中を緩和することができる。
【００３９】
また、導電膜に対してエッチングを行なうことにより、例えばスパッタ法によって導電膜を堆積している場合であっても、その堆積時に発生するオーバーハングを抑制することができるので、オーバーハングによる断線の発生を防止することができる。さらに、エッチングによってホール内に形成された第２の下部電極の形状はサイドウォール形状となるので、ホールの壁部よりも滑らかな傾斜面を有する第２の下部電極の上に、容量絶縁膜を段差被覆性良く形成することができる。以上のように、本発明の一側面に係る第１の誘電体メモリの製造方法によると、ホールの上部の開口径を変更することなく、段差被覆性に優れた立体型キャパシタを形成することができると共に、セルの微細化を実現することができる。
【００４０】
本発明の一側面に係る第１の誘電体メモリの製造方法において、第１の絶縁膜を形成する工程よりも後で、且つホールを形成する工程よりも前に、第１の絶縁膜の上に、エッチングストッパとして機能する第２の絶縁膜を形成する工程をさらに備え、ホールを形成する工程は、第１の絶縁膜及び第２の絶縁膜に、第１の下部電極の上面に到達するホールを形成する工程であることが好ましい。
【００４１】
このようにすると、ホールの上部周囲には、エッチングされにくい第２の絶縁膜が形成されているので、導電膜におけるホールの底部に存在する部分を除去するエッチングにおいて、第２の絶縁膜におけるホールの上部の周辺に存在する部分がオーバーエッチングされることを抑制することができる。したがって、オーバーエッチングに起因するホールの高さのばらつきを抑制することができるので、これに伴って生じるセル容量のばらつきを防止することができる。
【００４２】
本発明の一側面に係る第１の誘電体メモリの製造方法において、第２の下部電極を形成する工程よりも後で、且つ容量絶縁膜を形成する工程よりも前に、第２の下部電極の上端よりも上に存在している第１の絶縁膜を除去する工程をさらに備えることが好ましい。
【００４３】
このようにすると、ホールを構成する第１の絶縁膜における容量に寄与しない部分を除去することができるので、効率良く且つ無駄のないキャパシタを形成をすることができる。また、ホールの壁部における上部付近には、第２の下部電極の有無による段差が生じないので、後工程にて容量絶縁膜を段差被覆性良く形成することができる。
【００４４】
本発明の一側面に係る第１の誘電体メモリの製造方法において、導電膜を形成する工程は、スパッタ法を用いることが好ましい。
【００４５】
現在、貴金属系の導電膜を下部電極として使用する場合、一般的にスパッタ法が用いられているが、スパッタ法はＭＯＣＶＤ法に比べて段差被覆性に劣るので、スパッタ法を用いて下部電極を形成すると、オーバーハングが形成されるという問題がある。しかしながら、本発明では、エッチングにより、導電膜におけるホールの底部に存在する部分を除去し、ホールの壁部にのみ第２の下部電極を自己整合的に形成することができるので、スパッタ法によるオーバーハングの問題を防止することができる。
【００４６】
本発明の一側面に係る第１の誘電体メモリの製造方法において、第１の下部電極と第２の下部電極とは、同一の導電性材料よりなることが好ましい。
【００４７】
このようにすると、他のプロセスの自由度を高めることができる。
【００４８】
本発明の一側面に係る第１の誘電体メモリの製造方法において、第１の下部電極と第２の下部電極とは、異なる導電性材料よりなることが好ましい。
【００４９】
このようにすると、第２の下部電極をエッチングにて形成する際に、第１の下部電極との選択比があるエッチング条件を選択できるので、オーバーエッチングによるセル容量のばらつきを低減し、様々なセル設計に有効である。
【００５０】
本発明の一側面に係る第２の誘電体メモリの製造方法は、基板の上に第１の下部電極を形成する工程と、第１の下部電極の上に第１の絶縁膜を形成する工程と、第１の絶縁膜に、第１の下部電極の上面に到達するホールを形成する工程と、エッチングを行なって、ホールの底部に露出している第１の下部電極を除去することにより、第１の下部電極に凹部を形成すると共に、ホールの壁部に凹部の形成の際に除去された第１の下部電極を構成する材料よりなる第２の下部電極を形成する工程と、凹部の壁部及び底部並びに前記第２の下部電極の上に、ホールを埋め込まないように容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えることを特徴とする。
【００５１】
本発明の一側面に係る第２の誘電体メモリの製造方法によると、第１の下部電極に凹部を形成する際にエッチングによって除去された第１の下部電極の材料よりなり、サイドウォール形状を有する第２の下部電極を、ホール及び凹部よりなる容量開口内にのみ自己整合的に形成することができる。したがって、所望のサイズを有する容量開口内に第２の下部電極を効率よく且つ自己整合的に形成することができるので、ホール内に下部電極を形成する際に従来であれば必要であったホールとのマスク合わせのマージン（アライメントマージン）を確保する必要がない。このたま、ホール間(つまりキャパシタ間)距離を狭くすることができるので、セルの微細化を実現することができる。さらに、第２の下部電極を加工する際にマスクを用いる必要がないため、マスク数を低減できるので、例えばマスクを除去する工程の低減などによって歩留まりを向上させることができる。さらに、容量開口がホール及び凹部よりなる構造であることより、ホールのみよりなる容量開口に比べてホール及び凹部よりなる容量開口の表面積が増加し、容量を十分に確保することが可能になると同時に、容量開口の下部における段差被覆性を維持することができる。さらに、第２の下部電極が第１の絶縁膜上に残存しないので、局所的な電界集中を緩和することができる。
【００５２】
本発明の一側面に係る第２の誘電体メモリの製造方法において、ホールを形成する工程よりも後で、且つ凹部及び第２の下部電極を形成する工程よりも前に、ホールの壁部及び底部に導電膜を形成する工程をさらに備え、凹部及び第２の下部電極を形成する工程は、エッチングを行なって、ホールの底部に形成されている第１の下部電極及び導電膜を除去することにより、第１の下部電極に凹部を形成すると共に、ホールの壁部に凹部の形成の際に除去された部分を構成する材料よりなる第２の下部電極を形成する工程であることが好ましい。
【００５３】
このようにすると、第１の下部電極に凹部を形成する際にエッチングによって除去された第１の下部電極及び導電膜の材料よりなる第２の下部電極を、ホール及び凹部よりなる容量開口内にのみ自己整合的に形成することができる。このため、所望のサイズを有する容量開口内に第２の下部電極を効率よく且つ自己整合的に形成できることに加えて、第２の下部電極の側壁における膜厚を十分に確保することができる。したがって、プロセスの安定性を向上させることができる。さらに、第１の絶縁膜上におけるホールの周囲に存在する部分上にも導電膜を形成する場合には、該誘電膜がエッチングの際に第１の絶縁膜の膜減りを防ぐことができるので、所望の深さを有する容量開口を維持することができ、セル容量の低下を抑制することができる。
【００５４】
本発明の一側面に係る第２の誘電体メモリの製造方法において、第１の絶縁膜を形成する工程よりも後で、且つホールを形成する工程よりも前に、第１の絶縁膜の上に、エッチングストッパとして機能する第２の絶縁膜を形成する工程をさらに備え、ホールを形成する工程は、第１の絶縁膜及び第２の絶縁膜に、第１の下部電極の上面に到達するホールを形成する工程であることが好ましい。
【００５５】
このようにすると、第１の絶縁膜の上にエッチングの際にエッチングされにくい材料よりなる第２の絶縁膜を配置することで、セル容量の低下につながる第１の絶縁膜の膜減りを抑制することができる。
【００５６】
本発明の一側面に係る第２の誘電体メモリの製造方法において、第１の下部電極は、基板の上に形成された導電層の上に形成され、エッチングは、導電層の上面が露出するまでホールの底部の第１の下部電極を除去することが好ましい。
【００５７】
このようにすると、第１の下部電極の下にエッチングされにくい材料よりなる導電層を配置することで、エッチングの際に、第１の下部電極に対するエッチングを導電層の上面が露出したところでストップさせることができる。したがって、第１の下部電極に形成される凹部の深さを一定にすることができるので、セル容量のばらつきを抑制することができる。
【００５８】
本発明の一側面に係る第１又は第２の誘電体メモリの製造方法において、第２の下部電極を形成する工程よりも後で、且つ容量絶縁膜を形成する工程よりも前に、第２の下部電極を酸素雰囲気下でアニールする工程をさらに備えることが好ましい。
【００５９】
このようにすると、エッチングによって結合力が一旦弱まっている導電膜よりなる第２の下部電極の結合力を強化することができる。これにより、電極としての機能を十分に発揮することができるので、特性の安定したキャパシタを提供することができる。
【００６０】
本発明の一側面に係る第１又は第２の誘電体メモリの製造方法において、容量絶縁膜を形成する工程は、ＭＯＣＶＤ法を用いることが好ましい。
【００６１】
このようにＭＯＣＶＤ法を用いた誘電体膜の形成では、多元系において、段差被覆性の向上と良好な分極特性の維持との両立が非常に困難であるが、サイドウォール形状を有する第２の下部電極を形成することにより、ホールの開口が上部に向かって広がり、ホールの開口内にガスが侵入しやすくなるので、ＭＯＣＶＤ法による段差被覆性の困難性を低減することができる。
【００６２】
本発明の一側面に係る第２の誘電体メモリの製造方法において、第１の下部電極及び第２の下部電極は、貴金属又は貴金属酸化物よりなることが好ましい。
【００６３】
このようにすると、貴金属又は貴金属酸化物は化学的に安定であるので、エッチングされにくい性質を持つ。このため、これらの材料は、エッチングの際に、その条件によっては、化学的に反応して揮発することなく、物理的に弾き出されるので、第２の下部電極の形成にとって好適な材料である。また、これらの材料は、強誘電体膜に対する高温での結晶化時に強誘電体膜と反応することがない点でも好適な材料である。
【００６４】
本発明の一側面に係る第１の誘電体メモリは、基板の上に形成された第１の下部電極と、第１の下部電極の上に形成され、第１の下部電極の上面に到達するホールを有する第１の絶縁膜と、ホールの壁部に形成された第２の下部電極と、第１の下部電極の上及び第２の下部電極の表面上に、ホールを埋め込まないように形成された容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、ホールの壁部に対する第２の下部電極の膜厚は、ホールの壁部の上方よりも下方の方が厚いことを特徴とする。
【００６５】
本発明の一側面に係る第１の誘電体メモリによると、ホールの壁部にのみ下部電極が形成されており、第１の絶縁膜上には下部電極が形成されていないので、メモリセルの微細化を実現することができる。さらに、第１の絶縁膜上には下部電極が残存していないので、局所的な電界集中を緩和することができる。さらに、ホールの壁部にサイドウォール形状の第２の下部電極が形成されているので、滑らかな電極形状が実現できると共に、ホールの開口付近における局所的な電界集中が緩和されて、誘電体膜の信頼特性を延ばすことができる。また、ＭＯＣＶＤ法を用いて容量絶縁膜を形成する場合における段差被覆性が向上し、局所的な電界集中を緩和することができる。さらに、ホールの開口径はホールの上部に向かうにつれて大きくなっている一方、ホールの底部に向かうにつれて小さくなっているため、ＭＯＣＶＤ法を用いて容量絶縁膜を形成する際に、ホールの開口内に原料ガスが侵入しやすいので、ホールの壁部に形成された第２の下部電極上に、容量絶縁膜を段差被覆性良く形成することが可能になる。
【００６６】
本発明の一側面に係る第２の誘電体メモリは、基板の上に形成され、上部に凹部を有する第１の下部電極と、第１の下部電極の上に形成され、凹部に到達するホールを有する第１の絶縁膜と、ホールの壁部に形成され、且つ側壁が凹部の壁部と連続するように形成された第２の下部電極と、凹部の壁部及び底部並びに第２の下部電極の上に、ホールを埋め込まないように形成された容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、ホールの壁部に対する第２の下部電極の膜厚は、ホールの壁部の上方よりも下方の方が厚いことを特徴とする。
【００６７】
本発明の一側面に係る第２の誘電体メモリによると、第１の誘電体メモリと同様に、メモリセルの微細化を可能にすることに加えて、容量開口がホール及び凹部よりなる構造であることより、ホールのみよりなる容量開口に比べてホール及び凹部よりなる容量開口の表面積が増加し、容量を十分に確保することが可能になる。また、容量開口がホール及び凹部よりなり、第２の下部電極は第１の下部電極から除去された材料よりなるため、高容量を得るために容量開口を深くした場合に発生する段差被覆性の低下の問題を原理的に回避でき、容量開口の下部における段差被覆性を維持することができる。
【００６８】
本発明の一側面に係る第１又は第２の誘電体メモリにおいて、第１の絶縁膜の上部に、エッチングストッパとして機能する第２の絶縁膜をさらに備えていることが好ましい。
【００６９】
このように、ホールの上部周囲にエッチングされにくい第２の絶縁膜が形成されている構造では、第２の下部電極の形成の際におけるエッチングにおいて、第２の絶縁膜におけるホールの上部の周辺に存在する部分がオーバーエッチングされることを抑制することができるので、オーバーエッチングに起因するホールの高さのばらつきが抑制された構造が実現される。これにより、セル容量のばらつきが低減された誘電体メモリが実現される。
【００７０】
本発明の一側面に係る第１又は第２の誘電体メモリにおいて、第１の下部電極と第２の下部電極とは、同一の導電性材料よりなることが好ましい。
【００７１】
このようにすると、一種類の電極材料と容量絶縁膜との相性、例えば、結晶成長時の格子整合性又は電極からの不純物拡散などを考慮すればよいため、異種材料の電極間における相互作用を考慮することがないので、異種材料の電極を採用した場合と比較して、他のプロセスの自由度を制限することがない。さらに、第１の下部電極と第２の下部電極とは同一材料よりなるため、第２の下部電極を形成する工程において、導電膜におけるホールの底部に存在する部分の除去の際に、下方に位置する第１の下部電極がオーバーエッチングされて、第１の下部電極の上部に凹部が形成されるので、凹部の深さ分だけ第１の下部電極の面積を大きくとることができる。したがって、セルの開口内部における実効容量を大きくすることができる。
【００７２】
本発明の一側面に係る第１又は第２の誘電体メモリにおいて、第１の下部電極と第２の下部電極とは、異なる導電性材料よりなることが好ましい。
【００７３】
例えば、第１の下部電極として酸素バリア層又は不純物拡散防止層としての役割を十分に発揮する材料を採用することにより、第１の下部電極をストレージノードコンタクトプラグの保護層として機能させることができる。また、第１の下部電極と第２の下部電極とが異種材料であるため、第２の下部電極をエッチングにて形成する際に、第１の下部電極との選択比のあるエッチング条件に設定することができるので、第１の下部電極と第２の下部電極とに同じ電極材料を採用した場合と比較して、第１の下部電極に対するオーバーエッチングが低減され、セルの開口内部における実効容量のばらつきを防止することができる。
【００７４】
本発明の一側面に係る第１又は第２の誘電体メモリにおいて、第１の下部電極及び第２の下部電極は、貴金属又は貴金属酸化物よりなることが好ましい。
【００７５】
一般に、貴金属又は貴金属酸化物は化学的に安定であるので、貴金属又は貴金属酸化物よりなる下部電極は、強誘電体膜を結晶化させるための高温アニール時に、強誘電体膜と反応することがなく、下部電極としての役割を果たすことができる。さらに、ＤＲＡＭと比較して、特性上の相違から、強誘電体膜よりなる容量絶縁膜を用いたＦｅＲＡＭにおける電極及び容量絶縁膜の膜厚はとても厚い。したがって、ＦｅＲＡＭにおいてＤＲＡＭと同じセル容量を得るためには、膜厚差を考慮して、ホールの開口径を大きくする必要があるが、本発明によると、ホール内に堆積された導電膜をエッチングすることにより、導電膜の膜厚が薄くなると共に、サイドウォール形状の第２の下部電極が形成されているので、セル面積の増大を低減することができる。
【発明の効果】
【００７６】
以上のように、本発明によると、ホールの底部に存在する導電材料をエッチングすることにより、ホールの壁部にのみ導電材料よりなる下部電極を自己整合的に形成することができる。すなわち、マスク合わせのマージンの必要がないので、所望のサイズを有する容量開口内に下部電極を効率よく且つ自己整合的に形成することができる。これにより、セルの微細化を実現できると共に、段差被覆性に優れた誘電体メモリを製造することができる。
【発明を実施するための最良の形態】
【００７７】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００７８】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る誘電体メモリについて、図１を参照しながら説明する。なお、図１は、本発明の第１の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【００７９】
図１に示すように、半導体基板１における素子分離領域（STI）２によって区画されている素子形成領域には、不純物拡散層３が形成されている。半導体基板１における素子形成領域上には、ゲート電極４が形成されている。このように、不純物拡散層３及びゲート電極４によってトランジスタが構成される。また、半導体基板１上の全面には、トランジスタを覆うように、第１の絶縁膜５が形成されている。第１の絶縁膜５中には、該第１の絶縁膜５を貫通し且つ下端が不純物拡散層３に接続する第１のコンタクトプラグ６が形成されている。第１の絶縁膜５の上には、下面が第１のコンタクトプラグ６の上端と接続するように、ビット線７が形成されている。第１の絶縁膜５の上には、ビット線７を覆うように、第２の絶縁膜８が形成されており、該第２の絶縁膜８の上には、第１の水素バリア膜９が形成されている。
【００８０】
また、第１の水素バリア膜９、第２の絶縁膜８及び第１の絶縁膜５中には、これらの膜を貫通し且つ下端が不純物拡散層３に接続する第２のコンタクトプラグ１０が形成されている。第１の水素バリア膜９の上には、下面が第２のコンタクトプラグ１０の上端に接続するように、導電性の酸素バリア膜１１が形成されており、該酸素バリア膜１１の上には、第１の下部電極１２が形成されている。第１の水素バリア膜９の上には、酸素バリア膜１１及び第１の下部電極１２を覆うように、開口部１３ｈを有する第３の絶縁膜１３が形成されている。なお、第１のコンタクトプラグ６は、ビット線コンタクトであり、第２のコンタクトプラグ１０は、ストレージノードコンタクトである。
【００８１】
また、開口部１３ｈの壁部及び底部にのみ第２の下部電極１４ａが形成されている。第２の下部電極１４ａ及び第３の絶縁膜１３の上には、強誘電体膜よりなる容量絶縁膜１５が形成されており、該容量絶縁膜１５の上には、上部電極１６が形成されている。このように、第１の下部電極１２、第２の下部電極１４ａ、容量絶縁膜１５及び上部電極１６によってキャパシタが構成されている。また、上部電極１６の上には、開口部１３ｈを埋め込むように、第４の絶縁膜１７が形成されており、該第４の絶縁膜１７の上には、下から順に第２の水素バリア膜１８及び第５の絶縁膜１９が形成されている。
【００８２】
ここで、酸素バリア膜１１は、例えば、Ｉｒ膜、ＩｒＯ膜、ＴｉＡｌＮ膜、及びＴａＡｌＮ膜のうちから選択されるいずれか１種類よりなる単層膜又は複数種類よりなる積層膜である。また、第１の下部電極１２及び第２の下部電極１４ａは、例えば、Ｐｔ又はＩｒなどの貴金属、又はこれらの貴金属の酸化物よりなる。また、容量絶縁膜１５を構成する強誘電体膜は、例えば、ＳＢＴ系、ＰＺＴ系、ＢＬＴ系の材料よりなる。
【００８３】
以上のように、本発明の第１の実施形態に係る誘電体メモリによると、第２の下部電極１４ａの端部は、第３の絶縁膜１３における開口部１３ｈの上部の外側に位置する部分上に延長されることなく、開口部１３ｈ内にのみ形成されている。これにより、従来の製造方法において必要であった、開口部に対して下部電極をパターニングする際のアライメントマージンを確保する必要がない。したがって、アライメントマージンが不要となるので、半導体基板１の主面に対して水平な方向へのキャパシタセルの微細化を実現することができる。
【００８４】
また、開口部１３ｈの壁部が、半導体基板１の主面とのなす角度が９０°以下となるように構成する、言い換えると、壁部が順テーパー形状を有する開口部１３ｈを設けることにより、開口部１３ｈの底部から上方に向かうほど開口径が広がる形状となるので、開口部１３ｈ内に後に形成される第２の下部電極１４ａ、容量絶縁膜１５、及び上部電極１６の段差被覆性が良くなる。これにより、開口部１３ｈにおける屈曲部での成膜が良好となるので、断線などの発生を防止することができる。
【００８５】
なお、本実施形態では、キャパシタを被覆する第４の絶縁膜１７と、第５の絶縁膜１９との間に、第２の水素バリア膜１８が形成されている構成について説明したが、容量絶縁膜１５として耐還元性を有する強誘電体材料を用いる場合には、第１の水素バリア膜１０及び第２の水素バリア膜１８が形成されていない構成であっても構わない。ただし、一般的には、水素バリア膜の組み合わせにより、例えば、第１の水素バリア膜９と第２の水素バリア膜１８とをメモリセルの端部で接続することによって、キャパシタを水素バリア膜によって完全に被覆することが可能となるので、強誘電体キャパシタの水素による特性劣化を防止することができる。
【００８６】
以下に、本発明の第１の実施形態に係る誘電体メモリの製造方法について、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）を参照しながら説明する。
【００８７】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【００８８】
まず、図２（ａ）に示すように、半導体基板１上における素子分離領域（STI）２によって区画された領域には、不純物拡散層３及びゲート電極４よりなるトランジスタが形成されている。この状態で、半導体基板１上の全面に亘って、トランジスタを覆うように、例えばシリコン酸化膜（ＳｉＯ2 ）よりなる膜厚５００ｎｍ〜８００ｎｍ程度の第１の絶縁膜５を堆積する。続いて、第１の絶縁膜５中に、該第１の絶縁膜５を貫通すると共に不純拡散層３に到達する第１のコンタクトホール（図示せず）を形成した後に、該第１のコンタクトホールに、タングステン（Ｗ）又はポリシリコンを充填することにより、ビット線コンタクトとなる第１のコンタクトプラグ６を形成する。
【００８９】
続いて、第１の絶縁膜５及び第１のコンタクトプラグ６の上に、Ｗ又はＴｉＮよりなる膜厚２０〜２００ｎｍ程度の導電膜を堆積した後に、該導電膜に対して所望のマスクを用いたエッチングを行なうことにより、下面が第１のコンタクトプラグ６の上端と接続するビット線７を形成する。
【００９０】
続いて、第１の絶縁膜５の上に、例えばシリコン酸化膜（ＳｉＯ2 ）よりなる膜厚５００ｎｍ〜８００ｎｍの第２の絶縁膜８を堆積した後に、該第２の絶縁膜８の上に、例えばシリコン窒化膜（ＳｉＮ）よりなる膜厚２０ｎｍ〜１００ｎｍ程度の第１の水素バリア膜９を堆積する。続いて、第１の水素バリア膜９、第２の絶縁膜８及び第１の絶縁膜５中に、これらの膜を貫通し、且つ不純物拡散層３に到達する第２のコンタクトホール（図示せず）を形成する。その後に、該第２のコンタクトホールに、タングステン（Ｗ）又はポリシリコンを充填することにより、ストレージノードコンタクトとなる第２のコンタクトプラグ１０を形成する。
【００９１】
ここで、図２（ａ）に示した工程において、不純物拡散層３の表面にコバルトシリサイド（ＣｏＳｉ2 ）層を設ける工程を設けてもよい。これにより、不純物拡散層３の表面にコバルトシリサイド層を設けない場合と比べて、低抵抗化を図ることができ、回路動作上の遅延を防止することができる。また、第１の水素バリア膜９は、後に形成する容量絶縁膜として用いる材料によって、設けない構成でもかまわない。
【００９２】
次に、図２（ｂ）に示すように、第１の水素バリア膜９及び第２のコンタクトプラグ１０の上に、膜厚２０〜２００ｎｍ程度の導電性の酸素バリア膜１１を形成する。なお、このとき、酸素バリア膜１１の下面を第２のコンタクトプラグ１０の上端と接続させる。ここで、酸素バリア膜１１は、例えば、Ｉｒ膜、ＩｒＯ膜、ＴｉＡｌＮ膜、及びＴａＡｌＮ膜のうちから選択されるいずれか１種類よりなる単層膜又は複数種類よりなる積層膜である。また、酸素バリア膜１１は、後述する容量絶縁膜１５を構成する強誘電体膜の結晶化を目的とした酸素雰囲気中での熱処理において、第２のコンタクトプラグ１０が酸化することを防止するものである。また、酸素バリア膜１１がＴｉＡｌＮ膜よりなる場合には、酸素バリア膜１１は、酸素バリア膜としての機能に加えて水素バリア膜としての機能をも有する。なお、後述する容量絶縁膜１５を構成する強誘電体膜の結晶化温度が十分に低温である場合には、酸素バリア膜１１を設ける必要はない。続いて、酸素バリア膜１１の上に、例えばＰｔ若しくはＩｒなどの貴金属、又はこれら貴金属の酸化物よりなる膜厚１００〜５００ｎｍ程度の第１の下部電極１２を形成する。
【００９３】
次に、図２（ｃ）に示すように、第１の水素バリア膜９上の全面に亘って、酸素バリア膜１１及び第１の下部電極１２を覆うように、例えばＳｉＯ2 よりなる膜厚５００ｎｍ〜１０００ｎｍ程度の第３の絶縁膜１３を堆積した後に、ＣＭＰ法などにより、第３の絶縁膜１３の表面を平坦化する。
【００９４】
次に、図３（ａ）に示すように、リソグラフィ法及びドライエッチング法により、第３の絶縁膜１３に、第１の下部電極１２の上面に到達する開口部１３ｈを形成する。なお、開口部１３ｈの壁部と半導体基板１の主面とのなす角度が９０°以下となるように、開口部１３ｈを形成することにより、後の工程において、段差被覆性の良い第２の下部電極１４ａをより効率的に形成することが可能となる。
【００９５】
次に、図３（ｂ）に示すように、ＣＶＤ法により、開口部１３ｈの壁部及び底部、並びに第３の絶縁膜１３の上面に、開口部１３ｈの内部を完全に埋め込まない程度に、例えばＰｔ若しくはＩｒなどの貴金属又はこれらの貴金属の酸化物よりなる導電層２０を形成する。
【００９６】
次に、図３（ｃ）に示すように、ＣＭＰ法により、導電層２０における第３の絶縁膜１３の上面に存在する部分を除去することにより、開口部１３ｈの内部にのみ第２の下部電極１４ａを形成する。すなわち、第２の下部電極１４ａは、立体的に見ると、開口部１３ｈの壁部及び底部に形成された筒型形状を有している。
【００９７】
次に、図４（ａ）に示すように、ＭＯＣＶＤ法を用いて、第２の下部電極１４ａ及び第３の絶縁膜１３の上に、開口部１３ｈ内を埋め込まないように、例えばＳＢＴ（Ｓｒ1-yＢｉ2+xＴａ2Ｏ9、但し、ｘは０≦ｘの関係を満たし、ｙはｙ≦１の関係を満たす。）系、ＰＺＴ（Ｐｂ（ＺｒxＴ1-x)Ｏ3、但し、ｘは０≦ｘ≦１の関係を満たす。）系、又はＢＬＴ（Ｂｉ4-xＬａxＴｉ3Ｏ12、但し、ｘは０≦ｘ≦１の関係を満たす。）系の材料によって構成される強誘電体膜よりなる容量絶縁膜１５を形成する。
【００９８】
次に、図４（ｂ）に示すように、容量絶縁膜１５の上に、貴金属又は貴金属酸化物よりなる上部電極１６を形成する。ここで、貴金属としては、例えばＰｔ又はＩｒである。
【００９９】
次に、図４（ｃ）に示すように、上部電極１６の上に、開口部１３ｈを埋め込むように、第４の絶縁膜１７を形成した後に、該第４の絶縁膜１７の上に、第２の水素バリア膜１８及び第５の絶縁膜１９を下から順に形成する。
【０１００】
以上のように、本発明の第１の実施形態に係る半導体装置の製造方法によると、前述した第１の実施形態に係る誘電体メモリを製造することができる。また、開口部１３ｈの壁部及び底部、並びに第３の絶縁膜１３の上に、導電膜２０を形成した後に（図３（ｂ）参照）、ＣＭＰ法により、導電層２０における第３の絶縁膜１３の上面に存在する部分を除去する（図３（ｃ）参照）ことにより、第２の下部電極１４ａを自己整合的に開口部１４３ｈ内にのみ形成することができる。このため、下部電極をパターニングする際のアライメントマージンを確保する必要がない。したがって、アライメントマージンが不要となる分だけ、半導体基板１の主面に対して水平な方向へのキャパシタセルの微細化を実現することができる。
【０１０１】
また、以上の第１の実施形態に係る誘電体メモリ及びその製造方法によると、第１の下部電極１２の下に形成された酸素バリア膜１１の還元を防止することができる。この点、従来例によると、下部電極を加工（パターニング）した後には、アッシングなどによってパターンニングの際に用いたレジストを除去する必要があった。レジストには、Ｃ−Ｈ基が多数含まれているので、アッシングの際にＣ−Ｈ結合が切断されて水素が発生する。発生した水素は、例えば下層の導電性酸化物である酸素バリア膜又は導電性酸化物を用いた場合の下部電極を還元するという問題があった。そのため、酸素バリア性の低下、又は還元によって生じた過剰な金属成分が強誘電体膜中へ拡散することによって発生するリーク電流の増加という不具合を発生させていた。しかしながら、本発明の第２の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極１４ａに対してパターニングを行なう必要がないため、レジストのアッシングを行なう必要がなくなるので、第２の下部電極１４ｂの形成の際には、酸素バリア膜１１の還元の問題の発生を回避することができる。
【０１０２】
さらに、従来、下部電極を加工する際にハードマスクを用いる場合もあるが、容量素子形成用の開口内に設けるハードマスクは開口内の壁部に沿うようにして成膜されるので、下部電極を加工した後、異方性エッチングとなるドライエッチング法を用いたマスクの除去が困難であった。また、等方性エッチングとなるウェットエッチング法を用いた場合であっても、容量素子形成用の微細な開口内に薬液を十分侵入させることが難しいために、ハードマスクを完全に除去することは困難であった。このように、マスクが残存することにより、その後に容量絶縁膜を形成する際に悪影響を及ぼすという問題が発生する。しかしながら、本発明の第２の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極１４ａに対してパターニングを行なう必要がないため、前述の問題の発生を回避することができる。
【０１０３】
さらに、従来例では、容量素子形成用の開口は凹んでいるために、その凹んでいる部分に被覆された下部電極に対してエッチングを行なう際、その凹んでいる部分の影響によってレジストの膜厚がばらついて、定在波効果の影響を受けるので、高解像度のパターニングを実現することができないという問題もあった。しかしながら、本発明の第１の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極１４ａに対してパターニングを行なう必要がないため、前述の問題の発生を回避することができる。
【０１０４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る誘電体メモリについて、図５を参照しながら説明する。なお、図５は、本発明の第２の実施形態に係る誘電体メモリの構成を示す要部断面図である。また、以下では、本発明の第２の実施形態に係る誘電体メモリが、前述した本発明の第１の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない。
【０１０５】
図５に示すように、本発明の第２の実施形態に係る誘電体メモリが、前述した本発明の第１の実施形態に係る誘電体メモリと異なる点は、第２の下部電極１４ｂの形状である。すなわち、第２の下部電極１４ｂは、開口部（ホール）１３ｈの壁部に形成されている部分の膜厚が、開口部１３ｈの上部から底部に向かって厚くなっている形状、いわゆるサイドウォール形状を有している点である。また、第２の下部電極１４ｂは、第１の実施形態のように開口部１３ｈの底部には形成されておらず、開口部１３ｈの壁部にのみ形成されている点である。
【０１０６】
本発明の第２の実施形態に係る誘電体メモリは、図５に示すように、開口部１３ｈの壁部にのみサイドウォール形状の第２の下部電極１４ｂが形成されており、該第２の下部電極１４ｂと開口部１３ｈ内に露出する第１の下部電極１２の上に、容量絶縁膜１５及び上部電極１６が下から順に形成されている構成を有している。
【０１０７】
以上のように、本発明の第２の実施形態に係る誘電体メモリにおいて、第２の下部電極１４ｂは、その側壁が、底部から上部に向かって広がる滑らかなテーパー形状となっているので、その後に形成される強誘電体膜よりなる容量絶縁膜１５及び上部電極１６は優れた段差被覆性を有する。このため、第２の実施形態に係る誘電体メモリでは、開口部１３ｈの開口付近における局所的な電界集中が緩和されると共に、強誘電体膜の信頼特性が向上する。また、開口部１３ｈ内にのみ第２の下部電極１４ｂが形成されているので、下部電極をパターニングする際のアライメントマージンを確保する必要がない。したがって、アライメントマージンが不要となる分だけ、半導体基板１の主面に対して水平な方向へのキャパシタセルの微細化を実現することができる。
【０１０８】
なお、本実施形態において、図６に示すように、第３の絶縁膜１３に形成される開口部１３ｈは、その壁部が８０°から９０°のテーパー角を持つテーパー形状を有する開口であってもよい。このような構造であれば、前述の図５に示す構造の場合と比較して、サイドウォール形状を有する第２の下部電極１４ｂの形成に影響がない範囲であって、且つ開口部１３ｈの上部の開口径が広がっているので、第２の下部電極１４ｂ、強誘電体膜よりなる容量絶縁膜１５及び上部電極１６の段差被覆性をさらに向上させることができる。
【０１０９】
以下に、本発明の第２の実施形態に係る誘電体メモリの製造方法について、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）を参照しながら説明する。具体的には、本発明の第２の実施形態に係る誘電体メモリの製造方法は、前述の図５に示した第２の実施形態に係る半導体装置を製造する方法であり、前述した第１の実施形態に係る半導体装置の製造方法での図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）を用いた説明と同様の部分は省略する。なお、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。
【０１１０】
まず、図７（ａ）〜（ｃ）並びに図８（ａ）及び（ｂ）は、第１の実施形態における図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）と同様の工程である。
【０１１１】
次に、図８（ｃ）に示すように、エッチバック法により、導電膜２０が開口部１３ｈ内にのみ残存するように、導電膜２０における開口部１３ｈから第３の絶縁膜１３上にはみ出している部分を除去し、開口部１３ｈ内にのみ導電膜２０を残存させる。このとき、壁部の上部における導電膜２０の一部がエッチングされる。これにより、開口部１３ｈ内の壁部に、筒型形状で且つサイドウォール形状を有する第２の下部電極１４ｂを自己整合的に形成する。
【０１１２】
次に、図９（ａ）〜（ｃ）に示す工程は、前述した図４（ａ）〜（ｃ）を用いて説明した工程と同様である。
【０１１３】
以上のように、本発明の第２の実施形態に係る誘電体メモリの製造方法によると、前述の図５に示した第２の実施形態に係る誘電体メモリを製造することができる。また、エッチングにより、導電膜２０における開口部１３ｈから第３の絶縁膜１３上にはみ出している部分を除去して、サイドウォール形状の第２の下部電極１４ｂを開口部１３ｈの壁部のみに自己整合的に形成することができる。このため、下部電極をパターニングする際のアライメントマージンを確保する必要がない。したがって、アラインメントマージンが不要となる分だけ、半導体基板１の主面に対して水平な方向へのキャパシタセルの微細化を実現することができる。
【０１１４】
また、第２の下部電極１４ｂは、開口部１３ｈの壁部に形成されている部分の膜厚が、開口部１３ｈの底部から上部に向かって小さくなるので、第２の下部電極１４ｂが形成されている状態での開口部１３ｈの開口部分は、上方に向かって大きくなっている。このため、ＭＯＣＶＤ法により、第２の下部電極１４ｂの上に強誘電体膜よりなる容量絶縁膜１５を形成する際に、原料ガスが開口部１３ｈ内に侵入しやすいので、良好な段差被覆性を有する容量絶縁膜１５を形成することができる。
【０１１５】
なお、本製造方法において、前述の図６に示す構造を形成することもできる。すなわち、壁部の形状がテーパー形状になるように、第３の絶縁膜１３に開口部１３ｈを形成することにより、開口部１３ｈの上部の開口径が広がるので、強誘電体膜よりなる容量絶縁膜１５を形成する際に用いる原料ガスが、開口部１３ｈ内に効率良く侵入することができる。これにより、段差被覆性により優れた容量絶縁膜１５を形成することができる。
【０１１６】
さらに、エッチバックによって第２の下部電極１４ｂを形成する工程（図８（ｃ）参照）の後に、第２の下部電極１４ｂを酸素雰囲気下でアニールすることもできる。第２の下部電極１４ｂを酸素雰囲気下でアニールすることにより、エッチバックにより結合が弱まった第２の下部電極１４ｂの結合力を強化することができる。例えば、第２の下部電極１４ｂが導電性酸化物よりなる場合、エッチバックによって導電性酸化物の酸素が一部脱離するという現象が生じる。酸素が一部脱離された導電性酸化物が再酸化され、又は酸素が補給されて、第２の下部電極１４ｂは電極としての機能を十分発揮することができる。
【０１１７】
ここで、図１０は、第２の下部電極１４ｂがＩｒＯ膜よりなる場合に、６５０℃でアニールを１分間行なった場合における、強誘電体膜としてＳＢＴ膜を用いた強誘電体キャパシタの耐圧特性を示している。図１０から明らかなように、アニールを行なわない場合（図中：急速熱処理（ＲＴＯ）なし）には、キャパシタ耐圧がショートしていたが、アニールを行なった場合（図中：急速熱処理（ＲＴＯ）あり）には、ショートを防止できることが分かる。この原因は、エッチバックされたＩｒＯ膜の一部がＩｒ膜となり、後の熱処理によって強誘電体膜中を拡散してショートを引き起こしたものである。以上から分かるように、第２の下部電極１４ｂをアニールすることにより、電極としての安定性を強化し、特性の安定した強誘電体キャパシタを提供することができる。
【０１１８】
また、以上の第２の実施形態に係る誘電体メモリ及びその製造方法によると、第１の下部電極１２の下に形成された酸素バリア膜１１の還元を防止することができる。この点、従来例によると、下部電極を加工（パターニング）した後には、アッシングなどによってパターンニングの際に用いたレジストを除去する必要があった。レジストには、Ｃ−Ｈ基が多数含まれているので、アッシングの際にＣ−Ｈ結合が切断されて水素が発生する。発生した水素は、例えば下層の導電性酸化物である酸素バリア膜又は導電性酸化物を用いた場合の下部電極を還元するという問題があった。そのため、酸素バリア性の低下、又は還元によって生じた過剰な金属成分が強誘電体膜中へ拡散することによって発生するリーク電流の増加という不具合を発生させていた。しかしながら、本発明の第２の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極１４ａに対してパターニングを行なう必要がないため、レジストのアッシングを行なう必要がなくなるので、第２の下部電極１４ｂの形成の際には、酸素バリア膜１１の還元の問題の発生を回避することができる。
【０１１９】
さらに、従来、下部電極を加工する際にハードマスクを用いる場合もあるが、容量素子形成用の開口内に設けるハードマスクは開口内の壁部に沿うようにして成膜されるので、下部電極を加工した後、異方性エッチングとなるドライエッチング法を用いたマスクの除去が困難であった。また、等方性エッチングとなるウェットエッチング法を用いた場合であっても、容量素子形成用の微細な開口内に薬液を十分侵入させることが難しいために、ハードマスクを完全に除去することは困難であった。このように、マスクが残存することにより、その後に容量絶縁膜を形成する際に悪影響を及ぼすという問題が発生する。しかしながら、本発明の第２の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極１４ａに対してパターニングを行なう必要がないため、前述の問題の発生を回避することができる。
【０１２０】
さらに、従来例では、容量素子形成用の開口は凹んでいるために、その凹んでいる部分に被覆された下部電極に対してエッチングを行なう際、その凹んでいる部分の影響によってレジストの膜厚がばらついて、定在波効果の影響を受けるので、高解像度のパターニングを実現することができないという問題もあった。しかしながら、本発明の第２の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極１４ａに対してパターニングを行なう必要がないため、前述の問題の発生を回避することができる。
【０１２１】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る誘電体メモリについて、図１１を参照しながら説明する。なお、図１１は、本発明の第３の実施形態に係る誘電体メモリの構造を示す要部断面図である。また、以下では、本発明の第３の実施形態に係る誘電体メモリが、前述した本発明の第１及び第２の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない。
【０１２２】
図１１に示すように、本発明の第３の実施形態に係る誘電体メモリが、前述した本発明の第２の実施形態に係る誘電体メモリと異なる点は、特に、第３の絶縁膜１３の上部に、エッチングストッパ膜２１が形成されている点である。この異なる点に伴って、開口部１３ｈは、エッチングストッパ膜２１及び第３の絶縁膜１３を貫通して形成されている。このエッチングストッパ膜２１は、下部の第３の絶縁膜１３に対するエッチングよりもエッチング加工が困難な材料、例えばＳｉＮ膜又はＳｉＯＮ膜よりなる。
【０１２３】
以上のように、本発明の第３の実施形態に係る誘電体メモリによると、前述した第２の実施形態に係る誘電体メモリによる効果と同様の効果が得られることに加えて、開口部１３ｈの開口周辺部においては、容量絶縁膜１５はエッチングストッパ膜２１の上に形成されているので、容量絶縁膜１５が第３の絶縁膜１３の上に形成される場合に比べて、容量絶縁膜１５における下地膜に対する密着性が向上する。また、第３の絶縁膜１３の上にエッチングストッパ膜２１を形成するので、第３の絶縁膜１３と比較すると、強誘電体膜が結晶成長する上で相性が良い（格子定数が近いなど）材料をエッチングストッパ膜２１として選択することができる。一方、エッチングストッパ膜２１を形成しない場合には、第３の絶縁膜１３として、容量絶縁膜１５との密着性及び相性の良い材料よりなることが要求されるが、第３の絶縁膜１３には比較的深い開口部を形成する必要があるので、密着性及び相性の双方の点で優れた材料を選択できない可能性が高い。したがって、本発明の第３の実施形態に係る誘電体メモリの構造によると、第３の絶縁膜１３に比較的深い開口部を形成することができると共に、下地膜との密着性及び相性の点で優れた容量絶縁膜１５を実現することができる。すなわち、開口部１３ｈ又は容量絶縁膜１５に要求される種々の目的に適合する材料の選択の自由度を高めることができる。
【０１２４】
以下に、本発明の第３の実施形態に係る誘電体メモリの製造方法について、図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、及び図１４（ａ）〜（ｃ）を参照しながら説明する。具体的には、本発明の第３の実施形態に係る誘電体メモリの製造方法は、前述の図１１に示した第３の実施形態に係る半導体装置を製造する方法であり、前述した第２の実施形態に係る半導体装置の製造方法における図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）を用いた説明と同様の部分は省略する。なお、図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部断面図である。
【０１２５】
まず、図１２（ａ）及び（ｂ）に示す工程は、前述の図７（ａ）及び（ｂ）を用いた説明と同様である。
【０１２６】
次に、図１２（ｃ）に示すように、第１の水素バリア膜９の上に、酸素バリア膜１１及び第１の下部電極１２を覆うように、第３の絶縁膜１３を形成した後に、ＣＭＰなどを用いて、その表面を平坦化する。続いて、第３の絶縁膜１３の上に、例えばＳｉＮ又はＳｉＯＮよりなる膜厚５０ｎｍ〜１００ｎｍ程度のエッチングストッパ膜２１を形成した後に、ＣＭＰなどを用いて、その表面を平坦化する。
【０１２７】
次に、図１３（ａ）に示すように、リソグラフィ法及びドライエッチング法により、エッチングストッパ膜２１及び第３の絶縁膜１３中に、第１の下部電極１２の上面を露出させる開口部１３ｈを形成する。
【０１２８】
次に、図１３（ｂ）に示すように、エッチングストッパ膜２１の上面、並びに開口部１３ｈの壁部及び底部に、開口部１３ｈの内部を完全に埋め込まない程度に、例えばＰｔ若しくはＩｒなどの貴金属又はこれらの貴金属の酸化物よりなる導電層２０を形成する。
【０１２９】
次に、図１３（ｃ）に示すように、エッチバック法により、導電膜２０が開口部１３ｈ内にのみ残存するように、導電膜２０における開口部１３ｈからエッチングストッパ膜２１上にはみ出している部分を除去する。これにより、開口部１３ｈ内の壁部に、筒型形状で且つサイドウォール形状を有する第２の下部電極１４ｂを自己整合的に形成する。
【０１３０】
次に、図１４（ａ）〜（ｃ）に示す工程は、前述した図９（ａ）〜（ｃ）を用いた説明と同様である。
【０１３１】
以上のように、本発明の第３の実施形態に係る誘電体メモリの製造方法によると、前述の図１１に示した第３の実施形態に係る誘電体メモリを製造することができる。また、第２の下部電極１４ｂを形成する際に、基板全面に対してエッチングを行なうことにより、開口部１３ｈの上部がエッチングに曝される場合においても、エッチングストッパ膜２１がエッチングストッパ膜として機能するので、開口部１３ｈの上部がオーバーエッチングされる量が抑制される。これにより、開口部１３ｈの高さが目減りすることはなく、また、第２の下部電極１４ｂが開口部１３ｈの内部から上方に突出することもない。したがって、開口部１３ｈの高さのばらつきを抑制することができると共に、高さのばらつきに伴うセル容量のばらつきを防止することができる。
【０１３２】
＜第２及び第３の実施形態に係る誘電体メモリの製造方法の変形例＞
以下に、第２及び第３の実施形態に係る誘電体メモリの製造方法の変形例について、図１５（ａ）〜（ｃ）を参照しながら説明する。ただし、前述した第２及び第３の実施形態に係る誘電体メモリの製造方法と共通する部分の説明は省略する。なお、図１５（ａ）〜（ｃ）は、本変形例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【０１３３】
まず、前述の図７（ａ）〜（ｃ）並びに図８（ａ）及び（ｂ）を用いた説明と同様にして、図１５（ａ）に示す状態を形成する。
【０１３４】
次に、図１５（ｂ）に示すように、基板の全面をエッチバックすることにより、導電膜２０における第３の絶縁膜１３上に存在する部分を除去すると共に、開口部１３ｈ内にのみ導電膜２０を残存させることにより、筒型形状で且つサイドウォール形状を有する第２の下部電極１４ｂを形成する。ここで、エッチング条件は、被エッチング膜となる導電膜２０が第３の絶縁膜１３よりもエッチングされるように設定されている。
【０１３５】
このエッチングの際には、第３の絶縁膜１３上に導電膜２０が残存しないように、ある程度のオーバーエッチングが必要となる。その結果、図１５（ｂ）に示すように、導電膜２０における開口部１３ｈ内に残存している部分が過剰にエッチングされて、第２の下部電極１４ｂの上端は開口部１３ｈの上端よりも落ち込むことになる。つまり、図１５（ｂ）に示す点線よりも下方に第２の下部電極１４ｂが形成されることになる。
【０１３６】
次に、図１５（ｃ）に示すように、ＣＭＰ法又はエッチバック法により、第３の絶縁膜１３における、セル容量には寄与しない図１５（ｂ）に示した点線よりも上方に位置する部分を除去する。
【０１３７】
以上のように、第２及び第３の実施形態に係る誘電体メモリの製造方法の変形例によると、開口部１３ｈを構成する第３の絶縁膜１３におけるセル容量には寄与しない部分を除去することにより、セル容量に寄与する部分だけの高さを有する開口部１３ｈが形成される。このため、開口部１３ｈのアスペクト比が低減し、後工程において容量絶縁膜１５又は上部電極１６は段差被覆性良く形成することができる。
【０１３８】
なお、前述した第２及び第３の実施形態に係る誘電体メモリの製造方法において、ＣＶＤ法を用いて、第２の下部電極１４ｂとなる導電膜２０を形成する場合について説明したが、各実施形態において、スパッタ法を用いる場合であっても、第２及び第３の実施形態が有する効果と同様の効果を得ることができる。具体的には、図１６（ａ）及び（ｂ）を参照しながら説明する。なお、図１６（ａ）及び（ｂ）は、スパッタ法を用いて第２の下部電極１４ｂを形成した場合の要部工程断面図である。なお、その他の構成部分であって、前述した第２及び第３の実施形態と共通する部分については、その説明を省略する。
【０１３９】
図１６（ａ）に示すように、スパッタ法により、開口部１３ｈの内部を含む第３の絶縁膜１３の上に、導電層２２を形成する。なお、スパッタ法は、一般的に、ＣＶＤ法に比べて段差被覆性に劣るので、図１６（ａ）に示すように、導電膜２２は、開口部１３ｈの開口端部領域ｙにおいて、オーバーハングとなる。
【０１４０】
次に、図１６（ｂ）に示すように、基板全面に対してエッチバックを行なう。この場合、エッチングガス２３に指向性を持たせる。これにより、開口端部領域ｙにおけるオーバーハングの部分自体がマスクとなるため、導電膜２２における開口部１３ｈの開口端部領域ｙよりも下部に存在する部分はエッチングされないので、開口部１３ｈの壁部にのみ意図的に導電膜２２を残存させることができる。これにより、開口部１３内にのみに第２の下部電極１４ｂを形成することができる。
【０１４１】
このように、スパッタ法を用いる場合であっても、ＣＶＤ法を用いる場合と同様に、開口部１３ｈの壁部に、筒型形状で且つサイドウォール形状を有する第２の下部電極１４ｂを容易に形成することができる。したがって、スパッタ法を用いる場合においても、オーバーハング形状に起因する断線の発生を防止することができる。
【０１４２】
（第４の実施形態）
以下、本発明の第４の実施形態に係る誘電体メモリについて、図１７を参照しながら説明する。なお、図１７は、本発明の第４の実施形態に係る誘電体メモリの構成を示す要部断面図である。また、以下では、本発明の第４の実施形態に係る誘電体メモリが、前述した本発明の第２の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない
本発明の第４の実施形態に係る誘電体メモリは、第１の下部電極１２と第２の下部電極１４ｂとが同一の材料から構成されていることに特徴を有している。なお、本実施形態に係る誘電体メモリの製造方法は、前述した第２の実施形態に係る誘電体メモリの製造方法と同じである。
【０１４３】
図１７に示すように、第１の下部電極１２の中央部には、第２の下部電極１４ｂのサイドウォール形状の傾斜面（側壁）と壁部が連続するような凹部１２Ａが形成されており、容量絶縁膜１５は、凹部１２Ａの内部及び第２の下部電極１４ｂの傾斜面に沿うように形成されている。ここで、第１の下部電極１２と第２の下部電極１４ｂ（導電膜２０）とは、同一の材料、例えばＩｒＯ膜から構成されている。
【０１４４】
このように、第１の下部電極１２と導電膜２０とは同じ材料であるので、導電膜２０のエッチング工程（例えば前述の図８（ｃ）参照）において、第１の下部電極１２がオーバーエッチングされて、第１の下部電極１２の中央部が窪む（凹部１２Ａ）ことになる。
【０１４５】
以上のように、本発明の第４の実施形態に係る誘電体メモリによると、選択した一つの電極材料についてのみ、例えば、結晶成長時の格子整合性又は電極からの不純物拡散などの強誘電体膜との相性を考慮すればよい。また、これにより、第１の下部電極１２の材料と第２の下部電極１４ｂを構成する導電膜２０の材料とが互いに異なるように選択される場合と比較して、他のプロセスの自由度が制限されることはないし、異なる電極材料間における相互作用を考慮する必要もない。
【０１４６】
また、第１の下部電極１２の中央部に凹部１２Ａが形成されることにより、セル容量に寄与する第１の下部電極１２の面積が増加して、容量部の高さが実効的に大きくなるので、セル容量を大きくすることができる。
【０１４７】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る誘電体メモリについて、図１８を参照しながら説明する。なお、図１８は、本発明の第５の実施形態に係る誘電体メモリの構成を示す要部断面図である。また、以下では、本発明の第５の実施形態に係る誘電体メモリが、前述した本発明の第２の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない。
【０１４８】
本発明の第５の実施形態に係る誘電体メモリは、前述した第４の実施形態とは異なり、第１の下部電極１２と第２の下部電極１４ｂとが異なる材料から構成されていることに特徴を有している。なお、本実施形態に係る誘電体メモリの製造方法は、前述した第２の実施形態に係る誘電体メモリの製造方法と同じである。
【０１４９】
図１８において、第１の下部電極１２Ｂは、例えばＩｒＯ膜よりなり、第２の下部電極１４ｂ（導電膜２０）は、例えばＰｔ膜よりなる。
【０１５０】
以上のように、本発明の第５の実施形態に係る誘電体メモリによると、第１の下部電極１２の材料と第２の下部電極１４ｂの材料とは異なる材料が選択されているので、第１の下部電極１２をストレージノードコンタクトプラグの保護層としての機能、例えば酸素バリア膜又は不純物拡散防止膜としての役割を十分に発揮する材料を採用することができる。これは、第１の下部電極１２は、セル全体の下部電極の面積に占める割合が少ないので、単に導電膜としての役割（例えば導電性酸素バリア膜などとしての役割）を最低限有しておればよいからである。
【０１５１】
さらに、筒型形状で且つサイドウォール形状を有する第２の下部電極１４ｂを形成する際のエッチングとして、第１の下部電極１２とのエッチング選択比があるドライエッチング条件を選択することができる。このため、第１の下部電極１２と第２の下部電極１４ｂとが同じ電極材料よりなる場合と比較して、オーバーエッチングによるセル容量のばらつきの発生が低減されるので、様々なセル設計にとって有効である。
【０１５２】
なお、第４及び第５の実施形態において、第１の下部電極１２及び第２の下部電極１４ｂの材料としては、加工の難易度、又はセル容量のばらつきの制御性などの観点、その他の用途に応じて選択するとよい。
【０１５３】
（第６の実施形態）
本発明の第６の実施形態に係る誘電体メモリについて、図１９を参照しながら説明する。なお、図１９は、本発明の第６の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【０１５４】
図１９に示すように、半導体基板３１における素子分離領域（STI）３２によって区画されている素子形成領域には、不純物拡散層３３が形成されている。半導体基板３１における素子形成領域上には、ゲート電極３４が形成されている。このように、不純物拡散層３３及びゲート電極３４によってトランジスタが構成される。また、半導体基板３１上の全面には、トランジスタを覆うように、第１の絶縁膜３５が形成されており、該第１の絶縁膜３５中には、該第１の絶縁膜３５を貫通して延びると共に下端が不純物拡散層３３に接続する第１のコンタクトプラグ３６が形成されている。第１の絶縁膜３５の上には、下面が第１のコンタクトプラグ３６の上端と接続するように、ビット線３７が形成されている。第１の絶縁膜３５の上には、ビット線３７を覆うように、第２の絶縁膜３８が形成されており、該第２の絶縁膜３８の上には、第１の水素バリア膜３９が形成されている。
【０１５５】
また、第１の水素バリア膜３９、第２の絶縁膜３８及び第１の絶縁膜３５中には、これらの膜を貫通して延びると共に下端が不純物拡散層３３に接続する第２のコンタクトプラグ４０が形成されている。第１の水素バリア膜３９の上には、導電性の酸素バリア膜４１が形成されている。また、酸素バリア膜４１の下面は第２のコンタクトプラグ４０の上端に接続している。酸素バリア膜４１の上には、凹部４２ｈを有する第１の下部電極４２が形成されている。第１の水素バリア膜３９の上には、酸素バリア膜４１及び第１の下部電極４２を覆うように、開口部４３ｈを有する第３の絶縁膜４３が形成されている。なお、第１のコンタクトプラグ３６は、ビット線コンタクトであり、第２のコンタクトプラグ４０は、ストレージノードコンタクトである。
【０１５６】
また、開口部４３ｈの壁部にのみ第２の下部電極４４が形成されている。この第２の下部電極４４は、筒型形状で且つサイドウォール形状を有しており、該サイドウォール形状の斜面は凹部４２ｈの壁部と連続している。凹部４２ｈの壁部及び底部、第２の下部電極４４の斜面、並びに第３の絶縁膜４３の上面には、強誘電体膜よりなる容量絶縁膜４５が形成されている。容量絶縁膜４５の上には、上部電極４６が形成されている。このように、第１の下部電極４２、第２の下部電極４４、容量絶縁膜４５及び上部電極４６によってキャパシタが構成されている。また、上部電極４６の上には、開口部４３ｈを埋め込むように、第４の絶縁膜４７が形成されており、該第４の絶縁膜４７の上には、下から順に第２の水素バリア膜４８及び第５の絶縁膜４９が形成されている。
【０１５７】
ここで、酸素バリア膜１１は、例えば、Ｉｒ膜、ＩｒＯ膜、ＴｉＡｌＮ膜、及びＴａＡｌＮ膜のうちから選択されるいずれか１種類よりなる単層膜又は複数種類よりなる積層膜である。また、第１の下部電極４２及び第２の下部電極４４は、例えば、Ｐｔ又はＩｒなどの貴金属、又はこれらの貴金属の酸化物よりなる。また、容量絶縁膜４５を構成する強誘電体膜は、例えば、ＳＢＴ系、ＰＺＴ系、ＢＬＴ系の材料よりなる。
【０１５８】
以下に、本発明の第６の実施形態に係る誘電体メモリの製造方法について、図２０（ａ）〜（ｃ）、図２１（ａ）及び（ｂ）、並びに図２２（ａ）〜（ｃ）を参照しながら説明する。なお、図２０（ａ）〜（ｃ）、図２１（ａ）及び（ｂ）、並びに図２２（ａ）〜（ｃ）は、本発明の第６の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。第６に実施形態に係る誘電体メモリの製造方法が第２の実施形態に係る製造方法と異なる点は、開口部に導電膜２０を形成しないことである。第２の実施形態では、導電膜２０をエッチングすることにより、第２の下部電極を自己整合的に形成したが、本実施形態では、第１の下部電極をエッチングすることにより、自己整合的に第２の下部電極を形成する。
【０１５９】
まず、図２０（ａ）に示すように、半導体基板３１上における素子分離領域（STI）３２によって区画された領域には、不純物拡散層３３及びゲート電極３４よりなるトランジスタが形成されている。この状態で、半導体基板３１上の全面に亘って、トランジスタを覆うように、例えばシリコン酸化膜（ＳｉＯ2 ）よりなる膜厚５００ｎｍ〜８００ｎｍ程度の第１の絶縁膜３５を堆積する。続いて、第１の絶縁膜３５中に、該第１の絶縁膜３５を貫通すると共に不純拡散層３３に到達する第１のコンタクトホール（図示せず）を形成した後に、該第１のコンタクトホールに、例えばタングステン（Ｗ）又はポリシリコン等を充填することにより、ビット線コンタクトとなる第１のコンタクトプラグ３６を形成する。
【０１６０】
続いて、第１の絶縁膜３５及び第１のコンタクトプラグ３６の上に、Ｗ又はＴｉＮよりなる膜厚２０〜２００ｎｍ程度の導電膜を堆積した後に、該導電膜に対して所望のマスクを用いたエッチングを行なうことにより、下面が第１のコンタクトプラグ３６の上端を覆うビット線３７を形成する。
【０１６１】
続いて、第１の絶縁膜３５の上に、例えばシリコン酸化膜（ＳｉＯ2 ）よりなる膜厚５００ｎｍ〜８００ｎｍの第２の絶縁膜３８を堆積した後に、該第２の絶縁膜３８の上に、例えばシリコン窒化膜（ＳｉＮ）よりなる膜厚２０ｎｍ〜１００ｎｍ程度の第１の水素バリア膜３９を堆積する。続いて、第１の水素バリア膜３９、第２の絶縁膜３８及び第１の絶縁膜３５中に、これらの膜を貫通すると共に不純物拡散層３３に到達する第２のコンタクトホール（図示せず）を形成した後に、該第２のコンタクトホールに、例えばタングステン（Ｗ）又はポリシリコン等を充填することにより、ストレージノードコンタクトとなる第２のコンタクトプラグ４０を形成する。
【０１６２】
ここで、図２０（ａ）に示した工程において、不純物拡散層３３の表面にコバルトシリサイド（ＣｏＳｉ2 ）層を設ける工程を設けてもよい。これにより、不純物拡散層３３の表面にコバルトシリサイド層を設けない場合と比べて、低抵抗化を図ることができ、回路動作上の遅延を防止することができる。また、第１の水素バリア膜３９は、後に形成する容量絶縁膜として用いる材料によって、設けない構成でもかまわない。
【０１６３】
次に、図２０（ｂ）に示すように、第１の水素バリア膜３９及び第２のコンタクトプラグ４０の上に、下面が第２のコンタクトプラグ４０の上端と接続するように、例えば膜厚２０〜２００ｎｍ程度の導電性の酸素バリア膜４１を形成する。このとき、酸素バリア膜４０の下面を第２のコンタクトプラグ４０の上端と接続させる。ここで、酸素バリア膜４１は、例えば、Ｉｒ膜、ＩｒＯ膜、ＴｉＡｌＮ膜、及びＴａＡｌＮ膜のうちから選択されるいずれか１種類よりなる単層膜又は複数種類よりなる積層膜である。また、酸素バリア膜４１は、後述する容量絶縁膜４５を構成する強誘電体膜の結晶化を目的とした酸素雰囲気中での熱処理において、第２のコンタクトプラグ４０が酸化することを防止するものである。また、酸素バリア膜４１がＴｉＡｌＮ膜よりなる場合には、酸素バリア膜４１は、酸素バリア膜としての機能に加えて水素バリア膜としての機能をも有する。なお、後述する容量絶縁膜４５を構成する強誘電体膜の結晶化温度が十分に低温である場合には、酸素バリア膜４１を設ける必要はない。続いて、酸素バリア膜４１の上に、例えばＰｔ若しくはＩｒなどの貴金属、又はこれら貴金属の酸化物よりなる膜厚１００〜５００ｎｍ程度の第１の下部電極４２を形成する。
【０１６４】
ここで、第１の下部電極４２の膜厚に応じて、後に形成される凹部４２ｈの深さを調整することができる。例えば、第１の下部電極４２の膜厚を厚くして、凹部４２ｈの深さを大きくすると、最終的に形成される容量素子の容量を増加させることができる。したがって、必要なセル容量を考慮して、第１の下部電極４２の膜厚を決定するとよい。
【０１６５】
次に、図２０（ｃ）に示すように、第１の水素バリア膜３９上の全面に亘って、酸素バリア膜４１及び第１の下部電極４２を覆うように、例えばＳｉＯ2 よりなる膜厚５００ｎｍ〜１０００ｎｍ程度の第３の絶縁膜４３を堆積した後に、ＣＭＰ法などにより、第３の絶縁膜４３の表面を平坦化する。
【０１６６】
ここで、ＣＭＰ法による第３の絶縁膜４３に対する平坦化後に残存する膜厚に応じて、後に形成される開口部４３ｈの深さを調整することができる。例えば、第３の絶縁膜４３の残存膜厚を厚くして、開口部４３ｈの深さを大きくすると、最終的に形成される容量素子の容量を増加させることができる。また、第３の絶縁膜４３における残存膜厚は、セル容量に直結する値である。したがって、第１の下部電極４２の膜厚の場合と同様に、必要なセル容量を考慮して、第３の絶縁膜４３の残存膜厚を決定するとよい。
【０１６７】
次に、図２１（ａ）に示すように、リソグラフィ法及びドライエッチング法により、第３の絶縁膜４３中に、第１の下部電極４２の上面を露出させる開口部４３ｈを形成する。
【０１６８】
次に、図２１（ｂ）に示すように、半導体基板３１の全面に対してエッチバックを行なって、第１の下部電極４２における開口部４３ｈの底部に露出している部分を除去することにより、第１の下部電極４２に凹部４２ｈを形成する。この場合、第１の下部電極４２を選択的にエッチングすることが好ましい。その理由は、セル容量の低下につながる第３の絶縁膜４３の膜減りを抑制することができるからである。
【０１６９】
また、凹部４２ｈの形成時には、該形成時に除去された前記第１の下部電極４２における部分を構成する材料よりなる第２の下部電極４４が、開口部４３ｈの壁部に形成される。すなわち、凹部４２ｈの形成時に、第１の下部電極４２における除去される部分から弾き出された原子によって、開口部４３ｈの壁部に筒型であって且つサイドウォール形状の第２の下部電極４４が形成される。このように、開口部４３ｈ内にのみに、第２の下部電極４４を自己整合的に形成することができる。また、開口部４３ｈと凹部４２ｈとによって、容量を規定する開口が構成される。
【０１７０】
なお、図２１（ｂ）では、凹部４２ｈの深さは、酸素バリア膜４１を露出させる深さであるが、これに限らない。例えば、酸素バリア膜４１を露出しない深さ、又は酸素バリア膜４１が第１の下部電極４２と同等の材料からなる場合は、酸素バリア膜４１を第２のコンタクトプラグ４０の上面が露出しない程度まで除去してもよい。（つまり、除去された酸素バリア膜４１が開口部４３ｈの壁部に付着し、第１の下部電極４２の材料と混合して第２の下部電極４４を形成してもよい。）
ここで、エッチバックによって第２の下部電極４４を形成する工程の後に、第２の下部電極４４を酸素雰囲気下でアニールすることもできる。第２の下部電極４４を酸素雰囲気下でアニールすることにより、エッチバックされて一旦結合が弱まった第２の下部電極４４の結合力を強化することができる。例えば、第２の下部電極４４が導電性酸化物よりなる場合、エッチバックによって導電性酸化物の酸素が一部脱離するという現象が生じる。酸素が一部脱離された導電性酸化物が再酸化され、又は酸素が補給されて、第２の下部電極４４は電極としての機能を十分発揮することができる。
【０１７１】
次に、図２２（ｂ）に示すように、ＭＯＣＶＤ法により、第１の下部電極４２の壁部及び底部、第２の下部電極４４の傾斜面、並びに第３の絶縁膜４３の上に、強誘電体膜（例えば、ＳＢＴ系、ＰＺＴ系、又はＢＬＴ系材料等）よりなる容量絶縁膜４５を形成する。この場合、開口部４３ｈと凹部４２ｈとによって形成される容量素子形成用の開口は、従来例と比べてその開口径が大きく形成されている。すなわち、従来例によると、パターニング時のマスク合わせのマージンを考慮して、容量素子形成用の開口外に存在する絶縁膜上の部分にも下部電極が形成されていたが、本発明の本実施形態によると、第２の下部電極４４は容量素子形成用の開口内のみに形成されているため、その開口の開口径は従来例に比べて広い。このため、容量絶縁膜４５の形成に用いる原料ガスが侵入しやすいので、良好な段差被覆性を有する容量絶縁膜４５を形成することができる。また、前述したように、第２の下部電極４４はサイドウォール形状をしているので、該第２の下部電極４４の上に形成される容量絶縁膜４５は段差被覆性良く形成される。
【０１７２】
続いて、図２２（ｂ）に示すように、容量絶縁膜４５の表面上に上部電極４６（例えば、Ｐｔ又はＩｒに代表される貴金属又はその金属酸化物）を形成する。このようにして、第１の下部電極４２、第２の下部電極４４、容量絶縁膜４５及び上部電極４６よりなる強誘電体キャパシタが形成される。
【０１７３】
次に、図２２（ｃ）に示すように、上部電極４６の上に、開口部４３ｈを埋め込むように、第４の絶縁膜４７を形成した後に、該第４の絶縁膜４７の上に、第２の水素バリア膜４８及び第５の絶縁膜４９を下から順に形成する。
【０１７４】
なお、本実施形態では、キャパシタを被覆する第４の絶縁膜４７と、外部配線（図示せず）との層間絶縁膜となる第５の絶縁膜４９との間に、第２の水素バリア膜４８が形成されている構成について説明したが、容量絶縁膜４５として耐還元性を有する強誘電体材料を用いる場合には、第１の水素バリア膜３９及び第２の水素バリア膜４８が形成されていない構成であっても構わない。ただし、一般的には、水素バリア膜の組み合わせにより、例えば、第１の水素バリア膜３９と第２の水素バリア膜４８とをメモリセルの端部で接続することによって、キャパシタを水素バリア膜によって完全に被覆することが可能となるので、強誘電体キャパシタの水素による特性劣化を防止することができる。
【０１７５】
以上のように、本発明に係る第６の誘電体メモリ及びその製造方法によると、容量素子形成用の開口部（ホール）４３ｈの内部にのみ第２の下部電極４４が自己整合的に形成されるので、セルの微細化に対応した所望のサイズの容量素子形成用の開口内に電極を形成することができる。すなわち、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法を用いると、セルの微細化を実現することができる。
【０１７６】
また、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、容量素子形成用の開口部（ホール）４３ｈの内部にのみ第２の下部電極４４が自己整合的に形成されるので、従来例では必要であった下部電極の形成の際のパターニングを行なう必要がない。このため、前述したように、従来例であれば、下部電極に対するパターニング時に要するマスク合わせのマージンが考慮されて、下部電極は容量素子形成用の開口内からはみ出して開口外にも形成されざるを得なかったが、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、従来例の下部電極における開口外に存在していた部分の分だけセルを微細化することができる。
【０１７７】
ここで、従来例における下部電極に対するパターニング時に要するマスク合わせのマージンがどれくらい必要であるかについて具体的に説明する。マスク合わせのマージンは、マスク合わせを要するステッパー又はスキャンステッパ−の設備における合わせ精度、容量素子形成用の開口に対する加工精度及び下部電極に対する加工精度に依存する。例えば、容量素子形成用の開口（深さ０．５μｍ）に対する加工ばらつきを１０％、下部電極（＞０．５μｍ）に対する加工ばらつきを１０％、マスク合わせ精度を３０ｎｍとすると、必要なマスク合わせマージンは、｛０．０３2 ＋（０．５０×０．１０）2 ×２｝０．５0.5 ＝０．０７６８μｍとなる。したがって、本発明に係る第６の実施形態に係る誘電体メモリ及びその製造方法によると、従来例では必要である例えばこの０．０７６８μｍのマスク合わせマージンの分だけ、セルの占有面積を小さくすることができる。
【０１７８】
また、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極４４の形成の際にマスクを用いる必要がないので、必要となるマスク数を低減できるため、マスクを除去する工程の削減など工程数の低減を図ることができるので、歩留まりを向上させることができる。
【０１７９】
また、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、第１の下部電極４２の下に形成された酸素バリア膜４１の還元を防止することができる。この点、従来例によると、下部電極を加工（パターニング）した後には、アッシングなどによってパターンニングの際に用いたレジストを除去する必要があった。レジストには、Ｃ−Ｈ基が多数含まれているので、アッシングの際にＣ−Ｈ結合が切断されて水素が発生する。発生した水素は、例えば下層の導電性酸化物である酸素バリア膜又は導電性酸化物を用いた場合の下部電極を還元するという問題があった。そのため、酸素バリア性の低下、又は還元によって生じた過剰な金属成分が強誘電体膜中へ拡散することによって発生するリーク電流の増加という不具合を発生させていた。しかしながら、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極４４に対してパターニングを行なう必要がないため、レジストのアッシングを行なう必要がなくなるので、第２の下部電極４４の形成の際には、酸素バリア膜４１の還元の問題の発生を回避することができる。
【０１８０】
さらに、従来、下部電極を加工する際にハードマスクを用いる場合もあるが、容量素子形成用の開口内に設けるハードマスクは開口内の壁部に沿うようにして成膜されるので、下部電極を加工した後、異方性エッチングとなるドライエッチング法を用いたマスクの除去が困難であった。また、等方性エッチングとなるウェットエッチング法を用いた場合であっても、容量素子形成用の微細な開口内に薬液を十分侵入させることが難しいために、ハードマスクを完全に除去することは困難であった。このように、マスクが残存することにより、その後に容量絶縁膜を形成する際に悪影響を及ぼすという問題が発生する。しかしながら、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極４４に対してハードマスクを用いたパターニングを行なう必要がないため、前述の問題の発生を回避することができる。
【０１８１】
さらに、従来例では、容量素子形成用の開口は凹んでいるために、その凹んでいる部分に被覆された下部電極に対してエッチングを行なう際、その凹んでいる部分の影響によってレジストの膜厚がばらついて、定在波効果の影響を受けるので、高解像度のパターニングを実現することができないという問題もあった。しかしながら、本発明の第６の実施形態に係る誘電体メモリ及びその製造方法によると、第２の下部電極４４に対してパターニングを行なう必要がないため、前述の問題の発生を回避することができる。
【０１８２】
さらに、容量素子形成用の開口は、開口部４３ｈ及び凹部４２ｈよりなる構造であるので、形成される容量素子は十分な容量を確保できると共に、容量素子形成用の開口下部における段差被覆性が低下することを懸念する必要がない。
【０１８３】
なお、開口部４３ｈは、８０〜９０℃の範囲のテーパー角を持つように形成されることが好ましい。その理由は、８０〜９０℃の範囲よりも小さいテーパー角であると、後工程でのエッチバックにより、開口部４３ｈの壁部に沿って第２の下部電極４４を形成することが困難になるからである。
【０１８４】
最後に、凹部４２ｈの深さの範囲がどのくらいになるか検討する。最初に、凹部４２ｈの深さの上限は、第１の下部電極４２の膜厚に制限される。底部の電極面積が減少しないようにする点、下地材料のリコイルによる電極形成手法をとることから、酸素バリア膜４１がリコイルされないようにする点を鑑みると、第１の下部電極４２の膜厚を逸脱しない範囲で設定することが好ましい。よって、膜厚の上限は、第１の下部電極４２が倒壊しない範囲で決定され、第１の下部電極４２の短辺が０．５μｍである場合に、アスペクト比が１程度、およそ５００ｎｍ程度と見積もられる。
【０１８５】
（第７の実施形態）
以下、本発明の第７の実施形態に係る誘電体メモリについて、図２３を参照しながら説明する。なお、図２３は、本発明の第７の実施形態に係る誘電体メモリの構成を示す要部断面図である。また、以下では、本発明の第７の実施形態に係る誘電体メモリが、前述した本発明の第６の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない。
【０１８６】
本発明の第７の実施形態に係る誘電体メモリは、第２の下部電極４４の膜厚が、前述した第６の実施形態における第２の下部電極４４の膜厚と比べて厚い点に特徴を有しており、その他は前述した第６の実施形態に係る誘電体メモリと同様である。
【０１８７】
以下、本発明の第７の実施形態に係る誘電体メモリの製造方法について、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）並びに図２６（ａ）〜（ｃ）を参照しながら説明する。なお、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）並びに図２６（ａ）〜（ｃ）は、本発明の第７の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【０１８８】
まず、図２４（ａ）〜（ｃ）及び図２５（ａ）に示す工程は、前述した図２０（ａ）〜（ｃ）及び図２１（ａ）を用いた説明と同じである。
【０１８９】
次に、図２５（ｂ）に示すように、開口部４３ｈの壁部及び底部、並びに第３の絶縁膜４３の上に、導電膜５０を形成する。
【０１９０】
ここで、導電膜５０の一部は、後述するように第２の下部電極４４の一部を構成することになるので、第１の下部電極４２と同じ材料よりなることが好ましい。また、第１の下部電極４２に凹部４２ｈを形成することに鑑みると、開口部４３ｈの底部には導電膜５０ができるだけ成膜されない方が好ましい。したがって、導電膜５０の形成には、ＣＶＤ法又はメッキ法と比べて段差被覆性に劣るスパッタ法を用いることが好ましい。
【０１９１】
次に、図２５（ｃ）に示すように、半導体基板３１の全面に対してエッチバックを行なって、導電膜５０における開口部４３ｈの底部に存在する部分と第１の下部電極４２における該部分の下に存在している部分とを除去することにより、第１の下部電極４２に凹部４２ｈを形成する。この場合、第３の絶縁膜４３の上部においては、導電膜５０がエッチングされて該導電膜５０の下に存在している第３の絶縁膜４３が露出するまでは、第３の絶縁膜４３はエッチングされないので、セル容量の低下につながる第３の絶縁膜４３の膜減りを抑制することができる。
【０１９２】
また、凹部４２ｈの形成時には、該形成時に除去された導電膜５０における部分と第１の下部電極４２における部分とを構成する材料よりなる第２の下部電極４４が、開口部４３ｈの壁部に形成される。すなわち、凹部４２ｈの形成時に、導電膜５０及び第１の下部電極４２における除去された部分から弾き出された原子によって、開口部４３ｈの壁部に筒型であって且つサイドウォール形状の第２の下部電極４４が形成される。このように、開口部４３ｈの内部にのみに、第２の下部電極４４を自己整合的に形成することができる。また、本実施形態における第２の下部電極４４の膜厚は、前述した第６の実施形態における第２の下部電極４４の膜厚と比べて厚く形成される。また、開口部４３ｈと凹部４２ｈとによって、容量を規定する開口が構成される。
【０１９３】
次に、図２６（ａ）〜（ｃ）に示す工程は、前述した図２２（ａ）〜（ｃ）を用いた説明と同様である。
【０１９４】
以上のように、本発明の第７の実施形態に係る誘電体メモリの製造方法では、第１の下部電極４２に凹部４２ｈを形成する前に導電膜５０を形成する点が、前述した第６の実施形態と比べて特徴的な点である。この特徴により、凹部４２ｈを形成する際に、第１の下部電極４２の一部及び導電膜５０の一部が除去されて第２の下部電極４４が構成されるので、前述の第６の実施形態と比べると、本発明の第７の実施形態に係る誘電体メモリにおける第２の下部電極４４の膜厚は厚くなる。したがって、本発明の第７の実施形態に係る誘電体メモリ及びその製造方法によると、前述した第６の実施形態による効果に加えて、プロセスの安定性が増加するという更なる効果を得ることができる。
【０１９５】
ここで、図２７（ａ）及び（ｂ）は、本発明の第７の実施形態に係る誘電体メモリの製造方法を用いて、第１の下部電極４２に凹部４２ｈを形成する工程を具体的に説明するための断面図を示している。なお、図２７（ａ）は、第１の下部電極４２が膜厚１００ｎｍのＩｒＯよりなる場合であって、（ａ）の上段は凹部４２ｈの形成前、（ａ）の下段は凹部４２ｈの形成後を示しており、また、図２７（ｂ）は、第１の下部電極４２が膜厚１５０ｎｍのＩｒＯよりなる場合であって、（ｂ）の上段は凹部４２ｈの形成前、（ｂ）の下段は凹部４２ｈの形成後を示している。
【０１９６】
まず、図２７（ａ）及び（ｂ）の上段にそれぞれ示す凹部４２ｈの形成前では、第３の絶縁膜４３の上には導電膜５０が形成されているが、深さが約６００ｎｍである開口部４３ｈの内部にはほとんど形成されていないことが分かる。これは、導電膜５０の形成としてスパッタ法を用いているからである。
【０１９７】
このような状態で、圧力０．３Ｐａ、エッチングチャンバー内における上部電極パワー１５００Ｗ、下部電極パワー６００Ｗ、エッチングガスとしてのＣｌ2 ガスの流量６０ｍＬ／ｍｉｎ、Ａｒガスの流量１７０ｍＬ／ｍｉｎである条件下でドライエッチングを行なった。この場合、第１の下部電極４２を構成するＩｒＯのエンドポイントを検出する手法で行なったので、ドライエッチング時間については、図２７（ａ）の上段から下段に示す状態までに３５．６ｓｅｃを要し、図２７（ｂ）の上段から下段に示す状態までに４９．４ｓｅｃを要した。
【０１９８】
そして、図２７（ａ）及び（ｂ）下段にそれぞれ示すように、第１の下部電極４２には凹部４２ｈが形成されていると共に、開口部４３ｈの壁部には第２の下部電極４４が形成されていることが分かる。
【０１９９】
図２７（ａ）の下段に示す場合では、第２の下部電極４４の底部において、その膜厚は５３ｎｍで厚く、断線を防止できる十分な膜厚である。また、第２の下部電極４４の壁部における膜厚は、開口部４３ｈの上方に向かって薄くなっているため、開口部４３ｈ及び凹部４２ｈよりなる容量素子形成用の開口は上方に向かって広がる形（サイドウォール形状）となっている。このため、以降の工程における強誘電体膜よりなる容量絶縁膜４５又は上部電極４６を形成する際に段差被覆性を向上させることができる。
【０２００】
また、図２７（ｂ）の下段に示す場合においても、第２の下部電極４４の底部において、その膜厚は５８ｎｍで厚く、断線を防止できる十分な膜厚である。また、第２の下部電極４４の側壁における膜厚は、開口部４３ｈの上方に向かって薄くなっているため、同様に、強誘電体膜よりなる容量絶縁膜４５又は上部電極４６を形成する際に段差被覆性を向上させることができる。
【０２０１】
図２７（ａ）及び（ｂ）に示す結果と、リコイルがゼロになると（凹部４２ｈが形成されていない状態）、開口部４３ｈの壁部には第２の下部電極４４がほとんど形成されないという仮定にもとづいて、凹部４２ｈの深さと第２の下部電極４４における壁部の膜厚とを予想した累乗近似曲線を図２８のグラフに示している。
【０２０２】
図２８に示すように、分極量が発現される実績のある電極の膜厚２０ｎｍに対しては、凹部４２ｈの深さが３０ｎｍ程度であることが分かる。したがって、凹部４２ｈの深さとしては、３０〜５００ｎｍ程度であることが好適である。
【０２０３】
（第８の実施形態）
以下、本発明の第８の実施形態に係る誘電体メモリについて、図２９を参照しながら説明する。なお、図２９は、本発明の第８の実施形態に係る誘電体メモリの構成を示す要部断面図である。また、以下では、本発明の第８の実施形態に係る誘電体メモリが、前述した本発明の第６の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない。
【０２０４】
図２９に示すように、本発明の第８の実施形態に係る誘電体メモリが、前述した本発明の第６の実施形態に係る誘電体メモリと異なる点は、特に、第３の絶縁膜４３の上部に、エッチングストッパ膜６０が形成されている点である。この異なる点に伴って、開口部４３ｈは、エッチングストッパ膜６０及び第３の絶縁膜４３を貫通して形成されている。
【０２０５】
以下に、本発明の第８の実施形態に係る誘電体メモリの製造方法について、図３０（ａ）〜（ｃ）、図３１（ａ）〜（ｃ）並びに図３２（ａ）及び（ｂ）を参照しながら説明する。なお、図３０（ａ）〜（ｃ）、図３１（ａ）〜（ｃ）並びに図３２（ａ）及び（ｂ）は、本発明の第８の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【０２０６】
まず、図３０（ａ）及び（ｂ）に示す工程は、前述した図２０（ａ）及び（ｂ）を用いた説明と同じである。
【０２０７】
次に、図３０（ｃ）に示すように、第１の水素バリア膜３９の上に、酸素バリア膜４１及び第１の下部電極４２を覆うように、第３の絶縁膜４３を形成した後、ＣＭＰ法によって第３の絶縁膜４３の表面を平坦化する。さらに、第３の絶縁膜４３の上に、エッチングストッパ膜６０（例えば、膜厚が２０〜１００ｎｍ程度であるＳｉＮ膜又はＳｉＯＮ膜）を形成する。ここで、エッチングストッパ膜６０としては、第３の絶縁膜４３よりもエッチング加工が困難な材料を用いることが好ましい。
【０２０８】
次に、図３１（ａ）に示すように、第３の絶縁膜４３及びエッチングストッパ膜６０中に、該第３の絶縁膜４３及びエッチングストッパ膜６０を貫通すると共に第１の下部電極４２の上面を露出させる開口部（ホール）４３ｈを形成する。また、第６の実施形態と同様に、開口部４３ｈは、そのテーパー角が８０〜９０°の範囲となるように形成されることが好ましい。その理由は、８０〜９０℃の範囲よりも小さいテーパー角であると、後工程でのエッチバックにより、開口部４３ｈの壁部に沿って第２の下部電極４４を形成することが困難になるからである。
【０２０９】
次に、図３１（ｂ）に示すように、半導体基板３１の全面に対してエッチバックを行なって、第１の下部電極４２における開口部４３ｈの底部に露出している部分を除去することにより、第１の下部電極４２に凹部４２ｈを形成する。この場合、エッチングストッパ膜６０としてエッチング加工が困難な材料を用いているので、セル容量の低下につながる第３の絶縁膜４３の膜減りを抑制することができる。
【０２１０】
また、凹部４２ｈの形成時には、該形成時に除去された前記第１の下部電極４２における部分を構成する材料よりなる第２の下部電極４４が、開口部４３ｈの壁部に形成される。すなわち、開口部４３ｈの形成時に、第１の下部電極４２における除去される部分から弾き出された原子によって、開口部４３ｈの壁部に筒型であって且つサイドウォール形状の第２の下部電極４４が形成される。このように、開口部４３ｈの内部にのみに、第２の下部電極４４を自己整合的に形成することができる。また、開口部４３ｈと凹部４２ｈとによって、容量を規定する開口が構成される。
【０２１１】
次に、図３１（ｃ）及び図３２（ａ）〜（ｃ）に示す工程は、前述した図２２（ａ）〜（ｃ）を用いた説明と同様である。
【０２１２】
以上のように、本発明の第８の実施形態に係る誘電体メモリ及びその製造方法では、第６の実施形態による効果が得られることに加えて、前述した図３０（ｃ）に示したように、第３の絶縁膜４３中に開口部４３ｈを形成する前に、第３の絶縁膜４３の上にエッチングストッパ膜６０を形成する点が、前述した第６の実施形態と比べて特徴的な点である。この特徴により、本発明の第８の実施形態に係る誘電体メモリ及びその製造方法では、第６の実施形態と比べると、エッチバックを行なって開口部４３ｈが形成される際に、第３の絶縁膜４３はエッチングされにくいので、セル容量の低下につながる第３の絶縁膜４３の膜減りを抑制することができる。
【０２１３】
（第９の実施形態）
以下に、本発明の第９の実施形態に係る誘電体メモリについて、図３３を参照しながら説明する。なお、図３３は、本発明の第９の実施形態に係る誘電体メモリの構成を示す要部断面図である。また、以下では、本発明の第９の実施形態に係る誘電体メモリが、前述した本発明の第６の実施形態に係る誘電体メモリと共通する部分については、同一の符号を付しており、その詳細な説明は繰り返さない。
【０２１４】
図３３に示すように、本発明の第９の実施形態に係る誘電体メモリが、前述した本発明の第６の実施形態に係る誘電体メモリと異なる点は、酸素バリア膜４１と第１の下部電極４２との間に導電層７０が形成されている点である。
【０２１５】
以下に、本発明の第９の実施形態に係る誘電体メモリの製造方法について、図３４（ａ）〜（ｃ）、図３５（ａ）〜（ｃ）並びに図３６（ａ）及び（ｂ）を参照しながら説明する。なお、図３４（ａ）〜（ｃ）、図３５（ａ）〜（ｃ）並びに図３６（ａ）及び（ｂ）は、本発明の第９の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【０２１６】
まず、図３４（ａ）に示す工程は、前述した図２０（ａ）を用いた説明と同じである。
【０２１７】
次に、図３４（ｂ）に示すように、第１の水素バリア膜３９の上に、第２のコンタクトプラグ４０を被覆するように、下面が第２のコンタクトプラグ４０の上端と接続する導電性の酸素バリア膜４１（例えば、膜厚が２０〜２００ｎｍであってＩｒ、ＩｒＯ、ＴｉＡｌＮ、ＴａＡｌＮ又はこれらの積層膜）を形成する。続いて、酸素バリア膜４１の上に、導電層７０を形成する。続いて、導電層７０の上に、第１の下部電極４２（例えば、膜厚が１００〜５００ｎｍであってＰｔ又はＩｒに代表される貴金属又はこれらの金属酸化物）を形成する。
【０２１８】
ここで、第６の実施形態での説明と同様に、第１の下部電極４２の膜厚に応じて、後に形成される開口部４３ｈの深さを調整することができるので、必要なセル容量を考慮して、第１の下部電極４２の膜厚を決定するとよい。
【０２１９】
次に、図３４（ｃ）に示すように、第１の水素バリア膜３９の上に、酸素バリア膜４１、導電層７０及び第１の下部電極４２を覆うように、第３の絶縁膜４３（例えば、膜厚が５００〜１０００ｎｍであるＳｉＯ2 膜）を形成した後に、ＣＭＰ法によって第１の絶縁膜４３の表面を平坦化する。
【０２２０】
ここで、第６の実施形態での説明と同様に、ＣＭＰ法による第３の絶縁膜４３に対する平坦化後に残存する膜厚に応じて、後に形成される開口部４３ｈの深さを調整することができる。したがって、第１の下部電極４２の膜厚の場合と同様に、必要なセル容量を考慮して、第３の絶縁膜４３の残存膜厚を決定するとよい。
【０２２１】
次に、図３５（ａ）に示すように、第３の絶縁膜４３中に、該第３の絶縁膜４３を貫通すると共に第１の下部電極４２の上面を露出させるホールである開口部４３ｈを形成する。
【０２２２】
次に、図３５（ｂ）に示すように、半導体基板３１の全面に対してエッチバックを行なって、第１の下部電極４２における開口部４３ｈの底部に露出している部分を除去することにより、第１の下部電極４２に、導電層７０の上面を露出させる凹部４２ｈを形成する。この場合、第１の下部電極４２をエッチングする際に、導電層７０がエッチングされないようなエッチング条件又はエッチングされないような導電層７０の材料を選択することにより、凹部４２ｈの深さを、導電層７０における露出している面内において均一性良く形成することができる。これにより、セル容量のばらつきを抑制することができる。つまり、所望の膜厚を有する第１の下部電極４２を設けて、導電層７０をエッチングストッパ膜として機能させることにより、凹部４２ｈの深さを所望の深さに調整することができる。
【０２２３】
また、凹部４２ｈの形成時には、該形成時に除去された第１の下部電極４２における部分を構成する材料よりなる第２の下部電極４４が、開口部４３ｈの壁部に形成される。すなわち、凹部４２ｈの形成時に、第１の下部電極４２における除去される部分から弾き出された原子によって、開口部４３ｈの壁部に筒型であって且つサイドウォール形状の第２の下部電極４４が形成される。このように、開口部４３ｈの内部にのみに、第２の下部電極４４を自己整合的に形成することができる。また、開口部４３ｈと凹部４２ｈとによって、容量を規定する開口が構成される。
【０２２４】
次に、図３５（ｃ）、図３６（ａ）及び（ｂ）に示す工程は、前述した図２２（ａ）〜（ｃ）を用いた説明と同様である。
【０２２５】
以上のように、本発明の第９の実施形態に係る誘電体メモリ及びその製造方法によると、酸素バリア膜４１と第１の下部電極４２との間に導電層７０を有する点が、特徴的な点である。この特徴により、第１の下部電極４２に凹部４２ｈを形成する際に、導電層７０がエッチングストッパ膜として機能するために、凹部４２ｈの深さを調整することができるので、セル容量のばらつきを抑制することができる。
【０２２６】
なお、以上の第６〜第９の各実施形態において、凹部４２ｈは、第１の下部電極４２（第７の実施形態であれば導電膜５０及び第１の下部電極４２）における開口部４３ｈの底部に存在している部分を除去することによって形成される場合について説明したが、第１の下部電極４２の下に形成されている酸素バリア膜４１（第９の実施形態であれば導電層７０及び酸素バリア膜４１）の材料によっては、当該酸素バリア膜４１も合わせて除去することによって凹部４２ｈを形成してもよい。
【０２２７】
また、以上の第６〜第９の実施形態においては、以下の構成を採用することも可能である。すなわち、第７の実施形態においては、第８の実施形態の特徴点であるエッチングストッパ膜６０を形成する工程、及び第９の実施形態の特徴点である導電層７０を形成する工程のうち少なくとも一方を組み込んでもよい。また、第８の実施形態においては、第７の実施形態の特徴点である導電膜５０を形成する工程、及び第９の実施形態の特徴点である導電層７０を形成する工程のうち少なくとも一方を組み込んでもよい。さらに、第９の実施形態では、第７の実施形態の特徴点である導電膜５０を形成する工程、及び第８の実施形態の特徴点である第２の絶縁膜６０を形成する工程のうち少なくとも一方を組み込んでもよい。
【０２２８】
なお、以上の第６〜第９の実施形態では、キャパシタを被覆する第４の絶縁膜と、外部配線（図示せず）との層間絶縁膜となる第５の絶縁膜との間に、第２の水素バリア膜が形成されている構成について説明したが、容量絶縁膜として耐還元性を有する強誘電体材料を用いる場合には、第１の水素バリア膜及び第２の水素バリア膜が形成されていない構成であっても構わない。ただし、一般的には、水素バリア膜の組み合わせにより、例えば、第１の水素バリア膜と第２の水素バリア膜とをメモリセルの端部で接続することによって、キャパシタを水素バリア膜によって完全に被覆することが可能となるので、強誘電体キャパシタの水素による特性劣化を防止することができる。
【産業上の利用可能性】
【０２２９】
本発明に係る誘電体メモリ及びその製造方法は、立体スタック型キャパシタ構造を有する誘電体メモリの形成に有用である。
【図面の簡単な説明】
【０２３０】
【図１】本発明の第１の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図５】本発明の第２の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図６】本発明の第２の実施形態に係る誘電体メモリの構成の変形例を示す要部断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１０】本発明の第２の実施形態における第２の下部電極をアニールした場合のキャパシタの耐圧特性図である。
【図１１】本発明の第３の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第２及び第３の実施形態に係る誘電体メモリの製造方法の変形例を示す要部工程断面図である。
【図１６】（ａ）及び（ｂ）は本発明の第２及び第３の実施形態に係る誘電体メモリの製造方法において、スパッタ法を用いて堆積された導電膜から第２の下部電極を形成する方法を示す要部工程断面図である。
【図１７】本発明の第４の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図１８】本発明の第５の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図１９】本発明の第６の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図２０】（ａ）〜（ｃ）は本発明の第６の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２１】（ａ）及び（ｂ）は本発明の第６の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第６の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２３】本発明の第７の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図２４】（ａ）〜（ｃ）は本発明の第７の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２５】（ａ）及び（ｂ）は本発明の第７の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２６】（ａ）〜（ｃ）は本発明の第７の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２７】（ａ）及び（ｂ）は、本発明の第７の実施形態に係る第２の下部電極の形成を具体的に説明するための断面図である。
【図２８】本発明の第７の実施形態における凹部４２ｈと第２の下部電極４４の側壁膜厚との関係図である。
【図２９】本発明の第８の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図３０】（ａ）〜（ｃ）は本発明の第８の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３１】（ａ）〜（ｃ）は本発明の第８の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３２】（ａ）及び（ｂ）は本発明の第８の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３３】本発明の第９の実施形態に係る誘電体メモリの構成を示す要部断面図である。
【図３４】（ａ）〜（ｃ）は本発明の第９の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３５】（ａ）〜（ｃ）は本発明の第９の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３６】（ａ）及び（ｂ）は本発明の第９の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３７】（ａ）〜（ｄ）は、第１の従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３８】（ａ）〜（ｃ）は、第１の従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３９】第２の従来例に係る誘電体メモリの構造を示す要部断面図である。
【図４０】第３の従来例に係る誘電体メモリの構造を示す要部断面図である。
【図４１】（ａ）〜（ｄ）は、第３の従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図４２】（ａ）〜（ｃ）は、第３の従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【符号の説明】
【０２３１】
１、３１  半導体基板
２、３２  素子分離領域
３、３３  不純物拡散層
４、３４  ゲート電極
５、３５  第１の絶縁膜
６、３６  第１のコンタクトプラグ
７、３７  ビット線
８、３８  第２の絶縁膜
９、３９  第１の水素バリア膜
１０、４０  第２のコンタクトプラグ
１１、４１  酸素バリア膜
１２、１２Ｂ、４２  第１の下部電極
１２Ａ、４２ｈ  凹部
１３、４３  第３の絶縁膜
１３ｈ、４３ｈ  開口部（ホール）
１４ａ、１４ｂ、４４  第２の下部電極
１５、４５  容量絶縁膜
１６、４６  上部電極
１７、４７  第４の絶縁膜
１８、４８  第２の水素バリア膜
１９、４９  第５の絶縁膜
２０、２２、５０  導電膜
２１、６０  エッチングストップ膜
２３  エッチングガス
７０  導電層
【図１】
2006156932.tif 000003
【図２】
2006156932.tif 000004
【図３】
2006156932.tif 000005
【図４】
2006156932.tif 000006
【図５】
2006156932.tif 000007
【図６】
2006156932.tif 000008
【図７】
2006156932.tif 000009
【図８】
2006156932.tif 000010
【図９】
2006156932.tif 000011
【図１０】
2006156932.tif 000012
【図１１】
2006156932.tif 000013
【図１２】
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【図１３】
2006156932.tif 000015
【図１４】
2006156932.tif 000016
【図１５】
2006156932.tif 000017
【図１６】
2006156932.tif 000018
【図１７】
2006156932.tif 000019
【図１８】
2006156932.tif 000020
【図１９】
2006156932.tif 000021
【図２０】
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【図２１】
2006156932.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2006156932.tif 000032
【図３１】
2006156932.tif 000033
【図３２】
2006156932.tif 000034
【図３３】
2006156932.tif 000035
【図３４】
2006156932.tif 000036
【図３５】
2006156932.tif 000037
【図３６】
2006156932.tif 000038
【図３７】
2006156932.tif 000039
【図３８】
2006156932.tif 000040
【図３９】
2006156932.tif 000041
【図４０】
2006156932.tif 000042
【図４１】
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【図４２】
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