(57)【要約】【課題】  追加工程をほとんど必要とすること無く、電子線照射による半導体メモリへの書き込みが可能な半導体装置の製造方法を提供する。【解決手段】  複数の不揮発性記憶素子を含む半導体メモリを有する半導体装置の製造方法であって、電子線を透過させる透過部と電子線を遮光する遮光部とを有するマスクを半導体メモリ上に形成して、電子線を照射することにより、複数の不揮発性記憶素子のうちの一部の不揮発性記憶素子に選択的に電子線を照射することを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の不揮発性記憶素子を含む半導体メモリを有する半導体装置の製造方法であって、
電子線を透過させる透過部と電子線を遮光する遮光部とを有するマスクを上記半導体メモリ上に形成して、電子線を照射することにより、上記複数の不揮発性記憶素子のうちの一部の不揮発性記憶素子に選択的に電子線を照射することを含む特徴とする半導体装置の製造方法。
【請求項２】
パワー素子と複数の不揮発性記憶素子を含むメモリ領域とを含む半導体装置の製造方法であって、
電子線を透過させる透過部と電子線を遮光する遮光部とを有するマスクを上記メモリ領域上に形成して、キャリアのライフタイムを制御するための電子線を上記パワー素子に照射すると同時に上記複数の不揮発性記憶素子のうちの一部の不揮発性記憶素子に選択的に照射することを特徴とする半導体装置の製造方法。
【請求項３】
上記半導体装置はさらに、上記パワー素子とは別に電子線照射が不要な素子を含み、上記マスクの遮光部を上記電子線照射が不要な素子を覆うように形成して、上記電子線を照射する請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に半導体メモリを含みそのメモリにデータを書き込むことを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
通常のＣＭＯＳプロセスにＥＰＲＯＭ、フラッシュメモリー、ＥＥＰＲＯＭ等の不揮発性メモリを追加するためには、通常５〜１０枚のマスクの追加と、ＣＶＤ、拡散、注入、写真製版の追加プロセスが必要になる。また、チャネルカットＲＯＭは簡単に作成出来るが、消去する事が出来ないという問題がある。さらに、マスクなしで低電圧の電子線描画を行う事により、ゲート酸化膜に正電荷を蓄積させエンハンストメント型のＮＭＯＳをデプレッション型にする低電圧の電子線描画によりゲート電極に負電荷を蓄積させる方法が特許文献１に開示されている。
【特許文献１】特開昭５７−６６６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述のように、ＩＣプロセスに不揮発性メモリを搭載しようとすると、プロセス工数が多くなるため、コストが高く、構造が複雑になり歩留まりが低下する等の問題があった。また、チャネルカットＲＯＭは、消去書き換えが不可能であり、またプロセスの途中工程で書込み処理が必要であるため、製品バリエーションの展開が難しいという問題がある。さらに、低加速エネルギー（数十ｋｅＶ)の電子線描画法はビーム電流が取れない等の問題で１ビットを書き込むのに時間がかかり、書き込むビット数が増える毎にビットの数だけ時間が掛かるという問題がある。これを、高加速エネルギー、大電流で行うと、電子ビームの制御が出来なくなるため１ビットずつ書き込む事が出来なくなるという問題がある。
【０００４】
そこで、本発明は、追加工程をほとんど必要とすること無く、電子線照射による半導体メモリへの書き込みが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
以上の目的を達成するために、本発明に係る半導体装置の製造方法は、複数の不揮発性記憶素子を含む半導体メモリを有する半導体装置の製造方法であって、電子線を透過させる透過部と電子線を遮光する遮光部とを有するマスクを半導体メモリ上に形成して、電子線を照射することにより、複数の不揮発性記憶素子のうちの一部の不揮発性記憶素子に選択的に電子線を照射することを含むことを特徴とする。
【発明の効果】
【０００６】
以上の本発明によれば、追加工程をほとんど必要とすること無く、電子線照射による半導体メモリへの書き込みが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明に係る実施の形態の半導体メモリ書込方法について説明する。
本実施の形態の半導体メモリ書込方法は、高耐圧パワー素子とともに半導体メモリが１つの半導体基板に一体化されてなる半導体集積回路の製造過程において、半導体メモリにデータを書き込む半導体メモリ書込方法であり、以下のような特徴を有する。
第１に、複数の不揮発性記憶素子からなるメモリ領域に、所定の不揮発性記憶素子の部分のみに電子線を透過させるマスクを形成して、メモリ領域全体に比較的高速に加速された電子線を照射して、必要な不揮発性記憶素子に一括して電子線が照射されるようにしている。ここで、本明細書において不揮発性記憶素子とは、図３等に示す最少単位の記憶素子をいう。
第２に、高耐圧パワー素子におけるキャリアのライフタイムを制御するために使用する電子線を利用して半導体メモリの書き込みを行っている。
【０００８】
尚、本実施の形態に係る半導体集積回路における高耐圧パワー素子は、例えば、ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ダイオード等であり、これらの高耐圧パワー素子とＣＭＯＳロジックと半導体メモリが一体化された半導体集積回路は、例えば、モーターの制御に用いられる。
以下、本実施の形態の半導体集積回路と半導体メモリ書込方法について詳細に説明する。
【０００９】
図１は、本実施の形態の半導体集積回路の構成の一例を示す断面図であり、高耐圧ＮＭＯＳ領域（ＨＶＮＭＯＳ）、高耐圧ＣＭＯＳ領域（ＨＶＣＭＯＳ）、ＣＭＯＳ領域、及び多数の不揮発性記憶素子（図１において、ＲＯＭ１，ＲＯＭ２の符号を付して示している。）を有するメモリ領域がＰ−Ｓｉ基板上に一体的に構成されている。
【００１０】
本実施の形態では、以上のように構成される半導体集積回路の最終工程において、図１に示すようにマスクＭ１を介して電子線を照射することにより、高耐圧ＮＭＯＳ領域、高耐圧ＣＭＯＳ領域（ＨＶＣＭＯＳ）のライフタイムを調整すると同時に、メモリ領域にデータが書き込まれる。このマスクＭ１は、高耐圧ＮＭＯＳ領域及び高耐圧ＣＭＯＳ領域が含まれる高耐圧領域に対向する部分は電子線が透過する透過領域Ｍ１ｂとなっており、ＣＭＯＳ領域及びバイポーラ領域に対向する部分では電子線が透過しない遮蔽領域Ｍ１ａとなっている（図２）。そして、マスクＭ１において、メモリ領域に対向する部分は、選択透過領域Ｍ１ｃとなっている（図２）。
【００１１】
選択透過領域Ｍ１ｃは、所定の不揮発性記憶素子部分のみに電子線が照射されるように透過部と遮光部とからなるパターンが形成されており（図２）、マスクＭ１を介して必要な不揮発性記憶素子に一括して電子線が照射される。
【００１２】
本実施の形態では、マスクＭ１の選択透過領域Ｍ１ｃを用いて一括してメモリ領域にデータを書き込んでいるので、従来例の電子線描画のようにビーム照射領域を狭い範囲に絞る必要がなく、高エネルギー、大電流(数百ｋｅＶ、数ｍＡ)の電子線を用いることができる。
これによって、高耐圧パワー素子のライフタイムコントロールとメモリ領域におけるデータの書き込みを同時に行うことが可能になる。
【００１３】
従って、本実施の形態では、高耐圧パワー素子のライフタイムコントロールとメモリ領域におけるデータの書き込みを同時に行うに際して、電子線の強度及び照射時間は所望のライフタイム制御に適した条件に設定すればよい。
【００１４】
次に、本実施の形態のメモリ領域に構成される不揮発性記憶素子の構成例とその書き込み消去法について説明する。
図３Ａ，Ｂは、ＮＭＯＳと同様の構造を有する不揮発性記憶素子の一例を示しており、その不揮発性記憶素子ではＰ型基板１上のＮ型ウエル領域２とＰ型ウエル領域３があり、表面のゲート酸化膜６とゲート電極７のエッジにＮ＋領域であるソース領域４とドレイン領域５が形成されている。ここで、ゲート酸化膜６は、例えばＳｉＯ２からなり、ゲート電極７は、例えばポリシリコンからなる。
図４Ａ，Ｂは、図３Ａ，Ｂに示す不揮発性記憶素子においてさらに、例えば、ＳｉＮからなる絶縁膜８とポリシリコン膜９を形成し、そのポリシリコン膜９をコントロールゲートとした不揮発性記憶素子の構造を示している。
図５Ａは、Ｐ型基板１上にＮ型ウエル領域２があり、表面のゲート酸化膜６とゲート電極７のエッジにＰ型のソース領域１０とＰ型のドレイン領域１１が形成されてなる不揮発性記憶素子の一例を示している。
図５Ｂは、図５Ａに示す不揮発性記憶素子においてさらに絶縁謨８とポリシリコン膜９を形成し、そのポリシリコン膜９をコントロールゲートとした構造の不揮発性記憶素子である。
【００１５】
以上のように構成されるＮ型ＲＯＭである図３Ａの不揮発性記憶素子及び図４Ａの不揮発性記憶素子に高加速エネルギー、大電流(数百ｋｅＶ、数ｍＡ)で電子線照射を行うと、ゲート電極７中に電子がチャージアップされ、閾値電圧Ｖｔｈがプラス側にシフトする。
このときのゲート電圧ＶＧに対する電流は、図６に示すようになる。すなわち、電子線照射（ＥＢ）前後で、図３Ａの不揮発性記憶素子では書込１として示した矢印の方向、図４Ａの不揮発性記憶素子では書込２として示した矢印の方向に変化する。
また、Ｐ型ＲＯＭである上述の図５Ａの不揮発性記憶素子及び図５Ｂの不揮発性記憶素子では閾値Ｖｔｈがマイナス側にシフトする。
このときのゲート電圧ＶＧに対する電流は、図７に示すようになる。すなわち、電子線照射（ＥＢ）前後で、図５Ａの不揮発性記憶素子では書込１として示した矢印の方向、図５Ｂの不揮発性記憶素子では書込２として示した矢印の方向に変化する。
従って、これらの不揮発性記憶素子を用いてメモリ領域を構成し、所定の不揮発性記憶素子に選択的に電子線を照射することにより、データを書き込むことが可能になる。
尚、電子線を照射した後、電子線によるダメージを回復するために２００〜３００℃の比較的低温でアニールを数十分行うことが好ましい。
【００１６】
書き込んだデータの消去は、ＵＶ光を全面に照射することでチヤージアツプしている電子を消去したり（図３Ｂ）、ＦＮトンネル電流で電子を引き抜く事で消去する（図４Ｂ）ことができる。
【００１７】
このように本実施の形態では、一度書き込んだものを消去し、再書込みする場合も、同様にマスクを再装着し、電子線を照射する事でメモリ領域のプログラムを任意に書き換える事が可能である。ただし、再書込みする際は、メモリ領域における必要な部分だけ電子線が透過するようにパターンニングして、高耐圧パワー素子部のライフタイムが変わらないようにする。
また、２度目以降の書き込み後の熱処理は、メモリ領域の表面のダメージを回復する程度の短い時間で良いため、他の素子に対する影響は極めて少なくでき、消去再書き込みを繰り返すことが可能である。
【００１８】
以上説明したように、本発明に係る実施の形態の半導体メモリ書き込み方法によれば、高耐圧パワー素子とメモリ部における所定の不揮発性記憶素子のみに電子線が照射されるようにでき、高耐圧パワー素子のライフタイムの制御とメモリ部の書込みが同時に出来る。
また、本発明では、ＣＭＯＳやバイポーラ素子部は、電子線が照射されないようにマスクで遮蔽されているので、特性の劣化を防止できる。
【００１９】
具体的には、
１．工程の追加をほとんどすることなく、半導体集積回路に不揮発性メモリを搭載できる。
２．プロセスの最終工程で、消去、再書き込み可能な不揮発性メモリの書込を行う事が出来る。
３．電子線照射による書込み、ＵＶ照射による消去方法を採用することにより、それらの工程は両方ともバッチ処理であることから大量処理が可能となる。
従って、本発明によれば、不揮発性メモリを含む半導体集積回路を安価に製作する事が出来る。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る実施の形態の半導体集積回路の構成を示す断面図である。
【図２】実施の形態の半導体集積回路の製造方法において使用するマスクの平面図である。
【図３Ａ】実施の形態の半導体集積回路に適用可能な不揮発性記憶素子（Ｎ型ＲＯＭの一例）における書き込み状態を示す断面図である。
【図３Ｂ】図３Ａの不揮発性記憶素子の消去状態を示す断面図である。
【図４Ａ】実施の形態の半導体集積回路に適用可能な不揮発性記憶素子（Ｎ型ＲＯＭの他の例）における書き込み状態を示す断面図である。
【図４Ｂ】図４Ａの不揮発性記憶素子の消去状態を示す断面図である。
【図５Ａ】実施の形態の半導体集積回路に適用可能な不揮発性記憶素子（Ｐ型ＲＯＭの一例）を示す断面図である。
【図５Ｂ】実施の形態の半導体集積回路に適用可能な不揮発性記憶素子（Ｐ型ＲＯＭの他の例）を示す断面図である。
【図６】Ｎ型ＲＯＭにおける電子線照射の有無による特性の変化を示すグラフである。
【図７】Ｐ型ＲＯＭにおける電子線照射の有無による特性の変化を示すグラフである。
【符号の説明】
【００２１】
１  Ｐ型基板、２  Ｎ型ウエル領域、３  Ｐ型ウエル領域、６  ゲート酸化膜、７  ゲート電極、４，１０  ソース領域、５，１１  ドレイン領域、８  ＳｉＮ絶縁膜、９  ポリシリコン膜、Ｍ１  マスク、Ｍ１ｂ  透過領域、Ｍ１ａ  遮蔽領域、Ｍ１ｃ  選択透過領域。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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