(57)【要約】【課題】基板強度を保持しつつオン抵抗を低減し得る半導体装置を提供する。【解決手段】網目状の凸部により形成された複数の凹部を裏面に有し、第１の不純物濃度を有する半導体からなる支持体２１と、前記支持体の前記裏面に対向する表面に形成され、前記第１の不純物濃度よりも低い第２の不純物濃度を有する半導体層３と、前記半導体層３に形成された半導体素子とを具備することを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
網目状の凸部により形成された複数の凹部を裏面に有し、第１の不純物濃度を有する半導体からなる支持体と、
前記支持体の前記裏面に対向する表面に形成され、前記第１の不純物濃度よりも低い第２の不純物濃度を有する半導体層と、
前記半導体層に形成された半導体素子と、
を具備することを特徴とする半導体装置。
【請求項２】
前記支持体の前記表面の面積は、前記複数の凹部の占有平面積の合計より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記表面に第１の電極が形成され、前記裏面の少なくとも前記複数の凹部の底面に第２の電極が形成され、前記第１の電極の直下に前記第２の電極の少なくとも一部が配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層は、前記支持体と同一元素で構成され、同一結晶方位を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記同一元素はＳｉ，Ｃを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、前記支持体と異種の元素を含んで構成され、同一結晶方位を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に基板抵抗を構造的に低減させ、低オン抵抗を実現可能とする半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、素子内の電流経路が、素子の第一の主面から第二の主面に向かって流れる縦型の半導体装置が知られている。この種の半導体装置の性能は、主として基板表面に形成されたエピタキシャル層に形成された素子構造により決定され、基板は上記エピタキシャル層を保持し、強度を保つ役割を担っている。
【０００３】
縦型半導体装置の電流経路の抵抗は、大別してエピタキシャル面と電極とのコンタクト抵抗、エピタキシャル層抵抗、基板抵抗、基板面と電極とのコンタクト抵抗を合わせた直列抵抗で構成されるが、エピタキシャル層に強度を付与するための基板の抵抗が非常に大きく、全体の抵抗を下げるためには、基板抵抗を下げなければならない。
【０００４】
シリコンの縦型半導体装置では、基板抵抗を極力小さくするために、エピタキシャル層表面に素子構造を形成した後、基板を数１０〜１００μｍ程度に研削し、裏面電極とのコンタクト抵抗を下げるために、裏面にイオン注入をした後に、レーザーアニールにより注入したイオンを活性化させ、コンタクト抵抗を下げている。
【０００５】
ここで、基板裏面研削の前にエピタキシャル層表面に素子構造を形成している理由は、基板を数１０〜１００μｍ程度に研削したあとに、素子構造形成プロセス(熱工程、金属膜形成、酸化膜形成)を通してしまうと、歪みや熱膨張係数の違いにより、基板が割れてしまうという問題があるからである。
【０００６】
同一の手法を炭化珪素（ＳｉＣ）基板を用いた素子に適応させた場合、ＳｉＣの活性化アニール温度が１６００℃程度であることから、表面に形成した酸化膜、電極などが損傷してしまう問題があった。
【０００７】
また、レーザーアニール、パルスアニールのように基板最表面のみを加熱する手段を用いても、ＳｉＣの熱伝導係数が４．９Ｗ／ｃｍＫで銅（Ｃｕ）と同程度であり、対向する面（アニール面を裏面とした場合は“表面”）への熱損傷は不可避な問題であった。また、ＳｉＣにおいても、エピタキシャル層表面に素子構造を形成する前に、基板裏面研削を行うと、基板が割れてしまう問題がある。
【０００８】
上記の問題を解決するために、特許文献１では、シリコン基板上に縦型ＭＯＳＦＥＴとバイポーラトランジスタを混在させた半導体装置において、縦型ＭＯＳＦＥＴ形成部分の半導体基板の裏面に凹部を設け、凹部底面にドレイン電極を設けてオン抵抗を下げている。この例では、縦型ＭＯＳＦＥＴとバイポーラトランジスタの混在基板の局所に凹部を設けるので、基板全体の強度は確保されると思われるが、縦型ＭＯＳＦＥＴ単独の半導体装置を形成する場合、基板強度が低下する虞があった。
【０００９】
また、特許文献２においては、炭化珪素基板を用いた縦型ＭＯＳＦＥＴにおいて、素子形成部の下部の基板裏面に凹部を設け、凹部底面にドレイン電極を形成して、オン抵抗を下げている。この例では、縦型ＭＯＳＦＥＴ単独の半導体装置において、基板に凹部を設けているが、基板の厚さ４００μｍに対して２００μｍ程度の深さの凹部を設けて基板強度を確保している。オン抵抗を充分に下げるために凹部の深さをさらに深くすると、基板強度が低下するという問題が予想される。
【特許文献１】特開平９−１０２６０４号公報
【特許文献２】特開２００３−３０３９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記事情に鑑みて為されたもので、基板抵抗の高い基板を用いた場合でも、基板強度確保しながら、電極引出し部の抵抗を下げることができる半導体装置の構成を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体装置は、網目状の凸部により形成された複数の凹部を裏面に有し、第１の不純物濃度を有する半導体からなる支持体と、前記支持体の前記裏面に対向する表面に形成され、前記第１の不純物濃度よりも低い第２の不純物濃度を有する半導体層と、前記半導体層に形成された半導体素子とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明では、網目状の凸部により形成された複数の凹部を基板裏面に設けて連続ワッフル状に加工し、裏面電極の少なくとも一部をワッフル凹部に形成する。網目状の凸部の壁面はお互いが繋がっているので、熱工程を通しても、あるいは基板（エピタキシャル層）表面に酸化膜、金属膜を形成しても、基板の反りを大幅に抑制することができる。これと同時に、ワッフル凹部はワッフル間凸部に比べ、エピタキシャル層までの厚みが薄い、若しくはゼロにできるので、基板抵抗を大幅に低減させることが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照しつつ説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置（ショットキーバリアダイオード）の摸式的な断面図、図２はその底面図で、図２のＡ−Ａ線に沿った断面図が図１に相当する。即ち裏面に複数の（この場合４個の）凹部（ワッフル部）が設けられた連続ワッフル基板を用いている。なお、上面図は矩形の基板中央に矩形の電極が形成されるだけなので省略する。
【００１５】
より詳細には、図１に示すように、バルクＳｉＣからなる支持体２１の上にＳｉＣエピタキシャル層（低濃度層）３がホモエピタキシャル成長で形成されている。このＳｉＣエピタキシャル層３には、ショットキーバリアダイオード（ＳＢＤ）素子構造が形成されている。本実施形態では、バルクＳｉＣとエピタキシャル層３はｎ型である。エピタキシャル層３の裏面は、複数の凹部を有するＳｉＣ支持体２１の平面部により支持されており、バルクＳｉＣ支持体とエピタキシャル層３からなる基板１は、全体として連続ワッフル状に形成されている。エピタキシャル層３の上面には、エピタキシャル層３とショットキー接触をする表面電極１９が形成されており、裏面にはオーミックコンタクト層１３を介して裏面電極１７が形成されている。本実施形態では、オーミックコンタクト層１３はｎ型であり、表面電極１９と裏面電極１７の間にショットキーバリアダイオードが形成されている。
【００１６】
エピタキシャル層３の上面には、表面電極１９との接触部を囲んで、終端構造であるリサーフ領域１２、ガードリング１４が形成されており、本実施形態では夫々ｐ型で形成されている。エピタキシャル層３の上面はＳｉ酸化層１５で覆われており、表面電極１９形成領域は選択的に開口され、ここに表面電極（第１の電極）１９が形成されている。エピタキシャル層３の裏面では、オーミックコンタクト層１３の上に裏面電極（第２の電極）１７が形成されている。裏面電極１７は、ＳｉＣ支持体２１の脚部底面にも形成されている。
【００１７】
第１の実施形態のショットキーバリアダイオードは、裏面に田の字型突起を有するバルクＳｉＣの支持体２１により強度が付与されており、エピタキシャル層３に形成されたダイオード素子は、裏面電極との距離が短いので、低オン抵抗が実現されている。
【００１８】
次に、第１の実施形態に係る半導体装置の製造方法を説明する。まず、図３に示すように、基板抵抗０．０２ΩｃｍのＳｉＣ基板２（n型）上に、ｎ型不純物濃度３．５×１０１５ｃｍ−３のエピタキシャル層３を１０μｍ成長させた基板（以下基板１と称する）を用意する。この基板１を硫酸と過酸化水素水の混酸で基板１に付着した有機汚れを除去し、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板１に付着した金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板１表面の自然酸化膜を除去し、純水によりリンスする。
【００１９】
この基板１を酸素雰囲気で、１１００℃において２時間加熱し、基板１表面を酸化し犠牲酸化膜５を形成する。この基板１の裏面にＴｉ膜７を５０ｎｍ成膜した後、Ａｌ膜９を２μｍ成膜する。ここでＴｉ膜７はＳｉＣ基板２とＡｌ膜９を密着させる密着層の役割を果たし、Ａｌ膜９は後のＳｉＣエッチングのエッチングマスクの役割を果たす。
【００２０】
このＡｌ膜９の表面に、図４に示すように２μｍ程度のレジスト１１をスピンコートし、ワッフル凹部を形成するためのパターンを、露光・現像により形成した後に、高温でハードベークをしてレジスト１１を焼き固める。このレジスト１１がパターニングされた基板１を塩素系ガスを用いるＲＩＥチャンバーに導入し、図５に示すように、パターニングされたレジスト１１をエッチングマスクとしてＡｌ膜９、Ｔｉ膜７をドライエッチングする。
【００２１】
ついで、パターニングされたＡｌ膜９をエッチングマスクとしてＳｉＣ基板２をＣＦ4とＯ2の混合ガスによりドライエッチングする。このプロセスを繰り返すことにより、レジスト開口部がワッフル形状の凹部となり、ＳｉＣ基板２が全てエッチングされ、図６に示すように、エピタキシャル層３が裏面に現れる。
【００２２】
上記Ａｌ膜９の成膜方法は、電子銃蒸着法や、スパッタ、溶融めっきなどがあり、溶融めっきは、電子銃蒸着法やスパッタなどの真空蒸着法に比べ、厚膜のＡｌを得ることができる。溶融めっきの場合は、犠牲酸化膜により保護されたＳｉＣ基板裏面に鉄などを成膜し、溶融アルミ槽に基板を漬け込むことにより、ＳｉＣ基板裏面にアルミニウムの溶融めっき被膜を得る。この工程で、熱酸化による犠牲酸化膜上にさらに化学蒸着による酸化膜を１μｍ程度成膜し、Ａｒ雰囲気で１０００℃、３０分の酸化膜シンターを行って、蒸着した酸化膜を高密度化させると、保護膜としての機能を向上させることができる。
【００２３】
この基板１を硫酸と過酸化水素水の混酸で洗浄し、基板１に付着したレジスト、金属を除去した後、純水によりリンスし、ＳｉＣ支持体２１の裏面に形成されていたＡｌ層９、Ｔｉ層７も除去し、純水によりリンスする。
【００２４】
次に、基板１裏面に総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶにより、Ｐ（リン）イオンの多段注入を行い、図７に示すように裏面電極用のオーミックコンタクト領域１３を形成する。
【００２５】
ついで、エピタキシャル層３の上面に、犠牲酸化膜５を介してイオン注入用マスク層（不図示）を成膜し、その上にレジスト膜（不図示）を成膜し、終端構造となるリサーフ領域、ガードリング領域をパターニングする。このレジストパターンをもとに、イオン注入マスク層をパターニングする。このイオン注入マスクを用いて、総ドーズ量１．５×１０13ｃｍ-2、最大加速エネルギー３００ｋｅＶによりアルミイオンの多段注入を行い、図８に示すように、リサーフ領域１２、ガードリング１４を形成する。
【００２６】
この基板１を 硫酸と過酸化水素水の混酸で洗浄し、基板１に付着したレジスト、金属を除去した後、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板に付着した微量の金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板１表面の犠牲酸化膜５を除去し、純水によりリンスする。
【００２７】
洗浄が終了した基板１を誘導加熱型の活性化アニール炉に導入し、到達真空度１×１０-4Ｐａまで真空にした後、不活性ガスであるＡｒで満たし、１６００℃、５分間の活性化アニールを行い図９に示す構造体を得る。
【００２８】
ついで、再び基板１表面を熱酸化した後に、図１０に示すように、ＣＶＤにより基板１表面に１μｍのＳｉ酸化膜（ＳｉＯ2）膜１５を成膜し、Ａｒ雰囲気中１０００℃でＳｉ酸化膜をシンターする。さらに、図１１に示すように、基板１の裏面に裏面電極１７となるＮｉ膜を電子銃蒸着により成膜し、Ａｒ雰囲気中１０００℃、１分間のシンターを行い、オーミックコンタクト領域１３と裏面電極１７とをオーミックコンタクトさせる。
【００２９】
ついで、基板１裏面をレジストにより保護した後、基板表面のＳｉ酸化膜１５表面にレジスト（不図示）を塗布し、表面電極形成領域上をパターニングにより開口させる。ついで、ＣＦ4とＯ2のＲＩＥによりＳｉ酸化膜１５をエッチングし、さらに希フッ酸により基板最表面の自然酸化膜を除去し、表面電極１９となるＴｉ膜を成膜し、不要部分をレジストパターニングとＲＩＥにより除去する。このプロセスにより、図１に示すような基板裏面が連続ワッフル状に加工されたＳｉＣのショットキーバリアダイオード（ＳＢＤ）が形成される。
【００３０】
本実施形態のＳＢＤ素子のオン抵抗は１．２Ωｃｍ2であり、耐圧は１０００Ｖであった。裏面基板がワッフル状でない普通の基板の場合、耐圧は同様に１０００Ｖであるが、オン抵抗は２ｍΩｃｍ2であり、これに比べてワッフル状に加工した素子のオン抵抗は４０％低減していることがわかった。
【００３１】
さらに、図１２に示すように、1素子に対し、ワッフル凹部が1つである(つまり、ダイシングライン２３に沿ってワッフル凸部２１が形成されているのみ)であると、ダイシングの際に凸部２１が欠けてしまい、素子全体が壊れてしまう危険性がある。そこで、本実施例の如く、図１３に示すように1素子に対しワッフル凹部を２つ以上にすると、素子の破壊を防止することができる。本実施例では基板裏面凸部を田の字型としたが、本発明はこれに限らず、裏面凸部の形状を“日の字”、“田の字”、“囲の字”のようにし、ダイシングライン２３よりも内側にワッフル凸部２１を多数形成し、補強すると更によい。図１４にワッフル凸部２１を多数形成した場合の模式的な斜視図を示す。また、図１３に示すようにダイシングラインより内側の面積で規定される素子面積（Ａ）とワッフルの凹部面積の総計（Ｂ）の関係は、ワッフル凹部の総計平面積（Ｂ）≦素子面積（Ａ）である。これらの事項は、第２の実施形態以降についても適用される。なお、図１２，１３で凸部２１の形状をテーパー形状としたが、これについては第２の実施形態で説明する。
【００３２】
また、本実施形態ではワッフル凹部はＳｉＣ基板２の全てをエッチングにより取り除いたが、図１５に示すように、ＳｉＣ基板２部分が一部残っていても構わない。図１５（ａ）は、第１の実施形態の変形例であり、図１５（ｂ）は後述の第２の実施形態でＳｉＣ支持体２１の凹部にテーパを設けた場合の変形例である。凹部底面のコンタクト層１３がＳｉＣ基板２に設けられる他は、図１と基本的に同じである。この場合、基板の残り量と基板抵抗はリニアの関係にあり、残り量が多いほど基板抵抗が上がってしまうが、基板強度がその分上がる利点がある。素子の設計および、要求性能により、使用者が凹部の残し量を勘案することができる。これは、第２〜第６の実施形態についても適用されるものである。
【００３３】
また、第１の実施形態では、ＳｉＣエッチングのマスク材としてアルミニウムの例を挙げたが、ＳｉＣとのエッチングレートに充分な差があればよく、材料、成膜方法には依存しない。アルミニウム以外では、例えば厚膜レジストでパターニングしたＳｉＣ基板裏面に、無電解めっき法でＮｉやＣｕを成膜し、アセトンによりレジスト部分とその上のＮｉ（Ｃｕ）をリフトオフすることで、ワッフルを形成するエッチングマスクを形成し、ＣＦ4 等のエッチングガスでＲＩＥしても構わない。
【００３４】
（第２の実施形態）
図１６は、本発明の第２の実施形態に係るショットキバリアダイオード（ＳＢＤ）の断面図である。第２の実施形態が第１の実施形態と異なる点は、ＳｉＣ支持体２１の凹部側面がテーパを持って形成されていることである。このように形成することにより、ＳｉＣ支持体２１の強度を増加させることができるとともに、裏面コンタクト面積を増やすことができる。
【００３５】
次に、第２の実施形態のＳＢＤの製造方法を説明する。第１の実施形態と同一部分には同一番号を付し、重複する説明を省略する。まず、第１の実施形態の図３乃至図５までの工程を同一条件で実施する。ついで、図１７に示すように、パターニングされたＡｌ膜９をエッチングマスクとしてＳｉＣ基板２をＣＦ4とＯ2の混合ガスによりドライエッチングする。このプロセスにより、レジストパターニングで開口した部分がワッフル形状の凹部となり、ＳｉＣ基板２が全てエッチングされ、エピタキシャル層が表面に現れる。本実施形態ではテーパ形状のワッフル凹部を形成するが、エッチャントガスのガス圧を高くすると、横方向のエッチング量が増加する性質を利用して、ワッフル凹部にテーパ形状を形成することができる。この基板１を硫酸と過酸化水素水の混酸で洗浄し、基板１に付着したレジスト、金属を除去した後、純水によりリンスし、ＳｉＣ支持体２１の裏面に形成されていたＡｌ層９、Ｔｉ層７も除去し、純水によりリンスする。
【００３６】
次に、図１８に示すように、基板１裏面に総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶにより、Ｐ（リン）イオンの多段注入を行い、裏面電極のオーミックコンタクト層１３を形成する。この時、ワッフル凹部がテーパー形状となっていることにより、オーミックコンタクト層１３がワッフルの側壁にも成膜され、基板最底部(裏面最表面)までオーミックコンタクト層１３が連続して成膜されることになる。
【００３７】
次に、第１の実施形態と同様に、エピタキシャル層３の上面に、図１９に示すように、リサーフ領域１２、ガードリング１４を形成する。ついで、この基板１を第１の実施形態と同様な表面処理・洗浄工程に供し、洗浄が終了した基板１を誘導加熱型の活性化アニール炉中で活性化アニールを行い、図２０に示す構造体を得る。
【００３８】
ついで、図２１に示すように、再び基板１表面にＳｉ酸化膜（ＳｉＯ2）膜１５を成膜し、このＳｉ酸化膜をシンターする。さらに、図２２に示すように、基板１の裏面に裏面電極１７となるＮｉ膜を電子銃蒸着により成膜し、シンターを行ってオーミックコンタクト領域１３と裏面電極１７とをオーミックコンタクトさせる。この時、ワッフル凹部がテーパ形状となっていることで、裏面オーミックコンタクト層１３にコンタクトしたＮｉ膜がワッフルの側壁にも成膜され、基板最底部(裏面最表面)まで裏面電極１７が連続して成膜されることになる。この形状を取ることにより、裏面電極１７との接続を基板最底部で行うことができる。
【００３９】
ついで、裏面をレジストにより保護した後、表面のＳｉ酸化膜１５表面を選択的に開口させ、基板最表面の自然酸化膜を除去し、ショットキー電極であるＴｉを成膜し、不要部分をパターニングとＲＩＥにより除去する。このプロセスにより、図１６に示すような基板裏面が連続ワッフル状に加工されたＳｉＣのショットキーバリアダイオードが形成される。
【００４０】
本素子のオン抵抗は１．２ｍΩｃｍ2であり、耐圧は１０００Ｖであった。参考として、裏面基板がワッフル状でない、普通の基板の場合、耐圧は同様に１０００Ｖであるが、オン抵抗は２ｍΩｃｍ2であり、これに対しワッフル状に加工した素子のオン抵抗が４０％低減していることがわかった。
【００４１】
（第３の実施形態）
図２３は、本発明の第３の実施形態に係る静電誘導型トランジスタ（ＳＩＴ）の断面図で、図２４に示す上面図のＢ−Ｂ線に沿った断面図である。なお、底面図は、テーパ部分を除いて図２と同様となるので省略する。また、本実施例は接合型電界効果トランジスタ（ＪＦＥＴ）にも、略そのまま適用することができる。
【００４２】
より詳細には、図２３において、バルクＳｉＣからなる支持体２１の上に形成されたＳｉＣエピタキシャル層（低濃度層）３にＳＩＴ若しくはＪＦＥＴの複数のユニット素子が並列に形成されている。本実施形態では、バルクＳｉＣとエピタキシャル層３はｎ型である。エピタキシャル層３の裏面は、複数の凹部を有するＳｉＣ支持体２１により支持されており、バルクＳｉＣ支持体２１とエピタキシャル層３からなる基板１には、複数のワッフルが連続的に形成されている。エピタキシャル層３の上面には、ソース領域２５、ゲート領域２７が形成されており、裏面にはオーミックコンタクト層１３を介してドレイン電極となる裏面電極１７が形成されている。本実施形態では、ソース領域２５はｎ型であり、ゲート領域２７はｐ型である。
【００４３】
エピタキシャル層３の上面には、ゲート領域２７を囲んで、終端構造であるリサーフ層１２、ガードリング１４が形成されており、本実施形態では夫々ｐ型で形成されている。エピタキシャル層３の上面はＳｉ酸化層１５で覆われており、表面電極であるソース電極１９ｓ、ゲート電極１９ｇが、Ｓｉ酸化膜１５に選択的に形成された開口部に夫々設けられている。エピタキシャル層３の裏面には、オーミックコンタクト層１３の上に裏面電極（ドレイン電極）１７が形成されている。裏面電極１７は、ＳｉＣ支持体２１の内部側面傾斜部及び底面にも形成されている。
【００４４】
第３の実施形態のＳＩＴ若しくはＪＦＥＴは、バルクＳｉＣの支持体２１により強度が付与されており、アクティブ領域はエピタキシャル層３に形成され、裏面電極１７との距離が短いので、低オン抵抗が実現されている。
【００４５】
次に、第３の実施形態のＳＩＴ（ＪＦＥＴ）の製造方法を説明する。第１および第２の実施形態と同一部分には同一番号を付し、重複する説明を省略する。第２の実施形態の図１９の工程までを同様に実施する。ついで、図２５に示すように、表面のソース領域２５、をイオン注入により形成するために、イオン注入用マスク（不図示）を形成し、イオン注入を行なう。ソース領域２５には、総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶのＰ（リン）の多段注入によりボックスプロファイルを持たせる。同様にして、ゲート領域２７にはＡｌイオンを注入するが、ソース領域より高エネルギーでイオン注入し、ソース領域より深くゲート領域を形成する。ここでは、イオン注入用マスクに酸化膜を用い、この酸化膜をＲＩＥによりエッチングする。
【００４６】
表面の終端領域１２，１４、ソース領域２５、ゲート領域２７のイオン注入が終了した後、図２６に示すように、ＳｉＣ支持体２１裏面のＡｌ膜９、Ｔｉ膜７を除去し、硫酸と過酸化水素水の混酸により基板表面に付着したイオン注入用マスクを除去した後、希フッ酸により基板表面の犠牲酸化膜５等を除去し水洗する。
【００４７】
洗浄が終了した基板を誘導加熱型の活性化アニール炉に導入し、到達真空度１×１０-4Ｐａまで真空にした後、不活性ガスであるＡｒで満たし、１６００℃、５分間の活性化アニールを行う。
【００４８】
再び基板表面を熱酸化した後に、図２７に示すように、ＣＶＤにより基板表面に１μｍのＳｉ酸化膜１５を成膜し、Ａｒ雰囲気中で１０００℃でＳｉ酸化膜１５をシンターする。
【００４９】
この基板の表面のソースコンタクト部分およびゲートコンタクト部分にあたるＳｉ酸化膜１５を、図２８に示すようにエッチングにより除去し、電子銃蒸着によりソースコンタクト部分に選択的にＮｉ膜を成膜してソース電極１９ｓを形成し、ゲートコンタクト部分にはＮｉ膜を成膜してゲート電極１９ｇを形成する。さらに裏面にＮｉ膜を電子銃蒸着により成膜して裏面電極（ドレイン電極）１７を形成し、Ａｒ雰囲気中、１０００℃、１分間のシンターを行い、ソース電極１９ｓ、ゲート電極１９ｇ、裏面電極１７を夫々のコンタクト領域にオーミックコンタクトさせる。このプロセスにより、図２３に示すような基板裏面が連続ワッフル状に加工されたＳｉＣのＳＩＴ（あるいはＪＦＥＴ）が形成される。ここでは、ソース電極、ゲート電極、ドレイン電極ともにＮｉを成膜したが、ゲート電極にＡｌを用いると、ゲートコンタクト抵抗がさらに下がり、スイッチングスピードが向上する。
【００５０】
本素子のオン抵抗は５ｍΩｃｍ2であり、耐圧は１０００Ｖであった。参考のため、裏面基板がワッフル状でない、普通の基板の場合、耐圧は同様に１０００Ｖであるものの、オン抵抗は５．８ｍΩｃｍ2であり、ワッフル状に加工した素子のオン抵抗が０．８ｍΩｃｍ2低減していることがわかる。
【００５１】
（第４の実施形態）
図２９は、本発明の第４の実施形態に係るＭＯＳＦＥＴの断面図で、図３０に示す上面図のＣ−Ｃ線に沿った断面図である。底面図は第１の実施形態の図２とテーパ部分を除いて同じになるので省略する。
【００５２】
本実施形態のＭＯＳＦＥＴは、バルクＳｉＣからなる支持体２１の上に形成されたＳｉＣエピタキシャル層（低濃度層）３にＭＯＳＦＥＴの複数のユニット素子が並列に形成されている。本実施形態では、バルクＳｉＣとエピタキシャル層３はｎ型である。エピタキシャル層３の裏面は、複数の凹部を備えたＳｉＣ支持体２１により支持されたており、バルクＳｉＣ支持体２１とエピタキシャル層３からなる基板１には複数のワッフルが連続的に形成されている。エピタキシャル層３の上面には、ｐ型ウェル２９に形成されたｎ型のソース領域２５、ゲート絶縁膜３１を介して形成されたゲート電極１９ｇが形成されており、裏面にはオーミックコンタクト層１３を介してドレイン電極となる裏面電極１７が形成されている。
【００５３】
エピタキシャル層３の上面には、ｐ型ウェル２９を囲んで、終端構造であるリサーフ層１２、ガードリング１４が形成されており、本実施形態では夫々ｐ型で形成されている。エピタキシャル層３の上面はＳｉ酸化層１５で覆われており、表面電極であるソース電極１９ｓ、ゲート電極１９ｇ形成領域は選択的に開口され、ここに夫々の電極が形成されている。エピタキシャル層３の裏面では、オーミックコンタクト層１３の上に裏面電極（ドレイン電極）１７が形成されている。裏面電極１７は、ＳｉＣ支持体２１の内部側面及び底面にも形成されている。
【００５４】
第４の実施形態のＭＯＳＦＥＴは、バルクＳｉＣの支持体２１により強度が付与されており、アクティブ領域は低抵抗のエピタキシャル層３に形成され、裏面電極１７との距離が短いので、低オン抵抗が実現されている。
【００５５】
次に、第４の実施形態のＭＯＳＦＥＴの製造方法を説明する。第１および第２の実施形態と同一部分には同一番号を付し、重複する説明を省略する。第２の実施形態の図１９の工程までを同様に実施する。
【００５６】
ついで、表面のp型ウェル領域２９をイオン注入により形成するために、イオン注入用マスク（不図示）を成膜し、その表面にレジストを塗布、パターニングする。このパターンが転写されたレジストをイオン注入用マスクのエッチングマスクとして用いてイオン注入用マスクをエッチングする。次に、図３１に示すように、ウェル領域２９にp型の導電性を持たせるために、Ａｌイオンを注入する。
【００５７】
さらに、表面のｐ型コンタクト領域３０をイオン注入により形成するために、イオン注入用マスクを成膜し、その表面にレジストを塗布、パターニングする。このパターンが転写されたレジストを、イオン注入用マスクのエッチングマスクとして用いて、イオン注入用マスクをエッチングで作成する。このコンタクト領域３０はｐ型の導電性を持たせるためにＡｌイオンを注入し、ウェル領域よりも高濃度に形成される。
【００５８】
同様に、ソース領域２５にはＰ（リン）イオンを注入する。ソース領域２５はp型ウェル領域２９よりも浅い領域に形成されている。ここでは、イオン注入用マスクに酸化膜を用い、この酸化膜をエッチングするためにＣＦ4とＯ2の混合ガスによるＲＩＥを用いる。
【００５９】
表面の終端領域、p型ウェル領域２９、ソース領域２５のイオン注入が終了した後、ＳｉＣ支持体２１の裏面に形成されたＡｌ膜９、Ｔｉ膜７を除去し、硫酸と過酸化水素水の混酸により基板表面に付着したイオン注入用マスク(Ｍｏ)を除去した後、希フッ酸により犠牲酸化膜５等を除去し水洗する。
【００６０】
洗浄が終了した基板を誘導加熱型の活性化アニール炉に導入し、到達真空度１×１０-4Ｐａまで真空とした後、不活性ガスであるＡｒで満たし、１６００℃、５分間の活性化アニールを行い、図３２に示す構造体を得る。
【００６１】
再び基板表面を熱酸化した後に、図３３に示すようにＣＶＤにより基板表面に１μｍのＳｉ酸化膜１５を成膜し、Ａｒ雰囲気中１０００℃でＳｉ酸化膜１５をシンターする。ついで図３４に示すように、この基板の表面のソースコンタクト部分および、ゲート領域にあたるＳｉ酸化膜１５をエッチングにより除去する。
【００６２】
ついで、図３５に示すように、この基板を再び熱酸化させたのち、ＣＶＤ酸化膜を成膜し、パターニングによりゲート絶縁膜３１を形成する。次に、ソース領域にあるＳｉ酸化膜１５を除去し、ソース領域および絶縁ゲート領域に選択的にＮｉ膜を成膜し、ソース電極１９ｓ、ゲート電極１９ｇを形成する。さらに裏面にＮｉ膜を電子銃蒸着により成膜して裏面電極（ドレイン電極）１７を形成し、Ａｒ雰囲気中１０００℃で１分間のシンターを行い、ソース電極１９ｓ、ゲート電極１９ｇ、裏面電極１７を夫々のコンタクト領域にオーミックコンタクトさせる。このプロセスにより、図２９に示したような、基板の裏面がワッフル状に加工されたＳｉＣのＭＯＳＦＥＴが完成する。
【００６３】
本素子のオン抵抗は１０ｍΩｃｍ2であり、耐圧は１０００Ｖであった。参考のため、基板の裏面がワッフル状でない、普通の基板の場合、耐圧は同様に１０００Ｖであるものの、オン抵抗は１０．８ｍΩｃｍ2であり、ワッフル状に加工した素子のオン抵抗がこれより０．８ｍΩｃｍ2低減していることがわかる。
【００６４】
（第５の実施形態）
図３６は、本発明の第５の実施形態に係るｐｉｎダイオードの断面図である。上面図は矩形基板の中央に矩形電極が形成されているだけなので省略する。底面図はテーパが形成されている点を除き、図２と同様である。
【００６５】
バルクＳｉＣからなるＳｉＣ支持体２１の上に形成されたＳｉＣエピタキシャル層３にダイオード素子構造が形成されている。本実施形態では、バルクＳｉＣとエピタキシャル層３はｐ型である。エピタキシャル層３の裏面は、複数の凹部が形成されたＳｉＣ支持体２１により支持されており、基板１は連続ワッフル状に形成されている。エピタキシャル層３の上面と裏面には第１のコンタクト層３３と第２のコンタクト層１３が夫々形成されている。本実施形態では、第１のコンタクト層３３はｎ型、第２のコンタクト層１３がｐ型であり、低濃度ｐ型エピタキシャル層３をｉ型と考えると、これを挟んでｐｉｎダイオードが形成されている。
【００６６】
エピタキシャル層３の上面には、第１のコンタクト層３３を囲んで、終端構造であるリサーフ層１２、ガードリング１４が形成されており、本実施形態では夫々ｎ型で形成されている。エピタキシャル層３の上面はＳｉ酸化層１５で覆われており、第１のコンタクト層３３の上部は選択的に開口され、ここに表面電極（第１の電極）１９が形成されている。エピタキシャル層３の裏面には、第２のコンタクト層１３の上に裏面電極（第２の電極）３５が形成されている。裏面電極（第２の電極）１７は、凹部底面からＳｉＣ支持体２１のテーパ状の側部内面、ＳｉＣ支持体２１の脚部底面にかけて延在して形成されている。
【００６７】
第５の実施形態のｐｉｎダイオードは、ＳｉＣ支持体２１により強度が付与されており、ダイオード素子はエピタキシャル層３に形成され、裏面電極１７との距離が短いので、低オン抵抗が実現されている。
【００６８】
次に、第５の実施形態のｐｉｎダイオードの製造方法を説明する。第１および第２の実施形態と同一部分には同一番号を付し、重複する説明を省略する。また、同一形状を示す図面は、第１若しくは第２の実施形態の図を参照することにする。
【００６９】
第５の実施形態が第１の実施形態と異なる点の１つは、基板比抵抗５ΩｃｍのＳｉＣ基板２（但しp型）上にｐ導電型の不純物濃度が３．５×１０15ｃｍ-3のエピタキシャル層３を１０μｍ成長させた基板１を用意することである。断面構造としては、第１の実施形態の図２と同様になる。この基板１を第１の実施形態と同様な条件の洗浄工程を通し、図３と同様に、基板上面に犠牲酸化膜５を形成し、基板裏面にＴｉ層７、Ａｌ層９、レジスト層１１を順次形成する。
【００７０】
続いて、レジスト層１１にワッフル凹部を形成するためのレジストパターンを形成し、塩素系ガスによるＲＩＥチャンバーに導入し、レジストパターンをエッチングマスクとして、図４と同様に、Ａｌ層９、Ｔｉ層７をドライエッチングする。
【００７１】
ついで、パターニングされたＡｌ層９をエッチングマスクとして、第２の実施形態の図１７と同様に、ＳｉＣ基板２をＣＦ4とＯ2の混合ガスによりドライエッチングする。本実施形態においてもテーパ形状のワッフル凹部を形成する。この基板を硫酸と過酸化水素水の混酸で洗浄し、基板に付着したレジスト、金属を除去した後、純水によりリンスし、ＳｉＣ支持体２１の裏面に形成されたＡｌ層９、Ｔｉ層７も除去し、純水によりリンスする。
【００７２】
次に、第２の実施形態の図１８と同様に、基板裏面に総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶにより、Ａｌイオンの多段注入を行い、裏面電極用のオーミックコンタクト領域１３を形成する。
【００７３】
ついで、エピタキシャル層３の上面に、終端構造となるリサーフ領域１２、ガードリング領域１４を形成するためのイオン注入マスクを形成する。そのマスク形成面に、総ドーズ量１．５×１０13ｃｍ-2、最大加速エネルギー３００ｋｅＶによりＰ（リン）イオンの多段注入を行い、図１９に示すようなリサーフ領域１２、ガードリング１４を形成する。
【００７４】
続いて、図３７に示すように、リサーフ層１２の内側部分に選択的に表面電極用のオーミックコンタクト領域３３を形成するために、基板上面に総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶでＰ（リン）イオンの多段注入を行う。
【００７５】
この基板を 硫酸と過酸化水素水の混酸で洗浄し、基板に付着したレジスト、金属を除去した後、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板に付着した微量の金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板表面の犠牲酸化膜５等を除去し、純水によりリンスする。
【００７６】
洗浄が終了した基板を誘導加熱型の活性化アニール炉に導入し、到達真空度１×１０-4Ｐａまで真空にした後、不活性ガスであるＡｒで満たし、１６００℃、５分間の活性化アニールを行い、図３８に示した構造体を得る。
【００７７】
ついで、再び基板の表面を熱酸化した後に、図３９に示すように、ＣＶＤにより基板表面１μｍのＳｉ酸化膜１５を成膜し、Ａｒ雰囲気中１０００℃でＳｉ酸化膜１５をシンターする。
【００７８】
この基板１の表面のＳｉ酸化膜１５上にレジストを塗布、パターニングして、オーミックコンタクト領域３３上の領域を選択的に開口させる。ついで、ＣＦ4とＯ2のＲＩＥによりＳｉ酸化膜１５をエッチングし、さらに希フッ酸により基板最表面の自然酸化膜を除去し、Ｎｉ層を電子銃蒸着により成膜する。ついで、図４０に示すように、開口部分に選択的にＮｉを残し、残りの部分を除去して表面電極１９を形成する。その後、Ａｒ雰囲気中、１０００℃、１分間のシンターを行い、表面電極１９とオーミックコンタクト領域３３の間のオーミックコンタクトを実現する。
【００７９】
ついで、裏面のオーミック電極であるＡｌ膜１７を成膜し、Ａｒ雰囲気でシンターする。このプロセスにより、図３６に示すような、基板裏面が連続ワッフル状に加工されたＳｉＣのｐｉｎダイオードが完成する。
【００８０】
本実施形態ではp型ＳｉＣ基板上に低不純物濃度のｐ型エピタキシャル層を成長させて素子を形成したが、n型ＳｉＣ基板と同程度の低基板抵抗p型ＳｉＣ基板を得ることは困難であり、現状での基板比抵抗は概ね５Ωｃｍ以上である。この場合２Ωｃｍ2以上もの大きな基板抵抗がシリーズ抵抗として残ってしまうが、本実施形態を使用することで、この大きな基板抵抗を無くすことができる。
【００８１】
（第６の実施形態）
第５の実施形態は、ｐ型ＳｉＣ基板にｐ型エピタキシャル層を成長させた基板を用いて形成されたｐｉｎダイオードであったが、第６の実施形態では、ｎ型ＳｉＣ基板にｎ型エピタキシャル層を成長させた基板を用いてｐｉｎダイオードを形成する実施形態を説明する。導電型や使用する材料は第５の実施形態と異なるが、構造としては第５の実施形態と同じになるので、第５の実施形態で参照した図３６乃至４０を援用して説明する。また、第１および第２の実施形態と同一部分には同一番号を付し、重複する説明を省略する。
【００８２】
第６の実施形態に係るｐｉｎダイオードの断面図も図３６のようになる。但し、本実施形態では、ＳｉＣ支持体２１とエピタキシャル層３はｎ型である。また、第１のオーミックコンタクト層３３はｐ型、第２のオーミックコンタクト層１３がｎ型であり、第１のオーミックコンタクト層３３と第２のオーミックコンタクト層１３の間にｎ型低不純物濃度エピタキシャル層３を挟んだｐｉｎダイオードが形成されている。
【００８３】
エピタキシャル層３の上面には、第１のコンタクト層３３を囲んで、終端構造であるリサーフ層１２、ガードリング１４が形成されており、本実施形態では夫々ｐ型である。
【００８４】
第６の実施形態のｐｉｎダイオードも、バルクＳｉＣの支持体２１により強度が付与されており、ダイオード素子はエピタキシャル層３に形成されているので、低オン抵抗が実現されている。
【００８５】
次に、第６の実施形態に係るｐｉｎ型ダイオードの製造方法を説明する。同一形態を示す図面は、第１若しくは第２の実施形態の図を参照することにする。第２の実施形態の図１９の工程までを同様に実施する。
【００８６】
ついで、リサーフ領域１２の内側部分に選択的に表面電極のオーミックコンタクト領域３３を形成するために、図３７に示すように、基板表面に総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶのＡｌイオンの多段注入を行う。この基板を第１の実施形態と同様の条件で洗浄、活性化アニールを行い、図３８に示すような構造体を得る。
【００８７】
ついで、図３９に示すように、再び基板の上面を熱酸化した後に、ＣＶＤにより基板上面に１μmのＳｉ酸化膜１５を成膜し、Ａｒ雰囲気中、１０００℃でＳｉ酸化膜１５をシンターする。
【００８８】
その後、第５の実施形態と同様にして、Ｓｉ酸化膜１５のオーミックコンタクト領域３３上の領域を選択的に開口させ、Ａｌを成膜した後、開口部分のＡｌを選択的に残し、残りの部分を選択的に除去して上部電極１９を形成する。その後、Ａｒ雰囲気中、１０００℃、１分間のシンターを行い、表面電極１９とオーミックコンタクト領域３３のオーミックコンタクトを実現させる。
【００８９】
ついで、第５の実施形態と同様にして裏面電極３５をＮｉで形成し、シンターしてオーミックコンタクトを形成して、図３６に示すような、基板裏面がワッフル状に加工されたＳｉＣのｐｉｎダイオードが完成する。
【００９０】
一般的にはp型の導電性の基板上に、低不純物濃度のn型エピタキシャル層を成長させ、裏面にＡｌ、表面にＰ（リン）をイオン注入してｐｉｎダイオードを形成させるが、本実施形態では０．０２Ωｃｍのn型基板上に、低不純物濃度のｎ型エピタキシャル層を成長させ、裏面基板をワッフル状に加工した後、表面にｐ型の導電性の不純物イオン(Ａｌ)をイオン注入して表面のオーミック電極をコンタクトさせた後、裏面にｎ型の導電性となる不純物イオン(Ｐ)をイオン注入してｐｉｎダイオードを形成させた。
【００９１】
p型基板の基板比抵抗は概ね５Ωｃｍ以上であり、通常のｐｉｎダイオード製作方法を用いた場合２Ωｃｍ2以上もの大きな基板抵抗がシリーズ抵抗として残ってしまうが、本発明を使用することで、この大きな基板抵抗をなくすことができる。
【００９２】
また、p型基板上のn型エピタキシャル成長は品質の良い膜を成長させるのが困難であり、結晶欠陥による素子性能の劣化が問題とされていたが、本実施形態によればn型エピタキシャル成長はn型基板上に作ることができるので、エピタキシャル膜の結晶欠陥を大幅に抑制することができる。
【００９３】
（第７の実施形態）
図４１は、本発明の第７の実施形態に係る絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の断面図である。上面図は第４の実施形態のＭＯＳＦＥＴの図３０に同じになり、底面図は第１の実施形態とテーパ部分を除き同じになるので省略する。
【００９４】
本実施形態のＩＧＢＴは、バルクＳｉＣからなる支持体２１の上に形成されたＳｉＣエピタキシャル層（低濃度層）３にＩＧＢＴの複数のユニット素子が並列に形成されている。本実施形態では、バルクＳｉＣとエピタキシャル層３はｎ型である。エピタキシャル層３の裏面は、複数の凹部を備えたＳｉＣ支持体２１により支持されており、バルクＳｉＣ支持体２１とエピタキシャル層３からなる基板１には複数のワッフルが連続的に形成されている。エピタキシャル層３の上面には、ｐ型ウェル２９に形成されたｎ型のソース領域２５、ゲート絶縁膜３１を介して形成されたゲート電極１９ｇが形成されており、裏面にはｐ型オーミックコンタクト層１３を介してドレイン電極となる裏面電極１７が形成されている。なお、ＳｉＣ支持体２１はｎ型なので、これと裏面電極１７の間には絶縁膜３５が形成され、ｐ型オーミックコンタクト層１３に接続される裏面電極１７との間を絶縁している。
【００９５】
エピタキシャル層３の上面には、ｐ型ウェル２９を囲んで、終端構造であるリサーフ層１２、ガードリング１４が形成されており、本実施形態では夫々ｐ型で形成されている。エピタキシャル層３の上面はＳｉ酸化層１５で覆われており、表面電極であるソース電極１９ｓ、ゲート電極１９ｇ形成領域は選択的に開口され、ここに夫々の電極が形成されている。
【００９６】
第７の実施形態のＩＧＢＴは、バルクＳｉＣの支持体２１により強度が付与されており、アクティブ領域は低抵抗のエピタキシャル層３に形成され、裏面電極１７との距離が短いので、低オン抵抗が実現されている。
【００９７】
次に、第７の実施形態のＩＧＢＴの製造方法を説明する。第１および第２の実施形態と同一部分には同一番号を付し、重複する説明を省略する。また、同一形態を示す図面は、第１若しくは第２の実施形態の図を参照することにする。第２の実施形態の図１７の工程までは同様に実施する。ついで、図１８に示すように、裏面コンタクト領域１３を形成するが、本実施例では基板裏面に総ドーズ量７×１０17ｃｍ-3、最大加速エネルギー２００ｋｅＶにて、Ａｌイオンの多段注入を行い、裏面電極のオーミックコンタクト領域１３ともなるｐ型領域を形成する。ついで、図１９の工程を第２の実施形態と同様に実施し、さらに第４の実施形態（ＭＯＳＦＥＴ）の図３１，３２の工程を同様に実施する。
【００９８】
ついで、再び基板表面を熱酸化した後に、図４２に示すように、ＣＶＤにより基板表面に１μｍのＳｉ酸化膜１５、基板裏面に１μｍのＳｉ酸化膜３５を成膜し、Ａｒ雰囲気中、１０００℃でＳｉＯ2膜をシンターする。
【００９９】
続いて、図４３に示すように、この基板の表面のソースコンタクト部分および、ゲート領域にあたる酸化膜をエッチングにより除去する。ついで、図４４に示すように、この基板を再び熱酸化させたのち、ＣＶＤ酸化膜を成膜し、パターニングによりゲート絶縁膜３１を形成する。
【０１００】
次に、ソース領域２５に形成された自然酸化膜を除去し、ソース領域２５およびゲート絶縁膜３１上に選択的にＮｉを成膜する。Ａｒ雰囲気中、１０００℃、１分間のシンターを行い、表面電極をオーミックコンタクトさせる。
【０１０１】
ついで、表面をレジストにより保護した後、裏面のＳｉ酸化膜３５表面にレジストを塗布し、厚膜レジストによるパターニングで裏面電極部（ｐ型コンタクト領域１３の直下）をパターニングにより開口させる。ついで、ＣＦ4とＯ2のＲＩＥによりＳｉ酸化膜３５をエッチングし、さらに希フッ酸により基板最表面の酸化膜を除去し、裏面のオーミック電極であるＡｌ膜を成膜し、Ａｒ雰囲気でシンターする。このプロセスにより、図４１に示すような、基板裏面がワッフル状に加工されたＳｉＣのＩＧＢＴが形成される。
【０１０２】
本実施形態では０．０２Ωｃｍのｎ型ＳｉＣ基板２上に、低不純物濃度のn型エピタキシャル層３を成長させ、基板裏面をワッフル状に加工した後、裏面にp型の導電性の不純物イオン(Ａｌ)をイオン注入して裏面のオーミック領域１３を形成した後、表面に終端構造１２，１４、p型ウェル領域２９、ソース領域２５、ｐ型コンタクト領域３０を形成し、ＩＧＢＴを作ったが、ｐ型基板上にn型のエピタキシャル層を成長させたのち、基板裏面をワッフル状に加工してＩＧＢＴを作ってもかまわない。
【０１０３】
p型基板を用いた場合、現状での基板比抵抗は概ね５Ωｃｍ以上である。この場合２Ωｃｍ2以上もの大きな基板抵抗がシリーズ抵抗として残ってしまうが、本発明を使用することで、この大きな基板抵抗をなくすことができる。
【０１０４】
また、本実施形態ではｎ型基板上にn型のエピタキシャル膜を成長させ、基板をワッフル状に加工する際、ワッフル凹部は基板全てをエッチングにより取り除き、裏面にp型の導電型となる不純物イオン(Ａｌ)をイオン注入したが、p型基板上にn型のエピタキシャル膜を成長させてＩＧＢＴを作る場合は、基板部分が一部残っていても構わない。この場合、基板の残り量と基板抵抗はリニアの関係にあり、残り量が多いほど基板抵抗が上がってしまうが、基板強度がその分上がる利点がある。素子の設計および、要求性能により、使用者が凹部の残し量を勘案することができる。
【０１０５】
一方、p型基板上のn型エピタキシャル成長は品質の良い膜を成長させるのが困難であり、結晶欠陥による素子性能の劣化が問題とされているが、本発明によればn型エピタキシャル成長をn型基板上に成長させた後に、n型基板裏面をワッフル状に加工した上でＩＧＢＴを作成することができるので、エピタキシャル膜の結晶欠陥を大幅に抑制することができる。
【０１０６】
（第８の実施形態）
ＳｉＣと同様にワイドバンドギャップ半導体であるＧａＮのパワーデバイスへの応用が注目されている。ＧａＮの場合、ＡｌＧａＮと組み合わせてＡｌＧａＮ／ＧａＮヘテロ構造を形成すると二次元電子ガスチャネルが得られ、チャネル移動度が非常に高くなり、低オン抵抗が実現することが知られている。このＡｌＧａＮ／ＧａＮを応用したＨＥＭＴでは、最上層のＡｌＧａＮ層上にソース・ゲート・ドレインが横方向に形成される横型素子が一般的であるが、チップ面積縮小、回路配線の短縮などの目的で、ドレイン電極を基板の下面より取り出す構造が望ましい場合も有る。第８の実施形態では、本発明をこのような縦形ＧａＮＨＥＭＴに応用した例を説明する。
【０１０７】
図４５は、第８の実施形態に係るＧａＮスイッチング素子（ＭＥＭＴ）の断面図である。裏面がワッフル状に形成されたｎ型ＳｉＣ基板４１上にＡｌＮ緩衝層４３が１００ｎｍ形成されている。さらにその上にアンドープＧａＮ層４５（３μｍ）、アンドープＡｌＧａＮ層４７（３ｎｍ）、ｎ型ＡｌＧａＮ層４９（１０ｎｍ）、アンドープＡｌＧａＮ層５１（５ｎｍ）が順次形成されている。アンドープＡｌＧａＮ層５１を貫通し、ｎ型ＡｌＧａＮ層４９上には選択的にソース領域５３か形成されている。アンドープＡｌＧａＮ層５１上には選択的にゲート電極５５が形成されている。アンドープＡｌＧａＮ層５１からＳｉＣ基板４１に達するコンタクトホールが形成され、これを埋め込むようにドレイン領域５９が形成されている。この構造体の上面にはＳｉＮ膜５９を介してＳｉ酸化膜５１が形成され、その上にフィールドプレート６３が選択的に形成されている。ＳｉＣ基板４１の裏面には、裏面電極６５が形成されている。上記の構成により、ドレイン領域５９が裏面電極６５に取り出されたＧａＮスイッチング素子が実現されている。
【０１０８】
次に、本実施形態のスイッチング素子の形成方法を説明する。まず、基板抵抗０．０２Ωｃｍのn型ＳｉＣ基板（基板）を硫酸と過酸化水素水の混酸で基板に付着した有機汚れを除去し、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板に付着した金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板表面の自然酸化膜を除去し、純水によりリンスする。
【０１０９】
この基板を、図示は省略するが第１の実施形態と同様に、酸素雰囲気、１１００℃、２時間加熱し、基板表面を酸化し犠牲酸化膜を形成する。この基板裏面にＴｉを５０ｎｍ成膜した後、Ａｌを２μｍ成膜する。ここでＴｉはＳｉＣとＡｌを密着させる密着層の役割を果たし、Ａｌは後のＳｉＣエッチングのエッチングマスクの役割を果たす。このＡｌ表面に２μｍ程度のレジストをスピンコートし、ワッフル凹部を形成するためのパターンを露光・現像した後にハードベークをしてレジストを焼き固める。このレジストがパターニングされた基板を塩素系ガスによるＲＩＥチャンバーに導入し、パターニングされたレジストをエッチングマスクとしてＡｌをドライエッチングする。
【０１１０】
ついで、パターニングされたＡｌをエッチングマスクとしてＳｉＣをＣＦ4とＯ2の混合ガスによりドライエッチングする。このプロセスにより、ＳｉＣ基板４１の裏面が選択的にエッチングされ、ワッフル形状の凹部が形成される。
【０１１１】
次に、基板裏面に総ドーズ量７×１０15ｃｍ-2、最大加速エネルギー２００ｋｅＶにより、Ｐ（リン）イオンの多段注入を行い、裏面電極のオーミックコンタクト領域（不図示）を形成する。
【０１１２】
この基板を再び 硫酸と過酸化水素水の混酸で洗浄し、裏面のＴｉ／Ａｌおよび有機物を除去し、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板に付着した金属不純物を更に除去し、純水によりリンスする。そして、最後に希フッ酸により基板表面の犠牲酸化膜を除去し、純水によりリンスし、ワッフル基板４１を形成する。
【０１１３】
この基板４１をＭＯ−ＣＶＤ(有機金属化学気相成長)装置に搬送し、図４６に示すように、ＡｌＮ緩衝層４３を１００ｎｍ、アンドープＧａＮ層４５を３μｍ、アンドープＡｌＧａＮ層４７を３ｎｍ、ｎ型ＡｌＧａＮ層４９を１０ｎｍ、アンドープＡｌＧａＮ層５１を５ｎｍ、順次ヘテロエピタキシャル成長させる。ここで、ＡｌＧａＮ層４９，５１のＡｌ含有量は３０％であり、ｎ型ＡｌＧａＮ層４９のドーピング濃度は５×１０18ｃｍ-3である。また、ＳｉＣ基板４１を用いているのは、上層のＧａＮ層の格子ミスマッチが少なく、エピタキシャル成長をさせ易いからである。
【０１１４】
その後、図４７に示すように、リソグラフィ法及び異方性エッチング法等により基板表面からｎ型ＡｌＧａＮ層４９に到達するソースコンタクト領域６７を設ける。ついで、図４８に示すように、リソグラフィ法及び異方性エッチング法等により基板表面からＳｉＣ基板４１に到達する内部コンタクトホール６９を設ける。
【０１１５】
その後、パターニングマスクおよび、エッチングマスクを除去し、基板表面にレジストをスピンコートさせた後、再びパターニングでソースコンタクト領域および、コンタクトホール領域を開口させ、ＭＯ−ＣＶＤ、スパッタ、電子蒸着法などでＴｉ／Ａｌで表面電極を成膜し、裏面電極６５もＴｉ／Ａｌで成膜する。その後、表面の電極非成膜部分はレジスト除去と同時にリフトオフにより除去し、図４９に示すように、ソース領域（電極）５３、ドレイン領域５９を形成する。このあと、Ａｒ雰囲気でシンターを行い、電極部分をオーミックコンタクトさせる。
【０１１６】
ついで、ゲート電極５５を形成するためにレジストパターニングを行い、電子銃蒸着などでＮｉ／Ａｕを成膜する。ここでも、図５０に示すように、表面の電極非成膜部分はレジスト除去と同時にリフトオフにより除去しシンターをする。
【０１１７】
次に、図５１に示すように、基板表面に絶縁膜のＳｉＮ膜５９を成膜、ついで図５２に示すように、その上にさらにＳｉ酸化膜６１を堆積する。最後に、フィールドプレート６３を形成し、図４５に示す高耐圧ＧａＮスイッチング素子を完成させる。
【０１１８】
以上により、裏面にワッフル部を有する基板上にヘテロエピタキシャル成長させた半導体層に半導体素子が形成された半導体装置を得ることができ、裏面から取り出したドレイン領域の抵抗を下げることが可能になる。
【０１１９】
（第９の実施形態）
第１〜第８の実施形態で説明した半導体装置（パワーデバイス）を、ヒートシンクに取り付けて使用する場合、裏面のドレイン電極を表面に取り出し、電極への配線を全て上面で行いたい場合がある。このような要求にも、本発明のワッフル型の半導体装置を容易に適用させることができる。第９の実施形態では、このような例を説明する。
【０１２０】
図５３は、第９の実施形態に係る半導体装置の実装形態を示す摸式的な斜視図である。半導体素子７１は、例えば第１あるいは第２の実施形態で説明したＳＢＤであるとする。参照番号１９は表面電極（第１の電極）である。半導体装置７１は、ヒートシンク７３に絶縁膜７５を介して接着されている。ＳＢＤ７１の裏面電極（１７）は、後に説明する方法で第２の電極７７に接続され、第１及び第２の電極への接続が半導体装置の上面で可能なように構成されている。
【０１２１】
つぎに、この半導体構造の形成方法を説明する。まず、図５４に示すように、ＳＢＤ７１形成用の基板裏面の複数のワッフル形成部を連結するように複数のストライプ状の段差７９を設ける。基板上面には、図５５に示すように、既に第１あるいは第２の実施形態で説明したと同様の方法で表面素子領域８１を形成し、裏面にはコンタクトメタル１７までを形成する。次に、図５６に示すように、基板表面を厚膜レジスト（不図示）等で保護した後、基板裏面のワッフル凹部の段差７９をＡｌやＣｕの導体８３により埋め込む。
【０１２２】
続いて、図５７に示すように、表面保護膜（不図示）を除去した後、再び表面にレジスト（不図示）を塗布し、パターニングにより、素子領域より外周部分を開口させ、ＲＩＥなどにより裏面の埋め込み電極１７が見えるまでエッチングをする。表面に現れた裏面埋め込み電極１７はＡｌストラップなどで接続し、第２の電極７９とする。
【０１２３】
最後に、図５３に示すように、表面に絶縁膜７５の付いた冷却フィン７３上に上記ＳＢＤ７１をマウントし、第１の電極１９、第２の電極７９をボンディングワイヤ８５で所要の接続箇所とボンディングする。
【０１２４】
以上の工程で、ヒーシンクに取り付けられたワッフル型パワーデバイスが完成し、第１及び第２の電極の配線を、パワーデバイス（半導体装置）の上面で容易に行なうことができる。
【０１２５】
（変形例）
第１〜第８の実施形態では、裏面電極１７をワッフル凹部の底面、若しくは凸部から凹部底面にかけての面に沿って形成したが、図５８に示すように、凹部を導体８３で埋め込んでも良い。この場合、導体８３は第９の実施形態と同様にＡｌやＣｕを埋め込めばよい。
【０１２６】
また、第１〜第８の実施形態では、図５９に示すようにダイシングライン２３をワッフル凸部２１に一致させたが、図６０に示すように、ダイシングライン２３がワッフル凹部を通るようにしてもよい。即ち、即ち、素子形成領域の直下に、ワッフル凹部の少なくとも一部が配置されればよい。なお、図５９，６０では、理解を容易にするために、ダイシングライン２３を１素子分のみ模式的に表示している。
【０１２７】
さらに、本発明は上記実施形態、変形例に限らず、発明の要旨を逸脱しない範囲で、種々変更して実施することができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態に係る半導体装置（ＳＢＤ）の断面図。
【図２】第１の実施形態の半導体装置の底面図。
【図３】第１の実施形態の製造工程を説明するための断面図。
【図４】第１の実施形態の製造工程を説明するための断面図。
【図５】第１の実施形態の製造工程を説明するための断面図。
【図６】第１の実施形態の製造工程を説明するための断面図。
【図７】第１の実施形態の製造工程を説明するための断面図。
【図８】第１の実施形態の製造工程を説明するための断面図。
【図９】第１の実施形態の製造工程を説明するための断面図。
【図１０】第１の実施形態の製造工程を説明するための断面図。
【図１１】第１の実施形態の製造工程を説明するための断面図。
【図１２】凹部１個毎のダイシングを説明する断面図。
【図１３】凹部４個毎のダイシングを説明する断面図。
【図１４】本発明のワッフル基板を説明する模式的斜視図。
【図１５】凹部形成の変形例を示す断面図。
【図１６】本発明の第２の実施形態に係る半導体装置（ＳＢＤ）の断面図。
【図１７】第２の実施形態の製造工程を説明するための断面図。
【図１８】第２の実施形態の製造工程を説明するための断面図。
【図１９】第２の実施形態の製造工程を説明するための断面図。
【図２０】第２の実施形態の製造工程を説明するための断面図。
【図２１】第２の実施形態の製造工程を説明するための断面図。
【図２２】第２の実施形態の製造工程を説明するための断面図。
【図２３】本発明の第３の実施形態に係る半導体装置（ＳＩＴ／ＪＦＥＴ）の断面図。
【図２４】第３の実施形態に係る半導体装置（ＳＩＴ／ＪＦＥＴ）の上面図。
【図２５】第３の実施形態の製造工程を説明するための断面図。
【図２６】第３の実施形態の製造工程を説明するための断面図。
【図２７】第３の実施形態の製造工程を説明するための断面図。
【図２８】第３の実施形態の製造工程を説明するための断面図。
【図２９】本発明の第４の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の断面図。
【図３０】第４の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の上面図。
【図３１】第４の実施形態の製造工程を説明するための断面図。
【図３２】第４の実施形態の製造工程を説明するための断面図。
【図３３】第４の実施形態の製造工程を説明するための断面図。
【図３４】第４の実施形態の製造工程を説明するための断面図。
【図３５】第４の実施形態の製造工程を説明するための断面図。
【図３６】本発明の第５（第６）の実施形態に係る半導体装置（ｐｉｎダイオード）の断面図。
【図３７】第５（第６）の実施形態の製造工程を説明するための断面図。
【図３８】第５（第６）の実施形態の製造工程を説明するための断面図。
【図３９】第５（第６）の実施形態の製造工程を説明するための断面図。
【図４０】第５（第６）の実施形態の製造工程を説明するための断面図。
【図４１】本発明の第７の実施形態に係る半導体装置（ＩＧＢＴ）の断面図。
【図４２】第７の実施形態の製造工程を説明するための断面図。
【図４３】第７の実施形態の製造工程を説明するための断面図。
【図４４】第７の実施形態の製造工程を説明するための断面図。
【図４５】本発明の第８の実施形態に係る半導体装置（ＨＥＭＴ）の断面図。
【図４６】第８の実施形態の製造工程を説明するための断面図。
【図４７】第８の実施形態の製造工程を説明するための断面図。
【図４８】第８の実施形態の製造工程を説明するための断面図。
【図４９】第８の実施形態の製造工程を説明するための断面図。
【図５０】第８の実施形態の製造工程を説明するための断面図。
【図５１】第８の実施形態の製造工程を説明するための断面図。
【図５２】第８の実施形態の製造工程を説明するための断面図。
【図５３】本発明の第９の実施形態に係る半導体装置の断面図。
【図５４】第９の実施形態の製造工程を説明するための断面図。
【図５５】第９の実施形態の製造工程を説明するための断面図。
【図５６】第９の実施形態の製造工程を説明するための断面図。
【図５７】第９の実施形態の製造工程を説明するための断面図。
【図５８】本発明の変形例を説明する断面図。
【図５９】本発明のワッフル基板の凸部とダンシングラインの関係の一例を説明する図。
【図６０】本発明のワッフル基板の凸部とダンシングラインの関係の他の例を説明する図。
【符号の説明】
【０１２９】
１…基板
２…ＳｉＣ基板
３…エピタキシャル層
５…犠牲酸化膜
７…Ｔｉ層
９…Ａｌ層
１１…レジスト
１２…リサーフ領域
１３…裏面電極用（第２の）オーミックコンタクト領域
１４…ガードリング
１５…Ｓｉ酸化膜
１７…裏面（第２の）電極
１９…上面（第１の）電極
１９ｇ…ゲート電極
１９ｓ…ソース電極
２１…ＳｉＣ支持体
２３…ダイシングライン
２５…ソース領域
２７…ゲート領域
２９…ｐ型ウェル
３１…ゲート絶縁膜
３３…上部電極用（第１の）オーミックコンタクト領域
３５…絶縁膜
４１…ＳｉＣ基板
４３…ＡｌＮ緩衝層
４５…アンドープＧａＮ層
４７…アンドープＡｌＧａＮ層
４９…ｎ型ＡｌＧａＮ層
５１…アンドープＡｌＧａＮ層
５３…ソース領域
５５…ゲート電極
５７…ドレイン領域
５９…シリコン窒化膜
６１…シリコン酸化膜
６３…フィールドプレート
６５…裏面電極
７１…ＳＢＤ素子
７３…ヒートシンク
７５…絶縁膜
７７…第２の電極（ドレイン電極）
７９…段差
８１…ＳＢＤ素子領域
８３…導体
８５…ボンディングワイヤ
【図１】
2006156658.tif 000003
【図２】
2006156658.tif 000004
【図３】
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【図４】
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【図５】
2006156658.tif 000007
【図６】
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【図７】
2006156658.tif 000009
【図８】
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【図９】
2006156658.tif 000011
【図１０】
2006156658.tif 000012
【図１１】
2006156658.tif 000013
【図１２】
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【図１３】
2006156658.tif 000015
【図１４】
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【図１５】
2006156658.tif 000017
【図１６】
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【図１７】
2006156658.tif 000019
【図１８】
2006156658.tif 000020
【図１９】
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【図２０】
2006156658.tif 000022
【図２１】
2006156658.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2006156658.tif 000032
【図３１】
2006156658.tif 000033
【図３２】
2006156658.tif 000034
【図３３】
2006156658.tif 000035
【図３４】
2006156658.tif 000036
【図３５】
2006156658.tif 000037
【図３６】
2006156658.tif 000038
【図３７】
2006156658.tif 000039
【図３８】
2006156658.tif 000040
【図３９】
2006156658.tif 000041
【図４０】
2006156658.tif 000042
【図４１】
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【図４２】
2006156658.tif 000044
【図４３】
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【図４４】
2006156658.tif 000046
【図４５】
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【図４６】
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【図４７】
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【図４８】
2006156658.tif 000050
【図４９】
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【図５０】
2006156658.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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