(57)【要約】【課題】高耐圧化と低コスト化との両立が図られた絶縁ゲート型半導体装置の製造方法を提供すること。【解決手段】まず，Ｎ型ＭＣＺバルク基板１０を用意する。次に，フィールド酸化膜５０，Ｐ- 拡散層４１およびＮ+ 拡散層３１を形成する。次に，フィールド酸化膜５０の一部を除去してシリコンを露出させた後，ゲートトレンチ２１を形成する。次に，ゲートトレンチ２１の壁面のシリコンが露出した状態で水素アニール処理を行う。次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。その後，ゲートトレンチ２１内のスペースに対し，ゲート材２２を堆積する。その後，基板裏面にＰ+ 拡散層１１等を形成することにより，絶縁ゲート型半導体装置が作製される。【選択図】図５
2006156973.tif 000002
【特許請求の範囲】
【請求項１】
ＣＺ法（チョクラルスキー法）により作製されたシリコンウェハを基板とする絶縁ゲート型半導体装置の製造方法において，
前記基板の表面に第１の絶縁膜を形成する第１絶縁膜形成工程と，
前記基板内に不純物領域を形成する不純物領域形成工程と，
前記第１絶縁膜形成工程の後に，前記第１の絶縁膜の一部を除去してシリコンを露出させる絶縁膜除去工程と，
前記絶縁膜除去工程の後に，不活性ガスまたは還元性ガスまたはこれらの混合ガス雰囲気下でアニール処理を行うアニール工程と，
前記アニール工程の後に，少なくともシリコンが露出している部位に第２の絶縁膜を形成する第２絶縁膜形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
請求項１に記載する絶縁ゲート型半導体装置の製造方法において，
前記アニール工程では，温度が９００℃〜１０００℃の範囲内で，かつ，圧力が０．１ｋＰａ〜１０ｋＰａの範囲内であることを条件として，アニール処理を行うことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項３】
請求項２に記載する絶縁ゲート型半導体装置の製造方法において，
前記アニール工程での温度条件が９００℃〜９５０℃の範囲内であることを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項４】
請求項１から請求項３のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
前記絶縁膜除去工程の後であって前記アニール工程前に，前記基板の主表面にトレンチ部を形成するトレンチ部形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
ＣＺ法（チョクラルスキー法）により作製されたシリコンウェハを基板とする絶縁ゲート型半導体装置の製造方法において，
前記基板の表面に第１の絶縁膜を形成する第１絶縁膜形成工程と，
前記基板内に不純物領域を形成する不純物領域形成工程と，
前記第１絶縁膜形成工程の後に，前記第１の絶縁膜の一部を除去してシリコンを露出させる絶縁膜除去工程と，
前記絶縁膜除去工程の後に，水素プラズマ処理を行う水素プラズマ工程と，
前記水素プラズマ工程の後に，少なくともシリコンが露出している部位に第２の絶縁膜を形成する第２絶縁膜形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項６】
請求項５に記載する絶縁ゲート型半導体装置の製造方法において，
前記水素プラズマ工程では，シリコンの露出面からの距離が１００ｎｍ以内となる界面領域中の水素濃度が酸素濃度と同等以上になるように水素原子を前記界面領域に導入することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項７】
請求項５または請求項６に記載する絶縁ゲート型半導体装置の製造方法において，
前記絶縁膜除去工程の後であって前記水素プラズマ工程前に，前記基板の主表面にトレンチ部を形成するトレンチ部形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項８】
請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
前記第２絶縁膜形成工程の後に，前記第２の絶縁膜の上面上に電極層を形成する電極層形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，絶縁ゲート型半導体装置の製造方法に関する。さらに詳細には，シリコン基板のゲート領域付近における酸素析出物を外方拡散し，酸素析出欠陥を減少させることにより，高耐圧化と低コスト化とを両立させる絶縁ゲート型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高いゲート絶縁耐圧（２０Ｖ程度）を確保するため，１００ｎｍ程度の厚さのゲート絶縁膜を形成する。通常，このゲート酸化膜は，パイロ酸化あるいはドライ酸化等の熱酸化処理によってシリコン基板上に形成される。
【０００３】
ところで，ゲート絶縁膜の膜厚を厚く形成しようとすると，ゲートトレンチの側壁近傍に存在する酸素析出物（ＳｉＯX ）のゲート絶縁膜内部への取り込み率が増大する。その結果，ゲートの偶発的破壊（Ｂモード不良）を引き起こす。これにより，ゲートの良品率，耐圧，信頼性が著しく低下する。このゲート絶縁膜の特性の劣化は，ウェハ中の酸素濃度が大きいほど顕著になる。そこで，ゲート絶縁膜の特性を劣化させないためには，トレンチが形成される半導体基板の表面部において，ウェハ中の初期酸素濃度が１０15ａｔｏｍｓ／ｃｍ3 〜１０16ａｔｏｍｓ／ｃｍ3 の範囲内であることが望ましい。
【０００４】
この問題を解決する半導体基板には，ＦＺ法（Floating Zone method）によって製造されたウェハがある（例えば，特許文献１）。このウェハは，製造工程において石英るつぼを使用しないため，酸素濃度が１．０×１０16ａｔｏｍｓ／ｃｍ3 以下と非常に低い。以下，ＦＺ法により製造されたウェハを「ＦＺウェハ」とする。
【０００５】
また，ＭＣＺ法（Magnetic field applied CZochralski method）によって製造されたウェハは，酸素濃度（１．０×１０17ａｔｏｍｓ／ｃｍ3 以上）が高い。そこで，ＭＣＺ法によって製造されたウェハでは，表面上に所望の厚さのエピタキシャル層を形成することにより低酸素濃度領域を確保している。以下，ＭＣＺ法により製造されたウェハを「ＭＣＺウェハ」とする。
【０００６】
また，ＭＣＺウェハでは，アルゴン雰囲気中での１２００℃前後の高温熱処理によりウェハ表面の酸素を外方拡散させ，ウェハの表面にＤＺ（Denuded Zone）層を形成する方法が知られている。さらには，水素雰囲気中での１２００℃前後の高温熱処理によりウェハ表面の酸素を外方拡散させ，ウェハの表面にＤＺ層を形成する方法が知られている。以下，ＤＺ層が形成されたウェハを「ＤＺウェハ」とする。
【特許文献１】特開２００４−１０３８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，前記した従来の技術には次のような問題があった。すなわち，ＦＺウェハは，機械的強度が低く，ウェハの割れやスリップが発生しやすいという問題がある。また，パワーデバイス用の半導体素子を製造する上で，ウェハサイズの大口径化が要請される。しかしながら，ＭＣＺウェハでは直径が２００ｍｍのウェハが一般的であるのに対し，ＦＺウェハでは直径が１５０ｍｍのウェハが主流である。また，ＦＺウェハは，ウェハそのものが非常に高価である。
【０００８】
また，ＭＣＺウェハでは，機械的強度の向上およびウェハサイズの大口径化を図ることができる。しかしながら，ＭＣＺウェハでは，高酸素濃度のＭＣＺウェハ上にエピタキシャル成長による低欠陥層を形成する必要がある。そのため，製造工程が複雑であり，コストアップの要因となっている。
【０００９】
また，ＤＺウェハでも，ＤＺ層を形成するために特別な工程が必要となる。すなわち，アルゴンや水素の雰囲気中，温度が１２００℃前後であることを条件として，１〜３時間程度の時間をかけてアニール処理を行わなければならない。そのため，作製時間が長く，コストアップの要因となっている。
【００１０】
また，ＤＺウェハのように，１０００℃を超える高温熱処理を行うことで，ウェハ中の不純物濃度が外方拡散によって低くなる，いわゆるドーパント抜けが生じることがある。その際，横型の半導体装置（コレクタ電極，エミッタ電極ともに基板表面に形成）では，電流が流れることになるウェハ表面領域（表面からの深さがおよそ２〜３μｍまでの領域）に対して，再度不純物を注入・拡散すればよい。しかしながら，縦型の半導体装置（コレクタ電極，エミッタ電極が基板の表裏面に形成）では，電流が流れることになるウェハ表面からの深さが深い領域（ウェハ表面からの深さがおよそ４０〜５０μｍまでの領域）での不純物濃度の低下を注入・拡散で補填することができない。そのため，コレクタ−エミッタ間の耐圧等の素子特性が劣化してしまう。従って，ＤＺウェハは，パワーデバイス用の半導体素子に好適なトレンチゲート型半導体装置には適さない。また，プレーナ型半導体装置であっても，表裏面に電極が形成されているものであれば，素子特性の劣化が生じるおそれがある。
【００１１】
本発明は，前記した従来の半導体装置の製造方法が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低コスト化との両立が図られた絶縁ゲート型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
この課題の解決を目的としてなされた絶縁ゲート型半導体装置の製造方法は，ＣＺ法（CZochralski method）により作製されたシリコンウェハを基板とする絶縁ゲート型半導体装置の製造方法であって，基板の表面に第１の絶縁膜を形成する第１絶縁膜形成工程と，基板内に不純物領域を形成する不純物領域形成工程と，第１絶縁膜形成工程の後に，第１の絶縁膜の一部を除去してシリコンを露出させる絶縁膜除去工程と，絶縁膜除去工程の後に，不活性ガスまたは還元性ガスまたはこれらの混合ガス雰囲気下でアニール処理を行うアニール工程と，アニール工程の後に，少なくともシリコンが露出している部位に第２の絶縁膜を形成する第２絶縁膜形成工程とを含むことを特徴としている。さらに好ましくは，アニール工程では，温度が９００℃〜１０００℃の範囲内で，かつ，圧力が０．１ｋＰａ〜１０ｋＰａの範囲内であることを条件として，アニール処理を行うこととするとよりよい。
【００１３】
すなわち，本発明の絶縁ゲート型半導体装置の製造方法では，ＣＺ法により作製されたウェハ（例えば，ＭＣＺウェハ）上に第１の絶縁膜（例えば，フィールド酸化膜）を形成し，イオン注入や熱拡散処理等の不純物領域の加工処理を終えた後，第２の絶縁膜（ゲート絶縁膜）を形成する直前に，不活性ガスまたは還元性ガスまたはこれらの混合ガス雰囲気にてアニール処理を行う。
【００１４】
不活性ガスとは，具体的にアルゴン，ヘリウム，ネオン，窒素等のうちいずれかを主成分とするガスのことである。また，還元性ガスとは，具体的に水素，ＣＯ，ＳｉＨ4 のうちいずれかを主成分とするガスのことである。このアニール処理により，例えば，水素雰囲気中のアニール処理（水素アニール処理）であれば，シリコンの露出面から水素が取り込まれる。そして，その水素が露出部近傍の領域（以下，「界面領域」とする。例えば，シリコン露出面からの距離が１００ｎｍ以内の領域）に存在する酸素析出物（ＳｉＯX ）を還元する。これにより，露出面近傍の酸素が半導体基板外に外方拡散され，ゲート絶縁膜の特性に悪影響を与える酸素析出欠陥が減少する。
【００１５】
本発明のアニール処理は，ゲート絶縁膜が形成される部位の低欠陥化を目的としており，低欠陥層の深さは０．１μｍ程度で足りる。そのため，温度が９００℃〜１０００℃の範囲内で，１０分程度の時間，すなわち低温，短時間で済む。また，エピタキシャル層を必要としない。よって，短時間で作製でき，低コスト化を図ることができる。また，ゲート絶縁膜を形成する直前に低欠陥領域を形成するため，ＤＺウェハと比較して，ドーパント抜けが殆どなく，素子特性の劣化は生じない。
【００１６】
また，アニール処理を行うことにより，シリコンの露出面が平滑化される。そのため，特にトレンチゲート構造を有する半導体装置では，ドライエッチングによって生じたトレンチの側壁の欠陥を回復させることができる。よって，チャネル領域内でのキャリアの移動がスムーズになり，低オン抵抗化が図られる。
【００１７】
また，本発明の製造方法では，ＣＺ法により作製された半導体ウェハ（以下，ＣＺ法により製造されたウェハを「ＣＺウェハ」）を出発基板としている。そのため，ＦＺウェハと比較して，大口径であって機械的強度が高い。また，ＣＺウェハは，確かに高酸素濃度であるがゆえに酸素析出物が生じ易い。しかしながら本発明のように，酸素析出物の還元処理を行うことによってゲート絶縁膜が形成される部位に存在する酸素を外方拡散させている。これにより，ゲート絶縁膜が形成される部位に低欠陥領域を形成している。そのため，基板全体で見ると高酸素濃度であるが，ゲート絶縁膜の近傍は低酸素濃度である。従って，酸素析出物のゲート絶縁膜内部への取り込み率は小さく，本発明の製造方法にて製造される絶縁ゲート型半導体装置の電気的特性は良好となる。
【００１８】
さらに，ＣＺウェハは，ＦＺウェハと比べて非常に安価である。また，本発明では，ＣＺウェハであってもエピタキシャル層を形成する必要がない。そのため，製造される絶縁ゲート型半導体装置のコストダウンを図ることができる。
【００１９】
なお，本発明中の「ＣＺ法により作製された半導体ウェハ」には，ＭＣＺ法により作製された半導体ウェハを含意するものとする。また，第１絶縁膜形成工程と不純物形成工程とは，どちらが先であってもよい。
【００２０】
また，本発明の別の絶縁ゲート型半導体装置の製造方法は，ＣＺ法（チョクラルスキー法）により作製されたシリコンウェハを基板とする絶縁ゲート型半導体装置の製造方法であって，基板の表面に第１の絶縁膜を形成する第１絶縁膜形成工程と，基板内に不純物領域を形成する不純物領域形成工程と，第１絶縁膜形成工程の後に，第１の絶縁膜の一部を除去してシリコンを露出させる絶縁膜除去工程と，絶縁膜除去工程の後に，水素プラズマ処理を行う水素プラズマ工程と，水素プラズマ工程の後に，少なくともシリコンが露出している部位に第２の絶縁膜を形成する第２絶縁膜形成工程とを含むことを特徴としている。
【００２１】
すなわち，本発明の絶縁ゲート型半導体装置の製造方法では，ＣＺ法により作製されたウェハ（例えば，ＭＣＺウェハ）上に第１の絶縁膜（例えば，フィールド酸化膜）を形成し，イオン注入や熱拡散処理等の不純物領域の加工処理を終えた後，第２の絶縁膜（ゲート絶縁膜）を形成する直前に，水素プラズマ処理を行う。この水素プラズマ処理により，シリコンの露出面から界面領域内に水素原子が導入される。
【００２２】
そして，その後の熱処理時に，例えば第２の絶縁膜の形成時に，その水素原子が界面領域内に存在する酸素析出物（ＳｉＯX ）を還元する。これにより，露出面近傍の酸素が半導体基板外に外方拡散され，ゲート絶縁膜の特性に悪影響を与える酸素析出欠陥が減少する。また，ゲート絶縁膜を形成する直前に低欠陥領域を形成するため，ＤＺウェハと比較して，ドーパント抜けが殆どない。そのため，素子特性の劣化は生じない。
【００２３】
また，水素プラズマ処理は，ドライエッチングを行うトレンチ形成工程と同一のチャンバ内で行うことができ，ウェハを取り出すことがない。そのため，作業効率が良い。また，水素プラズマ処理は，基板の温度が２００℃程度の低温条件で処理を行うことができ，トレンチの形状の形崩れが極めて少ない。また，低温処理であるため，ドーパント抜けも殆どない。
【００２４】
また，水素プラズマ処理を行う際は，界面領域内の酸素濃度と同等以上の水素濃度となるような条件とするとよりよい。界面領域中に含まれる酸素よりも数多い水素を導入することにより，より確実に低欠陥領域を形成することができる。
【００２５】
また，本発明の絶縁ゲート型半導体装置の製造方法は，絶縁膜除去工程の後であってアニール処理あるいは水素プラズマ処理工程前に，基板の主表面にトレンチ部を形成するトレンチ部形成工程を含むこととしてもよい。すなわち，トレンチゲート型半導体装置では，トレンチ部の側壁にゲート絶縁膜が形成されるため，ウェハ表面からの深さが深い領域（ウェハ表面からの深さがおよそ４０〜５０μｍまでの領域）にまで低欠陥領域が必要となる。そのため，従来のウェハでは，４０〜５０μｍの厚さの低欠陥領域をあらかじめ形成しておかなければならない。そこで，本発明では，トレンチ部形成工程にてトレンチ部を形成した後にアニール処理あるいは水素プラズマ処理を行うことで，トレンチ部の側壁に沿ってその側壁近傍の領域（具体的には，トレンチ部の側壁から１００ｎｍ程度の厚さの領域）に低欠陥領域を形成する。つまり，従来のウェハよりも厚さが薄い低欠陥領域を形成する。これにより，ウェハ表面からの深さが深いトレンチの界面領域であっても容易に酸素析出欠陥を取り除くことができる。よって，本発明の絶縁ゲート型半導体装置の製造方法は，トレンチゲート型半導体装置に好適である。
【００２６】
また，本発明の製造方法は，第２絶縁膜形成工程の後に，第２の絶縁膜の上面上に電極層を形成する電極層形成工程と含むこととするとよりよい。すなわち，電極層が形成されるトレンチ部の形状は，電気的特性を確保するために特に正確であることが望まれる。そのため，本発明の製造方法によってトレンチ部の形状の変化が抑制されることから，電極層の形状および埋め込み性が良好であり，電気的特性は良好となる。
【００２７】
なお，本発明のアニール処理は，従来の技術によるアニール処理（例えば，特開２００２−２３１９４５号公報）をそのまま転用したものではない。従来の技術によるアニール処理では，次のような問題が発生する。すなわち，従来の技術でのアニール処理は，トレンチ部の肩部の形状を丸めるために行われる。これは，トレンチ部の肩部の形状を丸めることで，ゲート絶縁膜中の電界集中を緩和し，ゲート絶縁膜の電気的特性（良品率，絶縁耐圧，信頼性等）を向上させることを目的としている。従って，従来の技術でのアニール処理では，トレンチ部の肩部の形状を短時間（１０分以下）で積極的に丸めようとするため，処理温度（１０００℃以上）が高い。そのため，僅か数分程度のアニール処理であってもトレンチ部の丸めが進行しすぎることがあり，結果としてトレンチ部全体の形状がボーイング形状となってしまうことがある。そして，そのような形状のトレンチ部は，ゲート電極の埋め込み性が悪く，素子特性に悪影響を及ぼす。また，トレンチ部の肩部が丸すぎると，精細なパターニングが困難になる。また，急激なトレンチ部形状の変化は，トレンチ部の近傍に大きな応力を発生させる。さらに，短時間のアニール処理では，界面領域内の酸素析出欠陥を十分に除去することができない。
【００２８】
そこで本発明者は，トレンチ部の形状の変化の速度が遅く，かつ，界面領域内の酸素析出欠陥が十分に除去可能なアニール処理条件として，温度が９００℃〜１０００℃の範囲内で，圧力が０．１ｋＰａ〜１０ｋＰａの範囲内であることが有効であるという実験結果を得た。なお，アニール処理の処理時間としては，１０分以上であることが好ましい。この条件によれば，トレンチ部の形状の変化を最小限に抑制するとともに，トレンチ部の側壁近傍の酸素を確実に半導体基板外に外方拡散させることができる。
【００２９】
なお，仮にウェハ状態で，上記のアニール処理条件にて１０分程度のアニール処理を行ったとしても，ウェハの表面に形成されるＤＺ層は深さが０．１μｍ程度である。そのため，その後のゲート絶縁膜形成工程までの熱履歴（９００℃〜１１００℃程度）により，基板の内側からの酸素の拡散によってＤＺ層は容易に消失してしまう。そのため，アニール処理は本発明のようにゲート絶縁膜の形成直前に行うことが好適である。
【００３０】
また，アニール処理条件の温度は，好ましくは９００℃〜９５０℃の範囲内であるとよりよい。温度が低いほどトレンチ部の形状の変化が抑制され，本発明の製造方法にて製造される絶縁ゲート型半導体装置の電気的特性は良好となる。
【００３１】
また，本発明の水素プラズマ処理は，従来の技術による水素プラズマ処理（例えば，特許第３４１３６９８号公報）をそのまま転用したものではない。従来の技術による水素プラズマ処理では，次のような問題が発生する。すなわち，従来の技術での水素プラズマ処理は，シリコン界面上の自然酸化膜を除去するために行われる。そのため，水素原子を基板内に導入するのではなく，低バイアス条件で単にシリコン基板の表層の酸化膜を還元させることを目的としている。そのため，水素原子を積極的にシリコン基板内に導入することはない。よって，シリコンの露出面を含む所定の深さの領域を低欠陥化するために水素原子をシリコン基板内に導入する本発明とは異なる。
【発明の効果】
【００３２】
本発明によれば，トレンチ部の形成後にアニール処理あるいは水素プラズマ処理を行うことでゲート絶縁膜が形成される領域近傍の酸素を外方拡散させている。そのため，ゲート絶縁膜の良品率，耐圧，信頼性等が確保されている。また，ＣＺウェハを出発基板としていることから，ＦＺウェハ等と比較して材料費が安い。従って，高耐圧化と低コスト化との両立が図られた絶縁ゲート型半導体装置の製造方法が実現されている。
【発明を実施するための最良の形態】
【００３３】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，ゲート電極への電圧印加によりコレクタ−エミッタ間の導通をコントロールするトレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）に本発明を適用したものである。
【００３４】
実施の形態に係る半導体装置１００は，図１の断面図に示す構造を有している。半導体装置１００では，半導体基板の上面側に，Ｎ+ エミッタ領域３１が設けられている。一方，下面側にはＰ+ コレクタ領域１１が設けられている。それらの間には上面側から順に，Ｐ- ベース領域４１およびＮ- ドリフト領域１２が設けられている。また，半導体基板の上面側の一部を掘り込むことによりＮ+ エミッタ領域３１およびＰ- ベース領域４１を貫通するゲートトレンチ２１が形成されている。
【００３５】
また，ゲートトレンチ２１の内部には，多結晶シリコンのゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチの壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ エミッタ領域３１およびＰ- ベース領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ エミッタ領域３１およびＰ- ベース領域４１から絶縁されている。この他，半導体基板上には，層間絶縁膜５１，Ａｌ電極５２，パッシベーション保護膜５３等が形成されている。
【００３６】
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ベース領域４１にチャネル効果を生じさせ，もってＮ+ エミッタ領域３１とＰ+ コレクタ領域１１との間の導通をコントロールしている。
【００３７】
続いて，半導体装置１００の製造プロセスについて説明する。具体的には，水素アニール処理を行う製造プロセス（第１の形態）と，水素プラズマ処理を行う製造プロセス（第２の形態）との２つの製造方法を説明する。なお，あらかじめ，直径がおよそ２００ｍｍのＮ型のＭＣＺバルク基板１０を用意する。ＭＣＺバルク基板１０の比抵抗は，およそ５０Ωｃｍである。また，ＭＣＺバルク基板１０中の酸素濃度は，およそ８．０×１０17ａｔｏｍｓ／ｃｍ3 である。
【００３８】
［第１の形態］
第１の形態の製造プロセスは，水素アニール処理を利用して半導体装置１００を作製することを特徴としている。まず，ＭＣＺバルク基板１０の表面にフィールド酸化膜５０を形成する（図２）。
【００３９】
次に，イオン注入や熱拡散処理等を行うことにより，Ｐ- 拡散層４１およびＮ+ 拡散層３１を形成する（図３）。Ｐ- 拡散層４１は図１中のＰ- ベース領域４１となる領域であり，Ｎ+ 拡散層３１は図１中のＮ+ エミッタ領域３１となる領域である。このとき，ＭＣＺバルク基板１０中に不純物として存在する格子間酸素は，熱処理によりＳｉＯ2 あるいはＳｉＯX として析出する。すなわち，ＭＣＺバルク基板１０に酸素析出欠陥（いわゆるＢＭＤ（Bulk MicroDefect））が生じる。具体的には，ＭＣＺバルク基板１０中に，１．０×１０6 ／ｃｍ3 〜１．０×１０8 ／ｃｍ3 の範囲内で酸素析出物が発生する。
【００４０】
次に，フィールド酸化膜５０の一部を除去し，シリコン層を露出させる。その後，反応性イオンエッチングにより，Ｎ+ 拡散層３１およびＰ- 拡散層４１を貫通してその底部がＮ- 層１２にまで到達するゲートトレンチ２１を形成する（図４）。なお，Ｐ- 拡散層４１のウェハ表面からの深さは，およそ４μｍである。そのため，ゲートトレンチ２１のウェハ表面からの深さは，少なくとも５μｍである。
【００４１】
次に，ゲートトレンチ２１の側壁のシリコン層が露出した状態の半導体基板に対して水素アニール処理を行う（図５）。具体的には，水素含有ガスの流量を２ｌ／ｍｉｎとし，９００℃〜１０００℃の範囲内の温度でかつ０．１ｋＰａ〜１０ｋＰａの圧力により，１０分〜６０分の範囲内の時間，水素アニール処理を行う。この水素アニール処理により，ゲートトレンチ２１の壁面に水素が到達する。そして，その水素がアニールの熱エネルギーを受けて酸素析出物を還元（ＳｉＯX ＋Ｈ→Ｓｉ＋ＯＨ↑）する。これにより，半導体基板内の酸素が半導体基板外に外方拡散され，酸素析出欠陥が減少する。具体的に，トレンチゲート２１の側壁から厚さが１００ｎｍまでの領域（界面領域）に存在する酸素析出物は，１．０×１０4 ／ｃｍ3 以下にまで減少する。従って，図６に示すように，シリコンの露出面からの距離が１００ｎｍ以内となる界面領域６０が低欠陥領域となる。
【００４２】
さらに，水素アニール処理を行うことで，シリコンの露出面の結晶欠陥を回復させることができる。よって，シリコンの露出面，特にゲートトレンチ２１の側壁の平滑化が図られる。
【００４３】
なお，アニール処理中の雰囲気は，水素雰囲気に限るものではない。すなわち，不活性ガスまたは還元性ガスまたはこれらの混合ガス雰囲気であればよい。不活性ガスとは，具体的にアルゴン，ヘリウム，ネオン，窒素等のうちいずれかを主成分とするガスのことである。また，還元性ガスとは，具体的に水素，ＣＯ，ＳｉＨ4 のうちいずれかを主成分とするガスのことである。
【００４４】
次に，酸素雰囲気中，１１００℃の温度で１時間の熱酸化処理により，半導体基板の上面およびゲートトレンチ２１の壁面に酸化膜２４を形成する（図７）。これがゲート絶縁膜２４となる。その後，ゲートトレンチ２１内のスペースに対し，ゲート材２２を堆積する（図８）。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，減圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜がゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，Ｐ，Ｂ等の不純物を含むドープドポリシリコンを直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗のノンドープポリシリコンを堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。
【００４５】
その後，基板裏面に対してイオン注入や熱拡散処理等を行うことにより，Ｐ+ 拡散層１１が形成される（図９）。Ｐ+ 拡散層１１は，図１中のＰ+ コレクタ領域１１となる領域である。最後に，層間絶縁膜５１，Ａｌ電極５２，パッシベーション保護膜５３等を形成することにより，図１に示したような半導体装置１００が作製される。
【００４６】
［第２の形態］
第２の形態の製造プロセスは，水素プラズマ処理を利用して半導体装置１００を作製することを特徴としている。なお，本製造プロセスは，フィールド酸化膜の形成（図２），Ｐ- 拡散層等の不純物領域の形成（図３），ゲートトレンチの形成（図４）までの工程が第１の形態と同様であり，説明を省略する。
【００４７】
次に，ゲートトレンチ２１の側壁のシリコン層が露出した状態の半導体基板に対して水素プラズマ処理を行う（図１０）。具体的には，Ｈ2 ／Ａｒガスの流量を１００ｓｃｃｍ／１００ｓｃｃｍとし，電力を４００Ｗとし，２００℃前後の基板温度でかつ４０Ｐａの圧力により，３０秒程度の時間，水素プラズマ処理を行う。この条件下では，シリコン基板の表面において，およそ１００Ｖのバイアス電圧が発生しており，水素原子がプラズマ励起される。
【００４８】
この水素プラズマ処理により，シリコン基板の露出面から，すなわち本工程はゲートトレンチ２１の形成直後であるためゲートトレンチ２１の壁面から水素原子が導入される。この水素プラズマ処理は，ゲートトレンチの形成工程（図４）後に，同一のエッチングチャンバ内で実施する。この水素プラズマ処理により，ゲートトレンチ２１の壁面からの距離が１００ｎｍ以内となる界面領域に水素原子が導入される。この段階では，基板温度が２００℃前後と低温であることから，導入された水素原子は酸素と還元しない。つまり，界面領域では，水素原子と酸素析出物が共存している。
【００４９】
なお，界面領域内に導入される水素原子は，酸素を還元するためのものであることから，基板中の酸素濃度と同等以上の濃度となるように水素プラズマ処理の条件（水素流量，バイアス等）を設定する。例えば，水素プラズマ処理後の界面領域内の水素濃度が，およそ１．０×１０18ａｔｏｍｓ／ｃｍ3 となるように設定すれば十分である。また，水素原子を界面領域内に導入するためには，少なくとも１００Ｖ程度のバイアス条件とする必要がある。
【００５０】
次に，酸素雰囲気中，１１００℃の温度で１時間の熱酸化処理により，半導体基板の上面およびゲートトレンチ２１の壁面に酸化膜２４が形成される（図１１）。これがゲート絶縁膜２４となる。この熱酸化処理の際，水素プラズマ処理によって界面領域に導入された水素原子が熱エネルギーを受けて酸素析出物を還元（ＳｉＯX ＋Ｈ→Ｓｉ＋ＯＨ↑）する。これにより，半導体基板内の酸素が半導体基板外に外方拡散され，酸素析出欠陥が減少する。そして，トレンチゲート２１の側壁から厚さが１００ｎｍまでの領域（界面領域）に存在する酸素析出物は，１．０×１０4 ／ｃｍ3 以下にまで減少する。
【００５１】
その後，第１の形態と同様に，ゲート材の堆積（図８），裏面の形成（図９）を行う。最後に，層間絶縁膜５１，Ａｌ電極５２，パッシベーション保護膜５３等を形成することにより，第１の形態と同様に図１に示したような半導体装置１００が作製される。
【００５２】
［半導体装置の評価］
続いて，水素アニール処理が施された半導体装置（第１の形態の半導体装置）と，水素プラズマ処理が施された半導体装置（第２の形態の半導体装置）と，水素アニール処理ないし水素プラズマ処理等の酸素還元処理が施されていない半導体装置（従来の半導体装置）とについて，それぞれ４０個ずつ用意し，各半導体装置のゲート絶縁耐圧を調査した結果について述べる。各半導体装置のゲート絶縁膜の膜厚は１００ｎｍである。
【００５３】
図１２は，水素アニール処理が施された半導体装置におけるゲート絶縁耐圧の分布を示している。図１３は，水素プラズマ処理が施された半導体装置におけるゲート絶縁耐圧の分布を示している。また，図１４は，水素アニール処理ないし水素プラズマ処理等の酸素の還元処理が施されていない半導体装置におけるゲート絶縁耐圧の分布を示している。
【００５４】
図１２に示すように，水素アニール処理が施された半導体装置では，すべての半導体装置の耐圧が８０Ｖ以上であり，高耐圧であったことがわかる。また，水素アニール処理が施された半導体装置では，耐圧が９０Ｖ〜９５Ｖの範囲内に集中しており，ゲート耐圧のばらつきが小さいことがわかる。これは，水素アニール処理により，ゲート絶縁膜の近傍が低欠陥領域となっているためと考えられる。さらに，この半導体装置は，従来のＦＺウェハ，エピタキシャル層が形成されたＭＣＺウェハ，あるいはＤＺウェハから形成された半導体装置と同等以上の電気的特性を有しているといえる。
【００５５】
図１３に示すように，水素プラズマ処理が施された半導体装置では，サンプル個体の耐圧が８０Ｖ〜９０Ｖの範囲内に集中しており，その平均が８２．２Ｖであった。これにより，耐圧のばらつきが小さくかつ高耐圧であったことがわかる。これは，水素プラズマ処理により，水素アニール処理が施された半導体装置と同様に，ゲート絶縁膜の近傍が低欠陥領域となっているためと考えられる。さらに，この半導体装置は，従来のＦＺウェハ，エピタキシャル層が形成されたＭＣＺウェハ，あるいはＤＺウェハから形成された半導体装置と同等以上の電気的特性を有しているといえる。
【００５６】
一方，図１４に示すように，酸素の還元処理が施されていない半導体装置では，各半導体装置の耐圧が２０Ｖ〜５０Ｖの範囲内であり，すべて耐圧不良であった。また，ゲート耐圧のばらつきが大きいことがわかる。このことから，水素アニール処理によって電気的特性が著しく向上したことがわかる。
【００５７】
以上詳細に説明したように第１の形態の製造方法では，低欠陥領域を形成する行う前に，フィールド酸化膜５０やチャネル領域を形成するための不純物領域（Ｐ- ベース領域４１やＮ+ エミッタ領域３１）を形成しておく。そして，ゲートトレンチ２１を形成した後であってゲート絶縁膜２４を形成する直前に，水素アニール処理を行うこととしている。この水素アニール処理により，ゲートトレンチ２１の壁面近傍（界面領域）の酸素が還元され，半導体基板外に外方拡散され，界面領域内の酸素析出欠陥が減少する。その結果として，ゲートトレンチ２１の壁面近傍（界面領域）に低欠陥領域が形成される。そして，ゲート絶縁膜２４は低欠陥領域上に形成されるため，その特性は良好である。
【００５８】
また，水素アニール処理の際，温度が９００℃〜１０００℃の範囲内で，かつ，圧力が０．１ｋＰａ〜１０ｋＰａの範囲内であることを条件として，２０分程度の時間をかけてアニール処理を行うこととしている。すなわち，従来の水素アニール処理と比較して低い温度でアニール処理を行うことにより，ゲートトレンチ２１の形状の変化を抑制している。さらに，従来の水素アニール処理（１０５０℃以上）と異なり，ゲートトレンチ２１の形状変化を目的としてないため，低温（９００℃）でアニール処理を行うことができる。そのため，ドーパント抜けが殆ど生じない。
【００５９】
さらに，水素アニール処理を行うことで，シリコンの露出面，特にゲートトレンチ２１の側壁の平滑化が図られる。そのため，半導体装置１００のチャネル領域内でのキャリアの移動がスムーズになり，低オン抵抗化が図られる。
【００６０】
また，第２の形態の製造方法では，水素アニール処理の替わりに，水素プラズマ処理を行うこととしている。この水素プラズマ処理によってゲートトレンチ２１の壁面近傍（界面領域）に水素原子が導入される。そして，ゲート酸化膜の形成等の高温熱処理時に，この水素原子によって酸素が還元され，半導体基板外に外方拡散される。よって，界面領域内の酸素析出欠陥が減少する。その結果として，ゲートトレンチ２１の壁面近傍（界面領域）に低欠陥領域が形成される。そのため，ゲート酸化膜の特性は良好である。
【００６１】
また，水素プラズマ処理の際，温度が２００℃前後で，３０秒程度の時間をかけてプラズマ処理を行うこととしている。すなわち，９００℃以上の温度が必要となるアニール処理と比べて非常に低温で処理することができる。よって，ゲートトレンチ２１の形崩れは殆ど生じない。また，低温であるため，ドーパント抜けも殆ど生じない。
【００６２】
また，実施の形態（第１の形態および第２の形態）の製造方法では，ゲートトレンチ２１を形成した後に低欠陥領域を形成する。そのため，ウェハ表面からの深さが深い位置，具体的にはゲートトレンチ２１の底面近傍に低欠陥領域を形成することができる。
【００６３】
また，実施の形態の製造方法では，水素アニール処理によって低欠陥領域を形成した直後に，あるいは水素プラズマ処理によって低欠陥領域を形成しつつ，ゲート絶縁膜２４を形成することとしている。そのため，低欠陥領域の形成後の高温熱処理が少ない。従って，あらかじめ基板の表面に低欠陥領域を形成する従来の基板と比較して，酸素析出物のゲート絶縁膜２４内部への取り込み率は小さい。
【００６４】
また，実施の形態の製造方法では，ＭＣＺバルク基板を出発基板としている。そのため，ＦＺウェハと比較して，大口径であって機械的強度が高い。さらに，ＦＺウェハやエピタキシャル層が形成されたＭＣＺウェハと比較して安価である。よって，高耐圧化と低コスト化との両立が図られた絶縁ゲート型半導体装置の製造方法が実現している。
【００６５】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。
【００６６】
また，本実施の形態では，出発材となるＭＣＺバルク基板の酸素濃度を８．０×１０17ａｔｏｍｓ／ｃｍ3 としているが，これに限るものではない。例えば，酸素濃度が固溶限界濃度（１．５×１０18ａｔｏｍｓ／ｃｍ3 ）であってもよい。
【００６７】
また，本実施の形態では，トレンチゲート型半導体装置の製造に本発明を適用しているが，これに限るものではない。例えば，プレーナ型半導体装置に適用してもよい。その場合であっても，水素アニール処理ないし水素プラズマ処理等の酸素の還元処理はゲート絶縁膜の形成直前に行う。
【図面の簡単な説明】
【００６８】
【図１】実施の形態に係る半導体装置の構造を示す断面図である。
【図２】第１の形態に係る半導体装置の製造工程（フィールド酸化膜形成）を示す図である。
【図３】第１の形態に係る半導体装置の製造工程（不純物領域形成）を示す図である。
【図４】第１の形態に係る半導体装置の製造工程（ゲートトレンチ形成）を示す図である。
【図５】第１の形態に係る半導体装置の製造工程（アニール処理）を示す図である。
【図６】アニール処理後の低欠陥領域の範囲を示す図である。
【図７】第１の形態に係る半導体装置の製造工程（ゲート酸化膜形成）を示す図である。
【図８】第１の形態に係る半導体装置の製造工程（ゲート電極形成）を示す図である。
【図９】第１の形態に係る半導体装置の製造工程（ＩＧＢＴ形成）を示す図である。
【図１０】第２の形態に係る半導体装置の製造工程（水素プラズマ処理）を示す図である。
【図１１】第２の形態に係る半導体装置の製造工程（ゲート酸化膜形成）を示す図である。
【図１２】第１の形態の半導体装置について，ゲート絶縁耐圧の分布を示す柱状グラフである。
【図１３】第２の形態の半導体装置について，ゲート絶縁耐圧の分布を示す柱状グラフである。
【図１４】従来の形態の半導体装置について，ゲート絶縁耐圧の分布を示す柱状グラフである。
【符号の説明】
【００６９】
１０    ＭＣＺバルク基板
１１    Ｐ+ コレクタ領域
１２    Ｎ- ドリフト領域
２１    トレンチ（トレンチ部）
２２    ゲート電極（電極層）
２４    ゲート絶縁膜（第２の絶縁膜）
３１    Ｎ+ エミッタ領域（不純物領域）
４１    Ｐ- ベース領域（不純物領域）
５０    フィールド酸化膜（第１の絶縁膜）
５１    層間絶縁膜
５２    Ａｌ電極
５３    パッシベーション保護膜
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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