(57)【要約】【課題】増幅機能を有するスピントランジスタを提供すること。【解決手段】スピントランジスタ１００は、半導体基板１０と、半導体基板１０上において第１方向に磁化された強磁性体で形成される第１導電層１２と、半導体基板１０上において第１方向とその第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成された第２導電層１４と、第１導電層１２と第２導電層１４の間に位置し、第１導電層１２と第２導電層１４との間で電子スピンを導くチャネル部と、チャネル部の上方に位置するゲート電極４０と、第１導電層１２および第２導電層１４の少なくとも一方とチャネル部との間に位置するトンネルバリア膜１１ａ，１１ｂと、を備える。【選択図】        図１
2006032915.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、
前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、
前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導くチャネル部と、
前記チャネル部の上方に位置するゲート電極と、
前記第１導電層および前記第２導電層の少なくとも一方と前記チャネル部との間に位置するトンネルバリア膜と、
を備えたことを特徴とするスピントランジスタ。
【請求項２】
前記ゲート電極には、前記チャネル部のエネルギー準位を制御するための電圧が印加されることを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
前記第１導電層に接触する反強磁性層をさらに備えたことを特徴とする請求項１または２に記載のスピントランジスタ。
【請求項４】
前記第２導電層を挟み且つ互いに略直交した第１ワード線および第２ワード線をさらに備え、
前記第２導電層の磁化方向は、前記第１ワード線と第２ワード線に流れる電流によって生成される合成磁場の向きに応じて制御されることを特徴とする請求項１〜３のいずれか一つに記載のスピントランジスタ。
【請求項５】
前記第１ワード線は、ＳＯＩ（Silicon On Insulator）基板内に形成されることを特徴とする請求項４に記載のスピントランジスタ。
【請求項６】
前記第１ワード線と前記第２ワード線の少なくとも一方は、少なくとも側面が磁気被覆層で覆われていることを特徴とする請求項４または５に記載のスピントランジスタ。
【請求項７】
第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、
前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、
前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導くチャネル部と、
前記チャネル部の上方に位置するゲート電極と、
前記第２導電層上に位置する第１多層膜と、
前記第２導電層上に位置し、前記第１多層膜と離間した第２多層膜と、
を備え、
前記第１多層膜は、前記第２導電層上に位置する第１非磁性層と、該第１非磁性層上に位置し且つ第３方向に磁化された第１磁性層と、を有し、
前記第２多層膜は、前記第２導電層上に位置する第２非磁性層と、該第２非磁性層上に位置し且つ第４方向に磁化された第２磁性層と、を有し、
前記第２導電層の磁化方向は、該第２導電層を介して前記第１多層膜と前記第２多層膜との間に流す電流の向きによって制御されることを特徴とするスピントランジスタ。
【請求項８】
前記第３方向は前記第１方向または前記第２方向に一致し、
前記第３方向と前記第４方向は互いに反対向きであることを特徴とする請求項７に記載のスピントランジスタ。
【請求項９】
前記第３方向は前記第１方向または前記第２方向に一致し、
前記第３方向と前記第４方向は一致し、
前記第２導電層には、該第２導電層を介して前記第１多層膜と前記第２多層膜との間に流す電流の向きに応じて異なる向きの還流磁区が生成されることを特徴とする請求項７に記載のスピントランジスタ。
【請求項１０】
前記第１多層膜は、前記第１磁性層上に位置する第３非磁性層と、該第３非磁性層上に位置し且つ前記第３方向に対して反平行の第５方向に磁化された第３磁性層と、を有することを特徴とする請求項７〜９のいずれか一つに記載のスピントランジスタ。
【請求項１１】
前記第１導電層および前記第２導電層の少なくとも一方と前記チャネル部との間に位置するトンネルバリア膜をさらに備えたことを特徴とする請求項７〜１０のいずれか一つに記載のスピントランジスタ。
【請求項１２】
前記チャネル部と前記ゲート電極との間に位置するフローティングゲートをさらに備えたことを特徴とする請求項１〜１１のいずれか一つに記載のスピントランジスタ。
【請求項１３】
第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導く第１チャネル部と、前記第１チャネル部の上方に位置する第１ゲート電極と、前記第１チャネル部と前記第１ゲート電極との間に位置する第１フローティングゲートと、前記第１導電層および前記第２導電層の少なくとも一方と前記第１チャネル部との間に位置する第１トンネルバリア膜と、を有する第１スピントランジスタと、
第３方向に磁化された強磁性体で形成され、前記第１導電層または前記第２導電層のいずれか一方と電気的に接続されソースまたはドレインのいずれか一方として機能する第３導電層と、前記第３方向と該第３方向に対して反平行の第４方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第４導電層と、前記第３導電層と前記第４導電層の間に位置し、前記第３導電層と前記第４導電層との間で電子スピンを導く第２チャネル部と、前記第２チャネル部の上方に位置する第２ゲート電極と、前記第２チャネル部と前記第２ゲート電極との間に位置し前記第１フローティングゲートと電気的に接続される第２フローティングゲートと、前記第３導電層および前記第４導電層の少なくとも一方と前記第２チャネル部との間に位置する第２トンネルバリア膜と、を有する第２スピントランジスタと、
を備え、
前記第１ゲート電極は第１入力端子と電気的に接続され、
前記第２ゲート電極は第２入力端子と電気的に接続され、
前記第３導電層は出力端子と電気的に接続され、
前記第２導電層および前記第４導電層の磁化方向に応じて、ＡＮＤ回路またはＯＲ回路として機能する論理回路を少なくとも含んだことを特徴するプログラマブル論理回路。
【請求項１４】
第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導く第１チャネル部と、前記第１チャネル部の上方に位置する第１ゲート電極と、前記第１チャネル部と前記第１ゲート電極との間に位置する第１フローティングゲートと、前記第１導電層および前記第２導電層の少なくとも一方と前記第１チャネル部との間に位置する第１トンネルバリア膜と、を有する第１スピントランジスタと、
第３方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第３導電層と、前記第３方向と該第３方向に対して反平行の第４方向とのいずれか一方に磁化される強磁性体で形成され、前記第１導電層または第２導電層のいずれか一方と電気的に接続されソースまたはドレインのいずれか他方として機能する第４導電層と、前記第３導電層と前記第４導電層の間に位置し、前記第３導電層と前記第４導電層との間で電子スピンを導く第２チャネル部と、前記第２チャネル部の上方に位置する第２ゲート電極と、前記第２チャネル部と前記第２ゲート電極との間に位置し前記第１フローティングゲートと電気的に接続される第２フローティングゲートと、前記第３導電層および前記第４導電層の少なくとも一方と前記第２チャネル部との間に位置する第２トンネルバリア膜と、を有する第２スピントランジスタと、
を備え、
前記第１ゲート電極は第１入力端子と電気的に接続され、
前記第２ゲート電極は第２入力端子と電気的に接続され、
前記第４導電層は出力端子と電気的に接続され、
前記第２導電層および前記第４導電層の磁化方向に応じて、ＡＮＤ回路またはＯＲ回路として機能する論理回路を少なくとも含んだことを特徴とするプログラマブル論理回路。
【請求項１５】
第１方向に磁化された強磁性体で形成される磁気固着層と、
前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成された磁気記録層と、
前記磁気記録層上に位置する第１多層膜と、
前記磁気記録層上に位置し、前記第１多層膜と離間した第２多層膜と、
を備え、
前記第１多層膜は、前記磁気記録層上に位置する第１非磁性層と、該第１非磁性層上に位置し且つ第３方向に磁化された第１磁性層と、を有し、
前記第２多層膜は、前記磁気記録層上に位置する第２非磁性層と、該第２非磁性層上に位置し且つ第４方向に磁化された第２磁性層と、を有し、
前記磁気記録層の磁化方向は、該磁気記録層を介して前記第１多層膜と前記第２多層膜との間に流す電流の向きによって制御されることを特徴とする磁気メモリ。
【請求項１６】
前記第３方向は前記第１方向または前記第２方向に一致し、
前記第３方向と前記第４方向は互いに反対向きであることを特徴とする請求項１５に記載の磁気メモリ。
【請求項１７】
前記第３方向は前記第１方向または前記第２方向に一致し、
前記第３方向と前記第４方向は一致し、
前記第２導電層には、該第２導電層を介して前記第１多層膜と前記第２多層膜との間に流す電流の向きに応じて異なる向きの還流磁区が生成されることを特徴とする請求項１５に記載の磁気メモリ。
【請求項１８】
前記磁気固着層と前記磁気記録層との間に位置するトンネルバリア層をさらに備えたことを特徴とする請求項１５〜１７のいずれか一つに記載の磁気メモリ。
【請求項１９】
前記磁気固着層と前記磁気記録層との間に位置するスピン反射層をさらに備えたことを特徴とする請求項１５〜１８のいずれか一つに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造のスピントランジスタ、それを用いたプログラマブル論理回路、並びにトンネル磁気抵抗効果を利用した磁気メモリに関し、特に、増幅作用を有するスピントランジスタと、面方向のスピン注入によって記憶状態を制御することができる磁気メモリとに関する。
【背景技術】
【０００２】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。また、磁気ランダムアクセスメモリ（ＭＲＡＭ）や再生磁気ヘッドの応用など、トンネル磁気抵抗効果（ＴＭＲ）を基礎とする応用研究も勢いを増しつつある。特に、半導体と磁性体とを結合したスピントランジスタが注目されている。
【０００３】
代表的なスピントランジスタの構造として、拡散型スピントランジスタ（Mark Johnsonタイプ）（非特許文献１参照）、Supriyo Dattaタイプ（スピン軌道制御型スピントランジスタ）（非特許文献２参照）、スピンバルブトランジスタ（非特許文献３および非特許文献４参照）、単電子スピントランジスタ（非特許文献５参照）、共鳴スピントランジスタ（非特許文献６参照）が提案されている。
【０００４】
また、ソースおよびドレインが磁性体で形成され、チャネルとドレインとの間にポイントコンタクトを設けたＭＯＳ構造のスピントランジスタが提案されている（特許文献１参照）。このポイントコンタクトは、スピン偏極した電子に対して量子効果が生じるサイズであり、その抵抗はチャネル抵抗よりも著しく大きい。チャネルとドレインとの間の界面抵抗は、ドレイン電流の磁化依存性を決定する主要因であるため、このスピントランジスタでは、結果的に、大きな磁気抵抗変化率（ＭＲ比：Magneto-resistance ratio）を得ることができる。
【０００５】
また、ＭＲＡＭとＭＯＳＦＥＴとの組み合わせによって、ＡＮＤゲートやＯＲゲートなどの基本論理ゲートを構成し、ＭＲＡＭの記憶状態を変更することで、それら論理ゲートの有効と無効を制御することができるプログラマブル論理回路が提案されている。
【０００６】
【特許文献１】特開２００３−９２４１２号公報
【非特許文献１】M. Johnson et al., Phys. Rev. B37, 5326, (1988)
【非特許文献２】D. Datta et al., Appl. Phys. Lett. 56, 665 (1990)
【非特許文献３】D. J. Monsma et al., Phys. Rev. Lett. 74, 5260 (1995)
【非特許文献４】K.Mizushima et al., Phys. Rev. B58, 4660 (1998)
【非特許文献５】K. Ono et al., J. Phys. Soc. Jpn 66, 1261 (1997)
【非特許文献６】N. Akiba et al., Physica B256-258, 561 (1998)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したスピントランジスタのいずれも増幅機能を有しておらず、トランジスタの機能のうち、スイッチング機能のみの活用に留まっていた。
【０００８】
また、特許文献１に記載のスピントランジスタでは、ポイントコンタクトでの抵抗値が大きくなるため、素子の応答速度が低下するという問題があった。さらに、ポイントコンタクトを有するスピントランジスタの実験報告において、高いＭＲ比が実現できる例とできない例とが存在しており、このようなスピントランジスタを、多数の素子の集合である論理回路に適用することは、難しいという問題があった。
【０００９】
ポイントコンタクトを有しない構造のスピントランジスタであっても、半導体基板として真性半導体を用い、且つソースおよびドレインに用いる磁性体として磁性半導体を用いれば、ＭＲ比を大きくすることができる。具体的には、ソースおよびドレインとチャネルとの界面においてショットキーバリアを形成し、このショットキーバリアを介してスピン注入を行なう。磁性半導体は、例えば、半導体の原子の一部分をＭｎなどの磁性体で置換することにより得られる。しかしながら、磁性半導体は、現在のところ室温で良好な角型比が得られておらず、低温での動作に制限されるという問題があった。
【００１０】
また、ＭＲＡＭとＭＯＳＦＥＴとを組み合わせてプログラマブル論理回路を構築した場合、磁性体層からなるＭＲＡＭと半導体層からなるＭＯＳＦＥＴとの間の配線が複雑になるという問題があった。
【００１１】
本発明は、上記に鑑みてなされたものであって、増幅機能と不揮発性記憶機能を有し、且つ信頼性の高いスピントランジスタを提供することを目的とする。
【００１２】
また、本発明は、本発明にかかるスピントランジスタを用いることによって従来の配線の問題を解決したプログラマブル論理回路を提供することを目的とする。
【００１３】
また、面方向のスピン注入によって記憶状態を制御することができる磁気メモリを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するために、本発明にかかるスピントランジスタは、第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導くチャネル部と、前記チャネル部の上方に位置するゲート電極と、前記第１導電層および前記第２導電層の少なくとも一方と前記チャネル部との間に位置するトンネルバリア膜と、を備えたことを特徴とする。
【００１５】
また、本発明にかかるスピントランジスタは、第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導くチャネル部と、前記チャネル部の上方に位置するゲート電極と、前記第２導電層上に位置する第１多層膜と、前記第２導電層上に位置し、前記第１多層膜と離間した第２多層膜と、を備え、前記第１多層膜は、前記第２導電層上に位置する第１非磁性層と、該第１非磁性層上に位置し且つ第３方向に磁化された第１磁性層と、を有し、前記第２多層膜は、前記第２導電層上に位置する第２非磁性層と、該第２非磁性層上に位置し且つ第４方向に磁化された第２磁性層と、を有し、前記第２導電層の磁化方向は、該第２導電層を介して、前記第１多層膜と前記第２多層膜との間に流す電流の向きによって制御されることを特徴とする。
【００１６】
また、本発明にかかるプログラマブル論理回路は、第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導く第１チャネル部と、前記第１チャネル部の上方に位置する第１ゲート電極と、前記第１チャネル部と前記第１ゲート電極との間に位置する第１フローティングゲートと、前記第１導電層および前記第２導電層の少なくとも一方と前記第１チャネル部との間に位置する第１トンネルバリア膜と、を有する第１スピントランジスタと、第３方向に磁化された強磁性体で形成され、前記第１導電層または前記第２導電層のいずれか一方と電気的に接続されソースまたはドレインのいずれか一方として機能する第３導電層と、前記第３方向と該第３方向に対して反平行の第４方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第４導電層と、前記第３導電層と前記第４導電層の間に位置し、前記第３導電層と前記第４導電層との間で電子スピンを導く第２チャネル部と、前記第２チャネル部の上方に位置する第２ゲート電極と、前記第２チャネル部と前記第２ゲート電極との間に位置し前記第１フローティングゲートと電気的に接続される第２フローティングゲートと、前記第３導電層および前記第４導電層の少なくとも一方と前記第２チャネル部との間に位置する第２トンネルバリア膜と、を有する第２スピントランジスタと、を備え、前記第１ゲート電極は第１入力端子と電気的に接続され、前記第２ゲート電極は第２入力端子と電気的に接続され、前記第３導電層は出力端子と電気的に接続され、前記第２導電層および前記第４導電層の磁化方向に応じて、ＡＮＤ回路またはＯＲ回路として機能することを特徴とする。
【００１７】
また、本発明にかかるプログラマブル論理回路は、第１方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第１導電層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第２導電層と、前記第１導電層と前記第２導電層の間に位置し、前記第１導電層と前記第２導電層との間で電子スピンを導く第１チャネル部と、前記第１チャネル部の上方に位置する第１ゲート電極と、前記第１チャネル部と前記第１ゲート電極との間に位置する第１フローティングゲートと、前記第１導電層および前記第２導電層の少なくとも一方と前記第１チャネル部との間に位置する第１トンネルバリア膜と、を有する第１スピントランジスタと、第３方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第３導電層と、前記第３方向と該第３方向に対して反平行の第４方向とのいずれか一方に磁化される強磁性体で形成され、前記第１導電層または第２導電層のいずれか一方と電気的に接続されソースまたはドレインのいずれか他方として機能する第４導電層と、前記第３導電層と前記第４導電層の間に位置し、前記第３導電層と前記第４導電層との間で電子スピンを導く第２チャネル部と、前記第２チャネル部の上方に位置する第２ゲート電極と、前記第２チャネル部と前記第２ゲート電極との間に位置し前記第１フローティングゲートと電気的に接続される第２フローティングゲートと、前記第３導電層および前記第４導電層の少なくとも一方と前記第２チャネル部との間に位置する第２トンネルバリア膜と、を有する第２スピントランジスタと、を備え、前記第１ゲート電極は第１入力端子と電気的に接続され、前記第２ゲート電極は第２入力端子と電気的に接続され、前記第４導電層は出力端子と電気的に接続され、前記第２導電層および前記第４導電層の磁化方向に応じて、ＡＮＤ回路またはＯＲ回路として機能することを特徴とする。
【００１８】
また、本発明にかかる磁気メモリは、第１方向に磁化される強磁性体で形成された磁気固着層と、前記第１方向と該第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成された磁気記録層と、前記磁気記録層上に位置する第１多層膜と、前記磁気記録層上に位置し、前記第１多層膜と離間した第２磁気多層膜と、を備え、前記第１多層膜は、前記磁気記録層上に位置する第１非磁性層と、該第１非磁性層上に位置し且つ第３方向に磁化された第１磁性層と、を有し、前記第２多層膜は、前記磁気記録層上に位置する第２非磁性層と、該第２非磁性層上に位置し且つ第４方向に磁化された第２磁性層と、を有し、前記磁気記録層の磁化方向は、該磁気記録層を介して、前記第１磁気多層膜と前記第２磁気多層膜との間に流す電流の向きによって制御されることを特徴とする。
【発明の効果】
【００１９】
本発明にかかるスピントランジスタによれば、周知のＭＯＳトランジスタのスイッチング機能および増幅機能に加え、第２導電層内の磁化方向を制御することにより、メモリ機能をも提供することができるという効果を奏する。
【００２０】
また、本発明にかかるスピントランジスタによれば、面方向におけるスピン注入によって第２導電層の磁化方向を制御することができ、これによりメモリ機能を提供することができるという効果を奏する。
【００２１】
また、本発明にかかるプログラマブル論理回路によれば、メモリ機能を有するスピントランジスタによって構築されるので、スイッチング部とメモリ機能部との間の配線を簡略化することができるという効果を奏する。
【００２２】
また、本発明にかかる磁気メモリによれば、面方向におけるスピン注入によって磁気記録層の磁化方向を制御することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明にかかるスピントランジスタ、磁気メモリ、およびプログラマブル論理回路の実施の形態を図面に基づいて詳細に説明する。但し、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間において同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００２４】
（実施の形態１）
実施の形態１にかかるスピントランジスタは、ソースとドレインを磁性体で形成した、ＭＯＳ構造のトランジスタであって、チャネルとソースおよび／またはドレインとの間にトンネルバリア膜が形成されていることを特徴とする。
【００２５】
図１は、実施の形態１にかかるスピントランジスタの模式的な断面図である。図１において、スピントランジスタ１００は、半導体基板１０と、半導体基板１０上に形成された第１導電層１２および第２導電層１４と、第１導電層１２と半導体基板１０との間に形成されたトンネルバリア膜１１ａと、第２導電層１４と半導体基板１０との間に形成されたトンネルバリア膜１１ｂと、第１導電層１２と第２導電層１４の間に位置する半導体基板１０上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されたゲート電極４０と、第１導電層１２上に形成された反強磁性層１６と、反強磁性層１６上に形成された電極２０ａと、第２導電層１４上に形成された電極２０ｂと、を備える。第１導電層１２は、ＭＯＳトランジスタのソースおよびドレインのいずれか一方として機能する層であり、第２導電層１４は、ＭＯＳトランジスタのソースおよびドレインのいずれか他方として機能する層である。このスピントランジスタ１００は、ソースおよびドレインとして強磁性体を用いている点と、トンネルバリア膜１１ａ，１１ｂが形成されている点を除けば、従来のＭＯＳトランジスタと同じ構造である。よって、ゲート絶縁膜３０の直下であって且つ第１導電層１２と第２導電層１４との間に位置する半導体基板１０の領域は、チャネルとして機能する。
【００２６】
半導体基板１０は、例えば、Ｓｉ，Ｇｅなどの真性半導体、ＧａＡｓ，ＺｎＳｅなどの化合物半導体、または、これら半導体にドーピングを施した高導電性の半導体である。第１導電層１２は、磁気固着層として機能する強磁性体であり、その磁化は、所定の向きに固定される。換言すれば、この第１導電層１２に含まれる電子の大部分が所定のスピン方向に偏極されている。図１においては、第１導電層１２内の電子スピンの向きは紙面手前方向である。第１導電層１２は、例えば、
ｉ）ＮｉＦｅ合金，ＣｏＦｅ合金, ＣｏＦｅＮｉ合金
ii）（Ｃｏ, Ｆｅ, Ｎｉ）−（Ｓｉ, Ｂ）系合金、（Ｃｏ, Ｆｅ, Ｎｉ）
−（Ｓｉ, Ｂ）−（Ｐ, Ａｌ, Ｍｏ, Ｎｂ, Ｍｎ）系合金
iii）Ｃｏ−（Ｚｒ, Ｈｆ, Ｎｂ, Ｔａ, Ｔｉ）膜などのアモルファス材料
iv）Ｃｏ2（ＣｒｘＦｅ1-x）Ａｌ系やＣｏ2ＭｎＡｌ, Ｃｏ2ＭｎＳｉ
系などのホイスラー合金（ハーフメタル）
v）ＳｉＭｎ， ＧｅＭｎなどの希薄磁性半導体材料
からなる群より選ばれる少なくとも１種の強磁性薄膜またはそれら多層膜で形成することができる。
【００２７】
また、第１導電層１２は、一方向異方性を有することが望ましい。第１導電層１２の厚さは、０．１ｎｍから１００ｎｍが好ましく、超常磁性にならない程度の厚さである０．４ｎｍ以上がより望ましい。
【００２８】
反強磁性層１６は、第１導電層１２の磁化をより強固に且つ安定に固着するために形成される薄膜である。反強磁性層１６として、例えば、ＦｅＭｎ，ＰｔＭｎ，ＰｔＣｒＭｎ，ＮｉＭｎ，ＩｒＭｎ，ＮｉＯ，またはＦｅ2Ｏ3を用いることができる。
【００２９】
第２導電層１４は、磁気記録層として機能する強磁性体であり、外部から与えられる磁界やスピン注入によって、その磁化方向が変化する。すなわち、第２導電層１４の磁化方向を、第１導電層１２の磁化方向に対して、「平行」または「反平行」に制御することが可能である。ここで、ある磁化方向に対して「平行」とは、２つの磁化の向きが略一致することを意味し、ある磁化方向に対して「反平行」とは、２つの磁化の向きが互いに略反対であることを意味する。以下の説明においても、「平行」と「反平行」という表現はこの定義に従う。図１においては、第２導電層１４の磁化方向は紙面から手前方向または裏面方向に制御される。第２導電層１４もまた、第１導電層１２と同様な強磁性薄膜で形成することができる。また、第２導電層１４は、一軸異方性を有することが望ましく、その厚さは、第１導電層１２と同程度である。第２導電層１４として、軟磁性層／強磁性層という２層構造、または、強磁性層／軟磁性層／強磁性層という３層構造を用いても良い。
【００３０】
第１導電層１２および第２導電層１４を形成する磁性体に、さらに、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｒｕ，Ｒｅ，Ｏｓ，Ｎｂ，Ｂなどの非磁性元素を添加することにより、磁気特性、結晶性、機械的特性、化学的特性などの各種物性を調節してもよい。
【００３１】
トンネルバリア膜１１ａ，１１ｂは、例えば、Ｓｉ，Ｇｅ，Ａｌ，Ｇａ，Ｍｇ，Ｔｉ，Ｔａの酸化物または窒化物で形成される。ゲート絶縁膜３０は、従来のＭＯＳトランジスタのゲート絶縁膜と同様な材料、例えば、ＳｉＯ2で形成される。
【００３２】
ゲート電極４０、電極２０ａ、および電極２０ｂもまた、従来のＭＯＳトランジスタにおいて用いられる電極材料で形成される。ゲート電極４０は、例えば、多結晶シリコンで形成され、電極２０ａ，２０ｂおよび図示しないゲート引き出し電極は、例えばアルミニウムや多結晶シリコンで形成される。
【００３３】
図２−１は、第２導電層１４の磁化方向が、第１導電層１２の磁化方向に対して「平行」である場合のスピントランジスタ１００を模式的に表わした図である。また、図２−２は、この場合の、第１導電層１２、第２導電層１４、およびトンネルバリア膜１１ａ，１１ｂのエネルギーバンド図である。なお、図２−２は、第１導電層１２および第２導電層１４がホイスラー合金などのハーフメタル材料で形成された場合のエネルギーバンド図である。
【００３４】
同じ磁化方向の領域間では、その磁化方向と同じ向きに偏極された電子スピンは流れやすい。よって、磁化方向が「平行」の関係にあるときは、スピントランジスタ１００は、従来のＭＯＳトランジスタと同様なスイッチング機能を有する。すなわち、ゲート電極４０に印加する電圧を制御することによって、電極２０ａと電極２０ｂとの間の導通状態を制御することができる。
【００３５】
より具体的には、電極２０ａと電極２０ｂとの間に印加された電圧によって、第１導電層１２の電子は伝導帯に励起され、トンネルバリア膜１１ａのエネルギー障壁を透過し、ゲート電圧によって下げられたチャネル領域の伝導帯およびトンネルバリア膜１１ｂのエネルギー障壁を経て、第２導電層１４の伝導帯へと移動する。磁化方向が「平行」の関係にあるときは、図２−２に示すように、Ｕｐスピンの電子とＤｏｗｎスピンの電子のそれぞれについての第１導電層１２のエネルギーバンド構造と第２導電層１４のエネルギーバンド構造は一致する。Ｕｐスピンの電子はＵｐスピンバンドに移動し、Ｄｏｗｎスピンの電子はＤｏｗｎスピンバンドに移動するので、励起した電子は、容易に第１導電層１２から第２導電層１４へと移動することができる。
【００３６】
図３−１は、第２導電層１４の磁化方向が、第１導電層１２の磁化方向に対して「反平行」である場合のスピントランジスタ１００を模式的に表わした図である。また、図３−２は、この場合の、第１導電層１２、第２導電層１４、およびトンネルバリア膜１１ａ，１１ｂのエネルギーバンド図である。なお、図３−２もまた、第１導電層１２及び第２導電層１４がハーフメタル材料で形成された場合のエネルギーバンド図である。
【００３７】
異なる磁化方向の領域間では、一方の磁化方向に偏極した電子スピンは他方の磁化方向の領域へはほとんど流れない。よって、磁化方向が「反平行」の関係にあるときは、スピントランジスタ１００は、ＯＦＦ状態のＭＯＳトランジスタと等価である。すなわち、ゲート電極４０に閾値以上の電圧を印加しても、電極２０ａと電極２０ｂとの間に電流はほとんど流れない。
【００３８】
磁化方向が「反平行」の関係にあるときは、図３−２に示すように、Ｕｐスピンの電子とＤｏｗｎスピンの電子のそれぞれについての第１導電層１２のエネルギーバンド構造と第２導電層１４のエネルギーバンド構造は一致しない。よって、励起した電子は、第１導電層１２から第２導電層１４へと移動することが困難となる。
【００３９】
したがって、閾値以上のゲート電圧を印加した状態において、電極２０ａと電極２０ｂとの間の電流を計測すれば、第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「平行」であるか「反平行」であるかを特定することができる。これは、スピントランジスタ１００にメモリ機能が備わっていることを意味する。特に、第２導電層１４は、電流磁場やスピン注入などによって外部からエネルギーが与えられない限り、その磁化方向を保持するので、不揮発性のメモリ機能を実現する。
【００４０】
また、このスピントランジスタ１００は、従来のＭＯＳトランジスタと同様な増幅機能をも有する。閾値以上のゲート電圧を印加すると、チャネル領域に位置する半導体の価電子帯のバンド端が上昇するため（結果的に、伝導帯のバンド端が下がる）、第１導電層１２からチャネルへと注入された電子は、そのチャネルを経て容易に第２導電層１４側へと移動することができる。換言すれば、電子がチャネル領域を通過する容易性、すなわち、電子の量は、ゲート電圧の大きさに依存する。これは、ゲート電圧の制御によって、第１導電層１２と第２導電層１４との間の電流を増幅することができることを意味する。
【００４１】
さらに、周知のＭＯＳ型スピントランジスタでは、ショットキーバリアを形成するために半導体基板として真性半導体を用いていたが、スピントランジスタ１００では、ショットキーバリアに代えてトンネルバリアが形成されているので、半導体基板として化合物半導体やドーピングされた半導体を用いることができる。すなわち、スピントランジスタ１００を構成する材料の選択性を高めることができる。
【００４２】
以上に説明したように、実施の形態１にかかるスピントランジスタ１００によれば、第１導電層１２および第２導電層１４が磁性体または磁性半導体で形成されたＭＯＳトランジスタとして提供され、第１導電層１２とチャネルとの間と第２導電層１４とチャネルとの間とにそれぞれトンネルバリア膜１１ａ，１１ｂが形成されている。これにより、周知のＭＯＳトランジスタのスイッチング機能および増幅機能に加え、第２導電層１４内の磁化方向を制御することにより、メモリ機能をも提供することができる。
【００４３】
なお、第１導電層１２とチャネルとの間と、第２導電層１４とチャネルとの間とのいずれか一方のみにトンネルバリア膜が形成された場合であっても、上記効果を得ることができる。
【００４４】
また、図１では、ゲート絶縁膜３０およびゲート電極４０の側面に何も形成されていないが、図４に示すスピントランジスタ１００’のように、それら側面に絶縁膜４２ａ，４２ｂが形成されていてもよい。絶縁膜４２ａ，４２ｂは、例えば、ＣＶＤ（Chemical Vapor Deposition）やスパッタリングなどで成膜した後、ＲＩＥ（反応性イオンエッチング）などによる選択的エッチングによって形成することができる。
【００４５】
また、図１では、半導体基板１０に第１導電層１２および第２導電層１４が埋め込まれているが、これら導電層は、図５に示すように、半導体基板の主面上に形成されていてもよい（以下、この型を表面積層型ＭＯＳ構造と称する）。図５に示すスピントランジスタ１１００では、トンネルバリア膜１１ａ，１１ｂは、それぞれ半導体基板１１１０の表面に形成される。また、第１導電層１２は、トンネルバリア膜１１ａ上に形成され、第２導電層１４はトンネルバリア膜１１ｂ上に形成される。なお、図５において、図１と共通する部分には同一の符号が付されている。チャネルは、ゲート絶縁膜３０の直下に形成される。このように、第１導電層１２および第２導電層１４を半導体基板１１１０の主面上に形成される表面積層型ＭＯＳ構造のスピントランジスタであっても、上述した図１の効果を享受することができる。さらに、図６に示すスピントランジスタ１１００’のように、ゲート絶縁膜３０およびゲート電極４０と第１導電層１２との間と、ゲート絶縁膜３０およびゲート電極４０と第２導電層１４との間とに、それぞれ絶縁膜４２ａ，４２ｂが形成されていてもよい。
【００４６】
（実施の形態２）
実施の形態２にかかるスピントランジスタは、図１に示した第２導電層１４の磁化方向を電流磁場によって制御する構造を有することを特徴としている。図７は、実施の形態２にかかるスピントランジスタの模式的な断面図である。このスピントランジスタ１１０において、反強磁性層１６、ゲート電極４０、および半導体基板層１０の表面とゲート絶縁膜３０の側面とが絶縁層６０で覆われている。スピントランジスタ１１０の図１と異なる点は、絶縁層６０の上に第１ワード線１１１ａが形成される点と、半導体層１０と酸化シリコン層５０とがＳＯＩ（Silicon On Insulator）基板の一部として提供され、酸化シリコン層５０内に第２ワード線１１１ｂが形成される点である。なお、酸化シリコン層５０の下には、Ｓｉ等の支持基板（図示しない）が設けられている。
【００４７】
第１ワード線１１１ａと第２ワード線１１１ｂは、第２導電層１４を間に挟むように、略直交して配置され、例えば、ＡｌやＣｕで形成される。図７では、第１ワード線１１１ａは、第１導電層１２および第２導電層１４を横切る方向に伸び、第２ワード線１１１ｂは、第２導電層１４に沿った方向に伸びる。
【００４８】
第１ワード線１１１ａと第２ワード線１１１ｂのそれぞれに電流パルスを流すことにより、これらワード線に挟まれた領域、すなわち第２導電層１４が位置する領域に合成磁場が生成される。合成磁場の向きは、上記電流パルスの向きによって制御することができる。この合成磁場の向きより、第２導電層１４の磁化方向を制御することができる。
【００４９】
よって、この実施の形態２にかかるスピントランジスタ１１０によれば、実施の形態１にかかるスピントランジスタ１００の第２導電層１４の磁化方向を、電流磁場によって制御することができる。
【００５０】
なお、この電流磁場の制御構造は、図５に示した表面積層型ＭＯＳ構造のスピントランジスタに対しても適用することができる。
【００５１】
（実施の形態３）
実施の形態３にかかるスピントランジスタは、実施の形態２にかかるスピントランジスタの第１ワード線および／または第２ワード線の表面の一部に、磁性体からなる磁気被覆層が形成されていることを特徴としている。図８−１は、実施の形態３にかかるスピントランジスタの模式的な断面図である。このスピントランジスタ１２０において、図７と異なる点は、絶縁層６０上の第１ワード線１２１ａの上面および側面に磁気被覆層（Ｙｏｋｅ）１２２ａが形成されている点と、酸化シリコン層５０内の第２ワード線１２１ｂの下面および側面に磁気被覆層（Ｙｏｋｅ）１２２ｂが形成されている点である。磁気被覆層１２２ａ，１２２ｂは、例えば、パーマロイで形成される。図８−２は、図８−１のＸ−Ｘ線断面図である。図８−１および図８−２に示すように、磁気被覆層１２２ａ，１２２ｂの断面はＵ字状であり、第１ワード線１２１ａおよび第２ワード線１２１ｂの表面のうち、第２導電層１４の方向に向いた面には磁気被覆層は形成されない。
【００５２】
この実施の形態３にかかるスピントランジスタ１２０によれば、第１ワード線１２１ａおよび第２ワード線１２１ｂに形成された磁気被覆層１２２ａ，１２２ｂによって、第２導電層１４へと局所的に電流磁場を与えることが可能になる。換言すれば、第２導電層１４の磁化方向を制御するのに必要な電流パルスをより小さくすることができ、これにより、電流パルスの増大に伴う諸問題、すなわちＥＭ（Electro Migration）や電流パルス生成回路の面積の増大などを回避することができる。
【００５３】
図９は、実施の形態３にかかるスピントランジスタのドレイン電流特性を示すグラフである。なお、このグラフを得るのに用いたスピントランジスタの第１導電層１２は、（Ｃｏ90Ｆｅ10）85Ｂ15／ＰｔＭｎ／Ｔａ／Ｐｏｌｙ−Ｓｉの強磁性多層膜であり、第２導電層１４は、（Ｃｏ90Ｆｅ10）85Ｂ15／Ｔａ／Ｐｏｌｙ−Ｓｉの強磁性多層膜である。図９において、実線は、第２導電層１４の磁化方向を第１導電層１２の磁化方向に対して「平行」にした状態のグラフを表わし、破線は、「反平行」にした状態を表わしている。また、「平行」状態および「反平行」状態のそれぞれにおいて、ゲート電圧Ｖgを０．２Ｖ，０．６Ｖ，０．９Ｖ，１．４Ｖとした場合の各グラフが示されている。図９に示すように、「平行」状態では、「反平行」状態と比較して、より小さいソース−ドレイン間電圧の印加によっても十分に大きなドレイン電流が流れる。すなわち、「平行」状態と「反平行」状態との間において異なる電流特性が示されており、これはメモリ機能の発現を意味する。さらに、ゲート電圧の増加に伴い、ドレイン電流も増加している。これは、このスピントランジスタ１２０に増幅機能が備わっていることを意味する。
【００５４】
図１０は、実施の形態３にかかるスピントランジスタの他の例のドレイン電流特性を示すグラフである。なお、このグラフを得るのに用いたスピントランジスタの第１導電層１２および第２導電層１４は、ハーフメタル材料Ｃｏ2ＭｎＡｌを用いた多層膜である。具体的には、第１導電層１２として、Ｃｏ2ＭｎＡｌ／（Ｃｏ90Ｆｅ10）85Ｂ15／ＰｔＭｎ／Ｔａ／Ｐｏｌｙ−Ｓｉの強磁性多層膜を用い、第２導電層１４として、Ｃｏ2ＭｎＡｌ／（Ｃｏ90Ｆｅ10）85Ｂ15／Ｃｕ／（Ｃｏ90Ｆｅ10）85Ｂ15／ＰｔＭｎ／Ｔａ／Ｐｏｌｙ−Ｓｉの強磁性多層膜を用いた。また、「平行」状態および「反平行」状態のそれぞれにおいて、ゲート電圧Ｖgを０．４Ｖ，０．８Ｖ，１．２Ｖ，１．５Ｖとした場合の各グラフが示されている。図１０においても、図９と同様なドレイン電流特性が示されている。但し、図１０に示すグラフは、図９のグラフと比較して、「反平行」状態では、十分に大きなドレイン電流が流れるために、より大きなソース−ドレイン間電圧を印加する必要がある。これは、第１導電層１２および第２導電層１４としてハーフメタル材料を用いた方が、より大きなＭＲ比が得られることを意味している。
【００５５】
（実施の形態４）
実施の形態４にかかるスピントランジスタは、実施の形態１にかかるスピントランジスタの第２導電層１４の磁化方向をスピン注入によって制御する構造を有することを特徴としている。図１１−１は、実施の形態４にかかるスピントランジスタの模式的な断面図である。また、図１１−２は、図１１−１に示すスピントランジスタの平面図である。このスピントランジスタ１３０において、図１と異なる点は、第２導電層１４の上に、互いに所定の距離だけ離間した第１多層膜と第２多層膜が形成されている点である。
【００５６】
図１１−１に示すように、このスピントランジスタ１３０は、第２導電層１４の表面に、第１多層膜として、非磁性層１３１ａと磁気固着層１３２ａとがその順に積層され、第２多層膜として、非磁性層１３１ｂと磁気固着層１３２ｂとがその順に積層されている。特に、第１多層膜と第２多層膜は、第２導電層１４の長手方向に沿って長く、互いに平行である。すなわち、第１多層膜と第２多層膜との間隙もまた、第２導電層１４の長手方向に沿って長い。磁気固着層１３２ａ，１３２ｂは、それらの磁化方向が互いに「反平行」の関係にあり、第１導電層１２と同様な磁性材料で形成される。非磁性層１３１ａ，１３１ｂは、例えば、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｒｕ，Ｏｓ，Ｒｅ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂ，またはそれら合金で形成される。
【００５７】
また、磁気固着層１３２ａの上には電極１３３ａが形成され、磁気固着層１３２ｂの上には電極１３３ｂが形成される。電極１３３ａ, １３３ｂは、例えばアルミニウムや多結晶シリコンで形成される。
【００５８】
第２導電層１４に対するスピン注入は、電極１３３ａと電極１３３ｂとの間に電流を流すことにより行なう。以下に、このスピン注入による磁化方向の制御について説明する。ここで、図１１−１に示すように、磁気固着層１３２ａの磁化方向は、第１導電層１２の磁化方向に対して「反平行」であり、磁気固着層１３２ｂの磁化方向は、第１導電層１２の磁化方向に対して「平行」であるとする。
【００５９】
まず、第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「平行」に記録された状態を想定する。この状態から、スピン注入によって第２導電層１４の磁化方向を「平行」から「反平行」に反転させる。この磁化反転は、電極１３３ｂから電極１３３ａに向けて電流を流すことにより行なう。電子の移動で言えば、磁気固着層１３２ａ内の「反平行」に偏極された電子スピン（以下、反平行スピンと称する。）が非磁性層１３１ａを介して第２導電層１４に注入される。第２導電層１４内の「平行」に偏極された電子スピン（以下、平行スピンと称する。）は、注入された反平行スピンのトルクを受けて、そのスピン方向を反平行に反転する。また、注入によって磁気固着層１３２ｂに達した反平行スピンは、磁気固着層１３２ｂの磁化方向が「平行」であるために、そこで反射される。反射された反平行スピンは、さらに、第２導電層１４内の平行スピンに対してトルクを与え、その平行スピンのスピン方向を反平行に反転させる。これにより、第２導電層１４の磁化方向を「平行」から「反平行」に反転させることができる。
【００６０】
この「平行」→「反平行」動作に要する電流ＩCAPは、
ＩCAP＝ｅ・α・Ｍ・Ａt[Ｈ＋Ｈk＋２πＭ］／（ｈ・ｇ（０））
と表わされる。ここで、α はGilbert damping parameter、Ｍは磁化、Ａtは第２導電層１４の体積、Ｈは磁場、Ｈkは異方性定数、ｈはプランク定数である。また、ｇ（０）の一般式ｇ（π）は、磁気固着層１３２ａと非磁性層１３１ａの界面および磁気固着層１３２ｂと非磁性層１３１ｂの界面でのスピン依存性を示しており、
ｇ（θ）＝１／［−４＋（１＋ｐ）3・（３＋ｃｏｓθ）／４ｐ3/2］
と表わされる。ここで、ｐはスピン偏極率である。
【００６１】
つぎに、第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「反平行」に記録された状態を想定する。この状態から、スピン注入によって第２導電層１４の磁化方向を「反平行」から「平行」に反転させる。この磁化反転は、上記した「平行」→「反平行」動作とは逆に、電極１３３ａから電極１３３ｂに向けて電流を流すことにより行なう。電子の移動で言えば、磁気固着層１３２ｂ内の平行スピンが非磁性層１３１ｂを介して第２導電層１４に注入される。この反転動作も、スピンの向きが異なる点以外は、上記した「平行」→「反平行」の動作と同様である。
【００６２】
この「反平行」→「平行」の動作に要する電流ＩCPは、
ＩcP＝ｅ・α・Ｍ・Ａt［Ｈ−Ｈk−２πＭ］／（ｈ・ｇ（π））
と表わされる。なお、ｇ（π）＞ｇ（０）であるため、一般に、電流ＩcPの方が、電流ＩcAPに比べて小さい。
【００６３】
図１１−１および図１１−２に示した磁化方向制御構造は、図１２に示すように、上述した表面積層型ＭＯＳ構造に対しても適用することができる。図１２に示すスピントランジスタ１１３０では、半導体基板１１１０の表面に形成されたトンネルバリア膜１１ａ，１１ｂ上にそれぞれ第１導電層１２，第２導電層１４が形成され、第２導電層１４上に、図１１−１および図１１−２に示した第１多層膜（非磁性層１３１ａ，磁気固着層１３２ａ）および第２多層膜（非磁性層１３１ｂ，磁気固着層１３２ｂ）が形成される。
【００６４】
図１１−１および図１１−２では、第１多層膜と第２多層膜が第２導電層１４の長手方向に沿って互いに平行となる方向に長いとしたが、並置される方向を９０°回転させ、第１磁気多層膜の先端と第２多層膜の先端との間に間隙が形成されるように配置されてもよい。図１３−１は、この場合の実施の形態４にかかるスピントランジスタの模式的な断面図である。また、図１３−２は、図１３−１に示すスピントランジスタの平面図である。図１３−１に示すスピントランジスタ１４０は、第２導電層１４の表面に、第１多層膜として、非磁性層１４１ａと磁気固着層１４２ａとがその順に積層され、第２多層膜として、非磁性層（図示せず）と磁気固着層１４２ｂとがその順に積層されている。特に、第１多層膜と第２多層膜は、それらの先端同士が向かい合うように且つその先端間に間隙ができるように、配置される。磁気固着層１４２ａ，１４２ｂは、図１１−１に示した磁気固着層１３２ａ，１３２ｂと同様な材料で形成され、非磁性層１４１ａ，１４１ｂもまた、図１１−１に示した非磁性層１３１ａ，１３１ｂと同様な材料で形成される。磁気固着層１４２ａの上には電極１４３ａが形成され、磁気固着層１４２ｂの上には電極１４３ｂが形成される。これら電極もまた、図１１−１に示した電極１３３ａ, １３３ｂと同様な材料で形成される。
【００６５】
図１３−１および図１３−２に示した磁化方向制御構造は、図１４に示すように、上述した表面積層型ＭＯＳ構造に対しても適用することができる。図１４に示すスピントランジスタ１１４０では、半導体基板１１１０の表面に形成されたトンネルバリア膜１１ａ，１１ｂ上にそれぞれ第１導電層１２，第２導電層１４が形成され、第２導電層１４上に、図１３−１および図１３−２に示した第１多層膜（非磁性層１４１ａ，磁気固着層１４２ａ）および第２多層膜（非磁性層，磁気固着層１４２ｂ）が形成される。
【００６６】
以上に説明したように、実施の形態４にかかるスピントランジスタ１３０，１１３０，１４０および１１４０によれば、第２導電層１４の磁化方向を、スピン注入によって制御することができる。実施の形態２および３に示した電流磁場によって生成された合成磁場は、スピントランジスタの層構造とは無関係に空間的な広がりを有するので、第２導電層１４以外の構成部に対して悪影響を及ぼす可能性がある。また、ＭＯＳ構造によって占有される空間以外に、ワード線を配置するための空間が必要となる。実施の形態４にかかるスピントランジスタでは、これら電流磁場を生成する構造上の欠点を改善している。さらに、スピン注入は、第２導電層１４の面方向に対して行なわれるため、磁化方向を制御するために注入される電子スピンは、トンネルバリア膜１１ａ，１１ｂを流れない。これにより、トンネルバリア膜１１ａ，１１ｂの破壊が避けられる。
【００６７】
なお、図１１−１において、磁気固着層１３２ａと電極１３３ａとの間と、磁気固着層１３２ｂと電極１３３ｂとの間とに、反強磁性層１６と同様な材料で形成された反強磁性層を設けてもよい。これにより、磁気固着層１３２ａと磁気固着層１３２ｂの磁化をより強固に且つ安定に保持することができる。図１２，図１３−１および図１４に示したスピントランジスタについても同様である。
【００６８】
さらに、実施の形態４の特徴であるスピン注入構造は、トンネルバリア膜１１ａ，１１ｂを備えないスピントランジスタに対しても適用可能である。すなわち、第１導電層１２および第２導電層１４とチャネルとの間にショットキーバリアが生成されるＭＯＳ型スピントランジスタにも対しても、スピン注入による第２導電層の磁化方向制御が可能である。
【００６９】
（実施の形態５）
実施の形態５にかかるスピントランジスタは、実施の形態４にかかるスピントランジスタにおいて、少なくとも一方の磁気多層膜の磁気固着層を、磁性層／非磁性層／磁性層の３層構造によって形成することを特徴としている。
【００７０】
図１５−１は、実施の形態５にかかるスピントランジスタの模式的な断面図である。また、図１５−２は、図１５−１に示すスピントランジスタの平面図であり、図１５−３は、図１５−２に示すスピントランジスタのＸＩ−ＸＩ線断面図である。図１５−１に示すスピントランジスタ１５０において、図１３−１と異なる点は、第２導電層１４の表面に、第１多層膜として、非磁性層１５１ａと、磁性層１５２ａと、非磁性層１５３ａと、磁性層１５４ａとがその順に積層され、第２多層膜として、非磁性層１５２ｂと磁性層１５３ｂとがその順に積層されている点である。また、磁性層１５２ａと磁性層１５３ｂの磁化方向は「反平行」の関係にあり、磁性層１５４ａと磁性層１５３ｂの磁化方向は「平行」の関係にある。すなわち、第１多層膜を構成する２つの磁性層１５２ａ，１５４ａは磁化方向が異なる。
【００７１】
磁性層１５２ａ，１５４ａ，１５３ｂは、実施の形態４において説明した磁気固着層と同様な材料で形成され、非磁性層１５１ａ，１５３ａ，１５２ｂもまた、実施の形態４において説明した非磁性層と同様な材料で形成される。磁性層１５４ａの上には電極１５５ａが形成され、磁性層１５３ｂの上には電極１５４ｂが形成される。これら電極もまた、上述した電極と同様な材料で形成される。
【００７２】
磁性層１５２ａ／非磁性層１５３ａ／磁性層１５４ａのように、磁化方向の異なる２つの磁性層を、非磁性層を介して挟んだ構造とすることにより、２つの磁性層間において反強磁性相互作用が生じ、磁性層の磁化方向がより強固に且つ安定に保持される。すなわち、この３層構造は、第１導電層１２の上に形成された反強磁性層１６と同様な作用を提供することができる。この３層構造に隣接してさらに反強磁性層を設けると、より効果的である。磁気固着層を構成する磁性層／非磁性層／磁性層の２つの磁性層の膜厚を調整することにより、磁気記録層である第２導電層１４の磁化シフトを任意に設定することもできる。また、この３層構造による磁化固着は、磁性層からの漏洩磁界（stray field）を低減させることができる。
【００７３】
なお、第２多層膜の磁性層を、磁性層／非磁性層／磁性層の３層構造によって実現しても良い。この場合、第１多層膜と第２多層膜のうち、一方が、非磁性層／磁性層を奇数回積層した多層構造によって形成され、他方が、非磁性層／磁性層を偶数回積層した多層構造によって形成される必要がある。
【００７４】
この３層構造による磁化固着は、磁気固着層である第１導電層１２に対して適用することもできる。すなわち、第１導電層１２と反強磁性層１６とからなる構造を、磁性層／非磁性層／磁性層の３層構造としてもよい。この場合、３層構造にさらに、反強磁性層１６を隣接させて配置することもできる。
【００７５】
また、図１５−１〜図１５−３に示した磁化方向制御構造は、図１６に示すように、上述した表面積層型ＭＯＳ構造に対しても適用することができる。図１６に示すスピントランジスタ１１５０では、半導体基板１１１０の表面に形成されたトンネルバリア膜１１ａ，１１ｂ上にそれぞれ第１導電層１２，第２導電層１４が形成され、第２導電層１４上に、図１３−１および図１３−２に示したような第１多層膜（非磁性層１５１ａ，磁性層１５２ａ，非磁性層１５３ａ，磁性層１５４ａ）および第２多層膜（非磁性層１５２ｂ，磁気固着層１５３ｂ）が形成される。
【００７６】
以上に説明したように、実施の形態５にかかるスピントランジスタ１５０および１１５０によれば、第２導電層１４に対するスピン注入を行なうための磁気固着層が、磁性層／非磁性層／磁性層の３層構造によって形成される。この３層構造によって、磁気固着層の磁化をより強固に且つ安定に保持することができる。
【００７７】
（実施の形態６）
実施の形態６にかかるスピントランジスタは、実施の形態４にかかるスピントランジスタにおいて、第１多層膜を構成する磁気固着層の磁化方向と第２多層膜を構成する磁気固着層の磁化方向とが同一であることを特徴としている。特に、スピン注入によって、第２導電層１４に還流磁区が生成されることを特徴とする。図１７−１は、実施の形態６にかかるスピントランジスタの模式的な断面図である。また、図１７−２は、図１７−１に示すスピントランジスタの平面図である。
【００７８】
このスピントランジスタ１６０は、第２導電層１４の表面に、第１多層膜として、非磁性層１６１ａと磁気固着層１６２ａとがその順に積層され、第２多層膜として、非磁性層１６１ｂと磁気固着層１６２ｂとがその順に積層されている。また、磁気固着層１６２ａの上には電極１６３ａが形成され、磁気固着層１６２ｂの上には電極１６３ｂが形成される。スピントランジスタ１６０は、磁気固着層１６２ａ，１６２ｂの磁化方向が同一である点以外は、図１１−１に示したスピントランジスタ１３０と同じ構造を有し、同様な材料で形成される。
【００７９】
以下に、このスピントランジスタ１６０における、スピン注入による磁化方向の制御、特に還流磁区の生成について説明する。ここで、図１１−１に示したように、磁気固着層１６２ａ，１６２ｂの磁化方向は、第１導電層１２の磁化方向に対して「平行」であるとする。
【００８０】
まず、第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「反平行」に記録された状態を想定する。正確には、第２導電層１４において還流磁区が生成されており、その還流磁区のチャネル側に位置する磁区、換言すれば非磁性層１６１ａの直下に位置する磁区（以下、近位磁区と称する。）の磁化方向が「反平行」であり、且つ非磁性層１６１ｂの直下に位置する磁区（以下、遠位磁区と称する。）の磁化方向が「平行」である状態を想定する。図１８−１は、この状態での還流磁区を示す図である。このように、第２導電層１４に還流磁区が生成されている場合、第２導電層１４は、第１導電層１２に対して「反平行」と「平行」の２つの記録状態を有することになる。しかしながら、ドレイン電流の流れやすさは、実質、第１導電層１２の磁化方向と、第２導電層１４の近位磁区の磁化方向とによって決まる。このため、第２導電層１４の記録状態は、近位磁区の磁化方向によって表わすことができる。
【００８１】
図１８−１に示す状態から、スピン注入によって近位磁区の磁化方向を「平行」に反転させ、遠位磁区の磁化方向を「反平行」に反転させる。この磁化反転は、電極１６３ｂから電極１６３ａに向かう向きに電流を流すことにより行なう。電子の移動で言えば、磁気固着層１６２ａ内の平行スピンが非磁性層１６１ａを介して第２導電層１４に注入される。近位磁区内の反平行スピンは、注入された平行スピンのトルクを受けて、その向きを反転させ、平行スピンとなる。注入された平行スピンは、近位磁区と遠位磁区とを通過して、磁気固着層１６２ｂに到達する。磁気固着層１６２ｂの磁化方向は、「平行」であるため、平行スピンは反射されずに、容易に電極１６３ｂへと流れる。一方、電極１６３ａと電極１６３ｂとの間の電圧の印加により、平行スピンだけではなく、第２導電層１４内の反平行スピンも磁気固着層１６２ｂへと移動する。磁気固着層１６２ｂに達した反平行スピンは、磁気固着層１６２ｂの磁化方向が「平行」であるために、そこで反射される。反射された反平行スピンは、さらに、遠位磁区内の平行スピンに対してトルクを与え、その向きを「反平行」に反転させる。これにより、近位磁区の磁化方向を「平行」に反転させ、遠位磁区の磁化方向を「反平行」に反転させることができる。図１８−２は、これら磁化反転後の還流磁区を示す図である。図１８−１と図１８−２とを比較してもわかるように、磁気固着層１６２ａから第２導電層１４へのスピン注入により、還流磁区の磁化方向を時計回りから反時計回りに反転させることができる。
【００８２】
つぎに、第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「平行」に記録された状態を想定する。正確には、図１８−２に示した状態である。この磁化反転は、電極１６３ａから電極１６３ｂに向かう向きに電流を流すことにより行なう。電子の移動で言えば、磁気固着層１６２ｂ内の平行スピンが非磁性層１６１ｂを介して第２導電層１４に注入される。この磁化反転も、スピンの向きが異なる点以外は、上記した「反平行」→「平行」の動作と同様である。
【００８３】
また、図１８−１および図１８−２に示した磁化方向制御構造は、図１９に示すように、上述した表面積層型ＭＯＳ構造に対しても適用することができる。図１９に示すスピントランジスタ１１６０では、半導体基板１１１０の表面に形成されたトンネルバリア膜１１ａ，１１ｂ上にそれぞれ第１導電層１２，第２導電層１４が形成され、第２導電層１４上に、図１７−１および図１７−２に示した第１多層膜（非磁性層１６１ａ，磁性層１６２ａ）および第２多層膜（非磁性層１６１ｂ，磁気固着層１６２ｂ）が形成される。
【００８４】
以上に説明したように、実施の形態６にかかるスピントランジスタ１６０および１１６０によれば、第２導電層１４に、スピン注入によって還流磁区を生成し、この還流磁区の磁化方向を制御することによって、第２導電層１４の記録状態を制御することができる。特に、還流磁区は、熱的に安定であり、磁性体で形成される第２導電層１４のサイズが小さくなった場合の熱揺らぎによるスピン反転の問題も解決できるという利点がある。
【００８５】
なお、図１３−１、図１４および実施の形態５にかかるスピントランジスタに対しても、第２導電層１４上において並置された磁性層の磁化方向を互いに平行に固着すれば、上記した還流磁区の生成および磁化反転を実現することもできる。
【００８６】
（実施の形態７）
上述した実施の形態１〜６にかかるスピントランジスタを用いて、プログラマブル論理回路を構成することができる。図２０は、実施の形態７にかかるプログラマブル論理回路を構成するスピントランジスタの模式的な断面図である。図２０に示すスピントランジスタ１７０において、図１と異なる点は、ゲート電極４０とゲート絶縁膜３０に代えて、ゲート電極４１とフローティングゲート３１が設けられた点である。なお、第２導電層１４の磁化方向は、実施の形態２および３に示した電流磁場や実施の形態４〜６に示したスピン注入によって制御することができ、図２０では、それら制御のための構造の図示を省略している。
【００８７】
図２１は、図２０のスピントランジスタを用いて構成されたプログラマブル論理回路の一例である。図２１に示すプログラマブル論理回路は、それぞれ図２０に示した構造のＮ型のスピントランジスタＭＴ１とＰ型のスピントランジスタＭＴ２とによって構成され、これらスピントランジスタは、フローティングゲートＦＧを共有している。すなわち、図２０に示すフローティングゲート３１は、隣接する他のスピントランジスタのフローティングゲートと電気的に接続されている。また、スピントランジスタＭＴ１のドレイン（またはソース）とスピントランジスタＭＴ２のソース（またはドレイン）とが接続され、スピントランジスタＭＴ１のソース（またはドレイン）は電源電圧に接続され、スピントランジスタＭＴ２のドレイン（またはソース）は接地されている。このプログラマブル論理回路では、スピントランジスタＭＴ１，ＭＴ２の各ゲートが入力端子に接続され、スピントランジスタＭＴ１のドレイン（すなわち、スピントランジスタＭＴ２のソース）が出力端子に接続される。
【００８８】
図２２は、図２１に示したプログラマブル論理回路のレイアウト例である。図２２において、Ｎ型拡散領域１０１２ａは、第１導電層１２に対応し、Ｎ型不純物が拡散されたＳｉＭｎ， ＧｅＭｎなどの希薄磁性半導体材料で作成される。このＮ型拡散領域１０１２ａは、ビアホールおよび金属配線層を介して電源ラインＶDDに接続される。Ｎ型拡散領域１０１４ａは、第２導電層１４に対応し、Ｎ型不純物が拡散された半導体強磁性材料で作成される。このＮ型拡散領域１０１４ａは、ビアホールおよび金属配線層を介して出力端子Ｙに接続される。また、Ｐ型拡散領域１０１２ｂは、第１導電層１２に対応し、Ｐ型不純物が拡散されたＳｉＭｎ， ＧｅＭｎなどの希薄磁性半導体材料で作成される。このＰ型拡散領域１０１２ｂは、ビアホールおよび金属配線層を介して接地ラインＧＮＤに接続される。Ｐ型拡散領域１０１４ｂは、第２導電層１４に対応し、Ｐ型不純物が拡散された半導体強磁性材料で作成される。このＰ型拡散領域１０１４ｂは、ビアホールおよび金属配線層を介して出力端子Ｙに接続される。ゲート電極１０４１ａ，１０４１ｂは、ゲート電極４１に対応し、例えばポリシリコンで作成され、それぞれビアホールおよび金属配線層を介して入力端子Ａ，Ｂに接続される。
【００８９】
図２３は、図２１に示すプログラマブル論理回路の出力特性を示すグラフであり、フローティングゲートＦＧに与える論理レベルＶfgと論理出力Ｙとの関係を示している。なお、スピントランジスタＭＴ１の論理入力をＡとし、スピントランジスタＭＴ２の論理入力をＢとすると、Ｖfg＝（Ａ＋Ｂ）／２の関係を満たす。図２３において、実線は、スピントランジスタＭＴ１，ＭＴ２の各第２導電層１４の磁化方向がともに「平行」である場合の出力特性を示し、破線は、スピントランジスタＭＴ１の第２導電層１４の磁化方向が「平行」であり且つスピントランジスタＭＴ２の第２導電層１４の磁化方向が「反平行」である場合の出力特性を示す。図２３に示すように、このプログラマブル論理回路の論理出力Ｙは、スピントランジスタＭＴ１，ＭＴ２の各第２導電層１４の磁化方向に応じて異なる特性を示す。具体的には、フローティングゲートＦＧの論理レベルＶfgが１／２である場合、換言すれば、論理入力ＡおよびＢのいずれか一方のみが論理レベル“１”を示す場合、「平行」状態では、論理出力Ｙは“０” を示すが、「反平行」状態では、論理出力Ｙは“１” を示す。この特性を利用して、図２１に示すプログラマブル論理回路は、スピントランジスタＭＴ１，ＭＴ２の記録状態に応じて、ＡＮＤ回路とＯＲ回路を実現することができる。
【００９０】
図２４−１は、図２１に示すプログラマブル論理回路において、スピントランジスタＭＴ１，ＭＴ２の各第２導電層１４の磁化方向、すなわちスピンの向きがともに第１導電層１２の磁化方向に対して「平行」である場合の入出力関係表である。この入出力関係表をみてわかるように、入力Ａ，Ｂに対する出力Ｙの関係は、ＡＮＤ論理演算の真理値表と一致しており、これは、図２１に示すプログラマブル論理回路がＡＮＤ回路として機能していることを意味する。
【００９１】
図２４−２は、図２１に示すプログラマブル論理回路において、スピントランジスタＭＴ１の第２導電層１４の磁化方向、すなわちスピンの向きが第１導電層１２の磁化方向に対して「平行」であり、且つスピントランジスタＭＴ２の第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「反平行」である場合の入出力関係表である。特にこの場合、スピントランジスタＭＴ２は高インピーダンス状態となる。この入出力関係表をみてわかるように、入力Ａ，Ｂに対する出力Ｙの関係は、ＯＲ論理演算の真理値表と一致しており、これは、図２１に示すプログラマブル論理回路がＯＲ回路として機能していることを意味する。
【００９２】
なお、図２１に示したプログラマブル論理回路において、スピントランジスタＭＴ１のソース（またはドレイン）を接地し、スピントランジスタＭＴ２のドレイン（またはソース）を電源電圧に接続し、さらに、スピントランジスタＭＴ１とスピントランジスタＭＴ２の接続点にインバータを接続した回路構成とした場合でも、上記同様に、ＡＮＤ回路またはＯＲ回路として機能させることができる。図２５は、この場合のプログラマブル論理回路である。図２５に示すように、入力Ｂをゲートに入力するＰ型のスピントランジスタＭＴ２のドレイン（またはソース）が電源電圧に接続され、入力Ａをゲートに入力するＮ型のスピントランジスタＭＴ１のソース（またはドレイン）が接地されている。スピントランジスタＭＴ２のソース（またはドレイン）とスピントランジスタＭＴ１のドレイン（またはソース）はともにインバータＩＮＶの入力端子に接続されている。インバータＩＮＶの出力端子からは論理出力Ｙ’が得られる。
【００９３】
図２６−１は、図２５に示すプログラマブル論理回路において、スピントランジスタＭＴ１の第２導電層１４の磁化方向、すなわちスピンの向きが第１導電層１２の磁化方向に対して「反平行」であり、且つスピントランジスタＭＴ２の第２導電層１４の磁化方向が第１導電層１２の磁化方向に対して「平行」である場合の入出力関係表である。特にこの場合、スピントランジスタＭＴ１は高インピーダンス状態となる。この入出力関係表をみてわかるように、入力Ｂ，Ａに対する出力Ｙ’の関係は、ＡＮＤ論理演算の真理値表と一致しており、これは、図２５に示すプログラマブル論理回路がＡＮＤ回路として機能していることを意味する。
【００９４】
図２６−２は、図２５に示すプログラマブル論理回路において、スピントランジスタＭＴ１，ＭＴ２の各第２導電層１４の磁化方向、すなわちスピンの向きがともに第１導電層１２の磁化方向に対して「平行」である場合の入出力関係表である。この入出力関係表をみてわかるように、入力Ｂ，Ａに対する出力Ｙ’の関係は、ＯＲ論理演算の真理値表と一致しており、これは、図２５に示すプログラマブル論理回路がＯＲ回路として機能していることを意味する。
【００９５】
以上のことから、図２１または図２５に示したプログラマブル論理回路は、第２導電層１４の磁化方向を制御することによって、ＡＮＤ回路とＯＲ回路のいずれか一方を実現することができる。ＡＮＤ回路およびＯＲ回路は基本回路であるため、これら回路を組み合わせることにより、ＮＡＮＤ回路、ＮＯＲ回路、およびＥＸ−ＯＲ回路を含む、あらゆる論理回路を構築することができる。
【００９６】
上述した実施の形態におけるプログラマブル論理回路において、２つのスピントランジスタの接続関係は、ソースおよびドレインという文言を用いて説明したが、実施の形態１で説明したように、第１導電層１２（すなわち磁気固着層）および第２導電層１４（すなわち磁気記録層）はソースとしてもドレインとしても機能し得るため、２つのスピントランジスタ間において、磁気固着層同士が接続されてもよいし、磁気記録層同士が接続されてもよく、磁気固着層と磁気記録層とが接続されてもよい。このような簡便な接続構成で優れた特性を有するプログラマブル論理回路を提供することが可能である。
【００９７】
なお、図２１または図２５に示したスピントランジスタＭＴ１，ＭＴ２の一方を、通常のＭＯＳトランジスタに置換してもよい。例えば、図２１のスピントランジスタＭＴ１を、フローティングゲートを有する通常のＮＭＯＳトランジスタで構築しても、図２４−１および図２４−２に示した真理値表と同じ結果が得られる。
【００９８】
以上に説明したように、実施の形態７にかかるプログラマブル論理回路によれば、第２導電層１４の磁化方向に応じてＡＮＤ回路とＯＲ回路とのいずれか一方に切り替わる論理回路を構築することができる。特に、このプログラマブル論理回路を構成するスピントランジスタはスイッチング機能と不揮発性メモリ機能とを有しているので、従来のプログラマブル論理回路（すなわち、スイッチング部とメモリ機能部とが別素子で構成された論理回路）において素子間の配線が複雑になっていたという問題も解決される。
【００９９】
（実施の形態８）
以下に、実施の形態８として、実施の形態１にかかるスピントランジスタ（図１に示したスピントランジスタと等価）の製造工程を説明する。図２７−１〜図２７−３は、このスピントランジスタの製造工程を、その断面図で示した図である。まず、シリコン基板１８１上に、素子領域を規定するためのフィールド酸化膜１８３ａ，１８３ｂを形成し、周知のリソグラフィ工程、エッチング工程、および成膜工程によって、第１導電層埋め込み領域１９１ａ、第２導電層埋め込み領域１９１ｂ、ゲート絶縁膜１８６、およびゲート電極１８７を作成する（図２７−１）。ゲート絶縁膜１８６およびゲート電極１８７は、実施の形態１で説明した材料を用いて形成される。
【０１００】
つぎに、スパッタリングおよびプラズマ酸化工程によって、フィールド酸化膜１８３ａ，１８３ｂ、第１導電層埋め込み領域１９１ａ、第２導電層埋め込み領域１９１ｂ、ゲート絶縁膜１８６、およびゲート電極１８７の露出面にトンネルバリア膜１８５ａ，１８５ｂを形成する（図２７−２）。なお、ゲート電極１８７の表面の一部は、配線との接続のために露出している。これらトンネルバリア膜１８５ａ，１８５ｂもまた、実施の形態１で説明した材料を用いて形成される。そして、スパッタリングによって、第１導電層埋め込み領域１９１ａ、第２導電層埋め込み領域１９１ｂに、それぞれ第１導電層１８２，第２導電層１８４を積層した（図２７−３）。このスパッタリングは、例えば、強指向性のスパッタ装置を用いる。また、第１導電層１８２および第２導電層１８４は、それぞれ異なるレジストマスクを用いることにより、異なる材料で形成することができる。これにより、第１導電層１８２および第２導電層１８４とシリコン基板１８１のチャネル領域との間に、それぞれトンネルバリア膜１８５ａ，１８５ｂが形成されたスピントランジスタ１８０を得ることができる。
【０１０１】
以上に説明したように、実施の形態８にかかる製造方法によれば、周知の半導体製造技術を用いて、実施の形態１にかかるスピントランジスタを容易に作成することができる。
【０１０２】
（実施の形態９）
実施の形態４〜６にかかるスピントランジスタのスピン注入構造は、ＭＲＡＭのような磁気メモリのメモリ機能を担う構造としても有用である。ここでは、実施の形態６にかかるスピントランジスタのスピン注入構造、すなわち還流磁区の生成によって記憶保持および記憶状態の切替えを可能にした構造を用いた磁気メモリについて説明する。図２８は、実施の形態９にかかる磁気メモリの模式的な断面図である。
【０１０３】
図２８に示す磁気メモリ２００において、反強磁性層２８５、磁気固着層２８６、トンネルバリア層２８７、磁気記録層２１４、非磁性層２６１ａ、非磁性層２６１ｂ、磁気固着層２６２ａ、磁気固着層２６２ｂ、電極２６３ａ、電極２６３ｂは、材料および機能の点で、順に、図１７−１に示した、反強磁性層１６、第１導電層１２、トンネルバリア膜１１ａ（および１１ｂ）、第２導電層１４、非磁性層１６１ａ、非磁性層１６１ｂ、磁気固着層１６２ａ、磁気固着層１６２ｂ、電極１６３ａ、電極１６３ｂに相当する。特に、磁気記録層２１４の表面に、第１多層膜として、非磁性層２６１ａと磁気固着層２６２ａとがその順に積層され、第２多層膜として、非磁性層２６１ｂと磁気固着層２６２ｂとがその順に積層されている点も、図１７−１と同じである。また、図２８において、図１７−１のチャネル領域に相当する部分は、下部磁気記録層２８８であり、磁気記録層２１４と同様な材料で形成される。磁気メモリ２００では、チャネルを形成する必要がないため、この下部磁気記録層２８８は単に、電子スピンの注入窓として機能する。但し、この注入窓は、磁気記録層２１４に形成される還流磁区のうち、実施の形態６において説明した近位磁区に相当する磁区の直下のみに配置させる必要がある。この磁気メモリの記録状態は、生成された還流磁区のうちの近位磁区の磁化方向に依存するからである。なお、下部磁気記録層２８８は省略されてもよい。
【０１０４】
上記した積層構造は、下地電極層２９６上に形成される。具体的には、図２８に示すように、下地電極層２９６の表面にさらに導電層２８４が形成され、この導電層２８４の上に、反強磁性層２８５、磁気固着層２８６、トンネルバリア層２８７、下部磁気記録層２８８が、その順に積層され、下部磁気記録層２８８の上に、磁気記録層２１４を主要部とするスピン注入構造が形成される。また、電極２６３ａ上には電極引出層２６４ａが形成されており、この電極引出層２６４ａ上にさらにビット線２７０が形成されている。磁気メモリ２００のメモリ機能部は、このビット線２７０と下地電極層２９６との間に挟まれた構成によって実現される。
【０１０５】
下地電極層２９６の下層には、メモリ機能部の記憶状態を読み取る選択トランジスタが形成されており、この選択トランジスタのソース電極引出層２９４と下地電極層２９６とが電気的に接続されている。選択トランジスタは、半導体基板２９０と、半導体基板２９０に形成されたソース領域２９２およびドレイン領域２９３と、ゲート電極２９１とで構成される。また、ソース領域２９２上にはソース電極引出層２９４が形成され、ドレイン領域２９３上にはドレイン電極引出層２９５が形成される。なお、ビット線２７０と半導体基板２９０との間の上記した積層構造以外の領域は絶縁材料で満たされている。
【０１０６】
換言すれば、磁気メモリ２００は、周知のＭＲＡＭのセルにおいて、ＴＭＲ素子に該当する部分が、上記したメモリ機能部に置換された構造を有する。すなわち、この磁気メモリ２００をアレイ状に複数個形成することで、メモリセルアレイを構築することができる。
【０１０７】
なお、磁気記録層２１４と、下部磁気記録層２８８と、トンネルバリア層２８７と、磁気固着層２８６とからなる構成に代えて、ＭＲＡＭを構成するＴＭＲ素子を用いてもよい。換言すれば、ＴＭＲ素子内に環流磁区を生成する。具体的には、トンネルバリア層２８７に代えて、絶縁層（または誘電体層）を用いる。この絶縁層として、例えば、Ａｌ2Ｏ3，ＳｉＯ2，ＭｇＯ，ＡｌＮ，Ｂｉ2Ｏ3，ＭｇＦ2，ＣａＦ2，ＳｒＴｉＯ2，ＡｌＬａＯ3，ＡｌＮＯを用いることができる。これらの化合物は、化学量論的にみて完全に正確な組成である必要はなく、酸素、窒素、フッ素などの欠損、あるいは過不足が存在していてもよい。また、この絶縁層（または誘電体層）の厚さは、トンネル電流が流れる程度に薄い方が望ましく、１０ｎｍ以下であることが好ましい。
【０１０８】
図２９−１および図２９−２は、磁気記録層２１４上で形成される還流磁区を示す図である。実施の形態６において説明したスピン注入による磁化制御と同様に、磁気メモリ２００を構成する磁気記録層２１４上でも、スピン注入（図２８に示す点線）によって還流磁区の磁化方向を制御することができる。このスピン注入は、電極２６３ａ，２６３ｂ間に電流を流すことによって行なう。また、磁気メモリ２００の記録状態は、ＭＲＡＭと同様に、ビット線２７０とドレイン電極引出層２９５との間に流れる電流（図２８に示す一点鎖線）の量によって検出することができる。
【０１０９】
図２８では、下地電極層２９６と磁気記録層２１４との間の層構造の幅、すなわち、導電層２８４、反強磁性層２８５、磁気固着層２８６、トンネルバリア層２８７および下部磁気記録層２８８の各幅は、磁気記録層２１４の幅よりも小さかったが、図３０に示すように、磁気記録層２１４の幅と一致させても良い。図３０に示す磁気メモリ３００において、下地電極層３９６上に順に導電層３８４、反強磁性層３８５、磁気固着層３８６、トンネルバリア層３８７が形成され、それらの幅は、磁気記録層２１４の幅と一致する。
【０１１０】
さらに、図３０に示した構造において、磁気記録層２１４とトンネルバリア層３８７との間にスピン反射層を設けても良い。図３１に示す磁気メモリ４００において、下地電極層４９６、導電層４８４、反強磁性層４８５、磁気固着層４８６、トンネルバリア層４８７は、それぞれ図３０に示す下地電極層３９６、導電層３８４、反強磁性層３８５、磁気固着層３８６、トンネルバリア層３８７に相当する。この磁気メモリ４００では、さらに、磁気記録層２１４とトンネルバリア層４８７との間にスピン反射層４９０が形成されている。スピン反射層４９０は、磁性層４９１と非磁性層４９２がその順に積層された多層膜である。
【０１１１】
スピン反射層４９０として、以下の材料の組み合わせを用いることが可能である。すなわち、磁気抵抗効果素子あるいは磁気メモリの磁気記録層（フリー層）２１４の材料がＣｏを含む強磁性材料（金属、合金、化合物等）の場合は、この磁気記録層２１４に接する非磁性層４９２の材料として、Ｃｒ，Ｒｕ，Ｉｒ，Ｏｓ，Ｒｅから選ばれる少なくとも１種の元素を含む金属または合金等を用いることが好ましい。また、磁気記録層２１４の材料がＦｅを含む強磁性材料（金属、合金、化合物等）の場合は、この磁気記録層２１４に接する非磁性層４９２の材料として、Ｃｒ，Ｒｕ，Ｏｓ，Ｒｅ，Ｗ，Ｍｎ，Ｖ，Ｔｉ，Ｍｏから選ばれる少なくとも１種の元素を含む金属または合金等を用いることが好ましい。さらに、磁気記録層２１４の材料がＮｉを含む強磁性材料（金属、合金、化合物等）の場合は、この磁気記録層２１４に接する非磁性層４９２の材料として、Ｃｒ，Ｒｕ，Ｏｓ，Ｒｅ，Ｒｈ，Ｉｒ，Ｗ，Ｎｂ，Ｖ，Ｔa，Ｍｏから選ばれる少なくとも１種の元素を含む金属または合金等を用いることが好ましい。ここで、磁気記録層２１４の材料がＮｉ−Ｃｏ，Ｎｉ−Ｆｅ，Ｃｏ−Ｆｅ，Ｃｏ−Ｆｅ−Ｎｉ等の合金である場合は、Ｃｏ，Ｆｅ，Ｎｉそれぞれに好適な非磁性材料のうち共通の非磁性材料を用いることが好適である。なお、各場合において、磁性層４９１の材料としては磁気記録層２１４と同じ材料を用いることができるが、これに限られない。このスピン反射層４９０によって、スピン注入電流をさらに低減できるとともに、スピン注入時において磁気固着層２６２ａ、非磁性層２６１ａ、磁気記録層２１４、非磁性層２６１ｂ、および磁気固着層２６２ｂからなる電流路上に流れる電流を増やし、さらにはトンネルバリア層４８７に与えるダメージを軽減することができる。
【０１１２】
図３２は、図２８に示した磁気メモリのさらなる変形例である。図３２に示す磁気メモリ５００において、導電層５８４、反強磁性層５８５、磁気固着層５８６、トンネルバリア層５８８、磁気記録層５１４、非磁性層５６１ａ、非磁性層５６１ｂ、磁気固着層５６２ａ、磁気固着層５６２ｂ、電極５６３ａ、電極５６３ｂ、電極引出層５６４ａは、順に、図２８に示した、導電層２８４、反強磁性層２８５、磁気固着層２８６、トンネルバリア層２８７、磁気記録層２１４、非磁性層２６１ａ、非磁性層２６１ｂ、磁気固着層２６２ａ、磁気固着層２６２ｂ、電極２６３ａ、電極２６３ｂ、電極引出層２６４ａに相当する。
【０１１３】
図３２において、図２８と異なる点は、トンネルバリア層５８８と磁気固着層５８６との間に絶縁層５８７が形成され、尚且つ、導電層５８４の底面とトンネルバリア層５８８の底面の一部とが同一面上に位置するように、メモリ機能部を構成するいくつかの層が傾斜を有している点である。具体的には、導電層５８４の一部にテーパが形成され、この導電層５８４上に、反強磁性層５８５、磁気固着層５８６、絶縁層５８７、トンネルバリア層５８８、磁気記録層５１４が積層されることにより、これら層もまた傾斜を有する。非磁性層５６１ａおよび磁気固着層５６２ａは、図３２に示すように、磁気記録層５１４上の平坦面と傾斜面に形成される。このように、エッジ部にトンネル障壁を作成することにより実効的な接合面積を反強磁性層５８５および磁気固着層５８６の膜厚で制御でき、接合面積のばらつきを抑えることができる。なお、図３１に示したスピン反射層は、図３２の磁気記録層５１４とトンネルバリア層５８８との間にも設けることが可能であり、スピン注入書き込み時の電流を低減することができる。
【０１１４】
図２８，図３０〜３２に示した磁気メモリの構造は、従来のＭＲＡＭを形成する工程と同様に、周知の半導体製造工程を用いて容易に形成することができる。
【０１１５】
また、上記図２８，図３０〜３２では、図１７−１に示したスピントランジスタのように、磁性層間が互いに「平行」の関係にあるスピン注入制御構造を例示したが、図１１−１，図１２，図１３−１，図１４，図１５−１，図１６に示したように、磁性層間が互いに「反平行」の関係にあるスピン注入制御構造であってもよい。
【０１１６】
以上に説明したように、実施の形態９にかかる磁気メモリによれば、ＭＲＡＭのＴＭＲ素子に該当する部分を、実施の形態４〜６にかかるスピントランジスタのスピン注入構造に置き換えた構造を有しているので、スピン注入によって磁化方向が制御される磁気メモリを提供することができる。また、この磁気メモリは、実施の形態４〜６において説明した効果を享受することができる。
【０１１７】
なお、本発明は、上述したような特定の実施形態に限定されるものではなく、さらなる効果や変形例は、当業者によって容易に導き出すことができる。すなわち、本発明にかかる実施の形態は、添付の特許請求の範囲およびその均等物にかかる発明の要旨を逸脱しない範囲で様々な変更が可能である。
【産業上の利用可能性】
【０１１８】
以上のように、本発明にかかるスピントランジスタは、増幅機能およびメモリ機能を有するスイッチング素子として有用であり、特に、プログラマブル論理回路の単位素子として使用するのに適している。また、本発明にかかる磁気メモリは、不揮発性メモリとして使用するのに適している。
【図面の簡単な説明】
【０１１９】
【図１】実施の形態１にかかるスピントランジスタの模式的な断面図である。
【図２−１】第２導電層の磁化方向が「平行」状態である場合のスピントランジスタの模式的な断面図である。
【図２−２】第２導電層の磁化方向が「平行」状態である場合のスピントランジスタのエネルギーバンド図である。
【図３−１】第２導電層の磁化方向が「反平行」状態である場合のスピントランジスタの模式的な断面図である。
【図３−２】第２導電層の磁化方向が「反平行」状態である場合のスピントランジスタのエネルギーバンド図である。
【図４】実施の形態１にかかるスピントランジスタの別の例の模式的な断面図である。
【図５】実施の形態１にかかるスピントランジスタのさらに別の例の模式的な断面図である。
【図６】実施の形態１にかかるスピントランジスタのさらに別の例の模式的な断面図である。
【図７】実施の形態２にかかるスピントランジスタの模式的な断面図である。
【図８−１】実施の形態３にかかるスピントランジスタの模式的な断面図である。
【図８−２】図６−１のＸ−Ｘ線断面図である。
【図９】実施の形態３にかかるスピントランジスタのドレイン電流特性を示すグラフである。
【図１０】実施の形態３にかかるスピントランジスタの別の例のドレイン電流特性を示すグラフである。
【図１１−１】実施の形態４にかかるスピントランジスタの模式的な断面図である。
【図１１−２】図１１−１に示すスピントランジスタの平面図である。
【図１２】実施の形態４にかかるスピントランジスタの別の例の模式的な断面図である。
【図１３−１】実施の形態４にかかるスピントランジスタの模式的な断面図である。
【図１３−２】図１１−１に示すスピントランジスタの平面図である。
【図１４】実施の形態４にかかるスピントランジスタの別の例の模式的な断面図である。
【図１５−１】実施の形態５にかかるスピントランジスタの模式的な断面図である。
【図１５−２】図１５−１に示すスピントランジスタの平面図である。
【図１５−３】図１５−２に示すスピントランジスタのＸＩ−ＸＩ線断面図である。
【図１６】実施の形態５にかかるスピントランジスタの他の例の模式的な断面図である。
【図１７−１】実施の形態６にかかるスピントランジスタの模式的な断面図である。
【図１７−２】図１７−１に示すスピントランジスタの平面図である。
【図１８−１】磁化方向が「反平行」状態である第２導電層の還流磁区を示す図である。
【図１８−２】磁化方向が「平行」状態である第２導電層の還流磁区を示す図である。
【図１９】実施の形態６にかかるスピントランジスタの他の例の模式的な断面図である。
【図２０】実施の形態７にかかるプログラマブル論理回路を構成するスピントランジスタの模式的な断面図である。
【図２１】図２０に示すスピントランジスタを用いて構成されたプログラマブル論理回路の一例を示す図である。
【図２２】図２１に示したプログラマブル論理回路のレイアウト例を示す図である。
【図２３】図２０に示すプログラマブル論理回路の出力特性を示すグラフである。
【図２４−１】図２１に示すプログラマブル論理回路の「平行」状態での真理値表である。
【図２４−２】図２１に示すプログラマブル論理回路の「反平行」状態での真理値表である。
【図２５】図２０に示すスピントランジスタを用いて構成されたプログラマブル論理回路の他の例を示す図である。
【図２６−１】図２５に示すプログラマブル論理回路の「反平行」状態での真理値表である。
【図２６−２】図２５に示すプログラマブル論理回路の「平行」状態での真理値表である。
【図２７−１】実施の形態８にかかるスピントランジスタの製造工程のうち、第１導電層埋め込み領域および第２導電層埋め込み領域を形成する工程を、その断面図によって示した図である。
【図２７−２】実施の形態８にかかるスピントランジスタの製造工程のうち、トンネルバリア膜を形成する工程を、その断面図によって示した図である。
【図２７−３】実施の形態８にかかるスピントランジスタの製造工程のうち、第１導電層および第２導電層を形成する工程を、その断面図によって示した図である。
【図２８】実施の形態９にかかる磁気メモリの模式的な断面図である。
【図２９−１】磁気記録層上で形成される還流磁区を示す図である。
【図２９−２】磁気記録層上で形成される他の状態の還流磁区を示す図である。
【図３０】図２８に示した磁気メモリの変形例を示す図である。
【図３１】図３０に示した磁気メモリの変形例を示す図である。
【図３２】図２８に示した磁気メモリの他の変形例を示す図である。
【符号の説明】
【０１２０】
１０，２９０，１１１０  半導体基板
１１ａ，１１ｂ，１８５ａ，１８５ｂ  トンネルバリア膜
１２，１８２  第１導電層
１４，１８４  第２導電層
１６，２８５，３８５，４８５，５８５  反強磁性層
３０，１８６  ゲート絶縁膜
３１  フローティングゲート
４０，４１，１８７，２９１  ゲート電極
４２ａ，４２ｂ  絶縁膜
５０  酸化シリコン層
６０  絶縁層
１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０，１１００，１１３０，１１４０，１１５０，１１６０  スピントランジスタ
１１１ａ，１２１ａ  第１ワード線
１１１ｂ，１２１ｂ  第２ワード線
１２２ａ，１２２ｂ  磁気被覆層
１３１ａ，１３１ｂ，１４１ａ，１５１ａ，１５２ｂ，１５３ａ，１６１ａ，１６１ｂ，２６１ａ，２６１ｂ，４９２，５６１ａ，５６１ｂ  非磁性層
１３２ａ，１３２ｂ，１４２ａ，１４２ｂ，１６２ａ，１６２ｂ，２８６，２６２ａ，２６２ｂ，３８６，４８６，５６２ａ，５６２ｂ，５８６  磁気固着層
２０ａ，２０ｂ，１３３ａ，１３３ｂ，１４３ａ，１４３ｂ，１５４ｂ，１５５ａ，１６３ａ，１６３ｂ，２６３ａ，２６３ｂ，５６３ａ，５６３ｂ  電極
１５２ａ，１５３ｂ，１５４ａ，４９１  磁性層
１８３ａ，１８３ｂ  フィールド酸化膜
１８１  シリコン基板
１９１ａ  第１導電層埋め込み領域
１９１ｂ  第２導電層埋め込み領域
２００，３００  磁気メモリ
２１４，５１４  磁気記録層
２６４ａ，５６４ａ  電極引出層
２７０  ビット線
２８４，３８４，４８４，５８４  導電層
２８７，３８７，４８７，５８８  トンネルバリア層
２８８  下部磁気記録層
２９２  ソース領域
２９３  ドレイン領域
２９４  ソース電極引出層
２９５  ドレイン電極引出層
２９６，３９６，４９６  下地電極層
４９０  スピン反射層
１０１２ａ，１０１４ａ  Ｎ型拡散領域
１０１２ｂ，１０１４ｂ  Ｐ型拡散領域
【図１】
2006032915.tif 000003
【図２−１】
2006032915.tif 000004
【図２−２】
2006032915.tif 000005
【図３−１】
2006032915.tif 000006
【図３−２】
2006032915.tif 000007
【図４】
2006032915.tif 000008
【図５】
2006032915.tif 000009
【図６】
2006032915.tif 000010
【図７】
2006032915.tif 000011
【図８−１】
2006032915.tif 000012
【図８−２】
2006032915.tif 000013
【図９】
2006032915.tif 000014
【図１０】
2006032915.tif 000015
【図１１−１】
2006032915.tif 000016
【図１１−２】
2006032915.tif 000017
【図１２】
2006032915.tif 000018
【図１３−１】
2006032915.tif 000019
【図１３−２】
2006032915.tif 000020
【図１４】
2006032915.tif 000021
【図１５−１】
2006032915.tif 000022
【図１５−２】
2006032915.tif 000023
【図１５−３】
2006032915.tif 000024
【図１６】
2006032915.tif 000025
【図１７−１】
2006032915.tif 000026
【図１７−２】
2006032915.tif 000027
【図１８−１】
2006032915.tif 000028
【図１８−２】
2006032915.tif 000029
【図１９】
2006032915.tif 000030
【図２０】
2006032915.tif 000031
【図２１】
2006032915.tif 000032
【図２２】
2006032915.tif 000033
【図２３】
2006032915.tif 000034
【図２４−１】
2006032915.tif 000035
【図２４−２】
2006032915.tif 000036
【図２５】
2006032915.tif 000037
【図２６−１】
2006032915.tif 000038
【図２６−２】
2006032915.tif 000039
【図２７−１】
2006032915.tif 000040
【図２７−２】
2006032915.tif 000041
【図２７−３】
2006032915.tif 000042
【図２８】
2006032915.tif 000043
【図２９−１】
2006032915.tif 000044
【図２９−２】
2006032915.tif 000045
【図３０】
2006032915.tif 000046
【図３１】
2006032915.tif 000047
【図３２】
2006032915.tif 000048