(57)【要約】【課題】１つのメモリでインタリーバ及びデインタリーバとしての機能を実現し、また、１つのデコーダでターボ復号処理を可能にして装置規模を大幅に削減できるようにする。【解決手段】ターボ符号を復号するターボ復号装置１に用いられ、前記復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリ５であって、インタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には第１のアドレス制御がなされ、デインタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には第１のアドレス制御とは異なる第２のアドレス制御がなされることによってデインタリーブ処理して得られたデータをターボ復号結果として出力するように構成する。【選択図】        図１
2006060859.tif 000002
【特許請求の範囲】
【請求項１】
ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、
該インタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には第１のアドレス制御がなされ、該デインタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には該第１のアドレス制御とは異なる第２のアドレス制御がなされることによってデインタリーブ処理して得られたデータをターボ復号結果として出力する、
ことを特徴とする、ターボ復号装置に用いられるメモリ。
【請求項２】
記憶した受信データと、該受信データについて要素復号器により復号した復号結果とに基づいて、再度、該要素復号器により復号を行なうターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、
前記復号結果を記憶し、第１のアドレス制御によりインタリーブ処理を施した復号結果を該要素復号器に与え、第２のアドレス制御によりデインタリーブ処理を施した復号結果を該要素復号器に与えるとともに、前記インタリーブ処理を施した復号結果を前記要素復号器に与えた際の該要素復号器における復号結果を、第２のアドレス制御により、デインタリーブ処理してから出力する、
ことを特徴とする、ターボ復号装置に用いられるメモリ。
【請求項３】
ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で、第１情報及び当該第１情報と組となる情報の第１情報セットに基づいた第１デコード処理を行ない、第２情報及び当該第２情報と組となる情報の第２情報セットに基づいた第２デコード処理を行なうためのデコーダであって、
１回目の該第１デコード処理を行なった後に、１回目の第２デコード処理を実行すべく第２情報セットが入力され、該１回目の第２デコード処理を行なった後に、２回目の該第１デコード処理を実行すべく第１情報セットが入力される入力制御を受ける、
ことを特徴とする、ターボ復号装置に用いられるデコーダ。
【請求項４】
請求項１又は２記載のメモリをそなえたことを特徴とする、ターボ復号装置。
【請求項５】
請求項３記載のデコーダをそなえたことを特徴とする、ターボ復号装置。
【請求項６】
移動通信システムにおいて用いられる受信側装置であって、請求項４又は５に記載のターボ復号装置をそなえたことを特徴とする、ターボ復号装置をそなえた移動通信システム用受信側装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ターボ復号装置並びにターボ復号装置に用いられるメモリ及びデコーダ並びにターボ復号装置をそなえた移動通信システム用受信側装置に関する。
【背景技術】
【０００２】
従来より、移動体通信等の無線通信分野では、特定のデータ列部分に連続して発生するバースト誤りをデータ並べ替えにより訂正しやすい形の誤りにする目的でインタリーバ及びそれに応じたデインタリーバが使用される。即ち、送信側において送信信号をインタリーバでインタリーブして送信し、受信側においてその信号をデインタリーバでデインタリーブするといった具合である。
【０００３】
以下、従来のインタリーバ及びデインタリーバについて説明する。
図６（Ａ）は従来のインタリーバの構成を示すブロック図で、この図６（Ａ）に示すインタリーバ１００は、インタリーブＲＡＭ１０１，書き込み用カウンタ１０２，読み出し用カウンタ１０３及び読み出しアドレス変換回路１０４をそなえて構成されている。ただし、この図６（Ａ）に示すインタリーバ１００は、２４×１６＝３８４個の入力データ列（D000,D001,D002,...,D383)をインタリーブする（つまり、インタリーバ・サイズ＝２４×１６）ことを前提にしている。
【０００４】
ここで、インタリーブＲＡＭ１０１（以下、単に「ＲＡＭ１０１」と表記する）は、インタリーブ対象の入力データ列（D000,D001,D002,..,D383) を記憶するものであり、書き込み用カウンタ１０２は、０〜３８３を順にカウントしてそのカウント値をＲＡＭ１０１用の書き込みアドレス(A000,A001,A002,...,A383) として出力するもので、この書き込みアドレス(A000 〜A383) に従って入力データ列がＲＡＭ１０１のアドレスA000からアドレスA383まで順に書き込まれるようになっている。
【０００５】
また、読み出し用カウンタ１０３は、ＲＡＭ１０１用の読み出しアドレスを生成するために０〜３８３をカウントするものであり、読み出しアドレス変換回路１０４は、この読み出し用カウンタ１０３からのカウント値ｘ（＝０〜３８３）に対してｘ＊１６（ｍｏｄ３８３）なる演算を施すことにより、読み出し用カウンタ１０３からのカウント値ｘが１６おきとなるように変換するもので、これにより、ＲＡＭ１０１の読み出しアドレスが、A000,A016,A032,...,A368,A001,A017,A033,...,An*16(mod383),...,A351,A367,A383 といった具合に１６おきに指定されるようになっている。
【０００６】
上述のごとく構成されたインタリーバ１００では、図６（Ｂ）に示すように、書き込み時には、書き込み用カウンタ１０２のカウント値がそのまま書き込みアドレスとなり、入力データ列（D000,D001,D002,...,D383)が順番にＲＡＭ１０１の該当アドレス領域に書き込まれてゆく。一方、読み出し時には、読み出しアドレス変換回路１０４から１６おきに出力される読み出しアドレスで指定されるアドレス領域からデータが順に読み出されてゆく。
【０００７】
この結果、入力データ列（D000,D001,D002,...,D383)は、D000,D016,D032,...,D368,D001,D017,...,Dn*16(mod383),...,D351,D367,D383というようにデータ並べ替え（インタリーブ）が行なわれて出力されることになる。
つまり、本インタリーバ１００は、イメージ的には、例えば図７に示すように、２４×１６＝３８４個の入力データ列を矢印Ａ方向に順番にＲＡＭ１０１に書き込んでゆき、読み出し時には矢印Ｂ方向に書き込まれた入力データ列を順番に読み出してゆくことで、インタリーブを行なうようになっているのである（このようなインタリーブをブロックインタリーブという）。
【０００８】
一方、図８（Ａ）は従来のデインタリーバの構成を示すブロック図で、この図８（Ａ）に示すデインタリーバ２００は、デインタリーブＲＡＭ２０１，書き込み用カウンタ２０２，読み出し用カウンタ２０３及び読み出しアドレス変換回路２０４をそなえて構成されている。ただし、この図８（Ａ）に示すデインタリーバ２００は、１６×２４＝３８４個の入力データ列（D0,D1,D2,...,D383)をデインタリーブすることを前提にしている。
【０００９】
ここで、デインタリーブＲＡＭ２０１（以下、単に「ＲＡＭ２０１」と表記する）は、デインタリーブ対象の入力データ列（D000,D001,D002,...,D383)を記憶するものであり、書き込み用カウンタ２０２は、０〜３８３を順にカウントしてそのカウント値をＲＡＭ２０１用の書き込みアドレス(A000,A001,A002,...,A383) として出力するもので、この書き込みアドレス(A000 〜A383) に従って入力データ列がＲＡＭ２０１のアドレスA000からアドレスA383まで順に書き込まれるようになっている。
【００１０】
また、読み出し用カウンタ２０３は、ＲＡＭ２０１用の読み出しアドレスを生成するために０〜３８３をカウントするものであり、読み出しアドレス変換回路２０４は、この読み出し用カウンタ２０３からのカウント値ｘ（＝０〜３８３）に対してｘ＊２４（ｍｏｄ３８３）なる演算を施すことにより、読み出し用カウンタ２０３からのカウント値ｘが２４おきとなるように変換するもので、これにより、ＲＡＭ２０１の読み出しアドレスが、A000,A024,A048,...,A360,A001,A002,...,An*24(mod383),...,A335,A359,A383といった具合に２４おきに指定されるようになっている。
【００１１】
上述のごとく構成されたデインタリーバ２００では、図８（Ｂ）に示すように、書き込み時には、書き込み用カウンタ２０２のカウント値がそのまま書き込みアドレスとなり、入力データ列（D000,D001,D002,..,D383) が順番にＲＡＭ２０１の該当アドレス領域に書き込まれてゆく。一方、読み出し時には、読み出しアドレス生成回路２０４から２４おきに出力される読み出しアドレスで指定されるアドレス領域からデータが順に読み出されてゆく。
【００１２】
この結果、入力データ列（D000,D001,D002,...,D383）は、D000,D024,D048,..., D360,D001,D025,...,Dn*24(mod383),...,D335,D359,D383 というようにデータ並べ替えが行なわれて出力されることになる。つまり、本デインタリーバ２００は動作的には、１６×２４サイズのインタリーブを行なっていることになる。即ち例えば図９に示すように、１６×２４＝３８４個の入力データ系列を矢印Ａ方向に順番にＲＡＭ２０１に書き込んでゆき、読み出し時には矢印Ｂ方向に入力データ系列をＲＡＭ２０１から順番に読み出してゆくようになっているのである。
【００１３】
従って、本デインタリーバ２００への入力データ列として、上記のインタリーバ１００によって２４×１６インタリーブされた出力データ列(D000,D016,D032,. ..,D368,D001,D017,...,Dn*16(mod383),...,D351,D367,D383) を入力すると、図８（Ｃ）に示すように、まず、書き込み時には、上記の順序でその出力データ列が順番にＲＡＭ２０２に書き込まれてゆき、読み出し時には、２４アドレスおきにデータ列が読み出されてゆくので、結果的に、出力データ列は、インタリーブ前の元のデータ列となる（つまり、デインタリーブされる）。
【００１４】
ところで、近年、新しい誤り訂正方式として「ターボ符号化・復号方式」と呼ばれる方式が登場している。この「ターボ符号化・復号方式」を適用した通信システムでは、送信側（ターボ符号器）において、送信情報をインタリーバを介して複数の誤り訂正符号（再帰的組織畳み込み符号がよく用いられる）で符号化し、受信側（ターボ復号器）において、受信情報に対して、インタリーバ，デインタリーバ及び複数の誤り訂正（軟出力）復号器を用いて、インタリーブ，軟出力復号及びデインタリーブを繰り返し施すことによって、通信路で送信情報に付加された誤りを極力小さくして元の送信情報を復元することが行なわれる。
【００１５】
図１０は上記の「ターボ符号化・復号方式」を適用した通信システムの要部の構成例を示すブロック図で、この図１０に示す通信システムは、送信側にターボ符号器３００をそなえ、所望の通信路（無線回線等）５００を介した受信側にターボ復号器（ターボ復号装置）４００をそなえている。そして、ターボ符号器３００は、それぞれ排他的論理和素子（ＥＸ−ＯＲ）３１１〜３１３及び遅延素子（フリップフロップ：ＦＦ）３１４，３１５を有する２組の再帰的組織畳み込み符号器（以下、単に「畳み込み符号器」という）３０１，３０２と、送信情報ｕをインタリーブするインタリーバ（π）３０３とをそなえて構成されており、ターボ復号器４００は、軟出力復号器（ＤＥＣ）４０１，４０２，インタリーバ（π）４０３及びデインタリーバ（π-1）４０４をそなえて構成されている。
【００１６】
ここで、ターボ符号器３００において、畳み込み符号器３０１は、送信情報ｕを畳み込み符号化して得られた符号化情報を誤り訂正符号ｙ1として受信側へ送出するものであり、インタリーバ３０３は、上記のインタリーバ１００と同様の動作原理により、送信情報ｕをインタリーブするものであり、畳み込み符号器３０２は、このインタリーバ３０３でインタリーブされた送信情報ｕ′を畳み込み符号化して得られた符号化情報を誤り訂正符号ｙ2として受信側へ送出するものである。
【００１７】
つまり、ターボ符号器３００は、送信情報（被復号情報）ｕ自身と、インタリーブ前の送信情報ｕについての誤り訂正符号ｙ1と、インタリーブ後の送信情報ｕについての誤り訂正符号ｙ2とをターボ符号として受信側へ送信するようになっているのである。
一方、ターボ復号器４００において、ＤＥＣ４０１は、受信ターボ符号〔ただし、送信情報ｕ，誤り訂正符号ｙ1，ｙ2は、それぞれ、通信路５００から雑音（誤り）を受けて受信情報Ｕ，誤り訂正符号Ｙ1，Ｙ2となっていると仮定する〕のうち、１番始めは受信情報Ｕを誤り訂正符号Ｙ1を用いて軟出力復号して受信情報Ｕ′を得、その後は、受信情報Ｕ′をインタリーバ４０３によりインタリーブした信号をＤＥＣ４０２で誤り訂正符号Ｙ2を用いて軟出力復号し、その復号結果（受信情報Ｕ″）をデインタリーバ４０４でデインタリーバして得られる信号について誤り訂正符号Ｙ1を用いて再度軟出力復号することを繰り返し行なうものである。なお、この軟出力復号には、例えば、ＭＡＰ(Maximum A Posteriori probability)復号やＳＯＶＡ(Soft-Output Viterbi Algorithm) 復号等が用いられる。
【００１８】
また、インタリーバ４０３も、上記のインタリーバ１００と同様の動作原理により、このＤＥＣ４０１からの復号結果をインタリーブするものであり、このインタリーブにより、ＤＥＣ４０１からの復号結果のデータ列がＤＥＣ４０２での軟出力復号に用いられる誤り訂正符号Ｙ2のデータ列と揃った状態でＤＥＣ４０２に入力されることになる。
さらに、ＤＥＣ４０２は、インタリーブ後の復号結果を誤り訂正符号Ｙ2を用いてさらに軟出力復号（例えば、ＭＡＰ復号やＳＯＶＡ復号等）するものであり、デインタリーバ４０４は、上記のデインタリーバ２００と同様の動作原理により、このＤＥＣ４０２からの復号結果をデインタリーブして元のデータ列に戻すもので、このデインタリーブにより、ＤＥＣ４０２からの復号結果のデータ列が誤り訂正符号Ｙ1のデータ列と揃った状態でＤＥＣ４０１に入力され、ＤＥＣ４０１において、再度、誤り訂正符号Ｙ1を用いた軟出力復号が行なわれることになる。
【００１９】
つまり、ターボ復号器４００では、次のような演算を繰り返せば繰り返すほど送信情報ｕに付加された誤りが低減され、元の送信情報ｕをできる限り忠実に復元することができるようになっているのである。
１．ＵとＹ1とで軟出力復号      →  Ｕ′
２．Ｕ′とＹ2とで軟出力復号    →  Ｕ″（ターボ繰り返し１回の出力）
３．Ｕ″とＹ1とで軟出力復号    →  Ｕ′3
４．Ｕ′3とＹ2とで軟出力復号   →  Ｕ′4（ターボ繰り返し２回の出力）
５．Ｕ′4とＹ1とで軟出力復号   →  Ｕ′5
６．Ｕ′5とＹ2とで軟出力復号   →  Ｕ′6（ターボ繰り返し３回の出力）
（以下、同様）
ただし、繰り返し回数は、飽和回数（例えば、１６回程度）以下に設定される。
【００２０】
このように、ターボ復号器４００では、ＤＥＣ４０１，４０２とインタリーバ４０３とデインタリーバ４０４とを用いて、軟出力復号，インタリーブ及びデインタリーブを繰り返し行なうことによって、ターボ符号の復号を行なうようになっている。なお、「ターボ符号化・復号方式」の詳細については、例えば、下記特許文献１等に記載されている。
ところが、上記のターボ復号器４００では、インタリーブとデインタリーブとをそれぞれ個別のインタリーバ４０３とデインタリーバ４０４とで行なっているため、その回路規模が非常に大きくなってしまっているという課題がある。
【００２１】
特に、実際の通信では、復号結果であるデータ列（インタリーブもしくはデインタリーブ対象のデータ列）の１単位（例えば、前記のD000〜D383のそれぞれに相当する）が十数ビット分になることがあり、このような場合には、インタリーバ（デインタリーバ）・サイズ（つまり、メモリサイズ）が数千ビット分にもなるので、上記のような課題が顕著になる。
【００２２】
また、ターボ復号器４００に限らず、例えば、インタリーブとそれに応じたデインタリーブとを用いて通信を行なう送受信機などでも、現状では、インタリーバ１００とデインタリーバ２００とを個別にそなえるしかなく、同様に、装置規模が非常に大きくなってしまう。
【特許文献１】米国特許第５，４４６，７４７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は、このような課題に鑑み創案されたもので、１つのメモリでインタリーバ及びデインタリーバとしての機能を実現して、装置規模を大幅に削減できるようにすることを目的とする。また、１つのデコーダでターボ復号処理を可能にして装置規模を大幅に削減できるようにすることも目的とする。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明では、以下のターボ復号装置並びにターボ復号装置に用いられるメモリ及びデコーダ並びにターボ復号装置をそなえた移動通信システムを用いることを特徴としている。即ち、
（１）本発明のターボ復号装置に用いられるメモリは、ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、該インタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には第１のアドレス制御がなされ、該デインタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には該第１のアドレス制御とは異なる第２のアドレス制御がなされることによってデインタリーブ処理して得られたデータをターボ復号結果として出力する、ことを特徴としている。
【００２５】
（２）また、本発明のターボ復号装置に用いられるメモリは、記憶した受信データと、該受信データについて要素復号器により復号した復号結果とに基づいて、再度、該要素復号器により復号を行なうターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、前記復号結果を記憶し、第１のアドレス制御によりインタリーブ処理を施した復号結果を該要素復号器に与え、第２のアドレス制御によりデインタリーブ処理を施した復号結果を該要素復号器に与えるとともに、前記インタリーブ処理を施した復号結果を前記要素復号器に与えた際の該要素復号器における復号結果を、第２のアドレス制御により、デインタリーブ処理してから出力する、ことを特徴としている。
【００２６】
（３）さらに、本発明のターボ復号装置に用いられるデコーダは、ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で、第１情報及び当該第１情報と組となる情報の第１情報セットに基づいた第１デコード処理を行ない、第２情報及び当該第２情報と組となる情報の第２情報セットに基づいた第２デコード処理を行なうためのデコーダであって、１回目の該第１デコード処理を行なった後に、１回目の第２デコード処理を実行すべく第２情報セットが入力され、該１回目の第２デコード処理を行なった後に、２回目の該第１デコード処理を実行すべく第１情報セットが入力される入力制御を受ける、ことを特徴としている。
【００２７】
（４）また、本発明のターボ復号装置は、上記（１）又は（２）に示すメモリをそなえたことを特徴としている。
（５）さらに、本発明のターボ復号装置は、上記（３）に示すデコーダをそなえたことを特徴としている。
（６）また、本発明のターボ復号装置をそなえた移動通信システム用受信側装置は、移動通信システムにおいて用いられる受信側装置であって、上記の（４）又は（５）に示すターボ復号装置をそなえたことを特徴としている。
【発明の効果】
【００２８】
上記本発明によれば、要素復号器の復号結果のメモリに対する書き込み順及び読み出し順が制御されることで、復号結果をインタリーブもしくはデインタリーブすることができるので、インタリーバ及びデインタリーバを個別にそなえる必要がなく、これにより、ターボ復号装置の小型化，低コスト化、ひいては、移動通信システム用受信側装置の小型化，低コスト化に大いに寄与する。
【００２９】
また、デコーダについても、第１情報セットと第２情報セットとで個別のデコーダをそなえる必要がないので、ターボ復号装置の小型化，低コスト化、ひいては、移動通信システム用受信側装置の小型化，低コスト化に大いに寄与する。
【発明を実施するための最良の形態】
【００３０】
図１は本発明の一実施形態としてのターボ復号器（ターボ復号装置）の構成を示すブロック図で、この図１に示すターボ復号器１も、図１０により前述したターボ復号器４００と同様に、ターボ符号器３００で符号化されたターボ符号を復号するもので、本実施形態では、ＲＡＭ２−１〜２−３，ＲＡＭ切り替えスイッチ３，軟出力復号器（ＤＥＣ）４，インタリーブ・デインタリーブＲＡＭ（π(-1)）５，アドレス生成カウンタ６，アドレス生成部７，書き込みアドレス切り替えスイッチ（ＳＷ１）８−１，読み出しアドレス切り替えスイッチ（ＳＷ２）８−２，出力切り替えスイッチ９及びスイッチ制御部１０をそなえて構成されている。
【００３１】
なお、本実施形態では、「ターボ符号化・復号方式」をＣＤＭＡ(Code Division Multiple Access) を利用した移動体通信システムに適用し、例えば、ターボ符号器３００は、送信側において１次変調（例えば、ＱＰＳＫ等）及びスペクトラム拡散変調前の送信情報ｕを入力とする位置に設けられ、ターボ復号器１は、受信側においてスペクトラム拡散復調後の受信情報Ｕを入力とする位置に設けられることを想定する。
【００３２】
ここで、上記のＲＡＭ２−１〜２−３は、ターボ符号器３００から送信されて通信路５００（図１０参照）で誤りを受けたターボ符号〔受信情報（被復号情報）Ｕ，誤り訂正符号Ｙ1，Ｙ2〕を記憶するためのものであり、本実施形態では、アドレス生成カウンタ６のカウント値に従って、これらの受信情報Ｕ，誤り訂正符号Ｙ1，Ｙ2の書き込み及び読み出しが制御されるようになっている。
【００３３】
ただし、本実施形態では、説明の便宜上、図６（Ａ），図６（Ｂ），図７，図８（Ａ）〜図８（Ｃ）及び図９により前述したのと同様に、受信情報Ｕ，誤り訂正符号Ｙ1，Ｙ2及びＤＥＣ４での軟出力復号結果の各データ列をそれぞれ１６×２４＝３８４（D0〜D383）個と仮定する。このため、アドレス生成カウンタ６のカウント値は０〜３８３であり、後述するようにターボ復号もこのデータ列単位（周期）で行なわれることになる。
【００３４】
また、本実施形態でも、上記の誤り訂正符号Ｙ1は、ターボ符号器３００において送信情報ｕをインタリーバ３０３でインタリーブする前に畳み込み符号化して得られたもの（即ち、ターボ符号器３００でのインタリーブ前の送信情報ｕについての誤り訂正符号）であり、誤り訂正符号Ｙ2は、ターボ符号器３００において送信情報ｕをインタリーバ３０３でインタリーブした後に畳み込み符号化して得られたもの（即ち、ターボ符号器３００でのインタリーブ後の送信情報ｕについての誤り訂正符号）である。
【００３５】
次に、ＲＡＭ切り替えスイッチ３は、これらの各ＲＡＭ２−１〜２−３のうちＲＡＭ２−２の出力（即ち、誤り訂正符号Ｙ1）とＲＡＭ２−３の出力（即ち、誤り訂正符号Ｙ2）とを切り替えるためのもので、本実施形態では、スイッチ制御部１０によりＡ側とＢ側とに交互に切り替えられるようになっている。
さらに、ＤＥＣ（誤り訂正復号部）４は、図１０により前述したＤＥＣ４０１やＤＥＣ４０２と同様のもので、ここでは、ＲＡＭ切り替えスイッチ３の切り替えにより入力される、各誤り訂正符号Ｙ1，Ｙ2のいずれか一方と過去の軟出力復号結果（誤り訂正復号結果）Ｕ′（ただし、１番最初は除く）とに基づいて受信情報Ｕを軟出力復号（誤り訂正復号：例えば、ＭＡＰ復号）しうるようになっている。つまり、本実施形態のターボ復号器１は、ＲＡＭ切り替えスイッチ３をそなえることで、従来のターボ復号器４００のＤＥＣ４０１，４０２の共通化を可能にしているのである。
【００３６】
また、インタリーブ・デインタリーブＲＡＭ（メモリ部）５は、ＤＥＣ４からの軟出力復号結果（以下、単に「復号結果」という）をインタリーブもしくはデインタリーブするために記憶するもので、インタリーブもしくはデインタリーブ後の復号結果は上記過去の復号結果Ｕ′としてＤＥＣ４へ帰還出力されるようになっている。
さらに、アドレス生成カウンタ（第１のアドレス生成部）６は、０〜３８３のカウント値を順にカウントすることにより、そのカウント値をインタリーブ・デインタリーブＲＡＭ５（以下、単に「ＲＡＭ５」と表記する）用のアドレス（A000〜A383）として生成するものであり、アドレス変換部（第２のアドレス生成部）７は、このアドレス生成カウンタ６のアドレス生成順序とは異なる順序でＲＡＭ５用のアドレスを生成するもので、ここでは、例えば、アドレス生成カウンタ６でのアドレス生成順（A000〜A383) を１６おきに変換した（並び替えた）もの(A000,A016,A032,...,An*16(mod383),...,A351,A367,A383) をＲＡＭ５用のアドレスとして出力するようになっている。
【００３７】
このために、アドレス変換部７は、アドレス生成順変換用のインタリーブパターン情報〔具体的には、例えば、アドレス生成カウンタ６のカウント値をｘとしたときに、ｘ＊１６（ｍｏｄ３８３）なる演算を実現するような情報：ランダムパターン情報（つまりはアドレス変換テーブル）〕を保持したインタリーブパターンＲＯＭ（アドレス生成パターン保持部）７１（以下、単に「ＲＯＭ７１」と表記する）をそなえて構成されている。
【００３８】
さらに、書き込みアドレス切り替えスイッチ８−１は、アドレス生成カウンタ６の出力（アドレス）とアドレス変換部７の出力（アドレス）とを切り替えることにより、各アドレスのいずれか一方をＲＡＭ５用の書き込みアドレスとして選択するもので、ここでは、図１中に示すように、このスイッチ８−１がＡ側に切り替えられるとアドレス生成カウンタ６の出力が書き込みアドレスとして選択され、Ｂ側に切り替えられるとアドレス変換部７の出力が書き込みアドレスとして選択されるようになっている。
【００３９】
一方、読み出しアドレス切り替えスイッチ８−２は、アドレス生成カウンタ６の出力（アドレス）とアドレス変換部７の出力（アドレス）とを切り替えることにより、各アドレスのいずれか一方をＲＡＭ５用の読み出しアドレスとして選択するもので、図１中に示すように、このスイッチ８−２がＡ側に切り替えられるとアドレス変換部７の出力が読み出しアドレスとして選択され、Ｂ側に切り替えられるとアドレス生成カウンタ６の出力が読み出しアドレスとして選択されるようになっている。
【００４０】
ただし、これらの各スイッチ８−１，８−２は、本実施形態では、スイッチ制御部１０により、Ａ側及びＢ側のいずれかに同時に切り替えられるようになっている（スイッチ８−１がＡ側でスイッチ８−２がＢ側、もしくはその逆に切り替えられることはない）。つまり、各スイッチ８−１，８−２は、上記のアドレス生成カウンタ６及びアドレス変換部７の各出力のうちのいずれか一方をＲＡＭ５用の書き込みアドレス、他方をＲＡＭ５用の読み出しアドレスとして選択出力しうるアドレス選択部として機能するのである。
【００４１】
さらに、出力切り替えスイッチ９は、ターボ復号完了後に復号結果を出力する際にＯＮ状態となるもので、例えば、ＤＥＣ４での繰り返し復号による飽和回数に達すると、スイッチ制御部１０によりＯＮ状態に制御されるようになっている。
なお、上記の飽和回数は、本実施形態では、ＤＥＣ４での復号が２回繰り返しで図１０に示すＤＥＣ４０１及びＤＥＣ４０２での復号１回分に相当するので、例えば、ＤＥＣ４にＭＡＰ復号を適用すれば１６（図１０に示す構成での飽和回数）×２＝３２回程度となる。
【００４２】
そして、スイッチ制御部１０は、上記の各スイッチ３，８−１，８−２及び９の切り替えを統括的に制御するもので、本実施形態の要部である各スイッチ３，８−１，８−２に対しては、次のようなスイッチ制御を行なうようになっている。
（１）スイッチ３をＡ側に切り替えるとき（即ち、ＤＥＣ４での復号に誤り訂正符号Ｙ1を用いるとき）、スイッチ８−１，８−２もそれぞれＡ側に切り替える。すると、ＲＡＭ５，アドレス生成カウンタ６及びアドレス変換部７の接続構成が、図６（Ａ）に示すインタリーバ１００と同様になる。この結果、ＤＥＣ４からの復号結果（D000〜D383) は、アドレス生成カウンタ６からの順列アドレス(A000 〜A383) に従ってＲＡＭ５に書き込まれた後、アドレス変換部７からの１６おきのアドレスに従って読み出されて、インタリーブされる。
【００４３】
（２）スイッチ３をＢ側に切り替えるとき（即ち、ＤＥＣ４での復号に誤り訂正符号Ｙ2を用いるとき）、スイッチ８−１，８−２もそれぞれＢ側に切り替える。すると、ＲＡＭ５，アドレス生成カウンタ６及びアドレス変換部７の接続構成は、図４（Ａ）に示すようになる。これにより、ＤＥＣ４からの復号結果は、アドレス変換部７からの１６おきのアドレスに従って書き込まれた後、アドレス生成カウンタ６からの順列アドレス(A000 〜A383) に従って順に読み出されることになる。
【００４４】
従って、入力データ列がD000〜D383の順であれば、そのデータ列は、図４（Ｂ）に示すような順序で書き込み及び読み出しが行なわれることになるが、図４（Ａ）に示す構成において、入力データ列を上記のインタリーブ後のデータ列とすると、図４（Ｃ）に示すような順序で書き込み及び読み出しが行なわれることになり、ＲＡＭ５の出力データ列は上記インタリーブ前の状態に戻る（即ち、デインタリーブされる）。
【００４５】
つまり、本実施形態のターボ復号器１は、スイッチ制御部１０によってスイッチ８−１，８−２の切り替えを制御することで、ＲＡＭ５，アドレス生成カウンタ６及びアドレス変換部７からなる部分をインタリーバとしてもデインタリーバとしても使用できるようになっている（即ち、例えば図３に示すようなインタリーブ・デインタリーブ装置１１をそなえている）のである。
【００４６】
そして、スイッチ制御部１０は、上記のようなスイッチ制御を行なうために、例えば、スイッチ制御用カウンタ１１１とカウント値監視部１１２とをそなえて構成されている。
ここで、スイッチ制御用カウンタ１１１は、アドレス生成カウンタ６のカウント値に基づいてスイッチ制御用のカウント値をカウントするもので、本実施形態では、ＤＥＣ４による復号処理遅延を考慮して、例えば、アドレス生成カウンタ６のカウント周期（０〜３８３）を１周期として３周期毎に０から１ずつカウントアップを行なうようになっている。
【００４７】
また、カウント値監視部１１２は、このカウンタ１１１のカウント値を監視するもので、ここでは、例えば、そのカウント値の偶数／奇数を判別し、偶数（ただし、０も含む）のときにはスイッチ３，８−１，８−２がそれぞれＡ側に切り替えられ、奇数のときにはスイッチ３，８−１，８−２がそれぞれＢ側に切り替えられるようになっている。
なお、このカウント値監視部１１２は、カウンタ１１１のカウント値が例えば３１になる（つまり、ＤＥＣ４の繰り返し復号回数が飽和回数である３２回に達する）とターボ復号が完了したものと判別して、出力切り替えスイッチ９をＯＮ状態に切り替えるようにもなっている。
【００４８】
以下、上述のごとく構成された本実施形態のターボ復号器１の動作について、図２（Ａ）〜図２（Ｈ）に示すタイムチャートを参照しながら詳述する。
まず、スイッチ制御部１０は、１回目の復号では、受信情報Ｕを誤り訂正符号Ｙ1を用いて軟出力復号すべく、ＲＡＭ切り替えスイッチ３をＡ側に切り替える（スイッチ９はＯＦＦ状態）。これにより、アドレス生成カウンタ６のカウント値〔図２（Ａ）参照〕に従ってＲＡＭ２−１，２−２からそれぞれ受信情報Ｕ，誤り訂正符号Ｙ1が順に読み出されて〔図２（Ａ）及び図２（Ｂ）の時点Ｔ０〜Ｔ１参照〕、ＤＥＣ４に入力される。
【００４９】
ＤＥＣ４では、入力された誤り訂正符号Ｙ1に基づいて受信情報Ｕを軟出力復号する（時点Ｔ１〜Ｔ２）。一方、このとき、スイッチ制御部１０では、カウント値監視部１１２がカウンタ１１１のカウント値が０（偶数）であることを認識するので、スイッチ８−１，８−２はそれぞれＡ側に切り替えられている〔図２（Ｈ）参照〕。
これにより、ＤＥＣ４の復号結果は、アドレス生成カウンタ６からの順列アドレスに従ってＲＡＭ５に書き込まれた〔図２（Ｆ）の時点Ｔ２〜Ｔ３参照〕後、アドレス変換部７からの１６おきのアドレスに従って読み出されて〔図２（Ｇ）の時点Ｔ３〜Ｔ４参照〕、インタリーブされる。
【００５０】
ここまでの処理で、カウンタ１１１のカウント値が１（奇数）になる〔図２（Ａ）の時点Ｔ３参照〕ので、スイッチ制御部１０が、スイッチ３，８−１，８−２を今度はそれぞれＢ側に切り替える。
すると、ＤＥＣ４に、インタリーブ後の復号結果（過去の復号結果Ｕ′），受信情報Ｕ，誤り訂正符号Ｙ2が入力され、ＤＥＣ４は、これらの入力情報に基づいて２回目の軟出力復号を行なう（時点Ｔ４〜Ｔ５）。なお、このとき、受信情報Ｕを再度入力するのは、過去の復号結果Ｕ′と受信情報Ｕとの差分をとり、以降の復号はその差分と誤り訂正符号Ｙ1，Ｙ2とに基づいて行なうためである。従って、例えば、ＤＥＣ４に、この受信情報Ｕを保持しておくメモリがそなえられていれば、毎回、受信情報ＵをＤＥＣ４に入力する必要はない。
【００５１】
次に、ＤＥＣ４の復号結果は、ＲＡＭ５に入力されるが、このとき、スイッチ８−１，８−２がそれぞれＢ側に切り替えられている〔図２（Ｈ）の時点Ｔ５参照〕ので、アドレス変換部７からの１６おきのアドレスに従ってＲＡＭ５に書き込まれた〔図２（Ｆ）の時点Ｔ５〜Ｔ６参照〕後、アドレス生成カウンタ６からの順列アドレスに従って順に読み出されて〔図２（Ｇ）の時点Ｔ６〜Ｔ７参照〕、デインタリーブされる。
【００５２】
以降、同様にして、スイッチ３，８−１，８−２が交互に切り替えられて、３回目，４回目，・・・の復号が繰り返し行なわれてゆき、例えば、カウンタ１１１のカウント値が３１になった時点（つまり、３２回目の復号が終了した時点）でスイッチ９がＯＮ状態に制御され、復号結果が出力される。
つまり、上記のアドレス生成カウンタ６，アドレス変換部７，スイッチ８−１，８−２及びスイッチ制御部１０は、ＤＥＣ４で用いた誤り訂正符号Ｙ1，Ｙ2に応じて復号結果をインタリーブもしくはデインタリーブすべくＲＡＭ５に対する復号結果の書き込み順及び読み出し順を制御するメモリ制御部１２としての機能を果たしているのである。
【００５３】
このために、カウント値監視部１１２は、ＤＥＣ４で用いられた誤り訂正符号がターボ符号器３００でのインタリーブ前の送信情報ｕについてのもの（Ｙ1）かインタリーブ後の送信情報ｕについてのもの（Ｙ2）かを判別するインタリーブ判別部として機能している。
そして、スイッチ制御部１０は、このカウント値監視部１１２において、ＤＥＣ４で用いられる誤り訂正符号がＹ1であると判別されると、アドレス生成カウンタ６の出力が書き込みアドレス、アドレス変換部７の出力が読み出しアドレスとしてそれぞれ選択され、ＤＥＣ４で用いられる誤り訂正符号がＹ2であると判別されると、アドレス変換部７の出力が書き込みアドレス、アドレス生成カウンタ６の出力が読み出しアドレスとしてそれぞれ選択されるようスイッチ８−１，８−２を制御するアドレス選択制御部として機能している。
【００５４】
つまり、このスイッチ制御部１０は、インタリーブ・デインタリーブ装置１１（図３参照）において、データ（復号結果）をインタリーブする場合とデインタリーブする場合とで異なるアドレス生成部６，７の出力が書き込みアドレス及び読み出しアドレスとして選択されるようスイッチ８−１，８−２を制御するのである。
以上のように本実施形態のターボ復号器１によれば、上述のごとくスイッチ制御部１０がＤＥＣ４で用いられる誤り訂正符号Ｙ1，Ｙ2に応じてスイッチ８−１，８−２の切り替えを制御して、ＲＡＭ５に対するＤＥＣ４の復号結果の書き込み順及び読み出し順を制御することで、その復号結果をインタリーブもしくはデインタリーブすることができるので、従来のようにインタリーバ及びデインタリーバを個別にそなえる必要がない。
【００５５】
従って、従来のおよそ半分の回路規模でターボ復号器１を実現でき、ターボ復号器１の大幅な小型化，低コスト化が実現されている。特に、本実施形態では、ＲＡＭ切り替えスイッチ３をそなえることで、１つのＤＥＣ４で、従来のターボ復号器４００と同等の動作を実現できているので、その規模，コストがさらに削減されている。
また、本実施形態では、上述のごとくスイッチ制御部１０が復号結果（データ）をインタリーブする場合とデインタリーブする場合とで異なるアドレス生成部６，７の出力（アドレス）がＲＡＭ５の書き込みアドレス及び読み出しアドレスとして選択されるようスイッチ８−１，８−２の切り替えを制御するという極めて簡素な構成で、１つのＲＡＭ５によるインタリーブ及びデインタリーブが実現されているので、制御の簡素化，ターボ復号器１のさらなる小型化に大いに寄与している。
【００５６】
さらに、本実施形態では、アドレス生成カウンタ６の出力（アドレス）をランダム（上述した例では１６おき）に並び替えるためのランダムパターン情報を保持したＲＯＭ７１をそなえることで、ランダムパターン情報をインタリーブ用及びデインタリーブ用に２種類用意する必要が無い（アドレス生成カウンタ６をインタリーブ時とデインタリーブ時とで共用できる）。
【００５７】
従って、ランダムパターン情報を予め演算により求める場合の作業負担が大幅に軽減されるとともに、本ターボ復号器１のさらなる小型化，低コスト化に大いに寄与している。
特に、実際に「ターボ符号化・復号方式」で用いられるインタリーブ（デリンタリーブ）は「ランダムインタリーブ（デインタリーブ）」と呼ばれる複雑なインタリーブ（デインタリーブ）である（上記のように１６おきといった単純な規則ではない）ため、このようにランダムパターン情報を１種類用意するだけでよいことは、非常に有効である。
【００５８】
なお、上述した実施形態では、ＤＥＣ４で用いる各誤り訂正符号Ｙ1，Ｙ2を誤り訂正符号Ｙ1から交互に切り替える（スイッチ３をＡ側から交互に切り替える）ようになっているが、逆に、誤り訂正符号Ｙ2から交互に切り替える（スイッチ３をＢ側から交互に切り替える）ようにしても、上記と同様の作用効果が得られることはいうまでもない。
ただし、この場合、スイッチ制御部１０は、上述した実施形態とは逆に、ＤＥＣ４の復号結果のインタリーブ／デインタリーブをデインタリーブから始めて交互に切り替える必要があるので、スイッチ８−１，８−２をそれぞれＢ側から交互に切り替えることになる。
【００５９】
また、上述した実施形態では、インタリーブ・デインタリーブ装置１１において、データ（復号結果）読み出し時（スイッチ８−１，８−２をＡ側に切り替えた時）にアドレス変換部７のランダムパターン情報を用いたデータの並び替え（インタリーブ）が行なわれ、データ書き込み時（スイッチ８−１，８−２をＢ側に切り替えた時）に同じランダムパターン情報を用いたデータの並び替え（デインタリーブ）が行なわれているが、逆にすることも可能である。
【００６０】
即ち、例えば図５に示すように、上記のｘ＊１６（ｍｏｄ３８３）に代えてｘ＊２４（ｍｏｄ３８３）なる演算を実現するようなランダムパターン情報をＲＯＭ７１に保持させておけば、スイッチ８−１，８−２をそれぞれＢ側に切り替えたときに、アドレス変換部７で２４おきに生成されるアドレスに従ってデータが書き込まれ、アドレス生成カウンタ６で順列に生成されるアドレスに従ってデータが読み出されるので、図５に示すインタリーブ・デインタリーブ装置１１′は書き込み時にデータの並び替えを行なうインタリーバとして動作する。
【００６１】
逆に、スイッチ８−１，８−２をそれぞれＡ側に切り替えれば、アドレス生成カウンタ６で順列に生成されるアドレスに従ってデータが書き込まれ、アドレス生成カウンタ７で２４おきに生成されるアドレスに従ってデータが読み出されるので、インタリーブ・デインタリーブ装置１１′は読み出し時にデータの並び替えを行なうデインタリーバとして動作する。
【００６２】
従って、ＲＯＭ７１にｘ＊２４（ｍｏｄ３８３）のランダムパターン情報を保持させた場合（図５に示すインタリーブ・デインタリーブ装置１１′をターボ復号器１に適用した場合）、スイッチ制御部１０は、データ（復号結果）をインタリーブする場合（スイッチ３をＡ側に切り替えるとき）はアドレス変換部７の出力が書き込みアドレス、アドレス生成カウンタ６の出力が読み出しアドレスとしてそれぞれ選択されるようスイッチ８−１，８−２をそれぞれＢ側に切り替え、データをデインタリーブする場合（スイッチ３をＢ側に切り替えるとき）は、アドレス生成カウンタ６の出力が書き込みアドレス、アドレス変換部７の出力が読み出しアドレスとしてそれぞれ選択されるようスイッチ８−１，８−２をそれぞれＡ側に切り替え制御することになる。
【００６３】
なお、この場合も、上述した実施形態と同様の作用効果が得られることはいうまでもない。
・その他
上述した実施形態では、インタリーブ・デインタリーブ装置１１（もしくは１１′）がターボ復号器１に適用されている場合を例にして説明したが、勿論、インタリーブ・デインタリーブ装置１１（１１′）は、ターボ復号器１に限らず、インタリーブとそれに応じたデインタリーブとの両方を行なう必要がある箇所であれば同様に適用することができ、この場合も、適用箇所の大幅な小型化を図ることが可能である。
【００６４】
また、上述した実施形態では、インタリーブ及びデインタリーブ対象の入力データ列の個数を、便宜上、３８４個（D000〜D383) とし、インタリーブ及びデインタリーブ時に用いるランダムパターン情報をｘ＊１６（ｍｏｄ３８３）〔もしくは、ｘ＊２４（ｍｏｄ３８３）〕としたが、本発明はこれに限定されず、勿論、上記以外の個数の入力データ列であっても、上記以外のランダムパターン情報であっても、上述した実施形態と同様の作用効果が得られることはいうまでもない。
【００６５】
さらに、図１に示したターボ復号器１の構成はあくまでも一例であり、少なくとも図２（Ａ）〜図２（Ｈ）のタイムチャートに示す動作を実現できる構成であれば、どのような構成をとってもよい。
また、上述した実施形態では、ＣＤＭＡを利用した移動体通信システムに本発明が適用されることを例にして説明を行なったが、本発明はこれに限定されず、例えば、ＦＤＭＡ(Frequency Division Multiple Access)，ＴＤＭＡ(Time Division Multiple Access) 等の他の方式を利用した多重無線通信システムや、その他の所要の通信システムにも同様に適用され、上述した実施形態と同様の作用効果が得られる。
【００６６】
そして、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
・付記
（付記１）
少なくとも、被復号情報と、送信側でのインタリーブ前の該被復号情報についての誤り訂正符号と、該送信側でのインタリーブ後の該被復号情報についての誤り訂正符号とを有するターボ符号を、誤り訂正復号とインタリーブとデインタリーブとを繰り返し施して復号するターボ復号装置であって、
上記の各誤り訂正符号のいずれか一方と過去の誤り訂正復号結果とに基づいて該被復号情報を誤り訂正復号しうる誤り訂正復号部と、
該誤り訂正復号部からの誤り訂正復号結果をインタリーブもしくはデインタリーブして該過去の誤り訂正復号結果として該誤り訂正復号部へ出力するためのメモリ部と、
該誤り訂正復号部で用いられる誤り訂正符号に応じて該誤り訂正復号結果をインタリーブもしくはデインタリーブすべく該メモリ部に対する該誤り訂正復号結果の書き込み順及び読み出し順を制御するメモリ制御部とをそなえて構成されたことを特徴とする、ターボ復号装置。
【００６７】
（付記２）
該メモリ制御部が、
該メモリ部用のアドレスを所定の順序で生成する第１のアドレス生成部と、
該第１のアドレス生成部のアドレス生成順序とは異なる順序で該メモリ部用のアドレスを生成する第２のアドレス生成部と、
上記の各アドレス生成部の各出力のうちのいずれか一方を該メモリ部用の書き込みアドレス、他方を該メモリ部用の読み出しアドレスとして選択出力しうるアドレス選択部と、
該誤り訂正復号部で用いられる誤り訂正符号が送信側でのインタリーブ前の被復号情報についてのものかインタリーブ後の被復号情報についてのものかを判別するインタリーブ判別部と、
該インタリーブ判別部において、該誤り訂正符号がインタリーブ前の被復号情報についてのものであると判別されると、一方のアドレス生成部の出力が該書き込みアドレス、他方のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択され、該誤り訂正符号がインタリーブ後の被復号情報についてのものであると判別されると、上記他方のアドレス生成部の出力が該書き込みアドレス、上記一方のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択されるよう該アドレス選択部を制御するアドレス選択制御部とをそなえていることを特徴とする、付記１記載のターボ復号装置。
【００６８】
（付記３）
該第２のアドレス生成部が、
該第１のアドレス生成部で生成されたアドレスをランダムに並び替えて出力するためのランダムパターン情報を保持するランダムパターン保持部をそなえていることを特徴とする、付記１記載のターボ復号装置。
【００６９】
（付記４）
所望のデータをインタリーブもしくはデインタリーブするために該データを記憶するメモリ部と、
該メモリ部用のアドレスを所定の順序で生成する第１のアドレス生成部と、
該第１のアドレス生成部のアドレス生成順序とは異なる順序で該メモリ部用のアドレスを生成する第２のアドレス生成部と、
上記の各アドレス生成部の各出力のうちのいずれか一方を該メモリ部用の書き込みアドレス、他方を該メモリ部用の読み出しアドレスとして選択出力しうるアドレス選択部と、
該データをインタリーブする場合とデインタリーブする場合とで異なるアドレス生成部の出力が該書き込みアドレス及び該読み出しアドレスとして選択されるよう該アドレス選択部を制御するアドレス選択制御部とをそなえて構成されたことを特徴とする、インタリーブ・デインタリーブ装置。
【００７０】
（付記５）
該アドレス選択制御部が、
該データをインタリーブする場合は、該第１のアドレス生成部の出力が該書き込みアドレス、該第２のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択され、該データをデインタリーブする場合は、該第２のアドレス生成部の出力が該書き込みアドレス、該第１のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択されるよう該アドレス選択部を制御するように構成されたことを特徴とする、付記４記載のインタリーブ・デインタリーブ装置。
【００７１】
（付記６）
該アドレス選択制御部が、
該データをインタリーブする場合は、該第２のアドレス生成部の出力が該書き込みアドレス、該第１のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択され、該データをデインタリーブする場合は、該第１のアドレス生成部の出力が該書き込みアドレス、該第２のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択されるよう該アドレス選択部を制御するように構成されたことを特徴とする、付記４記載のインタリーブ・デインタリーブ装置。
【００７２】
（付記７）
該第２のアドレス生成部が、
該第１のアドレス生成部で生成されたアドレスをランダムに並び替えて出力するためのランダムパターン情報を保持するランダムパターン保持部をそなえていることを特徴とする、付記４記載のインタリーブ・デインタリーブ装置。
【００７３】
（付記８）
ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、
該インタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には第１のアドレス制御がなされ、該デインタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には該第１のアドレス制御とは異なる第２のアドレス制御がなされる、
ことを特徴とする、ターボ復号装置に用いられるメモリ。
【００７４】
（付記９）
ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で、第１情報及び当該第１情報と組となる情報の第１情報セットに基づいた第１デコード処理を行ない、第２情報及び当該第２情報と組となる情報の第２情報セットに基づいた第２デコード処理を行なうためのデコーダであって、
１回目の該第１デコード処理を行なった後に、１回目の第２デコード処理を実行すべく第２情報セットが入力され、該１回目の第２デコード処理を行なった後に、２回目の該第１デコード処理を実行すべく第１情報セットが入力される入力制御を受ける、
ことを特徴とする、ターボ復号装置に用いられるデコーダ。
【００７５】
（付記１０）
付記８記載のメモリ又は付記９記載のデコーダをそなえたことを特徴とする、ターボ復号装置。
（付記１１）
移動通信システムにおいて用いられる受信側装置であって、付記１０記載のターボ復号装置をそなえたことを特徴とする、ターボ復号装置をそなえた移動通信システム用受信側装置。
【産業上の利用可能性】
【００７６】
以上のように、本発明によれば、１つのメモリ、デコーダでターボ復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理、デコード処理を実現することができるので、移動体通信システム等においてインタリーブ処理及びデインタリーブ処理並びにデコード処理を行なう通信機器の大幅な小型化，低コスト化が可能になり、その有用性は極めて高いものと考えられる。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態としてのターボ復号器（ターボ復号装置）の構成を示すブロック図である。
【図２】（Ａ）〜（Ｈ）はいずれも本実施形態のターボ復号器の動作を説明するためのタイムチャートである。
【図３】本実施形態のターボ復号器に適用されたインタリーブ・デインタリーブ装置に着目した構成を示すブロック図である。
【図４】（Ａ）は本実施形態にかかるデインタリーバの構成を示すブロック図、（Ｂ）及び（Ｃ）はいずれも（Ａ）に示すデインタリーバの動作を説明するためのアドレス出力及び入出力データ例を示す図である。
【図５】本実施形態のインタリーブ・デインタリーブ装置の他の構成を示すブロック図である。
【図６】（Ａ）は従来のインタリーバの構成を示すブロック図、（Ｂ）は（Ａ）に示すインタリーバの動作を説明するためのアドレス出力及びデータ入出力例を示す図である。
【図７】図６（Ａ）に示すインタリーバの動作イメージを説明するための図である。
【図８】（Ａ）は従来のデインタリーバの構成を示すブロック図、（Ｂ）及び（Ｃ）はいずれも（Ａ）に示すデインタリーバの動作を説明するためのアドレス出力及び入出力データ例を示す図である。
【図９】図８（Ａ）に示すデインタリーバの動作イメージを説明するための図である。
【図１０】従来の「ターボ符号化・復号方式」を適用した通信システムの要部の構成例を示すブロック図である。
【符号の説明】
【００７８】
１  ターボ復号器（ターボ復号装置）
２−１〜２−３  ＲＡＭ
３  ＲＡＭ切り替えスイッチ
４  軟出力復号器（ＤＥＣ）
５  インタリーブ・デインタリーブＲＡＭ（π(-1)）
６  アドレス生成カウンタ
７  アドレス生成部
７１  インタリーブパターンＲＯＭ（アドレス生成パターン保持部）
８−１  書き込みアドレス切り替えスイッチ（ＳＷ１）
８−２  読み出しアドレス切り替えスイッチ（ＳＷ２）
９  出力切り替えスイッチ
１０  スイッチ制御部
１１，１１′  インタリーブ・デインタリーブ装置
１１１  スイッチ制御用カウンタ
１１２  カウント値監視部
３００  ターボ符号器
４００  ターボ復号器
【図１】
2006060859.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006060859.tif 000009
【図８】
2006060859.tif 000010
【図９】
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【図１０】
2006060859.tif 000012