(57)【要約】【課題】従来のワード長可変記憶装置では、積層収納する半導体メモリ毎にチップアドレスデータ比較回路をあらかじめ備えなければならず、汎用の半導体メモリを使用できないという問題がある。【解決手段】本発明は、複数の半導体メモリチップを実装基板上に樹脂封止し、前記実装基板にはデータ入出力用の端子が設けられ、前記各半導体メモリチップのデータ入出力端子は前記実装基板のデータ入出力端子に別々に接続することを特徴とする、ワード長可変記憶装置製造方法に関するものである。【選択図】図１
2006066528.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体メモリチップを実装基板上に樹脂封止し、
前記実装基板にはデータ入出力用の端子が設けられ、
前記各半導体メモリチップのデータ入出力端子は前記実装基板のデータ入出力端子に別々に接続することを特徴とする、
ワード長可変記憶装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体メモリチップを1つのパッケージに封止してなる半導体記憶装置に適用して有効な技術に関し、アクセスするデータのワード長を可変とすることに利用して有効な技術に関する。
【背景技術】
【０００２】
携帯電話などの情報処理装置において、半導体メモリを使用した記憶装置は一般に欠かすことができない。
これらの半導体メモリを制御するプロセッサは、その処理するワード長がプロセッサによって異なる場合がある。
即ち、例えば、８ビット、１６ビット、３２ビット等、種々のワード長が使用されている。
この様な状況に対し、ワード長を可変としたワード長可変記憶装置の発明が提案されている（特許文献１）。
図３は特許文献１に開示されたワード長可変記憶装置を示す。
この発明では、ワード長設定制御回路とポート選択制御回路とスイッチ（ＳＷ１〜ＳＷ４）とを用い、ワード長８ビットのメモリ（Ｍ１〜Ｍ４）の出力をデータバス（Ｄ０〜Ｄ３１）に接続することで、ワード長の可変を可能にしている。
【０００３】
一方、従来の半導体集積回路の分野では、１つのパッケージに複数の半導体メモリチップを積層収納して実装密度の向上を図る様にした技術がある。
この積層収納においてもワード長を変更できる発明が提案されている（特許文献２）。
図４は特許文献２に開示されたワード長可変記憶装置を示す。
この発明では、積層されるそれぞれの半導体メモリ（この例ではフラッシュメモリ）にチップアドレスデータ比較回路を搭載している。
さらに、この発明によれば、パッケージにビット構成切り替え端子ＢＣが設けられ、チップ０とチップ１のうち一方のチップ（図４ではチップ０）のチップアドレス設定用端子ＣＡＤが、前記ＢＣに接続されている。
そして、ＢＣをＶｓｓに接続すると１６ビットのデータを並列に入出力するメモリとして動作する。
反対に、ＢＣをＶｃｃに接続すると３２ビットのデータを並列に入出力するメモリとして動作する。
したがって、この発明によれば、ユーザーが１６ビット並列入出力のメモリとしても３２ビット並列入出力のメモリとしても使用できるという利点がある。
【特許文献１】特開平１−２７７９４６号公報
【特許文献２】特開２００３−７９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のワード長可変記憶装置では、積層収納する半導体メモリ毎にチップアドレスデータ比較回路をあらかじめ備えなければならず、汎用の半導体メモリを使用できないという問題がある。
元来、積層収納のメリットは、ことなるメーカーの半導体メモリであっても自由に組み合わせられる点にある。
したがって、チップアドレスデータ比較回路をあらかじめ備えなければなないという制限は、積層収納のメリットを著しく阻害するものである。
【課題を解決するための手段】
【０００５】
本発明は、複数の半導体メモリチップを実装基板上に樹脂封止し、前記実装基板にはデータ入出力用の端子が設けられ、前記各半導体メモリチップのデータ入出力端子は前記実装基板のデータ入出力端子に別々に接続することを特徴とする、ワード長可変記憶装置製造方法に関するものである。
【発明の効果】
【０００６】
本発明によれば、チップに特別な制御回路を具備する必要なく、また共通の基板を使用してワード長可変の記憶装置が製造できる。
【発明を実施するための最良の形態】
【０００７】
ワード長可変の記憶装置を複数チップの積層封止工程を変更することで実現した。
【実施例１】
【０００８】
図１は、本発明に係る実施例である。
図１の各回路要素は図４の対応部分に相当する。
図４では各チップにチップアドレスデータ比較回路を具備しているが、図１では具備しておらず、汎用のフラッシュメモリの構成である。
図１では、制御信号（／ＣＥ、／ＷＥ）及びアドレス信号（Ａ０〜Ａ２１）はチップ０、チップ１に対して共通に基板上の端子に接続されている。
一方、チップ０のＩ／Ｏ端子は、基板上の端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続され、チップ１のＩ／Ｏ端子は、基板上の端子Ｉ／Ｏ１６〜Ｉ／Ｏ３１にそれぞれ接続されている。
基板上の端子Ｉ／Ｏ３２〜Ｉ／Ｏ４７は、いずれのチップにも接続されない。
これらの、チップ０、チップ１および基板を一括封止し一つのパッケージを構成する。
前記基板上の端子は、基板内の配線（図示せず）を介して、パッケージ表面のピンに電気的に接続されている。
この構成により、４Ｍｂ×３２のメモリが実現できる。
つまり、４Ｍｂ×１６のメモリを２チップ搭載することで、４Ｍｂ×３２のメモリが実現できたことになる。
【０００９】
図２に４Ｍｂ×１６のメモリを３チップ搭載する場合の構成を示す。
図１と同様に、制御信号（／ＣＥ、／ＷＥ）及びアドレス信号（Ａ０〜Ａ２１）はチップ０、チップ１、チップ２に対して共通に基板上の端子に接続されている。
一方、チップ０のＩ／Ｏ端子は、基板上の端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続され、チップ１のＩ／Ｏ端子は、基板上の端子Ｉ／Ｏ１６〜Ｉ／Ｏ３１に接続され、チップのＩ／Ｏ端子は、基板上の端子Ｉ／Ｏ３２〜Ｉ／Ｏ４７にそれぞれ接続されている。
この構成により、４Ｍｂ×１６のメモリを３チップ搭載することで、４Ｍｂ×４８のメモリが実現できたことになる。
【００１０】
図１と図２とでは、同一の基板を使用している。
図１と図２との相違点は、搭載するチップ数と、各チップと基板上端子との接続の状態である。
したがって、本発明によれば、共通の基板に対し、その搭載するメモリチップ数と、各基板と基板上の端子との接続状態を変更するだけで、ワード長可変のメモリを得ることができる。
【００１１】
図１と図２とに示した基板を使って、ワード長可変のメモリを得るためのフローを以下に示す。
＜１＞製造すべきメモリのワード長を選択する。
図１および図２の例では、選択可能なワード長は１６ビット、３２ビット、４８ビットの３種類である。
＜２＞選択したワード長に応じて積層するチップ数を選択する。
図１および図２の例では、ワード長１６ビットの場合は１チップ、ワード長３２ビットの場合は２チップ、ワード長４８チップの場合は３チップとなる。
＜３＞選択したワード長に応じて、ワイヤリング装置の結線プログラムを選択する。
以上のようなフローに従って製造することで、共通の基板を用いてワード長可変のメモリが製造できる。
なお、本実施例ではフラッシュメモリを用いているが、使用するチップはＤＲＡＭ、ＳＲＡＭ等他のメモリであっても本発明の効果は同じである。
【図面の簡単な説明】
【００１２】
【図１】ワード長可変のメモリチップの構成を示した説明図である。
【図２】ワード長可変のメモリチップの構成を示した説明図である。
【図３】ワード長可変のメモリチップの従来例を示した説明図である。
【図４】ワード長可変のメモリチップの従来例を示した説明図である。
【符号の説明】
【００１３】
１    基板
２    チップ０
３    チップ１
４    チップ２
【図１】
2006066528.tif 000003
【図２】
2006066528.tif 000004
【図３】
2006066528.tif 000005
【図４】
2006066528.tif 000006