(57)【要約】【課題】  電界効果型トランジスタのオン電流を向上させる。【解決手段】  ｛１００｝面を主面とする単結晶シリコン基板１０１上に、単結晶シリコンの＜０１０＞結晶軸方向または＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極１０７と、ゲート電極１０７の両脇において単結晶シリコン基板１０１の表面に設けられたソース・ドレイン領域１２９とを設ける。ゲート電極１０７の直下の領域におけ単結晶シリコン基板１０１の表面に、主面と、ゲート電極１０７の延在方向に沿って主面に対して傾斜した傾斜面１３３と、を設ける。【選択図】      図１
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【特許請求の範囲】
【請求項１】
｛１００｝面を主面とする単結晶シリコンからなる基板と、
前記基板上に設けられ、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極と、
前記ゲート電極の両脇において、前記基板の表面に設けられたソース・ドレイン領域と、
を含み、
前記ゲート電極の直下の領域における前記基板の表面は、
前記主面と、
前記ゲート電極の延在方向に沿って前記主面に対して傾斜した傾斜面と、
を有することを特徴とする電界効果型トランジスタ。
【請求項２】
｛１００｝面を主面とする単結晶シリコンからなる基板と、
前記基板上に設けられた素子分離領域と、
前記基板上に設けられ、周囲を前記素子分離領域によって画定された素子領域と、
前記基板上に、前記素子領域を分断するように前記素子領域から前記素子分離領域にわたって設けられ、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極と、
前記ゲート電極によって分断された両脇において、前記基板の表面に設けられたソース・ドレイン領域と、
を含み、
前記ゲート電極の直下の領域における前記基板の表面は、
前記主面と、
前記ゲート電極の延在方向に沿って前記主面に対して傾斜した傾斜面と、
を有することを特徴とする電界効果型トランジスタ。
【請求項３】
請求項２に記載の電界効果型トランジスタにおいて、前記傾斜面が前記素子分離領域の近傍に設けられていることを特徴とする電界効果型トランジスタ。
【請求項４】
請求項１乃至３いずれかに記載の電界効果型トランジスタにおいて、前記傾斜面が単一の前記単結晶シリコンの結晶面により構成されていることを特徴とする電界効果型トランジスタ。
【請求項５】
請求項１乃至３いずれかに記載の電界効果型トランジスタにおいて、前記傾斜面が複数の前記単結晶シリコンの結晶面により構成されていることを特徴とする電界効果型トランジスタ。
【請求項６】
請求項１乃至５いずれかに記載の電界効果型トランジスタにおいて、前記傾斜面が前記単結晶シリコンの（３０１）面、前記（３０１）面に等価な面、または前記（３０１）面もしくは（３０１）面に等価な前記面に対して５度以内の角度の差を有する面を含むことを特徴とする電界効果型トランジスタ。
【請求項７】
請求項１乃至３いずれかに記載の電界効果型トランジスタにおいて、前記傾斜面が曲面であり、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に沿って、前記傾斜面の面方位が、前記単結晶シリコンの＜１００＞結晶軸方向から＜ａｂ０＞結晶軸方向（ａおよびｂは互いに独立の整数）または前記＜ａｂ０＞結晶軸方向と等価な方向に向かって連続的に変化することを特徴とする電界効果型トランジスタ。
【請求項８】
請求項１乃至７いずれかに記載の電界効果型トランジスタにおいて、
前記傾斜面の面積は、前記主面の法線方向から見た前記基板の前記ソース・ドレイン領域を離隔する領域の面積の１０％以上であることを特徴とする電界効果型トランジスタ。
【請求項９】
Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタと、を含む相補型電界効果型トランジスタであって、
前記Ｎチャネル電界効果型トランジスタおよび前記Ｐチャネル電界効果型トランジスタが請求項１乃至８いずれかに記載の電界効果型トランジスタであることを特徴とする相補型電界効果型トランジスタ。
【請求項１０】
請求項９に記載の相補型電界効果型トランジスタにおいて、
前記Ｐチャネル電界効果型トランジスタにおいては、前記傾斜面の面積は、前記主面の法線方向から見た前記基板の前記ソース・ドレイン領域を離隔する領域の面積の１０％以上であるとともに、
前記Ｎチャネル電界効果型トランジスタにおいては、前記傾斜面の面積は、前記主面の法線方向から見た前記基板の前記ソース・ドレイン領域を離隔する領域の面積の１０％未満であることを特徴とする相補型電界効果型トランジスタ。
【請求項１１】
請求項９または１０に記載の相補型電界効果型トランジスタにおいて、
素子分離領域により分割された複数の前記Ｐチャネル電界効果型トランジスタと、
一つの前記Ｎチャネル電界効果型トランジスタと、
を有することを特徴とする相補型電界効果型トランジスタ。
【請求項１２】
｛１００｝面を主面とする単結晶シリコンからなる基板の前記主面の上部にマスクを成膜する工程と、
前記マスクおよび前記基板をこの順に選択的に除去して凹部を設けるとともに、前記凹部の脇に素子形成領域を設ける工程と、
マスクを成膜する前記工程で成膜されたマスクの側壁を、前記凹部から前記素子形成領域に向かって後退させて、前記主面の一部を前記マスクから露出させる工程と、
主面の一部をマスクから露出させる前記工程の後、前記基板の表面全面を酸化し、前記マスクから露出した前記基板に、前記主面に対し＜０１０＞結晶軸方向または実質的に前記＜０１０＞結晶軸方向と等価な軸方向に沿って傾斜する傾斜面を設ける工程と、
前記凹部に絶縁膜を埋設し、素子分離領域を形成する工程と、
前記マスクを除去し、前記傾斜面を含む前記素子形成領域における前記基板の上部に、実質的に前記単結晶シリコンの＜０１０＞結晶軸方向または実質的に前記＜０１０＞結晶軸方向と等価な軸方向に延在するゲート電極を形成する工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ、相補型電界効果型トランジスタ、および電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
（１００）結晶面を主面とする単結晶シリコン基板上に形成されるトランジスタの動作速度を向上させる従来の技術として、特許文献１に記載のものがある。特許文献１によれば、電界効果型トランジスタのチャネル方向をシリコンの＜１００＞軸方向に設定することにより、従来の＜１１０＞軸方向の場合に比べて高速での動作が可能とされている。また、電界効果型トランジスタ上に応力制御膜を形成することによりドレイン電流特性が向上するとされている。
【０００３】
ところで、電界効果型トランジスタにおいて、素子の微細化の要求に伴い、ゲートに要求される最小加工寸法にも微細化が求められている。また、そうした中で、トランジスタのオン電流の向上が求められている。ここで、特許文献１に記載の構成の半導体装置は、オン電流の向上の点で、依然改善の余地があった。
【特許文献１】特開２００４−８７６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記事情に鑑みてなされたものであり、電界効果型トランジスタのオン電流を向上させる技術を提供する。
【課題を解決するための手段】
【０００５】
本発明者は、上記特許文献１に記載の構成について検討を行った。そして、特許文献１に記載の構成の場合、チャネル領域の上面がシリコン基板の主面に平行な面となっていることに着目した。この構成では、単位チャネル幅あたりのオン電流は一定で変化しないため、チャネル幅の微細化に伴いオン電流の向上が困難であると考えた。本発明者は、さらに、電界効果型トランジスタのオン電流を変化させる要因として、新たに、チャネル幅の長さと、チャネル幅の単位長さあたりのチャネルの移動度と、に着目して鋭意検討を行い、本発明に至った。
【０００６】
なお、本明細書において、ソース・ドレイン領域を結ぶ方向におけるチャネル領域の長さをチャネル長と呼ぶ。また、ソース・ドレイン領域を結ぶ方向に垂直方向すなわちゲート電極の延在方向におけるチャネル領域の長さをチャネル幅と呼ぶ。また、チャネル領域は、基板上に設けられたソース・ドレイン領域を離隔するゲート電極の直下の領域である。
【０００７】
本発明によれば、｛１００｝面を主面とする単結晶シリコンからなる基板と、前記基板上に設けられ、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極と、前記ゲート電極の両脇において、前記基板の表面に設けられたソース・ドレイン領域と、を含み、前記ゲート電極の直下の領域における前記基板の表面は、前記主面と、前記ゲート電極の延在方向に沿って前記主面に対して傾斜した傾斜面と、を有することを特徴とする電界効果型トランジスタが提供される。
【０００８】
また、本発明によれば、｛１００｝面を主面とする単結晶シリコンからなる基板と、前記基板上に設けられた素子分離領域と、前記基板上に設けられ、周囲を前記素子分離領域によって画定された素子領域と、前記基板上に、前記素子領域を分断するように前記素子領域から前記素子分離領域にわたって設けられ、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極と、前記ゲート電極によって分断された両脇において、前記基板の表面に設けられたソース・ドレイン領域と、を含み、前記ゲート電極の直下の領域における前記基板の表面は、前記主面と、前記ゲート電極の延在方向に沿って前記主面に対して傾斜した傾斜面と、を有することを特徴とする電界効果型トランジスタが提供される。
【０００９】
本発明においては、｛１００｝面を主面とする単結晶シリコンからなる基板のゲート電極が＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に延在する構成となっているともに、基板のゲート電極の直下の領域に、ゲート電極の延在方向に沿って主面に対して傾斜した傾斜面が設けられた構成となっている。こうすることにより、チャネル移動度の高い単結晶シリコンの結晶面にチャネル領域を設けることができる。また、傾斜面を形成することにより、ゲート電極の直下の領域における基板の表面が実質的に主面からなる場合に比べてチャネル幅を増加させることができる。このため、本発明によれば、電界効果型トランジスタのオン電流を増加させることができる。
【００１０】
なお、本明細書において、｛１００｝面を主面とする単結晶シリコンには、｛１００｝面から所定のオフセット角を有する場合も含む。また、本明細書において、所定の結晶軸方向に実質的に延在するとは、当該結晶軸方向に対して±５度の程度のずれは許容されることを指す。また、本明細書において、実質的に所定の面方位を有するとは、当該面方位に対して±５度の程度のずれは許容されることを指す。
【００１１】
本発明の電界効果型トランジスタにおいて、前記傾斜面が前記素子分離領域の近傍に設けられていてもよい。こうすることにより、電界効果型トランジスタのオン電流を確実に増加させることができる。
【００１２】
本発明の電界効果型トランジスタにおいて、前記傾斜面が単一の前記単結晶シリコンの結晶面により構成されてもよい。こうすることにより、チャネル移動度の高い結晶面を選択的に傾斜面とすることができる。このため、あらかじめ設計されたオン電流を有する構成を再現性よく得ることが可能な構成とすることができる。
【００１３】
本発明の電界効果型トランジスタにおいて、前記傾斜面が複数の前記単結晶シリコンの結晶面により構成されていてもよい。こうすることにより、基板表面の所定の領域への電界集中を抑制することができるとともに、チャネル移動度の高い面を傾斜面とすることができる。
【００１４】
本発明の電界効果型トランジスタにおいて、前記傾斜面が前記単結晶シリコンの（３０１）面、前記（３０１）面に等価な面、または前記（３０１）面もしくは（３０１）面に等価な前記面に対して５度以内の角度の差を有する面を含んでもよい。こうすることにより、チャネル移動度を確実に増加させることができる。また、チャネル幅を充分に大きくすることができる。よって、オン電流をさらに確実に増加させることができる。
【００１５】
本発明の電界効果型トランジスタにおいて、前記傾斜面が曲面であり、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に沿って、前記傾斜面の面方位が、前記単結晶シリコンの＜１００＞結晶軸方向から＜ａｂ０＞結晶軸方向（ａおよびｂは互いに独立の整数）または前記＜ａｂ０＞結晶軸方向と等価な方向に向かって連続的に変化する構成とすることができる。こうすることにより、基板表面への電界集中をさらに抑制することができる。
【００１６】
本発明の電界効果型トランジスタにおいて、前記傾斜面の面積は、前記主面の法線方向から見た前記基板の前記ソース・ドレイン領域を離隔する領域の面積の１０％以上である構成とすることができる。こうすることにより、主面に対してチャネル移動度の高い傾斜面を充分に確保することができる。このため、オン電流をさらに増加させることができる。
【００１７】
本発明によれば、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタと、を含む相補型電界効果型トランジスタであって、前記Ｎチャネル電界効果型トランジスタおよび前記Ｐチャネル電界効果型トランジスタが前記いずれかに記載の電界効果型トランジスタであることを特徴とする相補型電界効果型トランジスタが提供される。
【００１８】
本発明においては、Ｐチャネル型電界効果型トランジスタが傾斜面を有する構成であるため、Ｐチャネル型電界効果型トランジスタチャネル移動度を充分に増加させることができる。また、Ｎチャネル電界効果型トランジスタとＰチャネル電界効果型トランジスタとがともに傾斜面を有するため、製造プロセスを簡素化しつつ、オン電流特性を向上可能な構成となっている。
【００１９】
本発明の相補型電界効果型トランジスタにおいて、前記Ｐチャネル電界効果型トランジスタにおいては、前記傾斜面の面積は、前記主面の法線方向から見た前記基板の前記ソース・ドレイン領域を離隔する領域の面積の１０％以上であるとともに、前記Ｎチャネル電界効果型トランジスタにおいては、前記傾斜面の面積は、前記主面の法線方向から見た前記基板の前記ソース・ドレイン領域を離隔する領域の面積の１０％未満である構成とすることができる。こうすることにより、Ｐチャネル型電界効果型トランジスタのオン電流増加させつつ、Ｎチャネル型電界効果型トランジスタのオン電流の低下を抑制することが可能な構成とすることができる。
【００２０】
本発明の相補型電界効果型トランジスタにおいて、素子分離領域により分割された複数の前記Ｐチャネル電界効果型トランジスタと、一つの前記Ｎチャネル電界効果型トランジスタと、を有する構成とすることができる。こうすることにより、Ｐチャネル型電界効果型トランジスタのオン電流増加させつつ、Ｎチャネル型電界効果型トランジスタのオン電流の低下を抑制することができる。
【００２１】
本発明によれば、｛１００｝面を主面とする単結晶シリコンからなる基板の前記主面の上部にマスクを成膜する工程と、前記マスクおよび前記基板をこの順に選択的に除去して凹部を設けるとともに、前記凹部の脇に素子形成領域を設ける工程と、マスクを成膜する前記工程で成膜されたマスクの側壁を、前記凹部から前記素子形成領域に向かって後退させて、前記主面の一部を前記マスクから露出させる工程と、主面の一部をマスクから露出させる前記工程の後、前記基板の表面全面を酸化し、前記マスクから露出した前記基板に、前記主面に対し＜０１０＞結晶軸方向または実質的に前記＜０１０＞結晶軸方向と等価な軸方向に沿って傾斜する傾斜面を設ける工程と、前記凹部に絶縁膜を埋設し、素子分離領域を形成する工程と、前記マスクを除去し、前記傾斜面を含む前記素子形成領域における前記基板の上部に、実質的に前記単結晶シリコンの＜０１０＞結晶軸方向または実質的に前記＜０１０＞結晶軸方向と等価な軸方向に延在するゲート電極を形成する工程と、を含むことを特徴とする電界効果型トランジスタの製造方法が提供される。
【００２２】
本発明の製造方法においては、マスクを凹部から素子形成領域に向かって後退させて主面の一部をマスクから露出させた後、露出した主面を酸化して基板に＜０１０＞結晶軸方向または実質的に＜０１０＞結晶軸方向と等価な軸方向に沿って傾斜する傾斜面を設けることができる。このため、チャネル移動度が高く、チャネル幅の長いトランジスタを安定的に製造することができる。
【００２３】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【００２４】
たとえば、本発明において、当該電界効果型トランジスタをＰチャネル型電界効果型トランジスタとすることができる。こうすることにより、オン電流をより一層確実に増加させることができる。
【００２５】
また、本発明において、前記傾斜面の法線は、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に垂直である構成とすることができる。こうすれば、チャネル幅を増加させるとともに、チャネルの移動度を確実に増加させることができる。
【００２６】
また、本発明において、前記傾斜面の法線の方向が前記単結晶シリコンの＜ａｂ０＞軸方向または前記＜ａｂ０＞結晶軸方向と等価な軸方向であってもよい。ここで、ａおよびｂは整数である。ａとｂとが等しくても異なっていてもよい。こうすれば、チャネルの移動度をさらに確実に増加させることができる。たとえば、基板の主面が単結晶シリコンの（１００）面である場合、傾斜面の法線の方向が単結晶シリコンの＜ａｂ０＞結晶軸方向である構成とすることができる。
【００２７】
また、本発明において、前記ゲート電極は、前記主面の方向に突出した形状とすることができる。こうすれば、ゲート電極の延在方向における両端部近傍の直下の領域にそれぞれ傾斜面を設けることができる。このため、チャネル移動度を確実に増加させることができる。
【００２８】
また、たとえば、本発明の半導体装置の製造方法において、前記マスクがＳｉＮ膜であってもよい。こうすれば、素子形成領域に傾斜面を確実に設けることができる。
【００２９】
また、本発明の半導体装置の製造方法において、素子形成領域の平面視における形状が、実質的にシリコンの＜０１０＞結晶軸方向に延在する辺を有する矩形であってもよい。
【００３０】
また、本発明の半導体装置の製造方法において、前記マスクの前記側壁を、前記単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に沿って後退させる構成とすることができる。こうすることにより、チャネル移動度の高い傾斜面を確実に形成することができる。
【発明の効果】
【００３１】
本発明によれば、単結晶シリコンの＜０１０＞結晶軸方向または＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極のゲート電極の直下の領域における基板の表面が、主面と、ゲート電極の延在方向に沿って主面に対して傾斜した傾斜面と、を有する構成とすることにより、電界効果型トランジスタのオン電流を向上させる技術が実現される。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００３３】
（第一の実施形態）
本実施形態は、Ｐチャネル型ＭＯＳＦＥＴに関する。図１は、本実施形態に係るＭＯＳ型トランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）の構成を示す平面図である。また、図２は、図１のＡ−Ａ’断面図である。また、図３は、ＭＯＳ型トランジスタ１００のゲート電極１０７の近傍の構成を模式的に示す斜視図である。
【００３４】
図１および図２に示したＭＯＳ型トランジスタ１００は、｛１００｝面を主面とする単結晶シリコン基板１０１上に設けられている。以下、単結晶シリコン基板１０１の主面が（１００）面である場合を例に説明する。
【００３５】
ＭＯＳ型トランジスタ１００の側面外周に素子分離領域１０３が設けられている。素子分離領域１０３は、単結晶シリコン基板１０１中に埋設されている。素子分離領域１０３に囲まれた素子形成領域は、平面視において矩形である。矩形の隣接する二辺の延在方向は、それぞれ＜０１０＞軸方向および＜００１＞軸方向である。
【００３６】
また、ＭＯＳ型トランジスタ１００は、単結晶シリコン基板１０１と、単結晶シリコン基板１０１上に設けられ、単結晶シリコンの＜０１０＞結晶軸方向または＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極１０７、およびゲート電極１０７の両脇において単結晶シリコン基板１０１の表面に設けられたソース・ドレイン領域１２９を備える。
【００３７】
また、ＭＯＳ型トランジスタ１００は、ゲート電極１０７と単結晶シリコン基板１０１との間に設けられたゲート絶縁膜１０５を備える。ゲート絶縁膜１０５の膜厚は略一定であり、意図的に膜厚を異ならせた領域を有しない。なお、図１および図３においては、単結晶シリコン基板１０１とゲート電極１０７との間に設けられているゲート絶縁膜１０５を省略している。
【００３８】
ゲート電極１０７は、シリコンの＜０１０＞軸方向に延在している。ゲート電極１０７の形状は、平面視において矩形であり、その長辺が＜０１０＞軸方向に延在している。そして、ゲート電極１０７直下の単結晶シリコン基板１０１中に、チャネル領域１０８が形成されている。本実施形態では、チャネル領域１０８の導電型がＮ型である。また、ゲート電極１０７の両脇において、単結晶シリコン基板１０１の表面近傍に、導電型がＰ型のソース・ドレイン領域１２９が設けられている。
【００３９】
なお、図１において、チャネル領域幅は、チャネル領域１０８のＡ−Ａ’方向の長さである。また、チャネル長は、チャネル領域１０８のＡ−Ａ’に垂直な方向の長さである。
【００４０】
図１〜図３に示したように、チャネル領域１０８の形状は平面視において矩形であり、矩形において隣接する二辺の延在方向はそれぞれシリコンの＜０１０＞軸方向および＜００１＞軸方向である。また、図２に示したように、チャネル領域１０８において、単結晶シリコン基板１０１の中央が素子分離領域１０３の端部から単結晶シリコン基板１０１の主面に垂直な方向に単結晶シリコン基板１０１の外側（図２における上側）に張り出した構成を有する。そして、チャネル領域１０８は、上面１３１および傾斜面１３３を有する。傾斜面１３３は、ゲート電極１０７の両端部の近傍に設けられている。
【００４１】
上面１３１は平面視においてチャネル領域１０８の中央領域に位置し、単結晶シリコン基板１０１の主面に平行であり、面指数が実質的に（１００）となっている。なお、本実施形態および他の実施形態において、面指数が実質的に（１００）であるとは、単結晶シリコンの（１００）面からオフセット角を有する面も含むことを指す。
【００４２】
また、傾斜面１３３は、素子分離領域１０３の端部から単結晶シリコン基板１０１の外周縁に形成されている。傾斜面１３３は、チャネル幅方向に沿って上面１３１を介して対向している傾斜面１３３ａおよび傾斜面１３３ｃを有する。なお、単結晶シリコン基板１０１は、ソース・ドレイン領域１２９に、チャネル長方向に沿って上面１３１を介して対向している傾斜面１３３ｂおよび傾斜面１３３ｄを有する。傾斜面１３３ａ〜傾斜面１３３ｄは、それぞれ単一の平面からなり、いずれも（１００）面に対して等しい傾斜角θを有する。
【００４３】
ここで、単結晶シリコン基板１０１の主面に対する傾斜角θはたとえば１０度以上とする。また、図４は、傾斜角θと傾斜面１３３の典型的な面指数との関係を示す図である。図４においては、上面１３１を介して対向する傾斜面１３３ａおよび傾斜面１３３ｃの面指数が例示されている。単結晶シリコン基板１０１の主面に対する傾斜角θは、好ましくは２０度以上とする。こうすることにより、チャネル領域１０８中の傾斜面１３３の面積を、主面の法線方向から見た単結晶シリコン基板１０１のソース・ドレイン領域１２９を離隔する領域の面積に対して充分に増加させるとともに、傾斜面１３３をシリコン単結晶の結晶面のうちチャネル移動度の高い面とすることができる。
【００４４】
図３においては、傾斜面１３３の面指数がいずれも｛３０１｝面であり、単結晶シリコンの（３０１）面または（３０１）面に等価な面となっている。このとき、傾斜面１３３ａ〜傾斜面１３３ｄと単結晶シリコン基板１０１の主面および上面１３１とのなす角はいずれも等しく２０度程度、さらに具体的には１８．４度となっている。これにより、単結晶シリコンの（３０１）面または（３０１）面に等価な面とすることにより、チャネル移動度を確実に増加させるとともに、製造安定性を向上させることができる。
【００４５】
具体的には、傾斜面１３３ａは、シリコンの＜０１０＞軸方向に沿って、（１００）面から（１０−１）面に向かって傾斜した平面であり、ここでは（３０−１）面である。傾斜面１３３ｂは、シリコンの＜０１０＞軸方向に沿って、（１００）面から（１１０）面に向かって傾斜した面であり、ここでは（３１０）面である。傾斜面１３３ｃは、シリコンの＜０１０＞軸方向に沿って、（１００）面から（１０１）面に向かってに傾斜した面であり、ここでは（３０１）面である。また、傾斜面１３３ｄは、シリコンの＜０１０＞軸方向に沿って、（１００）面から（１−１０）面に向かって傾斜した面であり、ここでは（３−１０）面である。
【００４６】
また、ＭＯＳ型トランジスタ１００において、傾斜面１３３の面積は、主面の法線方向から見た単結晶シリコン基板１０１のソース・ドレイン領域１２９を離隔するチャネル領域１０８の面積を１０％以上、好ましくは２０％以上とすることができる。こうすることにより、チャネル領域１０８の形成領域の幅に対するチャネル領域１０８の長さを確実に増加させることができる。このため、素子が小型化した際にもチャネル幅を充分に確保するとともに、チャネル移動度を向上させることができる。
【００４７】
次に、図１〜図３に示したＭＯＳ型トランジスタ１００の製造方法を説明する。図５（ａ）〜図５（ｄ）および図６（ａ）〜図６（ｃ）は、図１〜図３に示したＭＯＳ型トランジスタ１００の製造工程を模式的に示す断面図である。
【００４８】
まず、単結晶シリコン基板１０１の主面である（１００）面にＳｉＯ2膜１０９およびＳｉＮ膜１１１をこの順に積層する。ＳｉＯ2膜１０９の膜厚は、たとえば１０ｎｍ程度とし、ＳｉＮ膜１１１の膜厚はたとえば１００ｎｍ程度とする。ＳｉＮ膜１１１は、チャネル領域１０８形成の際に上面１３１となる領域を確保しつつ、傾斜面１３３を形成するマスクである。つづいて、ＳｉＮ膜１１１およびトレンチ１１３をこの順にエッチング除去して溝状の凹部としてトレンチ１１３を設けるとともに、凹部の脇に素子形成領域を設ける（図５（ａ））。
【００４９】
次に、トレンチ１１３の形成された単結晶シリコン基板１０１の表面全面を酸化し、トレンチ１１３の内面を含む単結晶シリコン基板１０１の表面にＳｉＯ2膜１１５をたとえば２ｎｍ成膜する（図５（ｂ））。
【００５０】
そして、ウエットエッチングによりＳｉＮ膜１１１をたとえば８５ｎｍ程度に薄化するとともに、ＳｉＮ膜１１１の側壁をトレンチ１１３から素子形成領域に向かって後退させて、主面の一部をＳｉＮ膜１１１から露出させる（図５（ｃ））。このとき、ＳｉＮ膜１１１の側壁を、単結晶シリコンの＜０１０＞結晶軸方向または前記＜０１０＞結晶軸方向と等価な軸方向に実質的に沿って後退させる。ＳｉＮ膜１１１の側壁がエッチングされるため、ＳｉＮ膜１１１の端部がＳｉＯ2膜１０９の端部よりも単結晶シリコン基板１０１側に後退し、後退部１１７が形成される。なお、ＳｉＮ膜１１１の薄化後の膜厚は、図６（ａ）を参照して後述するＣＭＰの工程において保護膜となる程度の大きさとする。
【００５１】
次いで、後退部１１７が形成され、単結晶シリコン基板１０１をＳｉＮ膜１１１から露出させた単結晶シリコン基板１０１の表面全面を酸化し、単結晶シリコン基板１０１の表面にたとえば２０ｎｍのＳｉＯ2膜１１９を形成する（図６（ｄ））。このとき、ＳｉＯ2膜１０９およびＳｉＯ2膜１１５は、ＳｉＯ2膜１１９と一体の膜となる。また、後退部１１７の形成によりＳｉＯ2膜１０９が露出していた領域に斜面１２１が形成される。この工程で、単結晶シリコン基板１０１に、主面に対し＜０１０＞結晶軸方向または実質的に＜０１０＞結晶軸方向と等価な軸方向に沿って傾斜する傾斜面１３３を設けることができる。
【００５２】
ここで、図５（ｄ）に示した工程における酸化において、通常の条件では、所定の面方位を有する結晶面を選択的に生じさせることが困難である。そこで、シリコンの所定の面方位を有する結晶面を選択的に生じさせる酸化条件が選択される。具体的には、結晶面依存性の選択制の高い酸化方法として、Ｏ2の他にＨ2またはＨ2Ｏの存在下で酸化を行う。さらに具体的には、ＩＳＳＧ（ｉｎ  ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）等のスチーム酸化が用いられ、その条件をたとえば１１００℃とする。これにより、所定の面方位を有する傾斜面１３３が単結晶シリコン基板１０１表面に意図的に設けられたＭＯＳ型トランジスタ１００の製造がはじめて可能となる。
【００５３】
そして、単結晶シリコン基板１０１の表面全面に、高密度プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により素子分離領域１０３となるＳｉＯ2膜１２３を成膜し、トレンチ１１３にＳｉＯ2膜１２３で埋設する。その後、ＳｉＯ2膜１２３を安定な膜質とするために、８００℃程度の熱処理を行うと、ＳｉＯ2膜１２３は、ＳｉＯ2膜１０９、ＳｉＯ2膜１１５およびＳｉＯ2膜１１９と一体となる。そして、ＣＭＰ法によりＳｉＮ膜１１１の上部に形成されたＳｉＯ2膜１２３を研磨除去する（図６（ａ））。
【００５４】
つづいて、ＳｉＯ2膜１２３の一部、ＳｉＮ膜１１１、およびＳｉＯ2膜１０９の露出部を順次ウエットエッチングにより除去する（図６（ｂ））。これにより、単結晶シリコン基板１０１中に素子分離領域１０３が形成される。また、上面１３１と傾斜面１３３とを有するチャネル領域１０８が形成される。
【００５５】
なお、図６（ｂ）では、素子分離領域１０３の端部を傾斜させている。図２および後述する図７、図８においても、素子分離領域１０３の断面形状を図６（ｂ）に示した構成とすることができる。これにより、急峻な段差が形成されないため、ゲート電極１０７をエッチングする際のオーバーエッチング量を低減することができる。
【００５６】
そして、単結晶シリコン基板１０１の上面全面を酸化し、ゲート絶縁膜１０５をたとえば１．５ｎｍ成膜する。そして、チャネル領域１０８の上部を横切るゲート電極１０７として、ポリシリコンゲート電極膜を１２０ｎｍ成膜する。そして、ポリシリコンゲート電極膜をゲート電極１０７の形状に加工する。ゲート電極１０７は、傾斜面１３３を含む素子形成領域における単結晶シリコン基板１０１の上部にもうけられ、実質的に単結晶シリコンの＜０１０＞結晶軸方向または実質的に＜０１０＞結晶軸方向と等価な軸方向に延在する（図６（ｃ））。以上の工程により、図１〜図３に示したＭＯＳ型トランジスタ１００が得られる。
【００５７】
次に、図１〜図３に示したＭＯＳ型トランジスタ１００の効果を説明する。
図１〜図３に示したＭＯＳ型トランジスタ１００は、単結晶シリコン基板１０１の主面において、素子分離領域１０３の矩形形成パターンすなわちチャネル領域１０８の隣接する二辺が＜０１０＞軸方向および＜００１＞軸方向に延在している。そして、ゲート電極１０７の延在方向が＜０１０＞軸方向となっている。このため、ソース・ドレイン領域１２９を結ぶチャネル長方向が＜００１＞軸方向となっている。そして、チャネル領域１０８は上面１３１および傾斜面１３３を有する構成となっている。
【００５８】
このような構成であるため、ＭＯＳ型トランジスタ１００は、ＭＯＳ型トランジスタ１００の傾斜面１３３の面方位を、単結晶シリコンの＜ａｂ０＞軸方向または＜ａｂ０＞結晶軸方向と等価な軸方向とすることができる。なお、ａおよびｂは互いに独立の整数である。ａとｂとが等しくても異なっていてもよい。また、傾斜面１３３は、｛１００｝面から｛１０１｝面に向かって傾斜する面とすることができる。このため、チャネル移動度の高い面を選択的に傾斜面１３３に設けることができる。よって、ゲート電極直下の単結晶シリコン基板の上面が実質的に当該基板の主面に平行な面からなる従来の構成に比べてチャネル移動度を増加させることができる。特に、本実施形態においては、ＭＯＳ型トランジスタ１００がＰチャネル型であるため、Ｎチャネル型である場合に比べてオン電流特性を顕著に向上させることができる。
【００５９】
なお、ゲート電極の延在方向が＜０１１＞軸方向である従来の半導体装置のチャネル領域に本実施形態のように側面を設けた場合、側面が｛１００｝面から｛１１１｝面に向かって傾斜する面となる。この傾斜方向では、チャネル移動度の増加が｛１００｝面から｛１０１｝面に向かって傾斜する場合のように顕著ではないため、チャネル幅が小さいトランジスタにおいてチャネル移動度の増加によるオン電流の増加の効果を発揮させることは困難である。
【００６０】
また、図１〜図３に記載のＭＯＳ型トランジスタ１００においては、チャネル領域１０８の素子分離領域１０３端部の側に傾斜面１３３が設けられている。このため、傾斜面１３３を有しない構成に比べて、チャネル幅を１／ｃｏｓθ倍に大きくすることができる。この効果は、傾斜面１３３の面積が主面の法線方向から見た単結晶シリコン基板１０１のソース・ドレイン領域１２９を離隔する領域の面積の１０％以上である場合に顕著に発揮される。
【００６１】
ここで、電界効果型トランジスタのオン電流は、前述したように、チャネル領域１０８の幅および移動度に依存する。本実施形態においては、チャネル領域１０８領域の長さを増加させるとともに、チャネル領域１０８が所定の傾斜角θを有する傾斜面１３３を有する構成とすることにより、チャネルの移動度を従来の構成に対して顕著に増加させることができる。このため、ＭＯＳ型トランジスタ１００のオン電流を確実に向上させることができる。また、Ｐチャネル型のＭＯＳ型トランジスタ１００においては、チャネル領域１０８の形成領域の幅が小さくなるにつれて、単位チャネル幅あたりのオン電流が増加する。このため、ゲート加工寸法の微細化の要請に対応しつつ、ＭＯＳ型トランジスタ１００のオン電流を向上させることができる。
【００６２】
また、ＭＯＳ型トランジスタ１００においては、傾斜面１３３ａ〜傾斜面１３３ｄがいずれも単一の平面により構成されている。このため、ＭＯＳ型トランジスタ１００の設計に応じて移動度の高い特定の面を確実に形成することができる。このため、ＭＯＳ型トランジスタ１００は所望のオン電流を有する設計通りの構成が得られやすい構成となっている。また、逆に、ＭＯＳ型トランジスタ１００においては、傾斜面１３３の面指数の設計に応じて、オン電流を確実に予測することができる。よって、所定の設計のＭＯＳ型トランジスタ１００を高い再現性で安定的に製造することができる。なお、この効果は、傾斜面１３３が、単結晶シリコンの（３０１）面、（３０１）面に等価な面、または（３０１）面もしくは（３０１）面に等価な面に対して５度以内の角度の差を有する面を含むときに顕著に発揮される。
【００６３】
なお、図１〜図３に示したＭＯＳ型トランジスタ１００においては、ゲート電極１０７が＜０１０＞方向に延在する構成を例示したが、ゲート電極１０７の延在方向は、実質的に＜０１０＞軸方向に等価な軸方向であればよい。実質的に＜０１０＞軸方向に等価な軸として、たとえば、＜００１＞軸、＜１００＞軸、＜０−１０軸＞、＜００−１＞軸、および＜−１００＞軸等が挙げられる。
【００６４】
（第二の実施形態）
本実施形態は、第一の実施形態に記載のＭＯＳ型トランジスタ１００において、傾斜面１３３が曲面である構成に関する。
【００６５】
図７は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図７は、図２と同じ方向から見た図である。図７では、傾斜面１３３ａおよび傾斜面１３３ｃが、いずれも曲面となっている。
【００６６】
この構成においても、第一の実施形態の場合と同様に、チャネル領域１０８が傾斜面１３３を有する構成となっているため、傾斜面１３３の面積の割合を、主面の法線方向から見た単結晶シリコン基板１０１のソース・ドレイン領域１２９を離隔する領域の面積に対して増加させることができる。また、傾斜面１３３ａ〜傾斜面１３３ｄが、単結晶シリコンの＜０１０＞結晶軸方向または＜０１０＞結晶軸方向と等価な軸方向に沿って、傾斜面１３３の面方位が、単結晶シリコンの＜１００＞結晶軸方向から＜ａｂ０＞結晶軸方向（ａおよびｂは互いに独立の整数）または＜ａｂ０＞結晶軸方向と等価な方向に向かって連続的に変化する構成となっている。このため、チャネルの移動度を増加させることができる。よって、図７に示した半導体装置においても、ＭＯＳ型トランジスタ１００のオン電流を増加させることができる。
【００６７】
また、図７に示した半導体装置においては、傾斜面１３３ａ〜傾斜面１３３ｄが曲面により構成されている。このため、上面１３１と傾斜面１３３との接点や、素子分離領域１０３の端部に電界が集中することを確実に抑制することができる。よって、ＭＯＳ型トランジスタ１００の信頼性を向上させることができる。
【００６８】
なお、本実施形態において、傾斜面１３３ａ〜傾斜面１３３ｄが連続した面となっていてもよい。こうすれば、チャネル領域における電界集中点をなくすことができるため、より一層確実に素子分離領域１０３の端部における応力集中を緩和することが可能となる。
【００６９】
（第三の実施形態）
本実施形態は、第一の実施形態に記載のＭＯＳ型トランジスタ１００において、傾斜面１３３ａ〜傾斜面１３３ｄがいずれも複数の平面からなる構成に関する。
【００７０】
図８は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図８は、図２と同じ方向から見た図である。図８では、傾斜面１３３ａおよび傾斜面１３３ｃが、いずれも異なる面方位を有する三つの平面により構成されている構成となっている。
【００７１】
この構成によれば、第一の実施形態の場合と同様に、所定の傾斜角θを有する面を傾斜面１３３中に設けることができるため、チャネル領域１０８形成領域の幅に対する傾斜面１３３形成領域の割合とチャネル移動度とを向上させることが可能である。また、傾斜面１３３ａ〜傾斜面１３３ｄをいずれも複数の面により構成しているため、素子分離領域１０３の端部における電界集中の緩和が可能となる。よって、高いオン電流を有するＭＯＳ型トランジスタ１００を高い再現性で製造可能な構成とするとともに、トランジスタとしての信頼性の向上が可能となる。
【００７２】
（第四の実施形態）
以上の実施形態においては、ＭＯＳ型トランジスタ１００をＰチャネル型のＭＯＳ型トランジスタとする場合を例に説明したが、ＭＯＳ型トランジスタ１００をＮチャネル型のＭＯＳ型トランジスタとしてもよい。
【００７３】
ＭＯＳ型トランジスタ１００をＮチャネル型とする場合においては、傾斜面１３３を設けることにより、実効的なチャネル幅を増加させることが可能となるため、オン電流の低下を抑制することができる。このため、たとえば後述するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス全体のオン電流特性を向上させることができる。
【００７４】
なお、本実施形態のように、ＭＯＳ型トランジスタ１００をＮチャネル型とする場合には、傾斜面１３３の面積の割合を、主面の法線方向から見た単結晶シリコン基板１０１のソース・ドレイン領域１２９を離隔する領域の面積に対して２０％以下、好ましくは１０％以下とすることができる。こうすることにより、オン電流の低下を抑制することができる。
【００７５】
（第五の実施形態）
以上の実施形態に記載の半導体装置は、ＣＭＯＳデバイスに適用することもできる。図９（ａ）〜図９（ｃ）および図１０（ａ）〜図１０（ｂ）は、本実施形態に係る半導体装置の構成を模式的に示す平面図である。
【００７６】
図９（ａ）は、Ｎチャネル型ＭＯＳＦＥＴ１０６およびＰチャネル型ＭＯＳＦＥＴ１０４を有するトランジスタの構成を示す図である。図９（ａ）および本実施形態に係る他の図において、Ｎチャネル型ＭＯＳＦＥＴ１０６およびＰチャネル型ＭＯＳＦＥＴ１０４は、以上の実施形態に記載のＭＯＳ型トランジスタ１００である。また、図９（ａ）および本実施形態に係る他の図において、Ｗはゲート電極１０７の形成領域の幅である。
【００７７】
図９（ａ）に示した半導体装置では、Ｎチャネル型ＭＯＳＦＥＴ１０６からＰチャネル型ＭＯＳＦＥＴ１０４にわたって一つのゲート電極１０７が形成されている。ゲート電極１０７は、ゲート接続プラグ１２７を介して配線１３５に接続している。また、Ｎチャネル型ＭＯＳＦＥＴ１０６およびＰチャネル型ＭＯＳＦＥＴ１０４において、ソース電極（不図示）は、ソース接続プラグ１２５に接続している。また、また、Ｎチャネル型ＭＯＳＦＥＴ１０６およびＰチャネル型ＭＯＳＦＥＴ１０４において、ドレイン電極（不図示）は、ドレイン接続プラグ１３７に接続している。
【００７８】
図９（ａ）に示した半導体装置は、Ｐチャネル型ＭＯＳＦＥＴ１０４およびＮチャネル型ＭＯＳＦＥＴ１０６として、以上の実施形態に記載のＭＯＳ型トランジスタ１００を有する。このため、Ｐチャネル型ＭＯＳＦＥＴ１０４のオン電流を向上させることができる。
【００７９】
また、図９（ｂ）および図９（ｃ）は、図９（ａ）に記載の半導体装置において、ゲート電極１０７が二分された二つのＰチャネル型ＭＯＳＦＥＴ１０４を有する構成となっている。
【００８０】
図９（ｂ）は、一つのＰチャネル型ＭＯＳＦＥＴ１０４のゲート電極１０７の幅をＮチャネル型ＭＯＳＦＥＴ１０６の０．５倍とした構成であり、このときオン電流を１０％増加させることができる。
【００８１】
また、図９（ｃ）は、一つのＰチャネル型ＭＯＳＦＥＴ１０４のゲート電極１０７の幅をＮチャネル型ＭＯＳＦＥＴ１０６の０．４５倍とした構成であり、このとき、図９（ａ）の構成とオン電流は等しいが、図９（ａ）に示した構成に比べて省面積化が可能である。
【００８２】
図９（ｂ）および図９（ｃ）に示した半導体装置は、Ｐチャネル型ＭＯＳＦＥＴ１０４におけるゲート電極１０７の幅の合計がＰチャネル型ＭＯＳＦＥＴ１０４のゲート電極１０７の幅と同程度となるようにＰチャネル型ＭＯＳＦＥＴ１０４を複数設けた構成となっている。このため、Ｐチャネル型ＭＯＳＦＥＴ１０４におけるチャネル領域１０８形成領域の幅に対する傾斜面１３３形成領域の割合を選択的に増加させることができる。このため、Ｐチャネル型ＭＯＳＦＥＴ１０４におけるオン電流を増加させつつ、Ｎチャネル型ＭＯＳＦＥＴ１０６におけるオン電流の低下を抑制することができる。このため、ＣＭＯＳデバイスにおけるＰチャネル型ＭＯＳＦＥＴ１０４およびＮチャネル型ＭＯＳＦＥＴ１０６の特性をいずれも向上させることが可能である。
【００８３】
また、図１０（ａ）および図１０（ｂ）は、図９（ａ）に記載の半導体装置において、ゲート電極１０７が二分された二つのＰチャネル型ＭＯＳＦＥＴ１０４を有するとともに、二つのＰチャネル型ＭＯＳＦＥＴ１０４がソース接続プラグ１２５を共有する構成となっている。
【００８４】
図１０（ａ）は、図９（ａ）に示した構成において、Ｐチャネル型ＭＯＳＦＥＴ１０４のゲート電極１０７の幅をＮチャネル型ＭＯＳＦＥＴ１０６の０．５倍とした構成であり、このときオン電流を１０％増加させることができる。
【００８５】
また、図１０（ｂ）は、図９（ａ）に示した構成において、Ｐチャネル型ＭＯＳＦＥＴ１０４のゲート電極１０７の幅をＮチャネル型ＭＯＳＦＥＴ１０６の０．４５倍とした構成であり、このとき、図１０（ａ）の構成に比べて省面積化が可能である。
【００８６】
また、図１０（ａ）〜図１０（ｂ）に示した半導体装置では、ソース接続プラグ１２５の本数を減らすことができるため、配線の設計の自由度を向上させることができる。
【００８７】
なお、図１０（ａ）〜図１０（ｂ）においては、二つのＰチャネル型ＭＯＳＦＥＴ１０４がソース接続プラグ１２５を共有する構成を例示したが、これらがドレイン接続プラグ１３７を共有する構成とすることもできる。
【００８８】
なお、この効果は、Ｐチャネル型ＭＯＳＦＥＴ１０４におけるチャネル領域１０８形成領域の幅に対する傾斜面１３３形成領域の割合を１０％以上とするとともに、Ｎチャネル型ＭＯＳＦＥＴ１０６におけるチャネル領域１０８形成領域の幅に対する傾斜面１３３形成領域の割合を１０％未満とした際に顕著に発揮される。
【００８９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００９０】
たとえば、以上の実施形態において、ＭＯＳ型トランジスタ１００の傾斜面１３３が、曲面と平面との組み合わせにより構成されていてもよい。
【００９１】
（実施例）
本実施例では、第一の実施形態に記載のＭＯＳ型トランジスタ１００（図１）に関する。ＭＯＳ型トランジスタ１００がＰチャネル型ＭＯＳＦＥＴおよびＮチャネル型ＭＯＳＦＥＴである場合のそれぞれについて、傾斜角θを１０度、２０度、および３０度とした。それぞれの傾斜角の場合について、ゲート幅ＷＧすなわち主面の法線方向から見たチャネル領域１０８の形成領域の幅と、傾斜面１３３形成領域ｂの比とオン電流Ｉｏｎとの関係を計算により得た。
【００９２】
図１１は、本実施例におけるＭＯＳ型トランジスタ１００の構成を示す断面図である。本実施例では、主面の法線方向から見た傾斜面１３３形成領域の幅をａ、上面１３１形成領域の幅をｂ、ゲート電極の幅をＷＧ、上面１３１と傾斜面１３３とのなす角すなわち傾斜角をθとした。なお、図１１において、
ＷＧ＝２ａ＋ｂ
である。また、
チャネル幅＝ｂ＋２ａ／ｃｏｓθ
である。
【００９３】
図１２〜図１４は、傾斜角θを１０度、２０度、および３０度とした場合のＷＧとＩｏｎとの関係を示す図である。図１２（ａ）、図１３（ａ）、および図１４（ａ）は、ＭＯＳ型トランジスタ１００がＰチャネル型ＭＯＳＦＥＴである場合を示す。また、図１２（ｂ）、図１３（ｂ）、および図１４（ｂ）は、ＭＯＳ型トランジスタ１００がＮチャネル型ＭＯＳＦＥＴである場合を示す。また、図中の＜１１０＞および＜１００＞は、ゲート電極１０７の延在方向を示す。ゲート電極１０７が＜１００＞方向に延在するとき、以上の実施形態に記載のＭＯＳ型トランジスタ１００の構成に対応する。また、ゲート電極１０７が＜１１０＞方向に延在するとき、従来のトランジスタの構成に対応する。
【００９４】
図１２（ａ）、図１３（ａ）、および図１４（ａ）より、ゲート電極１０７の形成方向を＜１００＞軸方向とすることにより、＜１１０＞軸方向の場合に比べてＰチャネル型ＭＯＳＦＥＴのＩｏｎを増加させることが可能であった。また、図１２（ｂ）、図１３（ｂ）、および図１４（ｂ）より、ゲート電極１０７の形成方向を＜１００＞軸方向とした場合にも、＜１１０＞軸方向とした場合と同等レベルにＮチャネル型ＭＯＳＦＥＴのＩｏｎの低下を抑えることが可能であった。
【００９５】
また、第一の実施形態に記載のＭＯＳ型トランジスタ１００（図１）を実際に作製して同様の評価を行ったところ、図１５（ａ）および図１５（ｂ）に示す結果が得られた。図１５（ａ）および図１５（ｂ）は、傾斜面１３３が（３０−１）面および（３０１）面である場合のＷＧとオン電流との関係を示す図である。図１５（ａ）および図１５（ｂ）より、Ｐチャネル型ＭＯＳＦＥＴ１０４（図１５（ａ））のオン電流を向上させつつ、Ｎチャネル型ＭＯＳＦＥＴ（図１５（ｂ））のＩｏｎの低下を抑制することが可能であった。
【図面の簡単な説明】
【００９６】
【図１】実施の形態に係るＭＯＳ型トランジスタの構成を模式的に示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】実施の形態に係るＭＯＳ型トランジスタの構成を模式的に示す斜視図である。
【図４】実施の形態に係るＭＯＳ型トランジスタの傾斜角θと側面の面方位との関係を示す図である。
【図５】実施の形態に係るＭＯＳ型トランジスタの製造工程を模式的に示す断面図である。
【図６】実施の形態に係るＭＯＳ型トランジスタの製造工程を模式的に示す断面図である。
【図７】実施の形態に係るＭＯＳ型トランジスタの構成を模式的に示す断面図である。
【図８】実施の形態に係るＭＯＳ型トランジスタの構成を模式的に示す断面図である。
【図９】実施の形態に係るＣＭＯＳデバイスの構成を模式的に示す平面図である。
【図１０】実施の形態に係るＣＭＯＳデバイスの構成を模式的に示す平面図である。
【図１１】実施例に係るＭＯＳ型トランジスタの構成を模式的に示す断面図である。
【図１２】実施例に係るＭＯＳ型トランジスタのＷＧとＩｏｎとの関係を示す図である。
【図１３】実施例に係るＭＯＳ型トランジスタのＷＧとＩｏｎとの関係を示す図である。
【図１４】実施例に係るＭＯＳ型トランジスタのＷＧとＩｏｎとの関係を示す図である。
【図１５】実施例に係るＭＯＳ型トランジスタのＷＧとＩｏｎとの関係を示す図である。
【符号の説明】
【００９７】
１００  ＭＯＳ型トランジスタ
１０１  単結晶シリコン基板
１０３  素子分離領域
１０４  Ｐチャネル型ＭＯＳＦＥＴ
１０５  ゲート絶縁膜
１０６  Ｎチャネル型ＭＯＳＦＥＴ
１０７  ゲート電極
１０８  チャネル領域
１０９  ＳｉＯ2膜
１１１  ＳｉＮ膜
１１３  トレンチ
１１５  ＳｉＯ2膜
１１７  後退部
１１９  ＳｉＯ2膜
１２１  斜面
１２３  ＳｉＯ2膜
１２５  ソース接続プラグ
１２７  ゲート接続プラグ
１２９  ソース・ドレイン領域
１３１  上面
１３３  傾斜面
１３３ａ  傾斜面
１３３ｂ  傾斜面
１３３ｃ  傾斜面
１３３ｄ  傾斜面
１３５  配線
１３７  ドレイン接続プラグ
【図１】
2006060039.tif 000003
【図２】
2006060039.tif 000004
【図３】
2006060039.tif 000005
【図４】
2006060039.tif 000006
【図５】
2006060039.tif 000007
【図６】
2006060039.tif 000008
【図７】
2006060039.tif 000009
【図８】
2006060039.tif 000010
【図９】
2006060039.tif 000011
【図１０】
2006060039.tif 000012
【図１１】
2006060039.tif 000013
【図１２】
2006060039.tif 000014
【図１３】
2006060039.tif 000015
【図１４】
2006060039.tif 000016
【図１５】
2006060039.tif 000017