(57)【要約】【課題】本発明は、信頼性の高く、且つしきい値電圧の変化量を高めることが可能な半導体不揮発性記憶素子を有する半導体装置の作製方法を提供する。また、信頼性の高い半導体不揮発性記憶素子を有する半導体装置を、大面積基板を用いて製造する方法を提供する。【解決手段】本発明は、固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングを行い、固溶体の主成分である金属元素の導電層と、シリコン粒子とからなる導電膜を成膜した後、金属元素の導電層を除去してシリコン粒子を露出する。また、当該シリコン粒子をフローティングゲート電極とする半導体不揮発性記憶素子を有する半導体装置を作製する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域上に第１絶縁膜を成膜した後、金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記金属元素層を除去して前記シリコンで形成される粒子を露出した後、第２絶縁膜を成膜し、前記第２の絶縁膜上にゲート電極を形成した後、前記第２絶縁膜の露出部をエッチングして前記シリコンで形成される粒子を露出し、前記シリコンで形成される粒子の一部除去してフローティングゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
半導体領域上に第１絶縁膜を成膜した後、金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び第１金属元素層を有する導電膜を成膜し、前記金属元素層を酸化して金属酸化膜を形成した後、前記金属酸化膜上に第２絶縁膜を成膜し、前記第２の絶縁膜上にゲート電極を形成した後、前記第２絶縁膜及び前記金属酸化膜の露出部をエッチングして前記シリコンで形成される粒子を露出し、前記シリコンで形成される粒子の一部除去してフローティングゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
半導体領域上に第１絶縁膜を成膜した後、金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記第１金属元素層を除去して前記シリコンで形成される粒子を露出した後、前記シリコンで形成される粒子上にマスクパターンを形成し、前記シリコンで形成される粒子の一部をエッチングしてフローティングゲート電極を形成し、前記フローティングゲート電極上に第２絶縁膜を成膜し、前記第２絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項４】
半導体領域上に第１絶縁膜を成膜した後、金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記金属元素層を酸化して金属酸化膜を形成した後、前記金属酸化膜上にマスクパターンを形成して金属酸化膜及び前記シリコンで形成される粒子をエッチングしてフローティングゲート電極を形成し、第２絶縁膜を成膜し、前記第２絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項５】
基板上に半導体領域を形成し、前記半導体領域上に第１絶縁膜を成膜した後、前記基板を加熱ながら金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記金属元素層を除去して前記シリコンで形成される粒子を露出した後、前記シリコンで形成される粒子上に第２絶縁膜を成膜し、前記第２の絶縁膜上にゲート電極を形成した後、前記第２絶縁膜の露出部をエッチングして前記シリコンで形成される粒子を露出し、前記シリコンで形成される粒子の一部除去してフローティングゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項６】
基板上に半導体領域を形成し、半導体領域上に第１絶縁膜を成膜した後、前記基板を加熱ながら金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記金属元素層を酸化して金属酸化膜を形成した後、前記金属酸化膜上に第２絶縁膜を成膜し、前記第２の絶縁膜上にゲート電極を形成した後、前記第２絶縁膜及び前記金属酸化膜の露出部をエッチングして前記シリコンで形成される粒子を露出し、前記シリコンで形成される粒子の一部除去してフローティングゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項７】
基板上に半導体領域を形成し、半導体領域上に第１絶縁膜を成膜した後、前記基板を加熱ながら金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記金属元素層を除去して前記シリコンで形成される粒子を露出した後、前記シリコンで形成される粒子上にマスクパターンを形成し、前記シリコンで形成される粒子の一部をエッチングしてフローティングゲート電極を形成し、前記フローティングゲート電極上に第２絶縁膜を成膜し、前記第２絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項８】
基板上に半導体領域を形成し、半導体領域上に第１絶縁膜を成膜した後、前記基板を加熱ながら金属元素及び前記金属元素に対する固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングして、前記第１絶縁膜上に前記シリコンで形成される粒子及び前記金属元素層を有する導電膜を成膜し、前記金属元素層を酸化して金属酸化膜を形成した後、前記金属酸化膜上にマスクパターンを形成して金属酸化膜及び前記シリコンで形成される粒子をエッチングしてフローティングゲート電極を形成し、第２絶縁膜を成膜し、前記第２絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記金属元素は、ベリリウム、アルミニウム、亜鉛、ガリウム、ゲルマニウム、銀、カドミウム、インジウム、スズ、アンチモン、金、鉛、ビスマスの何れか一つ又は複数であることを特徴とする半導体装置の形成方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記固溶限界は、前記導電膜の成膜温度における固溶限界であることを特徴とする半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発性記憶素子を有する半導体装置に関して、特に半導体粒子で形成されるフローティングゲート電極を有する半導体装置の作製方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリは、半導体不揮発性メモリを代表するメモリとして知られている。不揮発性メモリは、電荷蓄積層として機能する導電層又はポリシリコン層を有するフローティングゲート型メモリが代表的である。
【０００３】
近年のデバイスの縮小に伴い、半導体不揮発性メモリのトンネル酸化膜の薄膜化が進められている。このような現状において、成膜時や、データの書き込み、又は消去に伴う一連の動作（電荷の注入、保持、放出等）におけるトンネル酸化膜の劣化によって、トンネル酸化膜に欠陥が生じる。従来のフローティングゲート型メモリ素子では、トンネル酸化膜に一箇所でも欠陥が生じると、この欠陥がパスとなりフローティングゲート電極に蓄積された電荷がリークしてしまい、メモリとしての機能が動作しなくなる。
【０００４】
そこで、導電層又はポリシリコン層の代わりに、シリコン量子構造体（以下、シリコンドットと示す。）をフローティングゲート電極として用いたものが特許文献１に開示されている。ここでは、減圧化学気相堆積法（ＬＰＣＶＤ法）によりシリコンドットが形成されている。
【特許文献１】特開平１１−８７５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＬＰＣＶＤ法では、シリコンの成長の初期段階を用いてシリコンドットを形成している。このため、シリコンドットの粒径の制御が困難であるという問題があった。
【０００６】
また、シリコンドットは数ｎｍというサイズである。このため、クローンブロッケード現象等の量子効果の影響で、各ドットに注入される電子数は少なく、しきい値電圧変化の量は小さい。しきい値電圧の変化量を増加させるためには、単位面積当たりのシリコンドットの数であるシリコンドットの密度を増加させればよい。しかしながら、同一平面にシリコンドットが形成されているため、密度を増加させるには限界があり、しきい値電圧の変化量を増加させることが困難である。また、三次元的にシリコンドットを積み上げて密度を増加させればよいが、三次元的にシリコンドットを積み上げるためには、シリコンドットを分離するための酸化膜の成膜と、シリコンドットの形成とを繰り返さなければならず、工程数が増加してしまう。このため、スループットの低下及びコスト増加という問題があった。
【０００７】
また、クローンブロッケード現象等の量子効果を生じさせないようにＬＰＣＶＤ法を用いてシリコンドットサイズを大きくしようとすると、シリコンドットの形成時において隣接するドット同士が接触し、一体化してしまう。この結果、導電層又はポリシリコン層をフローティングゲート電極とした従来の半導体不揮発性記憶素子と同様の構造となり、信頼性の高い半導体不揮発性記憶素子を作製できない。
【０００８】
そこで本発明は、信頼性の高く、且つしきい値電圧の変化量を高めることが可能な半導体不揮発性記憶素子を有する半導体装置の作製方法を提供する。また、信頼性の高い半導体不揮発性記憶素子を有する半導体装置を大面積基板を用いて製造する方法を提供する。
【課題を解決するための手段】
【０００９】
本発明は、固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングを行い、固溶体の主成分である金属元素の導電層と、シリコン粒子（シリコンドット、シリコンクラスター）とからなる導電膜を成膜した後、金属元素の導電層を除去してシリコン粒子を露出することを要旨とする。また、当該シリコン粒子をフローティングゲート電極とする半導体不揮発性記憶素子（以下、メモリトランジスタと示す。）を有する半導体装置を作製することを要旨とする。このときの固溶限界は、成膜温度における固溶限界である。また、加熱しながら金属元素の導電層と、シリコン粒子（シリコンドット、シリコンクラスター）とからなる導電膜を成膜することで、シリコン粒子の密度が増加すると共に、シリコン粒子の径が均一になる。
【００１０】
また、本発明は、金属元素と、当該金属元素に対して固溶限界を超えるシリコンとで形成される固溶体をターゲットとしてスパッタリングを行い、シリコン粒子及び金属元素で形成される層からなる導電膜を絶縁膜上に成膜した後、金属元素で形成される層を除去してシリコン粒子を露出し、該シリコン粒子をフローティングゲート電極とするメモリトランジスタを有する半導体装置を形成することを特徴とする。
【００１１】
また、本発明は金属元素と、当該金属元素に対して固溶限界を超えるシリコンとで形成される固溶体をターゲットとしてスパッタリングを行い、シリコン粒子及び金属元素で形成される層からなる導電膜を絶縁膜上に成膜した後、金属元素で形成される層を酸化して金属酸化膜を形成し、該シリコン粒子をフローティングゲート電極としてメモリトランジスタを有する半導体装置を形成することを特徴とする。
【００１２】
なお、固溶限界とは、均一な固溶体が安定に形成される溶質の限界濃度を示す。即ち、固溶限界を超えるシリコンとは、金属元素に対する固溶限界を超えるシリコンの濃度を示す。
【００１３】
主成分Ａ及び副成分Ｂで構成される融液は、急冷されると副成分Ｂの拡散速度よりも早い速度で主成分Ａ及び副成分Ｂが急冷凝固する。このため、固溶限界を超える副成分Ｂが固溶した固溶体ＡＢを得ることが可能である。このような固溶体をターゲットに用いスパッタリング反応を行うと、固溶体ＡＢのほかに固溶限界を超える副成分Ｂが粒子状に析出する。このため、固溶限界を超える副成分Ｂとしてシリコンを有し、主成分Ａとしてシリコンと固溶体を形成する金属元素を有する固溶体をターゲットに用いてスパッタリングすることにより、シリコン粒子が析出されるとともに、金属元素の導電層が形成される。該金属元素の導電層を除去することにより、シリコン粒子を形成することができる。また、該シリコン粒子及び金属元素の導電層を半導体領域とトンネル酸化膜とが重畳する領域に形成することで、シリコン粒子で形成されるフローティングゲート電極を形成することが可能であり、また該フローティングゲート電極を有するメモリトランジスタを形成することができる。
【発明の効果】
【００１４】
スパッタリング法により、大面積基板上にシリコン粒子をフローティングゲート電極に有する半導体装置を作製することが可能である。このため、大型基板を用いてメモリトランジスタを有する薄膜回路を形成した後、複数の薄膜集積回路を切り出して半導体装置を作製することも可能であるため、一度に多数の半導体装置を作製することが可能であり、信頼性の高い半導体装置の低コスト化が可能である。
【００１５】
また、スパッタリング法を用いることで、三次元的に分散されたシリコン粒子を形成することが可能であるため、電荷蓄電層として機能するシリコン粒子の密度を増加させることが可能である。また、多数のシリコン粒子が一体化することを妨げつつ、シリコン粒子の大きさを大きくすることが可能であり、各粒子に注入される電荷量を増加させ、しきい値電圧のシフト量を増加させることが可能である。
【００１６】
メモリトランジスタにおいて、フローティングゲートに電子が注入されると、メモリトランジスタのしきい値電圧が上昇する。メモリトランジスタは、該しきい値電圧によって、”０”又は”１”のどちらの情報を有しているかが決定される。このため、しきい値電圧の変化量を増加させることにより、電気的読み出しを行う際の読み出しマージンを広く保つことができ、データ破壊が生じにくい不揮発性メモリを作製することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から  逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に  理解される。従って、本実施形態の記載内容に限定して解釈されるものではない。なお、実施形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
本実施形態では、シリコンドットを有する不揮発性メモリの作製工程について図１を用いて説明する。
【００１９】
図１（Ａ）に示すように、基板１０１上に半導体領域１０２を形成する。次に、基板
及び半導体領域上に第１絶縁膜１０３を成膜する。次に、第１絶縁膜１０３上に第１導電膜１０６を成膜する。第１導電膜１０６は、シリコン粒子１０４と導電層１０５とで形成される。
【００２０】
基板１０１としては、ガラス基板、石英基板、セラミックス基板、プラスチック基板、ステンレス基板、合成樹脂基板、可撓性基板、単結晶半導体基板（代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、又はＺｎＳｅ基板）等がある。また、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。これらの基板を用いる際に、基板に接する下地膜（図示せず）を要する場合は適宜用いれば良い。本実施形態では下地膜も含めて基板１０１と示す。
【００２１】
半導体領域１０２は、非晶質半導体膜、微結晶半導体膜、又は結晶性半導体膜をフォトリソグラフィ工程及びエッチング工程により所望の形状にエッチングする。非晶質半導体膜としては、減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタリング法などの公知の成膜法で形成される膜が挙げられる。結晶性半導体膜としては、公知の成膜法で形成される非晶質半導体膜を、レーザ結晶化法で結晶化した結晶性半導体膜、上記成膜法で形成される非晶質半導体膜を固相成長法で結晶化した結晶性半導体膜、または特許第３３００１５３号公報に開示の技術を用いて形成した結晶性半導体膜、若しくは上記結晶性半導体膜に、レーザ照射をして結晶性を高めた半導体膜等を適宜用いることができる。さらには、シラン（ＳｉＨ4）を原料として形成される微結晶半導体膜にレーザ光を照射して結晶化した結晶性半導体膜等を用いても良い。
【００２２】
半導体膜の半導体材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコン、ガリウム砒素などの化合物半導体材料を用いるこができる。
【００２３】
なお、レーザ光を照射して結晶化する場合、レーザ光を半導体膜に照射する前に、レーザ光に対する半導体膜の耐性を高めるために、５００℃、１時間の熱アニールを該半導体膜に対して行うことが望ましい。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数Ｗ以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、走査速度を１０〜２００ｃｍ／ｓｅｃ程度とし、照射する。
【００２４】
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどが挙げられる。
【００２５】
また、パルス発振のレーザ光の発振周波数を０．５ＭＨｚ以上、好ましくは１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、ＴＦＴのキャリアの移動を妨げる結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【００２６】
さらには、ポリチオフェン、ポリ（３−アルキルチオフェン）、ポリチオフェン誘導体、ペンタセンや、その他公知の有機半導体材料を用いて半導体領域を形成しても良い。
【００２７】
本実施形態では、パルス発振のレーザ光を非晶質半導体膜に照射して、結晶性シリコン膜を成膜する。この後、後に形成されるトランジスタのしきい値電圧を制御するため、半導体膜にＢ2Ｈ6をドーピングしてチャネルドープを行ってもよい。
【００２８】
なお、フォトリソグラフィ工程の代わりに、所定の場所に材料を吐出することが可能なインクジェット法や液滴吐出法等により、有機樹脂、無機材料等の絶縁材料を吐出してマスクパターンを形成し、該マスクパターンを用いて半導体膜をエッチングして半導体領域を形成してもよい。このとき、マスクパターンの面積をより小さくすることで、微細な半導体領域が形成可能であり、メモリトランジスタが高集積化された半導体装置を作製することができる。
【００２９】
次に、半導体領域１０２及び基板１０１上に、第１絶縁膜１０３を成膜する。第１絶縁膜１０３は、膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍであることが望ましい。第１絶縁膜は、後に形成されるメモリトランジスタにおいてはトンネル酸化膜として機能する。このため、第１絶縁膜の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となり好ましい。また、第１絶縁膜の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することが可能である。
【００３０】
第１絶縁膜１０３の形成方法としては、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法、酸素プラズマを用いた処理等を用いて半導体領域１０２表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第１絶縁膜を形成することができる。また、この方法の他、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、塗布法等を用いて形成してもよい。第１絶縁膜１０３としては、酸化珪素膜、窒化珪素膜で形成することができる。また、基板１０１側から酸化珪素膜、窒化珪素膜や、酸化珪素膜、窒化珪素膜、酸化珪素膜など積層構造としてもよい。なお、半導体領域に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。本実施形態では、第１絶縁膜１０３として、酸化珪素膜及び窒化珪素膜を積層させて形成する。
【００３１】
次に、第１絶縁膜１０３上に第１導電膜１０６をスパッタリング法により成膜する。ここでは、主成分の金属元素に対して固溶限界以上のシリコンを有する固溶体をターゲットに用いる。シリコンと固溶体を形成することが可能な金属元素としては、ベリリウム（Ｂｅ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム  （Ｉｎ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）等が挙げられる。成膜温度における固溶限界を超えるシリコンと、上記金属元素の一つ又は複数からなる固溶体とをターゲットとして、スパッタリングすることにより、シリコン粒子１０４と上記金属元素の一つ又は複数からなる導電層１０５が形成される。このときのシリコン粒子は１０〜５０ｎｍ、好ましくは２０〜３０ｎｍである。また、基板を加熱しながらシリコン粒子１０４と上記金属元素からなる導電層１０５を成膜すると、シリコン粒子の密度が増加し、シリコン粒子径が増大する。
【００３２】
ここで、シリコン粒子１０４と上記金属元素からなる導電層１０５とが形成される原理について、図４を用いて説明する。図４（Ａ）は、スパッタリングの初期段階の基板上の様子である。基板４０３上に、金属元素粒子４０１とシリコン粒子４０２とが析出する。なお、金属元素粒子４０１にはシリコンが固溶しているが、固溶限界を超えたシリコンがシリコン粒子４０２として析出する。また、シリコンが固溶した金属元素粒子が成長して導電層１０５となる。
【００３３】
ここで、基板４０３が加熱しながらスパッタリングを行うと、図４（Ｂ）の４１１のように、基板４０３表面に金属元素粒子が成長する。金属元素の融点がシリコンより低い場合、金属元素粒子が選択的に成長する。
【００３４】
次に、図４（Ｃ）に示すように、さらに金属元素粒子が成長すると、金属元素粒子同士４２１〜４２３が隣接する。このとき金属元素粒子の粒界に、一部のシリコン粒子４０２が偏析する。さらに、スパッタリングを続けると金属元素粒子が成長して導電層となる。この結果、シリコン粒子と導電層からなる導電膜が形成される。
【００３５】
次に、図４（Ｄ）に示すように、金属元素層を除去することで、基板上にシリコン粒子４０２を形成することが可能である。
【００３６】
次に、図１（Ａ）に示す第１導電膜及びその近傍１０７の拡大図を図１０に示す。図１０（Ａ）では、シリコン粒子１０４が、二次元的に、即ちシリコン粒子全てが第１絶縁膜に接して形成されている。また、図１０（Ｂ）に示すように、シリコン粒子１０８が三次元的に、即ち第１絶縁膜に接する第１シリコン粒子、及び該第１シリコン粒子に接する第２シリコン粒子で形成されている。図１０（Ａ）及び図１０（Ｂ）において、シリコン粒子は第１絶縁膜側に形成される。本実施形態においては、図１０（Ａ）及び（Ｂ）のどちらのシリコン粒子をも、適宜選択することが可能である。実施の形態１では、二次元的に分散したシリコン粒子を形成する。また、アルミニウムーシリコン合金をターゲットとして、シリコン粒子とアルミニウム層で形成される導電膜を成膜する。
【００３７】
なお、基板を加熱しながらシリコン粒子１０４と上記金属元素からなる導電層１０５を成膜すると、シリコン粒子の密度が増加し、シリコン粒子径が増大するが、このときの基板温度は３００度以下、好ましくは２５０度以下であることが望ましい。基板温度が３００度より高くなると、ヒロックが発生する。このヒロックがトンネル酸化膜として機能する第１の絶縁膜１０３を突き破り、メモリトランジスタの電荷保持に影響を与えるためである。
【００３８】
また、基板温度は、１００度以上、好ましくは１２５度以上であることが望ましい。基板温度が低いとシリコン粒子の径が小さく、電荷を保持する容量が少ないためである。
【００３９】
次に、図１（Ｂ）に示すように、第１導電膜の導電層１０５を除去する。ここでは、導電層を選択的に除去する手法、代表的にはウエットエッチング法を用いることが好ましい。この結果、シリコン粒子１０４及び第１絶縁膜１０３を露出することができる。
【００４０】
次に、図１（Ｃ）に示すように、シリコン粒子１０４及び第１絶縁膜１０３上に、第２絶縁膜１１１及び第２導電膜１１２を成膜する。次に、第２導電膜１１２上にマスクパターン１１３を形成する。
【００４１】
第２絶縁膜１１１は、膜厚１〜１００ｎｍ、好ましくは１０〜７０ｎｍ、さらに好ましくは１０〜３０ｎｍであることが望ましい。第２絶縁膜１１１は、メモリトランジスタにおいて後に形成されるフローティングゲート電極と後に形成されるゲート電極との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。第２絶縁膜１１１は、第１絶縁膜１０３と同様に、酸化珪素膜、窒化珪素膜で形成することができる。また、基板１０１側から酸化珪素膜、窒化珪素膜や、酸化珪素膜、窒化珪素膜、酸化珪素膜など積層構造としてもよい。ここでは、第２絶縁膜１１１として、膜厚１０ｎｍの酸化珪素膜と膜厚２０ｎｍの窒化珪素膜の積層構造で形成する。
【００４２】
なお、この後、第２絶縁膜を成膜の後、図１（Ｂ）に示すように、シリコン粒子を含む導電膜の成膜及び金属元素層の除去を行い、第３絶縁膜を成膜して、第２シリコン粒子を含む絶縁層を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたシリコン粒子を含む絶縁層を形成しても良い。この場合、後に形成されるメモリトランジスタは複数のフローティングゲート電極を有する。
【００４３】
第２導電膜１１２は、スパッタリング法、蒸着法、ＣＶＤ法等の公知の手法により形成することができる。また、第２導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料を用いて形成することができる。また不純物元素が添加された半導体膜を用いて形成することができる。ここでは、第２導電膜として、アルミニウム薄膜をスパッタリング法により成膜する。
【００４４】
マスクパターン１１３は、公知のフォトリソグラフィ工程を用いることができる。また、半導体領域１０２を形成するとき用いた手法によりマスクパターンを形成しても良い。さらには、上記手法により形成したマスクパターンを、アッシング等によりスリミングしてマスクパターンの幅を細くしてもよい。この結果、後に形成されるゲート電極の幅の狭い短チャネル構造のＴＦＴを形成することが可能であり、高速動作が可能なＴＦＴを形成することが可能である。なお、このマスクパターン１１３は、後にゲート電極を形成するためのマスクパターンである。このため、液滴吐出法を用いてゲート電極を形成する場合は、マスクパターン１１３を設けなくともよい。
【００４５】
次に、図１（Ｄ）に示すように、マスクパターン１１３を用いて第２導電膜１１２をエッチングしてゲート電極１２１を形成する。次に、第２絶縁膜１１１をエッチングして第２絶縁層１２２を形成すると共に、シリコン粒子１０４を露出する。次に、シリコン粒子１０４をエッチングして、シリコン粒子からなるフローティングゲート電極１２３を形成する。第２導電膜１１２、第１絶縁膜、及びシリコン粒子１０４は、ウエットエッチング法、ドライエッチング法等公知のエッチング法によりエッチングする。なお、シリコン粒子１０４が形成されている第１絶縁膜１０３の膜厚が薄い場合、ドライエッチングのプラズマ衝撃により第１絶縁膜に欠陥が生じる可能性がある。このため、ウエットエッチングで除去を行うことが好ましい。ここでは、ＮＭＤ3溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いたウエットエッチング法により、シリコン粒子を除去する。
【００４６】
ゲート電極の幅は０．２〜１．５μｍ、好ましくは０．２〜０．７μｍとする。ゲート電極の幅を当該範囲内に設定することにより、後にチャネル長の短いメモリトランジスタを形成することが可能であり、高速度動作が可能な半導体装置を作製することが可能である。
【００４７】
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する第１絶縁膜に欠陥があった場合、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高いメモリトランジスタを形成することができる。
【００４８】
次に、図１（Ｅ）に示すように、ゲート電極１２１をマスクとして半導体領域１０２に、ｎ型又はｐ型を付与する不純物元素を添加する。次に、図示しない絶縁膜を成膜し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、ソース領域及びドレイン領域１３１、１３２を形成する。この後、第１絶縁膜及びゲート電極上に窒化珪素膜からなる無機絶縁膜を設けて、加熱処理を行っても良い。この無機絶縁膜を、膜中に水素を含ませる条件で成膜し、加熱処理を行うことで、各半導体領域のダングリングボンドを終端する水素化することが可能である。
【００４９】
次に、層間絶縁膜として機能する第３絶縁膜を形成する。第３絶縁膜は、ポリイミド、アクリル、ポリアミド等の耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂（以下、シロキサン系樹脂と呼ぶ）等を用いることができる。シロキサン系樹脂は、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）を有する。また、置換基として、フルオロ基を有してもよい。さらには置換基として、少なくとも水素を含む有機基と、フルオロ基とを有してもよい。第３絶縁膜の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの絶縁膜を積層させて、第３絶縁膜を形成しても良い。ここでは、アクリルを塗布し焼成して第３絶縁膜を形成する。
【００５０】
次に、フォトリソグラフィ工程及びエッチング工程により第３絶縁膜の一部、第１絶縁膜１０３の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。このとき、エッチングされた第３絶縁膜を第３絶縁層１３３、エッチングされた第１絶縁膜を第１絶縁層１３４と示す。なお、ここでは、第３絶縁層１３３は、表面が平坦な絶縁膜が図示されているが、平坦でなくとも良い。
【００５１】
次に、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極１３５，１３６を形成し、メモリトランジスタ１３７を形成する。ソース電極及びドレイン電極は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース領域及びドレイン領域の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。
【００５２】
なお、第１導電層において三次元的に分散されたシリコン粒子を形成した場合、図１１に示すような、三次元的にシリコン粒子が分散されたフローティングゲート電極１２４を有するメモリトランジスタ１３８を形成することができる。
【００５３】
また、以下の方法により、図１に示す基板１０１からのメモリトランジスタを剥離することが可能である。剥離方法としては、（１）基板１０１に、３００〜５００度程度の耐熱性を有する基板を用い、当該基板１０１とメモリトランジスタ１３７、１３８との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該メモリトランジスタを剥離する方法、（２）基板１０１とメモリトランジスタ１３７、１３８との間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより当該非晶質珪素膜を除去することで、当該メモリトランジスタ１３７、１３８を剥離する方法、（３）メモリトランジスタ１３７、１３８が形成された基板１０１を機械的に削除、又は溶液やＣＦ3等のガスによるエッチングで除去することで、当該メモリトランジスタを切り離す方法等が挙げられる。また、剥離したメモリトランジスタのフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
【００５４】
上記のように、剥離したメモリトランジスタをフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板１０１を再利用すれば、安価な半導体装置の提供が可能である。
【００５５】
以上の工程により、半導体領域１０２、トンネル酸化膜として機能する第１絶縁層１３４、フローティングゲート電極１２３、第２絶縁層１２２、及びゲート電極１２１で構成されるメモリトランジスタ１３７を形成することができる。また、図１１に示すような半導体領域１０２、トンネル酸化膜として機能する第１絶縁層１３４、フローティングゲート電極１２４、第２絶縁層１２２、及びゲート電極１２１で構成されるメモリトランジスタ１３８を形成することができる。
【００５６】
また、基板１０１として大面積基板を用い、上記の工程により複数の半導体装置の回路パターンを形成し、最後に矩形状又は短冊状に分割して、個々の半導体装置を取り出すことが可能である。この工程によって、大量の半導体装置を形成することが可能である。この結果、低コスト化が可能である。
【００５７】
さらに本実施形態で作製したメモリトランジスタを剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
【００５８】
本実施形態により、スパッタリング法を用いて大面積基板上にシリコン粒子をフローティングゲート電極に有する半導体装置を作製することが可能である。このため、大型基板を用いてメモリトランジスタを有する薄膜回路を形成した後、複数の薄膜集積回路を切り出して半導体装置を作製することも可能であるため、半導体装置の低コスト化が可能である。
【００５９】
また、スパッタリング法を用いることで、三次元的に分散されたシリコン粒子を形成することが可能であるため、電荷蓄電層として機能するシリコン粒子の密度を増加させることが可能であり、しきい値電圧の変化量を増加させることができる。
【００６０】
また、多数のシリコン粒子が一体化することを妨げつつ、シリコン粒子の大きさを大きくすることが可能であり、各粒子に注入される電荷量を増加させ、しきい値電圧のシフト量を増加させることが可能である。
【００６１】
また、メモリトランジスタのフローティングゲート電極に分散されたシリコン粒子を用いているため、トンネル酸化膜の欠陥による蓄積電荷の流出を回避することができる。このため、信頼性の高い半導体装置を形成することができる。
【００６２】
（実施の形態２）
本実施形態では、実施の形態１において、シリコン粒子上の導電層を酸化して絶縁膜を形成する工程を有するメモリトランジスタの作製方法にについて図２を用いて説明する。
【００６３】
図２（Ａ）に示すように、実施の形態１に従って基板１０１上に半導体領域１０２及び第１絶縁膜１０３を形成する。次に、第１絶縁膜１０３上にシリコン粒子１０４及び導電層１０５を有する第１導電膜１０６をスパッタリング法により形成する。ここでは、金属元素に対して固溶限界を超えたシリコンを有する固溶体をターゲットに用いる。シリコンと固溶体を形成する金属元素としては、ベリリウム（Ｂｅ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、銀（Ａｇ）、カドミウム（Ｃｄ）、Ｉｎ（インジウム）、スズ（Ｓｎ）、アンチモン（Ｓｂ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）等のシリコンと固溶し、且つ酸化しやすい金属元素が挙げられる。
【００６４】
次に、図２（Ｂ）に示すように、導電層１０５を酸化して、金属酸化膜で形成される第２絶縁膜１５１を形成する。加熱処理、ＧＲＴＡ法、ＬＲＴＡ法、陽極酸化法等により導電層１０５を酸化することで、第２絶縁膜１５１を形成することができる。
【００６５】
次に、図２（Ｃ）に示すように、第２絶縁膜１５１上に第３絶縁膜１５２及び第２導電膜１１２を形成し、第２導電膜１１２上にマスクパターン１１３を形成する。第３絶縁膜１５２は、実施の形態１の第２絶縁膜１１１と同様の材料及び手法により形成することができる。
【００６６】
なお、本実施形態では、金属酸化膜上に第２の絶縁膜を成膜したが、金属酸化膜表面が完全に酸化され、絶縁される場合、第２の絶縁膜を新たに成膜しなくとも良い。この場合、金属酸化膜で、フローティングゲート電極とゲート電極とを絶縁するため、工程数を削減することが可能である。
【００６７】
次に、図２（Ｄ）に示すように、マスクパターン１１３を用いて、第２導電膜１１２をエッチングしてゲート電極１２１を形成する。次に、第３絶縁膜１５２及び第２絶縁膜１５１をそれぞれエッチングして第３絶縁層１６３及び第２絶縁層１６２を形成すると共に、シリコン粒子１０４を露出する。なお、エッチングされた第２絶縁膜１５１を第２絶縁層１６２、エッチングされた第３絶縁膜１５２を第３絶縁層１６３と示す。次に、シリコン粒子１０４をエッチングして、シリコン粒子からなるフローティングゲート電極１２３を形成する。第２絶縁膜は、第３絶縁膜と同様にウエットエッチング法、ドライエッチング法等公知のエッチング法によりエッチングする。
【００６８】
この後、実施の形態１と同様の工程により、第３絶縁層１３３、ソース電極及びドレイン電極１３５、１３６を形成することで、メモリトランジスタを形成することができる。
【００６９】
以上の工程により、半導体領域１０２、トンネル酸化膜として機能する第１絶縁層１３４、フローティングゲート電極１２３、第２絶縁層１６２、第３絶縁層１６３及びゲート電極１２１で構成されるメモリトランジスタ１６４を形成することができる。
【００７０】
また、実施の形態１と同様に基板１０１として大面積基板を用い、上記の工程により複数の半導体装置の回路パターンを形成し、最後に矩形状に分割して、個々の半導体装置を取り出すことが可能である。この工程によって、大量の半導体装置を形成することが可能である。この結果、低コスト化が可能である。
【００７１】
さらに本実施形態で作製したメモリトランジスタを剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
【００７２】
また、スパッタリング法を用いることで、三次元的に分散されたシリコン粒子を形成することが可能であるため、電荷蓄電層として機能するシリコン粒子の密度を増加させることが可能であり、しきい値電圧の変化量を増加させることができる。
【００７３】
また、多数のシリコン粒子が一体化することを妨げつつ、シリコン粒子の大きさを大きくすることが可能であり、各粒子に注入される電荷量を増加させ、しきい値電圧のシフト量を増加させることが可能である。
【００７４】
また、メモリトランジスタのフローティングゲート電極に分散されたシリコン粒子を用いているため、トンネル酸化膜の欠陥による蓄積電荷の流出を回避することができる。このため、信頼性の高い半導体装置を形成することができる。
【００７５】
（実施の形態３）
ここでは、ゲート電極とフローティングゲート電極とを別のマスクパターンを用いて形成するメモリトランジスタの作製工程について、図３を用いて説明する。
【００７６】
図３（Ａ）に示すように、実施の形態１に従って基板１０１上に半導体領域１０２及び第１絶縁膜１０３を形成する。次に、第１絶縁膜１０３上にシリコン粒子１０４及び導電層１０５を有する第１導電膜１０６をスパッタリング法により形成する。次に、図３（Ｂ）に示すように、実施の形態１と同様に導電層１０５を除去してシリコン粒子１０４を露出する。次に、シリコン粒子１０４及び第１絶縁膜１０３上に第１マスクパターン１７１を形成する。第１マスクパターン１７１は、後のフローティングゲート電極を形成するためのマスクパターンである。
【００７７】
次に、第１マスクパターン１７１を用いてシリコン粒子をエッチングして、図３（Ｃ）に示すように、シリコン粒子からなるフローティングゲート電極１７２を形成する。次に、フローティングゲート電極１７２及び第１絶縁膜１０３上に第２絶縁膜１１１及び第２導電膜１１２を成膜する。次に、第２導電膜１１２上に第２マスクパターン１７３を形成する。第２マスクパターン１７３は、後のゲート電極を形成するために設ける。
【００７８】
次に、図３（Ｄ）に示すように、マスクパターン１７３を用いて、第２導電膜１１２をエッチングしてゲート電極１２１を形成する。このとき、第２絶縁膜１１１をエッチングしてもよい。
【００７９】
ここで、ゲート電極１２１とフローティングゲート電極１７２との端部の位置関係について図１２を用いて説明する。図１２において、ゲート電極１２１の幅をそれぞれＬ１〜Ｌ３と示し、フローティングゲート電極の幅をＤ１〜Ｄ３と示す。図１２（Ａ）においては、ゲート電極１２１の幅Ｌ１とフローティングゲート電極１７２の幅Ｄ１とが等しい構造、即ちゲート電極の端部とフローティングゲート電極の端部それぞれが、概略一致しているメモリトランジスタを示す。
【００８０】
図１２（Ｂ）においては、ゲート電極１２１の幅Ｌ２よりもフローティングゲート電極１７２の幅Ｄ２の方が大きい、即ちフローティングゲート電極の両端部がゲート電極の両端部の外側に設けられている構造のメモリトランジスタを示す。このとき、ゲート電極１２１よりも外側に設けられたフローティングゲート１８１は、ソース領域及びドレイン領域から電圧を印加する場合に電荷が帯電し、フローティングゲート電極として機能する。従って、フローティングゲート電極１７２の両端部がゲート電極１２１の両端部より外側に設けられる構造（図１２（Ｂ）参照）と、等しく重なる構造（図１２（Ａ）参照）とは、メモリトランジスタの動作方法、製造工程や微細化に有利となるように、適宜選択すればよい。
【００８１】
図１２（Ｃ）においては、ゲート電極１２１の幅Ｌ３よりもフローティングゲート電極１７２の幅Ｄ３が小さい構造のメモリトランジスタを示す。この場合、いわゆるスプリットゲート電極構造のメモリトランジスタとなる。スプリットゲート電極構造とは、一つの半導体領域１０２及びゲート電極１２１で、メモリトランジスタを選択する選択用トランジスタと、メモリトランジスタとを構成する素子をいう。これは図１２（Ｄ）に示すように、一組の信号線１９０と走査線１９１でメモリトランジスタ１９２と選択用のトランジスタ１９３とを制御する構成である。このような構成は、メモリトランジスタが過消去状態（しきい値電圧が負の状態）になっても、選択用トランジスタ１９３によりメモリセルの選択性を保つことができるため、動作マージンに優れる。なお、図１２（Ｃ）では、フローティングゲート電極の一方の端がゲート電極の端と一致する構成を示したが、この構造に限られない。フローティングゲート電極１７２の両端が、ゲート電極１２１の両端の内側に設けられていても良い。
【００８２】
このように、ゲート電極とフローティングゲート電極との位置を、適宜制御して様々な構造のメモリトランジスタを形成することができる。
【００８３】
この後、図３（Ｅ）に示すように、実施の形態１と同様の工程により、第３絶縁層１３３、ソース電極及びドレイン電極１３５、１３６を形成することで、メモリトランジスタ１７５を形成することができる。なお、コンタクトホールを形成する際にエッチングされた第２絶縁膜１１１を第２絶縁層１７４と示す。
【００８４】
以上の工程により、半導体領域１０２、トンネル酸化膜として機能する第１絶縁層１３４、フローティングゲート電極１７２、第２絶縁層１７４、及びゲート電極１２１で構成されるメモリトランジスタ１７５を形成することができる。
【００８５】
なお、本実施形態は、実施の形態１を用いて説明したが、実施の形態２と本実施形態とを組み合わせることが可能である。
【実施例１】
【００８６】
本実施例においては、ガラス基板上にシリコン粒子及びアルミニウム層を有する導電膜を形成し、アルミニウム層を除去した後のシリコン粒子について、図１３を用いて説明する。
【００８７】
ガラス基板上に、スパッタリング法により、膜厚３５０ｎｍのアルミニウムーシリコン膜を成膜する。アルミニウムーシリコン膜は、ターゲットに２ｗｔ％のＳｉを有するアルミニウム合金、スパッタリングガスにアルゴンを用い、圧力０．４Ｐａ、電力４ｋｗの条件で成膜した。このとき、アルミニウムーシリコン膜は、シリコン粒子が基板表面に析出し、その上にアルミニウム層が形成されている。
【００８８】
アルミニウムにおけるシリコンの最大固溶限界は、８５０Ｋにおいて１．６５ｗｔ％（社団法人  日本金属学会編、「金属便覧」、改訂６版、丸善株式会社、平成１２年５月３０日、ｐ５６６）であり、この温度以外では固溶限界が低減する。１５０度における固溶限界より高い濃度のシリコン（２ｗｔ％）を有するアルミニウム合金をターゲットとしてスパッタリングしたため、シリコン粒子が析出した。
【００８９】
次に、アルミニウム混酸を用いてアルミニウム層を溶解し、シリコン粒子を露出した試料のＳＥＭ（走査型電子顕微鏡）写真を、図１３に示す。なお、各試料の表面には、ＳＥＭによる観察をしやすくするため、膜厚数ｎｍの白金薄膜が成膜されている。図１３（Ａ）は、基板温度を室温（２５度）として、アルミニウムーシリコン膜を成膜した試料を観察したＳＥＭ写真である。シリコン粒子が分散されていることが分かる。
【００９０】
一方、図１３（Ｂ）は、基板を加熱（ここでは、約１５０度）しながら、アルミニウムーシリコン膜を成膜した試料を観察したＳＥＭ写真である。シリコン粒子が基板側に三次元的に分散されていることが分かる。また、基板を加熱しながら成膜することにより、均一な粒子径を有し、かつ密度の高いシリコン粒子を形成することが可能であることが分かる。
【実施例２】
【００９１】
本実施例では、絶縁基板表面上に形成されるメモリトランジスタの作製工程について、図５を用いて説明する。本実施例において、メモリトランジスタはシングルドレイン構造である。
【００９２】
図５（Ａ）に示すように、ガラス基板５００上に第１絶縁膜５０１を成膜する。第１絶縁膜５０１は、基板からの不純物元素が後に形成される半導体領域に拡散するのを防止するためのブロッキング膜として機能する。このため、第１絶縁膜５０１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜からなる下地膜を形成する。さらには、酸化珪素膜と窒化珪素膜とを連続的に成膜してもよい。
【００９３】
次に、第１絶縁膜５０１上にアモルファスシリコン膜を成膜し、アモルファスシリコン膜に８０ＭＨｚの周波数を有するパルス発振のレーザ光を照射して結晶性シリコン膜を形成する。次に、フォトリソグラフィ工程及びエッチング工程により結晶性シリコン膜を所望の形状にエッチングして、半導体領域５０２を形成する。
【００９４】
次に、半導体領域５０２上に第２絶縁膜５０３を形成する。ここでは、酸化珪素膜と窒化珪素膜を連続成膜して第２絶縁膜５０３を成膜する。次に、シリコン粒子５０４とアルミニウム層からなる第１導電膜５０６を、スパッタリング法により成膜する。ここでは、２ｗｔ％のシリコンを有するアルミニウムーシリコン合金をターゲットに用い、スパッタリングガスにアルゴンを用い、圧力０．４Ｐａ、電力４ｋｗ、基板を１５０度に加熱する条件で第１導電膜を成膜する。
【００９５】
次に、図５（Ｂ）に示すように、アルミニウム混酸を用いてアルミニウム層５０５をエッチングしてシリコン粒子５０４を露出する。
【００９６】
次に、図５（Ｃ）に示すように、第２絶縁膜５０３、及びシリコン粒子５０４上に第
３絶縁膜５１１を成膜する。
【００９７】
次に、第３絶縁膜５１１上に第２導電膜５１２を成膜する。第３絶縁膜５１１及び第２導電膜５１２はそれぞれ、実施の形態１の第２絶縁膜１１１及び第２導電膜１１２と同様の材料及び成膜方法により形成することができる。次に、第２導電膜５１２上にマスクパターン５１３を形成する。
【００９８】
次に、マスクパターン５１３を用いて第２導電膜５１２をエッチングしてゲート電極５２１を形成する。次に、第３絶縁膜５１１をエッチングして第３絶縁層５２２を形成する。また、シリコン粒子５０４をエッチングして、シリコン粒子からなるフローティングゲート電極５２３を形成する。ここでは、ドライエッチング法により第２導電膜５１２及び第３絶縁膜５１１をエッチングする。また、ウエットエッチング法によりシリコン粒子５０４をエッチングする。ここでは、ＮＭＤ3溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いて、シリコン粒子をエッチングする。
【００９９】
次に、マスクパターン５１３及びゲート電極５２１をマスクとして、半導体領域５０２に自己整合的に不純物元素を添加する。次に、マスクパターン５１３を除去した後、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、図６（Ｄ）に示すように、ソース領域及びドレイン領域５３１、５３２を形成する。
【０１００】
次に、図６（Ｅ）に示すように、第４絶縁膜を形成する。この後、第４絶縁膜の一部、及び第２絶縁膜５０３の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。ここで、エッチングされた第４絶縁膜を第４絶縁層５３３、エッチングされた第２絶縁膜を第２絶縁層５３４と示す。この後、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極５３５、５３６を形成する。
【０１０１】
以上の工程により、半導体領域５０２、トンネル酸化膜として機能する第２絶縁層５３４、フローティングゲート電極５２３、第３絶縁層５２２、及びゲート電極２２１で構成されるメモリトランジスタ５３７を形成することができる。
【０１０２】
また、本実施例は、実施の形態１〜３、実施例１それぞれと組み合わせて用いることが可能である。
【実施例３】
【０１０３】
本実施形態では、単結晶半導体基板を用いてメモリトランジスタを形成する工程を、図６を用いて説明する。
【０１０４】
図６（Ａ）に示すように、基板２０１に素子分離領域２０２、２０３を形成する。基板２０１は、単結晶半導体基板又は化合物半導体基板であり、代表的には、ｎ型またはｐ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、又はＺｎＳｅ基板等が挙げられる。また、ＳＯＩ基板（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いこともできる。本実施形態では、基板２０１として、単結晶シリコン基板を用いる。素子分離領域２０２、２０３は、公知の選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。ここでは、素子分離領域２０２、２０３としては、ＬＯＣＯＳ法によりシリコン基板の一部を酸化して、酸化珪素膜を形成する。この後、ウエルイオン注入、チャネルストップイオン注入、しきい値電圧調整イオン注入を適宜行う。
【０１０５】
次に、基板２０１の表面を洗浄して、基板２０１表面を露出する。この後、公知の手法により第１絶縁膜２０４を形成する。第１絶縁膜はメモリトランジスタのトンネル酸化膜として機能するため、膜厚は薄いことが好ましい。ここでは、第１絶縁膜２０４は、熱酸化法により酸化珪素膜を形成する。
【０１０６】
次に、第１絶縁膜２０４上にシリコン粒子２０５を有する第１導電膜２０７をスパッタリング法により成膜する。ここでは、実施例２と同様に２ｗｔ％のシリコンを有するアルミニウムーシリコン合金を、ターゲットに用い、基板を１５０度に加熱しながら第１導電膜を成膜する。ここでは、実施例１と同様の成膜条件を用いる。この結果、シリコン粒子２０５と第１導電層２０６からなる第１導電膜２０７を成膜することができる。
【０１０７】
次に、図６（Ｂ）に示すように、第１導電層２０６を除去する。ここでは、アルミニウム混酸を用いて、選択的に第１導電層であるアルミニウム層を除去し、シリコン粒子２０５を露出する。
【０１０８】
次に、図６（Ｃ）に示すように、素子分離領域２０２、２０３、第１絶縁膜２０４、及びシリコン粒子２０５上に第２絶縁膜２１１を成膜する。この後、実施の形態３と同様の工程を用いてフローティングゲート電極を形成しても良い。
【０１０９】
次に、第２絶縁膜２１１上に第２導電膜２１２を成膜する。第２絶縁膜２１１及び第２導電膜２１２はそれぞれ、実施の形態１の第２絶縁膜１１１及び第２導電膜１１２と同様の材料及び成膜方法により形成することができる。次に、第２導電膜２１２上にマスクパターン２１３を形成する。
【０１１０】
次に、図６（Ｄ）に示すように、マスクパターン２１３を用いて第２導電膜２１２をエッチングしてゲート電極２２１を形成する。次に、第２絶縁膜２１１をエッチングして第２絶縁層２２２を形成する。また、シリコン粒子２０５をエッチングして、シリコン粒子からなるフローティングゲート電極２２３を形成する。ここでは、ドライエッチング法により第２導電膜２１２及び第２絶縁膜２１１をエッチングする。また、ウエットエッチング法によりシリコン粒子２０５をエッチングする。
【０１１１】
次に、マスクパターン２１３及びゲート電極２２１をマスクとして、基板２０１に自己整合的に不純物元素を添加する。次に、マスクパターン２１３を除去した後、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、ソース領域及びドレイン領域２２４、２２５を形成する。
【０１１２】
次に、図６（Ｅ）に示すように、第３絶縁膜を形成する。この後、第３絶縁膜の一部、及び第１絶縁膜２０４の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。ここで、エッチングされた第３絶縁膜を第３絶縁層２３１、エッチングされた第１絶縁膜を第１絶縁層２３３と示す。この後、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極２３４、２３５を形成する。
【０１１３】
以上の工程により、半導体単結晶基板で形成される活性領域、トンネル酸化膜として機能する第１絶縁層２３３、フローティングゲート電極２２３、第２絶縁層２２２、及びゲート電極２２１で構成されるメモリトランジスタ２３６を形成することができる。
【０１１４】
また、本実施例は、実施の形態１〜３、実施例１〜２それぞれと組み合わせて用いることが可能である。
【実施例４】
【０１１５】
本実施例では、サイドウォール（側壁スペーサ）及び該領域に覆われた低濃度不純物領域（ＬＤＤ（（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域と示す。）を有するメモリトランジスタの作製工程について図５及び図７を用いて説明する。
【０１１６】
本実施例では、ゲート電極を形成する工程までは、実施例２と同様であるため、それ以降の工程について説明する。実施例２の工程にしたがって図５（Ｄ）に示すようにゲート電極５２１を形成する。次に、図７（Ａ）に示すように、半導体領域５０２に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈する第１低濃度不純物領域（以下、第１ｎ型不純物領域と示す。）６０１、６０２を形成する。
【０１１７】
次に、ゲート電極５２１及び第２絶縁膜５０３上に第４絶縁膜６１１を成膜する。第４絶縁膜としては、ＣＶＤ法により酸化珪素膜を成膜する。
【０１１８】
次に、ＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により第４絶縁膜６１１を異方性エッチングして、図７（Ｃ）に示すように、サイドウォール（側壁スペーサ）６１２を形成する。このとき、絶縁膜の材料によって、第２絶縁膜の一部又は全部もエッチングされる。ここでは、第４絶縁膜の大部分をエッチングしてサイドウォール６１２を形成する。
【０１１９】
次に、図７（Ｄ）に示すように、半導体領域５０２に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）６２１、６２２を形成する。このとき、サイドウォール６１２に覆われたｎ型を呈する第１低濃度不純物領域（以下、第２ｎ型不純物領域（ＬＤＤ領域）と示す。）６２３、６２４も形成される。このとき、第２ｎ型不純物領域６２３、６２４の幅は、０．０１〜０．３μｍであることが好ましい。次に、加熱して不純物元素の活性化を行う。
【０１２０】
次に、層間絶縁膜として機能する第５絶縁膜を成膜した後、実施例２と同様に、第５絶縁膜をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域６２１、６２２の一部を露出する。第５絶縁膜は、実施例２の第４絶縁膜と同様の材料及び手法により形成する。エッチングされた第５絶縁膜を第５絶縁層５３３と示す。この後、実施例２と同様にソース電極及びドレイン電極５３５、５３６を形成する。
【０１２１】
以上の工程により、ＬＤＤ領域６２３、６２４を有する半導体領域５０２、トンネル酸化膜として機能する第２絶縁層５３４、フローティングゲート電極５２３、第３絶縁層５２２、ゲート電極５２１、及びサイドウォール６３２を有するメモリトランジスタを形成することができる。
【０１２２】
また、本実施例で形成したメモリトランジスタは、サイドウォール構造であるため、サブミクロン構造のメモリトランジスタにおいてもＬＤＤ領域を形成することが可能である。
【０１２３】
なお、本実施例では、サイドウォールに覆われた低濃度不純物領域を有するメモリトランジスタの作製工程を示したが、この代わりに公知の斜めドーピング法や、所望のマスクパターンを用いたドーピング法を適宜用いて、ゲート電極に覆われる低濃度不純物領域（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ：ＧＯＬＤ領域）を有するメモリトランジスタを形成することができる。
【０１２４】
また、本実施例は、実施の形態１〜３、実施例１〜３それぞれと組み合わせて用いることが可能である。
【実施例５】
【０１２５】
本実施例では、シリサイド構造のメモリトランジスタを形成する工程を、図８を用いて説明する。
【０１２６】
本実施例では、ゲート電極を形成するまでは実施例２と同様であり、ソース領域及びドレイン領域を形成する工程までは、実施例４と同様であるため、それ以降の工程について説明する。実施例４にしたがって図８（Ａ）に示すように、サイドウォール７０１、第２絶縁層７０２を形成した後、ソース領域及びドレイン領域６２１、６２２を形成する。本実施例では、サイドウォール７０１は、第２絶縁膜５０３及び第４絶縁膜６１１の一部をエッチングして、半導体領域の一部を露出する。このとき、第４絶縁膜６１１のエッチングストッパーとして機能する窒化珪素膜（ハードマスク）をゲート電極上に形成しておくことが好ましい。ハードマスクは、実施例２において、第２導電膜上に窒化珪素膜を成膜し、マスクパターン５１３を用いてエッチングして形成することが可能である。
【０１２７】
次に、図８（Ｂ）に示すように、導電膜７１１を成膜する。導電膜７１１の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、チタン膜を成膜する。
【０１２８】
次に、図８（Ｃ）に示すように、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域のシリコンと導電膜とを反応させて、シリサイド７１２、７１３を形成する。この後、シリコンと反応しなかった導電膜７１１を除去する。
【０１２９】
次に、実施例４と同様に層間絶縁膜として機能する第５絶縁膜を成膜した後、第５絶縁膜の一部をエッチングしてコンタクトホールを形成すると共に、シリサイド７１２、７１３の一部を露出する。次に、実施例２と同様にソース電極及びドレイン電極５３５、５３６を形成する。
【０１３０】
以上の工程により、ＬＤＤ領域６２３、６２４を有する半導体領域５０２、トンネル酸化膜として機能する第２絶縁層７０２、フローティングゲート電極５２３、第３絶縁層５２２、ゲート電極５２１、並びにシリサイド７１２、７１３を有するメモリトランジスタを形成することができる。
【０１３１】
本実施例により形成されたメモリトランジスタはシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
【０１３２】
本実施例は、実施の形態１〜３、実施例１〜４それぞれと組み合わせて用いることが可能である。
【実施例６】
【０１３３】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図９を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴは、シングルドレイン構造であるが、実施例４、実施例５を適宜組み合わせてサイドウォール構造、シリサイド構造、ＧＯＬＤ領域を有するメモリトランジスタ及びＴＦＴとしてもよい。また、実施例３を適宜組み合わせて、半導体単結晶基板を用いてメモリトランジスタ及びＭＯＳトランジスタを形成しても良い。
【０１３４】
図９（Ａ）に示すように、ガラス基板３００上に第１絶縁膜３０１を成膜する。第１絶縁膜３０１は、実施例２の第１絶縁膜５０１と同様に形成する。次に、実施例２の工程により結晶性シリコン膜を形成し、フォトリソグラフィ工程及びエッチング工程により結晶性シリコン膜を所望の形状にエッチングして、第１半導体領域３０３〜第３半導体領域３０５を形成する。なお、第１半導体領域３０３は後のメモリトランジスタの活性領域、第２半導体領域３０４は後のｎチャネル型ＴＦＴの活性領域、第３半導体領域３０５は後のｐチャネル型ＴＦＴの活性領域として機能する。
【０１３５】
次に、第１半導体領域３０３〜第３半導体領域３０５の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、第１半導体領域３０３〜第３半導体領域３０５表面に酸化珪素膜を形成する。この後、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法等により酸化珪素膜をより緻密化し、膜厚１〜２ｎｍの第２絶縁膜３０６〜３０８を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い第２絶縁膜を形成することができる。次に、第２絶縁膜３０６〜３０８及びガラス基板３００上に第３絶縁膜３０９を成膜する。ここでは、第３絶縁膜３０９として、膜厚１〜５ｎｍの窒化珪素膜又は窒化酸化珪素（ＳｉＮＯ（Ｎ＞Ｏ））を成膜する。
【０１３６】
次に、実施例２と同様の工程によりシリコン粒子３１０を形成する。次に、フォトリソグラフィ工程により第１半導体領域３０３を覆うマスクパターン３１１を形成する。
【０１３７】
次に、図９（Ｂ）に示すように、マスクパターン３１１を用いてシリコン粒子３１０の一部をエッチングする。ここでは、第１半導体領域３０３上にのみシリコン粒子３２０が残留するように、エッチングする。なお、この工程において、シリコン粒子と共に第２絶縁膜３０７、３０８及び第３絶縁膜３０９を除去しても良い。
【０１３８】
次に、図９（Ｂ）に示すように、シリコン粒子３２０、第３絶縁膜３０９上に、第４絶縁膜３２１及び第２導電膜３２２を成膜する。ここでは、第４絶縁膜３２１としては、プラズマＣＶＤ法により膜厚２０〜５０ｎｍの酸化珪素膜、又は酸化窒化珪素（ＳｉＯＮ（Ｏ＞Ｎ）を成膜する。第２導電膜３２２としてスパッタリング法により、膜厚４００ｎｍのタングステン膜を成膜する。次に、第１半導体領域３０３〜第３半導体領域３０５上にフォトリソグラフィ工程により、マスクパターン３２３〜３２５を形成する。
【０１３９】
次に、図９（Ｄ）に示すように、マスクパターン３２３〜３２５を用いて第２導電膜３２２をエッチングしてゲート電極３３１〜３３３を形成する。このときのゲート電極の幅を０．２〜１．５μｍ、好ましくは０．２〜０．７μｍとする。また、マスクパターン３２３〜３２５を用いて、第４絶縁膜３２１をエッチングして第４絶縁層３３４〜３３６を形成する。
【０１４０】
次に、図９（Ｄ）に示すように、マスクパターン３２３〜３２６を除去した後、新たに第２半導体領域３０４及び第３半導体領域３０５上にマスクパターン３４１を形成する。次に、ゲート電極３３１及び第４絶縁層３３４をマスクとして、シリコン粒子３２０をエッチングして、図９（Ｅ）に示すような、シリコン粒子からなるフローティングゲート電極３４２を形成する。この後、マスクパターン３４１を除去する。
【０１４１】
次に、第３半導体領域３０５を覆うマスクパターンをフォトリソグラフィ工程により形成した後、第１半導体領域３０３、第２半導体領域３０４にゲート電極３３１、３３２をマスクとして不純物元素を添加する。ここでは、ｎ型を呈する不純物元素であるリン（Ｐ）を各半導体領域に添加し、ｎ型を呈するソース領域及びドレイン領域３３７〜３４０を形成する。
【０１４２】
次に、第３半導体領域３０５を覆うマスクパターンを除去した後、新たに第１半導体領域３０３及び第２半導体領域３０４を覆うマスクパターンをフォトリソグラフィ工程により形成した後、ゲート電極３３３をマスクとして第３半導体領域３０５に不純物元素を添加する。ここでは、ｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈するソース領域及びドレイン領域３４３、３４４を形成する。次に、マスクパターンを除去した後、加熱してソース領域及びドレイン領域の不純物元素の活性化を行う。この後、水素を含む絶縁膜を成膜し、加熱して、半導体領域表面の水素化を行ってもよい。
【０１４３】
次に、図９（Ｆ）に示すように、層間絶縁膜として機能する第５絶縁膜を成膜する。ここでは、シロキサン系樹脂を塗布し、焼成して第５絶縁膜を形成する。次に、第５絶縁膜、第３絶縁膜、及び第２絶縁膜をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域３３７〜３４０、３４３、３４４の一部を露出する。エッチングされた第５絶縁膜を第５絶縁層３５１、エッチングされた第３絶縁膜を第３絶縁層３５２、及びエッチングされた第２絶縁膜を第２絶縁層３５４〜３５６と示す。次に、スパッタリング法によりチタン膜、アルミニウムーシリコン合金膜、及びチタン膜を積層成膜した後、フォトリソグラフィ工程及びエッチング工程を用いてソース電極及びドレイン電極３５７〜３６２を形成する。
【０１４４】
以上の工程により、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層３５４及び第３絶縁層３５２、フローティングゲート電極３４２、第４絶縁層３３４、及びゲート電極３３１で構成されるメモリトランジスタ３７１を形成することができる。また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層３５５、第３絶縁層３５２、及び第４絶縁層３３５、並びにゲート電極３３２で構成されるｎチャネル型ＴＦＴ３７２を形成することができる。また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層３５６、第３絶縁層３５２、及び第４絶縁層３３６、並びにゲート電極３３３で構成されるｐチャネル型ＴＦＴ３７３を形成することができる。また、ｎチャネル型ＴＦＴ３７２及びｐチャネル型ＴＦＴ３７３を用いてＣＭＯＳ回路を形成することができる。更には、シングルドレイン構造のメモリトランジスタ３７１、ｎチャネル型ＴＦＴ３７２、及びｐチャネル型ＴＦＴ３７３を、同一基板上に有する半導体装置を形成することができる。
【０１４５】
また、本実施例は、実施の形態１〜３、実施例１〜５それぞれと組み合わせて用いることが可能である。
【実施例７】
【０１４６】
本発明の半導体装置を用いることが可能な非接触型のＲＦＩＤ（Ｒａｄｉｏ  ＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ等に代表されるＩＤチップの典型的なブロック図を図１４に示す。図１４には、認証データ等の固定データを読み出す簡単な機能を有する構成を示した。同図において、ＩＤチップ１３０１は、アンテナ１３０２、高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（ＮＶＭと表記）１３１０、ＲＯＭ１３１１によって構成されている。
【０１４７】
本実施例においては、不揮発性メモリ１３１０として本発明の実施の形態及び実施例で示すメモリトランジスタを用いる。また、高周波回路１３０３、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＲＯＭ１３１１、電源回路１３０４を構成するトランジスタを、実施例６に示すようにメモリトランジスタと同時に作製することができる。以上より、同一基板上にＲＦＩＤタグを効率よく作製することが可能となる。
【０１４８】
また、図１４に示した回路は全てガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ１３０２はガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されていてもよいし、基板の外部にあり、基板内部の半導体集積回路と接続されるものであってもよい。
【０１４９】
高周波回路１３０３はアンテナ１３０２よりアナログ信号を受信し、またデータ変調回路１３０８より受け取ったアナログ信号をアンテナ１３０２から出力させる回路である。電源回路１３０４は受信信号から定電源を生成する回路、リセット回路１３０５はリセット信号を生成する回路、クロック発生回路１３０６はクロック信号を発生する回路、データ復調回路１３０７は受信した信号からデータを抽出する回路、データ変調回路１３０８は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であり、以上の回路からアナログ部が構成される。
【０１５０】
一方、制御回路１３０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、ＮＶＭ１３１０やＲＯＭ１３１１のアドレス信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。
【０１５１】
本実施例は、実施の形態１〜３、実施例１〜６と組み合わせて用いることが可能である。
【実施例８】
【０１５２】
図１５（Ａ）に、本発明の半導体装置を用いることが可能なＩＤチップの一形態を、斜視図で示す。１１０１は集積回路、１１０２はアンテナに相当し、アンテナ１１０２は集積回路１１０１に接続されている。１１０３は基板、１１０４はカバー材に相当する。集積回路１１０１及びアンテナ１１０２は、基板１１０３上に形成されており、カバー材１１０４は集積回路１１０１及びアンテナ１１０２を覆うように基板１１０３と重なっている。なお、カバー材１１０４は必ずしも用いる必要はないが、集積回路１１０１及びアンテナ１１０２をカバー材１１０４で覆うことで、ＩＤチップの機械的強度を高めることができる。また、集積回路上をアンテナが覆っていても良い。即ち、集積回路の占有面積とアンテナの占有面積が、等しくともよい。
【０１５３】
図１５（Ｂ）に、本発明の半導体装置を用いることが可能なＩＣカードの一形態を、斜視図で示す。１１０５は集積回路、１１０６はアンテナに相当し、アンテナ１１０６は集積回路１１０５に接続されている。１１０８はインレットシートとして機能する基板、１１０７、１１０９はカバー材に相当する。集積回路１１０５及びアンテナ１１０６は基板１１０８上に形成されており、基板１１０８は２つのカバー材１１０７、１１０９の間に挟まれている。なお本発明のＩＣカードは、集積回路１１０５に接続された表示装置を有していても良い。
【０１５４】
次に図１６（Ａ）及び（Ｂ）に、図１５（Ａ）に示すＩＤチップの、Ａ−Ａ’における断面図を示す。ＩＤチップは、基板１１０３、カバー材１１０４と、剥離プロセスにより形成する集積回路１１０１及びそれに接続されるアンテナ１１０２と、接着剤１１１３、１１１４を介して接着されている。
【０１５５】
集積回路１１０１は、実施の形態１〜３、又は実施例１〜８のいずれかで示されるメモリトランジスタを用いて形成することができる。また、集積回路１１０１に用いられる半導体素子はこれに限定されない。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。
【０１５６】
図１６（Ａ）で示すように、集積回路１１０１のメモリトランジスタ及びＴＦＴ上には層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上には、窒化珪素膜等からなるバリア膜１１１１が形成され、その上にアンテナ１１０２が形成されている。
【０１５７】
一方、図１６（Ｂ）に示すように、集積回路１１０１のメモリトランジスタ及びＴＦＴ上に層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上にアンテナ１１０２が形成され、層間絶縁膜１１１０及びアンテナ１１０２上にバリア膜１１２１を設けても良い。バリア膜を設けることにより、集積回路１１０１が汚染されることなく、信頼性を向上させたＩＤチップを提供することができる。
【０１５８】
基板１１０３及びカバー材１１０４は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いることにより、バクテリア等に分解され土壌に還元される。また、さらに、本実施例の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のＩＤチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みＩＤチップの焼却、又は裁断することが可能である。また、これらの材料を用いたＩＤチップは、焼却しても有毒ガスを発生しないため、無公害である。
【０１５９】
基板１１０３及びカバー材１１０４に挟まれた集積回路１１０１の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、基板１１０３及びカバー材１１０４を重ねたときの厚さをｄとしたとき、基板１１０３及びカバー材１１０４の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、基板１１０３及びカバー材１１０４の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、集積回路１１０１の面積は５ｍｍ角（２５ｍｍ2）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ2〜１６ｍｍ2）の面積を有するとよい。
【０１６０】
基板１１０３及びカバー材１１０４は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路１１０１自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路１１０１と、基板１１０３及びカバー材１１０４とは空隙がないように、密着させることができるため、完成したＩＤチップ自体も折り曲げに対して強い特性を有する。このような基板１１０３及びカバー材１１０４で囲われた集積回路１１０１は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０１６１】
さらに、図１６（Ｃ）に示すように、ガラス基板１１３３上に下地絶縁膜１１３６を介して集積回路１１３１を形成し、そのメモリトランジスタ及びＴＦＴ上に層間絶縁膜１１３４を形成し、層間絶縁膜１１３４上にアンテナ１１３２を形成する。次に、集積回路１１３１周辺の絶縁膜及び層間絶縁膜を除去して、下地絶縁膜１１３６を露出する。この後、下地絶縁膜１１３６に接し、且つ集積回路１１３１、層間絶縁膜１１３４、及びアンテナ１１３２を覆うようにパッシベーション膜１１３５を形成する。下地絶縁膜１１３６及びパッシベーション膜１１３５に、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料のようにブロッキング効果の高い絶縁膜を用いることにより、カバー材を設けなくとも集積回路１１３１が汚染されず、信頼性を向上させたＩＤチップを提供することができる。
【０１６２】
なお、アンテナ１１０２は、金、銀、銅、アルミニウムまたはそれらでメッキされた金属であることが望ましい。集積回路１１０１とアンテナ１１０２とは、異方性導電膜を用いて形成する。
【０１６３】
図１６（Ａ）及び図１６（Ｂ）においては、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を基板及びカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、ＵＶ処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。
【０１６４】
本実施例は、上記の実施の形態１〜３、実施例１〜７のいずれとも自由に組み合わせることができる。
【実施例９】
【０１６５】
本発明の半導体装置を用いることが可能なシステムＬＳＩに適用する場合について、図１７を用いて説明する。
【０１６６】
なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、ＤＳＣ、テレビ、プリンタ、ＦＡＸ、ゲーム機、カーナビゲーション、ＤＶＤプレーヤ、などを挙げることができる。
【０１６７】
図１７に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはマイクロプロセッサ１６０１、不揮発性メモリ（ＮＶＭと示す。）１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図１７に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。
【０１６８】
ＮＶＭ１６０４に本発明のメモリトランジスタを用いることができる。
【０１６９】
また、マイクロプロセッサ１６０１、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７を構成するトランジスタを、メモリトランジスタと同一の工程を用いてトランジスタを同様に作製することができる。これより、同一基板上に様々な回路を作製することが可能となる。
【０１７０】
本実施例は、実施の形態１〜３、実施例１〜９それぞれと組み合わせることが可能である。
【実施例１０】
【０１７１】
本実施例では、本発明を用いて形成する半導体装置の一例であるパッケージについて図１８を用いて説明する。図１８（Ａ）に、ワイヤボンディング法でチップがインターポーザに接続されている、パッケージの断面構造を表す斜視図を示す。１９０１はインターポーザ、１９０２はチップ、１９０３はモールド樹脂層に相当する。チップ１９０２はインターポーザ１９０１上に、マウント用の接着剤１９０４によりマウントされている。
【０１７２】
また図１８（Ａ）に示すインターポーザ１９０１は、ソルダーボール１９０５が設けられたボールグリッドアレイ型である。ソルダーボール１９０５は、インターポーザ１９０１のチップ１９０２がマウントされている側とは反対の側に設けられている。そしてインターポーザ１９０１に設けられた配線１９０６は、インターポーザ１９０１に設けられたコンタクト孔を介して、ソルダーボール１９０５と電気的に接続している。
【０１７３】
なお本実施例では、チップ１９０２とソルダーボール１９０５との電気的な接続をするための配線１９０６を、インターポーザ１９０１のチップがマウントされている面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。
【０１７４】
図１８（Ａ）では、チップ１９０２と配線１９０６とが、ワイヤ１９０７によって電気的に接続されている。図１８（Ｂ）に、図１８（Ａ）に示したパッケージの断面図を示す。チップ１９０２には実施の形態１〜３、実施例１〜実施例６で示される半導体素子１９０９が設けられており、またチップ１９０２のインターポーザ１９０１が設けられている側とは反対側に、パッド１９０８が設けられている。パッド１９０８は該半導体素子１９０９と電気的に接続されている。そしてパッド１９０８は、インターポーザ１９０１に設けられた配線１９０６と、ワイヤ１９０７によって接続されている。
【０１７５】
１９１０はプリント配線基板の一部に相当し、１９１１はプリント配線基板１９１０に設けられた配線または電極に相当する。配線１９０６はソルダーボール１９０５を介して、プリント配線基板１９１０に設けられた配線または電極１９１１に接続される。なおソルダーボール１９０５と、配線または電極１９１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルで圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。
【０１７６】
なお、本実施例においては、チップがワイヤボンディング法によってインターポーザに接続されているパッケージを示したがこれに限られない。フリップチップ法を用いてこれらを接続しても良い。この場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多いチップの接続に向いている。
【０１７７】
また、パッケージ内においてチップを積層してもよい。この場合、一つのパッケージ内に複数のチップを設けることができるため、パッケージ全体の大きさを抑えることができるというメリットを有している。
【０１７８】
さらには、複数のパッケージを積層してもよい。この構造では、パッケージごとに電気的な検査を行い、良品だけを選別してから積層することができるので、歩留りを高めることができるというメリットを有している。
【０１７９】
更には、本実施例で形成されたパッケージを、表示装置、電子機器等に設けることが可能である。
【０１８０】
本実施例は、実施の形態１〜３、実施例１〜９それぞれと組み合わせて用いることが可能である。
【実施例１１】
【０１８１】
本発明の半導体装置を用いたＩＤチップ２０は、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１８２】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１９（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１９（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１９（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１９（Ｄ）参照）。書籍類とは、書物、本等を指す（図１９（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１９（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１９（Ｇ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１９（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１８３】
紙幣、硬貨、有価証券類、証書類、無記名債券類等にＩＤチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＩＤチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＩＤチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＩＤチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【０１８４】
また、物の管理や流通のシステムに応用することが可能な例を図２０を用いて説明する。ここでは、商品へＩＤチップを実装する例を説明する。図２０（Ａ）に示すように、ビール瓶１４００にラベル１４０１を用いてＩＤチップ１４０２を実装する。
【０１８５】
ＩＤチップ１４０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップ１４０２には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２０（Ｂ）に示すように、各ビール瓶１４００がベルトコンベア１４１２により流れ、ライタ装置１４１３を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、書き換え、消去可能なメモリを用いて記録するとよい。このようなメモリとして本発明の実施の形態及び実施例で示したメモリトランジスタで構成される不揮発性メモリ用いることができる。
【０１８６】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【０１８７】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
【０１８８】
このような複数の配達先が記録されうる商品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストで物流の管理を行うことができる。
【０１８９】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、書き換え、消去可能なメモリを用いて記録するとよい。このようなメモリとして本発明の実施の形態及び実施例で示したメモリトランジスタで構成される不揮発性メモリ用いることができる。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
【図面の簡単な説明】
【０１９０】
【図１】本発明に係る半導体装置の作製工程を示した断面図である。
【図２】本発明に係る半導体装置の作製工程を示した断面図である。
【図３】本発明に係る半導体装置の作製工程を示した断面図である。
【図４】本発明に係る導電膜の成膜の様子を示した上面図である。
【図５】本発明に係る半導体装置の作製工程を示した断面図である。
【図６】本発明に係る半導体装置の作製工程を示した断面図である。
【図７】本発明に係る半導体装置の作製工程を示した断面図である。
【図８】本発明に係る半導体装置の作製工程を示した断面図である。
【図９】本発明に係る半導体装置の作製工程を示した断面図である。
【図１０】本発明に係る半導体装置の作製工程を示した断面図である。
【図１１】本発明に係る半導体装置を示した断面図である。
【図１２】本発明に係る半導体装置を示した断面図である。
【図１３】本発明により形成した粒子を示した上面図である。
【図１４】本発明に係る半導体装置の構成を示したブロック図である。
【図１５】本発明に係る半導体装置を示した斜視図である。
【図１６】本発明に係る半導体装置を示した断面図である。
【図１７】本発明に係る半導体装置の構成を示したブロック図である。
【図１８】本発明に係る半導体装置を示した斜視図である。
【図１９】本発明に係る半導体装置を用いた応用例を示す図である。
【図２０】本発明に係る半導体装置を用いた応用例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図１３】
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