(57)【要約】【課題】チャネルパンチスルーおよび短チャネル効果が低減された、高性能な短チャネル長のトランジスタ構造を提供すること。【解決手段】本発明によるトランジスタ構造（１０）は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造（１４）は、ソース領域（１８）とドレイン領域（２０）との間に挿入されたチャネル領域（１６）上に形成される。ゲート構造（１４）は、ゲート誘電体２４上にゲート電極（２２）と、ゲート（２２）の面に沿った側壁２６を有する。ソース領域（１８）は、ｎ型の低濃度ドープ領域（３２）と、ｎ＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ドレイン領域（２０）は、ｎ型の低濃度ドープ領域４２と、ｎ＋領域４４と、ｐ型ドレインｈａｌｏ領域（５０）とを有する。ドレインｈａｌｏ領域（５０）は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。【選択図】  図１
2006060208.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ構造を形成する方法であって、
分離されたウェルを有する基板を供給することと、
該基板上にゲートスタックを形成することと、
ソース／ドレインｅｘｔｅｎｓｉｏｎイオン注入を行うことと、
側壁を形成することと、
ソースｈａｌｏイオン注入を行うことなしにドレインｈａｌｏイオン注入を行うことと、
ソース／ドレインイオン注入を行うことと
を包含する、方法。
【請求項２】
フォトレジストを堆積し、パターニングすることにより前記ソース領域へのイオン注入を防ぐことをさらに包含する、請求項１に記載の方法。
【請求項３】
前記ｈａｌｏイオン注入が、垂直入射に対して約２０°〜約６０°の間の傾き角において行われる、請求項１に記載の方法。
【請求項４】
前記ドレインｈａｌｏイオン注入が、前記ウェルの型と同一の型のイオンを注入することで行われる、請求項１に記載の方法。
【請求項５】
前記ドレインｈａｌｏイオン注入が、ｐ型ウェルにｐ型イオンを注入することで行われる、請求項１に記載の方法。
【請求項６】
前記ｐ型イオンがホウ素またはインジウムである、請求項５に記載の方法。
【請求項７】
前記ｐ型イオンが、約１×１０１３／ｃｍ２〜約１×１０１４／ｃｍ２の間にあるドーズ量に注入される、請求項６に記載の方法。
【請求項８】
ホウ素イオンが、約５ｋｅＶ〜約４０ｋｅＶの間にある注入エネルギーにおいて注入される、請求項７に記載の方法。
【請求項９】
インジウムイオンが、約５０ｋｅＶ〜約４００ｋｅＶの間にある注入エネルギーにおいて注入される、請求項７に記載の方法。
【請求項１０】
前記ドレインｈａｌｏイオン注入が、ｎ型ウェルにｎ型イオンを注入することで行われる、請求項１に記載の方法。
【請求項１１】
前記ｎ型イオンがリンまたはヒ素である、請求項１０に記載の方法。
【請求項１２】
前記ｎ型イオンが、約１×１０１３／ｃｍ２〜約１×１０１４／ｃｍ２の間にあるドーズ量に注入される、請求項１１に記載の方法。
【請求項１３】
リンイオンが、約１０ｋｅＶ〜約１００ｋｅＶの間にある注入エネルギーにおいて注入される、請求項１２に記載の方法。
【請求項１４】
ヒ素イオンが、約２０ｋｅＶ〜約２００ｋｅＶの間にある注入エネルギーにおいて注入される、請求項１２に記載の方法。
【請求項１５】
ドープされたウェル内のソース領域とドレイン領域との間に挿入されたチャネル領域上にゲート構造を備えたトランジスタ構造であって、
該ドレイン領域はドレインｈａｌｏイオン注入領域を含み、該ソース領域はｈａｌｏイオン注入領域を含まない、トランジスタ構造。
【請求項１６】
前記ドレインｈａｌｏイオン注入領域の型が前記ウェルの型と同じである、請求項１５に記載のトランジスタ構造。
【請求項１７】
前記ドレインｈａｌｏイオン注入領域がｐ型であり、前記ウェルがｐ型である、請求項１５に記載のトランジスタ構造。
【請求項１８】
前記ドレインｈａｌｏイオン注入領域がｎ型であり、前記ウェルがｎ型である、請求項１５に記載のトランジスタ構造。
【請求項１９】
前記ドレイン領域が、前記ウェルの型と逆の型のドレインｅｘｔｅｎｓｉｏｎ領域であって、前記ドレインｈａｌｏイオン注入領域よりも浅いドレインｅｘｔｅｎｓｉｏｎ領域をさらに備える、請求項１５に記載のトランジスタ構造。
【請求項２０】
前記ドレイン領域が、前記ドレインｈａｌｏイオン注入領域よりも深いドレイン注入物をさらに備える、請求項１５に記載のトランジスタ構造。
【請求項２１】
前記ドレイン領域が、浅いｎ型ドレインｅｘｔｅｎｓｉｏｎ領域と、ｐ型ドレインｈａｌｏイオン注入領域と、ｎ＋ドレイン領域とを備える、請求項１５に記載のトランジスタ構造。
【請求項２２】
前記ドレイン領域が、浅いｐ型ドレインｅｘｔｅｎｓｉｏｎ領域と、ｎ型ドレインｈａｌｏイオン注入領域と、ｐ＋ドレイン領域とを備える、請求項１５に記載のトランジスタ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ構造およびトランジスタを形成する方法に関する。
【背景技術】
【０００２】
高角度低エネルギーイオン注入技術は、通常ｈａｌｏイオン注入と称され、チャネル長の短いＭＯＳトランジスタの製造に重要であった。このプロセスには、ウェルドーピングと同一極性の不純物のイオン注入を行うことが含まれ、動作電圧においてチャネルパンチスルーを防ぐ。ｈａｌｏ注入は、ソースおよびドレインの低濃度にドープされたドレイン（ＬＤＤ）領域の表面付近におけるウェルドーピングを増大させる。ｈａｌｏ注入は、注入がソースドレイン接合よりも浅い場合には、ドレイン接合の静電容量を増大させない。しかし、ｈａｌｏイオン注入は、低濃度にドープされたソース接合における表面チャネルドーピング濃度を増大させる。その結果、ソースから表面チャネルへのポテンシャル障壁が増大し、ソース注入の効率が低減され、それにより、トランジスタの駆動電流は低下し得る。
【０００３】
ＳＳＲ（Ｓｕｐｅｒ  Ｓｔｅｅｐ  Ｒｅｔｒｏｇｒａｄｅｄ）ウェル構造も、チャネル長の短いＭＯＳトランジスタの製造と関連して用いられてきた。この構造のウェルは高濃度にドープされている。ウェルのドーピング濃度は表面に近づくほど、つまり、デバイスのチャネルに近づくほど高くなる。高濃度にドープされたウェルも、チャネルパンチスルー効果を避けるように設計される。表面のドーピング濃度は比較的低い。ｎ＋におけるウェル接合へのウェルドーピングは高濃度である。従って、接合静電容量は大きく、バックバイアス効果が大きく、サブスレショールドの勾配が非常に大きく、それにより、デバイスのスピードが低下する。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、以下の手段を提供する。
【０００５】
（項目１）
トランジスタ構造を形成する方法であって、
分離されたウェルを有する基板を供給することと、
該基板上にゲートスタックを形成することと、
ソース／ドレインｅｘｔｅｎｓｉｏｎイオン注入を行うことと、
側壁を形成することと、
ソースｈａｌｏイオン注入を行うことなしにドレインｈａｌｏイオン注入を行うことと、
ソース／ドレインイオン注入を行うことと
を包含する、方法。
【０００６】
（項目２）
フォトレジストを堆積し、パターニングすることにより上記ソース領域へのイオン注入を防ぐことをさらに包含する、項目１に記載の方法。
【０００７】
（項目３）
上記ｈａｌｏイオン注入が、垂直入射に対して約２０°〜約６０°の間の傾き角において行われる、項目１に記載の方法。
【０００８】
（項目４）
上記ドレインｈａｌｏイオン注入が、上記ウェルの型と同一の型のイオンを注入することで行われる、項目１に記載の方法。
【０００９】
（項目５）
上記ドレインｈａｌｏイオン注入が、ｐ型ウェルにｐ型イオンを注入することで行われる、項目１に記載の方法。
【００１０】
（項目６）
上記ｐ型イオンがホウ素またはインジウムである、項目５に記載の方法。
【００１１】
（項目７）
上記ｐ型イオンが、約１×１０１３／ｃｍ２〜約１×１０１４／ｃｍ２の間にあるドーズ量に注入される、項目６に記載の方法。
【００１２】
（項目８）
ホウ素イオンが、約５ｋｅＶ〜約４０ｋｅＶの間にある注入エネルギーにおいて注入される、項目７に記載の方法。
【００１３】
（項目９）
インジウムイオンが、約５０ｋｅＶ〜約４００ｋｅＶの間にある注入エネルギーにおいて注入される、項目７に記載の方法。
【００１４】
（項目１０）
上記ドレインｈａｌｏイオン注入が、ｎ型ウェルにｎ型イオンを注入することで行われる、項目１に記載の方法。
【００１５】
（項目１１）
上記ｎ型イオンがリンまたはヒ素である、項目１０に記載の方法。
【００１６】
（項目１２）
上記ｎ型イオンが、約１×１０１３／ｃｍ２〜約１×１０１４／ｃｍ２の間にあるドーズ量に注入される、項目１１に記載の方法。
【００１７】
（項目１３）
リンイオンが、約１０ｋｅＶ〜約１００ｋｅＶの間にある注入エネルギーにおいて注入される、項目１２に記載の方法。
【００１８】
（項目１４）
ヒ素イオンが、約２０ｋｅＶ〜約２００ｋｅＶの間にある注入エネルギーにおいて注入される、項目１２に記載の方法。
【００１９】
（項目１５）
ドープされたウェル内のソース領域とドレイン領域との間に挿入されたチャネル領域上にゲート構造を備えたトランジスタ構造であって、
該ドレイン領域はドレインｈａｌｏイオン注入領域を含み、該ソース領域はｈａｌｏイオン注入領域を含まない、トランジスタ構造。
【００２０】
（項目１６）
上記ドレインｈａｌｏイオン注入領域の型が上記ウェルの型と同じである、項目１５に記載のトランジスタ構造。
【００２１】
（項目１７）
上記ドレインｈａｌｏイオン注入領域がｐ型であり、上記ウェルがｐ型である、項目１５に記載のトランジスタ構造。
【００２２】
（項目１８）
上記ドレインｈａｌｏイオン注入領域がｎ型であり、上記ウェルがｎ型である、項目１５に記載のトランジスタ構造。
【００２３】
（項目１９）
上記ドレイン領域が、上記ウェルの型と逆の型のドレインｅｘｔｅｎｓｉｏｎ領域であって、上記ドレインｈａｌｏイオン注入領域よりも浅いドレインｅｘｔｅｎｓｉｏｎ領域をさらに備える、項目１５に記載のトランジスタ構造。
【００２４】
（項目２０）
上記ドレイン領域が、上記ドレインｈａｌｏイオン注入領域よりも深いドレイン注入物をさらに備える、項目１５に記載のトランジスタ構造。
【００２５】
（項目２１）
上記ドレイン領域が、浅いｎ型ドレインｅｘｔｅｎｓｉｏｎ領域と、ｐ型ドレインｈａｌｏイオン注入領域と、ｎ＋ドレイン領域とを備える、項目１５に記載のトランジスタ構造。
【００２６】
（項目２２）
上記ドレイン領域が、浅いｐ型ドレインｅｘｔｅｎｓｉｏｎ領域と、ｎ型ドレインｈａｌｏイオン注入領域と、ｐ＋ドレイン領域とを備える、項目１５に記載のトランジスタ構造。
（要約）
ドレインｈａｌｏイオン注入領域を備えるが、ソースｈａｌｏイオン注入領域を備えないゲート構造を備えた非対称なトランジスタ構造が提供される。トランジスタ構造を形成する方法も提供される。ソースｈａｌｏ領域の形成を避けるためにソース領域を保護する間において、傾斜ｈａｌｏイオン注入が、ウェルと同一の型のイオンを用いて斜めに行われ、それによりドレインｈａｌｏイオン注入領域が形成される。
【発明を実施するための最良の形態】
【００２７】
従って、製造方法の間に非対称なチャネルトランジスタ構造が提供される。ドレイン側がｈａｌｏイオン注入された、標準のソース／ドレインｅｘｔｅｎｓｉｏｎとｎ＋およびｐ＋イオン注入とによる非対称なチャネルトランジスタは、短チャネル効果、ドレイン駆動電流、および、ドレインブレイクダウン電圧などの１つまたは複数のデバイス特性を向上させ得る。ｈａｌｏイオン注入は、高角度かつ低ドーズ量のイオン注入を指す。
【００２８】
ｎＭＯＳトランジスタ構造１０のデバイス構造およびドーピングプロファイルは、図１に示される。トランジスタ構造１０は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造１４は、ソース領域１８とドレイン領域２０との間に挿入されたチャネル領域１６上に形成される。ゲート構造１４は、ゲート誘電体２４上にゲート電極２２と、ゲート２２の面に沿った側壁２６を有する。ソース領域１８は、ｎ型の低濃度ドープ領域３２と、ｎ＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ｎ型の低濃度ドープ領域３２は、ソースｅｘｔｅｎｓｉｏｎ領域とも称される。ドレイン領域２０は、ｎ型の低濃度ドープ領域４２と、ｎ＋領域４４と、ｐ型ドレインｈａｌｏ領域５０とを有する。ｎ型の低濃度ドープ領域４２は、ドレインｅｘｔｅｎｓｉｏｎ領域とも称される。ドレインｈａｌｏ領域５０は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。ドレインｈａｌｏ領域を形成するために注入されたイオンは、ウェルと同一の型であり、ｐ型またはｎ型である。ドレインｈａｌｏ領域を形成するために注入されたイオンは、ウェルをドープするために用いられたドーパントと同一である必要はない。ソース接合へのｈａｌｏ注入はない。従って、ソースからチャネルへのポテンシャル障壁は、類似した対称な設計の場合よりも小さい。ソースからチャネルへのキャリア注入は、類似した対称な設計の場合よりも高効率である。ドレインｅｘｔｅｎｓｉｏｎ領域におけるｈａｌｏイオン注入により、チャネルパンチスルーおよび短チャネル効果が低減されるか、または、なくなる。デバイスのスレッショルド電圧も、ドレインｈａｌｏイオン注入により設定され得る。その結果得られた効果的なチャネル長は非常に短く、換言すると、サブ０．１マイクロメートルである。この構造により、所定のゲート電圧において高ドレイン電流が達成され得る。
【００２９】
高性能なサブ０．１マイクロメートルデバイスを製造する方法を提供する。デバイスの分離構造および低濃度にドープされたウェルを形成するために標準のプロセスを用いる。例えば、ｐ型ウェルのドーピング濃度は、後に製造されるｎＭＯＳトランジスタに対して非常に低いスレッショルド電圧を生じる必要がある。次いで、ウェル基板上にゲートスタックが形成される。ゲートスタックは、熱酸化物、ＴＥＯＳ酸化物、酸窒化物、またはｈｉｇｈ−ｋ誘電体材料を用いて形成されたゲート絶縁体を有し得る。ゲート電極は、多結晶シリコンゲートであり得る。この多結晶シリコンゲートは、最終ゲート電極として用いられ得る。もしくは、この多結晶シリコンゲートは、後に、例えば金属ゲートに置換され得る犠牲ゲートとして用いられ得る。
【００３０】
図２に示されるように、ｐ型ウェル１２を備えたトランジスタ構造１０は、ｐ型ウェル１２上にゲート構造１４を有する。ゲート構造は、ゲート誘電体２４と、ゲート電極２２とを備える。ソース／ドレインｅｘｔｅｎｓｉｏｎ注入が行われ、それによりソースｅｘｔｅｎｓｉｏｎ３２とドレインｅｘｔｅｎｓｉｏｎ４２とが形成される。このｎＭＯＳの例では、約１ｋｅＶ〜約５０ｋｅＶの間のエネルギーにおけるヒ素イオン注入、および約１×１０１４／ｃｍ２〜約１×１０１５／ｃｍ２の間のドーズ量が用いられる。このｅｘｔｅｎｓｉｏｎイオン注入は、ソース／ドレインとゲートのオーバーラップを確保する拡散をともなうプラズマイマージョン法を用いても良い。
【００３１】
次いで、ゲートスタックに沿って側壁２６が形成される。側壁は、酸化物側壁または窒化物側壁であり得る。側壁の厚みは、約１０ｎｍ〜約５０ｎｍの間であり、デバイスの所望チャネル長に依存し得る。側壁は、ゲートスタックの側壁に垂直かつ均一な厚みを供給する適切なステップカバレージを有する必要がある。図３に示されるように、側壁は、ゲート絶縁体と同一材料からなる。もしくは、側壁は、ゲート絶縁体と異なる材料であり得る。側壁が形成されると、ドレインｈａｌｏイオン注入行われ、イオン６０が注入され、ドレインｈａｌｏ領域５０が形成される。このｎＭＯＳの例では、ホウ素またはインジウムイオンが用いられる。ドレインｈａｌｏイオン注入の間における法線に対する傾き角は、約２０°〜約６０°の間にある。ドーズ量は、約１×１０１３／ｃｍ２〜１×１０１４／ｃｍ２の間にある。ホウ素を用いる場合には、約５ｋｅＶ〜約４０ｋｅＶの間のエネルギーにおいてイオンが注入される。もしくは、インジウムを用いる場合には、約５０ｋｅＶ〜約４００ｋｅＶの間のエネルギーにおいてイオンが注入される。ドレインｈａｌｏイオン注入は、好適には先のｅｘｔｅｎｓｉｏｎ注入よりも深いが、後のｎ＋接合よりも浅い。ソースｈａｌｏ注入が確実に起きないように、フォトレジスト（図示していない）が用いられ得る。
【００３２】
次いで、図４に示されるように、適切なプロセスを用いて標準のｎ＋ソース／ドレインイオン注入が行われる。そのイオン注入は、ドレインｈａｌｏイオン注入よりも深い必要がある。
【００３３】
完成したトランジスタを製造するために、次いで、アニール、パッシベーション、およびメタライゼーションが行われ得る。多結晶シリコンゲート電極が犠牲ゲートとして用いられた場合には、この時点においてゲート置換プロセスが行われ得て、それにより、多結晶シリコンが除去され、多結晶シリコンと異なる材料のゲート（例えば金属ゲート）と置換される。
【００３４】
上記のプロセスにより、ｎＭＯＳトランジスタ構造１０が形成される。ｐＭＯＳ構造を製造するために、類似したプロセスが用いられ得る。ｎ型ウェルが形成され得る。ｐＭＯＳ構造に対するソース／ドレインｅｘｔｅｎｓｉｏｎイオン注入では、約２ｋｅＶ〜約１５ｋｅＶの間のエネルギー、および約１×１０１４／ｃｍ２〜約１×１０１５／ｃｍ２の間のドーズ量を用い得る。もしくは、約２０ｋｅＶ〜約８０ｋｅＶの間のエネルギー、および約１×１０１４／ｃｍ２〜約１×１０１５／ｃｍ２の間のドーズ量のインジウムイオンが用いられ得る。側壁は、ほとんど同じ厚みであり得る。ドレインｈａｌｏイオン注入では、垂直入射に対する約２０°〜約６０°の傾き角でリンイオンまたはヒ素イオンを用い得る。ドーズ量は、約１×１０１３／ｃｍ２〜約１×１０１４／ｃｍ２の間にある。リンを用いる場合には、約１０ｋｅＶ〜約１００ｋｅＶの間のエネルギーにおいてイオンが注入される。もしくは、ヒ素を用いる場合には、約２０ｋｅＶ〜約２００ｋｅＶの間のエネルギーにおいてイオンが注入される。ドレインｈａｌｏイオン注入は、好適にはソース／ドレインｅｘｔｅｎｓｉｏｎイオン注入よりも深いが、後のｐ＋接合よりも浅い。
【００３５】
ｐＭＯＳトランジスタ構造１１０のデバイス構造およびドーピングプロファイルが図５に示される。トランジスタ構造１１０は、基板内に形成されたｎ型ウェル１１２を備える。ゲート構造１１４は、ソース領域１１８とドレイン領域１２０との間に挿入されたチャネル領域１１６上に形成される。ゲート構造１１４は、ゲート誘電体１２４上にゲート電極１２２と、ゲート１２２の面に沿った側壁１２６を有する。ソース領域１１８は、ｐ型の低濃度ドープ領域１３２と、ｐ＋領域１３４とを有するが、ソースｈａｌｏ領域は有しない。ｐ型の低濃度ドープ領域１３２は、ソースｅｘｔｅｎｓｉｏｎ領域とも称される。ドレイン領域１２０は、ｐ型の低濃度ドープ領域１４２と、ｐ＋領域１４４と、ｎ型ドレインｈａｌｏ領域１５０とを有する。ｐ型の低濃度ドープ領域１４２は、ドレインｅｘｔｅｎｓｉｏｎ領域とも称される。ドレインｈａｌｏ領域１５０は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。ドレインｈａｌｏ領域を形成するために注入されたイオンは、ウェルをドープするために用いられたドーパントと同一である必要はない。ソース接合へのｈａｌｏ注入はない。
【００３６】
図６は、ｐＭＯＳトランジスタ構造１１０に近接して形成されたｎＭＯＳトランジスタ構造１０を備えたＣＭＯＳ構造２００を示す。ｎＭＯＳトランジスタ構造１０は、ｐ型ウェルの上に形成され、そのｐ型ウェルは、隔離領域２０２によって、ｐＭＯＳトランジスタ構造１１０を支えるｎ型ウェルと分離される。ＣＭＯＳ２００を形成するために、ｐＭＯＳトランジスタ１１０のドレインｈａｌｏイオン注入およびソース／ドレインイオン注入の間において、ｎＭＯＳトランジスタ構造１０を保護するためにフォトレジスト層（図示していない）が堆積され得る。同様に、ｎＭＯＳトランジスタ１０のドレインｈａｌｏイオン注入およびソース／ドレインイオン注入の間において、ｐＭＯＳトランジスタ構造１１０を保護するためにフォトレジスト層が堆積され得る。後の工程を行う前に、追加フォトレジスト層は除去され得る。
【００３７】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【図面の簡単な説明】
【００３８】
【図１】ｎＭＯＳトランジスタ構造の断面図である。
【図２】製造途中のトランジスタ構造の断面図である。
【図３】製造途中のトランジスタ構造の断面図である。
【図４】製造途中のトランジスタ構造の断面図である。
【図５】ｐＭＯＳトランジスタ構造の断面図である。
【図６】ＣＭＯＳトランジスタ構造の断面図である。
【符号の説明】
【００３９】
１０  ｎＭＯＳトランジスタ構造
１２  ｐ型ウェル
１４  ゲート構造
１６  チャネル領域
１８  ソース領域
２０  ドレイン領域
２２  ゲート電極
２４  ゲート誘電体
２６  側壁
３２  ｎ型の低濃度ドープ領域
３４  ｎ＋領域
４２  ｎ型の低濃度ドープ領域
４４  ｎ＋領域
５０  ｐ型ドレインｈａｌｏ領域
【図１】
2006060208.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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