(57)【要約】【課題】  酸化膜厚を変更することなくトランジスタ素子のドレイン端の高耐圧化を実現することができるトランジスタ回路を含む半導体集積回路を提供する。【解決手段】  本発明は、比較的高い電源電圧での動作を可能にするＣＭＯＳ集積回路において、ドレイン端において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有する第１のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタのゲートに、接続された同極性の第２のＭＯＳ型トランジスタ・トランスファーゲートとを備え、前記第１のＭＯＳ型トランジスタのゲートには、所定の電位(遮蔽電圧)が印加された前記第２のＭＯＳ型トランジスタ・トランスファゲートを介してゲート電圧が印加される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
比較的高い電源電圧での動作を可能にするＣＭＯＳ集積回路において、
ドレイン端において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有する第１のＭＯＳ型トランジスタと、
前記第１のＭＯＳ型トランジスタのゲートに接続された同極性の第２のＭＯＳ型トランジスタ・トランスファーゲートとを備え、
前記第１のＭＯＳ型トランジスタのゲートには、所定の電位(遮蔽電圧)が印加された前記第２のＭＯＳ型トランジスタ・トランスファゲートを介してゲート電圧が印加される半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第２のＭＯＳ型トランジスタは、ドレイン端において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有する半導体集積回路装置。
【請求項３】
請求項１または２に記載の半導体集積回路装置において、
第２のＭＯＳ型トランジスタは、ドレイン端（信号入力端）及びソース端の両方において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接する不純物プロファイルを有する半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体集積回路装置において、
第１のＭＯＳ型トランジスタのドレイン端及びソース端の両方において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有する半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体集積回路装置において、
前記所定濃度が、５Ｅ１８ｃｍ−３以下である半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記低濃度領域の長さが、０.０５μｍ以上である半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路装置であって、
前記低濃度領域が、
前記ドレインとしての高濃度領域がゲートに対してオフセットを持つように形成したフォトマスクを用いて、低濃度領域が所定寸法確保され、高濃度領域がゲートに対してオフセットを持って形成された領域である半導体集積回路装置。
【請求項８】
請求項１乃至６のいずれかに記載の半導体集積回路装置であって、
前記低濃度領域が、サイドウォールスペーサーを使用して、前記低濃度領域が所定寸法確保され、濃い注入がゲートに対してオフセットを持って形成された領域である半導体集積回路装置。
【請求項９】
請求項１乃至６のいずれかに記載の半導体集積回路装置であって、
前記低濃度領域が、チャネルを構成する一導電型の第１のウェルに隣接して設けられた逆導電型の第２のウェルである半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置であって、
前記第１のウェルおよび第２のウェルは、深いウェル内に形成されている半導体集積回路装置。。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
第１のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第１のＭＯＳ型トランジスタのゲートには、第１の所定の電位(第１の遮蔽電圧)が印加された同極性の第２のＭＯＳ型トランジスタ・トランスファーゲートを介してゲート電圧が印加される複合型ＭＯＳ半導体素子を含み、第１、第２のＭＯＳ型トランジスタがＮ型であり、第１のＭＯＳ型トランジスタのソースが、第１の電源に接続され、
第３のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第３のＭＯＳ型トランジスタのゲートには、第２の所定の電位(第２の遮蔽電圧)が印加された同極性の第４のＭＯＳ型トランジスタ・トランスファーゲートを介して、前記第１のＭＯＳ型トランジスタと共通ゲート電圧が印加される複合型ＭＯＳ半導体素子を含み、第３、第４のＭＯＳ型トランジスタがＰ型であり、第３のＭＯＳ型トランジスタのソースが、第２の電源に接続された半導体集積回路装置。
【請求項１２】
請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
第１のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第１のＭＯＳ型トランジスタのゲートには、第１の所定の電位(第１の遮蔽電圧)が印加された同極性の前記第２のＭＯＳ型トランジスタ・トランスファーゲートを介してゲート電圧が印加され、
第２のＭＯＳ型トランジスタ・トランスファーゲートのドレイン端（信号入力端）において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有することを特徴とした複合型ＭＯＳ半導体素子を含み、
前記第１、第２のＭＯＳ型トランジスタがＮ型であり、前記第１のＭＯＳ型トランジスタのソースが、第１の電源に接続され、
さらに、
第３のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第３のＭＯＳ型トランジスタのゲートには、第２の所定の電位(第２の遮蔽電圧)が印加された同極性の第４のＭＯＳ型トランジスタ・トランスファーゲートを介して、前記第１のＭＯＳ型トランジスタと共通ゲート電圧が印加され、
第４のＭＯＳ型トランジスタ・トランスファーゲートのドレイン端（信号入力端）において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有することを特徴とした複合型ＭＯＳ半導体素子を含み、
第３、第４のＭＯＳ型トランジスタがＰ型であり、第３のＭＯＳ型トランジスタのソースが、第２の電源に接続された、複合型ＣＭＯＳ論理回路を含む半導体集積回路装置。
【請求項１３】
請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
第１の電源側から、Ｎｃｈの前記複合型ＭＯＳ半導体素子が複数個直列に接続され、出力端子が接続され、第１の遮蔽電圧が共通に入力されるとともに、Ｐｃｈの前記複合型ＭＯＳ半導体素子が出力端子から第２の電源に並列に接続され、第２の遮蔽電圧が共通に入力され、Ｐｃｈ、Ｎｃｈ各々の複合型ＭＯＳ半導体素子の入力は、Ｐｃｈ、Ｎｃｈ各々対で入力端子を持つようにした半導体集積回路装置。
【請求項１４】
請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
第２の電源側から、Ｐｃｈの前記複合型ＭＯＳ半導体素子が複数個直列に接続され、出力端子が接続され、第２の遮蔽電圧が共通に入力されるとともに、Ｎｃｈの前記複合型ＭＯＳ半導体素子が出力端子から第１の電源に並列に接続され、第１の遮蔽電圧が共通に入力され、Ｐｃｈ、Ｎｃｈ各々の複合型ＭＯＳ半導体素子の入力は、Ｐｃｈ、Ｎｃｈ各々対で入力端子を持つようにした半導体集積回路装置。
【請求項１５】
請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
Ｎｃｈの前記複合型ＭＯＳ半導体素子の第１のトランジスタ  ドレイン・ソース各々が、Ｐｃｈの複合型ＭＯＳ半導体素子の第１のトランジスタ  ドレイン・ソースの各々に接続された構成を持ち、Ｎｃｈの前記複合型ＭＯＳ半導体素子の遮蔽電圧が第１の遮蔽電圧、Ｐｃｈの前記複合型ＭＯＳ半導体素子の遮蔽電圧が第２の遮蔽電圧である半導体集積回路装置。
【請求項１６】
請求項１１乃至１５のいずれかに記載の半導体集積回路装置であって、
前記第１の所定の電位(第１の遮蔽電圧)、第２の所定の電位(第２の遮蔽電圧)が同一である半導体集積回路装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の半導体集積回路装置であって、
ＣＭＯＳ集積回路トランジスタ構成において前記複合型ＭＯＳ半導体素子に属するトランジスタ構成と、前記複合型ＭＯＳ半導体素子に属さないトランジスタ構成とを同時に含む半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法にかかり、特に低電圧型トランジスタを用いて、ＣＭＯＳ素子製造工程において追加の厚膜の酸化膜工程なしに、高電圧をドライブ可能にするＣＭＯＳ論理回路を構成するための半導体集積回路装置に関する。
【背景技術】
【０００２】
ＣＭＯＳトランジスタを用いた半導体集積回路装置は、微細化が進み、その集積度は高まる一方である。そして、微細化に伴い、半導体集積回路装置の電源電圧は、スケーリング則に応じて、低下している。例えば０.１８μｍプロセスでは、標準的なＭＯＳトランジスタの標準使用電圧は、標準 １.８Ｖであり、４ｎｍ程度のゲート酸化膜厚のＭＯＳトランジスタを使用している。０.１８μｍプロセスでの半導体集積回路装置内で用いる素子は殆どが、先の１.８Ｖ仕様のＭＯＳトランジスタを用いた回路を用い、集積度を上げた半導体装置になっているが、全体のシステムには、以前のプロセスで作成された３.３Ｖ仕様の半導体集積回路装置が混在していたり、モーターやＬＣＤ等その駆動電圧を下げられない部品等もある。それら部品との接続においては、先の１.８Ｖ仕様のトランジスタでは耐圧が得られないため、さらに高電圧をドライブするための高電圧仕様のＭＯＳトランジスタを別途プロセスとして用意する必要がある。
【０００３】
ここで注意を要するのは、新たな種類の電圧系のトランジスタを導入する場合、その電圧系に応じた膜厚のトランジスタを導入する必要があり、例えば０.１８μｍプロセスでは、先に触れた、それ以前のプロセスで作成された半導体集積回路装置（０.３５μｍプロセス）の３.３Ｖをドライブする、８ｎｍ程度のゲート酸化膜厚の３.３Ｖ仕様トランジスタを備えている。ここでは、詳細な説明は行わないが、一般にこの８ｎｍのゲート酸化膜は２重酸化と呼ばれる方法で作成され、ゲート酸化膜形成工程でトランジスタ形成部分のＳｉ表面を一度全面酸化し、ある膜厚の酸化膜を形成し、１.８Ｖ仕様のトランジスタ形成部分の酸化膜のみをエッチングし、その後さらに全面を酸化する。このため、３.３Ｖ仕様のトランジスタの酸化膜は、エッチング工程を挟む２回の酸化により形成された酸化膜となる。さらに別種の高電圧トランジスタが必要な場合は、３重ゲート酸化膜になる。
【０００４】
ここでの課題は、２重、３重ゲート酸化膜は、その膜厚ばらつきが大きくなると共に、一番薄い酸化膜種のトランジタにおいても、エッチング工程を経ることにより、そのチャンネル濃度のばらつき、酸化膜形成のための熱工程による不純物拡散により、拡散長の伸びが生じ、微細寸法トランジスタを形成制御することが困難となる。
【０００５】
つまり、使用する電圧に応じた仕様電圧のトランジスタの種類を不用意に増加させるのは困難であり、この制約のために半導体集積回路装置内で使用できる電圧は限られたものとなる。このような課題に対して、低電圧型のトランジスタを用いて、より高い電源電圧の信号を取り扱うＣＭＯＳトランジスタを用いた半導体集積回路装置が提案されている（例えば、特許文献１、２参照。）。
【０００６】
図８に低電圧型のトランジスタを用いて、より高い電源電圧の信号を取り扱うＣＭＯＳトランジスタを用いた半導体集積回路装置を示す。ＧＮＤに接続されたＮ型トランジスタＭ１０２のゲートには、遮蔽電圧ＶＳＨＬＤがゲートに印加されたＮ型トランジスタ・トランスファーゲートＭ１０１を介して入力信号ＩＮが与えられ、一方電源ＶＤＤに接続されたＰ型トランジスタＭ１０４のゲートには、同じく遮蔽電圧ＶＳＨＬＤがゲートに印加されたＰ型トランジスタ・トランスファーゲートＭ１０３を介して入力信号ＩＮが与えられ、前記Ｎ、Ｐ型トランジスタＭ１０２、Ｍ１０４各々のドレインは、遮蔽電圧ＶＳＨＬＤをゲートに加えたトランスファーゲートＭ１０５、Ｍ１０６各々を介して、出力端子ＯＵＴに接続されている。
【０００７】
この複合素子は、論理的にはＣＭＯＳインバータとして働き、その許容電圧は、各々の素子の約２倍となる。これは、
（１）ゲート酸化膜耐圧に関して
ＣＭＯＳインバータの主構成要素のＮ型トランジスタＭ１０２であれば、そのゲートに接続されているＮ型トランスファーゲートＭ１０１のゲート電圧である、遮蔽電圧ＶＳＨＬＤ−閾値電圧Ｖｔｎの電圧以上の電圧は、印加されず、ＶＤＤ系電源での回路中の論理レベル電源電圧ＶＤＤが印加されても、先の電圧（  遮蔽電圧ＶＳＨＬＤ−閾値電圧Ｖｔｎ  ）以上が掛ることはない。また、遮蔽電圧ＶＳＨＬＤをＶＤＤ/２程度に設定しておけば、電源電圧ＶＤＤをＮ型トランジスタ耐圧の２倍を印加しても、Ｎ型トランジスタＭ１０２のゲートには、耐圧程度以下の電圧しか印加されない。また、Ｎ型トランスファーゲートＭ１０１に関しても、ゲート自身がＶＤＤ/２の電圧が印加されているため、入力端子ＩＮに電源電圧ＶＤＤ、ＧＮＤレベルの振幅の信号入力が在っても、電源電圧の半分しか、ストレスとしてゲート酸化膜に電圧がかかることはない。同様に、Ｐ型トランジスタＭ１０４、Ｍ１０３に関しても電源電圧の半分しか、ストレスとしての電圧は印加されない。このため、一般的な耐圧の２倍の電源電圧のシステムにおいても、かかる構成の複合素子であれば、各々の素子はそのゲート酸化膜耐圧を満足し、ゲート酸化膜の信頼性低下を回避することができる。
また、上述のゲート酸化膜耐圧の議論は、ドレイン電圧制限トランジスタＭ１０５、Ｍ１０６を含む全てのトランジスタに当てはまる。
【０００８】
（２）ドレイン・ソース間耐圧（チャンネル耐圧）
ＣＭＯＳインバータの主構成要素のＮ型トランジスタＭ１０２は、そのソースがＧＮＤに接続され、一方ドレインは、遮蔽電圧ＶＳＨＬＤがゲートに入力されたＮ型トランスファーゲートトランジスタＭ１０５を介して、電源電圧ＶＤＤ−ＧＮＤ間電圧を出力する出力端子ＯＵＴに接続される。Ｎ型トランジスタＭ１０２のドレイン電圧は、Ｎ型トランスファーゲートＭ１０５によりその上限電圧が制限され、遮蔽電圧ＶＳＨＬＤ−閾値電圧Ｖｔｎ  以上にならず、遮蔽電圧ＶＳＨＬＤは電源電圧ＶＤＤの１/２であるため、Ｎ型トランジスタＭ１０２のドレインに印加される電圧は、電源電圧ＶＤＤの１/２を超えることはない。このため、先の議論と同じように、電源電圧ＶＤＤをＮ型トランジスタ耐圧の２倍を印加しても、Ｎ型トランジスタＭ１０２のドレイン・ソース間電圧は、耐圧以下の電圧しか印加されない。このことは、他のＮ型トランジスタ（２つのＮ型トランスファーゲートＭ１０１、Ｍ１０５）に関しても、入力信号ＩＮの遷移速度とデバイスサイズを適切に保つことにより、そのドレイン・ソース間電圧を耐圧以下に保つことが可能となる。さらに、Ｐ型トランジスタＭ１０４、Ｍ１０３、Ｍ１０６に関しても同様である。
【０００９】
【特許文献１】米国特許  ＵＳ５，４６５，０５４
【特許文献２】日本特許  特許第３１９０９１５号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上説明したように、上記技術において、低電圧型トランジスタを用いて高電圧をドライブすることが可能であるが、以下のような課題を有する。
（１）出力をドライブする電流経路に、高電圧化のためのトランスファーゲートトランジスタが追加され、これらは直列接続であるため、余分のトランジスタ配置を行なうことになり、２重の要因のために、ドライバーサイズが大きくなる。
（２）電源電圧ＶＤＤを各々の素子耐圧の２倍以上にすると、各素子に印加される電圧が耐圧以上になる。このため、従来の構成では、電源電圧ＶＤＤは素子耐圧の２倍以上に上げることができない。
【００１１】
本発明は前記実情に鑑みてなされたもので、低電圧型トランジスタを用いて高電圧をドライブすることのできる回路構成において、使用電圧範囲を維持すると共に、レイアウト面積の増大を招くことのない半導体集積回路を提供することを目的とする。
すなわち、本発明は、酸化膜厚を変更することなくトランジスタ素子のドレイン端の高耐圧化を実現することができるトランジスタ回路を含む半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、比較的高い電源電圧での動作を可能にするＣＭＯＳ集積回路において、ドレイン端において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有する第１のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタのゲートに接続された同極性の第２のＭＯＳ型トランジスタトランスファーゲートとを備え、前記第１のＭＯＳ型トランジスタのゲートには、所定の電位(遮蔽電圧)が印加された前記第２のＭＯＳ型トランジスタ・トランスファゲートを介してゲート電圧が印加される。
【００１３】
また本発明は、前記第２のＭＯＳ型トランジスタが、ドレイン端において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有するものを含む。
【００１４】
また本発明は、第２のＭＯＳ型トランジスタが、ドレイン端（信号入力端）及びソース端の両方において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接する不純物プロファイルを有するものを含む。
【００１５】
また本発明は、第１のＭＯＳ型トランジスタのドレイン端及びソース端の両方において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有するものを含む。
【００１６】
また本発明は、前記所定濃度が、５Ｅ１８ｃｍ−３以下であるものを含む。
【００１７】
また本発明は、前記低濃度領域の長さが、０.０５μｍ以上であるものを含む。
【００１８】
また本発明は、前記低濃度領域が、前記ドレインとしての高濃度領域がゲートに対してオフセットを持つように形成したフォトマスクを用いて、低濃度領域が所定寸法確保され、高濃度領域がゲートに対してオフセットを持って形成された領域であるものを含む。
【００１９】
また本発明は、前記低濃度領域が、サイドウォールスペーサーを使用して、前記低濃度領域が所定寸法確保され、濃い注入がゲートに対してオフセットを持って形成された領域であるものを含む。
【００２０】
また本発明は、前記低濃度領域が、チャネルを構成する一導電型の第１のウェルに隣接して設けられた逆導電型の第２のウェルであるものを含む。
【００２１】
また本発明は、前記第１のウェルおよび第２のウェルは、深いウェル内に形成されているものを含む。
【００２２】
また、本発明は、第１のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第１のＭＯＳ型トランジスタのゲートには、第１の所定の電位(第１の遮蔽電圧)が印加された同極性の第２のＭＯＳ型トランジスタ・トランスファゲートを介してゲート電圧が印加される複合型ＭＯＳ半導体素子を含み、第１、第２のＭＯＳ型トランジスタがＮ型であり、第１のＭＯＳ型トランジスタのソースが、第１の電源に接続され、第３のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第３のＭＯＳ型トランジスタのゲートには、第２の所定の電位(第２の遮蔽電圧)が印加された同極性の第４のＭＯＳ型トランジスタ・トランスファゲートを介して、前記第１のＭＯＳ型トランジスタと共通ゲート電圧が印加される複合型ＭＯＳ半導体素子を含み、第３、第４のＭＯＳ型トランジスタがＰ型であり、第３のＭＯＳ型トランジスタのソースが、第２の電源に接続されたものを含む。
【００２３】
また、本発明は、前記第１のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第１のＭＯＳ型トランジスタのゲートには、第１の所定の電位(第１の遮蔽電圧)が印加された同極性の前記第２のＭＯＳ型トランジスタ・トランスファゲートを介してゲート電圧が印加され、前記第２のＭＯＳ型トランジスタ・トランスファゲートのドレイン端（信号入力端）において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有することを特徴とした複合型ＭＯＳ半導体素子を含み、前記第１、第２のＭＯＳ型トランジスタがＮ型であり、前記第１のＭＯＳ型トランジスタのソースが、第１の電源に接続され、さらに、第３のＭＯＳ型トランジスタのドレイン端において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有し、第３のＭＯＳ型トランジスタのゲートには、第２の所定の電位(第２の遮蔽電圧)が印加された同極性の第４のＭＯＳ型トランジスタ・トランスファーゲートを介して、前記第１のＭＯＳ型トランジスタと共通ゲート電圧が印加され、第４のＭＯＳ型トランジスタ・トランスファゲートのドレイン端（信号入力端）において、所定長さ以上の所定濃度以下の低濃度領域を介してゲートに接するドレインプロファイルを有することを特徴とした複合型ＭＯＳ半導体素子を含み、第３、第４のＭＯＳ型トランジスタがＰ型であり、第３のＭＯＳ型トランジスタのソースが、第２の電源に接続された、複合型ＣＭＯＳ論理回路を含むものを含む。
【００２４】
また、本発明は、第１の電源側から、Ｎｃｈの前記複合型ＭＯＳ半導体素子が複数個直列に接続され、出力端子が接続され、第１の遮蔽電圧が共通に入力されるとともに、Ｐｃｈの前記複合型ＭＯＳ半導体素子が出力端子から第２の電源に並列に接続され、第２の遮蔽電圧が共通に入力され、Ｐｃｈ、Ｎｃｈ各々の複合型ＭＯＳ半導体素子の入力は、Ｐｃｈ、Ｎｃｈ各々対で入力端子を持つようにしたものを含む。
【００２５】
また、本発明は、第２の電源側から、Ｐｃｈの前記複合型ＭＯＳ半導体素子が複数個直列に接続され、出力端子が接続され、第２の遮蔽電圧が共通に入力されるとともに、Ｎｃｈの前記複合型ＭＯＳ半導体素子が出力端子から第１の電源に並列に接続され、第１の遮蔽電圧が共通に入力され、Ｐｃｈ、Ｎｃｈ各々の複合型ＭＯＳ半導体素子の入力は、Ｐｃｈ、Ｎｃｈ各々対で入力端子を持つようにしたものを含む。
【００２６】
また、本発明は、Ｎｃｈの前記複合型ＭＯＳ半導体素子の第１のトランジスタ  ドレイン・ソース各々が、Ｐｃｈの複合型ＭＯＳ半導体素子の第１のトランジスタ  ドレイン・ソースの各々に接続された構成を持ち、Ｎｃｈの前記複合型ＭＯＳ半導体素子の遮蔽電圧が第１の遮蔽電圧、Ｐｃｈの前記複合型ＭＯＳ半導体素子の遮蔽電圧が第２の遮蔽電圧であるものを含む。
【００２７】
また、本発明は、前記第１の所定の電位(第１の遮蔽電圧)、第２の所定の電位(第２の遮蔽電圧)が同一であるものを含む。
【００２８】
また、本発明は、ＣＭＯＳ集積回路トランジスタ構成において前記複合型ＭＯＳ半導体素子に属するトランジスタ構成と、前記複合型ＭＯＳ半導体素子に属さないトランジスタ構成とを同時に含む。
【発明の効果】
【００２９】
本発明によれば、酸化膜厚を変更することなくそのトランジスタ素子のドレイン端の高耐圧化を実現することができ、出力信号を取り出す信号パスに余分のトランスファーゲートを設ける必要が無くなり、この出力電流経路のトランスファーゲートトランジスタ（ドレイン電圧制限トランジスタ）を削除することができる。このため、デバイスサイズの縮小、レイアウト面積の削減が可能となる。さらにこの高耐圧化は、ゲートに対するドレイン電圧の制約（酸化膜耐圧）を緩めるため、電源電圧ＶＤＤの素子耐圧の２倍以下となっていた通例の制約をこの改善させられたドレイン耐圧以下との制約に変更することができ、使用電圧の範囲をさらに広げることが可能となる。
【発明を実施するための最良の形態】
【００３０】
次に本発明の実施の形態について図面を参照しつつ詳細に説明する。
図１は、本発明にかかる第１の実施の形態のインバータ回路である。このインバータ回路では、ドレイン端において、前記電源電圧に応じてあらかじめ決定された所定濃度以下の不純物濃度をもつ低濃度領域を介してゲートに接するドレインプロファイルを有する第１のＭＯＳ型トランジスタとしてのＮｃｈスイッチングトランジスタＭ２と、この第１のＭＯＳ型トランジスタＭ２のゲートに、同極性の第２のＭＯＳ型トランジスタとしてのゲート電圧制限ＮｃｈトランジスタＭ１とを備え、前記第１のＭＯＳ型トランジスタ・トランスファゲートのゲートには、遮蔽電圧が印加された記第２のＭＯＳ型トランジスタＭ１・トランスファゲートを介してゲート電圧が印加されるように構成されたことを特徴とする。図中、○は、ソース・ドレイン端子の高耐圧構造を有する端子を示す。
【００３１】
このインバータ回路は、Ｎｃｈトランジスタ複合素子からなる高電圧複合トランジスタ１と、Ｐｃｈトランジスタ複合素子からなる高電圧複合トランジスタ２とが並列接続して構成されている。
このインバータ回路の高電圧複合トランジスタ１においては、それぞれドレインに高耐圧構造を有するＮｃｈスイッチングトランジスタからなるゲート電圧制限ＮｃｈトランジスタＭ１、Ｎｃｈスイッチングトランジスタからなる高耐圧トランジスタＭ２で構成されている。ドレインに高耐圧構造を有するスイッチングトランジスタである高耐圧ＮｃｈトランジスタＭ２のドレインは、ＯＵＴ出力端子に接続され、そのソースはＧＮＤに接続されている。一方この高耐圧トランジスタＭ２のゲートには、第１の遮蔽電圧ＶＳＨＬＤ１の印加されたゲート電圧制限トランジスタＭ１（ドレインに高耐圧構造を有するトランジスタ）を介して、入力ＩＮが接続されている。
【００３２】
また、電源Ｖｐｐ側に関しては、同様に複数のＰｃｈトランジスタが接続されている。  ドレインに高耐圧構造を有するＰｃｈスイッチングトランジスタからなる高耐圧ＰｃｈトランジスタＭ４のドレインは、ＯＵＴ出力端子に接続され、そのソースは電源Ｖｐｐに接続されている。ゲートには、第２の遮蔽電圧ＶＳＨＬＤ２でゲートされたゲート電圧制限ＰｃｈトランジスタＭ３（ドレインに高耐圧構造を有するトランジスタ）を介して、入力ＩＮが接続されている。
【００３３】
ここで、トランジスタＭ１、Ｍ２で構成されたＮｃｈトランジスタ複合素子を抜き出して記載したものを図２(ａ)、トランジスタＭ３、Ｍ４で構成されたＰｃｈトランジスタ複合素子を抜き出して記載したものを図２(ｂ)に示し、これらの図を参照しつつ詳細に説明する。
図２(ａ)は、本発明のＮｃｈトランジスタ複合素子からなる高電圧複合トランジスタ１である。トランジスタＭ２のゲートには、遮蔽電圧ＶＳＨＬＤでゲートされたゲート電圧制限ＮｃｈトランジスタＭ１（ドレインに高耐圧構造を有するトランジスタ）を介して、複合トランジスタゲート端子Ｇに接続されている。複合トランジスタゲート端子Ｇにデバイスに通常印加できるより高い電圧が印加された場合、トランジスタＭ２のゲートに印加される電圧を考えると、遮蔽電圧ＶＳＨＬＤ−閾値電圧Ｖｔｈに制限される。このことにより、遮蔽電圧ＶＳＨＬＤを調整することにより、トランジスタＭ２のゲート電圧をデバイスの通常印加電圧以内に抑えることができ、信頼性上問題の無い動作範囲となる。（この時、複合トランジスタ１の最低電圧は接地レベルＧＮＤとする。）
【００３４】
一方、ゲート電圧制限トランジスタＭ１のドレイン端は、高耐圧構造を有している。
一般に、高電圧構造のドレインプロファイルは、
１) ドレイン端でのＳ−Ｄ方向の電界を緩和し、キャリアのホット度合いを下げ、ゲート酸化膜へのキャリア注入を低減するために導入
２)ドレインの拡散領域端部（ゲートとの端部、旧来のＬＯＣＯＳプロセスでは、ＬＯＣＯＳエッジ部のチャンネルストッパーとの接する部分）での電界を緩和し、耐圧を上げるために導入されていた。以下に述べる議論では、低濃度領域の形成により、先に述べた理由に加えて、さらなる有効なメカニズムで耐圧向上を図る。
【００３５】
複合トランジスタゲート端子Ｇにデバイスに通常印加できるより高い電圧が印加された場合、電圧制限トランジスタＭ１に関して、ドレイン−ゲート間耐圧、ドレイン−ソース間耐圧が懸念される。そこで電圧制限トランジスタＭ１のドレイン端は、高耐圧構造を有している。同様に、トランジスタＭ２のドレイン端も、高耐圧構造を有している。複合トランジスタドレイン端子Ｄにデバイスに通常印加できるより高い電圧が印加された場合、この場合も先の電圧制限トランジスタＭ１と同じように、ドレイン−ゲート間耐圧、ドレイン−ソース間耐圧が懸念されるためである。
【００３６】
ここで、ドレイン端に高耐圧構造を有したトランジスタに関して説明する。図３は、ＬＤＤ構造トランジスタのソース・ドレインのドレイン端に高耐圧構造を有したトランジスタの断面構造を示すもので、ドレイン端に不純物注入に際しマスク等を用いることでオフセットを加えることによって形成される。ドレイン側の低濃度領域としての低濃度拡散注入領域Ｎ−が、ｏｆｆｓｅｔ長長さｌ０分設けられ、それ以遠に高濃度拡散注入領域Ｎ＋が設けられている。
【００３７】
ここで、ドレイン耐圧を規定する電圧印加を考える。ソースＳに０Ｖ、ゲートＧに０Ｖ、ドレインＤに例えば１０Ｖが印加されるとする。例えば０.１８μｍプロセスルール程度の１.８Ｖ程度を標準電圧とするトランジスタでは、４ｎｍ程度の薄いゲート酸化膜が使用される。トランジスタドレイン端の電界に関して考えると、ゲートＧ  ０Ｖ そして、ゲート酸化膜を介して、そのゲート直下のドレイン端低濃度拡散注入領域、そして高濃度注入領域にかけて拡散領域が空乏化し、ドレインノードが高電圧１０Ｖになる。
【００３８】
正確には２次元のデバイスシミュレーターで、どのように空乏化するかをシミュレートし、酸化膜電界、ドレイン端注入領域の空乏化を説かなければならないが、ここでは図３（ｂ）のように簡単化して概略で、酸化膜電界、空乏化距離を算出する。簡略化は、ゲート材料があり、ゲート酸化膜、そして、Ｏｆｆｓｅｔ長の低濃度注入領域、そして高濃度注入領域が、垂直方向にあるというものにする。
【００３９】
図４（ａ）は、このような簡単化をした際の、低濃度注入領域の濃度と酸化膜電界（酸化膜厚は、４ｎｍとした。）の関係を、ドレイン電圧をパラメータにとったものである。  また、図４（ｂ）は、低濃度注入領域の濃度と空乏層幅（低濃度注入領域距離 ｏｆｆｓｅｔ長は十分あるとしている。）の関係を、ドレイン電圧をパラメータとしてとったものである。
【００４０】
０.１８μｍプロセスルール程度では、ＬＤＤ構造トランジスタの低濃度拡散注入領域の不純物濃度は、トランジスタの駆動能力を極力落とさない程度でかつドレインのサスティン電圧が、通常電圧使用範囲で十分持ち、信頼性寿命が１０年を十分超えるように設定される。一般には、１Ｅ１９ｃｍ-３程度の濃度になるよう設定される。
【００４１】
一方、酸化膜寿命に関しては、酸化膜電界がおよそ５Ｅ６Ｖ/ｃｍ以下となるように設定し、寿命１０年以上になるよう設計される。
【００４２】
これらを考慮すると、例えば、低濃度注入領域の濃度１Ｅ１９ｃｍ-３程度であると、グラフから３Ｖ程度しか印加できないが、この濃度を１Ｅ１８ｃｍ-３程度に下げると、ドレイン端の空乏化が進み、この空乏化でゲート直下のポテンシャルが下がり、ゲート酸化膜電界は、ドレイン１０Ｖ印加に対しても、その電界は、５Ｅ６Ｖ/ｃｍ 以下になる。  この時、空乏層幅は、０.１μｍ程度となる。
【００４３】
０.１８μｍプロセス世代でのサイドウォール長は、０.１μｍ程度であり、ドレイン電圧１０Ｖ程度の印加に対しては、低濃度注入領域濃度１Ｅ１８ｃｍ-３程度で、サイドウォールだけでのｏｆｆｓｅｔだけで、空乏層幅を確保できるが、マージンがない状態となる。マージンを確保するには、低濃度注入領域濃度をさらに下げ、またそれに応じて伸びる必要とされる空乏層幅確保のため、ｏｆｆｓｅｔ長さを、マスク等で濃い注入がされる端をゲートドレイン端から遠ざけるようにする必要がある（マスクオフセット）。
【００４４】
ここで、整理すると、あまり電圧が高くないときには、一般に信頼性を上げるために使用されるＬＤＤ注入濃度によって、ここでいう低電圧注入領域を代替することも可能ではあるが、さらに電圧を上げるためには、まず、一般に使用されるＬＤＤ注入濃度以下の濃度にする必要があり、このためさらに１マスク追加し、かかる部位のサイドウォール下に低濃度注入を行う。
【００４５】
また、通常のＬＤＤ注入のマスクに関しては、かかる部分を遮蔽したものにし、ＬＤＤ注入が入らないようにする。このため、ＬＤＤ注入濃度と低濃度領域の濃度が異なる場合には、ｏｆｆｓｅｔ用マスク以外に、異種濃度打ち分けのマスクが必要となる。しかし、この場合においても、全トランジスタに影響を与えるような、ゲート酸化膜形成工程の変更でなく、単に注入工程の変更だけにとどまり、プロセス変更は非常に限られたものとなる。
【００４６】
低濃度注入領域を形成するための方法については、サイドウォール、マスクオフセットのいずれを用いても、低濃度注入領域不純物濃度をある値以下に設定し、ドレインに印加される電圧に応じた空乏層長さをゲートドレイン端から高濃度拡散注入領域端までの距離において確保することにより、ドレイン耐圧状態でのゲート酸化膜電界は緩和され、通常動作状態での電界（５Ｅ６Ｖ/ｃｍ）以下になる。
【００４７】
このように、通常印加電圧以上の電圧を、ドレインに高耐圧構造を有するドレインに印加しても、ゲート酸化膜厚を変化させることなく、ゲート酸化膜耐圧を維持することが可能となる。
【００４８】
また、オフセットに関して、高濃度注入領域をゲートドレイン端から遠ざけるようにした方法について述べたが、例えばサリサイド、シリサイド等の金属化を注入領域に対して行う場合は、この金属化領域に関してもオフセットさせなければならないことは、空乏化の議論から明らかである。拡散領域の表面が金属化されていると、ゲート酸化膜電界緩和のための拡散領域の空乏化が起こらず、ゲート破壊が起こる。
【００４９】
以上は、ソース・ドレイン間に電流が流れていない状態、すなわち静的な状態での信頼性であるが、ソースドレイン間に電流が流れた場合、ドレインの高耐圧構造を形成する低濃度領域は、ドレイン端の空乏化による電界緩和そして、ドレイン側の抵抗となり、ソース・ドレイン間電流制限抵抗として働く。このため、Ｎｃｈトランジスタであれば、ドレイン端でのホットエレクトロンの発生が抑制され、信頼性低下の抑制をはかることができる。なお、不純物濃度を下げることにより、抑制の度合いをさらに向上することが可能である。
【００５０】
以上述べた議論は、複合トランジスタ１の２つのトランジスタ、ゲート電圧制限トランジスタＭ１、主トランジスタＭ２のドレイン、ドレイン−ゲート、ドレイン−ソースに関しても同様にあてはまる。耐圧に関しては、あとは、ドレイン−基板間の耐圧が残る。
【００５１】
ドレイン−基板間の耐圧は、拡散耐圧を考えれば良く、以下に説明するように、領域毎に検討すればよい。まず、ゲート端と接するところに関しては、高耐圧構造のための低濃度領域が設けられているため、耐圧は向上している。高濃度注入拡散領域の底面には、ウェル注入やチャンネル注入が入っているが、１７乗オーダー程度以下と薄いため、１０Ｖ程度の耐圧は確保される。また、分離側に関しては、ＳＴＩ分離では、特にその部分で耐圧を落とすことは無い。従って、高耐圧化が実現される。
【００５２】
以上、Ｎｃｈトランジスタによって構成された複合トランジスタ１について説明してきたが、Ｐｃｈトランジスタによって構成された複合トランジスタ２についても同様であり、通常のトランジスタによって構成されたＮｃｈ、Ｐｃｈ複合トランジスタの高電圧使用を、信頼性を確保して行うことができる。
【００５３】
以上説明した半導体集積回路装置では、低濃度領域の形成をイオン注入を低加速・低ドーズで行った場合の図を用いて説明した。ゲート酸化膜電界を緩和させるための低濃度領域の不純物濃度は、図４（ａ）に示すように、従来の例では１０Ｖ程度まで使用電圧を上げるには、１Ｅ１８ｃｍ-３程度以下にしなければならず、通常のＬＤＤに用いられるＮ−不純物注入では、高過ぎる。このため、ＬＤＤ注入とは異なる注入工程が必要となる。
【００５４】
ところで、ＣＭＯＳプロセスでは、ウェル注入があり、このウェル注入の不純物濃度は、１７乗オーダーである。このＮｃｈ複合トランジスタの高耐圧構造をウェル構造を用いて行った場合を図５（ａ）に示す。左側からＰウェルＰＷ内にソースＳが高濃度不純物注入で形成され、続けて低濃度領域が通常トランジスタと同様な構造で作られ、ゲートがドレイン側に延びている。
【００５５】
この構造では、ゲートＧの途中においてＰウェルＰＷは終わり、ここまでがゲート長となる。さらに右側には、ＮウェルＮＷがドレイン側の低濃度領域として作られ、ゲート端からオフセット距離分だけ離れて高濃度注入拡散領域Ｎ＋＋が形成されている。ゲート長を規定する距離、今まで述べたオフセット長を規定する距離は、前述した構造のトランジスタとは異なるが、この場合にも、ドレイン−ゲートの耐圧（酸化膜耐圧）、ドレイン−ソース耐圧に関して同様の議論が成り立ち、このような高耐圧構造のドレインのトランジスタを、本実施の形態の複合トランジスタに適用しても、同様の効果を得ることができる。
【００５６】
また、この場合には、別注入の注入工程を導入する必要が無く、より安価に製造することが出来る。図５（ｂ）には、図５（ａ）と同様にＰ基板上で、Ｐｃｈトランジスタのドレイン部を同様にして高耐圧構造にしたトランジスタを示す。前述のＮｃｈトランジスタの場合に対して、Ｐｃｈ、Ｎｃｈの注入種を入れ替え、ＰウェルＰＷ、ＮウェルＮＷを包み込むように深いＮウェル注入ＤｅｅｐＮＷを入れた構造になっている。これは、基板ＰＳＵＢに対して、ＰｃｈトランジスタのドレインＤに独立に電圧を印加できるように、分離するための深いＮウェル注入ＤｅｅｐＮＷが必要となるためである。ここでは、Ｐ基板での説明を行ったが、Ｎ基板においても、Ｐｃｈトランジスタにおける深いＮウェル注入ＤｅｅｐＮＷが不要となり、逆にＮｃｈトランジスタにおける深いＰウェル注入ＤｅｅｐＰＷに変わるだけで、同様に高耐圧構造を作ることが出来る。
【００５７】
ここで、まず、図１に戻り、Ｎｃｈ、Ｐｃｈ複合トランジスタ１、２で構成される最小単位のインバータ論理について説明する。
接地電位ＧＮＤ側には、Ｎｃｈ複合トランジスタ１が配置され、そのゲート電圧制限トランジスタゲートには第１の遮蔽電圧ＶＳＨＬＤ１が入力され、高電圧電源Ｖｐｐ側には、Ｐｃｈ複合トランジスタ２が配置され、そのゲート電圧制限トランジスタゲートには第２の遮蔽電圧ＶＳＨＬＤ２が入力され、各々の複合トランジスタ１、２のゲートは、入力端子ＩＮに接続され、ドレインは、出力端子ＯＵＴに接続されている。
【００５８】
ここで、高電圧電源Ｖｐｐ電圧を１０Ｖとし、入力端子ＩＮの振幅を０Ｖ〜１０Ｖ出力端子ＯＵＴの振幅を０Ｖ〜１０Ｖとし、第１の遮蔽電圧ＶＳＨＬＤ１を３.６Ｖ、第２の遮蔽電圧ＶＳＨＬＤ２を６.４Ｖ に設定する。また、Ｎｃｈ、Ｐｃｈ各々のトランジスタの通常使用電圧を３.６Ｖまでとし、閾値電圧を Ｖｔｎ＝０.６Ｖ、Ｖｔｐ＝−０.６Ｖとする。また、各々ドレイン端の高耐圧構造は、その低濃度注入拡散濃度、オフセット長さは、印加される最高電圧に応じた設定がされたものとなっているとする。
【００５９】
今、入力端子ＩＮに１０Ｖが印加されているとすると、ゲート電圧制限トランジスタＭ１のドレインには、１０Ｖ印加されるが、ここのドレインは、高耐圧構造が設けられており、このため、ドレイン１０Ｖ、ゲート３.６Ｖ、ソース３Ｖ（遮蔽電圧ＶＳＨＬＤ１の３.６Ｖ−Ｎｃｈトランジスタ閾値Ｖｔｎ＝ ０.６Ｖ）となるドレインに高電圧が印加される状態になるが、ドレインの高耐圧構造のため、先の議論のようにトランジスタＭ１は問題なく動作し、また、Ｎｃｈ複合トランジスタ１の主トランジスタＭ２のゲート電圧は、その通常使用電圧以下の３Ｖが印加され、ＯＮ状態となり、出力端子ＯＵＴを０Ｖにドライブする。
【００６０】
一方、Ｐｃｈ複合トランジスタ２に関しては、その複合トランジスタ２のゲート端子に印加された電圧１０Ｖが、第２の遮蔽電圧ＶＳＨＬＤ２  ６.４Ｖが印加された第２の複合トランジスタ２のゲート電圧制限トランジスタを介して、第２の複合トランジスタ２の主トランジスタＭ４のゲートにそのままの電圧で伝わる。第２の複合トランジスタ２の主トランジスタＭ４のソース電圧は、１０Ｖであるため、ＯＦＦ状態であり、ドレイン電圧は、０Ｖである。トランジスタＭ４はドレイン高耐圧構造のため、この０Ｖ印加に対して、正常に動作可能である。
【００６１】
逆に、入力端子ＩＮに０Ｖが印加されているとすると、複合トランジスタ１のゲートの０Ｖは、主トランジスタＭ２のゲートにそのままの電圧で印加され、ドレインに１０Ｖがかかるが、ドレインは高耐圧構造が取られており、ドレイン−ソース、ドレイン−ゲート間耐圧は確保される。一方、Ｐｃｈ複合トランジスタ２のゲート電圧制限トランジスタＭ３のゲートには、遮蔽電圧ＶＳＨＬＤ２  ６.４Ｖが印加されており、ドレイン０Ｖ、ゲート６.４Ｖ、ソース７Ｖ（遮蔽電圧ＶＳＨＬＤ２の６.４Ｖ−Ｎｃｈトランジスタ閾値Ｖｔｐ＝−０.６Ｖ）となる。ドレインにＰｃｈソース基準で、高電圧が印加される状態になるが、ドレインの高耐圧構造のため、これについても先の議論のようにトランジスタＭ３は問題なく動作し、また、Ｐｃｈ複合トランジスタ２の主トランジスタＭ４のゲート電圧は、ソース基準で、その通常使用電圧以下の−３Ｖが印加され、ＯＮ状態となり、出力端子ＯＵＴを１０Ｖにドライブする。
【００６２】
このように、ゲートに適切な遮蔽電圧を印加したゲート電圧制限トランジスタを設け、構成するトランジスタドレインに高耐圧構造を適用したトランジスタを使用した複合トランジスタを組合わせることにより、従来のようなドレイン側の電圧制限トランジスタが不要でレイアウトを小さく出来ると共に、その制限電圧を通常使用する電圧の２倍より高く、高耐圧化出来た電圧まで上げることができるようになる。
【００６３】
本実施の形態では、第１の遮蔽電圧ＶＳＨＬＤ１と第２の遮蔽電圧ＶＳＨＬＤ２を異なるものとしたが、例えば、使用する電圧範囲が、通常使用の２倍までであれば、第１の遮蔽電圧と第２の遮蔽電圧を同じ電圧の、使用最大電圧の半分に設定しても良く、遮蔽電圧設定回路の簡素化を図ることができる。
【００６４】
また、この場合、ゲート電圧制限トランジスタのゲート電圧（遮蔽電圧）が使用電圧の半分に設定されているため、ドレイン側を高耐圧構造にする必要がなく、通常のトランジスタを使用することが出来る。以上の説明において使用した数値は概略値であり厳密に発明を規定するものではない。以下の実施の形態の説明においても同様である。
【００６５】
（実施の形態２）
次に本発明の実施の形態２について説明する。
図６（ａ）にＰｃｈ、Ｎｃｈの複合トランジスタを組合わせ、３ＮＡＮＤを構成したものを示す。接地電位ＧＮＤ側から、第１の遮蔽電圧ＶＳＨＬＤ１を入力されたＮｃｈ複合トランジスタ１１、２１、３１がシリーズに接続され、出力端子ＯＵＴに接続され、一方、第２の遮蔽電圧ＶＳＨＬＤ２を入力されたＰｃｈ複合トランジスタ １２、２２、３２が高電圧電源Ｖｐｐ側から並列に接続され、各々が出力端子ＯＵＴに接続されている。また、３つの入力端子ＩＮ１０、ＩＮ２０、ＩＮ３０は、各々の複合トランジスタのゲート電圧制限トランジスタを介して、ＮＡＮＤ接続された主トランジスタに入力される。ゲート電圧制限トランジスタＭ１１、Ｍ２１、Ｍ３２、Ｍ１２、Ｍ２２、Ｍ３２を無視すると通常の３ＮＡＮＤであり、論理的には、３ＮＡＮＤとして働くことは容易にわかる。ところで、複合トランジスタ１１と複合トランジスタ２１、３１で高耐圧構造の部位に若干の違いがある。それに関して、電圧を記入した図６（ｂ）を用いて説明を行う。
【００６６】
図６（ｂ）において、複合トランジスタ２１、３１は、今までの説明してきた複合トランジスタ１とそのゲート電圧制限トランジスタＭ２１、Ｍ３１及び主トランジスタＭ２２、Ｍ３２のソース側に高耐圧構造を持っているか、いないかの差がある。入力端子ＩＮ１０、ＩＮ２０、ＩＮ３０に１０Ｖが印加されていて、次に入力ＩＮ２０が、１０Ｖから０Ｖに下げられたとする。この時、トランジスタＭ２２のゲート電圧は当初３Ｖであったものが、０Ｖになり、シリーズに接続されたＮｃｈトランジスタの１個がカットオフするため、出力端子ＯＵＴは、０Ｖ → １０Ｖに遷移する。
【００６７】
この時、今カットオフした一つ上（出力端子側）のトランジスタＭ３２のチャンネル電位は０Ｖから上昇して行く。また、トランジスタＭ３２のゲートには、ゲート電圧制限トランジスタＭ３１が接続されていて、またゲートに３.６Ｖ、ドレインに１０Ｖが掛っているため、セルフブートが掛る様になってしまう。
【００６８】
当初３Ｖが掛っていたトランジスタＭ３２のゲート電圧は、このセルフブートがかかる部分のレイアウトにもよるが、最大チャンネル電位の上昇分上がってしまい、１３Ｖ掛る可能性がある。このノードの電圧が１３Ｖまで上昇すると、ゲート電圧制限トランジスタＭ３１のソース−ゲート間耐圧が、通常の構造であれば持たなくなる。このため、ゲート電圧制限トランジスタＭ３１のソース側にも高耐圧構造が必要となる。
【００６９】
また、トランジスタＭ３２のゲート電圧がセルフブートを受け、ゲート電圧が上昇すると、トランジスタＭ３２は、出力端子ＯＵＴ側の１０Ｖの電圧も通過させることが出来るようになる。このため、トランジスタＭ２２のドレイン電圧が、１０Ｖ掛ることがあり、このため、高電圧側に１段ＮｃｈトランジスタＭ３２があるにもかかわらず、電圧制限されず、その１段下（ＧＮＤ側）のトランジスタＭ２２ドレインにも高電圧構造が必要となる。
【００７０】
同様の議論が、ゲート電圧制限トランジスタＭ２１に関してもできる。ただ、最も接地ＧＮＤ側に近いゲート電圧制限トランジスタＭ１１に関しては、そのソース側電位が接地電位ＧＮＤに固定され、そのソース電位が上がることが無く、チャンネル電位が殆ど上がることがない。したがって、殆どセルフブートが掛らないため、ゲート電圧制限トランジスタＭ１１のソース側を高耐圧構造にする必要は殆ど無い。
【００７１】
レイアウト・浮遊容量の関係で、トランジスタＭ３２、Ｍ２２のゲートのセルフブートの効果が殆ど無い場合には、ゲート電圧制限トランジスタＭ３１、Ｍ２１のソース側の高耐圧構造、トランジスタＭ２２、Ｍ１２のドレイン側高耐圧構造は不要となる。
【００７２】
ところで、入力端子ＩＮ２０を１０Ｖから０Ｖにした後、入力端子ＩＮ３０を１０Ｖから０Ｖにした場合、トランジスタＭ３２がセルフブートが効いたものであれば、そのソース側が１０Ｖのままで、ゲート電圧が０Ｖに下がることになる。この場合、トランジスタＭ３２のソース・ゲート間耐圧が維持できなくなる。このため、この部位すなわちトランジスタＭ３２のソース側にも高耐圧構造を適用している。トランジスタＭ２２に関しても同様のことが言える。勿論、セルフブートがあまり効かないレイアウトであったりした場合には、先の議論と同様に、このソース部の高耐圧構造は不要である。
【００７３】
（実施の形態３）
次に本発明の実施の形態３について説明する。
本実施の形態では、図７（ａ）に示すように、Ｐｃｈ、Ｎｃｈの複合トランジスタを組合わせ、相補型トランスファーゲートを構成したものについて説明する。ゲート電圧制限トランジスタ、主トランジスタ共、ソース・ドレイン双方に高耐圧構造を持つ複合型トランジスタ４１、４２には、各々第１の遮蔽電圧ＶＳＨＬＤ１、 第２の遮蔽電圧ＶＳＨＬＤ２を印加し、各々の主トランジスタＭ４２、Ｍ４４のゲート電圧を制限している。また、入力端子ＩＮ、出力端子ＯＵＴに接続されるソース・ドレインには、高電圧が印加されるおそれがあるため高耐圧構造を持っているものとする。また、主トランジスタゲートに接続される側のゲート電圧制限トランジスタソースにも高耐圧構造を持たせている。図７（ｂ）に、相補型トランスファーゲートがＯＮ状態の電圧関係を示す。
【００７４】
ゲート電圧が、ゲート電圧制限トランジスタで制限されると共に、高電圧が印加されるノードに高耐圧構造が適用されていることがわかる。トランスファーゲートでは、何れの端子が、入力、出力かは決まらないため、主トランジスタソース・ドレイン双方に高電圧が印加されるおそれがあるため高耐圧構造を持つ。また、相補型トランスファーゲートの出力端子ＯＵＴには、比較的大きい容量性負荷が付く場合もあり、３ＮＡＮＤの実施の形態で前述したように、主トランジスタＭ４２、Ｍ４４のゲートに関して、セルフブートが強く効くケースがある。このため、ゲート電圧制限トランジスタＭ４１、Ｍ４３のソース側にも高耐圧構造を取っている。
【００７５】
以上、遮蔽電圧でゲートしたゲート電圧制限トランジスタを介して、主トランジスタゲートが接続され、高電圧が印加されるソース・ドレインに高耐圧構造を適用した複合トランジスタを組合わせたインバータ、３ＮＡＮＤ、相補型トランスファーゲートが、通常使用される電圧範囲を２倍以上超えて、信頼性確保し動作することを示した。上記の論理回路の動作を示すことにより、ここでは示していない一般に使用される論理回路ＮＯＲ、Ｃｌｏｃｋｅｄインバータやその他一般論理回路についても、通常使用される電圧範囲を２倍以上超えて、信頼性を確保し動作する回路が構成できることは容易に類推できる。
【産業上の利用可能性】
【００７６】
本発明にかかる論理回路・ドライバーは、異なる種類の酸化膜厚トランジスタを導入するような、大幅なプロセス変更をすることなく、その使用電源範囲を増大させ得るため、デバイス制約・インターフェース制約等で部分的に高電圧を扱う場合等、チップの中から中、チップの中から外へのインターフェースとして有用である。たとえば、ピュアプロセスで製造する不揮発性メモリ（ＣＭＯＳフラッシュ）のドライバー回路や、低電圧専用プロセスでの例えば５Ｖ−ＩＯパッドなどの用途にも応用できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１にかかる複合トランジスタの組合せによるインバーターを示す等価回路図
【図２】本発明の実施の形態１にかかる複合トランジスタを示す等価回路図、（ａ）はＮｃｈ複合トランジスタを示す等価回路図、（ｂ）はＰｃｈ複合トランジスタを示す等価回路図
【図３】本発明の実施の形態１にかかるＮｃｈ複合トランジスタを示す図であり、（ａ）はドレイン高耐圧構造説明図、（ｂ）は、Ｎｃｈ複合トランジスタドレインを示す部分説明図
【図４】（ａ）は、本発明の実施の形態１の複合トランジスタの低濃度領域の濃度とゲート酸化膜電界との関係を示す図、（ｂ）は、低濃度領域濃度と空乏層幅との関係を示す図
【図５】本実施の形態にかかる複合トランジスタのドレイン高耐圧構造説明図であり、（ａ）はＮｃｈ、（ｂ）は、Ｐｃｈである。
【図６】本実施の形態にかかる複合トランジスタの組合せによる３ＮＡＮＤを示す説明図
【図７】本実施の形態にかかる複合トランジスタの組合せによる相補型トランスファーゲートを示す図
【図８】従来例のＭＯＳ容量型半導体装置の構造説明図
【符号の説明】
【００７８】
ＧＮＤ        接地電源
Ｖｐｐ        高電圧電源
ＶＳＨＬＤ    遮蔽電圧
ＶＳＨＬＤ１  第１の遮蔽電圧
ＶＳＨＬＤ２  第２の遮蔽電圧
ＩＮ    入力端子
ＯＵＴ  出力端子
Ｄ      ドレイン
Ｇ      ゲート
Ｓ      ソース
Ｎ＋＋  高濃度注入拡散領域
Ｎ−    低濃度領域
ソース・ドレイン部の○  高耐圧構造拡散部
１、１１、２１、３１、４１  Ｎｃｈ複合トランジスタ
２、１２、２２、３２、４２  Ｐｃｈ複合トランジスタ
Ｍ１、Ｍ１１、Ｍ２１、Ｍ３１、Ｍ４１  Ｎｃｈゲート電圧制限トランジスタ
Ｍ３、Ｍ１３、Ｍ２３、Ｍ３３、Ｍ４３  Ｐｃｈゲート電圧制限トランジスタ
Ｍ２、Ｍ１２、Ｍ２２、Ｍ３２、Ｍ４２  Ｎｃｈ主トランジスタ
Ｍ４、Ｍ１４、Ｍ２４、Ｍ３４、Ｍ４４  Ｐｃｈ主トランジスタ
１０１    従来例Ｎｃｈ複合トランジスタ
１０２    従来例Ｐｃｈ複合トランジスタ
１０３    従来例ドレイン電圧制限トランジスタペア
Ｍ１０１  従来例Ｎｃｈゲート電圧制限トランジスタ
Ｍ１０３  従来例Ｐｃｈゲート電圧制限トランジスタ
Ｍ１０２  従来例Ｎｃｈ主トランジスタ
Ｍ１０４  従来例Ｎｃｈ主トランジスタ
Ｍ１０５  従来例Ｎｃｈドレイン電圧制限トランジスタ
Ｍ１０６  従来例Ｐｃｈドレイン電圧制限トランジスタ
【図１】
2006140211.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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