(57)【要約】【課題】  しきい値が低い高性能の半導体装置およびその製造方法を提供する。【解決手段】  シリコン基板１０の表面部に形成されるＣＭＯＳを備える半導体装置１において、ＰＭＯＳ１のゲート電極Ｇ４は、窒化タングステンによる表面処理を行なったタングステン上に多結晶シリコン２１を堆積させることにより形成する一方、ＮＭＯＳ１のゲート電極Ｇ２は、タングステン薄膜上にと多結晶シリコン２１を形成した後の熱処理でタングステン薄膜をタングステンシリサイド２３に反応させることにより、ゲート電極Ｇ２の仕事関数をゲート電極Ｇ４の仕事関数からシフトさせる。【選択図】  図１
2006156807.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面にシリコン層を有する基板と、
前記シリコン層上に形成された絶縁膜と、
前記絶縁膜上に形成され、第１の金属薄膜と前記第１の金属薄膜の上に形成された多結晶シリコンとを含む第１の電極と、
前記絶縁膜上に形成され、前記第１の金属とシリコンとの合金である金属シリサイドと、前記金属シリサイドの上に形成された多結晶シリコンとを含む第２の電極と、
を備え、
前記第１の電極は、前記第１の金属薄膜の表面に形成され、前記第１の金属と前記多結晶シリコンとの反応を制御する化合物をさらに含む、
半導体装置。
【請求項２】
少なくとも表面にシリコン層を有する基板と、
前記シリコン層上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属からなる第１の金属薄膜と、前記第１の金属薄膜の上に形成され、前記第１の金属とシリコンとの合金である第１の金属シリサイドを含む第１の電極と、
前記絶縁膜上に形成され、前記第１の金属とシリコンとの合金である第２の金属シリサイドでなる第２の電極と、
を備え、
前記第１の電極は、前記第１の金属薄膜の表面に形成され、前記第１の金属と前記第１の金属シリサイドとの反応を制御する化合物をさらに含む、
半導体装置。
【請求項３】
前記第１の金属薄膜は、第１の金属と、からなり、
前記化合物は、前記第１の金属と窒素との化合物であることを特徴とすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
少なくとも表面にシリコン層を有する基板と、
前記シリコン層上に形成された絶縁膜と、
前記絶縁膜上に形成され、第１の金属と、前記第１の金属とは異なる第２の金属と、シリコンとの合金である第１の金属シリサイドを含む第１の電極と、
前記絶縁膜上に形成され、前記第１の金属とシリコンとの合金である第２の金属シリサイドを含む第２の電極と、
を備える半導体装置。
【請求項５】
前記金属シリサイドは不純物を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
少なくとも表面にシリコン層を有する基板の前記シリコン層上に絶縁膜を形成する工程と、
前記絶縁膜上の全面に第１の金属でなる第１の金属薄膜を成膜する工程と、
前記第１の金属薄膜の領域のうち第１の電極の形成予定領域を選択的に表面処理する工程と、
全面に多結晶シリコンまたは非結晶シリコンを形成する工程と、
前記第１の金属薄膜の領域のうち第２の電極の形成予定領域で前記第１の金属と前記多結晶シリコンまたは非結晶シリコンとを反応させる工程と、
を備え、
前記表面処理は、前記第１の金属と前記多結晶シリコンまたは非結晶シリコンとの反応を制御する処理である、
半導体装置の製造方法。
【請求項７】
少なくとも表面にシリコン層を有する基板の前記シリコン層上に絶縁膜を形成する工程と、
前記絶縁膜上の全面に第１の金属を含む金属シリサイドを成膜する工程と、
前記第１の金属と反応し得る第２の金属を含む薄膜を前記金属シリサイド上の一部の領域に選択的に成膜する工程と、
前記第１の金属を含む金属シリサイドと前記第２の金属を含む薄膜とを反応させて前記第１の金属の仕事関数とは異なる仕事関数を有する合金を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば金属電極をゲートに使ったＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）型半導体装置を対象とする。
【背景技術】
【０００２】
シリコン半導体トランジスタの微細化の進展に伴い、従来の多結晶シリコンを電極材料に使ったトランジスタではゲート空乏層の影響が無視できなくなり、金属材料を電極材料に使ったメタルゲートトランジスタが開発されるようになってきた。メタルゲートトランジスタにおいて、しきい値電圧はゲート電極の仕事関数で決定される。
【０００３】
しかしながら、トランジスタのしきい値を低くしてその性能を高めようとすると、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで仕事関数の異なるデュアルメタルゲート（Dual Metal Gate）電極は複数の電極材料を用意しなければならないために、製造工程が複雑になるという問題があった。また、その製造工程においては、ゲート絶縁膜上に電極材料の成膜と剥離とを複数回行わなければならないので、剥離・再成膜を行った電極側の絶縁膜の信頼性が劣るという問題があった。
【特許文献１】特開２００２−１９８４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、しきい値が最適な高性能の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、以下の手段により上記課題の解決を図る。
【０００６】
即ち、本発明によれば、
少なくとも表面にシリコン層を有する基板と、
前記シリコン層上に形成された絶縁膜と、
前記絶縁膜上に形成され、第１の金属薄膜と前記第１の金属薄膜の上に形成された多結晶シリコンとを含む第１の電極と、
前記絶縁膜上に形成され、前記第１の金属とシリコンとの合金である金属シリサイドと、前記金属シリサイドの上に形成された多結晶シリコンとを含む第２の電極と、
を備え、
前記第１の電極は、前記第１の金属薄膜の表面に形成され、前記第１の金属と前記多結晶シリコンとの反応を制御する化合物をさらに含む、
半導体装置が提供される。
【０００７】
また、本発明によれば、
少なくとも表面にシリコン層を有する基板と、
前記シリコン層上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属からなる第１の金属薄膜と、前記第１の金属薄膜の上に形成され、前記第１の金属とシリコンとの合金である第１の金属シリサイドを含む第１の電極と、
前記絶縁膜上に形成され、前記第１の金属とシリコンとの合金である第２の金属シリサイドでなる第２の電極と、
を備え、
前記第１の電極は、前記第１の金属薄膜の表面に形成され、前記第１の金属と前記第１の金属シリサイドとの反応を制御する化合物をさらに含む、
半導体装置が提供される。
【０００８】
また、本発明によれば、
少なくとも表面にシリコン層を有する基板と、
前記シリコン層上に形成された絶縁膜と、
前記絶縁膜上に形成され、第１の金属と、前記第１の金属とは異なる第２の金属と、シリコンとの合金である第１の金属シリサイドを含む第１の電極と、
前記絶縁膜上に形成され、前記第１の金属とシリコンとの合金である第２の金属シリサイドを含む第２の電極と、
を備える半導体装置が提供される。
【０００９】
また、本発明によれば、
少なくとも表面にシリコン層を有する基板の前記シリコン層上に絶縁膜を形成する工程と、
前記絶縁膜上の全面に第１の金属でなる第１の金属薄膜を成膜する工程と、
前記第１の金属薄膜の領域のうち第１の電極の形成予定領域を選択的に表面処理する工程と、
全面に多結晶シリコンまたは非結晶シリコンを形成する工程と、
前記第１の金属薄膜の領域のうち第２の電極の形成予定領域で前記第１の金属と前記多結晶シリコンまたは非結晶シリコンとを反応させる工程と、
を備え、
前記表面処理は、前記第１の金属と前記多結晶シリコンまたは非結晶シリコンとの反応を制御する処理である、
半導体装置の製造方法が提供される。
【００１０】
さらに、本発明によれば、
少なくとも表面にシリコン層を有する基板の前記シリコン層上に絶縁膜を形成する工程と、
前記絶縁膜上の全面に第１の金属を含む金属シリサイドを成膜する工程と、
前記第１の金属と反応し得る第２の金属を含む薄膜を前記金属シリサイド上の一部の領域に選択的に成膜する工程と、
前記第１の金属を含む金属シリサイドと前記第２の金属を含む薄膜とを反応させて前記第１の金属の仕事関数とは異なる仕事関数を有する合金を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、電極直下の絶縁膜にダメージを与えることなく、互いに異なる仕事関数を有する電極を同一ウェーハ内に形成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。  
（１）第１の実施の形態
図１は、本発明の第１の実施の形態にかかる半導体装置の主要部の構成を示す断面図である。同図に示す半導体装置１は、シリコン基板１０と、シリコン基板１０のシリコン層表面部に形成されたＣＭＯＳトランジスタとを備える。ＣＭＯＳトランジスタは、いずれも浅溝素子分離（Shallow Trench Isolation）型絶縁膜（以下、単にＳＴＩという）で相互に、または他の素子から分離されたＰＭＯＳ領域およびＮＭＯＳ領域にそれぞれ形成されたＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１を備える。
【００１３】
ＰＭＯＳトランジスタトランジスタ１は、基板１０の上にゲート絶縁膜１２を介して形成されたゲート電極Ｇ４と、ＳＴＩに近接してＰＭＯＳ領域内の周辺部に形成され、表面にシリサイドが設けられたソースドレイン電極３４と、これらの電極の周辺、およびこれらの電極に挟まれるチャネル領域に形成された低ドープドレイン（Lightly Doped Drain：以下、ＬＤＤという）不純物拡散層とを含む。ゲート電極Ｇ４は、ゲート絶縁膜１２の直上に成膜されたタングステン（Ｗ）膜１３と、窒化タングステン（ＷＮ）１７と、窒化タングステン（ＷＮ）１７の上に形成された多結晶シリコン２１と、多結晶シリコン２１の上部に形成されたシリサイドＳＣ２とを含む。本実施形態において、ゲート電極Ｇ４は、例えば第１の電極に対応する。タングステン（Ｗ）は、例えば第１の金属に対応し、タングステン（Ｗ）膜１３は、例えば第１の金属薄膜に対応し、窒化タングステン（ＷＮ）１７は、例えば第１の金属と多結晶シリコンとの反応を制御する化合物に対応する。ゲート電極Ｇ４の周辺はゲート側壁ＳＷ４が形成されている。
【００１４】
ＮＭＯＳトランジスタ１は、基板１０の上にゲート絶縁膜１２を介して形成されたゲート電極Ｇ２と、ＳＴＩに近接してＰＭＯＳ領域内の周辺部に形成され、表面にシリサイドが設けられたソースドレイン電極３２と、これらの電極の周辺、およびこれらの電極に挟まれるチャネル領域に形成されたＬＤＤ層とを含む。ゲート電極Ｇ２は、ゲート絶縁膜１２の直上に形成されたタングステンシリサイド膜（ＷＳｉｘ）２３と、タングステンシリサイド膜２３の上に形成された多結晶シリコン２１と、多結晶シリコン２１の上部に形成されたシリサイドＳＣ２とを含む。本実施形態において、ゲート電極Ｇ２は、例えば第２の電極に対応する。ゲート電極Ｇ２の周辺はゲート側壁ＳＷ２にて保護が形成されている。
【００１５】
本実施形態の半導体装置１の特徴は、ＣＭＯＳを構成する２つのトランジスタのゲート電極Ｇ２，Ｇ４のうち、ゲート電極Ｇ４内のタングステン（Ｗ）膜１３と多結晶シリコン２１との間に、これらの部材相互間の反応を抑制する化合物窒化タングステン（ＷＮ）１７が形成され、これにより、ゲート電極Ｇ２，Ｇ４が互いに異なる仕事関数を有する点にある。本実施形態の場合、ゲート電極Ｇ２の仕事関数は、ゲート電極Ｇ４の仕事関数よりも小さい方にシフトされ、その量は、例えば約４．１ｅＶである。このような仕事関数の相違によりＮＭＯＳトランジスタのしきい値が低下し、この結果、半導体装置１の性能が高まる。
【００１６】
図１に示す半導体装置１の製造方法について、図２乃至図８を参照しながら説明する。
【００１７】
図２に示すように、まず、シリコン基板１０の表面層に既知の方法で素子分離絶縁膜ＳＴＩを形成する。素子分離絶縁膜ＳＴＩは、特に図示しないが、例えば次の方法で形成できる。シリコン基板１０上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積させ、レジストによるパターン転写法を用いてシリコン窒化膜、バッファ膜、シリコン基板１０を所定の深さまでエッチングにより選択的に除去する。レジストを除去して全面にシリコン酸化膜を堆積させた後、化学的機械的研磨法（Chemical Mechanical Polishing：以下単にＣＭＰという）等で平坦化する。シリコン窒化膜のマスクを除去することでＳＴＩを形成する。
【００１８】
次に、シリコン基板１０の全面にゲート絶縁膜１２を形成する。ゲート絶縁膜１２の形成は、例えばシリコン基板を熱酸化して熱酸化膜を形成することにより、または窒化膜を形成することにより可能であり、その他、表面処理を行った後に高誘電体膜を形成する方法も使用できる。続いて、約５〜約１０ｎｍのタングステン（Ｗ）の薄膜をＣＶＤ（Chemical Vapor Deposition）法により全面に形成する。
【００１９】
その後、例えばＰＭＯＳが形成される領域にのみタングステン薄膜の表面を窒化させる。所望の領域のみ選択的に窒化する方法は例えば以下の方法により実現される。まず、図３に示すように、マスク材として低温成膜の堆積法を用いてシリコン酸化膜を形成し、レジストを用いたパターニングとエッチングによりシリコン酸化膜を加工してシリコン酸化膜マスクＭ２を形成する。エッチングは希フッ酸処理を用いても良いし、リアクティブイオンエッチング（Reactive Ion Etching：以下、単にＲＩＥという）などの異方性エッチングで行っても良い。次に、露出したタングステン薄膜１４の表面をプラズマ処理などで窒化する。最後に、希フッ酸処理等でシリコン酸化膜マスクＭ２を除去することで、図４に示すように、所望の領域のタングステン薄膜の表面窒化が完成してタングステン窒化膜１６が得られる。上述した方法の他、例えばタングステン薄膜上にシリコン窒化膜を所望の領域にのみ選択的に形成し、熱工程によって窒化膜から窒素をタングステン中に拡散させても良い。熱工程はフラッシュランプ処理などの光熱処理も含む。
【００２０】
次に、図５に示すように、多結晶シリコン１８を全面に形成する。６５０℃以上の熱を加えることで、表面が窒化されていない領域のタングステン薄膜１４は、図６に示すように、多結晶シリコンと反応してタングステンシリサイド膜（ＷＳｉｘ）２２になる。この一方、窒化した領域は表面の窒化タングステン（ＷＮ）１６がバリアとなってシリコンとは反応しない。
【００２１】
続いて、レジストなどを用いたパターニングとＲＩＥなどの異方性エッチングにより多結晶シリコン１８、タングステンシリサイド膜（ＷＳｉｘ）２２、窒化タングステン１７およびタングステン薄膜１３を選択的に除去し、図７に示すように、ゲート形状に加工する。
【００２２】
なお、ゲートＧ２，Ｇ４への不純物のドープはこの時点で行っても良い。また、予め不純物が導入された多結晶シリコン膜（例えばＰドープ多結晶シリコン）を使ってもよい。
【００２３】
さらに、図８に示すように、既知の方法でＬＤＤ層２４，２６を形成した後、側壁ＳＷ２，ＳＷ４をゲート電極Ｇ２，Ｇ４の周辺にそれぞれ形成する。ソースドレイン３２，３４（図１参照）となる不純物拡散層を形成するために側壁ＳＷ２，ＳＷ４をマスクとして不純物を注入する。このとき、ゲート電極Ｇ２，Ｇ４の多結晶シリコン１９にも不純物を同時に導入する。熱工程を行うことでソースドレインの領域に導入した不純物の拡散と活性化を行う。このときゲート電極Ｇ２，Ｇ４に導入された不純物イオンも同時に拡散する。ＮＭＯＳトランジスタ１側の多結晶シリコンとタングステンシリサイド（Ｐｏｌｙ−Ｓｉ/ＷＳｉｘ）とを含む電極Ｇ２はタングステンシリサイド（ＷＳｉｘ）とゲート絶縁膜１２との界面にドーパント（例えばＰやＡＳ等）が拡散し、タングステンシリサイド（ＷＳｉｘ）の仕事関数をシフトさせる。また、ＰＭＯＳ１側の多結晶シリコンと窒化タングステン・タングステン（Ｐｏｌｙ−Ｓｉ／ＷＮ／Ｗ）とを含む電極Ｇ４の仕事関数はタングステンによって決まる。なお、上記方法では、電極Ｇ４は、ソースドレイン不純物拡散層３４と同じ種類の不純物で、かつ、濃度も同じになってしまう。電極Ｇ４に注入する不純物の種類および濃度をソースドレイン領域の不純物種および濃度と変えたい場合は、多結晶シリコンを全面に堆積した後に不純物を導入し、マスク材としてシリコン窒化膜をその上に堆積させてからゲート加工する方法もある。
【００２４】
このように、ゲートおよび側壁をマスクとしたイオン注入とその後の熱処理により、ソースドレインの領域に不純物拡散層を形成した後、これらの不純物拡散層部分にシリサイドを形成する。ソースドレイン不純物拡散層と同時にゲート電極にもシリサイドが形成されるが、ゲート電極自体の仕事関数は、ゲート絶縁膜１２に接して不純物が導入されたタングステンシリサイド膜（ＷＳｉｘ）２３と表面処理によりタングステン膜１３の表面に形成されたタングステン窒化膜１７で決定される。従って、ソースドレインと同時に形成されるゲート電極上部の多結晶シリコン部分は、ゲート電極の低抵抗化に寄与するのみである。
【００２５】
その後は、通常のトランジスタ形成工程と同様に、全面に層間膜を堆積させた後、コンタクト配線を形成してトランジスタを完成させる（図示せず）。
【００２６】
このように、本実施形態によれば、ＮＭＯＳの領域に不純物を導入したＷＳｉｘ電極を用い、ＰＭＯＳの領域にタングステン電極を用いるので、（ミッドギャップの電極を用いた場合と比較して）それぞれのトランジスタのしきい値を下げることができる。また、従来のように絶縁膜上に電極材料を再度成膜するという工程がないので信頼性の向上したＣＭＯＳを形成することができる。
【００２７】
ゲート部分のシリサイドは、ソースドレイン領域のシリサイド形成と別個に形成することもできる。このような具体例を本実施形態の変形例として図９乃至１７を参照しながら説明する。この場合はまず、図９に示すように、多結晶シリコン１８を全面に形成した後の熱処理工程で、ＮＭＯＳ領域にタングステンシリサイド膜（ＷＳｉｘ）２２を形成した後に、図１０に示すようにマスクＭ４を堆積させて不純物を導入し、その後、図１１に示すように、ＳｉＮを多結晶シリコン電極上にシリサイドが形成されないようにマスクＭ６として堆積させる。続いて、図１２に示すように、ゲート加工、ソースドレイン不純物拡散層３２，３４およびＬＤＤ層２４，２６の形成を行ない、さらに、図１３に示すように、側壁ＳＷ２，ＳＷ４、ソースドレインシリサイドの形成を通常の製造工程と同様に行う。続いて、図１４に示すように、例えば層間膜としてシリコン酸化膜４２を全面に形成した後ＣＭＰ等の平坦化を行い、ゲート電極の多結晶シリコン１９の上のＳｉＮマスクＭ７の上面を露出させる。図１５に示すように、各ゲート電極からＳｉＮマスクＭ７を除去することでゲート電極の多結晶シリコン１９が露出する。その後、再度シリサイドプロセスを行うことにより、図１６に示す半導体装置２のように、ゲート電極部分にシリサイドＳＣ４が形成される。この第１の変形例の場合は、ゲート電極のシリサイド材料としてソースドレイン電極とは異なる材料を用いることもできる。また、図１７に示す第２変形例の半導体装置３のように、例えばＮＭＯＳ領域のゲート電極の部分を完全にシリサイド化すれば、いわゆるフルシリサイドゲート電極Ｇ１２が形成される。シリサイド材料としてはニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）等を用いることができる。
【００２８】
（２）第２の実施の形態
次に、本発明の第２の実施の形態について図１８乃至図２３を参照しながら説明する。
【００２９】
図１８は、本実施形態の半導体装置５の要部の構成を示す断面図である。図１８では紙面の左側にＰＭＯＳトランジスタ５が記載され、右側にＮＭＯＳトランジスタ５が記載されている。本実施形態の半導体装置５の特徴は、ＰＭＯＳトランジスタのゲート電極Ｇ１６の構造にあり、図１の半導体装置１における窒化タングステン（ＷＮ）１７に代えて、タングステンシリサイドをプラチナ（Ｐｔ）と反応させて得られたＷｘＰｔｙＳｉｚ膜（ｘ＋ｙ＋ｚ＝１）５７を含む点にある。本実施形態において、ゲート電極Ｇ１６，１８は、例えば第１および第２の電極にそれぞれ対応する。また、タングステン（Ｗ）は、例えば第１の金属に対応し、プラチナ（Ｐｔ）は、例えば第１の金属と異なる第２の金属に対応し、さらに、ＷｘＰｔｙＳｉｚ膜５７は、例えば第１の金属と第２の金属とシリコンとの合金である第１の金属シリサイドに対応する。
【００３０】
このように、タングステンを含んだプラチナシリサイドＷｘＰｔｙＳｉｚ膜５７によっても、ゲート電極の仕事関数をシフトさせてＣＭＯＳのしきい値を下げることができる。これにより、高性能の導体装置が提供される。半導体装置５の他の点は、図１に示す半導体装置１と実質的に同一である。なお、タングステンシリサイド（ＷＳｉ）の上にはプラチナシリサイド（ＰｔＳｉ）を形成しても良い。
【００３１】
本実施形態の半導体装置５も、上述した実施形態と同様に、ゲート絶縁膜にダメージを与えることなく製造可能である。半導体装置５の具体的製造方法について、図１９乃至図２３を参照しながら説明する。
【００３２】
まず、図１９に示すように、既知の方法で素子分離絶縁膜(ＳＴＩ)を形成したシリコン基板１０上にゲート絶縁膜１２を形成し、次に、約５〜約１０ｎｍのタングステンシリサイド（ＷＳｉ）膜５２をＣＶＤ法によって全面に形成する。続いて、図２０に示すように、タングステンシリサイド（ＷＳｉ）膜５２の上にプラチナ(Ｐｔ)５４の薄膜を、例えばスパッタリング法を用いて成膜する。マスク材としてシリコン酸化膜を全面に堆積させた後、例えばＰＭＯＳが形成される領域のみ残存するように、シリコン酸化膜をレジストによるパターニングとエッチングにより選択的に除去する。得られたシリコン酸化膜をマスクＭ８としてプラチナ（Ｐｔ）薄膜５４をエッチングにより選択的に除去することにより所望の領域、本実施形態ではＰＭＯＳの領域にのみプラチナ（Ｐｔ）薄膜５５を残す。続いて、図２１に示すように、フッ酸等でシリコン酸化膜マスクＭ８を除去した後に熱工程を加えることにより、図２２に示すように、所望の領域（例えばＰＭＯＳ領域）のみプラチナ（Ｐｔ）とタングステンシリサイド（ＷＳｉ）薄膜とが反応し、タングステンを含んだプラチナシリサイド（ＷｘＰｔｙＳｉｚ）膜５６（ｘ＋ｙ＋ｚ＝１）となる。その後、全面に多結晶シリコン膜１８を堆積させる。この場合、多結晶シリコンでなくＷＳｉを全面に形成しても良い。次いで、図２３に示すように、レジストなどのパターニングとＲＩＥなどの異方性エッチングにより、多結晶シリコン１８とタングステンシリサイド膜（ＷＳｉｘ）５２との積層体、並びに、タングステンを含んだプラチナシリサイド（ＷｘＰｔｙＳｉｚ）膜５６と多結晶シリコン１８との積層体をゲート形状に加工し、それぞれタングステンシリサイド膜（ＷＳｉｘ）５３および多結晶シリコン１９の積層体、並びに、プラチナシリサイド（ＷｘＰｔｙＳｉｚ）膜５７および多結晶シリコン１９の積層体を得る。
【００３３】
さらに、既知の方法でＬＤＤ構造の不純物拡散層を形成した後、側壁ＳＷ２，ＳＷ４をゲート電極Ｇ１８，Ｇ１６の周りにそれぞれ形成する。その後、ソースドレインの不純物拡散層を形成するための不純物を注入するが、同時にゲート電極Ｇ１６，Ｇ１８中の多結晶シリコン１９にも導入される。熱工程を行うことで導入した不純物の拡散と不純物拡散層の活性化を行う。このとき、ゲート電極Ｇ１６，Ｇ１８に導入された不純物イオンも同時に拡散する。ＮＭＯＳ側のポリシリコン・タングステンシリサイド（Ｐｏｌｙ−Ｓｉ／ＷＳｉ）を含む電極Ｇ１８では、タングステンシリサイド（ＷＳｘ）２３とゲート絶縁膜１２との膜界面にドーパント（例えばＰやＡｓ等）が拡散し、タングステンシリサイド（ＷＳｘ）２３の仕事関数をより小さい方、例えば約４．１ｅＶまでシフトさせる。この一方、ＰＭＯＳ側のタングステンを含んだプラチナシリサイドと、多結晶シリコンとを含む（Ｐｏｌｙ−Ｓｉ／ＷｘＰｔｙＳｉｚ）ゲート電極Ｇ１８の仕事関数は、タングステンを含むプラチナシリサイド（ＷｘＰｔｙＳｉｚ）によって決まる。なお、上述した方法ではソースドレイン不純物拡散層と同じ種類の不純物がゲート電極Ｇ１６，Ｇ１８の多結晶シリコンに導入され、かつ、その純物濃度も同じとなってしまう。不純物の種類と不純物濃度を変えたい場合は、例えば多結晶シリコンを全面に堆積した後に不純物を導入し、マスク材としてシリコン窒化膜をその上に堆積させてからゲート加工する方法もある。
【００３４】
続いて、ソースドレイン電極用の不純物拡散層３２，３４を形成した後、不純物拡散層３２，３４の部分にシリサイドを形成することにより、図１８に示す半導体装置が提供される。このとき、ソースドレイン領域でのシリサイドと同時にゲート電極Ｇ１６，Ｇ１８にもシリサイドが形成される。ただし、ゲート電極自体の仕事関数はゲート絶縁膜に接し不純物が導入されたタングステンシリサイド膜（ＷＳｉｘ）（ゲートＧ１８）とタングステンを含むプラチナシリサイドと多結晶シリコンとの膜（Ｐｏｌｙ−Ｓｉ/ＷｘＰｔｙＳｉｚ膜）（ゲート１６）で決定され、ゲート電極上のシリサイドは、多結晶シリコン部分のゲート電極の低抵抗化に寄与するのみである。なお、シリサイド種をソースドレイン電極とゲート電極とで変更したい場合や、シリサイドの厚さを変えたい場合は、上述した第１の実施の形態と同様に、多結晶シリコン上にシリコン窒化膜を形成してからゲート加工すれば良い。
【００３５】
その後は通常のトランジスタ形成工程と同じく全面に層間膜を堆積させた後、コンタクト配線を形成してトランジスタを完成させれば良い。
【００３６】
（３）第３の実施の形態
図２４は、本発明の第３の実施の形態にかかる半導体装置の主要部を示す断面図である。上述した実施形態とは対照的に、同図に示す半導体装置９は、ダマシンゲートプロセスを用いて本発明を実現したものである。
【００３７】
即ち、シリコン基板１０の表面部に形成されたＳＴＩによって素子分離されたＣＭＯＳ領域の上に、ダミーゲートの溝ＴＲｇを残して、窒化シリコン層６６、側壁ＳＷ１２，ＳＷ１４および層間絶縁膜６８が形成される。
【００３８】
ＮＭＯＳ領域のダミーゲート溝ＴＲｇ内には、その底面および内側面に、ゲート絶縁膜７３，タングステンシリサイド（ＷＳｉ）７７、多結晶シリコン９１およびシリサイドＳＣ３２が溝ＴＲｇを順次埋めるように形成される。タングステンシリサイド（ＷＳｉ）７７、多結晶シリコン９１およびシリサイドＳＣ３２は、ゲート電極Ｇ２２を構成する。本実施形態において、ゲート電極Ｇ２２は、例えば第２の電極に対応し、タングステン（Ｗ）は、例えば第１の金属に対応する。
【００３９】
ＰＭＯＳ領域のダミーゲート溝ＴＲｇ内には、その底面および内側面に、ゲート絶縁膜７３，タングステン（Ｗ）薄膜７５、窒化タングステン（ＷＮ）８３、多結晶シリコン９１およびシリサイドＳＣ３２が溝ＴＲｇを順次埋めるように形成される。タングステン薄膜７５、窒化タングステン８３、多結晶シリコン９１およびシリサイドＳＣ３２は、ゲート電極Ｇ２４を構成する。シリコン基板１０の表面部のうち、ＳＴＩで囲まれたチャネル領域にはソースドレイン電極９２，９４が形成され、これらの電極に接するチャネル領域にはＬＤＤ層６２，６４がそれぞれ形成されている。本実施形態において、ゲート電極Ｇ２４は、例えば第１の電極に対応し、タングステン薄膜７５は、例えば第１の金属薄膜に対応し、窒化タングステン８３は、例えば第１の金属と多結晶シリコンとの反応を制御する化合物に対応する。
【００４０】
本実施形態のようなダマシンゲート型半導体装置９についても、上述した実施形態と同様に、ＣＭＯＳを構成するトランジスタのゲート電極Ｇ２２，Ｇ２４のうち、ゲート電極Ｇ２４内のタングステン（Ｗ）膜７５と多結晶シリコン９１との間に、これらの部材相互間の反応を抑制する化合物窒化タングステン（ＷＮ）８３が形成されており、これにより、ゲート電極Ｇ２２，Ｇ２４が互いに異なる仕事関数を有するように形成される。この結果、ＣＭＯＳトランジスタのしきい値が低下し、半導体装置９の性能を向上させることができる。図２４に示す半導体装置９の製造方法は、以下の通りである。
【００４１】
まず、上述した実施形態と同様に、シリコン基板１０の表面部に既知の方法でＳＴＩを形成する。次に、バッファ膜としてシリコン酸化膜を全面に形成する。ダミーゲート膜として多結晶シリコン・シリコン窒化膜を全面に形成する。レジストと異方性エッチングによりダミーゲート電極を形成する。次いで、既知の方法でＬＤＤ構造の不純物拡散層６２，６４を形成した後、側壁ＳＷ１２，ＳＷ１４をダミーゲート電極の周りにそれぞれ形成する。続いて、これらの側壁ＳＷ１２，ＳＷ１４をマスクとして不純物を注入し、ソースドレイン電極となる不純物拡散層９２，９４を自己整合的に形成する。熱処理により不純物を活性化させる。必要に応じてシリサイドをソースドレイン電極に形成した後、例えばシリコン酸化膜を全面に堆積させる。ＣＭＰ法またはエッチバック法により堆積させたシリコン酸化膜をエッチングして平坦化するとともに、ダミーゲート絶縁膜の上面を露出させる。シリコン窒化膜、シリコン酸化膜をエッチングし、バッファ酸化膜を希フッ酸系溶液で除去することで、図２５に示すようにダミーゲートの領域のシリコン基板１０を露出させ、これによりゲート電極を形成するためのゲート溝ＴＲｇが完成する。次に、図２６に示すように、ゲート溝ＴＲｇ内に絶縁膜７２を形成する。そのためには、例えばシリコン基板１０を酸化させても良いし、全面に高誘電体膜を堆積させても良い。次に、図２７に示すように、約５〜約１０ｎｍの厚さでタングステン（Ｗ）薄膜７４をＣＶＤ法などにより成膜する。続いて、図２８に示すように、シリコン酸化膜をマスク材として全面に堆積させる。所望の領域（例えばＰＭＯＳ領域）のみレジストを用いたパターニングとエッチングによりＮＭＯＳ領域にのみマスクシリコン酸化膜Ｍ１０が残るように、マスク材を除去する。次に、プラズマ処理などで露出したタングステン（Ｗ）薄膜７４の表面を窒化する。最後に希フッ酸処理等でシリコン酸化膜マスクＭ１０を除去することで、所望の領域のタングステン薄膜の表面窒化が完成し、窒化タングステン（ＷＮ）８４が形成される。
【００４２】
次に、図２９に示すように、多結晶シリコン８８を全面に形成する。６５０℃以上の熱を加えることで、図３０に示すように、表面が窒化されていないタングステン（Ｗ）薄膜７４は多結晶シリコン８８と反応してタングステンシリサイド膜（ＷＳｉｘ）７６になる。この一方、表面が窒化したＰＭＯＳトランジスタ９の領域でのタングステン（Ｗ）薄膜７４は、窒化タングステン（ＷＮ）膜８４がバリアとなってシリコンとは反応しない。ＣＭＰ法等により多結晶シリコン８８、タングステンシリサイド膜（ＷＳｉｘ）７６、窒化タングステン（ＷＮ）膜８４，およびタングステン薄膜７４をエッチングするとともに平坦化することにより、図３１に示すゲート形状を得る。
【００４３】
次に、図３２に示すように、レジストＭ１２等を用いたパターニングの後に、各ゲートの多結晶シリコン８９に不純物を導入する。なお、予め不純物が導入された多結晶シリコン膜（例えばＰドープ多結晶シリコン）を使ってもよい。熱工程を加えることで不純物を拡散させる。この場合は拡散させるだけで良いので約５００℃の低温で構わない。次に、ニッケル（Ｎｉ）等の金属材料を全面に形成してシリサイド反応させ、ゲート電極Ｇ２２，Ｇ２４を低抵抗化させる。これとは代替的に、シリサイドを行わないで不純物を高濃度に導入し、活性化させて抵抗を下げることも可能である。
【００４４】
その後は、通常のトランジスタ形成工程と同じく全面に層間膜を堆積させた後、コンタクト配線を形成してトランジスタを完成させる。
【００４５】
本実施形態においては、第２の実施の形態と同様に、タングステンを含むプラチナシリサイド（ＷｘＰｔｙＳｉｚ）電極をタングステン電極の代わりに使うこともできる。本実施形態では、タングステン（Ｗ）、プラチナ（Ｐｔ）等のメタルの加工を、ＲＩＥ法でなくＣＭＰ法で行うために、オーバーエッチングの心配がない。また、ソースドレイン領域の活性化工程をより高温で処理できるというメリットもある。
【００４６】
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限定されるものでは決してなく、その技術的範囲内で種々に変形して実施することができる。例えば、タングステン薄膜の表面を窒化させる際のマスク材はシリコン酸化膜に限られるものではない。また、金属薄膜の材料はタングステンに限定されるものではない。上述した実施形態では、金属薄膜と多結晶シリコンとの反応を制御する態様として、窒化処理によりこれらの相互間の反応を抑制させる点を取り上げたが、抑制とは逆の促進を制御の態様とし、シリコンと反応しない金属種に対してシリコンとの反応を促進させるために表面処理、例えば非結晶化を行っても良い。また、ＬＤＤ層の形成方法はゲート電極またはダミーゲート電極をマスクに用いる代わりに、ゲート周りに狭い側壁を形成してから不純物導入を行っても良い。また、多結晶シリコンに代えて非結晶シリコンを用いることもできる。さらに、基板の種類は、シリコン基板に限られることなく、例えばＳＯＩを使った基板でも本発明にかかる半導体装置を形成することができる。なお、ＳＯＩの膜厚とアプリケーションによっては本実施例とＮＭＯＳ、ＰＭＯＳ逆の導電型の電極を用いた方がトランジスタの特性が良い場合がある。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態にかかる半導体装置の要部を示す断面図である。
【図２】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図３】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図４】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図５】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図６】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図７】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図８】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図９】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１０】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１１】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１２】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１３】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１４】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１５】図１に示す半導体装置の第１の変形例の製造方法を説明する略示断面図である。
【図１６】図１に示す半導体装置の第１の変形例の要部を示す断面図である。
【図１７】図１に示す半導体装置の第２の変形例の要部を示す断面図である。
【図１８】本発明の第２の実施の形態にかかる半導体装置の要部を示す断面図である。
【図１９】図１８に示す半導体装置の製造方法を説明する略示断面図である。
【図２０】図１８に示す半導体装置の製造方法を説明する略示断面図である。
【図２１】図１８に示す半導体装置の製造方法を説明する略示断面図である。
【図２２】図１８に示す半導体装置の製造方法を説明する略示断面図である。
【図２３】図１８に示す半導体装置の製造方法を説明する略示断面図である。
【図２４】本発明の第３の実施の形態にかかる半導体装置の要部を示す断面図である。
【図２５】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図２６】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図２７】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図２８】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図２９】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図３０】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図３１】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【図３２】図２４に示す半導体装置の製造方法を説明する略示断面図である。
【符号の説明】
【００４８】
１，２，３，５，９  半導体装置
１０  シリコン基板
１２  ゲート絶縁膜
１３，１４，７４，８２，８３  タングステン薄膜
１６，１７，８３，８４  窒化タングステン
１８，１９  多結晶シリコン
２２，２３  タングステンシリサイド
２４，２６，６２，６４  ＬＤＤ層
３２，３４，９２，９４  ソースドレイン電極
４２  シリコン酸化膜
５４，５５  プラチナ薄膜
５６，５７  タングステンを含んだプラチナシリサイド膜
Ｇ２，Ｇ４  ゲート電極
Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ８  マスク
ＳＣ２，ＳＣ４，ＳＣ６，ＳＣ８，ＳＣ３２  金属シリサイド
ＳＴＩ  素子分離絶縁膜
ＳＷ２，ＳＷ４，ＳＷ１２，ＳＷ１４  側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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