(57)【要約】【課題】  回路規模を小さく抑えたまま、電磁波ノイズの低減化が図られたクロック変調回路を提供する。【解決手段】  制御回路１５でディレイライン１２へのクロックＲＥＦの入力ポイントを、ディレイライン１２から出力されるクロックＭＯＤの周波数がクロックＲＥＦの周波数よりも低減される所定方向に時間的に変化させるとともに、位相検出回路１４によりクロックＲＥＦとクロックＭＯＤの位相の一致が検出されたことを受けて、クロックＲＥＦの１周期分だけディレイライン１２へのクロックＲＥＦの入力を停止した後に、遷移した所定方向とは逆の方向の同一位相ポイントからのクロックＲＥＦの入力を再開する。【選択図】    図１
2006185030.tif 000002
【特許請求の範囲】
【請求項１】
ディレイラインへのクロックの入力ポイントあるいはディレイラインからのクロックの出力ポイントを時間的に変化させることによりクロックの周波数を変調するクロック変調回路において、
前記ディレイラインへの入力クロックと該ディレイラインからの出力クロックの位相を検出する位相検出回路と、
前記ディレイラインへのクロックの入力ポイントあるいは該ディレイラインからのクロックの出力ポイントを、該ディレイラインから出力されるクロックの周波数が該ディレイラインに入力されるクロックの周波数よりも低減される所定方向に時間的に変化させるとともに、前記位相検出回路により該ディレイラインへの入力クロックと該ディレイラインからの出力クロックの位相の一致が検出されたことを受けて、該ディレイラインへのクロックの入力ポイントあるいは該ディレイラインからのクロックの出力ポイントを、前記所定方向とは逆の方向の同一位相のポイントに遷移させる制御回路とを備えたことを特徴とするクロック変調回路。
【請求項２】
前記制御回路が、前記ディレイラインのクロックの入力ポイントを遷移させるものであって、前記位相検出回路による該ディレイラインへの入力クロックと該ディレイラインからの出力クロックの位相の一致が検出された場合にクロック１周期分該ディレイラインへのクロックの入力を停止した後に、遷移した前記所定方向とは逆の方向の同一位相のポイントからのクロックの入力を再開するものであることを特徴とする請求項１記載のクロック変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディレイラインへのクロックの入力ポイントあるいはディレイラインからのクロックの出力ポイントを時間的に変化させることによりクロックの周波数を変調するクロック変調回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の益々の微細化に伴い、半導体集積回路の基本クロックの周波数は益々高まる傾向にある。このため、半導体集積回路を構成するトランジスタのスイッチング速度も高速化し、これに伴って発生するスイッチングノイズも増大する傾向にある。従って、このような半導体集積回路が搭載された機器から放射される電磁波ノイズ（ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズ）も増大する傾向にある。
【０００３】
ここで、電磁波ノイズを抑制する手段として、周波数拡散型発振回路（Ｓｐｅｃｔｒｕｍ  Ｓｐｒｅａｄ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）が知られている。周波数拡散とは、水晶振動子等で生成される基本クロックの周波数を、予め定められたプロファイル（周波数変調プロファイルと称する）で周期的に変動させることをいい、周波数拡散型発振回路では、この周波数拡散によって電磁波ノイズが有する周波数が分散されるため、電磁波ノイズのピークレベルを小さく抑えることができる。
【０００４】
周波数変調プロファイルとしては、いわゆるセンタスプレッド方式やダウンスプレッド方式によるものが知られている。
【０００５】
図３は、センタスプレッド方式による周波数変調プロファイルの一例を示す図である。
【０００６】
センタスプレッド方式とは、基本周波数を中心として上下に周波数を変調する方式のことである。この図３には、基本周波数に対して上下対称に、変調周期Ｔで周波数を変調する例が示されている。ここで、基本周波数を有する基本クロックと変調された周波数を有する変調クロックとの位相差は、変調周期Ｔ毎に一致する。
【０００７】
図４は、ダウンスプレッド方式による周波数変調プロファイルの一例を示す図である。
【０００８】
ダウンスプレッド方式とは、基本周波数よりも低くなるように周波数を変調する方式のことである。この図４には、基本周波数よりも低くなるように、変調周期Ｔで周波数を変調する例が示されている。ダウンスプレッド方式では、変調クロックの周波数は、基本クロックの周波数よりも常に低く維持される（基本クロックよりも変調クロックのほうが常に遅れるように維持される）ため、基本クロックと変調クロックとの位相差は比較的大きい。
【０００９】
ここで、上述したセンタスプレッド方式による周波数変調プロファイルは、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）技術を用いたクロック変調回路や遅延素子を用いたクロック変調回路で実現することができる。
【００１０】
しかし、ＰＬＬ技術を用いたクロック変調回路では、位相／周波数比較回路，チャージポンプ，ローパスフィルタ，分周回路，電圧制御回路等が必要とされる。このため、回路規模が大きいという問題がある。また、このクロック変調回路では、フィルタ特性に起因する変調プロファイル歪やオーバーシュートが発生するという問題もある。
【００１１】
一方、遅延素子を用いたクロック変調回路では、上述したような問題はなく、このような遅延素子を用いたクロック変調回路として、例えば、入力されたクロック信号を複数の遅延素子でそれぞれ異なる時間だけ遅延して複数の遅延クロックを生成し、これら複数の遅延クロック信号を所定の周波数変調プロファイルに基づく制御信号に応じて選択することにより、出力クロック信号の周期を増減させて、その出力クロック信号の周波数を変動する技術が提案されている（特許文献１参照）。
【特許文献１】特再表２０００−８４５２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した特許文献１に提案された技術は、センタスプレッド方式による周波数変調プロファイルを用いたものであるため、基本クロックの周波数よりも高い周波数を有するクロックが生成される。従って、基本クロックの周波数よりも高い周波数のクロックで半導体集積回路が動作することとなる。しかし、このように高い周波数のクロックで半導体集積回路を動作させるのでは、その半導体集積回路の動作タイミングの保証は困難であり、また消費電力も増大するという問題が発生する。
【００１３】
ここで、基本クロックの周波数よりも低くなるように周波数を変調する、ダウンスプレッド方式による周波数変調プロファイルを用いたクロック変調回路を採用すると、上記のような問題は解決される。ところで、このクロック変調回路を、ＰＬＬ技術を用いて実現したのでは、前述したように回路規模が大きい等の問題を抱え込むこととなる。
【００１４】
そこで、遅延素子を用いてダウンスプレッド方式による周波数変調プロファイルを実現することが考えられる。しかし、ダウンスプレッド方式では、変調クロックと基本クロックとの位相差は比較的大きく、このため遅延素子を用いてこの周波数変調プロファイルを実現するのでは、多数の遅延素子が必要であるという問題が発生する。
【００１５】
本発明は、上記事情に鑑み、回路規模を小さく抑えたまま、電磁波ノイズの低減化が図られたクロック変調回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成する本発明のクロック変調回路は、ディレイラインへのクロックの入力ポイントあるいはディレイラインからのクロックの出力ポイントを時間的に変化させることによりクロックの周波数を変調するクロック変調回路において、
上記ディレイラインへの入力クロックとそのディレイラインからの出力クロックの位相を検出する位相検出回路と、
上記ディレイラインへのクロックの入力ポイントあるいはそのディレイラインからのクロックの出力ポイントを、そのディレイラインから出力されるクロックの周波数がそのディレイラインに入力されるクロックの周波数よりも低減される所定方向に時間的に変化させるとともに、上記位相検出回路によりそのディレイラインへの入力クロックとそのディレイラインからの出力クロックの位相の一致が検出されたことを受けて、そのディレイラインへのクロックの入力ポイントあるいはそのディレイラインからのクロックの出力ポイントを、上記所定方向とは逆の方向の同一位相のポイントに遷移させる制御回路とを備えたことを特徴とする。
【００１７】
本発明のクロック変調回路は、ディレイラインへのクロックの入力ポイントあるいはディレイラインからのクロックの出力ポイントを、そのディレイラインから出力されるクロックの周波数がそのディレイラインに入力されるクロックの周波数よりも低減される所定方向に時間的に変化させるものであるため、電磁波ノイズのピークレベルを小さく抑えるにあたり、基本クロックの周波数よりも低くなるように周波数を変調する、いわゆるダウンスプレッド方式による周波数変調プロファイルが用いられることとなる。従って、基本クロックの周波数よりも高い周波数のクロックで半導体集積回路を動作させることはなく、半導体集積回路の動作タイミングを確実に保証することができるとともに消費電力を小さく抑えることができる。さらに、ディレイラインへの入力クロックとそのディレイラインからの出力クロックの位相の一致が検出されたことを受けて、そのディレイラインへのクロックの入力ポイントあるいはそのディレイラインからのクロックの出力ポイントを、所定方向とは逆の方向の同一位相のポイントに遷移させるものであるため、多数の遅延素子を用いてダウンスプレッド方式による周波数変調プロファイルを実現するクロック変調回路と比較し、小さな回路規模で済む。
【００１８】
ここで、上記制御回路が、上記ディレイラインのクロックの入力ポイントを遷移させるものであって、上記位相検出回路によるそのディレイラインへの入力クロックとそのディレイラインからの出力クロックの位相の一致が検出された場合にクロック１周期分そのディレイラインへのクロックの入力を停止した後に、遷移した上記所定方向とは逆の方向の同一位相のポイントからのクロックの入力を再開するものであることが好ましい。
【００１９】
このようにすると、クロックの出力ポイントを遷移させる場合と比較し、遷移した出力ポイントからのクロックを切り換えるためのマルチプレクサ等の複雑な回路を備える必要はなく、遷移した入力ポイントからのクロックを入力するゲート回路をディレイラインに備えれば済む。従って、回路規模をさらに小さく抑えることができる。
【発明の効果】
【００２０】
本発明のクロック変調回路によれば、回路規模を小さく抑えたまま、電磁波ノイズの低減化が図られる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施の形態を説明する。
【００２２】
図１は、本発明の一実施形態のクロック変調回路の構成を示す図である。
【００２３】
図１に示すクロック変調回路１０は、入力用バッファ１１と、ディレイライン１２と、出力用バッファ１３と、位相検出回路１４と、制御回路１５とを備え、ディレイライン１２へのクロックＲＥＦの入力ポイントを時間的に変化させることによりクロックＲＥＦの周波数を変調するクロック変調回路である。
【００２４】
クロック変調回路１０を構成する入力用バッファ１１には、クロックＩＮが入力される。この入力用バッファ１１は、入力されたクロックＩＮからクロックＲＥＦを生成し、生成されたクロックＲＥＦをディレイライン１２、位相検出回路１４、および制御回路１５に向けて出力する。
【００２５】
ディレイライン１２は、入力されたクロックＲＥＦを、制御回路１５からの所定の周波数変調プロファイルに基づく制御信号に応じて遅延し、出力クロックＭＯＤとして出力用バッファ１３および位相検出回路１４に向けて出力する。
【００２６】
出力用バッファ１３は、ディレイライン１２からの出力クロックＭＯＤを入力し、クロックＯＵＴとして外部に向けて出力する。
【００２７】
位相検出回路１４は、ディレイライン１２への入力クロックＲＥＦとディレイライン１２からの出力クロックＭＯＤを入力し、これら入力クロックＲＥＦと出力クロックＭＯＤとの位相を検出し、その結果を位相検出信号Ｋとして制御回路１５に向けて出力する。
【００２８】
制御回路１５は、ディレイライン１２へのクロックＲＥＦの入力ポイントを、そのディレイライン１２から出力されるクロックＭＯＤの周波数がディレイライン１２に入力されるクロックＲＥＦの周波数よりも低減される所定方向に時間的に変化させる。具体的には、この制御回路１５は、所定の周波数変調プロファイルに基づく制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４を生成し、生成された制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４により、ディレイライン１２が有する複数の遅延素子からの遅延クロックを制御することにより、クロックＭＯＤの周波数がクロックＲＥＦの周波数よりも低減される所定方向に時間的に変化させる。
【００２９】
また、この制御回路１５は、位相検出回路１４によりディレイライン１２への入力クロックＲＥＦとディレイライン１２からの出力クロックＭＯＤの位相の一致が検出されたことを受けて、即ち位相検出信号Ｋが入力された時点で、ディレイライン１２へのクロックＲＥＦの入力ポイントを、上記所定方向とは逆の方向の同一位相のポイントに遷移させる。
【００３０】
さらに、この制御回路１５は、上述したようにディレイライン１２のクロックＲＥＦの入力ポイントを遷移させるものであって、位相検出回路１４によるディレイライン１２への入力クロックＲＥＦとディレイライン１２からの出力クロックＭＯＤの位相の一致が検出された（位相検出信号Ｋが入力された）場合に、クロック１周期分だけディレイライン１２へのクロックＲＥＦの入力を停止した後に、遷移した入力ポイントからのクロックＲＥＦの入力を再開する。以下、図２を参照して説明する。
【００３１】
図２は、図１に示すクロック変調回路におけるタイミングチャートである。
【００３２】
図２には、図１に示す入力用バッファ１１に入力される入力クロックＩＮが示されている。また、図２には、入力用バッファ１１で生成されたクロックＲＥＦが示されている。このクロックＲＥＦは、ディレイライン１２に入力される。上述したように、このディレイライン１２では、制御回路１５からの所定の周波数変調プロファイルに基づく制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４に応じて遅延量が制御される。具体的には、ディレイライン１２では、入力されたクロックＲＥＦのサイクル毎に周期が増大するように遅延量が制御される。
【００３３】
ディレイライン１２には、先ず、入力クロックＩＮの１サイクル目のパルスＰ１に対応する、クロックＲＥＦの１サイクル目のパルスＲ１が入力される。この１サイクル目のパルスＲ１は、極めてわずかな量だけ遅延されてクロックＭＯＤの１サイクル目のパルスＭ１として出力され、さらに出力バッファ１３を経由してクロックＯＵＴの１サイクル目のパルスＯ１として出力される。
【００３４】
次いで、ディレイライン１２には、２サイクル目のパルスＲ２が入力される。このパルスＲ２は、所定量だけ遅延されて２サイクル目のパルスＭ２として出力される。
【００３５】
さらに、ディレイライン１２には、３サイクル目のパルスＲ３が入力される。このパルスＲ３は、パルスＲ２よりもさらに大きな遅延量で遅延されて３サイクル目のパルスＭ４として出力される。以下、同様にして、７サイクル目のパルスＲ７が入力されて、最大の遅延量で遅延された７サイクル目のパルスＭ７が出力される。このように制御することにより、クロックＲＥＦとクロックＭＯＤの位相差が徐々に小さくなる。
【００３６】
次に、８サイクル目のパルスＲ８が入力される。この時点では、図２に丸印で示すように、クロックＲＥＦとクロックＭＯＤの位相差がゼロになる。すると、位相検出回路１４から位相検出信号Ｋが制御回路１５に向けて出力される。制御回路１５は、これを受けて、クロックＲＥＦのパルスＲ９（クロック１周期分）の入力を停止する。尚、入力された８サイクル目のパルスＲ８に対応する８サイクル目のパルスＭ８は出力される。その後、１０サイクル目のパルスＲ１０が入力されて、そのパルスＲ１０に対応するパルスＭ１０が、パルスＭ８に対して所定の遅延量だけ加算されて出力される。このようにディレイライン１２を制御することにより、ディレイライン１２の遅延量が基本クロックである入力クロックＩＮの周期時間だけ速くなるように制御する。換言すれば、１サイクル分の遅延量を戻すように制御する。その後、ディレイライン１２では、上述したようにして、制御回路１５からの所定の周波数変調プロファイルに基づいて遅延量が制御される。
【００３７】
このクロック変調回路１０は、上述した制御回路１５を備えたものであるため、電磁波ノイズのピークレベルを小さく抑えるにあたり、基本クロックの周波数よりも低くなるように周波数を変調する、いわゆるダウンスプレッド方式による周波数変調プロファイルが用いられることとなる。従って、基本クロックの周波数よりも高い周波数のクロックで半導体集積回路を動作させることはなく、半導体集積回路の動作タイミングを確実に保証することができるとともに消費電力を小さく抑えることができる。また、多数の遅延素子を用いてダウンスプレッド方式による周波数変調プロファイルを実現するクロック変調回路と比較し、回路規模を小さく抑えることができる。
【００３８】
また、このクロック変調回路１０は、制御回路１５がディレイライン１２のクロックＲＥＦの入力ポイントを遷移させるものであって、位相検出回路１４でクロックＲＥＦとクロックＭＯＤの位相の一致が検出された場合にクロック１周期分だけクロックＲＥＦの入力を停止した後に、遷移した入力ポイントからのクロックＲＥＦの入力を再開するものである。このため、クロックＭＯＤの出力ポイントを遷移させる場合と比較し、遷移した出力ポイントからのクロックを切り換えるためのマルチプレクサ等の複雑な回路を備える必要はなく、遷移した入力ポイントからのクロックを入力するゲート回路をディレイライン１２に備えれば済む。従って、回路規模がさらに小さく抑えられている。
【００３９】
尚、ディレイラインからのクロックの出力ポイントを、そのディレイラインから出力されるクロックの周波数がディレイラインに入力されるクロックの周波数よりも低減される所定方向に時間的に変化させるとともに、ディレイラインへの入力クロックとディレイラインからの出力クロックの位相の一致が検出されたことを受けて、ディレイラインからのクロックの出力ポイントを、上記所定方向とは逆の方向の同一位相のポイントに遷移させるように制御してもよい。このように制御すると、電磁波ノイズのピークレベルを小さく抑えるにあたり、基本クロックの周波数よりも低くなるように周波数を変調するダウンスプレッド方式による周波数変調プロファイルが用いられることとなる。従って、半導体集積回路の動作タイミングを確実に保証することができるとともに消費電力を小さく抑えることができる。また、多数の遅延素子を用いてダウンスプレッド方式による周波数変調プロファイルを実現するクロック変調回路と比較し、小さな回路規模で実現することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態のクロック変調回路の構成を示す図である。
【図２】図１に示すクロック変調回路におけるタイミングチャートである。
【図３】センタスプレッド方式による周波数変調プロファイルの一例を示す図である。
【図４】ダウンスプレッド方式による周波数変調プロファイルの一例を示す図である。
【符号の説明】
【００４１】
１０  クロック変調回路
１１  入力用バッファ
１２  ディレイライン
１３  出力用バッファ
１４  位相検出回路
１５  制御回路
【図１】
2006185030.tif 000003
【図２】
2006185030.tif 000004
【図３】
2006185030.tif 000005
【図４】
2006185030.tif 000006