(57)【要約】【課題】  より広い電圧範囲において高調波を抑制可能な半導体装置を提供する。【解決手段】  ｐ−半導体層２は、基板１上に形成され、ｐ＋半導体層３は、ｐ−半導体層２上に形成され、ｐ−半導体層４Ａ〜４Ｄは、ｐ＋半導体層３上に形成され、ｎ＋半導体層５Ａ〜５Ｄは、それぞれ、ｐ−半導体層４Ａ〜４Ｄ上に形成され、電極６Ａは、ｎ＋半導体層５Ａ，５Ｄ上と、ｐ＋半導体層３上の一部とに形成される。電極６Ｂ，６Ｃは、それぞれ、ｎ＋半導体層５Ｂ，５Ｃ上に形成され、電極７は、ｐ＋半導体層３上に形成される。第２の面内方向ＤＲ２において、ｐ−半導体層２は導電部２１〜２３を含み、ｐ＋半導体層３は、導電部３１〜３３を含む。導電部２２，３２は、抵抗部を構成し、負の直流電圧は、電極７から導電部２３，３３、；２２，３２；導電部２１，３１を介してｐ−半導体層４Ｂ，４Ｃに印加される。【選択図】        図１
2006073894.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、第１の導電型からなる第１の半導体層と、
前記第１の半導体層上に前記基板の面内方向に隣接するように形成された第１および第２のダイオードとを備え、
前記第１のダイオードは、
前記第１の半導体層上に形成され、前記第１の導電型からなる第２の半導体層と、
前記第１の導電型と異なる第２の導電型からなり、前記第２の半導体層と階段接合を形成する第３の半導体層とを含み、
前記第２のダイオードは、
前記第１の半導体層上に形成され、前記第１の導電型からなる第４の半導体層と、
前記第２の導電型からなり、前記第４の半導体層と前記階段接合を形成する第５の半導体層とを含み、
前記第１の半導体層は、
前記第２および第４の半導体層を相互に接続する接続部と、
前記基板の面内方向において前記接続部に隣接して設けられた抵抗部と、
前記基板の面内方向から前記抵抗部に隣接して設けられ、前記第１および第２のダイオードに逆バイアスを印加するための所定の直流電圧を前記抵抗部および前記接続部を介して前記第２および第４の半導体層に印加するための端子部とを含む、半導体装置。
【請求項２】
前記接続部は、
前記基板上に設けられ、前記第１の導電型からなる第６の半導体層と、
前記第６の半導体層に接して前記第６の半導体層上に設けられ、前記第１の導電型からなる第７の半導体層とを含み、
前記抵抗部は、前記基板上に前記基板の面内方向から前記第６の半導体層に接して設けられ、前記第１の導電型からなる第８の半導体層と、
前記第８の半導体層に接して前記第８の半導体層上に設けられ、前記第１の導電型からなる第９の半導体層とを含み、
前記端子部は、
前記基板上に前記基板の面内方向から前記第８の半導体層に接して設けられ、前記第１の導電型からなる第１０の半導体層と、
前記第１０の半導体層に接して前記第１０の半導体層上に設けられ、前記第１の導電型からなる第１１の半導体層とを含む、請求項１に記載の半導体装置。
【請求項３】
前記第６、第８および第１０の半導体層は、前記基板上に一体的に形成され、第１の比抵抗を有し、
前記第７、第９および第１１の半導体層の各々は、前記第１の比抵抗よりも小さい第２の比抵抗を有する、請求項２に記載の半導体装置。
【請求項４】
前記第１および第２のダイオードは、前記基板の第１の面内方向において、前記抵抗部を前記第１の面内方向と略直交する第２の面内方向に通る直線に対して対称の位置に配置される、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の導電型は、ｐ型であり、
前記第２の導電型は、ｎ型である、請求項１から請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、２つのダイオードを逆直列に接続して成る半導体装置に関するものである。
【背景技術】
【０００２】
電圧によって容量が変化するｐ／ｎ接合の性質は、マイクロ波の用途にとって重要である。バラクタダイオードは、ｐ／ｎ接合の容量変化によって交流リアクタンスが変化する特性を利用するように設計されたダイオードである。そして、バラクタダイオードの容量可変性は、その利用法によって２つのグループに分類される。
【０００３】
第１のグループは、容量が電圧によって非線形に変化するバラクタダイオードの非線形性を積極的に利用するものであり、このグループにおいては、バラクタダイオードは、高周波発生器、パラメトリック増幅器および周波数逓倍器等に用いられる。この場合、ｐ／ｎ接合に印加される直流電圧には、ＲＦ信号電圧が重畳され、バラクタダイオードの容量は、直流電圧とＲＦ信号電圧との和の関数となる。そして、直流電圧とＲＦ信号電圧との和に対する容量の変化が大きい程、高周波発生器、パラメトリック増幅器および周波数逓倍器等の出力効率は高くなる。
【０００４】
一方、第２のグループは、バラクタダイオードの非線形性を極力抑制するものであり、このグループにおいては、バラクタダイオードは、移相器、アンテナおよび電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）等に用いられる。この場合、バラクタダイオードに印加される直流電圧は、ＲＦ信号電圧を制御するための制御信号である。そして、バラクタダイオードは、制御電圧としての直流電圧が印加されると可変容量素子として機能し、ＲＦ信号電圧に対して一定の容量素子として動作することが好ましい。容量がＲＦ信号電圧により変化すると出力に非線形歪みが生じるからである。
【０００５】
バラクタダイオードを第２のグループとして用いる場合に非線形歪みを抑制する方法として２つのバラクタダイオードを逆直列に接続し、２つのバラクタダイオード間に直流電圧を印加する方法が知られている（非特許文献１）。この方法は、市販されている２つのバラクタダイオードを単に逆直列に接続し、２つのバラクタダイオード間に直流電圧を印加するものである。そして、この方法においては、２つのバラクタダイオードに印加される直流電圧（逆バイアス）が約１０〜１２Ｖの範囲において、２次高調波および３次高調波が抑制される。
【非特許文献１】韓  青、稲垣  恵三、大平  孝，”逆直列バラクタ対のＲＦ非線形歪”，２００３年電子情報通信学会総合大会，Ｓ−１９〜Ｓ２０．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、非特許文献１に記載された方法では、２つのバラクタダイオード間に印加される直流電圧（逆バイアス）の広い範囲において２次高調波および３次高調波を抑制することが困難である。
【０００７】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、より広い電圧範囲において高調波を抑制可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明によれば、半導体装置は、第１の半導体層と、第１および第２のダイオードとを備える。第１の半導体層は、基板上に形成され、第１の導電型からなる。第１および第２のダイオードは、第１の半導体層上に基板の面内方向に隣接するように形成される。第１のダイオードは、第１の半導体層上に形成され、第１の導電型からなる第２の半導体層と、第１の導電型と異なる第２の導電型からなり、第２の半導体層と階段接合を形成する第３の半導体層とを含む。第２のダイオードは、第１の半導体層上に形成され、第１の導電型からなる第４の半導体層と、第２の導電型からなり、第４の半導体層と階段接合を形成する第５の半導体層とを含む。そして、第１の半導体層は、第２および第４の半導体層を相互に接続する接続部と、基板の面内方向において接続部に隣接して設けられた抵抗部と、基板の面内方向から抵抗部に隣接して設けられ、第１および第２のダイオードに逆バイアスを印加するための所定の直流電圧を抵抗部および接続部を介して第２および第４の半導体層に印加するための端子部とを含む。
【０００９】
好ましくは、接続部は、基板上に設けられ、第１の導電型からなる第６の半導体層と、第６の半導体層に接して第６の半導体層上に設けられ、第１の導電型からなる第７の半導体層とを含む。抵抗部は、基板上に基板の面内方向から第６の半導体層に接して設けられ、第１の導電型からなる第８の半導体層と、第８の半導体層に接して第８の半導体層上に設けられ、第１の導電型からなる第９の半導体層とを含む。端子部は、基板上に基板の面内方向から第８の半導体層に接して設けられ、第１の導電型からなる第１０の半導体層と、第１０の半導体層に接して第１０の半導体層上に設けられ、第１の導電型からなる第１１の半導体層とを含む。
【００１０】
好ましくは、第６、第８および第１０の半導体層は、基板上に一体的に形成され、第１の比抵抗を有する。第７、第９および第１１の半導体層の各々は、第１の比抵抗よりも小さい第２の比抵抗を有する。
【００１１】
好ましくは、第１および第２のダイオードは、基板の第１の面内方向において、抵抗部を第１の面内方向と略直交する第２の面内方向に通る直線に対して対称の位置に配置される。
【００１２】
好ましくは、第１の導電型は、ｐ型であり、第２の導電型は、ｎ型である。
【発明の効果】
【００１３】
この発明による半導体装置においては、複数の半導体層が順次積層され、各々が階段接合からなる２つのダイオードが逆直列に接続される。そして、２つのダイオードを逆直列に接続する半導体層は、接続部、抵抗部および端子部を含み、端子部から抵抗部および接続部を介して逆バイアスが２つのダイオードに印加される。その結果、２次高調波は、２つのダイオードが逆直列に接続されたことに起因して抑制され、３次高調波は、ダイオードが階段接合からなることに起因して抑制される。
【００１４】
したがって、この発明によれば、より広い電圧範囲において高調波を抑制できる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１６】
図１は、この発明の実施の形態による半導体装置の概念図である。図１の（ａ）は、この発明の実施の形態による半導体装置１０の平面図であり、図１の（ｂ）は、図１の（ａ）に示す線Ｉｂ−Ｉｂ間における半導体装置１０の断面図であり、図１の（ｃ）は、図１の（ａ）に示す線Ｉｃ−Ｉｃ間における半導体装置１０の断面図である。
【００１７】
この発明による半導体装置１０は、基板１と、ｐ−半導体層２，４Ａ〜４Ｄ，８，１２と、ｐ＋半導体層３，９，１３と、ｎ＋半導体層５Ａ〜５Ｄと、電極６Ａ〜６Ｃ，７，１１，１４とを備える。ｐ−半導体層２は、基板１上に形成され、ｐ＋半導体層３は、ｐ−半導体層２上に形成され、ｐ−半導体層４Ａ〜４Ｄは、ｐ＋半導体層３上に形成され、ｎ＋半導体層５Ａ〜５Ｄは、それぞれ、ｐ−半導体層４Ａ〜４Ｄ上に形成される。そして、電極６Ａは、ｎ＋半導体層５Ａ，５Ｄ上と、ｐ＋半導体層３上の一部とに形成される。また、電極６Ｂ，６Ｃは、それぞれ、ｎ＋半導体層５Ｂ，５Ｃ上に形成される。
【００１８】
電極７は、ｐ＋半導体層３上に形成される。ｐ−半導体層８，１２は、基板１上に形成され、ｐ＋半導体層９，１３は、それぞれ、ｐ−半導体層８，１２上に形成され、電極１１，１４は、それぞれ、ｐ＋半導体層９，１３上に形成される。
【００１９】
基板１は、結晶成長されたガリウムヒ素（ＧａＡｓ）基板からなる。また、ｐ−半導体層２，４Ａ〜４Ｄ，８，１２、ｐ＋半導体層３，９，１３、およびｎ＋半導体層５Ａ〜５Ｄは、結晶成長されたＧａＡｓからなる。更に、電極６Ａ〜６Ｃ，７，１１，１４は、金（Ａｕ）からなる。そして、ｐ−半導体層２，８，１２は、ｐ型不純物として２×１０１６ｃｍ−３のベリリウム（Ｂｅ）を含み、ｐ＋半導体層３，９，１３は、ｐ型不純物として１×１０１９ｃｍ−３のＢｅを含み、ｐ−半導体層４Ａ〜４Ｄは、ｐ型不純物として５×１０１６ｃｍ−３のＢｅを含み、ｎ＋半導体層５Ａ〜５Ｄは、ｎ型不純物として１×１０１８ｃｍ−３のシリコン（Ｓｉ）を含む。したがって、ｐ＋半導体層３，９，１３の抵抗は、ｐ−半導体層２，４Ａ〜４Ｄ，８，１２の抵抗よりも小さい。
【００２０】
また、ｐ−半導体層２，４Ａ〜４Ｄ，８，１２およびｐ＋半導体層３，９，１３の各々は、１．０μｍの膜厚を有し、ｎ＋半導体層５Ａ〜５Ｄは、１．５μｍの膜厚を有する。
【００２１】
ｐ−半導体層２およびｐ＋半導体層３は、基板１の第１の面内方向ＤＲ１において７７０μｍの長さを有し、第１の面内方向ＤＲ１と直交する第２の面内方向ＤＲ２において３４０μｍの長さを有する。
【００２２】
ｐ−半導体層４Ａ〜４Ｄおよびｎ＋半導体層５Ａ〜５Ｄの各々は、１辺が２２０μｍの略正方形からなる。その結果、ｐ−半導体層４Ａ〜４Ｄは、相互に分離され、ｎ＋半導体層５Ａ〜５Ｄも、相互に分離されている。この場合、ｐ−半導体層４Ａ／ｎ＋半導体層５Ａとｐ−半導体層４Ｂ／ｎ＋半導体層５Ｂとの間隔、ｐ−半導体層４Ｂ／ｎ＋半導体層５Ｂとｐ−半導体層４Ｃ／ｎ＋半導体層５Ｃとの間隔、およびｐ−半導体層４Ｃ／ｎ＋半導体層５Ｃとｐ−半導体層４Ｄ／ｎ＋半導体層５Ｄとの間隔は、１０μｍである。
【００２３】
また、電極６Ａは、略コの字形状からなり、電極６Ｂ，６Ｃは、１辺が１６０μｍの略正方形からなる。そして、電極６Ｂ，６Ｃは、基板１の面内方向において、それぞれ、ｎ＋半導体層５Ｂ，５Ｃの中央部に配置される。この場合、ｎ＋半導体層５Ｂ，５Ｃの端と電極６Ｂ，６Ｃの端との間隔は、２０μｍである。
【００２４】
更に、電極７は、第１の面内方向ＤＲ１において、１１０μｍの長さを有し、電極１１，１４は、第１の面内方向ＤＲ１において、１４０μｍの長さを有する。そして、電極７と電極１１との間隔および電極７と電極１４との間隔は、６０μｍである。
【００２５】
更に、第２の面内方向ＤＲ２におけるｐ−半導体層２およびｐ＋半導体層３とｐ−半導体層８，１２／ｐ＋半導体層９，１３との間隔は、１００μｍである。
【００２６】
ｎ＋半導体層５Ａ〜５Ｄは、それぞれ、ｐ−半導体層４Ａ〜４Ｄと階段状のｐ／ｎ接合を形成する。即ち、ｐ−半導体層４Ａ〜４Ｄ中のＢｅは、ｐ＋半導体層３との界面からｎ＋半導体層５Ａ〜５Ｄとの界面へ向かって一定の不純物濃度を有し、ｎ＋半導体層５Ａ〜５Ｄとの界面で不純物濃度が急峻に低下する。また、ｎ＋半導体層５Ａ〜５Ｄ中のＳｉは、ｐ−半導体層４Ａ〜４Ｄとの界面で不純物濃度が急峻に増加し、電極６Ａ〜６Ｃとの界面へ向かって一定の不純物濃度を有する。そして、上述したようにｐ−半導体層４Ａ〜４Ｄおよびｎ＋半導体層５Ａ〜５Ｄは、相互に分離されているので、半導体装置１０は、４個のｐ／ｎ接合を含む。但し、電極６Ａは、ｎ＋半導体層５Ａ，５Ｄおよびｐ＋半導体層３上に形成されているので、ｐ−半導体層４Ａ／ｎ＋半導体層５Ａからなるｐ／ｎ接合、およびｐ−半導体層４Ｄ／ｎ＋半導体層５Ｄからなるｐ／ｎ接合は、ダイオードとして機能しない。したがって、半導体装置１０は、実質的に、ｐ−半導体層４Ｂ／ｎ＋半導体層５ＢからなるダイオードＤ１と、ｐ−半導体層４Ｃ／ｎ＋半導体層５ＣからなるダイオードＤ２との２つのダイオードＤ１，Ｄ２を備える。
【００２７】
ｐ＋半導体層３は、図１の（ｂ）に示すように基板１の第１の面内方向ＤＲ１に連続しているので、ｐ＋半導体層３は、ダイオードＤ１のアノード（ｐ−半導体層４Ｂ）をダイオードＤ２のアノード（ｐ−半導体層４Ｃ）に接続する。これによって、２つのダイオードＤ１，Ｄ２は、逆直列に接続される。
【００２８】
図１の（ｃ）に示すように、ｐ−半導体層２は、基板１の第２の面内方向ＤＲ２において、導電部２１〜２３を含み、ｐ＋半導体層３は、第２の面内方向ＤＲ２において導電部３１〜３３を含む。導電部２１〜２３は、同じ膜厚Ｄ（＝１．０μｍ）を有し、それぞれ、導電部３１〜３３に接している。第１の面内方向ＤＲ１において、導電部２１は、７７０μｍの幅を有し、導電部２２は、２０μｍの幅Ｗを有し、導電部２３は、１８０μｍの長さを有する。したがって、導電部２２は、第１の面内方向ＤＲ１において導電部２１，２３に比べ狭い幅を有する。
【００２９】
また、第１の面内方向ＤＲ１において、導電部３１は、７７０μｍの幅を有し、導電部３２は、２０μｍの幅Ｗを有し、導電部３３は、１８０μｍの長さを有する。したがって、導電部３２は、第１の面内方向ＤＲ１において導電部３１，３３に比べ狭い幅を有する。そして、導電部３２は、導電部３１，３３の膜厚（＝１．０μｍ）よりも薄い０．３２μｍの膜厚ｄを有する。
【００３０】
ＲＦ信号電圧は、電極６Ｂ，６Ｃを介してそれぞれダイオードＤ１，Ｄ２に印加される。また、電極７には、負の直流電圧ＤＣ＿Ｎが印加される。電極７に印加された負の直流電圧ＤＣ＿Ｎは、導電部３３，２３、導電部３２，２２および導電部３１，２１を介してダイオードＤ１，Ｄ２のアノード（ｐ−半導体層４Ｂ，４Ｃ）に印加される。
【００３１】
これにより、２つのダイオードＤ１，Ｄ２には同じ逆バイアスが印加され、２つのダイオードＤ１，Ｄ２は、バラクタダイオードとして機能する。
【００３２】
半導体装置１０においては、導電部２２，３２と、ダイオードＤ１，Ｄ２との位置関係は、次のようになる。即ち、ダイオードＤ１，Ｄ２は、基板１の第１の面内方向ＤＲ１において、導電部２２，３２を第２の面内方向ＤＲ２に通る線ＬＮに対して対称の位置に配置される。
【００３３】
また、半導体装置１０においては、導電部３２は、導電部３１，３３よりも幅が狭く、かつ、膜厚が薄く、導電部２２は、導電部２１，２３よりも幅が狭いので、導電部２２，３２は、導電部２１，３１；２３，３３よりも大きい抵抗を有し、負の直流電圧ＤＣ＿Ｎは、抵抗を介してダイオードＤ１，Ｄ２のアノード（ｐ−半導体層４Ｂ，４Ｃ）に印加される。そして、上述したように、導電部２２，３２は、第１の面内方向ＤＲ１において、２つのダイオードＤ１，Ｄ２の中間に配置されるので、負の直流電圧ＤＣ＿Ｎは、２つのダイオードＤ１，Ｄ２に均等に印加され、２つのダイオードは、同じバラクタダイオード特性を示す。
【００３４】
その結果、ＲＦ信号電圧が電極６Ｂ，６Ｃに印加されたとき、２つのダイオードＤ１，Ｄ２に発生する２次高調波および３次高調波が抑制される。この場合、２次高調波は、主に、同じバラクタダイオード特性を示す２つのダイオードＤ１，Ｄ２をｐ＋半導体層３を介して逆直列に接続したことに起因して抑制され、３次高調波は、ダイオードＤ１，Ｄ２のｐ／ｎ接合を階段接合にしたことに起因して抑制される。
【００３５】
なお、導電部２１，３１は、第１の面内方向ＤＲ１において連続しており、ｐ−半導体層４Ｂとｐ−半導体層４Ｃとを相互に接続するので、「接続部」を構成する。また、導電部２２は、導電部２１，２３よりも幅が狭く、導電部３２は、導電部３１，３３よりも幅が狭く、かつ、膜厚が薄いので、導電部２２および３２は、導電部２１，３１；２３，３３よりも抵抗が大きい。したがって、導電部２２，３２は、「抵抗部」を構成する。さらに、導電部２３，３３は、負の直流電圧ＤＣ＿Ｎを印加するための「端子部」を構成する。
【００３６】
このように、半導体装置１０は、２つのダイオードＤ１，Ｄ２をバラクタダイオードとして機能させるための負の直流電圧ＤＣ＿Ｎを印加するための端子部を備える。
【００３７】
電極６Ａおよびｎ＋半導体層５Ａは、ダイオードＤ１の特性を測定するための端子として機能し、電極６Ａおよびｎ＋半導体層５Ｄは、ダイオードＤ２の特性を測定するための端子として機能する。
【００３８】
電極６Ａは、ｎ＋半導体層５Ａ，５Ｄおよびｐ＋半導体層３上に形成されているため、電極６Ａに印加された電圧は、ｐ＋半導体層３を介してダイオードＤ１，Ｄ２のｐ−半導体層４Ｂ，４Ｃに印加される。
【００３９】
したがって、ｎ＋半導体層５Ａ上の電極６Ａと、電極６Ｂとにプローブを接触させ、電極６Ａ，６Ｂ間に電圧を印加してダイオードＤ１の特性を測定する。また、ｎ＋半導体層５Ｄ上の電極６Ａと、電極６Ｃとにプローブを接触させ、電極６Ａ，６Ｃ間に電圧を印加してダイオードＤ２の特性を測定する。
【００４０】
ｎ＋半導体層５Ａ上の電極６Ａ、電極６Ｂ、電極６Ｃ、およびｎ＋半導体層５Ｄ上の電極６Ａは、同じ高さに形成されているため、プローブを電極６Ａ，６Ｂまたは６Ａ，６Ｃ上に設置し易くなり、ダイオードＤ１，Ｄ２の各々の特性を容易に測定できる。
【００４１】
電極１１，１４は、負の直流電圧ＤＣ＿Ｎを電極７に印加するときに用いられる。負の直流電圧ＤＣ＿Ｎが電極７に印加される場合、外部からの雑音を抑制するために、３針のＧＳＧ（Ｇｒｏｕｎｄ−Ｓｉｇｎａｌ−Ｇｒｏｕｎｄ）プローブを用いる必要がある。そして、電極７，１１，１４は、同じ高さに形成されている。したがって、負の直流電圧ＤＣ＿Ｎを電極７に印加する場合、負の直流電圧ＤＣ＿Ｎを印加するためのプローブは電極７に接触され、接地させるための２つのプローブは、電極１１，１４に接触される。
【００４２】
このように、電極１１，１４は、負の直流電圧ＤＣ＿Ｎを電極７に印加するときの接地用プローブを配置させるために用いられる。
【００４３】
図２は、抵抗部を構成する導電部２２，３２の拡大図である。導電部２２は、幅Ｗ、膜厚Ｄおよび長さＬを有し、導電部３２は、幅Ｗ、膜厚ｄおよび長さＬを有する。その結果、第２の面内方向ＤＲ２において、導電部２２の断面積Ｓ１は、Ｓ１＝Ｗ×Ｄであり、導電部３２の断面積Ｓ２は、Ｓ２＝Ｗ×ｄである。導電部２２は、２×１０１６ｃｍ−３のＢｅを含み、導電部３２は、１×１０１９ｃｍ−３のＢｅを含むので、導電部２２，３２の比抵抗をそれぞれρ１，ρ２（＜＜ρ１）とする。
【００４４】
そうすると、第２の面内方向ＤＲ２における導電部２２の抵抗Ｒ１は、
Ｒ１＝ρ１×Ｌ／（Ｗ×Ｄ）・・・（１）
となり、第２の面内方向ＤＲ２における導電部３２の抵抗Ｒ２は、
Ｒ２＝ρ２×Ｌ／（Ｗ×ｄ）・・・（２）
となる。
【００４５】
したがって、導電部２２，３２からなる抵抗部の抵抗Ｒは、
Ｒ＝Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）＝（ρ１＋ρ２）／｛Ｗ（ｄρ１＋Ｄρ２）｝
・・・（３）
となる。
【００４６】
式（３）より、抵抗部の抵抗Ｒは、導電部２２，３２の幅Ｗ、導電部２２の膜厚Ｄ、導電部３２の膜厚ｄ、および導電部２２，３２の比抵抗ρ１，ρ２によって決定される。導電部２２，３２の比抵抗ρ１，ρ２は、ｐ−半導体層２およびｐ＋半導体層３を形成すれば、固定されるので、抵抗部の抵抗Ｒは、エッチング時における導電部２２，３２の幅Ｗ、導電部２２の膜厚Ｄ、および導電部３２の膜厚ｄを制御することによって制御される。
【００４７】
抵抗Ｒを相対的に小さく設定するには、導電部３２の膜厚ｄが相対的に厚くなるようにエッチングし、抵抗Ｒを相対的に大きく設定するには、導電部３２の膜厚ｄを相対的に薄く設定するか、導電部３２を全てエッチングによって除去し、かつ、導電部２２の膜厚Ｄを所定の値に設定する。即ち、抵抗Ｒを相対的に小さく設定するには、導電部２２および３２の膜厚ｄ＋Ｄが相対的に厚くなるようにエッチングし、抵抗Ｒを相対的に大きく設定するには、導電部２２および３２の膜厚ｄ＋Ｄを相対的に薄く設定する。
【００４８】
このように、この発明においては、負の直流電圧ＤＣ＿Ｎを印加するための抵抗部の抵抗Ｒは、抵抗部（導電部２２，３２）を形成するためのエッチングによって制御される。
【００４９】
図３および図４は、それぞれ、図１に示す半導体装置１０の製造工程を示す第１および第２の工程図である。なお、図３および図４に示す工程図においては、図１の（ｃ）に示す断面構造を作製するための工程図を示す。
【００５０】
半導体装置１０の製造が開始されると、基板１は、洗浄され、ＧａＡｓをＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法によって結晶成長するための反応室に搬入される（図３の（ａ）参照）。そして、反応室は、ターボ分子ポンプおよびロータリーポンプ等によって約１．３×１０−６Ｐａまで排気される。
【００５１】
その後、固体のガリウム（Ｇａ）、ヒ素（Ａｓ）、ベリリウム（Ｂｅ）、およびシリコン（Ｓｉ）をソースとして用いてＧａＡｓからなるｐ−半導体層２、ｐ＋半導体層３、ｐ−半導体層４、およびｎ＋半導体層５がＭＢＥ法によって基板１上に上述した膜厚だけ順次結晶成長される（図３の（ｂ）参照）。
【００５２】
そして、ｎ＋半導体層５上の一部にレジスト１５が形成され（図３の（ｃ）参照）、レジスト１５が形成されていないｎ＋半導体層５／ｐ−半導体層４の一部がウェットエッチングによってエッチングされ、ｎ＋半導体層５１／ｐ−半導体層４１が残る（図３の（ｄ）参照）。なお、ウェットエッチングは、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２０＝３：１：５０の溶液を用いて行なった。
【００５３】
その後、レジスト１５は、除去され、第１の面内方向ＤＲ１（図３では、紙面に垂直な方向）において、ｎ＋半導体層５１／ｐ−半導体層４１は、ｎ＋半導体層５Ａ〜５Ｄ／ｐ−半導体層４Ａ〜４Ｄが形成されるようにエッチングされ、ｎ＋半導体層５１／ｐ−半導体層４１がエッチングされたｐ＋半導体層３／ｐ−半導体層２の部分は、ｐ＋半導体層３／ｐ−半導体層２、ｐ＋半導体層９／ｐ−半導体層８、およびｐ＋半導体層１３／ｐ−半導体層１２が形成されるようにエッチングされる。
【００５４】
そして、レジスト１６〜１８がｎ＋半導体層５１およびｐ＋半導体層３上にパターンニングされ（図３の（ｅ）参照）、Ａｕからなる電極６Ａ，７が蒸着によってレジスト１６〜１８の形成されていないｎ＋半導体層５１およびｐ＋半導体層３上に形成される（図４の（ｆ）参照）。この場合、第１の面内方向ＤＲ１（図３では、紙面に垂直な方向）においては、電極６Ｂ，６Ｃ，１１，１４も形成される。
【００５５】
電極６Ａ，７が形成されると、レジスト１６〜１８は除去され、電極６Ａ，７を覆うようにレジスト１９，２０がパターンニングされる（図４の（ｇ）参照）。そして、抵抗部（導電部２２，３２）が形成されるようにウェットエッチングによってｐ＋半導体層３／ｐ−半導体層２をエッチングし、レジスト１９，２０を除去して半導体装置１０が完成する（４の（ｈ）参照）。この場合、ウェットエッチングは、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２０＝３：１：５０の溶液を用いて行なった。
【００５６】
なお、上記においては、ウェットエッチングによりｎ＋半導体層５、ｐ−半導体層４、ｐ＋半導体層３およびｐ−半導体層２をエッチングすると説明したが、この発明は、これに限らず、スパッタリング法等によってｎ＋半導体層５、ｐ−半導体層４、ｐ＋半導体層３およびｐ−半導体層２をエッチングしてもよい。
【００５７】
半導体装置１０が作製されると、ＲＦ信号電圧が電極６Ｂ，６Ｃに印加される。また、ＧＳＧプローブを用いて０〜−８Ｖの範囲の負の直流電圧ＤＣ＿Ｎが電極７に印加され、その印加された負の直流電圧ＤＣ＿Ｎは、１２ｋΩの抵抗Ｒを有する抵抗部（導電部２２，３２）を介してダイオードＤ１，Ｄ２のアノード（ｐ−半導体層４Ｂ，４Ｃ）に印加される。これによって、２つのダイオードＤ１，Ｄ２には、逆バイアスが均等に印加され、２つのダイオードＤ１，Ｄ２の抵抗は、１０ＭΩに設定される。
【００５８】
このように、抵抗部（導電部２２，３２）の抵抗Ｒは、ダイオードＤ１，Ｄ２に逆バイアスが印加されたときのダイオードＤ１，Ｄ２の抵抗よりも小さい抵抗に設定される。抵抗Ｒがこのように設定されるのは、負の直流電圧ＤＣ＿Ｎが抵抗部（導電部２２，３２）ではなく、ダイオードＤ１，Ｄ２に印加されるとともに、電極６Ｂ，６Ｃから印加されたＲＦ信号電圧が外部に漏れるのを抑制するためである。
【００５９】
そして、ＲＦ信号電圧および負の直流電圧ＤＣ＿Ｎが印加された状態でダイオードＤ１，Ｄ２の容量の電圧依存性が測定された。その結果、２次高調波および３次高調波が抑制された。
【００６０】
半導体装置１０においては、２つのダイオードＤ１，Ｄ２は、逆直列に接続される。また、ＭＢＥ法によってＧａＡｓからなるｐ−半導体層４Ａ〜４Ｄおよびｎ＋半導体層５Ａ〜５Ｄを結晶成長させることによって、ｐ−半導体層４Ａ〜４Ｄ中のＢｅおよびｎ＋半導体層５Ａ〜５Ｄ中のＳｉをｐ−半導体層４Ａ〜４Ｄとｎ＋半導体層５Ａ〜５Ｄとの界面で急峻に変化させることができ、階段接合からなるダイオードＤ１，Ｄ２を作製できる。
【００６１】
したがって、２つのダイオードＤ１，Ｄ２が逆直列に接続されたことに起因して２次高調波が抑制され、ダイオードＤ１，Ｄ２の接合を階段接合にすることによって３次高調波が抑制される。
【００６２】
このように、半導体装置１０においては、ｐ＋半導体層３によって２つのダイオードＤ１，Ｄ２が逆直列に接続され、ダイオードＤ１，Ｄ２は、階段接合からなるので、２次高調波および３次高調波を抑制できる。
【００６３】
図５は、この発明の実施の形態による半導体装置の他の概念図である。図５の（ａ）は、この発明の実施の形態による半導体装置１０Ａの平面図であり、図５の（ｂ）は、図５の（ａ）に示す線Ｖｂ−Ｖｂ間における半導体装置１０Ａの断面図であり、図５の（ｃ）は、図５の（ａ）に示す線Ｖｃ−Ｖｃ間における半導体装置１０Ａの断面図である。
【００６４】
半導体装置１０Ａは、図１に示す半導体装置１０のｐ−半導体層２を削除し、ｐ＋半導体層３をｐ＋半導体層３Ａに代えたものであり、その他は、半導体装置１０と同じである。
【００６５】
ｐ＋半導体層３Ａは、基板１に接して形成され、１．０μｍの膜厚を有するＧａＡｓからなる。そして、ｐ＋半導体層３Ａは、第２の面内方向ＤＲ２において、導電部３１，３２Ａ，３３を含む。導電部３１，３３は、１×１０１９ｃｍ−３のＢｅを含む。導電部３２Ａは、導電部３１，３３と同じ膜厚を有し、導電部３１，３３よりも狭い幅Ｗを有する。また、導電部３２Ａは、１×１０１９ｃｍ−３のＢｅと、９．９８×１０１８ｃｍ−３のＳｉとを含む。即ち、導電部３２Ａは、実質的に、２×１０１６ｃｍ−３のＢｅを含む。その結果、導電部３２Ａは、導電部３１，３３よりも大きい抵抗を有する。
【００６６】
そして、半導体装置１０Ａにおいても、ダイオードＤ１，Ｄ２は、基板１の第１の面内方向ＤＲ１において、導電部３２Ａを第２の面内方向ＤＲ２に通る線ＬＮに対して対称の位置に配置される。
【００６７】
電極７に印加された負の直流電圧ＤＣ＿Ｎは、導電部３３、導電部３２Ａおよび導電部３１を介してダイオードＤ１，Ｄ２のアノード（ｐ−半導体層４Ｂ，４Ｃ）に印加される。これによって、ダイオードＤ１，Ｄ２には、逆バイアスが均等に印加される。
【００６８】
半導体装置１０Ａを作製するには、図３の（ｂ）においてｐ−半導体層２の形成を削除し、ｐ＋半導体層３Ａを膜厚方向にエッチングせずにｐ＋半導体層３Ａの幅を幅Ｗに設定するエッチングのみを行い、その後、導電部３２Ａに９．９８×１０１８ｃｍ−３のＳｉをイオン注入するようにすればよい。
【００６９】
導電部３２Ａは、導電部３１，３３よりも大きい抵抗を有するが、導電部３２Ａの抵抗は、注入されるＳｉの濃度の他に、導電部３２Ａの幅Ｗおよび膜厚Ｄによって制御してもよい。
【００７０】
なお、半導体装置１０Ａにおいては、導電部３１は、「接続部」を構成し、導電部３２Ａは、「抵抗部」を構成し、導電部３３は、「端子部」を構成する。
【００７１】
半導体装置１０Ａにおいても、上述した理由によって２次高調波および３次高調波を抑制できる。
【００７２】
この発明による半導体装置１０，１０Ａは、２つのダイオードＤ１，Ｄ２を備え、２つのダイオードＤ１，Ｄ２の下地に形成された半導体層（ｐ−半導体層２／ｐ＋半導体層３またはｐ＋半導体層３Ａ）は、２つのダイオードＤ１，Ｄ２を逆直列に接続する接続部と、抵抗部と、負の直流電圧ＤＣ＿Ｎを印加するための端子部とを含むことを特徴とする。そして、抵抗部は、その抵抗値がダイオードＤ１，Ｄ２の下地に形成された半導体層の幅、膜厚、および不純物濃度によって制御される。
【００７３】
このように、接続部、抵抗部および端子部を含む半導体層（ｐ−半導体層２／ｐ＋半導体層３またはｐ＋半導体層３Ａ）をダイオードＤ１，Ｄ２の作製プロセスと同じプロセス中で作製することによって、２次高調波および３次高調波を抑制可能な半導体装置１０，１０Ａを作製できる。
【００７４】
なお、上記においては、ｐ−半導体層２，４Ａ〜４Ｄ，８，１２、ｐ＋半導体層３，９，１３およびｎ＋半導体層５Ａ〜５Ｄは、ＭＢＥ法によって結晶成長されたＧａＡｓからなると説明したが、ＭＢＥ法以外の方法によって結晶成長されたＧａＡｓからなっていてもよく、ＧａＡｓ以外の結晶半導体からなっていてもよい。
【００７５】
また、半導体装置１０は、ｎ−半導体層、ｎ＋半導体層、ｎ−半導体層およびｐ＋半導体層を基板上に順次形成した構造からなっていてもよく、半導体装置１０Ａは、ｎ＋半導体層、ｎ−半導体層およびｐ＋半導体層を基板上に順次形成した構造からなっていてもよい。この場合、ダイオードＤ１，Ｄ２の階段接合は、ｎ−半導体層／ｐ＋半導体層によって形成され、ダイオードＤ１，Ｄ２に逆バイアスを印加するための直流電圧は、正の直流電圧である。
【００７６】
更に、半導体装置１０，１０Ａを構成する各半導体層は、結晶半導体に限られず、多結晶半導体、非晶質半導体であってもよい。
【００７７】
更に、実際に使用される半導体装置では、ｐ−半導体層４Ａ／ｎ＋半導体層５Ａ／電極６Ａ、ｐ−半導体層４Ｄ／ｎ＋半導体層５Ｄ／電極６Ａ、ｐ−半導体層８／ｐ＋半導体層９／電極１１およびｐ−半導体層１２／ｐ＋半導体層１３／電極１４は、無くてもよい。
【００７８】
この発明においては、ｐ−半導体層２およびｐ＋半導体層３は、「第１の半導体層」を構成する。
【００７９】
また、ｐ＋半導体層３Ａは、「第１の半導体層」を構成する。
【００８０】
更に、ｐ−半導体層４Ｂは、「第２の半導体層」を構成し、ｎ＋半導体層５Ｂは、「第３の半導体層」を構成する。
【００８１】
更に、ｐ−半導体層４Ｃは、「第４の半導体層」を構成し、ｎ＋半導体層５Ｃは、「第５の半導体層」を構成する。
【００８２】
更に、導電部２１は、「第６の半導体層」を構成し、導電部３１は、「第７の半導体層」を構成する。
【００８３】
更に、導電部２２は、「第８の半導体層」を構成し、導電部３２は、「第９の半導体層」を構成する。
【００８４】
更に、導電部２３は、「第１０の半導体層」を構成し、導電部３３は、「第１１の半導体層」を構成する。
【００８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８６】
この発明は、より広い電圧範囲において高調波を抑制可能な半導体装置に適用される。
【図面の簡単な説明】
【００８７】
【図１】この発明の実施の形態による半導体装置の概念図である。
【図２】抵抗部を構成する導電部の拡大図である。
【図３】図１に示す半導体装置の製造工程を示す第１の工程図である。
【図４】図１に示す半導体装置の製造工程を示す第２の工程図である。
【図５】この発明の実施の形態による半導体装置の他の概念図である。
【符号の説明】
【００８８】
１  基板、２，４，４Ａ〜４Ｄ，８，１２，４１  ｐ−半導体層、３，３Ａ，９，１３  ｐ＋半導体層、５，５Ａ〜５Ｄ，５１  ｎ＋半導体層、６Ａ，６Ｂ，６Ｃ，７，１１，１４  電極、１０，１０Ａ  半導体装置、１５〜２０  レジスト、２１〜２３，３１〜３３，３２Ａ  導電部、Ｄ１，Ｄ２  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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