(57)【要約】【課題】  単層ポリシコンゲートから成る不揮発性メモリのセル面積を低減し、かつ超低消費電力で動作させる。【解決手段】  フローティングゲート６端下部のＮ型ウエル４の基板表面に、ゲート酸化膜５を介在させて設けられたＰ型不純物領域８と、前記Ｎ型ウエル４が構成する接合に−５Ｖのような逆バイアス電圧を印加して、バンド間トンネル現象によって発生するホットエレクトロンを前記フローティングゲート６へ注入して書込みを行う。書込み時間はおおよそ１０μｓ、書込み動作時の前記接合の漏洩電流は１００ｎＡ程度に設計できるため、書込みに要するエネルギーは５ｐＪまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して１／１００以下に低減できる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に、第２導電型のソース、及びドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記コントロールゲートは前記第１導電型の半導体基板内に形成され、前記フローティングゲートの延在部分の下部にゲート絶縁膜を介して形成された第２導電型のウエル領域から成り、前記電荷注入領域は前記フローティングゲートの延在部分の端部に前記ゲート絶縁膜を介して形成された第１導電型の半導体領域から成り、前記第２導電型のウエル領域に内包されたことを特徴とする半導体装置。
【請求項２】
前記コントロールゲートへは、前記第２導電型のウエル領域と前記第１導電型の半導体基板を逆バイアスする第１の電圧を印加して、前記フローティングゲートの電位が制御され、前記電荷注入領域へは、前記第１導電型の半導体領域と前記第２導電型のウエル領域を逆バイアスする方向の第２の電圧を印加し、前記第１導電型の半導体領域と前記第２導電型のウエル領域との接合部には前記第１の電圧と前記第２の電圧の絶対値の和が印加されて書込み動作が行われることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記フローティングゲート、及び前記ゲート絶縁膜は、夫々、論理回路を構成する相補型ＭＩＳトランジスタのゲート、及びそれらのゲート絶縁膜を用いていることを特徴とする請求項１、及び請求項２記載の半導体装置。
【請求項４】
第１導電型の半導体基板内に、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な記憶素子領域と、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、及びセレクトゲートを持つセレクトトランジスタを備えた不揮発性記憶素子において、前記コントロールゲートは前記第１導電型の半導体基板内に形成され、前記フローティングゲートの延在部分の下部にゲート絶縁膜を介して形成された第２導電型のウエル領域から成り、前記電荷注入領域は前記フローティングゲートの延在部分の端部に前記ゲート絶縁膜を介して形成された第１導電型の半導体領域から成り、前記第２導電型のウエル領域に内包され、プログラム用ビット線へ接続されたことを特徴とする半導体装置。
【請求項５】
前記コントロールゲートへは、前記第２導電型のウエル領域と前記第１導電型の半導体基板を逆バイアスする第１の電圧を印加して前記フローティングゲートの電位が制御され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第２導電型のウエル領域を逆バイアスする方向の第２の電圧を印加し、前記第１導電型の半導体領域と前記第２導電型のウエル領域との接合部には前記第１の電圧と前記第２の電圧の絶対値の和が印加されて書込み動作が行われ、前記読出し用ビット線と前記セレクトゲートへは、電源電圧を印加して読出しを行うことを特徴とする請求項４記載の半導体装置。
【請求項６】
第１導電型の半導体基板内に、ソース、チャネル、ドレイン、フローティングゲート、及び電荷注入領域を持つ電気的に書込み可能な記憶素子領域と、前記ドレインへ接続された読出し用トランジスタを備えた不揮発性記憶素子において、前記ソースが第２導電型のウエル領域から成り、前記フローティングゲートはゲート絶縁膜を介して前記チャネル上から前記ソース上へ延在し、前記電荷注入領域は前記フローティングゲートの延在部分の端部に前記ゲート絶縁膜を介して形成された第１導電型の半導体領域から成り、前記第２導電型のウエル領域に内包され、プログラム用ビット線へ接続されたことを特徴とする半導体装置。
【請求項７】
前記ソースへは、前記第２導電型のウエル領域と前記第１導電型の半導体基板を逆バイアスする第１の電圧を印加して前記フローティングゲートの電位が制御され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第２導電型のウエル領域を逆バイアスする方向の第２の電圧を印加し、前記第１導電型の半導体領域と前記第２導電型のウエル領域との接合部には前記第１の電圧と前記第２の電圧の絶対値の和が印加されて書込み動作が行われ、前記読出し用トランジスタへは、電源電圧を印加して読出しを行うことを特徴とする請求項６記載の半導体装置。
【請求項８】
外部インタフェース回路及び論理回路を含み、厚膜ゲート絶縁膜を有する外部インタフェース回路用ＭＩＳトランジスタと、薄膜ゲート絶縁膜を有する論理回路用ＭＩＳトランジスタを含む半導体集積回路装置において、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、コントロールゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るメモリトランジスタと、前記コントロールゲートは前記フローティングゲートの延在部分の下に前記厚膜ゲート絶縁膜を介して形成された第２導電型のウエルから成り、前記第２導電型のウエル内に前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域から成る電荷注入領域を備え、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、セレクトゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るセレクトトランジスタを有する不揮発性記憶素子群を含んだ電気的に書換え可能な不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項９】
外部インタフェース回路及び論理回路を含み、厚膜ゲート絶縁膜を有する外部インタフェース回路用ＭＩＳトランジスタと、薄膜ゲート絶縁膜を有する論理回路用ＭＩＳトランジスタを含む半導体集積回路装置において、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、コントロールゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るメモリトランジスタと、前記コントロールゲートは前記フローティングゲートの延在部分の下に前記厚膜ゲート絶縁膜を介して形成された第２導電型のウエルから成り、前記第２導電型のウエル内に前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域から成る電荷注入領域を備え、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、セレクトゲート、及び前記薄膜ゲート絶縁膜をゲート絶縁膜として用いて成るセレクトトランジスタを有する不揮発性記憶素子群を含んだ電気的に書換え可能な不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項１０】
前記第１導電型の半導体領域はプログラム用ビット線へ接続され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記コントロールゲートとが構成する半導体接合を逆方向バイアスする第１の電圧を印加し、前記コントロールゲートへは、前記第１の電圧とは反対極性の第２の電圧を印加し、前記フローティングゲート内へ電荷を注入して前記不揮発性記憶回路の電気的な書き込みが行われることを特徴とする請求項８、又は請求項９記載の半導体装置。
【請求項１１】
前記プログラム用ビット線へ、前記第１導電型の半導体領域と前記コントロールゲートとが構成する半導体接合を順方向バイアスする第３の電圧を印加し、前記フローティングゲート内の電荷を放出して、前記不揮発性記憶回路の電気的な消去が行われることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記半導体集積回路装置は、被救済回路と、被救済回路を代替する救済回路とを含み、前記不揮発性記憶回路は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路であることを特徴とする請求項８、又は９記載の半導体装置。
【請求項１３】
前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に有して成るものであることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイであることを特徴とする請求項１２又は１３記載の半導体装置。
【請求項１５】
前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイであることを特徴とする請求項１２又は１３記載の半導体装置。
【請求項１６】
前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイであることを特徴とする請求項１２又は１３記載の半導体装置。
【請求項１７】
前記半導体集積回路装置は、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路は、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。
【請求項１８】
前記半導体集積回路装置は、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路は、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。
【請求項１９】
前記半導体集積回路装置は、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路は、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。
【請求項２０】
前記半導体集積回路装置は、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路は、前記セキュリティ回路のチップを特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体装置に関し、通常の相補型ＭＩＳトランジスタの製造工程に新たな工程を追加することなく製造可能であり、かつ低電圧、超低消費電力で書込みが可能な不揮発性記憶装置に関する。
【背景技術】
【０００２】
記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置として、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が提供されている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。
【０００３】
そのため、このフラッシュメモリあるいはフラッシュメモリを内蔵するマクロコンピュータを応用システムに組み込んだ後、データの変更、プログラムのバグの修正、あるいはプログラムの更新等が必要になった場合、フラッシュメモリに記憶されたデータやプログラムを応用システム上で変更できるので、応用システムの開発期間の短縮化が図れ、また、応用システムのプログラム開発に柔軟性を得ることができる。
【０００４】
一方、近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）カードの応用分野が飛躍的に拡がりつつあり、中でも無線タグ、あるいはＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる認証方式が、従来のバーコード読み取り方式に代わって、利用され始めている。ＲＦＩＤシステムにおいては、リーダー装置から発信された１０ＭＨｚから３ＧＨｚ程度の高周波を、数ｍｍから１ｍ程度の範囲内に存在するＲＦＩＤチップが受信し、チップ内部に備えたアンテナが受信した高周波から直流電圧を発生させ、内部回路を動作させる。ＲＦＩＤチップには、認証データが不揮発性メモリに記憶されており、このデータをＲＦ信号へ変調して送信し、前記リーダー装置で受信して、ＲＦＩＤチップの認証が行われている。ＲＦＩＤチップに搭載される不揮発性メモリには、大きく２つの要件がある。第１は、超低コストであることであり、これはＲＦＩＤチップの市場価格が５０円以下であることから必然である。第２は、超低消費電力で動作することである。本要件は、ＲＦＩＤチップが高周波を受信して、チップ内部で発生可能な電力が極めて小さいためであり、非接触状態で不揮発性メモリの他に、論理回路や、発信回路等を同時に動作する必要があることによる。
【０００５】
本発明者らは、本発明を完成した後、下記の観点Ａ及び観点Ｂについて公知例調査を行った。
【０００６】
観点Ａは、単層のポリシリコンゲートで不揮発性記憶トランジスタを構成し、かつ通常の相補型ＭＩＳトランジスタ（以下、ＣＭＯＳトランジスタという）の製造工程に新たな工程を追加することなく製造可能かどうか、すなわち低コストか否かの観点であり、観点Ｂは、書込み・消去動作に必要とされる消費電力、および書込み・消去の所要時間の観点である。
【０００７】
その結果、観点Ａについては、特許文献１〜４、および非特許文献１が発見された。
【０００８】
一方、観点Ｂについては、特許文献５〜７、および非特許文献２が発見された。
【特許文献１】米国特許第５，４４０，１５９号公報
【特許文献２】米国特許第５，５０４，７０６号公報
【特許文献３】特開平４−２１２４７１号公報
【特許文献４】米国特許公報第５，４５７，３３５号
【特許文献５】米国特許第６，６３１，０８７号公報
【特許文献６】米国特許第６，６１７，６３７号公報
【特許文献７】米国特許第６，１６６，９５４号公報
【非特許文献１】大崎ら”Ａ  ｓｉｎｇｌｅ  Ｐｌｏｙ  ＥＥＰＲＯＭ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｕｓｅ  ｉｎ  Ｓｔａｎｄａｒｄ  ＣＭＯＳ  Ｐｒｏｃｅｓｓｅｓ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ  ｓｔａｔｅ  ｃｉｒｃｕｉｔｓ”，  ＶＯＬ．  ２９，  ＮＯ．３，  Ｍａｒｃｈ  １９９４，  ｐｐ．３１１−３１６さｃさｃ４ｘ４ｘ
【非特許文献２】Ｊ．Ｈｙｄｅら”Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｔｒｉｍｍｅｄ，  １４−Ｂｉｔ，  ２５０Ｍｓ／ｓ  Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ  ｉｎ  Ｓｔａｎｄａｒｄ  ０．２５μｍ  ＣＭＯＳ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，  ２００２，  ｐｐ．３２８−３３１
【発明の開示】
【発明が解決しようとする課題】
【０００９】
第１の問題点として、従来からＮＯＲ型フラッシュメモリ製品において一般的に利用されている、フローティングゲートとコントロールゲートの縦積み構造のメモリセル、すなわちスタックド・ゲート型メモリセルでは、メモリセル構造が複雑であることに起因する製造コストの増加という問題点のあることが本発明者によって明らかにされた。特に、近年、市場が急拡大しているＲＦＩＤチップにおいて、不揮発性メモリにスタックド・ゲート型メモリセルを採用することは製造コストの増加をもたらす。本発明者の検討によれば、これは、下記のホトマスクや製造工程の増加が原因であると考えられる。すなわち、フラッシュメモリのトンネル酸化膜はロジック回路用トランジスタのゲート酸化膜、あるいはＤＲＡＭセルトランジスタのゲート酸化膜より厚いため、トンネル酸化膜の作り分け用マスク、フラッシュメモリのフローティングゲート用のポリシリコン膜の追加・加工マスク、フラッシュメモリのワード線を加工するマスク、フラッシュメモリのドレイン領域を形成するための不純物注入用マスク、さらに、書き込み・消去回路を構成する高耐圧トランジスタの低濃度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ドレイン領域を形成するための不純物注入用マスク、が必要になり、追加すべきマスク数は最低限でも６枚となる。このため、スタックド・ゲート型メモリセルを用いた不揮発性メモリを搭載したＲＦＩＤチップを提供することがコスト的に困難となっている。これを解決するには、単層ポリシリコンゲート構造の不揮発性記憶素子を形成すればよい。
【００１０】
本発明者が従来の技術を調査し、検討した結果によれば以下の点が明らかにされた。先ず、米国特許第５，４４０，１５９号公報に開示されている電気的に書込み可能な不揮発性メモリセルにおいては、図２５にその平面構造を示すように、シリコン基板上の活性領域２４１、および２４２の領域内に、Ｎ型不純物領域２５０、および２５１をソース・ドレインとし、セレクトゲート２４３からなるセレクトトランジスタと、Ｎ型不純物領域２５１、および２５２をソース・ドレインとし、フローティングゲート２４４からなるメモリトランジスタと、Ｎ型不純物領域２４９をコントロールゲートとして構成されており、パターン２４５内の領域２４６においては、ゲート酸化膜厚が前記セレクトトランジスタのゲート酸化膜厚よりも薄く設計されている。本従来の不揮発性メモリセルの書込み動作は、前記コントロールゲート２４９へ１２Ｖを印加して、フローティングゲート２４４の電位を上昇させ、メモリトランジスタのチャンネル領域２４８の基板表面からのトンネル電流を用いた電子注入により行われる。
【００１１】
本第１の従来の不揮発性メモリセルでは、フローティングゲート２３４の下部のシリコン基板表面に高濃度のＮ型不純物領域２４９を形成するには、通常のＣＭＯＳトランジスタの製造工程を変更する必要がある点、および、書き込みに必要な動作電圧１２Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点がある。その結果、製造コストの増加は免れない。
【００１２】
米国特許第６，６３１，０８７号公報に開示されている電気的に書き込み可能な不揮発性メモリセルにおいては、図２６にその断面構造を示すように、２つのＰチャネル型ＭＩＳトランジスタ（以下、ＰＭＯＳトランジスタという）と１つのＮチャンネル型ＭＩＳトランジスタ（以下、ＮＭＯＳトランジスタという）から構成されており、Ｎ型ウエル２６５領域内に設けられたＮ型不純物領域２６７、Ｐ型不純物領域２６８、および２６９を接続して５Ｖを印加して、ゲート酸化膜２６６による静電容量を介してフローティングゲート２７５の電位を上昇させ、Ｎ型ウエル２６４領域内のＮ型不純物領域２７２へ接地電位、Ｐ型不純物領域２７３、および２７４へ−５Ｖを印加して前記Ｐ型不純物領域２７３、および２７４の接合部の空乏層内においてバンド間トンネリング現象により発生するホットエレクトロン２７６を前記フローティングゲート２６５中へ注入して、書込み動作を行っている。
【００１３】
本第２の従来のメモリセル構造では、２つのＰＭＯＳが設けられた前記Ｎ型ウエル２６４、および２６５の電位固定のためのＮ型不純物領域２６７、および２７２が必要であり、その結果、セルの面積が大きいという第３の問題点が本発明者によって見出された。メモリセル面積の大きさそのものは、製造コストの増加に直接的には影響しない。しかしながら、メモリ容量に従って不揮発性メモリモジュール面積が増加するため、チップ面積が増大し、１枚のウエハから取得できるチップ数を減少させるため、結果的にチップの製造単価の増加を招く。
【００１４】
米国特許第６，１６６，９５４号公報に開示されている電気的に書き込み可能な不揮発性メモリセルにおいては、図２７にその主要部の断面構造を示すように、ｐ型シリコン基板２８１上のＮ型ウエル２８４の表面領域に、ゲート酸化膜２８６、選択ゲート２８８、ソース２９２、および書込みビット線（ＷＢＬ）へ接続されたドレイン２９１から成る書込み用選択トランジスタと、前記Ｎ型ウエル２８４とはＰ型不純物領域２８９によって絶縁されたＮ型不純物領域２９０からなるコントロールゲート、ゲート酸化膜２８６、フローティングゲート２８７に接続されたメモリトランジスタ２９３、および読出し用選択トランジスタ２９４から構成されている。前記フローティングゲート２８７の端部は前記書込み用選択トランジスタのソース２９２の上部に延在しており、書込み動作時には、書込み用選択トランジスタをオンさせてソース２９２へ−３〜−１０Ｖを印加し、同時にコントロールゲート２９０へ５から１５Ｖを印加してフローティングゲート２８７の電位を上昇させ、フローティングゲート２８７端部ソース２９２空乏層内で発生するバンド間トンネリング誘起のホットエレクトロン２９５を前記フローティングゲート２８７へ注入して行われる。また、消去動作では、前記コントロールゲート２８７へ−５から−１５Ｖの電圧を印加し、フローティングゲート２８７内の電子を前記ソース２９２へトンネル放出することによって行われる。
【００１５】
本第３の従来の不揮発性メモリセルにおいても、フローティングゲート２８７の下部のシリコン基板表面に、高濃度のＮ型不純物領域２９８をＮ型ウエル２８４と分離するＰ型不純物領域２８９を形成するには、通常のＣＭＯＳトランジスタの製造工程を大幅に変更する必要がある点、および、書き込みに必要な動作電圧１５Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点が発生する。その結果、製造コストの増加は免れない。
【００１６】
本発明の目的は、単層のポリシリコンゲートで構成された不揮発性メモリにおいて、低電圧・低消費電力で書込みが可能なメモリセル構造を提供することにある。
【００１７】
本発明の別の目的は、単層のポリシリコンゲートで構成された不揮発性メモリにおいて、セル面積の小さいメモリセル構造、すなわち、大容量化を行っても廉価な不揮発性メモリモジュールを提供することにある。
【００１８】
本発明のその他の目的は、通常のロジック回路プロセス、アナログ回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低電圧・低消費電力で書込みが出来る不揮発性メモリを搭載した半導体装置を提供することにある。
【００１９】
本発明の他の目的は、単層のポリシリコンゲートで構成された不揮発性メモリセルをメモリモジュールやアナログ回路の救済用回路、もしくはトリミング回路に利用する技術を提供することにある。
【００２０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２２】
〔１〕第１の観点は、バンド間トンネリング（Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ、以下ＢＴＢＴという）現象によりフローティングゲート中へホットエレクトロン注入を行う素子として、トランジスタ構造である必要はなく、Ｐ型のシリコン基板上に延在したフローティングゲートの下部にゲート絶縁膜を介して形成されたＮ型ウエル領域と、このＮ型ウエルの表面領域に前記フローティングゲート端下部に隣接してＰ型不純物領域を配置した電荷注入領域を備えることにより、不揮発性メモリのセル面積の縮小化を企画するものである。
【００２３】
〔２〕第２の観点は、前記電荷注入領域を含むＮ型ウエル領域を、書込み時のフローティングゲートの電位を制御するコントロールゲートとして使用し、書込み時に前記電荷注入領域とＮ型ウエルとの接合部に印加すべき電圧を、コントロールゲート電圧と電荷注入領域電圧へ分散することにより、必要な動作電圧を半減することを企画するものである。
【００２４】
〔３〕第３の観点は、Ｐ型不純物領域からのＢＴＢＴ誘起のホットエレクトロン注入による書き込み動作の低消費電力化であり、Ｔ．Ｏｈｎａｋａｄｏらによる  ”Ｎｏｖｅｌ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  Ｍｅｔｈｏｄ  Ｕｓｉｎｇ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｉｎｄｕｃｅｄ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ（ＢＢＨＥ）  ｆｏｒ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ａ  Ｐ−ｃｈａｎｎｅｌ  Ｃｅｌｌ”，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，  １９９５，  ｐｐ．２７９−２８２に開示されているように、ＮＭＯＳトランジスタのゲートに負電圧を、ドレインへ正電圧を印加してゲートからドレインへトンネル電流による電子放出と、ＰＭＯＳトランジスタのゲートに正電圧を、ドレインへ負電圧を印加してドレインからゲートへＢＴＢＴ誘起のホットエレクトロン注入を比較すると、ドレインから基板へ流れる電流に対するゲート電流の比率、いわゆる注入効率が、ＰＭＯＳトランジスタではＮＭＯＳトランジスタの１００倍に高いことが分かっている。これは、通常、用いられているトンネル電流による書込み方式に比較して、本発明でのＰ型不純物領域からのＢＴＢＴ誘起のホットエレクトロン注入を利用した書込み方式では、書込み時間を一定とした場合には、ドレイン電流を１／１００以下に低減することが可能であり、低消費電力化を実現するものである。
【００２５】
〔４〕第４の観点は、メモリセルをアレー状に配置する場合、フローティングゲートに接続された不揮発性メモリトランジスタに直列接続されたセレクトトランジスタを備えることにより、あるビット線に接続された任意のメモリトランジスタが偶発的に過消去状態（しきい電圧が負となる状態）に陥った場合に、前記メモリセルトランジスタ以外の同一ビット線上のメモリセルを読み出す際の読出し不良を発生させないことを特徴とする。
【００２６】
また、半導体基板上に各々ＭＩＳトランジスタを有するロジック回路及び外部インタフェース回路を含むとき、外部インタフェース回路は外部端子にゲートが接続される入力ＭＩＳトランジスタの静電耐圧向上の為に比較的厚いゲート絶縁膜が採用され、また、外部から供給される３．３Ｖのような動作電源を降圧してロジック回路のような内部回路の動作電源とする半導体集積回路では、３．３Ｖを受けて動作する外部インタフェース回路のＭＩＳトランジスタは内部回路のＭＩＳトランジスタに比べて厚いゲート酸化膜を持つ。これに着目し、前記フローティングゲート下部のゲート絶縁膜、および不揮発性メモリトランジスタのゲート絶縁膜とが、前記外部インタフェース回路が有するＭＩＳトランジスタのゲート絶縁膜とほぼ等しい（プロセスばらつきによる許容誤差範囲で等しい）膜厚を設定すればよい。要するに、前記不揮発性メモリトランジスタ用のＭＩＳトランジスタのゲート絶縁膜と前記外部インタフェース回路に含まれるＭＩＳトランジスタのゲート絶縁膜とを同一プロセス若しくは共通のフォトマスクを利用して一緒に製造する。また、前記セレクトトランジスタのゲート絶縁膜は、ロジック回路のような内部回路を構成するＭＩＳトランジスタのゲート絶縁膜とほぼ等しい膜厚に設定してもよい。このように、単層ゲート構造の不揮発性メモリ回路におけるゲート絶縁膜厚を、他の回路のＭＩＳトランジスタのゲート絶縁膜厚と共通化することにより、半導体装置の製造プロセスを複雑化しないことを優先させて、不揮発性メモリ回路による長期の情報保持性能を実現することができる。
【００２７】
〔５〕第５の観点は前記不揮発性メモリの用途として、救済情報の記憶回路を考慮する。このとき半導体装置は、半導体基板上に、被救済回路と、前記被救済回路を代替する救済回路とを含み、前記不揮発性メモリ回路は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路として利用される。
【００２８】
前記救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーン・イン後に検出された不良に対して前記電気的なプログラム回路を用いる事により、救済効率を上げる事ができる。換言すれば、半導体集積回路の歩留まりが向上する。ヒューズプログラム回路だけではバーン・イン後に不良を救済する事ができない。電気的プログラム回路だけではヒューズプログラム回路との併用の場合に比べて回路規模若しくはチップ占有面積が大きくなる。
【００２９】
前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよい。
また、前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイとしてよい。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３１】
すなわち、単層ポリシリコンゲートで構成された不揮発性メモリにおいて、フローティングゲート端下部のシリコン基板表面に、ゲート酸化膜を介在させて設けられたＰ型不純物領域と、そのＰ型不純物領域を内包するＮ型ウエルをコントロールゲートとして備え、Ｐ型不純物領域の接合部の表面領域をバンド間トンネリングによる電子注入領域とするから、メモリセル面積を小さくして、超低消費電力の書込み動作が可能な不揮発性メモリを実現できる。
【００３２】
Ｐ型不純物領域の接合部において、ホットエレクトロンを発生させるに必要な接合電圧は、Ｐ型不純物領域へ印加する電圧と、Ｐ型不純物領域を内包するＮ型ウエルであるコントロールゲートへ印加する電圧の和となるから、両者の電圧を低減することができ、低電圧動作が可能となり、高電圧が不必要であることから高耐圧トランジスタが不要であり、完全に通常のＣＭＯＳプロセスでメモリモジュールを搭載することが可能となる。
【００３３】
不揮発性メモリ回路は、単層のポリシリコン層を用いた不揮発性メモリトランジスタであるため、デバイス構造を簡素化することができ、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低消費電力で動作する不揮発性メモリを搭載した半導体装置の実現を可能にする。
【発明を実施するための最良の形態】
【００３４】
図１には、本発明に係る半導体装置が有する不揮発性メモリを実施する最良の形態を説明するためのメモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板１の表面領域に深さ３００ｎｍの素子分離酸化膜２によって電気的に分離された、平均リン濃度２ｘ１０１７ｃｍ−３のＮ型ウエル４と平均ボロン濃度３ｘ１０１７ｃｍ−３のＰ型ウエル３が形成され、前記Ｎ型ウエル４の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜５を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート６が配置され、前記フローティングゲート６の両端部の一方に隣接して平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域７が、他方に隣接して平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域８が配置され、前記Ｎ型不純物領域７はワード線ＷＬへ接続され、前記Ｐ型不純物領域８は書込みビット線ＰＢＬへ接続され、前記Ｐ型ウエル３の表面領域に、前記ゲート絶縁膜５と前記フローティングゲート６が延在して配置され、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域からなるソース９と、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域からなるドレイン１０によりメモリトランジスタが構成され、前記ソース９はソース線Ｖｓｓへ接続され、前記ドレイン１０は読出しビット線ＲＢＬへ接続されて、本発明の超低消費電力不揮発性メモリが構成されている。
【００３５】
図２には、図１に示された本発明に係る半導体装置が有する不揮発性メモリセルの電気的な等価回路が示される。同図において、ゲート容量Ｃ１を持つメモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域のキャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインは読出しビット線ＲＢＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２はワード線ＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記メモリトランジスタＭＴのゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和のおおよそ５倍以上に設計されており、前記ワード線ＷＬから前記フローティングゲートへの静電カップリング比は０．８以上となる。
【００３６】
図３には、図１に示された本発明に係る半導体装置が有する不揮発性メモリセルの平面構造が示される。同図において、前記Ｎ型ウエル４の表面領域に、前記ゲート絶縁膜５を介して、前記フローティングゲート６が配置され、前記Ｎ型不純物領域７とＰ型不純物領域１３は、コンタクトホール１３を介して第１金属膜１４からなるワード線ＷＬへ接続され、前記Ｐ型不純物領域８はコンタクトホール１３を介して第１金属膜１７へ、さらにスルーホール１８を介して第２金属膜１９からなる書込みビット線ＰＢＬへ接続され、前記Ｐ型ウエル３の表面領域に、前記ゲート絶縁膜５を介して、前記フローティングゲート６が延在し、前記フローティングゲート６の両端部に隣接して、前記ソース９とドレイン１０が配置され、前記ソース９はコンタクトホール１３を介して第１金属膜１６からなるソース線Ｖｓｓへ接続され、前記ドレイン１０はコンタクトホール１３を介して第１金属膜１５へ接続され、さらにスルーホール１８を介して第２金属膜２０からなる読出しビット線ＲＢＬへ接続されている。
【００３７】
図４には、図１に示された本発明の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ３．３Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−２Ｖのような負電圧を印加する。前記Ｐ型不純物領域８と前記Ｎ型ウエル４が構成する接合は５．３Ｖの逆方向バイアスが印加され、前記フローティングゲート６の電位はワード線との静電カップリングにより約３Ｖへ上昇しているため、前記接合の空乏層の内、ゲート酸化膜直下の領域には強い縦方向電界が発生し、ＢＴＢＴ現象によるホットエレクトロンが発生する。前記ホットエレクトロンは電界方向に従って前記フローティングゲート６中へ注入される。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約１０μｓ、書き込み後の前記メモリトランジスタのしきい電圧は約５Ｖであった。書込みに要するエネルギーは、５．３Ｖｘ１００ｎＡｘ１０μｓ＝５ｐＪである。従来のＮＯＲ型フラッシュメモリ製品において一般的に利用されている、スタックド・ゲート型メモリセルでは、チャネル・ホットエレクトロン注入が採用されており、書込みドレイン電圧５Ｖ、書込み電流５００μＡ、および書込み時間１μｓ程度であることから、書込みに要するエネルギーは、５Ｖｘ５００μＡｘ１μｓ＝２５００ｐＪである。したがって、本発明の不揮発性メモリセルの書込みエネルギーは従来技術の１／５００にまで低減でき、超低消費電力の書込み動作が実現される。
【００３８】
読み出し動作（Ｒｅａｄ）は、読出しビット線に約１Ｖのような電圧を印加した後、ワード線ＷＬを電源電圧である３．３Ｖのような電圧を印加して、メモリトランジスタのしきい電圧を判定することにより行う。書込み状態、すなわち前記フローティングゲート６に電子蓄積のある場合には、メモリトランジスタのしきい電圧は３．３Ｖ以上に上昇しており、読出し時にはオフ状態となり、一方、消去状態、すなわち前記フローティングゲート６に電子蓄積のない場合には、メモリトランジスタのしきい電圧は３．３Ｖ以下に低下しており、読出し時にはオン状態となる。
【００３９】
本発明の不揮発性メモリセルの消去動作には、いくつかの手段がある。第１の消去（Ｅｒａｓｅ（１））は、ワード線ＷＬ、読出しビット線ＲＢＬ、および書き込みビット線ＰＢＬを０Ｖとして、メモリトランジスタＭＴのソース１０へのみ５Ｖのような電圧を印加し、前記フローティングゲート６からソース１０へトンネル電流により電子放出を行うものであり、消去時間は５０ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖであった。第２の消去（Ｅｒａｓｅ（２））では、上記第１と同様にドレイン９側へ電子放出するものである。第３の消去（Ｅｒａｓｅ（３））は、書込みビット線ＰＢＬとワード線ＷＬへ５Ｖのような電圧を印加し、前記フローティングゲート６から前記Ｐ型不純物領域８へのトンネル電流により電子放出を行うものであり、消去に要する時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖであった。
【実施例】
【００４０】
《低電圧・低消費電力不揮発性メモリの第１の例》
図５には、本発明に係る半導体装置が有する第１の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板２１の表面領域に平均リン濃度２ｘ１０１７ｃｍ−３のＮ型ウエル２４と平均ボロン濃度３ｘ１０１７ｃｍ−３のＰ型ウエル２３が形成され、前記Ｎ型ウエル２４内にＮ型不純物領域３３、深さ３００ｎｍの素子分離酸化膜２２によって電気的に分離されたＰ型不純物領域２８が配置され、前記Ｐ型ウエル２３内に深さ３００ｎｍの素子分離酸化膜２２によって電気的に分離されたセレクトトランジスタ（ＳＴ）のソース２９、ドレイン３０、ゲート絶縁膜２５、およびセレクトゲート２６が形成され、前記Ｐ型不純物領域２８と前記ソース２９との間の前記Ｎ型ウエル２４、および前記Ｐ型ウエル２３の両者の上部をまたがるフローティングゲート２７が、ゲート絶縁膜２５を介して配置されている。前記Ｎ型ウエル２４とフローティングゲート２７とのオーバーラップ領域はカップリング容量（Ｃ２）として作用し、前記Ｐ型ウエル２３とフローティングゲート２７のオーバーラップ領域はメモリトランジスタ（ＭＴ）のチャンネル３２として作用する。したがって、前記Ｎ型ウエルは、書込み動作時には書き込みワード線（ＰＷＬ）として前記フローティングゲート２６の電位を制御し、読出し動作時にはソース線（Ｖｓｓ）へ接続される。書込み動作は、前記Ｎ型ウエルへ印加される正電圧と、書込みビット線（ＰＢＬ）接続された前記Ｐ型不純物領域２８へ印加される負電圧との電位差が前記Ｐ型不純物領域の接合部に印加され、バンド間トンネル現象で発生するホットエレクトロン３１が、前記Ｎ型ウエルとの静電カップリングで正電位に上昇したフローティングゲート２７へ注入され、電子が蓄積されて行われる。
【００４１】
図６には、本発明の第１の不揮発性メモリセルの等価回路図が示される。同図において、ゲート容量Ｃ１を持つメモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域の接合キャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインはセレクトトランジスタＳＴへ接続され、セレクトトランジスタＳＴのドレインは読出しビット線ＲＢＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２は書き込みワード線ＰＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記メモリトランジスタＭＴのゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和と同程度に設計されており、前記書込みワード線ＰＷＬから前記フローティングゲートへの静電カップリング比は０．５程度となる。
【００４２】
図７に、図５に示された本発明の第１の不揮発性メモリセルの平面構造が示される。同図において、Ｎ型ウエル３４、およびＰ型ウエル３３をまたがる活性領域４１が配置され、前記活性領域４１内には、セレクトトランジスタのドレイン３０、セレクトゲート４２、およびソース２９、Ｐ型不純物領域３３が配置されている。前記ソース２９と前記Ｐ型不純物領域３３の間にフローティングゲート４３が配置され、前記ドレイン３０はコンタクト穴４４を介して第１金属膜からなる読出しビット線４５へ接続され、前記Ｐ型不純物領域４４はコンタクト穴４４を介して第１金属膜４６へ接続され、前記第１金属膜４６は接続穴４７を介して第２金属膜からなる書込みビット線４８へ接続されている。前記Ｎ型ウエル３４は書込みワード線、および読出し時の共通ソース線として作用する。
【００４３】
図８には、本発明の第１の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、書込みワード線ＷＬへ電源電圧である３．３Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−２Ｖのような負電圧を印加する。これにより、本発明の不揮発性メモリの第１の例に同様に、ＢＴＢＴ現象によって発生するホットエレクトロンを前記フローティングゲート６中へ注入して行われる。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約１０μｓ、したがって書込みエネルギーは５ｐＪ、書込み後の前記メモリトランジスタのしきい電圧は約５Ｖであった。
【００４４】
読み出し動作（Ｒｅａｄ）は、読出しビット線ＲＢＬに約１Ｖのような電圧を印加した後、セレクトトタンジスタのセレクトゲートＲＷＬを電源電圧である３．３Ｖのような電圧を印加して、メモリトランジスタのしきい電圧を判定することにより行う。
【００４５】
本発明の第１の不揮発性メモリセルの消去動作にはいくつかの手段がある。第１（Ｅｒａｓｅ（１））は、書込みビット線ＰＢＬ、および書込みワード線ＰＷＬへ５Ｖのような正電圧を印加し、フローティングゲート４３からＰ型不純物領域３３へトンネル電流により電子放出させて行う。本消去時間は約２００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約０．５Ｖであった。第２の消去（Ｅｒａｓｅ（２））では、前記書込みビット線ＰＢＬ、および前記セレクトゲートＲＷＬへ６Ｖのような電圧を印加して、セレクトトランジスタをオンさせ、前記ソース２９を５．５Ｖのような電位まで充電し、前記フローティングゲート４３からソース２９へトンネル電流により電子放出させて行う。本消去時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約０．３Ｖであった。
【００４６】
図９から図１２には、本発明の第１の不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図７に示された平面構造において、Ｃ→Ｃ‘の記号で示された箇所に対応するものである。先ず、図９に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板１２１の表面領域の所望の領域に、ドライエッチングにより開口し、化学気相堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下ＣＶＤ法という）でシリコン酸化膜を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化した深さ３００ｎｍの溝型素子分離領域（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：以下ＳＴＩという）１２４を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜１４０を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０１３ｃｍ−２、エネルギー５００ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー１５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＮ型ウエル１２２を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０１３ｃｍ−２、エネルギー１５０ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＰ型ウエル１２３を形成した状態が示されている。
【００４７】
図１０に示された製造工程では、前記表面酸化膜１４０をウエットエッチングにより除去した後、熱酸化法により膜厚７ｎｍのゲート酸化膜１２５を成長し、ＣＶＤ法で堆積した膜厚２００ｎｍのポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量４ｘ１０１５ｃｍ−２注入した後、リソグラフィ法とドライエッチングにより加工してフリーティングゲート１２６、およびセレクトゲート１２７を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー１０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量１．５ｘ１０１５ｃｍ−２注入してＰ型不純物領域１２８を形成し、リソグラフィ法によりレジストマスク１４１をパターンニングし、加速エネルギー１０ｋｅＶの砒素（Ａｓ）イオン１４２を注入量１ｘ１０１５ｃｍ−２注入してセレクトトランジスタのソース１３０、およびドレイン１２９を形成する。
【００４８】
図１１に示された製造工程においては、前記レジスト１４１を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚８０ｎｍの酸化膜サイドスペーサ１２８を形成し、前記Ｐ型不純物領域１２８へのみ加速エネルギー２０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量２ｘ１０１５ｃｍ−２注入し、前記セレクトトランジスタのソース１３０、およびドレイン１２９へのみ加速エネルギー３０ｋｅＶの砒素イオンを注入量２ｘ１０１５ｃｍ−２注入した後、窒素雰囲気中で温度１０００℃、１０秒間の高温熱処理を行い、前記フリーティングゲート１２６、およびセレクトゲート１２７、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜１３２、および１３３を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜１３４を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１３５を埋め込んだ状態を示している。
【００４９】
図１２に示された製造工程では、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線１３６、および１３７を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜１３８を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１３９を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線１４０を形成して、本発明の第１の不揮発性メモリセルの主要部が完成する。
【００５０】
《低電圧・低消費電力不揮発性メモリの第２の例》
図１３には、本発明に係る半導体装置が有する第２の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板５１の表面領域に深さ３００ｎｍの素子分離酸化膜５２によって電気的に分離された、平均リン濃度２ｘ１０１７ｃｍ−３のＮ型ウエル５４と平均ボロン濃度３ｘ１０１７ｃｍ−３のＰ型ウエル５３が形成され、前記Ｎ型ウエル５４の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜５５を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート５６が配置され、前記フローティングゲート５６の両端部の一方に隣接して平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域５８が、他方に隣接して平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域５９が配置され、前記Ｎ型不純物領域５８はワード線ＷＬへ接続され、前記Ｐ型不純物領域５９は書込みビット線ＰＢＬへ接続され、前記Ｐ型ウエル５３の表面領域に、前記フローティングゲート５６が延在して配置され、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域からなるドレイン６０、ゲート絶縁膜５５、およびソース６１からなるメモリトランジスタと、前記ソース６１をドレインとして使用し、ゲート絶縁膜５５、セレクトゲート５７、およびソース６２からなるセレクトトランジスタを備えて、本発明の低電圧・低消費電力不揮発性メモリが構成されている。
【００５１】
図１４には、本発明に係る半導体装置が有する第２の不揮発性メモリセルの平面構造が示される。同図において、Ｎ型ウエル７１、およびＰ型ウエル７２の表面領域に、２つの活性領域７３と７４が配置され、前記２つの活性領域上にはゲート絶縁膜を介してフローティングゲート７５が配置され、前記活性領域７３上にはゲート絶縁膜を介してセレクトゲート７６が配置されている。前記Ｎ型ウエル７１内の前記活性領域７４内には、Ｎ型不純物領域７８、第１のＰ型不純物領域７７、および第２の不純物領域７９が配置され、前記Ｎ型不純物領域７８と第１のＰ型不純物領域７７はコンタクト穴８３を介して第１金属膜からなる書込みワード線８４へ接続され、前記第２の不純物領域７９はコンタクト穴８３を介して第１金属膜８５へ接続され、前記第１金属膜８５は接続穴８８を介して第２金属膜からなる書込みビット線８９へ接続されている。前記Ｐ型ウエル７２内の前記活性領域７４内には、Ｎ型不純物領域からなるドレイン８０、ゲート絶縁膜、およびソース８１からなるメモリトランジスタと、前記ソース８１をドレインとして使用し、ゲート絶縁膜、セレクトゲート７６、およびソース８２からなるセレクトトランジスタが配置され、前記ドレイン８０はコンタクト穴８３を介して第１金属膜８６へ接続され、前記第１金属膜８６は接続穴８８を介して第２金属膜からなる読出しビット線９０へ接続され、前記ソース８２はコンタクト穴８３を介して第１金属膜からなる共通ソース線８７へ接続されている。前記フローティングゲート７５の前記活性領域７４上でのゲート面積は、前記活性領域７３上でのゲート面積の２倍以上に設計されており、前記書込みワード線８４から前記フローティングゲート７５への静電カップリング比は０．６６以上となる。
【００５２】
図１５から図１８には、本発明の第２の不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図１４に示された平面構造において、Ａ→Ａ’、およびＢ→Ｂ’の記号で示された箇所に対応するものである。先ず、図１５に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板９１の表面領域の所望の領域に、ドライエッチングにより開口し、ＣＶＤ法でシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した深さ３００ｎｍの溝型素子分離領域９４を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜１１６を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０１３ｃｍ−２、エネルギー５００ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー１５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＮ型ウエル９２を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０１３ｃｍ−２、エネルギー１５０ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＰ型ウエル９１が形成される。
【００５３】
図１６に示された製造工程では、前記表面酸化膜１１６をウエットエッチングにより除去した後、熱酸化法により膜厚７ｎｍのゲート酸化膜９５を成長し、ＣＶＤ法で堆積した膜厚２００ｎｍのポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量４ｘ１０１５ｃｍ−２注入した後、リソグラフィ法とドライエッチングにより加工してフローティングゲート９６、およびセレクトゲート９５を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー１０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量１．５ｘ１０１５ｃｍ−２注入してＰ型不純物領域１００を形成し、リソグラフィ法によりレジストマスク１１４をパターンニングし、加速エネルギー１０ｋｅＶの砒素（Ａｓ）イオン１１５を注入量１ｘ１０１５ｃｍ−２注入してＮ型不純物領域９９、セレクトトランジスタのソース１０１、およびドレイン１０２を形成する。
【００５４】
図１７に示された製造工程では、前期レジスト１１４を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚１００ｎｍの酸化膜サイドスペーサ９８を形成し、前記Ｐ型不純物領域１００へのみ加速エネルギー２０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量２ｘ１０１５ｃｍ−２注入し、前記Ｎ型不純物領域９９、セレクトトランジスタのソース１０１、およびドレイン１０２へのみ加速エネルギー３０ｋｅＶの砒素イオンを注入量２ｘ１０１５ｃｍ−２注入した後、窒素雰囲気中で温度１０００℃、１０秒間の高温熱処理を行い、前記フリーティングゲート９６、およびセレクトゲート９５、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜１０３、および１０４を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜１０５を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１０６を埋め込んだ状態を示している。
【００５５】
図１８に示された製造工程では、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線１０７、１０８、および１０９を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜１１０を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１１１を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線１１２、および１１３を形成して、本発明の第２の不揮発性メモリセルの主要部が完成する。
【００５６】
《ＲＦＩＤ向け不揮発性メモリ》
図１９には、ＲＦＩＤチップに搭載した本発明による揮発性メモリモジュールの直接周辺回路ブロックの概略図が示されている。使用したメモリセルは、図５から図１２を用いて説明した本発明の第１の不揮発性メモリセルである。図１９において、読出しビット線ＲＢＬ−１からＲＢＬ−ｎは電源電圧Ｖｃｃで動作するセンスアンプへ接続され、書込みビット線ＰＢＬ−１からＰＢＬ−ｎは高電圧Ｖｐｐで動作する書込みドライバにより制御され、書き込みワード線ＰＷＬ、および読出しワード線ＲＷＬは電源電圧Ｖｃｃで動作するワードドライバへ接続されている。読出し動作用の電源電圧Ｖｃｃとして３．３Ｖ、書込み用Ｖｐｐ＝−３Ｖ、消去用Ｖｐｐ＝５Ｖを用いて不揮発性メモリモジュールは動作する。本不揮発性メモリモジュールは、１２８個のメモリセルが２本のワード線（ＰＷＬ、ＲＷＬ）上に接続されており（ｎ＝１２８）、ビット線ＲＢＬ、ＰＢＬ上には１セルのみ接続されている。
【００５７】
図２０には、本発明による揮発性メモリモジュールが搭載されたＲＦＩＤチップの回路ブロックが示される。パッド１６２（Ｐ１、およびＰ２）に、外部のリーダーから発信されたＲＦ信号を受信するため、チップ外部に配置されたアンテナＬ１６１が接続され、前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタ１６３（ＣＴ）、電圧クランプ回路１６４（Ｖｏｌｔａｇｅ  Ｃｌａｍｐ）、電源モジュレーター１６５（Ｍｏｄｕｌａｔｏｒ）、およびブリッジ整流器１６６（Ｂｒｉｄｇｅ  Ｒｅｃｔｉｆｉｅｒ）が接続され、前記ブリッジ整流器の出力から内部電源電圧（Ｖｃｃ）と高電圧（Ｖｐｐ）を発生するＶｃｃ検出回路１６８（Ｖｃｃ  Ｄｅｔｅｃｔｏｒ）、Ｖｐｐ昇圧回路１７０、１７１（Ｖｐｐ  Ｇｅｎｅｒａｔｏｒ）が接続されている。また、前記ブリッジ整流器により、受信したＲＦ信号に含まれる動作モードを検出する回路１７２（Ｍｏｄｅ  Ｓｅｌｅｃｔｏｒ）、クロック検出回路１７３（Ｃｌｏｃｋ  Ｅｘｔｒａｃｔｏｒ）、および不揮発性メモリ１７６（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）への書込みデータを取り出す回路１７４（Ｄａｔａ  Ｍｏｄｕｌａｔｏｒ）が接続され、動作モードがコントローラ１７５（Ｃｏｎｔｒｏｌｌｅｒ）へ送られて不揮発性メモリの動作が制御される。書込み前記内部電源電圧Ｖｃｃと高電圧Ｖｐｐが不揮発性メモリへ供給されて、書込み、読出し動作が行われる。前期ブリッジ整流器の出力には電源安定化キャパシタ１６９（ＣＦ）が接続され、出力電圧を検出するための電圧レギュレータ１６７（Ｒｅｇｕｌａｔｏｒ）の制御信号が前記電圧クランプ回路へフィードバックされて、電源電圧の安定化が図られている。
【００５８】
本ＲＦＩＤチップは、ＲＦ周波数９００ＭＨｚ付近で動作し、チップ内部で発生可能な総電力は１０〜５０μＷ程度である。この総電力の内、前記Ｖｐｐ昇圧回路で発生できる電源能力は６Ｖ、１μＡ程度であるが、メモリセルの書込み電流が２００ｎＡ以下であるため、動作上の支障は全くない。
【００５９】
《システムＬＳＩ救済用不揮発性メモリ》
図２１には本発明に係る半導体装置の一例であるシステムＬＳＩのチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１８０が配置され、その内側に外部入出力回路１８１、アナログ入出力回路１８２が設けられている。外部入出力回路１８１及びアナログ入出力回路１８２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１８３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路１８３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１８４、中央処理装置（ＣＰＵ）３０５、キャッシュメモリ（ＣＡＣＨ）１８６、ロジック回路（ＬＯＧ）１８７、フェーズ・ロックド・ループ回路（ＰＬＬ）１８８、アナログ・ディジタル変換回路（ＡＤＣ）１８９、及びディジタル・アナログ変換回路（ＤＡＣ）１９０、システムコントローラ（ＳＹＳＣ）１９１を有する。１９２、１９３、１９４で示されるものは夫々電気的に消去及び書き込みが可能な不揮発性メモリ（ＥＰＲＯＭ）であり、図１３から図１８で説明した不揮発性メモリセルを備える。
【００６０】
前記ＳＲＡＭ１８４、ＣＰＵ１８５、ＬＯＧ１８７、ＣＡＣＨ１８６、ＳＹＳＣ１９１はレベルシフト回路１８３から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＳＲＡＭ１８４は内部電源電圧を昇圧してワード線セレクトレベルを形成し、ワードドライバなどの動作電源に用いる。不揮発性メモリ（ＥＰＲＯＭ）１９２、１９３、１９４はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩのＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。
【００６１】
前記不揮発性メモリ（ＥＰＲＯＭ）１９２はＳＲＡＭ１８４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、不揮発性メモリ（ＥＰＲＯＭ）１９３はアナログ回路の発信周波数のトリミングデータの格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。
また、前記不揮発性メモリ（ＥＰＲＯＭ）１９４は、メモリ容量１ｋビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用される。
【００６２】
図２１に例示されるシステムＬＳＩは、特に制限されないが、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トランジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。
【００６３】
外部入出力回路１８１、アナログ入出力回路１８２、ＳＲＡＭ１８４、ＡＤＣ１８９、ＤＡＣ１９０、及び不揮発性メモリ１９２、１９３、１９４は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚７ｎｍのＭＩＳトランジスタを有する。これは、ゲート酸化膜で構成されるトンネル酸化膜に比較的厚い膜厚を設定することが情報保持性能を良好にする上で望ましく、その他にＭＩＳトランジスタの動作電圧に対してある程度の耐圧を確保する必要があるからである。したがって、前記不揮発性メモリ１９２、１９３、１９４の不揮発性メモリトランジスタを構成するＭＩＳトランジスタのゲート絶縁膜や、前記外部インタフェース回路１８１に含まれるＭＩＳトランジスタのゲート絶縁膜等は、プロセスばらつきによる許容誤差範囲内で等しい膜厚を有する事になる。前記ゲート絶縁膜厚のプロセスばらつきによる許容範囲は特に制限されないが、０．２５μｍ〜０．２μｍの最少加工寸法のプロセスでは、７．０ｎｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、６．５ｎｍの目標膜厚に対して±０．３ｎｍ程度である。
【００６４】
これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路１８７、キャッシュメモリ１８６、ＣＰＵ１８５は、ゲート長０．２μｍでゲート酸化膜厚３．５ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路１８３は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。
【００６５】
上記夫々ゲート酸化膜厚の異なるＭＩＳトランジスタのゲート電極は同一膜厚のポリシリコン層によって構成されている。ここでポリシリコン層の同一膜厚とは、プロセスばらつきによる許容範囲内で等しい膜厚であることを意味し、ゲート膜厚のプロセスばらつきによる許容範囲は特に制限されないが、３０ｎｍ〜２００ｎｍの目標膜厚で±１０％程度ある。上述のゲート酸化膜は膜厚の等しいもの同士で同じフォトマスクを用いて生成し、また、上述のポリシリコンゲートは膜厚の等しいもの同士で同じフォトマスクを用いて生成することができる。このように、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
【００６６】
《低電圧・低消費電力の高信頼不揮発性メモリの例》
図２２には、本発明に係る半導体装置が有する第３の不揮発性メモリセルの等価回路が示される。同図において、Ｐ型チャンネルの負荷ＭＩＳトランジスタ（ＰＴＬ、ＰＴＲ）が、Ｎ型チャンネルのメモリトランジスタ（ＭＴＬ、ＭＴＲ）、カップリング容量Ｃ２、および電荷注入領域（Ｉｎ）から構成された単位不揮発性素子と直列に接続され、夫々のゲートが接続された左右２つのインバータがラッチを構成しており、いわゆる６トランジスタ型のＳＲＡＭセルの駆動用Ｎ型チャンネルトランジスタを本発明の不揮発性メモリセルへ置き換えたものである。
【００６７】
図２３には、本発明の高信頼不揮発性メモリセルの動作電圧条件が示される。先ず、右側の不揮発性メモリセルへの書込み動作（Ｐｒｏｇｒａｍ）では、電源電圧（Ｖｃｃ）と接地電位（Ｖｓｓ）を印加した後、左ビット線（ＢＬＬ）へ３Ｖのような電圧を、右ビット線（ＢＬＲ）へ０Ｖを与え、ワード線（ＷＬ）へ３Ｖのような電圧を印加してラッチを強制固定する。この電圧印加条件での各ノードの電位状態は、図２２中に“Ｈ”（ハイ状態）、“Ｌ”（ロー状態）で記載しているように、右インバータの出力ノード（ＤＲ）が“Ｌ”、左インバータの出力ノード（ＤＬ）が“Ｈ”に固定される。その後、書込み線（ＶＰ）へ−２Ｖのような電圧を印加して、右側の電荷注入領域（Ｉｎ）へのみ逆接合電圧−５Ｖを印加させ、右側のメモリトランジスタ（ＭＴＲ）のフローティングゲートへ電子注入を行い、そのしきい電圧を上昇させて書き込みが完了する。前記書込み線（ＶＰ）を印加する時間は１００ｍｓ、メモリトランジスタのしきい電圧は０．６Ｖから３．５Ｖまで上昇した。
【００６８】
本発明の高信頼不揮発性メモリセルの消去動作（Ｅｒａｓｅ）は、左右のメモリトランジスタ（ＭＴＬ、ＭＴＲ）のソースが接続された共通ソース線（ＶＥ）へのみ５Ｖのような電位を印加して、フローティングゲートからソース側への電子放出により、しきい電圧を０．６Ｖ付近まで低下させて行う。消去時間は２００ｍｓ程度である。
【００６９】
本発明の高信頼不揮発性メモリセルの読出し動作（Ｒｅａｄ）は、電源電圧、例えば３Ｖのような電圧が印加されたスタンバイ状態において既に各メモリセルのラッチは固定しているので、ビット線（ＢＬＬ、ＢＬＲ）を電源電圧の１／２の電位１．５Ｖへプリチャージした後、ワード線（ＷＬ）へ３Ｖのような電圧を印加して、左右の出力ノード（ＤＲ、ＤＬ）の電位をビット線上へ伝達し左右ビット線の電位変化を差動増幅して読出しが行われる。
【００７０】
図２４には、本発明の高信頼不揮発性メモリセルの平面構造図の一例が示される。同図において、Ｎ型ウエル２０１、２０２、およびそれ以外の表面領域は図示されていないがＰ型ウエルが配置され、メモリトランジスタが形成される活性領域２０３、２０４、負荷ＭＩＳトランジスタが形成される活性領域２０５、読出しトランジスタが形成される活性領域２０６が配置され、ゲート絶縁膜を介してフローティングゲート２０７、負荷ＭＩＳトランジスタのゲート２０８、ワード線となる読出しトランジスタのゲート２０９が形成され、メモリトランジスタのドレイン２１０、ソース２１１、前記Ｎ型ウエル２０１へ接続されたＮ型不純物領域２１２、Ｐ型不純物領域２１３、電荷注入領域２１４を備え、負荷ＭＩＳトランジスタのドレイン２１５、ソース２１６、読出しトランジスタのドレイン２１７、ソース２１８が配置されている。メモリトランジスタの前記Ｎ型不純物領域２１２、Ｐ型不純物領域２１３はコンタクト穴２１９を介して第１金属膜からなる左ゲート２２２、および右ゲート２２３へ接続され、前記第１金属膜２２２、および２２３はコンタクト穴２１９を介して前記負荷ＭＩＳトランジスタのゲート２０８へ接続され、また前記メモリトランジスタのドレイン２１０はコンタクト穴２１９を介して第１金属膜からなる左出力ノード（ＤＬ）２２４、および右出力ノード（ＤＲ）２２５へ接続され、前記第１金属膜２２４、および２２５はコンタクト穴２１９を介して前記負荷ＭＩＳトランジスタのドレイン２１５へ接続され、前記負荷ＭＩＳトランジスタのソース２１６はコンタクト穴２１９を介して第１金属膜２２７へ接続され、前記第１金属膜２２７は接続穴２３２を介して第２金属膜からなる電源線（Ｖｃｃ）２３７へ接続され、前記メモリトランジスタのソース２１１はコンタクト穴２１９を介して第１金属膜２２６へ接続され、前記第１金属膜２２６は接続穴２３２を介して第２金属膜からなる共通ソース線（Ｖｓｓ、ＶＥ）２３３へ接続されて、インバータが構成されている。前記負荷ＭＩＳトランジスタが形成された前記Ｎ型ウエル２０２は、図示されていないが電源線へ接続されている。前記左出力ノード２２４は接続穴２３２を介して第２金属膜２３５へ接続され、前記第２金属膜２３５は接続穴２３２を介して右ゲート２２３、および左読出しトランジスタのドレイン２１７へコンタクト穴２１９を介して接続された第１金属膜２２８へ接続されており、前記右出力ノード２２５は接続穴２３２を介して第２金属膜２３６へ接続され、前記第２金属膜２３６は接続穴２３２を介して左ゲート２２２、および左読出しトランジスタのドレイン２１７へコンタクト穴２１９を介して接続された第１金属膜２２９へ接続されており、読出しトランジスタのソース２１８はコンタクト穴２１９を介して左ビット線（ＢＬＬ）２３０、および右ビット線（ＢＬＲ）２３１へ接続され、前記電荷注入領域２１４はコンタクト穴２１９を介して第１金属膜２２０、および２２１へ接続され、前記第１金属膜２２０、および２２１は接続穴２３２を介して第２金属膜からなる書込みビット線（ＶＰ）２３４へ接続されて本発明の高信頼不揮発性メモリの単位セルが構成される。
【００７１】
前記負荷ＭＩＳトランジスタのゲート２０８の静電容量をＣｐ、前記メモリトランジスタのフローティングゲート２０７の活性領域２０４における静電容量をＣ１、メモリトランジスタのワード線となる前記Ｎ型ウエル２０１と前記フローティングゲート２０７との間の静電容量をＣ２、電源電圧をＶｃｃとすると、左右の出力ノード（ＤＬ、ＤＲ）の電位Ｖｎは、
Ｖｎ＝Ｖｃｃ・Ｃｐ／（Ｃｐ  ＋  Ｃｎ）  （式１）、
Ｃｎ＝Ｃ１・Ｃ２／（Ｃ１  ＋  Ｃ２）    （式２）
となるから、電源電圧が１／２まで上昇した時点でラッチを固定するためには、
メモリトランジスタの消去状態でのしきい電圧をＶｔｅとすると、
Ｖｎ＞Ｖｔｅ、Ｖｃｃ’＝Ｖｃｃ／２    （式３）
が必要条件となる。従って、前記Ｃｐの設計指針として、
Ｃｐ／Ｃ１＞Ｋ・２Ｖｔｅ／（Ｖｃｃ  −  ２Ｖｔｅ）    （式４）
が得られる。ここで、Ｋはモリトランジスタのゲートから見た静電カップリング比Ｃ２／（Ｃ１  ＋  Ｃ２）である。例えば、Ｖｃｃ＝１．８Ｖ、Ｖｔｅ＝０．６Ｖの場合、前記式４から、Ｃｐ／Ｃ１＞２Ｋとなり、Ｋ＝０．８〜０．９程度に設計されるからＣｐ＞２Ｃ１が十分条件、すなわち負荷ＭＩＳトランジスタのチャネル幅はメモリトランジスタのチャネル幅の２倍に設計すればよい。
【００７２】
本発明の高信頼不揮発性メモリセルの読出し動作においては、左右メモリトランジスタのしきい電圧の差が０．１Ｖ以上あれば、電源電圧の投入時に容易にラッチが固定される。したがって、初期の消去状態でのしきい電圧が０．６Ｖ程度である場合には、書込み側のメモリトランジスタのしきい電圧は０．７Ｖまで低下しても安定に動作することが可能であり、動作マージンを大きく、信頼性を向上することができる。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置が有する不揮発性メモリは、単層のポリシリコン層を用いた不揮発性メモリトランジスタから構成されるため、デバイス構造を簡素化することができ、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低消費電力で動作する不揮発性メモリを搭載した半導体装置の実現を可能にする。例えば、液晶表示ドライバー（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｒｉｖｅｒ）内蔵マイコンを液晶パネル基板へ実装後に行われる色階調のトリミングデータの格納、家電製品に搭載される廉価なマイコン（１ドルマイコンと呼ばれる）の内部発信器の発信周波数のトリミングデータの格納、アナログ回路搭載マイコンの内部抵抗や回路定数のトリミングデータの格納、大容量ＳＲＡＭを搭載した高性能マイコンにおけるＳＲＡＭの救済情報の格納、非接触ＩＣカード、特に廉価なＲＦＩＤにおけるＩＤ情報の格納、等に最適であり、小容量、低消費電力、廉価な不揮発性メモリが要求される半導体装置へ搭載して、その市場競争力の強化に著しい効果がある。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る半導体装置が有する不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。
【図２】図１の不揮発性記憶メモリセルの等価回路図である。
【図３】図１の不揮発性メモリセルの平面構造を示す説明図である。
【図４】図１の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図５】本発明に係る半導体装置が有する第１の不揮発性メモリセルの断面構造の一例を概略的に示す説明図である。
【図６】図５の不揮発性メモリセルの等価回路図である。
【図７】図５の不揮発性メモリセルの平面構造を示す説明図である。
【図８】図５の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図９】図７のＣ−Ｃ’位置での第１製造工程での縦断面構造を示す縦断面図である。
【図１０】図７のＣ−Ｃ’位置での第２製造工程での縦断面構造を示す縦断面図である。
【図１１】図７のＣ−Ｃ’位置での第３製造工程での縦断面構造を示す縦断面図である。
【図１２】図７のＣ−Ｃ’位置での第４製造工程での縦断面構造を示す縦断面図である。
【図１３】本発明に係る半導体装置が有する第２の不揮発性メモリセルの断面構造の一例を概略的に示す説明図である。
【図１４】図１３の不揮発性メモリセルの平面構造を示す説明図である。
【図１５】図１４のＡ−Ａ’位置での第１製造工程での縦断面構造を示す縦断面図である。
【図１６】図１４のＡ−Ａ’位置での第２製造工程での縦断面構造を示す縦断面図である。
【図１７】図１４のＡ−Ａ’位置での第３製造工程での縦断面構造を示す縦断面図である。
【図１８】図１４のＡ−Ａ’位置での第４製造工程での縦断面構造を示す縦断面図である。
【図１９】本発明に係る半導体装置が有するＲＦＩＤチップ向け揮発性メモリモジュールの直接周辺回路ブロックの一例を示す回路図である。
【図２０】図１９の不揮発性メモリを搭載したＲＦＩＤチップの回路構成を示すブロック図である。
【図２１】本発明に係る不揮発性メモリを搭載したシステムＬＳＩチップの回路構成を示すブロック図である。
【図２２】本発明に係る半導体装置が有する高信頼不揮発性メモリセルの等価回路図である。
【図２３】図２３の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図２４】図２３の不揮発性メモリセルの平面構造を示す説明図である。
【図２５】本発明に係る第１の従来技術を説明するための平面図である。
【図２６】本発明に係る第２の従来技術を説明するための断面図である。
【図２７】本発明に係る第３の従来技術を説明するための断面図である。
【符号の説明】
【００７５】
１、２１、５１、９１、１２１、２６１、２８１―Ｐ型シリコン基板
２、２２、５２、９４、１２４、２６２、２８２―素子分離酸化膜
３、２３、３３、５３、７２、９３、１２３、２６３―Ｐ型ウエル
４、２４、３４、５４、７１、９２、１２２、２０１、２０２、２６４、２８４―Ｎ型ウエル
５、２５、５５、９５、１２５、２６６、２８６―ゲート絶縁膜
６、２６、５６、７５、１２６、２０７、２４４、２７５、２８７―フローティングゲート
７、３３、５８、７７、８１、９９、２１３、２４９、２６７、２７２、２８０―Ｎ型不純物領域
８、１２、２８、５９、７８、７９、１００、１２８、２１４、２６８、２６９、２７３、２７４、２７９―Ｐ型不純物領域
９、３０、６０、８２、１０２、１２９、２１０、２１５、２１７、２５１、２５２、２７１、２９１―ドレイン
１０、２９、６２、８０、１０１、１３０、２１１、２１６、２１９、２５０、２７０、２９２―ソース
１１、３１、６３、２７６、２９５―ホットエレクトロン
１３、４４、８３、２１９―コンタクトホール
１４、３８、２０９―ワード線
１５、１６、４６、８５、８６、１０７、１０８、１０９、１３６、１３７、
２２２、２２３、２２０、２２１、２２６、２２８、２２９、２２４、２２５―第１金属膜
１８、４７、８８、２３２―スルーホール
１９、４８、８９―書込みビット線
２０、４５、９０、２３０、２３１―読出しビット線
２６、５７、９７、１２７、２４３、２８８―セレクトゲート
３２―チャネル
４１、７３、７４、１４３、２０３、２０４、２０５、２４１、２４２―活性領域
７６―読出しワード線
８４―書込みワード線
９８、１３１―サイドスペース
１０３、１０４、１３２、１３３―シリサイド膜
１０５、１１０、１３４、１３８―層間絶縁膜
１０６、１３５―コンタクトプラグ
１１１、１３９―接続プラグ
１１２、１１３、１４１―第２金属膜
１１４、１４１―レジスト膜
１１５、１４２―砒素イオン
１１６、１４０―表面酸化膜
１５１、１５２、１５３―単位セル
１５４―ワードドライバ
１５５、１５７―カラムデコーダ
１５６―書込み・消去ドライバ
１５８―センスアンプ
１６１―アンテナ
１６２―パッド
１６３―電源キャパシタ
１６４―電圧クランプ回路
１６５―電源モジュレーター
１６６―ブリッジ整流器
１６７―電圧レギュレータ
１６８―Ｖｃｃ検出回路
１６９―電源安定化キャパシタ
１７０、１７１―Ｖｐｐ昇圧回路
１７２―動作モード検出回路
１７３―クロック検出回路
１７４―データモジュレータ
１７５―コントローラ
１７６―不揮発性メモリ
１８０―外部接続電極
１８１―外部入出力回路
１８２―アナログ入出力回路
１８３―レベルシフト回路
１８４―スタティク・ランダム・アクセス・メモリＳＲＡＭ
１８５―中央処理装置ＣＰＵ
１８６―キャッシュメモリＣＡＣＨ
１８７―ロジック回路ＬＯＧ
１８８―フェーズ・ロックド・ループ回路ＰＬＬ
１８９―アナログ・ディジタル変換回路ＡＤＣ
１９０―ディジタル・アナログ変換回路ＤＡＣ
１９１―システムコントローラＳＹＳＣ
１９２、１９３、１９４―不揮発性メモリＥＰＲＯＭ
２３４―共通ソース線
２３７―電源線
２４５―パターン
２９３―メモリトランジスタ
２９４―読出し用選択トランジスタ
【図７】
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【図１３】
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【図１４】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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