(57)【要約】【課題】  信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。【解決手段】  強誘電体メモリは、基体１０と、基体１０の上方に形成された第１の絶縁層１２と、第１の絶縁層１２の上方に形成された第２の絶縁層１４と、第１及び第２の絶縁層１２，１４を貫通するコンタクトホール２０と、コンタクトホール２０の内部に形成された、プラグ３４及びプラグ３４の上方のバリア層３６と、プラグ３４の上方を含む領域に、下部電極４２、強誘電体層４４及び上部電極４６が順に積層して形成された強誘電体キャパシタ４０と、を含む。第２の絶縁層１４は、プラグ３４及び第１の絶縁層１２よりも研磨されにくい性質を有する。【選択図】      図１
2006066514.tif 000002
【特許請求の範囲】
【請求項１】
基体と、
前記基体の上方に形成された第１の絶縁層と、
前記第１の絶縁層の上方に形成された第２の絶縁層と、
前記第１及び第２の絶縁層を貫通するコンタクトホールと、
前記コンタクトホールの内部に形成された、プラグ及び前記プラグの上方のバリア層と、
前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
を含み、
前記第２の絶縁層は、前記プラグ及び前記第１の絶縁層よりも研磨されにくい性質を有する、強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、
前記下部電極と前記バリア層の間に形成され、かつ、前記下部電極を含む領域に形成された密着層をさらに含む、強誘電体メモリ。
【請求項３】
請求項１又は請求項２記載の強誘電体メモリにおいて、
前記バリア層は、窒化チタンアルミニウム層及び窒化チタン層のいずれかを含む、強誘電体メモリ。
【請求項４】
請求項１から請求項３のいずれかに記載の強誘電体メモリにおいて、
前記第２の絶縁層は、窒化シリコン層、酸化窒化シリコン層及び酸化アルミニウム層のいずれかを含む、強誘電体メモリ。
【請求項５】
請求項１から請求項４のいずれかに記載の強誘電体メモリにおいて、
前記コンタクトホールの内面に沿って形成された他のバリア層をさらに含み、
前記プラグは、前記他のバリア層よりも内側に形成されている、強誘電体メモリ。
【請求項６】
（ａ）基体の上方に形成された第１の絶縁層と、前記第１の絶縁層の上方に形成された第２の絶縁層と、を貫通するコンタクトホールを形成すること、
（ｂ）前記コンタクトホールの内部及び前記第２の絶縁層の上方に導電層を形成すること、
（ｃ）前記導電層を前記第２の絶縁層が露出するまで研磨することによって、前記コンタクトホールの内部に、前記第２の絶縁層の上面よりも低い位置に上面を有するプラグを形成すること、
（ｄ）前記コンタクトホールの内部であって前記プラグの上方にバリア層を形成すること、
（ｅ）前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極を順に積層して強誘電体キャパシタを形成すること、
を含み、
前記第２の絶縁層は、前記導電層及び前記第１の絶縁層よりも研磨されにくい性質を有する、強誘電体メモリの製造方法。
【請求項７】
請求項６記載の強誘電体メモリの製造方法において、
前記（ｂ）工程前に、前記コンタクトホールの内面に沿って他のバリア層を形成することをさらに含み、
前記（ｃ）工程で、前記プラグを前記他のバリア層の内側に形成する、強誘電体メモリの製造方法。
【請求項８】
請求項６又は請求項７記載の強誘電体メモリの製造方法において、
前記（ｃ）工程は、化学的機械的研磨法による工程を含む、強誘電体メモリの製造方法。
【請求項９】
請求項６から請求項８のいずれかに記載の強誘電体メモリの製造方法において、
前記（ｃ）工程で、エッチングによって、前記コンタクトホールの内部の前記導電層の上部をさらに除去する、強誘電体メモリの製造方法。
【請求項１０】
請求項６から請求項９のいずれかに記載の強誘電体メモリの製造方法において、
前記（ｄ）工程後に、前記バリア層の上方を含む領域に密着層を形成することをさらに含み、
前記（ｅ）工程で、前記密着層の上方に前記強誘電体キャパシタを形成する、強誘電体メモリの製造方法。
【請求項１１】
請求項１０記載の強誘電体メモリの製造方法において、
前記（ｅ）工程で、前記下部電極、前記強誘電体層及び前記上部電極を順に積層して積層体を形成し、前記積層体及び前記密着層を同一プロセスでパターニングする、強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリとして、強誘電体キャパシタを選択用トランジスタにスタックする構造が知られている。強誘電体キャパシタと選択用トランジスタの間には、絶縁層が介在し、絶縁層のコンタクトホールに埋め込まれたプラグによって両者の電気的接続が図れている。プラグの形成は、コンタクトホールの内部及び周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨（ＣＭＰ）法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス（凹部）が発生する。リセスを残したままにしておくと、強誘電体キャパシタを平坦な面上に形成できず、製造プロセスの安定化が損なわれ、信頼性の低下を招くおそれがある。なお、強誘電体キャパシタの製造プロセスでは、強誘電体層の酸化処理が必要になるので、プラグの酸化を防止することが要求される。
【特許文献１】特開平１１−７４４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された第１の絶縁層と、
前記第１の絶縁層の上方に形成された第２の絶縁層と、
前記第１及び第２の絶縁層を貫通するコンタクトホールと、
前記コンタクトホールの内部に形成された、プラグ及び前記プラグの上方のバリア層と、
前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
を含み、
前記第２の絶縁層は、前記プラグ及び前記第１の絶縁層よりも研磨されにくい性質を有する。
【０００５】
本発明によれば、例えばプラグを平坦化プロセスによる研磨処理を行って形成する場合、第１の絶縁層よりも研磨されにくい第２の絶縁層がストッパとなるので、プラグのリセス量を大きくすることができる。そのため、バリア層を容易に厚く形成することができ、プラグの酸化を効果的に防止することができる。また、第２の絶縁層が強誘電体キャパシタに対する水素バリアとなるので、第１の絶縁層から発生する水素によって強誘電体層が劣化するのを防止することができる。
【０００６】
なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
【０００７】
（２）この強誘電体メモリにおいて、
前記下部電極と前記バリア層の間に形成され、かつ、前記下部電極を含む領域に形成された密着層をさらに含んでもよい。
【０００８】
これによれば、下部電極に対する密着性の向上を図ることができる。
【０００９】
（３）この強誘電体メモリにおいて、
前記バリア層は、窒化チタンアルミニウム層及び窒化チタン層のいずれかを含んでもよい。
【００１０】
（４）この強誘電体メモリにおいて、
前記第２の絶縁層は、窒化シリコン層、酸化窒化シリコン層及び酸化アルミニウム層のいずれかを含んでもよい。
【００１１】
（５）この強誘電体メモリにおいて、
前記コンタクトホールの内面に沿って形成された他のバリア層をさらに含み、
前記プラグは、前記他のバリア層よりも内側に形成されていてもよい。
【００１２】
（６）本発明に係る強誘電体メモリの製造方法は、
（ａ）基体の上方に形成された第１の絶縁層と、前記第１の絶縁層の上方に形成された第２の絶縁層と、を貫通するコンタクトホールを形成すること、
（ｂ）前記コンタクトホールの内部及び前記第２の絶縁層の上方に導電層を形成すること、
（ｃ）前記導電層を前記第２の絶縁層が露出するまで研磨することによって、前記コンタクトホールの内部に、前記第２の絶縁層の上面よりも低い位置に上面を有するプラグを形成すること、
（ｄ）前記コンタクトホールの内部であって前記プラグの上方にバリア層を形成すること、
（ｅ）前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極を順に積層して強誘電体キャパシタを形成すること、
を含み、
前記第２の絶縁層は、前記導電層及び前記第１の絶縁層よりも研磨されにくい性質を有する。
【００１３】
本発明によれば、導電層を平坦化プロセスによる研磨処理を行って形成するときに、第１の絶縁層よりも研磨されにくい第２の絶縁層がストッパとなるので、プラグのリセス量を大きくすることができる。そのため、バリア層を容易に厚く形成することができ、プラグの酸化を効果的に防止することができる。また、第２の絶縁層が強誘電体キャパシタに対する水素バリアとなるので、第１の絶縁層から発生する水素によって強誘電体層が劣化するのを防止することができる。
【００１４】
（７）この強誘電体メモリの製造方法において、
前記（ｂ）工程前に、前記コンタクトホールの内面に沿って他のバリア層を形成することをさらに含み、
前記（ｃ）工程で、前記プラグを前記他のバリア層の内側に形成してもよい。
【００１５】
（８）この強誘電体メモリの製造方法において、
前記（ｃ）工程は、化学的機械的研磨法による工程を含んでもよい。
【００１６】
（９）この強誘電体メモリの製造方法において、
前記（ｃ）工程で、エッチングによって、前記コンタクトホールの内部の前記導電層の上部をさらに除去してもよい。
【００１７】
これによれば、導電層の上部をさらに除去するので、バリア層をさらに厚く形成することができる。
【００１８】
（１０）この強誘電体メモリの製造方法において、
前記（ｄ）工程後に、前記バリア層の上方を含む領域に密着層を形成することをさらに含み、
前記（ｅ）工程で、前記密着層の上方に前記強誘電体キャパシタを形成してもよい。
【００１９】
これによれば、下部電極に対する密着性の向上を図ることができる。
【００２０】
（１１）この強誘電体メモリの製造方法において、
前記（ｅ）工程で、前記下部電極、前記強誘電体層及び前記上部電極を順に積層して積層体を形成し、前記積層体及び前記密着層を同一プロセスでパターニングしてもよい。
【００２１】
これによれば、強誘電体キャパシタとなる積層体及び密着層を同一プロセスでパターニングするので、製造プロセスの簡略化が図れる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る強誘電体メモリを模式的に示す図である。
【００２４】
本実施の形態に係る強誘電体メモリは、基体１０と、第１及び第２の絶縁層１２，１４と、コンタクトホール２０と、コンタクト部３０と、強誘電体キャパシタ４０と、を含む。
【００２５】
基体１０は、半導体基板（例えばシリコン基板）である。基体１０には、複数のトランジスタ（図示しない）が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域（図示しない）が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態に係る強誘電体メモリは、例えば１Ｔ１Ｃ型のスタック構造を有する。
【００２６】
第１の絶縁層１２は、基体１０上に形成されている。基体１０がシリコン基板から形成される場合、第１の絶縁層１２は例えば酸化シリコン層（ＳｉＯ２層）から形成されていてもよい。
【００２７】
第２の絶縁層１４は、第１の絶縁層１２上に形成されている。すなわち、基体１０上に、第１及び第２の絶縁層１２，１４が順に積層されている。第２の絶縁層１４は、第１の絶縁層１２及び後述のプラグ３４よりも（化学的機械的に）研磨されにくい性質（研磨速度が小さい性質）を有する。第２の絶縁層１４は、例えば窒化シリコン層（ＳｉＮ層）、窒化酸化シリコン層（ＳｉＯＮ層）及び酸化アルミニウム層（Ａｌ２Ｏ３層）の少なくともいずれか１層から形成されていてもよい。なお、第２の絶縁層１４は、第１の絶縁層１２の上面の全部を被覆していてもよい。
【００２８】
コンタクトホール２０は、第１及び第２の絶縁層１２，１４を貫通している。詳しくは、コンタクトホール２０は、第１の絶縁層１２を貫通する穴２２と、第２の絶縁層１４を貫通する穴２４とを含み（図３参照）、両者が連通することによって形成されている。コンタクトホール２０には、電気的導電性を有するコンタクト部３０が形成されている。
【００２９】
コンタクト部３０は、基体１０の面に垂直方向に延出して形成され、第１及び第２の絶縁層１２，１４を貫通している。コンタクト部３０の一方の端部には、基体１０のトランジスタ（ソース領域及びドレイン領域のいずれか一方）が電気的に接続され、他方の端部には強誘電体キャパシタ４０が電気的に接続されている。すなわち、コンタクト部３０は、トランジスタ及び強誘電体キャパシタ４０を電気的に接続する。
【００３０】
コンタクト部３０は、プラグ３４及びプラグ３４上のバリア層３６を含む。図１に示す例では、コンタクト部３０は、コンタクトホール２０の内面（底面及び側面）に沿って形成された他のバリア層３２をさらに含む。その場合、プラグ３４は、バリア層３２によって囲まれた内側に形成される。プラグ３４は、コンタクトホール２０の内部に形成され、例えばタングステン（Ｗ）層を含む。バリア層３６は、例えば窒化チタンアルミニウム層（ＴｉＡｌＮ層）及び窒化チタン層（ＴｉＮ層）の少なくともいずれか１層から形成されていてもよい。コンタクトホール２０の内面に沿って形成されるバリア層３２は、プラグ３４上のバリア層３６と同一材料から形成されていてもよい。バリア層３２，３６によって、プラグ３４に対する拡散防止及び酸化防止が可能になり、コンタクト部３０の低抵抗化を図ることができる。また、バリア層３６によって、プラグ３４及び後述の下部電極４２の密着力の向上を図ってもよい。
【００３１】
なお、プラグ３４は、第２の絶縁層１４よりも研磨されやすい性質を有する。これによって、プラグ３４を平坦化プロセスによる研磨処理（例えば化学的機械的研磨処理）を行って形成する場合、第２の絶縁層１４をストッパとして使用することができる。すなわち、第２の絶縁層１４をほとんど研磨することなく、プラグ３４の材料を優先的に研磨することが可能になる。
【００３２】
強誘電体キャパシタ４０は、プラグ３４（コンタクト部３０）上を含む領域に形成されている。すなわち、基体１０の面から垂直方向の平面視において、強誘電体キャパシタ４０の平面領域は、プラグ３４及びその周辺領域（第２の絶縁層１４）を含む。
【００３３】
強誘電体キャパシタ４０は、下部電極４２、強誘電体層４４、上部電極４６が順に積層して形成されている。下部電極４２は、バリア層３６を介してプラグ３４に電気的に接続されている。詳しくは、強誘電体キャパシタ４０の下部電極４２は、トランジスタのソース領域又はドレイン領域のいずれかに電気的に接続されている。本実施の形態に係る強誘電体メモリでは、強誘電体キャパシタ４０の下部電極４２がビット線に電気的に接続され、強誘電体キャパシタ４０の上部電極４６がプレート線に電気的に接続され、トランジスタのゲート電極がワード線に電気的に接続されている。
【００３４】
下部電極４２及び上部電極４６は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などから形成される。下部電極４２及び上部電極４６のそれぞれは、単一層から形成されていてもよいし、複数層から形成されていてもよい。
【００３５】
強誘電体層４４は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層４４はこれらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。
【００３６】
本実施の形態に係る強誘電体メモリによれば、例えばプラグ３４を平坦化プロセスによる研磨処理を行って形成する場合（後述の製造方法参照）、第１の絶縁層１２よりも研磨されにくい第２の絶縁層１４がストッパとなるので、プラグ３４のリセス量を大きくすることができる。そのため、バリア層３６を容易に厚く形成することができ、プラグ３４の酸化を効果的に防止することができる。その結果、プラグ３４の高抵抗化及び体積膨張を防止することができる。また、第２の絶縁層１４が強誘電体キャパシタ４０に対する水素バリアとなるので、第１の絶縁層１２から発生する水素によって強誘電体層４４が劣化（還元）するのを防止することができる。
【００３７】
次に、本実施の形態に係る強誘電体メモリの製造方法について説明する。図２〜図９は、本実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。
【００３８】
図２に示すように、基体１０上に第１の絶縁層１２を形成する。第１の絶縁層１２は、基体１０における複数のトランジスタが形成された面上に形成する。次に、第１の絶縁層１２上に第２の絶縁層１４を形成する。第２の絶縁層１４は、第１の絶縁層１２の上面の全部を被覆するように形成してもよい。第１及び第２の絶縁層１２，１４は、ＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用して形成することができる。なお、第１及び第２の絶縁層１２，１４の材料及び性質は上述した通りである。
【００３９】
図３に示すように、第１及び第２の絶縁層１２，１４を貫通するコンタクトホール２０を形成する。その場合、フォトリソグラフィ技術を適用してもよい。詳しくは、第２の絶縁層１４の一部を開口するようにレジスト層（図示しない）を形成し、該レジスト層からの開口部をエッチングすることによって、第２の絶縁層１４を貫通する穴２４と、第１の絶縁層１２を貫通する穴２２と、を形成する。コンタクトホール２０は穴２２，２４を含み、穴２２，２４は相互に連通している。コンタクトホール２０からは基体１０が露出している。
【００４０】
図４〜図８に示すように、コンタクトホール２０にコンタクト部３０を形成する。本実施の形態では、コンタクト部３０は、プラグ３４及びバリア層３２，３６を含む。
【００４１】
まず、図４に示すように、コンタクトホール２０の内面に沿ってバリア層（他のバリア層）３１を形成する。バリア層３１は、スパッタリング等によって成膜することができる。バリア層３１は、コンタクトホール２０の側面（第１及び第２の絶縁層１２，１４の端面）及びコンタクトホール２０の底面（基体１０の上面）に形成し、コンタクトホール２０の内面に形成する部分と連続して第２の絶縁層１４の上面にも形成する。ただし、バリア層３１は、コンタクトホール２０を埋めないように形成する。
【００４２】
次に、図５に示すように、コンタクトホール２０の内部及び第２の絶縁層１４上に導電層３３を形成する。導電層３３は、コンタクトホール２０の内部（詳しくはバリア層３１で囲まれた内側）を埋め込むように形成する。バリア層３１を形成する場合には、バリア層３１上に導電層３３を形成する。導電層３３は、スパッタリング等によって成膜してもよい。
【００４３】
その後、図６に示すように、導電層３３を研磨する。本実施の形態では、導電層３３の一部及びバリア層３１の一部を研磨及び除去する。すなわち、導電層３３（及びバリア層３１）をストッパとなる第２の絶縁層１４が露出するまで研磨する。研磨工程では、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishment）法による工程を適用してもよい。第２の絶縁層１４は、導電層３３よりも研磨されにくい性質を有するので、導電層３３が第２の絶縁層１４よりも優先的に研磨される。その結果、コンタクトホール２０の内部において、導電層３３のリセス（凹部２６）が発生する。本実施の形態では、第１の絶縁層１２よりも研磨されにくい第２の絶縁層１４がストッパとなるので、導電層３３（プラグ３４）のリセス量を大きくすることができる。すなわち、凹部２６を深く形成することができ、後述のバリア層３５を厚く形成できる空間を確保することができる。また、第２の絶縁層１４の存在により第１の絶縁層１２が研磨されることがなく、コンタクトホール２０の周囲の面を従来にも増して平坦にすることができる。なお、バリア層３１が第２の絶縁層１４よりも研磨されやすければ、バリア層３１も第２の絶縁層１４よりも優先的に研磨され、図６に示すようにコンタクトホール２０の内部においてバリア層３１の上部も研磨及び除去される。
【００４４】
上述の研磨工程終了後、リセス（凹部２６）をさらに深く形成するために、コンタクトホール２０の内部の導電層３３（プラグ３４）の上部をさらに除去してもよい。例えば、導電層３３の上部をエッチング（例えばドライエッチング）してもよい。こうすることで、後述のバリア層３６をさらに厚く形成することが可能になる。ただし、本実施の形態では、上述の導電層３３の研磨工程によって凹部２６を深く形成することが可能であるので、該エッチング工程を省略することもできる。
【００４５】
こうして、導電層３３からプラグ３４を形成することができる。プラグ３４の上面は、第２の絶縁層１４の上面よりも低い位置にある。すなわち、プラグ３４上に凹部２６が形成されている。また、プラグ３４は、バリア層３２の内側に形成されている。
【００４６】
次に、図７に示すように、コンタクトホール２０の内部のプラグ３４上（すなわち凹部２６）及び第２の絶縁層１４上にバリア層３５を形成する。バリア層３５は、凹部２６を埋め込むように形成する。バリア層３５は、スパッタリング等によって成膜してもよい。
【００４７】
その後、図８に示すように、バリア層３５を研磨することによって、コンタクトホール２０の内部であってプラグ３４上にバリア層３６を形成する。バリア層の研磨工程の内容は、上述した導電層の研磨工程の内容が該当する。
【００４８】
こうして、コンタクト部３０を形成することができる。本実施の形態によれば、プラグ３４の形成工程で発生するリセス（凹部２６）はバリア層３６の形成によって解消されているので、コンタクト部３０の上面及び第２の絶縁層１４の上面はほぼ面一となっている。こうすることで、後述の強誘電体キャパシタ４０を平坦な面に形成することができる。なお、バリア層３２、プラグ３４及びバリア層３６の材料及び性質は上述の構造で説明した通りである。
【００４９】
図９に示すように、プラグ３４上を含む領域に、強誘電体キャパシタ４０を形成する。具体的には、下部電極４２、強誘電体層４４、上部電極４６を順に積層して積層体４１を形成し、積層体４１を所定形状にパターニングする。
【００５０】
下部電極４２の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを適用することができる。強誘電体層４４の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。なお、上部電極４６は下部電極４２と同様の方法を適用して形成することができる。
【００５１】
そして、積層体４１をパターニングする。フォトリソグラフィ技術を適用して、図９に示すようにレジスト層Ｒ１を積層体４１上に形成し、積層体４１のうちレジスト層Ｒ１から露出する部分をエッチングによって除去してもよい。
【００５２】
積層体４１をパターニングして強誘電体キャパシタ４０を形成した後、強誘電体層４４の安定化（例えばエッチングダメージ回復）のため酸素雰囲気下でアニール処理を行うが、本実施の形態では、プラグ３４上に所定の厚さのバリア層３６が形成されているため、プラグ３４の酸化を効果的に防止することができる。
【００５３】
本実施の形態に係る強誘電体メモリの製造方法によれば、導電層３３を平坦化プロセスによる研磨処理を行って形成するときに、第１の絶縁層１２よりも研磨されにくい第２の絶縁層１４がストッパとなるので、プラグ３４のリセス量を大きくすることができる。そのため、バリア層３６を容易に厚く形成することができ、プラグ３４の酸化を効果的に防止することができる。また、第２の絶縁層１４が強誘電体キャパシタに対する水素バリアとなるので、第１の絶縁層１２から発生する水素によって強誘電体層４４が劣化（還元）するのを防止することができる。
【００５４】
（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係る強誘電体メモリを模式的に示す図である。
【００５５】
本実施の形態に係る強誘電体メモリは、上述の強誘電体メモリの構成を含み、密着層５０をさらに含む。
【００５６】
密着層５０は、下部電極４２とバリア層３６（コンタクト部３０）との間に形成されている。図１０に示すように、密着層５０の一方の面に下部電極４２が形成され、他方の面にバリア層３６が形成されていてもよい。また、密着層５０は、下部電極４２を含む領域に形成されている。すなわち、基体１０の面から垂直方向の平面視において、密着層５０の平面領域は、少なくとも下部電極４２の平面領域を含む。例えば、密着層５０の平面領域は、下部電極４２の平面領域とほぼ一致していてもよい。密着層５０によって、コンタクト部３０及び第２の絶縁層１４の強誘電体キャパシタ４０に対する密着性の向上を図ることができる。
【００５７】
密着層５０は、バリア層３６と同一材料（例えばＴｉＡｌＮ層、ＴｉＮ層）から形成されていてもよいし、異なる材料から形成されていてもよい。密着層５０は、プラグ３４よりも下部電極４２に対する密着力が大きい。密着層５０がバリア層３６とは異なる材料から形成される場合、密着層５０は、バリア層３６よりも下部電極４２に対する密着力がさらに大きくてもよい。
【００５８】
次に、本実施の形態に係る強誘電体メモリの製造方法について説明する。図１１及び図１２は、本実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。
【００５９】
図１１に示すように、コンタクトホール２０にコンタクト部３０を形成した後、バリア層３６上を含む領域に密着層５２を形成する。密着層５２は、バリア層３６上及びその周囲の第２の絶縁層１４上に形成する。例えばスパッタリング等によって密着層５２を成膜してもよい。
【００６０】
その後、図１２に示すように、密着層５２上に強誘電体キャパシタ４０となる積層体４１を形成し、積層体４１及び密着層５２を同一プロセスでパターニングする。フォトリソグラフィ技術を適用してパターニングする場合、積層体４１上にレジスト層Ｒ２を形成し、積層体４１のうちレジスト層Ｒ２からの露出部をエッチングによって除去する。かかる同一エッチングプロセスによって、積層体４１及び密着層５２の両方を同時にパターニングしてもよい。これによれば、強誘電体キャパシタ４０及び密着層５０を同一プロセスでパターニングして形成できるので、製造プロセスの簡略化が図れる。
【００６１】
なお、本実施の形態におけるその他の構成及び効果は、第１の実施の形態の説明から導き出せる構成及び効果を含む。
【００６２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００６３】
【図１】図１は、本発明の第１の実施の形態に係る強誘電体メモリを示す図である。
【図２】図２は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図３】図３は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図４】図４は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図５】図５は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図６】図６は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図７】図７は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図８】図８は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図９】図９は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図１０】図１０は、本発明の第２の実施の形態に係る強誘電体メモリを示す図である。
【図１１】図１１は、本発明の第２の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図１２】図１２は、本発明の第２の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【符号の説明】
【００６４】
１０…基体  １２…第１の絶縁層  １４…第２の絶縁層  ２０…コンタクトホール
２６…凹部  ３０…コンタクト部  ３１…バリア層  ３２…バリア層  ３３…導電層
３４…プラグ  ３５…バリア層  ３６…バリア層  ４０…強誘電体キャパシタ
４１…積層体  ４２…下部電極  ４４…強誘電体層  ４６…上部電極  ５０…密着層
５２…密着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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