(57)【要約】【課題】  半導体集積回路の信頼性の向上を図る。【解決手段】  半導体集積回路において、所定の論理演算を可能とする論理回路と、上記論理回路とは未接続状態で配置されているボーナスセル（１１−１）と、上記予備セルの出力ノードを上記ボーナスセルの出力ノードの期待値に強制するための素子（Ｑ３）とを設ける。上記素子は、上記ボーナスセルの出力ノードを上記ボーナスセルの出力ノードの期待値に強制する。このことが、回路に不良箇所を含む場合の予備セルに流れる電流を増大させ、スタンバイ電流測定における不良発見の容易化により、半導体集積回路の信頼性の向上を達成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
所定の論理演算を可能とする論理回路と、
上記論理回路とは未接続状態で配置されている予備セルと、を含む半導体集積回路であって、
上記予備セルの出力ノードを上記予備セルの出力ノードの期待値に強制するための素子を含んで成る半導体集積回路。
【請求項２】
上記素子は、上記予備セルの出力ノードとグランドとを短絡させるためのトランジスタとされる請求項１記載の半導体集積回路。
【請求項３】
上記トランジスタは、スタンバイ時において上記予備セルの出力ノードから期待値が得られない場合に、上記予備セルの出力ノードから上記グランドへ強制的に電流を流すための電流パスを形成するｎチャンネル型ＭＯＳトランジスタとされる請求項２記載の半導体集積回路。
【請求項４】
上記素子は、上記予備セルの入力側ノードの論理を強制することによって上記予備セルの出力ノードを上記予備セルの出力ノードの期待値に強制するためのトランジスタとされる請求項１記載の半導体集積回路。
【請求項５】
上記トランジスタは、上記予備セルの入力側のノードと高電位側電源とに結合されたｐチャネル型ＭＯＳトランジスタとされる請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれの信頼性の向上を図るための技術に関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト設計において、マスク生成後に回路修正が発生し、配置配線情報が変更される場合がある（例えば特許文献１参照）。例えばスタンダードセル方式の半導体集積回路においては、予め未配線の予備セル（「ボーナスセル」とも称される）をチップ内に配置することで、回路修正を容易にするための技術が存在する。すなわち、ボーナスセルは、通常は使用されるものではないが、後の動作確認で例えば出力段にインバータを介す必要が生じたときや、後の仕様変更等でゲート回路を追加する必要が生じたとき等に必要に応じて配線パターン変更など簡単な設計変更により論理回路に組み込むことができる。
【０００３】
【特許文献１】特開２００３−６００３８号公報（第２段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不良品の発見あるいは特性の均一化或いは経時的に発生する欠陥の発見等を目的として、製造された半導体装置の電気的特性を測定する電気特性試験が行われている。経時的な欠陥の発見等を目的とするバーンインでは、顧客での使用条件よりも過酷な高温等の使用条件下等の負荷を与えた状態で半導体装置の回路動作を一定時間行ない、顧客での使用中に問題となる経時的に発生する欠陥を加速的に発生させて、経時的な不良要因を出荷前に発見し、製品の初期不良を排除している。
【０００５】
しかし予備セルは、後の動作確認で例えば出力段にインバータを介す必要が生じたときや、後の仕様変更等でゲート回路を追加する必要が生じたとき等に必要に応じて配線パターン変更など簡単な設計変更により論理回路に組み込むものとされるため、予備セルの出力論理が期待されることなく、従って半導体チップ上の複数の予備セルの製造プロセスでの不良により貫通電流が流れていても、バーンインにおいてそれを見いだすことが困難になる。また予備セルにおいて短絡などにより比較的大きな短絡電流が流れている場合はともかくとして、微小な貫通電流がながれている場合には、スタンバイ電流測定においてもそれを発見することが困難とされる。このことは半導体集積回路の信頼性の低下を招く。
【０００６】
本発明の目的は、半導体集積回路の信頼性の向上を図ることにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、半導体集積回路において、所定の論理演算を可能とする論理回路と、上記論理回路とは未接続状態で配置されている予備セルと、上記予備セルの出力ノードを上記予備セルの出力ノードの期待値に強制するための素子とを設ける。
【００１０】
上記の手段によれば、上記素子は、上記予備セルの出力ノードを上記予備セルの出力ノードの期待値に強制する。このことが、回路に不良箇所を含む場合の予備セルに流れる電流を増大させ、スタンバイ電流測定における不良発見の容易化により、半導体集積回路の信頼性の向上を達成する。
【００１１】
このとき、上記素子は、上記予備セルの出力ノードとグランドとを短絡させるためのトランジスタとすることができる。さらに上記トランジスタは、スタンバイ時において上記予備セルの出力ノードから期待値が得られない場合に、上記予備セルの出力ノードから上記グランドへ強制的に電流を流すための電流パスを形成するｎチャンネル型ＭＯＳトランジスタとすることができる。
【００１２】
上記素子は、上記予備セルの入力側ノードの論理を強制することによって上記予備セルの出力ノードを上記予備セルの出力ノードの期待値に強制するためのトランジスタとすることができる。このとき上記トランジスタは、上記予備セルの入力側のノードと高電位側電源とに結合されたｐチャネル型ＭＯＳトランジスタとすることができる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１４】
すなわち、半導体集積回路の信頼性の向上を達成することができる。
【発明を実施するための最良の形態】
【００１５】
図１には、本発明にかかる半導体集積回路における主要部の構成例が示される。
【００１６】
図１に示される半導体集積回路１０は、特に制限されないが、マイクロコンピュータとされ、所定の論理演算を可能とする論理モジュール（論理回路）１２、及び回路修正の容易化のための複数のボーナスセル１１−１〜１１−ｎ（ｎは２，３，４，…）を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。上記複数のボーナスセル１１−１〜１１−ｎは、特に制限されないが、互いに同一構成とされる。論理モジュール１２は、特に制限されないが、予め設定されたプログラムに従って所定の演算処理を実行する中央処理装置や、各種データを記憶可能な半導体メモリなどとされる。ここで、上記ボーナスセル１１−１〜１１−ｎが本発明における予備セルに対応する。
【００１７】
上記複数のボーナスセル１１−１〜１１−ｎは、通常は使用されるものではないが、後の動作確認で例えば出力段にインバータを介す必要が生じたときや、後の仕様変更等でゲート回路を追加する必要が生じたとき等に必要に応じて配線パターン変更など簡単な設計変更により論理回路に組み込むことができる。例えば図６に示されるようにインバータ７２を含んでボーナスセル１１−１が形成される場合において、論理モジュール１２に含まれるノアゲート７１の出力ノードの論理を反転する必要が生じた場合には、図７に示されるように、配線パターンの修正により新たに設けられた配線７３，７４により上記ノアゲート７１の後段にインバータ７２を配置することが可能になる。
【００１８】
図２には上記ボーナスセル１１−１の構成例が示される。
【００１９】
図２に示されるように上記ボーナスセル１１−１は、ｐチャンネル型ＭＯＳトランジスタＱ１と、ｎチャンネル型ＭＯＳトランジスタＱ２とが互いに直列接続されて成るインバータと、ＭＯＳトランジスタＱ１，Ｑ２の直列接続されて成る出力ノードＮ２とグランドＧＮＤに接続されたｎチャンネル型ＭＯＳトランジスタＱ３とを含む。上記ｐチャネル型ＭＯＳトランジスタＱ１のソース電極は高電位側電源Ｖｄｄに結合され、上記ｎチャンネル型ＭＯＳトランジスタＱ２のソース電極はグランドＧＮＤに結合される。上記ＭＯＳトランジスタＱ１，Ｑ２のゲート電極は、入力ノードＮ１とされ、高電位側電源Ｖｄｄに結合される。これにより上記ＭＯＳトランジスタＱ１，Ｑ２のゲート電極には、高電位側電源Ｖｄｄの電圧（ハイレベル）が印加される。また、上記ｎチャンネル型ＭＯＳトランジスタＱ３のゲート電極が高電位側電源Ｖｄｄに結合されることで、上記ｎチャンネル型ＭＯＳトランジスタＱ３は常にオン状態とされる。
【００２０】
上記の構成において、配線抵抗Ｒ１が無視できるほどに小さい場合、入力ノードＮ１のハイレベルは高電位側電源Ｖｄｄの電圧レベルに等しくなるため、出力ノードＮ２はグランドＧＮＤレベルになる。しかし、上記配線抵抗Ｒ１が製造工程での不良等により比較的大きな値を持つ場合、入力ノードＮ１のハイレベルは高電位側電源Ｖｄｄの電圧レベルよりも低くなり、ｐチャネル型ＭＯＳトランジスタＱ１を十分にオフすることができなくなると、ＭＯＳトランジスタＱ１，Ｑ２を介して微小な貫通電流２２が流れる。ｎチャンネル型ＭＯＳトランジスタＱ３が存在しない場合（図３参照）、ＭＯＳトランジスタＱ１，Ｑ２に流れる微小な貫通電流２２が流れるだけであるため、スタンバイ電流測定においてそれを発見することが困難とされる。
【００２１】
それに対して、図２に示されるように、出力ノードＮ２にｎチャンネル型ＭＯＳトランジスタＱ３が設けられている場合には、出力ノードＮ２が期待の論理状態（ローレベル）に強制されるため、ｐチャネル型ＭＯＳトランジスタＱ１には、電流２２に加えて電流２３が余計に流れる。このようにボーナスセル１１−１に流れる電流が増大されることによって、スタンバイ電流測定において、ボーナスセル１１−１の抵抗Ｒ１に起因する不良の発見が容易になる。
【００２２】
図４には上記ボーナスセル１１−１の別の構成例が示される。
【００２３】
図４に示される構成では、ｐチャネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ２とが互いに直列接続されて成るインバータ１６の前段に、ｐチャネル型ＭＯＳトランジスタＱ４とｎチャンネル型ＭＯＳトランジスタＱ５とが直列接続されて成るインバータ１５が配置される。上記ｐチャネル型ＭＯＳトランジスタＱ４のソース電極は高電位側電源Ｖｄｄに結合され、ｎチャンネル型ＭＯＳトランジスタＱ５のソース電極はグランドＧＮＤに結合される。ＭＯＳトランジスタＱ４，Ｑ５のゲート電極は高電位側電源Ｖｄｄに結合される。また、高電位側電源Ｖｄｄとインバータ１６の入力ノードＮ１との間にはｐチャネル型ＭＯＳトランジスタＱ６が設けられる。このｐチャネル型ＭＯＳトランジスタのゲート電極はグランドＧＮＤに結合されることにより、常時、オン状態とされる。インバータ１５の入力がグランドＧＮＤレベルとされることから、インバータ１５の出力期待値はハイレベル（高電位側電源Ｖｄｄレベル）とされる。しかし、インバータ１５とインバータ１６とを結ぶ配線が、１７で示されるように途中で切れている場合には、インバータ１５の出力信号がインバータ１６に伝達されない。この場合において、上記ｐチャネル型ＭＯＳトランジスタＱ６が存在しない場合には（図５参照）、インバータ１６の入力ノードＮ１の論理が不定とされ、ｐチャネル型ＭＯＳトランジスタＱ１と、ｎチャンネル型ＭＯＳトランジスタＱ２とを介して貫通電流５５が流れることがある。
【００２４】
これに対して図４に示されるようにｐチャネル型ＭＯＳトランジスタＱ６が存在する場合には、インバータ１６の入力ノードＮ１が、インバータ１５の出力論理の期待値（本例ではハイレベル）に等しくされ、それにより、ｐチャネル型ＭＯＳトランジスタＱ１を十分にオフさせ、ｎチャンネル型ＭＯＳトランジスタＱ２を十分にオンさせることができるので、上記貫通電流５５が流れないで済む。従って、図４に示される構成によれば、インバータ１５とインバータ１６とを結ぶ配線が、１７で示されるように途中で切れているにもかかわらず、ボーナスセル１１−１の不良を回避することができる。
【００２５】
上記例によれば、以下の作用効果を得ることができる。
【００２６】
（１）図２に示されるように出力ノードＮ２にｎチャンネル型ＭＯＳトランジスタＱ３が設けられている場合には、出力ノードＮ２が期待の論理状態（ローレベル）に強制され、ボーナスセル１１−１に流れる電流が増大されるため、スタンバイ電流測定において、ボーナスセル１１−１の抵抗Ｒ１に起因する不良の発見が容易になる。
【００２７】
（２）図４に示されるようにｐチャネル型ＭＯＳトランジスタＱ６が存在する場合には、インバータ１６の入力ノードＮ１が、インバータ１５の出力論理の期待値（本例ではハイレベル）に等しくされ、それにより、ｐチャネル型ＭＯＳトランジスタＱ１を十分にオフさせ、ｎチャンネル型ＭＯＳトランジスタＱ２を十分にオンさせることができるので、ボーナスセル１１−１の不良を回避することができる。
【００２８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００２９】
例えば、上記の例ではボーナスセル１１−１〜１１−ｎがそれぞれインバータを含んで成るものについて説明したが、ボーナスセル１１−１〜１１−ｎを他の論理ゲートによって構成することができる。
【００３０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００３１】
本発明は、少なくとも、所定の論理演算を可能とする論理回路とは未接続状態で配置されている予備セルを含むことを条件に適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明にかかる半導体集積回路における主要部の構成例ブロック図である。
【図２】上記半導体集積回路に含まれるボーナスセルの構成例回路図である。
【図３】図２に示されるボーナスセルの比較対象とされる回路の構成例回路図である。
【図４】上記半導体集積回路に含まれるボーナスセルの別の構成例回路図である。
【図５】図４に示されるボーナスセルの比較対象とされる回路の構成例回路図である。
【図６】上記半導体集積回路に含まれるボーナスセルによる回路修正前の回路図である。
【図７】上記半導体集積回路に含まれるボーナスセルによる回路修正後の回路図である。
【符号の説明】
【００３３】
１０  半導体集積回路
１１−１〜１１−ｎ  ボーナスセル（予備セル）
１２  論理モジュール（論理回路）
Ｑ１，Ｑ４，Ｑ６  ｐチャネル型ＭＯＳトランジスタ
Ｑ２，Ｑ３，Ｑ５  ｎチャンネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006073940.tif 000008
【図７】
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