(57)【要約】【課題】  原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高める。【解決手段】  本発明のキャパシタの製造方法において、容量膜は、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により成膜される。本発明のキャパシタの製造方法は、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した容量膜の成膜速度との相関データに基づき、膜厚が増大し始める境界温度Ｔ（℃）を取得するステップ（Ｓ１００およびＳ１０２）と、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップ（Ｓ１０４〜Ｓ１１２）と、を含む。【選択図】  図５
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【特許請求の範囲】
【請求項１】
Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により容量膜を成膜するキャパシタの製造方法であって、
前記成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した前記容量膜の成膜速度との相関データに基づき、前記成膜速度が増大し始める境界温度Ｔ（℃）を取得するステップと、
（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、前記成膜ガスを用いた原子層堆積法により前記容量膜を成膜するステップと、
を含むことを特徴とするキャパシタの製造方法。
【請求項２】
Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により容量膜を成膜するキャパシタの製造方法であって、
前記成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で原子堆積法の１サイクル毎に形成される前記容量膜の膜厚との相関データに基づき、前記膜厚が増大し始める境界温度Ｔ（℃）を取得するステップと、
（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、前記成膜ガスを用いた原子層堆積法により前記容量膜を成膜するステップと、
を含むことを特徴とするキャパシタの製造方法。
【請求項３】
請求項１または２に記載のキャパシタの製造方法において、
前記有機原料は、ＣとＮを含むことを特徴とするキャパシタの製造方法。
【請求項４】
請求項３に記載のキャパシタの製造方法において、前記有機材料は、一般式Ｍ（ＮＲＲ’）４（ここで、Ｒ，Ｒ’はＣｘＨｙ、ＭはＺｒ、Ｈｆ、ＬａおよびＹからなる群から選択される金属元素）で表される材料を含むことを特徴とするキャパシタの製造方法。
【請求項５】
請求項１乃至４いずれかに記載のキャパシタの製造方法において、
前記キャパシタは、金属材料により構成された下部電極を含み、
前記容量膜を成膜するステップにおいて、前記下部電極上に前記容量膜を成膜することを特徴とするキャパシタの製造方法。
【請求項６】
請求項１乃至５いずれかに記載のキャパシタの製造方法において、
前記容量膜を成膜するステップにおいて、前記成膜ガスを導入するステップと、酸化性ガスを導入するステップと、を繰り返して前記容量膜を成膜することを特徴とするキャパシタの製造方法。
【請求項７】
請求項１乃至６いずれかに記載のキャパシタの製造方法を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタおよび半導体装置の製造方法に関し、とくに原子層堆積法により容量膜を成膜するキャパシタおよび半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭの微細化・高集積化に伴って、セル容量の容量値の確保が重要な課題の一つとなっている。セル容量を確保する手法の一つとして、容量膜の比誘電率を増加させる方法がある。
【０００３】
特許文献１には、ＺｒＯ２やＴａ２Ｏ５等の高誘電率材料を原子層堆積法（以下、ＡＬＤ法という）により堆積して構成された容量膜（酸化物層）を含むキャパシタが開示されている。従来、ＡＬＤ法により容量膜を形成する場合、約３００℃から４００℃程度の温度で材料が堆積されていた。
【特許文献１】特開２００３−２４３５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、本発明者らの検討の結果、ＡＬＤ法で容量膜を形成する場合、材料に応じて適切な温度制御をしないと、ライフサイクルが長く、信頼性の高いキャパシタを製造することが困難であるということが判明した。
【０００５】
本発明は、こうした事情に鑑みてなされたものであり、原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高める技術を提供する。
【課題を解決するための手段】
【０００６】
本発明によれば、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により容量膜を成膜するキャパシタの製造方法であって、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した容量膜の成膜速度との相関データに基づき、成膜速度が増大し始める境界温度Ｔ（℃）を取得するステップと、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップと、を含むことを特徴とするキャパシタの製造方法が提供される。
【０００７】
ここで、容量膜は、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む高誘電率膜により構成することができる。容量膜は、たとえば、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３等とすることができる。
【０００８】
実施例において後述するように、本発明者らの検討により、上記境界温度Ｔ（℃）を中心とする所定の温度範囲内で原子層堆積法により容量膜を成膜することにより、容量膜の信頼性を高めることができることが明らかになった。これにより、このような容量膜を用いたデバイスの信頼性も高めることができる。
【０００９】
本発明によれば、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により容量膜を成膜するキャパシタの製造方法であって、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で原子堆積法の１サイクル毎に形成される容量膜の膜厚との相関データに基づき、膜厚が増大し始める境界温度Ｔ（℃）を取得するステップと、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップと、を含むことを特徴とするキャパシタの製造方法が提供される。
【００１０】
ここで、１サイクル毎に形成される容量膜の膜厚は、複数サイクルの処理を行った場合の平均膜厚とすることもできる。
【００１１】
本発明のキャパシタの製造方法において、有機原料は、ＣとＮを含むことができる。
【００１２】
本発明のキャパシタの製造方法において、有機材料は、一般式Ｍ（ＮＲＲ’）４（ここで、Ｒ，Ｒ’はＣｘＨｙ、ＭはＺｒ、Ｈｆ、ＬａおよびＹからなる群から選択される金属元素）で表される材料を含むことができる。
【００１３】
本発明のキャパシタの製造方法において、キャパシタは、金属材料により構成された下部電極を含むことができ、容量膜を成膜するステップにおいて、下部電極上に容量膜を成膜することができる。本発明において、キャパシタは、ＭＩＭ（Metal-Insulator-Metal）とすることができる。
【００１４】
本発明のキャパシタの製造方法における容量膜を成膜するステップにおいて、成膜ガスを導入するステップと、酸化性ガスを導入するステップと、を繰り返して容量膜を成膜することができる。ここで、酸化性ガスとしては、Ｏ３ガスを用いることができる。
【発明の効果】
【００１５】
本発明によれば、原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
図１は、本実施の形態におけるキャパシタを含む半導体装置の構成を示す断面図である。ここでは例としてシリンダ形状のキャパシタを示すが、本発明は、これに限られない。
【００１８】
半導体装置１００は、ソース・ドレイン１３０および素子分離領域１２８が形成された半導体基板１２６と、半導体基板１２６上に形成されたゲート１３２、第一の絶縁膜１０２、およびプラグ１０６と、第一の絶縁膜１０２上に形成されたエッチング阻止膜１０７と、エッチング阻止膜１０７上に形成された第二の絶縁膜１０８と、第二の絶縁膜１０８に設けられたキャパシタ１２４と、キャパシタ１２４上に形成された層間絶縁膜１３４と、層間絶縁膜１３４上に形成された配線層１４２と、キャパシタ１２４間に形成されたバリアメタル膜１３８および金属膜１４０とを含む。キャパシタ１２４は、下部電極１１２と、容量膜１１４と、上部電極１２０と、を含む。
【００１９】
プラグ１０６は、金属膜１０４およびバリアメタル膜１０５により構成される。ここで、第一の絶縁膜１０２は、たとえばＳｉＯ２により構成される。金属膜１０４は、たとえばＷにより構成される。バリアメタル膜１０５は、たとえばＴｉ、ＴｉＮ、Ｔａ、またはＴａＮにより構成される。エッチング阻止膜１０７は、たとえばＳｉＯＮにより構成することができ、エッチング時のストッパー膜として用いられる。
【００２０】
第二の絶縁膜１０８は、たとえばＳｉＯ２により構成される。本実施の形態において、下部電極１１２は、金属材料により構成される。下部電極１１２は、たとえばＴｉＮ、ＴａＮ、またはＷＮにより構成することができる。
【００２１】
容量膜１１４は、高誘電率膜により構成することができる。本実施の形態において、容量膜１１４は、たとえばＺｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素の酸化物により構成することができる。
【００２２】
上部電極１２０は、第一上部電極膜１１８および第二上部電極膜１２２により構成される。第一上部電極膜１１８は、たとえばＴｉＮ、ＴａＮ、またはＷＮにより構成することができる。第二上部電極膜１２２は、たとえばＷにより構成することができる。
【００２３】
図２、図３、図１１〜図１３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。
【００２４】
まず、半導体基板（図２および３において不図示）上に第一の絶縁膜１０２を形成し、第一の絶縁膜１０２にプラグ１０６を形成する。次いで、第一の絶縁膜１０２上にエッチング阻止膜１０７を形成し、その上に第二の絶縁膜１０８を形成する（図２（ａ））。
【００２５】
つづいて、既知のリソグラフィ技術により、第二の絶縁膜１０８およびエッチング阻止膜１０７を順次エッチングし、第二の絶縁膜１０８に凹部１１０を形成する。これにより、プラグ１０６の上面を露出させる（図２（ｂ））。その後、第二の絶縁膜１０８の全面に下部電極１１２を形成する（図２（ｃ））。下部電極１１２は、たとえばＣＶＤ法により形成することができる。
【００２６】
つづいて、下部電極１１２上に、凹部１１０を埋め込むように犠牲膜（不図示）を形成する。次いで、犠牲膜および下部電極１１２をエッチングして、凹部１１０の外部に露出した下部電極１１２を除去する。その後、凹部１１０内に残存する犠牲膜をエッチングにより除去する（図２（ｄ））。
【００２７】
つづいて、第二の絶縁膜１０８および下部電極１１２上に、容量膜１１４を成膜する（図２（ｅ））。容量膜１１４は、原子層堆積法（ＡＬＤ：atomic layer deposition、以下ＡＬＤ法という）により成膜することができる。この工程の詳細については後述する。
【００２８】
その後、容量膜１１４上に、第一上部電極膜１１８を形成する（図３（ｆ））。第一上部電極膜１１８は、たとえばＣＶＤ法、ＡＬＤ法、ＰＶＤ法、またはこれらを併用して形成することができる。
【００２９】
つづいて、第一上部電極膜１１８上に第二上部電極膜１２２を形成する（図３（ｇ））。これにより上部電極１２０が形成される。このような第二上部電極膜１２２を設けることにより、上部電極１２０の抵抗を低く保つことができる。
【００３０】
以上の処理により、キャパシタ１２４が形成される。
【００３１】
その後、図１１に示すように、上部電極１２０を所定のパターンに加工する（図１１（ａ））。次いで、上部電極１２０上に層間絶縁膜１３４を形成する（図１１（ｂ））。つづいて、隣接するキャパシタ１２４の間に開口部１３６を形成する（図１２（ｃ））。その後、開口部１３６内にバリアメタル膜１３８および金属膜１４０を形成する（図１２（ｄ））。ここで、バリアメタル膜１３８は、たとえばＣＶＤ法やＰＶＤ法により形成されたＴｉＮ膜とすることができる。また、金属膜１４０は、たとえばＣＶＤ法により形成されたＷ膜とすることができる。次いで、ＣＭＰにより、開口部１３６外部に露出したバリアメタル膜１３８および金属膜１４０を除去する（図１３（ｅ））。つづいて、層間絶縁膜１３４上に配線層１４２を形成する（図１３（ｆ））。配線層１４２は、たとえばＴｉＮおよびＷにより構成することができる。配線層１４２を所定形状にパターニングしてビット線を形成する。これにより、図１に示した構成の半導体装置１００が形成される。この後、配線層１４２上にたとえばシリコン酸化膜により構成された層間絶縁膜（不図示）を形成し、その上に多層配線構造を形成することができる。
【００３２】
次に、容量膜１１４を成膜する工程を詳述する。
図４は、ＡＬＤ法により容量膜１１４を成膜する際のガスの供給タイミングを示す図である。ＡＬＤ法においては、成膜チャンバを用い、成膜ガス導入（ステップ１）、パージ（ステップ２）、酸化性ガス導入（ステップ３）、パージ（ステップ４）を１サイクルとして、ステップ１〜ステップ４のサイクルを繰り返して容量膜１１４を成膜する。ステップ１〜ステップ３の原料導入ステップにおいて、数Åの厚さの膜が成膜されるので、容量膜１１４が所望の膜厚になるまでこのサイクルを繰り返す。
【００３３】
本実施の形態において、成膜ガスとしては、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料が用いられる。このような有機原料としては、Ｃ（炭素）やＮ（窒素）を含む、たとえばＭ（ＮＲＲ’）４等が用いられる（ここで、Ｒ，Ｒ’はＣｘＨｙ、ＭはＺｒ、Ｈｆ、ＬａおよびＹからなる群から選択される金属元素）。
【００３４】
たとえば、容量膜１１４をＺｒＯ２膜により構成する場合、成膜ガスとしては、Ｚｒ（Ｎ（Ｍｅ）Ｅｔ）４：ＴＥＭＡＺ（テトラエチルメチルアミノジルコニウム）、またはＺｒ（ＮＥｔ２）４：ＴＤＥＡＺ（テトラジエチルアミノジルコニウム）を用いることができる。また、たとえば容量膜１１４をＨｆＯ２膜により構成する場合、成膜ガスとしては、Ｈｆ（Ｎ（Ｍｅ）Ｅｔ）４：ＴＥＭＡＨ（テトラエチルメチルアミノハフニウム）、またはＨｆ（ＮＥｔ２）４：ＴＤＥＡＨ（テトラジエチルアミノハフニウム）を用いることができる。酸化性ガスとしては、たとえばＯ２、Ｎ２Ｏ、ＮＯ、またはＯ３ガスまたはこれらの混合ガスが用いられる。
【００３５】
図５は、本実施の形態における容量膜１１４の成膜工程を示すフローチャートである。
まず、容量膜１１４をＡＬＤ法で形成する際の、成膜温度と当該成膜温度で成膜した容量膜１１４の１サイクル毎の成長膜厚（成長速度）との相関データを取得する（Ｓ１００）。
【００３６】
つづいて、相関データに基づき、１サイクル毎の成長膜厚が増大し始める境界温度Ｔ（℃）を取得する（Ｓ１０２）。
【００３７】
図６は、成膜ガスとしてＺｒ（Ｎ（Ｍｅ）Ｅｔ）４：ＴＥＭＡＺ（テトラエチルメチルアミノジルコニウム）を用い、酸化性ガスとしてＯ３ガスを用いて容量膜１１４をＡＬＤ法で成膜した際の、成膜温度と１サイクル毎の成長膜厚との相関データを示す図である。ここでは、成膜温度が約２００℃〜約２５０℃の間で、成長膜厚が若干減少した後、約２５０℃から、成長膜厚が増大し始める。この場合、境界温度Ｔ＝２５０℃となる。
【００３８】
図５に戻り、ステップＳ１０２で取得した境界温度Ｔを基準として、成膜温度を（Ｔ−２０）℃以上（Ｔ＋２０）℃以下に設定する（Ｓ１０４）。
【００３９】
つづいて、この温度条件下で、成膜ガスの導入（Ｓ１０６）、パージ（Ｓ１０８）、酸化性ガス導入（Ｓ１１０）、パージ（Ｓ１１２）を行う。これにより、１サイクルのＡＬＤ法が行われる。その後、容量膜１１４が所望の膜厚となったか否かが判断され（Ｓ１１４）、所望の膜厚になるまで、ステップＳ１０６〜ステップＳ１１２の処理が繰り返される。容量膜１１４が所望の膜厚となると（Ｓ１１４のＹＥＳ）、容量膜１１４の成膜工程が終了する。
【実施例】
【００４０】
以下に実施例を説明する。
（例１）
上述したのと同様の方法で、ＺｒＯ２膜により構成された容量膜１１４を成膜し、キャパシタ１２４を形成した。容量膜１１４の成膜ガスとしては、Ｚｒ（Ｎ（Ｍｅ）Ｅｔ）４：ＴＥＭＡＺ（テトラエチルメチルアミノジルコニウム）を用いた。また、酸化性ガスとしては、Ｏ３ガスを用いた。
【００４１】
この場合の成膜温度と１サイクル毎の成長膜厚との相関データは、図６に示したとおりとなる。ここで、１サイクル毎の成長膜厚が増大し始める境界温度Ｔ＝２５０℃である。
【００４２】
図７は、容量膜１１４の膜厚を９０Åとしてキャパシタ１２４を形成し、その信頼性試験（ＴＤＤＢ（time dependent dielectric breakdown）信頼性評価）を行った結果を示す図である。横軸はキャパシタ１２４成膜時の成長温度、縦軸はある一定電圧（＋０．６Ｖ）を５７個のキャパシタに印加し続けた場合に、半分のキャパシタが故障するまでの時間を示す。ここでは、成膜温度を（境界温度Ｔ（２５０℃）−２０℃）以上（境界温度Ｔ（２５０℃）＋２０℃）以下の２３０℃〜２７０℃とした。半分のキャパシタが故障するまでの時間は、成膜温度を境界温度の２５０℃とした場合が最も長く、２５０℃からずれるに従い、時間が短くなった。境界温度２５０℃の±２０℃の範囲内の温度で容量膜１１４を成膜したデバイスは、半分のキャパシタが故障するまでの時間が２０年以上であり、範囲外の温度で容量膜１１４を成膜したデバイスに比べて、ライフサイクルが長いことが示された。
【００４３】
また、成膜温度を２５０℃、および２７０℃とした容量膜１１４を含むキャパシタ１２４について、リーク電流を測定した結果を図８に示す。ここで、境界温度の２５０℃で成膜した場合は、リーク電流値が１×１０−１６（Ａ／ｃｅｌｌ）と低く、また境界温度の２５０℃＋２０℃の２７０℃で成膜した場合も、リーク電流値が５×１０−１６（Ａ／ｃｅｌｌ）と低く、キャパシタ１２４の性能の良否判断の基準となる規格値（５×１０−１６（Ａ／ｃｅｌｌ））以内とすることができた。
【００４４】
ＡＬＤ法で容量膜１１４を成膜する際に、成膜温度が所定温度範囲より高い場合、成膜ガスが吸着と同時に分解し、ＣやＮが金属と結合せずに膜表面に残る。分解物として残ったＣやＮは、パージステップでパージされず、酸化性ガス導入ステップでもすべてが酸化されるのではないため、膜中に残ってしまう。このように分解物が成膜された膜中に混入すると、膜中に欠陥が生じ、この欠陥が容量膜劣化の起点となり容量膜の信頼性が低くなると考えられる。成膜ガスの分解は、ＣやＮを用いた有機原料を成膜ガスとして用いた場合に、境界温度から２０℃より高い温度となると、顕著に生じる。この場合、ＣやＮ等の分解物が不純物として成膜された膜中に混入する。そのため、所定温度範囲より高い成膜温度で成膜した容量膜１１４を含むデバイスの信頼性が低くなると考えられる。
【００４５】
一方、成膜温度が所定温度範囲より低い場合には、チャンバ内のパージ効率が悪くなってくるため、チャンバ内に原料の成膜ガスが残存し、残存する原料が成膜された膜中に適切な量を超えて混入し、デバイスの信頼性が低くなると考えられる。とくに、ＣやＮを用いた有機原料を成膜ガスとして用いた場合、ＣやＮ等の不純物が成膜された膜中に混入し、デバイスの信頼性を低下させてしまう。
【００４６】
（例２）
上述したのと同様の方法で、ＨｆＯ２膜により構成された容量膜１１４を成膜し、キャパシタ１２４を形成した。成膜ガスとしては、Ｈｆ（Ｎ（Ｍｅ）Ｅｔ）４：ＴＥＭＡＨ（テトラエチルメチルアミノハフニウム）を用いた。また、酸化性ガスとしては、Ｏ３ガスを用いた。
【００４７】
図９は、本例における成膜温度と１サイクル毎の成長膜厚との相関データを示す図である。ここで、１サイクル毎の成長膜厚が増大し始める境界温度Ｔ＝２８０℃である。
【００４８】
成膜温度を２８０℃、および３１０℃とした容量膜１１４を含むキャパシタ１２４について、リーク電流を測定した結果を図１０に示す。ここで、境界温度の２８０℃で成膜した場合は、リーク電流値が１×１０−１６（Ａ／ｃｅｌｌ）と低かったが、境界温度の２８０℃＋３０℃の３１０℃で成膜した場合、リーク電流値が１×１０−１５（Ａ／ｃｅｌｌ）と高くなり、上記規格値（５×１０−１６（Ａ／ｃｅｌｌ））を超えることが判明した。この結果から、成膜温度を３１０℃とした場合は、信頼性試験（ＴＤＤＢ）についても、良好な結果が得られないと考えられる。
【００４９】
以上のように、本発明によれば、ＡＬＤ法により容量膜１１４を成膜する際の成膜温度を最適化することができるため、ライフサイクルが長く、信頼性の高いキャパシタを製造することができる。
【００５０】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５１】
以上の実施の形態においては、ビットラインの下にキャパシタが形成されたＣＵＢ（capacitor under bit-line）を示したが、本発明は、ビットラインの上にキャパシタが形成される形態（ＣＯＢ：capacitor over bit-line）に適用することもできる。
【図面の簡単な説明】
【００５２】
【図１】実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】ＡＬＤ法により容量膜を成膜する際のガスの供給タイミングを示す図である。
【図５】実施の形態における容量膜の成膜工程を示すフローチャートである。
【図６】容量膜をＡＬＤ法で形成した際の、成膜温度と１サイクル毎の成長膜厚との相関データの一例を示す図である。
【図７】キャパシタを形成し、その信頼性試験を行った結果を示す図である。
【図８】キャパシタを形成し、そのリーク電流を測定した結果を示す図である。
【図９】容量膜をＡＬＤ法で形成した際の、成膜温度と１サイクル毎の成長膜厚との相関データの一例を示す図である。
【図１０】キャパシタを形成し、そのリーク電流を測定した結果を示す図である。
【図１１】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１２】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１３】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【符号の説明】
【００５３】
１００  半導体装置
１０２  第一の絶縁膜
１０４  金属膜
１０５  バリアメタル膜
１０６  プラグ
１０７  エッチング阻止膜
１０８  第二の絶縁膜
１１０  凹部
１１２  下部電極
１１４  容量膜
１１８  第一上部電極膜
１２０  上部電極
１２２  第二上部電極膜
１２４  キャパシタ
１２６  半導体基板
１２８  素子分離領域
１３０  ソース・ドレイン
１３２  ゲート
１３４  層間絶縁膜
１３６  開口部
１３８  バリアメタル膜
１４０  金属膜
１４２  配線層
【図１】
2006060170.tif 000003
【図２】
2006060170.tif 000004
【図３】
2006060170.tif 000005
【図４】
2006060170.tif 000006
【図５】
2006060170.tif 000007
【図６】
2006060170.tif 000008
【図７】
2006060170.tif 000009
【図８】
2006060170.tif 000010
【図９】
2006060170.tif 000011
【図１０】
2006060170.tif 000012
【図１１】
2006060170.tif 000013
【図１２】
2006060170.tif 000014
【図１３】
2006060170.tif 000015