(57)【要約】【課題】  微細化されても十分な分極特性を有する容量絶縁膜を提供する。【解決手段】  容量絶縁膜は、半導体基板１１上に形成された強誘電体膜よりなる容量絶縁膜２１であり、強誘電体膜は、結晶配向がランダム配向となるように結晶成長する結晶核として機能する元素を含んでいる。【選択図】  図１
2006148025.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された強誘電体膜よりなる容量絶縁膜であって、
前記強誘電体膜は、結晶配向がランダム結晶配向となるように結晶成長する結晶核として機能する元素を含んでいることを特徴とする容量絶縁膜。
【請求項２】
前記結晶核として機能する元素は、炭素（Ｃ）元素であるか、又は、炭素（Ｃ）元素と、水素（Ｈ）元素、酸素（Ｏ）元素及び窒素（Ｎ）元素よりなる群の中から選択された１種類以上の元素とによって構成された炭素化合物であることを特徴とする請求項１に記載の容量絶縁膜。
【請求項３】
前記強誘電体膜に含まれる前記炭素（Ｃ）の量は、１×１０18／ｃｍ3 以上であって且つ１×１０21／ｃｍ3 以下であることを特徴とする請求項２に記載の容量絶縁膜。
【請求項４】
前記強誘電体膜は、下記の化学式
Ａm-1Ｓ2ＢmＯ3m+3
（但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２〜５のうちのいずれかの整数である）
によって表される層状ペロブスカイト構造を有する強誘電体よりなることを特徴とする請求項１に記載の容量絶縁膜。
【請求項５】
前記強誘電体膜は、（１，１，２ｍ＋１）面からのＸ線回折ピーク強度に対するＣ面のうちで最もＸ線回折ピーク強度が大きい次数面からのＸ線回折ピーク強度の比が１以下であることを特徴とする請求項４に記載の容量絶縁膜。
【請求項６】
前記強誘電体膜を構成する結晶のグレインサイズは、５０ｎｍ以上であって且つ１７０ｎｍ以下であることを特徴とする請求項５に記載の容量絶縁膜。
【請求項７】
基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極とを備え、
前記容量絶縁膜は、請求項１〜６のうちのいずれか１項に記載の容量絶縁膜であることを特徴とする容量素子。
【請求項８】
当該容量素子は立体構造を有していることを特徴とする請求項７に記載の容量素子。
【請求項９】
前記基板上に形成された凸部を有する絶縁膜をさらに備え、
前記下部電極は、前記絶縁膜における前記凸部に沿って形成されており、
前記凸部における頂面の幅に対する前記凸部における段差底面から前記頂面までの高さの比が１以上であることを特徴とする請求項８に記載の容量素子。
【請求項１０】
前記基板上に形成された凹部を有する絶縁膜をさらに備え、
前記下部電極は、前記絶縁膜における前記凹部に沿って形成されており、
前記凹部における開口径に対する前記凹部における深さの比が１以上であることを特徴とする請求項８に記載の容量素子。
【請求項１１】
基板上に形成されたソース領域及びドレイン領域を含むトランジスタと、
前記基板上に、前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、下端が前記トランジスタのソース領域又はドレイン領域と電気的に接続するプラグと、
前記層間絶縁膜上に形成され、底部が前記プラグの上端と電気的に接続する容量素子とを備え、
前記容量素子は、請求項７〜１０のうちのいずれか１項に記載の容量素子であることを特徴とする半導体記憶装置。
【請求項１２】
気相堆積法により、基板上に前駆体膜を形成する工程と、
前記前駆体膜を結晶化することにより、結晶配向がランダム結晶配向である強誘電体膜よりなる容量絶縁膜を形成する工程とを備え、
前記前駆体膜は、炭素（Ｃ）元素、又は、炭素（Ｃ）元素と、水素（Ｈ）元素、酸素（Ｏ）元素及び窒素（Ｎ）元素よりなる群の中から選択された１種類以上の元素とによって構成された炭素化合物を含むことを特徴とする容量絶縁膜の製造方法。
【請求項１３】
前記前駆体膜は、基板温度が２００℃以上であって且つ３００℃以下である条件下で形成されることを特徴とする請求項１２に記載の容量絶縁膜の製造方法。
【請求項１４】
前記前駆体膜は、非酸素雰囲気中において形成されることを特徴とする請求項１３に記載の容量絶縁膜の製造方法。
【請求項１５】
前記前駆体膜に含まれる前記炭素の量は、１×１０19／ｃｍ3 以上であって且つ１×１０22／ｃｍ3 以下であることを特徴とする請求項１２に記載の容量絶縁膜の製造方法。
【請求項１６】
前記強誘電体膜は、下記の化学式
Ａm-1Ｓ2ＢmＯ3m+3
（但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２から５のうちのいずれかの整数である）
によって表される層状ペロブスカイト構造を有する強誘電体よりなることを特徴とする請求項１２に記載の容量絶縁膜の製造方法。
【請求項１７】
前記強誘電体膜は、（１，１，２ｍ＋１）面からのＸ線回折ピーク強度に対するＣ面のうちで最もＸ線回折ピーク強度が大きい次数面からのＸ線回折ピーク強度の比が１以下であることを特徴とする請求項１６に記載の容量絶縁膜の製造方法。
【請求項１８】
前記強誘電体膜を構成する結晶のグレインサイズは、５０ｎｍ以上であって且つ１７０ｎｍ以下であることを特徴とする請求項５に記載の容量絶縁膜の製造方法。
【請求項１９】
基板上に下部電極を形成する工程と、
気相堆積法により、前記下部電極上に前駆体膜を形成する工程と、
前記前駆体膜を結晶化することにより、結晶配向がランダム配向である強誘電体膜よりなる容量絶縁膜を形成する工程とを含み、
前記前駆体膜は、炭素（Ｃ）元素、又は、炭素（Ｃ）元素と、水素（Ｈ）元素、酸素（Ｏ）元素及び窒素（Ｎ）元素よりなる群の中から選択された１種類以上の元素とによって構成された炭素化合物を含むことを特徴とする容量素子の製造方法。
【請求項２０】
前記前駆体膜を形成する工程よりも後であって且つ前記容量絶縁膜を形成する工程よりも前に、前記前駆体膜上に上部電極を形成する工程をさらに含むことを特徴とする請求項１９に記載の容量素子の製造方法。
【請求項２１】
当該容量素子は立体構造を有することを特徴とする請求項１９又は２０に記載の容量素子の製造方法。
【請求項２２】
前記下部電極を形成する工程よりも前に、前記基板上に凸部を有する絶縁膜を形成する工程をさらに含み、
前記下部電極は、前記絶縁膜における前記凸部に沿って形成され、
前記凸部における頂面の幅に対する前記凸部における段差底面から前記頂面までの高さの比が１以上であることを特徴とする請求項２１に記載の容量素子の製造方法。
【請求項２３】
前記下部電極を形成する工程よりも前に、前記基板上に凹部を有する絶縁膜を形成する工程をさらに含み、
前記下部電極は、前記絶縁膜における前記凹部に沿って形成されており、
前記凹部における開口径に対する前記凹部における深さの比が１以上であることを特徴とする請求項２１に記載の容量素子の製造方法。
【請求項２４】
前記強誘電体膜は、下記の化学式
Ａm-1Ｓ2ＢmＯ3m+3
（但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２から５のうちのいずれかの整数である）
によって表される層状ペロブスカイト構造を有する強誘電体よりなることを特徴とする請求項１９〜２３のうちのいずれか１項に記載の容量素子の製造方法。
【請求項２５】
基板上にソース領域及びドレイン領域を有するトランジスタを形成する工程と、
前記基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、下端が前記トランジスタのソース領域又はドレイン領域と電気的に接続するプラグを形成する工程と、
前記層間絶縁膜上に、底部が前記プラグの上端と電気的に接続する容量素子を形成する工程とを含み、
前記容量素子は、請求項１９〜２４のうちのいずれか１項に記載の容量素子の製造方法によって形成されることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体よりなる容量絶縁膜及びその製造方法、強誘電体よりなる容量絶縁膜を用いた容量素子及びその製造方法、並びに強誘電体よりなる容量絶縁膜を用いた容量素子を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、従来にない低電圧であって且つ高速で書き込み及び読み出し動作が可能な不揮発性ＲＡＭの実用化を目的として、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行なわれている。特に、デザインルールが０．１８μｍ以下のＣＭＯＳによって構成されたＬＳＩ上に搭載するメガビット級の半導体記憶装置を実現するためには、小面積でありながら大容量を確保できるいわゆるスタック構造を有する容量素子を製造する必要がある。さらに、立体型のスタック構造（以下、立体スタック構造と記す）を有する容量素子を製造する場合には、凹状又は凸状を有する下地上に形成された下部電極の上に容量絶縁膜である強誘電体膜を成膜する必要がある。
【０００３】
さらに、デザインルールが０．１８μｍ以下のＣＭＯＳによって構成されたＬＳＩの電源電圧は２Ｖ以下であるので、強誘電体膜への印加電界を大きくする必要がある。そのためには、強誘電体膜の膜厚を約９０ｎｍ以下に薄膜化する必要がある。
【０００４】
立体スタック構造では、段差を有する下部電極上に強誘電体膜よりなる容量絶縁膜を形成する必要があるので、段差被覆性に優れたＣＶＤ法を用いて強誘電体膜よりなる容量絶縁膜を形成する方法の実用化が求められている。特に、有機金属気相堆積法（以下、ＭＯＣＶＤ法と記す。）を用いて、ＡＢｉ2Ｂ2Ｏ9 （ＡはＳｒ又はＢａであり、ＢはＮｂ又はＴａである。）よりなる強誘電体膜よりなる容量絶縁膜を形成する方法として、例えば以下に説明する方法が開示されている（例えば特許文献１参照。）。
【０００５】
熱ＣＶＤ装置内に、Ａ及びＢの原料としてＡ〔Ｂ（ＯＲ）6 〕2 で表されるダブルエトキシド又はダブルイソプロポキシドを蒸発又は昇華させたガスを導入すると共に、ビスマス（Ｂｉ）の原料として例えばビスマスターシャリーブトキシド又はビスマスターシャリーペントキシドを昇華させたガスを導入する。これにより、熱ＣＶＤ装置内においては、加熱された基板上にこれらの原料ガスが導入されて分解堆積した後、オゾンを含有する雰囲気下で熱処理を行なって、ＡＢｉ2Ｂ2Ｏ9 よりなる強誘電体膜よりなる容量絶縁膜を形成する。
【０００６】
以下、具体的に、特許文献１に開示された実施例を参照しながら、従来のＭＯＣＶＤ法を用いた強誘電体膜よりなる容量絶縁膜の形成方法の一例について説明する。
【０００７】
減圧熱ＣＶＤ装置系（全圧６．６５×１０-3Ｐａ）の第１の原料容器内に、Ｓｒ〔Ｔａ（ＯｉＰｒ）6 〕2 （ここで、ＯｉＰｒはイソプロピル基を表す。）を１０ｇを充填し、第１の原料容器を１８０℃の恒温に保つ。さらに、第１の原料容器内に、アルゴンを流量９０ｍｌ／ｍｉｎにて導入し、Ｓｒ〔Ｔａ（ＯｉＰｒ）6 〕2 が昇華した蒸気を同伴させて、熱分解炉に送る。同時に、減圧熱ＣＶＤ装置系（全圧６．６５×１０-3Ｐａ）の第２の原料容器内に、Ｂｉ〔ＯＣ（ＣＨ3 ）2Ｃ2Ｈ5 〕3 を１０ｇを充填し、第２の原料容器を８０℃の恒温に保つ。さらに、第２の原料容器内に、アルゴンを流量３０ｍｌ／ｍｉｎにて導入し、Ｂｉ〔ＯＣ（ＣＨ3 ）2Ｃ2Ｈ5 〕3 が昇華した蒸気を同伴させて、熱分解炉に送る。熱分解炉中においては、Ｐｔ／ＳｉＯ2 ／Ｓｉ基板が３２０℃に加熱されており、該基板上に前記二種のソースガスを混合して導入し、２０分間、これらのソースガスを分解させ堆積させる。次に、２０ｖｏｌ％のオゾンガスと８０ｖｏｌ％の酸素ガスよりなる混合ガスを流しながら昇温し、７５０℃、３０分間の熱処理を施す。これにより、基板上には、２５０ｎｍの膜厚を有する強誘電体膜よりなる容量絶縁膜が形成される。
【０００８】
ＸＲＤ（Ｘ線回折装置）を用いて、前記従来の方法によって形成された強誘電体膜よりなる容量絶縁膜の結晶構造を分析した結果、強誘電体膜を構成する結晶がＳｒＢｉ2Ｔａ2Ｏ9 であることが記載されている。また、強誘電体膜中の残留炭素分を分析した結果、検出感度以下であることが記載されている。一方、比較例として、２０ｖｏｌ％のオゾンガスと８０ｖｏｌ％の酸素ガスよりなる混合ガスに代えて、１００ｖｏｌ％の酸素ガスを用いて、それ以外については前記特許文献１の実施例と同様の操作を行なうと、２５０ｎｍの膜厚を有するＳｒＢｉ2Ｔａ2Ｏ9 膜が得られ、膜中には微量の残留炭素が認められたと記載されている。
【特許文献１】特開平０９−１１０４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の方法によって形成された強誘電体膜よりなる容量絶縁膜を備えた容量素子の特性としては、良好な特性が得られない。特に、強誘電体膜の膜厚を９０ｎｍ以下とする場合には、強誘電体膜の結晶配向がＣ軸配向する傾向が強くなるので、その結果、十分な強誘電体特性を得ることができない。本願発明者らは実験によって以上の事実を見出した。以下に詳細に説明する。
【００１０】
前記従来の方法では、強誘電体膜中の残留炭素を低減することに主眼を置いて、強誘電体膜の成膜が行なわれている。このため、基板に対して７５０℃の熱処理を行なうことにより、ペロブスカイト構造を有する薄膜の強誘電体膜を成膜する際には、結晶化の基点となる結晶核が、強誘電体膜とその下地層との界面近傍に存在している。したがって、強誘電体膜の結晶化は、強誘電体膜とその下地層との界面から起きるので、下地層に対して垂直な方向であるＣ軸方向への結晶配向が強いＳｒＢｉ2Ｔａ2Ｏ9 膜が得られる。ところが、このＳｒＢｉ2Ｔａ2Ｏ9 膜はＣ軸方向に分極成分を保持しないので、十分な強誘電体特性が得られない。
【００１１】
したがって、強誘電体膜の膜厚が薄くなればなる程、その膜厚における下地層との界面近傍領域の占める割合が多くなるため、ＳｒＢｉ2Ｔａ2Ｏ9 膜中におけるＣ軸配向の結晶が占める割合が増加する。それゆえ、強誘電体特性が一層低下してしまう。
【００１２】
以上のように、前記従来の方法では、十分な分極特性を有すると共に微細化された容量素子を得ることが困難である。すなわち、デザインルールの微細化に対応すると共に電気的特性に優れた容量素子を得ることが困難である。
【００１３】
前記に鑑み、本発明の目的は、微細化されても十分な分極特性を有する容量絶縁膜を提供することである。さらに、本発明の目的は、デザインルールの微細化に対応できると共に優れた電気的特性を有する容量素子及びそれを有する半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る容量絶縁膜は、基板上に形成された強誘電体膜よりなる容量絶縁膜であって、強誘電体膜は、結晶配向がランダム配向となるように結晶成長する結晶核として機能する元素を含んでいることを特徴とする。
【００１５】
本発明に係る容量絶縁膜によると、強誘電体膜は、その内部に、結晶配向がランダム配向となるように結晶成長する結晶核として機能する元素を含んでいる。このため、強誘電体膜の内部に含まれる結晶核として機能する元素を基点として結晶成長が進行するので、当該結晶成長は下地となる膜の影響を受けにくい。したがって、結晶化されて形成された強誘電体膜を構成する結晶は、Ｃ軸方向に揃うことなく、ランダムな方向に配向する。また、当該結晶成長は、下地となる膜と強誘電体膜との界面に存在する結晶核を基点とした結晶成長よりも、強誘電体膜の内部に存在する結晶核を基点とした結晶成長の方が支配的となるので、強誘電体膜の膜厚が薄い場合においても、強誘電体膜内においてＣ軸配向の結晶が支配的になることはない。以上により、微細化しても十分な分極特性を有する容量絶縁膜を実現することができる。特に、強誘電体膜よりなる容量絶縁膜の形成方法として、有機金属化学気相堆積法（ＭＯＣＶＤ：Metal Organic Vapor Phase Deposition）又は原子層堆積法（ＡＬＤ：Atomic Layer Deposition）法等の気相堆積法を用いる場合に、前述の効果を顕著に得ることができる。
【００１６】
本発明に係る容量絶縁膜において、結晶核として機能する元素が、炭素（Ｃ）元素であるか、又は、炭素（Ｃ）元素と、水素（Ｈ）元素、酸素（Ｏ）元素及び窒素（Ｎ）元素よりなる群の中から選択された１種類以上の元素とによって構成された炭素化合物であれば、ランダムな方向に配向する結晶を当該結晶核から容易に成長させることができる。
【００１７】
本発明に係る容量絶縁膜において、強誘電体膜に含まれる炭素（Ｃ）の量は、１×１０18／ｃｍ3 以上であって且つ１×１０21／ｃｍ3 以下であることが好ましい。
【００１８】
この値が好ましい理由は、当該値未満の場合には、強誘電体膜の内部に十分な結晶核を得ることが困難である一方、当該値以上の場合には、強誘電体膜中に残留する炭素により、リーク電流の増大を招いて絶縁破壊が生じるおそれがあるからである。
【００１９】
本発明に係る容量絶縁膜において、強誘電体膜は、化学式Ａm-1Ｓ2ＢmＯ3m+3 （但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２〜５のうちのいずれかの整数である）によって表される層状ペロブスカイト構造を有する強誘電体よりなることが好ましい。
【００２０】
このようにすると、強誘電体膜を構成する結晶がランダムな方向に配向することによって得られる分極特性の向上の効果が顕著に現れる。
【００２１】
本発明に係る容量絶縁膜において、強誘電体膜は、（１，１，２ｍ＋１）面からのＸ線回折ピーク強度に対するＣ面のうちで最もＸ線回折ピーク強度が大きい次数面からのＸ線回折ピーク強度の比が１以下であることが好ましい。
【００２２】
本発明に係る容量絶縁膜において、強誘電体膜を構成する結晶のグレインサイズが、５０ｎｍ以上であって且つ１７０ｎｍ以下であるので、結晶間の隙間が少なくなっている。また、強誘電体膜を構成する結晶の結晶配向がＣ軸配向となることが抑制されるので、Ｃ軸配向した結晶に特有の異常に大きなグレインサイズとなるような結晶成長が抑制されている。これらにより、結晶間に隙間が少なくグレインサイズがある程度揃った結晶よりなる強誘電体膜が実現されるので、強誘電体膜のストレスマイグレーション耐性が飛躍的に向上する。
【００２３】
前記の課題を解決するために、本発明に係る容量素子は、基板上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備え、容量絶縁膜は、本発明に係る容量絶縁膜であることを特徴とする。
【００２４】
本発明に係る容量素子によると、前述の効果が得られる本発明に係る容量絶縁膜を備えていることにより、微細化しても十分な分極特性を有する容量素子が実現されると共に、デザインルールの微細化に対応可能な容量素子が実現される。
【００２５】
本発明に係る容量素子において、当該容量素子は立体構造を有していることが好ましい。
【００２６】
このようにすると、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置を小面積で実現することが可能になる。特に、立体構造の容量素子を構成する主に気相堆積法によって形成される容量絶縁膜は、前述したように、微細化しても十分な分極特性を有するので、微細化しても十分な分極特性を有する容量素子が実現される。
【００２７】
本発明に係る容量素子において、基板上に形成された凸部を有する絶縁膜をさらに備え、下部電極は、絶縁膜における凸部に沿って形成されており、凸部における頂面の幅に対する凸部における段差底面から頂面までの高さの比が１以上であることが好ましい。
【００２８】
このようにすると、下部電極の表面積が大きくなるので、この下部電極上に形成される容量絶縁膜に蓄積可能な電荷量が大きくなる。このため、大容量を有し且つ分極特性に優れた容量素子が実現される。
【００２９】
本発明に係る容量素子において、基板上に形成された凹部を有する絶縁膜をさらに備え、下部電極は、絶縁膜における凹部に沿って形成されており、凹部における開口径に対する凹部における深さの比が１以上であることが好ましい。
【００３０】
このようにすると、下部電極の表面積が大きくなるので、この下部電極上に形成される容量絶縁膜に蓄積可能な電荷量が大きくなる。このため、大容量を有し且つ分極特性に優れた容量素子が実現される。
【００３１】
前記の目的を達成するために、本発明に係る半導体記憶装置は、基板上に形成されたソース領域及びドレイン領域を含むトランジスタと、基板上に、トランジスタを覆うように形成された層間絶縁膜と、層間絶縁膜中に形成され、下端がトランジスタのソース領域又はドレイン領域と電気的に接続するプラグと、層間絶縁膜上に形成され、底部がプラグの上端と電気的に接続する容量素子とを備え、容量素子は、本発明に係る容量素子であることを特徴とする。
【００３２】
本発明に係る半導体記憶装置によると、前述の効果が得られる本発明に係る容量絶縁膜を有する容量素子を備えていることにより、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置が小面積で実現される。
【００３３】
前記の目的を達成するために、本発明に係る容量絶縁膜の製造方法は、気相堆積法により、基板上に前駆体膜を形成する工程と、前駆体膜を結晶化することにより、結晶配向がランダム配向である強誘電体膜よりなる容量絶縁膜を形成する工程とを備え、前駆体膜は、炭素（Ｃ）元素、又は、炭素（Ｃ）元素と、水素（Ｈ）元素、酸素（Ｏ）元素及び窒素（Ｎ）元素よりなる群の中から選択された１種類以上の元素とによって構成された炭素化合物を含むことを特徴とする。
【００３４】
本発明に係る容量絶縁膜の製造方法によると、例えばＭＯＣＶＤ法又はＡＬＤ法等の気相堆積法によって前駆体膜を形成する際に、前駆体膜の内部に結晶核を形成することができる。このため、前駆体膜を結晶化して強誘電体膜を形成する際に、強誘電体膜の内部に存在する結晶核を基点として結晶成長が進行するので、当該結晶成長は下地となる膜の影響を受けにくい。したがって、結晶化されて形成された強誘電体膜を構成する結晶は、Ｃ軸方向に揃うことなく、ランダムな方向に配向する。また、当該結晶成長は、下地となる膜と強誘電体膜との界面に存在する結晶核を基点とした結晶成長よりも、強誘電体膜の内部に存在する結晶核を基点とした結晶成長の方が支配的となるので、強誘電体膜の膜厚が薄い場合においても、強誘電体膜内においてＣ軸配向の結晶が支配的になることはない。以上により、微細化しても十分な分極特性を有する容量絶縁膜を製造することができる。
【００３５】
本発明に係る容量絶縁膜の製造方法において、前駆体膜は、基板温度が２００℃以上であって且つ３００℃以下である条件下で形成されることが好ましい。
【００３６】
このようにすると、下地となる膜と前駆体膜との界面に結晶核が生成されることを抑制することができる。このため、強誘電体膜の内部に存在する結晶核からの結晶成長がより支配的になりやすい。
【００３７】
本発明に係る容量絶縁膜の製造方法において、前駆体膜は、非酸素雰囲気中において形成されることが好ましい。
【００３８】
このようにすると、気相堆積法に用いた原料を構成する炭素（Ｃ）が前駆前駆体膜の内部に残留しやすくなるので、前駆体膜の内部に十分な量の結晶核を形成することができる。特に、有機金属よりなる原料を用いる場合は、有機金属を構成するＣ（炭素）が前駆体膜の内部に残留しやすくなる。
【００３９】
本発明に係る容量絶縁膜の製造方法において、前駆体膜に含まれる炭素の量は、１×１０19／ｃｍ3 以上であって且つ１×１０22／ｃｍ3 以下であることが好ましい。
【００４０】
このようにすると、ランダムな方向に配向する結晶を成長させやすくなる。
【００４１】
本発明に係る容量絶縁膜の製造方法において、強誘電体膜は、化学式Ａm-1Ｓ2ＢmＯ3m+3 （但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２から５のうちのいずれかの整数である）によって表される層状ペロブスカイト構造を有する強誘電体よりなることが好ましい。
【００４２】
このようにすると、強誘電体膜を構成する結晶がランダムな方向に配向することによって得られる分極特性の向上の効果が顕著に現れるので、分極特性に優れた容量絶縁膜を製造することができる。
【００４３】
本発明に係る容量絶縁膜の製造方法において、強誘電体膜は、（１，１，２ｍ＋１）面からのＸ線回折ピーク強度に対するＣ面のうちで最もＸ線回折ピーク強度が大きい次数面からのＸ線回折ピーク強度の比が１以下であることが好ましい。
【００４４】
このようにすると、強誘電体膜を構成する結晶のうち、大きな分極が発現する結晶軸へ配向する結晶が多いので、分極特性の向上の効果が非常に顕著に現れる。
【００４５】
本発明に係る容量絶縁膜の製造方法において、強誘電体膜を構成する結晶のグレインサイズは、５０ｎｍ以上であって且つ１７０ｎｍ以下であるので、結晶間の隙間が少なくなっている。また、強誘電体膜を構成する結晶の結晶配向がＣ軸配向となることが抑制されるので、Ｃ軸配向した結晶に特有の異常に大きなグレインサイズとなるような結晶成長が抑制されている。これらにより、結晶間に隙間が少なくグレインサイズがある程度揃った結晶よりなる強誘電体膜が実現されるので、強誘電体膜のストレスマイグレーション耐性が飛躍的に向上する。
【００４６】
本発明に係る容量素子の製造方法は、基板上に下部電極を形成する工程と、気相堆積法により、下部電極上に前駆体膜を形成する工程と、前駆体膜を結晶化することにより、結晶配向がランダム配向である強誘電体膜よりなる容量絶縁膜を形成する工程とを含み、前駆体膜は、炭素（Ｃ）元素、又は、炭素（Ｃ）元素と、水素（Ｈ）元素、酸素（Ｏ）元素及び窒素（Ｎ）元素よりなる群の中から選択された１種類以上の元素とによって構成された炭素化合物を含むことを特徴とする。
【００４７】
本発明の容量素子の製造方法によると、前述したように、微細化しても十分な分極特性を有する容量絶縁膜を製造することができる。このため、微細化しても十分な分極特性を有する容量素子を製造することができるので、デザインルールの微細化に対応可能な容量素子を実現することができる。特に、下部電極が白金よりなる場合は、その効果が顕著に現れる。
【００４８】
本発明に係る容量素子の製造方法において、前駆体膜を形成する工程よりも後であって且つ容量絶縁膜を形成する工程よりも前に、前駆体膜上に上部電極を形成する工程をさらに含むことが好ましい。
【００４９】
このようにすると、前駆体膜を結晶化する際に、前駆体膜上に上部電極が存在することにより、前駆体膜上に上部電極が存在しない場合と比べて、結晶化による強誘電体膜への結晶成長における上部電極方向への体積変化が抑制される。このため、強誘電体膜の表面ラフネスを抑制することができるので、リーク電流の劣化を抑制することができる。したがって、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置の実現が可能になる。
【００５０】
本発明に係る容量素子の製造方法において、当該容量素子は立体構造を有することが好ましい。
【００５１】
このようにすると、微細化しても十分な分極特性を有する容量素子を実現できる。このため、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置を小面積で実現することが可能になる。
【００５２】
本発明に係る容量素子の製造方法において、下部電極を形成する工程よりも前に、基板上に凸部を有する絶縁膜を形成する工程をさらに含み、下部電極は、絶縁膜における凸部に沿って形成され、凸部における頂面の幅に対する凸部における段差底面から頂面までの高さの比が１以上であることが好ましい。
【００５３】
このようにすると、下部電極の表面積が大きくなるので、この下部電極上に形成される容量絶縁膜に蓄積可能な電荷量が大きくなる。このため、大容量を有し且つ分極特性に優れた容量素子を製造することができる。
【００５４】
本発明に係る容量素子の製造方法において、下部電極を形成する工程よりも前に、基板上に凹部を有する絶縁膜を形成する工程をさらに含み、下部電極は、絶縁膜における凹部に沿って形成されており、凹部における開口径に対する凹部における深さの比が１以上であることが好ましい。
【００５５】
このようにすると、下部電極の表面積が大きくなるので、この下部電極上に形成される容量絶縁膜に蓄積可能な電荷量が大きくなる。このため、大容量を有し且つ分極特性に優れた容量素子を製造することができる。
【００５６】
本発明に係る容量素子の製造方法において、強誘電体膜は、化学式Ａm-1Ｓ2ＢmＯ3m+3 （但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２から５のうちのいずれかの整数である）によって表される層状ペロブスカイト構造を有する強誘電体よりなることが好ましい。
【００５７】
このようにすると、強誘電体膜を構成する結晶がランダムな方向に配向することによって得られる分極特性の向上の効果が顕著に現れる。このため、分極特性に優れた容量素子を製造することができる。
【００５８】
前記の目的を達成するために、本発明に係る半導体記憶装置は、基板上にソース領域及びドレイン領域を有するトランジスタを形成する工程と、基板上に、トランジスタを覆うように層間絶縁膜を形成する工程と、層間絶縁膜中に、下端がトランジスタのソース領域又はドレイン領域と電気的に接続するプラグを形成する工程と、層間絶縁膜上に、底部がプラグの上端と電気的に接続する容量素子を形成する工程とを含み、容量素子は、本発明に係る容量素子の製造方法によって形成されることを特徴とする。
【００５９】
本発明に係る半導体記憶装置の製造方法によると、半導体記憶装置を構成する容量素子は、前述した効果を有する本発明に係る容量素子の製造方法を用いて形成されるので、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置を小面積で実現することができる。
【発明の効果】
【００６０】
本発明に係る容量絶縁膜及びその製造方法によると、例えばＭＯＣＶＤ法又はＡＬＤ法等の気相堆積法によって前駆体膜を形成する際に、前駆体膜の内部に結晶核を形成することができる。このため、前駆体膜を結晶化して強誘電体膜を形成する際に、強誘電体膜の内部に存在する結晶核を基点として結晶成長が進行するので、当該結晶成長は下地となる膜の影響を受けにくい。したがって、結晶化されて形成された強誘電体膜を構成する結晶は、Ｃ軸方向に揃うことなく、ランダムな方向に配向する。また、当該結晶成長は、下地となる膜と強誘電体膜との界面に存在する結晶核を基点とした結晶成長よりも、強誘電体膜の内部に存在する結晶核を基点とした結晶成長の方が支配的となるので、強誘電体膜の膜厚が薄い場合においても、強誘電体膜内においてＣ軸配向の結晶が支配的になることはない。以上により、微細化しても十分な分極特性を有する容量絶縁膜を製造することができる。
【００６１】
また、微細化しても十分な分極特性を有する容量素子を実現することができるので、デザインルールの微細化に対応可能な容量素子が実現される。
【００６２】
さらに、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置が小面積で実現される。
【発明を実施するための最良の形態】
【００６３】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００６４】
(第１の実施形態)
以下、本発明の第１の実施形態に係る容量絶縁膜及びその製造方法、容量素子及びその製造方法並びに半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【００６５】
第１に、本発明の第１の実施形態に係る容量絶縁膜、該容量絶縁膜を備えた容量素子、及び半導体記憶装置について図面を参照しながら説明する。
【００６６】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る容量絶縁膜、該容量絶縁膜を用いた容量素子及び半導体記憶装置の構造を示す断面図であり、図１（ａ）は、ワード線方向に沿った断面構造を示しており、図１（ｂ）は、図１（ａ）のIb−Ib線に沿った断面、つまりビット線に沿った断面構造を示している。
【００６７】
図１（ａ）及び図１（ｂ）に示すように、シリコンよりなる半導体基板１１上には、メモリセルトランジスタ１６ａと、メモリセルプレートドライバ用トランジスタ１６ｂと、容量素子２３とが形成されている。以下に、詳細に説明する。
【００６８】
メモリセルトランジスタ１６ａは、半導体基板１１上における素子分離領域１２によって区画された素子形成領域に形成されており、半導体基板１１上に下から順に形成されたゲート絶縁膜１３ａ及びゲート電極１４ａと、半導体基板１１の表層部に形成された不純物拡散領域１５ａとから構成されている。また、メモリセルトランジスタ１６ａは、ワード線方向及びビット線方向にマトリックス状に複数形成されている。
【００６９】
また、メモリセルプレートドライバ用トランジスタ１６ｂは、半導体基板１１上における素子分離領域１２によって区画された素子形成領域に形成されており、半導体基板１１上に下から順に形成されたゲート絶縁膜１３ｂ及びゲート電極１４ｂと、半導体基板１１の表層部に形成された不純物拡散領域１５ｂ及び不純物拡散層１５ｃとから構成されている。また、メモリセルプレートドライバ用トランジスタ１６ｂは、ビット線方向に配置されたメモリセルトランジスタ１６ａの末端に形成されている。
【００７０】
なお、各メモリセルトランジスタ１６ａ間、各メモリセルプレートドライバ用トランジスタ１６ｂ間、及びメモリセルトランジスタ１６ａとメモリセルプレートドライバ用トランジスタ１６ｂとの間は、前記素子分離領域１２によって互いに分離されている。
【００７１】
半導体基板１１及び素子分離領域１２の上には、メモリセルトランジスタ１６ａ及びメモリセルプレートドライバ用トランジスタ１６ｂを覆うように、５００ｎｍの膜厚を有し且つリン又はボロンが添加されたシリコン酸化膜（ＢＰＳＧ膜）よりなる第１の層間絶縁膜１７が形成されている。また、第１の層間絶縁膜１７の上には、各メモリセルトランジスタ１６ａに対応する容量素子２３が複数形成されている。
【００７２】
容量素子２３は、下から順に形成された下部電極２０、容量絶縁膜２１及び上部電極２２によって構成されており、各メモリセルトランジスタ１６ａと対になるように複数形成されている。下部電極２０は、下から順に、チタン及びアルミニウムよりなる窒化物（ＴｉＡｌＮ）、イリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ2 ）が積層されてなる積層膜であり、各層の膜厚は下から順にそれぞれ１００ｎｍ、５０ｎｍ及び５０ｎｍ〜１００ｎｍである。なお、酸化イリジウム（ＩｒＯ2 ）の上には１００ｎｍ程度の膜厚を有する白金（Ｐｔ）がさらに積層されていてもよい。また、下部電極２０は酸素バリアとしての機能も有している。
【００７３】
また、下部電極２０は、第１の層間絶縁膜１７中に形成された第１のコンタクトプラグ１８ａを介在させて、メモリセルトランジスタ１６ａの不純物拡散層１５ａと電気的に接続されている。また、下部電極２０は、各容量素子２３に対して各々独立して設けられており、各下部電極２０の間には、第１の層間絶縁膜１７の上に形成された３００ｎｍの膜厚を有するシリコン酸化膜よりなる埋め込み絶縁膜１９が形成されており、各下部電極２０は互いに絶縁されている。
【００７４】
容量絶縁膜２１は、９０ｎｍの膜厚を有する強誘電体であるＳｒＢｉ2Ｔａ2Ｏ9 （ＳＢＴ）よりなり、上部電極２２は、５０ｎｍの膜厚を有する酸化イリジウム（ＩｒＯ2 ）又は白金（Ｐｔ）よりなる。また、容量絶縁膜２１及び上部電極２２は、ビット線方向に配列された各容量素子２３に共通の容量絶縁膜２１及び上部電極２２として形成されている。また、上部電極２２は、容量絶縁膜２１が形成されていない領域において、下部電極２０の上に直接形成されており、下部電極２０と第１の層間絶縁膜１７中に形成された第２のコンタクトプラグ１８ｂとを介在させてメモリセルプレートドライバ用トランジスタ１６ｂの不純物拡散領域１５ｂに電気的に接続されている。
【００７５】
埋め込み絶縁膜１９の上には、容量素子２３を覆うように、３００ｎｍの膜厚を有するＯ3 及びＴＥＯＳによって構成されたシリコン酸化膜（Ｏ3 −ＴＥＯＳ膜）よりなる第２の層間絶縁膜２４が形成されている。第２の層間絶縁膜２４の上には、アルミニウム（Ａｌ）を含む配線層２５が形成されている。
【００７６】
配線層２５は、第１の層間絶縁膜１７と、第２の層間絶縁膜２４と、埋め込み絶縁膜１９とを貫通して形成されたタングステンよりなる第３のコンタクトプラグ１８ｃを介在させて、メモリセルプレートドライバ用トランジスタ１６ｂの不純物拡散領域１５ｃと電気的に接続されている。
【００７７】
第２に、本発明の第１の実施形態に係る容量絶縁膜の製造方法、該容量絶縁膜を用いた容量素子の製造方法及び半導体記憶装置の製造方法について、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、並びに図５（ａ）及び（ｂ）を参照しながら説明する。
【００７８】
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、並びに図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る容量絶縁膜の製造方法、該容量絶縁膜を用いた容量素子の製造方法及び半導体記憶装置の製造方法を示す要部工程断面図である。なお、図２（ａ）及び（ｃ）、図３（ａ）及び（ｃ）、図４（ａ）及び（ｃ）、並びに図５（ａ）は、ワード線に沿った断面図を示しており、図２（ｂ）及び（ｄ）、図３（ｂ）及び（ｄ）、図４（ｂ）及び（ｄ）、並びに図５（ｂ）は、ビット線に沿った断面図を示している。
【００７９】
まず、図２（ａ）及び（ｂ）（なお、図２（ｂ）は図２（ａ）のIIb−IIb線における断面図である。）に示すように、シリコンよりなる半導体基板１１中にシリコン酸化膜よりなる素子分離領域１２を形成する。続いて、半導体基板１１上における素子分離領域１２によって区画された素子形成領域に、下から順にゲート絶縁膜１３ａ,１３ｂ及びゲート電極１４ａ,１４ｂを形成した後、半導体基板１１の表層部に不純物拡散層１５ａ,１５ｂ,１５ｃを形成する。このようにして、ゲート絶縁膜１３ａ、ゲート電極１４ａ及び不純物拡散層１５ａよりなるメモリセルトランジスタ１６ａと、ゲート絶縁膜１３ｂ、ゲート電極１４ｂ、不純物拡散層１５ｂ及び不純物拡散層１５ｃよりなるメモリセルプレートドライバ用トランジスタ１６ｂとが、それぞれ所定の数量だけビット線及びワード線に沿って形成される。続いて、半導体基板１１、不純物拡散層１５ａ,１５ｂ,１５ｃ及び素子分離領域１２の上に、各メモリセルトランジスタ１６ａ及び各メモリセルプレートドライバ用トランジスタ１６ｂを覆うように、ＢＰＳＧ膜よりなる第１の層間絶縁膜１７を形成する。
【００８０】
次に、図２（ｃ）及び（ｄ）（なお、図２（ｄ）は図２（ｃ）のIId−IId線における断面図である。）に示すように、第１の層間絶縁膜１７に対してエッチングを行なうことにより、不純物拡散層１５ａを露出させる第１のコンタクトホール及び不純物拡散層１５ｂを露出させる第２のコンタクトホールを形成する。続いて、第１のコンタクトホール及び第２のコンタクトホールの内部及び第１の層間絶縁膜１７の上にタングステンを堆積した後に、ＣＭＰ法より、堆積されたタングステンにおける第１の層間絶縁膜１７上に存在している部分を研磨して、第１のコンタクトプラグ１８ａ及び第２のコンタクトプラグ１８ｂを複数形成する。
【００８１】
次に、図３（ａ）及び（ｂ）（なお、図３（ｂ）は図３（ａ）のIIIb−IIIb線における断面図である。）に示すように、第１の層間絶縁膜１７の上に、第１のコンタクトプラグ１８ａ及び第２のコンタクトプラグ１８ｂの上面を覆うように、１００ｎｍの膜厚を有するＴｉＡｌＮ、５０ｎｍの膜厚を有するＩｒ及び５０ｎｍ〜１００ｎｍの膜厚を有するＩｒＯ2 が下から順に堆積されてなる積層膜を形成した後に、該積層膜をパターニングすることによって下部電極２０を形成する。ここで、ＩｒＯ2 は有機金属気相堆積法（以下、ＭＯＣＶＤ法と記す。）を用いて堆積する。なお、ＩｒＯ2 の上に１００ｎｍ程度の膜厚を有するＰｔをさらに積層してもよい。続いて、第１の層間絶縁膜１７上における各下部電極２０間に露出している領域に、酸化シリコンよりなる埋め込み絶縁膜１９を埋め込む。
【００８２】
次に、図３（ｃ）及び（ｄ）（なお、図３（ｄ）は図３（ｃ）のIIId−IIId線における断面図である。）に示すように、ＭＯＣＶＤ法により、埋め込み絶縁膜１９及び下部電極２０の上に、強誘電体であるＳＢＴよりなる前駆体膜２１ａを形成する。その後、第２のコンタクトプラグ１８ｂの上に形成されている下部電極２０が露出するように、前駆体膜２１ａをパターニングする。ＭＯＣＶＤ法によって前駆体膜２１ａを形成する際に用いる原料としては、例えば、Ｓｒ〔Ｔａ（ＯＣ2Ｈ5 ）5（ＯＣ2Ｈ4ＯＣＨ3〕2 、Ｔａ（ＯＣ2Ｈ5 ）5 及びＢｉ〔ＯＣ（ＣＨ3）2ＯＣＨ3 〕3 よりなる群の中から選択して用いるとよい。
【００８３】
ここで、前駆体膜２１ａは、膜中に、結晶核となるＣ（炭素）元素、又は結晶核となる炭素化合物を含むように形成される。ここで、炭素化合物は、Ｃ（炭素）と、Ｈ（水素）、Ｏ（酸素）及びＮ（窒素）よりなる群から選択される１種類以上の元素とによって構成されるとよい。
【００８４】
具体的には、ＭＯＣＶＤ法を用いて、基板温度を２００℃以上であって且つ３００℃以下に保持した状態にて、前駆体膜２１ａを堆積することにより、前述した結晶核を含む前駆体膜２１ａを形成することができる。
【００８５】
また、前駆体膜２１ａの原料となっている有機金属の化学反応により、その膜中にＣ（炭素）が残留しやすいように、酸素を含まない例えばＡｒ又はＮ2 雰囲気下（非酸素雰囲気中）にて、前駆体膜２１ａを堆積することがさらに好ましい。
【００８６】
次に、図４（ａ）及び（ｂ）（なお、図４（ｂ）は図４（ａ）のIVb−IVb線における断面図である。）に示すように、埋め込み絶縁膜１９、前駆体膜２１ａ及び露出された下部電極２０の上に、ＩｒＯ2 膜又はＰｔ膜を堆積する。その後、堆積されたＩｒＯ2 膜又はＰｔ膜を所定の形状にパターニングすることにより、上部電極２２を形成する。なお、ＩｒＯ2 膜は、ＭＯＣＶＤ法を用いて堆積する。
【００８７】
次に、図４（ｃ）及び（ｄ）（なお、図４（ｄ）は図４（ｃ）のIVd−IVd線における断面図である。）に示すように、強誘電体膜における結晶核密度を決定する熱処理を６００℃以上であって且つ７５０℃以下の温度にて行なった後、８００℃の温度で前駆体膜２１ａを結晶化させて容量絶縁膜２１を形成する。このようにして、下部電極２０、容量絶縁膜２１及び上部電極２２よりなる容量素子２３が形成される。なお、結晶粒径（以下、グレインサイズと記す。）の数値範囲は結晶核密度によって決定され、今回使用した結晶核密度を決定する熱処理の温度範囲である６００℃以上であって且つ７５０℃以下の温度範囲にて熱処理を行なうことにより、グレインサイズを５０ｎｍ以上であって且つ１７０ｎｍ以下の範囲に設定することができる。また、熱処理の温度範囲を６５０℃以上であって且つ７５０℃以下と設定することにより、グレインサイズを５０ｎｍ以上であって且つ１７０ｎｍ以下の範囲に設定することができる。
【００８８】
ここで、前駆体膜２１ａの結晶化では、強誘電体膜を構成する結晶は、前駆体膜２１ａの膜中に存在する結晶核を基点とする結晶成長によって形成される。この場合の結晶成長は下地（下部電極２０の最上層）の影響を受けにくいので、結晶配向はＣ軸方向に揃っていないランダムな方向に配向する。なお、このメカニズムについては、後述において詳説する。
【００８９】
次に、図５（ａ）及び（ｂ）（なお、図５（ｂ）は図５（ａ）のVb−Vb線の断面図である。）に示すように、上部電極２２及び埋め込み絶縁膜１９の上に、Ｏ3 −ＴＥＯＳ膜よりなる第２の層間絶縁膜２４を形成した後に、第２の層間絶縁膜２４、埋め込み絶縁１９膜及び第１の層間絶縁膜１７に対してエッチングを行なうことにより、メモリセルプレートドライバ用トランジスタ１６ｂの不純物拡散領域１５ｃに到達する第３のコンタクトホールを形成する。その後、第３のコンタクトホールをタングステンによって埋め込むことにより、第３のコンタクトプラグ１８ｃを形成する。続いて、第２の層間絶縁膜２４の上に、第３のコンタクトプラグ１８ｃと接するように、アルミニウムを含む配線層２５を形成する。
【００９０】
なお、本発明の第１の実施形態においては、例えば図５（ｂ）に示すように、下部電極２０を介在させて、上部電極２２と第２のコンタクトプラグ１８ｂとを接続しているが、下部電極２０を介在させることなく、上部電極２２と第２のコンタクトプラグ１８ｂとを直接接続する構成としてもよい。但し、前駆体膜２１ａの焼結は酸素雰囲気下で行なわれるので、第２のコンタクトプラグ１８ｂが酸化されないように、酸素バリアとしての機能を持たせた下部電極２０を、上部電極２２と第２のコンタクトプラグ１８ｂとの間に介在させた方が集積化が容易になるので好ましい。
【００９１】
また、上部電極２２と配線層２５との間の電気的な接続を行なう目的で、メモリセルプレートドライバ用トランジスタ１６ｂを設けているが、メモリセルプレートドライバ用トランジスタ１６ｂを設けることなく、第２のコンタクトプラグ１８ｂと第３のコンタクトプラグ１８ｃとを同一の不純物拡散領域に接続する構成、すなわち、不純物拡散領域１５ｂと不純物拡散領域１５ｃとを同一の不純物拡散領域とする構成であってもよい。
【００９２】
また、容量絶縁膜２１である強誘電体膜を構成する元素として、Ｓｒの代わりにＣａ又はＢａを用いてもよく、また、Ｓｒ、Ｃａ又はＢａを任意の比率で混合させてもよい。さらに、Ｔａの代わりにＮｂ又はＶを用いてもよく、また、Ｔａ、Ｎｂ又はＶを任意の比率で混合させてもよい。
【００９３】
以上の方法を用いた場合には、第２のコンタクトプラグ１８ｂは第１のコンタクトプラグ１８ａの形成と同時に形成することができるので、水素による強誘電体特性の劣化原因となる、上部電極２２と配線層２５とを直接接続するプラグを形成する工程そのものを排除することができる。
【００９４】
以下、容量絶縁膜２１を構成する強誘電体膜の結晶がランダムな方向に配向するように形成する方法について、図６（ａ）及び（ｂ）を参照しながら詳細に説明する。
【００９５】
例えば、ＭＯＣＶＤ法によって強誘電体よりなる前駆体膜２１ａを形成する場合、前駆体膜（強誘電体）２１ａを結晶化して強誘電体膜よりなる容量絶縁膜２１を形成する過程においては、結晶核を基点とした結晶成長が起こり、前駆体膜２１ａの結晶化が行なわれる。結晶成長の基点となる結晶核は、上部電極２２又は下部電極２０と前駆体膜（強誘電体）２１ａとの界面に存在する。また、強誘電体中に不純物が含まれていれば、不純物が結晶核として機能する。このように、結晶核は、前駆体膜２１ａが異種膜（異種元素）と接する部分に存在する。
【００９６】
まず、図６（ａ）に示すように、結晶核が下部電極２０と前駆体膜２１ｂとの界面に存在する場合には、結晶核を基点とする結晶成長は、下地（下部電極２０の最上層）に平行に成長しやすいので、強誘電体を構成する結晶６ａはＣ軸方向に配向しやすい。一方、図６（ｂ）に示すように、前駆体膜２１ａの内部に存在する結晶核を基点とする結晶成長は、結晶成長方向の制限を受けないので、結晶６ｂ〜６ｆはそれぞれランダムな方向に配向する。なお、図６（ａ）における矢印の方向がＣ軸方向を示している。
【００９７】
ここで、ＭＯＣＶＤ法によって前駆体膜２１ａを堆積する際に、基板温度として２００℃未満に設定する場合には結晶核の形成が不十分となる一方、基板温度として３００℃を超える温度に設定する場合には、下地（下部電極２０の最上層）と前駆体膜２１ａとの界面に結晶核が形成されやすくなる。したがって、ＭＯＣＶＤ法によって前駆体膜２１ａを堆積する際の基板温度としては、２００℃以上であって且つ３００℃以下に保持することが好ましい。
【００９８】
以下に、本発明の第１の実施形態における強誘電体膜よりなる容量絶縁膜２１について評価した結果について説明する。
【００９９】
図７は、容量絶縁膜２１内に含まれるＣ（炭素）量が５×１０21／ｃｍ3 となるように設定した場合（前駆体膜２１ａ内に含まれるＣ（炭素）量としては５×１０22／ｃｍ3 ）における強誘電体膜を構成する結晶のグレインサイズの分布を評価した結果を示している。なお、図７は、従来の方法を用いて作製した強誘電体膜（容量絶縁膜）についても同様の評価を行なった結果を併せて示している。また、従来の方法を用いて作製した強誘電体膜におけるＣ（炭素）量は検出限界以下であった。ここで、Ｃ（炭素）量は二次イオン質量分析（ＳＩＭＳ）法によって評価している。また、強誘電体膜を構成する結晶のグレインサイズの分布は、強誘電体膜の断面について電子走査顕微鏡（ＳＥＭ）写真を撮影することによって評価している。
【０１００】
図７から明らかなように、従来の方法を用いて作製した強誘電体膜においては、グレインサイズの分布は大きく分けて２種類の分布を含んでいることが分かる。比較的大きいグレインサイズの分布はＣ軸配向している結晶の分布に相当すると共に、比較的小さいグレインサイズの分布はランダムな方向に配向している結晶の分布に相当することが判明しいる。
【０１０１】
一方、図７から明らかなように、本発明の第１の実施形態に係る強誘電体膜においては、グレインサイズの分布は一種類の分布を持っていることが分かる。このグレインサイズの分布はランダムな方向に配向している結晶の分布に相当することが判明している。
【０１０２】
以上のような評価結果に基づいて、グレインサイズと結晶の配向性との関係については、以下のように説明することができる。
【０１０３】
本発明の第１の実施形態においては、前駆体膜２１ａはその内部に結晶核となるＣ（炭素）元素又は炭素化合物を含んでいるので、前駆体膜２１ａを熱処理することによって容量絶縁膜２１を形成する際、前駆体膜２１ａにおける結晶核を基点とした結晶成長は、前駆体膜２１ａの内部からの結晶成長が支配的になる。また、結晶核となるＣ（炭素）元素又は炭素化合物からの結晶成長は、前述のように、前駆体２１ａの内部からの結晶成長が支配的であるため、その結晶成長速度は、下地の電極等によって制限されないので、電極近傍に存在する結晶核からの結晶成長よりも早いと考えられる。その結果、ランダムな方向に配向する結晶成長が生じる。したがって、本発明の第１の実施形態に係る強誘電体膜の場合には、Ｃ軸配向する結晶に特有の異常に大きな結晶が成長することが抑制されるので、図７に示すように、ランダムな方向に配向している５０ｎｍ以上であって且つ１７０ｎｍ以下の範囲でグレインサイズが分布していることが分かる。このように、グレインサイズの分布が５０ｎｍ以上であって且つ１７０ｎｍ以下であるので、結晶間の隙間（ボイド）が少なくなっており、また、Ｃ軸配向した結晶に特有の異常に大きなグレインサイズとなるような結晶成長が抑制されていることが分かる。このため、結晶間に隙間が少なくグレインサイズがある程度揃った結晶よりなる強誘電体膜が実現されるので、強誘電体膜のストレスマイグレーション耐性が飛躍的に向上する。
【０１０４】
以下、本発明の第１の実施形態に係る容量絶縁膜（強誘電体膜）に対して、結晶軸の配向をＸ線回折法によって測定した結果について説明する。なお、Ｘ線回折法による測定は、Ｃｕ線を使用して、加速電圧４５ｋＶ、加速電流４０ｍＡの条件下で行なっている。
【０１０５】
本発明の第１の実施形態に係る容量絶縁膜であるＳｒＢｉ2Ｔａ2Ｏ9 について、（１，１，５）面からのＸ線回折ピーク強度に対する、Ｃ面のうちで最もＸ線回折ピーク強度が大きい次数面である（０，０，１０）面からのＸ線回折ピーク強度の比（Ｘ線回折強度比（０，０，１０）／（１，１，５））は１以下であった。この結果から、本発明の第１の実施形態に係る容量絶縁膜には、Ｃ軸配向が抑制され且つ大きな分極が発現する結晶軸へ配向する結晶が多く含まれていることが分かる。
【０１０６】
以上のように、本発明の第１の実施形態に係る容量絶縁膜及びその製造方法によると、ＭＯＣＶＤ法又はＡＬＤ法等の気相堆積法によって前駆体膜２１ａを形成する際に、その前駆体膜２１ａの内部に結晶核を形成することにより、前駆体膜２１ａを結晶化する際に、前駆体膜２１ａの内部に形成された結晶核を基点とする結晶成長によって強誘電体膜よりなる容量絶縁膜を形成することができる。この場合の結晶成長は、前述した通り、下地（下部電極２０の最上層）の影響を受けにくいので、その結晶配向としてＣ軸方向に揃っていないランダムな方向に配向させることができる。また、前駆体膜２１ａの内部に存在する結晶核を基点とする結晶成長は、前述した通り、下地となる下部電極２０と前駆体膜２１ａとの界面に存在する結晶核を基点とする結晶成長よりも支配的となるので、薄い膜厚を持つ強誘電体膜よりなる容量絶縁膜２１を製造する場合においても、容量絶縁膜２１中においてＣ軸配向している結晶が支配的となることはない。したがって、微細であって且つ十分な分極特性を有する容量絶縁膜２１を実現することができる。また、微細化しても十分な分極特性を有する容量素子２３を実現することができるので、デザインルールの微細化に対応できる容量素子２３を実現することができる。さらに、データ記憶特性に非常に優れた大容量を有する不揮発性の半導体記憶装置を小面積で実現することができる。
【０１０７】
なお、本実施形態においては、前駆体膜２１ａ内に含まれるＣ（炭素）量を５×１０22／ｃｍ3 と設定した場合（容量絶縁膜２１内に含まれるＣ（炭素）量としては５×１０21／ｃｍ3 ）について説明したが、前駆体膜内２１ａ内に含まれるＣ（炭素）量は１×１０19 ／ｃｍ3 以上であって且つ１×１０22 ／ｃｍ3 以下と設定することにより、本実施形態と同様の効果を得ることができる（なお、容量絶縁膜２１内に含まれるＣ（炭素）量としては１×１０18 以上であって且つ１×１０21 ／ｃｍ3 とする）。ここで、Ｃ（炭素）量が１×１０19 ／ｃｍ3 未満である場合には、前駆体膜２以下１ａの内部に十分な量の結晶核を得ることが困難になる一方、Ｃ（炭素）量が１×１０22 ／ｃｍ3 を越える場合には、容量絶縁膜（強誘電体膜）中に残留するＣ（炭素）により、リーク電流が増大して、絶縁破壊が発生しやすくなる。
【０１０８】
したがって、リーク電流の増加又は耐圧の低下による不良を防止することが可能であって且つ優れたエレクトロマイグレーション耐性を有する信頼性が高い容量素子を実現することが可能である。このため、高信頼性であって且つ高集積が可能な半導体記憶装置を実現することができる。
【０１０９】
また、本実施形態においては、容量絶縁膜２１を構成する強誘電体膜が、ＳｒＢｉ2Ｔａ2Ｏ9 よりなる場合について説明したが、化学式Ａm-1Ｓ2ＢmＯ3m+3（但し、Ａはペロブスカイト構造におけるＡサイトに位置する元素であり、Ｂはペロブスカイト構造におけるＢサイトに位置する元素であり、Ｓは層状構造をつくる元素であり、ｍは２〜５のうちのいずれかの整数である。）によって表される層状ペロブスカイト構造を有する強誘電体膜を容量絶縁膜２１として用いることもできる。また、Ａで表される元素としては、Ｓｒ、Ｃａ、Ｂａ、Ｂｉ及びＰｂよりなる群から選択される１種類以上であればよく、Ｂで表される元素としては、Ｔｉ、Ｔａ、Ｈｆ、Ｖ、Ｗ、Ｎｂ及びＺｒよりなる群から選択される１種類以上であればよく、Ｓで表される元素としては、Ｙ、Ｓｃ、Ｌａ、Ｓｂ、Ｃｒ及びＴｌよりなる群から選択される１種類以上であればよい。
【０１１０】
なお、本実施形態において、上部電極２２又は下部電極２０における容量絶縁膜２１と接する部分に、ＩｒＯ2 、ＲｕＯ2 、又はＳｒＲｕＯ3 等の導電性酸化物を用いることにより、電極近傍の界面平滑度が向上するので、上部電極２２又は下部電極２０と容量絶縁膜２１との界面における結晶核の発生を抑制することもできる。これにより、容量絶縁膜２１を構成する強誘電体膜は、ランダムに配向された結晶をより多く含むので、より優れた強誘電体特性を有する容量絶縁膜２１を実現することができる。
【０１１１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る容量絶縁膜及びその製造方法、該容量絶縁膜を用いた容量素子及びその製造方法並びに半導体記憶装置及びその製造方法について図面を参照しながら説明する。なお、本発明の第２の実施形態では、後述する例えば図８に示すように、コンケイブ型（凹型）の立体構造を有する容量素子が形成される場合について説明する。
【０１１２】
第１に、本発明の第２の実施形態に係る容量絶縁膜、該容量絶縁膜を用いた容量素子及び半導体記憶装置の構造について図面を参照しながら説明する。
【０１１３】
図８は、本発明の第２の実施形態に係る容量絶縁膜、該容量絶縁膜を用いた容量素子及び半導体記憶装置の構造を示す要部断面図であり、ワード線方向に沿った断面の構造を示している。
【０１１４】
図８に示すように、シリコンよりなる半導体基板３１の上には、１組のメモリセルトランジスタ３６と容量素子４３とが形成されている。
【０１１５】
メモリセルトランジスタ３６は、半導体基板３１上における素子分離領域３２によって区画された素子形成領域に形成されており、半導体基板３１上に下から順に形成されたゲート絶縁膜３３及びゲート電極絶縁膜３４と、半導体基板３１の表層部に形成された不純物拡散領域３５とから構成されている。各々のメモリセルトランジスタ３６は、素子分離領域３２によって互いに分離されている。
【０１１６】
半導体基板３１及び素子分離領域３２の上には、メモリセルトランジスタ３６を覆うように、５００ｎｍの膜厚を有し且つ酸化シリコン（ＳｉＯ2 ）又は窒化シリコン（ＳｉＮ）よりなる第１の層間絶縁膜３７が形成されている。また、第１の層間絶縁膜３７中には、該第１の層間絶縁膜３７を貫通するタングステンよりなるプラグ３８が形成されている。さらに、第１の層間絶縁膜３７の上には、３００ｎｍの膜厚を有する酸化シリコン（ＳｉＯ2 ）又は窒化シリコン（ＳｉＮ）よりなる第２の層間絶縁膜３９が形成されている。
【０１１７】
第２の層間絶縁膜３９には、第１の層間絶縁膜３７及びプラグ３８を露出させる開口部３９ａが形成されており、下部電極４０は開口部３９ａの底部及び側壁に沿うように形成されている。下部電極４０は、Ｉｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ若しくはＴａＡｌＮよりなる単層膜、又はＩｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ及びＴａＡｌＮよりなる群のうちから選択される少なくとも１種類を含む積層膜よりなる。下部電極４０が積層膜よりなる場合には、下部電極４０は、酸素バリアとして機能する膜よりなる下層膜と、ＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性の金属酸化物よりなる上層膜（容量絶縁膜と接する膜）とを少なくとも含んだ構造を持つことが好ましく、この場合、容量絶縁膜４１と接する上層膜の膜厚は、１０ｎｍ〜２００ｎｍであることが好ましい。
【０１１８】
第２の層間絶縁膜３９の上には、開口部３９ａ内に形成された下部電極４０を被覆するように、１２．５ｎｍ〜９０ｎｍの膜厚を有すると共に（ＢｉxＬａ1-x ）4Ｔｉ3Ｏ12 （ＢＬＴ：但し、０≦ｘ≦１である。）である強誘電体膜よりなる容量絶縁膜４１が形成されている。
【０１１９】
容量絶縁膜４１の上には、１０ｎｍ〜２００ｎｍの膜厚を有するＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性酸化物よりなる上部電極４２が形成されている。このようにして、下部電極４０、容量絶縁膜４１及び上部電極４２よりなる容量素子４３が形成されており、容量素子４３はプラグ３８を介してメモリセルトランジスタ３６の不純物拡散層３５と接続されている。
【０１２０】
第２に、本発明の第２の実施形態に係る容量絶縁膜の製造方法、該容量絶縁膜を用いた容量素子の製造方法及び半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１２１】
図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、本発明の第２の実施形態に係る容量絶縁膜の製造方法、該容量絶縁膜を用いた容量素子の製造方法及び半導体記憶装置の製造方法を示す工程断面図である。
【０１２２】
まず、図９（ａ）に示すように、シリコンよりなる半導体基板３１上における素子分離領域３２によって区画された素子形成領域に、半導体基板３１上に下から順に形成されたゲート絶縁膜３３及びゲート電極３４と、半導体基板３１の表層部に形成された不純物拡散層３５とからなるメモリセルトランジスタ３６を複数形成する。なお、複数のメモリセルトランジスタ３６の各々は、素子分離領域３２によって互いに分離されている。続いて、半導体基板３１及び素子分離領域３２の上に、メモリセルトランジスタ３６を覆うように、ＳｉＯ2 又はＳｉＮよりなる第１の層間絶縁膜３７を形成する。続いて、第１の層間絶縁膜３７中に、該第１の層間絶縁膜３７を貫通すると共に各メモリセルトランジスタ３６の不純物拡散層３５と電気的に接続するタングステンよりなるプラグ３８を複数形成する。
【０１２３】
次に、図９（ｂ）に示すように、第１の層間絶縁膜３７及びプラグ３８の上に、第２の層間絶縁膜３９を形成した後、第２の層間絶縁膜３９をエッチングすることにより、各々がプラグ３８を露出させる開口部（凹部）３９ａを複数形成する。このように、第２の層間絶縁膜３９に設けられた開口部３９ａは、後述する容量素子４３を形成するためのホールであり、その開口部３９ａの直径及び深さは各々０．２μｍ〜１．０μｍの範囲であればよく、後述する下部電極４０の表面積をできるだけ大きくして蓄積可能な電荷量を多くするためには、開口部３９ａにおける開口径（直径）に対する深さの比（深さ／開口径）を１以上にすることが好ましい。
【０１２４】
次に、図９（ｃ）に示すように、第２の層間絶縁膜３９の上並びに開口部３９ａの底部及び側壁上に、開口部３９ａの内面に沿うと共にプラグ３８と接するように、ＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性の金属酸化物よりなる下部電極４０を形成する。ここで、下部電極４０を構成する導電性の金属酸化物よりなる上層はＭＯＣＶＤ法を用いて堆積する。
【０１２５】
次に、図１０（ａ）に示すように、段差被覆性に優れたＭＯＣＶＤ法を用いて、基板温度が３００℃である条件下で、第２の層間絶縁膜３９の上に、下部電極４０の上面及び側面を覆うように、強誘電体である（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、ｘは、０≦ｘ≦１の関係を満たす。）の前駆体膜４１ａを堆積する。ＭＯＣＶＤ法を用いて前駆体膜４１ａを形成する際の原料としては、例えば、Ｌａ［ＯＣ（ＣＨ3）2 ＣＨ2ＯＣ3Ｈ7）］3 、Ｌａ（ＯＣ2Ｈ5）3 、Ｔｉ（ＯＣ2Ｈ5）4 、Ｔｉ［ＯＣ（ＣＨ3）2 ＣＨ2ＯＣ3Ｈ7）］4 、Ｔｉ［ＯＣ（ＣＨ3）2 ＣＨ2ＯＣＨ3）］4 、Ｂｉ（Ｃ6Ｈ5）3 及びＢｉ〔ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3〕3 よりなる群から選択して用いるとよい。
【０１２６】
ここで、前駆体膜４１ａは、その内部に結晶核となるＣ（炭素）元素又は炭素化合物を含むように形成される。また、炭素化合物としては、Ｃ（炭素）と、Ｈ（水素）、Ｏ（酸素）及びＮ（窒素）よりなる群から選択される１種類以上の元素とによって構成されるとよい。このような結晶核を含む前駆体膜４１ａを形成するためには、ＭＯＣＶＤ法を用いて、基板温度を２００℃以上であって且つ３００℃以下に保持した状態にて、前駆体膜４１ａを堆積することによって実現される。
【０１２７】
また、原料となる有機金属の化学反応によってＣ（炭素）が残留しやすいように、酸素を含まない例えばＡｒ又はＮ2 よりなる雰囲気下（非酸素雰囲気中）にて前駆体膜４１ａを堆積することが好ましい。
【０１２８】
次に、図１０（ｂ）に示すように、ＭＯＣＶＤ法により、前駆体膜４１ａの上に、ＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性の金属酸化物よりなる上部電極４２を形成する。
【０１２９】
次に、図１０（ｃ）に示すように、熱処理によって前駆体膜４１ａを結晶化することにより、容量絶縁膜４１を形成する。このようにして、同図に示すような半導体記憶装置が完成する。
【０１３０】
ここで、容量絶縁膜４１の膜厚は、ＭＯＣＶＤ法による前駆体膜４１ａの堆積時間を調整することによって、１２．５ｎｍ〜９０ｎｍの範囲に設定する。また、グレインサイズについては、前駆体膜４１ａを成膜した後、例えば５００℃以上であって且つ６５０℃以下の温度範囲にて結晶核密度を決定する熱処理を行なった後に、例えば７００℃の熱処理を行なうことにより、強誘電体膜を構成する結晶のグレインサイズを５０ｎｍ以上であって且つ１７０ｎｍ以下の範囲に設定する。なお、グレインサイズの数値範囲は結晶核密度によって決定されるので、今回使用した結晶核密度を決定する熱処理の温度範囲である５００℃以上であって且つ６５０℃以下の温度範囲にて熱処理を行なうことにより、グレインサイズを５０ｎｍ以上であって且つ１７０ｎｍ以下の範囲に設定することができる。また、６００℃以上であって且つ６５０℃以下の温度範囲に設定して熱処理を行なうことにより、グレインサイズを５０ｎｍ以上であって且つ１７０ｎｍ以下の範囲に確実に設定することができる。ここで、グレインサイズ（結晶粒径）とは、容量絶縁膜４１の任意の断面における最も長い径（直径）のことを意味する。また、グレインサイズをある程度揃えることにより、結晶毎のグレインサイズの差に起因した結晶間の隙間であるボイドの発生をさらに抑制することもできる。また、グレインサイズが５０ｎｍ以上であって且つ１７０ｎｍ以下であるので、結晶間の隙間（ボイド）が少なくなっており、また、Ｃ軸配向した結晶に特有の異常に大きなグレインサイズとなるような結晶成長が抑制されている。これらにより、結晶間に隙間が少なくグレインサイズがある程度揃った結晶よりなる強誘電体膜が実現されるので、強誘電体膜のストレスマイグレーション耐性が飛躍的に向上する。
【０１３１】
また、本発明の第２の実施形態に係る容量絶縁膜４１に対して、前述の第１の実施形態と同様にして、結晶軸の配向をＸ線回折法により評価したところ、その結果、容量絶縁膜４１である（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12 のＸ線回折強度比（０，０，１０）／（１，１，７）を１以下であった。この結果から、本発明の第１の実施形態に係る容量絶縁膜には、Ｃ軸配向が抑制され且つ大きな分極が発現する結晶軸へ配向する結晶が多く含まれていることが分かる。
【０１３２】
本発明の第２の実施形態に係る容量素子の製造方法によると、断面形状がコンケイブ型（凹型）の立体構造を有する容量素子においても、第１の実施形態と同様の効果を実現することができる。
【０１３３】
これにより、前駆体膜４１ａの結晶化の際に、結晶配向としてＣ軸配向が抑制され、ランダム配向である結晶よりなる強誘電体膜（容量絶縁膜４１）が形成されるので、強誘電体特性に優れた容量素子４３が形成される。したがって、リーク電流の増加又は耐圧の低下による不良を防止することが可能であって且つ優れたエレクトロマイグレーション耐性を有する信頼性が高い容量素子を実現することが可能である。このため、高信頼性であって且つ高集積が可能な半導体記憶装置を実現することができる。
【０１３４】
なお、本実施形態においては、断面形状が凹型形状の下部電極４０を形成する場合について説明したが、断面形状が凸型形状を有する下部電極４０を形成する場合であっても、本発明は同様に実現可能である。この場合は、凸型形状における頂面の幅に対する該凸型形状における段差底面から頂面までの高さ（距離）に対する比（高さ／幅）が１以上であるとよい。
【０１３５】
なお、以上の第１及び第２の実施形態における容量絶縁膜は、容量素子を構成する容量絶縁膜として用いる場合について説明したが、強誘電体ＦＥＴ等のゲート電極下に設けるゲート絶縁膜として用いることもできる。
【０１３６】
また、以上の第１及び第２の実施形態においては、段差被覆特性に優れた強誘電体膜の形成方法として、有機金属化学気相堆積法（ＭＯＣＶＤ法）を使用したが、ＡＬＤ法を使用しても本発明と同様の効果を得ることができる。
【産業上の利用可能性】
【０１３７】
本発明に係る容量絶縁膜、容量素子及び半導体記憶装置は、十分な分極特性を有する強誘電体よりなる容量絶縁膜を有し、その結果、良好なデータ記憶特性を実現する。したがって、本発明は、強誘電体よりなる容量絶縁膜を備えた容量素子及びそれを用いた半導体記憶装置にとって有用である。
【図面の簡単な説明】
【０１３８】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示す要部断面図であり、（ａ）はワード線に沿った断面であり、（ｂ）は（ａ）のIb−Ib線における断面である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図６】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る容量絶縁膜を構成する結晶の結晶配向の原理を説明するための模式図である。
【図７】本発明の第１の実施形態に係る容量絶縁膜を構成する結晶のグレインサイズの分布を示すグラフである。
【図８】本発明の第２の実施形態に係る半導体記憶装置の構造を示す要部断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【符号の説明】
【０１３９】
１１、３１    シリコン基板
１２、３２    素子分離領域
１３ａ、１３ｂ、３３    ゲート絶縁膜
１４ａ、１４ｂ、３４    ゲート電極
１５ａ、１５ｂ、１５ｃ、３５   不純物拡散領域
１６ａ、３６    メモリセルトランジスタ
１６ｂ   メモリセルプレートドライバ用トランジスタ
１７、３７    第１の層間絶縁膜
１８ａ  第１のコンタクトプラグ
１８ｂ  第２のコンタクトプラグ
１８ｃ  第３のコンタクトプラグ
１９    埋め込み絶縁膜
２０、４０    下部電極
２１、４１    容量絶縁膜
２１ａ、４１ａ    前駆体膜
２２、４２    上部電極
２３、４３    容量素子
２４、３９    第２の層間絶縁膜
２５    配線層
３８    プラグ
３９ａ  開口部
【図２】
2006148025.tif 000003
【図３】
2006148025.tif 000004
【図４】
2006148025.tif 000005
【図５】
2006148025.tif 000006
【図６】
2006148025.tif 000007
【図７】
2006148025.tif 000008
【図８】
2006148025.tif 000009
【図９】
2006148025.tif 000010
【図１０】
2006148025.tif 000011
【図１】
2006148025.tif 000012