(57)【要約】【課題】入力信号に応じた出力信号を出力する出力回路及び半導体装置に関し、消費電力を小さくしつつ、歪率の劣化を防止できる出力回路及び半導体装置を提供することを目的とする。【解決手段】  本発明は、入力信号（Ｖin-、Ｖin+）に応じた出力電流を出力する出力トランジスタ（Ｍp0、Ｍn0）を有する出力回路（１００、２００）において、出力トランジスタ（Ｍp0、Ｍn0）にアイドリング電流が流れるように制御するアイドリング電流制御手段（１１０、１２０；２１０、２２０）を有し、アイドリング電流制御手段（１１０、１２０；２１０、２２０）は、周囲の温度に応じてアイドリング電流（Ｉidle）を制御することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に応じた出力電流を出力する出力トランジスタを有する出力回路において、
前記出力トランジスタにアイドリング電流が流れるように制御するアイドリング電流制御手段を有し、
前記アイドリング電流制御手段は、周囲の温度に応じて前記アイドリング電流を制御することを特徴とする出力回路。
【請求項２】
前記アイドリング電流制御手段は、前記出力トランジスタのゲート電圧を制御することにより、前記出力トランジスタにアイドリング電流を制御することを特徴とする請求項１記載の出力回路。
【請求項３】
前記アイドリング電流制御手段は、定電圧源と、
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記定電圧源と前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項１又は２記載の出力回路。
【請求項４】
前記アイドリング電流制御手段は、定電圧源と、
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記出力トランジスタのゲートと前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項１又は２記載の出力回路。
【請求項５】
前記抵抗は、前記出力トランジスタの周囲の温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化することを特徴とする請求項４記載の出力回路。
【請求項６】
半導体基板上に入力信号に応じた出力電流を出力する出力トランジスタを有する半導体装置において、
前記出力トランジスタにアイドリング電流が流れるように制御するアイドリング電流制御手段を有し、
前記アイドリング電流制御手段は、周囲の温度に応じて前記アイドリング電流を制御することを特徴とする半導体装置。
【請求項７】
前記アイドリング電流制御手段は、前記出力トランジスタのゲート電圧を制御することにより、前記出力トランジスタにアイドリング電流を制御することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記アイドリング電流制御手段は、定電圧源と、
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記定電圧源と前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記アイドリング電流制御手段は、定電圧源と、
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記出力トランジスタのゲートと前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項６又は７記載の半導体装置。
【請求項１０】
前記抵抗は、前記半導体基板上に形成された拡散抵抗から構成されたことを特徴とする請求項８又は９のいずれか一項記載の半導体装置。
【請求項１１】
前記抵抗は、前記出力トランジスタの近傍に形成されたことを特徴とする請求項８乃至１０のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は出力回路及び半導体装置に係り、特に、入力信号に応じた出力信号を出力する出力回路及び半導体装置に関する。
【背景技術】
【０００２】
図４は従来の一例の回路構成図を示す。
【０００３】
従来の出力回路１は、第１の出力トランジスタＭp0、第２の出力トランジスタＭn0、第１のアイドリング電流制御回路１０、第２のアイドリング電流制御回路２０から構成され、クロス結合型フィードフォワードＡＢ級増幅回路を構成している。
【０００４】
第１の出力トランジスタＭp0は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが電源端子Ｔvddに接続され、ドレインが出力端子Ｔoutに接続され、ゲートが入力端子Ｔin-に接続されている。トランジスタＭp0は、入力端子Ｔin-に供給される入力電圧Ｖin-に応じた電流を電源端子Ｔvddから引き込み、出力端子Ｔoutに供給する。
【０００５】
第２の出力トランジスタＭn0は、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが接地端子ＴGNDに接続され、ドレインが出力端子Ｔoutに接続され、ゲートが入力端子Ｔin+に接続されている。トランジスタＭn0は、入力端子Ｔin+に供給される入力電圧Ｖin+に応じた電流を出力端子Ｔoutから引き込み接地に端子ＴGNDに供給する。
【０００６】
第１のアイドリング電流制御回路１０は、第１の出力トランジスタＭp0のアイドリング電流を設定するための回路であり、電流源１１、１２、ｐチャネルＭＯＳ電界効果トランジスタＭp11、Ｍp12、Ｍp13から構成される。
【０００７】
電流源１１は、電源端子Ｔvddと入力端子Ｔin-との間に接続されており、トランジスタＭｐ12のソースとトランジスタＭｎ12のドレインに電流Ｉ１を供給する。電流源１２及びトランジスタＭp11、Ｍp13は、電源端子Ｔvddと接地端子ＴGNDとの間に直列に接続されている。
【０００８】
電流源１２は、トランジスタＭp11のドレインから電流Ｉ２を引き込む。トランジスタＭp13は、ゲートとドレインとが短絡された構成とされており、電源端子ＴvddとトランジスタＭp12のソースとの間の電圧を定電圧とする。トランジスタＭp11は、トランジスタＭp12とともにカレントミラー回路を構成しており、トランジスタＭp11に流れる電流に応じた電流がトランジスタＭp12から引き込まれるようにトランジスタＭp12を制御し、トランジスタＭｐ0のゲート電圧を制御する。
【０００９】
第１のアイドル電流制御回路１０は、上記構成により第１の出力トランジスタＭp0のゲート電圧を制御することにより、第１の出力トランジスタＭp0に供給されるアイドリング電流Ｉidleを制御している。
【００１０】
第１のアイドリング電流制御回路１０では、第１の出力トランジスタＭp0、トランジスタＭp11〜Ｍp13により形成されるループによりアイドリング電流Ｉidleが決定されている。
【００１１】
第２のアイドリング電流制御回路２０は、第２の出力トランジスタＭn0のアイドリング電流を設定するための回路であり、電流源２１、２２、ｎチャネルＭＯＳ電界効果トランジスタＭｎ11、Ｍｎ12、Ｍｎ13から構成される。
【００１２】
電流源２１は、接地端子ＴGNDと入力端子Ｔin+との間に接続されており、トランジスタＭｐ12のドレインとトランジスタＭｎ12のソースから電流Ｉ１を引き込む。電流源２２及びトランジスタＭn11、Ｍn13は、電源端子Ｔvddと接地端子ＴGNDとの間に直列に接続されている。
【００１３】
電流源２２は、トランジスタＭn11のドレインに電流Ｉ２を供給する。トランジスタＭn13は、ゲートとドレインとが短絡された構成とされており、接地端子ＴGNDとトランジスタＭn12のソースとの間の電圧を定電圧とする。トランジスタＭn11は、トランジスタＭn12とともにカレントミラー回路を構成しており、トランジスタＭn11に流れる電流に応じた電流がトランジスタＭn12から引き込まれるようにトランジスタＭn12を制御し、トランジスタＭｎ0のゲート電圧を制御する。
【００１４】
第２のアイドル電流制御回路２０は、上記構成により第２の出力トランジスタＭn0のゲート電圧を制御することにより、第２の出力トランジスタＭn0により引き込まれるアイドリング電流Ｉidleを制御している。
【００１５】
第２のアイドリング電流制御回路２０では、第２の出力トランジスタＭn0、トランジスタＭn11〜Ｍn13により形成されるループによりアイドリング電流Ｉidleが決定されている。
【００１６】
近年の低消費電力化の要求に伴い、アイドル電流を低減することが望まれている。
【００１７】
アイドリング電流を低減するための方法として、無信号であることを検出して、アイドリング電流を低減させるアイドリング電流調整回路が提案されている（特許文献１参照）。
【００１８】
なお、図４に示す回路に類似した構成の回路として、クロスオーバ歪みを低減するために、互いの主電流路の一端が共通接続され、その主電流路の共通接続点が回路の出力端子に接続された互いに異なる導電型の第１と第２の出力トランジスタと、
第１、第２の出力トランジスタのそれぞれの制御端子に接続される第１と第２の信号ラインと、 第１と第２の信号ライン間に主電流が接続され、第１の信号ラインの信号状態に応じて動作する第１のトランジスタと、
第１と第２の信号ライン間に主電流が接続され、第２の信号ラインの信号状態に応じて動作する第２のトランジスタとを設け、第１のトランジスタと第２のトランジスタとを相補対称動作をさせた半導体集積回路が提案されている（特許文献２参照）。
【００１９】
【特許文献１】特開平４−３３０８１０号公報
【特許文献２】特開２００１−１７７３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかるに、図４に示す構成の出力回路１では、低消費電力化のため、アイドル電流を低減させると、歪率が劣化し、逆に、歪率の劣化を抑制するために、アイドル電流を増加させると、無信号時の消費電力が大きくなる。
【００２１】
本発明は上記の点に鑑みてなされたもので、消費電力を小さくしつつ、歪率の劣化を防止できる出力回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、入力信号（Ｖin-、Ｖin+）に応じた出力電流を出力する出力トランジスタ（Ｍp0、Ｍn0）を有する出力回路（１００、２００）において、出力トランジスタ（Ｍp0、Ｍn0）にアイドリング電流が流れるように制御するアイドリング電流制御手段（１１０、１２０；２１０、２２０）を有し、アイドリング電流制御手段（１１０、１２０；２１０、２２０）は、周囲の温度に応じてアイドリング電流（Ｉidle）を制御することを特徴とする。
【００２３】
なお、アイドリング電流制御手段（１１０、１２０）は、定電圧源（Ｍp13、Ｍn13）と、定電流源（１２、２２）と、定電圧源（Ｍp13、Ｍn13）と定電流源（１２、２２）との間に流れる電流に応じた電流により出力トランジスタ（Ｍp0、Ｍn0）のゲート電圧を制御するカレントミラー回路（Ｍp11、Ｍp12；Ｍn11、Ｍn12）と、定電圧源（Ｍp13、Ｍn13）とカレントミラー回路（Ｍp11、Ｍp12；Ｍn11、Ｍn12）との間に接続されており、温度上昇時にアイドリング電流（Ｉidle）を増加させるように抵抗値が変化する抵抗（Ｒ11、Ｒ12）とを有することを特徴とする。
【００２４】
また、他の構成として、アイドリング電流制御手段（２１０、２２０）は、定電圧源（Ｍp13、Ｍn13）と、定電流源（１２、２２）と、定電圧源（Ｍp13、Ｍn13）と定電流源（１２、２２）との間に流れる電流に応じた電流により出力トランジスタ（Ｍp0、Ｍn0）のゲート電圧を制御するカレントミラー回路（Ｍp11、Ｍp12；Ｍn11、Ｍn12）と、出力トランジスタ（Ｍp0、Ｍn0）のゲートとカレントミラー回路（Ｍp11、Ｍp12；Ｍn11、Ｍn12）との間に接続されており、温度上昇時にアイドリング電流（Ｉidle）を増加させるように抵抗値が変化する抵抗（Ｒ21、Ｒ22）とを有することを特徴とする。
【００２５】
また、抵抗（Ｒ11、Ｒ12；Ｒ21、Ｒ22）は、半導体基板上に形成された拡散抵抗から構成されたことを特徴とする。さらに、抵抗（Ｒ11、Ｒ12；Ｒ21、Ｒ22）は、出力トランジスタ（Ｍp0、Ｍn0）の近傍に形成されたことを特徴とする。
【００２６】
なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。
【発明の効果】
【００２７】
本発明によれば、回路が動作すると回路の温度が上がり、これによってアイドリング電流が増加するため、歪率の劣化を防止でき、また、回路が停止すると、回路の温度が低下し、これによってアイドリング電流が減少して消費電力を低減できなどの特長を有する。
【発明を実施するための最良の形態】
【００２８】
〔第１実施例〕
〔構成〕
図１は本発明の第１実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００２９】
本実施例の出力回路１００は、第１のアイドリング電流制御回路１１０及び第２のアイドリング電流制御回路１２０の構成が図３に示す出力回路１とは相違している。本実施例の出力回路１００は、同一の半導体基板上に形成されている。
【００３０】
本実施例の第１のアイドリング電流制御回路１１０は、トランジスタＭp13とトランジスタＭp11との間に抵抗Ｒ11を接続した構成とされている。また、第２のアイドリング電流制御回路１２０は、トランジスタＭp13とトランジスタＭp11との間に抵抗Ｒ12を接続した構成とされている。
【００３１】
抵抗Ｒ11、Ｒ12は、共に、拡散抵抗から構成されており、正の温度特性を有する構成とされている。
【００３２】
また、抵抗Ｒ11は、半導体基板上で第１の出力トランジスタＭp0の近傍に配置されており、第１の出力トランジスタＭp0の温度に影響され易い位置に配置されている。さらに、抵抗Ｒ12は、半導体基板上で第１の出力トランジスタＭn0の近傍に配置されており、第２の出力トランジスタＭn0の温度に影響され易い位置に配置されている。
【００３３】
〔動作〕
〔無信号時〕
無信号時には、電流源１１、２１により設定されるアイドル電流Ｉidle0が第１及び第２の出力トランジスタＭp0、Ｍn0に流れることになる。このとき、アイドル電流Ｉidle0を十分に小さい値に設定しておくことにより、不要な電力消費を抑制できる。
【００３４】
〔駆動時〕
次に、駆動時の動作について説明する。
【００３５】
第１の出力トランジスタＭp0が入力電圧Ｖin-により駆動が開始されると、第１の出力トランジスタＭp0から負荷ＲLに、入力電圧Ｖin-に応じた電流が供給される。このとき、第１の出力トランジスタＭp0には、動作停止時に比べて十分に大きな電流が流れる。
【００３６】
第１の出力トランジスタＭp0に入力電圧Ｖin-に応じた電流が流れると、第１の出力トランジスタＭp0は発熱し、その周囲の温度が上昇する。抵抗Ｒ11は、第１の出力トランジスタＭp0の近傍に配置されており、正の温度特性を有するため、第１の出力トランジスタＭp0の温度が上昇すると、その抵抗値が増加する。
【００３７】
抵抗Ｒ11の抵抗値が増加すると、トランジスタＭp11のソース及びゲート電位が低下する。トランジスタＭp11とトランジスタＭp12とはカレントミラー回路を構成しているため、トランジスタＭp11のゲート電位が低下すると、トランジスタＭp12のゲート電位も低下することになる。
【００３８】
トランジスタＭp12は、第１の出力トランジスタＭp0のゲート電位を制御しているので、トランジスタＭp11のゲート電位が低下することでトランジスタＭp12のゲート電位が低下し、第１の出力トランジスタＭp0のゲート・ソース間電位が上昇する。
【００３９】
第１の出力トランジスタＭp0のゲート・ソース間電位が上昇することにより、第１の出力トランジスタＭp0に供給されるアイドリング電流Ｉidleが増加する。アイドリング電流Ｉidleが増加することによって、第１の出力トランジスタＭp0による歪みを低減できる。
【００４０】
一方、第２の出力トランジスタＭn0が入力電圧Ｖin+により駆動されると、第２の出力トランジスタＭn0に負荷ＲLから、入力電圧Ｖin+に応じた電流が引き込まれる。このとき、第２の出力トランジスタＭn0には、動作停止時に比べて十分に大きな電流が流れる。
【００４１】
第２の出力トランジスタＭn0に入力電圧Ｖin+に応じた電流が流れると、第２の出力トランジスタＭn0は発熱し、その周囲の温度が上昇する。抵抗Ｒ12は、第２の出力トランジスタＭn0の近傍に配置されており、正の温度特性を有するため、第２の出力トランジスタＭn0の温度が上昇すると、その抵抗値が増加する。
【００４２】
抵抗Ｒ12の抵抗値が増加すると、トランジスタＭn11のソース及びゲート電位が低下する。トランジスタＭｎ11とトランジスタＭp12とはカレントミラー回路を構成しているため、トランジスタＭn11のゲート電位が低下すると、トランジスタＭn12のゲート電位も低下することになる。
【００４３】
トランジスタＭn12は、第２の出力トランジスタＭn0のゲート電位を制御しているので、トランジスタＭn11のゲート電位が低下することでトランジスタＭn12のゲート電位が低下し、第２の出力トランジスタＭn0のゲート・ソース間電位が上昇する。
【００４４】
第２の出力トランジスタＭn0のゲート・ソース間電位が上昇することにより、第２の出力トランジスタＭn0に流れるアイドリング電流Ｉidleが増加する。アイドリング電流Ｉidleが増加することによって、第２の出力トランジスタＭn0による歪みを低減できる。
【００４５】
図２は本発明の第１実施例の温度に対するアイドル電流の特性を示す図である。
【００４６】
抵抗Ｒ11、Ｒ12に正の温度特性を持たせることにより、図２に示すように第１、第２の出力トランジスタＭp0、Ｍn0の温度上昇、すなわち、駆動状態となったときにアイドル電流Ｉidleを増加させることができる。第１、第２の出力トランジスタＭp0、Ｍn0が駆動状態にあるとき、アイドル電流Ｉidleが増加することによって、第１、第２の出力トランジスタＭp0、Ｍn0の歪率の劣化を防止することができる。
【００４７】
〔変形例〕
なお、抵抗Ｒ11、Ｒ12は正の温度特性を有する抵抗素子であれば、拡散抵抗に限定されるものではない。
【００４８】
〔第２実施例〕
〔構成〕
図３は本発明の第２実施例の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００４９】
本実施例の出力回路２００は、第１のアイドリング電流制御回路２１０及び第２のアイドリング電流制御回路２２０の構成が第１実施例と相違する。
【００５０】
本実施例の第１のアイドリング電流制御回路２１０は、端子Ｔin-とトランジスタＭp12のドレインとの間に抵抗Ｒ21を接続した構成とされている。また、第２のアイドリング電流制御回路２２０は、端子Ｔin+とトランジスタＭp12のドレインとの間に抵抗Ｒ22を接続した構成とされている。
【００５１】
抵抗Ｒ21、Ｒ22は、抵抗Ｒ11、Ｒ12と同様に、拡散抵抗から構成されており、負の温度特性を有する構成とされている。
【００５２】
抵抗Ｒ11は、半導体基板上で第１の出力トランジスタＭp0の近傍に配置されており、第１の出力トランジスタＭp0の温度に影響され易い位置に配置されている。また、抵抗Ｒ12は、半導体基板上で第２の出力トランジスタＭn0の近傍に配置されており、第２の出力トランジスタＭn0の温度に影響され易い位置に配置されている。
【００５３】
〔動作〕
〔無信号時〕
無信号時には、電流源１１、２１により設定されるアイドル電流Ｉidle0が第１及び第２の出力トランジスタＭp0、Ｍn0に流れることになる。このとき、アイドル電流Ｉidle0を十分に小さい値に設定しておくことにより、不要な電力消費を抑制できる。
【００５４】
〔駆動時〕
次に、駆動時の動作について説明する。
【００５５】
第１の出力トランジスタＭp0が入力電圧Ｖin-により駆動されると、第１の出力トランジスタＭp0から負荷ＲLに、入力電圧Ｖin-に応じた電流が供給される。このとき、第１の出力トランジスタＭp0には、動作停止時に比べて十分に大きな電流が流れる。
【００５６】
第１の出力トランジスタＭp0に入力電圧Ｖin-に応じた電流が流れると、第１の出力トランジスタＭp0は発熱し、その周囲の温度が上昇する。抵抗Ｒ21は、第１の出力トランジスタＭp0の近傍に配置されており、負の温度特性を有するため、第１の出力トランジスタＭp0の温度が上昇すると、その抵抗値が低下する。
【００５７】
抵抗Ｒ21の抵抗値が低下すると、トランジスタＭp12のゲートと第１の出力トランジスタＭｐ0のゲート間電位が減少することにより、第１の出力トランジスタＭp0のゲート・ソース間電位が上昇する。
【００５８】
第１の出力トランジスタＭp0のゲート・ソース間電位が上昇することにより、第１の出力トランジスタＭp0に供給されるアイドリング電流Ｉidleが増加する。アイドリング電流Ｉidleが増加することによって、第１の出力トランジスタＭp0による歪みを低減できる。
【００５９】
一方、第２の出力トランジスタＭn0が入力電圧Ｖin+により駆動されると、第２の出力トランジスタＭn0に負荷ＲLから、入力電圧Ｖin+に応じた電流が引き込まれる。このとき、第２の出力トランジスタＭn0には、動作停止時に比べて十分に大きな電流が流れる。
【００６０】
第２の出力トランジスタＭn0に入力電圧Ｖin+に応じた電流が流れると、第２の出力トランジスタＭn0は発熱し、その周囲の温度が上昇する。抵抗Ｒ22は、第２の出力トランジスタＭn0の近傍に配置されており、負の温度特性を有するため、第２の出力トランジスタＭn0の温度が上昇すると、その抵抗値が低下する。
【００６１】
抵抗Ｒ22の抵抗値が低下すると、トランジスタＭn12のゲートと第２の出力トランジスタＭn0のゲート間電位が減少することにより、第２の出力トランジスタＭn0のゲート・ソース間電位が上昇する。
【００６２】
第２の出力トランジスタＭn0のゲート・ソース間電位が上昇することにより、第２の出力トランジスタＭn0に流れるアイドリング電流Ｉidleが増加する。アイドリング電流Ｉidleが増加することによって、第２の出力トランジスタＭn0による歪みを低減できる。
【００６３】
抵抗Ｒ21、Ｒ22に負の温度特性を持たせることにより、図２に示すように第１、第２の出力トランジスタＭp0、Ｍn0の温度上昇、すなわち、駆動状態となったときにアイドル電流Ｉidleを増加させることができる。第１、第２の出力トランジスタＭp0、Ｍn0が駆動状態にあるとき、アイドル電流Ｉidleが増加することによって、第１、第２の出力トランジスタＭp0、Ｍn0の歪率の劣化を防止することができる。
【００６４】
〔変形例〕
なお、抵抗Ｒ11、Ｒ12は負の温度特性を有する抵抗素子であれば、拡散抵抗に限定されるものではない。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施例の回路構成図である。
【図２】本発明の第１実施例の温度に対するアイドリング電流の特性を示す図である。
【図３】本発明の第２実施例の回路構成図である。
【図４】従来の一例の回路構成図である。
【符号の説明】
【００６６】
１００  出力回路
１１０、２１０  第１のアイドリング電流制御回路
１２０、２２０  第２のアイドリング電流生成回路
１１、１２、２１、２２  電流源
Ｍp0、Ｍp11、Ｍp12、Ｍp13  ｐチャネルＭＯＳ電界効果トランジスタ
Ｍn0、Ｍn11、Ｍn12、Ｍn13  ｎチャネルＭＯＳ電界効果トランジスタ
Ｒ11、Ｒ12、Ｒ21、Ｒ22  抵抗
【図１】
2006066984.tif 000003
【図２】
2006066984.tif 000004
【図３】
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【図４】
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