(57)【要約】【課題】  接合リーク電流の増加を防止し、ゲート電極の層抵抗を低減可能な半導体装置の製造方法を提供する。【解決手段】  高融点金属を材料に含むゲート電極を有する半導体装置の製造方法であって、ゲート電極を形成した後、露出したゲート電極の側面を覆うための酸化膜を形成するために所定の温度で酸化する初期酸化を行うステップと、初期酸化の後、初期酸化よりも高温で酸化する追加酸化を行うステップとを有するものである。【選択図】  図１
2006156758.tif 000002
【特許請求の範囲】
【請求項１】
高融点金属を材料に含むゲート電極を有する半導体装置の製造方法であって、
前記ゲート電極を形成した後、露出した該ゲート電極の側面を覆うための酸化膜を形成するために所定の温度で酸化する初期酸化を行うステップと、
前記初期酸化の後、該初期酸化よりも高温で酸化する追加酸化を行うステップと、
を有する半導体装置の製造方法。
【請求項２】
前記初期酸化の温度が９５０℃以上１０００℃以下である請求項１記載の半導体装置の製造方法。
【請求項３】
前記追加酸化の温度が１０５０℃以上１１５０℃以下である請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記初期酸化で形成される酸化膜の膜厚が１〜３ｎｍである請求項１から３のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに用いられるゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の代表例としてＤＲＡＭ（Dynamic Random Access Memory）のメモリセル（以下、単に「ＤＲＡＭセル」と称する）について簡単に説明する（例えば、特許文献１）。図５は従来のＤＲＡＭセルの一構成例を示す断面模式図である。ＤＲＡＭセルは、電荷を貯えるためのキャパシタ１０と、キャパシタ１０に電荷を供給したり、キャパシタ１０に電荷があるか否かを調べたりするためのセルトランジスタとを有する構成である。以下に、セルトランジスタの構成について説明する。
【０００３】
シリコン基板にｎ型埋め込みウエル層（不図示）が形成され、ｎ型埋め込みウエル層のシリコン基板表面側には、基板電位が印加されるｐ型ウエル層３が形成されている。ｐ型ウエル層３のシリコン基板表面側にセルトランジスタの活性領域が形成されている。活性領域は絶縁膜２が埋め込まれた溝型素子分離領域に囲まれ、活性領域表面側にはセルトランジスタのしきい値電圧を設定するためのｐ型チャネドープ層４が形成されている。
【０００４】
活性領域の上にはゲート絶縁膜となるゲート酸化膜７を介してゲート電極６が形成されている。活性領域のうち上層にゲート電極６が形成されていない部位には、ソース電極およびドレイン電極のためのｎ型低濃度拡散層９が形成されている。一方のｎ型低濃度拡散層９はプラグ５およびプラグ１１を介してキャパシタ１０の下部電極に接続されている。もう一方のｎ型低濃度拡散層９はプラグ５を介してビット線１に接続されている。ゲート電極６がワード線となる。なお、図５に示すように、隣接するセルトランジスタがビット線１を共用している。
【０００５】
ゲート電極６はｎ型不純物のリンが拡散された多結晶シリコンであるリンドープ多結晶シリコン膜６６とタングステンシリサイド膜６３が積層した構造である。ゲート電極６の上には保護膜２７が形成されている。ゲート電極６の両側壁にはサイドスペーサ８が形成されている。サイドスペーサ８は、プラグ５とゲート電極６との絶縁性を確保している。ゲート電極６とサイドスペーサ８との間には、ゲート酸化膜耐圧を向上させるためのシリコン酸化膜４４が設けられている。
【０００６】
保護膜２７の上には層間絶縁膜１２が形成され、層間絶縁膜１２の上には層間絶縁膜１３および層間絶縁膜１４が順に積層形成されている。プラグ５は保護膜２７からｎ型低濃度拡散層９表面にまで達する開口に形成されている。ビット線１は層間絶縁膜１３に設けられた開口を介してプラグ５と接続されている。プラグ１１は、層間絶縁膜１３および層間絶縁膜１４に設けられた開口に形成されている。
【０００７】
なお、図５に示す構成では、特許文献２に記載された、電界緩和のための不純物拡散層となるリンドープ層９１がシリコン基板中のｎ型低濃度拡散層９よりも深い部位に形成されている。このリンドープ層９１は、プラグ５を設けるための開口を形成した後のリンのイオン注入とその後に熱処理を行うことで、形成される。
【０００８】
次に、図５に示したＤＲＡＭセルの製造方法において、セルトランジスタのｎ型埋め込みウエル層の形成からｎ型低濃度拡散層９の形成までを特許文献１を参照しながら簡単に説明する。なお、素子分離形成方法やサイドスペース８形成以降の工程については、特許文献１に記載された方法と同様であるため詳細な説明を省略する。
【０００９】
シリコン基板表面にシリコン酸化膜を形成し、特許文献１に記載された方法で、図５に示すように、絶縁膜２が埋め込まれた溝型素子分離領域を形成する。続いて、ｎ型埋め込みウエル層（不図示）を形成するために、リンを1000keV、1x1013/cm2でイオン注入を行う。さらに、ｐ型ウエル層３を形成するために、ｐ型不純物のホウ素を用いて次の４つの条件でイオン注入を行う。４つの条件とは、300keVで1x1013/cm2、150keVで5x1012/cm2、50keVで1x1012/cm2および10keVで2x1012/cm2である。その後、特許文献１には記載されていないが、ホウ素の活性化のために通常1000℃の熱処理を行う。
【００１０】
次に、ｐ型チャネルドープ層４を形成するために、ホウ素を10keV、7x1012/cm2でイオン注入を行う。そして、基板表面を覆っていたシリコン酸化膜を除去した後、熱酸化法によりゲート酸化膜７を形成する。このゲート酸化膜７形成のための熱処理でも、ｐ型チャネルドープ層４のホウ素が活性化される。続いて、リンドープ多結晶シリコン膜６６を100nm程度堆積し、その上にタングステンシリサイド膜６３を150nm程度堆積して、２層の膜からなる、ゲート電極６の材料を形成する。その後、ゲート電極加工用の保護膜２７として、タングステンシリサイド膜６３上にシリコン酸化膜とシリコン窒化膜を堆積する。なお、保護膜２７はシリコン酸化膜やシリコン窒化膜以外の絶縁膜であってもよい。
【００１１】
そして、リソグラフィ工程により所定のパターンのレジストを形成した後、異方性のドライエッチングを行って、レジストで覆われていない部位の保護膜２７、タングステンシリサイド膜６３およびリンドープ多結晶シリコン膜６６を除去して、ゲート電極６を形成する。このとき、ゲート酸化膜７の表面が露出するが、このゲート酸化膜７が残るような条件でドライエッチングを行っている。
【００１２】
レジストを除去した後、熱酸化法によりゲート電極６の側面にシリコン酸化膜４４を形成する側面酸化を行う。その際、ゲート酸化膜７のうちゲート電極６形成の際にエッチングに曝された部位の膜厚が厚くなる。そして、シリコン酸化膜４４を形成する際、乾燥酸素雰囲気中において1050℃、数十秒の処理で、成膜膜厚測定用のベアシリコン基板で酸化膜厚が4〜7nmになる条件で熱酸化法を行った。その後、ソース電極およびドレイン電極となるｎ型低濃度拡散層９を形成するために、10keV、2x1013/cm2でリンのイオン注入を行う。さらに、注入されたリンの活性化のための熱処理を行う。なお、その活性化のための熱処理は、セルトランジスタのｎ型低濃度拡散層９に対するものであってもよく、メモリセルブロックの周囲に設けられた周辺トランジスタにおける低濃度拡散層の活性化の際に一緒に行うものであってもよい。いずれの場合であっても、この熱処理は通常、窒素雰囲気中、900〜1000℃、数十秒という条件である。
【特許文献１】特開２００３−１７５８６号公報（第１９図）
【特許文献２】特許３２１２１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した半導体装置には、少なくとも２つの問題点がある。
【００１４】
第１の問題点は、ゲート電極６の側面にシリコン酸化膜４４を形成する側面酸化を1050℃で行っているため、ゲート電極６の材料であるタングステンシリサイド膜６３の加工面からのタングステン汚染の影響が大きくなり、タングステン汚染に起因して接合リーク電流が増加することである。ＤＲＡＭの場合、接合リーク電流の増加によって情報保持時間が短くなってしまう。タングステン汚染の影響が生じる理由を、以下に説明する。
【００１５】
図６ａ〜図６ｄは従来の問題点を説明するためのゲート電極の要部断面図である。
【００１６】
図６ａに示すように、エッチングによりゲート電極６を加工する際、ゲート酸化膜７の露出した部位ではドライエッチングの損傷６２を受けている。そのため、その部位では、タングステンシリサイド膜６３の加工面から放出されるタングステンを吸収しやすくなっており、ゲート酸化膜７中にタングステン汚染を発生させる。このような状態で上記1050℃の熱酸化を行うと、図６ｂに示すように、酸化温度が比較的高温であるため熱酸化の初期段階で、上記損傷６２を受けたゲート酸化膜７に吸収されるタングステン６４も多くなり、タングステン汚染の量が大きくなってしまう。このように汚染されたゲート酸化膜７に熱酸化の追加段階でゲート酸化膜７から基板側にタングステン６４が拡散して、接合リーク電流の原因となる準位を作ってしまう。
【００１７】
また、図６ｃに示すように、熱酸化後にｎ型低濃度拡散層９を形成するためにリンのイオン注入を行う。このとき、イオン注入により所定の運動エネルギーを有するリンがゲート酸化膜７に残存しているタングステン６４に衝突することで、図６ｄに示すように、タングステン６４が基板側にノックオンされて、図６ｂの場合と同様に準位を作ってしまう。
【００１８】
第２の問題点は、ゲート電極６の側面酸化の上記温度では、タングステンシリサイド膜６３の粒成長が不十分であるため層抵抗が十分に低減しないことである。このタングステンシリサイド膜６３の層抵抗が高いと、ゲート電極自体の抵抗が高くなり、ゲート電極をＤＲＡＭのワード線に用いた場合には、配線遅延によって動作が遅くなってしまう。なお、この側面酸化後には種々の熱処理があるが、熱処理温度が側面酸化温度より低いため、十分な低抵抗化ができない。
【００１９】
ここで、熱処理温度とタングステンシリサイド膜の層抵抗との関係について説明する。図７は熱処理温度と層抵抗の関係を示すグラフである。横軸は熱処理温度を示す。縦軸は、熱処理温度1100℃の処理における層抵抗を１として規格化した規格化層抵抗を示す。図７に示すように、側面酸化をさらに高温にすれば層抵抗を低減可能であることがわかる。
【００２０】
続いて、熱処理温度とタングステン（Ｗ）の飛散量の関係について説明する。図８は熱処理温度とＷ飛散量の関係を示すグラフである。横軸は熱処理温度を示す。縦軸は、熱処理温度1100℃の処理におけるＷ飛散量を１として規格化した規格化Ｗ飛散量を示す。図８に示すように、温度変化に対して指数関数的にタングステンの飛散量が増加している。そのため、温度によって指数関数的に増えるタングステン汚染の影響が大きくなり、第１の問題点で述べたような理由で酸化温度の高温化には限界がある。例えば、熱処理温度を1050℃から1100℃にすると、タングステン汚染量は３〜４倍に増加する。その分、リーク電流も大きくなる。また、トランジスタ形成後の熱処理を高温化しても層抵抗を低減できるが、ソース電極およびドレイン電極の拡散層の不純物拡散によってＭＯＳ（Metal Oxide Semiconductor）トランジスタのしきい値電圧が変動してしまうので、熱処理温度の高温化にも限界がある。
【００２１】
上述したように、ゲート電極６の側面酸化においては、タングステン汚染とタングステンシリサイド膜の層抵抗との間にトレードオフの関係があるため、容易に酸化温度を変更することができない。
【００２２】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、接合リーク電流の増加を防止し、ゲート電極の層抵抗を低減可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明の半導体装置の製造方法は、高融点金属を材料に含むゲート電極を有する半導体装置の製造方法であって、
前記ゲート電極を形成した後、露出した該ゲート電極の側面を覆うための酸化膜を形成するために所定の温度で酸化する初期酸化を行うステップと、
前記初期酸化の後、該初期酸化よりも高温で酸化する追加酸化を行うステップと、
を有するものである。
【００２４】
本発明では、初期酸化でゲート電極側面を酸化膜で覆ってしまうため、追加酸化でゲート電極側面から高融点金属が飛散することを防ぐとともに、追加酸化をより高温で処理することで高融点金属を含む膜の層抵抗が低減する。
【発明の効果】
【００２５】
本発明では、ＭＯＳトランジスタ等のゲート電極加工後の側面酸化において、ゲート電極からの高融点金属汚染を低減して接合リークの増加を防止し、かつ、高融点金属を含む膜の層抵抗を低減してトランジスタの動作速度が向上する。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置の製造方法は、半導体装置に用いられるトランジスタのゲート電極の側壁に熱酸化法で酸化膜を形成する際、酸化の初期段階を低温で行い、その後、高温で酸化を行うものである。酸化膜形成のための処理内容について詳細に説明する。
【００２７】
図１は本実施例の酸化条件の一例を示す温度シーケンス図である。
【００２８】
図１に示すように、ゲート電極が形成された半導体基板を室温から800℃にした後、一定の昇温速度で温度1000℃まで温度を上げる。温度が1050℃よりも低温の1000℃になったら、温度1000℃、乾燥酸素雰囲気での酸化処理を行って膜厚1〜3nmの酸化膜を形成する。続いて、一定の昇温速度で温度1100℃まで温度を上げる。そして、温度が初期酸化よりも高温の1100℃になったら、温度1100℃、乾燥酸素雰囲気での酸化処理を行って所望の膜厚になるように酸化膜を形成する。その後、一定の降温速度で半導体基板を800℃まで下げてから、自然放熱で半導体基板を室温まで下げる。以下では、図１に示した酸化処理で、低温での酸化処理を初期酸化と称し、高温での酸化処理を追加酸化と称する。
【００２９】
図１に示した温度シーケンス図では、初期酸化の温度を1000℃、追加酸化の温度を1100℃としているが、初期酸化を1000℃以下の温度で膜厚1〜3nmの酸化膜を形成し、追加酸化を1050℃以上の温度で所望の膜厚の酸化膜を形成すればよい。
【００３０】
次に、図１に示した温度シーケンスを用いた熱酸化処理によりトランジスタのゲート電極の側壁にシリコン酸化膜を形成する場合について説明する。
【００３１】
図２ａおよび図２ｂは図１に示した処理条件をゲート電極の側面酸化に適用した一例を示す断面模式図である。ここでは、背景技術で説明した方法と同様にして形成したゲート電極を用いる。具体的に説明すると、ゲート酸化膜７上にリンドープ多結晶シリコン膜６６、タングステンシリサイド膜６３および保護膜２７を形成した後、リソグラフィ工程およびエッチング工程により所定のパターンにゲート電極を形成したものである。また、シリコン基板２１の上にゲート酸化膜７を形成した場合とする。
【００３２】
図２ａに示すように、温度1000℃の初期酸化で膜厚1〜3nmのシリコン酸化膜６１をゲート電極の側壁に形成する。続いて、図２ｂに示すように、温度1100℃の追加酸化でゲート電極の側壁のシリコン酸化膜６１の膜厚を厚くする。また、図２ａおよび図２ｂに示すように、ゲート酸化膜７のうちゲート電極が形成されていない部位の膜厚も厚くなる。低温の初期酸化ではタングステンシリサイド膜６３からのタングステン汚染量が低減し、高温の追加酸化ではタングステンシリサイド膜６３の層抵抗が低減する。
【００３３】
次に、初期酸化の温度条件について詳細に説明する。初期酸化において、タングステン汚染量は、図８に示したように、1050℃を基準にすると、1000℃で1/4に、950℃で1/15に抑えることができる。それ以下の温度で酸化すればタングステン汚染量をさらに低減できるが、酸化速度が遅くなるため酸化時間が長くなってしまうので低温化にも限界がある。したがって、初期酸化は、タングステン汚染量を効果的に低減するために温度1000℃以下が妥当であり、また、酸化速度を確保するために温度950℃以上が望ましい。
【００３４】
続いて、初期酸化の酸化量の下限値について説明する。初期酸化で酸化する量は、その後の高温での追加酸化でタングステン拡散による汚染の影響が少なくなるように膜厚で1〜3nm程度必要である。ここで、初期酸化の酸化量の下限値を考えると、シリコン酸化膜中のタングステン拡散は比較的遅いので、膜厚1nm程度以上であれば基板への酸化は防止できる。また、図２ａに示したように、初期酸化でタングステンシリサイド６３側壁にもシリコン酸化膜６１が形成される。そのため、初期酸化での酸化量が膜厚で1nm程度以上であれば、その後の酸化でタングステンが側面から飛散してくることはない。
【００３５】
さらに、初期酸化の酸化量の上限値について説明する。低温酸化で酸化量が増えるとゲート電極下での酸化も進むため、ゲート電極下への酸化進行を防止するために酸化量の上限を設定する必要がある。通常、1050℃よりも低温で酸化すると、リンドープ多結晶シリコン膜６６とゲート電極加工後に露出したゲート酸化膜７下の半導体基板との酸化速度の差が大きくなり、リンドープ多結晶シリコン膜６６の酸化の方が相対的に酸化量が多くなる。そのため、リンドープ多結晶シリコン膜６６下のゲート電極下部の酸化量が多くなる。このゲート電極下部の酸化量が多くなり過ぎると、ゲート電極下部の端部でゲート酸化膜７が実効的に厚くなる。その結果、トランジスタのしきい値電圧が上昇する。そして、ゲート電極下のゲート酸化膜の膜厚がばらつくと、トランジスタのしきい値のバラツキが大きくなってしまうという問題が発生する。この問題を発生させない酸化量を考えると、初期酸化では膜厚3nm以下に設定するのが望ましい。
【００３６】
続いて、追加酸化の温度条件について詳細に説明する。追加酸化の温度は、図７に示したように、タングステンシリサイド膜６３の層抵抗が十分低減する1050℃以上が必要である。一方、1150℃以上にしても層抵抗の低下は飽和傾向にある。そのため、追加酸化の温度は、1050℃以上1150℃以下の範囲が望ましい。
【００３７】
さらに、追加酸化の酸化量について詳細に説明する。図２ｂに示したように、この高温酸化での酸化量は、ゲート酸化膜耐圧の観点から所望の酸化膜厚まで酸化する。この酸化量は、デバイスの性能を決定付けるので、デバイスの種類によって選ばれる。ＤＲＡＭのセルトランジスタの場合にはより厚くすることが望ましく5nm以上必要であり、また、電流駆動能力が必要なＭＯＳトランジスタの場合にはより薄くすることが望ましく3nm以上必要である。
【００３８】
次に、本発明の実施例としてＤＲＡＭのセルトランジスタの形成方法を用いて説明する。図３ａから図３ｇはＤＲＡＭのセルトランジスタの製造方法を示す断面図である。なお、背景技術で説明した処理と同様な処理内容についてはその詳細な説明を省略する。
【００３９】
図３ａに示すように、シリコン基板２１の表面に膜厚10nmのシリコン酸化膜２３を形成し、従来と同様にしてシリコン基板２１の主表面に絶縁膜２が埋め込まれた溝型素子分離領域を形成する。その後、従来と同様にして、ｎ型埋め込みウエル層２２を形成するためのリンのイオン注入と、ｐ型ウエル層３を形成するためのホウ素のイオン注入を行った。そして、このホウ素のイオン注入後に、1000℃、30分の熱処理を行った。その後、ｐ型チャネルドープ層４を形成するために、10keV、9x1012/cm2のホウ素のイオン注入を行った後、窒素中で1000℃、10秒の熱処理を行った（図３ｂ）。
【００４０】
続いて、シリコン酸化膜２３を除去した後、熱酸化法により膜厚7nmのゲート酸化膜２４を形成する。そして、ゲート酸化膜２４上に膜厚70nmのリンドープ多結晶シリコン膜２５、膜厚100nmのタングステンシリサイド膜２６を形成する。さらに、タングステンシリサイド膜２６の上に保護膜２７として膜厚30nmのシリコン酸化膜および膜厚150nmのシリコン窒化膜からなる積層膜を形成する（図３ｃ）。
【００４１】
そして、リソグラフィ工程により所定のパターンのレジストを保護膜２７の上に形成する。レジストの上から異方性エッチングを行って、レジストで覆われた部位を除いた領域の保護膜２７からリンドープ多結晶シリコン膜２５までを除去した後、レジストを除去する。図３ｄに示すように、ゲート電極６が形成される。
【００４２】
続いて、図３ｅに示すように、ゲート電極６のリンドープ多結晶シリコン膜２５とタングステンシリサイド膜２６の側面に熱酸化法によりシリコン酸化膜２９を形成する。ここでの熱酸化処理は、低温の初期酸化として温度1000℃でゲート電極６の側面に膜厚1.5nmの酸化膜を形成し、高温の追加酸化として温度1100℃でゲート電極６の側面のトータル膜厚が10nmになるように酸化膜を形成するものである。なお、ゲート電極６の形成後に露出したゲート酸化膜２４の残膜に対して上記酸化が行われ、シリコン基板表面では膜厚8nmのシリコン酸化膜３０が形成される。
【００４３】
上述のようにしてゲート電極６の側面にシリコン酸化膜を形成した後に、ソース電極およびドレイン電極となるｎ型低濃度拡散層９を形成するために、注入条件15keVで9x1012/cm2、および、10keVで9x1012/cm2でのリンのイオン注入を行った。この後、窒素雰囲気中で1000℃、10秒の熱処理を行った（図３ｅ）。なお、周辺トランジスタの拡散層形成については、従来と同様なため詳細な説明を省略する。
【００４４】
続いて、膜厚50nmのシリコン窒化膜３１および膜厚300nmのシリコン酸化膜３２を形成した後、エッチバックおよびＣＭＰ（Chemical and Mechanical Polishing）等の平坦化法によりシリコン酸化膜３２の表面を平坦化する。そして、プラグ用開口を形成するために、リソグラフィ工程で所定の開口パターンのレジストをシリコン酸化膜３２の上に形成する。その後、レジストの上から異方性のエッチングを行って、シリコン酸化膜３２からｎ型低濃度拡散層９に達するプラグ用開口４０を形成した後、レジストを除去する（図３ｆ）。
【００４５】
さらに、電界緩和のためのリンのイオン注入と拡散層低抵抗化のためのヒ素のイオン注入を行った。リンのイオン注入の条件は、30keV、1x1013/cm2である。ヒ素のイオン注入の条件は、20keV、2x1013/cm2である。そして、リンのイオン注入とヒ素のイオン注入の間に、窒素雰囲気中で950℃、10秒の熱処理を行った。図３ｆに示すように、電界緩和のためのリンドープ層９１が形成される。
【００４６】
続いて、膜厚100nmのリンドープ多結晶シリコン膜を形成した後、エッチバックによりシリコン酸化膜３２が露出するまでリンドープ多結晶シリコン膜を除去する。これにより、図３ｇに示すように、リンドープ多結晶シリコン膜が埋め込まれたプラグ３４が形成される。さらに、膜厚100nmのシリコン酸化膜３５を堆積した後、900℃で10秒の熱処理を行った。
【００４７】
その後、従来と同様にしてビット線１を形成した後、層間絶縁膜１４を形成し、続いて、プラグ１１を形成した後、キャパシタ１０を形成し、図３ｈに示すようなＤＲＡＭセルを作製する。
【００４８】
次に、本発明の方法で製造したＤＲＡＭの情報保持特性について、従来の方法による場合と比較した結果について説明する。図４はＤＲＡＭの情報保持特性を示すグラフである。縦軸は累積度数を示し、横軸は規格化情報保持時間を示す。
【００４９】
図４に示すように、累積度数が救済レベル（−５σ）のところで規格化情報保持時間を比較すると、本発明の方法による場合は従来の方法による場合の２倍になっている。このことから、ＤＲＡＭの情報保持特性を２倍程度改善できたことがわかる。また、ワード線抵抗を十分に低い値にすることができたので、この抵抗によって引き起こされる性能低下を防止することができた。
【００５０】
上述したように、本発明をＤＲＡＭのセルトランジスタに適用すれば、ＤＲＡＭの情報保持特性を改善できる。また、ゲート電極のタングステンシリサイド膜の層抵抗が低減してトランジスタの動作速度が向上し、ＤＲＡＭがより高速に動作できるようになる。
【００５１】
また、ＤＲＡＭの情報保持特性が改善されるため、リフレッシュサイクルを長くできるので情報の充電および放電で消費される電力を低減できる。さらに、消費電力を抑制できるので、携帯端末に用いられる半導体装置や高温動作装置に使用される半導体装置に適用することが可能である。
【００５２】
なお、ゲート電極の材料に用いられる高融点金属はタングステンに限らず、チタン、タンタル、モリブデン等であってもよい。
【図面の簡単な説明】
【００５３】
【図１】本実施例の酸化条件の一例を示す温度シーケンス図である。
【図２ａ】図１に示した処理条件をゲート電極の側面酸化に適用した一例を示す断面模式図である。
【図２ｂ】図１に示した処理条件をゲート電極の側面酸化に適用した一例を示す断面模式図である。
【図３ａ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｂ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｃ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｄ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｅ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｆ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｇ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図３ｈ】本発明の方法を用いたＤＲＡＭセルの製造方法を示す図である。
【図４】本発明の方法を用いて製造されたＤＲＡＭの情報保持特性を示すグラフである。
【図５】従来のＤＲＡＭセルの一構成例を示す断面模式図である。
【図６ａ】従来の問題点を説明するためのゲート電極の要部断面図である。
【図６ｂ】従来の問題点を説明するためのゲート電極の要部断面図である。
【図６ｃ】従来の問題点を説明するためのゲート電極の要部断面図である。
【図６ｄ】従来の問題点を説明するためのゲート電極の要部断面図である。
【図７】熱処理温度とタングステンシリサイド膜の層抵抗との関係を示すグラフである。
【図８】熱酸化温度とタングステン汚染量との関係を示すグラフである。
【符号の説明】
【００５４】
１    ビット線
２    絶縁膜
３    ｐ型ウエル層
４    ｐ型チャネルドープ層
５、１１、３４    プラグ
６    ゲート電極
７、２４    ゲート酸化膜
８    サイドスペーサ
９    ｎ型低濃度拡散層
１０    キャパシタ
１２、１３、１４    層間絶縁膜
２１    シリコン基板
２２    ｎ型埋め込みウエル層
２５    リンドープ多結晶シリコン膜
２６    タングステンシリサイド膜
２３、２７、２９、３０、３２    シリコン酸化膜
３１    シリコン窒化膜
【図１】
2006156758.tif 000003
【図２ａ】
2006156758.tif 000004
【図２ｂ】
2006156758.tif 000005
【図３ａ】
2006156758.tif 000006
【図３ｂ】
2006156758.tif 000007
【図３ｃ】
2006156758.tif 000008
【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図７】
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【図８】
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