(57)【要約】【課題】  個別の量子ドットに対する局所的なキャリアの注入、取り出しを可能にする量子半導体装置を提供する。【解決手段】  量子半導体装置は、半導体基板(11)と、半導体基板上に位置する第１の量子ドット(13)と、第１の量子ドットを埋め込む第１の半導体結晶層(14)と、第１の半導体結晶層上に位置するコンタクト用の第２の量子ドット(15)と、第２の量子ドットを埋め込む第２の半導体結晶層(16)と、前記第２の半導体結晶層において、第２の量子ドットに接続する自己形成ナノホール(17)内に形成されるナノホール電極(18)とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に位置する第１の量子ドットと、
前記第１の量子ドットを埋め込む第１の半導体結晶層と、
前記第１の半導体結晶層上に位置するコンタクト用の第２の量子ドットと、
前記第２の量子ドットを埋め込む第２の半導体結晶層と、
前記第２の半導体結晶層において、前記第２の量子ドットに接続する自己形成ナノホール内に形成されるナノホール電極と
を有することを特徴とする量子半導体装置。
【請求項２】
前記ナノホール電極の直径は、２０〜３０ｎｍであることを特徴とする請求項１に記載の量子半導体装置。
【請求項３】
前記第２の半導体結晶層の膜厚は、８〜１５ｎｍであることを特徴とする請求項１に記載の量子半導体装置。
【請求項４】
前記第１および第２の量子ドットはＩｎＡｓであり、前記第１および第２の半導体結晶層はＧａＡｓであることを特徴とする請求項１〜３のいずれかに記載の量子半導体装置。
【請求項５】
半導体基板上に、第１の量子ドットと、前記第１の量子ドットを埋め込む第１の半導体結晶層を形成するステップと、
前記第１の半導体結晶層上に、コンタクト用の第２の量子ドットと、第２の量子ドットを埋め込む第２の半導体結晶層を形成するステップと、
前記第２の半導体結晶層を所定の条件でアニールして、前記第２の量子ドットの直上にのみナノホールを自己形成するステップと、
前記ナノホールを導電体で埋め込むステップと
を含むことを特徴とする量子半導体装置の製造方法。
【請求項６】
前記アニールは、基板温度４５０〜５５０℃で、３〜１０分間行うことを特徴とする請求項５に記載の量子半導体装置の製造方法。
【請求項７】
半導体基板と、
半導体基板上で所定の方向に延びる直線状の量子ドット鎖と、
前記量子ドット鎖を埋め込む半導体結晶層と、
前記半導体結晶層において、前記量子ドット鎖を形成する量子ドットのうちの、所定の量子ドットに接続するナノホール内に形成されるナノホール電極と、
を有することを特徴とする量子半導体装置。
【請求項８】
前記量子ドット鎖の下地層として位置する歪バッファ層をさらに有することを特徴とする請求項７に記載の量子半導体装置。
【請求項９】
前記量子ドット鎖は、ＩｎＡｓ量子ドット鎖であり、前記歪バッファ層は、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ歪バッファ層であることを特徴とする請求項８に記載の量子半導体装置。
【請求項１０】
半導体基板上に、所定の方向に延びる量子ドット鎖を形成するステップと、
前記量子ドット鎖を埋め込む半導体結晶層を形成するステップと、
前記半導体結晶層を所定の条件下でアニールして、前記量子ドット鎖の直上にナノホール列を自己形成するステップと、
前記ナノホール列のうち所定のナノホールのみを残すように、前記半導体結晶層上に第２の半導体結晶層を選択成長するステップと、
前記所定のナノホールを導電体で埋め込むステップと
を含むことを特徴とする量子半導体装置の製造方法。
【請求項１１】
前記半導体基板上に、前記量子ドット鎖の下地層として、歪バッファ層を形成するステップをさらに含むことを特徴とする請求項１０に記載の量子半導体装置の製造方法。
【請求項１２】
前記アニールは、基板温度４５０〜５５０℃で、３〜１０分行うことを特徴とする請求項１０に記載の量子半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子ドット構造を有する量子半導体装置に関し、特に、個別の量子ドットに対する局所的なキャリアの注入、取り出しを行うことのできる量子半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
近年、量子ドットの光電子デバイスへの適用が注目を集め、種々の研究、開発がなされている。３次元的なキャリアの閉じ込め構造である量子ドットは、キャリアの一次元的な閉じ込めである量子井戸構造や、二次元的な閉じ込めである量子細線構造と比較して、キャリアのエネルギスペクトルが非常に鋭く、離散的になる。室温においても、キャリアの遷移が量子準位間で不連続に生じ、鋭い発光スペクトルを得ることができる。
【０００３】
量子ドットの形成には、ヘテロエピタキシャル成長の初期に出現するいわゆるＳ−Ｋ（Stranski-Krastanov）モード成長を利用する方法が、一般的に採用されている。この方法では、ヘテロ界面に生じる歪エネルギを利用するため、リソグラフィやエッチングなどのようなバルク材料の加工を必要せず、簡単なプロセスで量子ドットが自己形成される。たとえば、ＧａＡｓ基板上に、格子定数の大きく異なるＩｎＧａＡｓ層を数分子層成長させることによって、直径３０〜４０ｎｍ程度のＩｎＧａＡｓのドットを自己形成することができる。
【０００４】
量子ドットは、そのエネルギ効率や温度安定性の面から、種々のデバイスへの適用が試みられている。代表的な適用例として、量子ドットアレイを活性層に利用した量子ドットレーザがある。このようなデバイスの実用化を図るため、結晶成長温度の低温化と引っ張り歪量の制御を組み合わせることによって、実用的な量子効果が得られる程度に十分に小さな量子ドットを形成する手法が提案されている（たとえば、特許文献１参照）。
【０００５】
また、量子ドットを、量子井戸型半導体レーザの電子通過制限フィルタとして用いる例も、提案されている（たとえば、特許文献２参照）。
【特許文献１】特許第２９８０１７５号公報
【特許文献２】特開平１０−１９０１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
１０10ｃｍ-2のオーダーの面密度で埋め込まれた量子ドットの各々に、局所的にキャリアを注入したり、個々の量子ドットからキャリアを引き出すことができれば、量子ドットのデバイス応用への自由度は、さらに拡がるものと期待される。
【０００７】
しかし、ナノメータオーダの量子ドットに対し、個々に電極配線を施すことは、極めて困難である。特に、従来のリソグラフィやエッチング技術では微細化に限界があり、量子ドットの直上のみにＶＩＡホールを形成するのは無理である。
【０００８】
また、量子ドットデバイスの素子スケールに応じた配線の微細化も望まれるが、やはりフォトリソグラフィとエッチング技術では、配線の微細化に限界がある。
【０００９】
そこで、本発明は、ターゲットとする量子ドットへの効率的なキャリアの出し入れを可能にする量子半導体装置の提供を課題とする。
【００１０】
また、量子ドットのスケールに応じた微細な配線構造を有する量子半導体装置の提供を課題とする。
【００１１】
さらに、このような量子半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明では、量子ドットと、ナノホール形成技術とを組み合わせ、量子ドットの一部をコンタクトあるいはアクセス電極として利用することにより、ターゲットとする下層の量子ドットに対するキャリアの出し入れを正確に制御することを可能にする。
【００１３】
すなわち、２層以上の積層で形成した量子ドットを埋め込む埋め込み層において、最上層の量子ドットの直上にのみナノホールを自己形成する手法を採用し、ナノホールを導電体で埋め込んで、電極配線とする。そして、導電体が充填されたナノホールに接続する最上層の量子ドットを、下層の量子ドットへのコンタクトあるいはアクセス電極として用いて、下層の量子ドットへのキャリアの出し入れを制御する。
【００１４】
また、上述したナノホール電極配線を、量子ドットの一次元配列構造と組み合わせて、微細な量子ドットチェーン配線構造を実現する。
【００１５】
なお、コンタクトとして用いる量子ドットは、実際のデバイスではキャリアの３次元閉じ込めのための量子ドットとしては機能しないが、便宜上、特許請求の範囲および明細書においては、「コンタクト用の量子ドット」あるいは「第２の量子ドット」という表現を使用することとする。
【００１６】
本発明の第１の側面では、量子半導体装置は、
（ａ）半導体基板と、
（ｂ）半導体基板上に設けられる第１の量子ドットと、
（ｃ）第１の量子ドットを埋め込む第１の半導体結晶層と、
（ｄ）第１の半導体結晶層上に位置するコンタクト用の第２の量子ドットと、
（ｅ）第２の量子ドットを埋め込む第２の半導体結晶層と、
（ｆ）第２の半導体結晶層において、前記第２の量子ドットに接続する自己形成ナノホール内に形成されるナノホール電極と
を有する。
【００１７】
このような量子半導体装置では、ナノホール電極に接続する第２の量子ドットを介して、第１の量子ドットへのキャリアの出し入れを個別に制御することができる。
【００１８】
本発明の第２の側面では、量子半導体装置の製造方法を提供する。この方法は、
（ａ）半導体基板上に、第１の量子ドットと、前記第１の量子ドットを埋め込む第１の半導体結晶層を形成するステップと、
（ｂ）第１の半導体結晶層上に、コンタクト用の第２の量子ドットと、第２の量子ドットを埋め込む第２の半導体結晶層を形成するステップと、
（ｃ）第２の半導体結晶層を所定の条件でアニールして、前記第２の量子ドットの直上にのみナノホールを自己形成するステップと、
（ｄ）前記ナノホールを導電体で埋め込むステップと
を含む。
【００１９】
この方法によれば、フォトリソグラフィやエッチング技術を用いずに、微細なナノホールを第２の量子ドット上に簡単かつ正確に形成することができる。
【００２０】
本発明の第３の側面では、量子ドット鎖の配線構造を有する量子半導体装置を提供する。この量子半導体装置は、
（ａ）半導体基板と、
（ｂ）半導体基板上で所定の方向に延びる直線状の量子ドット鎖と、
（ｃ）量子ドット鎖を埋め込む半導体結晶層と、
（ｄ）前記半導体結晶層において、前記量子ドット鎖を形成する量子ドットのうちの、所定の量子ドットに接続するナノホール内に形成されるナノホール電極と、
を有する。
【００２１】
この量子半導体装置は、トンネル電流を利用したナノメータオーダの微細な配線構造を実現する。
【００２２】
本発明の第４の側面では、量子ドット鎖の配線構造を有する量子半導体装置の製造方法を提供する。この製造方法は、
（ａ）半導体基板上に、所定の方向に延びる量子ドット鎖を形成するステップと、
（ｂ）前記量子ドット鎖を埋め込む半導体結晶層を形成するステップと、
（ｃ）前記半導体結晶層を所定の条件下でアニールして、量子ドット鎖の直上にナノホール列を自己形成するステップと、
（ｄ）前記ナノホール列のうち所定のナノホールのみを残すように、前記半導体結晶層上に第２の半導体結晶層を選択成長するステップと、
（ｅ）前記所定のナノホールを導電体で埋め込むステップと
を含む。
【００２３】
この方法によれば、フォトリソグラフィやエッチングを必要とせずに、量子ドット鎖を利用した微細な配線と、自己形成ナノホールを利用したコンタクト電極とを容易に形成することができる。
【発明の効果】
【００２４】
量子半導体デバイスにおいて、個別の量子ドットに対する局所的なキャリアの出し入れが可能になる。
【００２５】
トンネル電流を利用した微細な配線構造が可能になる。
【発明を実施するための最良の形態】
【００２６】
以下で、添付図面を参照して、本発明の良好な実施形態を説明する。
【００２７】
図１（ａ）は、本発明の一実施形態に係る量子半導体装置（半導体量子ドットデバイス）の主要部を示す概略構成図、図１（ｂ）は、図１（ａ）に示す二重積層ＩｎＡｓ量子ドットと、ＩｎＡｓ量子ドット上に形成されるナノホールのＨＡＡＤＦ−ＳＴＥＭ画像である。
【００２８】
図１の例では、半導体量子ドットデバイス１０は、ＧａＡｓ基板１１上に、ＧａＡｓバッファ層１２を介して、第１のＩｎＡｓ量子ドット１３、ＧａＡｓスペーサ層１４、第２のＩｎＡｓ量子ドット１５、ＧａＡｓキャップ層１６を有する。ＧａＡｓキャップ層１６には、第２のＩｎＡｓ量子ドット１５に接続するナノホール１７が自己形成されている。ナノホール１７には金属等の導電体が充填されて、ナノホール電極１８を構成している。
【００２９】
ナノホール１７は、ＧａＡｓキャップ層１６の表面領域において、第２のＩｎＡｓ量子ドット１５の真上にのみ自己形成されるナノメータオーダの細孔である。
【００３０】
ナノホール電極１８と、これに接続する第２のＩｎＡｓ量子ドット１５とで、ナノコンタクト電極を構成する。すなわち、上層のＩｎＡｓ量子ドット１５をコンタクトとして使用し、この第２のＩｎＡｓ量子ドット１５を介して、下層のＩｎＡｓ量子ドット１３に対するキャリアの出し入れを個別に制御する。
【００３１】
図１の半導体量子ドットデバイス１０を作製するには、たとえばＧａＡｓ（００１）基板１１上に、ＭＢＥ法によりＧａＡｓバッファ層１２を形成し、ＧａＡｓバッファ層１２上に、基板温度５００℃、Ａｓ圧３×１０-7Ｔｏｒｒ、成長速度０．０３５ＭＬ／ｓで、第１のＩｎＡｓ量子ドット１３を形成する。ＩｎＡｓ薄膜が１〜２分子層程度成長したところで、ＧａＡｓ層１２とＩｎＡｓ薄膜との格子定数の違いにより、ＧａＡｓバッファ層１２上にＳ−Ｋモード成長による島状のＩｎＡｓ量子ドット１３が出現する。
【００３２】
ＩｎＡｓ量子ドット１３上に、基板温度４５０℃でＧａＡｓスペーサ層１４を１５ｎｍ成長して、第１のＩｎＡｓ量子ドット１３を埋め込む。ＧａＡｓスペーサ層１４上に、再度ＩｎＡｓの薄膜を成長して、第２のＩｎＡｓドット１５を形成する。第２のＩｎＡｓ量子ドット１５は、たとえば基板温度５００℃、Ａｓ圧６×１０-7Ｔｏｒｒで形成する。このとき、下層のＧａＡｓスペーサ層１４では、第１のＩｎＡｓ量子ドット１３の上部に強い歪が誘発されているため、第２のＩｎＡｓ量子ドット１５は、第１のＩｎＡｓ量子ドット１３に対して、垂直方向に整列して形成される。この第２のＩｎＡｓ量子ドット１５は、デバイス完成後、第１の量子ドット１３に対するコンタクトあるいはアクセス電極として機能することになる。
【００３３】
第２のＩｎＡｓ量子ドット１５上に、ＭＢＥ法によりＧａＡＳキャップ層１６を４５０℃、０．１４ｎｍ／ｓで、８ｎｍ成長する。その後、基板温度を５５０℃に上昇させて、５分間、Ａｓ雰囲気中でアニールする。これにより、ＩｎＡｓ量子ドット１５の直上のＧａＡｓキャップ層１６の表面のみに、直径約２５ｎｍ、深さ約３ｎｍのナノホール１７が自己形成される。これは、第２のＩｎＡｓ量子ドット１５の上部のＧａＡｓキャップ層１６が引っ張り応力を受け、歪エネルギが蓄積されたＧａＡｓ部分が、アニール処理によって離脱するためと考えられる。
【００３４】
図１の例では、ナノホール１７は、第２のＩｎＡｓ量子ドット１５の頂部に接する深さ、サイズに形成されている。この様子は、図１（ｂ）のＨＡＡＤＦ−ＳＴＥＭ画像に示されるとおりである。
【００３５】
最後に、ナノホール１７の内部に金属等の導電体を埋め込んで、ナノホール電極１８を形成する。
【００３６】
ナノホール１７のサイズは、アニール時間、アニール温度、ＧａＡｓキャップ層１６の膜厚に依存し、これらを制御することによって、直径２０〜３０ｎｍの均一なナノホールを自己形成することができる。
【００３７】
しかし、ナノホール１７の底面と、直下のＩｎＡｓ量子ドット１５の頂点との間の距離を制御することは困難である。このため、直下のＩｎＡｓ量子ドット１５を、キャリア注入対象の素子として直接用いることはできない。
【００３８】
他方、ナノホール１７は、ＧａＡｓ層に埋め込まれたＩｎＡｓ量子ドット１５の頂点と接触した後、しばらくはその深さが飽和し、安定する。したがって、直下のＩｎＡｓ量子ドット１５に接続するコンタクトホールとしての利用が考えられる。この場合、ナノホール１７とＩｎＡｓ量子ドット１５で、下層のＩｎＡｓ量子ドット１３に対するコンタクト電極構造を実現することができる。
【００３９】
すなわち、下層の第１のＩｎＡｓ量子ドット１３を制御対象素子とし、上層の第２のＩｎＡｓ量子ドット１５を、第１のＩｎＡｓ量子ドット１３へのコンタクトあるいはアクセス電極として用いる。ＩｎＡｓが金属的な性質を示すことは確認されている。ナノホール電極１８に電圧を印加すると、第２のＩｎＡｓ量子ドット１５から第１のＩｎＡｓ量子ドット１３へトンネル電流が流れ、ＩｎＡｓ量子ドット１３に対する局所的、個別的なキャリアの注入が可能になる。
【００４０】
図１に示す構成を作製する際には、リソグラフィやエッチング技術を必要とせず、量子ドット上に正確にナノホールを自己形成できる。また、最上層にある量子ドットをコンタクトあるいはアクセス電極として用いるので、ナノホールの深さ制御を厳密に行わなくても、下層の量子ドットに対するキャリアの出し入れを、個別的かつ容易に制御することができる。
【００４１】
図２は、ＧａＡｓキャップ層１６を１０ｎｍの膜厚に成長し、Ａｓ雰囲気、５００℃でアニールしたときのＩｎＡｓ量子ドットのＰＬスペクトルを示すグラフである。スペクトル（ｂ）は、ＧａＡｓ層を４分間アニールしたときのＩｎＡｓ量子ドットのスペクトル、スペクトル（ｃ）は同じ条件で５分間アニールしたときのものである。
【００４２】
比較として、同じ膜厚でＧａＡｓ埋め込みキャップ層をアニールせずに得られるＩｎＡｓ量子ドットのスペクトル（ａ）もグラフ上に示す。アニールにより、ＰＬスペクトルが長波長側にシフトすることがわかる。これは、ナノホールの形成にともなう歪緩和によるものと考えられる。
【００４３】
このように、ナノホール形成のためのアニール時間を制御することによって、発光波長の調整も可能になる。
【００４４】
図１の例では、説明の便宜上、２層の量子ドット１３，１５のみを示しているが、３層以上に積層した量子ドットを用いてもよい。この場合も、最上層の量子ドットの直上にナノホール電極を設け、最上層の量子ドットを下層の量子ドットへのコンタクトあるいはアクセス電極として用いる。
【００４５】
また、ＧａＡｓバッファ層やＩｎＡｓ層の成長は、ＭＢＥ法に限定されず、ＭＯＶＰＥ法を用いてもよい。量子ドットを埋め込むスペーサ層１４やキャップ層１６はＧａＡｓ層に限定されず、ＩｎＧａＡｓ層などを用いてもよい。
【００４６】
さらに、ＧａＡｓキャップ層の膜厚は８〜１５ｎｍの範囲で適切に選択できる。アニール温度は４５０〜５５０℃の範囲で、アニール時間は３〜１０分の範囲で、適切に設定可能である。このような条件を制御することで、直径２０〜３０ｎｍ、深さ２〜４ｎｍの
均一なナノホール電極を形成することができる。
【００４７】
図３は、図１の構成を適用した構成例１として、シングルＱＤ発光ダイオードまたはシングルＱＤフォトダイオードを有する量子半導体装置２０Ａを示す。量子半導体装置２０Ａは、ｎ＋型（またはｐ＋型）ＧａＡｓ基板２１上に、ｎ＋型（またはｐ＋型）ＧａＡｓバッファ層２２を介して、ワイドバンドギャップのｎ型（またはｐ型）のＡｌＧａＡｓクラッド層２３が設けられている。
【００４８】
シングルＱＤ量子半導体装置２０Ａは、ＡｌＧａＡｓクラッド層２３上に、個別のメサ構造を有する。各メサ部は、図１と同様に、ＧａＡｓバッファ層２４と、ＧａＡｓバッファ層２４上に形成された制御対象としての第１のＩｎＡｓ量子ドット２５と、第１のＩｎＡｓ量子ドット２５を埋め込むＧａＡｓスペーサ層２６と、ＧａＡｓスペーサ層２６上に形成されたコンタクト用の第２のＩｎＡｓ量子ドット２７と、ＧａＡｓキャップ層２８を有する。ＧａＡｓキャップ層２８にはナノホール２９が形成されており、ナノホール２９を導電体で埋め込んだナノホール電極３０を有する。
【００４９】
所望の電極３０に電圧を印加することにより、ターゲットとする第１のＩｎＡｓ量子ドット２５にだけ個別的にキャリアが注入される。この結果、ホールと電子の再結合による発光が個別に誘発される。
【００５０】
図４は、図３のシングルＱＤ量子半導体装置２０Ａのメサ部分の製造工程を示す図である。まず、図４（ａ）に示すように、ＧａＡｓバッファ層２４上に、第１のＩｎＡｓ量子ドット２５を比較的低密度で形成する。具体的には、５００℃でＩｎＡｓを１．７分子層成長し、Ａｓ雰囲気中で１０分間のアニール処理を行い、低密度のＩｎＡｓ量子ドットを形成する。低密度で形成された第１のＩｎＡｓ量子ドット２５をＧａＡｓスペーサ層２６で埋め込む。
【００５１】
次に、図４（ｂ）に示すように、ＧｓＡｓスペーサ層２６上に、コンタクト用の第２のＩｎＡｓ量子ドット２７を形成し、これを埋め込むＧａＡｓキャップ層２８を１０ｎｍ成長する。
【００５２】
次に、図４（ｃ）に示すように、ＧａＡｓキャップ層２８をＡｓ雰囲気中で、５００℃でアニール処理し、コンタクト用のＩｎＡｓ量子ドット２７の直上のみのＧａＡｓキャップ層２８表面に、ナノホール２９を形成する。上述した条件では、ほとんどすべてのＩｎＡｓ量子ドット２７上にナノホールを形成することができる。
【００５３】
次に、図４（ｄ）に示すように、全面に１００ｎｍ程度の膜厚でメタル蒸着し、ナノホール２９を埋め込む。
【００５４】
最後に、図４（ｅ）に示すように、リソグラフィとエッチングにより、量子ドットごとにメサ部分を分離して、個別のナノホール電極３０を有するメサ部を形成し、シングルＱＤ量子半導体装置２０Ａを完成する。
【００５５】
図５は、図１の構成を適用した量子半導体装置の構成例２として、ＱＤアレイ型発光ダイオードを含む量子半導体装置２０Ｂを示す。個別のメサ部への分離を行わないことと、ＩｎＡｓ量子ドットの形成密度を異ならせることを除いて、基本構成は、図４に示した量子半導体装置２０Ａとほぼ同様である。
【００５６】
図５の例では、第１のＩｎＡｓ量子ドット２５は、比較的高密度で形成される。このときの成長条件は、たとえば、成長温度５００℃、成長速度０．１ＭＬ／ｓ、ＩｎＡｓ成長量は２．６ＭＬである。その後、ＧａＡｓスペーサ層２６、コンタクト用の第２のＩｎＡｓ量子ドット２７、ＧａＡｓキャップ層２８を順次形成する。ＧａＡｓキャップ層２８を５００℃でアニール処理し、第２のＩｎＡｓ量子ドット２７の直上にのみ、ナノホール２９を形成する。最後に、全面に１００ｎｍ程度の膜厚でメタル蒸着し、ナノホール２９を埋め込んで、電極３０を形成する。
【００５７】
図５の構成でも、リソグラフィやエッチングを用いずに、ナノホール電極と最上層の量子ドットを組み合わせて、微細なコンタクト構造を実現することができる。
【００５８】
なお、図示はしないが、ナノホール電極３０をストライプ状、格子状など、所定の形状にパターニングすることで、特定の列、あるいは特定のブロックのＩｎＡｓ量子ドットにのみ電圧を印加することが可能になる。
【００５９】
次に、図６〜９を参照して、本発明の第２実施形態に係る量子半導体装置について説明する。第２実施形態では、量子ドットの直上に自己形成されるナノホールと、量子ドットの一次元配列とを組み合わせて、量子ドットチェーン配線を有する量子半導体装置を提供する。
【００６０】
Ｓ−Ｋモード成長によるＩｎＡｓ量子ドットの形成は、下地結晶層の格子歪に強く依存する。そこで、第２実施形態では、下地に歪バッファ層を導入することによって、ＩｎＡｓ量子ドット鎖の配列を制御し、これをナノホール電極に接続することによって量子ドットチェーン配線を実現する。
【００６１】
図６は、ミスフィット転位を周期的に発生させたＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ歪バッファ層上に形成されるＩｎＡｓ量子ドット鎖のＳＥＭ［１１０］画像（素子上面からの撮像）である。直径３０ｎｍ程度のＩｎＡｓ量子ドットが連続して直線状に配列する様子がわかる。
【００６２】
量子ドット鎖（一次元配列）は、図７に示すように、段差、微傾斜、歪分布などを利用して形成することもできる。図７（ａ）の例では、段差基板の段差面のエッジに沿って量子ドットが一列に整列する。図７（ｂ）では、わずかに傾斜した基板の微傾斜面に量子ドットの一次元配列が生じる。図７（ｃ）では、欠陥が走った箇所から生じる格子緩和領域において、線欠陥（転位）に沿って量子ドットが並ぶ。量子ドット鎖はミスフィット転位を利用する方法であれば、任意の手法で形成することができる。
【００６３】
図８は、量子ドットの一次元配列とナノホールを利用した量子半導体装置４０の概略構成図である。量子半導体装置４０は、ＧａＡｓ基板４９と、ＧａＡｓ基板４９上のＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ歪バッファ層４１と、歪バッファ層４１上に形成されるＩｎＡｓ量子ドット４３の量子ドット鎖（一次元配列）４５と、量子ドット鎖４５の特定の量子ドット４３に接続するナノホール４４と、ナノホール４４を埋め込む導電体で形成されるナノホール電極４８とを備える。
【００６４】
図８の例では、歪バッファ層４１の構成は、ＧａＡｓ（７０ｎｍ）／Ｉｎ0.23Ｇａ0.77Ａｓ（６００ｎｍ）／ＧａＡｓとする。ナノホール電極４３に電圧を印加すると、量子ドット鎖４５を構成するＩｎＡｓ量子ドット４３を順次通ってトンネル電流が流れ、横方向への電流路が形成される。すなわち、微細な量子ドットチェーン配線が実現される。
【００６５】
また、図１の構成で、ＩｎＡｓ量子ドットを垂直方向に多数積層することによって、垂直方向への微細配線を実現することもできる。
【００６６】
図９は、図８の量子ドットチェーン配線の製造工程を示す図である。
【００６７】
まず、図９（ａ）に示すように、ＧａＡｓ基板４９上に、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ歪バッファ層４１を形成し、歪バッファ層４１上に、ＩｎＡｓ量子ドット４３の一次元配列（量子ドット鎖）４５を形成する。ＩｎＡｓ量子ドット鎖の成長条件は、たとえば、成長温度５００℃、成長速度０．０３５ＭＬ／ｓ、ＩｎＡｓ成長量を２．６ＭＬとする。ＩｎＡｓ量子ドット４３上にＧａＡｓ層を１０ｎｍ成長して５００℃でアニールし、ＩｎＡｓ量子ドット４３の各々につながるナノホール４４を自己形成する。ＩｎＡｓ量子ドット鎖に整列するナノホール列が形成されたＧａＡｓ層を、便宜上、ＧａＡｓナノホール層４２と称する。
【００６８】
次に、図９（ｂ）に示すように、ＧａＡｓナノホール層４２の所定の箇所をマスク４６で被覆して、ＧａＡｓ層４７を選択成長する。これにより、所定のＩｎＡｓ量子ドット４３につながるナノホール４４だけを残して、その他のナノホール４４をＧａＡｓ層により埋め込む。
【００６９】
次に、図９（ｃ）に示すように、マスク４６を除去し、電極形成領域以外の領域をマスク５１で被覆する。電極形成領域にメタル蒸着し、所定のナノホール４４を金属で埋め込んだナノホール電極４８を形成する。マスク５１を除去し、図示はしないが、必要に応じて、多層配線等を形成して、量子半導体装置を完成する。
【００７０】
第２実施形態の構成によれば、量子ドット鎖を流れるトンネル電流を利用したナノメータオーダの微細配線構造が実現される。
【００７１】
以上、良好な実施形態に基づいて本発明を説明してきたが、量子ドットと、ナノホールの自己形成を組み合わせて量子半導体装置を実現するという技術思想の範囲内において、様々なバリエーションが可能であり、それらのバリエーションも本発明の範囲内に含まれるものである。
【００７２】
たとえば、第２実施形態の量子ドット鎖は、下地に歪バッファ層を用いるかわりに、図７に示す微傾斜基板などを用いてもよい。
【００７３】
上記実施形態では、量子ドット発光ダイオードや量子ドットフォトダイオードへの適用を例にとって説明したが、単電子デバイスやメモリへの適用も可能である。また、量子コンピューティングや量子暗号への適用も期待できる。
【図面の簡単な説明】
【００７４】
【図１】図１（ａ）は本発明の一実施形態に係る半導体量子ドットデバイスの主要部を示す概略構成図、図１（ｂ）は、図１（ａ）で用いられる二重積層のＩｎＡｓ量子ドット上に形成されるナノホールのＨＡＡＤＦ−ＳＴＥＭ画像である。
【図２】ナノホール形成時のＧａＡｓキャップ層のアニール時間に応じたＩｎＡｓ量子ドットのＰＬスペクトルを示すグラフである。
【図３】図１の構成を適用したシングルＱＤ量子半導体装置の概略構成を示す断面図である。
【図４】図３のシングルＱＤ量子半導体装置のメサ部の製造工程を示す図である。
【図５】図１の構成を適用したＱＤアレイ型量子半導体装置の概略構成を示す断面図である。
【図６】本発明の第２実施形態に係る量子半導体装置に用いられる量子ドット鎖のＳＥＭ画像である。
【図７】量子ドット鎖の形成例を示す図である。
【図８】本発明の第２実施形態に係る量子半導体装置の主要部の概略構成図である。
【図９】図８に示す量子ドットチェーン配線の製造工程を示す図である。
【符号の説明】
【００７５】
１０、２０Ａ，２０Ｂ，４０  量子半導体装置（半導体量子ドットデバイス）
１１、２１、４９  ＧａＡｓ基板
１２、２４  ＧａＡｓバッファ層
１３、２５  第１のＩｎＡｓ量子ドット
１４、２６  ＧａＡｓスペーサ層
１５、２７  第２のＩｎＡｓ量子ドット
１６、２８  ＧａＡｓキャップ層
１７、２９、４４  ナノホール
１８、３０、４８  電極（ナノホール電極）
４１  ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ歪バッファ層
４３  ＩｎＡｓ量子ドット
４５  ＩｎＡｓ量子ドット鎖
【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１】
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【図６】
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