(57)【要約】【課題】  ソフトスタート完了後にすみやかにスイッチング素子のオン抵抗を下げることを目的とする。【解決手段】  直流電源Ｖｄｄからの電流をスイッチングするＰチャネル型ＭＯＳスイッチング素子１と、このスイッチング素子１をオンさせる制御信号ＶＧを与える制御信号供給手段と、この制御信号の電位を検出する検出回路３と、を備え、前記制御信号供給手段は検出手回路３の検出出力に応じて、スイッチ６を制御し、制御信号ＶＧの遷移速度を増大させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直流電源からの電流をスイッチングするＰチャネル型ＭＯＳスイッチング素子と、このスイッチング素子をオンさせる制御信号を与える制御信号供給手段と、この制御信号の電位を検出する検出手段と、を備え、前記制御信号供給手段は検出手段の検出出力に応じて、前記制御信号の遷移速度を増大させることを特徴とするスイッチング素子駆動回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーＭＯＳトランジスタ等のスイッチング素子を駆動する回路に用いられるスイッチング素子駆動回路装置及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
従来の高圧側パワーＭＯＳトランジスタは、負荷と電源との間に設けられ、正電圧電源に接続されたドレイン端子有するＮチャネル型（以下、単にＮ型と略記する。）ＭＯＳトランジスタによって形成されている。
【０００３】
そして、負荷の一端子は、トランジスタのソース端子に接続され、他の負荷端子は接地されている。
【０００４】
ところで、このような高圧側パワーＭＯＳトランジスタ（ハイサイドスイッチング手段）において、トランジスタをオフ状態からオン状態へ切り替えたとき、このトランジスタの出力電流に一時的に大電流が発生してしまう。そこで、ソフトスタート回路を設けて、瞬間的な大電流の発生を防止することが行われている。
【０００５】
例えば、特許文献１（特開平８−２７５３９２号公報）には、スイッチング手段（Ｎ型ＭＯＳ）を制御する信号のレベル変化を緩やかにするソフトスタート回路が開示されている。このソフトスタート回路は抵抗、コンデンサで構成されており、緩やかにさせる程度は抵抗、コンデンサの値で固定である。
【０００６】
また、特許文献２（特開平８−５１３４９号公報）には、過電流を制御する調整ループを低速、高速の２系統持ち、急速な過負荷が生じたときにすばやく高速調整ループが応答する技術が開示されている。
【特許文献１】特開平８−２７５３９２号公報
【特許文献２】特開平８−５１３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、オン抵抗が十分低いＰチャネル型（以下、単にＰ型と略記する。）ＭＯＳスイッチング素子において、Ｎ型ＭＯＳスイッチング素子に適したソフトスタート動作をさせた場合には、制御信号（ゲート電圧）のレベル変化が完了するまでに負荷回路への電源供給は安定状態に入る。このため、電源電圧が安定した後、すなわち、ソフトスタート完了後にも制御信号のレベル変化が完了しないため、レベル変化完了までオン抵抗が高くなるという問題が生じる。
【０００８】
また、スイッチング素子に接続された回路が容量性の負荷を駆動する場合などに、パルス状の電流がスイッチング素子を流れる。上記した特開平８−５１３４９号公報に記載の技術では、パルス状の負荷に対しても保護回路が働くことになる。このため、保護回路が働いて、ゲート電圧が低下して負荷電流が正常に戻った後は、低速ループでゲート電圧を上げていくことになる。この結果、パルス状の負荷が発生してからゲート電圧がもとに戻るまでの時間、オン抵抗が高くなるという問題がある。
【０００９】
この発明は、上述した従来の問題点に鑑みなされたものにして、ソフトスタート完了後にすみやかにスイッチング素子のオン抵抗を下げることを目的とする。
【００１０】
さらに、この発明では、パルス状の負荷に対して動作せず、連続した過負荷に対して保護回路を動作させ、このような問題を回避することを目的とする。
【課題を解決するための手段】
【００１１】
この発明は、直流電源からの電流をスイッチングするＰチャネル型ＭＯＳスイッチング素子と、このスイッチング素子をオンさせる制御信号を与える制御信号供給手段と、この制御信号の電位を検出する検出手段と、を備え、前記制御信号供給手段は検出手段の検出出力に応じて、前記制御信号の遷移速度を増大させることを特徴とする。
【００１２】
上記した構成によれば、スイッチング素子がオンする途中でその制御信号の遷移時間を増すことができ、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
【００１３】
前記制御信号供給手段は、スイッチング素子のオン時に前記制御信号のレベル変化を検出し、ゲインを増大させるように構成すると良い。
【００１４】
上記した構成によれば、アンプ構成のスイッチング素子駆動回路において、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
【００１５】
また、前記制御信号供給手段は、定電流動作のためのフィードバックループを備えるように構成することができる。
【００１６】
上記した構成によれば、定電流回路の一部をなすスイッチング素子駆動回路において、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
【００１７】
さらに、この発明は、前記制御信号供給手段は、スイッチング素子が完全にオン状態でその状態を維持する手段を備えるように構成するとよい。
【００１８】
上記した構成によれば、スイッチング素子が完全にオンした後の過電流に対して一定期間反応を遅らせることができるので、パルス状の過電流に反応してオン抵抗が高くなることがない。
【００１９】
また、この発明の電子機器は、直流電源と、直流電源からの電流をスイッチングするＰチャネル型ＭＯＳスイッチング素子と、前記スイッチング素子を介して上記電源が供給される負荷回路と、前記スイッチング素子をオンさせる制御信号を与える制御信号供給手段と、この制御信号の電位を検出する検出手段と、、前記制御信号供給手段は検出手段の検出出力に応じて、前記制御信号の遷移速度を増大させることを特徴とする。
【００２０】
上記した電子機器によれば、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
【発明の効果】
【００２１】
以上説明したように、この発明のスイッチング素子の駆動回路装置によれば、スイッチング素子がオンする途中でその制御信号の遷移時間を増すことができるので、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施形態につき図面を参照して説明する。
【００２３】
図１は、この発明の第１の実施形態にかかるブロック回路図である。図１に従いこの発明の第１の実施形態につき説明する。
【００２４】
高圧側のスイッチング素子（ＱＤ）１は、負荷回路２と電源との間に設けられ、電源電圧（Ｖｄｄ）に接続されたドレイン端子を有するＰチャネル（ｃｈ）型ＭＯＳトランジスタ１によって形成されている。
【００２５】
そして、負荷回路２の一端子は、Ｐ型ＭＯＳトランジスタ１のソース端子に接続され、負荷回路２の他の端子２は接地されている。
【００２６】
Ｐ型ＭＯＳトランジスタ１のゲートには、Ｐ型ＭＯＳトランジスタＱ１０とＮ型ＭＯＳトランジスタＱ１１との接続ノードから制御信号（ＶＧ）が与えられる。
【００２７】
上記したＰ型ＭＯＳトランジスタＱ１０の一方は電源電圧（Ｖｄｄ）が与えられ、Ｎ型トランジスタＱ１１の一端は定電流源４を介して接地されている。
【００２８】
また、Ｐ型ＭＯＳトランジスタＱ１０とＮ型ＭＯＳトランジスタＱ１１との接続ノードはＮ型ＭＯＳトランジスタＱ１２とスイッチ６、定電流源５を介して接地されている。このスイッチ６は、制御信号（ＶＧ）を検出する検出回路３により制御される。
【００２９】
Ｐ型ＭＯＳトランジスタＱ１０とＮ型ＭＯＳトランジスタＱ１１及びＮ型ＭＯＳトランジスタＱ１２のゲートにはスイッチング素子（ＱＤ）１を駆動するためのイネーブル信号（ＥＮ）が与えられる。
【００３０】
上記した検出回路３の閾値をＶ１とする。検出回路３の入力電圧（ＶＧ）対出力電圧（ＶＡ）特性を図４に示す。また、検出回路３の一例を図２及び図３に示す。図２に示す検出回路３は、インバータで構成され、このインバータを構成するトランジスタの閾値をＶ１としている。また、図３に示す検出回路３は、抵抗で分圧してコンパレータ３１の一方にＶ１を入力し、他方にＶＧを与え、出力ＶＡを得ている。図２、図３に示すような検出回路３を用いることで、図４に示す入力電圧（ＶＧ）対出力電圧（ＶＡ）を得る。
【００３１】
また、スイッチ６の一例を図５、図６に示す。このスイッチ６の動作は検出回路３からの出力ＶＡが”Ｌ”でオフ、”Ｈ”でオンである。
【００３２】
次に、第１の実施形態の動作につき説明する。イネーブル信号ＥＮが”Ｌ”から”Ｈ”になると、制御信号ＶＧの電位は定電流源４の電流Ｉ１により、Ｖｄｄから徐々に低下する。
【００３３】
スイッチング素子（ＱＤ）１はオン抵抗を下げるため、ゲート幅が大きく、そのためゲート容量も大きくしている。最初、検出回路３の出力ＶＡは”Ｌ”であるから、スイッチ６はオフで定電流源５の電流Ｉ２は流れない。
【００３４】
そして、制御信号ＶＧ、すなわち、スイッチング素子（ＱＤ）１のゲート電位が検出回路３の閾値Ｖ１を下回ったときに、検出回路３３の出力ＶＡが”Ｈ”レベルになり、スイッチ６がオンし、Ｉ２が流れ始める。この結果、制御信号ＶＧの立ち下げが、Ｉ１からＩ１＋Ｉ２で行われるようになる。すなわち、制御信号ＶＧが検出回路３の閾値（Ｖ１）を下回る時間をソフトスタート完了時間に設定することで、ソフトスタート完了から完全にオンするまでの時間を短縮することができる。
【００３５】
次に、この発明の第２の実施形態につき図７に従い説明する。図７は、この発明の第２の実施形態にかかるブロック回路図である。
【００３６】
この第２の実施形態は、制御信号（ゲート電位）ＶＧを与えるのにアンプ７を用いて、制御信号のレベル変化を検出してゲインを増大させたものである。このアンプ７自体は既知の回路構成である。アンプ７のＶｒｅｆは１Ｖないし２Ｖの定電圧で、イネーブル信号ＥＮ＜Ｖｒｅｆのときに、ＶＧ＝”Ｈ”、ＥＮ＞ＶｒｅｆのときにＶＧ＝”Ｌ”となるように構成されている。
【００３７】
検出回路３からの出力がＰ型ＭＯＳトランジスタＱ２１に与えられる。電源電圧Ｖｄｄと定電流源４との間には、Ｐ型ＭＯＳトランジスタＱ２０が設けられ、このゲートがアンプ７に接続されている。定電流源４の他方は接地されている。また、Ｐ型ＭＯＳトランジスタＱ２０の一端とＮ型トランジスタＱ２１とが接続され、Ｎ型トランジスタＱ２１の他端は定電流源５を介して接地されている。
【００３８】
この第２の実施形態の動作においては、イネーブル信号ＥＮの変化から制御信号ＶＧが変化するまでの時間は、アンプ７のトランジスタＱ２２、Ｑ２３の電流が大きいほど小さい。制御信号ＶＧが閾値電圧Ｖ１を下回ったときに、トランジスタＱ２１がオンし、トランジスタＱ２０を流れる電流が、Ｉ１からＩ１＋Ｉ２になる。トランジスタＱ２２，Ｑ２３はトランジスタＱ２０のカレントミラー構成であるから、トランジスタＱ２０の電流増、すなわち、トランジスタＱ２２，Ｑ２３の電流増となる。したがって図１と同様に、制御信号ＶＧが検出回路３の閾値（Ｖ１）を下回る時間をソフトスタート完了時間に設定することで、ソフトスタート完了から完全にオンするまでの時間を短縮することができる。
【００３９】
次に、この発明の第３の実施形態につき図８に従い説明する。図８は、この発明の第３の実施形態にかかるブロック回路図である。この第３の実施形態は、定電流動作のためのフィードバックループを持つものである。
【００４０】
この第３の実施形態は、電源電圧Ｖｄｄを過電流検出用抵抗（Ｒｓ）９で分圧した電位をコンパレータ８の一方に与え、コンコンパレータ８の他方には参照電位ＶＲが与えられている。そして、スイッチング素子（ＱＤ）１のドレイン端子は抵抗９に接続されている。コンパレータ８からの出力ＶＢは、インバータ（ＩＮＶ１）１０、インバータ（ＩＮＶ２）１１のそれぞれのトランジスタＱ３１，Ｑ３２に与えられている。スイッチ６の出力はトランジスタＱ３２と定電流源４との接続点に与えられ、トランジスタＱ３１と定電流源５との接続点から制御信号ＶＧがスイッチング素子（ＱＤ）１に与えられる。
【００４１】
次に、この第３の実施形態の動作につき説明する。イネーブル時に負荷電流ＩＬが設定値より少ない場合には、ＶＳ＞ＶＲ、ＶＢ＝Ｖｄｄとなり、トランジスタＱ３１，Ｑ３２はオフである。ここで、設定値とはＲＳ×ＩＬ＝ＶＲとなるＩＬのことである。
【００４２】
イネーブル信号は図示せず。この場合、ＶＧはＶＧ＞Ｖ１の状態では、定電流源Ｉ１により，ＶＧ＜Ｖ１ではＩ１＋Ｉ２により低下する。この動作は図１の場合と同様である。
【００４３】
次に、イネーブル時に設定値以上のＩＬを流せる負荷回路２が接続されている場合を考える。負荷電流ＩＬによりＶＳが低下し、ＶＲに近づく。するとＶＢが低下し、ＶＢ＜Ｖｄｄ−Ｖｔｐとなると、定電流Ｉ３，Ｉ４が発生するため、制御信号ＶＧの立ち下がりは押えられる。なお、Ｖｔｐはスイッチング素子（Ｐ型ＭＯＳトランジスタ）１の閾値である。
【００４４】
すなわち、フィードバックループが作用し、負荷電流ＩＬが一定に保たれる。このときＩＬが小さい場合は０≦ＶＧ≦Ｖ１、大きい場合は、Ｖ１＜ＶＧ＜Ｖｄｄ−Ｖｔｐ  の範囲をとりうる。図８の例では、インバータ（ＩＮＶ１）１０，（ＩＮＶ２）１２がフィードバックループ内のアンプを構成している。
【００４５】
そして、０≦ＶＧ≦Ｖ１では高速ループとなり、Ｖ１＜ＶＧ＜Ｖｄｄ−Ｖｔｐでは低速ループとなる。負荷電流ＩＬが設定値内のときに所望のソフトスタート動作が得られ、負荷電流ＩＬが設定値を超えるときに、フィードバック回路が機能して定電流（＝ＶＲ／ＲＳ）動作をする。
【００４６】
このように、定電流回路においても通常の負荷（＝設定値内の負荷）に対して所望のソフトスタート動作をさせることができる。
【００４７】
次に、この発明の第４の実施形態につき図９に従い説明する。図９は、この発明の第４の実施形態にかかるブロック回路図である。この第４の実施形態は、図８の回路に第２検出回路３ｂとトランジスタＱ４３が付加されている。
【００４８】
第２検出回路３ｂの例を図１０に示す。図１１に第２検出回路３ｂの特性を示す。
【００４９】
図１１の閾値電圧Ｖ１は図４の閾値電圧Ｖ１と同じ値である。また、第２検出回路３ｂはＶ２＜ＶＧ＜Ｖ１の入力制御信号ＶＧに対して、出力ＶＣ＝”Ｌ”となる。
【００５０】
イネーブル時に負荷電流ＩＬが設定値より小さい場合には、ＶＢ＝ＶｄｄとなるためＶＧは図８の場合と同様に低下する。このときトランジスタＱ４３の振る舞いはトランジスタＱ４２がオフなので関係ない。
【００５１】
イネーブル時に設定値以上の負荷電流ＩＬを流せる負荷回路２が接続されている場合はフィードバックループが作用し、負荷電流ＩＬが一定に保たれる動作となり、図８と同様である。負荷電流ＩＬにより、制御信号ＶＧのとる範囲が０≦ＶＧ＜Ｖ２、Ｖ２≦ＶＧ≦Ｖ１、１＜ＶＧ＜Ｖｄｄ−Ｖｔｐ  のいずれかとなる。
【００５２】
そして、ソフトスタート完了後に、負荷電流ＩＬが設定値以内の状態であれば、ＶＧ＝０Ｖとなる。そこで、ＩＬ＞設定値となる過電流が生じた場合を考える。ＶＢが低下し、ＶＢ＜Ｖｄｄ−ＶｔｐとなるとＩ３が流れ、ＶＧは上昇を始める。このとき、ＶＧ＜Ｖ２なので、トランジスタＱ４３がオフで、Ｉ１＋Ｉ２に対して、Ｉ３で制御信号ＶＧを上昇させることになる。制御信号ＶＧを上昇させるためには、よりＶＢが低下せねばならず、すなわち、より負荷電流ＩＬが増加せねばならない。Ｉ１＜Ｉ２に設定しているため、トランジスタＱ４３がオフの状態でＶＧを上昇させるには時間がかかる。ＶＧ＜Ｖ２ではＶＧの上昇は遅く、ＶＧ＞Ｖ２では上昇は速い。Ｖ２を適切に設定することで、過電流に対して一定時間オン抵抗の増加を抑える回路にすることができる。
【００５３】
また、図８、図９の過電流検出抵抗ＲＳ，スイッチング素子ＱＤの代わりに、図１２の抵抗ＲＳ、トランジスタＱ７０、Ｑ７１で示す構成の回路を用いてもよい。
【００５４】
この構成はトランジスタＱ７０のトランジスタ幅をトランジスタＱ７１より大きくしておき、抵抗ＲＳでの電力損失を減少させるものである。ただし、負荷電流ＩＬの設定値は、トランジスタＱ７０とＱ７１の比を考慮してＲＳ、ＶＲを設定することで決められる。
【図面の簡単な説明】
【００５５】
【図１】この発明の第１の実施形態にかかるブロック回路図である。
【図２】この発明に用いられる検出回路の一例を示すブロック回路図である。
【図３】この発明に用いられる検出回路の一例を示すブロック回路図である。
【図４】この発明に用いられる検出回路の入力電圧（ＶＧ）対出力電圧（ＶＡ）特性を示す図である。
【図５】この発明に用いられるスイッチの一例を示すブロック回路図である。
【図６】この発明に用いられるスイッチの一例を示すブロック回路図である。
【図７】この発明の第２の実施形態にかかるブロック回路図である。
【図８】この発明の第３の実施形態にかかるブロック回路図である。
【図９】この発明の第４の実施形態にかかるブロック回路図である。
【図１０】この発明に用いられる第２検出回路３ｂの一例を示すブロック図である。
【図１１】第２検出回路３ｂの特性を示す図である。
【図１２】図８，図９の変形例を示すブロック回路図である。
【符号の説明】
【００５６】
１  スイッチング素子（ＱＤ）
２  負荷回路
３  検出回路
４  定電流源
５  定電流源
６  スイッチ
ＶＧ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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