(57)【要約】【課題】  半導体集積回路内において、小さい面積で異常電圧のバイパス性能に優れた保護回路を有する半導体装置及びその製造方法を提供する。【解決手段】  導電層パターン１１は、例えば、異常電圧の印加によりゲート絶縁破壊が懸念されるＭＯＳ型素子Ｑ１のゲート電極に接続される。また、導電層パターン１１は、外部接続端子１２に接続関係を有する。導電層パターン１１は、製造工程中に利用されるプラズマ処理に起因するチャージアップやＥＳＤ（静電放電）によって異常電圧が伝達される。そこで、導電層パターン１１は、異常電圧のみを通電させるギャップＧ１を配備した。ギャップＧ１は、ＭＯＳ型素子Ｑ１へ伝達されようとする異常電圧のみを半導体基板は基準電位（接地電位）にバイパスさせるため、所定の離間距離をもって互いに対向する尖端部１１Ａ１，１１Ａ２を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＯＳ型素子と、
前記ＭＯＳ型素子へ伝達されようとする異常電圧のみをバイパスさせる尖端を対向させたギャップを有する導電層パターンと、
を含む半導体装置。
【請求項２】
前記導電層パターンは、前記ギャップから一方側で少なくとも前記ＭＯＳ型素子のゲート電極と接続関係を有し、前記ギャップから他方側で少なくとも前記半導体基板と接続関係を有する請求項１記載の半導体装置。
【請求項３】
前記半導体基板の上方に設けられた外部接続端子を含み、
前記導電層パターンは、前記ギャップから一方側で少なくとも前記ＭＯＳ型素子のゲート電極及び前記外部接続端子と接続関係を有し、前記ギャップから他方側で少なくとも前記半導体基板と接続関係を有する請求項１記載の半導体装置。
【請求項４】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された少なくともそれぞれ一端部が先鋭形状を有する第１の配線パターン及び第２の配線パターンと、
前記第１の配線パターン、前記第２の配線パターンのいずれか一方に与えられる基準電位への接続部と、
異常電圧発生時に前記第１の配線パターンと前記第２の配線パターンの間が通電し、前記異常電圧が前記基準電位によって緩和されるようにした前記先鋭形状どうしを対向させたギャップと、
を含む半導体装置。
【請求項５】
前記ギャップは、前記基準電位が与えられる接続部を共有しつつ複数設けられる請求項４記載の半導体装置。
【請求項６】
前記第１の配線パターン、第２の配線パターンは、それぞれ前記先鋭形状として３０°〜９０°の範囲の尖端を有する請求項４または５記載の半導体装置。
【請求項７】
半導体基板上の素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板上に絶縁膜を介して形成されたゲート電極部材と、
前記ゲート電極部材に繋がる第１の接続部を有すると共に層間絶縁膜を介して形成された先鋭形状の端部を有する第１の金属配線パターンと、
前記半導体基板に繋がる第２の接続部を有すると共に前記層間絶縁膜を介して形成された前記第１の金属配線パターンの端部と対向した先鋭形状の端部を有する第２の金属配線パターンと、
を含む半導体装置。
【請求項８】
前記第１、第２の金属配線パターンは、共に前記ゲート電極部材上の第１層目金属配線層で構成されている請求項７記載の半導体装置。
【請求項９】
前記第１、第２の金属配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成している請求項７または８記載の半導体装置。
【請求項１０】
前記第１、第２の金属配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成し、前記ギャップは前記層間絶縁膜のボイド領域に設けられている請求項７または８記載の半導体装置。
【請求項１１】
前記半導体基板の上方に設けられた外部接続端子と、
前記第１の金属配線パターンにおける前記外部接続端子へ繋がる第３の接続部と、を含み、
前記第１の金属配線パターンに関し、前記第３の接続部は、前記第１の接続部よりも前記先鋭形状の端部により近い位置に設けられている請求項７〜１０いずれか一つに記載の半導体装置。
【請求項１２】
半導体基板上の素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板上に絶縁膜を介して形成されたゲート電極部材と、
前記ゲート電極部材が前記素子分離領域上に伸長し先鋭形状の端部を有する第１の配線パターンと、
前記素子分離領域上に前記第１の配線パターンの端部と対向した先鋭形状の端部を有し前記半導体基板に結合される前記ゲート電極部材でなる第２の配線パターンと、
を含む半導体装置。
【請求項１３】
前記第１、第２の配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成している請求項１２記載の半導体装置。
【請求項１４】
前記第１、第２の配線パターンを覆う層間絶縁膜を含み、
前記第１、第２の配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成し、前記ギャップは前記層間絶縁膜のボイド領域に設けられている請求項１２または１３記載の半導体装置。
【請求項１５】
前記半導体基板の上方に設けられた外部接続端子と、
前記第１の配線パターンにおける前記外部接続端子へ繋がる接続部と、を含み、
前記第１の配線パターンに関し、前記接続部は、前記先鋭形状の端部近傍に設けられている請求項１２〜１４いずれか一つに記載の半導体装置。
【請求項１６】
半導体基板上に複数の素子を形成する工程と、
半導体集積回路として前記素子に関係する回路配線の少なくとも一部になる所定層の配線パターンを形成する工程と、を含み、
前記配線パターンは、少なくとも異常電圧によって通電がなされるギャップを構成するため所定範囲の離間距離をもって互いに対向する尖端部をエッチング形成する半導体装置の製造方法。
【請求項１７】
前記複数の素子はＭＯＳ型素子を含み、前記配線パターンは前記ＭＯＳ型素子のゲート電極部材を利用して形成する請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記回路配線は複数の金属配線層を含み、前記配線パターンは前記金属配線層中の所定層を利用して形成する請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記配線パターン上に層間絶縁膜を形成する工程を含み、前記層間絶縁膜は前記ギャップ上にボイド領域を形成する請求項１６〜１８いずれか一つに記載の半導体装置の製造方法。
【請求項２０】
前記配線パターンに関し、対向する尖端部近傍にダミーパターンを同時にエッチング形成する工程と、
前記配線パターン上に層間絶縁膜を形成する工程と、を含み、
前記層間絶縁膜は前記ギャップ上にボイド領域を形成する請求項１６〜１８いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内に、ＭＯＳ型トランジスタ等を異常電圧の影響から保護する保護回路を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタは、ウェハプロセス中のチャージアップ現象や外部からのノイズに影響され易い。異常電圧は規定外の過剰電圧であり、チャージアップ現象や外部からのノイズにより発生し易い。ＭＯＳ型トランジスタは、このような異常電圧がゲート電極に伝達されると、ゲート絶縁膜がダメージを受け、絶縁破壊を招くことがある。
【０００３】
例えば、ウェハプロセスは、ＣＶＤ、スパッタリング、エッチング、アッシング等、プラズマを利用した処理が多用される。これにより、配線パターンは、チャージング（電荷の蓄積）を増大させる。このようなチャージアップによる異常電圧は、配線パターンに繋がるＭＯＳ型トランジスタのゲート電極に伝達され、その下のゲート絶縁膜にダメージが入り、最悪には絶縁破壊が懸念される。また、外部からのノイズ、いわゆるＥＳＤ（静電放電）による異常電圧は、配線パターンに繋がるＭＯＳ型トランジスタのゲート電極に伝達され、その下のゲート絶縁膜にダメージが入り、最悪には絶縁破壊が懸念される。
【０００４】
ＭＯＳ型トランジスタのゲート絶縁膜破壊を防止する対策として、保護ダイオードまたは保護ＭＯＳトランジスタを設ける技術がある（例えば、特許文献１参照）。保護ダイオードまたは保護ＭＯＳトランジスタは、例えば、入出力端子からＭＯＳトランジスタのゲート電極への接続経路に並列して設けられる。このような保護ダイオードまたは保護ＭＯＳトランジスタは、異常電圧を分散してバイパスさせるようにするため、比較的大きな面積を要する。
【特許文献１】特開平５−２３５３４４号公報（第４、第５頁、図１〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の、保護ダイオードまたは保護ＭＯＳトランジスタは、半導体集積回路内において、比較的大きな面積を必要とする。また、耐圧を調整するため不純物濃度の制御も重要である。ＩＣ内部には、大量のＭＯＳ型トランジスタが含まれている。保護ダイオードまたは保護ＭＯＳトランジスタは、占有面積の観点からすべてのＭＯＳ型トランジスタそれぞれに並列に接続させることは困難である。従って、保護ダイオードまたは保護ＭＯＳトランジスタは、異常電圧の危険にさらされ易い要所、例えば入出力などの外部接続端子に設けられることになる。しかし、保護ダイオードまたは保護ＭＯＳトランジスタにおいても、その面積が小さい場合は異常電圧の印加により破壊される危険性がある。よって、保護ダイオードまたは保護ＭＯＳトランジスタは、要所において設ける場合も、その占有面積が必然的に大きくなる。
【０００６】
本発明は、上記のような事情を考慮してなされたもので、半導体集積回路内において、小さい面積で異常電圧のバイパス性能に優れた保護回路を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板上に形成されたＭＯＳ型素子と、前記ＭＯＳ型素子へ伝達されようとする異常電圧のみをバイパスさせる尖端を対向させたギャップを有する導電層パターンと、を含む。
【０００８】
上記本発明に係る半導体装置によれば、ＭＯＳ型素子に接続関係を有する導電層パターン自体の形状を工夫する。すなわち、導電層パターンは、異常電圧のみをバイパスさせるため、尖端を向かい合わせたギャップ形態が設けられる。これにより、ＭＯＳ型素子へ伝達されようとする異常電圧はギャップを介してバイパスされ、ＭＯＳ型素子には影響を及ぼさない。ギャップは、導電層パターン自体の形状の工夫であるため、占有面積は小さく、高集積化に寄与する。また、ギャップは、異常電圧で破壊されることなく、機能の安定性に優れる。
【０００９】
なお、上記本発明に係る半導体装置において、次の（ａ），（ｂ）いずれかの特徴を有することにより、突発的に発生する異常電圧の経路をより安定的に確立させる。
（ａ）  前記導電層パターンは、前記ギャップから一方側で少なくとも前記ＭＯＳ型素子のゲート電極と接続関係を有し、前記ギャップから他方側で少なくとも前記半導体基板と接続関係を有する。
（ｂ）  前記半導体基板の上方に設けられた外部接続端子を含み、前記導電層パターンは、前記ギャップから一方側で少なくとも前記ＭＯＳ型素子のゲート電極及び前記外部接続端子と接続関係を有し、前記ギャップから他方側で少なくとも前記半導体基板と接続関係を有する。
【００１０】
本発明に係る半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された少なくともそれぞれ一端部が先鋭形状を有する第１の配線パターン及び第２の配線パターンと、前記第１の配線パターン、前記第２の配線パターンのいずれか一方に与えられる基準電位への接続部と、異常電圧発生時に前記第１の配線パターンと前記第２の配線パターンの間が通電し、前記異常電圧が前記基準電位によって緩和されるようにした前記先鋭形状どうしを対向させたギャップと、を含む。
【００１１】
上記本発明に係る半導体装置によれば、第１、第２の配線パターンは、各一端部が先鋭形状を呈し、先鋭形状を向かい合わせることによってギャップ形態が設けられる。異常電圧はギャップを介して通電し、基準電位によって緩和される。ギャップは、第１、第２の配線パターン各一端部の対向部分で形成される。占有面積は小さく、高集積化に寄与する。また、ギャップは、異常電圧で破壊されることなく、機能の安定性に優れる。
なお、前記ギャップは、前記基準電位が与えられる接続部を共有しつつ複数設けられていてもよい。また、好ましくは、第１の配線パターン、第２の配線パターンは、それぞれ前記先鋭形状として３０°〜９０°の範囲の尖端を有する。異常電圧の通電が安定して行える。
【００１２】
本発明に係る半導体装置は、半導体基板上の素子分離領域と、前記素子分離領域に囲まれた前記半導体基板上に絶縁膜を介して形成されたゲート電極部材と、前記ゲート電極部材に繋がる第１の接続部を有すると共に層間絶縁膜を介して形成された先鋭形状の端部を有する第１の金属配線パターンと、前記半導体基板に繋がる第２の接続部を有すると共に前記層間絶縁膜を介して形成された前記第１の金属配線パターンの端部と対向した先鋭形状の端部を有する第２の金属配線パターンと、を含む。
【００１３】
上記本発明に係る半導体装置によれば、絶縁破壊が懸念される絶縁膜を介して形成されたゲート電極部材に繋がる第１の金属配線パターンと、半導体基板への放電経路を持つ第２の金属配線パターンが構成される。第１の金属配線パターンと第２の金属配線パターンは、互いに先鋭形状の端部を有して対向させている。先鋭形状の端部の対向部は異常電圧発生時に通電し、バイパスを形成する。先鋭形状の端部の対向部は、占有面積は小さく、高集積化に寄与する。また、異常電圧で破壊されることなく、機能の安定性に優れる。
【００１４】
なお、上記本発明に係る半導体装置において、次の（ａ）〜（ｄ）いずれかの特徴を有することにより、突発的に発生する異常電圧の経路をより安定的に確立させる。
（ａ）  前記第１、第２の金属配線パターンは、共に前記ゲート電極部材上の第１層目金属配線層で構成されている。
（ｂ）  前記第１、第２の金属配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成している。
（ｃ）  前記第１、第２の金属配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成し、前記ギャップは前記層間絶縁膜のボイド領域に設けられている。
（ｄ）  前記半導体基板の上方に設けられた外部接続端子と、前記第１の金属配線パターンにおける前記外部接続端子へ繋がる第３の接続部と、を含み、前記第１の金属配線パターンに関し、前記第３の接続部は、前記第１の接続部よりも前記先鋭形状の端部により近い位置に設けられている。
【００１５】
本発明に係る半導体装置は、半導体基板上の素子分離領域と、前記素子分離領域に囲まれた前記半導体基板上に絶縁膜を介して形成されたゲート電極部材と、前記ゲート電極部材が前記素子分離領域上に伸長し先鋭形状の端部を有する第１の配線パターンと、前記素子分離領域上に前記第１の配線パターンの端部と対向した先鋭形状の端部を有し前記半導体基板に結合される前記ゲート電極部材でなる第２の配線パターンと、を含む。
【００１６】
上記本発明に係る半導体装置によれば、絶縁破壊が懸念される絶縁膜を介して形成されたゲート電極部材を延長して先鋭形状の端部を設けた第１の配線パターンと、ゲート電極部材でなり半導体基板への放電経路を有し、先鋭形状の端部を設けた第２の配線パターンを有する。第１配線パターンと第２の配線パターンは、互いに先鋭形状の端部を対向させている。先鋭形状の端部の対向部は異常電圧発生時に通電し、バイパスを形成する。先鋭形状の端部の対向部は、占有面積は小さく、高集積化に寄与する。また、異常電圧で破壊されることなく、機能の安定性に優れる。
【００１７】
なお、上記本発明に係る半導体装置において、次の（ａ）〜（ｃ）いずれかの特徴を有することにより、突発的に発生する異常電圧の経路をより安定して確立させる。
（ａ）  前記第１、第２の配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成している。
（ｂ）  前記第１、第２の配線パターンを覆う層間絶縁膜を含み、前記第１、第２の配線パターンは、前記先鋭形状どうしで異常電圧のみをバイパスさせるギャップを構成し、前記ギャップは前記層間絶縁膜のボイド領域に設けられている。
（ｃ）  前記半導体基板の上方に設けられた外部接続端子と、前記第１の配線パターンにおける前記外部接続端子へ繋がる接続部と、を含み、前記第１の配線パターンに関し、前記接続部は、前記先鋭形状の端部近傍に設けられている。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板上に複数の素子を形成する工程と、
半導体集積回路として前記素子に関係する回路配線の少なくとも一部になる所定層の配線パターンを形成する工程と、を含み、前記配線パターンは、少なくとも異常電圧によって通電がなされるギャップを構成するため所定範囲の離間距離をもって互いに対向する尖端部をエッチング形成することを特徴とする。
【００１９】
上記本発明に係る半導体装置の製造方法によれば、所定層の配線パターンにおいて、所定範囲の離間距離をもって互いに対向する尖端部をエッチング形成する。これにより、異常電圧によって通電がなされるギャップを構成する。
【００２０】
上記本発明に係る半導体装置の製造方法において、次の（ａ）〜（ｄ）いずれかの特徴を有することにより、突発的に発生する異常電圧に対する素子の保護、放電経路をより安定して確立させる。
（ａ）  前記複数の素子はＭＯＳ型素子を含み、前記配線パターンは前記ＭＯＳ型素子のゲート電極部材を利用して形成する。
（ｂ）  前記回路配線は複数の金属配線層を含み、前記配線パターンは前記金属配線層中の所定層を利用して形成する。
（ｃ）  前記配線パターン上に層間絶縁膜を形成する工程を含み、前記層間絶縁膜は前記ギャップ上にボイド領域を形成する。
（ｄ）  前記配線パターンに関し、対向する尖端部近傍にダミーパターンを同時にエッチング形成する工程と、前記配線パターン上に層間絶縁膜を形成する工程と、を含み、前記層間絶縁膜は前記ギャップ上にボイド領域を形成する。
【発明を実施するための形態】
【００２１】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す構成図である。
導電層パターン１１は、半導基板上の素子に接続関係を有する。導電層パターン１１は、例えば、異常電圧の印加によりゲート絶縁破壊が懸念されるＭＯＳ型素子Ｑ１のゲート電極に接続される。また、導電層パターン１１は、外部接続端子１２に接続関係を有する。導電層パターン１１は、製造工程中に利用されるプラズマ処理に起因するチャージアップやＥＳＤ（静電放電）によって異常電圧が伝達される。そこで、導電層パターン１１は、異常電圧のみを通電させるギャップＧ１を配備し、このギャップＧ１を介して半導体基板に接続されている。半導体基板は基準電位（接地電位）を有する。ギャップＧ１は、ＭＯＳ型素子Ｑ１へ伝達されようとする異常電圧のみをバイパスさせるため、所定の離間距離をもって互いに対向する尖端部１１Ａ１，１１Ａ２を有する。
【００２２】
導電層パターン１１は、金属配線層での構成が適当である。その他、導電層パターン１１は、ＭＯＳ型素子Ｑ１のゲート電極部材であるポリシリコンの配線層またはシリサイド化配線層を利用して構成することが考えられる。ギャップＧ１は、最小デザインルールまたは所定の離間距離を設定する。また、尖端部１１Ａ１，１１Ａ２それぞれの角度θは、３０°≦θ≦９０°の所定の角度とする。両者の設定でバイパスさせる異常電圧の電圧調整が可能である。尖端部１１Ａ１，１１Ａ２及びギャップＧ１は、例えば配線形成時のフォトリソグラフィ技術及びエッチング技術を利用して形成する。
【００２３】
上記実施形態の構成によれば、ＭＯＳ型素子Ｑ１に接続関係を有する導電層パターン１１自体の形状を工夫する。すなわち、導電層パターン１１は、異常電圧のみをバイパスさせるため、尖端１１Ａ１，１１Ａ２を向かい合わせたギャップＧ１が設けられる。これにより、ＭＯＳ型素子Ｑ１へ伝達されようとする異常電圧は、ギャップＧ１を介して半導体基板の基準電位（接地電位）に吸収され、ＭＯＳ型素子Ｑ１には影響を及ぼさない。ギャップＧ１は、導電層パターン１１自体の形状の工夫であるため、占有面積は小さく、高集積化に寄与する。また、ギャップＧ１は、異常電圧で破壊されることなく、機能の安定性に優れる。
【００２４】
なお、導電層パターン１１は、異常電圧をバイパスさせるため、ギャップＧ１を介して半導体基板に接続されている構成を示したが、他の構成も考えられる。導電層パターン１１は、異常電圧をバイパスさせるため、ギャップＧ１を介して図示しない電源配線、例えば接地配線へ接続される構成も考えられる。
【００２５】
図２は、本発明の第２実施形態に係る半導体装置の要部を示す投影断面図である。素子分離領域２１は、例えばＳＴＩ（shallow trench isolation）であり、半導体基板２０に形成したトレンチに酸化膜を埋め込んだ構成となっている。ＭＯＳ型素子Ｑ２は、素子分離領域２１に囲まれた半導体基板２０、ここではＰウェル（Ｐ-well）上に形成されている。ＭＯＳ型素子Ｑ２は、ゲート酸化膜２２を介してゲート電極２３、その側部にスペーサ２４を有する。ＭＯＳ型素子Ｑ２は、ゲート電極２３両側の基板２０表面において、ソース／ドレインの低濃度Ｎ−型エクステンション領域２５及び高濃度Ｎ＋型のソース／ドレイン拡散層２６が配されている。ＭＯＳ型素子Ｑ２やその他の素子に関係する回路配線は、それぞれ層間絶縁膜２７（２７１，２７２，２７３，２７４を含む）及び接続部材２８（２８１，２８２，２８３を含む）を介しての金属配線パターン２９１〜２９４により構成されている。
【００２６】
この第２実施形態において、第１層目の金属配線パターン２９１は、金属配線パターン２９１ａ，２９１ｂを有する。金属配線パターン２９１ａは、接続部材２８１でゲート電極２３に接続され、一端部が先鋭形状２９１ａＡを有する。金属配線パターン２９１ｂは、接続部材２８２で半導体基板（Ｐ-well）２０への高濃度Ｐ＋型拡散層２０１に接続され、一端部が上記先鋭形状２９１ａＡと対向する先鋭形状２９１ｂＡを有する。先鋭形状２９１ａＡと２９１ｂＡどうしでギャップＧ２が構成されている。ギャップＧ２は、異常電圧発生時に金属配線パターン２９１ａ，２９１ｂ間を通電させ、それ以外は絶縁状態を保つ。
【００２７】
金属配線パターン２９１は、パターン２９１ａ側において、上層の金属配線パターン２９４で構成される外部接続用の電極パッドＰＡＤと接続関係を有する。金属配線パターン２９１ａは、電極パッドＰＡＤへの接続経路の一部として接続部材２８３が設けられる。接続部材２８３は、パターン２９１ａ側において、接続部材２８１よりも先鋭形状２９１ａＡ側により近い位置に設けられている。
【００２８】
図２を参照して、この第２実施形態構成の製造方法について説明する。
素子分離領域２１に囲まれた半導体基板２０、ここではＰウェル（Ｐ-well）上において、ＭＯＳ型素子（ＮチャネルＭＯＳＦＥＴ）Ｑ２は周知の方法で形成される。例えば、ゲート酸化膜２２は、図示しないゲート酸化工程を経て形成する。ゲート電極２３は、ゲート酸化膜２２上にポリシリコン層を堆積してパターニング形成する。次に、ゲート電極２３をマスクに、イオン注入法を用いてソース／ドレインの低濃度Ｎ−型エクステンション領域２５を形成する。次に、絶縁膜の堆積と異方性エッチングによってスペーサ２４を形成する。次に、ゲート電極２３及びスペーサ２４をマスクに、高濃度Ｎ＋型のソース／ドレイン拡散層２６を形成する。半導体基板（Ｐ-well）２０に接続するための高濃度Ｐ＋型拡散層２０１は、図示しない他の素子、例えばＰチャネルＭＯＳＦＥＴのソース／ドレイン拡散層の形成と同一工程で形成する。
【００２９】
次に、ＭＯＳ型素子Ｑ２上を覆う層間絶縁膜２７１を形成する。その後、層間絶縁膜２７１は平坦化される。この平坦化工程はＣＭＰ(化学的機械的研磨)技術が用いられる。その後、フォトリソグラフィ技術を用いて必要な箇所にコンタクトホールを形成する。コンタクトホールにバリア金属及びＷ等の主配線金属を埋め込み、ＣＭＰ工程を経て接続部材を形成する。図では、各接続部材２８１，２８２の形成であるが、その他図示しない複数の接続部材が形成される。
【００３０】
次に、金属配線パターン２９１を形成する。金属配線パターン２９１は、例えばバリア金属、アルミニウムを主成分とする金属層及び反射防止膜を含む積層構造（図示せず）である。このような積層構造は、ＣＶＤ技術またはスパッタリング技術を利用して層間絶縁膜２７１上全面に形成する。その後、フォトリソグラフィ技術を用いてパターニングする。金属配線パターン２９１ａは、接続部材２８１上に配され、一端部に先鋭形状２９１ａＡを形成する。金属配線パターン２９１ｂは、接続部材２８上に配され、一端部が先鋭形状２９１ａＡと対向する先鋭形状２９１ｂＡを形成する。金属配線パターン２９１は、図示しないその他の素子に関係する回路配線の一部を形成する。
【００３１】
金属配線パターン２９１（２９１ａ，２９１ｂ）は、先鋭形状２９１ａＡと２９１ｂＡどうしで異常電圧のみをバイパスさせるギャップＧ２を構成する。一例を挙げれば次のようである。金属配線パターン２９１の配線幅を０．２６μｍとすると、ギャップＧ２は、離間距離０．１μｍ程度、先鋭形状２９１ａＡと２９１ｂＡの尖端角度θは、３０°≦θ≦９０°の所定の角度、例えば６０°程度とする。
【００３２】
次に、ＣＶＤ技術を用いて金属配線パターン２９１を覆う層間絶縁膜２７２を堆積する。その後、層間絶縁膜２７２は平坦化される。この平坦化工程はＣＭＰ技術が用いられる。その後、フォトリソグラフィ技術を用いて必要な箇所にビアホールを形成する。ビアホールにバリア金属及びＷ等の主配線金属を埋め込み、ＣＭＰ工程を経て接続部材を形成する。図では、接続部材２８３の形成を示しているが、その他図示しない複数の接続部材が形成される。ここで、接続部材２８３は、金属配線パターン２９１ａ側において、接続部材２８１よりも先鋭形状２９１ａＡ側により近い位置に設ける。接続部材２８３は、上層からの信号伝達経路の一部である。接続部材２８３は、異常電圧が伝達された場合、優先的にギャップＧ２を介して基板へと放電され易いように配置される。
【００３３】
次に、金属配線パターン２９２を形成する。金属配線パターン２９２は、例えばバリア金属、アルミニウムを主成分とする金属層及び反射防止膜を含む積層構造（図示せず）である。このような積層構造は、ＣＶＤ技術またはスパッタリング技術を利用して層間絶縁膜２７２上全面に形成する。その後、フォトリソグラフィ技術を用いてパターニングする。金属配線パターン２９２は、接続部材２８３上に配され、電極パッド形成のための下層電極２９２ｕを形成する。金属配線パターン２９２は、図示しないその他の素子に関係する回路配線の一部を形成する。
【００３４】
次に、上述と同様にＣＶＤ技術を用いて金属配線パターン２９２を覆う層間絶縁膜２７３を形成し、ＣＭＰ技術により平坦化がなされる。層間絶縁膜２７３においても、必要な箇所に図示しないビアホールが形成され、接続部材２８を埋め込んだ形態を得る。次に、金属配線パターン２９３を形成する。金属配線パターン２９３も上述の金属配線パターン２９２と同様に形成され、所望のパターンを得る。図では、電極パッド形成のための下層電極２９３ｕを形成する。金属配線パターン２９３は、図示しないその他の素子に関係する回路配線の一部を形成する。
【００３５】
次に、上述と同様にＣＶＤ技術を用いて金属配線パターン２９３を覆う層間絶縁膜２７４を形成し、ＣＭＰ技術により平坦化する。層間絶縁膜２７４においても、必要な箇所に図示しないビアホールが形成され、接続部材２８を埋め込んだ形態を得る。次に、金属配線パターン２９４を形成する。金属配線パターン２９４も上述の金属配線パターン２９２と同様に形成され、所望のパターンを得る。図では、電極パッドＰＡＤの形成が示されている。金属配線パターン２９４は、図示しないその他の素子に関係する回路配線の一部を形成する。その後、図示しないが最上層に保護膜、いわゆるパッシベーション膜を形成する。
【００３６】
上記実施形態の構成及び方法によれば、絶縁破壊が懸念されるＭＯＳ型素子Ｑ２の保護回路としてギャップＧ２が配備される。すなわち、ゲート電極２３に繋がる金属配線パターン２９１ａと、半導体基板２０への放電経路を持つ金属配線パターン２９１ｂが構成される。金属配線パターン２９１ａと２９１ｂは、互いに先鋭形状２９１ａＡと２９１ｂＡの端部を有して対向させギャップＧ２を構成している。異常電圧は、製造工程中に利用されるプラズマ処理に起因するチャージアップによって起こり得る。あるいは異常電圧は、ＩＣが製造された後の検査工程や実装工程などで発生する電極パッドＰＡＤから突発的に伝達されるＥＳＤ（静電放電）によって起こり得る。ギャップＧ２は、異常電圧発生時に金属配線パターン２９１ａ、２９１ｂ間を通電させ、異常電圧を半導体基板２０の基準電位（接地電位）に吸収させるバイパスを形成する。このようなギャップＧ２を含む保護回路は、従来の保護ダイオードや保護トランジスタに比べて占有面積は小さく、高集積化に寄与する。また、異常電圧で破壊されることなく、機能の安定性に優れる。
【００３７】
なお、上記第２実施形態において、ＭＯＳ型素子Ｑ２は、図示しないが、サリサイドプロセスを経て構成されてもよい。すなわち、ＭＯＳ型素子Ｑ２は、ゲート電極２３及びソース／ドレイン拡散層２６において、シリサイド化表面を構成してもよい。
【００３８】
また、ギャップＧ２は、層間絶縁膜２７２によって埋め込まれる。しかし、ギャップＧ２は、層間絶縁膜２７２が存在しないボイド領域に配されるようにしてもよい。ギャップＧ２は微細であり、層間絶縁膜２７２が確実に埋め込まれない可能性がある。ギャップＧ２が空洞領域にあれば、通常動作時においてより優れた絶縁性が得られる。
【００３９】
図３は、本発明の第３実施形態に係る半導体装置及びその製造方法の要部を示す平面図である。図４は、図３のＦ４−Ｆ４線に沿う断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明する。
例えば、前記第２実施形態のギャップＧ２の形成を想定して考える。ギャップＧ２の工程において、ダミーパターンを付加する。ダミーパターン２９１ｄは、金属配線パターン２９１ａと２９１ｂをパターニングする際、先鋭形状２９１ａＡと２９１ｂＡの近傍に金属配線パターン２９１によって形成される。これにより、次の工程で形成される層間絶縁膜２７２は、ギャップＧ２周辺においてカバレッジ性能の限界を超える。これにより、ギャップＧ２は、層間絶縁膜２７２が存在しないボイド領域４１に配されることになる。これにより、通常動作時においてより優れた絶縁性が得られる。
【００４０】
図５は、本発明の第４実施形態に係る半導体装置の要部を示す投影断面図である。素子分離領域５１は、例えばＳＴＩ（shallow trench isolation）であり、半導体基板５０に形成したトレンチに酸化膜を埋め込んだ構成となっている。ＭＯＳ型素子Ｑ３は、素子分離領域５１に囲まれた半導体基板５０、ここではＰウェル（Ｐ-well）上に形成されている。ＭＯＳ型素子Ｑ３は、ゲート酸化膜５２を介してゲート電極５３、その側部にスペーサ５４を有する。ＭＯＳ型素子Ｑ３は、ゲート電極５３両側の基板５０表面において、ソース／ドレインの低濃度Ｎ−型エクステンション領域５５及び高濃度Ｎ＋型のソース／ドレイン拡散層５６が配されている。ＭＯＳ型素子Ｑ３やその他の素子に関係する回路配線は、それぞれ層間絶縁膜５７（５７１，５７２を含む）及び接続部材５８（５８１，５８２を含む）を介しての金属配線パターン５９１，５９２、さらに図示しない上層の配線により構成されている。もちろん、ＭＯＳ型素子Ｑ３のゲート電極５３は、最終的には図示しない外部接続用の電極パッドと何らかの接続関係を有する。
【００４１】
この第４実施形態において、ゲート電極５３は、ゲート電極部材パターン５３１ａとして、接続部材５８１とのコンタクト部を含むように素子分離領域５１上に伸長している。ゲート電極部材パターン５３１ａは、一端部が先鋭形状５３１ａＡを有する。さらに、素子分離領域５１上にゲート電極部材パターン５３１ｂが配されている。ゲート電極部材パターン５３１ｂは、半導体基板（Ｐ-well）２０への高濃度Ｐ＋型拡散層５０１に接続されている。ゲート電極部材パターン５３１ｂは、一端部が上記先鋭形状５３１ａＡと対向する先鋭形状５３１ｂＡを有する。先鋭形状５３１ａＡと５３１ｂＡどうしでギャップＧ３が構成されている。ギャップＧ３は、異常電圧発生時にゲート電極部材パターン５３１ａ，５３１ｂ間を通電させ、それ以外は絶縁状態を保つ。
【００４２】
ゲート電極５３及びゲート電極部材パターン５３１ａ，５３１ｂは、サリサイドプロセスを経て構成されてもよい。すなわち、ＭＯＳ型素子Ｑ３は、ゲート電極５３及びソース／ドレイン拡散層５６において、シリサイド化表面を構成する。従って、先鋭形状５３１ａＡを含むゲート電極部材パターン５３１ａ，５３１ｂＡを含む５３１ｂもシリサイド化表面で構成される。この図５における斜線ＳＩＬは、シリサイド化表面を示している。
【００４３】
また、金属配線パターン５９１は、ゲート電極部材パターン５３１ａ側において、接続部材５８１と接続され、必要な回路配線を構成している。接続部材５８１は、ゲート電極部材パターン５３１ａ側において、ＭＯＳ型素子Ｑ３のゲート電極５３よりも先鋭形状５３１ａＡ側により近い位置に設けられている。さらに、金属配線パターン５９２は、金属配線パターン５９１との接続部材５８２と接続され、必要な回路配線を構成している。金属配線パターン５９２は、図示しない上層の配線パターンと接続関係を有する。上述したように、ＭＯＳ型素子Ｑ３のゲート電極５３は、最終的には図示しない外部接続用の電極パッドと何らかの接続関係を有する。
【００４４】
図５を参照して、この第４実施形態構成の製造方法について説明する。
素子分離領域５１に囲まれた半導体基板５０、ここではＰウェル（Ｐ-well）上において、ＭＯＳ型素子（ＮチャネルＭＯＳＦＥＴ）Ｑ３は周知の方法で形成される。例えば、前記第２実施形態の図２におけるＭＯＳ型素子Ｑ２の形成と同様である。ただし、ゲート電極５３のパターニング時において、一端部が先鋭形状５３１ａＡを有するゲート電極部材パターン５３１ａを形成する。また、ゲート電極５３のパターニング時において、一端部が先鋭形状５３１ａＡと対向する先鋭形状５３１ｂＡを有するゲート電極部材パターン５３１ｂを形成する。ゲート電極部材パターン５３１ｂは、半導体基板（Ｐ-well）２０への高濃度Ｐ＋型拡散層５０１に接続されるようパターニングする。Ｐ＋型拡散層５０１は、パターニングによりゲート酸化膜を除去する工程、ゲート酸化膜を除去した領域にゲート電極部材パターン５３１ｂを形成する工程、ゲート電極部材パターン５３１ｂの領域にＰチャネルＭＯＳＦＥＴのソース／ドレイン拡散層を形成する工程と同一工程を追加することにより形成される。
【００４５】
その後、ＭＯＳ型素子Ｑ３は、サリサイドプロセスを経る。これにより、ソース／ドレイン拡散層５６、ゲート電極５３及びゲート電極部材パターン５３１ａ，５３１ｂの表面はシリサイド化される（斜線）。ギャップＧ３は、その離間距離と、先鋭形状５３１ａＡと５３１ｂＡの尖端角度θ（３０°≦θ≦９０°）を設定することにより、異常電圧のみを通電させる構成とする。上記設定は、先鋭形状５３１ａＡと５３１ｂＡの側部にスペーサ５４が形成される条件、されない条件いずれを選択するかによって変わる。
【００４６】
次に、ＭＯＳ型素子Ｑ３上を覆う層間絶縁膜５７１を形成する。層間絶縁膜５７１はＣＭＰ技術が用いられ、平坦化される。その後、フォトリソグラフィ技術を用いて必要な箇所にコンタクトホールを形成する。コンタクトホールにバリア金属及びＷ等の主配線金属を埋め込み、ＣＭＰ工程を経て接続部材を形成する。図では、接続部材５８１の形成であるが、その他図示しない複数の接続部材が形成される。ここで、接続部材５８１は、ゲート電極部材パターン５３１ａ側において、ゲート電極５３よりも先鋭形状５３１ａＡ側により近い位置に設ける。接続部材５８１は、上層からの信号伝達経路の一部である。接続部材５８１は、異常電圧が伝達された場合、優先的にギャップＧ３を介して放電され易いように配置される。
【００４７】
次に、金属配線パターン５９１を形成する。金属配線パターン５９１は、例えばバリア金属、アルミニウムを主成分とする金属層及び反射防止膜を含む積層構造である。このような積層構造は、ＣＶＤ技術またはスパッタリング技術を利用して層間絶縁膜５７１上全面に形成する。その後、フォトリソグラフィ技術を用いてパターニングする。金属配線パターン５９１は、図示しないその他の素子に関係する回路配線の一部を形成する。
【００４８】
次に、ＣＶＤ技術を用いて金属配線パターン５９１を覆う層間絶縁膜５７２を堆積する。その後、層間絶縁膜５７２は平坦化される。この平坦化工程はＣＭＰ技術が用いられる。その後、フォトリソグラフィ技術を用いて必要な箇所にビアホールを形成する。ビアホールにバリア金属及びＷ等の主配線金属を埋め込み、ＣＭＰ工程を経て接続部材を形成する。図では、接続部材５８２の形成を示しているが、その他図示しない複数の接続部材が形成される。次に、層間絶縁膜５７２上に金属配線パターン２９２を形成する。金属配線パターン２９２は、図示しないその他の素子に関係する回路配線の一部を形成する。このような回路配線は、図示しない上層の配線が構成される。最終的には外部接続用の電極パッドが形成され、上記回路配線と何らかの接続関係を有するよう構成される。
【００４９】
上記実施形態の構成及び方法によれば、絶縁破壊が懸念されるＭＯＳ型素子Ｑ３の保護回路としてギャップＧ３が配備される。すなわち、ゲート電極５３の伸長部として構成されるゲート電極部材パターン５３１ａと、半導体基板５０への放電経路を持つゲート電極部材パターン５３１ｂが構成される。ゲート電極部材パターン５３１ａと５３１ｂは、互いに先鋭形状５３１ａＡと５３１ｂＡの端部を有して対向させギャップＧ３を構成している。異常電圧は、製造工程中に利用されるプラズマ処理に起因するチャージアップや、図示しない上層の配線または電極パッドから突発的に伝達されるＥＳＤ（静電放電）によって起こり得る。ギャップＧ３は、異常電圧発生時にゲート電極部材５３１ａ，５３１ｂ間を通電させ、異常電圧を半導体基板５０の基準電位（接地電位）に吸収させるバイパスを形成する。このようなギャップＧ３を含む保護回路は、従来の保護ダイオードや保護トランジスタに比べて占有面積は小さく、高集積化に寄与する。また、異常電圧で破壊されることなく、機能の安定性に優れる。
【００５０】
なお、上記第４実施形態において、ギャップＧ３は、層間絶縁膜５７１によって埋め込まれる。しかし、ギャップＧ３は、層間絶縁膜５７１が存在しないボイド領域に配されるようにしてもよい。ギャップＧ３は微細であり、層間絶縁膜５７１が確実に埋め込まれない可能性がある。ギャップＧ３が空洞領域にあれば、通常動作時においてより優れた絶縁性が得られる。前記図３に示す第３実施形態のように、積極的にダミーパターンを付加してもよい。この場合、図示しないがダミーパターンはポリシリコン等、ゲート電極部材パターンであり、ギャップＧ３近傍の適当な箇所に配置する。スペーサ５４の状態も考慮する必要がある。ダミーパターンを要所に配置することで、次の工程で形成される層間絶縁膜５７２は、ギャップＧ３周辺においてカバレッジ性能の限界を超える。従って、ギャップＧ３は、層間絶縁膜５７２が存在しないボイド領域に配されるようになる。これにより、通常動作時においてより優れた絶縁性が得られる。
【００５１】
図６、図７は、それぞれ本発明の第５、第６実施形態に係る半導体装置の要部を示す平面図である。異常電圧発生時にのみ通電するギャップが、基準電位の与えられる接続部を共有しつつ複数設けられている。
図６において、導電層パターン６１は、半導体基板６０上の絶縁膜６３上に形成されている。絶縁膜６３は、素子分離領域または層間絶縁膜が考えられる。導電層パターン６１は、パターン６１１ａ，６１２ａ，６１３ａ，６１４ａと、６１ｂを有する。パターン６１１ａは、一端部に先鋭形状６１１ａＡを有する。パターン６１２ａは、一端部に先鋭形状６１２ａＡを有する。パターン６１３ａは、一端部に先鋭形状６１３ａＡを有する。パターン６１４ａは、一端部に先鋭形状６１４ａＡを有する。各パターン６１１ａ，６１２ａ，６１３ａ，６１４ａそれぞれの他端は、異常電圧が懸念される図示しない素子の一部に接続されている。パターン６１ｂは、基準電位、例えば半導体基板６０への接続部６２を有する。また、パターン６１ｂは、それぞれ一端部が先鋭形状６１１ａＡ，６１２ａＡ，６１３ａＡ，６１４ａＡと対向する先鋭形状６１ｂＡ１，６１ｂＡ２，６１ｂＡ３，６１ｂＡ４を有する。先鋭形状６１１ａＡと６１ｂＡ１どうしでギャップＧ６１が構成されている。先鋭形状６１２ａＡと６１ｂＡ２どうしでギャップＧ６２が構成されている。先鋭形状６１３ａＡと６１ｂＡ３どうしでギャップＧ６３が構成されている。先鋭形状６１４ａＡと６１ｂＡ４どうしでギャップＧ６４が構成されている。ギャップＧ６１〜Ｇ６４は、それぞれ、異常電圧発生時に通電し、半導体基板６０へ異常電圧を吸収させる。
【００５２】
導電層パターン６１は、前記第２実施形態に示したように、金属配線層での構成が適当である。その他、導電層パターン６１は、ＭＯＳ型素子のゲート電極部材であるポリシリコン配線層またはシリサイド化配線層を利用して構成することが考えられる。ギャップＧ６１〜Ｇ６４は、それぞれ、最小デザインルールまたは所定の離間距離を設定する。また、各先鋭形状における尖端角度は、３０°〜９０°の範囲で所定の角度を設定する。両者の設定でバイパスさせる異常電圧の電圧調整が可能である。ギャップＧ６１〜Ｇ６４は、例えばフォトリソグラフィ技術及びエッチング技術を利用してパターニングする。
【００５３】
図７において、導電層パターン７１は、半導体基板７０上の絶縁膜７３上に形成されている。絶縁膜７３は、素子分離領域または層間絶縁膜が考えられる。導電層パターン７１は、パターン７１１ａ，７１２ａ，７１３ａ，７１４ａと、７１ｂを有する。パターン７１１ａは、一端部が先鋭形状７１１ａＡを有する。パターン７１２ａは、一端部が先鋭形状７１２ａＡを有する。パターン７１３ａは、一端部が先鋭形状７１３ａＡを有する。パターン７１４ａは、一端部が先鋭形状７１４ａＡを有する。各パターン７１１ａ，７１２ａ，７１３ａ，７１４ａそれぞれの他端は、異常電圧が懸念される図示しない素子の一部に接続されている。パターン７１ｂは、基準電位、例えば半導体基板７０への接続部７２を有する。また、パターン７１ｂは、それぞれ一端部が先鋭形状７１１ａＡ，７１２ａＡ，７１３ａＡ，７１４ａＡと対向する先鋭形状７１ｂＡ１，７１ｂＡ２，７１ｂＡ３，７１ｂＡ４を有する。先鋭形状７１１ａＡと７１ｂＡ１どうしでギャップＧ７１が構成されている。先鋭形状６１２ａＡと６１ｂＡ２どうしでギャップＧ７２が構成されている。先鋭形状７１３ａＡと７１ｂＡ３どうしでギャップＧ７３が構成されている。先鋭形状７１４ａＡと７１ｂＡ４どうしでギャップＧ７４が構成されている。ギャップＧ７１〜Ｇ７４は、それぞれ、異常電圧発生時に通電し、半導体基板７０へ異常電圧を吸収させる。
【００５４】
導電層パターン７１は、前記第４実施形態に示したように、ＭＯＳ型素子のゲート電極部材であるポリシリコン配線層またはシリサイド化配線層を利用して構成することが考えられる。また、金属配線層での構成でもよい。ギャップＧ７１〜Ｇ７４は、それぞれ、最小デザインルールを考慮した所定の離間距離を設定する。また、各先鋭形状における尖端角度は、３０°〜９０°の範囲で所定の角度を設定する。両者の設定でバイパスさせる異常電圧の電圧調整が可能である。ギャップＧ７１〜Ｇ７４は、例えばフォトリソグラフィ技術及びエッチング技術を利用してパターニングする。
【００５５】
上記それぞれの実施形態の構成によれば、異常電圧発生時にのみ通電するギャップが、基準電位の与えられる接続部を共有しつつ複数設けられている。これにより、保護回路の高集積化に寄与する。基準電位の与えられる接続部を共有した複数のギャップは、上記第５、第６実施形態に限らず、様々な構成が考えられる。
【００５６】
また、ギャップＧ６１〜Ｇ６４またはギャップＧ７１〜Ｇ７４は、図示しないがそれぞれ層間絶縁膜が存在しないボイド領域に配されるようにしてもよい。各ギャップが空洞領域にあれば、通常動作時においてより優れた絶縁性が得られる。図示しないが、前記第３実施形態に示すように、積極的にダミーパターンを付加してもよい。これにより、図示しない層間絶縁膜において、ギャップＧ６１〜Ｇ６４またはギャップＧ７１〜Ｇ７４それぞれの周辺をボイド領域とすることも考えられる。
【００５７】
以上説明したように本発明によれば、ＭＯＳ型素子等、絶縁膜破壊が懸念されるゲート電極部材への配線において、異常電圧発生時のみ通電するギャップを配した保護回路を付加する。異常電圧は、プラズマ処理に起因するチャージアップや、ＥＳＤ（静電放電）によって起こり得る。本発明におけるギャップは、上記異常電圧をバイパスさせることができ、ＭＯＳ型素子等のチャージングダメージをなくし、絶縁膜破壊を防止する。しかも占有面積は従来の保護回路に比べて小さくて済む。これにより、集積回路を構成する素子の信頼性が向上し、ひいては製品歩留まりが向上する。この結果、半導体集積回路内において、小さい面積で異常電圧のバイパス性能に優れた保護回路を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００５８】
【図１】第１実施形態に係る半導体装置の要部を示す構成図。
【図２】第２実施形態に係る半導体装置の要部を示す投影断面図。
【図３】第３実施形態に係る半導体装置及びその製造方法の要部を示す平面図。
【図４】図３のＦ４−Ｆ４線に沿う断面図。
【図５】第４実施形態に係る半導体装置の要部を示す投影断面図。
【図６】第５実施形態に係る半導体装置の要部を示す平面図。
【図７】第６実施形態に係る半導体装置の要部を示す平面図。
【符号の説明】
【００５９】
１１，６１，７１…導電層パターン、１１Ａ１，１１Ａ２…尖端部、１２…外部接続端子、２０，５０，６０，７０…半導体基板、２０１，５０１…高濃度拡散層、２１…素子分離領域、２２，５２…ゲート酸化膜、２３，５３…ゲート電極、２４，５４…スペーサ、２５，５５…ソース／ドレインのエクステンション領域、２６，５６…ソース／ドレイン拡散層、２７（２７１〜２７４を含む），５７（５７１，５７２を含む）…層間絶縁膜、２８（２８１〜２８３を含む），５８（５８１，５８２を含む）…接続部材、２９１〜２９４，２９１ａ，２９１ｂ，５９１，５９２…金属配線パターン、２９１ａＡ，２９１ｂＡ，５３１ａＡ，５３１ｂＡ，６１１ａＡ，６１２ａＡ，６１３ａＡ，６１４ａＡ，６１ｂＡ１，６１ｂＡ２，６１ｂＡ３，６１ｂＡ４，７１１ａＡ，７１２ａＡ，７１３ａＡ，７１４ａＡ，７１ｂＡ１，７１ｂＡ２，７１ｂＡ３，７１ｂＡ４…先鋭形状、２９１ｄ…ダミーパターン、４１…ボイド領域、５３１ａ，５３１ｂ…ゲート電極部材パターン、６３，７３…絶縁膜、Ｑ１，Ｑ２，Ｑ３…ＭＯＳ型素子、Ｇ１，Ｇ２，Ｇ３，Ｇ６１〜Ｇ６４，Ｇ７１〜Ｇ７４…ギャップ、ＰＡＤ…電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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