(57)【要約】【課題】調歩同期式シリアル通信にて転送されてきたシリアルデータの受信をより確実なものとする。【解決手段】調歩同期方式の同期用ビットが付与される複数ビットから成るシリアルデータを送受信する調歩同期式シリアル通信装置において、受信したシリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、前記シリアルデータが有する各ビットを一方のレベルから他方のレベルへの切り替わりによって取り込むためのクロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに、当該１ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替える。【選択図】  図１
2006140754.tif 000002
【特許請求の範囲】
【請求項１】
調歩同期方式の同期用ビットが付与される複数ビットから成るシリアルデータを送受信する調歩同期式シリアル通信装置において、
受信したシリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、
前記シリアルデータが有する各ビットを一方のレベルから他方のレベルへの切り替わりによって取り込むためのクロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに、当該ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替えること、
を特徴とする調歩同期式シリアル通信装置。
【請求項２】
前記クロック信号は前記シリアルデータの各ビットを示す期間の中間において前記一方のレベルから前記他方のレベルへ切り替わるべく設定されており、
前記受信したシリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、前記クロック信号が前記他方のレベルを示すとき、当該クロック信号の状態を維持すること、を特徴とする請求項１に記載の調歩同期式シリアル通信装置。
【請求項３】
前記受信したシリアルデータの各ビットを前記クロック信号に基づいて取り込む受信回路と、
１ビットを格納する記憶素子が直列接続されて構成され、前記受信したシリアルデータが前記直列接続の一方の側より供給されて他方の側へ順次シフトするシフトレジスタと、
前記直列接続の一方の側の前記記憶素子の状態変化に基づいて前記受信したシリアルデータの各ビットの開始を検出するとともに、当該検出した旨を示す検出信号を出力するエッジ検出回路と、
前記検出信号の入力を契機として、前記クロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに当該ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替え、前記クロック信号が前記他方のレベルを示すとき、前記クロック信号の状態を維持する位相反転回路と、
を有することを特徴とする請求項２に記載の調歩同期式シリアル通信装置。
【請求項４】
前記エッジ検出回路は、
前記直列接続の一方の側寄りの二つの前記記憶素子のうち、少なくとも一つの記憶素子の状態が前記一方のレベルから前記他方のレベルへと変化したとき、前記受信したシリアルデータの各ビットの開始を検出すること、
を特徴とする請求項３に記載の調歩同期式シリアル通信装置。
【請求項５】
前記シフトレジスタ及び前記エッジ検出回路を有しており前記位相反転回路の動作を制御する位相反転制御回路は、自身が稼動状態となった際に、前記受信回路を稼動状態とさせるための制御信号を前記受信回路へと出力すること、
を特徴とする請求項３に記載の調歩同期式シリアル通信装置。
【請求項６】
調歩同期方式の同期用ビットが付与される複数ビットからなるシリアルデータを互いに送受信する、少なくとも二つの調歩同期式シリアル通信装置によって構成された調歩同期式シリアル通信システムにおいて、
マスタ側の調歩同期式シリアル通信装置は、
前記シリアルデータをスレーブ側の調歩同期式シリアル通信装置に送信し、
スレーブ側の調歩同期式シリアル通信装置は、
前記マスタ側より受信したシリアルデータに関して、当該シリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、
前記シリアルデータが有する各ビットを一方のレベルから他方のレベルへと切り替わりによって取り込むためのクロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに、当該ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替えること、
を特徴とする調歩同期式シリアル通信システム。
【請求項７】
調歩同期方式の同期用ビットが付与される複数ビットから成るシリアルデータを互いに送受信する、少なくとも二つの調歩同期式シリアル通信装置間における調歩同期式シリアル通信方法であって、
マスタ側の調歩同期式シリアル通信装置は、
前記シリアルデータをスレーブ側の調歩同期式シリアル通信装置に送信し、
スレーブ側の調歩同期式シリアル通信装置は、
前記マスタ側より受信したシリアルデータに関して、当該シリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、
前記シリアルデータが有する各ビットを一方のレベルから他方のレベルへと切り替わりによって取り込むためのクロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに、当該ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替えること、
を特徴とする調歩同期式シリアル通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、調歩同期式シリアル通信装置、調歩同期式シリアル通信システム及び調歩同期式シリアル通信方法に関する。
【背景技術】
【０００２】
ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）は、パソコンのシリアルポート（ＲＳ−２３２Ｃ、ＩｒＤＡ、ＵＳＢ、ＩＥＥＥ１３９４等）に用いられる汎用の調歩同期式シリアル通信装置である。ＵＡＲＴを搭載した装置間では、マスタ側装置がスレーブ側装置に対してＵＡＲＴ規格に応じたデータをパラレル／シリアル変換して送信する。一方、スレーブ側装置はマスタ側装置から受信したシリアルデータに対してシリアル／パラレル変換を行い、その結果得られるデータに応じた演算処理を行う。ＵＡＲＴ規格では、マスタ側装置からスレーブ側装置に対してシリアルデータと併せて同期用のクロック信号を供給する必要がないため、非同期なデータ転送が可能となる。
【０００３】
図４は、従来の調歩同期式シリアル通信システムの構成を示す図である（例えば、以下に示す特許文献１を参照）。
【０００４】
マスタ側装置１０及びスレーブ側装置２０は、前述したＵＡＲＴ（１１、２１）の他、装置全体の制御を司るＣＰＵ（１２、２２）、装置内部で用いられるクロック信号を生成するためのＯＳＣ（１３、２３）を夫々有している。また、マスタ側装置１０とスレーブ側装置２０夫々のＵＡＲＴ（１１、２１）間では、一本の信号線（若しくは無線）を介して、シリアルデータの送受信が行われる。
【０００５】
ＵＡＲＴ規格では、マスタ側装置１０とスレーブ側装置２０間で同期を合わせるべく、所定期間において所定レベルを維持する同期用ビットが規定されている。同期用ビットとしては、所定データサイズ（例えば１バイト）の転送データの先頭に付与され、データ転送の開始をスレーブ側装置２０に識別させるための『スタートビット』と、当該転送データの末尾に付与されて、データ転送の終了をスレーブ側装置２０に識別させるための『ストップビット』がある。
【０００６】
なお、スタートビットはボーレイト（９６００ｂｐｓ、２８８００ｂｐｓ等）で定まるビット長の期間Ｌレベルを維持し、ストップビットは当該ビット長の期間Ｈレベルを維持する。さらに、ＵＡＲＴ規格では、当該転送データのパリティチェックを行うべく当該転送データに「パリティビット」が付与されることとなる。
【特許文献１】特開２００４−２４７８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５は、スレーブ側装置２０におけるシリアルデータのスタートビットの検出動作を説明するための図である。なお、図５（ａ）はスレーブ側装置２０が受信した１パケット分のシリアルデータの波形図、図５（ｂ）はシリアルデータに含まれる各ビットをスレーブ側装置２０に取り込むためのサンプリングクロック信号の波形図である。
【０００８】
図５（ａ）に示すように、１パケット分のシリアルデータは、所定期間Ｌレベルを示すスタートビット、複数ビット分の転送データ、所定期間Ｈレベルを示すストップビットが配列されて形成される。ここで、アイドル状態にあるスレーブ側装置２０は、常時、ＵＡＲＴ２１によってマスタ側装置１０から送信されうる当該シリアルデータの立ち下がりエッジの有無を検出する。そして、ＵＡＲＴ２１が、図５（ｂ）に示すようなサンプリングクロック信号の所定エッジ（例えば、立ち上がりエッジ）によって、所定期間Ｌレベルのシリアルデータを検出したとき、データ転送の開始を示すスタートビットが検出したこととなる。
【０００９】
しかしながら、図５（ｂ）に示すように、マスタ側装置１０及びスレーブ側装置２０の各ＯＳＣ（１３、２３）の精度が悪く、各ＯＳＣ（１３、２３）で生成される発振クロック信号の周波数や位相等のズレが生じた場合、調歩同期式シリアル通信が正常に行われない場合がある。例えば、マスタ側のＯＳＣ１３の発振クロック信号をもとに設定される転送ビットレート（ＢＰＳ）と、スレーブ側のＯＳＣ２３の発振クロック信号をもとに設定されるサンプリング周期が必ずしも一致しない場合がある。
【００１０】
この場合、例えば、図５（ｂ）に示すように、シリアルデータのスタートビットを示す期間（以下、スタートビット期間）においてサンプリングクロック信号の所定エッジが位置せず、スレーブ側装置２０において転送パケットの取りこぼしや、受信リトライ回数の増長等といった不具合が生じることとなる。
【課題を解決するための手段】
【００１１】
前述した課題を解決する主たる本発明は、調歩同期方式の同期用ビットが付与される複数ビットから成るシリアルデータを送受信する調歩同期式シリアル通信装置において、受信したシリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、前記シリアルデータが有する各ビットを一方のレベルから他方のレベルへの切り替わりによって取り込むためのクロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに、当該１ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替えること、とする。
【発明の効果】
【００１２】
本発明によれば、調歩同期式シリアル通信方式にて転送されてきたシリアルデータの受信をより確実なものとする調歩同期式シリアル通信装置、調歩同期式シリアル通信システム及び調歩同期式シリアル通信方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
＜ＵＡＲＴ内蔵ＬＳＩの構成＞
図１は、本発明の一実施形態に係る調歩同期式シリアル通信装置１００を搭載したＬＳＩ２００の構成を示す図である。
【００１４】
なお、ＬＳＩ２００は、調歩同期方式の同期用ビットが付与される複数ビットからなるシリアルデータを互いに送受信する、少なくとも二つの調歩同期式シリアル通信装置によって構成された調歩同期式シリアル通信システムにおいて、主としてスレーブ側装置に該当するものである。すなわち、ＬＳＩ２００は、不図示のマスタ側装置と、図４に示すような調歩同期式シリアル通信システムを構成するものである。
【００１５】
ＬＳＩ２００は、不図示のマスタ側装置からシリアルデータを受信したとき、調歩同期式シリアル通信装置１００において当該シリアルデータが自身を宛先としたデータであるか否かを解析する。ここで、調歩同期式シリアル通信装置１００は、自身を宛先としたデータであると解析した場合、アドレスカウンタ２１０に対してアドレスリセット信号ＲＥＳＴＡＴを供給する。
【００１６】
アドレスカウンタ２１０は、アドレスリセット信号ＲＥＳＴＡＴが供給されたとき、出力するアドレスＡＤＤＲを０にクリアする。そして、リセット信号ＲＳＴによるリセット解除並びに読み出し（Ｒ）／書き込み（Ｗ）のいずれかの指定がなされた後、アドレスカウンタ２１０は、例えば８ビットカウンタの場合、“０〜２５５”までのアドレスＡＤＤＲのカウントアップを行なう。なお、アドレスカウンタ２１０は、アドレスＡＤＤＲを“２５５”までカウントアップした後は、外部から再びリセットされるか電源が切れるまで、アドレスＡＤＤＲの値を“２５５”に保持する。
【００１７】
さらに、アドレスカウンタ２１０は、アドレスリセット信号ＲＥＳＴＡＴの待ち状態になったとき、後述の位相反転制御回路１３０の動作を許可するためのイネーブル信号ＳＦＥＮを、位相反転制御回路１３０に供給することとする。すなわち、位相反転制御回路１３０は、アドレスカウンタ２１０がアドレスリセット信号ＲＥＳＴＡＴの待ち状態となるまで、イネーブル信号ＳＦＥＮが供給されないため、アイドル状態を維持することとなる。
【００１８】
記憶装置２２０は、ＥＥＰＲＯＭ等の不揮発性メモリ、若しくは、ＳＤＲＡＭ等の揮発性メモリである。アドレスデコーダ２２１によって、アドレスカウンタ２１０から供給されたアドレスＡＤＤＲをカラム／ロウアドレスに変換した後、当該カラム／ロウアドレスに基づいてメモリセルアレイ２２２への読み出し／書き込みを行う。ここで、アドレスＡＤＤＲが読み出し用のアドレスの場合、メモリセルアレイ２２２から読み出されたシリアルデータは、調歩同期式シリアル通信装置１００を介して、シリアルデータ送信元のマスタ側装置へと送信される。
【００１９】
＜調歩同期式シリアル通信装置の構成／動作＞
つぎに、図２、図３を適宜参照しつつ、調歩同期式シリアル通信装置１００の構成について説明する。なお、以下の説明において、ＵＡＲＴ規格で定められたシリアルデータに付与されるスタートビットはＬレベルとし、ストップビットはＨレベルの場合とする。
【００２０】
さらに、調歩同期式シリアル通信装置１００において、シリアルデータの各ビットの取り込みは、システムクロック信号ＳＣＬＫの立ち上がりエッジ（ＬレベルからＨレベルへの切り替わり）によって行われることとする。
【００２１】
また、システムクロック信号ＳＣＬＫは、一般的に、シリアルデータの各ビットを安定して取り込むべく、セットアップタイム／ホールドタイムのマージンを確保する目的で、シリアルデータの各ビットを示す期間の中間付近において、その立ち上がりエッジが位置するように位相の設定がなされている。
【００２２】
調歩同期式シリアル通信装置１００は、外部のマスタ側装置から転送されるシリアルデータの入力端子ＳＤＡＩと、外部のマスタ側装置に対して転送するシリアルデータの出力端子ＳＤＡＯと、ＯＳＣ１５０を発振させるべく水晶発振器１６０等の外部回路を接続させるための二つのＸＴ端子を有する。
【００２３】
また、調歩同期式シリアル通信装置１００は、Ｉ／Ｏポート１１０、ＵＡＲＴ１２０、位相反転制御回路１３０、クロック生成回路１４０を有する。
【００２４】
Ｉ／Ｏポート１１０は、入力端子ＳＤＡＩから入力されたシリアルデータ用の入力ポートや、出力端子ＳＤＡＯへ出力するシリアルデータ用の出力ポートであり、所定の静電破壊対策等を行うものである。なお、Ｉ／Ｏポート１１０に入力されたシリアルデータは、受信ＵＡＲＴ部１２１及びシフトレジスタ１３１へ供給されることとする。
【００２５】
ＵＡＲＴ１２０は、受信ＵＡＲＴ部１２１（『受信回路』）と、送信ＵＡＲＴ部１２２を有する。なお、ＵＡＲＴ１２０の一般的な構成は、例えば、特開２００４−２４７８５６号公報の図７に開示される。
【００２６】
受信ＵＡＲＴ部１２１は、入力端子ＳＤＡＩ及びＩ／Ｏポート１１０を介して受信した所定データサイズのシリアルデータの各ビットを、システムクロック信号ＳＣＬＫの所定エッジ（例えば、立ち上がりエッジ）によって内部レジスタ等へ取り込む。そして、この取り込んだデータに対してシリアル／パラレル変換を施した後、所定のデコード処理を行う。この場合、受信ＵＡＲＴ部１２１は、受信したシリアルデータがＬＳＩ２００を宛先とするものか否かを解析して、ＬＳＩ２００を宛先とするとき、ＲＥＳＴＡＴ信号を出力する。
【００２７】
送信ＵＡＲＴ部１２２は、まず、送信すべき所定データサイズ毎のパラレルデータに対してＵＡＲＴ規格で定められた同期用ビット（スタートビット、ストップビット）や、パリティチェック用のパリティビットを付与する。その後、パラレル／シリアル変換を施して得られるシリアルデータを、Ｉ／Ｏポート１１０及び出力端子ＳＤＡＯを介して、その他の通信可能な調歩同期式シリアル通信装置へと送信する。なお、図１では、メモリセルアレイ２２２からシリアルデータが読み出される例を示しており、送信ＵＡＲＴ部１２２は、パラレル／シリアル変換を実施する必要はない。
【００２８】
位相反転制御回路１３０は、シフトレジスタ１３１と、エッジ検出回路１３２と、を有しており、位相反転回路１４３におけるシステムクロック信号ＳＣＬＫの位相反転動作を制御するものである。なお、位相反転制御回路１３０は、前述したように、アドレスカウンタ２１０からイネーブル信号ＳＦＥＮが供給された場合に稼動状態となる。このとき、位相反転制御回路１３０は、自身が稼動状態となった際に、ＵＡＲＴ１２０を稼動状態とさせるためのイネーブル信号ＩＤＥＮをＵＡＲＴ１２０へと出力することとする。すなわち、調歩同期方式に基づいてシリアルデータが不定期に受信される状況下にあるため、受信回路を常時稼動させ続けることは、消費電力等の面からも好ましくない。そこで、位相反転制御回路が稼動状態となったとき、受信回路を稼動状態とさせる仕組みを設けることした。
【００２９】
シフトレジスタ１３１は、１ビットを格納する記憶素子（フリップフロップ回路等）が直列接続されて構成される。シフトレジスタ１３１は、Ｉ／Ｏポート１１０から供給されるシリアルデータを、クロック信号ＰＳＣＫの所定エッジ（例えば、立ち上がりエッジ）に基づいて、当該直列接続の一方の側より供給させて他方の側へと順次シフトすることとなる。
【００３０】
エッジ検出回路１３２は、シフトレジスタ１３１における一方の側の記憶素子の状態変化に基づいて、Ｉ／Ｏポート１１０から供給されるシリアルデータの各ビットの開始を検出するとともに、当該検出した旨を示す検出信号ＰＨＳＦを出力する。
【００３１】
例えば、エッジ検出回路１３２は、シフトレジスタ１３１における所定ビット数分の記憶素子の状態を２進数で表した場合、最上位ビットＭＳＢに対応づけられるシフトレジスタ１３１の記憶素子の状態が“１”から“０”へと切り替わるとき、Ｉ／Ｏポート１１０から供給されるシリアルデータがＨレベルからＬレベルへと立ち下がった旨を検出することとなる。また、この場合、エッジ検出回路１３２は、Ｉ／Ｏポート１１０から供給されるシリアルデータの各ビットのうち、Ｌレベルを示すスタートビットの開始を検出することとなる。
【００３２】
一方、最上位ビットＭＳＢに対応づけられたシフトレジスタ１３１の記憶素子の状態が“０”から“１”へと切り替わるとき、エッジ検出回路１３２は、Ｉ／Ｏポート１１０から供給されるシリアルデータがＬレベルからＨレベルへと立ち上がった旨を検出することとなる。なお、この場合、エッジ検出回路１３２は、Ｈレベルを示すストップビットの開始を検出することとなる。
【００３３】
ここで、例えば、５ビットのシフトレジスタ１３１の場合、“１１１１１”から“０１１１１”へと状態遷移がなされたとき、最上位ビットＭＳＢに対応づけられたシフトレジスタ１３１の記憶素子の状態が“１”から“０”へと変化するため、エッジ検出回路１３２は、受信したシリアルデータの立ち下がりを検出することとなる。しかしながら、シリアルデータの転送レートと、シフトレジスタ１３１におけるクロック信号ＰＳＣＫに基づくシフトタイミングとの同期がとれない場合、最上位ビットＭＳＢに対応づけられたシフトレジスタ１３１の記憶素子の状態変化が見過ごされる恐れがある。
【００３４】
そこで、エッジ検出回路１３２は、最上位ビットＭＳＢより１桁分下位のビットに対応づけられたシフトレジスタ１３１の記憶素子の状態変化も検出することとする。すなわち、シフトレジスタ１３１において、“１１１１１”から“０１１１１”へと状態遷移と併せて、“０１１１１”から“００１１１”への状態遷移についてもエッジ検出の対象とする。
【００３５】
このように、エッジ検出回路１３２は、シフトレジスタ１３１の一方の側寄りの連続する二つの記憶素子の状態変化を用いることによって、セットアップ／ホールド違反等によって一方の記憶素子が不安定な状態変化であっても、他方の記憶素子が正常な状態変化であれば、シリアルデータの各ビットの開始の検出をより確実に行うことが可能となる。
【００３６】
クロック生成回路１４０は、ＰＳＣＫ生成回路１４１、ＳＣＬＫ生成回路１４２、位相反転回路１４３を有する。
【００３７】
ＰＳＣＫ生成回路１４１は、ＯＳＣ１５０において生成された発振クロック信号ＣＬＫに対して所定分周を施すことで、位相反転制御回路１３０に用いられるクロック信号ＰＳＣＫ（数ＫＨｚオーダ）を生成するものである。同様に、ＳＣＬＫ生成回路１４２は、ＯＳＣ１５０において生成された発振クロック信号ＣＬＫに対して所定分周を施すことで、ＬＳＩ２００内部のタイミング基準となるシステムクロック信号ＳＣＬＫ（数百Ｈｚオーダ）を生成するものである。なお、システムクロック信号ＳＣＬＫは、例えば、アドレスカウンタ２１０のカウンタクロックや、ＵＡＲＴ１２０の受信ＵＡＲＴ部１２１において、シリアルデータの各ビットを取り込むためのサンプリングクロックとして用いられる。
【００３８】
位相反転回路１４３は、受信したシリアルデータのうち少なくともいずれか一つのビット（スタートビット、ストップビット、パリティビット、データビット）の開始の検出を契機として、システムクロック信号ＳＣＬＫがＨレベルを示すとき、システムクロック信号ＳＣＬＫを位相反転させるとともに、当該ビットを示す期間内にシステムクロック信号ＳＣＬＫをＬレベルからＨレベルへと切り替える、すなわち立ち上がりエッジを生じさせることとする。
【００３９】
例えば、図２は、スタートビットの開始が検出される際にシステムクロック信号ＳＣＬＫがＨレベルである場合における、調歩同期式シリアル通信装置１００の主要信号の波形を示すものである。なお、図２に示す例では、本来、スタートビットを示すＬ期間の中間付近にシステムクロック信号ＳＣＬＫの立ち上りエッジが位置すべきところ、受信したシリアルデータとシステムクロック信号ＳＣＬＫの同期がとれておらず、システムクロック信号ＳＣＬＫの立ち上がりエッジが、スタートビットを示すＬ期間の開始位置付近に位置した場合である（図２（ｄ）参照）。
【００４０】
入力端子ＳＤＡＩに入力されたシリアルデータ（図２（ａ）参照）は、Ｉ／Ｏポート１１０を介してシフトレジスタ１３１の一方の側に供給され、ＰＳＣＫ生成回路１４１において生成されたクロック信号ＰＳＣＫ（図２（ｂ）参照）に基づいて、シフトレジスタ１３１の他方の側に向けて順次シフトされることとなる。そして、エッジ検出回路１３２において、シフトレジスタ１３１が「“１１１・・１”から“０１１・・１”へ」若しくは「“０１１・・１”から“００１・・１”へ」と状態遷移する旨を検出することで、シリアルデータの立ち下がり、すなわちスタートビットの開始タイミングＸを検出する。この結果、エッジ検出回路１３２は、クロック信号ＰＳＣＫの所定サイクル数が経過したタイミングＹにて、スタートビットの開始タイミングＸを検出した旨を示すＰＨＳＦ信号（図２（ｃ）参照）を出力する。
【００４１】
このとき、位相反転回路１４３は、エッジ検出回路１３２からＰＨＳＦ信号が供給されることとなるが、この供給されたタイミングＺにおいて、システムクロック信号ＳＣＬＫはＨレベルを示すことになるため（図２（ｄ）参照）、システムクロック信号ＳＣＬＫの位相反転を行う（図２（ｅ）参照）。さらに、位相反転回路１４３は、スタートビットを示すＬ期間内において、システムクロック信号ＳＣＬＫを位相反転したタイミングＺから所定期間経過したタイミングＷにおいて、システムクロック信号ＳＣＬＫをＬレベルからＨレベルへと切り替える、すなわち立ち上がりエッジを生じさせるのである（図２（ｅ）参照）。なお、タイミングＷは、スタートビットを示すＬ期間の中間付近に設定されることが好ましい。
【００４２】
このように、調歩同期式シリアル通信装置１００は、受信したシリアルデータとシステムクロック信号ＳＣＬＫの同期がとれず、システムクロック信号の立ち上がりエッジが、シリアルデータの各ビットを示す期間から外れる場合や、各ビットの境界付近に位置するためデータ取り込みが不安定となる場合があったとしても、当該ビットを示す期間内において、システムクロック信号ＳＣＬＫの立ち上がりエッジを、確実に且つデータの取り込みが安定なタイミングで生じさせることができる。この結果、調歩同期式シリアル通信装置１００は、受信したシリアルデータをより確実に検出することが可能となるのである。
【００４３】
さらに、位相反転回路１４３は、受信したシリアルデータのうち少なくともいずれか一つのビット（スタートビット、ストップビット、パリティビット、データビット）の開始の検出を契機として、システムクロック信号ＳＣＬＫがＬレベルを示すとき、システムクロック信号ＳＣＬＫの現在の状態を維持させることとする。
【００４４】
例えば、図３は、スタートビットの開始が検出される際にシステムクロック信号ＳＣＬＫがＬレベルである場合における、調歩同期式シリアル通信装置１００の主要信号の波形を示すものである。図３に示す例では、システムクロック信号ＳＣＬＫの立ち上りエッジが、偶発的に、スタートビットを示すＬ期間の中間付近に位置する場合である（図３（ｄ）参照）。
【００４５】
図２の説明と同様に、入力端子ＳＤＡＩに入力されたシリアルデータ（図３（ａ）参照）は、クロック信号ＰＳＣＫ（図３（ｂ）参照）に基づいてシフトレジスタ１３１内で順次シフトされることとなる。そして、エッジ検出回路１３２において、スタートビットの開始タイミングＸが検出された後、クロック信号ＰＳＣＫの所定サイクル数が経過したタイミングＹにて、スタートビットの開始タイミングＸを検出した旨を示すＰＨＳＦ信号（図３（ｃ）参照）を出力する。
【００４６】
このとき、位相反転回路１４３は、エッジ検出回路１３２からＰＨＳＦ信号が供給されることとなるが、この供給されたタイミングＺにおいて、システムクロック信号ＳＣＬＫはＬレベルを示すことになるため（図３（ｄ）参照）、システムクロック信号ＳＣＬＫの位相反転を行わずに現在の状態を維持することとなる。
【００４７】
なお、この場合、図２に示した例と同様に、前述したタイミングＺにおいて位相反転を実施したシステムクロック信号ＳＣＬＫの波形を図３（ｅ）に示すこととする。図３（ｅ）に示すように、システムクロック信号ＳＣＬＫの立ち上がりエッジは、スタートビットの開始位置Ｘ付近に位置するため、スタートビットの取り込みが不安定になる。そこで、スタートビット等シリアルデータの各ビットの開始を検出した場合であっても、システムクロック信号がＬレベルのときには、システムクロック信号ＳＣＬＫの位相を反転させずに現在の状態を維持させることとする。この結果、調歩同期式シリアル通信装置１００は、受信したシリアルデータをより確実に検出することが可能となる。
【００４８】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態に係る調歩同期式シリアル通信装置を搭載したＬＳＩの構成を示す図である。
【図２】本発明の一実施形態に係る調歩同期式シリアル通信装置の動作を説明するための主要信号の波形図である。
【図３】本発明の一実施形態に係る調歩同期式シリアル通信装置の動作を説明するための主要信号の波形図である。
【図４】調歩同期式シリアル通信システムの構成を示す図である。
【図５】従来の調歩同期式シリアル通信装置の動作を説明するための図である。
【符号の説明】
【００５０】
１０  マスタ側装置
２０  スレーブ側装置
１２、２２  ＣＰＵ
１００  調歩同期式シリアル通信装置
１１０  Ｉ／Ｏポート
１１、２１、１２０  ＵＡＲＴ
１２１  受信ＵＡＲＴ部
１２２  送信ＵＡＲＴ部
１３０  位相反転制御回路
１３１  シフトレジスタ
１３２  エッジ検出回路
１４０  クロック生成回路
１４１  ＰＳＣＫ生成回路
１４２  ＳＣＬＫ生成回路
１４３  位相反転回路
１３、２３、１５０  ＯＳＣ
１６０  水晶発振器
２００  ＬＳＩ
２１０  アドレスカウンタ
２２０  記憶装置
２２１  アドレスデコーダ
２２２  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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