(57)【要約】【課題】強化された遮蔽構造を備えた金属酸化膜半導体（ＭＯＳ）デバイスを提供すること。【解決手段】ＭＯＳデバイスは、基板上に形成された半導体層を含み、その基板は水平面とその水平面に垂直な方向の法線とを画定する。第１のソース／ドレイン領域および第２のソース／ドレイン領域が、半導体層内で、その上面近傍に形成され、第１のソース／ドレイン領域と第２のソース／ドレイン領域は互いに離隔されている。ゲートが、半導体層の上面近傍に形成され、少なくとも部分的には第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置される。第１の誘電領域が、ＭＯＳデバイス内に形成され、半導体層の上面から下方に第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。【選択図】  図１
2006060224.tif 000002
【特許請求の範囲】
【請求項１】
水平面と前記水平面に垂直な方向の法線とを画定する、基板上に形成された半導体層と、
前記半導体層内で前記半導体層の上面近傍に形成され、互いに離隔されている第１のソース／ドレイン領域および第２のソース／ドレイン領域と、
前記半導体層の上面近傍に形成され、少なくとも部分的には前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置されるゲートと、
前記半導体層の上面から下方に第１の距離まで前記半導体層の中に延在するトレンチの境界を画定し、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に形成される第１の誘電領域と、
前記第１の誘電領域に実質的に形成され、少なくともその一部分が、前記第１の誘電領域の底壁と前記第１の誘電領域の少なくとも１つの側壁との少なくとも１つに隣接して配置される遮蔽構造と
を含む金属酸化膜半導体（ＭＯＳ）デバイス。
【請求項２】
前記ゲートの少なくとも一部分が、前記第１の誘電領域の側壁上で、前記第２のソース／ドレイン領域近傍に形成され、前記遮蔽構造の少なくとも一部分が前記第１の誘電領域の底壁上に形成され、前記遮蔽構造は前記ゲートと離隔されている、請求項１に記載のデバイス。
【請求項３】
前記ゲートの少なくとも一部分は、前記第１の誘電領域内にほぼ垂直に配置され、前記ゲートの少なくとも一部分は、前記半導体層の上面の上方に、かつ、前記第２のソース／ドレイン領域に向かってほぼ横方向に伸びて形成される、請求項１に記載のデバイス。
【請求項４】
前記遮蔽構造の少なくとも一部分は、前記第１の誘電領域にほぼ垂直に配置され、前記遮蔽構造の少なくとも一部分は、前記半導体層の上面の上方に、かつ、前記第２のソース／ドレイン領域に向かってほぼ横方向に伸びて形成される、請求項１に記載のデバイス。
【請求項５】
前記半導体層と前記基板との間に配置された第２の型の導電性である第２の半導体層をさらに含み、前記半導体層は第１のドーピング濃度を伴い、前記第２の半導体層は第２のドーピング濃度を伴い、前記第１のドーピング濃度は、前記半導体層と前記第２の半導体層との間の電荷のバランスを実質的にとるために、前記第２のドーピング濃度にほぼ等しい、請求項１に記載のデバイス。
【請求項６】
前記半導体層の上面から測定して、前記半導体層の上面から下方に第２の距離まで前記半導体層を通って延在するトレンチの境界を画定する第２の誘電領域をさらに含み、前記第２の誘電領域は前記第１の誘電領域と前記第２のソース／ドレイン領域との間で前記第１の誘電領域の近傍に形成され、前記第２の距離は前記第１の距離より短く、前記ゲートは前記第２の誘電領域にほぼ垂直に配置され、前記ゲートの少なくとも一部分は前記第２の誘電領域の側壁上に形成される、請求項１に記載のデバイス。
【請求項７】
前記半導体層内で、前記遮蔽構造の近傍に、かつ、前記ゲートの少なくとも一部分の下に形成された局部的なドーピング領域をさらに含み、前記局部的なドーピング領域は前記半導体層のドーピング・レベルに比してより高いドーピング・レベルを有する、請求項１に記載のデバイス。
【請求項８】
前記局部的なドーピング領域内のドーピング・レベルは、前記ゲートに向かってほぼ横方向に延在する前記遮蔽構造から測定された距離に応じて上がる、請求項７に記載のデバイス。
【請求項９】
少なくとも１つの金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路であって、前記少なくとも１つのＭＯＳデバイスは、
前記基板が水平面と前記水平面に垂直な方向の法線とを規定する基板上に形成された半導体層と、
前記半導体層内で、前記半導体層の上面近傍に形成され、互いに離隔されている第１のソース／ドレイン領域および第２のソース／ドレイン領域と、
前記半導体層の上面近傍に形成され、少なくとも部分的には前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置されるゲートと、
前記半導体層の上面から下方に第１の距離まで前記半導体層の中へ延在するトレンチの境界を画定し、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に形成される第１の誘電領域と、
前記第１の誘電領域に実質的に形成され、少なくともその一部分が、前記第１の誘電領域の底壁と前記第１の誘電領域の少なくとも１つの側壁との少なくとも１つに隣接して配置される遮蔽構造と
を含む集積回路。
【請求項１０】
半導体層を水平面と前記水平面に垂直な方向の法線とを規定する基板上に形成する工程と、
前記半導体層内で前記半導体層の上面近傍に、互いに離隔されている第１のソース／ドレイン領域および第２のソース／ドレイン領域を形成する工程と、
前記半導体層の上面近傍に、かつ、少なくとも部分的には前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置して、ゲートを形成する工程と、
前記半導体層の上面から下方に第１の距離まで前記半導体層の中へ延在するトレンチの境界を画定する第１の誘電領域を前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に形成する工程と、
実質的に前記第１の誘電領域に遮蔽構造を形成する工程であって、前記遮蔽構造の少なくとも一部分が、前記第１の誘電領域の底壁と前記第１の誘電領域の少なくとも１つの側壁との少なくとも１つに隣接して配置される工程と
を含む金属酸化膜半導体デバイスを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より詳細には改善された遮蔽構造を含む拡散金属酸化膜半導体（ＤＭＯＳ）デバイスに関する。
【背景技術】
【０００２】
横型ＤＭＯＳデバイスおよび縦型ＤＭＯＳデバイスを含むパワー金属酸化膜半導体（ＭＯＳ）デバイスは、例えば無線通信システムにおける電力増幅器などのさまざまな用途に採用されている。従来の横型ＤＭＯＳデバイスにおいては通常、少なくとも部分的には、デバイスのシリコンと酸化物との間の上面の界面に捕捉されるイオン化したキャリアのために、好ましくないホット・キャリア劣化が認められる。加えて、横型ＤＭＯＳデバイスにおいては、少なくとも部分的には、デバイスの上面またはその近くで電界集中が高くなることから、一般的に、縦型ＤＭＯＳデバイスに比して降伏電圧が相対的に低い。他方、縦型ＤＭＯＳデバイスにおいては、通常、相対的に高抵抗なソース接触を少なくとも部分的には原因として利得が減少し、帰還容量（Ｃｒｓｓ）が増加し、そのため、デバイスの高周波（例えば１ギガヘルツ（ＧＨｚ）を超える）性能に重大な影響を与える可能性がある。その結果、縦型ＤＭＯＳデバイスの電気的性能は、特に高周波の用途には、一般的に受け入れられない。
【０００３】
例えばパワー用途、高周波動作が望ましい用途等の多くの用途においては、ＭＯＳデバイスに付随するオン抵抗を最小にすることは有利である。横型ＤＭＯＳデバイスにおいては、オン抵抗は、通常、デバイスのＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域のドーピング濃度を高くすることによって引き下げられる。しかし、ＬＤＤ領域はデバイスのシリコン／酸化物の界面に近接して通常は形成されるので、ＬＤＤ領域のドーピング濃度を高くすることによって、好ましくないことであるが、デバイスのホット・キャリア劣化は進み、それによりデバイスの信頼性に大きな影響を与える。
【０００４】
そのため、従来のＭＯＳデバイスに通常は影響を与える１つまたは複数の上記の欠陥を有さない、改善された性能および信頼性に耐えうるＭＯＳデバイスが必要とされる。さらに、そのようなＭＯＳデバイスが標準的なＣＭＯＳ処理技術と完全に互換であるとすれば、それは望ましいことである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、デバイスのホット・キャリア劣化および／またはゲート・ドレイン間静電容量を大きく上げることなく、ＭＯＳデバイスのオン抵抗を引き下げ、それによってデバイスの高周波性能および信頼性を改善するための技術を提供することを目的とする。さらに、本発明の技術は、集積回路（ＩＣ）デバイス、例えばＤＭＯＳデバイスを従来のＣＭＯＳ互換処理技術を使って製造するために使用することができる。その結果、ＩＣデバイスを製造するコストは大きく上昇しない。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ＭＯＳデバイスは基板上に形成された半導体層を含み、基板は水平面とその水平面に垂直な方向の法線を画定する。第１のソース／ドレイン領域および第２のソース／ドレイン領域が、半導体層内で、半導体層の上面近傍に形成され、第１のソース／ドレイン領域および第２のソース／ドレイン領域は、互いに離隔されている。ゲートは、半導体層の上面近傍に形成され、少なくとも部分的には第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置される。第１の誘電領域は、ＭＯＳデバイスに形成され、半導体層の上面から下方へ第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成される。ＭＯＳデバイスは主として第１の誘電領域に実質的に形成される遮蔽構造をさらに含み、遮蔽構造の少なくとも一部分が、第１の誘電領域の底壁および／または第１の誘電領域の１つまたは複数の側壁に隣接して配置される。このようにして、ＭＯＳデバイスは、改善された電気的性能（例えば、オン抵抗の引き下げ）および／または信頼性（例えば、ホット・キャリア劣化の抑制、絶縁破壊電圧の引き上げ等）を示し、標準的なＣＭＯＳ処理技術とほぼ互換可能である。
【０００７】
本発明のこれらおよびその他の特徴と利点は、添付の図面に関連して読まれるべき、本発明の例示的実施形態についての以下の詳細な説明から明らかとなる。
【発明を実施するための最良の形態】
【０００８】
本発明を、本明細書では、ＤＭＯＳトランジスタならびに他のデバイスおよび／または回路の形成に適した例示的ＣＭＯＳ半導体製造技術に関して説明する。しかし、本発明は、この、あるいは、いずれかの特定のデバイスまたは回路の製造に限定されるものではないことを理解されたい。むしろ、より一般的に本発明は、デバイスのホット・キャリア劣化の影響および／またはゲート・ドレイン間静電容量を大きく引き上げることなく、デバイスの電気的性能（例えば引き下げられたオン抵抗）および／または信頼性（例えば引き上げられた絶縁破壊電圧）を有利に改善する新規の遮蔽構造を備えるＭＯＳデバイスに適用可能である。
【０００９】
本発明の実施は、ここではＮチャンネルＭＯＳデバイスに関連して説明されているが、Ｎチャンネルの実施形態に与えられている極性と反対の極性を置き換えるだけで、ＰチャンネルＭＯＳデバイスは形成することができ、本発明の技術と利点は代替実施形態にも同様に適用されることは当業者ならよく理解されるだろう。さらに、添付の図面に示されるさまざまな層および／または領域は原寸の割合で描かれていない場合もあり、このような集積回路構造に共通して使用される型の１つまたは複数の半導体層および／または領域は、説明を容易にするために所定の図面に明示されていない場合もあることを理解されたい。半導体層および／または領域が明示されていなくても、実際の集積回路構造において省略されていることを意味するものではない。
【００１０】
図１は、本発明の技術が実施されている半導体ウェーハの少なくとも一部分の断面図を示す。ウェーハは、半導体基板１０２上に形成された例示的なＤＭＯＳデバイス１００を含む。基板１０２は、普通には単結晶シリコンから形成されるが、他の材料、例えばゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等も使用でき、これらに限定されない。加えて、基板１０２は、拡散または注入工程による等、不純物すなわちドーパントを加えることによって修正され、材料の導電性を変更してきた（例えばＮ型またはＰ型）。本発明の好ましい実施形態においては、基板１０２は深くドープされたＰ型導電性であり、「＋」の記号表示を付けて表示されることが多く、そのためＰ＋基板と呼ぶ場合がある。
【００１１】
本明細書で使用される「半導体層」という用語は、その上および／またはその中に他の材料を形成することができるすべての半導体材料に及ぶ。半導体層は、基板１０２上に形成することができ、例えばエピタキシャル層１０４等の単一層を含む場合もあり、例えば電荷バランス層１０６とその上に形成されたエピタキシャル層等の多重層を含む場合もある。「ウェーハ」という用語は、シリコンがウェーハを構成する半導体材料として通常採用されることから、しばしば「シリコン体」という用語と互換して使用される。本発明はこの明細書では半導体ウェーハの一部分を使用して例示されているが、「ウェーハ」という用語は、マルチダイ・ウェーハ、単一ダイ・ウェーハ、または、その上もしくはその中に回路要素を形成することができる他の任意の構成の半導体材料も含むことができる。
【００１２】
エピタキシャル層１０４は、例えば１立法センチメートル当り約１０１５〜約１０１７原子等の既知である濃度レベルのＮ型不純物（例えばリン、ヒ素等）でドープし、材料の導電性を所望のように選択的に変更することが好ましい。エピタキシャル層１０４は、一般的にほぼ均一なドーピングを有し、それは、ドーピング・レベルが急激に変化し、その結果、デバイスの所定の領域で電界のピークが増大するのを避けるために有利である。あるいは、層１０４は、例えば従来の拡散プロセスを使ってＮ型拡散層として形成することもできる。電荷バランス層１０６は、１立法センチメートル当り約１０１４〜約３×１０１５原子のドーピング濃度を有するＰ型不純物（例えばホウ素）で軽度にドープされることが好ましいが、本発明はいずれの特定のドーピング濃度にも限定されるものではない。その結果、層１０６は本明細書ではＰ層と呼ばれる場合もある。Ｐ層１０６は、使用されると、エピタキシャル層１０４の電荷の少なくとも一部分のバランスをとるために役立つ。
【００１３】
例示的なＤＭＯＳデバイス１００は、注入または拡散プロセス等によりエピタキシャル層１０４に形成されたソース領域１１０およびドレイン領域１０８をさらに含む。ソース領域およびドレイン領域は、注入プロセス等により、既知の濃度レベルの不純物（例えばホウ素、リン等）でドープし、材料の導電性を所望のように選択的に変更することが好ましい。活性領域がデバイスに形成できるように、ソース領域１１０およびドレイン領域１０８は、基板１０２の導電性の型とは逆の導電性を伴うことが好ましい。本発明の好ましい実施形態においては、ソース領域１１０およびドレイン領域１０８はＮ型導電性である。単純なＭＯＳデバイスの場合には、ＭＯＳデバイスは本来左右対称であり、そのため双方向であることから、ＭＯＳデバイスでのソースおよびドレインの指定位置の割り当ては基本的に任意であることはいうまでもない。そのため、ソース領域およびドレイン領域は一般的に、それぞれ、第１のソース／ドレイン領域および第２のソース／ドレイン領域と呼ぶことができ、この文脈での「ソース／ドレイン」はソース領域またはドレイン領域を指す。
【００１４】
ソース領域１１０と基板１０２との間の低抵抗（例えば約１０オーム／スクエア未満）の電気経路は、例えば、エピタキシャル層１０４およびＰ層１０６を通り、かつ、少なくとも部分的には基板１０２を通る１つまたは複数のトレンチ・シンカ１２２を形成することによって提供することができる。トレンチ・シンカ１２２は、従来の方法で、例えば、１つまたは複数の開口部をエピタキシャル層１０４に形成して（例えばフォトリソグラフィ・パターニングおよびエッチングによって）基板１０２を露出させ、開口部の少なくとも１つまたは複数の側壁および／または底壁上に、トレンチ・フィル・プロセスの使用等による導電材料１２４（例えばドープしたポリシリコン）の形成により形成することができ、このことは当業者には理解されよう。本発明の好ましい実施形態においては、導電材料１２４はＰ型導電性である。トレンチ・シンカ１２２の中央部分１２６は、導電材料を含むことも好ましく（例えばドープしたポリシリコン、金属等）、非導電材料（例えば二酸化ケイ素）も使用することができるが、その場合には、トレンチ・シンカ１２２に構造的な剛性を加えることになる。あるいは、トレンチ・シンカ１２２は拡散シンカを含んでもよく、拡散シンカは、従来のように、例えばウェーハ１００の上面に濃い不純物（ｈｅａｖｙ  ｉｍｐｕｒｉｔｙ）の事前堆積物（例えばホウ素）をドープし、または、非常に高い線量のイオンを注入し、その後、高温で基板１０２まで押し下げることによって形成することができる。
【００１５】
例示的なＤＭＯＳデバイス１００のソース領域１１０は、エピタキシャル層１０４に形成されたボディ領域１１２に形成されることが好ましい。ボディ領域１１２は、エピタキシャル層１０４の上面近傍に形成されることが好ましく、ソース領域１１０を越えて横に伸びてもよい。ボディ領域１１２は、例えば従来の注入工程によって、既知の濃度レベルの不純物でドープし、材料の導電性を所望のように選択的に変更することが好ましい。好ましくは、ボディ領域１１２は、ソース領域１１０の導電性の型とは逆の導電性を伴う。本発明の好ましい実施形態においては、ボディ領域１１２はＰ型導電性であり、そのためＰボディ領域と呼ばれる場合もある。
【００１６】
例示的なＤＭＯＳデバイス１００は、第１の誘電領域１２０と第２の誘電領域１２１とを含み、誘電領域の各々は、エピタキシャル層１０４の上面から所定の距離までエピタキシャル層の中を下に伸びるトレンチの境界を画定する。第１の誘電領域１２０はエピタキシャル層１０４の中を第１の距離まで伸び、第２の誘電領域１２１はエピタキシャル層の中を第２の距離まで伸び、第１の距離は第２の距離より長い。ソース領域１１０にもっとも近い第２の誘電領域１２１の少なくとも側壁は、図示のように、基板１０２の平面にほぼ垂直であることが好ましいが、第２の誘電領域の形状は図示されているものに限られない。例えば、第２の誘電領域１２１の１つまたは複数の側壁はＶ字形であってもよい。第２の誘電領域１２１は、酸化物（例えば二酸化ケイ素）またはその他の適当な絶縁材料（例えば窒化ケイ素等）を含んでもよく、ソース領域１１０とドレイン領域１０８との間に形成されることが好ましい。
【００１７】
ＤＭＯＳデバイス１００は、エピタキシャル層１０４の上面近傍および少なくとも部分的にはドレイン領域１０８とソース領域１１０との間に形成されるゲート１１６をさらに含む。図１に示される例示的実施形態においては、ゲート１１６は第２の誘電領域１２１にほぼ垂直に配置されているが、ゲートの他の配置も本発明によって想定され、そのうちのいくつかは後に詳述する。ゲート１１６は、第２の誘電領域１２１の側壁および／または底壁の少なくとも一部分に隣接して、ソース領域１１０およびＰボディ領域１１２の近傍に形成されることが好ましい。ゲート１１６は、第２の誘電領域１２１の側壁および／または底壁に形成される酸化物層上に、例えば酸化プロセスを使って形成することもできる。酸化物層は、ゲート酸化物とも呼ばれ、ゲート１１６を少なくとも周囲のエピタキシャル層１０４から電気的に分離する。
【００１８】
ゲート１１６は、例えばポリシリコン材料等の導電材料から形成されることが好ましいが、適当な代替材料（例えば金属等）も同様に採用することができる。ゲート１１６の抵抗はケイ化物層（図示せず）をゲートに施すことによって引き下げることができ、所定の高周波用途での使用に特に有益である。当業者には明らかとなるように、ゲート１１６が第２の誘電領域１２１の側壁に形成されるか底部に形成されるかによって、ゲート１１６の最大幅は、第２の誘電領域の深さまたは幅によってそれぞれ決定される。第２の誘電領域１２１は酸化物（例えば二酸化ケイ素）または代替の絶縁材料で充填され、第２の誘電領域はエピタキシャル層１０４の上面とほぼ平らになる。
【００１９】
第２の誘電領域１２１にゲート１１６を形成することにより、要するに、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）構造が形成されることになる。ＲＥＳＵＲＦは、高電圧、低オン抵抗デバイスの設計に採用されるよく知られた技術である。基本的には、ＲＥＳＵＲＦ効果によって、電界の電位線は、デバイス内に、主にデバイスのフィールド酸化膜部分の下に、ドレイン領域１０８に向かって横方向に分配される。この結果、ＲＥＳＵＲＦを利用していないデバイスに比し、破壊時に電位線はより最適に広がるので、デバイスの絶縁破壊電圧は高くなる。したがって、より高いドーピング濃度（例えば１立方センチメートル当り約１０１７原子）が、Ｐボディ領域１１２近傍のエピタキシャル層１０４の領域で使用することができるので、デバイスのオン抵抗は絶縁破壊電圧を犠牲にすることなく低減される。
【００２０】
チャンネル領域１２８は、Ｐボディ領域１１２に、ゲート１１６の近傍に、主として、ゲートに印加される正電位の作用により集められる電子から形成される。ゲート１１６と第２の誘電領域１２１の側壁および／または底壁との間に形成された、好ましくは酸化物である絶縁層は、ゲートと、ソース領域１１０およびＰボディ領域１１２との間の電気分離をもたらす働きをする。この絶縁層は、本明細書では、ゲート酸化物層とも呼ばれる。Ｐボディ領域１１２は、Ｐ型導電性を有する材料から成る強化領域１１４をさらに含むこともできる。強化領域１１４は、エピタキシャル層１０４の上面近傍に形成されることが好ましく、ソース領域１１０とトレンチ・シンカ１２２との間に低抵抗（例えば約１０オーム／スクエア未満）の電気的接続を提供するために、ソース領域１１０とトレンチ・シンカ１２２との間に配置される。
【００２１】
本発明の一態様に従って、例示的なＤＭＯＳデバイス１００は、ＤＭＯＳデバイスに形成された第１の誘電領域１２０に少なくとも部分的に配置されたダミー・ゲート・フィールド・プレート（ｄｕｍｍｙ  ｇａｔｅ  ｆｉｅｌｄ  ｐｌａｔｅ）１１８を含む。ダミー・ゲート・フィールド・プレート１１８は、本明細書でより一般的には遮蔽構造と呼ばれるものの一例であることを理解されたい。第１の誘電領域１２０は、図示されている特定の形状および／または構成に限定されない。例えば、第１の誘電領域１２０は、Ｖ溝と呼ばれることが多い、Ｖ字形側壁を有するトレンチを含むこともできる。第１の誘電領域１２０は、酸化物（例えば二酸化ケイ素）または他の適当な絶縁材料（例えば窒化ケイ素等）を含んでもよく、ドレイン領域１０８と第２の誘電領域１２１との間に形成されることが好ましい。図示されていないが、例示的なＤＭＯＳデバイス１００のダミー・ゲート・フィールド・プレート１１８は、例えばダミー・ゲート・フィールド・プレートとソース領域との間に導電層（例えばアルミニウム等）を形成することによって、ソース領域１１０に電気的に接続するのが（すなわち、ストラップ状に接続）好ましい。
【００２２】
ダミー・ゲート・フィールド・プレート１１８は、第１の誘電領域１２０にほぼ垂直に配置され、第１の誘電領域の側壁および／または底部の少なくとも一部分上で、ソース領域１１０のもっとも近くに形成されることが好ましい。第１の誘電領域１２０は酸化物（例えば二酸化ケイ素）または代替の絶縁材料で充填され、第１の誘電領域はエピタキシャル層１０４の上面とほぼ平らである。ダミー・ゲート・フィールド・プレート１１８は、例えばポリシリコン材料等の導電材料から形成されるが、適当な代替材料（例えば金属等）も同様に採用することができる。ダミー・ゲート・フィールド・プレート１１８が第１の誘電領域１２０の側壁に形成されるか底部に形成されるかによって、ダミー・ゲート・フィールド・プレートの最大幅は、第１の誘電領域の深さまたは幅によってそれぞれ決定され、このことは当業者には理解されよう。ダミー・ゲート・フィールド・プレート１１８は、ゲート１１６と離隔されていることが好ましく、ゲートに実質的に重なり合っていないことが好ましい。
【００２３】
ダミー・ゲート・フィールド・プレート１１８は、ゲート１１６のように、本発明の技術に従って構成されるときには、ＤＭＯＳデバイス１００に電界の電位線をさらに有益に分配するＲＥＳＵＲＦ構造を形成して、デバイスの絶縁破壊電圧をさらに上げるのが有利である。これによって、ソース領域１１０の下のＰボディ領域１１２のドーピング濃度を高くすることができるので、絶縁破壊電圧を犠牲にせずにデバイスのオン抵抗が下げられる。局部的なドーピング領域（図示せず）を、ＤＭＯＳデバイス１００に、主に第２の誘電領域１２１の下に、第２の誘電領域の底壁から下にダミー・ゲート・フィールド・プレート１１８の深さ程度まで伸ばして形成することもできる。局部的なドーピング領域は、注入および拡散プロセスを使って形成することができ、周囲のエピタキシャル層１０４よりかなり高いドーピング・レベルを有することができるので、ＤＭＯＳデバイスのオン抵抗をさらに下げる。局部的なドーピング領域のドーピング・レベルは均一である必要はないが、実際には、局部的なドーピング領域内のドーピング・レベルが、ダミー・ゲート・フィールド・プレート１１８から測られ、ゲート１１６に向かってほぼ横方向に伸びる距離に応じて上がるようにレベル付けすることができる。
【００２４】
少なくとも部分的にはその新規な構成故に、ダミー・ゲート・フィールド・プレート１１８は、ＤＭＯＳデバイス１００のオフの状態で作り出される高電圧から、ソース領域１１０を電気的に分離することによって、ゲート１１６を保護する。さらに、ダミー・ゲート・フィールド・プレート１１８は、ＤＭＯＳデバイスのゲート・ドレイン間静電容量を引き下げ、それによりデバイスの高周波性能を有益に改善する。ＤＭＯＳデバイス１００でのダミー・ゲート・フィールド・プレート１１８の形状および／または位置を制御することによって、この制御がなければデバイス破壊を引き起こす場合もある高い電界集中から、デバイス内の所望の領域を有益に保護することができる。本発明はダミー・ゲート・フィールド・プレートのさまざまな代替配置を想定しており、図２から図５に関連して以下に説明する。
【００２５】
本発明の好ましい実施形態においては、ダミー・ゲート・フィールド・プレート１１８は、ゲート１１６と同時に同じ処理工程で形成することができる。ゲート１１６とダミー・ゲート・フィールド・プレート１１８との下方にある絶縁材料（例えば二酸化ケイ素）は、ゲート酸化物と呼ばれることが多いが、その厚さはゲート１１６の下方とダミー・ゲート・フィールド・プレート１１８の下方とでほぼ同じである、ただし、ゲート酸化物の厚さはゲートの真下とダミー・ゲート・フィールド・プレートの真下とでは異なってもよいとも想定されている。本発明の好ましい実施形態では、ゲート１１６の真下のゲート酸化物の厚さは約２００オングストロームから約５００オングストロームであり、ダミー・ゲート・フィールド・プレート１１８の真下のゲート酸化物の厚さは約２００オングストロームから約４０００オングストロームである。さらに、ダミー・ゲート・フィールド・プレート１１８のサイズと形状とは、ゲート１１６とほぼ同じである。ただし、当業者には理解されようが、ゲート１１６とダミー・ゲート・フィールド・プレート１１８は、図示のサイズおよび／または形状に厳密に限定されるものではなく、実質上いかなる構成でも形成できることはいうまでもない。
【００２６】
図示されていないが、ドレイン・コンタクトとゲート・コンタクトとを、ドレイン領域１０８とゲート１１６とにそれぞれ電気的に接続するために、例示的なＤＭＯＳデバイス１００の上面上に形成することができる。当業者には理解されようが、ドレイン・コンタクトはドレイン領域１０８の少なくとも一部分の上方に形成され、ゲート・コンタクトはゲート１１６の上方またはデバイス上面上の別の場所に形成することができる。同様に、ソース領域１１０との電気的接続は、デバイスの上面上に形成されるソース・コンタクトを通じてなすことができる。あるいは、トレンチ・シンカ１２２は、既述のように、ソース領域１１０と基板１０２との間に相対的に低い抵抗の電気経路を提供するので、ソース領域１１０との電気的接続は基板１０２の底面を介してなすことが好ましい。
【００２７】
図２は、本発明の第２実施形態に従って形成された例示的なＤＭＯＳデバイス２００の断面図を示す。例示的なＤＭＯＳデバイス２００は、単一の誘電領域２２０がデバイス内に形成され、デバイスの上面上に横方向に形成されたゲート２１６を含む点を除いては、以下により詳細に説明するように、図１に示されたＤＭＯＳデバイス１００と同様である。
【００２８】
図１に示される例示的なＤＭＯＳデバイス１００と同様に、ＤＭＯＳデバイス２００は、好ましくはＰ型である第１の導電型の基板２０２と、第１の導電型と反対の、好ましくはＮ型である基板上に形成される第２の導電型のエピタキシャル層２０４とを含むことが好ましい。場合によっては、既述のように、軽度にドープされたＰ層２０６を、エピタキシャル層の電荷のバランスをとるために、基板２０２とエピタキシャル層２０４との間に形成することができる。例示的なＤＭＯＳデバイス２００は、例えば注入または拡散プロセスにより、エピタキシャル層２０４内に形成されたソース領域２１０とドレイン領域２０８とをさらに含む。ソース領域とドレイン領域とは、既知の濃度レベルの不純物（例えばホウ素、リン等）でドープし、材料の導電性を所望のように選択的に変更することが好ましい。好ましくは、ソース領域２１０およびドレイン領域２０８は、基板２０２の導電性の型とは逆の導電性を伴う。本発明の好ましい実施形態においては、ソース領域２１０およびドレイン領域２０８はＮ型導電性である。
【００２９】
１つまたは複数のトレンチ・シンカ２２４は、エピタキシャル層２０４とＰ層２０６とを通り、かつ、少なくとも部分的には基板２０２を通って形成されることが好ましい。トレンチ・シンカ２２４は、従来の方法で形成でき、ソース領域２１０と基板２０２との間に低抵抗の電気的接続（例えば約１オーム／スクエア未満）を提供する。トレンチ・シンカ２２４の少なくとも１つまたは複数の側壁および／または底壁上に、導電材料２２６（例えばドープされたポリシリコン、金属等）が形成される。本発明の好ましい実施形態においては、導電材料２２６はＰ型導電性である。トレンチ・シンカ２２４の中央部分２２８も導電材料（例えばドープされたポリシリコン、金属等）を含むことが好ましいが、非導電材料（例えば二酸化ケイ素）も使うことができる。
【００３０】
例示的なＤＭＯＳデバイス２００のソース領域２１０は、エピタキシャル層２０４に形成されるボディ領域２１２に、例えば従来の注入および拡散プロセスによって形成される。ボディ領域２１２は、ソース領域２１０に隣接するエピタキシャル層２０４の上面近傍に配置され、ドレイン領域２０８の反対の方向に横に伸びることが好ましい。ボディ領域２１２は、従来の注入工程等により、既知の濃度レベルの不純物をドープし、所望のように材料の導電性を選択的に変更することが好ましい。好ましくは、ボディ領域２１２は、ソース領域２１０の導電型に反対の型の導電型を有する。本発明の好ましい実施形態においては、ボディ領域２１２はＰ型導電性であり、そのためＰボディ領域と呼ぶことができる。Ｐボディ領域２１２は、ソース領域２１０とトレンチ・シンカ２２４との間のエピタキシャル層２０４の上面近くに形成された、好ましくはＰ型導電性である、強化領域２１４を含むこともできる。強化領域２１４によって、ソース領域２１０とトレンチ・シンカ２２４との間は低抵抗で電気的に接続される。
【００３１】
チャンネル領域２０９は、Ｐボディ領域２１２内で、例示的なＤＭＯＳデバイス２００の上面近傍で、通常はシリコンで形成されるエピタキシャル層２０４と、好ましい実施形態においては酸化物で形成される（例えば二酸化ケイ素（ＳｉＯ２）等）絶縁層２２２との間の界面の真下に形成される。そのため、この界面はシリコン／酸化物界面と呼ぶことができる。チャンネル領域２０９はソース領域２１０の少なくとも部分的に下方に、かつ、隣接して形成される。チャンネル領域２０９は、基板と同じ導電型、例示的なデバイスでは好ましくはＰ型、を有する材料から形成することができ、Ｐボディ領域２１２の少なくとも一部分から構成することができる。ＤＭＯＳデバイス２００のゲート２１６は、チャンネル領域２０９の少なくとも一部分の上方で、かつ、デバイスのシリコン／酸化物界面の近傍に形成される。ゲート２１６は、例えばポリシリコン材料から形成することができるが、他の適当な材料（例えば金属）も同様に採用することができる。ゲート２１６の真下に形成される絶縁層２２２はゲート酸化物と呼ばれることが多く、このことは当業者には理解されよう。
【００３２】
図１に示される例示的なＤＭＯＳデバイス１００における、誘電トレンチ内にほぼ垂直の配置で形成されたゲート１１６とは異なり、例示的なＤＭＯＳデバイス２００のゲート２１６は、ほぼ水平の配置でデバイスの上面上のチャンネル領域２０９の上方に形成される。したがって、ゲート２１６は、ＤＭＯＳデバイス２００におけるＲＥＳＵＲＦ構造としては構成されない。図示されていないが、ゲート２１６は、その代わりに、ゲートの少なくとも一部分が横方向にチャンネル領域２０９の上方に形成され、ゲートの少なくとも一部分が、デバイス２００のエピタキシャル層２０４に形成された誘電領域にほぼ垂直に形成されて、横方向と縦方向とのゲート構造の利点を組み合わせるように構成することができる。
【００３３】
ダミー・ゲート・フィールド・プレート２１８は、ＤＭＯＳデバイス２００に、例えば図１のＤＭＯＳデバイス１００のダミー・ゲート・フィールド・プレートの配置と矛盾のないように、形成されることが好ましい。既述のように、ダミー・ゲート・フィールド・プレート２１８は、本明細書でより一般的には遮蔽構造と呼ばれているものの具体例である。例示的なＤＭＯＳデバイス２００のダミー・ゲート・フィールド・プレート２１８は、誘電領域２２０にほぼ垂直に形成される。誘電領域２２０は、エピタキシャル層２０４の上面近傍に、ドレイン領域２０８とＰボディ領域２１２との間に形成される。ダミー・ゲート・フィールド・プレート２１８は、誘電領域２２０の側壁および／または底部の少なくとも一部分上で、ソース領域２１０のもっとも近くに形成されることが好ましい。ダミー・ゲート・フィールド・プレート２１８は、例えばポリシリコン等の導電材料から形成されるが、適当な代替材料（例えば金属等）も同様に採用することができる。
【００３４】
ダミー・ゲート・フィールド・プレート２１８は、本発明の技術に従って構成されるときは、ＤＭＯＳデバイス２００に電界の電位線をさらに有益に分配するＲＥＳＵＲＦ構造を形成して、デバイスの絶縁破壊電圧を引き上げることが有利である。これによって、ソース領域２１０の真下のＰボディ領域２１２のドーピング濃度を高くし、それにより、絶縁破壊電圧を犠牲にすることなくデバイスのオン抵抗を引き下げることができる。少なくとも部分的にはその新規な構成故に、ダミー・ゲート・フィールド・プレート２１８は、ＤＭＯＳデバイス２００のオフ状態で生成される高電圧から、ソース領域２１０を電気的に分離することによって、ゲート２１６を保護する。さらに、ダミー・ゲート・フィールド・プレート２１８は、ＤＭＯＳデバイスの静電容量を引き下げ、それにより、デバイスの高周波性能を有益に改善する。ＤＭＯＳデバイス２００のダミー・ゲート・フィールド・プレート２１８の形状および／または位置を制御することによって、デバイスの所望の領域は、そうでなければ結果としてデバイス破壊になる高電界集中に対して有益に保護することができる。
【００３５】
図示されていないが、ダミー・ゲート・フィールド・プレート２１８の少なくとも一部分を、例えばＤＭＯＳデバイス２００の上面上に形成される絶縁層、それは絶縁層２２２の延長でもよいが、その絶縁層上で横方向に形成することができ、ダミー・ゲート・フィールド・プレート２１８は、ゲート２１６へ向かって伸び、ゲートと離隔されている。さらに、ダミー・ゲート・フィールド・プレート２１８の少なくとも一部分は、誘電領域２２０内に、例えば誘電領域の底壁上等に、横方向に配置することができる。このようにして、ＤＭＯＳデバイス２００の電界の電位線は所望のように有利に分配され、絶縁破壊電圧を引き上げ、デバイスの信頼性を改善することができる。
【００３６】
図３は、本発明の第３実施形態に従って形成された例示的なＤＭＯＳデバイス３００を示す断面図である。ＤＭＯＳデバイス３００は、Ｎ型エピタキシャル層がＰ型基板３０２上に形成されたＰ型エピタキシャル層３０４に置き換えられていることを除いては、図２に示されるＤＭＯＳデバイス２００に本質的には同一である。Ｎ型導電性のドレイン領域３０８とソース領域３１０とは、それぞれ、エピタキシャル層３０４内のエピタキシャル層の上面近傍に、例えば注入および拡散プロセス等を使って形成され、このことは当業者には理解されよう。誘電領域３１２は、エピタキシャル層３０４内で、その上面近傍に、ドレイン領域３０８とソース領域３１０との間に形成される。ダミー・ゲート・フィールド・プレート３１４は、誘電領域３１２内に、ほぼ垂直に、図２に示されるダミー・ゲート・フィールド・プレート２１８の配置と矛盾無く配置される。
【００３７】
例示的なＤＭＯＳデバイス３００は、エピタキシャル層３０４の上面上にほぼ横方向に形成され、ドレイン領域３０８とソース領域３１０との間に配置されたゲート３１６を含む。ゲート３１６は、少なくとも部分的にはボディ領域３１８の上方に、好ましくはＰ型導電性で形成される。Ｐボディ領域３１８は、エピタキシャル層３０４内で、その上面近傍に、誘電領域３１２と少なくとも部分的にはソース領域３１０下との間に好ましくは形成される。局部的なＬＤＤ（薄くドープしたドレイン）領域３０６は、エピタキシャル層３０４内に、好ましくはＮ型導電性に、例えば注入および拡散プロセスによって形成される。ＬＤＤ領域３０６は、エピタキシャル層３０４内をほぼ横方向に、例えばドレイン領域３０８からソース領域３１０まで伸び、ドレイン領域３０８の少なくとも一部と誘電領域３１２とを囲み、エピタキシャル層３０４の上面近くのＰボディ領域３１８で終結する。
【００３８】
図４は、本発明の第４実施形態に従って形成された例示的なＤＭＯＳデバイス４００を示す断面図である。例示的なＤＭＯＳデバイス４００は、ゲート４１２とダミー・ゲート・フィールド・プレート４１４とのデバイス内での配置を除いては、図１から図３に関連して既述したＤＭＯＳデバイスと本質的には同じである。具体的には、ＤＭＯＳデバイス４００は、デバイスのエピタキシャル領域４０４内で、エピタキシャル層の上面近傍に形成された誘電領域４１０を含むことが好ましい。図１のＤＭＯＳデバイス１００の誘電領域１２０、１２１と同様に、誘電領域４１０は、エピタキシャル層４０４の上面からエピタキシャル層を通って所望の距離まで下方へ伸びるトレンチの境界を画定することが好ましい。ダミー・ゲート・フィールド・プレート４１４が誘電領域４１０に配置される方法によって、エピタキシャル層４０４内の誘電領域１２の深さまたは幅が、ダミー・ゲート・フィールド・プレート４１４の最大幅を決定する。ドレイン領域４０６とソース領域４０８とは、それぞれ、エピタキシャル層４０４内で、その上面近傍に形成される。誘電領域４１０は、ドレイン領域４０６とソース領域４０８との間に形成される。
【００３９】
図面から明らかなように、例示的なＤＭＯＳデバイス４００内のゲート４１２とダミー・ゲート・フィールド・プレート４１４とは、同じ誘電領域４１０に形成される。ゲート４１２は、誘電領域４１０内にほぼ垂直に、例えば、ソース領域４０８にもっとも近い誘電領域の側壁に形成することが好ましい。ダミー・ゲート・フィールド・プレート４１４は、誘電領域４１０内にほぼ水平に（例えば、エピタキシャル層４０４の上面の平面に平行に）、例えば、誘電領域の底壁等に形成されることが好ましい。ゲート４１２は、ダミー・ゲート・フィールド・プレート４１４と離隔され、ダミー・ゲート・フィールド・プレートと重なり合わないことが好ましい。
【００４０】
図５に示される本発明の第５実施形態においては、例示的なＤＭＯＳデバイス5００は、エピタキシャル層５０４内で、その上面近傍に形成された第１の誘電領域５１０と第２の誘電領域５１２とを含む。第１の誘電領域５１０と第２の誘電領域５１２のそれぞれは、酸化物を含む場合もあり（例えば二酸化ケイ素）、エピタキシャル層５０４の上面からエピタキシャル層を通って所望の距離まで下に伸びるトレンチの境界を画定することが好ましい。第１の誘電領域５１０はエピタキシャル層５０４に第１の深さまで形成され、第２の誘電領域５１２はエピタキシャル層に第２の深さまで形成され、第１の深さは第２の深さより深い。
【００４１】
例示的なＤＭＯＳデバイス５００は、第２の誘電領域５１２内にほぼ垂直に、例えばソース領域５０８にもっとも近い第２の誘電領域の側壁上に形成されるゲート５１４と、ダミー・ゲート・フィールド・プレート５１６とを含む。図示されていないが、ゲート５１４の少なくとも一部分は、横方向に、第２の誘電領域５１２の底壁まで、および／またはエピタキシャル層５０４の上面まで伸びることができる。ダミー・ゲート・フィールド・プレート５１６は、少なくとも一部分が、第１の誘電領域５１０内にほぼ垂直に、例えば第２の誘電領域５１２にもっとも近い第１の誘電領域の側壁上に形成され、少なくとも一部分が第２の誘電領域５１２にほぼ横方向に、例えば第２の誘電領域の底壁上に形成されるように、形成されることが好ましい。このように、ダミー・ゲート・フィールド・プレート５１６は、第１の誘電領域５１０と第２の誘電領域５１２との間の隅に重なり合う。図示されていないが、ダミー・ゲート・フィールド・プレート５１６の少なくとも一部分は、横方向に、第１の誘電領域５１０の底壁まで伸びることができる。ゲート５１４とダミー・ゲート・フィールド・プレート５１６とは相互離隔される。第１の誘電領域５１０と第２の誘電領域５１２とは、次に、酸化物（例えば二酸化ケイ素）または代替の絶縁材料で充填され、第１の誘電領域と第２の誘電領域とがエピタキシャル層５０４の上面とほぼ平らとなる。
【００４２】
第１の誘電領域５１０と第２の誘電領域５１２との形状は図示されている特定の構成に限定されるのものではないと理解されたい。本明細書で記載される本発明の実施形態のいずれについても、これはあてはまる。例えば、代替の実施形態においては（図示せず）、第１の誘電領域５１０と第２の誘電領域５１２とは、第１の深さと第２の深さとの間により円滑な移行を提供するように構成し、それにより、例示的なＤＭＯＳデバイス５００内での電界分布の不連続性を消滅させるか、またはかなり減少させることができる。第１の誘電領域５１０と第２の誘電領域５１２とのそれぞれの輪郭と、誘電領域内のダミー・ゲート・フィールド・プレート５１６並びにゲート５１４の形状および／または配置とは、既述したように、ＤＭＯＳデバイス５００でＲＥＳＵＲＦ効果を所望のように独自に制御するために使うことができ、それによりデバイスの信頼性および／または性能を改善する。
【００４３】
図６Ａから図６Ｅは、本発明の好ましい実施形態に従って、図１に示される例示的なＤＭＯＳデバイスを形成するために使用できる具体的な方法論における工程を示す。具体的な方法論は、従来のＣＭＯＳ互換半導体製造プロセス技術に関連して説明する。本発明はデバイスを製造する本方法論または任意の特定の方法論に限定されるものではないと理解されたい。既述のように、図に示されるさまざまな層および／または領域は原寸の割合を表していない場合もあり、半導体層の中には説明を容易にするために省略されたものもありうる。
【００４４】
図６Ａには、本発明の技術を実施できる例示的な半導体ウェーハ６００の少なくとも一部分が示されている。ウェーハ６００は、基板６０２とその上に形成された電荷バランス層６０６とを含むことが好ましい。基板６０２は導電性が高いＰ＋型基板であることが好ましいが、Ｎ＋型基板も代替として採用できる。当業者には理解されようが、Ｐ＋基板は、所望の濃度（例えば１立法センチメートル当り約５×１０１８〜約５×１０１９原子）のＰ型不純物またはドーパント（例えばホウ素）を基板材料に、例えば拡散または注入工程によって加えて形成し、材料の導電性を所望のように変更することができる。同様に、電荷バランス層６０６は、基板の導電性より低い導電性、例えば１立法センチメートル当り約１０１４〜約３×１０１５原子を有するＰ型層であることが好ましい。次に、エピタキシャル層６０４はウェーハ６００の全面に成長させることが好ましい。エピタキシャル層６０４はＰ型不純物を加えることによって修正することもできる。結果として生じるトランジスタ構造の絶縁破壊電圧は、少なくとも部分的にはエピタキシャル層６０４の厚さと不純物濃度によって決定される。
【００４５】
ウェーハ６００は、低抵抗の電気的接続を基板６０２とエピタキシャル層６０４の上面との間に提供するためのトレンチ・シンカ６０８をさらに含む。トレンチ・シンカ６０８は、ウェーハ６００の上面にトレンチ・シンカの境界を画定する開口部を作成して形成することができる。この開口部は、ウェーハ６００の上面上のフォトレジストの層（図示せず）を付着し、従来のフォトリソグラフィ・パターニング工程とそれに続くエッチング工程とを用いてウェーハの望まない部分を取り除くことによって形成することができる。開口部は、（例えば反応性イオン・エッチング（ＲＩＥ）、ドライ・エッチング等を使って）エピタキシャル層６０４とＰ層６０６とを貫いて形成され、基板６０２を露出させることが好ましい。次に、導電材料６１０を、トレンチ・シンカ６０８の両側壁と底壁に、例えば蒸着プロセスを使って蒸着させる。導電材料６１０は、注入工程を使用してドープすることが好ましい。注入工程の間、所定の濃度レベルのＰ型不純物（例えばホウ素）を使用することが好ましい。次に、例えばドープされたポリシリコン、金属（例えばアルミニウム）等の第２の導電材料６１２は、開口部をほぼ充填するようにトレンチ開口部に蒸着される。開口部の導電材料はエピタキシャル層６０４とＰ層６０６とを介して導電ビアを形成し、基板６０２とウェーハ６００の上面との間に実質的に低抵抗の電気経路を提供する。
【００４６】
図６Ｂは、ウェーハ６００のエピタキシャル層６０４でのトレンチ６１８の形成を示す。トレンチ６１８は、最終的には、図１に示す例示的なＤＭＯＳデバイス１００の第１の誘電領域１２０を形成するために使用される。トレンチ６１８は、ウェーハ６００の上面上にフォトレジストの層６１６をまず蒸着し、従来のフォトリソグラフィ・パターニングおよびエッチングの工程を使用して形成され、フォトレジスト層に開口部６１４の境界を画定することができる。フォトレジスト層６１６は、後続するウェーハのエッチングの間、ウェーハ６００の所望の部分を保護するためのマスクとして機能する。次に、エッチング工程（例えばＲＩＥ、ドライ・エッチング、ウェット・エッチング等）がフォトレジスト層６１６によって保護されていないウェーハの望まない部分を取り除くために使用される。トレンチ６１８は、エピタキシャル層６０４を通って距離ｄ１まで形成されることが好ましい。
【００４７】
図６Ｃおよび図６Ｄを参照すると、トレンチ６１８をエピタキシャル層６０４に形成した後に、フォトレジスト層６１６が、ウェーハ６００の上面上に開口部６２０を備えて蒸着され、その開口部６２０は、従来のパターニングおよびエッチングのプロセスによって形成することができ、トレンチ６１８の境界を画定するために使用される開口部６１４より広い。次に、エッチング工程（例えばＲＩＥ、ドライ・エッチング、ウェット・エッチング等）が、フォトレジスト層６１６によって保護されていないウェーハ６００の部分を取り除くために使用される。第１のトレンチ６１８はエピタキシャル層６０４の中へより深くエッチングされ、第２のトレンチ６２２はエピタキシャル層に形成される。第２のトレンチ６２２はエピタキシャル層６０４を通って距離ｄ２まで形成されることが好ましく、この距離は図１に示される例示的なＤＭＯＳデバイス１００のゲート１１６の縦方向の深さにほぼ等しい。トレンチ６１８は、エピタキシャル層６０４を通って距離ｄ３に形成され、この距離はＤＭＯＳデバイス１００のダミー・ゲート・フィールド・プレート１１８の縦方向の深さにほぼ等しく、距離ｄ３は距離ｄ１と距離ｄ２の合計に等しい。
【００４８】
図６Ｅに示されるように、ボディ領域６３４は、ウェーハ６００のエピタキシャル層６０４に、例えばＰ型不純物（例えばホウ素）をエピタキシャル層に注入し続いて拡散工程を行うことによって形成することが好ましい。次に、ソース領域６２６は、ボディ領域６３４の少なくとも一部分内で、ウェーハ６００の上面近傍に、第２のトレンチ６２２との間に形成される。ソース領域６２６は、既知の濃度レベルのＮ型不純物６２８（例えばリンまたはヒ素）をボディ領域６３４に拡散または注入することによって形成することができる。同様に、ドレイン領域６２４は、エピタキシャル層６０４内で、ウェーハ６００の上面近傍に、トレンチ６１８に隣接して形成される。ドレイン領域６２４は、既知の濃度レベルのＮ型不純物６２８をエピタキシャル層６０４に拡散または注入することによって形成することができる。
【００４９】
酸化物（例えば二酸化ケイ素）または代替の絶縁材料（例えば窒化ケイ素）の層はトレンチ６１８、６２２の側壁と底壁上に成長させることが好ましい。この酸化物層は、トレンチ６２２の側壁とトレンチ６１８との側壁上にそれぞれ形成されているゲート６３０とダミー・ゲート・フィールド・プレート６３２とを、結果として生じるＤＭＯＳデバイスの活性領域から電気的に分離する。ゲート６３０とダミー・ゲート・フィールド・プレート６３２とは、例えば、ポリシリコンを少なくともトレンチ６２２、６１８の側壁上に、ソース領域６２６のもっとも近くに蒸着し、後続のエッチング工程により、ゲートとダミー・ゲート・フィールド・プレートの境界を所望のように画定して形成することが好ましい。
【００５０】
本発明のＤＭＯＳデバイスは、集積回路内で実装することができる。集積回路を形成する際に、通常、複数の同一のダイが半導体ウェーハの表面上に繰り返しのパターンで製造される。各ダイは本明細書で説明したデバイスを含み、他の構造または回路を含むこともできる。個々のダイは、ウェーハから切り取られまたはダイスに切られ、その後、集積回路としてパッケージングされる。当業者なら、どのようにしてウェーハをダイスに切り、ダイをパッケージングして集積回路を作成するかについて既知であろう。このように製造された集積回路は本発明の一部と考えられる。
【００５１】
本発明の例示的実施形態を本明細書で添付の図面を参照して説明してきたが、本発明はそれらの詳細な実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することがなければ、実施形態にはさまざまな変更や修正が当業者によってなすことができることを理解されたい。
【図面の簡単な説明】
【００５２】
【図１】本発明の例示的な実施形態に従って形成された例示的なＤＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図２】本発明の第２実施形態に従って形成された例示的なＤＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図３】本発明の第３実施形態に従って形成された例示的なＤＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図４】本発明の第４実施形態に従って形成された例示的なＤＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図５】本発明の第５実施形態に従って形成された例示的なＤＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図６Ａ】図１に示される例示的なＤＭＯＳデバイスを形成する際に使用される例示的半導体製造法における工程を示す断面図である。
【図６Ｂ】図１に示される例示的なＤＭＯＳデバイスを形成する際に使用される例示的半導体製造法における工程を示す断面図である。
【図６Ｃ】図１に示される例示的なＤＭＯＳデバイスを形成する際に使用される例示的半導体製造法における工程を示す断面図である。
【図６Ｄ】図１に示される例示的なＤＭＯＳデバイスを形成する際に使用される例示的半導体製造法における工程を示す断面図である。
【図６Ｅ】図１に示される例示的なＤＭＯＳデバイスを形成する際に使用される例示的半導体製造法における工程を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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