(57)【要約】【課題】    本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。【解決手段】    本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、薄膜トランジスタの微細な特性の制御を行うことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁層を有し、
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域及び前記ソース領域の間に不純物領域とを有し、
前記チャネル形成領域と前記ドレイン領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記不純物領域上にゲート電極層を有することを特徴とする半導体装置。
【請求項２】
半導体層上にゲート絶縁層を有し、
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域及び前記ドレイン領域の間に不純物領域とを有し、
前記チャネル形成領域と前記ソース領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記不純物領域上にゲート電極層を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、前記不純物領域はｐ型を付与する不純物元素を有し、
前記ソース領域及び前記ドレイン領域はｎ型を付与する不純物元素を有することを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、前記不純物領域はｎ型を付与する不純物元素を有し、
前記ソース領域及び前記ドレイン領域はｐ型を付与する不純物元素を有することを特徴とする半導体装置。
【請求項５】
半導体層上にゲート絶縁層を有し、
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域と前記ソース領域の間に第１の不純物領域と、前記ソース領域及び前記第１の不純物領域の間に第２の不純物領域と、前記ドレイン領域及び前記チャネル形成領域の間に第３の不純物領域とを有し、
前記チャネル形成領域と前記第３の不純物領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記第１の不純物領域上にゲート電極層を有し、
前記第２の不純物領域、前記第３の不純物領域、前記ソース領域及び前記ドレイン領域は一導電型を付与する不純物元素を有し、
前記第２の不純物領域及び前記第３の不純物領域における前記一導電型を付与する元素の濃度は、前記ソース領域及び前記ドレイン領域における前記一導電型を付与する不純物元素濃度より低いことを特徴とする半導体装置。
【請求項６】
半導体層上にゲート絶縁層を有し、
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域と前記ドレイン領域の間に第１の不純物領域と、前記ソース領域及び前記チャネル形成領域の間に第２の不純物領域と、前記ドレイン領域及び前記第１の不純物領域の間に第３の不純物領域とを有し、
前記チャネル形成領域と前記第２の不純物領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記第１の不純物領域上にゲート電極層を有し、
前記第２の不純物領域、前記第３の不純物領域、前記ソース領域及び前記ドレイン領域の一導電型を付与する不純物元素を有し、
前記第２の不純物領域及び前記第３の不純物領域における前記一導電型を付与する元素の濃度は、前記ソース領域及び前記ドレイン領域における前記一導電型を付与する不純物元素の濃度より低いことを特徴とする半導体装置。
【請求項７】
請求項５または請求項６において、前記第１の不純物領域はｐ型を付与する不純物元素を有し、
前記、第２の不純物領域、前記第３の不純物領域、前記ソース領域及び前記ドレイン領域はｎ型を付与する不純物元素を有することを特徴とする半導体装置。
【請求項８】
請求項５または請求項６において、前記第１の不純物領域はｎ型を付与する不純物元素を有し、
前記、第２の不純物領域、前記第３の不純物領域、前記ソース領域及び前記ドレイン領域はｐ型を付与する不純物元素を有することを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一項において、前記ゲート電極層の側面に絶縁層を有することを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一項において、前記ゲート絶縁層及び前記ゲート電極層上に、層間絶縁層を有し、
前記層間絶縁層及び前記ゲート絶縁層に前記ソース領域及び前記ドレイン領域に達する開口部を有し、
前記開口部に、前記ソース領域及び前記ドレイン領域に接するソース電極層及びドレイン電極層を有することを特徴とする半導体装置。
【請求項１１】
第１の半導体層及び第２の半導体層上にゲート絶縁層を有し、
前記第１の半導体層は、第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域と、前記第１のチャネル形成領域及び前記第１のソース領域の間に第１の不純物領域とを有し、
前記第２の半導体層は、第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域と、前記第２のチャネル形成領域及び前記第２のドレイン領域の間に第２の不純物領域とを有し、
前記第１のチャネル形成領域と前記第１のドレイン領域とは接して設けられ、
前記第２のチャネル形成領域と前記第２のソース領域とは接して設けられ、
前記ゲート絶縁層を介して、前記第１のチャネル形成領域及び前記第１の不純物領域上に第１のゲート電極層を有し、
前記ゲート絶縁層を介して、前記第２のチャネル形成領域及び前記第２の不純物領域上に第２のゲート電極層を有することを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記第１のソース領域、前記第２のソース領域、前記第１のソース領域及び前記第２のドレイン領域はｎ型を付与する不純物元素を有し、
前記第１の不純物領域及び前記第２の不純物領域はｐ型を付与する不純物元素を有することを特徴とする半導体装置。
【請求項１３】
請求項１１において、前記第１のソース領域、前記第２のソース領域、前記第１のソース領域及び前記第２のドレイン領域はｐ型を付与する不純物元素を有し、
前記第１の不純物領域及び前記第２の不純物領域はｎ型を付与する不純物元素を有することを特徴とする半導体装置。
【請求項１４】
絶縁表面上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、
前記第２の不純物領域は、前記チャネル形成領域と前記ソース領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記ドレイン領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。
【請求項１５】
絶縁表面上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、
前記第２の不純物領域は、前記チャネル形成領域と前記ドレイン領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記ソース領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１４または請求項１５において、前記第１の一導電型を付与する不純物元素として、ｐ型を付与する不純物元素を添加し、前記第１の不純物領域及び前記第２の不純物領域を形成し、
前記第２の一導電型を付与する不純物元素として、ｎ型を付与する不純物元素を添加し、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１４または請求項１５において、前記第１の一導電型を付与する不純物元素として、ｎ型を付与する不純物元素を添加し、前記第１の不純物領域及び前記第２の不純物領域を形成し、
前記第２の一導電型を付与する不純物元素として、ｐ型を付与する不純物元素を添加し、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１４乃至１７のいずれか一項において、前記半導体層に、前記半導体層表面に対して角度θ１で第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、
前記半導体層に、前記半導体層表面に対して角度θ２で第２の一導電型を付与する不純物元素を添加して第２の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、
前記角度θ１と前記角度θ２との差を５度以上にすることを特徴とする半導体装置の作製方法。
【請求項１９】
絶縁表面上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、第３の不純物領域、第４の不純物領域、及びチャネル形成領域を形成し、
前記ゲート電極層の側面に絶縁層を形成し、
前記ゲート電極層及び前記絶縁層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に前記第３の一導電型を付与する不純物元素を添加してソース領域、前記ソース領域に接する第５の不純物領域、ドレイン領域、及び前記ドレイン領域に接する第６の不純物領域を形成し、
前記第５の不純物領域及び前記第６の不純物領域における前記第２の一導電型を有する不純物元素及び前記第３の一導電型を付与する不純物元素の濃度は、前記ソース領域及び前記ドレイン領域における前記第２の一導電型を有する不純物元素及び前記第３の一導電型を付与する不純物元素の濃度より低く、
前記第２の不純物領域は、前記チャネル形成領域と前記第５の不純物領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記第６の不純物領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。
【請求項２０】
絶縁表面上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、第３の不純物領域、第４の不純物領域、及びチャネル形成領域を形成し、
前記ゲート電極層の側面に絶縁層を形成し、
前記ゲート電極層及び前記絶縁層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に前記第３の一導電型を付与する不純物元素を添加してソース領域、前記ソース領域に接する第５の不純物領域、ドレイン領域、及び前記ドレイン領域に接する第６の不純物領域を形成し、
前記第５の不純物領域及び前記第６の不純物領域における前記第２の一導電型を有する不純物元素及び前記第３の一導電型を付与する不純物元素の濃度は、前記ソース領域及び前記ドレイン領域における前記第２の一導電型を有する不純物元素及び前記第３の一導電型を付与する不純物元素の濃度より低く、
前記第２の不純物領域は、前記チャネル形成領域と前記第６の不純物領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記第５の不純物領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。
【請求項２１】
請求項１９または請求項２０において、前記第１の一導電型を付与する不純物元素として、ｐ型を付与する不純物元素を添加して第１の不純物領域及び第２の不純物領域を形成し、
前記第２の一導電型を付与する不純物元素及び前記第３の一導電型を付与する不純物元素として、ｎ型を付与する不純物元素を添加して前記第３の不純物領域、前記第４の不純物領域、前記第５の不純物領域、前記第６の不純物領域、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２２】
請求項１９または請求項２０において、前記第１の一導電型を付与する不純物元素として、ｎ型を付与する不純物元素を添加して前記第１の不純物領域及び前記第２の不純物領域を形成し、
前記第２の一導電型を付与する不純物元素及び前記第３の一導電型を付与する不純物元素として、ｐ型を付与する不純物元素を添加して前記第３の不純物領域、前記第４の不純物領域、前記第５の不純物領域、前記第６の不純物領域、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２３】
請求項１４乃至２２のいずれか一項において、前記半導体層、前記ゲート絶縁層及び前記ゲート電極層上に、層間絶縁層を形成し、
前記層間絶縁層及び前記ゲート絶縁層に前記ソース領域及び前記ドレイン領域に達する開口部を形成し、
前記開口部に、前記ソース領域及び前記ドレイン領域に接するソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。
【請求項２４】
絶縁表面上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に第１のゲート電極層及び第２のゲート電極層を形成し、
前記第１のゲート電極層及び前記第２のゲート電極層をマスクとして、前記第１の半導体層及び前記第２の半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して前記第１の半導体層に第１の不純物領域を形成し、前記第２の半導体層に第２の不純物領域を形成し、
前記第１のゲート電極層及び前記第２のゲート電極層をマスクとして、前記第１の半導体層表面及び第２の半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して前記第１の半導体層に第３の不純物領域、第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を形成し、前記第２の半導体層に第４の不純物領域、第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を形成し、
前記第３の不純物領域は、前記第１のチャネル形成領域と前記第１のソース領域の間の、前記第１のゲート電極層で覆われた前記第１の半導体層に形成し、
前記第４の不純物領域は、前記第２のチャネル形成領域と前記第２のドレイン領域の間の、前記第２のゲート電極層で覆われた前記第２の半導体層に形成し、
前記第１のドレイン領域は、前記第１のチャネル形成領域と接して形成し、
前記第２のソース領域は、前記第２のチャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。
【請求項２５】
請求項２４において、前記第１の一導電型を付与する不純物元素として、ｐ型を付与する不純物元素を添加し、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域及び前記第４の不純物領域を形成し、
前記第２の一導電型を付与する不純物元素として、ｎ型を付与する不純物元素を添加し、前記第１のソース領域、前記第２のソース領域、前記第１のドレイン領域及び前記第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２６】
請求項２４において、前記第１の一導電型を付与する不純物元素として、ｎ型を付与する不純物元素を添加して前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域及び前記第４の不純物領域を形成し、
前記第２の一導電型を付与する不純物元素として、ｐ型を付与する不純物元素を添加して前記第１のソース領域、前記第２のソース領域、前記第１のドレイン領域及び前記第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２７】
請求項１４乃至２６のいずれか一項において、前記レーザ光は、連続発振のレーザ光であることを特徴とする半導体装置の作製方法。
【請求項２８】
請求項１４乃至２６のいずれか一項において、前記レーザ光は、パルス発振のレーザ光であり、前記パルス発振の周波数は０．５MHz以上であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びそれらの作製方法に関する。
【背景技術】
【０００２】
半導体装置に用いられる薄膜トランジスタは、その半導体装置の目的や機能によって、要求される特性が異なる。この要求を満たすように、薄膜トランジスタの特性を制御することは重要であり、使用目的にあった特性を持たすように薄膜トランジスタを作製するための技術も研究されている（例えば、特許文献１参照。）。
【０００３】
特許文献１においては、サイドウォールを用いて、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）構造の不純物領域を具備した薄膜トランジスタを形成し、薄膜トランジスタのＯＦＦ時の漏洩電流を小さくしている。
【特許文献１】特開平９−２７６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、半導体層に、その薄膜トランジスタの導電型と異なった導電型を付与する不純物元素を含む不純物領域を有するように形成すると、薄膜トランジスタの微細な特性の制御を行うことができる。また、半導体膜の結晶化をレーザ照射によって行い、レーザ光の走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【０００６】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて多層配線層や、ＩＤチップなどの半導体装置作製することができる。
【０００７】
また、本発明を用いて、表示装置を作製することもできる。本発明を用いることのできる表示装置には、エレクトロルミネセンス（以下「ＥＬ」ともいう。）と呼ばれる発光を発現する有機物、若しくは有機物と無機物の混合物を含む層を、電極間に介在させた発光素子とＴＦＴとが接続された発光表示装置や、液晶材料を有する液晶素子を表示素子として用いる液晶表示装置などがある。
【０００８】
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、チャネル形成領域及びソース領域の間に不純物領域とを有し、チャネル形成領域とドレイン領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び不純物領域上にゲート電極層を有する。
【０００９】
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域、ソース領域及びドレイン領域を有し、チャネル形成領域とドレイン領域の間に、不純物領域を有し、チャネル形成領域とソース領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び不純物領域上にゲート電極層を有する。
【００１０】
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、チャネル形成領域とソース領域の間に第１の不純物領域と、ソース領域及び第１の不純物領域の間に第２の不純物領域と、ドレイン領域及びチャネル形成領域の間に第３の不純物領域とを有し、チャネル形成領域と第３の不純物領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び第１の不純物領域上にゲート電極層を有し、第２の不純物領域、第３の不純物領域、ソース領域及びドレイン領域は一導電型を付与する不純物元素を有し、第２の不純物領域及び第３の不純物領域における一導電型を付与する元素の濃度は、ソース領域及びドレイン領域における一導電型を付与する不純物元素濃度より低い。
【００１１】
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、チャネル形成領域とドレイン領域の間に第１の不純物領域と、ソース領域及びチャネル形成領域の間に第２の不純物領域と、ドレイン領域及び第１の不純物領域の間に第３の不純物領域とを有し、チャネル形成領域と第２の不純物領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び第１の不純物領域上にゲート電極層を有し、第２の不純物領域、第３の不純物領域、ソース領域及びドレイン領域は一導電型を付与する不純物元素を有し、第２の不純物領域及び第３の不純物領域における一導電型を付与する元素の濃度は、ソース領域及びドレイン領域における一導電型を付与する不純物元素の濃度より低い。
【００１２】
本発明の半導体装置の一は、第１の半導体層及び第２の半導体層上にゲート絶縁層を有し、第１の半導体層は、第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域と、第１のチャネル形成領域及び第１のソース領域の間に第１の不純物領域とを有し、第２の半導体層は、第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域と、第２のチャネル形成領域及び第２のドレイン領域の間に第２の不純物領域とを有し、第１のチャネル形成領域と第１のドレイン領域とは接して設けられ、第２のチャネル形成領域と第２のソース領域とは接して設けられ、ゲート絶縁層を介して、第１のチャネル形成領域及び第１の不純物領域上に第１のゲート電極層を有し、ゲート絶縁層を介して、第２のチャネル形成領域及び第２の不純物領域上に第２のゲート電極層を有する。
【００１３】
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、第２の不純物領域は、チャネル形成領域とソース領域の間の、ゲート電極層で覆われた半導体層に形成し、ドレイン領域は、チャネル形成領域と接して形成する。
【００１４】
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、第２の不純物領域は、チャネル形成領域とドレイン領域の間の、ゲート電極層で覆われた半導体層に形成し、ソース領域は、チャネル形成領域と接して形成する。
【００１５】
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、第３の不純物領域、第４の不純物領域、及びチャネル形成領域を形成し、ゲート電極層の側面に絶縁層を形成し、ゲート電極層及び絶縁層をマスクとして、半導体層に、半導体層表面に対して垂直に第３の一導電型を付与する不純物元素を添加してソース領域、ソース領域に接する第５の不純物領域、ドレイン領域、及びドレイン領域に接する第６の不純物領域を形成し、第５の不純物領域及び第６の不純物領域における第２の一導電型を有する不純物元素及び第３の一導電型を付与する不純物元素の濃度は、ソース領域及びドレイン領域における第２の一導電型を有する不純物元素及び第３の一導電型を付与する不純物元素の濃度より低く、第２の不純物領域は、チャネル形成領域と第５の不純物領域の間の、ゲート電極層で覆われた半導体層に形成し、第６の不純物領域は、チャネル形成領域と接して形成する。
【００１６】
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第２の不純物領域、第３の不純物領域、第４の不純物領域、及びチャネル形成領域を形成し、ゲート電極層の側面に絶縁層を形成し、ゲート電極層及び絶縁層をマスクとして、半導体層に、半導体層表面に対して垂直に第３の一導電型を付与する不純物元素を添加してソース領域、ソース領域に接する第５の不純物領域、ドレイン領域、及びドレイン領域に接する第６の不純物領域を形成し、第５の不純物領域及び第６の不純物領域における第２の一導電型を有する不純物元素及び第３の一導電型を付与する不純物元素の濃度は、ソース領域及びドレイン領域における第２の一導電型を有する不純物元素及び第３の一導電型を付与する不純物元素の濃度より低く、第２の不純物領域は、チャネル形成領域と第６の不純物領域の間の、ゲート電極層で覆われた半導体層に形成し、第５の不純物領域は、チャネル形成領域と接して形成する。
【００１７】
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして第１の半導体層及び第２の半導体層を形成し、第１の半導体層及び第２の半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に第１のゲート電極層及び第２のゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層をマスクとして、第１の半導体層及び第２の半導体層表面に対して斜めに第１の一導電型を付与する不純物元素を一方向から添加して第１の半導体層に第１の不純物領域を形成し、第２の半導体層に第２の不純物領域を形成し、第１のゲート電極層及び第２のゲート電極層をマスクとして、第１の半導体層表面及び第２の半導体層表面に対して垂直に第２の一導電型を付与する不純物元素を添加して第１の半導体層に第３の不純物領域、第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を形成し、第２の半導体層に第４の不純物領域、第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を形成し、第３の不純物領域は、第１のチャネル形成領域と第１のソース領域の間の、第１のゲート電極層で覆われた第１の半導体層に形成し、第４の不純物領域は、第２のチャネル形成領域と第２のドレイン領域の間の、第２のゲート電極層で覆われた第２の半導体層に形成し、第１のドレイン領域は、第１のチャネル形成領域と接して形成し、第２のソース領域は、第２のチャネル形成領域と接して形成する。
【発明の効果】
【００１８】
本発明により、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することができる。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態における薄膜トランジスタの作製方法を、図１乃至図３を用いて詳細に説明する。
【００２１】
絶縁表面を有する基板１００の上に下地膜として、スパッタリング法、ＰＶＤ法（Physical Vapor Deposition）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Chemical Vapor Deposition）などにより窒化酸化珪素膜（ＳｉＮＯ）を用いて下地膜１０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、酸化窒化珪素膜（ＳｉＯＮ）を用いて下地膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）積層する。本実施の形態では、プラズマＣＶＤ法を用いて下地膜１０１ａ、下地膜１０１ｂを形成する。基板１００としてはガラス基板、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いて良い。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。また、下地膜として２層構造を用いてもよいし、下地（絶縁）膜の単層膜又は２層以上積層させた構造を用いてもよい。
【００２２】
次いで、下地膜上に半導体膜を形成する。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
【００２３】
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス（微結晶若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。
【００２４】
ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ＳＡＳは、珪化物気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪化物気体としては、ＳｉＨ4、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることが可能である。またＦ2、ＧｅＦ4を混合させても良い。この珪化物気体をＨ2、又は、Ｈ2とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は２〜１０００倍の範囲、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚである。基板加熱温度は３００℃以下が好ましく、１００〜２００℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は１×１０20ｃｍ-3以下とすることが望ましく、特に、酸素濃度は５×１０19ｃｍ-3以下、好ましくは１×１０19ｃｍ-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。また半導体膜としてフッ素を含む珪化物気体より形成されるＳＡＳ層に水素を含む珪化物気体より形成されるＳＡＳ層を積層してもよい。
【００２５】
非晶質半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを添加し結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、セミアモルファス半導体又は半導体膜の一部に結晶相を含む半導体を用いることもできる。
【００２６】
半導体膜に、結晶性半導体膜を用いる場合、その結晶性半導体膜の作製方法は、公知の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また、ＳＡＳである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体膜にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質半導体膜の含有水素濃度を１×１０20ａｔｏｍｓ／ｃｍ3以下にまで放出させる。これは水素を多く含んだ非晶質半導体膜にレーザ光を照射すると非晶質半導体膜が破壊されてしまうからである。
【００２７】
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面のぬれ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
【００２８】
連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ:ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数Ｗ以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は０．００１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、走査速度を０．５〜２０００ｃｍ／ｓｅｃ程度（好ましくは１０〜２００ｃｍ／ｓｅｃ）とし、照射する。
【００２９】
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどが挙げられる。
【００３０】
また、パルス発振のレーザ光の発振周波数を０．５ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００３１】
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるしきい値のばらつきを抑えることができる。
【００３２】
非晶質半導体膜の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。
【００３３】
半導体として、有機半導体材料を用い、印刷法、スプレー法、スピン塗布法、液滴吐出法などで形成することができる。この場合、上記エッチング工程が必要ないため、工程数を削減することが可能である。有機半導体としては、低分子材料、高分子材料などが用いられ、有機色素、導電性高分子材料などの材料も用いることができる。本発明に用いる有機半導体材料としては、その骨格が共役二重結合から構成されるπ電子共役系の高分子材料が望ましい。代表的には、ポリチオフェン、ポリフルオレン、ポリ（３−アルキルチオフェン）、ポリチオフェン誘導体、ペンタセン等の可溶性の高分子材料を用いることができる。
【００３４】
その他にも本発明に用いることができる有機半導体材料としては、可溶性の前駆体を成膜した後で処理することにより半導体層を形成することができる材料がある。なお、このような有機半導体材料としては、ポリチエニレンビニレン、ポリ（２，５−チエニレンビニレン）、ポリアセチレン、ポリアセチレン誘導体、ポリアリレンビニレンなどがある。
【００３５】
前駆体を有機半導体に変換する際には、加熱処理だけではなく塩化水素ガスなどの反応触媒を添加することがなされる。また、これらの可溶性有機半導体材料を溶解させる代表的な溶媒としては、トルエン、キシレン、クロロベンゼン、ジクロロベンゼン、アニソール、クロロフォルム、ジクロロメタン、γブチルラクトン、ブチルセルソルブ、シクロヘキサン、ＮＭＰ（Ｎ−メチル−２−ピロリドン）、シクロヘキサノン、２−ブタノン、ジオキサン、ジメチルホルムアミド（ＤＭＦ）または、ＴＨＦ（テトラヒドロフラン）などを適用することができる。
【００３６】
本実施の形態では、下地膜１０１ｂ上に、非晶質珪素を用いて、非晶質半導体膜１１５を形成する。非晶質半導体膜１１５に、レーザ光１７０を矢印１７１の方向に走査しながら照射することで、結晶化し、結晶性半導体膜１１６を形成する（図１（Ａ）参照。）。
【００３７】
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよいが、本実施の形態では、低濃度ｐ型不純物領域を有するようにｎチャネル型薄膜トランジスタを作製し、薄膜トランジスタのしきい値電圧を制御する。よって、本発明を用いると、しきい値電圧制御のためのドーピング工程を必ずしも行わなくてよいので、工程が簡略化する。
【００３８】
次に結晶性半導体膜１１６をマスクを用いてパターニングする。本実施の形態ではフォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層１０２を形成する。
【００３９】
パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ4、ＮＦ3などのフッ素を含むガス、又はＣｌ2、ＢＣｌ3などの塩素を含むガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００４０】
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）は、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターン（導電層や絶縁層など）を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【００４１】
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサンポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。
【００４２】
半導体層１０２を覆うゲート絶縁層１０５を形成する。ゲート絶縁層１０５はプラズマＣＶＤ法またはスパッタ法などを用い、厚さを１０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。ゲート絶縁層１０５としては、珪素の酸化物材料又は窒化物材料等の公知の材料で形成すればよく、積層でも単層でもよい。本実施の形態では、ゲート絶縁層は積層構造を用いる。半導体層１０２上に第一層目の絶縁膜として膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍである膜厚の薄い酸化珪素膜を形成する。第１層目の絶縁層の形成方法としては、ＧＲＴＡ（Gas  Rapid  Thermal  Anneal）法、ＬＲＴＡ（Lamp  Rapid  Thermal  Anneal）法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第一層目の絶縁層を形成することができる。本実施形態では、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜３層の積層を用いる。またそれらや、酸化窒化珪素膜の単層、２層からなる積層でも良い。好適には、緻密な膜質を有する窒化珪素膜を用いるとよい。なお、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
【００４３】
次いで、ゲート絶縁層１０５上にゲート電極層として用いる膜厚２０〜１００nmの第１の導電膜１０６と、膜厚１００〜４００nmの第２の導電膜１０７とを積層して形成する（図１（Ｂ）参照。）。第１の導電膜１０６及び第２の導電膜１０７は、スパッタリング法、蒸着法、ＣＶＤ法等の公知の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジウム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０nmのタングステン膜、膜厚５００nmのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０nmの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜１０６として窒化タンタル（ＴａＮ）、第２の導電膜１０７としてタングステン（Ｗ）を用いる。
【００４４】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第２の導電膜１０７をパターニングし、第１のゲート電極層２０５を形成する。ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第２の導電膜を所望のテーパー形状にエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素を含むガス、ＣＦ4、ＳＦ6もしくはＮＦ3などを代表とするフッ素を含むガス又はＯ2を適宜用いることができる。
【００４５】
ゲート電極層の幅Ｄ１を細くすることによって、高速動作が可能な薄膜トランジスタを形成することができる。第１のゲート電極層２０５をチャネル方向の幅を細く形成する２つの方法を図３に示す。図３（Ａ）は、図１（Ｂ）に対応しており、基板１００上に、第２の導電膜１０７まで形成されている。
【００４６】
まず、第１の方法を図３（Ｂ）、（Ｃ）、（Ｆ）を用いて説明する。第２の導電膜１０７上に、レジストからなるマスク２２０を形成する。マスク２２０はフォトリソグラフィ法や液滴吐出法などを用いて形成する。図３（Ｂ）で示すように、マスク２２０を用いて第２の導電膜１０７をエッチングし、第１のゲート電極層２１０を形成する。その後、マスク２２０を除去せず、さらに第１のゲート電極層２１０を矢印２２５の方向にエッチングする。第１のゲート電極層２１０の幅を第１のゲート電極層２０５まで細らせ、第１のゲート電極層２０５を形成する（図３（Ｃ）参照。）。マスク２２０を除去し、図３（Ｆ）に示すように、ゲート電極の幅Ｄ１が、１０ｎｍ〜１０００ｎｍ、好ましくは２００ｎｍ〜７００ｎｍである第１のゲート電極層２０５を完成することができる。
【００４７】
次に、第２の方法を図３（Ｄ）、（Ｅ）、（Ｆ）を用いて説明する。第２の導電膜１０７上に、レジストからなるマスク２２０を形成する。マスク２２０はフォトリソグラフィ法や液滴吐出法などを用いて形成する。マスク２２０をさらに、矢印２５６の方向に、エッチング、アッシング等によりスリミングして、さらに幅の細いマスク２２１を形成する（図３（Ｅ）参照。）。微小に線幅細く形成されたマスク２２１を用いて、第２の導電膜１０７をパターニングし、マスク２２１を除去することによって、同様にゲート電極層の幅Ｄ１の狭い、第１のゲート電極層２０５を形成することができる。ゲート電極層の幅Ｄ１を当該範囲内に設定することにより、後にチャネル長の短い薄膜トランジスタを形成することが可能であり、高速度動作が可能な半導体装置を作製することが可能である。
【００４８】
図３１（Ａ）は本発明のドーピング装置の一例を示す斜視図である。
【００４９】
イオン源１２は、プラズマ室であるチャンバー内に設けられた熱電子放出用フィラメントと、チャンバーの周囲に極性を交互にして複数配置されたリング状の永久磁石とで構成されている。
【００５０】
また、加速電極部１３は、チャンバー下部開口部にアノードであるチャンバーと同電位に保たれるイオン閉じ込め電極と、イオン閉じ込め電極より数ｋＶ低電位に保たれる引出し電極と、引出し電極より数十ｋＶ低電位に保たれる加速電極とで構成されている。なお、イオン閉じ込め電極、引出し電極、および加速電極はグリッド状電極である。
【００５１】
また、イオンビームを遮断するシャッターを設けて開閉操作を行うことによって照射のオンオフを制御してもよい。
【００５２】
ガス導入口からチャンバー内に導入される作動ガス（水素や、フォスフィンや、ジボランなど）にフィラメントから放出される電子を作用させてプラズマを生成し、これを永久磁石の磁場によってチャンバー内に閉じこめつつ、引き出し電極によって電界を印加することでプラズマ中のイオンをイオン閉じこめ電極を通して引き出し、これを加速電極の電界で加速してイオンビーム１４を発生させる。
【００５３】
そして、ドーピング室１１内にイオンビーム１４が照射され、傾斜状態の基板１０にイオンが注入される。基板１０は、傾斜軸１６を中心として傾けられ、保持される。基板全面へのドーピング処理は、イオンビーム１４の断面を線状もしくは長方形とし、基板をイオンビーム１４の長尺方向に対して垂直な方向（走査方向１５）に移動させて行われる。
【００５４】
基板の傾斜を水平状態と傾斜状態とで変更する際には、基板ステージ、或いは搬送ロボットなどによって基板の傾斜角度の変更を行う。基板の走査方向への移動はロボットに限らず、レールおよび駆動用ギヤードモータを用いてもよい。ステージの角度調節は、ゴニオメータなどの角度調節手段により行う。ゴニオメータが設けられたステージはゴニオステージとも呼ばれ、ステージ上方に傾斜中心があり、そこを支点として傾斜し、ステージ面が傾くステージである。また、イオンビーム１４の長尺方向と、基板１０の主表面とがなす角が角度θである。基板の傾斜は、傾斜軸１６を軸として行われる。傾斜軸１６は基板上のどの位置に設けてもよく、図３１においては、基板表面に基板の辺方向と平行に設けているが、基板表面の対角線上に斜めに設けても良い。この場合、対角線を傾斜軸として、基板１０は傾斜し、傾斜状態となる。
【００５５】
本発明のドーピング装置は、基板ステージにより傾斜状態を保ったまま基板を移動させてドーピング処理を行うため、大面積の基板の処理が可能となる。また、イオンビームの断面形状が四角形のため、全てのイオンビームが基板に照射され、効率よくイオン照射ができる。また、基板を回転させないため、イオンビームの長尺方向の幅を狭めることができる。
【００５６】
また、本発明は、上述した装置構成に特に限定されず、パーティクルの問題があるため基板は垂直に立てた状態に近い傾斜状態でイオンビームを水平方向に照射するような装置構成としてもよい。
【００５７】
基板を立てた状態でドーピングする例を図３３に示す。図３３（Ａ）で示すドーピング装置は、基板６６１は垂直に立てた状態で、イオンビーム照射手段６６３によってイオンビーム６６２を水平方向に照射するような装置構成とする。また、基板を保持する基板ステージにはロボットが接続されており、基板の搬送を行いながら、傾斜を行う軽傾斜軸を異なるように設け、２種類の動かし方が可能なように設計してある。１つは、図３３（Ｂ）に示すように基板６６１を、基板面とイオンビームの照射方向とがなす角度θとなるように傾けながら基板を搬送させ、ドーピングする方法であり、もう一つは、図３３（Ｃ）に示すように基板を傾け搬送し、イオンビームを角度θで照射する方法である。また、イオンビームを照射している間、基板ステージはある角度で固定してもよいし、ある角度範囲内で常に角度を変化させてもよい。
【００５８】
また、本発明は、上述した装置構成に特に限定されず、基板ステージに代えて基板搬送ローラを用い、傾斜状態の基板を保持、および搬送してもよい。この場合、基板は下面を搬送ローラ等の保持部材に保持され、傾斜下端をサイドガイドによって保持される。サイドガイドは、下端支持ローラが基板の下端に接し、これを側方から保持することによって、基板の傾斜下方への移動を抑える役割を果たすものである。
【００５９】
また、上述した装置構成に特に限定されず、本発明のドーピング装置には、従来のイオンドーピング技術において公知であるイオン収束装置やイオン質量分離装置を付加してもよい。
【００６０】
また、斜めに基板を保持してドーピングを行いゲート電極の下方に不純物領域を形成するには、ＴＦＴの配置も考慮に入れる必要がある。図３１（Ｂ）は、ドーピング室１１内における基板の状態を簡略に示した模式図である。図３１（Ｂ）に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向１７を合わせてＴＦＴを含む回路を設計することが好ましい。よって、基板ステージの動かし方を決定する傾斜軸１６の設ける位置に合わせてＴＦＴを含む回路の配置を決定する必要がある。
【００６１】
図３２に、本実施の形態における半導体装置のドーピング工程を説明する上面図（Ａ）、上面図（Ａ）における線Ｉ−Ｊの断面図である図３２（Ｂ）、線Ｇ−Ｈの断面図である図３２（Ｃ１）、（Ｃ２）を示す。図３２に示すように、基板３０上に、複数の半導体層３１と、ゲート電極層３２、ゲート絶縁層３３が形成されている。本発明では半導体層３１に、半導体層表面と角度θを有するように斜めに不純物元素をドーピングする。図３２（Ａ）で示す基板３０は、線Ｉ−Ｊと平行な傾斜軸を軸として傾けられる。傾斜状態に固定されたまま、不純物元素をドーピングされ、結果として図３２（Ｃ１）及び（Ｃ２）のように、斜めに不純物元素３５を注入される。一方、傾斜軸と平行な線Ｉ−Ｊの断面図（Ｂ）においては不純物元素３５は、半導体層３１表面と垂直なθｂで、常に半導体層３１にドーピングされる。傾斜軸と垂直な線Ｇ−Ｈの断面図である図３２（Ｃ１）、（Ｃ２）では、基板３０の傾き方によって、半導体層３１に、不純物元素３５は角度θｃ１や、角度θｃ２で斜めにドーピングされる。この角度θｃ１、角度θｃ２を変化させることによって、不純物領域３４ａ、不純物領域３４ｂを図３２（Ｃ１）、（Ｃ２）のように異なる構造に形成することができる。
【００６２】
ドーピングされる不純物元素３５と、半導体層表面との角度θは、３０度から９０度、９０度から１５０度が好ましい。また、このように２種類のドーピングを行う際、角度θｃ１と、角度θｃ２は角度の差が、５度以上あるように設定されることが好ましい。
【００６３】
次に、第１のゲート電極層２０５をマスクとして、ｐ型を付与する不純物元素２５１を添加する。ここでは、半導体層１０２の表面に対して３０度から９０度、９０度から１５０度の角度θ１で、ｐ型を付与する不純物元素を添加し、第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂを形成する（図１（Ｃ）参照。）。本実施の形態では、θ１を３０度から９０度の範囲で設定する。ｐ型を付与する不純物元素は、半導体層表面に向かって斜めにドーピングされるので、第１のゲート電極層２０５で覆われる半導体層１０２の領域にも添加され、第１のｐ型不純物領域１０３ｂを形成する。一方、ｐ型を付与する不純物元素の一部は、第１のゲート電極層２０５によって遮蔽されるので、第１のｐ型不純物領域１０３ａは、ゲート電極層２０５に覆われている半導体領域を含んでいない。よって、半導体層１０２に、選択的に、ｐ型不純物領域が形成され、第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂが形成される（図１（Ｃ）参照。）。ここでは、第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【００６４】
本実施の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をＬｏｖ領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をＬｏｆｆ領域と示す。図２７及び図２８を用いて、薄膜トランジスタのチャネル長Ｌ、チャネル長方向のＬｏｖ領域２６０２ａの長さＬOVについて説明する。また、本実施の形態において、薄膜トランジスタのチャネル長Ｌ、チャネル長方向のＬｏｖ領域２６０２ａの長さＬOVは、図２７（Ａ）で示される長さと定義する。基本的には、図２７（Ａ）で示すようにゲート電極層２６００の幅＝Ｌ＋ＬOVの式が成り立つとする。基板に対して斜めにドーピングを行った後、比較的高温の加熱処理によってドーピングされた不純物元素が拡散する場合、チャネル形成領域２６０３の境界が明確になりにくくなるが、簡略的に図２７（Ａ）で示す構造図として識別する。図２７では、Ｌｏｖ領域においてハッチングと白地で示されているが、これは、白地部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。よって、図１（Ｃ）における第１のｐ型不純物領域１０３ａ、第１の不純物領域１０３ｂの形状も、ドーピングする角度θ１を反映していることを直感的に理解できるようにしたためである。
【００６５】
ドーピング条件によっては、図２７（Ｂ）中の点線に示すように、濃度プロファイル２６０４のピークが半導体層中のチャネル形成領域２６０６の上側またはゲート絶縁層２６０１に位置する場合もある。図２７（Ｂ）においては、ゲート電極層２６００と重なるＬｏｖ領域２６０５ａの長さＬOVとチャネル形成領域２６０６のチャネル長Ｌは、図２７（Ａ）と同一である。
【００６６】
ドーピング条件によっては、図２７（Ｃ）中の点線に示すように、濃度プロファイル２６０７のピークが半導体層下の下地絶縁膜または基板に位置する場合もある。この場合においては、ゲート電極層２６００の幅＝Ｌ＋ＬOVの式が成り立たない。チャネルはチャネル形成領域２６０９とゲート絶縁層２６０１との界面に形成されるため、チャネル長Ｌは図２７（Ｃ）で示される長さとなり、ゲート電極層２６００と重なるＬｏｖ領域２６０８ａは、長さＬOVが最も長い箇所を指す。図２７（Ｃ）で示す構造は、半導体基板を用いた場合に互いの濃度プロファイルがゲート下方で重なってしまう、または互いに近づきすぎてしまうため、チャネル長の長い薄膜トランジスタでなければ作製することができない構造である。
【００６７】
次に、図２７（Ａ）において、Ｌｏｖ領域２６０２ａの横方向及び縦方向における不純物元素の濃度分布について、図２８を用いて説明する。図２８（Ａ）は、図２８（Ａ）において、一方のＬｏｖ領域２６０２ａを拡大した図である。図２８（Ａ）のＬｏｖ領域を深さ方向（Ｙ-Ｚ）の不純物元素の濃度分布を示したものが図２８（Ｂ）であり、同様の横方向（Ｖ-Ｘ：深さ方向と垂直な方向）の不純物濃度の分布を表したものが図２８（Ｃ）である。
【００６８】
図２８（Ｂ）に示すように、Ｌｏｖ領域において、基板側とゲート電極層側とでは、不純物元素の濃度勾配が生じている。また、図２８（Ｃ）に示すように、Ｌｏｖ領域において、不純物元素の濃度勾配が生じている。
【００６９】
なお、深さ方向及び横方向の濃度勾配に関しては、図２７（Ｂ）、図２７（Ｃ）に示されるように、様々な勾配を有する。
【００７０】
再び、第１のゲート電極層２０５をマスクとして、ｎ型を付与する不純物元素２５２を添加する。半導体層１０２の表面に対してほぼ垂直な角度θ２でｎ型を付与する不純物元素２５２を添加し、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂを形成する（図１（Ｄ）参照。）。角度θ２は角度θ１と５度以上異なるように設定する。第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂにおいては、既にｐ型を付与する不純物元素が添加されているため、ｐ型からｎ型へ反転するために第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂのｐ型を付与する不純物元素濃度よりも高い濃度のｎ型を付与する不純物元素を添加する。そして、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【００７１】
ここでは、第１のゲート電極層２０５を用いて自己整合的にｎ型を付与する不純物元素２５２を添加したため、第１のｐ型不純物領域１０３ｂにおいて第１のゲート電極層２０５と重なっている領域には、ｎ型を付与する不純物元素２５２は添加されず、ｐ型不純物領域として残存する。よって、半導体層１０２には、第２のｐ型不純物領域２０８が形成され、第２のｐ型不純物領域２０８はＬｏｖ領域である。一方、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂは、ゲート電極層２０５及び、その後に形成されるゲート電極層２０２に覆われていないので、Ｌｏｆｆ領域である。
【００７２】
次に、第１の導電膜１０６、ゲート電極層２０５等を覆う絶縁層を形成した後、これをＲＩＥ（Reactive ion etching：反応性イオンエッチング）法による異方性のエッチングによって加工し、ゲート電極層２０５の側壁に自己整合的にサイドウォール（側壁スペーサ）２０１を形成する（図１（Ｄ）参照。）。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【００７３】
本実施の形態では、ゲート電極層を積層構造とするため、第１の導電膜１０６が、エッチングストッパーとして機能する。次に、第１の導電膜１０６を第１のゲート電極層２０５及びサイドウォール２０１をマスクとして、エッチングし、第２のゲート電極層２０２を形成する。本実施の形態では、第１の導電膜１０６と第２の導電膜１０７を、エッチングの選択比が高い材料を用いているので、第１のゲート電極層２０５を第１の導電膜１０６をエッチングする際のマスクとして用いることができる。第１の導電膜１０６と第２の導電膜１０７とのエッチングの選択比があまり高くない場合は、サイドウォール２０１を形成する際、絶縁層を第１のゲート電極層２０５上に残すように形成したり、第１のゲート電極層２０５上にレジストからなるマスクを形成したりするとよい。このように第１のゲート電極層２０５を保護することによって、第１の導電膜１０６をエッチング加工する際、第１のゲート電極層２０５の膜減りを防ぐことができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、公知のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6もしくはＮＦ3などを代表とするフッ素系ガス又はＯ2を適宜用いることができる。
【００７４】
次にサイドウォール２０１及び第１のゲート電極層２０５をマスクとして、半導体層１０２に、半導体層１０２の表面に対してほぼ垂直にｎ型を付与する不純物元素２５３を添加し、第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂを形成する（図２（Ａ）参照。）。ここでは、第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。サイドウォール２０１がマスクとなりｎ型を付与する不純物元素が添加されない領域は、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂとなる。第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂは、第２のゲート電極層２０２に覆われているため、Ｌｏｖ領域である。なお、半導体層１０２には、チャネル形成領域２０７が形成される（図２（Ａ）参照。）。
【００７５】
第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂは、ｎ型を付与する不純物元素の濃度が高濃度である高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。一方低濃度不純物領域である第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂは、第２のゲート電極層２０２に覆われているため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【００７６】
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
【００７７】
次いで、パッシベーション膜として水素を含む絶縁膜１０８を形成する。この絶縁膜１０８としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。絶縁膜１０８は窒化珪素膜に限定されるものでなく、プラズマＣＶＤを用いた窒化酸化珪素（ＳｉＮＯ）膜でもよく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００７８】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は絶縁膜１０８に含まれる水素により半導体層のダングリングボンドを終端する工程である。
【００７９】
絶縁膜１０８は窒化珪素、酸化珪素、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）を含む物質から選ばれた材料で形成することができる。また、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料を用いてもよい。
【００８０】
次いで、層間絶縁膜となる絶縁層１０９を形成する（図２（Ｂ）参照。）。本発明において、平坦化のために設ける層間絶縁膜としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが要求されている。こうした絶縁層の形成方法としては、スピンコート法で代表される塗布法を用いると好ましい。
【００８１】
本実施の形態では、絶縁層１０９の材料としては、シロキサン樹脂を用いる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。焼成した後の膜は、アルキル基を含む酸化珪素膜（ＳｉＯｘ）と呼べる。このアルキル基を含む酸化珪素（ＳｉＯｘ）膜は、３００℃以上の加熱処理にも耐えうるものである。
【００８２】
絶縁層１０９は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、スピンコート、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁層１０９を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、を用いることができる。
【００８３】
絶縁層１０９は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される絶縁膜の他に、耐熱性が高く、平坦化性がよいものであれば、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜など）、感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなど）、レジスト、低誘電率であるＬｏｗ  ｋ材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。
【００８４】
次いで、レジストからなるマスクを用いて絶縁層１０９、絶縁膜１０８、ゲート絶縁層１０５に半導体層１０２に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。本実施の形態では、絶縁層１０９及び絶縁膜１０８と、ゲート絶縁層１０５と選択比が取れる条件で、第１のエッチングを行い、絶縁層１０９及び絶縁膜１０８を除去する。次に第２のエッチングによって、ゲート絶縁層１０５を除去し、ソース領域又はドレイン領域である第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂに達する開口部２０４を形成する（図２（Ｃ）参照。）。
【００８５】
第１のエッチングを行い、絶縁層１０９及び絶縁膜１０８を除去する。エッチング（ウェットエッチングまたはドライエッチング）を行う。用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。中でも比較的原子半径が大きく、且つ、安価なアルゴンを用いることが好ましい。本実施の形態では、ＣＦ4、Ｏ2、Ｈｅ、Ａｒを用いる。ドライエッチングを行う際のエッチング条件は、ＣＦ4の流量を３８０ｓｃｃｍ、Ｏ2の流量を２９０ｓｃｃｍ、Ｈｅの流量を５００ｓｃｃｍ、Ａｒの流量を５００ｓｃｃｍ、ＲＦパワーを３０００Ｗ、圧力を２５Ｐａとする。上記条件によりエッチング残渣を低減することができる。
【００８６】
なお、ゲート絶縁層１０５上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させ、オーバーエッチングすると良い。１回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。さらにＣＦ4、Ｏ2、Ｈｅを用いて、ＣＦ4の流量を５５０ｓｃｃｍ、Ｏ2の流量を４５０ｓｃｃｍ、Ｈｅの流量を３５０ｓｃｃｍ、ＲＦパワーを３０００Ｗ、圧力を２５Ｐａとし、２回目のドライエッチングを行ってテーパー形状としてもよい。
【００８７】
次に第２のエッチングとして、ゲート絶縁層１０５をエッチングし、ソース領域、ドレイン領域に達する開口部を形成する。開口部は、絶縁層１０９をエッチングした後、再度マスクを形成するか、エッチングされた絶縁層１０９をマスクとして、絶縁膜１０８及びゲート絶縁層１０５をエッチングし、開口部を形成すればよい。エッチング用ガスにＣＨＦ3とＡｒを用いてゲート絶縁層１０５のエッチング処理を行う。上記条件のエッチングにより、エッチング残渣を低減し、凹凸の少ない平坦性の高いコンタクトホールを形成することができる。なお、より半導体層上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００８８】
導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層１１２を形成する。このソース電極層又はドレイン電極層１１２は、後に形成する配線等と接し、薄膜トランジスタと配線を接続する配線である。ソース電極層又はドレイン電極層１１２は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層１１２の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、Ｔｉ、Ａｌ、Ｔｉを積層したのち、所望の形状にパターニングして、ソース電極層又はドレイン電極層１１２を形成する。
【００８９】
以上の工程により、半導体層に、高濃度不純物領域である第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂ、低濃度不純物領域である第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂ、第２のｐ型不純物領域２０８、チャネル形成領域２０７を有する薄膜トランジスタ１５０を形成することができる（図２（Ｄ）参照。）。図２（Ｄ）で示す、第２のｐ型不純物領域２０８の幅Ｄ２は５〜２００ｎｍが好ましく、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂの幅は１０〜２００ｎｍが好ましい。第２のｐ型不純物領域２０８の幅Ｄ２及び第３のｎ型不純物領域２０６ａの幅Ｄ３を上記の範囲内にすることで、しきい値をシフトし、かつカットオフ電流を低減することが可能なｎチャネル型薄膜トランジスタを作製することが可能である。
【００９０】
本実施の形態では、ｎチャネル型薄膜トランジスタに低濃度ｐ型不純物領域を形成したが、同様にしてｐチャネル型薄膜トランジスタに低濃度ｎ型不純物領域を形成することもできる。また、本実施の形態で作製したｎチャネル型薄膜トランジスタ１５０における第２のｐ型不純物領域２０８の領域に同様にｎ型を付与する不純物元素を添加し、ｎ型の不純物領域を形成することもできる。この場合、ソース側もしくはドレイン側の一方のLov領域に、ｎ型不純物領域を有するｎチャネル型薄膜トランジスタを作製することができる。同様に、ｐチャネル型薄膜トランジスタに、本実施の形態で示したように斜めからのドーピングを行い、ｐ型不純物領域を形成すると、ソース側もしくはドレイン側の一方のＬｏｖ領域にｐ型不純物領域を有する薄膜トランジスタを作製することができる。
【００９１】
また、以下の方法により、図１及び図２に示す基板１００からの薄膜トランジスタ１５０を剥離することが可能である。剥離方法としては、（１）基板１００に、３００〜５００度程度の耐熱性を有する基板を用い、基板１００と薄膜トランジスタ１５０の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、薄膜トランジスタ１５０を剥離する方法、（２）基板１００と薄膜トランジスタ１５０の間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより非晶質珪素膜を除去することで、薄膜トランジスタ１５０を剥離する方法、（３）薄膜トランジスタ１５０が形成された基板１００を機械的に削除、又は溶液やＣＦ3等のガスによるエッチングで除去することで、薄膜トランジスタ１５０を切り離す方法等が挙げられる。また、剥離した薄膜トランジスタ１５０は、用いられる用途に合わせて多様な材質や性質の物質に貼り合わせることができる。例えばフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
【００９２】
上記のように、剥離した薄膜トランジスタ１５０をフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や凹凸のある異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板１００を再利用すれば、安価な半導体装置の提供が可能である。また、本実施の形態で形成した薄膜トランジスタは、サイドウォール構造であるため、サブミクロン構造の薄膜トランジスタにおいてもＬＤＤ領域を形成することが可能である。
【００９３】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【００９４】
また、本実施の形態で形成される半導体装置は、結晶性半導体膜を用いて形成することが可能であるため、高価な単結晶半導体基板を用いずとも、半導体装置を作製することができる。このため、コスト削減が可能である。さらに本実施の形態で作製した薄膜トランジスタ１５０を剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
【００９５】
（実施の形態２）
本発明の実施の形態を、図１、図２及び図２９を用いて説明する。本実施の形態は、実施の形態１で作製した半導体装置において、半導体層への不純物元素のドーピング角度θ１が異なる場合を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【００９６】
実施の形態１で示したように、基板１００上に半導体層１０２を形成し、ゲート絶縁層１０５、導電膜１０６、第１のゲート電極層２０５を形成する。
【００９７】
実施の形態１における半導体層への不純物元素のドーピングする角度θ１は、３０度から９０度の範囲で行った。本実施の形態では、角度θ１を９０度から１５０度の範囲で設定する。ｐ型を付与する不純物元素６５１は、半導体層表面に向かって斜めにドーピングされるので、第１のゲート電極層２０５で覆われる半導体層１０２の領域にも添加され、第１のｐ型不純物領域６０３ａを形成する。一方、ｐ型を付与する不純物元素の一部は、第１のゲート電極層２０５によって遮蔽されるので、第１のｐ型不純物領域６０３ｂは、ゲート電極層２０５に覆われている半導体領域を含んでいない。よって、半導体層１０２に、選択的に、ｐ型不純物領域が形成され、第１のｐ型不純物領域６０３ａ、第１のｐ型不純物領域６０３ｂが形成される（図２９（Ａ）参照。）。ここでは、第１のｐ型不純物領域６０３ａ、第１のｐ型不純物領域６０３ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【００９８】
図２９（Ｂ）に、本実施の形態で作製される薄膜トランジスタ６５０を示す。本実施の形態では、ｐ型を付与する不純物元素６５１をドーピングする角度θ１を９０度から１５０度の範囲で設定したため、低濃度ｐ型不純物領域である第２のｐ型不純物領域６０８が、第３のｎ型不純物領域２０６ａとチャネル形成領域２０７の間に形成される。このように、半導体層にドーピングする角度θを制御することで、不純物領域の構成が異なる薄膜トランジスタを作製することができ、薄膜トランジスタの電気的特性を制御することができる。
【００９９】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【０１００】
（実施の形態３）
本発明の実施の形態を、図４及び図５を用いて説明する。本実施の形態は、実施の形態１で作製した半導体装置において、薄膜トランジスタ１５０のゲート電極層、半導体層中の不純物領域の構造が異なる例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１０１】
実施の形態１と同様に、基板１００上に下地膜として、下地膜１０１ａ、下地膜１０１ｂを積層し、半導体層１０２を形成する。半導体層１０２は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。半導体層１０２上に、ゲート絶縁層１０５を形成し、第２の導電膜１０７を形成する（図４（Ａ）参照。）。実施の形態１では、ゲート電極層を積層構造とするため、第１の導電膜１０６を形成するが、本実施の形態では、ゲート電極層を単層構造とするため、第２の導電膜１０７のみを形成する。
【０１０２】
第２の導電膜１０７を、図３で示したように細線となるようにエッチングし、第１のゲート電極層２０５を形成する。第１のゲート電極層２０５をマスクとして、ｐ型を付与する不純物元素２５１を、半導体層１０２表面に向かって３０度から９０度、９０度から１５０度の角度θ１で斜めに添加し、第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂを形成する（図４（Ｂ）参照。）。ｐ型を付与する不純物元素２５１は、斜めにドーピングされるため、第１のｐ型不純物領域１０３ｂは、第１のゲート電極層２０５で覆われた半導体層にも形成される。一方、第１のゲート電極層２０５がマスクとなって、ｐ型を付与する不純物元素２５１を遮蔽するため、第１のｐ型不純物領域１０３ａは、第１のゲート電極層２０５が形成される下の半導体層部分には形成されない。
【０１０３】
次に、第１のゲート電極層２０５をマスクとして、半導体層１０２に、半導体層１０２表面に角度θ２でｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂを形成する（図４（Ｃ）参照。）。角度θ２は角度θ１と５度以上異なるように設定する。第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂとなる領域には、ｐ型を付与する不純物元素が添加されているため、ｎ型不純物領域に反転するように、ｎ型を付与する不純物元素を添加する。ｎ型を付与する不純物元素２５２は、ほぼ垂直に添加されるため、第１のゲート電極層２０５に遮蔽され、第１のゲート電極層に覆われている半導体層の領域には添加されない。よって、第１のゲート電極層２０５の下の半導体層中に形成された第１のｐ型不純物領域の一部は残存し、第２のｐ型不純物領域２０８となる。
【０１０４】
ゲート絶縁層１０５及び第１のゲート電極層２０５上に絶縁層を形成し、異方性エッチングを行い、第１のゲート電極層２０５の側面にサイドウォール２０１を形成する（図４（Ｄ）参照。）。サイドウォール２０１及び第１のゲート電極層２０５をマスクとして、半導体層１０２に、半導体層１０２表面に角度θ２とほぼ同じ角度でｎ型を付与する不純物元素２５３を添加し、第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂを形成する（図５（Ａ）参照。）。サイドウォールで覆われた半導体層中には、ｎ型を付与する不純物元素２５３は添加されないので、低濃度ｎ型領域である第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂとなる。なお、半導体層１０２には、チャネル形成領域２０７が形成される。第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。実施の形態１では、ゲート電極層が積層構造であったため、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂ上にはゲート絶縁層１０５を介して第２のゲート電極層２０２が形成されており、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂはＬｏｖ領域である。本実施の形態では、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂ上に第２のゲート電極層２０２は形成されていないので、Ｌｏｆｆ領域となる。このように、ゲート電極層の構造を変えることによって、形成する不純物領域の構造も制御することができる。よって、それに伴う薄膜トランジスタの特性の設定も、自由度を持たすことができる。
【０１０５】
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜１０８を適宜形成する。加熱処理により水素化を行い、絶縁層１０９を形成する（図５（Ｂ）参照。）。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
【０１０６】
絶縁層１０９、絶縁膜１０８、ゲート絶縁層１０５にソース領域及びドレイン領域に達する開口部（コンタクトホール）２０４を形成する（図５（Ｃ）参照。）。開口部２０４にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層１１２を形成する。よって、本実施の形態における薄膜トランジスタ１５０が作製される（図５（Ｄ）参照。）。
【０１０７】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【０１０８】
本実施の形態は、実施の形態１及び２とそれぞれと組み合わせて用いることが可能である。
【０１０９】
（実施の形態４）
本発明の実施の形態を、図６、図７及び図１５を用いて説明する。本実施の形態は、同一基板上に、実施の形態１で作製した薄膜トランジスタ１５０、ｎチャネル型薄膜トランジスタ、ｐチャネル型薄膜トランジスタが形成された半導体装置としてＣＰＵなどのプロセッサを作製する例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１１０】
実施の形態１と同様に、基板３００上に下地膜として、下地膜３０１ａ、下地膜３０１ｂを積層し、半導体層３０２、半導体層３０３、半導体層３０４を形成する。半導体層３０２、半導体層３０３、半導体層３０４は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。
【０１１１】
本実施の形態における半導体層の結晶化方法を図１５を用いて説明する。図１５（Ａ）は、本実施の形態における半導体層が形成された基板の斜視図であり、図１５（Ｂ）は、図１５（Ａ）のおける結晶性半導体膜の一部である領域８０８の拡大図である。図１５（Ｂ）において、半導体層３０４、半導体層３０２、半導体層３０３は、図６及び図７における薄膜トランジスタの半導体層に対応しており、図６及び図７は、図１５の線（Ａ）―（Ｂ）、線（Ｃ）―（Ｄ）における断面図である。
【０１１２】
基板３００上には、下地膜３０１ａ、下地膜３０１ｂが形成され、下地膜上に非晶質半導体膜８０１が形成されている。なお、図１５（Ａ）においては、下地膜３０１ａ、下地膜３０１ｂを総称して下地膜３０１と示している。非晶質半導体膜８０１にレーザ光８０２を照射して結晶性半導体膜８０３を形成する。本実施の形態では、図１５（Ａ）に示すように、レーザ光８０２としてパルス発振のレーザ光の発振周波数が８０ＭＨｚのレーザ光を非晶質半導体膜８０１に照射して、矢印で示すような走査方向８０４に向かって連続的に成長した結晶粒を有する結晶性半導体膜８０３を形成する。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【０１１３】
次に、図６（Ａ）に示すように、結晶性半導体膜上にフォトリソグラフィ工程によりマスクを形成し、該マスクを用いて結晶性半導体膜の一部をエッチングして半導体層３０２、半導体層３０３、及び半導体層３０４を形成する。なお、半導体層３０２、半導体層３０３、及び半導体層３０４は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光８０２の走査方向８０４と平行になるようにエッチングする。
【０１１４】
図１５（Ｂ）に示すように、半導体層３０２、半導体層３０３及び半導体層３０４のチャネル形成領域３０２ａ、チャネル形成領域３０３ａ及びチャネル形成領域３０４ａは、それぞれレーザ光の走査方向８０４と平行である。半導体層３０２は後に形成されるｐチャネル型薄膜トランジスタ３３０の活性領域、半導体層３０３は後に形成されるｎチャネル型薄膜トランジスタ３３１の活性領域、半導体層３０４は後に形成される低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２の活性領域として機能する。
【０１１５】
半導体層３０２、半導体層３０３、半導体層３０４上に、ゲート絶縁層３９５を形成し、第１の導電膜３９６及び第２の導電膜３９７を形成する（図６（Ａ）参照。）。本実施の形態では、半導体層３０２、半導体層３０３、半導体層３０４上に第一層目の絶縁膜として膜厚２〜５ｎｍである膜厚の薄い酸化珪素膜をＧＲＴＡ（Gas  Rapid  Thermal  Anneal）法により形成し、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜３層の積層をゲート絶縁層３９５として用いる。第１の導電膜３９６としてはＴａＮを、第２の導電膜３９７としてはＷを用いてスパッタリング法により形成する。
【０１１６】
第２の導電膜３９７を、図３で示したように細線となるようにエッチングし、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７を形成する。半導体層３０２、半導体層３０３を覆うように、レジストからなるマスク３６１を形成する。
【０１１７】
第１のゲート電極層３０７をマスクとして、ｐ型を付与する不純物元素３５１を、半導体層３０４に、半導体層３０４表面に向かって３０度から９０度、９０度から１５０度の角度θ１で斜めに添加し、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂを形成する（図６（Ｂ）参照。）。ｐ型を付与する不純物元素３５１は、斜めにドーピングされるため、第１のｐ型不純物領域３０８ｂは、第１のゲート電極層３０７で覆われた部分の半導体層３０４にも形成される。一方、第１のゲート電極層３０７がマスクとなって、ｐ型を付与する不純物元素３５１を遮蔽するため、第１のｐ型不純物領域３０８ａは、第１のゲート電極層３０７が形成される下の半導体層３０４には形成されない。ここでは、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１１８】
次に、マスク３６１を除去し、半導体層３０２を覆うレジストからなるマスク３６２を形成する。マスク３６２は、新しく形成してもよいし、マスク３６１を加工して形成しても良い。第１のゲート電極層３０６、第１のゲート電極層３０７をマスクとして、半導体層３０３、半導体層３０４に、半導体層表面にほほ垂直な角度θ２でｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域３０９ａ、第１のｎ型不純物領域３０９ｂ、第１のｎ型不純物領域３１０ａ、第１のｎ型不純物領域３１０ｂを形成する（図６（Ｃ）参照。）。角度θ２は角度θ１と５度以上異なるように設定する。第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂには、ｐ型を付与する不純物元素が添加されているため、ｎ型不純物領域に反転するように、ｎ型を付与する不純物元素を添加する。第１のｎ型不純物領域３０９ａ、第１のｎ型不純物領域３０９ｂ、第１のｎ型不純物領域３１０ａ、第１のｎ型不純物領域３１０ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。ｎ型を付与する不純物元素３５２は、ほぼ垂直に添加されるため、第１のゲート電極層３０６、第１のゲート電極層３０７に遮蔽され、第１のゲート電極層３０６、第１のゲート電極層３０７に覆われている半導体層３０３、半導体層３０４の領域には添加されない。よって、第１のゲート電極層３０７の下の半導体層中に形成された第１のｐ型不純物領域の一部は残存し、第２のｐ型不純物領域３２４となる。第２のｐ型不純物領域３２４は、Ｌｏｖ領域として形成される。
【０１１９】
マスク３６２をエッチング等によって除去し、第１の導電膜３９６、第１のゲート電極層３０５、第１のゲート電極層３０６及び第１のゲート電極層３０７上に絶縁層を形成し、異方性エッチングを行い、第１のゲート電極層３０５、第１のゲート電極層３０６及び第１のゲート電極層３０７の側面にサイドウォール３１１、サイドウォール３１２、サイドウォール３１３を形成する。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。次に、第１の導電膜３９６を、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７及びサイドウォール３１１、サイドウォール３１２、サイドウォール３１３をマスクとして、エッチングし、第２のゲート電極層３８０、第２のゲート電極層３８１、第２のゲート電極層３８２を形成する（図６（Ｄ）参照。）。本実施の形態では、第１の導電膜３９６と第２の導電膜３９７を、エッチングの選択比が高い材料を用いているので、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７を第１の導電膜３９６をエッチングする際のマスクとして用いることができる。第１の導電膜３９６と第２の導電膜３９７とのエッチングの選択比があまり高くない場合は、サイドウォール３１１、サイドウォール３１２、サイドウォール３１３を形成する際、絶縁層を第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７上に残すように形成したり、ゲート電極層に保護膜を形成したり、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７上にレジストからなるマスクを形成するとよい。このように第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７を保護することによって、第１の導電膜３９６をエッチング加工する際、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７の膜減りを防ぐことができる。
【０１２０】
半導体層３０２を覆うレジストからなるマスク３６３を形成する。サイドウォール３１２、サイドウォール３１３、第１のゲート電極層３０６、及び第１のゲート電極層３０７をマスクとして、半導体層３０３、半導体層３０４に、半導体層表面とほぼ垂直にｎ型を付与する不純物元素３５３を添加し、第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂを形成する（図７（Ａ）参照。）。サイドウォールで覆われた半導体層中には、ｎ型を付与する不純物元素３５３は添加されないので、低濃度ｎ型領域である第３のｎ型不純物領域３２０ａ、第３のｎ型不純物領域３２０ｂ、第３のｎ型不純物領域３２２ａ、第３のｎ型不純物領域３２２ｂとなる。なお、半導体層３０３、半導体層３０４には、チャネル形成領域３２１、チャネル形成領域３２３が形成される。第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１２１】
一方低濃度不純物領域である第３のｎ型不純物領域３２０ａ、第３のｎ型不純物領域３２０ｂ、第３のｎ型不純物領域３２２ａ、第３のｎ型不純物領域３２２ｂは、第２のゲート電極層３８１、第２のゲート電極層３８２に覆われているＬｏｖ領域なため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【０１２２】
半導体層３０３、半導体層３０４を覆うレジストからなるマスク３６４を形成する。マスク３６４、サイドウォール３１１及び第１のゲート電極層３０５をマスクとして、ｐ型を付与する不純物元素３５４を、半導体層３０２に、半導体層３０２表面に垂直な方向で添加し、第３のｐ型不純物領域３１６ａ、第３のｐ型不純物領域３１６ｂを形成する（図７（Ｂ）参照。）。ここでは、第３のｐ型不純物領域３１６ａ、第３のｐ型不純物領域３１６ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１２３】
サイドウォール３１１を除去して第２のゲート電極層３８０の一部を露出し、第１のゲート電極層３０５をマスクとして、第２のゲート電極層３８０の露出部をエッチングする。よって、第１のゲート電極層３０５と概略幅の等しい第２のゲート電極層３８３が形成される。なお、このエッチング工程において、ゲート絶縁層３９５がサイドウォール３１１と同じ材料で形成されている場合、サイドウォール３１１及び第１のゲート電極層３０５を除くゲート絶縁層３９５を覆うマスクを形成すればよい。
【０１２４】
半導体層３０３、半導体層３０４を覆うレジストからなるマスク３６５を形成する。マスク３６５は、マスク３６４を除去せずにそのまま用いても良いし、マスク３６４を加工して形成しても良く、もちろん新たに形成してもよい。マスク３６５及び第１のゲート電極層３０５をマスクとして、ｐ型を付与する不純物元素３５５を、半導体層３０２に、半導体層３０２表面に垂直な方向で添加し、第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂ、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂを形成する（図７（Ｃ）参照。）。ここでは、第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。また、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂに、ｐ型を付与する不純物元素が５×１０18〜５×１０19／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。なお、半導体層３０２には、チャネル形成領域３１９が形成される。
【０１２５】
第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂは、低濃度不純物領域であり、ゲート電極層に覆われていないＬｏｆｆ領域で形成される。第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１２６】
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜３２５を適宜形成する。加熱処理により水素化を行い、絶縁層３２６を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
【０１２７】
絶縁層３２６、絶縁膜３２５、ゲート絶縁層３９５にソース領域及びドレイン領域に達する開口部（コンタクトホール）を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層３２８ａ、ソース電極層又はドレイン電極層３２８ｂ、ソース電極層又はドレイン電極層３２９ａ、ソース電極層又はドレイン電極層３２９ｂ、ソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂを形成する（図７（Ｄ）参照。）。よって、本実施の形態におけるｐチャネル型薄膜トランジスタ３３０、ｎチャネル型薄膜トランジスタ３３１、ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２が作製され、それを用いた半導体装置が作製される。本実施の形態では、同一基板上に、ＣＭＯＳ回路、特性を制御された薄膜トランジスタが設けられたプロセッサ（システムプロセッサ）が作製される。
【０１２８】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、ＣＰＵ（プロセッサ）、ＤＲＡＭ、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムＬＳＩ等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。本実施の形態における薄膜トランジスタは、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【０１２９】
本実施の形態は、実施形態１乃至３とそれぞれと組み合わせて用いることが可能である。
【０１３０】
（実施の形態５）
本発明の実施の形態を、図８乃至図１０を用いて説明する。本実施の形態は、実施の形態３で作製した半導体装置において、２種類の低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタが形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１３１】
実施の形態３と同様に、基板３００上に下地膜として、下地膜３０１ａ、下地膜３０１ｂを積層し、半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０を形成する。半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層３０２、半導体層３０３、半導体層３０４及び半導体層３７０は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。
【０１３２】
半導体層３０２、半導体層３０３、半導体層３０４及び半導体層３７０上に、ゲート絶縁層３９５を形成し、第１の導電膜３９６及び第２の導電膜３９７を形成する（図８（Ａ）参照。）。本実施の形態では、半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０上に第一層目の絶縁膜として膜厚２〜５ｎｍである膜厚の薄い酸化珪素膜をＧＲＴＡ（Gas  Rapid  Thermal  Anneal）法により形成し、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜３層の積層をゲート絶縁層３９５として用いる。第１の導電膜３９６としてはＴａＮを、第２の導電膜３９７としてはＷを用いてスパッタリング法により形成する。
【０１３３】
第２の導電膜３９７を、図３で示したように細線となるようにエッチングし、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１を形成する。半導体層３０２、半導体層３０３を覆うように、レジストからなるマスク３６１を形成する。
【０１３４】
第１のゲート電極層３０７をマスクとして、ｐ型を付与する不純物元素３５１を、半導体層３０４、半導体層３７０に、半導体層表面に向かって３０度から９０度、９０度から１５０度の角度θ１で斜めに添加し、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂを形成する（図８（Ｂ）参照。）。ｐ型を付与する不純物元素３５１は、斜めにドーピングされるため、第１のｐ型不純物領域３０８ｂ及び第１のｐ型不純物領域３８５ｂは、第１のゲート電極層３０７、第１のゲート電極層３７１とで覆われた半導体層３０４、半導体層３７０にも形成される。一方、第１のゲート電極層３０７、第１のゲート電極層３７１がマスクとなって、ｐ型を付与する不純物元素３５１を遮蔽するため、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３８５ａは、第１のゲート電極層３０７、第１のゲート電極層３７１が形成される下の半導体層３０４、半導体層３７０には形成されない。ここでは、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１３５】
本実施の形態では、後に形成される半導体層３０４を有する薄膜トランジスタにおいて、第１のｐ型不純物領域３０８ｂが形成される領域をドレイン領域とし、半導体層３７０を有する薄膜トランジスタにおいて、第１のｐ型不純物領域３８５ｂが形成される領域をソース領域とする。半導体層のチャネル形成領域をレーザ光の走査方向と平行に配列し、かつゲート電極層をマスクとして一方の方向から斜めに不純物元素を添加することによって、チャネル形成領域と、ソース領域かドレイン領域とのどちらか片方の間にのみ、その薄膜トランジスタの導電性と異なる一導電型の不純物領域を形成することが可能となる。本発明を用いると、その異なる一導電型の不純物領域をソース領域に有する薄膜トランジスタ、及び異なる一導電型の不純物領域をドレイン領域に有する薄膜トランジスタ両方を同工程で形成することができる。どちらをソース領域、ドレイン領域と設定するかは、接続する配線等によって自由に設計でき、本発明は、どのような回路にも十分対応できる。よって、より微細な薄膜トランジスタの特性の制御が可能となり、多様な薄膜トランジスタを作製することができるので、異なる機能を有する回路が複数必要な高精度な半導体装置を信頼性よく作製することができる。
【０１３６】
次に、マスク３６１を除去し、半導体層３０２を覆うレジストからなるマスク３６２を形成する。マスク３６２は、新しく形成してもよいし、マスク３６１を加工して形成しても良い。第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１をマスクとして、半導体層３０３、半導体層３０４、半導体層３７０に、半導体層表面に角度θ２でｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域３０９ａ、第１のｎ型不純物領域３０９ｂ、第１のｎ型不純物領域３１０ａ、第１のｎ型不純物領域３１０ｂ、第１のｎ型不純物領域３７２ａ、第１のｎ型不純物領域３７２ｂを形成する（図８（Ｃ）参照。）。角度θ２は角度θ１と５度以上異なるように設定する。第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂには、ｐ型を付与する不純物元素が添加されているため、ｎ型不純物領域に反転するように、ｎ型を付与する不純物元素を添加する。第１のｎ型不純物領域３０９ａ、第１のｎ型不純物領域３０９ｂ、第１のｎ型不純物領域３１０ａ、第１のｎ型不純物領域３１０ｂ、第１のｎ型不純物領域３７２ａ、第１のｎ型不純物領域３７２ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。ｎ型を付与する不純物元素３５２は、ほぼ垂直に添加されるため、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１に遮蔽され、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１に覆われている半導体層３０３、半導体層３０４、半導体層３７０の領域には添加されない。よって、第１のゲート電極層３０７、第１のゲート電極層３７１の下の半導体層中に形成された第１のｐ型不純物領域の一部は残存し、第２のｐ型不純物領域３２４、第２のｐ型不純物領域３７７となる。第２のｐ型不純物領域３２４、第２のｐ型不純物領域３７７は、Ｌｏｖ領域として形成される。
【０１３７】
マスク３６２をエッチング等によって除去し、第１の導電膜３９６、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７及び第１のゲート電極層３７１上に絶縁層を形成し、異方性エッチングを行い、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７及び第１のゲート電極層３７１の側面にサイドウォール３１１、サイドウォール３１２、サイドウォール３１３、サイドウォール３７３を形成する。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。次に、第１の導電膜３９６を、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１及びサイドウォール３１１、サイドウォール３１２、サイドウォール３１３、サイドウォール３７３をマスクとして、エッチングし、第２のゲート電極層３８０、第２のゲート電極層３８１、第２のゲート電極層３８２、第２のゲート電極層３７９を形成する（図９（Ａ）参照。）。本実施の形態では、第１の導電膜３９６と第２の導電膜３９７を、エッチングの選択比が高い材料を用いているので、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１を第１の導電膜３９６をエッチングする際のマスクとして用いることができる。第１の導電膜３９６と第２の導電膜３９７とのエッチングの選択比があまり高くない場合は、サイドウォール３１１、サイドウォール３１２、サイドウォール３１３、サイドウォール３７３を形成する際、絶縁層を第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１上に残すように形成したり、ゲート電極層に保護膜を形成したり、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１上にレジストからなるマスクを形成するとよい。このように第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１を保護することによって、第１の導電膜３９６をエッチング加工する際、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１の膜減りを防ぐことができる。
【０１３８】
半導体層３０２を覆うレジストからなるマスク３６３を形成する。サイドウォール３１２、サイドウォール３１３、サイドウォール３７３、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１をマスクとして、半導体層３０３、半導体層３０４、半導体層３７０に、半導体層表面とほぼ垂直にｎ型を付与する不純物元素３５３を添加し、第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂ、第２のｎ型不純物領域３７４ａ、第２のｎ型不純物領域３７４ｂを形成する（図９（Ｂ）参照。）。サイドウォールで覆われた半導体層中には、ｎ型を付与する不純物元素３５３は添加されないので、低濃度ｎ型領域である第３のｎ型不純物領域３２０ａ、第３のｎ型不純物領域３２０ｂ、第３のｎ型不純物領域３２２ａ、第３のｎ型不純物領域３２２ｂ、第３のｎ型不純物領域３７５ａ、第３のｎ型不純物領域３７５ｂとなる。なお、半導体層３０３、半導体層３０４、半導体層３７０には、チャネル形成領域３２１、チャネル形成領域３２３、チャネル形成領域３７６が形成される。第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂ、第２のｎ型不純物領域３７４ａ、第２のｎ型不純物領域３７４ｂは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。本実施の形態では、第２のｐ型不純物領域３２４が形成されている側である第２のｎ型不純物領域３１５ｂをドレイン領域とし、第２のｐ型不純物領域３７７が形成されている側である第２のｎ型不純物領域３７４ｂをソース領域とする。よって、第２のｎ型不純物領域３１５ａはソース領域として、第２のｎ型不純物領域３７４ａはドレイン領域として機能する。第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１３９】
一方低濃度不純物領域である第３のｎ型不純物領域３２０ａ、第３のｎ型不純物領域３２０ｂ、第３のｎ型不純物領域３２２ａ、第３のｎ型不純物領域３２２ｂ、第３のｎ型不純物領域３７５ａ、第３のｎ型不純物領域３７５ｂは、第２のゲート電極層３８１、第２のゲート電極層３８２、第２のゲート電極層３７９に覆われているＬｏｖ領域なため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【０１４０】
半導体層３０３、半導体層３０４、半導体層３７０を覆うレジストからなるマスク３６４を形成する。マスク３６４、サイドウォール３１１及び第１のゲート電極層３０５をマスクとして、ｐ型を付与する不純物元素３５４を、半導体層３０２に、半導体層３０２表面とほぼ垂直に添加し、第３のｐ型不純物領域３１６ａ、第３のｐ型不純物領域３１６ｂを形成する（図９（Ｃ）参照。）。ここでは、第３のｐ型不純物領域３１６ａ、第３のｐ型不純物領域３１６ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１４１】
サイドウォール３１１を除去して第２のゲート電極層３８０の一部を露出し、第１のゲート電極層３０５をマスクとして、第２のゲート電極層３８０の露出部をエッチングする。よって、第１のゲート電極層３０５と概略幅の等しい第２のゲート電極層３８３が形成される。なお、このエッチング工程において、ゲート絶縁層３９５がサイドウォール３１１と同じ材料で形成されている場合、サイドウォール３１１及び第１のゲート電極層３０５を除くゲート絶縁層３９５を覆うマスクを形成すればよい。
【０１４２】
半導体層３０３、半導体層３０４、半導体層３７０を覆うレジストからなるマスク３６５を形成する。マスク３６５は、マスク３６４を除去せずにそのまま用いても良いし、マスク３６４を加工して形成しても良く、もちろん新たに形成してもよい。マスク３６５及び第１のゲート電極層３０５をマスクとして、ｐ型を付与する不純物元素３５５を、半導体層３０２に、半導体層３０２表面とほぼ垂直に添加し、第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂ、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂを形成する（図１０（Ａ）参照。）。ここでは、第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。また、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂに、ｐ型を付与する不純物元素が５×１０18〜５×１０19／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。なお、半導体層３０２には、チャネル形成領域３１９が形成される。
【０１４３】
第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂは、低濃度不純物領域であり、ゲート電極層に覆われていないＬｏｆｆ領域で形成される。第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１４４】
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜３２５を適宜形成する。加熱処理により水素化を行い、絶縁層３２６を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
【０１４５】
絶縁層３２６、絶縁膜３２５、ゲート絶縁層３９５にソース領域及びドレイン領域に達する開口部（コンタクトホール）を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層３２８ａ、ソース電極層又はドレイン電極層３２８ｂ、ソース電極層又はドレイン電極層３２９ａ、ソース電極層又はドレイン電極層３２９ｂ、ソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂ、ソース電極層又はドレイン電極層３９８ａ、ソース電極層又はドレイン電極層３９８ｂを形成する（図１０（Ｂ）参照。）。本実施の形態では、ソース電極層又はドレイン電極層３２７ａはソース電極層となり、ソース電極層又はドレイン電極層３２７ｂはドレイン電極層となる。一方、ソース電極層又はドレイン電極層３９８ａはドレイン電極層となり、ソース電極層又はドレイン電極層３９８ｂはソース電極層となる。よって、本実施の形態におけるｐチャネル型薄膜トランジスタ３３０、ｎチャネル型薄膜トランジスタ３３１、ドレイン領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２、ソース領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３７８が作製され、それを用いた半導体装置が作製される。本実施の形態では、同一基板上に、ＣＭＯＳ回路、特性を制御された薄膜トランジスタが設けられたプロセッサが作製される。
【０１４６】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、プロセッサ、ＤＲＡＭ、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムＬＳＩ等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。本実施の形態における薄膜トランジスタは、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【０１４７】
本実施の形態は、実施の形態１乃至４とそれぞれと組み合わせて用いることが可能である。
【０１４８】
（実施の形態６）
本発明の実施の形態を、図８乃至図１０、図３０を用いて説明する。本実施の形態は、実施の形態３で作製した半導体装置において、２種類の低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタが形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１４９】
実施の形態５においては、同構成な不純物領域を有する薄膜トランジスタのソース領域とドレイン領域を異ならせることで、特性の異なる２種類の低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを作製した。本実施の形態では、不純物元素をドーピングする角度を制御し、不純物領域の構成を異ならせることで、特性の異なる２種類の低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを作製する。
【０１５０】
実施の形態５では、図８（Ｂ）に示すように、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂを形成するときに、３０度から９０度で設定されるθ１でｐ型を付与する不純物元素をドーピングする。本実施の形態では、半導体層３０４と半導体層３７０へのｐ型を付与する不純物元素のドーピングを異なる角度で、別工程で行う。
【０１５１】
まず、半導体層３０２、半導体層３０３を覆うマスク３６１ａ、半導体層３７０を覆うマスク３６１ｂを形成し、半導体層３０４へ、半導体層３０４表面に対して、角度θ１でｐ型を付与する不純物元素９５１を添加する。第１のゲート電極層３０７をマスクとして、ｐ型を付与する不純物元素９５１を、半導体層３０４に、半導体層表面に対して３０度から９０度の角度θ１で斜めに添加し、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂを形成する（図３０（Ａ）参照。）。ｐ型を付与する不純物元素９５１は、斜めにドーピングされるため、第１のｐ型不純物領域３０８ｂは、第１のゲート電極層３０７で覆われた半導体層３０４にも形成される。一方、第１のゲート電極層３０７がマスクとなって、ｐ型を付与する不純物元素９５１を遮蔽するため、第１のｐ型不純物領域３０８ａは、第１のゲート電極層３０７が形成される下の半導体層３０４には形成されない。
【０１５２】
次に、半導体層３７０を覆うマスク３６１ｂを除去し、半導体層３０２、半導体層３０３、及び半導体層３０４を覆うマスク３６６を形成し、半導体層３７０へ、半導体層３７０表面に対して、角度θ３でｐ型を付与する不純物元素３５６を添加する。第１のゲート電極層３７１をマスクとして、ｐ型を付与する不純物元素３５６を、半導体層３７０に、半導体層表面に対して９０度から１５０度の角度θ３で斜めに添加し、第１のｐ型不純物領域９８５ａ、第１のｐ型不純物領域９８５ｂを形成する（図３０（Ｂ）参照。）。ｐ型を付与する不純物元素３５６は、斜めにドーピングされるため、第１のｐ型不純物領域９８５ａは、第１のゲート電極層３７１で覆われた半導体層３７０にも形成される。一方、第１のゲート電極層３７１がマスクとなって、ｐ型を付与する不純物元素３５６を遮蔽するため、第１のｐ型不純物領域９８５ｂは、第１のゲート電極層３７１が形成される下の半導体層３７０には形成されない。
【０１５３】
ここでは、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域９８５ａ、第１のｐ型不純物領域９８５ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１５４】
このように、ｐ型を付与する不純物元素をドーピングする角度θを変化させることで、半導体層３０４、半導体層３７０中の第１のｐ型不純物領域の形成領域を異ならせることができる。
【０１５５】
本実施の形態で作製される半導体装置を図３０（Ｃ）に示す。本実施の形態におけるｐチャネル型薄膜トランジスタ３３０、ｎチャネル型薄膜トランジスタ３３１、ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２、ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ９７８が作製され、それを用いた半導体装置が作製される。
【０１５６】
本実施の形態で作製される薄膜トランジスタ３３２は、低濃度ｐ型不純物領域である第２のｐ型不純物領域３２４を、チャネル形成領域３２３と第３のｎ型不純物領域３２２ｂとの間に有している。一方、本実施の形態で作製される薄膜トランジスタ９７８は、低濃度ｐ型不純物領域である第２のｐ型不純物領域９７７を、チャネル形成領域３７６と第３のｎ型不純物領域３７５ａとの間に有している。
【０１５７】
半導体層のチャネル形成領域をレーザ光の走査方向と平行に配列し、かつゲート電極層をマスクとして一方の方向から、工程ごとに角度を異ならせ斜めに不純物元素を添加することによって、チャネル形成領域とソース領域かドレイン領域とのどちらか片方の間にのみ、その薄膜トランジスタの導電性と異なる一導電型の不純物領域を形成することが可能となる。本発明を用いると、その異なる一導電型の不純物領域をソース領域に有する薄膜トランジスタ、及び異なる一導電型の不純物領域をドレイン領域に有する薄膜トランジスタを同基板上に形成することができる。よって、より微細な薄膜トランジスタの特性の制御が可能となり、多様な薄膜トランジスタを作製することができるので、異なる機能を有する回路が複数必要な高精度な半導体装置を信頼性よく作製することができる。
【０１５８】
本実施の形態は、実施の形態１乃至５とそれぞれと組み合わせて用いることが可能である。
【０１５９】
（実施の形態７）
本発明の実施の形態を、図１１乃至図１４を用いて説明する。本実施の形態は、実施の形態４で作製した半導体装置において、半導体不揮発性記憶素子(以下、メモリトランジスタと示す。)が形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１６０】
実施の形態４と同様に、基板４００上に下地膜として、下地膜４０１ａ、下地膜４０１ｂを積層し、半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５を形成する。半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。本実施の形態では、レーザ光としてパルス発振のレーザ光の発振周波数が８０ＭＨｚのレーザ光を用いる。レーザ光の走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【０１６１】
半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５及び基板４００上に、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３を形成し、それらの上に絶縁膜４０６を成膜する。絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６の積層は、膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍであることが望ましい。絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６は、後にメモリトランジスタではトンネル酸化膜として、薄膜トランジスタではゲート絶縁層の一部として機能する。このため、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となるので好ましい。また、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することができる。
【０１６２】
絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い絶縁膜を形成することができる。また、この方法の他、ＣＶＤ法、塗布法等を用いて形成してもよい。絶縁膜４０６としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。また、基板４００側から酸化珪素膜、窒化珪素膜の積層や、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層などの積層構造としてもよい。
【０１６３】
本実施形態では、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３として、酸化珪素膜を、絶縁膜４０６としては窒化珪素膜を形成する。半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５表面に酸化珪素膜を形成する。この後、ＧＲＴＡ法により酸化珪素膜をより緻密化し、膜厚１〜２ｎｍの絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い絶縁膜を形成することができる。次に、酸化珪素膜上に、絶縁膜４０６として膜厚１〜５ｎｍの窒化酸化珪素膜を成膜する。
【０１６４】
絶縁膜４０６上に分散された導電性粒子又は半導体粒子（以下、分散粒子と示す。）４０７を形成する（図１１（Ａ）参照。）。分散粒子の作製方法としては、スパッタリング法、プラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、液滴吐出法等の公知の手法を用いることができる。プラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、液滴吐出法等で分散粒子を形成すると、成膜時の絶縁膜４０６への衝撃を低減することが可能であるため、絶縁膜４０６の欠陥の発生を抑制することが可能である。この結果、信頼性の高い半導体装置を作製することが可能である。また、導電性膜又は半導体膜を上記方法により成膜した後、所望の形状にエッチングして分散粒子を形成することができる。分散粒子の大きさは、０．１〜１０ｎｍ、好ましくは２〜５ｎｍである。また、導電性粒子の材料としては、金、銀、銅、パラジウム、白金、コバルト、タングステン、ニッケル等を用いることができる。半導体粒子の材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金等を用いることができる。本実施の形態では、ここでは、分散粒子４０７としてシリコン微結晶をプラズマＣＶＤ法により形成する（図１１（Ａ）参照。）。
【０１６５】
分散粒子４０７及び絶縁膜４０６上に絶縁膜を成膜する。絶縁膜としては、プラズマＣＶＤ法により膜厚１０〜２０ｎｍの窒化珪素膜、又は窒化酸化珪素膜を成膜する。
【０１６６】
次に、後にメモリトランジスタとなる半導体層４０２上の分散粒子４０７上にマスクを形成する。
【０１６７】
マスクを用いて分散粒子４０７の一部をエッチングして、フローティングゲート電極４１０を有する絶縁層４０８を形成する。絶縁膜及び分散粒子４０７の除去方法としては、ドライエッチング法、ウェットエッチング法等公知のエッチング方法を用いることが可能である。本実施の形態では、絶縁膜をドライエッチングにより除去し分散粒子４０７を露出する。なお、分散粒子４０７が形成されている絶縁膜４０６の膜厚が薄い場合にドライエッチングを用いると、プラズマ衝撃により絶縁膜４０６に欠陥が生じる可能性がある。このため、ウェットエッチングで除去を行うことが好ましい。ここでは、ＮＭＤ3溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いたウェットエッチング法により、分散粒子であるシリコン微結晶を除去する。
【０１６８】
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する絶縁膜４０６に欠陥があった場合、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高い半導体メモリトランジスタを形成することができる。
【０１６９】
次に、マスクを除去した後、フローティングゲート電極４１０を有する絶縁層４０８及び絶縁膜４０６上に絶縁膜４０９を成膜する（図１１（Ｂ）参照。）。絶縁膜４０９は、膜厚１〜１００ｎｍ、好ましくは１０〜７０ｎｍ、さらに好ましくは１０〜３０ｎｍであることが望ましい。絶縁膜４０９は、メモリトランジスタにおいてフローティングゲート電極４１０と後に形成されるゲート電極層との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。絶縁膜４０９は、絶縁膜４０６と同様に、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。また、基板１００側から酸化珪素膜、窒化珪素膜の積層や、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層などの積層構造としてもよい。なお、半導体層に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。ここでは、絶縁膜４０９として、膜厚１０ｎｍの酸化珪素膜と膜厚２０ｎｍの窒化珪素膜の積層構造で形成する。
【０１７０】
この後、絶縁膜４０９を成膜の後、分散粒子及びそれを覆うマスクパターンを形成して、第２フローティングゲート電極を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたフローティングゲート電極を形成しても良い。
【０１７１】
絶縁膜４０９上に、導電膜をＷを用いて形成する。本実施の形態では、ゲート電極層としてＷを用いる。導電膜を、図３で示したように細線となるようにエッチングし、ゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３、ゲート電極層４１４を形成する（図１１（Ｃ）参照。）。半導体層４０２、半導体層４０３、半導体層４０４を覆うように、レジストからなるマスク４６１を形成する。
【０１７２】
ゲート電極層４１４をマスクとして、ｐ型を付与する不純物元素４５１を、半導体層４０５に、半導体層表面に向かって３０度から９０度、９０度から１５０度の角度θ１で斜めに添加し、第１のｐ型不純物領域４１５ａ、第１のｐ型不純物領域４１５ｂを形成する（図１１（Ｄ）参照。）。ｐ型を付与する不純物元素４５１は、斜めにドーピングされるため、第１のｐ型不純物領域４１５ｂは、ゲート電極層４１４で覆われた半導体層４０５にも形成される。一方、ゲート電極層４１４がマスクとなって、ｐ型を付与する不純物元素４５１を遮蔽するため、第１のｐ型不純物領域４１５ａは、ゲート電極層４１４が形成される下の半導体層４０５には形成されない。ここでは、第１のｐ型不純物領域４１５ａ、第１のｐ型不純物領域４１５ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１７３】
次に、マスク４６１を除去し、半導体層４０３を覆うレジストからなるマスク４６２を形成する。マスク４６２は、新しく形成してもよいし、マスク４６１を加工して形成しても良い。ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４をマスクとして、半導体層４０２、半導体層４０４、半導体層４０５に、半導体層表面にほぼ垂直な角度θ２でｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域４１６ａ、第１のｎ型不純物領域４１６ｂ、第１のｎ型不純物領域４１７ａ、第１のｎ型不純物領域４１７ｂ、第１のｎ型不純物領域４１８ａ、第１のｎ型不純物領域４１８ｂを形成する（図１２（Ａ）参照。）。角度θ２は角度θ１と５度以上異なるように設定する。第１のｐ型不純物領域４１５ａ、第１のｐ型不純物領域４１５ｂには、ｐ型を付与する不純物元素が添加されているため、ｎ型不純物領域に反転するように、ｎ型を付与する不純物元素を添加する。第１のｎ型不純物領域４１６ａ、第１のｎ型不純物領域４１６ｂ、第１のｎ型不純物領域４１７ａ、第１のｎ型不純物領域４１７ｂ、第１のｎ型不純物領域４１８ａ、第１のｎ型不純物領域４１８ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。ｎ型を付与する不純物元素４５２は、ほぼ垂直に添加されるため、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４に遮蔽され、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４に覆われている半導体層４０２、半導体層４０４、半導体層４０５の領域には添加されない。よって、ゲート電極層４１４の下の半導体層中に形成された第１のｐ型不純物領域の一部は残存し、第２のｐ型不純物領域４３５となる。第２のｐ型不純物領域４３５は、Ｌｏｖ領域として形成される。
【０１７４】
マスク４６２をエッチング等によって除去し、半導体層４０２、半導体層４０４、半導体層４０５を覆うマスク４６３ａ、マスク４６３ｂを形成する。マスク４６３ａ、マスク４６３ｂ及びゲート電極層４１２をマスクとして、ｐ型を付与する不純物元素４５３を、半導体層４０３に、半導体層４０３表面とほぼ垂直に添加し、第３のｐ型不純物領域４２０ａ、第３のｐ型不純物領域４２０ｂを形成する（図１２（Ｂ）参照。）。ここでは、第３のｐ型不純物領域４２０ａ、第３のｐ型不純物領域４２０ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１７５】
マスク４６３ａ、マスク４６３ｂをエッチング等によって除去し、絶縁膜４０９、ゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３及びゲート電極層４１４上に絶縁層を形成し、異方性エッチングを行い、ゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３及びゲート電極層４１４の側面にサイドウォール４２１、サイドウォール４２２、サイドウォール４２３、サイドウォール４２４を形成する（図１２（Ｃ）参照。）。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。サイドウォール４２１、サイドウォール４２２、サイドウォール４２３、サイドウォール４２４を形成する際、絶縁層をゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３及びゲート電極層４１４上に残すように形成したり、ゲート電極層上に保護膜を形成したりしてもよい。
【０１７６】
半導体層４０３を覆うレジストからなるマスク４６４を形成する。サイドウォール４２１、サイドウォール４２３、サイドウォール４２４、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４をマスクとして、半導体層４０２、半導体層４０４、半導体層４０５に、半導体層表面とほぼ垂直にｎ型を付与する不純物元素４５４を添加し、第２のｎ型不純物領域４２５ａ、第２のｎ型不純物領域４２５ｂ、第２のｎ型不純物領域４２８ａ、第２のｎ型不純物領域４２８ｂ、第２のｎ型不純物領域４３１ａ、第２のｎ型不純物領域４３１ｂを形成する（図１３（Ａ）参照。）。サイドウォールで覆われた半導体層中には、ｎ型を付与する不純物元素４５４は添加されないので、低濃度不純物領域である第３のｎ型不純物領域４２６ａ、第３のｎ型不純物領域４２６ｂ、第３のｎ型不純物領域４２９ａ、第３のｎ型不純物領域４２９ｂ、第３のｎ型不純物領域４３２ａ、第３のｎ型不純物領域４３２ｂとなる。第２のｎ型不純物領域４２５ａ、第２のｎ型不純物領域４２５ｂ、第２のｎ型不純物領域４２８ａ、第２のｎ型不純物領域４２８ｂ、第２のｎ型不純物領域４３１ａ、第２のｎ型不純物領域４３１ｂは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。第２のｎ型不純物領域４２５ａ、第２のｎ型不純物領域４２５ｂ、第２のｎ型不純物領域４２８ａ、第２のｎ型不純物領域４２８ｂ、第２のｎ型不純物領域４３１ａ、第２のｎ型不純物領域４３１ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１７７】
一方低濃度不純物領域である第３のｎ型不純物領域４２６ａ、第３のｎ型不純物領域４２６ｂ、第３のｎ型不純物領域４２９ａ、第３のｎ型不純物領域４２９ｂ、第３のｎ型不純物領域４３２ａ、第３のｎ型不純物領域４３２ｂは、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４に覆われていないＬｏｆｆ領域で形成されるため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。なお、半導体層４０２、半導体層４０４、半導体層４０５にはチャネル形成領域４２７、チャネル形成領域４３０、チャネル形成領域４３４が形成される。
【０１７８】
半導体層４０２、半導体層４０４、半導体層４０５を覆うレジストからなるマスク４６５ａ、マスク４６５ｂを形成する。マスク４６５ａ、マスク４６５ｂ、サイドウォール４２２及びゲート電極層４１２をマスクとして、ｐ型を付与する不純物元素４５５を、半導体層４０３に、半導体層４０３表面とほぼ垂直に添加し、第４のｐ型不純物領域４３６ａ、第４のｐ型不純物領域４３６ｂ、第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂを形成する（図１３（Ｂ）参照。）。ここでは、第４のｐ型不純物領域４３６ａ、第４のｐ型不純物領域４３６ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。また、第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂに、ｐ型を付与する不純物元素が５×１０18〜５×１０19／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。なお、半導体層４０３にはチャネル形成領域４３８が形成される。
【０１７９】
第４のｐ型不純物領域４３６ａ、第４のｐ型不純物領域４３６ｂは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂは、低濃度ｐ型不純物領域であり、ゲート電極層に覆われていないＬｏｆｆ領域として形成される。第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１８０】
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜４４３を適宜形成する。加熱処理により水素化を行い、絶縁層４４６を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。本実施の形態では、絶縁層４４６として、窒化酸化珪素膜と酸化窒化珪素膜を連続して成膜し、積層構造とする。
【０１８１】
絶縁層４４６、絶縁膜４４３、絶縁膜４０９、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３にソース領域及びドレイン領域に達する開口部（コンタクトホール）を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層４４０ａ、ソース電極層又はドレイン電極層４４０ｂ、ソース電極層又はドレイン電極層４４１ａ、ソース電極層又はドレイン電極層４４１ｂ、ソース電極層又はドレイン電極層４４２ａ、ソース電極層又はドレイン電極層４４２ｂ、ソース電極層又はドレイン電極層４３９ａ、ソース電極層又はドレイン電極層４３９ｂを形成する（図１４（Ａ）参照。）。本実施の形態では、ソース電極層又はドレイン電極層としてＡｌ、Ｔｉ、Ａｌの積層を用いる。
【０１８２】
また、図１４（Ｂ）に示すように、ソース電極層又はドレイン電極層上に、ソース電極層又はドレイン電極層に達する開口部を有する絶縁層４４４を形成し、開口部に配線層４４５を形成する構造としてもよい。本実施の形態では、絶縁層４４４としてシロキサンポリマーを含む絶縁層を用い、配線層４４５はＡｌ、Ｔｉの積層を用いる。
【０１８３】
メモリトランジスタ４７０、ｐチャネル型薄膜トランジスタ４７１、ｎチャネル型薄膜トランジスタ４７２、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ４７３を、同一基板上に有する半導体装置を形成することができる。本実施の形態の半導体装置のメモリトランジスタ及び薄膜トランジスタは、チャネル方向に結晶粒界のほとんど存在しない半導体領域で形成されるため、高速動作が可能である。また、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを有するため、高速動作が可能であり、且つ消費電力が低減されたＩＤチップなどの半導体装置を形成することが可能である。
【０１８４】
また、本実施の形態で作製するｐチャネル型薄膜トランジスタ４７１、ｎチャネル型薄膜トランジスタ４７２、及び低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタは、ゲート絶縁層として、それぞれ半導体層表面に形成される絶縁膜４８１、絶縁膜４８２、絶縁膜４８３と、それらの上に形成される絶縁膜４０６及び絶縁膜４０９からなる積層を用いている。そのため、耐圧性が高く、高耐圧特性を有する薄膜トランジスタとすることができる。なお、絶縁膜４０９を除去してゲート絶縁層を絶縁膜４８１、絶縁膜４８２、絶縁膜４８３と、それらの上に形成される絶縁膜４０６との積層にすると、高速動作が可能な薄膜トランジスタとすることができる。このように、要求される機能によって、それに対応できる特性を有する薄膜トランジスタを作製し、半導体装置を作製することができる。
【０１８５】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、プロセッサ、ＤＲＡＭ、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムＬＳＩ等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。
【０１８６】
本実施の形態は、実施形態１乃至６とそれぞれと組み合わせて用いることが可能である。
【０１８７】
（実施の形態８）
本発明の作製方法を用いて形成することができる半導体装置の１つに、ＩＤチップがある。ＩＤチップは、無線で識別情報などのデータの送受信が可能な半導体装置であり、様々な分野において実用化が進められている。ＩＤチップは、無線タグ、ＲＦＩＤ（Radio frequency identification）タグ、ＩＣタグとも呼ばれている。また、ガラス基板を用いたＩＤチップをＩＤＧチップ（Identification Glass Chip）、可撓性を有する基板を用いたＩＤチップをＩＤＦチップ（Identification Flexible Chip）と呼ぶことができ、本発明はどちらでも適用できる。
【０１８８】
本発明の半導体装置の代表例である非接触型のＲＦＩＤ（Ｒａｄｉｏ ＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ等に代表されるＩＤチップの典型的なブロック図を図１６に示す。図１６には、認証データ等の固定データを読み出す簡単な機能を有する構成を示す。図１６において、ＩＤチップ１３０１は、アンテナ１３０２、高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（ＮＶＭとよぶ）１３１０、ＲＯＭ１３１１によって構成されている。
【０１８９】
本実施の形態では、不揮発性メモリ１３１０として実施の形態５で作製するメモリトランジスタを用い、各回路に要求される機能に対応して本発明を用いて電気特性を制御された薄膜トランジスタを適宜用いる。つまり、高周波回路１３０３、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＲＯＭ１３１１を構成するトランジスタとして、高速動作をするトランジスタが必要な場合は、本発明を用いて高速動作の可能なトランジスタを同工程時に作製することができる。また電源回路１３０４を構成するトランジスタとして高耐圧特性を有するトランジスタが必要な場合は、本発明を用いて高耐圧特性を有するトランジスタを、メモリトランジスタと同時に作製することができる。以上より、同一基板上にＲＦＩＤタグを効率よく作製することが可能となる。さらに、ＩＤチップ１３０１の低コスト化及び小型化を実現することが可能となる。
【０１９０】
また、図１６に示した回路は全てガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ１３０２は前記ガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されていてもよいし、基板の外部にあり、基板内部の半導体集積回路と接続されるものであってもよい。
【０１９１】
高周波回路１３０３はアンテナ１３０２よりアナログ信号を受信し、またデータ変調回路１３０８より受け取ったアナログ信号をアンテナ１３０２から出力する回路である。電源回路１３０４は受信信号から定電源を生成する回路、リセット回路１３０５はリセット信号を生成する回路、クロック発生回路１３０６はクロック信号を発生する回路、データ復調回路１３０７は受信した信号からデータを抽出する回路、データ変調回路１３０８は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であって、以上の回路からアナログ部が構成される。
【０１９２】
一方、制御回路１３０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、ＮＶＭ１３１０やＲＯＭ１３１１のアドレス信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。
【０１９３】
このように、本発明を用いて、高信頼性、高性能なＩＤチップを作製することができる。本実施の形態は、実施の形態１乃至７と組み合わせて用いることができる。
【０１９４】
（実施の形態９）
図１７（Ａ）に、本発明の半導体装置の一つであるＩＤチップの一形態を、斜視図で示す。集積回路として、いろいろな信号処理機能を有する集合体であるプロセッサ、プロセッサをシステムとして有するシステムプロセッサを用いることができる。１１０１は集積回路、１１０２はアンテナに相当し、アンテナ１１０２は集積回路１１０１に接続されている。１１０３はカバー材としても機能する支持体、１１０４はカバー材に相当する。集積回路１１０１及びアンテナ１１０２は、支持体１１０３上に形成されており、カバー材１１０４は集積回路１１０１及びアンテナ１１０２を覆うように支持体１１０３と重なっている。なおカバー材１１０４は必ずしも用いる必要はないが、集積回路１１０１及びアンテナ１１０２をカバー材１１０４で覆うことで、ＩＤチップの機械的強度を高めることができる。
【０１９５】
図１７（Ｂ）に、本発明の半導体装置の一つであるＩＣカードの一形態を、斜視図で示す。１１０５は集積回路、１１０６はアンテナに相当し、アンテナ１１０６は集積回路１１０５に接続されている。１１０８はインレットシートとして機能する基板、１１０７、１１０９はカバー材に相当する。集積回路１１０５及びアンテナ１１０６は基板１１０８上に形成されており、基板１１０８は２つのカバー材１１０７、カバー材１１０９の間に挟まれている。なお本発明のＩＣカードは、集積回路１１０５に接続された表示装置を有していても良い。
【０１９６】
次に図１８（Ａ）及び（Ｂ）に、図１７（Ａ）に示すＩＤチップの、Ｅ−Ｆにおける断面図を示す。しかし、図１８では、カバー材１１０４ではなく、より薄膜のカバー膜１１５０で封止されており、支持体上に直接集積回路１１０１を形成している例である。もちろん、カバー膜１１５０上に、カバー材１１０４を形成してもよい。ＩＤチップは、カバー材としても機能する支持体１１０３とカバー膜１１５０とによって封止され、集積回路１１０１及びそれに接続されるアンテナ１１０２とを有している。
【０１９７】
集積回路１１０１は、実施の形態１乃至８のいずれかで示される集積回路を用いて形成することができる。また、集積回路１１０１に用いられる半導体素子はこれに限定されない。例えば、薄膜トランジスタの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。
【０１９８】
図１８（Ａ）で示すように、集積回路１１０１の薄膜トランジスタ上には層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上には、アンテナ１１０２が形成され、保護膜として機能するカバー膜１１５０で封止されている。
【０１９９】
一方、図１８（Ｂ）で示すように、層間絶縁膜１１１０上に、窒化珪素膜等からなるバリア膜１１２１を形成し、その上にアンテナ１１０２が形成されていてもよい。
【０２００】
バリア膜を設けることにより、集積回路１１０１が汚染されることなく、信頼性を向上させたＩＤチップを提供することができる。また図１８においては、集積回路１１０１と支持体１１０３の間に窒化珪素等からなる下地膜を形成しており、集積回路を窒化珪素膜等のバリア機能をもつ膜で覆う構造であるので、さらに水分などの汚染を防ぎ、信頼性を向上させることができる。
【０２０１】
アンテナ１１０２は、金、銀、銅、アルミニウムまたはそれらでメッキされた金属であることが望ましい。
【０２０２】
本実施の形態では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、ＵＶ処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。また、アンテナはＩＤチップのサイズと必ずしも同等である必要はなく、より大きくてもよいし小さくてもよく適宜設定すればよい。また、信号の送受信は、無線などの電磁波、光などを用いることができる。
【０２０３】
本実施の形態では、集積回路を支持体に直接形成し、カバー膜１１５０として窒化珪素等の緻密な膜を用いるが、剥離プロセスによって、集積回路を形成し、支持体とカバー材に接着する構造でもよい。支持体、カバー材は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いることにより、バクテリア等に分解され土壌に還元される。また、さらに、本実施の形態の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のＩＤチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みＩＤチップの焼却、又は裁断することが可能である。また、これらの材料を用いたＩＤチップは、焼却しても有毒ガスを発生しないため、無公害である。
【０２０４】
剥離プロセスによって形成された集積回路を支持体、カバー材に接着する場合、支持体、カバー材に挟まれた集積回路の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、支持体、カバー材を重ねたときの厚さをｄとしたとき、支持体、カバー材のそれぞれの厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、支持体１１０３、第２のカバー材の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、集積回路１１０１の面積は５ｍｍ角（２５ｍｍ2）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ2〜１６ｍｍ2）の面積を有するとよい。支持体１１０３、カバー材は、有機樹脂材料で形成すると、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路であると、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路と、支持体、カバー材とは空隙がないように、密着させることができるため、完成したＩＤチップ自体も折り曲げに対して強い特性を有する。このような支持体、カバー材で囲われた集積回路は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０２０５】
本実施の形態は、上記の実施の形態１乃至８のいずれとも自由に組み合わせることができる。
（実施の形態１０）
本実施の形態では、本発明の半導体装置の代表例であるプロセッサ（ＣＰＵなど）の１チップのブロック図を図１９を用いて説明する。
【０２０６】
まず、オペコードがデータバスインターフェース１００１に入力されると、解析回路１００３（Instruction Decoderともいう）においてコードが解読され、信号が制御信号発生回路１００４（CPU Timing Control）に入力される。信号が入力されると、制御信号発生回路１００４から、演算回路１００９（以下、ＡＬＵと示す）、および記憶回路１０１０（以下、レジスタと示す）に制御信号が出力される。
【０２０７】
なお、制御信号発生回路１００４には、ＡＬＵ１００９を制御するＡＬＵコントローラ１００５（以下、ＡＣＯＮと示す）、レジスタ１０１０を制御する回路１００６（以下、ＲＣＯＮと示す）、タイミングを制御するタイミングコントローラ１００７（以下、ＴＣＯＮと示す）、および割り込みを制御する割り込みコントローラ１００８（以下、ＩＣＯＮと示す）を含む。
【０２０８】
一方、オペランドがデータバスインターフェース１００１に入力されると、ＡＬＵ１００９、およびレジスタ１０１０に出力される。そして、制御信号発生回路１００４から入力された制御信号に基づく処理（例えば、メモリリードサイクル、メモリライトサイクル、あるいはＩ／Ｏリードサイクル、Ｉ／Ｏライトサイクル等）がなされる。
【０２０９】
なお、レジスタ１０１０は、汎用レジスタ、スタックポインタ（ＳＰ）、プログラムカウンタ（ＰＣ）等により構成される。
【０２１０】
また、アドレスコントローラー１０１１（以下、ＡＤＲＣと示す）は、１６ビットのアドレスを出力する。
【０２１１】
なお、本実施の形態に示したプロセッサの構成は、本発明の作製方法を用いて形成されるプロセッサの一例であり、本発明の構成を限定するものではない。従って、本実施の形態に示す構成以外の公知のプロセッサの構成を用いることも可能である。
【０２１２】
本実施の形態は、実施の形態１乃至９とそれぞれと組み合わせて用いることができる。
（実施の形態１１）
【０２１３】
本発明を半導体装置の一例であるシステムＬＳＩに適用する場合について、図２０を用いて説明する。
【０２１４】
なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、ＤＳＣ、テレビジョン装置、プリンタ、ＦＡＸ、ゲーム機、カーナビゲーション、ＤＶＤプレーヤ、などを挙げることができる。
【０２１５】
図２０に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはプロセッサ（ＣＰＵ）コア１６０１、不揮発性メモリ（ＮＶＭと示す。）１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図２０に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。Ｉ／Ｏポート１６０７としては、信号を、あらゆる周波数を有する電磁波（無線など）、光などを用いることができるアンテナなどの装置を用いることができる。
【０２１６】
ＮＶＭ１６０４に実施の形態７で作製するメモリトランジスタを用いることができる。
【０２１７】
また、プロセッサコア１６０１、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７を構成するトランジスタとして、本発明を用いて作製される高速動作が可能なトランジスタを用いることができる。これより、同一基板上に様々な回路を作製することが可能となる。
【０２１８】
本実施の形態は、実施の形態１乃至１０とそれぞれと組み合わせて用いることができる。
（実施の形態１２）
【０２１９】
本発明の半導体装置の用途は広範にわたるが、例えば、本発明の半導体装置の一形態であるＩＤチップは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。また、ＩＤチップのかわりに、プロセッサチップを用いることもできる。
【０２２０】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、ＩＤチップ２０を設けることができる（図２１（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、ＩＤチップ２１を設けることができる（図２１（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、ＩＤチップ２３を設けることができる（図２１（Ｄ）参照）。書籍類とは、書物、本等を指し、ＩＤチップ２４を設けることができる（図２１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、ＩＤチップ２５を設けることができる（図２１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、ＩＤチップ２６を設けることができる（図２１（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指し、ＩＤチップ２７を設けることができる（図２１（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０２２１】
紙幣、硬貨、有価証券類、証書類、無記名債券類等にＩＤチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＩＤチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＩＤチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＩＤチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【０２２２】
プロセッサチップは、生物の生体反応（生体信号（脳波、心電図、筋電図、血圧など））を測定評価する装置としても用いることができ、医療の分野でも活用することができる。図２１（Ｃ）に、人体に複数のプロセッサチップの取り付けることによって、脳波を測定する例を示す。人体に設けられた複数のプロセッサチップ２２ａ、プロセッサチップ２２ｂ、プロセッサチップ２２ｃから得られた情報を解析し、脳波を測定する。脳波やプロセッサチップから得られる情報によって、肉体的な健康状態や精神状態を知ることができる。また、プロセッサチップは小型で軽量なため、被験者に対する負担が軽減することができる。
【０２２３】
また、物の管理や流通のシステムに応用することが可能な例を図２２を用いて説明する。ここでは、商品へＩＤチップ（プロセッサチップ）を実装する例を説明する。図２２（Ａ）に示すように、ビール瓶１４００にラベル１４０１を用いてＩＤチップ１４０２を実装する。
【０２２４】
ＩＤチップ１４０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクＲＯＭや本発明のメモリトランジスタ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップ１４０２には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２２（Ｂ）に示すように、ビール瓶１４００がベルトコンベア１４１２により流れ、ライタ装置１４１３を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
【０２２５】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【０２２６】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
【０２２７】
このような複数の配達先が記録されうる商品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。
【０２２８】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
【実施例１】
【０２２９】
本実施例では、本発明の効果を実験結果に基づき説明する。
【０２３０】
本発明を用いて作製された薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性についてシミュレーションによる実験を行った。測定する薄膜トランジスタは、ｎチャネル型薄膜トランジスタ（構造Ａ）低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを４種類（構造Ｂ、構造Ｃ、構造Ｄ、構造Ｅ）、ｐチャネル型薄膜トランジスタ（構造Ｆ）、低濃度ｎ型不純物領域を有するｐチャネル型薄膜トランジスタを４種類（構造Ｇ、構造Ｈ、構造Ｉ、構造Ｊ）、合計１０種類である。図２３（Ｂ）、図２４（Ｂ）、図２５（Ｂ）、図２６（Ｂ）に薄膜トランジスタの各構造を示す。
【０２３１】
低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性のシミュレーション結果について、図２３及び図２４を用いて説明する。図２３（Ａ）は、図２３（Ｂ）に示すモデル図を想定し、標準のｎチャネル型薄膜トランジスタ及びドレイン側に低濃度ｐ型不純物領域（以下、ｐ―と示す。）を設けたｎチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０２３２】
図２３（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造ＡはＬｏｆｆを有する標準のｎチャネル型薄膜トランジスタ、構造Ｂはｐ-の幅を１００ｎｍとしたｎチャネル型薄膜トランジスタ、構造Ｃはｐ-の幅を３００ｎｍとしたｎチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗを１０００／２００００ｎｍ、Ｌｏｆｆ領域の幅を３００ｎｍ、ゲート絶縁層の膜厚を２０ｎｍ、ソース領域及びドレイン領域（ｎ+と示す。）の不純物濃度を１×１０20ｃｍ-3、Ｌｏｆｆ領域の不純物濃度を１×１０18ｃｍ-3、ｐ-の不純物濃度を１×１０18ｃｍ-3として、Ｉ−Ｖ特性のシミュレーションを行った。
【０２３３】
図２３（Ａ）において実線が構造ＡのＩ−Ｖ特性、破線がそれぞれをｐ-有する構造Ｂ及び構造ＣのＩ−Ｖ特性を示す。ｐ-を有することにより、薄膜トランジスタのしきい値が正側へシフトしていることが分かる。また、ｐ-の幅が大きくなるほど（即ち、構造Ｂより構造Ｃの方が）しきい値のシフト量が大きくなっていることが分かる。
【０２３４】
図２４は、ｐ-をソース側に有する薄膜トランジスタのＩ−Ｖ特性のシミュレーション結果を示す。図２４（Ａ）は、図２４（Ｂ）に示すモデル図を想定し、標準のｎチャネル型薄膜トランジスタ、及びソース側に低濃度ｐ型不純物領域（以下、ｐ―と示す。）を有するｎチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０２３５】
図２４（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造Ａは、図２３（Ｂ）に示した標準のｎチャネル型薄膜トランジスタと同様であり、構造Ｄはｐ-の幅を１００ｎｍとしたｎチャネル型薄膜トランジスタ、構造Ｅはｐ-の幅を３００ｎｍとしたｎチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗ、Ｌｏｆｆ領域幅、ゲート絶縁層の膜厚、ｎ+の濃度は図２３で用いた値と同様の値を用いた。
【０２３６】
図２４（Ａ）において実線が構造ＡのＩ−Ｖ特性、破線がそれぞれをｐ-有する構造Ｄ及び構造ＥのＩ−Ｖ特性を示す。ｐ-を有することにより、薄膜トランジスタのしきい値が正側へシフトしている。また、ｐ-の幅が大きくなるほど（即ち、構造Ｄより構造Ｅの方が）しきい値のシフト量が大きくなっている。さらに、カットオフ電流（Ｉｃｕｔ）が標準のｎチャネル型薄膜トランジスタよりも下がっている。カットオフ電流（Iｃｕｔ） とは、Ｉｄ −Ｖｇ 特性において、ゲート電圧Ｖｇ が０Ｖ の時のドレイン電流Ｉｄの値である。
【０２３７】
以上のように、ゲート電極に覆われ、かつチャネル形成領域とソース領域又はドレイン領域の一方とに低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを用いることにより、しきい値がシフトしカットオフ電流が低減する。従来、高速動作を必要とされるプロセッサ、ＤＲＡＭ、画像処理回路、音声処理回路等の薄膜トランジスタは、短チャネル構造であったが、チャネル長が短いと、しきい値が低下し、カットオフ電流が増加するという問題があった。しかし、本実施例の薄膜トランジスタは、短チャネル構造でカットオフ電流を低減することが可能である。このような薄膜トランジスタを要所に用いることで、半導体装置全体の消費電力を低減することが可能となる。例えば、ロジック用の薄膜トランジスタと電源との間に、このような薄膜トランジスタを接続し、動作時にはオン状態とし、非動作状態にはオフ状態とすることで、待機時の消費電力を低減することが可能となる。あるいは、特に高速動作を必要としないブロックにおいて、当該薄膜トランジスタでロジックを形成することで、消費電力を低減することが可能である。
【０２３８】
低濃度ｎ型不純物領域を有するｐチャネル型薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性のシミュレーション結果について、図２５及び図２６を用いて説明する。図２５（Ａ）は、図２５（Ｂ）に示すモデル図を想定し、標準のｐチャネル型薄膜トランジスタ及びドレイン側に低濃度ｎ型不純物領域（以下、ｎ―と示す。）を設けたｐチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０２３９】
図２５（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造ＦはＬｏｆｆを有する標準のｐチャネル型薄膜トランジスタ、構造Ｇはｎ-の幅を１００ｎｍとしたｐチャネル型薄膜トランジスタ、構造Ｈはｎ-の幅を３００ｎｍとしたｐチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗを１０００／２００００ｎｍ、Ｌｏｆｆ領域の幅を３００ｎｍ、ゲート絶縁層の膜厚を２０ｎｍ、ソース領域及びドレイン領域（ｐ+と示す。）の不純物濃度を１×１０20ｃｍ-3、Ｌｏｆｆ領域の不純物濃度を１×１０18ｃｍ-3、ｐ-の不純物濃度を１×１０18ｃｍ-3として、Ｉ−Ｖ特性のシミュレーションを行った。
【０２４０】
図２５（Ａ）において実線が構造ＦのＩ−Ｖ特性、破線がそれぞれをｎ-を有する構造Ｇ及び構造ＨのＩ−Ｖ特性を示す。ｎ-を有することにより、薄膜トランジスタのしきい値が負側へシフトしていることが分かる。また、ｎ-の幅が大きくなるほど（即ち、構造Ｇより構造Ｈの方が）しきい値のシフト量が大きくなっていることが分かる。
【０２４１】
図２６は、ｎ-をソース側に有するｐチャネル型薄膜トランジスタのＩ−Ｖ特性のシミュレーション結果を示す。図２６（Ａ）は、図２６（Ｂ）に示すモデル図を想定し、標準のｐチャネル型薄膜トランジスタ、及びソース側に低濃度ｎ型不純物領域（以下、ｎ―と示す。）を有するｐチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０２４２】
図２６（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造Ｆは、図２６（Ｂ）に示した標準のｐチャネル型薄膜トランジスタと同様であり、構造Ｉはｎ-の幅を１００ｎｍとしたｐチャネル型薄膜トランジスタ、構造Ｊはｎ-の幅を３００ｎｍとしたｐチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗ、Ｌｏｆｆ領域幅、ゲート絶縁層の膜厚、ｐ+の濃度は図２６で用いた値と同様の値を用いた。
【０２４３】
図２６（Ａ）において実線が構造ＦのＩ−Ｖ特性、破線がそれぞれをｎ-有する構造Ｉ及び構造ＪのＩ−Ｖ特性を示す。ｎ-を有することにより、薄膜トランジスタのしきい値が負側へシフトしている。また、ｎ-の幅が大きくなるほど（即ち、構造Ｉより構造Ｊの方が）しきい値のシフト量が大きくなっている。さらに、カットオフ電流（Ｉｃｕｔ）が標準のｐチャネル型薄膜トランジスタよりも下がっている。即ち、ｎチャネル型薄膜トランジスタと同様に、高速動作が可能であり、かつ消費電力を低減することが可能である。
【図面の簡単な説明】
【０２４４】
【図１】本発明を説明する図。
【図２】本発明を説明する図。
【図３】本発明を説明する図。
【図４】本発明の半導体装置の作製方法を説明する図。
【図５】本発明の半導体装置の作製方法を説明する図。
【図６】本発明の半導体装置の作製方法を説明する図。
【図７】本発明の半導体装置の作製方法を説明する図。
【図８】本発明の半導体装置の作製方法を説明する図。
【図９】本発明の半導体装置の作製方法を説明する図。
【図１０】本発明の半導体装置の作製方法を説明する図。
【図１１】本発明の半導体装置の作製方法を説明する図。
【図１２】本発明の半導体装置の作製方法を説明する図。
【図１３】本発明の半導体装置の作製方法を説明する図。
【図１４】本発明の半導体装置の作製方法を説明する図。
【図１５】本発明の半導体装置の作製方法を説明する図。
【図１６】本発明の半導体装置の構成を示したブロック図。
【図１７】本発明の半導体装置を示した斜視図。
【図１８】本発明の半導体装置の断面図。
【図１９】本発明の半導体装置の構成を示したブロック図。
【図２０】本発明の半導体装置の構成を示したブロック図。
【図２１】本発明の半導体装置を用いた応用例を示す図。
【図２２】本発明の半導体装置を用いた応用例を示す図。
【図２３】シミュレーションに用いたモデル図および結果を示す図。
【図２４】シミュレーションに用いたモデル図および結果を示す図
【図２５】シミュレーションに用いたモデル図および結果を示す図。
【図２６】シミュレーションに用いたモデル図および結果を示す図。
【図２７】ＬOV定義を示す図。
【図２８】半導体層の横方向及び縦方向における不純物元素の濃度分布を示す図。
【図２９】本発明の半導体装置の作製方法を説明する図。
【図３０】本発明の半導体装置の作製方法を説明する図。
【図３１】本発明で用いることのできるドーピング装置の概略図。
【図３２】本発明の概要を説明する図。
【図３３】本発明で用いることのできるドーピング装置の概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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