(57)【要約】【課題】  冗長メモリセルをより多く設けることによる歩留まりの向上を図ると共に、動作速度の向上を図る。【解決手段】  リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、リフレッシュアクセス動作のための冗長判定およびリフレッシュアクセス動作を実行させる場合において、前記リフレッシュアクセス動作のための冗長判定が開始されてから前記リフレッシュアクセス動作が終了するまでの間に、外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作に並行して前記外部アクセス動作のための冗長判定を実行させておき、前記リフレッシュアクセス動作の終了後前記外部アクセス動作を実行させる。【選択図】        図１２
2006073041.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置であって、
ダイナミック型のメモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに代えて設けられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記メモリセルアレイに対する外部アクセス動作およびリフレッシュアクセス動作を制御するアクセス制御部と、
前記外部アクセス動作または前記リフレッシュアクセス動作の対象となる対象メモリセルが前記冗長メモリセルであるか否かを判断する冗長判定を実行し、前記対象メモリセルが前記冗長メモリセルである場合には、前記冗長メモリセルがアクセスされるように制御し、前記対象メモリセルが前記冗長メモリセルでない場合には、前記標準メモリセルアレイ部中のメモリセルがアクセスされるように制御する冗長判定回路と、を備え、
前記アクセス制御部は、
前記リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、前記冗長判定回路による前記リフレッシュアクセス動作のための冗長判定および前記リフレッシュアクセス動作を実行させる場合において、
前記リフレッシュアクセス動作のための冗長判定が開始されてから前記リフレッシュアクセス動作が終了するまでの間に、前記外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作に並行して前記冗長判定回路による前記外部アクセス動作のための冗長判定を実行させておき、前記リフレッシュアクセス動作の終了後前記外部アクセス動作を実行させることを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置であって、
前記アクセス制御部は、
前記リフレッシュアクセス動作のための冗長判定の実行中に、前記外部アクセス要求が発生したときには、前記リフレッシュアクセス動作のための冗長判定を中止し、前記外部アクセス要求の発生に従って、前記冗長判定回路による前記外部アクセス動作のための冗長判定を実行させた後、前記外部アクセス動作を実行させるとともに、前記外部アクセス動作に並行して前記冗長判定回路による前記外部リフレッシュアクセス動作のための冗長判定を再度実行させておき、前記外部アクセス動作の終了後前記リフレッシュアクセス動作を実行させることを特徴とする半導体メモリ装置。
【請求項３】
半導体メモリ装置であって、
ダイナミック型のメモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに代えて設けられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記メモリセルアレイに対する外部アクセス動作およびリフレッシュアクセス動作を制御するアクセス制御部と、
前記外部アクセス動作または前記リフレッシュアクセス動作の対象となる対象メモリセルが前記冗長メモリセルであるか否かを判断する冗長判定を実行し、前記対象メモリセルが前記冗長メモリセルである場合には、前記冗長メモリセルがアクセスされるように制御し、前記対象メモリセルが前記冗長メモリセルでない場合には、前記標準メモリセルアレイ部中のメモリセルがアクセスされるように制御する冗長判定回路と、を備え、
前記アクセス制御部は、
前記リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、前記冗長判定回路による前記リフレッシュアクセス動作のための冗長判定および前記リフレッシュアクセス動作を実行させる場合において、
前記リフレッシュアクセス動作のための冗長判定の実行中に、前記外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作のための冗長判定を中止し、前記外部アクセス要求の発生に従って、前記冗長判定回路による前記外部アクセス動作のための冗長判定および前記外部アクセス動作を実行させることを特徴とする半導体メモリ装置。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体メモリ装置を備える、電子機器。
【請求項５】
半導体メモリ装置における外部アクセス動作およびリフレッシュアクセス動作を制御するためのアクセス制御方法であって、
前記半導体メモリ装置は、
ダイナミック型のメモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに代えて設けられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記外部アクセス動作または前記リフレッシュアクセス動作の対象となる対象メモリセルが前記冗長メモリセルであるか否かを判断する冗長判定を実行し、前記対象メモリセルが前記冗長メモリセルである場合には、前記冗長メモリセルがアクセスされるように制御し、前記対象メモリセルが前記冗長メモリセルでない場合には、前記標準メモリセルアレイ部中のメモリセルがアクセスされるように制御する冗長判定回路と、を備え、
前記リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、前記冗長判定回路による前記リフレッシュアクセス動作のための冗長判定および前記リフレッシュアクセス動作を実行させる場合において、
前記リフレッシュアクセス動作のための冗長判定が開始されてから前記リフレッシュアクセス動作が終了するまでの間に、前記外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作に並行して前記冗長判定回路による前記外部アクセス動作のための冗長判定を実行させておき、前記リフレッシュアクセス動作の終了後前記外部アクセス動作を実行させることを特徴とするアクセス制御方法。
【請求項６】
半導体メモリ装置における外部アクセス動作およびリフレッシュアクセス動作を制御するためのアクセス制御方法であって、
前記半導体メモリ装置は、
ダイナミック型のメモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに代えて設けられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記外部アクセス動作または前記リフレッシュアクセス動作の対象となる対象メモリセルが前記冗長メモリセルであるか否かを判断する冗長判定を実行し、前記対象メモリセルが前記冗長メモリセルである場合には、前記冗長メモリセルがアクセスされるように制御し、前記対象メモリセルが前記冗長メモリセルでない場合には、前記標準メモリセルアレイ部中のメモリセルがアクセスされるように制御する冗長判定回路と、を備え、
前記リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、前記冗長判定回路による前記リフレッシュアクセス動作のための冗長判定および前記リフレッシュアクセス動作を実行させる場合において、
前記リフレッシュアクセス動作のための冗長判定の実行中に、前記外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作のための冗長判定を中止し、前記外部アクセス要求の発生に従って、前記冗長判定回路による前記外部アクセス動作のための冗長判定および前記外部アクセス動作を実行させることを特徴とするアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置に関し、特に、不良メモリセルを冗長メモリセルに置き換えが可能な半導体メモリ装置に関する。
【背景技術】
【０００２】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Virtually Static RAM）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Pseudo Static RAM ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュタイマを内蔵しており、リフレッシュ動作を内部で実行している。このため、仮想ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに仮想ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。
【０００３】
また、半導体メモリ装置では、あらかじめ冗長メモリセルと呼ばれる予備のメモリセルを設けておき、本来のメモリセルアレイ中に発生した不良メモリセルをこの冗長メモリセルに置き換えて、半導体メモリ装置の製造上の歩留まりを向上させる冗長技術を採用するのが一般的であり、上記仮想ＳＲＡＭにおいても採用されている。
【０００４】
なお、半導体メモリ装置における冗長技術については、例えば、特許文献１に記載れている。
【０００５】
【特許文献１】特開平８−８３４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、半導体メモリ装置では、さらなる歩留まりの向上を図ることが望まれている。しかしながら、上記冗長技術を採用して、単純に冗長メモリセルをより多く設けるだけでは、以下で説明するように、動作速度の点で問題が発生する。
図１７は、冗長技術を採用した仮想ＳＲＡＭにおけるアクセスの処理の流れを示す説明図である。図１７（ａ）に示すように、図示しないチップセレクトおよび外部アドレスの入力に応じて、仮想ＳＲＡＭの内部でアドレス遷移信号ＡＴＤ（ＡＴＤ信号）が発生し、これに応じて外部アクセス要求信号ＲＱＦが発生する。外部アクセス要求信号ＲＱＦが発生すると、これに応じて外部アクセス実行信号ＡＣＴＦが発生し、外部アクセスを実行する。この外部アクセスは、冗長判定、ワード線（ＷＬ）の活性化および非活性化の順に実行される。この冗長判定では、対象アドレスが置き換えられた冗長メモリセルに対応するものであるか否かを判定し、該当する場合には、置き換えられた冗長メモリセルに対応するアドレスを出力する。また、図１７（ｂ）に示すように、リフレッシュ要求信号ＲＱＲが発生すると、これに応じてリフレッシュ実行信号ＡＣＴＲが発生し、リフレッシュアクセスを実行する。このリフレッシュアクセスも、冗長判定、ワード線（ＷＬ）の活性化および非活性化の順に実行される。ただし、図１７（ｃ）に示すように、リフレッシュアクセスの実行中に、外部アクセス要求信号ＲＱＦが発生した場合には、リフレッシュアクセスの終了を待って、外部アクセス実行信号ＡＣＴＦが発生して、外部アクセスを実行する。
【０００７】
なお、図中のハッチング部分は、冗長判定のためのアドレスの設定時間や活性化するワード線（ＷＬ）に対応するアドレスの設定時間を示している。
【０００８】
仮想ＳＲＡＭのアクセス時間Ｔａｃは、一般に、チップセレクトおよび外部アドレスの入力タイミングを基準とするものであるが、ＡＴＤ信号はチップセレクトおよび外部アドレスの入力に応じて発生するアドレス遷移信号であるため、仮想ＳＲＡＭの内部では、ＡＴＤ信号の発生時を基準として差し支えない。そこで、以下では、ＡＴＤ信号の発生時をアクセス時間Ｔａｃの基準とすることとする。
【０００９】
図１７（ａ）に示す場合、アクセス時間Ｔａｃには外部アクセスのための冗長判定の時間が含まれることになる。また、図１７（ｃ）に示す場合、アクセス時間Ｔａｃにはリフレッシュアクセスのための冗長判定と、外部アクセスのための冗長判定の時間とが含まれることになる。このため、冗長メモリセルをより多く設けて歩留まりの向上を図る場合、冗長判定の対象が増加することにより冗長判定の時間が増加して、アクセス時間が長くなるという問題が発生する。特に、図１７（ｃ）の場合、アクセス時間Ｔａｃに２回の冗長判定のための時間が含まれることになるため、いっそう問題となる。また、リフレッシュアクセスの終了を待って外部アクセスを実行するため、リフレッシュアクセスの終了を待つ時間分だけ、さらに、アクセス時間が長くなるという問題もある。
【００１０】
以上説明したように、仮想ＳＲＡＭにおいて、冗長メモリセルをより多く設けることにより、歩留まりの向上を図ることは可能であるが、その結果アクセス時間が長くなってしまうため、動作速度の向上を図ることができないという問題があった。なお、この問題は、仮想ＳＲＡＭだけでなく、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において共通する問題である。
【００１１】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのような半導体メモリ装置において、冗長メモリセルをより多く設けることによる歩留まりの向上を図ると共に、動作速度の向上を図ることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明による第１の半導体メモリ装置は、
ダイナミック型のメモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに代えて設けられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記メモリセルアレイに対する外部アクセス動作およびリフレッシュアクセス動作を制御するアクセス制御部と、
前記外部アクセス動作または前記リフレッシュアクセス動作の対象となる対象メモリセルが前記冗長メモリセルであるか否かを判断する冗長判定を実行し、前記対象メモリセルが前記冗長メモリセルである場合には、前記冗長メモリセルがアクセスされるように制御し、前記対象メモリセルが前記冗長メモリセルでない場合には、前記標準メモリセルアレイ部中のメモリセルがアクセスされるように制御する冗長判定回路と、を備え、
前記アクセス制御部は、
前記リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、前記冗長判定回路による前記リフレッシュアクセス動作のための冗長判定および前記リフレッシュアクセス動作を実行させる場合において、
前記リフレッシュアクセス動作のための冗長判定が開始されてから前記リフレッシュアクセス動作が終了するまでの間に、前記外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作に並行して前記冗長判定回路による前記外部アクセス動作のための冗長判定を実行させておき、前記リフレッシュアクセス動作の終了後前記外部アクセス動作を実行させることを特徴とする。
【００１３】
上記第１の半導体メモリ装置によれば、外部アクセス動作のための冗長判定を、リフレッシュアクセス動作の実行中に並行して行うことにより、リフレッシュアクセス動作の終了後に外部アクセス動作を実行することができるので、外部アクセス動作のための冗長判定の分だけアクセス時間を短縮化することが可能である。これにより、冗長メモリセルをより多く設けることによる半導体メモリ装置の歩留まりの向上を図ると共に、動作速度の向上を図ることが可能である。
【００１４】
なお、前記アクセス制御部は、
前記リフレッシュアクセス動作のための冗長判定の実行中に、前記外部アクセス要求が発生したときには、前記リフレッシュアクセス動作のための冗長判定を中止し、前記外部アクセス要求の発生に従って、前記冗長判定回路による前記外部アクセス動作のための冗長判定を実行させた後、前記外部アクセス動作を実行させるとともに、前記外部アクセス動作に並行して前記冗長判定回路による前記外部リフレッシュアクセス動作のための冗長判定を再度実行させておき、前記外部アクセス動作の終了後前記リフレッシュアクセス動作を実行させることが好ましい。
【００１５】
上記第１の半導体メモリ装置によれば、リフレッシュアクセス動作のための冗長判定の実行中に、外部アクセス要求が発生したときには、外部アクセス動作をリフレッシュアクセス動作に優先して実行することができるので、さらに、アクセス時間を短縮かすることが可能である。これにより、冗長メモリセルをより多く設けることによる半導体メモリ装置の歩留まりの向上を図ると共に、さらに、動作速度の向上を図ることが可能である。
【００１６】
また、本発明の第２の半導体メモリ装置は、
ダイナミック型のメモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに代えて設けられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記メモリセルアレイに対する外部アクセス動作およびリフレッシュアクセス動作を制御するアクセス制御部と、
前記外部アクセス動作または前記リフレッシュアクセス動作の対象となる対象メモリセルが前記冗長メモリセルであるか否かを判断する冗長判定を実行し、前記対象メモリセルが前記冗長メモリセルである場合には、前記冗長メモリセルがアクセスされるように制御し、前記対象メモリセルが前記冗長メモリセルでない場合には、前記標準メモリセルアレイ部中のメモリセルがアクセスされるように制御する冗長判定回路と、を備え、
前記アクセス制御部は、
前記リフレッシュアクセス動作を開始すべきことを示すリフレッシュアクセス要求の発生に従って、前記冗長判定回路による前記リフレッシュアクセス動作のための冗長判定および前記リフレッシュアクセス動作を実行させる場合において、
前記リフレッシュアクセス動作のための冗長判定の実行中に、前記外部アクセス動作を開始すべきことを示す外部アクセス要求が発生したときには、前記リフレッシュアクセス動作のための冗長判定を中止し、前記外部アクセス要求の発生に従って、前記冗長判定回路による前記外部アクセス動作のための冗長判定および前記外部アクセス動作を実行させることを特徴とする。
【００１７】
上記第２の半導体メモリ装置によれば、リフレッシュアクセス動作のための冗長判定の実行中に、外部アクセス要求が発生したときには、外部アクセス動作をリフレッシュアクセス動作に優先して実行することができるので、アクセス時間を短縮化することが可能である。これにより、第１の半導体メモリ装置と同様に、冗長メモリセルをより多く設けることによる半導体メモリ装置の歩留まりの向上を図ると共に、動作速度の向上を図ることが可能である。
【００１８】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置のアクセス制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．第１実施例：
Ｂ１．半導体メモリ装置内部の構成：
Ｂ２．オペレーションモードにおける動作：
Ｂ２．１．通常のリードアクセスの場合：
Ｂ２．２．通常のリフレッシュアクセスの場合：
Ｂ２．３．リフレッシュアクセスとリードアクセスが連続して実行される場合
Ｂ３．第１実施例の効果：
Ｃ．第２実施例：
Ｃ１．リフレッシュアクセスとリードアクセスが連続して実行される場合：
Ｃ２．第２実施例の効果：
Ｄ．電子機器への適用例：
Ｅ．変形例：
【００２０】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００２１】
Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２２】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２３】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００の内部には、リフレッシュタイマ１５０が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュアクセス動作を「リフレッシュアクセス」または単に「リフレッシュ」と呼ぶ。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２４】
メモリチップ１００の内部には、入力されたアドレスＡ０〜Ａ２０の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路１４０が設けられている。そして、メモリチップ１００内の回路は、アドレス遷移検出回路１４０から供給されるアドレス遷移信号に基づいて動作する。このアドレス遷移信号が本発明の外部アクセスタイミング信号に相当する。なお、以下の説明では、アドレス遷移検出回路１４０を「ＡＴＤ回路」とも呼び、アドレス遷移信号ＡＴＤ（外部アクセスタイミング信号）を「ＡＴＤ信号」とも呼ぶ。
【００２５】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２６】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、リフレッシュアクセスが実行される。
【００２７】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなる。スタンバイモードでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、リフレッシュアクセスが行われるときには、リフレッシュアドレスで指定されたワード線が活性化される。
【００２８】
なお、リフレッシュアクセスは、オペレーションモードでは第１のリフレッシュモードに従って実行され、スタンバイモードでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ１５０がリフレッシュタイミング信号を発生した後で、かつ、リードアクセス及びライトアクセスのどちらも実行されていない時（外部アクセスの非実行時）にリフレッシュアクセスが開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュアクセスが開始される。このように、このメモリチップ１００は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュアクセスを実行する。
【００２９】
図１に示すアドレスＡ０〜Ａ２０は、２１ビットであり、２Ｍワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３０】
オペレーションモードにおいて、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルと判断され、Ｈレベルになるとリードサイクルと判断される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３１】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３２】
図３の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。また、アウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３３】
なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３４】
図３の３番目のサイクルの終了以降は、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなっている状態を示している。
【００３５】
Ｂ．第１実施例：
Ｂ１．半導体メモリ装置内部の構成：
図４は、メモリチップ１００の内部構成を示すブロック図である。このメモリチップ１００は、メモリブロック１１０と、アドレスバッファ１２０と、データ入出力バッファ１３０と、を備えている。
【００３６】
メモリブロック１１０は、メモリセルアレイ１１２と、行デコーダ（以下、「Ｘデコーダ」とも呼ぶ）１１４と、列デコーダ（以下、「Ｙデコーダ」とも呼ぶ）１１６と、ゲートブロック１１８と、を備えている。
【００３７】
メモリセルアレイ１１２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ１１２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。ただし、メモリセルアレイ１１２は、本来のメモリセルアレイに相当する標準メモリセルアレイ部１１２ａと、冗長メモリセルアレイ部１１２ｂの２つのブロックに区分されている。なお、本例では、標準メモリセルアレイ部１１２ａには、８１９２行、２５６×１６列（４０９６列）のメモリセルがマトリクス状に配列されており、冗長メモリセルアレイ部１１２ｂには、１２８行、２５６×１６列（４０９６列）のメモリセルがマトリクス状に配列されている。
【００３８】
行デコーダ１１４は、行ドライバを含んでおり、供給される１４ビットの行アドレス（以下、「Ｘアドレス」とも呼ぶ）ＸＡ１、アクセス実行信号ＡＣＴ、および、ワード線活性化信号ＲＡＳＥに従ってメモリセルアレイ１１２内の複数本のワード線のうち１本を選択して活性化する。列デコーダ１１６は、列ドライバを含んでおり、供給される８ビットの列アドレス（以下、「Ｙアドレス」とも呼ぶ）に従ってメモリセルアレイ１１２内の複数組のビット線対のうち１ワード分（１６ビット）分のビット線対を同時に選択する。なお、標準メモリセルアレイ部１１２ａ内のワード線が選択されるか冗長メモリセルアレイ部１１２ｂ内のワード線が選択されるかは、１４ビットのワード線選択用ＸアドレスＸＡ１のうちの最上位ビットの値に従って選択される。例えば、最上位ビットが"０"ならば標準メモリセルアレイ部１１２ａ内のワード線が下位１３ビットの値に従って選択され、"１"ならば冗長メモリセルアレイ部１１２ｂ内のワード線が下位７ビットの値に従って選択される。
【００３９】
ゲートブロック１１８は、読み出し回路や書き込み回路を含んでおり、データ入出力バッファ１３０とメモリセルアレイ１１２との間のデータのやり取りを可能とする。なお、メモリブロック１１０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００４０】
アドレスバッファ１２０は、外部装置から与えられた外部アドレス（以下、単に「アドレス」とも呼ぶ）Ａ０〜Ａ２０を他の内部回路に供給する回路である。下位の８ビットのアドレスＡ０〜Ａ７はＹアドレスとして用いられ、上位の１３ビットのアドレスＡ８〜Ａ２０はＸアドレスＸＡＦとして用いられる。そして、ＹアドレスＡ０〜Ａ７と、ＸアドレスＡ８〜Ａ２０（（以下、まとめて「ＸアドレスＸＡＦ」とも呼ぶ）とによって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、データ入出力バッファ１３０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ２０（以下、まとめて「アドレスＡＤＤ」とも呼ぶ）を入力することにより、１ワード分のメモリセルに同時にアクセスすることが可能である。
【００４１】
メモリチップ１００は、さらに、ＡＴＤ回路１４０と、リフレッシュタイマ（以下、「ＲＦタイマ」と略す）１５０と、リフレッシュアドレスカウンタ（以下、「ＲＦカウンタ」と略す）１５２と、アドレス選択回路１６０と、Ｘプリデコーダ１７０と、冗長判定回路１８０と、冗長アドレス選択回路１９０と、アクセス制御回路２００と、を備えている。
【００４２】
なお、メモリチップ１００は、図４に示す回路の他に、外部装置から与えられたＹアドレスＡ０〜Ａ７に従ってＹデコーダを制御する制御回路等種々の回路を有しているが、本発明を説明する上で特に必要としないため、図４では省略されている。
【００４３】
ＡＴＤ回路１４０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を生成する。
【００４４】
ＲＦタイマ１５０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号（以下、「ＲＦ信号」と略する）ＲＦＴＭを発生し、ＲＦカウンタ１５２およびアクセス制御回路２００に供給する。なお、ＲＦタイマ１５０は、例えば、リングオシレータによって構成される。リフレッシュ周期は、例えば、約３２μｓに設定されている。
【００４５】
また、ＲＦカウンタ１５２は、ＲＦ信号ＲＦＴＭの発生に同期して、１３ビットのリフレッシュアドレス（ＲＦアドレス）ＲＡ８〜ＲＡ２０（（以下、まとめて「ＲＦアドレスＸＡＲ」とも呼ぶ）を発生する。例えば、ＲＦ信号ＲＦＴＭが非アクティブからアクティブに変化したときに、１つインクリメントされたＲＦアドレスＸＡＲを発生する。また、後述するＲＦ要求信号ＲＱＲの発生あるいは終了に応じてＲＦアドレスＸＡＲを発生するようにしてもよい。なお、このＲＦアドレスＸＡＲの発生は、例えば、１３ビットのカウンタにより発生させることができる。
【００４６】
アクセス制御回路２００は、チップセレクト信号＃ＣＳ、ＡＴＤ信号、ＲＦ信号ＲＦＴＭ、冗長判定回路１８０から供給される冗長判定終了信号ＪＤＧおよび冗長検出信号ＨＩＴに従って、アクセス実行信号ＡＣＴ、ワード線活性化信号ＲＡＳＥ、外部アドレス選択信号ＳＥＬＦ、ＲＦアドレス選択信号ＳＥＬＲ、標準アドレス選択信号ＳＥＬＮＲ、および冗長アドレス選択信号ＳＥＬＲＤを発生する。図５は、アクセス制御回路２００の内部構成の一例を示すブロック図である。アクセス制御回路２００は、アクセス要求制御回路２１０と、アクセス実行制御回路２２０と、アドレス選択制御回路２３０と、冗長アドレス選択制御回路２４０と、を備えている。
【００４７】
アクセス要求制御回路２１０は、外部アクセス要求発生回路２１１と、ＲＦ要求発生回路２１２と、調停回路２１３と、２つのワンショット回路２１４，２１５と、アドレス選択ゲート信号出力回路として機能するＯＲゲート２１６と、を備えている。
【００４８】
外部アクセス要求発生回路２１１は、ＡＴＤ回路１４０から供給されるＡＴＤ信号に応じて、外部アクセス動作を開始すべきことを示す原外部アクセス要求信号ＲＱＦ０を発生させる。外部アクセス要求発生回路２１１は、供給されるチップセレクト信号＃ＣＳがアクティブである場合（オペレーションモード）には、ＡＴＤ信号の発生に同期して、原外部アクセス要求信号ＲＱＦ０をアクティブに設定する。なお、原外部アクセス要求信号ＲＱＦ０は調停回路２１３に供給される。
【００４９】
ＲＦ要求発生回路２１２は、ＲＦタイマ１５０から供給されるＲＦ信号ＲＦＴＭに応じて、ＲＦアクセス動作を開始すべきことを示す原ＲＦ要求信号ＲＱＲ０を発生させる。ＲＦ要求発生回路２１２は、ＲＦ信号ＲＦＴＭの発生に同期して、原ＲＦ要求信号ＲＱＲ０をアクティブに設定する。なお、原ＲＦ要求信号ＲＱＲ０は調停回路２１３に供給される。
【００５０】
調停回路２１３は、供給される原外部アクセス要求信号ＲＱＦ０、原ＲＦ要求信号ＲＱＲ０、およびＡＴＤ信号に従って、外部アクセスを実行する場合には外部アクセス要求信号ＲＱＦを発生させ、ＲＦアクセスを実行する場合にはＲＦ要求信号ＲＱＲを発生させる。具体的には、調停回路２１３は、チップセレクト信号＃ＣＳがアクティブの場合（オペレーションモード）には、原外部アクセス要求信号ＲＱＦ０が原ＲＦ要求信号ＲＱＲ０よりも先に発生していれば、外部アクセス要求信号ＲＱＦをアクティブに設定し、原ＲＦ要求信号ＲＱＲ０が原外部アクセス要求信号ＲＱＦ０よりも先に発生していれば、ＲＦ要求信号ＲＱＲをアクティブに設定する。また、調停回路２１３は、チップセレクト信号＃ＣＳが非アクティブの場合（スタンバイモード）には、リフレッシュ要求発生信号ＲＱＲ０の発生に従って直ちにリフレッシュ要求信号ＲＱＲをアクティブに設定する。なお、外部アクセス要求信号ＲＱＦおよびＲＦ要求信号ＲＱＲは、アクセス実行制御回路２２０およびアドレス選択制御回路２３０に供給される。
【００５１】
第１のワンショット回路２１４は、外部アクセス要求信号ＲＱＦの発生に応じて１ショットのパルス信号を生成する。同様に、第２のワンショット回路２１５は、ＲＦ要求信号の発生に応じて１ショットパルス信号を生成する。なお、第１のワンショットパルス回路２１４と第２のワンショットパルス回路２１５は、同時に１ショットのパルス信号を生成することはない。いずれか一方の１ショット回路で生成された１ショットのパルス信号はＯＲゲート２１６を介してアドレス選択ゲート信号ＧＡＴＥ１としてそのまま出力する。アドレス選択ゲート信号ＧＡＴＥ１はアドレス選択制御回路２３０に供給される。
【００５２】
アドレス選択制御回路２３０は、２つのＡＮＤゲート２３２，２３３で構成されており、外部アクセス要求信号ＲＱＦ、ＲＦ要求信号ＲＱＲ、およびアドレス選択ゲート信号ＧＡＴＥ１に従って、外部アドレス選択信号ＳＥＬＦおよびＲＦアドレス選択信号ＳＥＬＲを発生させる。外部アドレス選択信号ＳＥＬＦは、外部アクセス要求信号ＲＱＦがアクティブの場合（ここでは"Ｈ"レベル）でアドレス選択ゲート信号ＧＡＴＥ１が発生している間だけアクティブ（ここでは"Ｈ"レベル）に設定される。一方、ＲＦアドレス選択信号ＳＥＬＲは、ＲＦ要求信号ＲＱＲがアクティブ（ここでは"Ｈ"レベル）の場合でアドレス選択ゲート信号ＧＡＴＥ１が発生している間だけアクティブ（ここでは"Ｈ"レベル）に設定される。なお、アドレス選択ゲート信号ＧＡＴＥ１は、上述したように、アクセス要求制御回路２１０から供給される１ショットのパルス信号である。従って、外部アドレス選択信号ＳＥＬＦおよびＲＦアドレス選択信号ＳＥＬＲには、アドレス選択ゲート信号ＧＡＴＥ１に発生する１ショットのパルス信号がそのまま出力される。
【００５３】
アクセス実行制御回路２２０は、外部アクセス実行信号発生回路２２１と、ＲＦ実行信号発生回路２２２と、２つのＯＲゲート２２３，２２４と、１ショット回路２２５と、を備えている。
【００５４】
外部アクセス実行信号発生回路２２１は、外部アクセス要求信号ＲＱＦおよび冗長判定終了信号ＪＤＧの発生に応じて、外部アクセス実行信号ＡＣＴＦを一定期間アクティブ（ここでは"Ｈ"レベル）に設定するとともに、外部アクセスワード線活性化信号ＲＡＳＥＦも一定期間アクティブ（ここでは"Ｈ"レベル）に設定する。なお、外部アクセスワード線活性化信号ＲＡＳＥＦのアクティブ期間は、ワード線非活性化期間を確保するために、外部アクセス実行信号ＡＣＴＦのアクティブ期間に対して、ワード線非活性化期間の分だけ短く設定される。
【００５５】
ＲＦ実行信号発生回路２２２は、ＲＦ要求信号ＲＱＲおよび冗長判定終了信号ＪＤＧの発生に応じて、ＲＦ実行信号ＡＣＴＲを一定期間アクティブ（ここでは"Ｈ"レベル）に設定するともに、ＲＦアクセスワード線活性化信号ＲＡＳＥＲを一定期間アクティブ（ここでは"Ｈ"レベル）に設定する。なお、ＲＦ実行信号ＡＣＴＲのアクティブ期間およびＲＦアクセスワード線活性化信号ＲＡＳＥＲのアクティブ期間は、外部アクセス実行信号ＡＣＴＦおよび外部アクセスワード線活性化信号ＲＡＳＥＦと同じである。リフレッシュの場合、ＲＦ実行信号ＡＣＴＲのアクティブ期間およびＲＦアクセスワード線活性化信号ＲＡＳＥＲのアクティブ期間を、外部アクセス実行信号ＡＣＴＦおよび外部アクセスワード線活性化信号ＲＡＳＥＦよりも短くすることが可能である。
【００５６】
外部アクセス実行信号ＡＣＴＦとＲＦ実行信号ＡＣＴＲのいずれか一方は、第１のＯＲゲート２２３を介してアクセス実行信号ＡＣＴとしてそのまま出力される。また、外部アクセスワード線活性化信号ＲＡＳＥＦとＲＦアクセスワード線活性化信号ＲＡＳＥＲのいずれか一方は、第２のＯＲゲート２２４を介してワード線活性化信号ＲＡＳＥとしてそのまま出力される。アクセス実行信号ＡＣＴおよびワード線活性化信号ＲＡＳＥは、Ｘデコーダ１１４（図４）に供給される。
【００５７】
ワンショット回路２２５は、アクセス実行信号ＡＣＴの発生に応じて１ショットのパルス信号を生成し、冗長アドレス選択ゲート信号ＧＡＴＥ２として出力する。冗長アドレス選択ゲート信号ＧＡＴＥ２は冗長アドレス選択制御回路２４０に供給される。
【００５８】
冗長アドレス選択制御回路２４０は、２つのＡＮＤゲート２４２，２４３と、ＮＯＴゲート２４４で構成されており、冗長検出信号ＨＩＴおよび冗長アドレス選択ゲート信号ＧＡＴＥ２に従って、標準アドレス選択信号ＳＥＬＮＲおよび冗長アドレス選択信号ＳＥＬＲＤを発生させる。標準アドレス選択信号ＳＥＬＮＲは、冗長検出信号ＨＩＴが非アクティブ（ここでは"Ｌ"レベル）で冗長アドレス選択ゲート信号ＧＡＴＥ２が発生している間だけアクティブ（ここでは"Ｈ"レベル）に設定される。一方、冗長アドレス選択信号ＳＥＬＲＤは、ＨＩＴ信号がアクティブで冗長アドレス選択ゲート信号ＧＡＴＥ２が発生している間だけアクティブ（ここでは"Ｈ"レベル）に設定される。なお、冗長アドレス選択ゲート信号ＧＡＴＥ２は、上述したように、アクセス実行制御回路２２０から供給される１ショットのパルス信号である。従って、標準アドレス選択信号ＳＥＬＮＲおよび冗長アドレス選択信号ＳＥＬＲＤには、冗長アドレス選択ゲート信号ＧＡＴＥ２に発生する１ショットのパルス信号がそのまま出力される。
【００５９】
アドレス選択回路１６０（図４）は、アクセス制御回路２００から供給される外部アドレス選択信号ＳＥＬＦおよびＲＦアドレス選択信号ＳＥＬＲに従って、外部ＸアドレスＸＡＦとＲＦアドレスＸＡＲのいずれか一方を選択し、選択ＸアドレスＸＡ０としてＸプリデコーダ１７０および冗長判定回路１８０に供給する。
【００６０】
図６は、アドレス選択回路１６０の内部構成の一例を示すブロック図である。アドレス選択回路１６０は、２つのゲート１６２，１６３と、ラッチ１６４とで構成されている。第１のゲート１６２は、外部アドレス選択信号ＳＥＬＦがアクティブ（ここでは"Ｈ"レベル）の間だけオンとなって、外部ＸアドレスＸＡＦをラッチ１６４に供給する。同様に、第２のゲート１６３は、ＲＦアドレス選択信号ＳＥＬＲがアクティブ（ここでは"Ｈレベル）の間だけオンとなって、ＲＦアドレスＸＡＲをラッチ１６４に供給する。これにより、ラッチ１６４は、２つのゲート１６２，１６３がオフしている間、いずれか一方のゲートがオンしている間に供給されていたアドレスをラッチし、選択ＸアドレスＸＡ０として出力する。なお、上述したように、外部アドレス選択信号ＳＥＬＦは外部アクセスの実行時に発生する１ショットのパルス信号であり、ＲＦアドレス選択信号ＳＥＬＲはリフレッシュアクセスの実行時に発生する１ショットのパルス信号である。従って、それぞれのアクセス実行時に供給されるアドレスがラッチ１６４でラッチされ、選択ＸアドレスＸＡ０としてＸプリデコーダ１７０および冗長判定回路１８０に供給される。
【００６１】
Ｘプリデコーダ１７０（図４）は、供給された選択ＸアドレスＸＡ０に応じて、標準メモリセルアレイ部１１２ａ内のワード線に対応する１３ビットの標準ＸアドレスＸＡＮＲを出力する。標準ＸアドレスＸＡＮＲは冗長アドレス選択回路１９０に供給される。
【００６２】
冗長判定回路１８０は、供給された選択ＸアドレスＸＡ０が、標準メモリセルアレイ部１１２ａ内のワード線に対応するアドレスではなく、冗長メモリセルアレイ部１１２ｂ内のワード線に対応する冗長アドレスに置き換えられたアドレスであるか否かを判定する。選択ＸアドレスＸＡ０が冗長アドレスに置き換えられたアドレスである場合には、冗長検出信号ＨＩＴをアクティブ（ここでは"Ｈレベル）に変化させるとともに、冗長メモリセルアレイ部１１２ｂ内のワード線に対応する１３ビットの冗長ＸアドレスＸＡＲＤを出力する。冗長検出信号ＨＩＴおよび冗長ＸアドレスＸＡＲＤは、冗長アドレス選択回路１９０に供給される。なお、上記のように、選択ＸアドレスＸＡ０が冗長アドレスに置き換えられたアドレスである場合を「冗長ヒットありの場合」と呼び、選択ＸアドレスＸＡ０が冗長アドレスに置き換えられたアドレスでない場合を「冗長ヒットなしの場合」と呼ぶ。また、上述したように、本例における冗長メモリセルアレイ部１１２ｂ内のワード線は１２８本であり、１２８本のワード線の選択に必要な冗長Ｘアドレスのビット数は７ビットであるが、Ｘプリデコーダ１７０から出力される標準ＸアドレスＸＡＮＲのビット数に合わせて１３ビットの冗長ＸアドレスＸＡＲＤを出力することとした。ただし、有効な冗長Ｘアドレスは下位７ビットのみである。他のビットは意味を持たない。
【００６３】
冗長アドレス選択回路１９０は、アクセス制御回路２００から供給される冗長アドレス選択信号ＳＥＬＲＤおよび標準アドレス選択信号ＳＥＬＮＲに従って、標準ＸアドレスＸＡＮＲと冗長ＸアドレスＸＡＲＤのいずれか一方を選択し、ワード線選択用ＸアドレスＸＡ１としてＸデコーダ１１４に供給する。
【００６４】
図７は、冗長アドレス選択回路１９０の内部構成の一例を示すブロック図である。冗長アドレス選択回路１９０は、２つのゲート１９２，１９３と、ラッチ１９４とで構成されている。第１のゲート１９２は、標準アドレス選択信号ＳＥＬＮＲがアクティブ（ここでは"Ｈ"レベル）の間だけオンとなって、標準ＸアドレスＸＡＮＲおよび冗長検出信号ＨＩＴをラッチ１９４に供給する。同様に、第２のゲート１９３は、冗長アドレス選択信号ＳＥＬＲＤがアクティブ（ここでは"Ｈ"レベル）の間だけオンとなって、冗長ＸアドレスＸＡＲＤおよび冗長検出信号ＨＩＴをラッチ１９４に供給する。これにより、ラッチ１９４は、２つのゲート１９２，１９３がオフしている間、いずれか一方のゲートがオンしている間に供給されていたアドレスをラッチし、ワード線選択用ＸアドレスＸＡ１として出力する。なお、標準アドレス選択信号ＳＥＬＮＲは、後述するように、冗長検出信号ＨＩＴが非アクティブである場合において、外部アクセスまたはＲＦアクセスの実行時に発生する１ショットのパルス信号であり、冗長アドレス選択信号ＳＥＬＲＤは、後述するように、冗長検出信号ＨＩＴがアクティブである場合において、外部アクセスまたはＲＦアクセスの実行時に発生する１ショットのパルス信号である。
【００６５】
Ｘデコーダ１１４（図４）は、冗長アドレス選択回路１９０からワード線選択用ＸアドレスＸＡ１が供給されているときに、アクセス実行信号ＡＣＴおよびワード線活性化信号ＲＡＳＥに従って、そのワード線選択用ＸアドレスＸＡ１に対応する１本のワード線を活性化状態とする。
【００６６】
Ｂ２．オペレーションモードにおける動作：
以下では、オペレーションモードにおける動作を、通常のリードアクセスの場合、リフレッシュアクセスの場合、および、リフレッシュアクセスおよびリードアクセスが連続して実行される場合に分けて説明する。
【００６７】
Ｂ２．１．通常のリードアクセスの場合：
図８は、オペレーションモードにおける通常のリードアクセス動作を冗長ヒットなしの場合について示すタイミングチャートである。なお、チップセレクト信号＃ＣＳ（図８（ａ））がＬレベルに設定されると、オペレーションモードとなる。また、図示しないライトイネーブル信号＃ＷＥはＨレベル（非アクティブ）に設定されており、リードアクセスが実行される。また、図示するように、ＲＦ信号ＲＦＴＭ（図８（ｅ））に立ち上がりエッジが形成されないため、原ＲＦ要求信号ＲＱＲ０（図８（ｆ））はＬレベル（非アクティブ）のままであり、ＲＦ要求信号ＲＱＲ（図８（ｈ））もＬレベル（非アクティブ）のままである場合を前提とする。
【００６８】
時刻ｔ１では、アドレスＡＤＤ（Ａ０〜Ａ２０）（図８（ｂ））の変化に応じて、ＡＴＤ信号（図８（ｃ））の立ち上がりエッチが形成されている。そして、ＡＴＤ信号の立ち上がりエッジに応じて、原外部アクセス要求信号ＲＱＦ０（図８（ｄ））がＨレベル（アクティブ）に設定される。
【００６９】
原外部アクセス要求信号ＲＱＦ０がＨレベルに設定された後、時刻ｔ１１でＡＴＤ信号がＬレベルに立ち下がると、これに応じて外部アクセス要求信号ＲＱＦ（図８（ｇ））がＨレベル（アクティブ）に設定される。なお、外部アクセス要求信号ＲＱＦがＨレベルに設定されるのは、原外部アクセス要求信号ＲＱＦ０がＨレベルで、かつ、ＲＦ要求信号ＲＱＲがＬレベル（非アクティブ）で、かつ、ＡＴＤ信号がＬレベルの場合である。
【００７０】
外部アクセス要求信号ＲＱＦがＨレベルに設定されると、これに応じてアドレス選択ゲート信号ＧＡＴＥ１（図８（ｉ））には、一定期間Ｈレベル（アクティブ）となるパルス信号が設定される。アドレス選択ゲート信号ＧＡＴＥ１の変化に応じて、外部アドレス選択信号ＳＥＬＦ（図８（ｊ））が一定期間Ｈレベル（アクティブ）に設定される。なお、ＲＦアドレス選択信号ＳＥＬＲ（図８（ｋ））は、ＲＦ要求信号ＲＱＲがＨレベルに設定されないので、Ｈレベル（アクティブ）に設定されることはない。
【００７１】
外部アドレス選択信号ＳＥＬＦが一定期間Ｈレベルに変化すると、選択ＸアドレスＸＡ０（図８（ｌ））には外部ＸアドレスＸＡＦが設定される。そして、選択ＸアドレスＸＡ０として設定された外部ＸアドレスＸＡＦの冗長判定が開始される。冗長判定が終了すると、冗長判定終了信号ＪＤＧ（図８（ｎ））がＨレベル（アクティブ）に設定される。また、判定結果は冗長検出信号ＨＩＴ（図８（ｍ））として出力される。図示するように、ここでは、冗長検出信号ＨＩＴはＬレベル（非アクティブ）のままであり、冗長ヒットなしの場合が示されている。
【００７２】
冗長判定終了信号ＪＤＧがＨレベルに設定されると、これに応じて図示しない外部アクセス実行信号ＡＣＴＦが所定期間の間Ｈレベル（アクティブ）に設定されてアクセス実行信号ＡＣＴ（図８（ｏ））として出力されるとともに、外部アクセスワード線活性化信号ＲＡＳＥＦが外部アクセス実行信号ＡＣＴＦよりも短い所定期間の間Ｈレベル（アクティブ）に設定されてワード線活性化信号ＲＡＳＥ（図８（ｐ））として出力される。
【００７３】
アクセス実行信号ＡＣＴがＨレベルに設定されると、これに応じて冗長判定終了信号ＪＤＧおよび原外部アクセス要求信号ＲＱＦ０がＬレベル（非アクティブ）に戻される。また、アクセス実行信号ＡＣＴがＨレベルに設定されると、これに応じて冗長アドレス選択ゲート信号ＧＡＴＥ２（図８（ｑ））には、一定期間Ｈレベル（アクティブ）となるパルス信号が設定される。このとき、冗長検出信号ＨＩＴはＬレベルであるので、冗長アドレス選択ゲート信号ＧＡＴＥ２の変化に応じて、標準アドレス選択信号ＳＥＬＮＲ（図８（ｒ））が一定期間Ｈレベル（アクティブ）に設定され、冗長アドレス選択信号ＳＥＬＲＤ（図８（ｓ））は、Ｌレベル（非アクティブ）のままである。
【００７４】
標準アドレス選択信号ＳＥＬＮＲが一定期間Ｈレベルに変化すると、ワード線選択用ＸアドレスＸＡ１（図８（ｔ））には標準ＸアドレスＸＡＮＲ、すなわち、外部ＸアドレスＸＡＦが設定される。
【００７５】
以上のように、冗長ヒットなしの場合における通常のリードアクセスでは、アクセス実行信号ＡＣＴがＨレベルに設定されると、ワード線選択用ＸアドレスＸＡ１として設定された外部ＸアドレスＸＡＦで指定されるワード線が活性化されて、アドレスＡＤＤで指定されるメモリセルに対してリードアクセスが実行される。
【００７６】
図９は、オペレーションモードにおける通常のリードアクセス動作を冗長ヒットありの場合について示すタイミングチャートである。図９（ａ）〜図９（ｔ）に示す各信号の動作タイミングは、時刻ｔ２でＡＴＤ信号（図９（ｃ））の立ち上がりエッジが形成されており、時刻ｔ２１で立ち下がりエッジが形成されている点、冗長検出信号ＨＩＴ（図９（ｍ））がＨレベルに変化する点、および、標準アドレス選択信号ＳＥＬＮＲ（図９（ｒ））ではなく冗長アドレス選択信号ＳＥＬＲＤ（図９（ｓ））が一定期間Ｈレベルに変化する点を除いて、冗長ヒットなしの場合（図８）と同様である。以下では、この相違点について説明する。
【００７７】
冗長ヒットありの場合、冗長検出信号ＨＩＴ（図９（ｍ））は、冗長判定終了信号ＪＤＧ（図９（ｎ））がＨレベル（アクティブ）に変化するのとほぼ同じタイミングで、Ｈレベル（アクティブ）に変化する。
【００７８】
冗長アドレス選択ゲート信号ＧＡＴＥ２（図９（ｑ））が一定期間Ｈレベル（アクティブ）に設定されたとき、冗長検出信号ＨＩＴがＨレベルに変化しているので、標準アドレス選択信号ＳＥＬＮＲ（図９（ｒ））は、Ｌレベル（非アクティブ）のまま変化せず、冗長アドレス選択信号ＳＥＬＲＤ（図９（ｓ））が、冗長アドレス選択ゲート信号ＧＡＴＥ２の変化に応じて一定期間Ｈレベル（アクティブ）に設定される。
【００７９】
冗長アドレス選択信号ＳＥＬＲＤが一定期間Ｈレベルに変化すると、ワード線選択用ＸアドレスＸＡ１（図９（ｔ））には冗長ＸアドレスＸＡＲＤが設定される。
【００８０】
以上のように、冗長ヒットありの場合における通常のリードアクセスでは、アクセス実行信号ＡＣＴがＨレベルに設定されると、ワード線選択用ＸアドレスＸＡ１として設定された冗長ＸアドレスＸＡＲＤで指定される冗長用のワード線が活性化されて、冗長ＸアドレスＸＡＲＤおよびＹアドレスＡ０〜Ａ８で指定される冗長メモリセルに対してリードアクセスが実行される。
【００８１】
Ｂ２．２．通常のリフレッシュアクセスの場合：
図１０は、オペレーションモードにおける通常のリフレッシュアクセス動作を冗長ヒットなしの場合について示すタイミングチャートである。なお、上述したように、オペレーションモードでは、チップセレクト信号＃ＣＳ（図１０（ａ））はＬレベルに設定される。また、リフレッシュアクセスについて説明するため、アドレスＡＤＤ（図１０（ｂ））に変化がなく、ＡＴＤ信号（図１０（ｃ））の立ち上がりエッジが形成されずＬレベルのままであり、原外部アクセス要求信号ＲＱＦ０はＬレベル（非アクティブ）で、外部アクセス要求信号ＲＱＦもＬレベル（非アクティブ）のままである場合を前提として説明する。
【００８２】
時刻ｔ３では、ＲＦ信号ＲＦＴＭ（図１０（ｅ））の立ち上がりエッジが形成されている。そして、ＲＦ信号ＲＦＴＭの立ち上がりエッジに応じて、原ＲＦ要求信号ＲＱＲ０（図１０（ｆ））がＨレベル（アクティブ）に設定される。
【００８３】
原ＲＦ要求信号ＲＱＲ０がＨレベルに設定されると、ＡＴＤ信号がＬレベルである場合には、これに応じて直ちにＲＦ要求信号ＲＱＲ（図１０（ｈ））がＨレベル（アクティブ）に設定される。なお、ＲＦ要求信号ＲＱＲがＨレベルに設定されるのは、原ＲＦ要求信号ＲＱＲ０がＨレベルで、かつ、外部アクセス要求信号ＲＱＦがＬベル（非アクティブ）で、かつ、ＡＴＤ信号がＬレベルの場合である。
【００８４】
ＲＦ要求信号ＲＱＲがＨレベルに設定されると、これに応じてアドレス選択ゲート信号ＧＡＴＥ１（図１０（ｉ））には、一定期間Ｈレベル（アクティブ）となるパルス信号が設定される。アドレス選択ゲート信号ＧＡＴＥ１の変化に応じて、ＲＦアドレス選択信号ＳＥＬＲ（図１０（ｋ））が一定期間Ｈレベル（アクティブ）に設定される。なお、外部アドレス選択信号ＳＥＬＦ（図１０（ｊ））は、外部アクセス要求信号ＲＱＦがＨレベルに設定されないので、Ｈレベル（アクティブ）に設定されることはない。
【００８５】
ＲＦアドレス選択信号ＳＥＬＲが一定期間Ｈレベルに変化すると、選択ＸアドレスＸＡ０（図１０（ｌ））にはＲＦアドレスＸＡＲが設定される。そして、選択ＸアドレスＸＡ０として設定されたＲＦアドレスＸＡＲの冗長判定が開始される。冗長判定が終了すると、冗長判定終了信号ＪＤＧ（図１０（ｎ））がＨレベル（アクティブ）に設定される。また、判定結果は冗長検出信号ＨＩＴ（図１０（ｍ））として出力される。図示するように、ここでは、冗長検出信号ＨＩＴはＬレベル（非アクティブ）のままであり、冗長ヒットなしの場合が示されている。
【００８６】
冗長判定終了信号ＪＤＧがＨレベルに設定されると、これに応じて図示しないＲＦ実行信号ＡＣＴＲが所定期間の間Ｈレベル（アクティブ）に設定されてアクセス実行信号ＡＣＴ（図１０（ｏ））として出力されるとともに、ＲＦアクセスワード線活性化信号ＲＡＳＥＲがＲＦ実行信号ＡＣＴＲよりも短い所定期間の間Ｈレベル（アクティブ）に設定されてワード線活性化信号ＲＡＳＥ（図１０（ｐ））として出力される。
【００８７】
アクセス実行信号ＡＣＴがＨレベルに設定されると、これに応じて冗長判定終了信号ＪＤＧおよび原外部アクセス要求信号ＲＱＦ０がＬレベル（非アクティブ）に戻される。また、アクセス実行信号ＡＣＴがＨレベルに設定されると、これに応じて冗長アドレス選択ゲート信号ＧＡＴＥ２（図１０（ｑ））には、一定期間Ｈレベル（アクティブ）となるパルス信号が設定される。このとき、冗長検出信号ＨＩＴはＬレベルであるので、冗長アドレス選択ゲート信号ＧＡＴＥ２の変化に応じて、標準アドレス選択信号ＳＥＬＮＲ（図１０（ｒ））が一定期間Ｈレベル（アクティブ）に設定され、冗長アドレス選択信号ＳＥＬＲＤ（図１０（ｓ））は、Ｌレベル（非アクティブ）のままである。
【００８８】
標準アドレス選択信号ＳＥＬＮＲが一定期間Ｈレベルに変化すると、ワード線選択用ＸアドレスＸＡ１（図１０（ｔ））には標準ＸアドレスＸＡＮＲ、すなわち、ＲＦアドレスＸＡＲが設定される。
【００８９】
以上のように、冗長ヒットなしの場合における通常のリフレッシュアクセスでは、アクセス実行信号ＡＣＴがＨレベルに設定されると、ワード線選択用ＸアドレスＸＡ１として設定されたＲＦアドレスＸＡＲで指定されるワード線が活性化されて、リフレッシュアクセスが実行される。
【００９０】
なお、冗長ヒットありの場合における通常のリフレッシュアクセスでは、通常のリードアクセスの場合（図９）と同様に、標準アドレス選択信号ＳＥＬＮＲがＬレベルのまま変化せず、冗長アドレス選択信号ＳＥＬＲＤが冗長アドレス選択ゲート信号ＧＡＴＥ２の変化に応じて一定期間Ｈレベル（アクティブ）に設定されることにより、ワード線選択用ＸアドレスＸＡ１に冗長ＸアドレスＸＡＲＤが設定される点を除いて、冗長ヒットなしの場合における通常のリフレッシュアクセスと同様である。
【００９１】
また、チップセレクト信号＃ＣＳがＨレベル（非アクティブ）に設定されるとスタンバイモードとなるが、この場合には、原外部アクセス要求信号ＲＱＦ０の発生が禁止され、上記オペレーションモードにおける通常のリフレッシュアクセスと同様のタイミングでリフレッシュアクセスのみが実行される。
【００９２】
Ｂ２．３．リフレッシュアクセスおよびリードアクセスが連続して実行される場合：
図１１は、オペレーションモードにおいてリフレッシュアクセスおよびリードアクセスが連続して実行される場合について示すタイミングチャートである。なお、上述したように、オペレーションモードでは、チップセレクト信号＃ＣＳ（図１１（ａ））はＬレベルに設定される。また、説明の便宜上、リフレッシュアクセスにおける冗長判定は冗長ヒットなしの場合、リードアクセスにおける冗長判定は冗長ヒットありの場合が示されている。
【００９３】
時刻ｔ４では、アドレスＡＤＤ（図１１（ｂ））の変化に応じて、ＡＴＤ信号（図１１（ｃ））の立ち上がりエッチが形成されている。そして、ＡＴＤ信号の立ち上がりエッジに応じて、原外部アクセス要求信号ＲＱＦ０（図１１（ｄ））がＨレベル（アクティブ）に設定される。
【００９４】
また、時刻ｔ４よりも前の時刻ｔ４０において、ＲＦ信号ＲＦＴＭ（図１１（ｅ））の立ち上がりエッジが形成されている。そして、ＲＦ信号ＲＦＴＭの立ち上がりエッジに応じて、原ＲＦ要求信号ＲＱＲ０（図１１（ｆ））がＨレベル（アクティブ）に設定される。
【００９５】
原外部アクセス要求信号ＲＱＦ０がＨレベルに設定されるよりも前に原ＲＦ要求信号ＲＱＲ０がＨレベルに設定されているので、ＲＦ要求信号ＲＱＲ（図１１（ｈ））がＨレベル（アクティブ）に設定されて、通常のリフレッシュアクセスの場合（図１０）と同様のタイミングでリフレッシュアクセスが実行される。
【００９６】
ここで、原外部アクセス要求信号ＲＱＦ０がＨレベルに設定された後、時刻ｔ４１でＡＴＤ信号がＬレベルに立ち下がった場合、通常のリードアクセスの場合（図９）と同様であるとすると、これに応じて外部アクセス要求信号ＲＱＦ（図１１（ｇ））がＨレベル（アクティブ）に設定されるはずである。しかしながら、本例の場合には、既に、ＲＦ要求信号ＲＱＲがＨレベルに設定されているので、アクセス実行信号ＡＣＴ（図１１（ｏ）がＨレベル（アクティブ）に設定されてＲＦ要求信号ＲＱＲがＬレベル（非アクティブ）に戻るまで、外部アクセス要求信号ＲＱＦはＬレベル（非アクティブ）のままとなる。
【００９７】
そして、アクセス実行信号ＡＣＴがＨレベルに設定されてリフレッシュアクセスが開始されると、ＲＦ要求信号ＲＱＲがＬレベルに戻されるので、これに応じて外部アクセス要求信号ＲＱＦ（図１１（ｇ））がＨレベルに設定される。
【００９８】
外部アクセス要求信号ＲＱＦがＨレベルに設定されると、通常のリードアクセスの場合（図８または９参照）と同様に、これに応じてアドレス選択ゲート信号ＧＡＴＥ１（図１１（ｉ））には、一定期間Ｈレベル（アクティブ）となるパルス信号が設定される。アドレス選択ゲート信号ＧＡＴＥ１の変化に応じて、外部アドレス選択信号ＳＥＬＦ（図１１（ｊ））が一定期間Ｈレベル（アクティブ）に設定される。
【００９９】
外部アドレス選択信号ＳＥＬＦが一定期間Ｈレベルに変化すると、選択ＸアドレスＸＡ０（図１１（ｌ））には外部ＸアドレスＸＡＦが設定される。そして、アクセス実行信号ＡＣＴ（図１１（ｏ））として、ＲＦ実行信号ＡＣＴＲが出力されて、リフレッシュアクセスが実行されている期間中に、選択ＸアドレスＸＡ０として設定されたＲＦアドレスＸＡＲの冗長判定が開始される。冗長判定が終了すると、冗長判定終了信号ＪＤＧ（図１１（ｎ））がＨレベル（アクティブ）に設定される。また、判定結果は冗長検出信号ＨＩＴ（図１１（ｍ））として出力される。図示するように、ここでは、冗長検出信号ＨＩＴはＨレベル（アクティブ）に変化しており、冗長ヒットありの場合が示されている。
【０１００】
ここで、冗長判定終了信号ＪＤＧがＨレベルに設定されると、通常のリードアクセスの場合（図９）には、これに応じて図示しない外部アクセス実行信号ＡＣＴＦが所定期間の間Ｈレベル（アクティブ）に設定されてアクセス実行信号ＡＣＴ（図１１（ｏ））として出力されるとともに、外部アクセスワード線活性化信号ＲＡＳＥＦが外部アクセス実行信号ＡＣＴＦよりも短い所定期間の間Ｈレベル（アクティブ）に設定されてワード線活性化信号ＲＡＳＥ（図１１（ｐ））として出力されるはずである。しかしながら、本例の場合、既に、図示しないＲＦ実行信号ＡＣＴＲが所定期間の間Ｈレベル（アクティブ）に設定されてアクセス実行信号ＡＣＴとして出力されており、外部アクセス実行信号ＡＣＴＦをアクセス実行信号ＡＣＴとして出力するとともに、外部アクセスワード線活性化信号ＲＡＳＥＦをワード線活性化信号ＲＡＳＥとして出力することはできない。そこで、この場合には、ＲＦ実行信号ＡＣＴＲがＬレベル（非アクティブ）に戻されることによりアクセス実行信号ＡＣＴがＬレベルに戻されるのを待ってから、外部アクセス実行信号ＡＣＴＦが所定期間の間Ｈレベルに設定されてアクセス実行信号ＡＣＴとして出力されるとともに、外部アクセスワード線活性化信号ＲＡＳＥＦが外部アクセス実行信号ＡＣＴＦよりも短い所定期間の間Ｈレベルに設定されてワード線活性化信号ＲＡＳＥとして出力される。
【０１０１】
なお、冗長アドレス選択ゲート信号ＧＡＴＥ２（図１１（ｑ））、標準アドレス選択信号ＳＥＬＮＲ（図１１（ｒ））、冗長アドレス選択信号ＳＥＬＲＤ（図１１（ｓ））、および、ワード線選択用ＸアドレスＸＡ１（図１１（ｔ））については、上述した通常のリードアクセスの場合（図９）またはリフレッシュアクセスの場合（図１０）と同様である。
【０１０２】
以上のように、リフレッシュアクセスに連続してリードアクセスが実行される場合、リフレッシュアクセスの実行中に、あらかじめリードアクセスに対応する冗長判定が並行して実行され、リフレッシュアクセスが終了すると、直ちにリードアクセスが実行される。
【０１０３】
なお、リードアクセスに連続してリフレッシュアクセスが実行される場合においても、同様に、リードアクセスの実行中にお、あらかじめリフレッシュアクセスに対応する冗長判定が並行して実行され、リードアクセスが終了すると、直ちにリフレッシュアクセスが実行される。
【０１０４】
Ｂ３．第１実施例の効果：
図１２は、第１実施例の効果を示す説明図である。図１２（Ｂ）は、第１実施例において、リフレッシュアクセスに続いてリードアクセスが実行される場合のアクセス動作の流れを示しており、図１２（Ａ）はその比較例を示している。アクセス動作の流れは、ＡＴＤ信号の立ち上がりエッジが形成される時刻ｔｓを基準として、左から右へ向かって示されている。また、図中の二重線の枠で示された矩形は、それぞれ対応する信号が発生している期間（アクティブとなっている期間）を示している。
【０１０５】
図１２（Ａ）に示すように、比較例の場合には、ＲＦ要求信号ＲＱＲが発生するとＲＦ実行信号ＡＣＴＲが発生し、ＲＦ実行信号ＡＣＴＲが発生している期間中に、冗長判定、ワード線（ＷＬ）活性化、ＷＬ非活性化の順で処理がなされて、リフレッシュアクセスが実行される。リフレッシュアクセスが終了すると、ＲＦ実行信号ＡＣＴＲが発生している期間中にＡＴＤ信号の立ち下がりエッジに応じて発生していた外部アクセス要求信号ＲＱＦに従って、外部アクセス実行信号ＡＣＴＦが発生する。そして、外部アクセス実行信号ＡＣＴＦが発生している期間中に、冗長判定、ワード線（ＷＬ）活性化、ＷＬ非活性化の順で処理がなされて、リードアクセスが実行される。
【０１０６】
一方、図１２（Ｂ）に示すように、第１実施例の場合には、ＲＦ要求信号ＲＱＲが発生すると、まず、これに応じて冗長判定が実行される。そして、冗長判定が終了すると、ＲＦ実行信号ＡＣＴＲが発生し、ＲＦ実行信号ＡＣＴＲが発生している期間中に、ＷＬ活性化、非活性化の順で処理がなされて、リフレッシュアクセスが実行される。また、ＲＦ実行信号ＡＣＴＲが発生している期間中にＡＴＤ信号の立ち下がりエッジに応じて外部アクセス要求信号ＲＱＦが発生すると、これに応じて、ＲＦ実行信号ＡＣＴＲが発生している期間中に実行されるＷＬ活性化およびＷＬ非活性化の処理に並行して、リードアクセスのための冗長判定が実行される。そして、リフレッシュアクセスが終了すると、外部アクセス実行信号ＡＣＴＦが発生し、外部アクセス実行信号ＡＣＴＦが発生している期間中に、ＷＬ活性化、ＷＬ非活性化の順で処理がなされて、リードアクセスが実行される。
【０１０７】
なお、図中のハッチング部分は、冗長判定のためのアドレスの設定時間や活性化するＷＬに対応するアドレスの設定時間を示している。
【０１０８】
比較例において、時刻ｔｓでＡＴＤ信号が立ち上がってから、外部アクセス実行信号ＡＣＴＦが発生している期間中の時刻ｔｅでＷＬ活性化が終了するまでの時間（以下、「アクセス時間」とも呼ぶ）Ｔａｃ０に対して、第１実施例において、時刻ｔｓでＡＴＤ信号が立ち上がってから、外部アクセス実行信号ＡＣＴＦが発生している期間中の時刻ｔｅ１でＷＬ活性化が終了するまでのアクセス時間Ｔａｃ１は、短縮時間Ｔｒ１だけ短くなる。なお、この短縮時間Ｔｒ１は、リードアクセスのための冗長判定に要する時間と冗長判定のためのアドレス設定時間との和（以下、単に「リードアクセスのための冗長判定時間」と呼ぶ）Ｔｄｊに相当する。これにより、第１実施例の場合には、比較例の場合に比べてリードアクセス時間を短くすることが可能である。
【０１０９】
Ｃ．第２実施例：
第２実施例のメモリチップは、オペレーションモードにおいてリフレッシュアクセスおよびリードアクセスが連続して実行される場合のタイミングが異なっている点を除いて第１実施例と同じであるので、以下ではこの相違点について説明する。
【０１１０】
Ｃ１．リフレッシュアクセスおよびリードアクセスが連続して実行される場合：
図１３は、オペレーションモードにおいてリフレッシュアクセスおよびリードアクセスが連続して実行される場合について示すタイミングチャートである。上述したように、オペレーションモードでは、チップセレクト信号＃ＣＳ（図１３（ａ））はＬレベルに設定される。また、説明の便宜上、リフレッシュアクセスにおける冗長判定は冗長ヒットなしの場合、リードアクセスにおける冗長判定は冗長ヒットありの場合が示されている。
【０１１１】
時刻ｔ５では、アドレスＡＤＤ（図１３（ｂ））の変化に応じて、ＡＴＤ信号（図１３（ｃ））の立ち上がりエッチが形成されている。そして、ＡＴＤ信号の立ち上がりエッジに応じて、原外部アクセス要求信号ＲＱＦ０（図１３（ｄ））がＨレベル（アクティブ）に設定される。
【０１１２】
また、時刻ｔ５よりも前の時刻ｔ５０において、ＲＦ信号ＲＦＴＭ（図１３（ｅ））の立ち上がりエッジが形成されている。そして、ＲＦ信号ＲＦＴＭの立ち上がりエッジに応じて、原ＲＦ要求信号ＲＱＲ０（図１３（ｆ））がＨレベル（アクティブ）に設定される。
【０１１３】
なお、時刻ｔ５と、時刻ｔ５０と、時刻ｔ５１との関係は、第１実施例においてリフレッシュアクセスとリードアクセスが連続して実行される場合（図１１）における時刻ｔ４と、時刻ｔ４０と、時刻ｔ４１との関係とまったく同じであり、原外部アクセス要求信号ＲＱＦ０がＨレベルに設定されるタイミングと、原ＲＦ要求信号ＲＱＲ０がＨレベルに設定されるタイミングとの関係も全く同じである。
【０１１４】
原外部アクセス要求信号ＲＱＦ０がＨレベルに設定されるよりも前に原ＲＦ要求信号ＲＱＲ０がＨレベルに設定されているので、ＲＦ要求信号ＲＱＲ（図１３（ｈ））がＨレベル（アクティブ）に設定されて、選択ＸアドレスＸＡ０（図１３（ｌ））にＲＦアドレスＸＡＲが設定される。そして、選択ＸアドレスＸＡ０として設定されたＲＦアドレスＸＡＲの冗長判定が開始される。ただし、本例において、ＲＦ要求信号ＲＱＲがＨレベルに設定されるのは、原ＲＦ要求信号ＲＱＲ０がＨレベルで、かつ、原外部アクセス要求信号ＲＱＦ０がＬベル（非アクティブ）がＬレベルの場合である。従って、冗長判定が終了する前、すなわち、冗長判定終了信号ＪＤＧ（図１３（ｎ））がＨレベル（アクティブ）に変化する前の時刻ｔ５で、ＡＴＤ信号がＨレベルに立ち上がり、原外部アクセス要求信号ＲＱＦ０がＨレベルに変化すると、これに応じてＲＦ要求信号ＲＱＲがＬレベルに戻されるとともに、冗長判定が中断されてリセットされることになる。
【０１１５】
そして、時刻ｔ５１でＡＴＤ信号がＬレベルに立ち下がると、これに応じて外部アクセス要求信号ＲＱＦ（図１３（ｇ））がＨレベル（アクティブ）に設定されて、通常のリードアクセスの場合（図９参照）と同様のタイミングでリードアクセスが実行される。
【０１１６】
アクセス実行信号ＡＣＴ（図１３（ｏ））として、外部アクセス実行信号ＡＣＴＦが出力されて、リードアクセスが実行されている期間中において、選択ＸアドレスＸＡ０として設定されたＲＦアドレスＸＡＲの冗長判定が開始される。冗長判定が終了すると、冗長判定終了信号ＪＤＧ（図１３（ｎ））がＨレベル（アクティブ）に設定される。また、判定結果は冗長検出信号ＨＩＴ（図１３（ｍ））として出力される。図示するように、ここでは、冗長検出信号ＨＩＴはＬレベル（非アクティブ）であり、冗長ヒットなしの場合が示されている。
【０１１７】
冗長判定終了信号ＪＤＧがＨレベルに設定されると、これに応じて図示しないＲＦ実行信号ＡＣＴＲが所定期間の間Ｈレベル（アクティブ）に設定されてアクセス実行信号ＡＣＴ（図１３（ｏ））として出力されるとともに、ＲＦアクセスワード線活性化信号ＲＡＳＥＲが外部アクセス実行信号ＡＣＴＦよりも短い所定期間の間Ｈレベル（アクティブ）に設定されてワード線活性化信号ＲＡＳＥ（図１３（ｐ））として出力されるはずである。しかしながら、本例の場合、既に、図示しない外部アクセス実行信号ＡＣＴＦが所定期間の間Ｈレベル（アクティブ）に設定されてアクセス実行信号ＡＣＴとして出力されており、ＲＦ実行信号ＡＣＴＲをアクセス実行信号ＡＣＴとして出力するとともに、ＲＦアクセスワード線活性化信号ＲＡＳＥＲをワード線活性化信号ＲＡＳＥとして出力することはできない。そこで、この場合には、外部アクセス実行信号ＡＣＴＦがＬレベル（非アクティブ）に戻されることによりアクセス実行信号ＡＣＴがＬレベルに戻されるのを待ってから、ＲＦ実行信号ＡＣＴＲが所定期間の間Ｈレベルに設定されてアクセス実行信号ＡＣＴとして出力されるとともに、ＲＦアクセスワード線活性化信号ＲＡＳＥＲが外部アクセス実行信号ＡＣＴＦよりも短い所定期間の間Ｈレベルに設定されてワード線活性化信号ＲＡＳＥとして出力される。
【０１１８】
なお、冗長アドレス選択ゲート信号ＧＡＴＥ２（図１３（ｑ））、標準アドレス選択信号ＳＥＬＮＲ（図１３（ｒ））、冗長アドレス選択信号ＳＥＬＲＤ（図１３（ｓ））、および、ワード線選択用ＸアドレスＸＡ１（図１３（ｔ））については、上述した通常のリードアクセスの場合（図９）またはリフレッシュアクセスの場合（図１０）と同様である。
【０１１９】
以上のように、オペレーションモードにおいて、リフレッシュアクセスのための冗長判定の実行中に、外部アクセス要求（リードアクセス要求）が発生したときには、その冗長判定を中断して、リードアクセスに対応する冗長判定およびリードアクセスが優先して実行される。そして、リードアクセスの実行中に、リフレッシュアクセスのための冗長判定が再度実行され、リードアクセスが終了すると、直ちにリフレッシュアクセスが実行される。
【０１２０】
Ｃ２．第２実施例の効果：
図１４は、第２実施例の効果を示す説明図である。図１４（Ａ）は、第１実施例において、リフレッシュアクセスに連続してリードアクセスが実行される処理の流れを示しており、図１２（Ｂ）と同じ処理の流れを示している。図１４（Ｂ）は、第２実施例において、リードアクセスが優先して実行される処理の流れを示している。処理の流れは、ＡＴＤ信号の立ち上がりエッジが形成される時刻ｔｓを基準として、左から右へ向かって示されている。また、時刻ｔｅは、図１２（Ａ）に示した比較例におけるＷＬ活性化の終了時刻を示しており、時間Ｔａｃ０は、比較例におけるアクセス時間を示している。また、図中の二重線の枠で示された矩形は、それぞれ対応する信号が発生している期間（アクティブとなっている期間）を示している。
【０１２１】
図１４（Ａ）に示すように、第１実施例の場合には、ＲＦ要求信号ＲＱＲが発生すると、まず、これに応じて冗長判定が実行される。そして、冗長判定が終了すると、ＲＦ実行信号ＡＣＴＲが発生し、ＲＦ実行信号ＡＣＴＲが発生している期間中に、ＷＬ活性化、非活性化の順で処理がなされて、リフレッシュアクセスが実行される。また、ＲＦ実行信号ＡＣＴＲが発生している期間中にＡＴＤ信号の立ち下がりエッジに応じて外部アクセス要求信号ＲＱＦが発生すると、これに応じて、ＲＦ実行信号ＡＣＴＲが発生している期間中に実行されるＷＬ活性化およびＷＬ非活性化の処理に並行して、リードアクセスのための冗長判定が実行される。そして、リフレッシュアクセスが終了すると、外部アクセス実行信号ＡＣＴＦが発生し、外部アクセス実行信号ＡＣＴＦが発生している期間中に、ＷＬ活性化、ＷＬ非活性化の順で処理がなされて、リードアクセスが実行される。
【０１２２】
一方、図１４（Ｂ）に示すように、第２実施例の場合には、ＲＦ要求信号ＲＱＲが発生すると、まず、これに応じてリフレッシュアクセスのための冗長判定が実行されるが、その途中で、ＡＴＤ信号が立ち上がると、その冗長判定は中断される。そして、ＡＴＤ信号が立ち下がって外部アクセス要求信号ＲＱＦが発生すると、これに応じてリードアクセスのための冗長判定が実行される。そして、リードアクセスのための冗長判定が終了すると、外部アクセス実行信号ＡＣＴＦが発生し、外部アクセス実行信号ＡＣＴＦが発生している期間中に、ＷＬ活性化、ＷＬ非活性化の順で処理がなされて、リードアクセスが実行される。また、外部アクセス実行信号ＡＣＴＦが発生している期間中に実行されるＷＬ活性化およびＷＬ非活性化の処理に並行して、リフレッシュアクセスのための冗長判定が再度実行される。そして、リードアクセスが終了すると、ＲＦ実行信号ＡＣＴＲが発生し、ＲＦ実行信号ＡＣＴＲが発生している期間中に、ＷＬ活性化、ＷＬ非活性化の順で処理がなされて、リフレッシュアクセスが実行される。
【０１２３】
なお、図中のハッチング部分は、冗長判定のためのアドレスの設定時間や活性化するＷＬに対応するアドレスの設定時間を示している。
【０１２４】
第２実施例の場合、時刻ｔｓでＡＴＤ信号が立ち上がってから、外部アクセス実行信号ＡＣＴＦが発生している期間中の時刻ｔｅ２でＷＬ活性化が終了するまでのアクセス時間Ｔａｃ２は、比較例におけるアクセス時間Ｔａｃ０に対して、リードアクセスを優先することによる短縮時間Ｔｒ２だけ短くなる。また、短縮時間Ｔｒ２は、第１実施例において、時刻ｔｓから外部アクセス実行信号ＡＣＴＦが発生するまでの時間Ｔｄｒからリードアクセスのための冗長判定時間Ｔｄｊを差し引いた時間であり、第１実施例における短縮時間Ｔｒ１よりも大きくなる。従って、この場合における第２実施例のアクセス時間Ｔａｃ２は、第１実施例におけるアクセス時間Ｔａｃ１よりもさらに短くなる。
【０１２５】
なお、第２実施例においても、リフレッシュアクセスのための冗長判定の終了後ＲＦ実行信号ＡＣＴＲが発生してリフレッシュアクセスが実行されている期間中に外部アクセス要求が発生した場合には、リードアクセスが優先されず、第１実施例と同様に、リフレッシュアクセス、リードアクセスの順に連続して処理が実行される。ただし、リフレッシュアクセスのための冗長判定が中断されない条件は、ＡＴＤ信号がＨレベルに立ち上がるまでに冗長判定が終了する場合である。リフレッシュアクセスのための冗長判定が中断される場合には、上記したように、リードアクセスが優先されるため、リードアクセスが優先されない場合よりもアクセス時間は短くなる。このため、リードアクセスにおけるアクセス時間のワーストケースは、ＡＴＤ信号がＨレベルに立ち上がる直前に冗長判定が終了して、先にリフレッシュアクセスが実行される場合である。一方、第１実施例の場合には、ＡＴＤ信号が立ち上がるまでに冗長判定が終了しない場合でも、先にリフレッシュアクセスが実行されるので、第１実施例におけるアクセス時間のワーストケースは、ＡＴＤ信号が立ち上がる直前でリフレッシュ要求信号ＲＱＲが発生し、リフレッシュアクセスが実行される場合である。従って、第２実施例は、第１実施例の場合よりもさらにアクセス時間を短くすることが可能であると言える。
【０１２６】
Ｄ．電子機器への適用例：
図１５は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１２７】
図１６は、図１５の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１２８】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１００を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１２９】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスタンバイ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。また、本実施例のメモリチップ１００は、リフレッシュ動作を意識する必要がないので、ＳＲＡＭと同様に用いることができるという利点がある。
【０１３０】
Ｅ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１３１】
上記第２実施例では、リードアクセスを優先して実行している際に、これに並行してリフレッシュアクセスのための冗長判定を実行し、リードアクセスの終了後直ちにリフレッシュアクセスを実行する例を示しているが、リードアクセスの実行後、リフレッシュアクセスのための冗長判定を実行してリフレッシュアクセスを実行するようにしてもよい。この場合でも上記比較例の場合に比べてアクセス時間の短縮を図ることが可能である。
【０１３２】
また、上記実施例では、ＡＴＤ回路（図４）が設けられており、ＡＴＤ信号を基準として外部アクセス動作が実行されるが、これに代えて、外部装置からクロック信号を供給するようにしてもよい。
【図面の簡単な説明】
【０１３３】
【図１】本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１００の内部構成を示すブロック図である。
【図５】アクセス制御回路２００の内部構成の一例を示すブロック図である。
【図６】アドレス選択回路１６０の内部構成の一例を示すブロック図である。
【図７】冗長アドレス選択回路１９０の内部構成の一例を示すブロック図である。
【図８】オペレーションモードにおける通常のリードアクセス動作を冗長ヒットなしの場合について示すタイミングチャートである。
【図９】オペレーションモードにおける通常のリードアクセス動作を冗長ヒットありの場合について示すタイミングチャートである。
【図１０】オペレーションモードにおける通常のリフレッシュアクセス動作を冗長ヒットなしの場合について示すタイミングチャートである。
【図１１】オペレーションモードにおいてリフレッシュアクセスおよびリードアクセスが連続して実行される場合について示すタイミングチャートである。
【図１２】第１実施例の効果を示す説明図である。
【図１３】オペレーションモードにおいてリフレッシュアクセスおよびリードアクセスが連続して実行される場合について示すタイミングチャートである。
【図１４】第２実施例の効果を示す説明図である。
【図１５】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１６】図１５の携帯電話機７００の電気的構成を示すブロック図である。
【図１７】冗長技術を採用した仮想ＳＲＡＭにおけるアクセスの処理の流れを示す説明図である。
【符号の説明】
【０１３４】
１００...メモリチップ
１１０...メモリブロック
１１２...メモリセルアレイ
１１２ａ...標準メモリセルアレイ部
１１２ｂ...冗長メモリセルアレイ部
１１４...行デコーダ（Ｘデコーダ）
１１６...列デコーダ（Ｙデコーダ）
１１８...ゲートブロック（ＧＡＴＥ）
１２０...アドレスバッファ
１３０...データ入出力バッファ
１４０...アドレス遷移検出回路
１５０...リフレッシュタイマ
１６０...アドレス選択回路
１６２，１６３...ゲート
１６４...ラッチ
１８０...冗長判定回路
１９０...冗長アドレス選択回路
１９２，１９３...ゲート
１９４...ラッチ
２００...アクセス制御回路
２１０...アクセス要求制御回路
２１１...外部アクセス要求発生回路
２１２...ＲＦ要求発生回路
２１３...調停回路
２１４，２１５...ワンショット回路
２１６...ＯＲゲート
２２０...アクセス実行制御回路
２２１...外部アクセス実行信号発生回路
２２２...ＲＦ実行信号発生回路
２２３，２２４...ＯＲゲート
２２５...ワンショット回路
２３０...アドレス選択制御回路
２３２，２３３...ＡＮＤゲート
２４０...冗長アドレス選択制御回路
２４２，２４３...ＡＮＤゲート
２４４...ＮＯＴゲート
７００...携帯電話機
７１０...本体部
７１２...キーボード
７１４...液晶表示部
７１６...受話部
７１８...本体アンテナ部
７２０...蓋部
７２２...送話部
７３０...ＣＰＵ
７３２...ＬＣＤドライバ
７４０...ＳＲＡＭ
７４２...ＶＳＲＡＭ
７４４...ＥＥＰＲＯＭ
【図１】
2006073041.tif 000003
【図２】
2006073041.tif 000004
【図３】
2006073041.tif 000005
【図４】
2006073041.tif 000006
【図５】
2006073041.tif 000007
【図６】
2006073041.tif 000008
【図７】
2006073041.tif 000009
【図８】
2006073041.tif 000010
【図９】
2006073041.tif 000011
【図１０】
2006073041.tif 000012
【図１１】
2006073041.tif 000013
【図１２】
2006073041.tif 000014
【図１３】
2006073041.tif 000015
【図１４】
2006073041.tif 000016
【図１５】
2006073041.tif 000017
【図１６】
2006073041.tif 000018
【図１７】
2006073041.tif 000019