(57)【要約】【課題】  大気中に曝すことなく不純物元素の混入を防ぎ、かつフラットバンド電圧のバラツキを抑えるための半導体装置の製造方法を提供する。【解決手段】  大気に曝すことなく半導体膜（１０５）を酸素プラズマ（１０６）で表面処理する第１工程（Ｄ）、第１工程に続き大気に曝すことなく、表面処理された半導体膜（１０５）上にゲート絶縁膜（１０７）を形成する第２工程（Ｅ）を備えたことを特徴とする。大気に曝さず酸素プラズマ処理をすることにより、フラットバンド電圧を実質０Ｖにし、フラットバンド電圧のバラツキを抑え、フラットバンド電圧のシフトを防止することができるようになった。【選択図】      図１
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【特許請求の範囲】
【請求項１】
大気に曝すことなく半導体膜を酸素プラズマで表面処理する第１工程と、
前記第１工程に続き大気に曝すことなく、表面処理された前記半導体膜上にゲート絶縁膜を形成する第２工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
基板面に前記半導体膜を形成する第３工程と、
前記半導体膜中の水素量を低減する脱水素処理を行う第４工程と、
前記脱水素処理によって活性化した前記半導体膜表面の結合手を終端させて不活性化する第５工程と、
不活性化した当該半導体膜にエネルギーを供給して当該半導体膜を結晶化させる第６工程と、を前記第１工程の前にさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第６工程から前記第１工程への移行は、大気に曝すことなく行われる、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３工程乃至前記第６工程へ至る工程間の少なくともいずれかの移行は、大気に曝すことなく行われる、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
各前記工程間の温度差は、５０℃以下に維持される、請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第４工程は、
前記半導体膜の表面を水素プラズマまたは水素を含む雰囲気中に曝す工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より具体的には薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタの形成方法として、例えば、特開平１１−３０７７７５号公報には、所定形状の多結晶シリコン薄膜を水素プラズマ処理し、続けて大気に曝すことなくゲート絶縁膜の堆積を行うことにより、多結晶シリコン薄膜中の欠陥を減少することとした製造方法があった（特許文献１）。
【特許文献１】特開平１１−３０７７７５号公報（段落０００８等）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、実際にこのような製造プロセスで形成された薄膜トランジスタでは、回路動作上、下地保護膜やゲート絶縁膜内の固定電荷等が影響するフラットバンド電圧のシフトが問題となっていた。フラットバンド電圧がシフトすると薄膜トランジスタのしきい値が変動し、薄膜トランジスタ間で動作特性にバラツキが生じていた。
【０００４】
また水素プラズマ処理で結合するＳｉ−Ｈ結合は熱に弱く、高温で容易に切断されてしまうため、製造プロセスの温度が限られてしまう。プロセス温度が低いと、結晶性が低かったり、ソース・ドレイン領域の不純物の活性化が不十分だったりして作成された薄膜トランジスタの特性や信頼性が低くなる可能性があった。
【０００５】
そこで、本発明は、フラットバンド電圧のバラツキが少なく、信頼性が高く、更に高性能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の半導体装置の製造方法は、大気に曝すことなく半導体膜を酸素プラズマで表面処理する第１工程と、第１工程に続き大気に曝すことなく、表面処理された半導体膜上にゲート絶縁膜を形成する第２工程と、を備えたことを特徴とする。
【０００７】
出願人は、半導体膜上に絶縁膜を形成する場合の条件を変更して比較する実験をした。条件としては、何もしないで絶縁膜を形成した場合、半導体膜表面を水素プラズマしてから大気に曝すことなく絶縁膜を形成した場合、及び半導体膜表面を酸素プラズマしてから大気に曝すことなく絶縁膜を形成した場合で比較した。実験の結果、半導体膜表面を酸素プラズマしてから大気に曝すことなく絶縁膜形成した場合に、フラットバンド電圧が実質０Ｖとなりバラツキが少なく、フラットバンド電圧のシフトも抑えられることを発見した。上記プロセスによれば、第１工程において酸素プラズマで表面処理されてから、第２工程において大気に曝すことなくゲート絶縁膜が形成されるので、フラットバンド電圧の問題を悉く解消する絶縁膜が形成される。
【０００８】
本発明の半導体装置の製造方法では、さらに基板面に半導体膜を形成する第３工程と、半導体膜中の水素量を低減する脱水素処理を行う第４工程と、脱水素処理によって活性化した半導体膜表面の結合手を終端させて不活性化する第５工程と、不活性化した当該半導体膜にエネルギーを供給して当該半導体膜を結晶化させる第６工程と、を第１工程の前にさらに備える。
【０００９】
上記プロセスを行うことによって、結晶化工程において不純物が半導体膜に多量に混入することを防止することができる。第３工程で形成された半導体膜には多量の水素が混入している。この半導体層にレーザ照射等によって結晶化を行うと、半導体膜がアブレーションを起こす。そこで結晶化前に脱水素処理が必要となる。しかしながらこの脱水素処理は、半導体膜中だけでなく表面の水素も脱離してしまう。これによって、半導体膜表面が活性となり不純物が付着しやすい状態になる。そこで、脱水素処理後、再び表面の結合手を終端させてから結晶化を行うことで不純物の混入が防止できる。
【００１０】
ここで、第６工程から第１工程への移行は、大気に曝すことなく行われることが好ましい。また、第３工程乃至第６工程へ至る工程間の少なくともいずれかの移行も、大気に曝すことなく行われることは好ましい。このような措置をすれば、大気成分であるハイドロカーボンや水等の不純物が半導体膜に混入することを防止することができる。これによって、不純物による特性のバラツキ、低下を抑え、高性能な半導体装置を製造することができる。
【００１１】
ここで、各工程間の温度差は、５０℃以下に維持されることが好ましい。チャンバ間の温度差が５０℃より大きいと、基板温度を均一化するために時間がかかるからである。
【００１２】
ここで第４工程は、半導体膜の表面を水素プラズマまたは水素を含む雰囲気中に曝す工程であることが好ましい。このプロセスによれば、半導体層表面の結合手を効果的に終端させて不活性化させることができる。
【発明を実施するための最良の形態】
【００１３】
以下の本発明の実施形態は、大気に曝すことなく半導体膜を酸素プラズマで表面処理し、さらに引き続き大気に曝すことなく、表面処理された半導体膜にゲート絶縁膜を形成することを特徴とする半導体装置の製造方法に関する。
【００１４】
また、本実施形態は、上記半導体膜の形成を、基板面に半導体膜を形成し、半導体膜表面から不純物を除去する脱水素処理を行い、脱水素処理によって活性化した半導体膜表面の結合手を終端させて不活性化し、不活性化した当該半導体膜にエネルギーを供給して当該半導体膜を結晶化させて行うことも特徴とする。
【００１５】
図４及び図５を参照して、本発明の意義を説明する。図４は製造条件に応じたフラットバンド電圧を示す図であり、図５は製造条件に応じた界面準位密度を示す図である。
【００１６】
本願出願人は、本発明をするにあたって、半導体膜上に絶縁膜を形成する場合の条件を変更して比較する実験をした。次のＡ、Ｂ、及びＣのように条件を変更し実験した。
条件Ａ：  特に何もしないで通常の方法で絶縁膜（ＳｉＯ2）を形成するもの；
条件Ｂ：  半導体膜表面を水素プラズマしてから大気に曝すことなく絶縁膜（ＳｉＯ2）を形成するもの；及び
条件Ｃ：半導体膜表面を酸素プラズマしてから大気に曝すことなく絶縁膜（ＳｉＯ2）を形成するもの。
【００１７】
図４に示すように、実験の結果、条件Ａのもと単純に絶縁膜を堆積したサンプルでは、フラットバンド電圧Ｖfbがおよそ−１Ｖを示していた。条件Ｂに従って水素プラズマ処理後に大気に曝すことなく絶縁膜を堆積したサンプルでは、フラットバンド電圧Ｖfbがおよそ−３Ｖを示していた。これに対し、条件Ｃのもと、酸素プラズマ処理後に大気に曝すことなく絶縁膜を堆積したサンプルでは、フラットバンド電圧Ｖfbが実質０Ｖを示し、さらにバラツキも少ないことが確認された。このことから、条件Ｃに従って薄膜トランジスタを作製した場合にはフラットバンド電圧のシフトが抑えられることが推測できる。
【００１８】
図５に示すように、界面準位密度Ｄｉｔについても、上記条件Ａ、Ｂ、及びＣで実験を行った。条件Ｃで、酸素プラズマ処理後に大気に曝すことなく絶縁膜を形成した場合に最も界面準位密度Ｄｉｔが低くなることが確認された。すなわち、条件Ｃで絶縁膜を形成した場合に良好な界面が形成され、そのような絶縁膜をゲート絶縁膜として備える薄膜トランジスタの性能が向上することが推測される。本発明はこのような、実験と推測に従ってされた。
【００１９】
図１に、本実施形態における半導体装置の製造方法の製造工程断面図を示す。図１に示すように、本実施形態の製造方法は、基板面に半導体膜を形成する本発明の第３工程（図１（Ａ））、半導体膜中の水素量を低減する脱水素処理を行う本発明の第４工程（図１（Ａ））、脱水素処理によって活性化した半導体膜表面の結合手を終端させて不活性化する本発明の第５工程（図１（Ｂ））、不活性化した当該半導体膜にエネルギーを供給して当該半導体膜を結晶化させる本発明の第６工程（図１（Ｃ））、さらに大気に曝すことなく半導体膜を酸素プラズマで表面処理する本発明の第１工程（図１（Ｄ））、さらに引き続き大気に曝すことなく、表面処理された半導体膜にゲート絶縁膜を形成する第２工程（図１（Ｅ））、及び半導体装置の形成工程（図１（Ｆ）（Ｇ））を備えている。まず、これら各工程を実施する処理装置の概要から説明する。
【００２０】
図３に、本実施形態のプロセスで使用する装置の構成を示す。一連のプロセスで使用する処理装置は、レーザ処理室（チャンバ）３００、酸素プラズマ処理室３０１、及びゲート絶縁膜形成室３０２からなり、各チャンバは基板を減圧雰囲気（真空）下で搬送し、大気に曝すことを防止できるように連結されている。なお、酸素プラズマ処理室３０１をゲート絶縁膜形成室３０２と兼用にしてもよい。また、半導体膜形成を行うＣＶＤ処理室、及び、半導体膜から不純物を除去する脱水素処理室、及び活性化した半導体膜表面の結合手を終端し不活性化させる終端化処理（水素プラズマ）室は図示していない。これらのいずれの処理チャンバも互いに気密状態で連結され、真空連続で処理することにより、基板を大気に曝すことを防止するように構成されている。これはハイドロカーボンや水等の不純物が半導体膜に混入することを防止するためである。
【００２１】
ここで、各処理チャンバ間の温度差は、５０℃以下に維持されることが好ましい。チャンバ間の温度差が５０℃より大きいと、基板温度を均一化するために時間がかかるからである。
【００２２】
また、レーザ処理室３００における最高温度は３５０℃以下になるよう制御される。３５０℃より高い温度になると、終端化処理された半導体膜表面のＳｉ−Ｈ結合が切れてしまい、半導体膜表面が活性化され、チャンバ内にわずかに残留している大気成分が表面に付着し、結晶化時に多結晶化した半導体膜内に取り込まれてしまうからである。
【００２３】
図２を参照して、この温度条件によって生ずる不都合を説明する。図２（Ａ）に示すように、正しく終端化処理された半導体膜表面のシリコン原子の結合手は水素で終端されている。しかし、図２（Ｂ）に示すように、レーザ処理室における温度が３５０℃より高くなると、水素とシリコン原子との結合が切断され、水素が放出されてしまう。水素が放出された後のシリコン原子の結合手は活性化して、容易に不純物と結合しやすい状態となる。図２（Ｃ）に示すように、このときチャンバ内に極僅かでも大気が残留していると、ハイドロカーボンや酸素が付着してしまう。この状態でレーザが照射されるとこれら不純物が半導体膜内部に入り込んでしまい、半導体装置の性能を劣化させる原因となるのである。
【００２４】
次に工程ごとに具体的に説明する。
図１（Ａ）に示すように、薄膜半導体装置を形成するための基板１００（例えばガラス基板）上に、絶縁性物質である下地保護膜１０１を形成する。その上に、半導体装置である薄膜トランジスタの能動層となる真性シリコン膜等の半導体膜１０２を形成する。これらの層の形成には、ＣＶＤ装置を用いる。
【００２５】
図１（Ｂ）に示すように、第３工程として、半導体膜１０２表面や内部に存在する多量の水素を放出させるため脱水素処理を行う。この工程は、基板１００を脱水素処理室に搬送して行われる。形成直後のアモルファスシリコン層内には多量の水素元素が存在している。この水素元素は、結晶化の際のアブレーションを引き起こす原因となるため、アモルファスシリコン層内の水素元素は１ａｔｍ．％程度まで低減させる必要がある。
【００２６】
ここで脱水素処理室の温度は、ある程度、基板１００を高温化、例えば４００℃以上として実施する。脱水素処理は、半導体膜１０２の表面の結合子に結合した水素や不純物を、結合子を切断して放出したり、半導体膜１０２の内部に入り込んでいる水素を放出させたりするため、Ｓｉ−Ｈ結合が切断されるような温度で実施することが好ましいからである。
【００２７】
図１（Ｂ）に示すように、第４工程として、脱水素処理された半導体膜１０２に終端化処理をする。脱水素処理された半導体膜１０２表面には、多数のダングリングボンドが存在し、不純物が付着しやすい状態である。この工程では、大気に曝されることを防止した状態で、基板１００を終端化処理室に送り、水素プラズマを供給して、これらダングリングを水素で終端させる。この終端化処理によって、半導体膜１０２の表面のダングリングボンドに水素が結合し、不活性な状態となる。また、水素プラズマの代わりに水素ガスを供給してもよい。
【００２８】
ここで終端化処理室の温度は、前工程から好ましくは５０℃以内の温度差、それを超える場合でもなるべく小さな温度差とすることが好ましい。温度差がありすぎると基板全体が均一な温度になるまでの待ち時間が必要となり、スループットを悪化させるからである。このため、前工程である脱水素処理では基板温度を高温化、例えば４００℃以上とする必要があるので、水素プラズマ処理の温度は、例えば３５０℃以下であって３００℃以上とするよう制御する。このような温度であれば、Ｓｉ−Ｈ結合を維持しながらもスループットも悪化させない。また、水素プラズマ処理は、３０秒以内に実施するようにする。それ以上の長い時間水素プラズマを供給すると、水素原子が半導体膜内部に入り込んでしまい、レーザ照射時にアブレーションを起こす可能性があるからである。
【００２９】
図１（Ｃ）に示すように、第５工程として、基板１００をレーザ処理室３００に搬送し、レーザ照射１０４を行って、半導体膜１０２の表面を結晶化させる。レーザ照射Ｌは、例えば所定の強度のレーザ光のパルスを一定の間隔で照射し、レーザ光と基板１００との相対位置を動かし、半導体膜１０２の全体をアモルファス状態から多結晶化させる。このレーザ結晶化工程によって、半導体膜１０２が結晶化され、多結晶半導体膜１０５となる。
【００３０】
ここでレーザ処理室の温度は、前工程である終端化処理の温度から好ましくは５０℃以内の温度差とする。温度差がありすぎると基板全体が均一な温度になるまでの待ち時間が必要となり、スループットを悪化させるからである。このため、２５０℃から３００℃の程度の範囲でレーザ結晶化を実施する。
【００３１】
図１（Ｄ）に示すように、第１工程として、基板１００を酸素プラズマ処理室３０１に減圧環境下で搬送し、酸素プラズマを多結晶半導体膜１０５に供給する。酸素プラズマ処理をすることにより、フラットバンド電圧を実質０Ｖにし、また、界面準位密度を低くすることができる。その作用効果については、図４〜５で示したとおりである。酸素プラズマ処理の温度は、前工程であるレーザ照射の温度から好ましくは５０℃以内の温度差とする。温度差がありすぎると基板全体が均一な温度になるまでの待ち時間が必要となり、スループットを悪化させるからである。また、この酸素プラズマは水素プラズマ処理と同一の室で行うこともできる。
【００３２】
図１（Ｅ）に示すように、第２工程として、基板をゲート絶縁膜形成室３０２に減圧環境下で搬送し、酸素プラズマ処理された多結晶半導体膜１０５上に第１ゲート絶縁膜１０７を形成する。第１ゲート絶縁膜１０７の形成方法は、公知の絶縁膜形成技術、例えば、ＣＶＤ法、スパッタ法等を用いることが可能である。ゲート絶縁膜形成室の温度は、前工程である酸素プラズマ処理の温度から好ましくは５０℃以内の温度差とする。温度差がありすぎると基板全体が均一な温度になるまでの待ち時間が必要となり、スループットを悪化させるからである。また、このゲート絶縁膜形成は酸素プラズマ処理と同一の室で行うこともできる。
【００３３】
以上の工程で形成された第１ゲート絶縁膜は、フラットバンド電圧が実質０Ｖで、半導体装置ごとのバラツキが少なく、従ってフラットバンド電圧のシフトが生じないものとなっている。さらに半導体装置としての構造を形成していく。
【００３４】
図１（Ｆ）に示すように、多結晶半導体膜１０５を素子分離するためにエッチングを行ない、第２ゲート絶縁膜１０８を形成する。当該第２ゲート絶縁膜１０８も公知の絶縁膜形成技術を適用する。続いて、ゲート電極１０９となる薄膜を公知の金属薄膜形成技術、例えばＰＶＤ法やＣＶＤ法などで形成する。通常はゲート電極とゲート配線は同一材料にて同一工程で作られるため、この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定であることが望まれる。次に、ゲート電極となる薄膜に対し堆積後パターニングを行い、ゲート電極１０９を形成する。
【００３５】
さらに、多結晶半導体膜１０５に不純物イオン注入を行ってソース・ドレイン領域１１０を形成する。ゲート電極１０９をイオン注入のマスクとして行う自己整合的なドーピングである。
【００３６】
最後に、図１（Ｇ）に示すように、第２ゲート絶縁膜１０８及びゲート電極１０９上に層間絶縁膜１１１を形成し、ソース・ドレイン取り出し電極１１２を公知の金属薄膜形成方法、例えばＰＶＤ法やスパッタ法などで形成して半導体装置である薄膜トランジスタを完成させる。
【実施例１】
【００３７】
次に本実施形態に対応する実施例１を説明する。図１の薄膜トランジスタの製造工程断面図に沿って説明する。
第３工程（半導体膜形成）（図１（Ａ））では、基板１００の一例として、３００ｍｍ×３００ｍｍの正方形状汎用無アルカリガラス基板を用いた。本例では基板温度を４３０℃として平行平板プラズマＣＶＤ法にて、下地保護膜１０１である酸化珪素膜を５００ｎｍ程度堆積した。次に、後に薄膜トランジスタの能動層となる真性シリコン膜等の半導体膜１０２を堆積した。本例では下地保護膜１０１の堆積と連続して平行平板プラズマＣＶＤ法にて同一室内で堆積する。下地保護膜１０１を堆積した後、まず真空引きとＡｒ封入を二回繰り返し、室内をＡｒにて置換し、下地保護膜の形成時に使用したＯ2等のガスを室内より排出した。次に原料ガスであるシラン（ＳｉＨ4）を１００ｓｃｃｍ流し、４３０℃の堆積温度で６０秒間の処理を行なうことで非晶質シリコン膜である半導体膜１０２をおよそ５０ｎｍ堆積した。
【００３８】
次に、第４工程（脱水素処理）（図１（Ａ））として、水素を除去するために、脱水素処理室に基板１００を真空中（減圧環境下）にて搬送し、４５０℃で１０分間基板加熱を行った。これによって半導体膜１０２の表面や内部の水素が放出され、水素含有量が１ａｔｍ．％程度となり、レーザ結晶化が可能となった。
【００３９】
次に、第５工程（終端化処理）（図１（Ｂ））として、脱水素処理室から水素プラズマを実施する終端化処理室に基板１００を真空中（減圧環境下）にて搬送する。まず基板１００を終端化処理室にセットし、この室内に水素ガスを導入する。９９．９９９％の水素ガス１０３をマスフローコントローラから導入して、ガス流量を１０００ｓｃｃｍとした。終端化処理室内の圧力は１ｔｏｒｒに調整した。終端化処理室内のガス圧力が安定してからＲＦ放電を開始し、アモルファスシリコン表面を水素で終端させた。基板の温度は３５０℃として、投入したＲＦ放電のパワーは０．０５Ｗ／ｃｍ2とした。発生させた活性種により、１０秒の処理時間でアモルファスシリコン膜の表面が十分不活性化されていることが確認された。
【００４０】
次に、第６工程（レーザ結晶化処理）（図１（Ｃ））として、終端化処理室からレーザ処理室３００に基板１００を真空中（減圧環境下）にて搬送した。レーザ処理室３００では、水素プラズマ処理によってシリコン表面に結合した水素が再び放出されないように、基板温度を３００℃に維持した。レーザ照射１０４としては、本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマレーザ（波長：３０８ｎｍ）を照射した。レーザパルスの強度半値幅（時間に対する半値幅）は２５ｎｓである。レーザ照射面積は長さ１５０ｍｍ×幅０．４ｍｍのライン状で、照射面でのエネルギー密度は４２０ｍＪ／ｃｍ2とした。このレーザ光を９６．２５％ずつ重ねつつ（つまり照射するごとに１５μｍずつ）相対的にずらしながら照射を繰り返した。このレーザ照射によって、結晶化した多結晶半導体膜１０５中に不純物が混入することを抑えることができた。
【００４１】
次に、第１工程（酸素プラズマ処理）（図１（Ｄ））として、基板１００を減圧環境下で酸素プラズマ処理室３０１に搬送し、酸素プラズマ処理を実施した。本例では水素プラズマ処理を実施した終端化処理室と同一のチャンバを使用した。酸素プラズマ処理は、９９．９９９％の酸素ガス１０６をマスフローコントローラから導入して、ガス流量を１０００ｓｃｃｍとした。酸素プラズマ処理室３０１内の圧力は１ｔｏｒｒに調整した。酸素プラズマ処理室３０１内のガス圧力が安定してからＲＦ放電を開始し、多結晶半導体膜１０５中の捕獲準位の終端を行った。基板の温度は３５０℃として、投入したＲＦ放電のパワーは０．１５Ｗ／ｃｍ2とした。処理時間は、３００秒から６００秒程度で良好な界面が形成できることが判明した。
【００４２】
次に、第２工程（ゲート絶縁膜形成）（図１（Ｅ））として、減圧雰囲気下で、ゲート絶縁膜形成室３０２に搬送し、第１ゲート絶縁膜１０７を形成した。本例では、ＴＥＯＳガスと酸素ガスによって二酸化珪素膜（ＳｉＯ２）をゲート絶縁膜１０７として形成した。基板温度は３５０℃とし、平行平板型プラズマＣＶＤ法によって行った。素子分離処理後に再び第２ゲート絶縁膜１０８を形成するので、第１ゲート絶縁膜１０７は１０ｎｍから３０ｎｍ程度とできるだけ薄く形成することが好ましい。
【００４３】
次に、図１（Ｆ）に示すように、第１ゲート絶縁膜１０７と多結晶半導体膜１０５を素子分離するためのエッチングを行なった。続いて第２ゲート絶縁膜１０８を堆積した。形成条件を第１ゲート絶縁膜１０７と同様にして、第２ゲート絶縁膜１０８を９０ｎｍ堆積させた。
【００４４】
次に、ゲート電極１０９となる薄膜をＰＶＤ法やＣＶＤ法などで堆積した。通常はゲート電極とゲート配線は同一材料にて同一工程で作られるため、この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定であることが望まれる。本例では膜厚が６００ｎｍのタンタル薄膜をスパッタ法により堆積した。タンタル薄膜を堆積する際の基板温度は１８０℃であり、スパッタガスとして窒素ガスを６．７％含むアルゴンガスを用いた。このように堆積したタンタル薄膜は結晶構造がα構造となっており、その比抵抗はおよそ４０μΩｃｍであった。ゲート電極となる薄膜に対し堆積後パターニングを行い、ゲート電極１０９とした。
【００４５】
引き続いて多結晶半導体膜１０５に不純物イオン注入を行ってソース・ドレイン領域１１０を形成した。ゲート電極１０９がイオン注入のマスクとなっているため、イオン注入されなかった多結晶半導体膜１０５はチャネル領域となる。つまりゲート電極１０９の下のみに形成される自己整合構造となる。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）等の注入不純物の水素化物を用いる。本例ではＮＭＯＳ形成を目的として、イオン・ドーピング装置を用いて、水素中に希釈された濃度５％のホスフィン（ＰＨ3）を加速電圧１００ｋｅＶで注入した。ＰＨ3+やＨ2+イオンを含む全イオン注入量は１×１０16ｃｍ-2であった。
【００４６】
次に、図１（Ｇ）に示すように、第２ゲート絶縁膜１０８及びゲート電極１０９上に層間絶縁膜１１１を堆積し、ソース・ドレイン領域１１０上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極１１２と配線をＰＶＤ法やスパッタ法などで形成して薄膜トランジスタを完成させた。
【００４７】
本実施形態によれば、ゲート絶縁膜形成前の半導体膜への酸素プラズマ処理を、大気に曝さない条件で実施したので、薄膜トランジスタのフラットバンド電圧を実質０Ｖにし、トランジスタ間のバラツキも少なく、フラットバンド電圧のシフトを抑えることができた。
また本実施形態によれば、半導体膜への不純物の混入が防止されているので、信頼性の高い薄膜トランジスタを提供できる。
【図面の簡単な説明】
【００４８】
【図１】実施形態（実施例１）における半導体膜の製造工程を説明する工程図
【図２】温度条件によって生ずる不純物の取り込みの説明図
【図３】プロセス間の装置移動の説明図
【図４】製造条件に応じたフラットバンド電圧を示す図
【図５】製造条件に応じた界面準位密度を示す図
【符号の説明】
【００４９】
１００  基板、１０１  下地保護膜、１０２  半導体膜、１０３  水素ガス、１０４  レーザ照射、１０５  多結晶半導体膜、１０６  酸素ガス、１０７  第１ゲート絶縁膜、１０８  第２ゲート絶縁膜、１０９  ゲート電極、１１０  ソース・ドレイン領域、１１１  層間絶縁膜、１１２  電極、Ｌ  レーザ照射、Ｖfb  フラットバンド電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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