(57)【要約】【課題】    基板に反りが発生しない半導体パッケージ用回路基板を提供する。【解決手段】    繊維材料と体積含有率７０％以下の樹脂材料とを備え、少なくとも一層のプリプレグからなる半導体パッケージ用素材であって、最大厚０.１５ｍｍのプリプレグ層をリール方式で形成するステップと、プリプレグ層の少なくとも一面に回路パターンを形成するための導電膜を形成するステップと、導電膜に所定の回路パターンを形成するステップと、を含むことを特徴とする半導体パッケージ用回路基板である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体パッケージ用回路基板の製造方法であって、
繊維材料と樹脂材料とを備え、前記樹脂材料の体積含有率が７０％を超えないような最大厚０.１５ｍｍのプリプレグ層をリール方式で形成するステップと、
前記プリプレグ層の少なくとも一面に導電膜を形成するステップと、
前記導電膜に所定の回路パターンを形成するステップと、を含むことを特徴とする方法。
【請求項２】
前記繊維材料は、グラスファイバを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記導電膜は、銅を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記プリプレグ層は、少なくとも２つの単位プリプレグ層であることを特徴とする請求項１に記載の方法。
【請求項５】
前記回路パターンは、予め決められていることを特徴とする請求項１に記載の方法。
【請求項６】
前記プリプレグ層を形成するステップで、前記プリプレグ層の熱膨張係数を１０ｐｐｍないし１４ｐｐｍにすることを特徴とする請求項１に記載の方法。
【請求項７】
前記プリプレグ層を形成するステップが、前記樹脂材料に添加される充填材の量を調節して前記プリプレグ層の熱膨張係数を調節するステップを含むことを特徴とする請求項１に記載の半導体パッケージ用回路基板の製造方法。
【請求項８】
前記プリプレグ層を形成するステップで、前記プリプレグ層中の前記樹脂材料の体積含有率が少なくとも６０％であることを特徴とする請求項１に記載の半導体パッケージ用回路基板の製造方法。
【請求項９】
前記導電膜を形成するステップで、
前記プリプレグ層の両面に前記導電膜を付着させるステップと、
前記プリプレグ層にビアホールを形成させるステップとをさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記回路パターンを形成するステップの後に、前記回路パターンを覆うように保護層を形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
回路基板であって、
繊維材料及び樹脂材料を含む少なくとも一層の単位プリプレグを有し、厚さが０.１５ｍｍ以下で、前記樹脂材料の体積含有率が少なくとも６０％であるようなプリプレグ層と、
前記プリプレグ層の表面上に導電膜に形成された少なくとも１つの回路パターンと、を含むことを特徴とする回路基板。
【請求項１２】
前記プリプレグ層の上側面に上側回路パターンが形成され、
前記プリプレグ層の下側面に下側回路パターンが形成され、
前記プリプレグ層は、前記上側面と前記下側面の間に少なくとも１つのビアホールを画定し、
前記上側回路パターンと前記下側回路パターンとが前記ビアホールを介して電気的に結合されることを特徴とする請求項１１に記載の回路基板。
【請求項１３】
前記回路パターンを覆う保護層を更に備えることを特徴とする請求項１１に記載の回路基板。
【請求項１４】
前記プリプレグ層中の前記樹脂材料の体積含有率は、７０％以下であることを特徴とする請求項１１に記載の回路基板。
【請求項１５】
前記繊維材料は、グラスファイバであることを特徴とする請求項１１に記載の回路基板。
【請求項１６】
前記プリプレグ層の熱膨張係数は、１０ｐｐｍないし１４ｐｐｍであることを特徴とする請求項１１に記載の回路基板。
【請求項１７】
回路基板のプリプレグ層の製造方法であって、
液体樹脂を収容する充填タンクを与えるステップと、
少なくとも１つの繊維層からなる繊維材料を前記充填タンクに供給するステップと、
前記充填タンク内で前記繊維材料に前記樹脂を浸潤させるステップと、
前記浸潤繊維材料を前記充填タンクから除去するステップと、
前記浸潤繊維材料を加熱するステップと、を含むことを特徴とする方法。
【請求項１８】
前記繊維材料は、グラスファイバを含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記プリプレグ層は、体積含有率６０％ないし７０％の樹脂を含むことを特徴とする請求項１７に記載の方法。
【請求項２０】
前記プリプレグ層の熱膨張係数は、前記樹脂材料に添加される充填材の量を調節することによって１０ｐｐｍないし１４ｐｐｍに調節されることを特徴とする請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ用回路基板に係り、より詳細には、半導体チップのような小型電子部品を実装するものであって、リールトゥリール方式（reel-to-reel）の工程で製造されうる半導体パッケージ用回路基板及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体チップのような小型電子部品は、プリント回路基板に装着される。このプリント回路基板は、大きく軟性基板と剛性基板とに分けられる。
【０００３】
通常、剛性基板は、母材層、電解銅（Ｃｕ）箔層及びフォトソルダレジスト（ＰＳＲ）インクとからなる。母材層の少なくとも一側面には、回路エッチング過程により電解銅箔層が形成され、その電解銅箔層は、ＲＳＲインクによって外部と絶縁される。この場合、電解銅箔層がエッチングされた母材層をコアと称する。
【０００４】
通常、剛性基板のコアとして使用されるＢＴ（ビスマレイミドトリアジン）やＦＲ４素材は、内部にプリプレグとその周辺の樹脂材料とからなる。この場合、プリプレグは、グラスファイバと樹脂材料との複合体を意味する。
【０００５】
一方、軟性基板は、柔軟性に優れて、通常的にリールトゥリール方式の工程で製造される。その後に、あらゆる製造工程の最後のステップで軟性基板をストライプ単位に切って、ストライプ切断工程が進む。
【０００６】
これと違って、剛性基板は、柔軟性が軟性基板より低いため、ストライプ単位で製造されている。このストライプ単位工程は、リールトゥリール方式の工程に比べて製造コストが多くかかる。特に、大量生産においては、ストライプ単位工程による製造コストは、リールトゥリール方式の工程による製造コストより２０％ないし６０％までに上がる。
【０００７】
したがって、剛性基板の場合にも、製造コストを減らすためには、リールトゥリール方式の工程によって製造される必要がある。最近は、製品が軽薄短小化されていく傾向にあるので、パッケージサイズの縮小が重要となるにつれ、基板の厚さも共に薄くなっている。したがって、剛性が大きい剛性基板の厚さが薄くなるにつれ、製造工程上、コアが数回曲がらなければならないリールトゥリール方式の工程が可能となった。
【０００８】
しかし、剛性基板をリールトゥリール方式の工程で製作時には、基板の反りが発生する。反りが発生する主な理由は、ＰＳＲインクの熱膨張係数とコアの熱膨張係数とが異なるためである。すなわち、ＰＳＲインクの熱膨張係数がコアの熱膨張係数の５倍ないし６倍であり、これにより、ＰＳＲインクに、熱膨脹による剪断応力が発生すれば、ＰＳＲインクがコア側へ反りが発生する。この場合、コアの厚さが薄いことにより、ＲＳＲインクの反りを抑制できない。このようなＰＳＲインクの反りは、コアとＰＳＲインクとの間、プリプレグと樹脂材料との間にクラックを誘発する。
【０００９】
一方、回路基板にチップを実装する場合には、チップが実装される部位にパンチングでデバイスホールを形成できる。特許文献１及び特許文献２に開示されているプリント回路基板は、樹脂材料にグラスファイバマトリックスを挿入及び焼結し、硬化樹脂の表面上に導電膜を形成し、エッチング工程により回路パターンを製作し、チップが実装される樹脂材料部位を穿孔してデバイスホールを形成することによって製造される。
【００１０】
これと共に、コアの両面に銅箔層が形成された両面基板である場合には、コアの両面に形成された銅箔層の間を連結するために、ビアホールが形成される。
【００１１】
従来技術では、このようなホールを形成させるために、通常的に、シード状のコアを複層に積層した後に、ドリルを使用して、ホールが形成される位置に加圧して機械的にホールを加工している。この場合、前記ホールの位置整合のために、まず、ホールが形成されるべき位置に、レーザー加工により所定サイズのホールを形成させた後、ドリルでビアホールまたはデバイスホールなどを加工する。したがって、前記ホールを加工するために、レーザー加工とドリル加工とを同時に使用するため、ホールの加工時間が長くなり、製造コストが上がる。
【００１２】
ホールの加工するための製造コストを減らすためには、パンチング加工が可能である。ところが、このような回路基板は、グラスファイバを含んでいるため、デバイスホールまたはビアホールの穿孔のために、パンチで圧力を加える場合、破断面でクラックが発生する。このクラックは、グラスファイバと樹脂材料との引張強度の差によるものであって、樹脂材料は、パンチの加圧に容易に破断されるが、グラスファイバは、ある程度ベンディングされた後に切り取られるため、破断面でクラックが連続的に発生する。このようなクラックは、導電膜と樹脂材料との境界、グラスファイバと樹脂材料との境界、グラスファイバとグラスファイバとの境界で発生するが、これは、異なる引張強度差によるものである。このようなクラックは、外観不良を招くだけでなく、導電膜に形成される微細な回路パターンにも影響を及ぼし得るという問題点がある。
【００１３】
また、ホールの形成中にグラスファイバがパンチにより引っ張られる時、グラスファイバの引張によりグラスファイバがその周りの樹脂材料を押さえて、樹脂の変性を招く。これにより、プリント回路基板の表面から見た時、デバイスホール及びビアホールの周りに所定のクラックの残痕であるホワイトバーが生じる。そして、デバイスホールの内側面には、グラスファイバの微細なバーが残り、後続工程で問題となることもある。
【００１４】
また、チップをボンティングした後に、ボンディングの部位を保護するためにＥＭＣ（エポキシモールディングコンパウンド）でモールディングする場合、このＥＭＣが前記クラックの周りに完璧に充填されずに、ボイドが生じて、製品の信頼性が低下しうる。
【００１５】
【特許文献１】米国特許第６，０８０，６８４号明細書
【特許文献２】米国特許第６，１３６，７３３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、リールトゥリール方式の工程によって製造され、かつ基板に反りが発生しない構造を有する半導体パッケージ用回路基板及びこれを製造する方法を提供するところにある。
【００１７】
本発明の他の目的は、パンチングによるデバイスホールまたはビアホールでのクラックの発生を防止する構造を有する半導体パッケージ用回路基板及びこれを製造する方法を提供するところにある。
【課題を解決するための手段】
【００１８】
本発明に係る半導体パッケージ用回路基板の製造方法は、プリプレグ層をリール方式で形成するステップと、導電膜を形成するステップと、回路パターンを形成するステップと、を含む。
【００１９】
すなわち、本発明に係る半導体パッケージ用回路基板の製造方法は、繊維材料と体積含有率７０％以下の樹脂材料とを備え、少なくとも一層のプリプレグからなる半導体パッケージ用素材であって、最大厚０.１５ｍｍのプリプレグ層をリール方式で形成するステップと、前記プリプレグ層の少なくとも一面に回路パターンを形成するための導電膜を形成するステップと、導電膜に所定の回路パターンを形成するステップと、を含む。
【００２０】
また、プリプレグ層を形成する工程で、プリプレグ層中の樹脂材料の体積含有率を少なくとも６０％以上にすることが好ましい。
【００２１】
一方、本発明の他の側面での半導体パッケージ用回路基板は、プリプレグ層と、上側回路パターンと、下側回路パターンと、保護層とを備え、プリプレグ層の最大厚は０.１５ｍｍであり、プリプレグ層中の樹脂材料の体積含有率は、少なくとも６０％以上である。
【００２２】
プリプレグ層は、繊維材料及び樹脂材料を備える単位プリプレグが少なくとも一層以上積層されたものであって、少なくとも１つ以上のビアホールが形成される。上側回路パターン及び下側回路パターンは、プリプレグ層の上下面にそれぞれ形成され、ビアホールを介して互いに電気的に連結される。保護層は、前記回路パターンを覆う。
【発明の効果】
【００２３】
本発明によれば、半導体パッケージ用回路基板をリール方式で形成することにより、その製作コストをかなり低減することができる。
【００２４】
また、リール方式で形成される半導体パッケージ用回路基板で、繊維材料の剛性を向上させることにより、反りが発生しなくなる。
【００２５】
これと共に、プリプレグ層中の樹脂材料の体積含有率を少なくとも６０％以上に形成させることにより、接着力が向上して、打抜き工程時に繊維材料と樹脂材料との間に剥離が発生することを防止できる。
【発明を実施するための最良の形態】
【００２６】
以下、添付された図面を参照して、本発明を詳細に説明する。
【００２７】
図１は、本発明の好ましい実施形態に係る半導体パッケージ用回路基板の製造方法のフローチャートである。図１に示すように、本発明の好ましい一実施形態に係る半導体パッケージ用回路基板の製造方法は、プリプレグ層を形成するステップ（Ｓ１０）と、プリプレグ層に導電膜を形成するステップ（Ｓ２０）と、導電膜上に回路パターンを形成するステップ（Ｓ３０）と、を含む。
【００２８】
プリプレグ層の形成ステップ（Ｓ１０）は、繊維材料に樹脂材料を充填することにより行われる。その後、プリプレグ層の少なくとも一面に回路パターンを形成するために、銅などからなる導電膜を形成するステップ（Ｓ２０）を経る。その後、導電膜をエッチングする過程を経て、回路パターンを形成するステップ（Ｓ３０）を有する。その後、回路パターン上に、通常ソルダレジスタ層の保護層を形成するステップをさらに経ることができる。
【００２９】
通常、剛性基板に備えられたプリプレグ層は、繊維材料と樹脂材料との複合体から形成されるが、本発明に係る半導体パッケージ用回路基板は、実質的に剛性プリント回路基板（ＰＣＢ）でありうる。
【００３０】
図２は、本発明のプリプレグ層を形成する工程を示す斜視図である。図２に示すように、本発明では、プリプレグ層１１０がリール方式で供給される。すなわち、ローリング供給装置１１に複数の層に積層されている繊維材料１１１は、リール方式で充填タンク２３に注入される。樹脂貯蔵所２１から流入された樹脂材料１１２が、充填タンク２３に液体状態で収容されている。したがって、樹脂材料１１２がリール方式で充填タンク２３に流入される繊維材料１１１を浸潤し、このような樹脂材料１１２が浸潤した繊維材料は、オーブン１５で加熱されて、１つのプリプレグが完成する。
【００３１】
プリプレグ層１１０は、単層または積層された複数の層で形成される。このプリプレグ層１１０が、半導体パッケージ用回路基板の母材となる。一実施形態では、プリント回路基板は半導体パッケージである。
【００３２】
このようなプリプレグ層１１０がリール方式で供給される場合、複数のローラ１３によって数回曲げられなければならない。したがって、通常の剛性基板の場合、モールディング工程後に破損が生じるので、ストライプ方式で形成させざるを得なかった。
【００３３】
破損は、プリプレグ層１１０が厚いながらも、軟性を有していないということと、保護層との熱膨張係数（Coefficient of Thermal Expansion：ＣＴＥ）の差から起因する。通常、保護層として使用されるソルダレジスト層の熱膨張係数が６０ｐｐｍであるということに対し、プリプレグ層の熱膨張係数は約１１ｐｐｍである。これによって完成された基板で、プリプレグ層の少なくとも一面に配置された保護層が、プリプレグ層より多くの熱膨張が行われる。ところが、プリプレグ層が軟性のために薄くなれば、プリプレグ層の剛性も共に弱くなり、保護層の反ろうとする性質をプリプレグ層が防止できない。これにより、全体的な基板の熱寸法が不安定になり、反りの現象が発生する。
【００３４】
これは、結果的に、チップダイを半導体基板にゴールドワイヤーまたはハンダボールを利用して連結する時、チップと半導体基板との不一致現象を招き、剪断応力を発生させて、製品に亀裂及び破断を起こすことにより、製品に致命的な影響を及ぼし得る。
【００３５】
図３は、図２のIII−IIIに沿って切り取った断面図である。図３に示すように、本発明の回路基板１００の製造工程中、プリプレグ層１１０を形成するステップ（Ｓ１０）では、樹脂材料１１２の体積含有率が７０％以下であり、総厚Ｄが最大でも０.１５ｍｍとなるようにプリプレグ層１１０を形成させると共に、プリプレグ層１１０の剛性を向上させることにより、プリプレグ層１１０をリール方式で供給できる。
【００３６】
すなわち、回路パターン１２０を覆う保護層１３０として通常使用されるソルダレジスト層が、約６０ｐｐｍの大きな熱膨張係数を有することにより発生する基板の反りを防止するためには、プリプレグ層１１０の強度を上げる必要がある。このために、繊維材料１１１と共にプリプレグ層１１０を構成する樹脂材料１１２の体積含有率を調節して、プリプレグ層１１０の強度を向上させることができる。
【００３７】
約６０ｐｐｍの熱膨張係数を有する保護層１３０によって、プリプレグ層１１０が反ることを防止するためには、プリプレグ層１１０の剛性が少なくとも２５ＧＰａ以上であることが好ましい。
【００３８】
したがって、本発明で、プリプレグ層１１０の剛性を２５ＧＰａ以上にするために、樹脂材料１１２の体積含有率を７０％以下にする。本出願人が、０.１５ｍｍの厚さのプリプレグ層１１０を有するＢＯＣ（ボード・オン・チップ）パッケージの反り如何を測定した結果でもこれを確認でき、この実験で樹脂材料１１２の体積含有率が７２％以上である場合、モールディング後にクラックが発生することが分かった。
【００３９】
一実施形態では、繊維材料１１１はグラスファイバでありうる。
【００４０】
樹脂材料１１２の含有率を減少させると、低熱膨張係数の繊維材料１１１の含有率が相対的に増加し、したがって全体の熱膨張係数が低下する。プリプレグ層１１０のＣＴＥの過剰な低下は、プリプレグ層１１０の柔軟性を弱化させて、リール方式の適用を難しくする。そこで、プリプレグ層を形成するステップ（Ｓ１０）で、プリプレグ層１１０の熱膨張係数を１０ないし１４ｐｐｍにすることが好ましい。
【００４１】
一実施形態では、プリプレグ層１１０がＦＲ−４またはＢＴでありうるが、特に、ＦＲ−４は、吸湿性に優れており、難燃性、接着力、電気的な特性に優れているという特徴がある。この場合、プリプレグ層１１０の熱膨張係数は、樹脂材料１１２に添加された添加材の量を調節するで決定できる。
【００４２】
一方、プリプレグ層を形成するステップ（Ｓ１０）では、プリプレグ層１１０中で、樹脂材料１１２の体積含有率を少なくとも６０％以上にすることが好ましいが、打抜き工程時に樹脂材料１１２と繊維材料１１１との接着が弱くなる現象が発生して、部分的に分離されることを防止するためである。
【００４３】
打抜き工程の１つの例を挙げれば、図４及び図５に示すように、導電膜１２０’を形成するステップ（Ｓ２０）で、導電膜１２０’をプリプレグ層１１０の両面に形成する。これと共に、半導体パッケージ用回路基板には、プリプレグ層１１０にホール１２５を形成させるステップ（Ｓ４０）をさらに含みうる。この場合、ホール１２５は、両面基板製造時にプリプレグ層１１０の両面上に形成された回路パターン１２０を結合するようなビアホールでありうる。
【００４４】
このような構造の半導体パッケージ用回路基板１００は、導電膜１２０’、樹脂材料１１２、及び繊維材料１１１が複層として積層された複層基板でありうる。
【００４５】
このようなビアホールが形成された半導体パッケージ用回路基板１００で、ビアホールなどのホール１２５を形成させる方法の一例を挙げれば、まず、導電膜１２０’の表面を前処理する。前処理は、洗浄工程でありうる。次には、その導電膜１２０’の上部に感光膜のポーリレジスタ膜をコーティングした後、露光、及び現像により、ビアホールが形成される部位の導電膜を露出させる。その後、エッチングにより露出された導電膜の部分を除去した後、感光膜を剥離する。この時、このようなビアホールが形成される部分の導電膜の除去と共に、他の回路のパターニングまで同時に行える。
【００４６】
その後、導電膜１２０’が除去された部分を穿孔して、表面処理層にホール１２５を形成するステップ（Ｓ４０）を経る。この穿孔ステップ（Ｓ４０）は、図４に示すように、回路パターンを形成するステップ（Ｓ３０）を経た後に行ってもよく、これと違って、回路パターンを形成するステップ（Ｓ３０）の前に行ってもよい。
【００４７】
図６は、図５のホールを形成させる工程を示す斜視図である。表面処理層にホールを形成するステップ（Ｓ４０）は、図６に示すように、別途の考案されたジグで回路基板１００を積層した状態で固定した後、パンチ３０により行なわれることが好ましい。
【００４８】
すなわち、本発明では、リール方式でプリプレグ層が形成されることによりパンチング加工が可能である。これにより、ドリル加工に比べてホール加工時間、及び製造コストを減らし得る。
【００４９】
本発明の一実施形態では、打抜作業時に樹脂材料１１２（図５を参照）と繊維材料１１１（図５を参照）との間に、他の引張強度によってパンチング時に互いに分離される現象が発生することを防止するために、樹脂材料１１２の体積含有率を６０％以上にする。
【００５０】
図７Ａに示すように、従来のプリプレグ層では、パンチングされたホール１２５の周りにホワイトバー１２８が発生し、樹脂材料１１２と繊維材料１１１との間に剥離現象が発生する。
【００５１】
これに対して、本発明では、プリプレグ層で樹脂材料１１２の体積含有率を６０％以上にしたため、樹脂材料１１２と繊維材料１１１との接着力を向上させると共に、パンチング時に発生する応力を樹脂材料１１２よりは繊維材料１１１に集中させることにより、図７Ｂに示すように、繊維材料１１１と樹脂材料１１２との間に剥離現象を防止でき、パンチングされたホール１２５の周りにホワイトバー１２８が発生することを防止するか、または最小限に減らし得る。
【００５２】
図８を参照すると、本発明の他の実施形態に基づく半導体パッケージ用回路基板２００は、繊維材料２１１及び樹脂材料２１２を備える単位プリプレグが、少なくとも一層以上の積層されたものであって、少なくとも１つ以上のビアホール２２５が形成されたプリプレグ層２１０と、プリプレグ層２１０の上下面に形成された上側回路パターン２２０ａ及び下側回路パターン２２０ｂを備える。繊維材料２１１は、グラスファイバであることが好ましい。
【００５３】
上側回路パターン２２０ａ及び下側回路パターン２２０ｂは、ビアホール２２５を介して互いに電気的に連結される。すなわち、本発明の半導体パッケージ用回路基板２００は、両面基板であって、上側回路パターン２２０ａと下側回路パターン２２０ｂとの間にビアホール２２５を形成している。したがって、このビアホール２２５を形成させるためには、パンチング作業が必須である。
【００５４】
プリプレグ層２１０は、リール方式で形成できるように、その厚さＤが最大でも０.１５ｍｍであり、樹脂材料２１２の体積含有率は少なくとも６０％以上であることが好ましい。これは、上記のように、樹脂材料２１２を所定量以上に維持して、樹脂材料２１２と繊維材料２１１との接着力を上昇させ、パンチング時に発生する応力を樹脂材料２１２よりは繊維材料２１１に集中させることにより、繊維材料２１１と樹脂材料２１２との間に剥離現象を防止でき、パンチングされたホールの周りにホワイトバー１２８（図７Ａを参照）の発生を防止するか、または最小限に減らし得るためである。
【００５５】
一実施形態では、ソルダ（フォト）レジスト層などの保護層２３０が上側回路パターン２２０ａ及び下側回路パターン２２０ｂ上に形成される。この場合、プリプレグ層２３０は、リールトゥリール方式の方式で製造され、プリプレグ層２１０での樹脂材料２１２の体積含有率は、最大でも７０％であることが好ましい。すなわち、プリプレグ層２１０の剛性を所定以上に向上させることにより、リールトゥリール方式の工程で供給できる。すなわち、保護層２３０が約６０ｐｐｍの大きい熱膨張係数を有することにより発生する基板の反りを防止するために、繊維材料２１１と共にプリプレグ層２１０を構成する樹脂材料２１２の体積含有率を最大でも７０％に調節することにより、プリプレグ層２１０の強度を向上させうる。
【００５６】
樹脂材料２１２の含有率を減少させると、低熱膨張係数の繊維材料２１１の含有率が相対的に増加し、したがって全体の熱膨張係数が低下する。プリプレグ層２１０のＣＴＥの過剰な低下は、プリプレグ層２１０の柔軟性を弱化させて、リールトゥリール方式の適用を難しくする。そこで、１０ないし１４ｐｐｍの熱膨張係数を有するようにプリプレグ層２１０を形成することが好ましい。
【００５７】
この場合、プリプレグ層２１０の熱膨張係数は、樹脂材料２１２に添加される添加材の量を調節することにより調節できる。
【００５８】
本発明は、必ずしも上記実施形態に限定されるものではなく、特許請求の範囲で定義された発明の思想及び範囲内で当業者によって変形及び改良できる。
【産業上の利用可能性】
【００５９】
本発明は、電子装備に備えられた半導体パッケージに使用されうる。
【図面の簡単な説明】
【００６０】
【図１】本発明の好ましい実施形態に係る半導体パッケージ用回路基板の製造方法のフローチャートである。
【図２】本発明のプリプレグ層を形成する工程を示す斜視図である。
【図３】図２のIII−III線に沿って切り取った断面図である。
【図４】図２の変形例を示すフローチャートである。
【図５】図４のプリプレグ層を示す断面図である。
【図６】図５のホールを形成させる工程を示す斜視図である。
【図７Ａ】従来の半導体パッケージ用回路基板の製造方法によって製造されたプリプレグ層のホールの周りを示す断面図である。
【図７Ｂ】本発明に係る半導体パッケージ用回路基板の製造方法によって製造されたプリプレグ層のホールの周りを示す断面図である。
【図８】本発明の他の側面での実施形態に係る半導体パッケージ用回路基板を示す断面図である。
【符号の説明】
【００６１】
１００、２００  半導体パッケージ用回路基板
１１０、２１０  プリプレグ層
１１１、２１１  繊維材料
１１２、２１２  樹脂材料
１２０  回路パターン
１２５  ホール
１２８  ホワイトバー
１３０、２３０  保護層
２２５  ビアホール
Ｄ  プリプレグの層厚
【図１】
2006140502.tif 000003
【図２】
2006140502.tif 000004
【図３】
2006140502.tif 000005
【図４】
2006140502.tif 000006
【図５】
2006140502.tif 000007
【図６】
2006140502.tif 000008
【図７Ａ】
2006140502.tif 000009
【図７Ｂ】
2006140502.tif 000010
【図８】
2006140502.tif 000011