(57)【要約】【課題】  MRAMのTMR素子のTMR比を向上させることにより，高速，高信頼のMRAMを提供する。【解決手段】  MRAMのTMR素子の強磁性層が引張ひずみ状態となり，磁化が増大していることを特徴とする。【選択図】図6
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【特許請求の範囲】
【請求項１】
メモリ層にTMR素子を用いる磁気メモリにおいて，前記メモリ層の素子を構成する強磁性層が引張ひずみ状態となっており，前記強磁性層はFe, Co, Niのいずれかを含み，前記強磁性層に隣接する配線層はRu, W, Ir, Os, Moのいずれかを含むことを特徴とする磁気メモリ。
【請求項２】
メモリ層にTMR素子を用いる磁気メモリの製造方法において，前記メモリ層の素子を構成する強磁性層をFe, Co, Niのいずれかを含む材料で製膜し，前記強磁性層に隣接する配線層をRu, W, Ir, Os, Moのいずれかを含む材料で製膜し，前記配線層をスパッタリングにより製膜することを特徴とする磁気メモリの製造方法。
【請求項３】
メモリ層にTMR素子を用いる磁気メモリの製造方法において，前記メモリ層の素子を構成する強磁性層を製膜し，前記強磁性層と隣接する配線層がTiN, TaN, RuO2のいずれかのバリアメタルを有し，前記バリアメタルをスパッタリングすることにより製膜することを特徴とする磁気メモリの製造方法。
【請求項４】
メモリ層にTMR素子を用いる磁気メモリの製造方法において，前記メモリ層の素子を構成する強磁性層を製膜し，前記強磁性層と隣接する配線層がTiN, TaN, RuO2のいずれかのバリアメタルを有し，前記バリアメタルをTi, Ta, Ruのいずれかをスパッタリングで堆積した後，窒化，あるいは酸化を行うことにより前記強磁性層と隣接する配線層を製膜することを特徴とする磁気メモリの製造方法。
【請求項５】
メモリ層にTMR素子を用い，前記メモリ層が上部および下部配線層の交点に配置される磁気メモリにおいて，前記メモリ層の素子を構成する強磁性層が引張ひずみ状態となっており，前記強磁性層はFe, Co, Niのいずれかを材料として含み，前記配線層を構成する材料として，前記強磁性層に接する部分に関してはRu, W, Ir, Os, Moのいずれかを含み，その他の配線部分にはAl, Cu, Ag, Auのいずれかを含むことを特徴とする磁気メモリ。
【請求項６】
メモリ層にTMR素子を用い，前記メモリ層が上部および下部配線層の交点に配置される磁気メモリの製造方法において，前記メモリ層の素子を構成する強磁性層を製膜し，前記配線層を構成する材料として，前記強磁性層に接する部分に関してはRu, W, Ir, Os, Moのいずれかを含み，前記配線層をスパッタリングにより製膜することを特徴とする磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，磁性ランダムアクセスメモリ(MRAM)に関する。
【背景技術】
【０００２】
磁性ランダムアクセスメモリ(MRAM)は高速，低消費電力，かつ極めて優れた不揮発性，書換耐性を有するため，DRAM，フラッシュメモリに代わる次世代の高機能メモリとして期待されており，国内外の各社が実用化のための研究開発を行っている。このMRAMは通常はトンネル磁気抵抗(TMR)効果を利用したメモリであり，高速化，高信頼化にはTMR比の向上が不可欠であるため，高TMR比を与える材料構成，製膜法等の研究が盛んに行われている。
【０００３】
MRAMのメモリ部には図1に示すようなTMR素子が用いられる。この素子は，トンネルバリア層と呼ばれる絶縁層を強磁性層で挟んだ構造になっている。この素子の層間方向に電圧を印加するとトンネル効果により電流が流れるが，この際の電気抵抗の値は２層の強磁性層の磁化方向によって異なり，一般に，２層の強磁性層の磁化方向が平行のときの抵抗値は反平行のときの抵抗値よりも小さくなる。この抵抗値の違いをビット情報として利用するのがMRAMである。また，２層の強磁性層の磁化方向が平行のときと反平行のときの抵抗値の差の割合がTMR比と呼ばれる。トンネルの際に電子のスピンが保存されると仮定すると，TMR比(R)は以下の式で表される(M. Julliere: Physics Letters 54A, 225 (1975))。
R＝2P1・P2 ／ (1−P1・P2). … (1)
ここで，P1, P2はそれぞれの強磁性層のスピン分極率である(0< P1, P2 <1)。したがって，高TMR比を得るには分極率P1, P2を大きくすればよいことになる。分極率Pを決める因子についてはまだ十分理解されていないのが現状ではあるが，磁化(あるいは磁気モーメント)が大きい磁性体を用いることが高TMR比を得るための指針と考えられている (猪俣浩一郎: 応用物理 69, 186 (2000)    日本応用物理学会発行)。
【０００４】
一方，磁性膜にはFe, Co, Niあるいはこれらの合金等が用いられるが，これらの磁気モーメントはこれら材料に加わるひずみにより変化することが理論的に予測されている (Cerny et. al.: Physical Review B67, 035116 (2003))。
【０００５】
【非特許文献１】M. Julliere: Physics Letters 54A, 225 (1975)
【非特許文献２】猪俣浩一郎: 応用物理 69, 186 (2000)    日本応用物理学会発行
【非特許文献３】Cerny et. al.: Physical Review B67, 035116 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は，TMR素子を構成する磁性膜のひずみ制御により，TMR比を増大させることである。
【課題を解決するための手段】
【０００７】
本発明の発明者は、Feの磁気モーメントのひずみ依存性を調べた。その結果を図2に示す。図2の横軸は，正の値が引張ひずみ，負の値が圧縮ひずみを表す。図2より，Feの磁気モーメントは引張ひずみで増加，圧縮ひずみで減少することが分かる。Co, Niについても同様の傾向が得られた。そこで、本発明者は、これらの材料を用いれば、TMR素子の磁性膜を引張りひずみ状態とすることでTMR比の向上が図れることを発見した。本発明のMRAMは，TMR素子を構成する強磁性膜が引張りひずみ状態にあることを特徴とする。
【発明の効果】
【０００８】
本発明によれば，MRAMの強磁性層は引張ひずみ状態となっており，無ひずみ，あるいは圧縮ひずみ状態の場合に比べて強磁性層の磁化が大きくなっている。これにより，TMR比を増大させ，より高速，高信頼のMRAMを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下，本発明の実施の形態を図3から図23を用いて詳細に説明する。
【実施例１】
【００１０】
図3は本発明の第1の実施例であるTMR素子の断面図である。本実施例のTMR素子は上部強磁性層1，下部強磁性層2，トンネル絶縁膜3，反強磁性層4からなる。前記上部強磁性層1，下部強磁性層2はFe, Co, Niあるいはこれらの合金等からなる。また，前記トンネル絶縁膜3はAl2O3, MgO等からなり，前記反強磁性層4はFeMn, IrMn, PtMn等からなる。図3はMRAMのTMR素子に通常用いられるスピンバルブ型と呼ばれる構造であり，前記反強磁性層4は下部強磁性層2の磁化方向を固定するためのもので，ピン留め層と呼ばれる。また，上部強磁性層1，2はそれぞれ自由層，固定層と呼ばれ，メモリの際には自由層の磁化方向のみを変化させる。また，前記強磁性層1あるいは2は引張ひずみ状態となっている。あるいは前記強磁性層1，2共に引張ひずみ状態となっている。これにより，TMR素子のTMR比は前記前記強磁性層1，2が無ひずみ状態あるいは圧縮ひずみ状態のときに比べて増大することが期待される。
【００１１】
図4は本発明の第一の実施例であるMRAMのアレー構造である。MRAMは通常，図4のように格子状に配線された上部配線層5と下部配線層6の交点にTMR素子を配置する。また，TMR素子周辺の断面図を図5に示す。MRAMを構成する多層膜はスパッタリング，CVD等により薄膜として形成されるが，薄膜では通常，最密面が表面に現れる。したがって，TMR素子の上部強磁性層を引張ひずみ状態にするには，上部強磁性層1に接している前記上部配線層5の材料として，上部強磁性層の材料よりも最密面の原子間距離が大きく，さらにヤング率も大きい材料を用いればよい。また，前記強磁性層を引張ひずみ状態にするには前記上部配線層は圧縮ひずみ状態にすることが好ましい。したがって，前記上部配線層を構成する原子が稠密になるように，前記上部配線層はスパッタリングにより製膜することが好ましい。
【００１２】
強磁性層を構成するFe, Co, Niよりも最密面原子間距離，ヤング率ともに大きい材料で，さらに配線材料となりうる材料としては，Ru, W, Ir, Os, Mo等が考えられる。これらのうち，最密面原子間距離が大きいのはOs, Wであり，ヤング率が大きいのはIr, Osである。また，低抵抗であるのはIr, W, Moである。
【００１３】
また，上部配線層と強磁性層界面での相互拡散を抑制し，はく離強度，マイグレーション耐性の強化，高速化のための界面抵抗の低減のためには前記上部配線層はTiN，TaN，RuO2等のバリアメタル7を有することが好ましい。前記バリアメタルはスパッタリング，CVD等により製膜されるが，前記強磁性層が引張ひずみ状態になるように，前記バリアメタルはTi, Ta, Ru等をスパッタリングで堆積した後，窒化，あるいは酸化を行うことでバリアメタルの体積を膨張させて製膜することが好ましい。前記バリアメタルの採用で前記強磁性層を引張ひずみ状態とすることができれば，前記上部配線層材料としてAl, Cu, Ag, Au等を用いても良い。これら配線材料はヤング率は小さいが，低抵抗で，デバイスの高速性に優れる。
【００１４】
また，トンネル絶縁膜3の材料であるAl2O3, MgO等は通常アモルファス構造であり，界面の原子間距離は強磁性層の最密面原子間距離よりも大きく，ヤング率も大きいため，強磁性層を引張ひずみ状態とすることに寄与する。前記トンネル絶縁膜はスパッタリング，CVD等により製膜されるが，前記強磁性層が引張ひずみ状態になるように，前記トンネル絶縁膜は，Al2O3, MgO等のスパッタリングあるいはAl, Mg等をスパッタリングで堆積した後，酸化を行うことが好ましい。
【００１５】
また，反強磁性層4にも同様に強磁性層よりも界面での原子間距離およびヤング率が大きいIrMn等の材料を用い，スパッタリングにより製膜することが好ましい。また，TMR素子の下部の薄膜層100と前記反強磁性層界面での相互拡散を抑制し，はく離強度，マイグレーション耐性の強化，高速化のための界面抵抗の低減のためにはTiN, TaN, RuO2等のバリアメタル8を前記薄膜層100と反強磁性層の間に配置することが好ましい。
本実施例ではスピンバルブ型のTMR素子について説明したが，トンネル接合が2重になっているダブルジャンクション型のTMR素子でも同様のことが言える。
【００１６】
ところで，磁性材料の磁気モーメントは引張ひずみが大きいほど増加することが分かるが，TMR比以外の要因も考えると，ひずみが大きすぎることは必ずしも好ましくは無い。例えば，ひずみが大きすぎると界面での膜のはく離がおきてしまう可能性があり，はく離強度を考えると、界面での格子ひずみを7%程度以下に抑えることが好ましい。
【００１７】
次に，本実施例のMRAMのメモリセルについて説明する。トンネル電流は通常MOSトランジスタ，ダイオード等で読み出しするが，ここではMOSトランジスタで読み出す方式のMRAMメモリセルについて説明する。
【００１８】
図6は本実施例におけるMRAMのメモリセルの断面図である。P型シリコン基板9上にSiO2からなる素子分離層10，11が形成され，素子形成領域にはNチャネルMOS (NMOS)トランジスタが形成されている。前記NMOSは，ゲート電極12，ゲート絶縁膜13を有する。前記ゲート絶縁膜材料としては，SiO2，SiONあるいはHfO2，ZrO2等の高誘電率金属酸化物，HfSiO，ZrSiO，HfSiON，ZrSiON等の高誘電率金属シリケート等が用いられる。また，前記ゲート電極12は，例えば多結晶シリコン膜，金属薄膜，金属シリサイド膜あるいはこれらの積層構造である。特に，前記ゲート絶縁膜との界面での相互拡散を抑制し，かつ高速化のためにゲート電極の低抵抗化を考えると，前記ゲート絶縁膜上に密着性の良いTiN，TaN等の薄いバリアメタルを用い，その上にW，Mo，Ta，Ti等の金属薄膜を用いる構造が望ましい。この場合，低抵抗性を重視する場合はW，Moを用いる。この両者の場合さらに，Wは高融点で熱的安定性に優れ，Moは膜の平坦性に優れている。また，バリアメタルとの密着性を重視する場合にはTiN上にTiを用いた構造，あるいはTaN上にTaを用いた構造を用いる。
【００１９】
また，前記NMOSのソース・ドレイン拡散層14，15にはW，Al，poly-Si (多結晶シリコン) 等からなるコンタクトプラグ16，17が接続されている。ただし，前記コンタクトプラグはシリコン基板界面との密着性，界面での相互拡散，剥離防止のため，コンタクト領域界面にコンタクト層18, 19および，前記コンタクト層上部および層間絶縁層20との界面にバリアメタル21, 22を形成した後，前記コンタクトプラグが形成されることが好ましい。前記コンタクト層18, 19の構成材料はコバルトシリサイド(CoSi2)，チタンシリサイド(TiSi2)等であり，前記バリアメタル21，22の構成材料はTiN，TaN等である。
【００２０】
前記コンタクトプラグ16はAl, Cu等を構成材料とするソース線23に接続されているが，前記ソース線23は界面での相互拡散，剥離防止のため上下にTiN，TaN等からなるバリアメタル24を有することが好ましい。また，前記コンタクトプラグ17はAl, Cu等を構成材料とする中間配線層25に接続され，前記中間配線層25はTMR素子の下部に接続されている。ただし，前記中間配線層25も界面での相互拡散，剥離防止のため上下にTiN，TaN等からなるバリアメタル26を有することが好ましい。また，TMR素子上部にはRu, W, Ir, Os, Mo等を構成材料とする上部配線層5，層間絶縁層20を挟んだ下部にはバリアメタル27を有し，Al, Cu等を構成材料とする下部配線層6が配置されており，前記下部配線層6はTMR素子と直接には接続されていない。上部強磁性層のスピン反転は，前記上部および下部配線層に電流を流すことにより行われる。
【００２１】
次に，本実施例のMRAMのメモリセルの製造方法について説明する。まず，P型シリコン基板9上に通常のシリコンプロセスにより，素子分離領層11, 12およびNMOSを作成する(図7)。次に，層間絶縁層20をCVDにより堆積した後，エッチングによりソース拡散層14に達するようにコンタクトホール28を形成する(図8)。その後，コンタクトホール開口部に，コバルト(Co)，チタン(Ti)等をスパッタ等で堆積させ，熱処理を行うことでSiと接している部分にCoSi2，TiSi2等からなるコンタクト層18を形成する。その後，層間絶縁層と接している部分のCo，Ti等を除去し，TiN，TaN等からなるバリアメタル21をスパッタにより形成した後，コンタクトプラグ16をスパッタにより形成，最後にCMPにより平坦化を行うと，図9のようになる。次に，TiN，TaN等からなるバリアメタル29，Al, Cu等からなる配線層30，TiN，TaN等からなるバリアメタル31をスパッタにより堆積し(図10)，CMPによる平坦化の後，エッチングにより図11のように加工することで，ソース線23が形成される。その後，層間絶縁層20をさらに堆積し，ソース線形成と同様のプロセスで図12のように下部配線層6が形成される。前記下部配線層はAl，Cu等を構成材料とする。その後さらに層間絶縁層20を堆積し，エッチングによりドレイン拡散層15に達するようにコンタクトホールを形成，前記コンタクトプラグ16と同様のプロセスにより，コンタクトプラグ17を形成し，図13のようになる。次に，ソース線23の形成と同様のプロセスで中間配線層25を形成後，層間絶縁層の堆積，CMPによる平坦化を行い，図14のようになる。この際，前記中間配線層は，界面での相互拡散，剥離防止のため上下にTiN，TaN等からなるバリアメタル32を有することが好ましい。この後，TMR素子部形成のため，反強磁性層33，下部強磁性層34，トンネル絶縁層35，上部強磁性層36を堆積し，さらにバリアメタル37を堆積する(図15)。この際，前記上部および下部強磁性層34，36が引張ひずみ状態になるように，前記半強磁性層33は前記下部強磁性層よりも界面での原子間距離およびヤング率が大きいIrMn等の材料を用い，スパッタリングにより製膜，前記トンネル絶縁層は，Al2O3, MgO等のスパッタリングあるいはAl, Mg等をスパッタリングで堆積した後，酸化を行うことが好ましい。また，前記バリアメタル37はTi, Ta, Ru等をスパッタリングで堆積した後，窒化，あるいは酸化を行うことでバリアメタルの体積を膨張させて製膜することが好ましい。この後，エッチングによりTMR素子部を加工し，層間絶縁層を堆積，平坦化の後，上部配線層5を堆積，平坦化をおこなうことで，図6に示すMRAMのメモリセルが形成される。ただし，この際前記上部配線層5はRu, W, Ir, Os, Mo等をスパッタリングにより製膜することが好ましい。以上により，前記上部および下部強磁性層が引張ひずみ状態であるTMR素子を持つMRAMが製造される。
【実施例２】
【００２２】
図16は本発明の第2の実施例であるMRAMのアレー構造を示す。また，TMR素子周辺の断面図を図17に示し，トンネル電流をMOSトランジスタで読み出す方式のMRAMメモリセルの断面図を図18に示す。本実施例においては，スパッタリングにより製膜したRu, W, Ir, Os, Mo等を構成材料とする下部配線層6上部にTiN，TaN，RuO2等からなるバリアメタル27，前記バリアメタル上にTMR素子を有し，前記TMR素子上にAl, Cu等を構成材料とし，コンタクトプラグ17と接続する中間配線層25を有する。ただし，前記中間配線層25は界面での相互拡散，剥離防止のため上下にTiN，TaN，RuO2等からなるバリアメタル26を有することが好ましい。また，前記中間配線層25の層間絶縁層20を挟んだ上部にはAl, Cu等を構成材料とする上部配線層5が配置されている。（実施例1）においては上部配線層がTMR素子部と接していたが，本実施例では下部配線層がTMR素子部と接する構造となっており，（実施例1）におけるMRAM構造において，TMR，および周辺部が上下逆になった構造をなす。多層膜の製膜では，製膜の際に下地膜の格子定数を反映する場合が多いため，本実施例のMRAM構造は（実施例1）の構造と比較してもより好ましい。また，TMR素子の上部強磁性層のスピン反転は，（実施例1）同様，前記上部および下部配線層に電流を流すことにより行われる。
【実施例３】
【００２３】
図19に本発明の第3の実施例であるMRAMのアレー構造を示す。また，TMR素子周辺の断面図を図20に示し，トンネル電流をMOSトランジスタで読み出す方式のMRAMメモリセルの断面図を図21に示す。（実施例１）においては，強磁性層を引張ひずみ状態にするために上部配線層に強磁性層を構成する材料よりも最密面原子間距離，ヤング率がともに大きい材料を用いたが，これらRu, W, Ir, Os, Mo等の材料は電気抵抗としては従来のAlや高機能デバイスの配線材料として近年導入され始めたCuよりも大きい。したがって，上部強磁性層1と接するひずみ印加部50にのみRu, W, Ir, Os, Mo等を用い，他の接していない配線部51には電気抵抗の低いAl, Cu等を用いてもよい。これにより，高TMR比かつ低抵抗のため，より高速，低消費電力，高信頼のMRAMが期待できる。
【００２４】
本実施例のMRAMを製造するためには，例えば（実施例1）のMRAMの上部配線層5をAl, Cu等を用いて製造し，その後，エッチングにより前記ひずみ印加部50を埋め込むための溝52を形成する(図22)。さらにその後，スパッタリングによりRu, W, Ir, Os, Mo等の膜を堆積し，平坦化をおこなえばよい。
また，より効果的にTMR素子を構成する強磁性層に引張ひずみを印加するためには，図23に示すように，（実施例2）の構成の下部配線層を下部強磁性層と接するひずみ印加部50と配線部51により構成することがより好ましい。
【産業上の利用可能性】
【００２５】
本発明は、コンピュータのメモリに適用できる。
【図面の簡単な説明】
【００２６】
【図１】TMR素子の断面図かつMRAMの原理の説明図。
【図２】Feの磁気モーメントのひずみ依存性の図。
【図３】第1の実施例のTMR素子の断面図。
【図４】第1の実施例でのMRAMのアレー構造の図。
【図５】第1の実施例でのMRAMのTMR素子周辺の断面図。
【図６】第1の実施例でのMRAMのメモリセルの断面図。
【図７】第1の実施例でのMRAMの製造方法の説明図。
【図８】第1の実施例でのMRAMの製造方法の説明図。
【図９】第1の実施例でのMRAMの製造方法の説明図。
【図１０】第1の実施例でのMRAMの製造方法の説明図。
【図１１】第1の実施例でのMRAMの製造方法の説明図。
【図１２】第1の実施例でのMRAMの製造方法の説明図。
【図１３】第1の実施例でのMRAMの製造方法の説明図。
【図１４】第1の実施例でのMRAMの製造方法の説明図。
【図１５】第1の実施例でのMRAMの製造方法の説明図。
【図１６】第2の実施例でのMRAMのアレー構造の図。
【図１７】第2の実施例でのMRAMのTMR素子周辺の断面図。
【図１８】第2の実施例でのMRAMのメモリセルの断面図。
【図１９】第3の実施例でのMRAMのアレー構造の図。
【図２０】第3の実施例でのMRAMのTMR素子周辺の断面図。
【図２１】第3の実施例でのMRAMのメモリセルの断面図。
【図２２】第3の実施例でのMRAMの製造方法の説明図。
【図２３】第3の実施例でのMRAMのアレー構造の図。
【符号の説明】
【００２７】
1…（引張ひずみ状態となっている）上部強磁性層。
2…（引張ひずみ状態となっている）下部強磁性層。
3…トンネル絶縁膜。
4…反強磁性層。
5…上部配線層。
6…下部配線層。
7, 8, 21, 22, 24, 26, 27, 32…バリアメタル
9…p型Si基板
10, 11…素子分離層
12…ゲート電極
13…ゲート絶縁膜
14…ソース拡散層
15…ドレイン拡散層
16, 17…コンタクトプラグ
18, 19…コンタクト層
20…層間絶縁膜
23…ソース線
25…中間配線層
28…コンタクトホール
29, 31…バリアメタル層
30…配線層
33…反強磁性層
34…下部強磁性層
35…トンネル絶縁層
36…上部強磁性層
37…バリアメタル層
50…上部配線層のひずみ印加部
51…上部配線層の配線部
52…ひずみ印加部を埋め込むための溝
53…下部配線層のひずみ印加部
54…下部配線層の配線部
100…TMR素子下部の薄膜層
101…TMR素子上部の薄膜層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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