(57)【要約】【課題】コンタクトと該コンタクトの上側の配線とのショートマージンを稼いだ半導体装置を得ること。【解決手段】半導体基板１上に形成される所定形状の第１層配線１０を含む第１の配線層８と、該第１の配線層８上に形成される層間絶縁膜１１と、該層間絶縁膜１１上に形成され、所定形状の第２層配線１５を含む第２の配線層１３と、第１層配線１０と第２層配線１５とを電気的に接続するコンタクト１２と、を備える半導体装置において、コンタクト１２は、所定の深さから上方に行くにしたがって積層方向におけるその断面形状が小さくなるように形成される。【選択図】        図１
2006073635.tif 000002
【特許請求の範囲】
【請求項１】
所定形状の下層配線を含む第１の配線層と、
該第１の配線層上に形成される層間絶縁膜と、
該層間絶縁膜上に形成され、所定形状の上層配線を含む第２の配線層と、
前記下層配線と前記上層配線とを電気的に接続するコンタクトと、
を備える半導体装置において、
前記コンタクトは、所定の深さから上方に行くにしたがって積層方向におけるその断面形状が小さくなるように形成されていることを特徴とする半導体装置。
【請求項２】
所定形状の下層配線を含む第１の配線層と、
該第１の配線層上に形成される層間絶縁膜と、
該層間絶縁膜上に形成され、所定形状の上層配線を含む第２の配線層と、
前記下層配線と前記上層配線とを電気的に接続し、上方に行くにしたがって径が太くなる形状を有するコンタクトと、
を備える半導体装置において、
前記コンタクトは、複数の導電性材料が層状に積層されることによって形成され、前記コンタクトを形成する導電性材料のうち前記上層配線に接する導電性材料は、前記上層配線と同一の材料によって形成されることを特徴とする半導体装置。
【請求項３】
前記コンタクトを形成する導電性材料のうち下層配線に接する導電性材料は、前記コンタクトが形成されるコンタクトホールの底部のみに形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクトを形成する導電性材料のうち前記下層配線に接する導電性材料は、前記コンタクトが形成されるコンタクトホールの底部と側壁部の全体を被覆するように形成されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
所定形状の下層配線を含む第１の配線層と、
該第１の配線層上に形成される層間絶縁膜と、
前記下層配線上の位置で前記層間絶縁膜を貫通するように形成される第１のコンタクトと、
前記層間絶縁膜上に形成される絶縁層と、
前記第１のコンタクトの形成位置と重なるように前記絶縁層の下部側に形成されるコンタクトホールと、このコンタクトホール上に所定形状に形成される配線溝内に、同じ導電性材料を埋め込んで一体的に形成される第２のコンタクトと上層配線と、
を備えることを特徴とする半導体装置。
【請求項６】
配線層を有する半導体装置の製造方法であって、
下層の配線上に層間絶縁膜を形成し、所定の位置にコンタクトを形成する第１の工程と、
前記コンタクトの上部を細く加工処理する第２の工程と、
加工処理した前記コンタクトを有する前記層間絶縁膜上に絶縁膜を形成し、上層の配線を形成する第３の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の工程は、前記コンタクトよりも前記層間絶縁膜のエッチングレートの高いエッチング材料を用いて、前記層間絶縁膜の表面上に前記コンタクトを突出させると共に、この突出したコンタクトの上部を細くするようにエッチングすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の工程は、前記層間絶縁膜をエッチングして前記コンタクトの上部を突出させ、ついで前記コンタクトをエッチングしてその上部を細く加工処理することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第２の工程は、
化学機械研磨によって、前記コンタクトの上面が前記層間絶縁膜の上面よりも高くなるように研磨する工程と、
前記コンタクトの上部が細くなるように前記コンタクトをエッチングする工程と、
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
配線層を有する半導体装置の製造方法であって、
下層の配線上に層間絶縁膜を形成し、所定の位置にコンタクトホールを形成する第１の工程と、
前記コンタクトホールの底部に第１の導電性材料を被覆する第２の工程と、
前記コンタクトホールを埋めるように前記第１の導電性材料とは異なる第２の導電性材料で堆積する第３の工程と、
前記層間絶縁膜の上面に堆積した前記第１と前記第２の導電性材料を除去し、絶縁膜を形成する第４の工程と、
前記絶縁膜に上層の配線を形成する第５の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の工程では、前記コンタクトホールの底部と側壁部の全体を前記第１の導電性材料で被覆することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
配線層を有する半導体装置の製造方法であって、
下層の配線上に層間絶縁膜を形成し、所定の位置に設けた第１のコンタクトホールに導電性材料を堆積させて第１のコンタクトを形成する工程と、
前記層間絶縁膜上に絶縁層を形成する工程と、
前記第１のコンタクトの位置に合わせて前記絶縁層に第２のコンタクトホールを形成する工程と、
前記絶縁層の前記第２のコンタクトホールの上側に配線溝を形成する工程と、
前記第２のコンタクトホールと前記配線溝の側壁部と底部を覆うように電極材料からなるシード層を形成する工程と、
電解メッキ法によって前記第２のコンタクトホールと前記配線溝に同時に前記電極材料を堆積させて、第２のコンタクトと上層の配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁層を介して上下に形成される配線層間を接続するコンタクトを備える半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は高集積化されており、そのために配線が微細に加工されるとともに、多層化されて構成されるようになっている。図９は、半導体装置の構造の従来例を模式的に示す断面図である。半導体基板１０１面内には、シリコン酸化膜からなる素子分離絶縁膜１０２が形成され、この素子分離絶縁膜１０２によって規定される素子形成領域内には、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ１０３が形成されている。ＭＯＳトランジスタ１０３は、ゲート酸化膜、ゲート電極およびサイドウォールを含むゲート構造１０４と、ゲート構造１０４の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１０５とを有している。この半導体基板１０１上には、ＭＯＳトランジスタ１０３を覆って、層間絶縁膜１０６が形成されている。層間絶縁膜１０６内には、ＭＯＳトランジスタ１０３のソース／ドレイン領域１０５に接続されたコンタクトホールが形成され、このコンタクトホール内に導電性材料からなるコンタクト１０７が形成される。層間絶縁膜１０６上には配線層１０８が形成されている。配線層１０８は、絶縁膜１０９と、この絶縁膜１０９内に所定の形状にパターニングされた配線１１０とを有している。配線１１０は、層間絶縁膜１０６に形成されたコンタクト１０７に接続され、下層のソース／ドレイン領域１０５と電気的に接続される。ここで、コンタクト１０７が形成されるコンタクトホールは、上部から下部に行くほど積層面に平行な方向の寸法（すなわち孔径）が小さくなるように構成され、コンタクト１０７は１種類の導電性材料から構成されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】特開２００２−１３４５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置におけるコンタクトにおいて、たとえば図９のコンタクト１０７ｂの右上端部と配線１１０ａの左下端部との距離であるショートマージンＳＭを得るためには、コンタクトホールの径を小さくする必要がある。上述したように、コンタクトホールは上部から下部に向かうほど径が小さくなるので、コンタクトホールの径を小さくするとコンタクトホールの中には下面が下層の配線やソース／ドレイン領域１０５などに接触しないものが形成されてしまう確率が高くなってしまう。また、コンタクト１０７の下面の径が小さくなると、下層の配線やソース／ドレイン領域１０５などとの接触面積が小さくなり、抵抗が高くなってしまう。そのため、これらの問題点を生じさせないようにするためには、すなわちショートマージンを大きく取りながらコンタクト１０７の下層との接触を保つためには、コンタクト１０７の下部を大きくする必要がある。しかし、コンタクト１０７の下部を大きくすること、つまり、コンタクト１０７の上部よりも下部の径の法が大きくなるように形成することは困難であるという問題点があった。また、配線１１０に使用される材料に比べて、コンタクト１０７で使用される導電性材料は高抵抗のものが使用されているので、コンタクト抵抗が回路遅延の原因になってしまうという問題点もあった。
【０００５】
この発明は、上記に鑑みてなされたもので、コンタクトと該コンタクトの上側の配線とのショートマージンを稼いだ半導体装置とその製造方法を得ることを目的とする。また、コンタクト抵抗を低減した半導体装置とその製造方法を得ることも目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明にかかる半導体装置は、所定形状の下層配線を含む第１の配線層と、該第１の配線層上に形成される層間絶縁膜と、該層間絶縁膜上に形成され、所定形状の上層配線を含む第２の配線層と、前記下層配線と前記上層配線とを電気的に接続するコンタクトと、を備える半導体装置において、前記コンタクトは、所定の深さから上方に行くにしたがって積層方向におけるその断面形状が小さくなるように形成されていることを特徴とする。
【０００７】
また、つぎの発明にかかる半導体装置は、所定形状の下層配線を含む第１の配線層と、該第１の配線層上に形成される層間絶縁膜と、該層間絶縁膜上に形成され、所定形状の上層配線を含む第２の配線層と、前記下層配線と前記上層配線とを電気的に接続し、上方に行くにしたがって径が太くなる形状を有するコンタクトと、を備える半導体装置において、前記コンタクトは、複数の導電性材料が層状に積層されることによって形成され、前記コンタクトを形成する導電性材料のうち前記上層配線に接する導電性材料は、前記上層配線と同一の材料によって形成されることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、層間絶縁膜を挟んで上下に形成される配線層の配線間を電気的に接続するコンタクトの上面を細らせるように構成したので、コンタクトと該コンタクトの上側の隣接する配線との間のショートマージンを大きくとることができる。これにより、上側の配線層を形成する際における位置ずれの許容範囲を広くして、半導体装置の不良品と判断される確率を下げることができるという効果を有する。
【０００９】
また、つぎの発明によれば、コンタクトを複数の導電性材料で構成するようにしたので、１種類でコンタクトが構成される場合に比して、コンタクトの抵抗を低下させることができる。その結果、回路遅延を低減させることができるという効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の構造の一例を模式的に示す一部断面図である。シリコンなどの半導体基板１の上面内には、シリコン酸化膜からなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域内には、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ゲート酸化膜、ゲート電極、およびサイドウォールを含むゲート構造４と、ゲート構造４の下方のチャネル領域を挟んで対を成すソース／ドレイン領域５とを有している。
【００１２】
半導体基板１上には、ＭＯＳトランジスタ３を覆って、シリコン酸化膜からなる第１の層間絶縁膜６が形成されている。第１の層間絶縁膜６内には、ＭＯＳトランジスタ３のソース／ドレイン領域５に接続された、複数のコンタクト７が形成されている。第１の層間絶縁膜６上には、複数の配線層が絶縁膜を介して積層されている。この図１では、第１の層間絶縁膜６上に、第１と第２の配線層８，１３が形成される場合が示されている。第１の配線層８は、絶縁膜９と、この絶縁膜９内に所定の形状にパターン形成された第１層配線１０とを有している。第１層配線１０は、第１の層間絶縁膜６に形成されたコンタクト７に接続され、下層のソース／ドレイン領域５と電気的に接続される。また、第１の配線層８上には、第２の層間絶縁膜１１、第２の配線層１３が順に形成されている。第２の配線層１３は、第２の層間絶縁膜１１上に形成された絶縁膜１４と、この絶縁膜１４内に所定の形状にパターン形成された複数の第２層配線１５とを有している。第２層配線１５は、第２の層間絶縁膜１１に形成されたコンタクト１２に接続され、下層の第１層配線１０と電気的に接続されている。なお、特許請求の範囲における第１の配線層は、上側の第２の配線層に対して下層に存在する配線層を意味するものであり、図１における第１層配線１０のほか、半導体基板１上に形成されるソース／ドレイン領域５のような電流の流れる部分を有する層構造を指すものである。また、特許請求の範囲における下層配線は、図１におけるソース／ドレイン領域５や第１層配線１０を含むものであり、上下配線は第１層配線１０や第２層配線１５を含むものである。
【００１３】
この半導体装置に形成されるコンタクト７，１２は、所定の深さから上方に行くにしたがって積層面に平行な方向の径（断面形状）が、小さくなるように形成されている。この実施の形態１の図１に示される例では、その積層面に平行な方向の径が、上に行くにしたがって太くなり、中央よりもやや上面部よりの箇所で径が最大となるが、そこから徐々に径が細くなるように形成されている。
【００１４】
このようなコンタクト７，１２の構造によって、コンタクト７，１２の上端部（たとえば右上端部）とコンタクト７，１２の上側に形成される隣接する配線１０，１５の下端部（たとえば左下端部）との距離であるショートマージンＳＭを従来のものに比して余分に稼ぐことができる。そして、第１の配線層８や第２の配線層１３を形成する際に位置ずれが生じた場合でも、ショートマージンＳＭを大きく取っているので、従来のものに比して各配線層８，１３の位置ずれに対する許容度が大きくなる。
【００１５】
つぎに、この発明にかかる半導体装置の製造方法について説明する。図２−１〜図２−６は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、ここでは、コンタクトを形成する部分を主にして説明を行い、図２−１に示されるように、公知の手法によって、ゲート構造４とソース／ドレイン領域５を含むＭＯＳトランジスタ３や、素子分離絶縁膜２を形成し、その上にシリコン酸化膜からなる第１の層間絶縁膜６を堆積した半導体基板１上にコンタクトを形成する場合を例に挙げて説明する。
【００１６】
図２−１に示される半導体基板１の第１の層間絶縁膜６に、ソース／ドレイン領域５などの半導体基板１上の所定の位置と電気的接続を得るためのコンタクトホールを、一般的なリソグラフィ技術とエッチング技術を用いて形成する（図２−２）。このコンタクトホール６１は、下部から上部に向かってその径（断面積）が増加する形状を有している。ついで、このコンタクトホール６１にタングステン（Ｗ）などの導電性材料を堆積させて、コンタクト７を形成する（図２−３）。
【００１７】
その後、ＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）を用いて、第１の層間絶縁膜６上に堆積したコンタクト７を形成する導電性材料を除去し、コンタクト７の上部が小さくなるように（コンタクト７の上部の径が細くなるように）加工処理を行う（図２−４）。この加工処理は、以下に説明する３つ方法のうちのいずれかによって行われる。
【００１８】
加工処理１：ＣＭＰで第１の層間絶縁膜６上の導電性材料を除去した後、コンタクト７を構成する導電性材料の多少と第１の層間絶縁膜６を構成する絶縁材料をともにエッチングすることが可能なエッチング材料によって、コンタクト７の上部を小さくするように加工する。つまり、コンタクト７よりも第１の層間絶縁膜６の方がエッチングレートの高いエッチング材料を用いて、半導体基板１の表面（第１の層間絶縁膜６の上面）をエッチングすることによって、コンタクト７が取り残されるように第１の層間絶縁膜６の表面を後退させ、さらにコンタクト７の最上部の径が、エッチングされた新たな第１の層間絶縁膜６の上面における径以下となるようにエッチングされる。
【００１９】
加工処理２：ＣＭＰで第１の層間絶縁膜６上の導電性材料を除去した後、最初に第１の層間絶縁膜６をエッチングし、ついでコンタクト７をエッチングする。つまり、第１の層間絶縁膜６のみをエッチングする第１のエッチング材料によって、第１の層間絶縁膜６の上部をエッチングし、その後にコンタクト７のみをエッチングする第２のエッチング材料によって、第１の層間絶縁膜６上に突出した状態にあるコンタクト７を、その上部の径が第１の層間絶縁膜６の上面における径以下となるようにエッチングする。
【００２０】
加工処理３：第１の層間絶縁膜６上の導電性材料を除去するＣＭＰの段階で、コンタクト７の上面が第１の層間絶縁膜６の上面よりも高くなるようにＣＭＰを行った後に、コンタクト７の上部の径が、第１の層間絶縁膜６の上面における径以下となるようにエッチングする。この場合、ＣＭＰを行う際に、コンタクト７よりも第１の層間絶縁膜６の除去が進むように研磨液（スラリ）を選択する必要がある。また、コンタクト７の上部をＣＭＰの段階で細らせることが可能であれば、コンタクトの上部を細らせるためのエッチングを行う必要はない。
【００２１】
上記の加工処理１〜３のいずれかによって上部を細らせたコンタクト７を形成した後、第１の層間絶縁膜６上に、ＣＶＤ法などによって絶縁膜９を形成する（図２−５）。ついで、既に形成された配線やコンタクト７などの位置に合わせて、一般的なリソグラフィ技術とエッチング技術を用いて配線を形成する位置に存在する絶縁膜９を除去する。このとき、絶縁膜９は、コンタクト７の上面部が露出する程度にまで除去される。そして、スパッタ法やＣＶＤ法などの成膜手段で、絶縁膜９上の除去した領域に第１層配線１０を形成する（図２−６）。以上の手順により、第１の層間絶縁膜６を挟んで位置する配線層間を電気的に接続するコンタクト７が形成される。その後、図２−１〜図２−６と同様の手順でコンタクト１２を含む第２の層間絶縁膜１１と第２の配線層１３を形成し、図１に示される半導体装置が製造される。
【００２２】
なお、図２−６において、第１層配線１０を絶縁膜９中に形成する場合に第１層配線１０を構成する配線材料と絶縁膜９との両方に接着性がよく、配線材料の絶縁膜９への拡散を防ぐバリアメタル層を形成してもよい。このようなバリアメタル層として、たとえば、タンタル（Ｔａ）やチタン（Ｔｉ）、Ｗなどの高融点金属、これらの窒化物、窒化珪化物などを用いることができる。また、絶縁膜９中の第１層配線１０を形成するための溝に、配線材料と同じ材料からなる薄膜を形成し、電解メッキ法によって溝に配線を形成するダマシンプロセスを用いてもよい。
【００２３】
この実施の形態１によれば、層間絶縁膜６，１１を挟んで上下に形成される配線層間を電気的に接続するコンタクト７，１２の上面を細らせるように構成したので、コンタクト７，１２とコンタクト７，１２の上側の隣接する配線１０，１５間のショートマージンを大きくとることができるという効果を有する。
【００２４】
実施の形態２．
図３は、この発明にかかる半導体装置の実施の形態２の構造の一例を模式的に示す一部断面図である。この半導体装置は、コンタクトが、複数種類の材料によって構成されていることを特徴とする。なお、この図３において実施の形態１の図１と同一の構成要素には同一の符号を付してその説明を省略している。
【００２５】
この半導体装置に形成されるコンタクト７，１２は、下層部分７ａ，１２ａがたとえばＷなどの第１の導電性材料で構成され、上層部分７ｂ，１２ｂが第１の導電性材料よりも低い比抵抗を有するたとえばＣｕやＡｌなどの第２の導電性材料で構成される。また、第１の導電性材料は、ソース／ドレイン領域５や下層の配線１０などの活性上に形成される。第２の導電性材料としては、コンタクト７，１２の上側に形成される配線１０，１５と同じまたは同じ成分を含み、比抵抗の低い材料を用いることが望ましい。このようなコンタクト７の構造には種々のものが考えられる。図４−１〜図４−３は、コンタクトホールに形成されるコンタクトの一例を示す図である。図４−１には、第１の導電性材料が、コンタクトホール６１の側壁部と底部の全体に厚く堆積され、その上に第２の導電性材料が堆積される場合が示されている。図４−２には、コンタクトホール６１の側壁部と底部に堆積される第１の導電性材料が図４−１に比して薄い場合が示されている。図４−３には、第１の導電性材料が、コンタクトホール６１の底部にのみ堆積され、その上側に第２の導電性材料が堆積される場合が示されている。なお、図３〜図４−３に示されるコンタクト７の構造は例示であり、これらに限られる趣旨ではない。たとえば、これらの図では、コンタクト７が２種類の導電性材料から構成される場合を示しているが、３種類以上の導電性材料によって構成されるものでもよい。
【００２６】
このような構造によって、コンタクト７の全体抵抗を低くすることができる。また、第１の導電性材料をコンタクトの下層部分７ａとして活性上に形成するようにしたので、第２の導電性材料の活性への拡散を防止する機能も有する。また、図４−１〜図４−２に示されるように、コンタクトホールの側壁部も第１の導電性材料で被覆することで、第２の導電性材料の絶縁層への拡散も防止する機能を有する。
【００２７】
つぎに、この発明にかかる半導体装置の製造方法について説明する。図５−１〜図５−６は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、ここでは、コンタクトを形成する部分を主にして説明を行い、図５−１に示されるように、公知の手法によって、ゲート構造４やソース／ドレイン領域５を含むＭＯＳトランジスタ３や、素子分離絶縁膜２を形成し、その上にシリコン酸化膜からなる第１の層間絶縁膜６を堆積した半導体基板１上にコンタクト７を形成する場合を例に挙げて説明する。
【００２８】
図５−１に示される半導体基板１の第１の層間絶縁膜６に、ソース／ドレイン領域５などの半導体基板１上の所定の位置と電気的接続を得るためのコンタクトホール６１を、一般的なリソグラフィ技術とエッチング技術を用いて形成する（図５−２）。このコンタクトホール６１は、下部から上部に向かってその径が増加する形状を有している。ついで、このコンタクトホール６１にＷなどの第１の導電性材料をスパッタ法などの成膜方法で堆積させ、コンタクトの下層部分７ａを形成する（図５−３）。このとき、第１の導電性材料でコンタクトホール６１を全て埋めてしまわずに、コンタクトホール６１の底部と側壁部とに薄い膜が堆積するような成膜条件で成膜する。続けて、Ｃｕなどの第１の導電性材料よりも比抵抗の低い第２の導電性材料をスパッタ法や電解メッキ法などの成膜方法で堆積させ、コンタクトの上層部分７ｂを形成する（図５−４）。この第２の導電性材料は、コンタクトホール６１が全て埋まるように堆積させる。
【００２９】
その後、ＣＭＰにより、第１の層間絶縁膜６の上面に堆積したＣｕ膜とＷ膜とを順に除去し、コンタクト７の上面を露出させる（図５−５）。その後、実施の形態１の図２−５〜図２−６と同様の手順で、第１の層間絶縁膜６上に絶縁膜９を形成し、この絶縁膜９中に配線１０を形成する領域を除去した溝に、上記第２の導電性材料と同じＣｕなどの材料を成膜する（図５−６）。その後、図５−１〜図５−６と同様の手順で２層構造のコンタクト１２を含む第２の層間絶縁膜１１と第２の配線層１３を形成し、図３に示される半導体装置が得られる。
【００３０】
なお、上述した図３〜図５−６には示されていないが、図６に示されるように、第１の導電性材料と第２の導電性材料との間にバリアメタル層７ｃを形成するようにしてもよい。バリアメタル層７ｃとしては、第１の導電性材料が下側の活性上や絶縁層内に拡散しないようにＴａやＴｉ，Ｗ、これらの窒化物、窒化珪化物などを用いることができる。
【００３１】
また、上述した図５−３において、第１の導電性材料をコンタクトホール６１に形成する場合に、図４−３に示されるようにコンタクトホール６１の底部のみに第１の導電性材料を被覆するようにするためには、図５−３の工程の後に、エッチングによってコンタクトホール６１の側壁に形成されたＷなどの第１の導電性材料を除去した後に、図５−４の工程を行えばよい。また、別の方法としては、エッチング成分を含む指向性スパッタ法により底部のみにＷ膜などの第１の導電性材料が形成される成膜条件でＷ膜を形成したり、シリサイド上にコンタクト７を形成する場合には、Ｗのシリサイド上への選択成長を利用して底部のみにＷ膜を形成したりすることも可能である。
【００３２】
この実施の形態２によれば、コンタクト７を複数の導電性材料で構成するようにしたので、コンタクト７を構成する導電性材料を適当な組合せとすることで、１種類でコンタクトが構成される場合に比して、コンタクト７の抵抗を低下させることができるという効果を有する。また、コンタクト７を低抵抗化することによって、回路遅延を低減させることができるという効果も有する。
【００３３】
実施の形態３．
図７は、この発明にかかる半導体装置の実施の形態３の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態２の図３におけるコンタクト７の一部と上側の配線層８がデュアルダマシン構造を有することを特徴とする。ただし、この図７では、層間絶縁膜６上に一層の配線層８しか形成されていない場合を示している。なお、この図７において実施の形態２の図３と同一の構成要素には同一の符号を付してその説明を省略している。また、この図７では、層間絶縁膜６に形成された第１のコンタクト７ｄに対して、後から形成したデュアルダマシン構造の第２のコンタクト７ｅと配線１０の位置がずれてしまっている場合を示している。
【００３４】
この半導体装置に形成されるコンタクトと上側の配線層は２層構造を有する。下側の配線（ここではソース／ドレイン領域５）などに接続される第１のコンタクト７ｄは、層間絶縁膜６に形成される第１のコンタクトホールにＷなどの第１の導電性材料を埋め込むことによって構成される。また、第１のコンタクト７ｄ上には、第２のコンタクト７ｅと上部配線１０がデュアルダマシン構造を持って形成される。つまり、層間絶縁膜６上に形成される第１のコンタクト７ｄと重なる位置に第２のコンタクト７ｅと配線１０を埋め込むための第２のコンタクトホールと配線溝を形成し、これらの第２のコンタクトホールと配線溝に第１の導電性材料よりも比抵抗の低い第２の導電性材料が埋め込まれる。
【００３５】
このような構造によって、コンタクト全体の抵抗を低くすることができる。つまり、従来では、コンタクトは１種類の導電性材料でしかもＷのような材料で形成されていたが、この実施の形態３では、コンタクトは上部の配線１０に使用される導電性材料を含む２種類以上の導電性材料で形成されるので、コンタクト全体の抵抗が低下する。また、第２のコンタクト７ｅを上部配線１０の一部とみることによって、第１のコンタクト７ｄの上端部（たとえば右側上端部）と上部に形成され隣接する配線１０の下端部（たとえば左側下端部）との間の距離であるショートマージンＳＭも広くとることができ、配線時における位置ずれの許容範囲を広げることもできる。
【００３６】
つぎに、この発明にかかる半導体装置の製造方法について説明する。図８−１〜図８−７は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、ここでは、コンタクト７ｄ，７ｅとその上部の配線１０を形成する部分を主にして説明を行い、図８−１に示されるように、公知の手法によって、ゲート構造４とソース／ドレイン領域５を含むＭＯＳトランジスタ３や、素子分離絶縁膜２を形成し、その上にシリコン酸化膜からなる層間絶縁膜６を堆積した半導体基板１上にコンタクト７ｄ，７ｅを形成する場合を例に挙げて説明する。
【００３７】
図８−１に示される半導体基板１の層間絶縁膜６に、ソース／ドレイン領域５などの半導体基板１上の所定の位置と電気的接続を得るための第１のコンタクトホール６２を、一般的なリソグラフィ技術とエッチング技術を用いて形成する（図８−２）。この第１のコンタクトホール６２は、下部から上部に向かってその径が増加する形状を有している。ついで、この第１のコンタクトホール６２にＷなどの第１の導電性材料をスパッタ法などの成膜方法で堆積させ、第１のコンタクト７ｄを形成する（図８−３）。このとき、第１のコンタクトホールを全て埋めるように第１の導電性材料を堆積させる。その後、ＣＭＰにより、層間絶縁膜の上面に堆積した第１の導電性材料膜を順に除去し、第１のコンタクトホールの上面を露出させる（図８−４）。なお、第１のコンタクトホール６２中にＷなどの第１の導電性材料を選択成長させてもよい。この場合には、その後のＣＭＰを省略することもできる。
【００３８】
ついで、層間絶縁膜６上に絶縁膜９を形成し（図８−５）、図８−２〜図８−３で形成した第１のコンタクトホール６２の形成位置に合わせるようにして、一般的なリソグラフィ技術とエッチング技術を用いて第２のコンタクトホール８１と、この第２のコンタクトホール８１の上側に上部の配線を埋め込むための配線溝８２を形成する（図８−６）。その後、第２のコンタクトホール８１と配線溝８２の側壁部と底部にＣｕやＡｌなどの第２の導電性材料からなるシード層８３を形成する（図８−７）。このシード層８３の形成は、スパッタ法やＣＶＤ法などによって行われる。つぎに、電解メッキ法によって、第２のコンタクトホール８１と配線溝８２をＣｕやＡｌなどの第２の導電性材料８４によって埋め込む処理を行い、第２のコンタクト７ｅと配線１０を形成し、ＣＭＰにより絶縁膜９上に堆積した導電性材料を除去する。このようにして、図７に示される半導体装置が得られる。
【００３９】
なお、上述した図７〜図８−７には示されていないが、実施の形態２の場合と同様に、第１の導電性材料と第２の導電性材料との間にバリアメタル層を形成するようにしてもよい。たとえば、バリアメタル層としては、第１の導電性材料が下側の活性上や絶縁層内に拡散しないようにＴａやＴｉ，Ｗ、これらの窒化物、窒化珪化物などを用いることができる。
【００４０】
この実施の形態３によれば、コンタクト７ｄ，７ｅを複数の導電性材料で構成するようにしたので、コンタクトを構成する導電性材料を適当な組合せとすることで、１種類でコンタクトが構成される場合に比して、コンタクトの抵抗を低下させることができるという効果を有する。また、コンタクトを低抵抗化することによって、回路遅延を低減させることができるという効果も有する。さらに、上側の第２のコンタクト７ｅの上側と配線１０をデュアルダマシン構造とすることによって、下側の第１のコンタクト７ｄとこのコンタクト７ｄに隣接する上側の配線１０とのショートマージンを稼ぐことができるという効果も有する。
【産業上の利用可能性】
【００４１】
以上のように、この発明にかかる半導体装置は、下層配線と上層配線とが絶縁層を挟んで形成され、互いにコンタクトによって電気的に接続される構造を有する半導体装置に有用である。
【図面の簡単な説明】
【００４２】
【図１】この発明による半導体装置の実施の形態１の構造の一例を示す断面図である。
【図２−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図２−５】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。
【図２−６】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。
【図３】この発明による半導体装置の実施の形態２の構造の一例を示す断面図である。
【図４−１】コンタクトホールに形成されるコンタクトの一例を示す図である（その１）。
【図４−２】コンタクトホールに形成されるコンタクトの一例を示す図である（その２）。
【図４−３】コンタクトホールに形成されるコンタクトの一例を示す図である（その３）。
【図５−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図５−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図５−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図５−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図５−５】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。
【図５−６】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。
【図６】この発明による半導体装置の実施の形態２の構造の一例を示す断面図である。
【図７】この発明による半導体装置の実施の形態３の構造の一例を示す断面図である。
【図８−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図８−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図８−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図８−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図８−５】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。
【図８−６】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。
【図８−７】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。
【図９】従来の半導体装置の構造を模式的に示す断面図である。
【符号の説明】
【００４３】
１  半導体基板
２  素子分離絶縁膜
３  ＭＯＳトランジスタ
４  ゲート構造
５  ソース／ドレイン領域
６  層間絶縁膜（第１の層間絶縁膜）
７，１２  コンタクト
８  第１の配線層
９，１４  絶縁膜
１０  第１層配線
１１  第２の層間絶縁膜
１３  第２の配線層
１５  第２層配線
６１，６２  コンタクトホール（第１のコンタクトホール）
８１  第２のコンタクトホール
８２  配線溝
８３  シード層
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図８−４】
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【図８−５】
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【図８−６】
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【図８−７】
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【図９】
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