(57)【要約】【課題】  安定製造が可能であり、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜ＳＯＩ基板を用いたＭＯＳ型半導体装置の製造方法を提供することを目的とする。【解決手段】  極薄膜ＳＯＩ基板を用いたＭＯＳ型半導体装置において、ソースおよびドレイン上に薄い絶縁膜中に設けたコンタクトを介して多結晶シリコンを形成し、次に比較的厚い絶縁膜を設けコンタクトを形成し、金属配線とソースおよびドレインの電気的接合は多結晶シリコンを介して行うようにした。【選択図】  図３
2006032542.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上の単結晶半導体中に形成されたＭＯＳトランジスターのソースおよびドレイン上に第１の絶縁膜を形成する工程と、前記ソースおよびドレイン上の前記第１の絶縁膜中に選択的に第１のコンタクト孔を形成する工程と、多結晶シリコンを被着する工程と、前記多結晶シリコンと前記ソースおよびドレインの界面に不純物プロファイルのピークが設定されて選択的に不純物をイオン注入する工程と、第２の絶縁膜を形成する工程と、前記第２の絶縁膜中に選択的に第２のコンタクト孔を形成する工程と、金属配線を形成する工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶シリコン膜の膜厚が50nmから200nmである請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜の膜厚が50nmから200nmである請求項１記載の半導体装置の製造方法。
【請求項４】
前記不純物はNMOS領域にはリンをド−ズ量が1×1015/cm2から5×1015/cm2の範囲で導入し、
PMOS領域にはボロンないしBF2をド−ズ量が1×1015/cm2から5×1015/cm2の範囲で導入する請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低電圧動作、低消費電力かつ高速動作である極薄膜SOI基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
活性層の厚さが100nm以下のSOI(Silicon On Insulator)基板を用いたMOS型半導体装置は完全空乏型動作が可能であり、従来の半導体基板を用いた半導体装置に比して低電圧動作が可能である。従って、低消費電力であり、また寄生容量が小さいことからより一層高速動作が可能な半導体装置である。
【０００３】
SOI基板を用いた半導体素子のパフォーマンスを向上させるには、より一層活性層の厚さを薄膜化する必要があるが、その場合MOSトランジスターのソースおよびドレインと金属配線の電気的結合を行うコンタクト孔が、活性層厚さが薄いためコンタクト孔形成時に活性層下層の絶縁膜にまで達してしまい十分なコンタクトが取れなくなるという問題を有している。
【０００４】
その解決策として、ソースおよびドレイン上に単結晶を成長させる方法がある（例えば、特許文献１）。
【特許文献１】特開平５−３２６５５６号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来の構造において、単結晶成長は装置状況の変動によっては結晶欠陥が生じ、安定して結晶成長が行えないという問題を有している。また単結晶成長装置は高価な製造装置であり、その製造装置を用いて製造された半導体装置はコストが高いという欠点も有している。
【０００６】
本発明は安定して製造が行え、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜SOI基板を用いたMOS型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は次の手段を用いた。
（１）絶縁膜上の単結晶半導体中に形成されたMOSトランジスターのソースおよびドレイン上に第１の絶縁膜を形成する工程と、前記ソースおよびドレイン上の前記第１の絶縁膜中に選択的に第１のコンタクト孔を形成する工程と、多結晶シリコンを比着する工程と、前記多結晶シリコンと前記ソースおよびドレインの界面に不純物プロファイルのピークが設定されて選択的に不純物をイオン注入する工程と、第２の絶縁膜を形成する工程と、前記第２の絶縁膜中に選択的に第２のコンタクト孔を形成する工程と、金属配線を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
（２）前記多結晶シリコン膜の膜厚が50nmから200nmであることを特徴とする半導体装置の製造方法とした。
（３）前記第１の絶縁膜の膜厚が50nmから200nmであることを特徴とする半導体装置の製造方法とした。
（４）前記不純物はNMOS領域にはリンをド−ズ量が1×1015/cm2から5×1015/cm2の範囲で導入し、
PMOS領域にはボロンないしBF2をド−ズ量が1×1015/cm2から5×1015/cm2の範囲で導入することを特徴とする半導体装置の製造方法とした。
【発明の効果】
【０００８】
上述したように、本発明の製造方法によれば、安定して製造が可能であり、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜SOI基板を用いたMOS型半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明による半導体装置の製造方法の実施例を図面を用いて説明する。図１から図３には本発明の実施例の半導体装置の製造方法を示している。
【００１０】
図１は支持基板１０１上の形成された埋込絶縁膜１０２上の半導体活性層中に通常のMOSトランジスター形成工程を経ることによりNMOSとPMOSを形成した様子を示している。NMOSとPMOSはフィールド絶縁膜１０３および埋込絶縁膜１０２により各々完全に絶縁分離されている。完全空乏型動作とするため、活性層の厚さは100nm以下としてある。
【００１１】
次に第１の絶縁膜１０７をCVD(Chemical Vapor Deposition)法により50nmから200nm被着した後、フォトリソグラフィー法とウェットエッチングによりソ−スおよびドレイン上の第１の絶縁膜に第１のコンタクト１０８を形成し、次にLPCVD(Low Pressure CVD)法により（第１の）多結晶シリコン１０９を50nmから200nm被着し、次にフォトリソグラフィー法によりNMOS領域を選択的に開口するようにフォトレジストをパターニングしてN型不純物であるリンをイオン注入法によりNMOS上の多結晶シリコン中に導入した後フォトレジストを除去し、次にフォトリソグラフィー法によりPMOS領域を選択的に開口するようにフォトレジストをパターニングしてP型不純物であるボロンないしBF2をイオン注入法によりPMOS上の多結晶シリコン中に導入した後フォトレジストを除去し、次にフォトリソグラフィー法とドライエッチング法により多結晶シリコンをソースおよびドレイン上に選択的にパターニングした様子を図２示す。第１の絶縁膜は例えばシリコン酸化膜であり、形成後に膜質の改善のために熱処理を行ってもよい。
【００１２】
第１の絶縁膜中に形成するコンタクトはウェットエッチングにより行われるが、酸化膜のウェットエッチングにおけるシリコンに対する選択比は極めて大きいため、SOIの活性層厚みが極めて薄くてもコンタクトが埋込絶縁膜に達することはなく、そのためウェットエッチングが用いられる。ただし第１の絶縁膜１０７の膜厚が厚いとウェットエッチングにおけるサイドエッチも大きく微細パターン形成には向かないため、第１の絶縁膜は絶縁性が保てる範囲内で薄膜化（２００nm以下に）する必要がある。また余り薄いと（５０nm以下）であると、膜厚のコントロールが難しいことと、絶縁性に難点を有することになる。
【００１３】
多結晶シリコン１０９の膜厚は後述する第２のコンタクト孔形成時に消失しない範囲の膜厚であればよい。多結晶シリコン１０９が５０nm以下であると、後述する第２のコンタクト孔形成時に消失する危険性があり、２００nm以上であると、微細化に難点を有する。
【００１４】
多結晶シリコンはノンドープで被着され、そのままでは多結晶シリコンとソースおよびドレイン間のコンタクト抵抗が低抵抗とならないため、不純物を多結晶シリコン中に導入することによりコンタクト抵抗を低抵抗化する。NMOS領域にはドーパントとしてリンを用いてドーズ量1×1015/cm2から5×1015/cm2の範囲でイオン注入し、PMOS領域にはドーパントとしてボロンないしはBF2を用いてドーズ量1×1015/cm2から5×1015/cm2の範囲でイオン注入する。コンタクト抵抗を効果的に下げるために、イオン注入におけるプロジェクションレンジのピークがソースおよびドレインと多結晶シリコンの界面に位置するようにイオン注入における加速エネルギーを設定する。
【００１５】
多結晶シリコンのパターニングはイオン注入の後に行うと述べたが、先に多結晶シリコンのパターニングを行い、その後イオン注入を行っても構わない。また必要に応じて不純物の活性化のため例えば800℃から900℃の温度で熱処理を行う場合もある。
【００１６】
次に第２の絶縁膜１１１をCVD法により被着した後しかるべき平坦化処理を行い、フォトリソグラフィー法とドライエッチングによりソ−スおよびドレイン上の第２の絶縁膜に第２のコンタクト１１０を形成し、次にスパッタ法により金属１１２を被着し、次にフォトリソグラフィー法とドライエッチング法により金属をパターニングした様子を図３示す。
【００１７】
第２のコンタクト形成はドライエッチングにより行われるが、十分な厚みの多結晶シリコンがソースおよびドレイン上に設けられているため、従来の問題であったコンタクトが埋込絶縁膜に達するという問題は生じない。
【００１８】
以上の製造方法とすることにより、SOIの活性層が薄くなっても金属配線とソースおよびドレインの電気的接合を得るためのコンタクト形成において、ソースおよびドレイン上に多結晶シリコンが設けられているためにコンタクトは埋込絶縁膜に達することなく、安定して半導体装置の製造が行えるのである。
【００１９】
実施例においてはMOS構造は所謂シングルドレイン構造を示したが、LDD(Lightly Doped Drain)構造やドレインエクステンション構造においても同様な製造方法は適用可能であり、また得られる効果も同等である。
【００２０】
また以上の実施例によれば半導体の製造で一般的に普及している製造装置での実施が可能であり、高価な製造装置を用いる必要もない。
【図面の簡単な説明】
【００２１】
【図１】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図２】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図３】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図４】従来の半導体装置を示す模式的断面図である。
【符号の説明】
【００２２】
１０１、２０１  支持基板
１０２、２０２  埋込絶縁膜
１０３、２０３  フィールド絶縁膜
１０４、２０４  N＋
１０５、P＋
１０６、２０５  ゲート電極
１０７  第１の絶縁膜
１０８  第１のコンタクト
１０９  多結晶シリコン
１１０  第２のコンタクト
１１１  第２の絶縁膜
１１２  金属
１１３  NMOS
１１４  PMOS
２１５  単結晶シリコン
【図１】
2006032542.tif 000003
【図２】
2006032542.tif 000004
【図３】
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【図４】
2006032542.tif 000006