(57)【要約】【課題】  簡易な構成によって、チップ面積の増大を抑制し、パッケージのリード端子数の増大を抑え、さらには寄生インダクタンスを低減可能な半導体集積回路装置を提供する。【解決手段】  本発明の半導体集積回路装置は、半導体基板上にもうけられた複数の回路ブロックのうち、互いに並列に動作状態になることのない第１の回路ブロック１と第２の回路ブロック２について、第１の回路ブロック１と第２の回路ブロック２のＧＮＤラインＧ１を共通とした構成である。そして、一つのボンディングパッドＰＤとＧＮＤラインＧ１とが電気的に結合されている。したがって、２つの回路ブロックのＧＮＤ端子が１つとされるためリード端子数の低減が可能となる。【選択図】        図１
2006073821.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数の回路を備え、
前記複数の回路は、互いに並列に動作しない第１の回路と第２の回路とを含み、
前記半導体基板上に設けられた前記第１の回路と前記第２の回路に対して電源電圧および接地電圧の一方を供給する共通の第１の電源線をさらに備える、半導体集積回路装置。
【請求項２】
前記第１の電源線と電気的に結合される少なくとも１つのボンディングパッドをさらに備える、請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体基板を収納するパッケージに設けられた外部からの電圧の供給を受けるリードと、
前記リードと各前記少なくとも１つのボンディングパッドとを電気的に結合するボンディングワイヤとをさらに備え、
前記リードと、各前記少なくとも１つのボンディングパッドとを電気的に結合するボンディングワイヤの本数は、複数本に設定される、請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１および第２の回路のうちの少なくとも一方は、エミッタ接地増幅回路を含む、請求項１〜３までのいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第１の回路は、高周波通信回路の受信系回路に対応し、前記第２の回路は、前記高周波通信回路の前記受信系回路と並列に動作しない送信系回路に対応する、請求項１〜４までのいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記半導体基板を収納するパッケージに設けられた外部からの電圧の供給を受けるリードと、
前記リードと各前記少なくとも１つのボンディングパッドとを電気的に結合するボンディングワイヤとをさらに備え、
前記半導体基板は、前記少なくとも１つのボンディングパッドを含む複数個のボンディングパッドを備え、
前記リードは、前記複数個のボンディングパッドのうち他のボンディングパッドよりも前記ボンディングワイヤの長さが短くなる前記少なくとも１つのボンディングパッドと電気的に結合される、請求項２に記載の半導体集積回路装置。
【請求項７】
前記第１の回路と前記第２の回路とは、前記第１の電源線の長さが短くなるように前記少なくとも１つのボンディングパッドと近接して配置される、請求項２，３または６に記載の半導体集積回路装置。
【請求項８】
前記第１の回路と前記第２の回路に対して前記電源電圧および前記接地電圧の他方を供給する共通の第２の電源線をさらに備える、請求項１〜７までのいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波通信装置の送信系回路および受信系回路のように、互いにどちらか一方のみが動作するような回路を含む半導体集積回路装置に係り、特に集積回路チップと半導体パッケージとの電気的な接続がボンディングワイヤによってなされるものに関する。
【背景技術】
【０００２】
一般的に、半導体集積回路装置の集積回路チップ（以下、単にチップとも称する）は、上面に複数のボンディングパッドを有しており、当該複数のボンディングパッドは、チップに形成される回路の周辺領域に配列されている。そして、このボンディングパッドと、集積回路チップを収納する半導体パッケージ（以下、単にパッケージとも称する）のリード端子とがボンディングワイヤによって電気的に接続され、外部との間の信号の授受あるいは回路動作に必要な電圧の印加等が行なわれる。
【０００３】
一方、ボンディングパッドと半導体パッケージのリード端子との間を電気的に接続するボンディングワイヤのもつ寄生インダクタンスが集積回路チップの回路特性に大きく影響を与えることが知られており重要な課題となっている。
【０００４】
一例として、エミッタ接地増幅回路においては、いわゆるエミッタデジェネレーションにより、接地電圧ＧＮＤが供給されるボンディングパッドに接続されたボンディングワイヤのもつ寄生インダクタンスが回路特性を著しく劣化させるという問題がある。なお、エミッタデジェネレーションとは、トランジスタのエミッタと接地点との間にインピーダンス成分が存在すると、インピーダンスによる負帰還によりエミッタ接地増幅回路の相互コンダクタンスが劣化し、パワー劣化を生じさせる現象である。
【０００５】
この点に関連して、特開２００２−４３８６９号公報には、インダクタンス等による接地インピーダンスの増大に伴う増幅回路のパワー劣化という問題を抑制する構成が開示されている。具体的には、信号増幅回路に対して接地電圧ＧＮＤを供給する第１接地端子とは別に、容量結合回路を介して接地電圧ＧＮＤと接続される第２接地端子を設けて、ボンディングワイヤと容量結合回路とのインピーダンスの関係が使用周波数で直列共振となるように容量結合回路のキャパシタンス値を設定し、それによって接地インピーダンスを最小の値に設定して、パワー劣化が生じにくくなる構成が開示されている。
【特許文献１】特開２００２−４３８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記公報に従う構成は、インピーダンスを低減するための最適な容量値を決めるのが非常に困難であり、構成が複雑化するという問題もある。
【０００７】
特に、高周波回路においては、ボンディングワイヤのもつ寄生インダクタンスが回路特性に与える影響は大きく、入力信号の使用周波数の範囲すなわち周波数帯域が広い場合には、上記構成では、十分な効果を得ることは難しいという問題がある。
【０００８】
別の方式として、複数のボンディングワイヤを並列に接続することにより、ボンディングワイヤの接続に伴う寄生インダクタンスを低減することも可能である。
【０００９】
しかしながら、一般的に半導体集積回路装置は、小型化、低コスト化の観点から、チップ面積の縮小及びパッケージのリード端子数の低下が望まれており、上記方式は、ボンディングパッドの増加に伴うチップ面積の増大、及びパッケージのリード端子数の増大を招くという問題がある。
【００１０】
本発明は、上記のような問題点を解決するためになされたものであって、簡易な構成によって、チップ面積の増大を抑制し、パッケージのリード端子数の増大を抑え、さらには寄生インダクタンスを低減可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路装置は、半導体基板上に設けられた複数の回路を備える。複数の回路は、互いに並列に動作しない第１の回路と第２の回路とを含む。半導体基板上に設けられた第１の回路と第２の回路に対して電源電圧および接地電圧の一方を供給する共通の第１の電源線をさらに備える。
【００１２】
好ましくは、第１の電源線と電気的に結合される少なくとも１つのボンディングパッドをさらに備える。
【００１３】
特に、半導体基板を収納するパッケージに設けられた外部からの電圧の供給を受けるリードと、リードと各少なくとも１つのボンディングパッドとを電気的に結合するボンディングワイヤとをさらに備える。リードと、各少なくとも１つのボンディングパッドとを電気的に結合するボンディングワイヤの本数は、複数本に設定される。
【００１４】
好ましくは、第１および第２の回路のうちの少なくとも一方は、エミッタ接地増幅回路を含む。
【００１５】
好ましくは、第１の回路は、高周波通信回路の受信系回路に対応し、第２の回路は、高周波通信回路の受信系回路と並列に動作しない送信系回路に対応する。
【００１６】
特に、半導体基板を収納するパッケージに設けられた外部からの電圧の供給を受けるリードと、リードと各少なくとも１つのボンディングパッドとを電気的に結合するボンディングワイヤとをさらに備える。半導体基板は、少なくとも１つのボンディングパッドを含む複数個のボンディングパッドを備える。リードは、複数個のボンディングパッドのうち他のボンディングパッドよりもボンディングワイヤの長さが短くなる少なくとも１つのボンディングパッドと電気的に結合される。
【００１７】
特に、第１の回路と第２の回路とは、第１の電源線の長さが短くなるように少なくとも１つのボンディングパッドと近接して配置される。
【００１８】
好ましくは、第１の回路と第２の回路に対して電源電圧および接地電圧の他方を供給する共通の第２の電源線をさらに備える。
【発明の効果】
【００１９】
本発明の半導体集積回路装置は、互いに並列に動作しない第１の回路と第２の回路に対して電源電圧および接地電圧の一方を供給する共通の第１の電源線を備える。したがって、電源線の本数を低減し、さらに、電源線と接続される端子数を低減してチップ面積を縮小することができる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１に従う集積回路チップＴＰの概略ブロック図である。
【００２２】
図１を参照して、集積回路チップＴＰは、第１〜第４の回路ブロック１〜４と、その周辺領域に配置された複数のボンディングパッドＰＤと、ＶＤＤラインＶ１〜Ｖ４と、ＧＮＤラインＧ１，Ｇ３，Ｇ４とを含む。第１〜第４の回路ブロック１〜４は、ＶＤＤラインＶ１〜Ｖ４にそれぞれ対応して接続され、電源電圧ＶＤＤの供給を受けるものとする。また、第１および第２の回路ブロック１，２は、ＧＮＤラインＧ１を共有して接続され、ＧＮＤラインＧ１から接地電圧ＧＮＤの供給を受けるものとする。また、第３および第４の回路ブロック３，４は、ＧＮＤラインＧ３，Ｇ４のそれぞれから接地電圧ＧＮＤの供給を受けるものとする。尚、本例においては、各回路ブロック１〜４の入出力ラインは省略している。なお、ＶＤＤラインおよびＧＮＤラインは、電源電圧ＶＤＤおよび接地電圧ＧＮＤの電圧をそれぞれ供給する電源線である。
【００２３】
ここで、第１の回路ブロックと第２の回路ブロックとは、互いに並列に動作状態になることはないものとする。第３の回路ブロック、及び第４の回路ブロックは任意の動作状態をとるものとする。
【００２４】
通常、半導体集積回路装置のリード端子としては、入出力ラインと電気的に結合される入出力端子、ＶＤＤラインと電気的に結合される電源端子、ＧＮＤラインと電気的に結合されるＧＮＤ端子の３つに大別される。そして、ノイズ等の影響を考慮して、各回路ブロック毎にＶＤＤラインおよびＧＮＤラインが独立に設けられる構成が一般的である。したがって、集積回路チップ上の回路ブロックの数が増加すれば、それだけ必要なＶＤＤおよびＧＮＤラインは増加する為、半導体集積回路装置の回路規模が大きくなるとともに、ラインと接続するためのボンディングパッドの数も増加する。すなわち、ボンディングパッドと接続される半導体パッケージのリード端子数も増加してしまうことになる。
【００２５】
しかしながら、例えば高周波通信装置の送信系回路および受信系回路のように、互いにどちらか一方のみが動作するような回路を含む半導体集積回路装置の場合、動作していない方の回路はノイズを発生することが無い。すなわち、両回路のＧＮＤラインを共通にしても一方のみしか動作しないために他方からのノイズは問題にはならない。
【００２６】
そこで、本発明の半導体集積回路装置は、半導体基板上にもうけられた複数の回路ブロックのうち、互いに並列に動作状態になることのない第１の回路ブロック１と第２の回路ブロック２について、第１の回路ブロック１と第２の回路ブロック２のＧＮＤラインＧ１を共通とした構成である。
【００２７】
本例においては、単一のボンディングパッドとＧＮＤラインとが接続される。したがって、２つの回路ブロックのＧＮＤ端子が１つとされるためリード端子数の低減が可能となる。
【００２８】
なお、本例においては、一例として互いに並列に動作状態になることのない第１の回路ブロックと第２の回路ブロックとの組について説明したが、半導体チップに同様の組が複数存在する場合には、同様の方式に従って、ＧＮＤラインを共有することにより、回路ブロックの数に対するＧＮＤ端子の数も低減することが可能となる。これにより、半導体集積回路装置の回路規模を小さくし、その分パッケージのリード端子数も減少させることができる。
【００２９】
（実施の形態２）
図２は、本発明の実施の形態２に従う集積回路チップＴＰａの概略ブロック図である。
【００３０】
図２を参照して、本発明の実施の形態２に従う集積回路チップＴＰａは、本発明の実施の形態１に従う集積回路チップＴＰと比較して、ＧＮＤラインＧ１が３個のボンディングパッドＰＤ０〜ＰＤ２と接続される点が異なる。その他の点については、図１の集積回路チップＴＰで説明したのと同様であるのでその詳細な説明は繰返さない。尚、各図において同等部分には同一符号にて示している。
【００３１】
本発明の実施の形態２に従うチップ構成は、上記ＧＮＤラインＧ１を複数の回路ブロックで共有するために使用しない複数のボンディングパッドＰＤに接続することにより、全体としてＧＮＤ端子の数の増大を抑えながら、ボンディングワイヤの複数接続による寄生インダクタンスを低減することが可能となる。
【００３２】
なお、本例においては、ＧＮＤラインＧ１を３つのボンディングパッドＰＤ０〜ＰＤ２と接続した構成について説明したが、これに限られず、更に多くのボンディングパッドと接続させることにより、さらに寄生インダクタンスの低減を図ることができる。
【００３３】
（実施の形態３）
図３は、本発明の実施の形態３に従う集積回路チップＴＰａとリード端子との関係を説明する図である。
【００３４】
図３を参照して、本例においては、半導体パッケージのリード端子ＲＤ０〜ＲＤ２が示されている。半導体パッケージのリード端子ＲＤ０〜ＲＤ２にそれぞれ対応してボンディングパッドＰＤ０〜ＰＤ２がボンディングワイヤにより接続されている。そして、本例においては、リード端子と、対応するボンディングパッドとを電気的に接続するためのボンディングワイヤが複数本ある。本例においては、ボンディングワイヤはそれぞれ２本ずつボンディングパッドと接続される例を示しているが、２本に限られず、それ以上とすることも可能である。
【００３５】
本実施の形態３に従う構成により、並列接続されるボンディングワイヤの本数が増えることにより、さらなる寄生インダクタンスの低減が可能となる。
【００３６】
（実施の形態４）
図４は、本発明の実施の形態４に従うエミッタ接地増幅回路１０の回路構成図である。
【００３７】
図４を参照して、エミッタ接地増幅回路１０は、バイポーラトランジスタ１１と、負荷インダクタ１２と、エミッタ接地増幅回路１０の入力端子１３と、エミッタ接地増幅回路１０の出力端子１４と、ＶＤＤラインと接続される電源端子１５と、ＧＮＤラインと接続されるＧＮＤ端子１６とを含む。
【００３８】
エミッタ接地増幅回路１０は、入力端子１３からの入力信号を負荷インダクタ１２およびバイポーラトランジスタ１１に基づく所定の増幅率で増幅して出力端子１４に出力する。
【００３９】
このようなエミッタ接地増幅回路１０が例えば図１〜図３の第１の回路ブロックとして設けられている場合、ＧＮＤ端子１６を図１〜図３のＧＮＤラインに接続すれば、エミッタ接地増幅回路のエミッタと接地間のインピーダンスは低減される。したがって、上述したエミッタデジェネレーションによる相互コンダクタンスの劣化を抑制して、所望の増幅率で信号を増幅することができる。
【００４０】
本例においては、互いに並列に動作状態になることのない第１の回路ブロックと第２の回路ブロックとのうち、少なくともどちらか一方がエミッタ接地増幅回路を含むものとする。既に述べた通り、エミッタ接地増幅回路は寄生インダクタンスに非常に敏感であるため、通常、その対策として複数のＧＮＤ端子を必要とするが、本発明によればＧＮＤ端子の増加を抑えることが可能となる。さらに、エミッタ接地増幅回路のような、寄生インダクタンスを低減する必要があるような回路のＧＮＤ端子に実施の形態３で説明した複数のボンディングワイヤを並列接続した場合、ＧＮＤ端子数の増加をさらに抑えることができる。
【００４１】
（実施の形態５）
本発明の実施の形態５は、上記で説明した半導体集積回路装置の具体的構成の一例として高周波通信回路１００に適用した場合について説明する。
【００４２】
図５は、本発明の実施の形態５に従う高周波通信回路１００の概略ブロック図である。
【００４３】
図５を参照して、本発明の実施の形態５に従う高周波通信回路１００は、低雑音増幅器（ＬＮＡ）２０と、ミキサ２１，３１と、バンドパスフィルタ２２，３２と、復調器２３と、パワーアンプ（ＰＡ）３０と、変調器３３と、ＰＬＬ４０と、局部発振器（ＶＣＯ）４１，４２とを含む。ＬＮＡ２０と、ミキサ２１と、バンドパスフィルタ２２と、復調器２３とは、受信系の回路ブロック２４を構成する（以下、受信系回路ブロック２４とも称する）。また、ＰＡ３０と、ミキサ３１と、バンドパスフィルタ３２と、変調器３３とは、送信系の回路ブロック３４を構成する（以下、送信系回路ブロック３４とも称する）。受信系および送信系回路ブロック２４，３４は、並列に動作状態になることはない。局部発振器４１，４２およびＰＬＬ４０は、受信および送信状態いずれにおいても動作状態である。
【００４４】
また、高周波通信回路１００は、受信系回路ブロック２４の入力端子５０と、受信系回路ブロック２４の出力端子５６と、送信系回路ブロック３４の出力端子５２と、送信系回路ブロック３４の入力端子５４と、ＬＮＡとＰＡとが共有するＧＮＤ端子５１と、受信系および送信系回路ブロック２４，３４において、２つのミキサ２１，３１が共有するＧＮＤ端子５３と、復調器２３と変調器３３とが共有するＧＮＤ端子５５とが設けられている。
【００４５】
次に、高周波通信回路１００の動作について説明する。
【００４６】
高周波通信回路１００が受信状態にあるとき、送信系回路ブロック３４は非動作状態にあり、受信系回路ブロック２４とその他の回路は動作状態にある。受信系の入力端子５０から入力される受信信号はＬＮＡ２０で増幅された後、ミキサ２１によって局部発振器４２の出力信号と掛け合わされ、所望の周波数へダウンコンバートされる。ダウンコンバートされた信号はバンドパスフィルタ２２で不要な周波数成分が除去された後、復調器２３によって局部発振器４１の出力信号に基づいて復調され、受信系回路ブロック２４の出力端子５６から出力される。
【００４７】
一方、高周波通信回路１００が送信状態にあるときは、受信系回路ブロック２４は非動作状態にあり、送信系回路ブロック３４とその他の回路は動作状態にある。送信系回路ブロックの入力端子５４から入力される送信信号は局部発振器４１の出力信号に基づいて変調器３３で変調された後、バンドパスフィルタ３２で不要な周波数成分が除去されて、ミキサ３１に入力される。この送信信号はミキサ３１で局部発振器４２の出力信号と掛け合わされ、所望の周波数にアップコンバートされ、ＰＡ３０で増幅された後、送信系の出力端子５２から出力される。尚、ＰＬＬ４０は、局部発振器４１，４２の出力信号の発振周波数を所望の周波数に設定する。
【００４８】
本例においては、ＬＮＡ２０とＰＡ３０との組、受信系回路ブロックのミキサ２１と送信系回路ブロックのミキサ３１との組、復調器２３と変調器３３との組の３つの組のＧＮＤラインを共通にした場合が一例として示されている。具体的には、ＬＮＡ２０とＰＡ３０とは、ＧＮＤ端子５１を介して接地電圧ＧＮＤが供給される。受信ミキサ２１とミキサ３１とは、ＧＮＤ端子５３を介して接地電圧ＧＮＤが供給される。復調器２３と変調器３３とは、ＧＮＤ端子５５を介して接地電圧ＧＮＤが供給される。ここでは、このように３つの組について、ＧＮＤラインを共有した構成について説明したが、これに限られず、並列に動作状態になることはない受信系回路ブロック２４を構成する回路と送信系回路ブロック３４を構成する回路との任意の組でＧＮＤラインを共有する構成としても良い。
【００４９】
通常、高周波通信回路を同一半導体基板上に集積したとき、数多くの回路ブロックが存在するために、多くのリード端子が必要となる。ところが、高周波通信回路は上述したように送信状態と受信状態とで回路の動作が異なり、上記受信系回路ブロックと送信系回路ブロックとの組が存在するのでＧＮＤラインを共通にすることで、ボンディングパッドの個数を低減させることにより結果としてリード端子数を低減することが可能となる。
【００５０】
（実施の形態６）
図６は、本発明の実施の形態６に従う集積回路チップＴＰｂとリード端子との接続関係を説明する図である。
【００５１】
図６を参照して、本例においては、リード端子ＲＤ３〜ＲＤ６が示されている。そして、第１の回路ブロック１と第２の回路ブロック２とが共有しているＧＮＤラインＧ１が示されている。
【００５２】
図６に示されるように、ボンディングワイヤの長さは、ワイヤが接続されるボンディングパッドとリード端子との位置で決まるため、それぞれ長さが異なる。例えば、半導体チップの４隅近傍のパッドに接続されるワイヤは、他のワイヤに比べて長くなってしまう傾向がある。寄生インダクタンスを低減するには、ボンディングワイヤはできるだけ短くするのが望ましい。
【００５３】
ボンディングワイヤの長さが最も短くなるような位置のパッドと共有のＧＮＤラインとを接続することにより寄生インダクタンスを低減する。具体的には、リード端子ＲＤに隣接する複数のパッドのうちの他のパッドの長さよりも短くなるような位置のパッドと対応するリード端子ＲＤとをボンディングワイヤＷＲを用いて接続する。
【００５４】
また、半導体チップ上のＧＮＤラインは、周知の通り長ければ長いほど、寄生抵抗、寄生容量、及び寄生インダクタンスが増加するため、できるだけ短い方が望ましい。
【００５５】
したがって、ＧＮＤラインを短くするようにリード端子ＲＤと接続されたボンディングパッドに近接してＧＮＤラインと接続される第１および第２の回路ブロック１，２を配置することによって、さらに寄生インピーダンスを低減することが可能となる。
【００５６】
（実施の形態７）
上記の実施の形態においては、ＧＮＤラインを共有にした構成によりＧＮＤ端子数の増加を防止するともに寄生インダクタンスを低減する構成について説明したが、ＧＮＤラインのみならずＶＤＤラインにも全く同様に適用可能である。
【００５７】
図７は、本発明の実施の形態７に従う集積回路チップＴＰｃの概略ブロック図である。
【００５８】
図７を参照して、本発明の実施の形態７に従う集積回路チップＴＰｃは、第１の回路ブロックと第２の回路ブロックとのＶＤＤラインＶ１＃をＧＮＤラインＧ１とともに共通にしたものである。
【００５９】
本発明の半導体集積回路装置は、第１の回路ブロックと第２の回路ブロックとのＶＤＤラインが共通であるものである。よって、ＶＤＤラインを共通にすることでチップ面積の縮小及びパッケージのリード端子数の低下が可能となる。なお、当該構成は、上記の実施の形態１〜６に対して同様に適用可能である。
【００６０】
以上説明したように、本発明の半導体集積回路装置は、チップ面積の増大、及びパッケージのリード端子数の増大を抑え、且つ寄生インダクタンス成分を低減させることが可能である。
【００６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１に従う集積回路チップＴＰの概略ブロック図である。
【図２】本発明の実施の形態２に従う集積回路チップＴＰａの概略ブロック図である。
【図３】本発明の実施の形態３に従う集積回路チップＴＰａとリード端子との関係を説明する図である。
【図４】本発明の実施の形態４に従うエミッタ接地増幅回路１０の回路構成図である。
【図５】本発明の実施の形態５に従う高周波通信回路１００の概略ブロック図である。
【図６】本発明の実施の形態６に従う集積回路チップＴＰｂとリード端子との接続関係を説明する図である。
【図７】本発明の実施の形態７に従う集積回路チップＴＰｃの概略ブロック図である。
【符号の説明】
【００６３】
１〜４  回路ブロック、１０  エミッタ接地増幅回路、１００  高周波通信回路、ＰＤ，ＰＤ０〜ＰＤ２  ボンディングパッド、ＲＤ，ＲＤ０〜ＲＤ６  リード端子、Ｇ１，Ｇ３，Ｇ４  ＧＮＤライン、Ｖ１〜Ｖ４，Ｖ１＃  ＶＤＤライン、ＴＰ，ＴＰａ，ＴＰｂ，ＴＰｃ  集積回路チップ。
【図１】
2006073821.tif 000003
【図２】
2006073821.tif 000004
【図３】
2006073821.tif 000005
【図４】
2006073821.tif 000006
【図５】
2006073821.tif 000007
【図６】
2006073821.tif 000008
【図７】
2006073821.tif 000009