(57)【要約】【課題】  キャパシタ部の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部を効率よく使用できる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１に形成したリセス部１４の側面にキャパシタ下層４を有し、リセス部１４の底部で隣り合うキャパシタ下層４間を電気的に分離し、酸化膜を介してリセス部１４に電極材料を埋め込んでなるキャパシタ部１０を有する半導体装置の製造方法において、シリコン基板１にリセス部を形成するステップと、リセス部１４の開口及びキャパシタ下層４を形成したい当該リセス部の深さ方向の寸法に基づき決定されたリセス部１４の側壁でイオンビームがブロックされてリセス部１４の底部にイオンが注入されない照射角度でイオン注入することによりキャパシタ下層４を形成するステップとを備える。【選択図】        図３
2006156656.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に形成した溝の側面に電荷蓄積ノードを有し、前記溝の底部で隣り合うノード間を電気的に分離し、酸化膜を介して前記溝に電極材料を埋め込んでなるキャパシタ部を有する半導体装置の製造方法において、
前記シリコン基板に前記溝を形成するステップと、
前記溝の開口及び前記電荷蓄積ノードを形成したい当該溝の深さ方向の寸法に基づき決定された前記溝の側壁でイオンビームがブロックされて前記溝の底部にイオンが注入されない照射角度でイオン注入することにより前記電荷蓄積ノードを形成するステップと
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板に形成した溝の側面に電荷蓄積ノードを有し、前記溝の底部で隣り合うノード間を電気的に分離し、酸化膜を介して前記溝に電極材料を埋め込んでなるキャパシタ部を有する半導体装置の製造方法において、
前記シリコン基板に前記溝を形成するステップと、
前記溝を酸化物で埋め込むステップと、
前記酸化物をマスクとしてイオン注入することにより前記溝の周囲に前記電荷蓄積ノードを形成するステップと
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
電荷蓄積ノードがＰ型拡散層からなれば、Ｎ型拡散層となるイオンを溝の底部に注入し、又は、前記電荷蓄積ノードがＮ型拡散層からなれば、Ｐ型拡散層となるイオンを前記溝の底部に注入して分離部を形成するステップを備えたことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
溝の内側面の電荷蓄積ノード上に酸化膜を積層するステップと、前記酸化膜上に電極材料層を積層するステップと、積層された前記酸化膜及び前記電極材料層をエッチバックしてキャパシタ部を形成するステップとを備えたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳダイナミックメモリセルにおいて、シリコン基板に形成した溝（以下、リセス部と称する）の側面に電荷蓄積ノードを有し、前記リセス部の底で隣り合うノード間を電気的に分離し、酸化膜を介して前記リセス部に埋め込まれたポリシリコンのＳＴＩ（Shallow Trench Isolation）をセルプレート電極とするものが提案されている（例えば、特許文献１参照）。
【０００３】
また、特許文献１には、下記のようなセルプレート電極の製造方法が開示されている。先ず、前記リセス部の側面に不純物をイオン注入法でドーピングすることで電荷蓄積ノードを形成する。このあと、底部に注入された不純物を除去するために前記リセス部をエッチングして掘り下げた後、内面に酸化膜を厚く形成する。そして、厚く形成した酸化膜を底部のみに残すため、底部をマスクして酸化膜をエッチングし、その上に電荷蓄積ノードとセルプレート電極の間に介在させる酸化膜を形成した後、ポリシリコンを埋め込み、ドライエッチング法によりエッチバックしてセルプレート電極を形成する。
【０００４】
前記製造方法によれば、隣り合うノード間を電気的に分離する底部に形成する酸化膜の厚みを厚くすることができるので、電荷蓄積ノードとセルプレート電極との間でのリークを防止することができる。
【０００５】
【特許文献１】特開平２−１５９０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来では、上述したようなシリコン基板に形成したリセス部の側面に電荷蓄積ノードを有し、リセス部の底部で隣り合うノード間を電気的に分離し、酸化膜を介して前記リセス部にポリシリコンを埋め込んでなる分離部併合型のキャパシタをもつ半導体装置を製造するにあたり、下記のような製造上の課題から半導体装置の性能を劣化させていた。
【０００７】
図７から図１１までは、分離部併合型のキャパシタを有した半導体装置の製造工程を示す断面図であり、ＰＭＯＳトランジスタを例に挙げている。また、図１２は、従来の分離部併合型のキャパシタを有した半導体装置の設計レイアウトを示す図である。これらの図を用いて従来の前記分離部併合型のキャパシタを有した半導体装置の課題を説明する。
【０００８】
先ず、図７に示す工程では、シリコン基板１に形成したリセス部にＳＴＩ２を埋め込む。具体的には、シリコン基板１に酸化膜（例えば、１１ｎｍ）、窒化膜（例えば、１５０ｎｍ）を形成してリセス部の配置位置を規定するマスクを形成する。続いて、エッチングによりトレンチを形成した後、ＨＤＰ膜（SiO2）をトレンチに埋め込み、ＣＭＰ（Chemical Mechanical Polishing）で平坦化して窒化膜、酸化膜をエッチングにより除去する。
【０００９】
次に図８に示すキャパシタの形成工程に移行する。この工程では、トレンチに埋め込んだＳＴＩ２を掘り込むためのリセスマスク３となるフォトレジストを形成した後、酸化膜のエッチングを行ってＳＴＩ２を掘り込む。この後、中電流イオン注入機で斜め方向からのイオン（ボロンなど）注入処理を実行することで、リセス部の側壁や開口部周囲の表面、その底部にＰ型層のキャパシタ下層４が形成される。この後、レジストを除去する。
【００１０】
図９は、ゲート電極の形成工程を示している。この工程は、図８に示す工程の後にウェルを形成し、アクセスゲート５とリセス部上のキャパシタゲート６とを形成するためのマスクとなるフォトレジストを形成した後、酸化膜７に続きゲート材料を積層する。この後、前記レジストを除去すると、図９のような構成となる。ここで、ＳＴＩ２が掘り込まれたリセス部の開口径は狭いので、前述のようにしてゲート材料を埋め込むことにより、アクセスゲート５とほぼ同じ高さにキャパシタゲート６が形成される。
【００１１】
続いて、図１０に示すサイドウォール８及びソースドレイン層部９の形成工程が実行される。この工程では、図９で形成したアクセスゲート５及びキャパシタゲート６にサイドウォール８を形成した後、ソースドレイン層部９となるイオン注入を形成する。このあと、図１１に示すように、層間絶縁膜１１を図１０に示す構成の上に形成し、引き出し電極となるコンタクトホール１２を形成した後、これに電気的に接続する配線１３を上層に形成する。なお、図中に丸で囲んだ部分がキャパシタ部１０として機能する。
【００１２】
上述したような従来の半導体装置の製造において、その設計レイアウトは、図１２に示すようになる。図１２（ａ）は上面図であり、図１２（ｂ）は（ａ）中のＡ−Ａ線の断面図である。図において、アクセスゲート５を形成するためのシリコン領域１５の周りには、各ゲート５を絶縁するためのフィールド酸化膜１６が形成されている。図１２（ａ）に示すように上面からみると、リセスマスク３を介したエッチングにより掘り込まれる。その断面構成は、図１２（ｂ）に示すようにリセス部の底に残したＳＴＩ２による分離部（以降、分離部２と適宜称する）、その上のリセス部１４に埋め込まれたキャパシタゲート６となる。
【００１３】
図９〜１１で示したように、リセスマスク３によりリセス部を形成した後、形成したリセス部位置に合わせてゲートマスクを重ね合わせてアクセスゲート５及びキャパシタゲート６を形成するが、図１２に示すアクセスゲート５とキャパシタゲート６との距離Ｓｇｃは使用する写真製版技術の解像限界によって決定される。
【００１４】
このため、ゲートマスクを形成したリセス部位置に合わせて重ね合わせる際にその重ね合わせマージン内で位置ずれが生じると、距離Ｓｇｃは一定であることから、例えばソースドレイン層部９とキャパシタ下層４とに位置ずれが生じて両者が離れた位置に形成される場合がある。このような場合、キャパシタ下層４とソースドレイン層部９との接続抵抗が高抵抗化して本来の性能から劣化してしまうという不具合があった。
【００１５】
また、図９〜１１に示すように、ゲートマスクによりアクセスゲート５及びキャパシタゲート６を同時に形成する際、ＳＴＩ２が掘り込まれたリセス部の開口径は狭いので、キャパシタゲート６がアクセスゲート５とほぼ同じ高さに形成される。このため、キャパシタゲート６が厚膜化してゲートドーパントの拡散が不十分になると、キャパシタを効率よく使用することができない。
【００１６】
さらに、アクセスゲート５とキャパシタゲート６との距離Ｓｇｃが、使用する写真製版技術の解像限界によって決定されるため、図１２に示すリセス部幅Ｓｒｃｓの大きさも設計上の制限を受ける。このため、キャパシタを大きくすることができず、容量を大きくすることもできないことから、例えばＰＭＯＳトランジスタによるメモリを作成した場合、その読み出しマージンが少ないという不具合があった。
【００１７】
また、特許文献１のようにＳＴＩのエッチバックによりキャパシタを形成して写真製版を導入しないことも考えられるが、特許文献１の製造方法では、リセス部の底に注入された不純物を除去するためにエッチングにより掘り下げるための写真製版が必要である。
【００１８】
この発明は、上記のような課題を解決するためになされたもので、キャパシタ部の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部を効率よく使用できる半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１９】
この発明に係る半導体装置の製造方法は、シリコン基板に形成した溝の側面に電荷蓄積ノードを有し、溝の底部で隣り合うノード間を電気的に分離し、酸化膜を介して溝に電極材料を埋め込んでなるキャパシタ部を有する半導体装置の製造方法において、シリコン基板に溝を形成するステップと、溝の開口及び電荷蓄積ノードを形成したい当該溝の深さ方向の寸法に基づき決定された溝の側壁でイオンビームがブロックされて溝の底部にイオンが注入されない照射角度でイオン注入することにより電荷蓄積ノードを形成するステップとを備えるものである。
【発明の効果】
【００２０】
この発明によれば、シリコン基板に形成した溝の側面に電荷蓄積ノードを有し、溝の底部で隣り合うノード間を電気的に分離し、酸化膜を介して溝に電極材料を埋め込んでなるキャパシタ部を有する半導体装置の製造方法において、シリコン基板に溝を形成するステップと、溝の開口及び電荷蓄積ノードを形成したい当該溝の深さ方向の寸法に基づき決定された溝の側壁でイオンビームがブロックされて溝の底部にイオンが注入されない照射角度でイオン注入することにより電荷蓄積ノードを形成するステップとを備えるので、キャパシタ部の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部を効率よく使用できるという効果がある。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
図１は、この発明の実施の形態１による半導体装置の構成を示す断面図であり、ＰＭＯＳトランジスタを例に挙げている。また、図２は、実施の形態１による半導体装置の設計レイアウトを示す図であり、図２（ａ）は上面のレイアウトを示し、図２（ｂ）は図２（ａ）中のＢ−Ｂ線での断面を示している。なお、図１１及び図１２と同一又はそれに相当する構成要素には同一符号を付している。図に示すように、本実施の形態による半導体装置は、ゲートマスクによりキャパシタゲートを形成する工程をなくし、分離部２の上に酸化膜７、ゲート材料を積層した後、エッチバックしてキャパシタゲート６を形成する。
【００２２】
本実施の形態では、キャパシタ部の形成に写真製版を利用せず、ソースドレイン層部９とキャパシタ下層（電荷蓄積ノード）４とが確実に接続するように形成した後で、エッチバックにより酸化膜７及びゲート材料層を除去することでキャパシタゲート６を形成することができる。このため、従来のように、キャパシタゲート６の写真製版における誤差により、例えばキャパシタゲート６がブロックしてソースドレイン層部９とキャパシタ下層４とがリセス部の開口周辺で分離した状態に形成されることがなく、ソースドレイン層部９とキャパシタ下層４との抵抗値が上昇することがない。
【００２３】
また、従来では、リセス部に対してアクセスゲート５とキャパシタゲート６とのアライメントが必要であったが、本実施の形態では、キャパシタをアクセスゲート５とリセスマスク３とのアライメントマージンだけでレイアウトすることができる。つまり、図２（ｂ）に示すようにキャパシタゲート６をエッチバックにより形成することから、図２（ａ）に示すようにリセス部幅Ｓｒｃｓを大きくしても、ゲートマスクによる写真製版ではアクセスゲート５とリセス部の位置をアライメントするだけでよい。従って、写真製版に起因するサイズ制限が緩和され、従来よりも大きなキャパシタを形成することができる。
【００２４】
図３は、実施の形態１による半導体装置の製造方法における特徴的な工程を説明するための図であり、（ａ）は本実施の形態による半導体装置の製造方法におけるキャパシタ部の形成工程での半導体装置の斜視図を示しており、（ｂ）は（ａ）中のＣ−Ｃ線による断面を示している。この図で示す工程は、図８で示した従来の半導体装置の製造方法におけるキャパシタ部の形成工程に対応している。なお、図８及び図１２と同一又はそれに相当する構成要素には同一符号を付している。
【００２５】
図３（ａ）では、リセス部に埋め込んだＳＴＩ２を掘り込むためのリセスマスク３となるフォトレジストを形成した後、酸化膜のエッチングによりＳＴＩ２を掘り込んだ状態に相当する。ここで、本実施の形態では、図３（ｂ）に示すように、リセス部の側壁を利用して底部にイオンが注入されないような角度でキャパシタ下層４を形成するためのイオン注入が実行される。
【００２６】
図４は、実施の形態１による半導体装置の製造方法におけるイオン注入処理を説明するための図であり、（ａ）は上面図を示し、（ｂ）は（ａ）中のＤ−Ｄ線に沿った断面を示している。この図を用いて前記イオン注入処理を具体的に説明する。図示の例では、リセス部１４は、０．１μｍ四方の開口であり、その深さが０．２μｍである。
【００２７】
この場合、図４（ａ）に示す上面方向では、リセス部１４の一辺０．１μｍの正方形開口に対して、イオンビームをその対角線に沿った４５度で入射し、且つ、図４（ｂ）に示す断面方向では、リセス部１４の開口面に平行な面に対して４５度の角度でイオンビームを入射する。このようにするこで、理論的にはリセス部１４の側壁がイオンビームをブロックして、その深さ方向の０．１μｍまでにイオンが注入されて、深さ０．２μｍ以降の分離部２にはイオンが注入されることはない。
【００２８】
本発明では、リセス部１４の開口及びキャパシタ下層４を形成したいリセス部１４の深さ方向の寸法に基づいて決定された、リセス部１４の側壁でイオンビームがブロックされてリセス部の底にイオンが注入されない照射角度でイオン注入を実行する。これにより、特許文献１のようにキャパシタ下層を形成する際にイオンが注入されたリセス部の底をエッチングする必要がなく、これに伴う処理を省略することができる。
【００２９】
また、リセス部１４の底にイオンが注入されない角度でイオン注入を実行することで、分離部２を薄く、若しくは、分離部２自体をなくすことが可能である。例えば、図示のようなＰＭＯＳの場合、前記角度で注入量１Ｅ１５程度のボロンなどがイオン注入されたとすると、その後リセス部１４の底の分離部２へ注入量１Ｅ１３程度でヒ素ＡｓやリンＰなどのドーパントを注入する。このとき、１Ｅ１５のボロンが注入されたリセス部１４の内壁（キャパシタ下層）では、ボロンが優勢であるが、ボロンが注入されていないリセス部１４の底ではヒ素ＡｓやリンＰなどの濃度が濃くＮ型層となってキャパシタ下層４間を強く電気的に分離することになる。
【００３０】
このように、リセス部１４の底にＰＭＯＳであればＮ型層、ＮＭＯＳであればＰ型層を設けることで、酸化膜による分離部２を薄く、若しくは、分離部２自体をなくすことが可能である。これにより、リセス部１４の深さ方向により大きくキャパシタ下層４を形成することができ、従来と比較してキャパシタ部１０の容量を大きくすることができる。なお、前述したイオン注入は、ウェル形成後、リセス部の写真製版後に底の分離部をターゲットにして実行しても良い。
【００３１】
以上のように、この実施の形態１によれば、シリコン基板１に形成したリセス部１４の側面にキャパシタ下層４を有し、リセス部１４の底部で隣り合うキャパシタ下層４間を電気的に分離し、酸化膜を介してリセス部１４に電極材料を埋め込んでなるキャパシタ部１０を有する半導体装置の製造方法において、シリコン基板１にリセス部を形成するステップと、リセス部１４の開口及びキャパシタ下層４を形成したい当該リセス部の深さ方向の寸法に基づき決定されたリセス部１４の側壁でイオンビームがブロックされてリセス部１４の底部にイオンが注入されない照射角度でイオン注入することによりキャパシタ下層４を形成するステップとを備えるので、キャパシタ部１０の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部１０を効率よく使用できる。
【００３２】
実施の形態２．
図５は、この発明の実施の形態２による半導体装置の製造方法における特徴的な工程を説明するための断面図であり、（ａ）はリセス部のエッチング形成前にキャパシタ下層となるイオン注入を実行する工程を示し、（ｂ）は（ａ）の処理後にリセス部をエッチング形成している。なお、図１と同一若しくはそれに相当する構成要素には同一符号を付している。
【００３３】
本実施の形態では、エッチバックしてキャパシタゲート６を形成する分離部併合型キャパシタの製造にあたり、（ａ）に示すように、リセスマスク３により溝を形成してポリシリコンのＳＴＩ２を埋め込んだ後に、比較的高いエネルギー（例えば、３０ｋｅＶ程度）で１Ｅ１５程度のキャパシタ下層４となるイオンを注入する。これにより、ＳＴＩ２の周囲にキャパシタ下層４となるイオンが注入される。
【００３４】
この後、（ｂ）に示すように、リセスマスク３を介して酸化膜エッチングして底に分離部２を有するリセス部を形成する。このとき、上記実施の形態１と同様にして、底にイオンが注入されない角度での斜め回転注入で、且つ上記実施の形態１より少ない１Ｅ１４程度の注入量で同一イオンを注入してもよく、若しくは、イオン注入しない。
【００３５】
そして、上記実施の形態１と同様にして、リセス部１４の底にＰＭＯＳであればＮ型層となるＡｓやＰなどのドーパントを注入し、ＮＭＯＳであればＰ型層となるボロンなどを注入する。ここで、キャパシタ下層４には、１Ｅ１５程度のイオンが注入されているので、前記分離部２には、それより十分に低い注入量である１Ｅ１３程度のイオンを注入する。このようにすることでも、上記実施の形態１と同様の効果を得ることができる。
【００３６】
実施の形態３．
図６は、この発明の実施の形態３による半導体装置の製造方法における特徴的な工程を説明するための断面図であり、（ａ）はリセス部の底に分離部となる酸化膜を設けないで逆の因子のイオンを注入した構成を示し、（ｂ）はリセス部の底に分離部となる酸化膜を設けないでキャパシタ下層と逆因子のイオンを注入し、分離部となる酸化膜を形成した後、側壁にキャパシタ下層４となるイオン注入を実行した構成を示している。なお、図１と同一若しくはそれに相当する構成要素には同一符号を付している。
【００３７】
本実施の形態では、エッチバックしてキャパシタゲート６を形成する分離部併合型キャパシタの製造にあたり、（ａ）に示すように、リセスマスク３により溝を形成した後に、上記実施の形態１と同様にして底にイオンが注入されない角度で照射してキャパシタ下層４となるイオンを注入する。
【００３８】
この後、上記実施の形態１と同様にして、リセス部１４の底にＰＭＯＳであればＮ型層となるＡｓやＰなどのドーパントを注入し、ＮＭＯＳであればＰ型層となるボロンなどを注入して、逆因子の拡散層４ａを形成する。ここで、キャパシタ下層４には、１Ｅ１５程度のイオンが注入されているので、リセス部の底には、それより十分に低い注入量である１Ｅ１３程度のイオンを注入する。このようにすることで、リセス部の側面のキャパシタ下層４と底の逆因子の拡散層４ａとの間でＰＮ接合が形成され、キャパシタ部の接合容量を向上させることができる。
【００３９】
また、（ｂ）に示す構成では、リセスマスク３により溝を形成した後に、リセス部１４の底にＰＭＯＳであればＮ型層となるＡｓやＰなどのドーパントを注入し、ＮＭＯＳであればＰ型層となるボロンなどを注入して、逆因子の拡散層４ａを形成する。この後、拡散層４ａの上に酸化膜による分離部２を形成し、続いて上記実施の形態２と同様にして比較的高いエネルギー（例えば、３０ｋｅＶ程度）で１Ｅ１５程度のキャパシタ下層４となるイオンを注入する。このようにすることでも、リセス部のキャパシタ下層４と底の逆因子の拡散層４ａとのＰＮ接合を有し、且つ分離部２がキャパシタ下層４間を電気的に分離したキャパシタを構成することができる。このようにすることでも、上記実施の形態１と同様の効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】この発明の実施の形態１による半導体装置の構成を示す断面図である。
【図２】実施の形態１による半導体装置の設計レイアウトを示す図である。
【図３】実施の形態１による半導体装置の製造方法における特徴的な工程を説明するための図である。
【図４】実施の形態１による半導体装置の製造方法におけるイオン注入処理を説明するための図である。
【図５】この発明の実施の形態２による半導体装置の製造方法における特徴的な工程を説明するための断面図である。
【図６】この発明の実施の形態３による半導体装置の製造方法における特徴的な工程を説明するための断面図である。
【図７】従来の半導体装置の製造法のＳＴＩ形成工程における装置の断面図を示す図である。
【図８】従来の半導体装置の製造法のキャパシタ部形成工程における装置の断面図を示す図である。
【図９】従来の半導体装置の製造法のゲート形成工程における装置の断面図を示す図である。
【図１０】従来の半導体装置の製造法のサイドウオール形成工程における装置の断面図を示す図である。
【図１１】従来の半導体装置の製造法の配線形成後における装置の断面図を示す図である。
【図１２】従来の半導体装置の設計レイアウトを示す図である。
【符号の説明】
【００４１】
１  シリコン基板、２  分離部、３  リセスマスク、４  キャパシタ下層（電荷蓄積ノード）、４ａ  拡散層、５  アクセスゲート、６  キャパシタゲート、７  酸化膜、８  サイドウォール、９  ソースドレイン層部、１０  キャパシタ部、１１  層間絶縁膜、１２  コンタクトホール、１３  配線、１４  リセス部、１５  シリコン領域、１６  フィールド酸化膜。
【図１】
2006156656.tif 000003
【図２】
2006156656.tif 000004
【図３】
2006156656.tif 000005
【図４】
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【図５】
2006156656.tif 000007
【図６】
2006156656.tif 000008
【図７】
2006156656.tif 000009
【図８】
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【図９】
2006156656.tif 000011
【図１０】
2006156656.tif 000012
【図１１】
2006156656.tif 000013
【図１２】
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