(57)【要約】【課題】半導体装置の製造方法として、縦型バイポーラトランジスタの底部に、形状良く低抵抗層を設ける方法を提供する。【解決手段】２重ＳＯＩ基板を用意する工程と、ディープトレンチを形成する工程と、ディープトレンチを埋め込む工程と、開口部54を設ける工程と、空孔部56を設ける工程と、多結晶シリコン層80を堆積する工程と、バイポーラトランジスタを形成する工程とを有している。開口部を設ける工程では、ドライエッチングを行って、バイポーラトランジスタ被形成領域55の、第２埋め込み酸化膜40を露出させる。空孔部を設ける工程では、ウェットエッチングにより、バイポーラトランジスタ被形成領域内の第２埋め込み酸化膜を除去する。多結晶シリコン層を堆積する工程では、上述の工程で形成された、互いに連通している開口部及び空孔部に多結晶シリコン層を堆積する。【選択図】図２
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【特許請求の範囲】
【請求項１】
支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、及び第２単結晶シリコン層が順に積層された２重ＳＯＩ基板を用意する工程と、
前記２重ＳＯＩ基板のバイポーラトランジスタ被形成領域を画成する領域に対して、前記第２単結晶シリコン層の表面から前記第１埋め込み酸化膜の表面が露出する深さにまでエッチングを行って、ディープトレンチを形成する工程と、
前記２重ＳＯＩ基板上に、シリコン窒化膜及びシリコン酸化膜を順に積層して、前記ディープトレンチを埋め込む工程と、
前記バイポーラトランジスタ被形成領域に、第２埋め込み酸化膜の表面が露出する深さにまでエッチングを行って開口部を設ける工程と、
前記バイポーラトランジスタ被形成領域内の前記第２埋め込み酸化膜を、ウェットエッチングにより除去して空孔部を設ける工程と、
前記開口部及び前記空孔部に多結晶シリコン層を堆積する工程と、
前記バイポーラトランジスタ被形成領域の第２単結晶シリコン層上にバイポーラトランジスタを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶シリコン層を堆積する工程の後、
前記第２単結晶シリコン層の、前記バイポーラトランジスタ被形成領域及び前記ディープトレンチが形成された領域以外の領域に、ＭＯＳＦＥＴ被形成領域を画成する素子分離酸化膜を形成する工程と、
前記ＭＯＳＦＥＴ被形成領域にＭＯＳＦＥＴを形成する工程と
を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、第２単結晶シリコン層を順に積層して構成される２重ＳＯＩ基板に形成されていて、前記第１埋め込み酸化膜に達するディープトレンチで画成された領域に形成されたバイポーラトランジスタを備える半導体装置であって、
前記バイポーラトランジスタは、
前記第２単結晶シリコン層に設けられた開口部、及び、前記第２埋め込み酸化膜が除去された空孔部に形成された、多結晶シリコン層と、
前記多結晶シリコン層と電気的に接続するように形成されたコレクタ電極と、
前記第２単結晶シリコン層と電気的に接続するように形成されたベース電極と、
前記ベース電極と前記第２単結晶シリコン層を介して電気的に接続するように形成されたエミッタ電極と
を備えることを特徴とする半導体装置。
【請求項４】
前記ディープトレンチが形成された領域、及び、前記ディープトレンチで画成された領域以外の前記第２単結晶シリコン層の領域部分に形成された素子分離酸化膜と、
前記素子分離酸化膜で画成された領域に形成されたＭＯＳＦＥＴと
を備えることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
バイポーラトランジスタは、ＭＯＳＦＥＴに比べて、高速動作が可能であり、高い電流駆動能力を有している。従って、光伝送用のレーザ駆動用ＬＳＩや携帯電話用パワーアンプでの使用に適している。このバイポーラトランジスタを高集積度に優れるＭＯＳＦＥＴと同一のチップ内に実現することにより、ＭＯＳＦＥＴによるＬＳＩでは、実現不可能であった性能を得ることが可能となる。
【０００３】
図７を参照して、バイポーラトランジスタとＣＭＯＳ、すなわちｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴとが同一のチップに共存するＢｉＣＭＯＳの従来の製造方法について説明する（例えば特許文献１参照）。図７は、従来のＢｉＣＭＯＳの製造方法を説明するための工程図である。
【０００４】
先ず、シリコン基板２１０上に形成されたシリコン酸化膜２２０と、シリコン酸化膜２２０上に形成された単結晶シリコン層２３０とを備えるＳＯＩ基板２０５を用意する（図７（Ａ））。
【０００５】
単結晶シリコン層２３０にＬＯＣＯＳ膜３００を形成して素子分離を行うことにより、単結晶シリコン層２３０を、ＭＯＳＦＥＴ被形成領域２５８の単結晶シリコン層２３８、及びバイポーラトランジスタ被形成領域２５５の単結晶シリコン層２３５に分離する。単結晶シリコン層２３０にＬＯＣＯＳ膜３００を形成済みの、図７（Ａ）に示す構造体の上面全体に、ＣＶＤ法により酸化膜２６０を堆積した後、バイポーラトランジスタ被形成領域２５５の単結晶シリコン層２３５を露出させる（図７（Ｂ））。
【０００６】
次に、バイポーラトランジスタ被形成領域２５５の、露出している単結晶シリコン層２３５上にシリコンを選択エピタキシャル成長させて、単結晶シリコン層２３６を形成する。単結晶シリコン層２３６を形成した後、ＭＯＳＦＥＴ被形成領域２５８に対応する酸化膜２６０の部分を除去する（図７（Ｃ））。
【０００７】
その後、ＭＯＳＦＥＴ被形成領域２５８の単結晶シリコン層２３８にＭＯＳＦＥＴを形成し、及び、バイポーラトランジスタ被形成領域２５５の単結晶シリコン層２３５及び２３６にバイポーラトランジスタを形成してＢｉＣＭＯＳを得る。
【０００８】
このＳＯＩ基板にＢｉＣＭＯＳを形成する方法では、特に、バイポーラトランジスタを電気的に分離するために埋め込まれたＬＯＣＯＳ膜が、ＭＯＳＦＥＴなどの素子を形成するための熱処理によって収縮するなど、活性領域にストレスを発生させる可能性がある。
【０００９】
この問題を解決するために２重ＳＯＩ構造の基板を用いたＢｉＣＭＯＳの製造方法が提案されている（例えば特許文献２参照）。
【特許文献１】特開平６−６９４３０号公報
【特許文献２】特開２００１−２７４２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、２重ＳＯＩ構造の基板を用いたＢｉＣＭＯＳの製造方法では、活性領域に対するストレスを抑え、安定したＢｉＣＭＯＳを提供することができるものの、バイポーラトランジスタを高性能化及び高集積化に優れる縦型バイポーラトランジスタとした場合に、底部のコレクタ抵抗の低減方法については、改良すべき点がる。
【００１１】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、半導体装置の製造方法として、縦型バイポーラトランジスタの底部に、形状良く低抵抗層を設ける方法を提供することにある。
【課題を解決するための手段】
【００１２】
上述した目的を達成するために、この発明の請求項１に係る半導体装置の製造方法は、２重ＳＯＩ基板を用意する工程と、ディープトレンチを形成する工程と、ディープトレンチを埋め込む工程と、開口部を設ける工程と、空孔部を設ける工程と、多結晶シリコン層を堆積する工程と、バイポーラトランジスタを形成する工程とを有している。
【００１３】
２重ＳＯＩ基板を用意する工程では、支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、及び、第２単結晶シリコン層がこの順に積層された２重ＳＯＩ基板を用意する。ディープトレンチを形成する工程では、第２単結晶シリコン層の表面から第１埋め込み酸化膜の表面が露出する深さまでエッチングを行って、バイポーラトランジスタ被形成領域を画成するディープトレンチを形成する。ディープトレンチを埋め込む工程では、ディープトレンチを形成済みの２重ＳＯＩ基板上に、シリコン窒化膜及びシリコン酸化膜を積層して、ディープトレンチを埋め込む。開口部を設ける工程では、バイポーラトランジスタ被形成領域に、第２埋め込み酸化膜の表面が露出する深さにまでエッチングを行う。空孔部を設ける工程では、ウェットエッチングにより、バイポーラトランジスタ被形成領域内の第２埋め込み酸化膜を除去する。多結晶シリコン層を堆積する工程では、上述の工程で形成された、互いに連通している開口部及び空孔部に多結晶シリコン層を堆積する。バイポーラトランジスタを形成する工程では、バイポーラトランジスタ被形成領域の第２単結晶シリコン層上にバイポーラトランジスタを形成する。
【発明の効果】
【００１４】
この発明の請求項１に係る半導体装置、特にバイポーラトランジスタの製造方法によれば、第２埋め込み酸化膜を除去することで形成された空孔部に多結晶シリコンを堆積することで、ディープトレンチで画成されたバイポーラトランジスタ被形成領域の第２単結晶シリコン層の底部に、形状よく多結晶シリコン層を形成することができる。また、この多結晶シリコン層により、バイポーラトランジスタのコレクタ抵抗を減少させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１６】
図１〜６は、半導体装置として、バイポーラトランジスタとＣＭＯＳとを同一基板に備えるＢｉＣＭＯＳの製造方法を説明するための工程図である。
【００１７】
先ず、２重ＳＯＩ構造を有する２重ＳＯＩ基板５を用意する。２重ＳＯＩ基板５は、積層構造体であって、この積層構造体は、シリコン等の半導体基板１０上に、第１埋め込み酸化膜２０、第１単結晶シリコン層３０、第２埋め込み酸化膜４０、第２単結晶シリコン層５０が順に積層されて形成された構造を有している。２重ＳＯＩ基板５を用意するにあたり、ＳＯＩ基板を製造するのに用いられる、表面に埋め込み酸化膜を形成したシリコン膜と半導体基板との貼り合わせを２回行っても良いし、或いは、表面に埋め込み酸化膜を形成したシリコン膜と半導体基板との貼り合わせを行った後に、単結晶シリコン基板に酸素を高濃度にイオン注入するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）とを行っても良い。ここでは、第１埋め込み酸化膜２０及び第２埋め込み酸化膜４０の厚さを約２００ｎｍとする。また、第１単結晶シリコン層３０を、厚さが約３μｍのｎ＋単結晶シリコン層とし、また、第２単結晶シリコン層５０を、厚さが約５００ｎｍのｎ−単結晶シリコン層５０とする（図１（Ａ））。
【００１８】
次に、２重ＳＯＩ基板５に、ディープトレンチ５２を形成する。ディープトレンチ５２は、バイポーラトランジスタ被形成領域５５を画成する基板領域に、任意好適な公知のホトリソグラフィ及びドライエッチングを用いて形成される。このディープトレンチ５２の幅を約５００ｎｍとし、その深さを第１埋め込み酸化膜２０が露出する程度の深さとする。従って、第１単結晶シリコン層３０及び第２単結晶シリコン層５０を含む積層体は、ディープトレンチ５２により複数の島状領域として分離される。ディープトレンチ５２の形成後、任意好適な公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、第２単結晶シリコン層５０の表面上及びディープトレンチ５２の内壁に、シリコン窒化膜６０を形成する。シリコン窒化膜６０の厚さを約１５ｎｍとする（図１（Ｂ））。
【００１９】
次に、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いた減圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によって、ディープトレンチ５２を埋め込むシリコン酸化膜（以下、ＴＥＯＳ膜とも称する。）７０を形成する。ＴＥＯＳ膜７０を、被覆性に優れるＴＥＯＳを用いたＣＶＤ法で形成するので、ディープトレンチ５２を隙間無く埋め込むことができる。このとき、ＴＥＯＳ膜７０は、第２単結晶シリコン層５０の上面の上側にも形成される（図１（Ｃ））。
【００２０】
次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、第２単結晶シリコン層５０の上面に形成されたシリコン窒化膜６０上のＴＥＯＳ膜７０を除去し、当該第２単結晶シリコン層５０の上面上のシリコン窒化膜６０の部分を露出させる。このとき、ディープトレンチ５２内には、ＴＥＯＳ膜７０が残存膜（以下、残存ＴＥＯＳ膜とも称する。）７２として残存する（図１（Ｄ））。この図１（Ｄ）に示す構造体の上面は、好ましくは平坦面とする。
【００２１】
次に、図１（Ｄ）に示す構造体の上面全体にシリコン窒化膜を３０ｎｍ程度追加生成して、形成済みのシリコン窒化膜６０を下層として含む新たなシリコン窒化膜６２で上面を覆う（図２（Ａ））。
【００２２】
次に、バイポーラトランジスタ被形成領域５５内に、任意好適なホトリソグラフィ及びドライエッチングでパターニングすることにより、コレクタ形成用の開口部５４を開ける。このドライエッチングを、シリコン窒化膜６２の表面から第２埋め込み酸化膜４０が露出する程度の深さにまで行う（図２（Ｂ））。
【００２３】
次に、フッ化水素（ＨＦ）酸によるウェットエッチングを行って、バイポーラトランジスタ被形成領域５５内の第２埋め込み酸化膜４０を除去する。このウェットエッチングは、横方向には、ディープトレンチ５２の側壁部５３に形成されているシリコン窒化膜６２まで進む。従って、この第２埋め込み酸化膜４０は、開口部５４に露出している領域はもとより、第２単結晶シリコン５０の下側に延在している領域まで除去されて、コレクタ形成用の空孔部５６が形成される（図２（Ｃ））。
【００２４】
次に、ＬＰＣＶＤ法により、ヒ素（Ａｓ）又はリン（Ｐ）を高濃度にドープしたｎ＋多結晶シリコンを、図２（Ｃ）に示す構造体の上面全体に、ほぼ１μｍの厚さになるまで堆積して形成する。ｎ＋多結晶シリコンの堆積中に、ｎ＋多結晶シリコンは、空孔部５６の第２単結晶シリコン層５０の下の領域部分にも回り込んで堆積し、開口部５４と空孔部５６が、ｎ＋多結晶シリコンで埋め込まれる。その後、エッチバックすることにより、開口部５４及び空孔部５６を埋め込んで表面に露出している多結晶シリコンの頂面と、シリコン窒化膜６２の上面とが平坦化されて一つの平面を形成する。このようにして、開口部５４と空孔部５６とに、バイポーラトランジスタの埋め込みコレクタ層となるｎ＋多結晶シリコン層８０が形成される（図２（Ｄ））。なお、空孔部５６をｎ＋多結晶シリコンで埋めた後、開口部５４に、ＣＶＤ法でタングステン（Ｗ）などのメタルを堆積させて開口部５４を埋め込んでも良い。この場合、メタルが第２単結晶シリコン層５０中に拡散するので、第２単結晶シリコン層５０が、より低抵抗になることが期待できる。
【００２５】
次に、ｎ＋多結晶シリコン層８０の露出表面、すなわち頂面の領域を酸化して、キャップ酸化膜（表面保護膜）９０を形成する（図３（Ａ））。
【００２６】
次に、ＭＯＳＦＥＴ被形成領域５８を画成する領域に対して、任意好適な公知のホトリソグラフィ及びドライエッチングを行う。これにより、対応する領域部分のシリコン窒化膜６２及び第２単結晶シリコン層５０を除去して、第２埋め込み酸化膜４０を実質的に露出させるシャロートレンチ５９を形成する。このシャロートレンチ５９を、例えば公知のＣＶＤ法で形成したシリコン酸化膜で埋め込み、このシリコン酸化膜で素子分離酸化膜１００を形成する（図３（Ｂ））。
【００２７】
次に、任意好適なホトリソグラフィ及びドライエッチングにより、バイポーラトランジスタ被形成領域５５の箇所に存在するシリコン窒化膜６２の領域部分を除去して第２単結晶シリコン層５０を実質的に露出させる。このとき、シリコン窒化膜６２の一部分が残存する。露出した第２単結晶シリコン層５０の表面領域を熱酸化することによって、約５０ｎｍ厚のシリコン熱酸化膜９２を形成する（図３（Ｃ））。
【００２８】
次に、残存したシリコン窒化膜（図３（Ｃ）では符号６２で示す部分）を全て除去し、然る後、ＭＯＳＦＥＴ被形成領域５８内の第２単結晶シリコン層５０の表面にＭＯＳＦＥＴのゲート酸化膜１１０を形成する（図４（Ａ））。
【００２９】
次に、ＭＯＳＦＥＴ被形成領域５８内の第２単結晶シリコン層５０に対して、各導電型へのドーピングを行う。このドーピングにより注入されるイオンは、ＭＯＳＦＥＴをｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの何れにするかに応じて決められる。その後、ドーピング済みの、図４（Ａ）に示す構造体の上側全面に多結晶シリコン膜１２０を約１５０ｎｍの厚さで生成する（図４（Ｂ））。この、多結晶シリコン膜１２０の生成は、任意好適な公知のＣＶＤ法で行えば良い。
【００３０】
次に、多結晶シリコン膜１２０を加工して、ＭＯＳＦＥＴのゲート電極１２３及びバイポーラトランジスタのベース電極１２５を形成する。その後、ベース電極１２５に対して、選択的に硼素（Ｂ）をイオン注入によりドーピングする。また、ＭＯＳＦＥＴ被形成領域５８に対して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形成のためのドーピングをイオン注入により行う。さらに、ベース電極及びＭＯＳＦＥＴ被形成領域５８に対するドーピング済みの、図４（Ｂ）に示す構造体の上面全体に、シリコン窒化膜１３０を約２００ｎｍ厚で形成する（図４（Ｃ））。シリコン窒化膜の形成は、例えば、公知のＣＶＤ法により行われる。
【００３１】
次に、バイポーラトランジスタのエミッタ電極を形成するエミッタ電極被形成領域８４内のシリコン窒化膜１３０及びベース電極１２５の積層領域部分を任意好適な公知のホトリソグラフィ及びドライエッチングにより順次に除去して、エミッタ電極用開口部８５を形成する。このエミッタ電極用開口部８５によりシリコン熱酸化膜９２が露出する（図５（Ａ））。
【００３２】
次に、フッ化水素（ＨＦ）酸によるウェットエッチングで、エミッタ電極被形成領域８４内のシリコン熱酸化膜９２を除去する。このウェットエッチングでは、自己整合的にシリコン熱酸化膜９２が除去され、さらに、ウェットエッチングのエッチング時間を制御することにより、エミッタ電極用開口部８５の側壁から水平方向に約２００ｎｍのサイドエッチが行われる。この結果、シリコン熱酸化膜９２が除去された部分にエミッタ電極用空孔部８６が形成される（図５（Ｂ））。
【００３３】
次に、エミッタ電極用開口部８５及びエミッタ電極用空孔部８６にシリコンを選択エピタキシャル成長させて、エミッタ電極用開口部８５を埋め込む。具体的には、ウェットエッチングにより露出したベース電極１２５の端部の下面から第２単結晶シリコン層５０に向かう方向に、シリコンを選択エピタキシャル成長させて、エピタキシャル成長シリコン層１４０を形成する。このエピタキシャル成長したシリコンは、エミッタ電極用空孔部８６の部分であって、サイドエッチされて形成された領域部分を埋め込む。なお、このエピタキシャル成長したシリコンは、ベース電極１２５付近では多結晶になり、また、第２単結晶シリコン層５０付近では単結晶になる。その後、エミッタ電極用開口部８５の側壁に、側壁絶縁膜９４を、例えばＣＶＤ法によりシリコン窒化膜で形成する。（図５（Ｃ））。エピタキシャル成長シリコン層１４０は、不純物として硼素（Ｂ）を５×１０18／ｃｃ含んだｐ型導電層とする。このエピタキシャル成長の結果、第２単結晶シリコン層５０の表面付近もｐ型となる。また、このエピタキシャル成長シリコン層１４０の形成は、公知のＳｉＧｅのヘテロエピタキシャル成長により、多層構成とし、その一部にＳｉＧｅ層を含んだ複合膜としてもよい。
【００３４】
次に、図５（Ｃ）に示す構造体の上面全体に、リンが高濃度にドープされた多結晶シリコン層成長させた後、この多結晶シリコンを加工してエミッタ電極１５０を形成する（図５（Ｄ））。
【００３５】
次に、ＭＯＳＦＥＴ被形成領域５８内のシリコン窒化膜１３０を除去し、然る後、ゲート電極１２３をマスクとして用いてイオン注入及び活性化アニールを行って、ＭＯＳＦＥＴのドレイン領域１１１及びソース領域１１３を形成する（図６（Ａ））。
【００３６】
次に、中間絶縁膜１６０を、例えばＣＶＤ法によりシリコン酸化膜で形成する。その後、図６（Ａ）に示す構造体に対して、ランプアニール（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により、９００℃、３０秒程度の熱処理を行う。このＲＴＡにより、エミッタ電極１５０からリンを、エピタキシャル成長シリコン層１４０と、単結晶シリコン層５０のエピタキシャル成長シリコン層１４０と接する表面とに浅く拡散させて、活性エミッタ１４２を形成する。また、第２単結晶シリコン層５０のｐ型の導電型の部分であって、ＲＴＡによりリンが拡散しない部分が、ｐ型の活性ベース１４４となる。ここで、エピタキシャル成長シリコン層１４０のベース電極１２５付近の部分も、リンが拡散しない部分であり、ｐ型の活性ベース１４４となる（図６（Ｂ））。
【００３７】
次に、ＭＯＳＦＥＴのソース、ドレイン及びゲートの各電極用のコンタクトホール、並びに、バイポーラトランジスタのエミッタ、ベース及びコレクタの各電極用のコンタクトホール（図示を省略する。）を、中間絶縁膜１６０、シリコン窒化膜１３０、及びキャップ酸化膜９０に任意好適な公知のホトリソグラフィ及びドライエッチングを行うことにより、それぞれ形成する。これらのコンタクトホールに、タングステン（Ｗ）プラグを埋め込みコンタクトとして形成する。Ｗプラグは、ＭＯＳＦＥＴのゲート用プラグ１７１、ドレイン用プラグ１７２及びソース用プラグ１７３、並びに、バイポーラトランジスタのエミッタ用プラグ１７５、ベース用プラグ１７６及びコレクタ用プラグ１７７として用いられる（図６（Ｃ））。これらのＷプラグは、バイポーラトランジスタ及びＭＯＳＦＥＴの金属電極とそれぞれ等価である。
【００３８】
Ｗプラグの形成後は、中間絶縁膜１６０上にアルミニウム等の金属配線層を設けて、外部回路等との接続のための配線を行えば良い。
【００３９】
この発明のバイポーラトランジスタの製造方法によれば、第２埋め込み酸化膜を除去することで形成された空孔部に多結晶シリコンを堆積するので、ディープトレンチで画成された領域の第２単結晶シリコン層の底部に形状よく多結晶シリコン層を形成することができる。また、この方法で製造されたバイポーラトランジスタを備える半導体装置では、この多結晶シリコン層により、バイポーラトランジスタのコレクタ抵抗が減少する。
【図面の簡単な説明】
【００４０】
【図１】ＢｉＣＭＯＳの製造方法を説明するための工程図（その１）である。
【図２】ＢｉＣＭＯＳの製造方法を説明するための工程図（その２）である。
【図３】ＢｉＣＭＯＳの製造方法を説明するための工程図（その３）である。
【図４】ＢｉＣＭＯＳの製造方法を説明するための工程図（その４）である。
【図５】ＢｉＣＭＯＳの製造方法を説明するための工程図（その５）である。
【図６】ＢｉＣＭＯＳの製造方法を説明するための工程図（その６）である。
【図７】従来のＢｉＣＭＯＳの製造方法を説明するための工程図である。
【符号の説明】
【００４１】
５    ２重ＳＯＩ基板
１０    半導体基板
２０    第１埋め込み酸化膜
３０    第１単結晶シリコン層
４０    第２埋め込み酸化膜
５０    第２単結晶シリコン層
５２    ディープトレンチ
５３    側壁部
５４    開口部
５５、２５５    バイポーラトランジスタ被形成領域
５６    空孔部
５８、２５８    ＭＯＳＦＥＴ被形成領域
５９    シャロートレンチ
６０、６２、１３０    シリコン窒化膜
７０    ＴＥＯＳ膜（シリコン酸化膜）
７２    残存ＴＥＯＳ膜（シリコン酸化膜）
８０    ｎ＋多結晶シリコン層
８４    エミッタ電極被形成領域
８５    エミッタ電極用開口部
８６    エミッタ電極用空孔部
９０    キャップ酸化膜（表面保護膜）
９２    シリコン熱酸化膜
９４    側壁絶縁膜
１１０    ゲート酸化膜（シリコン酸化膜）
１１１    ドレイン領域
１１３    ソース領域
１２０    多結晶シリコン膜
１２３    ゲート電極
１２５    ベース電極
１４０    エピタキシャル成長シリコン層
１５０    エミッタ電極
１６０    中間絶縁膜
１７１    ゲート用プラグ
１７２    ドレイン用プラグ
１７３    ソース用プラグ
１７５    エミッタ用プラグ
１７６    ベース用プラグ
１７７    コレクタ用プラグ
２０５    ＳＯＩ基板
２１０    シリコン基板
２２０    シリコン酸化膜
２３０、２３５、２３６、２３８    単結晶シリコン層
２６０    酸化膜
３００    ＬＯＣＯＳ膜
【図１】
2006066577.tif 000003
【図２】
2006066577.tif 000004
【図３】
2006066577.tif 000005
【図４】
2006066577.tif 000006
【図５】
2006066577.tif 000007
【図６】
2006066577.tif 000008
【図７】
2006066577.tif 000009