(57)【要約】【課題】  容量素子配置のためのスペースを確保しつつ、半導体装置の微細化を可能とする。【解決手段】  基板上に形成された下部電極と、下部電極上に形成された誘電体膜と誘電体膜上に形成された上部電極とを備える容量素子において、下部電極は、基板上に形成されるトランジスタのゲート電極と同時に形成され、電極を共有する。また、上部電極は、基板上に形成されるコンタクトプラグと同時に形成され、コンタクトプラグを構成する材料と同一の材料で構成される。【選択図】      図１
2006073948.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
を備え、
前記下部電極は、前記基板上に形成されるトランジスタのゲート電極と同時に形成され、前記ゲート電極を構成する材料と同一の材料で構成され、
前記上部電極は、前記基板上に形成されるコンタクトプラグと同時に形成され、前記コンタクトプラグを構成する材料と同一の材料で構成されることを特徴とする容量素子。
【請求項２】
前記下部電極は、Poly-Siからなることを特徴とする請求項１に記載の容量素子。
【請求項３】
第１容量素子と、
第１容量素子の上部電極を、共通電極として共有する第２容量素子とを備え、
前記第１容量素子は、
第１下部電極と、
前記第１下部電極上に形成された第１誘電体膜と、
前記共通電極により構成される第１上部電極と、を含み、
前記第２容量素子は、
前記共通電極により構成される第２下部電極と、
前記第２電極上に形成された第２誘電体膜と、
第２誘電体膜上に形成された第２上部電極と、を含み、
前記共通電極は、前記基板上に形成されたトランジスタのゲート電極と同時に形成され、前記ゲート電極を構成する材料と同一の材料で構成されることを特徴とする容量素子。
【請求項４】
前記第１下部電極は、金属からなり、
前記共通電極は、Poly-Siからなることを特徴とする請求項３に記載の容量素子。
【請求項５】
前記第１下部電極及び前記共通電極は、Poly-Siからなることを特徴とする請求項３に記載の容量素子。
【請求項６】
前記容量素子は、第１電極の前記第１下部電極を上部電極とする第３容量素子を備え、
前記第３容量素子は、
基板上に形成された第３下部電極と、
前記第３下部電極上に形成された第３誘電体膜と、
前記第３誘電体膜上に形成され、前記第１下部電極により構成された第３上部電極と、
を含むことを特徴とする請求項３に記載の容量素子。
【請求項７】
前記第３下部電極、前記第１下部電極、前記共通電極、及び、前記第２上部電極は、Poly-Siからなることを特徴とする請求項６に記載の容量素子。
【請求項８】
前記第３下部電極は、金属であり、
前記第１下部電極、前記共通電極、及び、前記第２上部電極は、Poly-Siであることを特徴とする請求項６に記載の容量素子。
【請求項９】
前記第２上部電極は、前記基板上に形成されるコンタクトプラグと同時に形成され、前記コンタクトプラグを構成する材料と同一の材料で構成されることを特徴とする請求項３から８のいずれかに記載の容量素子。
【請求項１０】
基板上に形成されたゲート絶縁膜とゲート電極とを含むトランジスタと、
前記基板上に形成された容量素子と、
前記トランジスタ及び前記容量素子を埋め込んで、前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する少なくとも１のコンタクトプラグと、
を備え、
前記容量素子は、
前記トランジスタのゲート電極と同時に形成され、かつ、前記ゲート電極を構成する材料で構成される下部電極と、
前記上部電極上に形成された誘電体膜と、
前記コンタクトプラグにより構成される上部電極と、
を含んで構成されることを特徴とする半導体装置。
【請求項１１】
基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記基板に、ゲート電極と容量素子の下部電極とを形成する第１電極形成工程と、
前記下部電極上に、誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上に、前記容量素子の上部電極を形成する第２電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１電極形成工程の後、
前記基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜を貫通する少なくとも１の開口を形成する開口形成工程と、
を備え、
前記誘電体膜形成工程において、前記誘電体膜は、前記開口の、少なくとも１の開口の底部に露出するように形成され、
前記第２電極形成工程は、前記誘電体膜が露出する開口に、導電部材を埋め込むことにより前記上部電極を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
基板に、第１容量素子用の下部電極を形成する第１電極形成工程と、
前記下部電極上に、前記第１容量素子用の第１誘電体膜を形成する第１誘電体膜形成工程と、
前記第１誘電体膜上に、前記第１容量素子用の上部電極と、第２容量素子用の下部電極とを共通する共通電極を形成する共通電極形成工程と、
前記共通電極上に、第２容量素子用の第２誘電体膜を形成する第２誘電体膜形成工程と、
前記第２誘電体膜上に、前記第２容量素子用の上部電極を形成する第２電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記共通電極形成工程の後、
前記基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜を貫通する少なくとも１の開口を形成する開口形成工程と、
を備え、
前記第２誘電体膜形成工程において形成された前記第２誘電体膜は、前記開口の、少なくとも１の開口の底部に露出し、
前記第２上部電極形成工程は、前記誘電体膜が露出する開口に、導電部材を埋め込むことにより前記第２容量素子用の上部電極を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、容量素子、半導体装置及び半導体装置の製造方法に関する。更に具体的には、基板上に形成された容量素子及び、これを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、基板上に形成される容量素子としては、基板に形成される高濃度拡散層からなる下部電極と、この下部電極上に形成される誘電体膜であるシリコン酸化膜と、誘電体膜上の上部電極であるPoly-Si電極により構成されるＭＯＳ（Metal/Oxide/Silicon）容量や、あるいは、各種接合における容量があげられる。
【０００３】
例えば、ＭＯＳ容量素子は、基板上に、高濃度拡散層を形成した後、高濃度拡散層上に、誘電体膜としてシリコン酸化膜を形成し、更に、この上に、Poly-Siからなる上部電極を形成することにより形成される。
【０００４】
ところで、このような容量素子を半導体装置内に形成する場合、容量素子の占有面積が、近年の半導体装置の微細化における妨げとなることが考えられる。そこで、容量素子の占有面積を小さくするため、負荷用のＭＯＳトランジスタのゲート領域を容量素子の下部電極の一部として用いて、その上に絶縁膜を形成したものが考えられている（例えば、特許文献１参照）。
【０００５】
また、容量素子は、その容量を増加させようとする場合、容量素子の面積が増大してしまい、半導体装置の微細化における妨げとなる。そこで、面積増大を引き起こさずに容量増加を行うことができるものとして、複数の容量素子を積層させた容量素子が考えられている（例えば、特許文献２参照）。
【０００６】
【特許文献１】特開昭６１−２５１０６４号公報
【特許文献２】特開平２−２８０３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述のように、ゲート電極をそのまま容量素子の電極として用いるものや、容量素子を積層により、容量増大を図るものなど、半導体装置の微細化を考慮した種種の容量素子が考えられている。しかしながら、容量素子自体の配置スペースや、また、容量素子の電極にコンタクトさせる配線を配置するスペース等が必要となる。これらは、半導体装置の微細化に制限を与える要因となる。従って、更なる微細化を図るためには、これらのスペースの縮小化を図ることが望ましい。
【０００８】
また、上述のような容量素子は、トランジスタの形成後に、トランジスタ上、あるいは、基板のスペースに形成される。従って、容量素子の増大や配置等の設計の変更においては、製品の全面的な改定が必要となり、半導体装置の生産性の向上において問題となる。
【０００９】
従って、この発明は、容量素子の微細化を図りつつ、設計変更の容易な容量素子、及び、この容量素子を含む半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
この発明の容量素子は、基板上に形成された下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを備える。また、前記下部電極は、前記基板上に形成されるトランジスタのゲート電極と同時に形成され、前記ゲート電極を構成する材料と同一の材料で構成される。また、前記上部電極は、前記基板上に形成されるコンタクトプラグと同時に形成され、前記コンタクトプラグを構成する材料と同一の材料で構成される。
【００１１】
あるいは、この発明の容量素子は、第１容量素子と、第１容量素子の上部電極を、共通電極として共有する第２容量素子とを備える。前記第１容量素子は、第１下部電極と、前記第１下部電極上に形成された第１誘電体膜と、前記共通電極により構成される第１上部電極とを含む。また、前記第２容量素子は、前記共通電極により構成される第２下部電極と、前記第２電極上に形成された第２誘電体膜と、第２誘電体膜上に形成された第２上部電極とを含む。更に、前記共通電極は、前記基板上に形成されたトランジスタのゲート電極と同時に形成され、前記ゲート電極を構成する材料と同一の材料で構成される。
【００１２】
また、この発明の半導体装置は、基板上に形成されたゲート絶縁膜とゲート電極とを含むトランジスタと、前記基板上に形成された容量素子と、前記トランジスタ及び前記容量素子を埋め込んで、前記基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通する少なくとも１のコンタクトプラグとを備える。また、前記容量素子は、前記トランジスタのゲート電極と同時に形成され、かつ、前記ゲート電極を構成する材料で構成される下部電極と、前記上部電極上に形成された誘電体膜と、前記コンタクトプラグにより構成される上部電極とを含んで構成される。
【００１３】
また、この発明の半導体装置の製造方法は、基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記基板に、ゲート電極と容量素子の下部電極とを形成する第１電極形成工程と、前記下部電極上に、誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に、前記容量素子の上部電極を形成する第２電極形成工程と備える。
【００１４】
あるいは、この発明の半導体装置の製造方法は、基板に、第１容量素子用の下部電極を形成する第１電極形成工程と、前記下部電極上に、前記第１容量素子用の第１誘電体膜を形成する第１誘電体膜形成工程と、前記第１誘電体膜上に、前記第１容量素子用の上部電極と、第２容量素子用の下部電極とを共通する共通電極を形成する共通電極形成工程と、前記共通電極上に、第２容量素子用の第２誘電体膜を形成する第２誘電体膜形成工程と、前記第２誘電体膜上に、前記第２容量素子用の上部電極を形成する第２電極形成工程と、を備える。
【発明の効果】
【００１５】
この発明においては、容量素子の下部電極を、トランジスタのゲート電極あるいは他の容量素子の上部電極と共通にし、かつ、トランジスタのゲート電極の形成と同時に形成する。従って、容量素子の微細化を図りつつ、容量の大きな容量素子を、狭いスペース内に形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
【００１７】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を説明するための断面模式図である。
図１に示すように、半導体装置においては、基板２上に、分離領域４が形成され、分離領域４により分離された領域に、トランジスタ能動層６が形成されている。また、トランジスタ能動層６上には、例えば、シリコン酸化膜からなるゲート絶縁膜８が形成されている。更に、ゲート絶縁膜８上部から分離領域４上に渡り、ゲートPoly-Si電極１０が形成されている。また、ゲートPoly-Si電極１０表面は、シリサイド化され、シリサイド層１２が形成されている。
【００１８】
ゲートPoly-Si電極１０を覆って、基板２上には、層間絶縁膜１４が形成されている。層間絶縁膜１４にはコンタクトホール１６が形成され、コンタクトホール１６底部には、例えば、シリコン酸化膜からなる誘電体膜１８が形成されている。誘電体膜１８上に、例えば、Ｗ等の導電体が埋め込まれてコンタクトプラグ２０が形成されている。また、コンタクトプラグ２０上には、第１層配線２２が形成されている。
【００１９】
すなわち、上述の半導体装置においては、トランジスタとＰＩＭ(Poly-Si/Insulation/Metal)容量素子が形成されている。そして、トランジスタのゲート電極とＰＩＭ容量素子の下部電極とを兼ねる電極として、ゲートPoly-Si電極１０が形成されている。つまり、分離領域４により分離された領域に形成されたトランジスタ能動層６及びゲート絶縁膜８及びゲートPoly-Si電極１０を含んでトランジスタが構成され、また、ゲートPoly-Si電極１０下部電極、コンタクトプラグ２０を上部電極として、この電極に誘電体膜１８を挟んで、ＰＩＭ容量素子が構成されている。
【００２０】
図２は、この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図６は、半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図２〜図６を用いて、実施の形態１における半導体装置の製造方法について具体的に説明する。
【００２１】
まず、図３に示すように、基板２上に、分離領域４を形成する（ステップＳ１０２）。その後、分離領域４により分離された領域に、不純物を注入することにより、能動層６を形成する（ステップＳ１０４）。次に、必要な洗浄工程等を行った後、基板２に、例えば、熱酸化により、ゲート絶縁膜８用の膜として、例えば、シリコン酸化膜８ａを形成する（ステップＳ１０６）。その後、ゲートPoly-Si電極１０を形成する材料膜として、Poly-Si膜１０ａを形成する（ステップＳ１０８）。
【００２２】
次に、ゲート電極のパターニングをおこなう（ステップＳ１１０）。ゲート電極のパターニングは、例えば、フォトリソグラフィによりレジストマスクを形成し、これをマスクとして、Poly-Si膜１０ａを所望の形状にエッチングする。その後、不要なレジストマスクは除去する。ここで、ゲートPoly-Si電極１０は、トランジスタのゲート電極と、ＰＩＭ容量素子の下部電極とを共通するものであるため、トランジスタの能動層６上だけでなく、分離領域４にまで至るような形状にパターニングされる。また、ここでは、ＰＩＭ容量素子と、この下部電極をゲート電極として共有する１のトランジスタのみを図示しているが、必要に応じて、この工程において、基板２上の他の部分に、必要なゲート絶縁膜、ゲート電極を形成することができる。
【００２３】
次に、シリサイド層を形成する（ステップＳ１１２）。具体的には、例えば、Ｔｉ膜、あるいはＣｏ膜等を全面に形成した後、熱処理を行うことにより、Poly-Si等のＳｉとＴｉ膜（Ｃｏ膜）とが接する部分において、Ｔｉ（Ｃｏ）とＳｉとが反応することにより、ＴｉＳｉ２（ＣｏＳｉ２）あるいはＴｉＳｉ（ＣｏＳｉ）からなるシリサイド層１２が形成される。
その後、必要な場合には、図示しない必要な個所に、ソース/ドレイン用のイオン注入を行う。
【００２４】
次に、ゲートPoly-Si電極１０を覆って、基板２上に層間絶縁膜１４を形成する（ステップＳ１１４）。層間絶縁膜１４としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を用いる。また、シリコン窒化膜を形成した後、シリコン酸化膜を形成したものなど、積層構造としたものであっても良い。
【００２５】
次に、コンタクトホール１６を形成する（ステップＳ１１６）。コンタクトホール１６は、例えば、フォトリソグラフィ技術により、層間絶縁膜１４上にレジストマスクを形成し、これをマスクとして、層間絶縁膜１４をエッチングすることにより形成することができる。コンタクトホール１６開口後、不要なレジストマスクは除去する。ここで、コンタクトホール１６は、図４に示すように、少なくとも、分離領域４に形成されたゲートPoly-Si電極１０が、その底部に露出する位置に形成する。
【００２６】
次に、コンタクトホール１６の底部に、誘電体膜１８を形成する（ステップＳ１１８）。誘電体膜１８は、必要な容量等を考慮して適宜決定すればよいが、一般的には、数nm程度の膜厚に形成する。また、誘電体膜１８は、ここでは、例えばスパッタ法やＣＶＤ法等により形成することができる。また、方法によっては、コンタクトホール１６の底部のみでなく、コンタクトホール１６の側面にも誘電体膜１８が形成されるが、誘電体膜１８がコンタクトホール１６内壁全面に形成されたものであってもよい。
【００２７】
次に、図５に示すように、コンタクトホール１６の、誘電体膜１８上に、少なくともコンタクトホール１６内を埋め込むようにして、導電体膜を充填する（ステップＳ１２０）。ここでは、導電体を直接埋め込むものであってもよく、また、例えば、コンタクトホール１６内壁に、ＴｉＮ、Ｔｉ等のバリアメタル膜を形成した後、この上にＷ、Ｃｕ等の導電体を充填するものであってもよい。また、ここでは、ＰＩＭ容量素子の上部電極として用いられるコンタクトプラグ２０を図示しているが、この工程において、基板２の図示しない他の部分に、拡散層や、他のゲート電極に接続するコンタクトプラグを同時に形成することができる。
【００２８】
次に、図６に示すように、層間絶縁膜１４上に堆積された、不要な導電体を、ＣＭＰ（Chemical Mechanical Polishing）により除去する（ステップＳ１２２）。ＣＭＰは、図６に示すように、少なくとも、層間絶縁膜１４表面が露出するまで行う。
【００２９】
次に、コンタクトプラグ２０上に、第１層配線２２を形成する（ステップＳ１２４）。  以上のようにして、図１に示すような半導体装置を形成することができる。
【００３０】
以上説明したように、この実施の形態１においては、トランジスタのゲート電極を、分離領域４上にまで渡るように形成し、これを容量素子の下部電極として、分離領域４上に容量素子を形成する。従って、容量素子配置のために、活性領域に広いスペースを確保する必要がなく、半導体装置の微細化を図ることができる。
【００３１】
また、実施の形態１においては、容量素子の電極として、トランジスタのゲート電極用に形成するPoly-Si膜１０ａをそのまま利用し、トランジスタのゲート電極と共通する電極を、容量素子の下部電極として用いる。従って、容量素子の電極形成のための工程とゲート電極の形成とを同時に行うことができ、半導体装置の生産性の向上を図ることができる。
【００３２】
また、実施の形態１においては、ＰＩＭ容量素子の上部電極として、コンタクトプラグ２０を用いる。これにより、コンタクトプラグ２０の形成の際に、同時に上部電極を形成することができるため、ＰＩＭ容量素子形成のための半導体装置のスループット低下を抑えることができる。また、ＰＩＭ容量素子の上部電極に接続する第１層配線２２を、ＰＩＭ容量素子上部に直接形成することができるため、配線形成のためのスペースを小さくすることができ、半導体装置の高集積化を図ることができる。
【００３３】
なお、この実施の形態１においては、下部電極として、ゲートPoly-Si電極１０を用いる容量素子について説明した。しかし、この発明はこれに限るものではなく、例えば、ゲート電極が、メタルゲート電極である場合にも、同様に、これを下部電極として用いることができる。すなわち、下部電極は、メタル電極であってもよい。
また、一般に、低抵抗化のためトランジスタのゲートPoly-Si電極及び拡散層表面をシリサイド化する技術が用いられる。従って、ＰＩＭ容量素子の下部電極として、トランジスタのゲート電極をそのまま利用する実施の形態１においては、ゲートPoly-Si電極１０表面にシリサイド層１２が形成されている場合について説明した。しかし、この発明は、必ずしもこれに限るものではなく、共通する電極の材料としてPoly-Siを用いる場合にも、その表面は、シリサイド化されていないものであってもよい。
【００３４】
また、実施の形態１においては、誘電体膜１８を、コンタクトホール１６形成後に、その底部に形成する場合について説明した。しかし、この発明は、これに限るものではない。例えば、誘電体膜１８を先に形成し所望の形状に加工した後、層間絶縁膜１４を堆積して、この誘電体膜１８表面を露出する位置にコンタクトホールを開口し、導電体を埋め込んでもよい。
【００３５】
また、実施の形態１においては、コンタクトプラグ２０を形成した後、第１層配線２２を形成する場合について説明した。しかし、この発明においては、これに限るものではなく、例えば、Ｃｕを用いて、デュアルダマシン法により、コンタクトプラグ２０と第１層配線２２を同時に形成するようなものであってもよい。
【００３６】
図７は、この発明の実施の形態１における半導体装置の他の例を説明するための断面模式図である。
図７の半導体装置は、図１において説明した半導体装置と類似するものであるが、コンタクトホール１１６の形成位置が異なっている。すなわち、図７に示す半導体装置のコンタクトホール１１６は、分離領域４上のゲートPoly-Si電極１２上だけでなく、トランジスタ側、すなわち能動層６上のゲートPoly-Si電極１２上にも重なって形成されている。従って、トランジスタ側のゲートPoly-Si電極１２上にも、誘電体膜１１８が形成され、コンタクトプラグ１２０が形成されている。
このようにすることにより、更に半導体装置の高集積化を図ることができる。
【００３７】
実施の形態２．
図８は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図８に示すように、実施の形態２における半導体装置は、ＭＯＳ容量素子上にＰＩＭ容量素子を積層し、ＭＯＳ容量素子の上部電極と、ＰＩＭ容量素子の下部電極とを共通にした構造となっている。以下、具体的に説明する。
【００３８】
図８に示すように、基板２には、分離領域４が形成され、分離領域４に分離された領域に、不純物が注入されることにより、下部拡散電極３０が形成されている。また、下部拡散電極３０上には、ＭＯＳ容量素子用の誘電体膜３２が形成されている。また、誘電体膜３２上には、下部拡散電極３０が形成された領域から分離領域４上に渡るように、ゲートPoly-Si電極３４が形成されている。また、ゲートPoly-Si電極３４の表面は、シリサイド化され、シリサイド層３６が形成されている。また、下部拡散電極３０が形成された領域の、ゲートPoly-Si電極３４のシリサイド層３６上の一部には、誘電体膜３８が形成されている。
【００３９】
ゲートPoly-Si電極３４を埋め込むようにして、基板２には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、コンタクトホール４２ａ、４２ｂが形成されている。コンタクトホール４２ａは、下部拡散電極３０と、誘電体膜３８の一部とを露出するように形成されている。また、コンタクトホール４２ｂは、分離領域４が形成された領域上のゲートPoly-Si電極３４表面のシリサイド層３６を露出するように形成されている。
【００４０】
また、各コンタクトホール４２ａ、４２ｂにはそれぞれ、導電体が埋め込まれて、コンタクトプラグ４４ａ、４４ｂが形成されている。また、各コンタクトプラグ４４ａ、４４ｂ上には、それぞれ、第１層配線４６ａ、４６ｂが形成されている。
【００４１】
以上のようにして、実施の形態２における半導体装置においては、下部拡散電極３０を下部電極とし、ゲートPoly-Si電極３４を上部電極として、この間に、誘電体膜３２を挟むことで、ＭＯＳ容量素子が形成されている。また、ゲートPoly-Si電極３４を下部電極とし、コンタクトプラグ４４ａを上部電極として、この間に、誘電体膜４２を挟むことで、ＰＩＭ容量素子が形成されている。ここで、ゲートPoly-Si電極３４は、ＭＯＳ容量素子の上部電極と、ＰＩＭ容量素子の下部電極との両方を兼ねた共通電極である。
【００４２】
また、下部拡散電極３０は、コンタクトプラグ４４ａに接続され、コンタクトプラグ４４ａは、第１層配線４６ａに接続されている。すなわち、ＭＯＳ容量素子の下部電極（下部拡散電極３０）と、ＰＩＭ容量素子の上部電極（コンタクトプラグ４４ａ）は、共に、第１層配線４６ａに接続されている。また、ＭＯＳ容量素子と、ＰＩＭ容量素子の共通電極であるゲートPoly-Si電極３４は、コンタクトプラグ４４ｂを介して、第１層配線４６ｂに接続されている。
【００４３】
図９は、この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。
以下、図９に従って、この発明の実施の形態２における半導体装置の製造方法を説明する。
【００４４】
まず、実施の形態１と同様に、基板２上に分離領域４を形成する（ステップＳ２０２）。その後、イオン注入を行うことにより、下部拡散電極３０を形成する（ステップＳ２０４）。
【００４５】
次に、下部拡散電極３０上に、誘電体膜３２を形成する（ステップＳ２０６）。誘電体膜３２としては、ここでは、例えば、熱酸化によるシリコン酸化膜を形成する。この工程において、他の領域に形成されたシリコン酸化膜を、例えば、トランジスタのゲート絶縁膜として用いることができる。
【００４６】
次に、誘電体膜３２上に、Poly-Si膜を形成する（ステップＳ２０８）。その後、このPoly-Si膜を、ゲートPoly-Si電極３４の形状にパターニングする（ステップＳ２１０）。このゲートPoly-Si膜３４は、上述したように、下部拡散電極３０上部の領域から、分離領域４上にまで至るようにしてパターニングされる。また、このPoly-Si膜は、他の領域にトランジスタを形成する場合には、その領域においてはトランジスタにおけるゲート電極として用いられ、ゲートPoly-Si電極３４のパターニングの工程において、ゲート電極のパターニングを同時に行うことができる。その後、トランジスタを形成する場合、その領域に、必要に応じて不純物の注入、活性化熱処理等を行う。
【００４７】
次に、ゲートPoly-Si電極３４のシリサイド層３６を形成する（ステップＳ２１２）。ここでは、実施の形態１のステップＳ１１２と同様に、ＴｉあるいはＣｏ等を用いて、モノシリサイド又はダイシリサイドを形成する。このとき、他の領域にゲート電極や拡散層が形成されている場合には、その表面も必要に応じて、選択的にシリサイド化される。
【００４８】
次に、ゲートPoly-Si電極３４上に誘電体膜３８を形成する（ステップＳ２１４）。ここでは、例えばＣＶＤ法等により、基板全面に、シリコン酸化膜等の絶縁膜を形成した後、エッチングを行う。これにより、下部拡散電極３０上部に形成に形成されている部分の、ゲートPoly-Si電極３４上部と側面とを覆うような形状に、誘電体膜３８を形成する。
【００４９】
次に、誘電体膜３２、ゲートPoly-Si電極３４、及び誘電体膜３８を埋め込むようにして、基板２上に、層間絶縁膜４０を形成する（ステップ２１６）。そして、下部拡散電極３０が形成された領域上と、分離領域４が形成された領域上に、それぞれ開口するコンタクトホール４２ａ、４２ｂを形成する。コンタクトホール４２ａは、その底部において、誘電体膜３８表面と、下部拡散電極３０の表面の一部を露出する。また、コンタクトホール４２ｂは、その底部において、ゲートPoly-Si電極３４表面のシリサイド層３６の一部を露出する。
【００５０】
次に、実施の形態１のステップＳ１１８〜Ｓ１２４と同様に、コンタクトプラグ４４ａ、４４ｂ、第１層間絶縁膜４６ａ、４６ｂの形成を行う（ステップＳ２１８〜Ｓ２２４）。これにより、図８に示すような半導体装置を形成することができる。
【００５１】
以上説明したように、この実施の形態２においては、ＭＯＳ容量素子上に、ＰＩＭ容量素子を積層して形成し、ＭＯＳ容量素子の上部電極と、ＰＩＭ容量素子の下部電極とを共通にしている。従って、ＭＯＳ容量素子を形成する領域をそのまま利用して、ＰＩＭ容量素子を形成することができる。従って、容量素子設計用のスペースを特に増加することなく、容量の増加、容量素子の高密度化を図ることができ、半導体装置の微細化を図ることができる。また、例えば、単に容量素子の容量増加等の設計変更が必要となった場合には、すでに設計されているＭＯＳ容量素子に、ＰＩＭ容量素子を重ねれば良い。従って、大掛かりな設計変更を必要とせず、容量素子の設計変更に伴うスループットの低下を抑えることができる。
【００５２】
また、実施の形態１と同様に、容量素子の各構成要素の形成を、トランジスタの製造に通常必要な工程において、同時に行うことができる。具体的に例えば、実施の形態２においては、例えば、トランジスタの能動層形成と同時に下部拡散電極３０を形成し、ゲート絶縁膜形成と同時に、誘電体膜３２を形成し、ゲート電極の形成と同時に、ゲートPoly-Si電極３４を形成することができる。従って、容量素子形成に伴う半導体装置製造の工程数の増加を抑えることができ、半導体装置の生産性の向上を図ることができる。
【００５３】
なお、実施の形態２においては、ゲートPoly-Si電極３４に接続する分離領域４上のコンタクトプラグ４４ｂと、誘電体膜４２上に接続する上部電極としてのコンタクトプラグ４４ａとの二つのプラグを形成する場合について説明した。しかし、この発明においてコンタクトプラグは、別々に形成したものに限らず、ゲートPoly-Si電極３４上と、誘電体膜４２上とに大きく開口する１のコンタクトホールを形成し、これらに、同時に接続するコンタクトプラグを形成したものであってもよい。また、例えば、下部拡散電極３０に接続する配線を別の個所に設けたものであっても良い。
また、ＰＩＭ容量素子の上部電極をコンタクトプラグ６６ａと共通にするものではなく、別に形成するものであってもよい。
その他は、実施の形態１と同様であるから説明を省略する。
【００５４】
実施の形態３．
図１０は、この発明の実施の形態３における半導体装置を説明するための断面模式図である。
図１０に示すように、この発明の実施の形態３における半導体装置においては、２Ｐｏｌｙ容量素子と、ＰＩＭ容量素子とを有し、これらは、積層されて、２Ｐｏｌｙ容量素子の上部電極と、ＰＩＭ容量素子の下部電極とを共有した構成となっている。
【００５５】
具体的に、基板２には、分離領域４が形成されている。分離領域４が形成されていない部分において、下部Poly-Si電極５２が形成されている。また、下部Poly-Si電極５２の一部には、誘電体膜５４が形成されている。また、誘電体膜５４上及び分離領域４上には、ゲートPoly-Si電極５６が形成されている。ゲートPoly-Si電極５６表面は、シリサイド化され、シリサイド層５８が形成されている。また、下部Poly-Si電極５２の兵部に位置するゲートPoly-Si電極５６上とその側面には、誘電体膜６０が形成されている。
【００５６】
また、基板２上に形成された、電極や誘電体膜等を覆って、層間絶縁膜６２が形成されている。層間絶縁膜６２には、コンタクトホール６４ａ、６４ｂが形成されている。一方のコンタクトホール６４ａは、誘電体膜６０と、下部Poly-Si電極５２との一部を露出する位置に開口し、他方のコンタクトホール６４ｂは、分離領域４上のPoly-Si電極５６表面のシリサイド層５８を露出する位置に開口する。
【００５７】
各コンタクトホール６４ａ、６４ｂには、それぞれ、導電体が埋め込まれてコンタクトプラグ６６ａ、６６ｂが形成されている。また、コンタクトプラグ６６ａ、６６ｂ上には、それぞれ、第１層配線６８ａ、６８ｂが形成されている。
【００５８】
以上のように構成された半導体装置において、下部Poly-Si電極５２、誘電体膜５４、ゲートPoly-Si電極５６により、２Ｐｏｌｙ容量素子が構成される。すなわち、２Ｐｏｌｙ容量素子においては、下部Poly-Si電極５２を下部電極とし、ゲートPoly-Si電極５６を上部電極とし、この間に、誘電体膜５４を挟むことにより容量素子が構成されている。そして、下部電極である下部Poly-Si電極５２は、一部において、コンタクトプラグ６６ａと接することにより、これを介して第１層配線６８ａに接続され、外部からの電圧の供給が可能となっている。一方、上部電極であるゲートPoly-Si電極５６は、コンタクトプラグ６６ｂを介して第１層配線６８ｂに接続することにより外部からの電圧の供給が可能となっている。
【００５９】
また、ゲートPoly-Si電極５６と、誘電体膜６０と、コンタクトプラグ６６ａにより、ＰＩＭ容量素子が構成される。すなわち、ゲートPoly-Si電極５６を下部電極とし、コンタクトプラグ６６ａを上部電極とし、この間に、誘電体膜５６を挟むことにより、ＰＩＭ容量素子が構成されている。そして、下部電極であるゲートPoly-Si電極５６は、上述したように、コンタクトプラグ６６ｂを介して第１層配線６８ｂに接続されて外部からの電圧の供給を得ることができる。また、上部電極であるコンタクトプラグ６６ａは、直接第１層配線６８ａに接続し、これにより、外部からの電圧の供給を得ることが出来るように構成されている。
なお、ゲートPoly-Si電極５６は、２Ｐｏｌｙ容量素子の上部電極と、ＰＩＭ容量素子の下部電極との両方を兼ねた共通電極となっている。
【００６０】
図１１は、この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
以下、図１１に従って、この発明の実施の形態３における半導体装置の製造方法について説明する。
【００６１】
まず、実施の形態１のステップＳ１０２と同様に、基板２の必要な個所に分離領域４を形成する（ステップＳ３０２）。
次に、基板２上にPoly-Si膜を形成し（ステップＳ３０４）、所望の形状にパターニングする（ステップＳ３０６）。これにより、下部Poly-Si電極５２を形成する。ここで、下部Poly-Si電極５２は、分離領域４で分離された領域の一部に形成する。
【００６２】
次に、下部Poly-Si電極５２上に、誘電体膜５４を形成する（ステップＳ３０８）。ここでは、実施の形態２のステップＳ２０６と同様に、熱酸化によりシリコン酸化膜を全面に形成する。
【００６３】
次に、基板２上に、Poly-Si膜を形成する（ステップＳ３１０）。その後、Poly-Si膜をパターニングする（ステップＳ３１２）ことにより、ゲートPoly-Si電極５６を形成する。ゲートPoly-Si電極５６及び誘電体５４は、下部Poly-Si電極５２を完全には覆わず、一部において、下部Poly-Si電極５２表面が露出するように加工する。
【００６４】
また、基板２にトランジスタを同時に形成する場合には、このゲートPoly-Si電極５６がゲート電極として用いられ、誘電体膜５４がゲート絶縁膜として用いられる。従って、ここで、ゲート電極のパターニングも同時に行われる。また、必要に応じて、この間に、拡散層形成のためのイオン注入等も行う。その後、ゲートPoly-Si電極５６表面をシリサイド化し、シリサイド層５８を形成する（ステップＳ３１４）。
【００６５】
次に、実施の形態２のステップＳ２１４〜Ｓ２２４と同様に、誘電体膜６０を形成し（ステップＳ３１６〜Ｓ３１８）、層間絶縁膜６２を堆積する（ステップＳ３２０）。更に、コンタクトホール６４ａ、６４ｂを開口し（ステップＳ３２２）、導電体を埋め込んで、コンタクトプラグ６６ａ、６６ｂを形成し（ステップＳ３２４〜Ｓ３２６）、コンタクトプラグ６６ａ、６６ｂ上に、第１層配線６８ａ、６８ｂを形成する（ステップＳ３２８）。
これにより、図１０に示すような半導体装置を形成することができる。
【００６６】
以上説明したように、実施の形態３においては、２Ｐｏｌｙ容量素子と、ＰＩＭ容量素子とを積層した容量素子を形成する。これにより、２Ｐｏｌｙ容量素子上のスペースを利用して、２つの容量素子を形成することができる。従って、容量の大きな容量素子を、高密度に形成することができ、半導体装置の微細化を図ることができる。また、実施の形態２と同様に、容量増加等の変更が必要となった場合には、２Ｐｏｌｙ容量素子上に、ＰＩＭ容量素子を形成すればよい。このため、大掛かりな設計変更を必要とせずに、容量の増加を行うことができる。
【００６７】
また、実施の形態３においては、２Ｐｏｌｙ容量素子と、ＰＩＭ容量素子の下部電極を共通とし、かつトランジスタのゲート電極の形成においてこれらを同時に形成する。従って、容量素子形成のため、半導体装置の製造工程数が増加するのを抑えることができ、半導体装置のスループットの向上を図ることができる。
【００６８】
また、このように各容量素子の電極同士、あるいは、トランジスタのゲート電極や、コンタクトプラグと、容量素子の電極とを共通にした構造とすることにより、各容量素子の電極や、これに接続する配線の配置のためのスペースを省略することができる。従って、半導体装置の更なる微細化を図ることができる。
【００６９】
なお、この実施の形態３においては、下部Poly-Si電極５２をコンタクトプラグ６６ａに接続し、共通して、このコンタクトプラグ６６ａを、ＰＩＭ容量素子の上部電極として用いる場合について説明した。しかし、この発明においては、これに限るものではなく、下部Poly-Si電極５２に接続する配線を別の個所に設けたものであっても良い。また、ＰＩＭ容量素子の上部電極をコンタクトプラグ６６ａと共通にするものではなく、別に形成するものであってもよい。
その他は実施の形態１、２と同様であるから説明を省略する。
【００７０】
実施の形態４．
図１２は、この発明の実施の形態４における半導体装置を説明するための断面模式図である。
図１２に示すように、実施の形態４の半導体装置は、ＭＯＳ容量素子、２Ｐｏｌｙ容量素子、ＰＩＭ容量素子が順に積まれた、３つの容量素子が形成された構造となっている。また、ＭＯＳ容量素子の上部電極と２Ｐｏｌｙ容量素子の下部電極とが共通となっており、また、２Ｐｏｌｙ容量素子の上部電極と、ＰＩＭ容量素子の下部電極とが共通した構造となっている。以下、具体的に説明する。
【００７１】
基板２上には、分離領域４が形成されている。分離領域４により分離された領域に、下部拡散電極７０が形成されている。下部拡散電極７０上には、誘電体膜７２が形成され、更に、その上に、上部電極として、Poly-Si電極７４が形成されている。
【００７２】
また、Poly-Si電極７４の一部を覆うようにして、誘電体膜７６が形成されている。誘電体膜７６上及び分離領域４上に至るように、ゲートPoly-Si電極７８が形成されている。ゲートPoly-Si電極７８上は、シリサイド化され、シリサイド層８０が形成されている。
【００７３】
ゲートPoly-Si電極７８上には、その一部、すなわち分離領域４上でない部分のゲートPoly-Si電極７８の表面及び側面を覆うようにして、誘電体膜８２が形成されている。
【００７４】
基板２上に形成された電極や誘電体膜を覆うようにして、基板２上には、層間絶縁膜８４が形成されている。層間絶縁膜８４には、３つのコンタクトホール８６ａ、８６ｂ、８６ｃが形成されている。コンタクトホール８６ａは、下部拡散電極７０の、上部に誘電体膜７２が形成されていない部分上に形成されている。また、コンタクトホール８８ｂは、Poly-Si電極７４上の誘電体膜７６が形成されていない部分と、誘電体膜７６が形成され、更にその上に、ゲートPoly-Si電極７８、誘電体膜８２が形成されている部分の両方の上に開口する位置に形成されている。また、コンタクトホール８６ｃは、ゲートPoly-Si電極７８の分離領域４上に形成された部分に開口する位置に形成されている。
【００７５】
各コンタクトホール８６ａ、８６ｂ、８６ｃには、それぞれ導電体が埋め込まれて、コンタクトプラグ８８ａ、８８ｂ、８８ｃが形成され、更にその上に、第１層配線９０ａ、９０ｂ、９０ｃが形成されている。すなわち、第１層配線９０ａは、コンタクトプラグ８８ａを介して、下部拡散電極７０に電気的に接続する。また、第１層配線９０ｂは、コンタクトプラグ８８ｂを介して、Poly-Si電極７４に接続する。更に、第１層配線９０ｃは、コンタクトプラグ８８ｃを介して、ゲートPoly-Si電極７８に接続する。
【００７６】
このように構成された半導体装置において、下部拡散電極７０、誘電体膜７２、Poly-Si電極７４により、ＭＯＳ容量素子が構成される。すなわち、下部拡散電極７０を下部電極、Poly-Si電極７４を上部電極とし、この間に誘電体膜７２を挟むことにより、ＭＯＳ容量素子が形成されている。また、下部電極である下部拡散電極７０は、コンタクトプラグ８８ａを介して第１層配線９０ａに接続され、外部からの電圧の供給が可能となっている。また、上部電極であるPoly-Si電極７４は、コンタクトプラグ８８ｂを介して、第１層配線９０ｂに接続され、外部からの電圧供給ができるようになっている。
【００７７】
また、Poly-Si電極７４、誘電体膜７６、ゲートPoly-Si電極７８により、２Ｐｏｌｙ容量素子が構成される。すなわち、Poly-Si電極７４を下部電極、ゲートPoly-Si電極７８を上部電極として、この間に誘電体膜７６を挟むことにより、２Ｐｏｌｙ容量素子が構成される。また、下部電極であるPoly-Si電極７４は、コンタクトプラグ８８ｂを介して第１層配線９０ｂに接続されることにより、外部からの電圧の供給が可能となっている。また、ゲートPoly-Si電極７８は、コンタクトプラグ８８ｃを介して、第１層配線９０ｃに接続することにより、外部からの電圧供給ができるようになっている。
ここで、各容量素子において、下部に配置される容量素子の上部電極が、その上部に積層される容量素子の下部電極を兼ねるようにになっている。
【００７８】
図１３は、この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。
以下、図１３に従って、この発明の実施の形態４における半導体装置の製造方法について説明する。
【００７９】
まず、基板２に分離領域４を形成した後（ステップＳ４０２）、実施の形態２と同様に、ＭＯＳ容量素子となる部分を形成する。すなわち、実施の形態２のステップＳ２０４〜Ｓ２１０と同様に、下部拡散電極７０、誘電体膜７２、Poly-Si膜７４を形成し、パターニングする（ステップＳ４０４〜Ｓ４１０）。但し、ここで形成するPoly-Si膜７４は、ゲート電極共通のものではないため、形成位置は、分離領域４が形成されている領域４上に至るものではなく、下部拡散電極７０の一部を覆うようにのみ形成される。
【００８０】
次に、２Ｐｏｌｙ容量素子となる部分を形成する。この段階では既に、下部電極となるPoly-Si電極７４は形成されているので、実施の形態３のステップＳ３０８〜Ｓ３１４と同様にして、まず、Poly-Si電極７４上に誘電体膜７６を形成し、その上にゲートPoly-Si電極７８を形成した後、所定の形状にパターニングする（ステップＳ４１２〜Ｓ４１６）。ここでは、誘電体膜７６は、Poly-Si電極７４の一部を露出するように形成する。また、ゲート電極は、この誘電他膜７６上から、分離領域４上に至る部分を覆うように形成される。その後、ゲートPoly-Si膜７８上をシリサイド化し、シリサイド層８０を形成する（ステップＳ４１８）。
【００８１】
次に、ＰＩＭ容量素子となる部分及び各容量素子の電極に接続するプラグ等の形成を行う。ここでは、既に、下部電極となるゲートPoly-Si電極７８は形成されているので、実施の形態３のステップＳ３１６〜Ｓ３２８と同様の工程と行う。まず、シリサイド層８０の上に誘電体膜８２を形成し、ゲートPoly-Si電極７８の一部を覆うようにパターニングする（ステップＳ４２０〜Ｓ４２２）。その後、基板上の電極や誘電体膜を埋め込んで、層間絶縁膜を形成する（ステップＳ４２４）。更に、下部拡散電極７０を露出する位置、Poly-Si電極７４と誘電体膜８２とを露出する位置、ゲートPoly-Si電極７６上のシリサイド層８０を露出する分離領域４上の位置に、それぞれ、コンタクトホール８６ａ、８６ｂ、８６ｃを開口する（ステップＳ４２６）。その後、各コンタクトホール８６ａ、８６ｂ、８６ｃに導電体を埋め込んで、コンタクトプラグ８８ａ〜８８ｃを形成し、ＣＭＰを行い、第１層配線９０ａ〜９０ｃを形成する（ステップＳ４２８〜Ｓ４３２）。
これにより、図１２に示すような半導体装置が形成される。
【００８２】
以上説明したように、実施の形態４においては、ＭＯＳ容量素子、２ＰＯＬＹ容量素子、ＰＩＭ容量素子を積層し、各電極が重なる部分においては、各電極を共有している。これにより、容量素子形成のためのスペースの縮小化しつつ、大きな容量の容量素子を形成することができる。また、実施の形態１〜３に説明したように、ＰＩＭ容量素子の下部電極を、トランジスタのゲート電極の形成と同時に形成することができる。また、ＰＩＭ容量素子の上部電極を、トランジスタに接続するコンタクトプラグと同時に形成する。従って、容量素子形成に必要な工程を抑えることができ、半導体装置のスループットの向上を図ることができる。
【００８３】
なお、例えば、実施の形態１におけるゲートPoly-Si電極１０は、この発明の「下部電極」に該当し、誘電体膜１８は、この発明の「誘電体膜」に該当し、コンタクトプラグ２０は、この発明の「上部電極」に該当する。
【００８４】
また、例えば、実施の形態２におけるＭＯＳ容量素子、実施の形態３における２Ｐｏｌｙ容量素子、実施の形態４における２Ｐｏｌｙ容量素子は、この発明の「第１の容量素子」に該当し、実施の形態２〜４におけるＰＩＭ容量素子は、この発明の「第２の容量素子」に該当する。
【００８５】
また、例えば、実施の形態２における下部拡散電極３０、実施の形態３の下部Poly-Si電極５２、実施の形態４のPoly-Si電極７４は、この発明の「第１下部電極」に該当し、実施の形態２、３、４の誘電体膜３２、５４、７６は、この発明の「第１誘電体膜」に該当し、実施の形態２、３、４のゲートPoly-Si電極３４、５６、７８は、この発明の「共通電極」及び「第１上部電極」及び「第２下部電極」に該当し、実施の形態２、３、４の誘電体３８、６０、８２は、「第２誘電体膜」に該当し、実施の形態２、３、４のコンタクトプラグ４４ａ、６６ａ、８８ｂは、「第２上部電極」に該当する。
【００８６】
また、例えば、実施の形態４における下部拡散電極７０は、この発明の「第３下部電極」に該当し、誘電体７２は、この発明の「第３誘電体膜」に該当し、Poly-Si電極７４は、この発明の「第３上部電極」に該当する。
【００８７】
また、例えば、実施の形態１におけるステップＳ１０６を実行することにより、この発明の「ゲート絶縁膜形成工程」が実行され、ステップＳ１０８〜Ｓ１１０を実行することにより「第１電極形成工程」が実行され、ステップＳ１１８を実行することにより「誘電体膜形成工程」が実行され、ステップＳ１２０を実行することにより「第２電極形成工程」が実行される。また、例えば、実施の形態１におけるステップＳ１１４、Ｓ１１６を実行することにより、それぞれ、この発明の「層間絶縁膜形成工程」、「開口形成工程」が実行される。
【００８８】
また、例えば、実施の形態２のステップＳ２０４、実施の形態３のステップＳ３０４〜Ｓ３０６、実施の形態４のステップＳ４０８〜Ｓ４１０を実行することにより、この発明の「第１電極形成工程」が実行され、ステップＳ２０６、ステップＳ３０８、ステップＳ４１２を実行することにより、「第１誘電体膜形成工程」が実行され、ステップＳ２０８〜Ｓ２１０、ステップＳ３１０〜Ｓ３１２、ステップＳ４１４〜Ｓ４１６を実行することにより「共通電極形成工程」が実行され、ステップＳ２１４、ステップＳ３１６〜Ｓ３１８、ステップＳ４２０〜Ｓ４２２を実行することにより、「第２誘電体膜形成工程」が実行され、ステップＳ２２０、ステップＳ３２４、ステップＳ４２８を実行することにより「第２電極形成工程」が実行される。また、例えば、ステップＳ２１６、ステップＳ３２０、ステップＳ４２４を実行することにより、「層間絶縁膜形成工程」が実行され、ステップＳ２１８、ステップＳ３２２、ステップＳ４２６を実行することにより「開口形成工程」が実行される。
【図面の簡単な説明】
【００８９】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の他の例を説明するための断面模式図である。
【図８】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図９】この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。
【図１０】この発明の実施の形態３における半導体装置について説明するための断面模式図である。
【図１１】この発明の実施の形態３における半導体装置の製造方法について説明するためのフロー図である。
【図１２】この発明の実施の形態４における半導体装置の製造方法について説明するための断面模式図である。
【図１３】この発明の実施の形態４における半導体装置の製造方法について説明するためのフロー図である。
【符号の説明】
【００９０】
２  基板、  ４  分離領域、  ６  能動層、  ８  ゲート絶縁膜、  ８ａ  シリコン酸化膜、  １０  ゲートPoly-Si電極、  １０ａ  Poly-Si膜、  １２  シリサイド層、  １４  層間絶縁膜、  １６、１１６  コンタクトホール、  １８、１１８  誘電体、  ２０、１２０  コンタクトプラグ、  ２２  第１層配線、  ３０  下部拡散電極、  ３２  誘電体膜、  ３４  ゲートPoly-Si電極、  ３６  シリサイド層、  ３８  誘電体膜、  ４０  層間絶縁膜、  ４２ａ、４２ｂ  コンタクトホール、  ４４ａ、４４ｂ  コンタクトプラグ、  ４６ａ、４６ｂ  第１層配線、  ５２  下部Poly-Si電極、  ５４  誘電体膜、  ５６  ゲートPoly-Si電極、  ５８  シリサイド層、  ６０  誘電体膜、  ６２  層間絶縁膜、  ６４ａ、６４ｂ  コンタクトホール、  ６６ａ、６６ｂ  コンタクトプラグ、  ６８ａ、６８ｂ  第１層配線、  ７０  下部拡散電極、  ７２  誘電体膜、  ７４  Poly-Si電極、  ７６  誘電体膜、  ７８  ゲートPoly-Si電極、  ８０  シリサイド層、  ８２  誘電体膜、  ８４  層間絶縁膜、  ８６ａ、８６ｂ、８６ｃ  コンタクトホール、  ８８ａ、８８ｂ、８８ｃ  コンタクトプラグ、  ９０ａ、９０ｂ、９０ｃ  第１層配線。
【図１】
2006073948.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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