(57)【要約】【課題】  複数のコントロールゲート電極間のショートが抑制された半導体装置を提供する。【解決手段】  半導体装置の製造方法は、アシストゲート電極３および窒化シリコン膜４を形成する工程と、アシストゲート電極３および窒化シリコン膜４の側壁上にアシストゲート電極３および窒化シリコン膜４よりも上方に突出するサイドウォール絶縁膜７を形成する工程と、サイドウォール絶縁膜７上にフローティングゲート電極８となるポリシリコン層を形成する工程と、半導体基板１の主表面に向かって厚みが徐々に増加するように窒化シリコン膜４より上方にサイドウォール絶縁膜７を残存させながらサイドウォール絶縁膜７をエッチングする工程と、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７を除去する工程と、フローティングゲート電極８上にＯＮＯ膜９およびコントロールゲート電極１０を形成する工程とを備える。【選択図】        図８
2006066702.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜と該第１導電膜上に第１絶縁膜とを形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に前記第１導電膜および前記第１絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板上に第２導電膜を形成する工程と、
前記半導体基板の主表面に向かって厚みが徐々に増加するように前記第１絶縁膜より上方に前記サイドウォール絶縁膜を残存させながら前記サイドウォール絶縁膜をエッチングする工程と、
前記第１絶縁膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程と、
前記第２導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項２】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜と該第１導電膜上に第１絶縁膜とを形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜にサイドエッチングを施すことで前記第１導電膜よりも前記第１絶縁膜の幅を広くする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に前記第１導電膜および前記第１絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板上に第２導電膜を形成する工程と、
前記第１絶縁膜よりも上方に位置する前記サイドウォール絶縁膜を除去する工程と、
前記第２導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項３】
前記サイドウォール絶縁膜を除去する工程は、
前記半導体基板の主表面に向かって厚みが徐々に増加するように前記第１絶縁膜より上方に前記サイドウォール絶縁膜を残存させながら前記サイドウォール絶縁膜をエッチングする工程と、
前記第１絶縁膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程とを含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜と該第１導電膜上に第１絶縁膜とを形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜の側壁上に熱酸化膜を形成する工程と、
前記第１導電膜の側壁上に露出した前記熱酸化膜に接するように第２導電膜を形成する工程と、
前記第２導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、相対的に高さの低い第１ゲート電極と相対的に高さの高い第２ゲート電極とを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
フローティングゲート電極とコントロールゲート電極とを備えた不揮発性半導体記憶装置が従来から知られている。
【０００３】
たとえば、特開平１０−１０７１６３号公報（従来例１）においては、フローティングゲート電極とコントロールゲート電極とを有する半導体記憶装置の製造工程において、フローティングゲート電極にサイドエッチングを施す技術が開示されている。ここでは、フローティングゲート電極と基板上の第１絶縁膜との界面におけるフローティングゲート電極のパターン幅が、フローティングゲート電極とコントロールゲート電極上の第２絶縁膜との界面におけるフローティングゲート電極のパターン幅と比べて小さく形成されている。
【０００４】
また、特開平１０−２８９９５１号公報（従来例２）においては、フローティングゲート電極とコントロールゲート電極とを有する半導体記憶装置の製造工程において、テーパ形状を有するコンタクト孔を開口する技術が開示されている。ここでは、まず、半導体基板上に半導体素子が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜上に該層間絶縁膜に対してエッチング選択比の高い絶縁膜が形成され、該絶縁膜がエッチバックされる。これにより、該絶縁膜がコンタクト孔の形成予定領域の側壁に残存する。そして、残存された絶縁膜をエッチングストッパとして利用しながら、層間絶縁膜にテーパ形状を有するコンタクト孔が形成される。
【０００５】
一方、比較的厚く形成された柱状のフローティングゲート電極を有する半導体装置についても従来から知られている。
【０００６】
たとえば、特開２０００−１８８３４６号公報（従来例３）においては、フローティングゲート電極となるポリシリコン層を３００ｎｍ以上（３０００Å以上）の厚みを有するように形成する半導体装置の製造方法が開示されている。
【０００７】
また、フローティングゲート電極およびコントロールゲート電極に加えて、アシストゲート電極を備えた不揮発性半導体記憶装置が従来から知られている。該アシストゲート電極は、メモリセル間の干渉を防いだり、半導体基板上に反転層を生じさせてメモリセルトランジスタのソース／ドレインを形成したりすることができる。
【特許文献１】特開平１０−１０７１６３号公報
【特許文献２】特開平１０−２８９９５１号公報
【特許文献３】特開２０００−１８８３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００９】
アシストゲート電極（第１ゲート電極）は、フローティングゲート電極（第２ゲート電極）の両側に形成される。ここで、アシストゲート電極とフローティングゲート電極との間に絶縁膜が形成される。これにより、アシストゲート電極とフローティングゲート電極との間の絶縁性が保たれ、フローティングゲート電極が電荷を保持することができる。
【００１０】
上記絶縁膜の不要な部分（たとえばアシストゲート電極およびその上に形成された窒化シリコン膜よりも上方に突出したフローティングゲート電極の側壁上に形成された部分）を除去する際に、該絶縁膜にウエットエッチングが施される場合がある。このとき、エッチング溶液が染み込むことにより、上記窒化シリコン膜とフローティングゲート電極との間の絶縁膜上に凹部が形成される場合がある。その後に形成されるコントロールゲート電極に相当する導電膜が上記凹部上に入り込むことにより、該導電膜をパターニングしてコントロールゲート電極を形成するためのエッチングが行ないにくくなる。この結果、複数のコントロールゲート間にショートが生じることが懸念される。
【００１１】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、アシストゲート電極とフローティングゲート電極との間の絶縁膜上に凹部が形成されるのを抑制し、コントロールゲート電極形成のためのエッチングを容易にし、複数のコントロールゲート電極間のショートが抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第１導電膜と該第１導電膜上に第１絶縁膜とを形成する工程と、第１導電膜および第１絶縁膜をパターニングする工程と、第１導電膜および第１絶縁膜の側壁上に第１導電膜および第１絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜上に第２導電膜を形成する工程と、半導体基板の主表面に向かって厚みが徐々に増加するように第１絶縁膜より上方にサイドウォール絶縁膜を残存させながらサイドウォール絶縁膜をエッチングする工程と、第１絶縁膜よりも上方に位置する部分に残存したサイドウォール絶縁膜を除去する工程と、第２導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。
【発明の効果】
【００１３】
本発明によれば、不揮発性半導体メモリにおいて、複数のコントロールゲート電極間のショートを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明に基づく半導体装置の製造方法の実施の形態について、図１から図２４を用いて説明する。
【００１５】
（実施の形態１）
図８は、実施の形態１に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、図８に示すように、半導体基板１と、半導体基板１の主表面上にゲート絶縁膜２を介して形成され、半導体基板１に反転層を形成するアシストゲート電極３（第１導電膜）と、アシストゲート電極上に窒化シリコン膜４（第１絶縁膜）と、半導体基板１の主表面上においてアシストゲート電極３と隣り合う位置に形成され、半導体基板１およびアシストゲート電極３と電気的に絶縁されたフローティングゲート電極８（第２導電膜）と、アシストゲート電極３とフローティングゲート電極８との間に形成されたサイドウォール絶縁膜７と、フローティングゲート電極８上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜９（第２絶縁膜）を介して形成され、アシストゲート電極３が延在する方向（図８における紙面と垂直な方向）と直交する方向に延在するコントロールゲート電極１０（第３導電膜）と、アシストゲート電極３、アシストゲート電極３下に形成される反転層およびコントロールゲート電極１０にそれぞれ電位を与える給電回路（図示せず）とを備える。ここで、フローティングゲート電極８は、電荷を保持するための孤立パターンである。なお、図８においては１つのアシストゲート電極３とその両側に形成されたフローティングゲート電極８のみを示しているが、アシストゲート電極３およびフローティングゲート電極８は、半導体基板１上で図８における左右方向に交互に周期的に並んで形成されている。また、コントロールゲート電極１０は、図８における紙面に垂直な方向に並んで複数本形成される。
【００１６】
上述した半導体装置の製造プロセスについて、以下に説明する。図１〜図７は、図８に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図１〜図８に示すように、半導体基板１の主表面上にゲート絶縁膜２を介してポリシリコン層３Ａと該ポリシリコン層３Ａ上に窒化シリコン層４Ａとを形成する工程（図１）と、ポリシリコン層３Ａおよび窒化シリコン層４Ａをパターニングしてアシストゲート電極３（第１導電膜）および窒化シリコン膜４（第１絶縁膜）を形成する工程（図２）と、アシストゲート電極３および窒化シリコン膜４の側壁上にアシストゲート電極３および窒化シリコン膜４よりも上方に突出するサイドウォール絶縁膜７を形成する工程（図３）と、サイドウォール絶縁膜７上にフローティングゲート電極８（第２導電膜）となるポリシリコン層８Ａを形成する工程（図４，図５）と、半導体基板１の主表面に向かって厚みが徐々に増加するように窒化シリコン膜４より上方にサイドウォール絶縁膜７を残存させながらサイドウォール絶縁膜７をエッチングする工程（図６）と、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７を除去する工程（図７）と、フローティングゲート電極８上にＯＮＯ膜９（第２絶縁膜）を形成する工程と、ＯＮＯ膜９上にポリシリコン層（第３導電膜）を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極１０を形成する工程（図８）とを備える。
【００１７】
図１を参照して、半導体基板１上にゲート絶縁膜２、ポリシリコン層３Ａ、窒化シリコン層４Ａ、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）酸化膜層５Ａが積層される。ＴＥＯＳ酸化膜層５Ａ上にはレジストパターン６が形成される。ゲート絶縁膜２の厚みは、たとえば９ｎｍ程度である。ポリシリコン層３Ａの厚みは、たとえば５０ｎｍ程度である。窒化シリコン層４Ａの厚みは、たとえば７０ｎｍ程度である。ＴＥＯＳ酸化膜層５Ａの厚みは、たとえば２５０ｎｍ程度である。
【００１８】
図２を参照して、レジストパターン６をマスクとしてポリシリコン層３Ａ、窒化シリコン層４Ａ、ＴＥＯＳ酸化膜層５Ａがパターニングされ、アシストゲート電極３、窒化シリコン膜４、ＴＥＯＳ酸化膜５が形成される。ここで、アシストゲート電極３のゲート長は、たとえば６５ｎｍ以上７５ｎｍ以下程度である。
【００１９】
図３を参照して、アシストゲート電極３から窒化シリコン膜４およびＴＥＯＳ酸化膜５の側壁上にサイドウォール絶縁膜７が形成される。サイドウォール絶縁膜７は、たとえば、半導体基板１の主表面上からＴＥＯＳ酸化膜５上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。該エッチバック後における半導体基板１の主表面からＴＥＯＳ酸化膜５の頂点までの高さは、たとえば２９０ｎｍ程度である。
【００２０】
図４を参照して、半導体基板１上のゲート絶縁膜２上からＴＥＯＳ酸化膜５上までを覆うようにポリシリコン層８Ａが形成される。図４に示す工程において、ポリシリコン層８Ａは、たとえば１５０ｎｍ以下程度の厚みで堆積される。さらに、図５を参照して、ポリシリコン層８Ａがエッチバックされ、サイドウォール絶縁膜７に囲まれた領域内にポリシリコン層８Ａが残存する。
【００２１】
図６を参照して、ＴＥＯＳ酸化膜５とサイドウォール絶縁膜７のうち窒化シリコン膜４上に突出した部分に、ドライエッチング処理としてのテーパエッチングが施される。これにより、窒化シリコン膜４より上方において、半導体基板１の主表面に向かって厚みが徐々に増加するようにサイドウォール絶縁膜７が残存する。また、ポリシリコン層８Ａからフローティングゲート電極８の断面形状が形成される。次に、フローティングゲート電極８の側壁上に残存したサイドウォール絶縁膜７に対して、ウエットエッチング処理が施される。これにより、図７に示すように、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７が除去される。
【００２２】
上記テーパエッチングは、たとえば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用い、ガス、温度、圧力などの条件を最適化することにより行なわれる。また、上記ウエットエッチングは、たとえば濃度が１パーセント程度のフッ酸溶液などを用いて行なわれる。
【００２３】
上記ドライエッチングとウエットエッチングとを併用するプロセスは、従来から行なわれてきた。ここでは、まず、窒化シリコン膜４よりも上方に位置するＴＥＯＳ酸化膜５およびサイドウォール絶縁膜７にドライエッチングを施し、その後、窒化シリコン膜４よりも上方のフローティングゲート電極８の側壁上に若干量残存したサイドウォール絶縁膜７をウエットエッチングにより除去する工程が実施される。しかしながら、サイドウォール絶縁膜７の不要な部分をウエットエッチングにより除去する際に、エッチング溶液が染み込むことにより、窒化シリコン膜４の表面よりも下方に位置するサイドウォール絶縁膜７の一部分も除去される。これにより、アシストゲート電極３上の窒化シリコン膜４とフローティングゲート電極８との間に凹部（落ち込み）が形成され、その後、該凹部内にＯＮＯ膜９およびポリシリコン膜（第３導電膜）が形成されることになる。この結果、ポリシリコン膜をパターニングしてコントロールゲート電極１０を形成する際のエッチングが行ないにくくなり、コントロールゲート電極１０間のショートが発生しやすくなることが懸念される。
【００２４】
これに対し、本実施の形態に係る半導体装置においては、ドライエッチングを行なう際に、窒化シリコン膜４より上方においてサイドウォール絶縁膜７が残存するようにテーパエッチングを用いるので、その後のウエットエッチングにおいて、フローティングゲート電極８の側壁上部に残存したサイドウォール絶縁膜７を除去しながら、窒化シリコン膜４およびフローティングゲート電極８間のサイドウォール絶縁膜７の落ち込みを抑制することができる。なお、ウエットエッチングによるサイドウォール絶縁膜７のエッチングレートは、適宜制御することが可能である。
【００２５】
本実施の形態に係るプロセスにおいても、サイドウォール絶縁膜７の上記落ち込みが全く形成されないわけではない。しかしながら、その落ち込み量が抑制されて小さくなる結果、該落ち込みの大部分はその後に形成されるＯＮＯ膜９によって満たされ、結果として、第３導電膜が落ち込み内に入り込むのが抑制され、コントロールゲート電極１０形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極１０間のショートが抑制される。
【００２６】
図８を参照して、窒化シリコン膜４上からフローティングゲート電極８を覆うようにＯＮＯ膜９が形成される。ＯＮＯ膜９における酸化膜−窒化膜−酸化膜の厚みは、たとえば、それぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である。そして、ＯＮＯ膜９上にポリシリコン膜（第３導電膜）が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極１０が形成される。その後に、フローティングゲート電極８がパターニングされ、フローティングゲート電極８は孤立パターンとなる。以上の工程の実施により、図８に示すメモリセル構造が得られる。
【００２７】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について説明する。
【００２８】
データ書込み時には、所定のアシストゲート電極３に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極１０に接続されるワード線に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２９】
データ書込み動作においては、選択メモリセルが接続されるワード線に、たとえば１５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極３に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極３（典型的にはソース形成用のアシストゲート電極３に隣接するアシストゲート電極３）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極３に対向する半導体基板１の主表面上にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極３には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極３に対向する半導体基板１の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜２を介してフローティングゲート電極８に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極８への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００３０】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるワード線に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極３に、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極３に、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極８の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００３１】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１に正の電圧が印加される。なお、アシストゲート電極３には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極８から半導体基板１に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００３２】
（実施の形態２）
図１６は、実施の形態２に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図１６に示すように、アシストゲート電極３上に形成される窒化シリコン膜４の幅がアシストゲート電極３よりも広いことを特徴とする。なお、図１６においては１つのアシストゲート電極３とその両側に形成されたフローティングゲート電極８のみを示しているが、アシストゲート電極３およびフローティングゲート電極８は、半導体基板１上で図１６における左右方向に交互に周期的に並んで形成されている。また、コントロールゲート電極１０は、図１６における紙面に垂直な方向に並んで複数本形成される。
【００３３】
上述した半導体装置の製造プロセスについて、以下に説明する。図９〜図１５は、図１６に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図９〜図１６に示すように、半導体基板１の主表面上にゲート絶縁膜２を介してポリシリコン層３Ａと該ポリシリコン層３Ａ上に窒化シリコン層４Ａとを形成する工程（図９）と、ポリシリコン層３Ａおよび窒化シリコン層４Ａをパターニングしてアシストゲート電極３（第１導電膜）および窒化シリコン膜４（第１絶縁膜）を形成する工程と、アシストゲート電極３にサイドエッチングを施すことでアシストゲート電極３よりも窒化シリコン膜４の幅を広くする工程（図１０）と、アシストゲート電極３および窒化シリコン膜４の側壁上にアシストゲート電極３および窒化シリコン膜４よりも上方に突出するサイドウォール絶縁膜７を形成する工程（図１１）と、サイドウォール絶縁膜７上にフローティングゲート電極８（第２導電膜）となるポリシリコン層８Ａを形成する工程（図１２，図１３）と、窒化シリコン膜４よりも上方に位置するサイドウォール絶縁膜７を除去する工程（図１４，図１５）と、フローティングゲート電極８上にＯＮＯ膜９（第２絶縁膜）を形成する工程と、ＯＮＯ膜９上にポリシリコン層（第３導電膜）を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極１０を形成する工程（図１６）とを備える。なお、アシストゲート電極３の形成と、該アシストゲート電極３のサイドエッチングとは、典型的には後述するように同時に行なわれる。
【００３４】
図９を参照して、半導体基板１上にゲート絶縁膜２、ポリシリコン層３Ａ、窒化シリコン層４Ａ、ＴＥＯＳ酸化膜層５Ａが積層される。ＴＥＯＳ酸化膜層５Ａ上にはレジストパターン６が形成される。
【００３５】
図１０を参照して、レジストパターン６をマスクとしてポリシリコン層３Ａ、窒化シリコン層４Ａ、ＴＥＯＳ酸化膜層５Ａがパターニングされ、アシストゲート電極３、窒化シリコン膜４、ＴＥＯＳ酸化膜５が形成される。ここで、ポリシリコン層３Ａのパターニングは、たとえばプラズマエッチングなどにより行なわれ、これにより、アシストゲート電極３にサイドエッチングが施され、該電極３のパターン幅は、レジストパターン６のマスク幅よりも小さくなる。サイドエッチングが施されたアシストゲート電極３のゲート長は、たとえば６５ｎｍ以上７５ｎｍ以下程度になる。
【００３６】
図１１を参照して、アシストゲート電極３から窒化シリコン膜４およびＴＥＯＳ酸化膜５の側壁上にサイドウォール絶縁膜７が形成される。サイドウォール絶縁膜７は、たとえば、半導体基板１の主表面上からＴＥＯＳ酸化膜５上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。
【００３７】
図１２を参照して、半導体基板１上のゲート絶縁膜２上からＴＥＯＳ酸化膜５上までを覆うようにポリシリコン層８Ａが形成される。さらに、図１３を参照して、ポリシリコン層８Ａがエッチバックされ、サイドウォール絶縁膜７に囲まれた領域内にポリシリコン層８Ａが残存する。
【００３８】
図１４を参照して、ＴＥＯＳ酸化膜５とサイドウォール絶縁膜７のうち窒化シリコン膜４上に突出した部分とにドライエッチング処理が施される。ここで、ポリシリコン層８Ａからフローティングゲート電極８の断面形状が形成される。次に、フローティングゲート電極８の側壁上に残存したサイドウォール絶縁膜７に対して、ウエットエッチング処理が施される。これにより、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７が除去される。
【００３９】
図１５を参照して、ウエットエッチング処理が施された結果、エッチング溶液が染み込むことにより、窒化シリコン膜４の表面よりも下方に位置するサイドウォール絶縁膜７の一部分も除去される。しかしながら、本実施の形態においては、アシストゲート電極３のパターン幅よりも窒化シリコン膜４のパターン幅の方が大きいため、アシストゲート電極３上において、アシストゲート電極３およびフローティングゲート電極８間の絶縁性を保つためのサイドウォール絶縁膜７の厚みを確保しながら、窒化シリコン膜４上に位置するサイドウォール絶縁膜７の厚みを相対的に小さくすることができる。したがって、上記ウエットエッチング処理により形成される窒化シリコン膜４とフローティングゲート電極８との間のサイドウォール絶縁膜７の落ち込み内に第３導電膜が入り込むのが抑制され、コントロールゲート電極１０形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極１０間のショートが抑制される。
【００４０】
図１６を参照して、窒化シリコン膜４上からフローティングゲート電極８を覆うようにＯＮＯ膜９が形成される。そして、ＯＮＯ膜９上にポリシリコン膜（第３導電膜）が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極１０が形成される。その後に、フローティングゲート電極８がパターニングされ、フローティングゲート電極８は孤立パターンとなる。以上の工程の実施により、図１６に示すメモリセル構造が得られる。
【００４１】
図１９は、本実施の形態に係る半導体装置の変形例を示した断面図である。図１７，図１８は、本変形例に係る途中工程を示す断面図である。図１９に示す半導体装置は、図１３に示す状態から、半導体基板１の主表面に向かって厚みが徐々に増加するように窒化シリコン膜４より上方にサイドウォール絶縁膜７を残存させながらサイドウォール絶縁膜７をエッチングする工程（図１７）と、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７を除去する工程（図１８）と、フローティングゲート電極８上にＯＮＯ膜９（第２絶縁膜）を形成する工程と、ＯＮＯ膜９上にポリシリコン層（第３導電膜）を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極１０を形成する工程（図１９）とを実施することによって得られる。このように、サイドエッチングとテーパエッチングとを組み合わせて用いることにより、上記落ち込みを抑制する効果をさらに高めることができる。
【００４２】
本実施の形態に係る半導体装置の動作については、上述した実施の形態１に係る半導体装置の動作と同様である。その他、本実施の形態において、上述した実施の形態１と同様の事項については、詳細な説明は繰り返されない。
【００４３】
（実施の形態３）
図２４は、実施の形態３に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図２４に示すように、アシストゲート電極３とフローティングゲート電極８との間の絶縁膜を熱酸化膜３Ｂによってのみ構成することを特徴とする。なお、コントロールゲート電極１０は、図２４における紙面に垂直な方向に並んで複数本形成される。
【００４４】
上述した半導体装置の製造プロセスについて、以下に説明する。図２０〜図２３は、図２４に示す半導体装置の製造工程における各工程を示した断面図である。なお、本実施の形態においても、図１，図２に示す工程については実施の形態１と同様に実施される。本実施の形態に係る半導体装置の製造方法は、図１，図２，図２０〜図２４に示すように、半導体基板１の主表面上にゲート絶縁膜２を介してポリシリコン層３Ａと該ポリシリコン層３Ａ上に窒化シリコン層４Ａとを形成する工程（図１）と、ポリシリコン層３Ａおよび窒化シリコン層４Ａをパターニングしてアシストゲート電極３（第１導電膜）および窒化シリコン膜４（第１絶縁膜）を形成する工程（図２）と、アシストゲート電極３の側壁上に熱酸化膜３Ｂを形成する工程（図２０）と、アシストゲート電極３の側壁上に露出した熱酸化膜３Ｂに接するようにフローティングゲート電極８（第２導電膜）となるポリシリコン層８Ａを形成する工程（図２１〜図２３）と、フローティングゲート電極８上にＯＮＯ膜９（第２絶縁膜）を形成する工程と、ＯＮＯ膜９上にポリシリコン層（第３導電膜）を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極１０を形成する工程（図２４）とを備える。
【００４５】
図２０を参照して、図２の状態から、アシストゲート電極３上に熱酸化膜が形成される。熱酸化膜３Ｂは、たとえば、ＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）を用いて形成され、その厚みはたとえば１０ｎｍ程度である。ここで、図２０においては図示されないが、窒化シリコン膜４上にもたとえば５ｎｍ程度の厚みで熱酸化膜が形成される。また、熱酸化膜３Ｂについては、上述した実施の形態１，２において説明されていないが、実施の形態１，２においても、アシストゲート電極３の側壁上に熱酸化膜３Ｂが形成された後に、該熱酸化膜３Ｂ上にサイドウォール絶縁膜７が形成される。
【００４６】
図２１を参照して、半導体基板１上のゲート絶縁膜２上からＴＥＯＳ酸化膜５上までを覆うようにポリシリコン層８Ａが形成される。さらに、図２２を参照して、ポリシリコン層８Ａがエッチバックされ、ＴＥＯＳ酸化膜５に囲まれた領域内にポリシリコン層８Ａが残存する。
【００４７】
図２３を参照して、ＴＥＯＳ酸化膜５にドライエッチング処理が施される。ここで、ポリシリコン層８Ａからフローティングゲート電極８の断面形状が形成される。次に、フローティングゲート電極８の側壁上に残存したＴＥＯＳ酸化膜５に対して、ウエットエッチング処理が施される。これにより、窒化シリコン膜４よりも上方に位置する部分に残存したＴＥＯＳ酸化膜５が除去される。
【００４８】
本実施の形態においては、窒化シリコン膜４の側壁上に形成される熱酸化膜は薄く（たとえば５ｎｍ程度）、ウエットエッチングにより形成される窒化シリコン膜４とフローティングゲート電極８との間の落ち込みは小さい。したがって、該落ち込みはＯＮＯ膜９によって満たされ、コントロールゲート電極１０となるポリシリコン層が入り込むことはない。したがって、コントロールゲート電極１０形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極１０間のショートが抑制される。
【００４９】
図２４を参照して、窒化シリコン膜４上からフローティングゲート電極８を覆うようにＯＮＯ膜９が形成される。そして、ＯＮＯ膜９上にポリシリコン膜（第３導電膜）が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極１０が形成される。その後に、フローティングゲート電極８がパターニングされ、フローティングゲート電極８は孤立パターンとなる。以上の工程の実施により、図２４に示すメモリセル構造が得られる。
【００５０】
本実施の形態に係る半導体装置の動作については、上述した実施の形態１に係る半導体装置の動作と同様である。その他、本実施の形態において、上述した実施の形態１，２と同様の事項については、詳細な説明は繰り返されない。
【００５１】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した実施の形態１〜３においては、メモリセルにおけるソース／ドレインは反転層により形成されているが、このソース／ドレインの少なくとも一方を拡散層により形成する構造としてもよい。また、以上の説明では、主として本願発明者によってなされた発明を、その背景となった典型的な利用分野であるＡＮＤ型フラッシュメモリ単体に適用した場合について説明したが、本願発明の範囲はそれに限定されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１，３に係る半導体装置の製造方法における第１工程を示した断面図である。
【図２】本発明の実施の形態１，３に係る半導体装置の製造方法における第２工程を示した断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した断面図である。
【図８】本発明の実施の形態１に係る半導体装置を示した断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法における第３工程を示した断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法における第４工程を示した断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法における第５工程を示した断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法における第６工程を示した断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法における第７工程を示した断面図である。
【図１６】本発明の実施の形態２に係る半導体装置を示した断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の変形例の製造方法における、図１３に続く第６工程を示した断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の変形例の製造方法における第７工程を示した断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の変形例を示した断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法における、図２に続く第３工程を示した断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法における第４工程を示した断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法における第５工程を示した断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法における第６工程を示した断面図である。
【図２４】本発明の実施の形態３に係る半導体装置を示した断面図である。
【符号の説明】
【００５３】
１  半導体基板、２  ゲート絶縁膜、３  アシストゲート電極、３Ａ，８Ａ  ポリシリコン層、３Ｂ  熱酸化膜、４  窒化シリコン膜、４Ａ  窒化シリコン層、５  ＴＥＯＳ酸膜、５Ａ  ＴＥＯＳ酸化膜層、６  レジストパターン、７  サイドウォール絶縁膜、８  フローティングゲート電極、９  ＯＮＯ膜、１０  コントロールゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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