(57)【要約】【課題】  Ｖ族酸化物を含む３次元半導体キャパシタおよびその製造方法を提供する。【解決手段】  本発明の３次元半導体キャパシタの製造方法は、（ａ）下部構造体上に絶縁層を形成し、絶縁層にトレンチを形成してトレンチ内にＶ族酸化物を蒸着してバッファ層を形成する工程と、（ｂ）バッファ層をエッチングしてスペーサを形成させた後、スペーサ内に導電性物質を塗布し、下部電極を形成させる工程と、（ｃ）絶縁層を除去し、バッファ層上に誘電体層および上部電極を順次に形成させる工程と、を含む。また、本発明の３次元半導体キャパシタは、下部構造体２１上に形成された下部電極２２と、下部電極２２の表面に形成され、かつ、Ｖ族酸化物を含むバッファ層２３と、バッファ層２３上に形成された誘電体層２４と、誘電体層２４上に形成された上部電極２５と、を備える。【選択図】      図３
2006060230.tif 000002
【特許請求の範囲】
【請求項１】
３次元半導体キャパシタの製造方法において、
（ａ）下部構造体上に絶縁層を形成し、前記絶縁層にトレンチを形成して前記トレンチ内にＶ族酸化物を蒸着してバッファ層を形成する工程と、
（ｂ）前記バッファ層をエッチングしてスペーサを形成させた後、前記スペーサ内に導電性物質を塗布して下部電極を形成させる工程と、
（ｃ）前記絶縁層を除去し、前記バッファ層上に誘電体層および上部電極を順次に形成させる工程と、
を含むことを特徴とする３次元半導体キャパシタの製造方法。
【請求項２】
前記Ｖ族酸化物は、Ｖ酸化物およびＮｂ酸化物のうち少なくとも何れか一つを含むことを特徴とする請求項１に記載の３次元半導体キャパシタの製造方法。
【請求項３】
前記Ｖ酸化物は、Ｖ2Ｏ5であり、前記Ｎｂ酸化物は、Ｎｂ2Ｏ5であることを特徴とする請求項２に記載の３次元半導体キャパシタの製造方法。
【請求項４】
前記誘電体層は、Ｔａ酸化物を含むことを特徴とする請求項１に記載の３次元半導体キャパシタの製造方法。
【請求項５】
前記Ｔａ酸化物は、Ｔａ2Ｏ5であることを特徴とする請求項４に記載の３次元半導体キャパシタの製造方法。
【請求項６】
前記（ｂ）工程は、
前記バッファ層をエッチングして前記下部構造体の表面を露出させて前記スペーサを形成させる工程と、
前記スペーサを完全に導電性物質で充填させて前記下部電極を形成する工程と、
前記下部電極の表面をエッチングして平坦化する工程と、
を含むことを特徴とする請求項１に記載の３次元半導体キャパシタの製造方法。
【請求項７】
前記バッファ層のエッチングによって、前記バッファ層は、その断面がテーパ状に上部が下部より薄いことを特徴とする請求項６に記載の３次元半導体キャパシタの製造方法。
【請求項８】
前記下部電極は、Ｒｕから形成することを特徴とする請求項１に記載の３次元半導体キャパシタの製造方法。
【請求項９】
３次元半導体キャパシタにおいて、
下部構造体上に形成された下部電極と、
前記下部電極の表面に形成され、かつ、Ｖ族酸化物を含むバッファ層と、
前記バッファ層上に形成された誘電体層と、
前記誘電体層上に形成された上部電極と、
を備えることを特徴とする３次元半導体キャパシタ。
【請求項１０】
前記Ｖ族酸化物は、Ｖ酸化物およびＮｂ酸化物のうち少なくとも何れか一つを含むことを特徴とする請求項９に記載の３次元半導体キャパシタ。
【請求項１１】
前記誘電体層は、Ｔａ酸化物を含むことを特徴とする請求項９に記載の３次元半導体キャパシタ。
【請求項１２】
前記バッファ層は、前記下部電極の側面に形成されたことを特徴とする請求項９に記載の３次元半導体キャパシタ。
【請求項１３】
前記下部構造体は、
半導体基板、前記半導体基板に導電性不純物がドーピングされて形成された第１不純物領域および第２不純物領域、前記第１不純物領域と前記第２不純物領域との間に形成されたゲート構造体、および前記第２不純物領域と前記下部電極とを電気的に連結する導電性プラグを備えることを特徴とする請求項９に記載の３次元半導体キャパシタ。
【請求項１４】
前記下部電極は、Ｒｕを含むことを特徴とする請求項９に記載の３次元半導体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元半導体キャパシタおよびその製造方法に係り、さらに詳細には、高い再結晶温度を有する酸化物を誘電体層として使用する場合、Ｖ族酸化物を下部電極と誘電体層との間に蒸着させた３次元半導体キャパシタおよびその製造方法に関する。
【背景技術】
【０００２】
図１Ａは、一般的な半導体キャパシタを使用したメモリ素子を示す断面図であり、図１Ｂは、図１Ａのキャパシタ部分を示す図面である。図１Ａおよび図１Ｂに示したように、一般的な半導体キャパシタＣは、所定の不純物がドーピングされて、第１不純物領域（「ソース」という）１７ａおよび第２不純物領域（「ドレイン」という）１７ｂが形成された半導体基板１６を有する構成となっている。ソース１７ａとドレイン１７ｂとの間の半導体基板領域１６をチャンネル領域といい、その上部にゲート構造体１８が形成されている。
【０００３】
このような構造は、半導体トランジスタの一般的な形態である。ここで、ゲート構造体１８は、ゲート絶縁層とゲート電極層とが順次に形成された構造を有しており、ゲート電極層を通じてしきい電圧Ｖthより大きい電圧を印加すると、ゲート構造体１８の下部のチャンネル領域を通じてソース１７ａとドレイン１７ｂとの間に電流Ｉdsが流れる構成となっている。ドレイン１７ｂは、導電性物質から形成された導電性プラグ１１を通じてキャパシタＣの下部電極１２と電気的に連結されている。
【０００４】
半導体キャパシタＣは、半導体トランジスタ構造体に絶縁層１９を形成させ、ホールを加工・形成して導電性プラグ１１を形成させた後に製造する。通常的なメモリ素子の半導体キャパシタＣは、下部構造体である導電性プラグ１１、下部電極１２、誘電体層１３および上部電極１４を備える構造に形成される。ここで、図１Ｂに示した下部構造体は、広くは、図１Ａの半導体トランジスタ構造体全体となり、狭くは、導電性プラグ１１やその他の下部電極１２が形成される半導体基板となりうる。
【０００５】
一般的に、誘電体層１３には、誘電率の高い物質を使用する。下記式（１）から分かるように、高集積メモリを実現するためには、単位面積当たりの誘電体層１３の物質の誘電容量を増加させねばならない。なお、下記式（１）において、εは、誘電率、Ａは、半導体キャパシタＣの有効面積、ｔは、誘電体層の厚さである。
【０００６】
【数１】
2006060230.tif 000003
【０００７】
前記式（１）を参照すれば、誘電体層１３の厚さを減少させ、有効面積を増加させることによって、誘電率を増加させることが可能であるが、半導体素子の集積率が高まっている現実上、平面キャパシタ構造で半導体キャパシタＣの有効面積を拡大させつつ集積化させるには限界がある。したがって、高誘電率を有する誘電物質を利用して、３次元構造の誘電体メモリ素子に関する研究が進められつつある。
【０００８】
Ｔａ2Ｏ5は、半導体キャパシタＣの誘電体層１３に広く使われる物質である。現在、Ｔａ2Ｏ5を利用した半導体キャパシタおよびメモリ素子に関する研究が進められつつあるが、これは、次のような問題点がある。
Ｔａ2Ｏ5を誘電体層１３として使用するために、Ｔａ2Ｏ5を下部電極１２上に形成すると、これを非晶質状態から結晶化するための熱処理が必須的に実施されることになる。しかし、熱処理温度が摂氏約７００℃と非常に高いために、下部電極１２の特性が変わるという問題点がある。例えば、ＳｉＯ2／Ｒｕの下部構造を使用した場合には、図２の相変移図に示したように、特に、ＳｉＯ2／Ｒｕの境界面で温度上昇による固溶構造が変形されて、結果的に、スタック構造自体が変形されるという問題点がある。また、ＳｉＯ2／Ｒｕのアドヒージョン問題が発生して、製造工程においてエッチング液として使用されるＨＦ、ＮＨ4ＦおよびＤＩ（DeIonized solution：脱イオン水）を含むＬＡＬ溶液が下部電極に侵入するという問題点がある。
そして、導電性プラグ１１であるＴｉＮを下部構造体として使用する場合、高温熱処理工程時、Ｒｕの下部電極１２を通じて酸素ラジカルがＴｉＮ層に拡散反応してＴｉＯ2およびＮ2を生成させる。この場合、コンタクト抵抗が非常に大きくなり、Ｎ2の発生によってスタック構造が変形されるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記従来の技術の問題点を解決するためのものであって、高い誘電率および高い再結晶温度を有する誘電物質を使用しつつも、低温熱処理が可能な誘電体層とそれを備える３次元半導体キャパシタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、前記目的を達成するために、３次元半導体キャパシタの製造方法において、（ａ）下部構造体上に絶縁層を形成し、前記絶縁層にトレンチを形成して前記トレンチ内にＶ族酸化物を蒸着してバッファ層を形成する工程と、（ｂ）前記バッファ層をエッチングしてスペーサを形成させた後、前記スペーサ内に導電性物質を塗布して下部電極を形成させる工程と、（ｃ）前記絶縁層を除去し、前記バッファ層上に誘電体層および上部電極を順次に形成させる工程と、を含む３次元半導体キャパシタの製造方法を提供する。
【００１１】
本発明において、前記Ｖ族酸化物は、Ｖ酸化物およびＮｂ酸化物のうち少なくとも何れか一つを含むことを特徴とする。
本発明において、前記Ｖ酸化物は、Ｖ2Ｏ5であり、前記Ｎｂ酸化物は、Ｎｂ2Ｏ5であることを特徴とする。
本発明において、前記誘電体層は、Ｔａ酸化物を含むことを特徴とする。
本発明において、前記Ｔａ酸化物は、Ｔａ2Ｏ5であることを特徴とする。
本発明において、前記（ｂ）工程は、前記バッファ層をエッチングして前記下部構造体の表面を露出させて前記スペーサを形成させる工程と、前記スペーサを完全に導電性物質で充填させて前記下部電極を形成する工程と、前記下部電極の表面をエッチングして平坦化する工程と、を含むことを特徴とする。
本発明において、前記バッファ層のエッチングによって、前記バッファ層は、その断面において、上部側が下部側より薄いテーパ状にしたことを特徴とする。
本発明において、前記下部電極は、Ｒｕから形成することを特徴とする。
【００１２】
また、本発明では、３次元半導体キャパシタにおいて、下部構造体上に形成された下部電極と、前記下部電極の表面に形成され、かつＶ族酸化物を含むバッファ層と、前記バッファ層上に形成された誘電体層と、前記誘電体層上に形成された上部電極と、を備える３次元半導体キャパシタを提供する。
【００１３】
本発明において、前記Ｖ族酸化物は、Ｖ酸化物およびＮｂ酸化物のうち少なくとも何れか一つを含むことを特徴とする。
本発明において、前記誘電体層は、Ｔａ酸化物を含むことを特徴とする。
本発明において、前記バッファ層は、前記下部電極の側面に形成されたことを特徴とする。
本発明において、前記下部構造体は、半導体基板、前記半導体基板に導電性不純物がドーピングされて形成された第１不純物領域および第２不純物領域、前記第１不純物領域と第２不純物領域との間に形成されたゲート構造体、および前記第２不純物領域と前記下部電極とを電気的に連結する導電性プラグを備えることを特徴とする。
本発明において、前記下部電極は、Ｒｕを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、３次元半導体キャパシタの下部電極を形成させる前にＮｂ2Ｏ5のようなＶ族酸化物を蒸着させて、従来のＴａ酸化物であるＴａ2Ｏ5を誘電体層として使用した半導体キャパシタの問題点であった、高温酸化工程におけるキャパシタ構造体の不安定性を大きく低下させることが可能である。すなわち、高温酸化工程におけるキャパシタ構造体の安定性を大きく向上させることが可能である。また、従来のＳｉＯ2からなる下部構造体上に形成させ難かったＲｕ下部電極を容易に形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明による３次元半導体キャパシタおよびその製造方法についてさらに詳細に説明する。
図３は、本発明による３次元半導体キャパシタを示す図面である。図３に示したように、導電性プラグ２１上には、酸化防止膜２８が形成されている。導電性プラグ２１および酸化防止膜２８上には、下部電極２２が形成されており、下部電極２２の側表面には、バッファ層２３が形成されている。そして、バッファ層２３を取り囲んで誘電体層２４および上部電極２５が順次に形成されている。上部電極２５の側部には、選択的にＡｌ2Ｏ3層２６をさらに形成させ得る。
【００１６】
ここで、符号２１ａおよび２１ｂは、絶縁層であって、一般的にＳｉＯ2で形成することができる。そして、符号２７は、エッチング防止層であって、その機能は後述する。
【００１７】
バッファ層２３は、誘電物質であるＶ族物質の酸化物（Ｖ族酸化物）を蒸着して形成されたことを特徴とする。具体的には、Ｖ（バナジウム）の酸化物であるＶＯ，ＶＯ2，Ｖ2Ｏ3， Ｖ2Ｏ5またはＶ3Ｏ5、またはＮｂ（ニオブ）の酸化物であるＮｂＯ，ＮｂＯ2，Ｎｂ2Ｏ3，Ｎｂ2Ｏ5またはＮｂ3Ｏ5から形成される。Ｖ酸化物の再結晶温度は、摂氏約３００℃である。そして、Ｎｂ酸化物の再結晶温度は、摂氏約４００℃である。Ｔａ2Ｏ5の再結晶温度は、摂氏約７００℃である。しかし、Ｎｂ2Ｏ5／ Ｔａ2Ｏ5複層の場合には、再結晶温度が摂氏約５５０℃である。
【００１８】
誘電体層２４は、高誘電率を有する物質で形成される。具体的に、Ｔａ2Ｏ5を使用する。誘電体層２４上には、上部電極２５が形成されている。下部電極２２および上部電極２５は、一般的に半導体キャパシタに使われる金属（Ａｌ、Ｒｕ、Ｉｒ、Ｐｔなど）または金属酸化物などの導電性物質を使用して形成される。
【００１９】
本発明の実施形態による３次元半導体キャパシタは、ＤＲＡＭ、ＦＲＡＭなどのメモリ素子のキャパシタとして使用することができる。
以下、図面を参照して、本発明による３次元半導体キャパシタの製造方法についてさらに詳細に説明する。本発明の実施形態による３次元構造の半導体キャパシタの下部構造体は、米国特許第６,３３７,２１６号明細書および第６,６０５,８３５号明細書に開示された一般的な半導体製造工程技術を利用できる。図４Ａないし図４Ｋは、本発明による３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。ここで、説明のために各層の厚さおよび幅は、誇張して示した。
【００２０】
本発明による３次元半導体キャパシタの製造方法は、Ｖ族酸化物を蒸着して形成されたバッファ層２３を形成することによって、Ｔａ酸化物から形成された誘電体層２４の低温結晶化を誘導することを特徴とする。
【００２１】
図４Ａに示したように、まず例えば、トランジスタ構造体の第２不純物領域と電気的に連結された導電性プラグ２１を備える下部構造体を設ける。このような構造は、図１Ａの半導体キャパシタＣの構造と対応するものであって、半導体キャパシタＣを除いては、従来の半導体製造工程によって容易に形成することができる。
【００２２】
これを概略的に説明すれば、次の通りである。まず、ゲート構造体を備えるトランジスタ構造体を設け、層間絶縁膜である絶縁層２１ａをトランジスタ構造体の全面に形成する。そして、第２不純物領域と半導体キャパシタとを電気的に連結させるために、第２不純物領域と対応する部分をエッチングしてコンタクトホールを設ける。次いで、その内部にＷ（タングステン）、Ｒｕ（ルテニウム）、Ｒｕ／ＲｕＯ2、ＴｉＮ、ポリシリコンのような導電性物質を塗布または蒸着等させることで導電性プラグ２１を形成する。
【００２３】
ここで、選択的に導電性プラグ２１の酸化を防止するために、ＴｉＮ、ＴｉＡｌＮ、ＴａＮのような酸化防止膜２８を導電性プラグ２１上に形成する。このような酸化防止膜２８の厚さは、選択的に調節可能であり、約５ｎｍ前後にＣＶＤ（Chemical Vapor Deposition；化学気相成長法）またはＡＬＤ（Atomic Layer Deposition；原子層蒸着法）で形成することができる。
【００２４】
このように形成させた下部構造体である導電性プラグ２１、絶縁層２１ａ上にエッチング防止層２７を形成させ、その上部に絶縁層２１ｃを全面的に形成する。そして、絶縁層２１ｃおよびエッチング防止層２７に対して、導電性プラグ２１に対応する領域をドライエッチングによってトレンチまたはホール（これらを総称してホールという）を形成し、導電性プラグ２１表面または酸化防止膜２８を露出させる。なお、絶縁層２１ｃは、絶縁層２１ａ，２１ｂと同様、ＳｉＯ2で形成することができる。
【００２５】
次いで、図４Ｂに示したように、ホール内部にバッファ層２３を形成させる。ここで、バッファ層２３として元素の周期表上のＶ族物質を使用でき、特に、Ｖ酸化物およびＮｂ酸化物で形成させることが望ましい。Ｖ酸化物は、代表的に、Ｖ2Ｏ5があり、Ｎｂ酸化物としては、Ｎｂ2Ｏ5がある。Ｎｂ2Ｏ5でバッファ層２３を形成させる場合を具体的に説明すれば、次の通りである。Ｎｂ前駆体を気相状態で反応チャンバ内に注入し、酸素ソース、例えば、Ｏ2またはＯ3のような物質を注入した後、摂氏約２５０℃ないし約４００℃に加熱することで、Ｎｂ2Ｏ5のバッファ層２３を形成させる。
【００２６】
次いで、図４Ｃに示したように、垂直方向にバッファ層２３を乾式エッチングおよび／または反応性イオンエッチングを利用して、当該バッファ層２３を垂直方向にエッチングする。これにより、下部構造体である導電性プラグ２１または酸化防止膜２８の表面を露出させるスペーサを形成させる。バッファ層２３のエッチングによって、その断面は、バッファ層２３の上部側が下部側より薄いテーパ状になる。
【００２７】
次いで、図４Ｄに示したように、スペーサ内部に導電性物質を塗布または蒸着して下部電極２２を形成させる。このとき、下部電極２２は、一般的に、半導体キャパシタに使われる導電性物質を使用でき、例えば、ＡＬＤ工程またはスパッタリング工程によって、Ｒｕ、Ｐｔ、Ｉｒ、Ｐｄまたは金属酸化物電極を形成することができる。
【００２８】
ここで、本発明による３次元半導体キャパシタの製造方法では、下部電極２２を形成させる前にバッファ層２３を形成させることを留意せねばならない。一般的に、下部電極２２として使われるＲｕのような物質は、ＳｉＯ2上に蒸着し難いが、本発明のように、Ｖ族酸化物でバッファ層２３を形成させ、これをエッチングした後、Ｒｕを用いることにより、容易に形成することが可能である。
【００２９】
次いで、図４Ｅに示したように、ＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）工程によって下部電極２２の上面を平坦化させ、バッファ層２３の側部の絶縁層２１ｃをＢＯＥ（Buffered Oxide Etching）のような工程で化学的エッチングによって除去する。結果的に、下部電極２２の上面及びバッファ層２３の側部が露出される。
【００３０】
次いで、図４Ｆに示したように、露出された下部電極２２およびバッファ層２３の側部にＴａ2Ｏ5などの誘電物質で、誘電体層２４をＣＶＤまたはＡＬＤによって形成させる。このとき、誘電体層２４は、バッファ層２３と同じ方式で形成させ、Ｔａ酸化層を誘電体層２４で形成させようとする場合には、Ｔａ（ｉ−ＯＰｒ）５またはＴａ（ｉ−ＯＰｒ）４（ＴＭＨＤ；tetra-methylheptanedionate)などのＴａ前駆体を使用して、酸素含有物質と反応させてＴａ酸化物を製造できる。
【００３１】
従来の技術では、Ｔａ2Ｏ5の結晶化のための熱処理工程は、摂氏約７００℃の高温で実施したが、本発明では、摂氏約６００℃以下で容易に熱処理を実施してＴａ2Ｏ5の低温結晶化を実現することができる。
【００３２】
次いで、図４Ｇに示したように、Ｔａ2Ｏ5誘電体層２４の表面にＡＬＤのような工程によって上部電極２５を形成させる。ここで、上部電極２５は、下部電極２２として使用した物質と同じ導電性物質を形成させ、これは、制限がない。結果的に、３次元キャパシタ構造体を完成できる。
【００３３】
図１Ａのようなメモリ素子内に半導体キャパシタが使われる場合には、追加工程が必要であり、これを詳細に説明すれば、次の通りである。
すなわち、図４Ｈおよび図４Ｉに示したように、上部電極２５上に水素障壁層２６を形成する。例えば、ＡＬＤ工程またはＣＶＤ工程によってＡｌ2Ｏ3の水素障壁層２６を形成することができる。
【００３４】
そして、図４Ｊおよび図４Ｋに示したように、追加的にキャパシタ構造体の表面に絶縁層２１ｂを形成し、上部電極２５と電気的に連結される配線構造を形成させるために、絶縁層２１ｂ上にホールを形成させる。
【００３５】
このようなキャパシタ構造体は、例えば、導電性プラグ２１を通じて下部電極２２と上部電極２５との間に所定の電圧を印加し、情報を記録または再生できる。
【００３６】
前記説明で多くの事項が具体的に記載されているが、それらは、本発明の趣旨を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の趣旨は、説明された実施形態によって限定されず、特許請求の範囲に記載された技術的思想に基づいて決定されねばならない。
【産業上の利用可能性】
【００３７】
本発明は、３次元半導体キャパシタを使用したメモリ素子に適用可能である。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来の技術によるキャパシタを備えるメモリ装置を示す図面である。
【図１Ｂ】図１Ａのメモリ装置で使われるキャパシタを示す図面である。
【図２】Ｒｕ−Ｓｉの組成及び温度による相変移図を示すグラフである。
【図３】本発明による３次元半導体キャパシタを示す図面である。
【図４Ａ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｂ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｃ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｄ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｅ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｆ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｇ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｈ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｉ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｊ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【図４Ｋ】本発明に係る３次元半導体キャパシタの製造方法によって３次元半導体キャパシタが製造される様子を示す図面である。
【符号の説明】
【００３９】
２１    下部構造体
２１ａ，２１ｂ  絶縁層
２２    下部電極
２３    バッファ層
２４    誘電体層
２５    上部電極
２６    水素障壁層
２７    エッチング防止層
２８    酸化防止層
【図１Ａ】
2006060230.tif 000004
【図１Ｂ】
2006060230.tif 000005
【図２】
2006060230.tif 000006
【図３】
2006060230.tif 000007
【図４Ａ】
2006060230.tif 000008
【図４Ｂ】
2006060230.tif 000009
【図４Ｃ】
2006060230.tif 000010
【図４Ｄ】
2006060230.tif 000011
【図４Ｅ】
2006060230.tif 000012
【図４Ｆ】
2006060230.tif 000013
【図４Ｇ】
2006060230.tif 000014
【図４Ｈ】
2006060230.tif 000015
【図４Ｉ】
2006060230.tif 000016
【図４Ｊ】
2006060230.tif 000017
【図４Ｋ】
2006060230.tif 000018