(57)【要約】【課題】  ＰＮ接合耐圧の向上が図れるとともに、スイッチング速度を高めることができる半導体装置およびその製造方法を提供する。【解決手段】  ゲート電極１０９は、その一端がＬＯＣＯＳ酸化膜１０７上まで延設されており、ソース電極１１１は、その一端がゲート電極１０９よりもさらにＬＯＣＯＳ酸化膜１０７上に延設される。ゲート電極１０９およびＬＯＣＯＳ酸化膜１０７を覆う絶縁膜は、支持基板１０１の主面方向から見たときに、ゲート電極１０９のＬＯＣＯＳ酸化膜１０７側の端部からボディ領域側へかけての端部領域Ｔにおいて、ゲート電極１０９とソース電極１１１との間の膜厚が、ソース電極１１１のドレイン領域１０４側端部下における絶縁膜の膜厚並びにゲート電極１０９のボディ領域１０５側端部上における絶縁膜の膜厚よりも薄くなるように形成される。【選択図】  図１
2006060192.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に埋め込み酸化膜を介して形成されたＳＯＩ層と、
前記ＳＯＩ層の主面に選択的に形成された第１導電型のボディ領域と、
前記ボディ領域の主面に形成された第２導電型のソース領域と、
前記ボディ領域と隣接するように前記ＳＯＩ層の主面に形成された第２導電型のドレイン領域と、
前記ドレイン領域上に形成された素子分離膜と、
前記ソース領域と前記素子分離膜との間における前記ＳＯＩ層の主面に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、一端が前記素子分離膜の上まで延設されたゲート電極と、
前記ゲート電極および前記素子分離膜を覆う絶縁膜と、
前記絶縁膜上に形成され、前記ソース領域と接続されるとともに、一端が前記ゲート電極よりもさらに前記ドレイン領域の方向に延設されたソース電極と、
前記ドレイン領域と接続されたドレイン電極とを備え、
前記絶縁膜は、前記支持基板の主面方向から見たときに、前記素子分離膜上に延設された前記ゲート電極上であって、当該ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における膜厚が、前記ソース電極のドレイン領域側端部下における膜厚および当該ゲート電極のボディ領域側端部上における膜厚よりも薄いことを特徴とする、半導体装置。
【請求項２】
前記絶縁膜は、前記ゲート電極上および前記素子分離膜上に形成される第１の絶縁膜と、前記第１の絶縁膜を覆う第２の絶縁膜とからなり、
前記ゲート電極上に形成された前記第１の絶縁膜のドレイン領域側端部は、前記支持基板の主面方向から見たときに、当該ゲート電極のドレイン領域側端部とは重ならない位置にあることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記支持基板の主面方向から見たときに、前記ゲート電極のドレイン領域側端部と、前記素子分離膜上に形成された前記第１の絶縁膜の前記ボディ領域側端部との離間距離は、前記第２の絶縁膜が有する膜厚の２倍よりも大きいことを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記ＳＯＩ層は、前記埋め込み酸化膜に達する分離溝をさらに含み、前記分離溝には、前記第１の絶縁膜が充填されていることを特徴とする、請求項２に記載の半導体装置。
【請求項５】
支持基板上に埋め込み酸化膜を介して形成されたＳＯＩ層の主面に、選択的に第１導電型のボディ領域を形成する工程と、
前記ボディ領域の主面に第２導電型のソース領域を形成する工程と、
前記ＳＯＩ層の主面に前記ボディ領域と隣接する第２導電型のドレイン領域を形成する工程と、
前記ドレイン領域上に素子分離膜を形成する工程と、
前記ソース領域と前記素子分離膜との間における前記ＳＯＩ層の主面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、一端が前記素子分離膜上まで延設されたゲート電極を形成する工程と、
前記ゲート電極および前記素子分離膜を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、前記ソース領域と接続するとともに、一端が前記ゲート電極よりもさらに前記ドレイン領域の方向に延設されたソース電極を形成する工程と、
前記ドレイン領域と接続されたドレイン電極を形成する工程とを備え、
前記絶縁膜を形成する工程は、前記支持基板の主面方向から見たときに、前記素子分離膜上に延設された前記ゲート電極上であって、当該ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における当該絶縁膜の膜厚が、前記ソース電極のドレイン領域側端部下における膜厚および前記ゲート電極のボディ領域側端部上における膜厚よりも薄くなるように形成することを特徴とする、半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程は、
前記ゲート電極および前記素子分離膜を覆う第１の絶縁膜を形成する工程と、
前記端部領域を覆う前記第１の絶縁膜を選択的にエッチング処理することにより、前記支持基板の主面方向から見たときに、前記ゲート電極上に形成された当該第１の絶縁膜のドレイン領域側端部と、当該ゲート電極のドレイン領域側端部とが重ならない位置にあるようにする工程と、
前記第１の絶縁膜および前記素子分離膜を覆う第２の絶縁膜を形成する工程とを含むことを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記エッチング処理する工程では、前記端部領域に加えて、当該端部領域に隣接する前記素子分離膜上に形成された第１の絶縁膜の少なくとも一部をエッチング処理することにより、前記支持基板の主面方向から見たときに、前記ゲート電極のドレイン領域側端部と、前記素子分離膜上に形成された前記第１の絶縁膜のボディ領域側端部とを、前記第２の絶縁膜が有する膜厚の２倍よりも大きく離間させることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜を形成する工程に先立って、
前記ＳＯＩ層の主面から前記埋め込み酸化膜まで達する分離溝を形成する工程をさらに含み、
前記第１の絶縁膜を形成する工程では、当該第１の絶縁膜を、前記分離溝内を充填するとともに、前記ゲート電極および前記素子分離膜を覆うように形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、ＳＯＩ（Silicon   On  Insulator ）基板に高耐圧横型ＭＯＳＦＥＴ（Metal   Oxide   Semiconductor   Field   Effect  Transistor）が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＩＣ回路と高耐圧素子とが複合化された半導体装置が、各種の用途に利用されている。特に、プラズマディスプレイの駆動回路に利用される半導体装置では、高耐圧横型ＭＯＳＦＥＴが採用されている。以下に、従来の高耐圧横型ＭＯＳＦＥＴの構造について図面を参照しながら詳細に説明する。
【０００３】
図５は、ＳＯＩ基板に形成された従来の高耐圧横型ＭＯＳＦＥＴの構成を示す断面図である。図５において、支持基板１０１は、横型ＭＯＳＦＥＴを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜１０２が形成されている。埋め込み酸化膜１０２の上には、ＳＯＩ層１０３が形成されている。支持基板１０１およびＳＯＩ層１０３は、元々は個別のシリコン単結晶基板であるが、埋め込み酸化膜１０２を介して接合されることにより、１つの基板を構成する。以下、このような構成を有する基板を、ＳＯＩ基板と称す。
【０００４】
ドレイン領域１０４は、比較的低濃度のＮ型不純物をＳＯＩ層１０３に注入することによって形成される。ボディ領域１０５は、Ｐ型不純物をＳＯＩ層１０３に注入することによって形成される。ソース領域１０６は、ボディ領域１０５に高濃度のＮ型不純物を注入することによって形成される。ＬＯＣＯＳ（Local  Oxidation  of  Silicon ）酸化膜１０７は、ＳＯＩ層１０３の主面に形成された素子分離膜であり、熱酸化法により形成された酸化膜である。ゲート酸化膜１０８は、ソース領域１０６とＬＯＣＯＳ酸化膜１０７との間におけるドレイン領域１０４およびボディ領域１０５上に形成された絶縁膜であり、ＬＯＣＯＳ酸化膜１０７と接するように形成される。
【０００５】
ゲート電極１０９は、多結晶シリコン製の電極であり、ゲート酸化膜１０８上に形成される。層間絶縁膜１１０ａ、１１０ｂおよび１１０ｃは、ゲート電極１０９やＬＯＣＯＳ酸化膜１０７などを覆うようにＳＯＩ基板の主面に形成される。ソース電極１１１は、層間絶縁膜１１０ａおよび１１０ｂ上に形成された金属製の電極であり、その一部はソース領域１０６に接続される。ドレイン電極１１２は、層間絶縁膜１１０ａおよび１１０ｃ上に形成された金属製の電極であり、その一部はドレイン領域１０４に接続される。分離溝１１３は、隣接する素子を電気的に分離するための溝である。充填絶縁膜１１４は、分離溝１１３内を充填する絶縁膜である。
【０００６】
上記のように構成された高耐圧横型ＭＯＳＦＥＴでは、ソース電極１１１およびゲート電極１０９が接地された状態でドレイン電極１１２に高電圧が印加されると、ボディ領域１０５とドレイン領域１０４とのＰＮ接合における電界が増加し、ボディ領域１０５よりも不純物濃度の低いドレイン領域１０４側に空乏層が広がる。このとき、ドレイン領域１０４に存在する固定電荷や、ドレイン領域１０４とＬＯＣＯＳ酸化膜１０７との界面に存在する界面電荷などの影響により、ドレイン領域１０４の主面では空乏層の広がりが抑制されるため、ＰＮ接合部に電界が集中してＰＮ接合耐圧が劣化しやすくなる。
【０００７】
そこで、ＰＮ接合耐圧の向上を図るために、ゲート電極１０９およびソース電極１１１には、フィールドプレート構造が適用されている。フィールドプレート構造とは、ゲート電極１０９であれば、ドレイン領域１０４側の一端をＬＯＣＯＳ酸化膜１０７上まで延設してフィールドプレート部１０９ａを設けた構造であり、ゲート電極１０９とフィールドプレート部１０９ａとは、一体的に形成されている。また、ソース電極１１１であれば、ドレイン領域１０４側の一端をＬＯＣＯＳ酸化膜１０７上まで延設して、フィールドプレート部１１１ａを設けた構造をフィールドプレート構造といい、ソース電極１１１とフィールドプレート部１１１ａとは一体的に形成されている。
【０００８】
このように、ゲート電極１０９およびソース電極１１１に対してフィールドプレート構造を適用することで、ドレイン領域１０４の主面における空乏層の広がりを助長して、ＰＮ接合部における電界の集中を緩和することができ、これにより、ボディ領域１０５とドレイン領域１０４とのＰＮ接合耐圧を向上させることができる。このような効果を、以下、フィールドプレート効果と称す。
【０００９】
また、ソース電極１１１のフィールドプレート部１１１ａを、ゲート電極１０９のフィールドプレート部１０９ａよりもさらにドレイン領域方向（図５に示す矢印方向）に延設すれば、ゲート電極１０９のみでフィールドプレート部１０９を形成した場合、もしくは、支持基板１０１の主面方向から見たときに、フィールドプレート部１０９ａをフィールドプレート部１１１ａよりもドレイン領域方向に延設した場合に比べて、フィールドプレート効果を高めることができる。
【００１０】
図５において、破線ａ５は、ソース電極１１１のフィールドプレート部１１１ａ端下にある点Ａを中心としたドレイン領域１０４中の等電位線を示し、破線ｂ５は、ゲート電極１０９のフィールドプレート部１０９ａ端下にある点Ｂを中心としたドレイン領域１０４中の等電位線を示す。ソース電極１１１のフィールドプレート部１１１ａを、ゲート電極１０９のフィールドプレート部１０９ａよりもさらにドレイン領域方向に延設すれば、フィールドプレート部１１１ａ端下にある絶縁膜の膜厚、すなわち、ＬＯＣＯＳ酸化膜１０７と層間絶縁膜１１０ａとを合わせた膜厚は、ゲート電極１０９のフィールドプレート部１０９ａの端下にある絶縁膜の膜厚、すなわち、ＬＯＣＯＳ酸化膜１０７の膜厚よりも厚くなる。したがって、等電位線（破線ｂ５）は、フィールドプレート部１１１ａの側に引き寄せられ、曲率低下が防止される。これにより、ゲート電極１０９のフィールドプレート部１０９ａ端下にある点Ｂでの電界増加を抑制して、フィールドプレート効果をより向上させることができる。
【００１１】
ただし、ドレイン電極１１２にさらなる高電圧が印加されると、ソース電極１１１のフィールドプレート部１１１ａ端下にある点Ａの電界が急増する。このような場合には、図６に示すように、フィールドプレート部１１１ａの端下における絶縁膜の膜厚、特に、層間絶縁膜１１０ａの膜厚ｄ１を厚くすることで、点Ａでの電界増加を抑制できる（例えば、特許文献１参照）。
【００１２】
これは、層間絶縁膜１１０ａの膜厚ｄ１を厚くすることで、ドレイン領域１０４中の空乏層境界からソース電極１１１までの間隔が大きくなり、点Ａを中心としたドレイン領域中の等電位線（破線ａ６）の曲率が増加して、電界集中の緩和効果が得られるためである。また、電界は、層間絶縁膜１１０ａ、ＬＯＣＯＳ酸化膜１０７、およびドレイン領域１０４で負担されることから、ソース電極１１１のフィールドプレート１１１ａの端下にある、シリコンよりも比誘電率の低い酸化膜などで構成された層間絶縁膜１１０ａおよびＬＯＣＯＳ酸化膜１０７の膜厚を厚くすることにより、ドレイン領域１０４中での電界の負担を少なくすることができるためでもある。
【００１３】
また、図６において、等電位線（破線ｂ６）は、ソース電極１１１のフィールドプレート効果によりソース電極１１１のフィールドプレート部１１１ａ側に引き寄せられるため、ゲート電極１０９のみでフィールドプレート部１０９ａを形成した場合よりも、点Ｂを中心としたドレイン領域中の等電位線（破線ｂ６）の曲率低下を防止する効果が得られ、点Ｂで示されるゲート電極１０９端部下における電界の増加を抑制することができる。さらに、層間絶縁膜１１０ａの膜厚ｄ１を厚くすると、ゲート電極１０９とソース電極１１１との間の容量が低減するため、スイッチング速度の向上を図る効果も得られる。
【００１４】
また、特許文献１には、ボディ領域１０５とドレイン領域１０４とのＰＮ接合耐圧をさらに向上させるために、図６に示す半導体装置の構成に加えて、ソース電極１１１のフィールドプレート部１１１ａの端下に部分的に絶縁体プレート（図示せず）を設けて、ＰＮ接合耐圧の向上を図る手法も提案されている。
【特許文献１】特開平９−２８９３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図６に示すように、フィールドプレート部１１１ａの端下における層間絶縁膜１１０ａの厚みｄ１を厚くする方法では、必然的に、ゲート電極１０９のフィールドプレート部１０９ａ端上方に形成された層間絶縁膜１１０ａの厚みｄ２も厚くなる。これにより、ソース電極１１１によるフィールドプレート効果は少なくなり、破線ｂ６で示される等電位線は、ゲート電極１０９によるフィールドプレート効果に大きく依存するようになる。また、ゲート電極１０９のフィールドプレート部１０９ａ端下にある絶縁膜、すなわちＬＯＣＯＳ酸化膜１０７の膜厚は薄いため、点Ｂでの電界が急増する。
【００１６】
図７は、図５および図６に示す高耐圧横型ＭＯＳＦＥＴの電界分布を、２次元シミュレーションにて解析した結果を示す。図７において、グラフの縦軸は電界（Ｖ／ｃｍ）を示し、横軸は電界の測定位置を示すものであり、横軸のＡおよびＢは、図５および図６における点Ａおよび点Ｂをそれぞれ示す。また、図７において、破線は、図５に示す高耐圧横型ＭＯＳＦＥＴにおいて、層間絶縁膜１１０ａの膜厚が１．０μｍであるときの解析結果を示し、実線は、図６に示す高耐圧横型ＭＯＳＦＥＴにおいて、層間絶縁膜１１０ａの膜厚が２．０μｍであるときの解析結果を示す。
【００１７】
図７に示す解析結果から、層間絶縁膜１１０ａの膜厚を厚くすると、ソース電極１１１のフィールドプレート部１１１ａ端下における点Ａでの電界増加を抑制できるものの、ゲート電極１０９のフィールドプレート部１０９ａ端下における点Ｂでの電界が増加することが明らかである。このことから、層間絶縁膜１１０ａの膜厚が、ある一定の膜厚以下においては、層間絶縁膜１１０ａの膜厚を厚くすることでＰＮ接合耐圧の向上を図ることができるが、層間絶縁膜１１０ａの膜厚がある一定の膜厚以上になると、ＰＮ接合耐圧は劣化する傾向にあることがわかる。したがって、層間絶縁膜１１０ａの膜厚を調整するだけでは、さらなるＰＮ接合耐圧の向上を図ることはできないという問題がある。
【００１８】
また、特許文献１に記載のように、ソース電極１１１のフィールドプレート１１１ａの端下に絶縁体プレートを形成する場合には、新たに絶縁膜を堆積する工程が必要になるため、加工費が増加するという問題を有する。さらに、このような絶縁体プレートを設けても、ゲート電極１０９とソース電極１１１と間の絶縁膜の膜厚は変わらないため、ゲート電極１０９とソース電極１１１と間の容量低減によるスイッチング速度の向上効果は得られない。
【００１９】
それ故に、本発明は、ＰＮ接合耐圧の向上が図れるとともに、スイッチング速度を高めることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決する発明は、半導体装置に向けられており、この半導体装置は、支持基板上に埋め込み酸化膜を介して形成されたＳＯＩ層、ＳＯＩ層の主面に選択的に形成された第１導電型のボディ領域、ボディ領域の主面に形成された第２導電型のソース領域、ボディ領域と隣接するようにＳＯＩ層の主面に形成された第２導電型のドレイン領域、ドレイン領域上に形成された素子分離膜、ソース領域と素子分離膜との間におけるＳＯＩ層の主面に形成されたゲート酸化膜、ゲート酸化膜上に形成され、一端が素子分離膜の上まで延設されたゲート電極、ゲート電極および素子分離膜を覆う絶縁膜、絶縁膜上に形成され、ソース領域と接続されるとともに、一端がゲート電極よりもさらにドレイン領域の方向に延設されたソース電極、および、ドレイン領域と接続されたドレイン電極を備える。ここで、絶縁膜は、支持基板の主面方向から見たときに、素子分離膜上に延設されたゲート電極上であって、ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における膜厚が、ソース電極のドレイン領域側端部下における絶縁膜の膜厚およびゲート電極のボディ領域側端部上における膜厚よりも薄くなるように形成されている。
【００２１】
このように、ゲート電極の端部領域上に形成される絶縁膜の厚みを他の部分よりも薄くすることで、素子分離膜上に延設されたソース電極端部下での耐圧を高めながら、素子分離膜上に延設されたゲート電極端部下での耐圧も高めることができる。また、ゲート電極とソース電極との間の容量を低減して、スイッチング速度を高めることができる。
【００２２】
上記のような厚みを有する絶縁膜とするためには、絶縁膜を、ゲート電極上および素子分離膜上に形成される第１の絶縁膜と、第１の絶縁膜を覆う第２の絶縁膜とで構成し、ゲート電極上に形成された第１の絶縁膜のドレイン領域側端部は、支持基板の主面方向から見たときに、ゲート電極のドレイン領域側端部とは重ならない位置にあるようにすることが好ましい。これにより、ゲート電極の端部領域上における絶縁膜の膜厚のみを薄くしつつ、ＰＮ接合耐圧およびスイッチング速度に関与する絶縁膜の膜厚を厚くすることができる。
【００２３】
また、支持基板の主面方向から見たときに、ゲート電極のドレイン領域側端部と、素子分離膜上に形成された第１の絶縁膜のボディ領域側端部との離間距離は、第２の絶縁膜が有する膜厚の２倍よりも大きいと、より一層、ＰＮ接合耐圧を高められるとともに、スイッチング速度を高めることができる。また、ＳＯＩ層には、埋め込み酸化膜に達する分離溝がさらに形成されていても良く、この分離溝は、第１の充填膜によって充填されることが好ましい。
【００２４】
また、本発明は、以下の工程からなる半導体装置の製造方法にも向けられている。すなわち、まず、支持基板上に埋め込み酸化膜を介して形成されたＳＯＩ層の主面に、選択的に第１導電型のボディ領域を形成する。次に、ボディ領域の主面に第２導電型のソース領域を形成する。次に、ＳＯＩ層の主面にボディ領域と隣接する第２導電型のドレイン領域を形成する。次に、ドレイン領域上に素子分離膜を形成する。次に、ソース領域と素子分離膜との間におけるＳＯＩ層の主面にゲート酸化膜を形成する。次に、ゲート酸化膜上に、一端が素子分離膜上まで延設されたゲート電極を形成する。次に、ゲート電極および素子分離膜を覆う絶縁膜を形成する。次に、絶縁膜上に、ソース領域と接続するとともに、一端がゲート電極よりもさらにドレイン領域の方向に延設されたソース電極を形成する。次に、ドレイン領域と接続されたドレイン電極を形成する。そして、絶縁膜を形成する工程では、支持基板の主面方向から見たときに、素子分離膜上に延設されたゲート電極上であって、このゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における絶縁膜の膜厚が、ソース電極のドレイン領域側端部下における膜厚およびゲート電極のボディ領域側端部上における膜厚よりも薄くなるように形成する。
【００２５】
具体的には、絶縁膜を形成する工程では、まず、ゲート電極および素子分離膜を覆う第１の絶縁膜を形成する。次に、端部領域を覆う第１の絶縁膜を選択的にエッチング処理することにより、支持基板の主面方向から見たときに、ゲート電極上に形成された第１の絶縁膜のドレイン領域側端部と、このゲート電極のドレイン領域側端部とが重ならない位置にあるようにする。次に、第１の絶縁膜および素子分離膜を覆う第２の絶縁膜を形成する。
【００２６】
また、エッチング処理する工程では、端部領域に加えて、この端部領域に隣接する素子分離膜上に形成された第１の絶縁膜の少なくとも一部をエッチング処理することにより、支持基板の主面方向から見たときに、ゲート電極のドレイン領域側端部と、素子分離膜上に形成された第１の絶縁膜のボディ領域側端部とを、第２の絶縁膜が有する膜厚の２倍よりも大きく離間させることが好ましい。
【００２７】
また、絶縁膜を形成するに先立って、ＳＯＩ層の主面から埋め込み酸化膜まで達する分離溝を形成しても良い。そして、第１の絶縁膜を形成するときに、この第１の絶縁膜を、分離溝内を充填するとともに、ゲート電極および素子分離膜を覆うように形成する。このように、分離溝を充填する絶縁膜として第１の絶縁膜を利用することで、上記従来例のように工程数を増やす必要がなくなるため、工程の追加による加工費の増加を防ぐことができる。
【発明の効果】
【００２８】
以上のように本発明によれば、ゲート電極の端部領域上にある絶縁膜の厚みを厚くすることなく、ソース電極のフィールドプレート部端下およびゲート電極のボディ領域側端部上の絶縁膜の厚みを厚くできるため、ボディ領域とドレイン領域とのＰＮ接合耐圧の向上が図れる。また、端部領域を除く、ゲート電極とソース電極との間の絶縁膜の膜厚を厚くできるため、ゲート電極とソース電極との間の容量を低減して、スイッチング速度を高めることもできる。
【発明を実施するための最良の形態】
【００２９】
以下に、本実施形態に係る半導体装置およびその製造方法について、Ｎチャンネル高耐圧横型ＭＯＳＦＥＴを例に挙げ、具体的に説明する。図１は、本実施形態に係る半導体装置の構成を示す断面図である。図１に示す半導体装置は、支持基板１０１、埋め込み酸化膜１０２、ＳＯＩ層１０３、ドレイン領域１０４、ボディ領域１０５、ソース領域１０６、ＬＯＣＯＳ酸化膜１０７、ゲート酸化膜１０８、ゲート電極１０９、層間絶縁膜１１０ａ、１１０ｂおよび１１ｃ、ソース電極１１１、ドレイン電極１１２、分離溝１１３、並びに充填絶縁膜１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄを備える。
【００３０】
図１に示す半導体装置は、ＳＯＩ基板の上に形成されている。ＳＯＩ基板は、上述のように、元々は個別のシリコン単結晶基板であった支持基板１０１およびＳＯＩ層１０３を、１〜２μｍ程度の厚みを有する埋め込み酸化膜１０２を介して接合することにより構成される。このようなＳＯＩ基板では、ＳＯＩ層１０３は、主面から３〜５μｍ程度の厚みが研磨され、平坦化処理が施されている。
【００３１】
ＳＯＩ層１０３には、ドレイン領域１０４、ボディ領域１０５、およびソース領域１０６が形成されている。ドレイン領域１０４は、比較的低濃度のＮ型不純物によって形成された不純物領域であり、ボディ領域１０５は、Ｐ型不純物によって形成された不純物領域であり、ドレイン領域１０４とボディ領域１０５とは、隣接するように形成されている。ソース領域１０６は、高濃度のＮ型不純物をボディ領域１０５に注入することによって形成された不純物領域である。
【００３２】
素子分離膜としてのＬＯＣＯＳ酸化膜１０７は、隣接する素子間を分離するための酸化膜であり、熱酸化法によってＳＯＩ層１０３の主面に形成される。ＬＯＣＯＳ酸化膜１０７の膜厚は、２００〜６００ｎｍである。ゲート酸化膜１０８は、チャンネルとなるべき領域に形成された絶縁膜であり、熱酸化法によりＬＯＣＯＳ酸化膜１０７と接するように形成される。分離溝１１３は、隣接する素子を電気的に分離するための溝であり、ボディ領域１０５の一部に、ＳＯＩ層１０３の主面から埋め込み酸化膜１０２に達するように形成される。ドレイン電極１１２は、金属製の電極であり、その一部はドレイン領域１０４に接続される。
【００３３】
ゲート電極１０９は、ドレイン領域１０４およびボディ領域１０５上にゲート酸化膜１０８を介して形成された多結晶シリコン製の電極であり、ソース電極１１１は、その一部がソース領域１０６に接続されるように形成された金属製の電極である。本実施形態においては、ＰＮ接合耐圧の向上を図るために、ゲート電極１０９およびソース電極１１１にフィールドプレート構造が適用されている。すなわち、ゲート電極１０９には、ドレイン領域１０４側の一端をＬＯＣＯＳ酸化膜１０７の上まで延設したフィールドプレート部１０９ａが設けられており、ゲート電極１０９とフィールドプレート部１０９ａとは、一体的に形成されている。また、ソース電極１１１には、ドレイン領域１０４側の一端をＬＯＣＯＳ酸化膜１０７の上まで延設したフィールドプレート部１１１ａが設けられており、ソース電極１１１とフィールドプレート部１１１ａとは一体的に形成されている。また、ソース電極１１１のフィールドプレート部１１１ａは、ＰＮ接合耐圧をさらに高めるために、ゲート電極１０９のフィールドプレート部１０９ａよりも、ドレイン領域方向（図１に示す矢印方向であって、ドレイン電極１１２に近づく方向）に延設されている。
【００３４】
ここで、本実施形態の特徴部分である、絶縁膜、特に、ゲート電極１０９とソース電極１１１との間に形成される絶縁膜について詳細に説明する。ゲート電極１０９およびソース電極１１１の間に形成される絶縁膜として、本実施形態では、第１の絶縁膜と第２の絶縁膜とからなる絶縁膜を例に挙げて説明する。第１の絶縁膜は、ゲート電極１０９上およびＬＯＣＯＳ酸化膜１０７上に形成されるものであるが、本実施形態においては、上記した分離溝１１３内を充填するための充填絶縁膜１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄを第１の絶縁膜として利用する。すなわち、充填絶縁膜１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄは、分離溝１１３を充填するとともに、ＳＯＩ層１０３、ゲート電極１０９、およびＬＯＣＯＳ酸化膜１０７の各部を選択的に覆うように形成され、例えば、ＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate ）膜により、３００ｎｍ〜１０００ｎｍ程度の膜厚となるように形成される。
【００３５】
第２の絶縁膜は、第１の絶縁膜を覆うものであり、ここでは、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃを例に挙げて説明する。層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃは、充填絶縁膜１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄを覆うとともに、ＳＯＩ層１０３、ゲート電極１０９、およびＬＯＣＯＳ酸化膜１０７の各部を選択的に覆うように形成される。層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚は、ゲート電極１０９とソース電極１１１との間での絶縁耐圧を確保する膜厚であれば良く、例えば、３００ｎｍ〜１０００ｎｍ程度に形成される。
【００３６】
上記した第１および第２の絶縁膜は、支持基板１０１の主面方向から見たときに、ＬＯＣＯＳ酸化膜１０７に延設されたゲート電極１０９上であって、ゲート電極１０９のドレイン領域側端部からボディ領域１０５側へかけての領域（以下、端部領域Ｔと称す）における膜厚Ｄ１が、ソース電極１１１のフィールドプレート部１１１ａ端下における絶縁膜の膜厚Ｄ２並びにゲート電極１０９のボディ領域１０５側端部上における絶縁膜の膜厚Ｄ３よりも薄くなるように形成される。換言すれば、端部領域Ｔとは、ゲート電極１０９のフィールドプレート部１０９ａ上であって、このフィールドプレート部１０９の端部からボディ領域１０５側へかけての少なくとも一部の領域である。
【００３７】
上記のように、ゲート電極１０９の端部領域Ｔにおいては、絶縁膜として層間絶縁膜１１０ａのみを設けることで、ゲート電極１０９のフィールドプレート部１０９ａ端下（点Ｂ）における電界緩和を図っている。また、ソース電極１１１のフィールドプレート部１１１ａ端下には、絶縁膜として充填絶縁膜１１４ａと層間絶縁膜１１０ａとを設けて、膜厚Ｄ２を膜厚Ｄ１よりも厚くして、点Ａにおける電界緩和を図っている。このような構成により、フィールドプレート効果に加えて、さらなるＰＮ接合耐圧の向上が図れる。
【００３８】
さらに、ゲート電極１０９のボディ領域１０５側端部上には、絶縁膜として充填絶縁膜１１４ａと層間絶縁膜１１０ａとを設けて絶縁膜の膜厚Ｄ３を厚くすることで、ゲート電極１０９とソース電極１１１との間の容量が低減でき、スイッチング速度を高めることができる。
【００３９】
また、本実施形態に係る半導体装置においては、支持基板１０１の主面方向から見たときに、ＬＯＣＯＳ酸化膜１０７上に形成された充填絶縁膜１１４ｃのゲート電極１０９側端部と、ゲート電極１０９のフィールドプレート部１０９ａ端部との離間距離Ｐは、できるだけ大きいことが好ましく、具体的には、層間絶縁膜１１０ａの膜厚の２倍よりも大きいことが好ましい。このような離間距離Ｐを設けることで、ソース電極１１１と充填絶縁膜１１４ｃとの間に膜厚を厚くすることなく層間絶縁膜１１０ａを形成でき、フィールドプレート部１０９ａ端下方（点Ｂ）における電界緩和効果が得られ、ＰＮ接合耐圧のさらなる向上が図れる。
【００４０】
以上のような構成を有する横型ＭＯＳＦＥＴの製造方法について、図２（ａ）〜（ｄ）を用いて説明する。図２（ａ）〜（ｄ）は、図１に示す横型ＭＯＳＦＥＴを製造する過程における各段階での半導体基板およびその上面の断面図である。図２（ａ）は、ＳＯＩ基板の主面に、ゲート絶縁膜１０８、ゲート電極１０９、およびＬＯＣＯＳ酸化膜１０７を形成した状態を示す。このような状態のＳＯＩ基板を得るためには、まず、ＳＯＩ層１０３の主面に、ボロンなどのＰ型不純物をイオン注入法にて選択的に導入し、１０００℃〜１２００℃程度の高温にて加熱する。これにより、注入された不純物が拡散して、ＳＯＩ層１０３にはボディ領域１０５が形成される。
【００４１】
次に、ボディ領域１０５の主面に、Ｎ型不純物であるリンおよび砒素をイオン注入法にて選択的に導入し、９００℃程度の高温でアニール処理する。これにより、ボディ領域１０５には、高濃度のＮ型不純物領域であるソース領域１０６が形成される。また、ＳＯＩ層１０３の主面に、Ｎ型不純物であるリンをイオン注入法により選択的に導入し、１０００℃〜１２００℃の高温に加熱して、注入された不純物をボディ領域１０５に隣接するように拡散させることにより、ＳＯＩ層１０３にはドレイン領域１０４が形成される。
【００４２】
次に、ドレイン領域１０４の主面に、熱酸化法によりＬＯＣＯＳ酸化膜１０７を形成する。また、ドレイン領域１０４およびボディ領域１０５におけるチャンネル領域となる領域上に、熱酸化法によりゲート酸化膜１０８を形成する。ゲート酸化膜１０８の上には、多結晶シリコンにて形成されたゲート電極１０９を形成する。ここで、ゲート電極１０９は、ドレイン領域１０４側の一端をＬＯＣＯＳ酸化膜１０７上まで延設して、フィールドプレート部１０９ａを同時に形成する。
【００４３】
図２（ｂ）は、ＳＯＩ基板の主面を充填絶縁膜１１４で覆った様子を示す。このような状態のＳＯＩ基板を得るためには、まず、隣接する素子間を分離するように、素子の周辺部において、ＳＯＩ層１０３主面から埋め込み酸化膜１０２に達するまでＲＩＥ（Reactive  Ion   Etching ）を施し、分離溝１１３を形成する。次に、ＣＶＤ（Chemical  Vapor   Deposition）法により、ＴＥＯＳ膜などの充填絶縁膜１１４を、分離溝１１３を充填するとともに、ＳＯＩ基板の全面を覆うように形成する。充填絶縁膜１１４の厚みは、分離溝１１３内では１０００ｎｍ程度であり、それ以外の場所では３００ｎｍ程度である。
【００４４】
図２（ｃ）は、充填絶縁膜１１４を所望の形状にパターン形成した様子を示す。このような状態のＳＯＩ基板を得るためには、まず、充填絶縁膜１１４の上にレジストを塗布してレジスト膜（図示せず）を形成する。このレジスト膜に露光・現像を行って、所望の形状にパターニングされたレジストパターンを形成する。そして、このレジストパターンをマスクとして、充填絶縁膜１１４をＲＩＥまたはフッ化水素溶液を用いたエッチング処理によりエッチングすることにより、所望の形状にパターン形成された充填絶縁膜１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄが形成される。なお、レジストパターンは、アッシング処理などにより除去される。
【００４５】
ここで、充填絶縁膜１１４をパターン形成するときには、充填絶縁膜１１４ｃのゲート電極１０９側端部と、ゲート電極１０９のフィールドプレート部１０９ａとの離間距離Ｐを、できるだけ大きく、具体的には、後述する層間絶縁膜１１０ａの膜厚の２倍よりも大きく形成することが好ましい。これは、以下の理由による。離間距離Ｐが設けられた部分のＬＯＣＯＳ酸化膜１０７上には、ゲート電極１０９のフィールドプレート部１０９ａ端と、充填絶縁膜１１４ｃのゲート電極１０９側端部との両方から膜材料が堆積されて層間絶縁膜１１０ａが形成される。したがって、離間距離Ｐがあまりに小さい場合には、ゲート電極１０９と充填絶縁膜１１４ｃの両側から堆積された膜材料同士が接触して、ＬＯＣＯＳ酸化膜１０７上には膜厚の厚い層間絶縁膜１１０ａが形成される。これにより、フィールドプレート部１０９ａの端下（点Ｂ）における電界緩和効果が低減されるため、離間距離Ｐは、できるだけ大きくとることが好ましい。
【００４６】
図２（ｄ）は、本実施形態に係る横型ＭＯＳＦＥＴが形成された様子を示す。このような状態の半導体装置を得るためには、まず、ＣＶＤ法により、基板の全面にＢＰＳＧ（Boron   Phosphorous   Silicate  Glass ）膜を成膜する。次に、ＢＰＳＧ膜に高温でアニール処理を行うことにより層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃを形成する。ここで、充填絶縁膜１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄの上に形成される層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃ端部は、カバレージを確保するためにテーパ形状とすることが好ましい。
【００４７】
次に、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの上に、ソース電極１１１およびドレイン電極１１２を形成する。ソース電極１１１は、ソース領域１０６の一部と接続されるとともに、ＬＯＣＯＳ酸化膜１０７上においてゲート電極１０９よりもさらにドレイン領域方向に延設される。ドレイン電極１１２は、ドレイン領域１０４と接続するように形成される。
【００４８】
以上のように、本実施形態に係る半導体装置の製造方法によると、ゲート電極１０９とソース電極１１１との間における絶縁膜の厚みを調整するために、第１の絶縁膜として、分離溝１１３を充填する充填絶縁膜１１４を用いることで、上記従来例で説明した特許文献１に記載のように、絶縁膜を新たに堆積によって形成する必要がなくなり、製造コストの低減が図れる。また、第１の絶縁膜をエッチング処理により所望の形状にパターニングするという簡易な工程で、ゲート電極１０９とソース電極１１１との間における絶縁膜の厚みを、容易に所望の厚みとすることができる。
【００４９】
上記のように構成された本実施形態に係る高耐圧横型ＭＯＳＦＥＴと、図６に示す従来の高耐圧横型ＭＯＳＦＥＴとを用いて、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚が２．０μｍであるときの電界分布を、２次元シミュレーションにより解析した。得られた解析結果を図３に示す。図３において、縦軸は電界（Ｖ／ｃｍ）を示し、横軸は電界の測定位置を示す。また、横軸のＡおよびＢは、図１および図６における点Ａおよび点Ｂをそれぞれ示す。また、図３において、破線は、図１に示す本実施形態の高耐圧横型ＭＯＳＦＥＴの電界分布を示し、実線は、図６に示す高耐圧横型ＭＯＳＦＥＴの電界分布を示す。
【００５０】
図３に示す解析結果から明らかなように、本実施形態に係る高耐圧横型ＭＯＳＦＥＴは、従来構造のものと比べて、ゲート電極１０９のフィールドプレート部１０９ａの端下（点Ｂ）における電界緩和効果が得られる。
【００５１】
また、上記のように構成された本実施形態に係る高耐圧横型ＭＯＳＦＥＴと、図５および図６に示す従来の高耐圧横型ＭＯＳＦＥＴとを用いて、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚を０．５μｍから２．０μｍまで変化させたときのＰＮ接合耐圧について調べた。なお、従来の高耐圧横型ＭＯＳＦＥＴとしては、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚が０．５μｍから１．５μｍまでのものについては図５に示す高耐圧横型ＭＯＳＦＥＴを用い、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚が２．０μｍのものについては図６に示す高耐圧横型ＭＯＳＦＥＴを用いた。得られた測定結果を図４に示す。
【００５２】
図４において、グラフの縦軸はＰＮ接合耐圧（Ｖ）を示し、横軸は層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚（μｍ）を示す。また、図４において、黒丸は、図１に示す本実施形態の高耐圧横型ＭＯＳＦＥＴのＰＮ接合耐圧を示し、白丸は、図５および図６に示す高耐圧横型ＭＯＳＦＥＴのＰＮ接合耐圧を示す。図４に示す測定結果から、本実施形態に係る高耐圧横型ＭＯＳＦＥＴは、従来構造のものと比べて、ＰＮ接合耐圧の向上効果が得られることが明らかであり、特に、層間絶縁膜１１０ａ、１１０ｂ、および１１０ｃの膜厚が厚くなったときにその傾向が顕著であることが分かる。
【００５３】
なお、上記説明では、ゲート電極１０９とソース電極１１１との間に形成される絶縁膜として、第１の絶縁膜としての充填絶縁膜１１４ａと、第２の絶縁膜としての層間絶縁膜１１０ａとを例に挙げて説明したが、本発明はこれに限定されるものではなく、ゲート電極１０９の端部領域Ｔ上における膜厚が、ソース電極１１１のフィールドプレート部１１１ａ端下における膜厚およびゲート電極１０９のボディ領域側端部上における膜厚よりも薄くなるように構成されていれば、絶縁膜は単層構造であっても良く、あるいは３層以上の積層構造であっても良い。また、上記説明では、絶縁膜としてＬＯＣＯＳ酸化膜１０７は含まれていないが、ＬＯＣＯＳ酸化膜１０７の膜厚を厚くすることによっても、上記従来例と同様に、ＰＮ接合耐圧のさらなる向上を図ることができる。
【００５４】
また、上記説明では、分離溝１１３が形成された半導体装置を例に挙げて説明したが、分離溝１１３の形成されていない半導体装置についても適用可能である。ただし、分離溝１１３が形成される半導体装置について、分離溝１１３内を充填する充填絶縁膜を第１の絶縁膜として利用すれば、工程数を増やすことなく容易に所望の厚みの絶縁膜を形成できるため好ましい。
【００５５】
さらに、上記説明では、Ｎチャンネル横型ＭＯＳＦＥＴを例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｐチャンネル横型ＭＯＳＦＥＴにも適用でき、さらに、横型ダイオードや横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの高耐圧素子とＴＣ回路とを複合化した半導体装置にも適用できる。
【産業上の利用可能性】
【００５６】
本発明にかかる半導体装置および半導体装置の製造方法は、ＩＣ回路と高耐圧素子の複合化された半導体装置などに有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係る高耐圧横型ＭＯＳＦＥＴの構成を示す断面図
【図２】図１に示す高耐圧横型ＭＯＳＦＥＴの製造工程を示す図
【図３】本実施形態に係る高耐圧横型ＭＯＳＦＥＴおよび従来の高耐圧横型ＭＯＳＦＥＴの電界分布の解析結果を示すグラフ
【図４】本実施形態に係る高耐圧横型ＭＯＳＦＥＴおよび従来の高耐圧横型ＭＯＳＦＥＴにおけるＰＮ接合耐圧と層間絶縁膜との関係を示すグラフ
【図５】従来の高耐圧横型ＭＯＳＦＥＴの構成を示す断面図
【図６】図５とは別の従来例を示す高耐圧横型ＭＯＳＦＥＴの構成を示す断面図
【図７】図５および図６に示す高耐圧横型ＭＯＳＦＥＴの電界分布の解析結果を示すグラフ
【符号の説明】
【００５８】
１０１  支持基板
１０２  埋め込み酸化膜
１０３  ＳＯＩ層
１０４  ドレイン領域
１０５  ボディ領域
１０６  ソース領域
１０７  ＬＯＣＯＳ酸化膜
１０８  ゲート酸化膜
１０９  ゲート電極
１０９ａ  フィールドプレート部
１１０ａ、１１０ｂ、１１０ｃ  層間絶縁膜
１１１  ソース電極
１１１ａ  フィールドプレート部
１１２  ドレイン電極
１１３  分離溝
１１４、１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ  充填絶縁膜
【図１】
2006060192.tif 000003
【図２】
2006060192.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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