(57)【要約】【課題】  ＩＣチップ間でのグランドを介した信号伝達を抑制することの可能な、マルチチップＩＣモジュールを提供する。【解決手段】  本モジュールでは、アンプチップ１２・１３のグランドは、接地フレーム１４，接地パターン２２（枝部２２ａ・２２ｂ）を介して、パッケージ１７の外部の接続点Ｑで互いに接続されている。従って、アンプチップ１２・１３と接続点Ｑとを結ぶ経路は、従来構成に比して長くなっている（アンプチップ１２・１３間のグランドを接続する経路（チップ間接地経路）が長くなっている）。このため、本モジュールでは、チップ間接地経路にインダクタンス成分が生じ、これによって、アンプチップ１２・１３間でのグランドを介した高周波信号の伝達を防げるようになっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のＩＣチップを接地フレーム上に搭載したマルチチップＩＣモジュールにおいて、
上記の接地フレームが、各ＩＣチップ毎に分離され、互いに孤立した状態となっていることを特徴とするマルチチップＩＣモジュール。
【請求項２】
上記ＩＣチップとして、周波数帯の異なる複数のパワーアンプＩＣチップを有していることを特徴とする請求項１に記載のマルチチップＩＣモジュール。
【請求項３】
ＩＣチップを搭載するためのモジュール基板を備えており、
このモジュール基板が、
上記した接地フレームを表面に配する一方、
裏面に平面フレームを設け、
さらに、接地フレームと平面フレームとを接続する配線フレームを内部に備えていることを特徴とする請求項１に記載のマルチチップＩＣモジュール。
【請求項４】
上記モジュール基板が、ＩＣチップを駆動するための受動部品を備えていることを特徴とする請求項３に記載のマルチチップＩＣモジュール。
【請求項５】
請求項１に記載のモジュールを実装するための実装基板において、
上記接地フレームに接続され、これらを接地させるための接地パターンを備えており、
この接地パターンが、上記モジュールと重なる部分で各接地フレームに１つづつ接続される複数の枝部を有していることを特徴とする実装基板。
【請求項６】
請求項１に記載のモジュールと、このモジュールを実装するための実装基板とを備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＩＣチップを接地フレーム上に搭載したマルチチップＩＣモジュールに関するものである。
【背景技術】
【０００２】
従来、携帯電話に代表される携帯無線通信や、無線ＬＡＮに代表されるワイヤレスデータ通信など、高周波帯域を利用した無線通信を行う応用製品が開発され、その利用が増加している。
また、これらの製品の普及に伴い、製品内に実装するチップ面積（チップ実装面積）の小型化が望まれている。
【０００３】
ところで、このような製品では、「ＲＦＩＣと高周波パワーアンプ」あるいは「２.４ＧＨｚ帯用高周波パワーアンプと５ＧＨｚ帯用高周波パワーアンプ」のように、それぞれ別の機能を持つ２つのＩＣチップを実装する場合がある。
このような場合、従来では、２つのＩＣチップを、個別のパッケージを用いて別々にモールドしていた。このため、ＩＣチップの実装面積が大きくなり、小型化に対する障害となっていた。
【０００４】
そこで、部品点数を削減して製品の小型化を図るために、２つのＩＣチップを１つのパッケージに収めたマルチチップＩＣモジュール、また、２つのＩＣチップに加えて整合回路部品（受動部品）も１つのパッケージに搭載した（マルチチップＩＣ複合モジュール）が開発されている。
【０００５】
なお、上記した従来技術の記載事項は、文献に基づくものではない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のようなモジュールでは、２つのＩＣチップを近接して配置すると、パッケージ（モジュールの筐体）のグランドパッドを介して一方のＩＣチップの信号が他方に回り込み、特性低下や不具合を起こすことがある。
【０００７】
例えば、無線ＬＡＮの代表的な規格であるＩＥＥＥ８０２．１１ａおよびＩＥＥＥ８０２．１１ｂに使用される、２.４ＧＨｚ帯用のパワーアンプＩＣチップ（２．４−ＩＣ）および５ＧＨｚ帯用の高周波パワーアンプＩＣチップ（５−ＩＣ）を１つのモジュールに実装した場合、２．４−ＩＣから発生した２.４ＧＨｚ帯の２倍波である５ＧＨｚ帯のノイズ成分（ノイズ信号）が、グランドパッドを介して５−ＩＣの出力ピンから漏れることがあった。
【０００８】
図７の「従来のモジュール」として示した曲線は、従来のモジュールにおけるノイズ信号の漏れ電力を示すグラフである。このグラフに示すように、従来のモジュールでは、漏れ電力が−３０ｄＢｍ以上となっている。
なお、ＩＥＥＥ８０２．１１ｂ規格では、漏れ電力の限度は−４０ｄＢｍである。従って、従来のモジュールでは、この基準より１０ｄＢｍ（すなわち１０倍）もノイズが多くなっていた。
【０００９】
本発明は、上記のような従来の問題点に鑑みてなされたものである。そして、その目的は、ＩＣチップ間でのグランドを介した信号伝達を抑制することの可能な、マルチチップＩＣモジュールを提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明のマルチチップＩＣモジュール（本モジュール）は、
複数のＩＣチップを接地フレーム上に搭載したマルチチップＩＣモジュールにおいて、
上記の接地フレームが、各ＩＣチップ毎に分離され、互いに孤立した状態となっていることを特徴としている。
【００１１】
本モジュールは、複数のＩＣチップを１つのパッケージ（筐体）内に設けたモジュールであり、携帯電話などの無線通信機やワイヤレスデータ通信機などの電子機器に実装されて使用されるものである。
【００１２】
また、本モジュールは、複数のＩＣチップを搭載してそのグランドをとるための、接地フレームを備えている。この接地フレームは、例えば本モジュールのパッケージに設けられているパッケージフレームからなり、本モジュールを実装する電子機器のグランドに接続されるように設計されている。
【００１３】
そして、特に、本モジュールでは、この接地フレームが、ＩＣチップ毎に分離（孤立）した状態（電気的に互いに分離した状態）で、複数設けられている。
すなわち、本モジュールでは、各ＩＣチップのグランドは、接地フレームのみを介しては互いに接続されないように設計されている。
従って、本モジュールでは、各ＩＣチップのグランドは、接地フレーム上ではなく、例えば本モジュールの実装される電子機器において互いに接続されることとなる。
【００１４】
これにより、本モジュールでは、１つの共通する接地フレームに全てのＩＣチップを搭載する従来の構成に比して、ＩＣチップのグランド間を接続する経路（チップ間接地経路）を長くできる。
従って、本モジュールでは、チップ間接地経路のインダクタンス成分（チップ間接地経路の距離に依存した値となる）を大きくできる。また、このインダクタンス成分は、高周波信号の伝達の障害となるものである。
このため、本モジュールでは、ＩＣチップ間でのグランドを介した信号伝達を抑制することが可能となっている。
【００１５】
従って、本モジュールに、周波数帯の異なる複数のパワーアンプＩＣチップを搭載した場合、低周波帯（例えば２．４ＧＨｚ帯）用のアンプからのノイズ信号（２倍波など）が、高周波帯（例えば５．０ＧＨｚ帯）用のアンプを介して外部に漏れ出てしまうことを抑制できる。
【００１６】
なお、本モジュールでは、このようなパワーアンプＩＣチップに限らず、コントロールＩＣチップやスイッチングＩＣチップなど、どのようなＩＣチップを搭載しても、チップ間のグランドを介した信号伝達を抑制可能である。
【００１７】
また、本モジュールを実装する基板（電子機器の実装基板）は、接地パターンを備えていることが好ましい。
この接地パターンは、本モジュールの複数の接地フレームに接続され、これらを接地させる（電子機器のグランドにおとす）ためのものである。
【００１８】
また、実装基板の接地パターンは、実装基板における本モジュールの実装位置（実装基板と本モジュールとが重なる位置）で各接地フレームに１つづつ接続される、複数の枝部（枝分かれした部分）を有していることが好ましい。
また、これら複数の枝部は、互いに分離された状態で（枝分かれしたまま）電子機器のグランドに接続されていてもよい。あるいは、実装基板上の本モジュールからはずれた位置（接続点）で１つにつながり、その後に電子機器のグランドに接続されるように設計されていてもよい。
【００１９】
この構成では、各ＩＣチップのグランドは、実装基板における本モジュールの実装位置ではなく、ここからはずれた位置（接地パターンの枝部が互いにつながる位置、あるいは電子機器のグランド）で接続されることとなる。
【００２０】
従って、この構成では、実装基板における本モジュールの実装位置で複数の接地フレームを直線的に接続してしまう接地パターンを用いる場合に比して、チップ間接地経路を長くできる。
これにより、チップ間接地経路のインダクタンス成分をより大きくできるので、ＩＣチップ間でのグランドを介した信号伝達を、より良好に防ぐことが可能となる。
【００２１】
また、本モジュールに、ＩＣチップを搭載するためのモジュール基板を備えてもよい。この場合、モジュール基板の表面に接地フレームを配する一方、裏面（実装基板に接触する面）に平面フレームを設けることが好ましい。
さらに、接地フレームと平面フレームとを接続する配線フレームを、基板モジュールの内部に備えることが好ましい。
【００２２】
この構成では、ＩＣチップのグランドは、接地フレーム，配線フレームを介して、平面フレームで接続されることとなる。
従って、この構成でも、１つの共通する接地フレームに全てのＩＣチップを搭載する従来の構成に比して、チップ間接地経路を、接地フレーム，配線フレームの分だけ長くできる。
【００２３】
従って、この構成でも、チップ間接地経路に、高周波信号の伝達の障害となるインダクタンス成分を生じさせることが可能となる。これにより、ＩＣチップ間のグランドを介した信号伝達を抑制できる。
【００２４】
なお、この構成では、接地フレームと平面フレームとを接続する配線フレームを細くすることで、チップ間接地経路のインダクタンス成分をより大きくすることが可能である。
【００２５】
また、この構成では、モジュール基板に、ＩＣチップを駆動するための受動部品を備えてもよい。これにより、本モジュールを、マルチチップＩＣ複合モジュールとして構成できる。
【発明の効果】
【００２６】
以上のように、本発明のマルチチップＩＣモジュール（本モジュール）は、
複数のＩＣチップを接地フレーム上に搭載したマルチチップＩＣモジュールにおいて、
上記の接地フレームが、各ＩＣチップ毎に分離され、互いに孤立した状態となっている構成である。
【００２７】
本モジュールでは、この接地フレームが、ＩＣチップ毎に分離（孤立）した状態（電気的に互いに分離した状態）で、複数設けられている。
すなわち、本モジュールでは、各ＩＣチップのグランドは、接地フレームのみを介しては互いに接続されないように設計されている。
従って、本モジュールでは、各ＩＣチップのグランドは、接地フレーム上ではなく、例えば本モジュールの実装される電子機器において互いに接続されることとなる。
【００２８】
これにより、本モジュールでは、１つの共通する接地フレームに全てのＩＣチップを搭載する従来の構成に比して、ＩＣチップのグランド間を接続する経路（チップ間接地経路）を長くできる。
従って、本モジュールでは、チップ間接地経路のインダクタンス成分（チップ間接地経路の距離に依存した値となる）を大きくできる。このため、本モジュールでは、ＩＣチップ間でのグランドを介した信号伝達を抑制することが可能となっている。
【００２９】
従って、本モジュールに、周波数帯の異なる複数のパワーアンプＩＣチップを搭載した場合、低周波帯（例えば２．４ＧＨｚ帯）用のアンプからのノイズ信号（２倍波など）が、高周波帯（例えば５．０ＧＨｚ帯）用のアンプを介して外部に漏れ出てしまうことを抑制できる。
【発明を実施するための最良の形態】
【００３０】
本発明の一実施形態について説明する。
本発明の一実施形態にかかるマルチチップＩＣモジュール（本モジュール）は、携帯無線機等の電子機器に搭載され、高周波信号を入力し、増幅して出力するものである。
【００３１】
まず、本モジュールの構成について説明する。
図２は、本モジュールの構成を示す上面図である。
この図に示すように、本モジュールは、スイッチングチップ１１，第１アンプチップ１２，第２アンプチップ１３を備えている。
また、本モジュールでは、これらチップ１１〜１３を、パッケージ１７（図３参照）でパッキングするようになっている。
【００３２】
本モジュールでは、外部から入力した高周波信号を、アンプチップ１２・１３のいずれかによって増幅するようになっている。
そして、スイッチングチップ１１は、増幅に使用するアンプチップ１２・１３を切り替えるためのＩＣチップである。
【００３３】
第１アンプチップ１２は、２.４ＧＨｚ帯用のパワーアンプＩＣチップである。また、第２アンプチップ１３は、５ＧＨｚ帯用の高周波パワーアンプＩＣチップである。
なお、これらのアンプチップ１２・１３は、ＩＥＥＥ８０２．１１ａおよびＩＥＥＥ８０２．１１ｂに応じたものである。
【００３４】
また、これらのチップ１１〜１３は、接地用リードフレーム（接地フレーム；パッケージのグランドパッド）１４上に搭載されている。この接地フレーム１４は、チップ１１〜１３をグランドに接続する（接地する）ためのものである。
また、チップ１１〜１３は、その周囲の配線用リードフレーム１５に対し、Ａｕワイヤ１６によって接続されている。
【００３５】
また、図２に示すように、本モジュールでは、スイッチングチップ１１，第１アンプチップ１２，第２アンプチップ１３のそれぞれに応じた３つの接地フレーム１４が、互いに分離（孤立）した状態となっている。
【００３６】
また、図３は、電子機器の実装基板２１に実装した状態の本モジュールを示す断面図（アンプチップ１２・１３を通る直線での断面図）である。
この図に示すように、本モジュールは、チップ１１〜１３をモールド樹脂Ｍで覆い、パッケージ１７でパッキングした構成となっている。
【００３７】
また、図３に示す実装基板２１は、ガラスエポキシからなり、表面に接地パターン２２を備えている。
この接地パターン２２は、実装基板２１上に配線されたメタルパターンであり、電子機器のグランド（アース）に接続されている。
【００３８】
また、接地パターン２２は、本モジュールの接地フレーム１４と電気的な接続を図るため、接地フレーム１４とハンダ接続されるように設計されている。
従って、本モジュールのチップ１１〜１３は、接地フレーム１４，接地パターン２２を介して接地されることとなる。
【００３９】
また、図１は、接地フレーム１４および接地パターン２２の構造を、アンプチップ１２・１３とともに示す説明図である。なお、図１では、スイッチングチップ１１については省略している。
この図に示すように、２つの接地フレーム１４は、長方形のパッケージ１７における１辺に向かって延びる構造となっている。
【００４０】
また、接地パターン２２は、パッケージ１７の下部で、アンプチップ１２・１３の接地フレーム１４のそれぞれに１つづつ接触する枝部２２ａ・２２ｂを備えている。
また、これら枝部２２ａ・２２ｂは、実装基板２１上におけるパッケージ１７からはみ出た位置（接続点Ｑ）で、１つにつながるように設計されている。
【００４１】
ここで、上記したように、アンプチップ１２・１３のグランドは、接地フレーム１４を介して接地パターン２２に接続されている。
従って、これらアンプチップ１２・１３のグランドは、接地フレーム１４，接地パターン２２を介して、パッケージ１７の外部の、接地パターン２２の接続点Ｑで互いに接続されるように設計されている。
【００４２】
次に、本モジュールにおける、ノイズ信号について説明する。
図４は、従来のモジュールにおける接地フレーム１１４および接地パターン１１２の構造を、アンプチップ１１２・１１３とともに示す説明図である。
また、図５は、図４に示したアンプチップ１１２・１１３，接地フレーム１１４，接地パターン１２２からなる構成の等価回路図である。
【００４３】
図４に示すように、従来では、アンプチップ１１２・１１３のグランドは、ＱＦＮパッケージ１１７内で、接地フレーム１４を介して直線的に結合されている。
従って、従来では、アンプチップ１１２・１１３とこれらのグランドの接続点Ｑ（この場合はアンプチップ１１２・１１３間を結ぶ線の中間点）との距離は近くなっている。
【００４４】
このため、図５に示すように、この構成では、接地パターン１２２によるインダクタンス成分Ｌ０が生じるものの、アンプチップ１１２・１１３と接続点Ｑとの間（アンプチップ１１２・１１３間）には、インダクタンス成分がほとんど生じない（インダクタンス成分は、導電経路が長いほど大きな値となる）。
【００４５】
このように、従来のモジュールは、アンプチップ１１２・１１３間（チップ間接地経路）には、高周波信号の伝達の障害となるもの（インダクタンス成分）が存在しない構造となっている。
このため、２．４ＧＨｚ帯用のアンプである第１アンプチップ１１２から発生した２倍波（５ＧＨｚ帯）のノイズ信号は、接地フレーム１４を介して、５ＧＨｚ帯用のアンプである第２アンプチップ１１３に容易に到達し、その出力ピンから漏れ出てしまうこととなる。
【００４６】
一方、図６は、本モジュールのアンプチップ１２・１３，接地フレーム１４，接地パターン２２からなる構成の等価回路図である。
図１に示したように、アンプチップ１２・１３のグランドは、接地フレーム１４，接地パターン２２（枝部２２ａ・２２ｂ）を介して、パッケージ１７の外部の、接地パターン２２の接続点Ｑで互いに接続されるように設計されている。
従って、アンプチップ１２・１３と接続点Ｑとを結ぶ２つの経路は、従来構成に比して非常に長くなっている。
【００４７】
このため、図６に示すように、本モジュールでは、接地パターン２２によるインダクタンス成分Ｌ０に加えて、各アンプチップ１２・１３と接続点Ｑと間（アンプチップ１２・１３間）にインダクタンス成分Ｌ１が生じることとなる。
【００４８】
すなわち、本モジュールでは、アンプチップ１２・１３間に、高周波信号の伝達の障害となる２つのインダクタンス成分Ｌ１が存在している。
このため、第１アンプチップ１２から発生した２倍波（５ＧＨｚ帯）のノイズ信号は、第２アンプチップ１３に到達しにくくなっている。従って、本モジュールでは、第２アンプチップ１３からのノイズ信号の出力を抑制できるようになっている。
【００４９】
図７は、従来のモジュールと本モジュールとの漏れ電力を測定した結果を示すグラフである。
この測定では、第１アンプチップ１２（１１２）に対し、信号源（図示せず）から信号（グラフの横軸に相当する周波数の信号）を入力した。
そして、第１アンプチップ１２（１１２）が２３ｄＢｍの増幅信号を出力している状態で、第２アンプチップ１３（１１３）の出力ピンから漏れでているノイズ信号（２倍波）の電力（漏れ電力）を測定した。
なお、このとき、第２アンプチップ１３（１１３）は動作していない状態にあった。
【００５０】
図７のグラフに示すように、従来のモジュールでは、漏れ電力が−３０ｄＢｍ以上となっている。
ここで、ＩＥＥＥ８０２．１１ｂ規格では、漏れ電力の限度は−４０ｄＢｍである。従って、従来のモジュールでは、この基準を満たしていないこととなる。
一方、本モジュールでは、漏れ電力を、周波数によらずに−５０ｄＢｍ以下で安定させることが可能となっている。
【００５１】
以上のように、本モジュールでは、アンプチップ１２・１３のグランドは、接地フレーム１４，接地パターン２２（枝部２２ａ・２２ｂ）を介して、パッケージ１７の外部の、接地パターン２２の接続点Ｑで互いに接続されるように設計されている。
従って、アンプチップ１２・１３と接続点Ｑとを結ぶ経路は、従来構成に比して非常に長くなっている（すなわち、アンプチップ１２・１３間のグランド間を接続する経路（チップ間接地経路）が長くなっている）。
【００５２】
このため、本モジュールでは、チップ間接地経路にインダクタンス成分Ｌ１が生じ、これによって、アンプチップ１２・１３間での高周波信号の伝達を防ぐことが可能となっている。
これにより、本モジュールでは、第１アンプチップ１２から第２アンプチップ１３に対するノイズ信号（２倍波）の伝達を抑制することが可能となっている。
【００５３】
また、本モジュールでは、アンプチップ１２・１３のチップ間接地経路が、チップ１２・１３間の距離ではなく、接地パターン２２（枝部２２ａ・２２ｂ）の長さに依存することとなる。
従って、アンプチップ１２・１３間を短くしても、枝部２２ａ・２２ｂを長く設定することで、チップ間接地経路のインダクタンス成分を大きくできる。このため、本モジュールは、容易に小型化を図れるようになっている。
【００５４】
なお、図４に示した従来のモジュール構成において、第１アンプチップ１１２から第２アンプチップ１１３への漏れ電力を低減するために、接地フレーム１１４，接地パターン１２２を大型化して、チップ１１２・１１３の間隔を広げることも考えられる。しかしながら、この場合では、モジュールの大型化を招来することとなる。
【００５５】
また、この構成では、接地フレーム１１４，接地パターン１２２の大型化（大面積化）により、回路内に、インダクタンス成分Ｌ０と並列の容量成分が生じてしまう。このため、第１アンプチップ１１２に入力する信号の周波数に応じて漏れ電力が変動する可能性もある。
【００５６】
一方、本モジュールでは、接地フレーム１４，接地パターン２２を広げる必要がないので、上記のような容量成分の発生を防止できる。このため、入力信号の周波数によらず、漏れ電力を低く抑えることが可能となる。
【００５７】
なお、本実施の形態では、本モジュールを、チップ１１〜１３を備えたマルチチップＩＣモジュールであるとしている。
しかしながら、本モジュールを、チップ１１〜１３を駆動するための受動部品（コンデンサ，コイルなど）を含むマルチチップＩＣ複合モジュールとして構成することもできる。
【００５８】
図８は、この構成の本モジュールを示す断面図である（この構成の上面図は、図１と同様である）。
図８に示す本モジュールは、図３に示した構成において、パッケージ１７の下部にモジュール基板１８を備えた多層構造を有しており、さらに、アンプチップ１２・１３間の距離を約２／３とした構成である。
【００５９】
モジュール基板１８は、パッケージ１７の下部に配されたセラミック基板である。
このモジュール基板１８は、上記した複数の接地フレーム１４・配線用リードフレーム１５を表面に配し、裏面に平面フレーム２０を設けた構成である。さらに、モジュール基板１８の内部には、上記した受動部品（図示せず）と、配線フレーム１９が備えられている。
【００６０】
平面フレーム２０は、本モジュールと実装基板２１の接地パターン２２とを接続するための平面形状の１枚電極であり、接地パターン２２とハンダ接続されるように設計されている。
また、配線フレーム１９は、接地フレーム１４と平面フレーム２０とを接続するための直径数μｍの配線であり、接地フレーム１４毎に設けられている。
【００６１】
また、この図に示す接地パターン２２は、パッケージ１７と重なる位置（パッケージ１７の下部）のみに配された、平面フレーム２０と接続可能な平面形状の１枚電極である。
【００６２】
この構成では、アンプチップ１２・１３のグランドは、接地フレーム１４，配線フレーム１９を介して、平面フレーム２０の中心付近の接続点Ｑで接続されることとなる。
従って、この構成でも、アンプチップ１２・１３とこれらのグランドの接続点Ｑとの距離は、従来のモジュールに比して、接地フレーム１４，配線フレーム１９の分だけ長くなる。
【００６３】
このため、この構成でも、アンプチップ１２・１３を結ぶ等価回路は、図６に示したような構成となり、アンプチップ１２・１３間に、高周波信号の伝達の障害となるインダクタンス成分Ｌ１が存在している。
これにより、この構成でも、アンプチップ１２・１３間のグランドを介した信号伝達を抑制できる。従って、第１アンプチップ１２から発生した２倍波（５ＧＨｚ帯）のノイズ信号が第２アンプチップ１３から漏れ出すことを、良好に抑制することが可能となっている。
【００６４】
また、この構成では、接地パターン２２をパッケージ１７からはみ出させる必要がない。従って、本モジュールを実装する実装基板２１の面積を小さくすることが可能となる。
【００６５】
また、図９は、本モジュールにおける図３（図１）に示した構成と、図８に示した構成との漏れ電力を測定した結果を示すグラフである（測定条件は、図７に関する測定と同様）。
【００６６】
図９に示すように、図８の構成では、図３の構成に比べても、漏れ電力をより小さくできるようになっている。
これは、アンプチップ１２・１３のチップ間接地経路がモジュール基板１８の分だけ長くなったことに加えて、チップ間接地経路の一部をなす２本の配線フレーム１９が非常に細いことにより、インダクタンス成分Ｌ１（図６参照）をより大きくできたことに起因すると考えられる。
【００６７】
また、図８の構成では、本モジュールの平面フレーム２０を、平面形状の１枚電極であるとしている。しかしながら、これに限らず、平面フレーム２０を、配線フレーム１９（接地フレーム１４）に応じた数に分離（孤立）した状態で設けてもよい。
この構成では、アンプチップ１２・１３のグランドの接続点Ｑは、平面フレーム２０内ではなく、実装基板２１の接地パターン２２内に位置することとなる。
【００６８】
また、平面フレーム２０を、配線フレーム１９（接地フレーム１４）に応じた数に分離（孤立）した状態で設ける場合、接地パターン２２を、図１に示したような構成としてもよい。
すなわち、接地パターン２２を、パッケージ１７の下部で分離した平面フレーム２０に１つづつ接触するとともに、実装基板２１上におけるパッケージ１７からはみ出た位置で１つにつながる枝部（２２ａ・２２ｂ）を備える構造としてもよい。この場合には、チップ間接地経路を非常に長くできるので、インダクタンス成分を極めて大きくできる。
【００６９】
また、本実施の形態では、図８の構成に関し、配線フレーム１９が直径数μｍの配線であるとしている。しかしながら、これに限らず、配線フレーム１９をより太くしてもよい。この場合、配線フレーム１９が細いことによるチップ間接地経路のインダクタンス成分は小さくなる。
しかし、従来のモジュールに比して、接地フレーム１４，配線フレーム１９の分だけチップ間接地経路は長くなる。このため、従来のモジュールよりインダクタンス成分は大きくなるので、チップ間接地経路を介した信号伝達を抑制することは可能である。
【００７０】
また、本実施の形態では、図３に示した構成に関し、チップ１１〜１３を、パッケージ１７でパッキングするとしている。ここで、パッケージ１７としては、ＱＦＮ（Quad Flat No-Lead）タイプのものを使用することが可能である。
このＱＦＮパッケージは、パッケージの裏面における４辺の全てに出力ピンが配置されているものであり、外部から出力用リードの見えない形態のものである。
【００７１】
また、本実施の形態では、図３に示した構成に関し、アンプチップ１２・１３と、これらのグランドの接続点Ｑとの距離を長くするとしている。しかしながら、これに限らず、アンプチップ１２・１３のいずれか一方のチップと接続点Ｑとの距離を長くするようにしてもよい。
この構成でも、チップ間接地経路（一方のチップと接続点Ｑとの間）にインダクタンス成分を発生させられる。従って、チップ間接地経路を介した信号伝達を同様に抑制できる。
【００７２】
また、本実施の形態では、図８に示した構成に関し、アンプチップ１２・１３間のチップ間接地経路の一部をなす２本の配線フレーム１９を、非常に細くするとしている。しかしながら、これに限らず、アンプチップ１２・１３のいずれか一方に応じた配線フレーム１９だけを細くするように設計してもよい。この構成でも、細い配線フレーム１９によるインダクタンス成分によって、チップ間での信号伝達を抑制できる。
【００７３】
また、本実施の形態では、アンプチップ１２・１３のチップ間接地経路を長くする（あるいは一部（配線フレーム１９）を細くする）としている。
しかしながら、これに限らず、本モジュールの全チップ１１〜１３のチップ間接地経路を長く（あるいは一部を細く）してもよい。これにより、全チップ１１〜１３間での、グランドを介した信号伝達（信号漏れ）を防止できる。
【００７４】
また、本実施の形態では、本モジュールが３つのチップ１１〜１３を備えているとしている。しかしながら、これに限らず、本モジュールに、２つのチップ、あるいは４つ以上のチップを備えるようにしてもよい。そして、２つ以上のチップにおけるチップ間接地経路を、図３あるいは図８に示した構成によって長く（あるいは一部を細く）するように設計してもよい。
【００７５】
また、本実施の形態では、本モジュールに、スイッチングチップ１１，第１アンプチップ１２，第２アンプチップ１３を備えるとしている。しかしながら、これに限らず、本モジュールには、コントロールＩＣ（ＲＦＩＣ）チップなど、どのようなＩＣチップを備えてもよい。
【００７６】
また、本実施の形態では、図３に示した構成に関し、実装基板２１の接地パターン２２が、アンプチップ１２・１３に応じた接地フレーム１４のそれぞれに接触する枝部２２ａ・２２ｂを備えているとしている。
しかしながら、本モジュールを実装する実装基板２１を、このような接地パターン２２を有する構成とする必要はない。
【００７７】
すなわち、実装基板２１の接地パターン２２を、パッケージ１７に応じた位置（パッケージ１７の下部）のみに配され、各接地フレーム１４を接続可能な１枚の平板形状（図８に示した接地パターン２２と同様の形状）としてもよい。
【００７８】
このような構成であっても、アンプチップ１２・１３間では、接地フレーム１４が分断されている。このため、アンプチップ１２・１３のグランドは、接地フレーム１４，接地パターン２２を介して接続されることとなる。
【００７９】
従って、この構成でも、図４に示した従来のモジュールに比して、接地パターン２２を介する分だけ（接地フレーム１４の厚さ（およびハンダ）の分だけ）チップ間接地経路を長くできる。これにより、チップ間接地経路にインダクタンス成分を発生させられるため、この経路を介した信号伝達を抑制できる。
【００８０】
また、本モジュールについて、以下のように述べることも可能である。すなわち、本モジュールでは、図１に示すように、ＱＦＮパッケージリードフレームのグランドパッド（接地フレーム１４）を分割することにより、それぞれの高周波パワーアンプＩＣチップ（１２・１３）のグランドはパッケージ（１７）の外でつながるように改善しているといえる。
【００８１】
また、この構成では、パッケージ（１７）を実装する基板（２１）側もパッケージ直下の接地パターン（２２）は分離し、配線でつなげるように配置している。その結果、パッケージ内でのチップ間距離を開ける必要がなくなり、パッケージの小型化が可能になったといえる。
【００８２】
また、図９に示すように、図８の構成では、アンプチップ１２・１３間の距離を、図３の構成に比して約２／３に縮めているにも関わらず、漏れ電力をより小さくできるようになっている。これは、多層構造にすることで、縦方向の距離を大きくとることができたことにより、インダクタンス成分が大きくなったためであるとも考えられる。
【００８３】
また、本発明は、高周波（ＲＦ）用の複数のチップを、見かけ上一つのパッケージ素子として実装する際の改良に関するともいえる。複数のチップを実装する場合に、一般のＩＣチップと異なり、高周波素子では信号の洩れがお互いに影響する。チップをダイボンドする金属基板（ダイパッド、ＧＮＤとしても用いられる）を大きくして、この上でチップをできるだけ離して配置する場合は、小型化の要求（横方向）に対して問題となる。本発明では、高周波用の複数チップを一つに実装するに際して、それぞれのチップ毎にダイパッドを分離させ、電気的接続は外部の基板に接続するようになっている。これによって横方向の小型化ができ、さらにチップ下部の配線用の基板を多層化したので、干渉ノイズの防止面でも効果があがった。
【００８４】
また、多層構造（図８）のモジュール基板は、配線用の基板を重ねたものであるともいえる。つまり、配線基板が多層になる事によって、インダクタンス成分が入り、距離を稼ぐことができて特性上、良い結果となった。
【００８５】
また、本発明を、以下の第１〜第３チップ実装方法として表現することもできる。すなわち、第１チップ実装方法は、２チップ以上を内蔵する高周波用パワーアンプＩＣあるいは高周波用パワーアンプＩＣモジュールにおいて、一方のＩＣからの信号が他方のＩＣに漏れることを防ぐために、グランドパッドを兼ねるダイボンドエリアをそれぞれのチップ専用に分割し、パッケージ外の裏面にてグランド結合する方法である。
【００８６】
また、第２チップ実装方法は、第１チップ実装方法において、隣り合って内蔵するＩＣチップは同じ機能を有するもの（例えばパワーアンプとパワーアンプ）である方法である。
【００８７】
また、第３チップ実装方法は、隣り合って内蔵するＩＣチップは異なる機能を有しているもの（例えばコントロールＩＣとパワーアンプ）である方法である。
【００８８】
従来高周波用マルチチップＩＣモジュールにおいて一方のチップからの信号がグランドパッドを介して他方のチップへ漏れる問題を防ぐために行っていた横方向に距離をとって信号を遮断するという方法は、第１実装方法のようにグランドをチップ毎に分割して縦方向で距離を取るほうが、パッケージを小さくできる。また、縦方向に距離をとる方がチップ間の容量成分を小さくできる等、より効果的に信号の漏れを防ぐことができている。さらに、単層フレームではなく、多層フレームにすることでその効果はより大きく現れている。これは多層フレームにすることで縦方向の距離がより大きくなったことによるものと思われる。
【００８９】
よって、第１実装方法によれば、従来ではパッケージ面積を大きくしていたマルチチップＩＣモジュール実装を小さくできる。かつ、マルチチップＩＣモジュールで問題となっている信号の回り込みをより小さくでき、さらなる特性改善も実現できる。
【産業上の利用可能性】
【００９０】
本発明は、携帯無線通信やワイヤレスデータ通信に使用される電子機器に備えられる、複数のＩＣチップを接地フレーム上に搭載したマルチチップＩＣモジュールに好適なものである。
【図面の簡単な説明】
【００９１】
【図１】図２に示すモジュールにおける、接地フレームおよび接地パターンの構造を、アンプチップとともに示す説明図である。
【図２】本発明の一実施形態にかかるマルチチップＩＣモジュールの構成を示す上面図である。
【図３】図２に示したモジュールを電子機器の実装基板に実装した状態示す断面図である。
【図４】従来のモジュールにおける接地フレームおよび接地パターンの構造を、アンプチップとともに示す説明図である。
【図５】図４に示したアンプチップ，接地フレーム，接地パターンからなる構成の等価回路図である。
【図６】図１に示したアンプチップ，接地フレーム，接地パターンからなる構成の等価回路図である。
【図７】従来のモジュールと図３に示したモジュールとの漏れ電力を測定した結果を示すグラフである。
【図８】本発明の他の実施形態にかかるマルチチップＩＣモジュールの構成を示す上面図である。
【図９】図３に示したモジュールと、図８に示したモジュールとの漏れ電力を測定した結果を示すグラフである。
【符号の説明】
【００９２】
１１            スイッチングチップ
１２            第１アンプチップ
１３            第２アンプチップ
１４            接地用リードフレーム（接地フレーム）
１５            配線用リードフレーム
１６            Ａｕワイヤ
１７            パッケージ
１８            モジュール基板
１９            配線フレーム
２０            平面フレーム
２１            実装基板
２２            接地パターン
２２ａ・２２ｂ  枝部
Ｌ０，Ｌ１      インダクタンス成分
Ｍ              モールド樹脂
Ｑ              接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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