(57)【要約】【課題】  狭小ピッチで配線パターンを形成し、該配線パターンに接続するプラグを高い裕度で形成する。【解決手段】  導電膜上に第１パターン１１を形成し、該第１パターン１１をトリムエッチングで細らせる。微細な第１パターン１１ａの周囲に自己整合的に閉ループの第２パターン１２を形成する。第２パターン１２を一部で分断して第３パターン１２ａを形成する。第３パターン１２ａをマスクとして導電膜をエッチングすることにより、配線パターン１３を形成する。配線パターン１３を層間絶縁膜で覆った後、配線パターン１３の屈曲した端部が露出するように開口１４を層間絶縁膜内に形成する。開口１４内に導電膜を埋め込みプラグを形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
導電膜上に第１パターンを形成する工程と、
前記第１パターンの周囲に、前記第１パターンと接する第２パターンを自己整合的に形成する工程と、
前記第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンを一部で分断する工程と、
分断された第２パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込むことによりプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記配線パターンの屈曲した端部が露出するように前記開口を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３の何れかに記載の半導体装置の製造方法において、
前記第１パターンをリソグラフィの解像限界ピッチで形成し、前記配線パターンを該解像限界ピッチよりも狭いピッチで形成することを特徴とする半導体装置の製造方法。
【請求項５】
不揮発性の半導体記憶装置の製造方法であって、
浮遊ゲートの上方に導電膜を形成する工程と、
前記導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートを覆う層間絶縁膜を形成する工程と、
前記コントロールゲートの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項５に記載の半導体記憶装置の製造方法であって、
前記コントロールゲートの屈曲した端部が露出するように前記開口を形成することを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の半導体記憶装置の製造方法であって、
メモリセル領域の周辺に位置する周辺回路領域で前記屈曲した端部が露出するように前記開口を形成することを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項４から７の何れかに記載の半導体記憶装置の製造方法において、
前記第１パターンをリソグラフィの解像限界ピッチで形成し、前記コントロールゲートを該解像限界ピッチよりも狭いピッチで形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体記憶装置の製造方法に係り、特に微細パターンを持つ半導体装置、および集積度の高い半導体不揮発メモリの製造に好適な半導体装置の製造方法を可能にする微細加工に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の代表例としてフラッシュメモリが知られている（例えば、特許文献１参照。）。このフラッシュメモリは携帯性、対衝撃性に優れ、電気的に一括消去が可能なことから近年携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイルとして急激に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が必須であり、これを実現するための様々な取り組みがなされている。メモリセルのチップ占有率は通常６０％以上であり、チップ縮小にはメモリセルの縮小が有効である。
【０００３】
メモリセルを縮小するための第１の方法としてリソグラフィの微細化があり、これはリソグラフィに用いる露光光の波長を３６５ｎｍ，２４８ｎｍ，さらには１９３ｎｍと短くする方法である。短波長化により解像度が上がるため、メモリセルおよびチップが小さくなる。但し露光波長を短くするこの方法はレジストやレンズ硝材などに莫大な開発が必要なことから開発期間と多大な投資が必要となるという問題がある。
第２の方法としてレベンソン型位相シフト露光法による微細化も検討されている。レベンソン型位相シフト露光法とは隣り合う露光部の位相が反転するようにマスクに位相シフタと呼ばれる位相差を生む透明な部材を形成し（ガラス部をエッチングして同様な光学効果を得るタイプもある）、そのマスクを介して露光する超解像露光法である。干渉を利用して光学像コントラストを上げる解像度向上法である。この方法をフラッシュメモリに適用することが提案されている（例えば、非特許文献１参照。）。
【０００４】
【特許文献１】特許第２６９４６１８号公報
【非特許文献１】Takashi Kobayashi、外１１名、“A 0.24-μm2 Cell Process with 0.18-μm Width Isolation and 3-D Interpoly Dielectric Film for 1-Gb Flash Memories”、IEDM(International Electron Device Meeting)-97、１９９７年、ｐ．２７５−２７８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置及び半導体記憶装置の製造方法、特にフラッシュメモリの製造方法ではゲート配線ピッチがリソグラフィの最小解像性能で規定されるため、解像限界以上にはメモリセル面積が小さくならないという問題があった。たとえ位相シフト露光法のような強い超解像を用いてもゲート配線ピッチは、露光光の波長をλ、レンズの開口数をＮＡとしたときに、λ／（４ＮＡ）より小さくすることは光学理論上不可能である。リソグラフィの解像度は年々向上しているが、半導体装置の微細化要求のスピードが解像度の向上を上回って速い。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、狭小ピッチで配線パターンを形成し、該配線パターン端部に接続するプラグを高い裕度で形成することを第１の目的とする。また、本発明は、狭小ピッチでコントロールゲートを形成し、該コントロールゲート端部に接続するプラグを高い裕度で形成することを第２の目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、導電膜上に第１パターンを形成する工程と、
前記第１パターンの周囲に、前記第１パターンと接する第２パターンを自己整合的に形成する工程と、
前記第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンを一部で分断する工程と、
分断された第２パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込むことによりプラグを形成する工程とを含むことを特徴とするものである。
【０００８】
本発明に係る半導体装置の製造方法は、導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とするものである。
【０００９】
本発明に係る半導体記憶装置の製造方法は、不揮発性の半導体記憶装置の製造方法であって、
浮遊ゲートの上方に導電膜を形成する工程と、
前記導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートを覆う層間絶縁膜を形成する工程と、
前記コントロールゲートの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とするものである。
【発明の効果】
【００１０】
本発明は、以上説明したように、狭小ピッチで配線パターンを形成することができ、該配線パターン端部に接続するプラグを高い裕度で形成することができる。
また、本発明は、狭小ピッチでコントロールゲートを形成することができ、該コントロールゲート端部に接続するプラグを高い裕度で形成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
先ず、基板上に導電膜を形成した後、図１（ａ）に示すように、導電膜上に第１パターン１１をリソグラフィの解像度内で形成する。その後、図１（ｂ）に示すように、パターンピッチバランス調整を行うためのトリムエッチングを行って、第１パターンを細らせて、第１パターン１１ａとする。すなわち、後述する配線パターン１３のピッチを考慮して、トリムエッチングにより第１パターン１１を細らせる。
【００１３】
次に、図１（ｃ）に示すように、第１パターン１１ａの周囲に自己整合的に第２パターン１２を形成する。閉ループの第２パターン１２は、第１パターン１１ａを覆うように形成した膜を異方性エッチングすることにより得られる。
その後、図１（ｄ）に示すように、閉ループの第２パターンをベンディング部（屈曲部）が残るように分断し、端部のベンディング部が孤立して存在する第３パターン１２ａを形成する。
次に、第３パターン１２ａをマスクとして導電膜をドライエッチングすることにより、図１（ｅ）に示すように、基板上に配線パターン１３が形成される。そして、配線パターン１３を覆う層間絶縁膜を形成した後、該層間絶縁膜内に、配線パターン１３の端部（屈曲部）近傍上に、配線パターン１３の線幅より大きな径を有する開口１４としての接続孔を形成する。この接続孔１４内に導電膜を埋め込むことにより、引き出し電極用のプラグが形成される。開口１４として、後述するホールではなく開口溝を形成してもよい。
【００１４】
以上説明したように、本実施の形態１では、リソグラフィの限界で規定されるよりも狭小ピッチで配線パターン１３を形成することが可能となり、さらに配線パターン１３の狭小ピッチに収まるように接続孔１４を形成することができる。
第１パターン１１はリソグラフィの解像度で決まる最小ピッチまでしか細くすることはできないが、第１パターン１１ａの周囲（ペリフェラル部）に自己整合的にパターン１２を形成し、閉ループを分断することにより、第１パターン１１ａのパターンピッチの中に２本の微細配線パターン１３を形成できる。すなわちハーフピッチで配線パターン１３を形成することが可能となる。電極の取り出し部にはパッドを形成せず、接続孔１４の径を大きくすることにより配線パターン１３と孔１４との重ね裕度を確保することができる。
【００１５】
なお、ペリフェラル部に自己整合的にパターンを形成する方法は、特開平６−７７１８０号公報や特開平８−３０６６９８号公報に記載がある。しかし、これらの公報には配線の取り出し方法や末端の処理方法に関しての考慮がなく、そのままではフラッシュメモリなどのゲート配線に適用が難しい。また、特開平７−３２６５６２号公報には、ペリフェラル部に自己整合的に微細パターンを形成した後、一部を分断して閉ループを分断して配線を形成する方法が記載されているが、単体の配線に関するものであり、上層配線との電気的接続を取る接続孔との取りまわしも含めたものではない。不揮発性メモリなどの高集積メモリを考えた場合、ゲート配線の配線ピッチが小さくなるばかりではなく、接続孔パターンが配線ピッチに収まるようにする必要がある。本発明は、これらの課題を解決するものである。
【００１６】
実施の形態２．
図２は、本発明の実施の形態２による不揮発性半導体記憶装置を説明するための平面図である。図３は、図２に示した不揮発性記憶装置の断面図である。詳細には、図２は、不揮発性半導体記憶装置の代表例であるフラッシュメモリセルを示す平面図である。図３（ａ）は図２のＡ−Ａ’断面図であり、図３（ｂ）は図２のＢ−Ｂ’断面図であり、図３（ｃ）は図２のＣ−Ｃ’断面図である。
【００１７】
図２及び図３に示すように、本メモリセルは、基板１００のウェル１０１内に形成された不純物導入層１０５としてのソース／ドレイン領域、第１ゲートである浮遊ゲート１０３ｂ、第２ゲートである制御ゲート１１１ａ、及び第３ゲート１０７ａを有している。
各メモリセルの制御ゲート１１１ａは行方向に接続され、ワード線を形成している。浮遊ゲート１０３ｂとウェル１０１とはゲート絶縁膜１０２ａにより、浮遊ゲート１０３ｂと第３ゲート１０７ａとは絶縁膜１０６ａにより、浮遊ゲート１０３ｂとワード線１１１ａとは絶縁膜１１０ａにより、第３ゲート１０７ａとワード線１１１ａとは絶縁膜１０８ａによりそれぞれ分離されている。
【００１８】
ソース／ドレイン領域１０５はワード線１１１ａに対して垂直に配置され、列方向のメモリセルのソース／ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち、本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイ構成を有する。このソース／ドレイン領域１０５に垂直な方向にチャネルが形成される。配線だけでなく孔もリソグラフィの解像性能によるピッチ制限を受けるので、コンタクトレス型のアレイ構成に対して本発明を適用することが効果的である。すなわち、コンタクトレス型のアレイ構成では、配線のピッチを詰めれば詰めるほどメモリセル面積を小さくすることができる。
【００１９】
なお、本実施の形態２ではＡＮＤ型フラッシュメモリについて説明するが、ＮＡＮＤ型フラッシュメモリにもコンタクトレス型のアレイ構成を適用することができる。この場合も、配線のピッチを詰めれば詰めるほどメモリセルが小さくなる。
【００２０】
第３ゲート１０７ａの２つの端面は、浮遊ゲート１０３ｂの端面のうちワード線１１１ａ及びチャネルとそれぞれ垂直な方向に存在する２つの端面と、それそれ絶縁膜１０６ａを介して対向して存在する。
第３ゲート１０７ａは、ワード線１１１ａ及びチャネルと垂直な方向に存在する浮遊ゲート１０３ｂの隙間に埋込まれている。さらに、浮遊ゲート１０３ｂが第３ゲート１０７ａに対し対称に存在すると共に、第３ゲート１０７ａが浮遊ゲート１０３ｂに対し対称に存在している。
第３ゲート１０７ａは、ソース／ドレイン領域１０５の上方に配置され、ソース／ドレイン領域１０５と同様に、ワード線１１１ａ及びチャネルに対して垂直に、すなわち列方向に配置されている。
【００２１】
このような構造では、浮遊ゲート１０３ｂと制御ゲート１１ａ以外の第３ゲート１０７ａが存在する場合であっても、ワード線方向(行方向)、及びローカルデータ線方向(列方向)のピッチを最小加工寸法の２倍とすることができる。従って、メモリセル面積をクロスポイント型のアレイでは最小の４Ｆｘ×Ｆｙ（Ｆ：最小加工寸法）に縮小することが可能となる。
通常、最小加工寸法Ｆはリソグラフィの解像度で決まるため、Ｘ方向（Ｆｘ）もＹ方向（Ｆｙ）も同じ寸法であるが、本実施の形態１ではワード線の線幅を最小でリソグラフィの最小解像ピッチの１／４にすることが可能であるため、最小メモリセル面積は（１／２）×Ｐ２（Ｐ：リソグラフィ最小解像ピッチ）となり、通常のメモリセル面積Ｐ２よりも半減する。なお、ワード線の方向と垂直ないわゆるデータ線の方向では、微細化をすると素子分離特性、拡散層の抵抗、ホットエレクトロンなどの影響によるトランジスタ特性に大きな影響が出るので単純なシュリンクができず、その対策で構造が複雑になる。基本構成的には縦横とも同じ寸法にできるが、あえてワード線方向、すなわちコントロールゲートのみ大幅にシュリンクすることで比較的簡単な構造で、開発期間も短く集積度の高いフラッシュメモリを製造することができる。
【００２２】
次に、上記不揮発性半導体装置のメモリセルの製造方法について説明する。
図４から図６は、本実施の形態２によるメモリセルの製造方法を説明するための工程断面図である。
先ず、図４（ａ）に示すように、基板１００であるシリコン基板の上層にｐ型ウェル１０１を形成する。そして、このｐ型ウェル１０１上に、１２ｎｍ程度の膜厚でゲート酸化膜（ゲート絶縁膜）１０２を熱酸化法により形成する。
【００２３】
次に、図４（ｂ）に示すように、ゲート酸化膜１０２上に、後に浮遊ゲートとなり、リンがドーピングされたドープトポリシリコン膜１０３を形成する。そして、ドープトポリシリコン膜１０３上にシリコン窒化膜１０４を形成する。
【００２４】
続いて、リソグラフィとドライエッチング技術により、シリコン窒化膜１０４及びドープトポリシリコン膜１０３を順次パターニングする。これにより、図４（ｃ）に示すように、ゲート絶縁膜１０２上にドープトポリシリコン膜１０３ａとシリコン窒化膜１０４ａとの積層構造が得られる。その後、図４（ｄ）に示すように、シリコン窒化膜１０４ａをマスクとしてイオン注入法によりヒ素イオンをウェル１０１内に注入し、メモリセルのソース／ドレイン領域となる不純物導入層１０５を形成する。
【００２５】
次に、浮遊ゲートと第３ゲートを分離するための絶縁膜１０６を以下の方法により形成する（図４（ｅ）参照）。先ず、ＬＰＣＶＤ法（減圧化学気相成長法）を用いて１０．５ｎｍ程度のシリコン酸化膜を形成する。該シリコン酸化膜をアンモニア雰囲気中で熱処理することにより、該シリコン酸化膜に窒素を導入する。その後、窒素が導入されたシリコン酸化膜にウェット酸化処理を行う。これは、アンモニア中での熱処理によりシリコン酸化膜中に導入された水素を除去するためである。以上の工程により形成したシリコン酸化膜１０６は、膜中の電荷トラップ量が小さく、高い書換え耐性を有している。
【００２６】
次に、図５（ａ）に示すように、後に第３ゲートとなり、リンがドーピングされたドープトポリシリコン膜１０７を浮遊ゲートパターン１０３ａの隙間が完全に埋まるように形成する。その後、異方性ドライエッチングによりドープトポリシリコン膜１０７をエッチバックする。これにより、図５（ｂ）に示すように、浮遊ゲートパターン１０３ａの隙間に所定の厚さのドープトポリシリコン膜１０７ａが残存する。ここで、消去時の内部動作電圧を低減するため、エッチバック後に残存するドープトポリシリコン膜１０７ａの膜厚は、浮遊ゲートとなるドープトポリシリコン１０３ａの膜厚に比べて薄いことが望ましい。
【００２７】
次に、図５（ｃ）に示すように、ドープトポリシリコン膜１０３ａの隙間が完全に埋まるように、シリコン酸化膜１０８を形成する。そして、シリコン窒化膜１０４ａが露出するまで、シリコン酸化膜１０８及びシリコン酸化膜１０６をＣＭＰ法により研磨する。これにより、図５（ｄ）に示すように、シリコン窒化膜１０４ａは膜厚が薄いシリコン窒化膜１０４ｂとなり、シリコン窒化膜１０４ａ上のシリコン酸化膜１０６は除去され、シリコン窒化膜１０４ｂの隙間にシリコン酸化膜１０８ａが埋め込まれる。
【００２８】
次に、図６（ａ）に示すように、熱リン酸水溶液を用いてシリコン窒化膜１０４ｂを除去して、ドープトポリシリコン膜１０３ａの表面を露出させる。その後、図６（ｂ）に示すように、リンがドーピングされたドープトポリシリコン膜１０９を基板全面に形成する。そして、このドープトポリシリコン膜１０９を異方性ドライエッチングすることにより、図６（ｃ）に示すように、ポリシリコン膜１０３ａ上にポリシリコン膜１０９ａが自己整合的に形成される。すなわち、ドープトポリシリコン膜１０３ａとシリコン酸化膜１０８ａの段差部に、ドープトポリシリコン膜１０９ａが自己整合的に形成される。ドープトポリシリコン膜１０９ａはドープトポリシリコン膜１０３ａと電気的に接続しており、この２層のドープトポリシリコン膜１０３ａ，１０９ａで浮遊ゲートを構成する。ドープトポリシリコン膜１０９ａは浮遊ゲートの表面積を増大し、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能である。
【００２９】
次に、図６（ｄ）に示すように、図４（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜１１０を、例えば、１０．５ｎｍ程度の膜厚で形成する。その後、シリコン酸化膜１１０上に、ワード線となるポリシリコン膜、窒化タングステン膜、タングステン膜の積層導電膜、いわゆるポリメタル膜を形成する。なお、ポリメタル膜に替えて、ポリシリコン膜単体あるいはタングステンシリサイド膜を用いることができる。
【００３０】
このポリメタル膜を、図７及び図８を参照して以下に説明する微細加工技術によりパターニングすることにより、図６（ｅ）に示すように、ワード線１１１ａが形成される。
【００３１】
図７及び図８は、本実施の形態２において、ワード線の形成方法を説明するための工程断面図である。詳細には、図７及び図８における（i）は上面図であり、（ii）は（i）のＡ−Ａ’断面図であり、（iii）は（i）のＢ−Ｂ’断面図である。
各図の（ii），（iii）では、例えば、図７（ａ）に示すように、基板２０１、導電膜２０２、酸化膜２０３、レジストパターン２０４と簡単化して示している。実際には、上述のように、基板２０１はその表面が酸化膜で覆われた図６（ｄ）に示すような積層構造をもち、導電膜２０２は上記ポリメタル膜である。
【００３２】
先ず、図７（ａ）に示すように、導電膜２０２としての上記ポリメタル膜上にシリコン酸化膜２０３を形成し、その上にレジストパターン２０４を形成する。なお、レジストパターン２０４の形成前に、必要に応じて反射防止膜を塗布法又はＣＶＤ法により形成することができる。レジストパターン２０４のパターンピッチはリソグラフィの解像限界により制約される。ここではデータ線のパターンピッチと同じとする。具体的には、超解像のＮＡ０．９２のＡｒＦスキャナを用いたため、レジストパターン２０４の線幅を６４ｎｍ、ピッチを１２８ｎｍとする。なお、このレジストパターン２０４の線幅及びピッチは一例にすぎない。等間隔の線幅としたのは使用したレジストと露光条件のピボータルポイントが等線幅であるためであり、最も露光裕度がとれる線幅に設定することが望ましい。
【００３３】
次に、図７（ｂ）に示すように、レジストパターン２０４を等方性エッチング（トリムエッチング）により細らせて、微細なレジストパターン２０４ａを形成する。そして、レジストパターン２０４ａをマスクとしてシリコン酸化膜２０３をドライエッチングし、レジストパターン２０４ａを除去すると、図７（ｃ）に示すように、微細な酸化膜パターン２０３ａが形成される。ここで、レジストパターン２０４の等方性エッチングは酸素ガス存在下で行った。なお、トリムエッチングしていないレジストパターン２０４をマスクにして酸化膜２０３をパターニングし、パターニング後の酸化膜に対してサイドエッチングが進行するようなトリムエッチングを行うことによっても、微細な酸化膜パターン２０３ａを形成することができる。
【００３４】
次に、酸化膜パターン２０３ａを覆うようにシリコン窒化膜をプラズマＣＶＤ法により形成し、該シリコン窒化膜を異方性エッチングする。これにより、図７（ｄ）に示すように、酸化膜パターン２０３ａの側壁に沿って窒化膜パターン２０５が自己整合的に形成される。言い換えれば、酸化膜パターン２０３ａをコアにして、窒化膜からなるサイドウォールパターン２０５が形成される。ここで、窒化膜パターン２０５が等間隔で形成されるように、酸化膜パターン２０３ａの線幅とサイドウォール量を調整することができる。
【００３５】
次に、図７（ｅ）に示すように、酸化膜パターン２０３ａを除去する。これにより、閉ループの窒化膜パターン２０５が形成される。
その後、図７（ｆ）に示すように、レジスト膜を塗布形成し、通常の露光・現像を行うことにより、窒化膜パターン２０５の端部近傍上に開口２０７を有するレジストパターン２０６を形成する。ここで、リソグラフィで開けられる最小開口径とそのピッチは、リソグラフィで形成できるラインアンドスペースパターンの線幅やパターンピッチより大きくなる。しかし、図７（ａ）と（ｆ）とを比較して分かるように、開口２０７のパターンピッチはライン２０４の場合の２倍であり、また開口２０７の大きさもライン２０４の線幅のほぼ２倍であるため、余裕を持って開口２０７を形成することができる。解像度的にはラインパターンより劣る穴パターンであるが、そのパターンピッチと穴径が大きいため、寸法精度と合わせ余裕を十分確保することができる。なお、本実施の形態２では、パターンピッチは２５６ｎｍ、穴径は１２８ｎｍとした。なおリソグラフィの特性として、穴径が大きく、パターンピッチもゆるくなると穴の寸法精度は高くなる。
【００３６】
次に、図７（ｇ）に示すように、レジストパターン２０６の開口２０７底部に露出する窒化膜パターン２０７をエッチングにより除去する。その後、レジストパターン２０６を除去すると、図７（ｈ）に示すように、導電膜２０２上に閉ループが分断されて端部が孤立パターンとなった窒化膜パターン２０５ａが形成される。
【００３７】
次に、図８（ａ）に示すように、窒化膜パターン２０５ａをマスクとして導電膜２０２をエッチングすることにより、配線パターン２０２ａが形成される。その後、熱燐酸を用いたウェットエッチングにより窒化膜パターン２０５ａを除去すると、図８（ｂ）に示すような構造が得られる。ここで、上述したように、基板表面には薄い酸化膜１１０（図６（ｄ）参照）が形成されているが、この酸化膜１１０は熱燐酸を用いたウェットエッチングではほとんどエッチングされないため、デバイス形成上の問題はない。形成された配線パターン２０２ａのラインアンドスペース部（メモリセル部）のピッチは６４ｎｍであり、リソグラフィの実用最小解像ピッチ１２８ｎｍの半分である。しかも、配線パターン２０２ａは、等間隔及び等線幅のラインアンドスペースパターンである。リソグラフィで使用したレンズの理論最小解像ピッチはλ／（２×ＮＡ）で表され、露光波長λ＝１９３ｎｍ、レンズの開口率ＮＡ＝０．９２を入れると１０４ｎｍである。これに比べても、約６０％に小さくなっている。この配線パターン２０２ａは、図６（ｅ）に示したワード線１１１ａに対応する。
【００３８】
次に、図８（ｃ）に示すように、配線パターン２０２ａを覆うように層間絶縁膜２０８を形成する。その後、図８（ｄ）に示すように、配線パターン２０２ａの末端部上に開口２１０を有するレジストパターン２０９をリソグラフィにより形成する。配線パターン２０２ａの末端で、お互いに開くように屈曲した部分に接触するように開口２１０を形成するため、配線パターン２０２ａのピッチの２倍のピッチで等間隔に開口２１０を形成すればよく、リソグラフィで開口２１０を容易に形成することができる。よって、開口２１０のパターンピッチは１２８ｎｍである。リソグラフィの露光裕度を考えて開口２１０の径は８５ｎｍとし、開口間の間隔４３ｎｍに比べ比較的大きくすることが好適である。
【００３９】
次に、レジストシュリンクプロセスを適用して開口２１０の径を調整する。詳細には、図８（ｅ）に示すように、レジストパターン２０９上にシュリンク材（例えば、クラリアント社製のＲＥＬＡＣＳ（登録商標））を塗布し、熱処理を施すことにより硬化層２１１を形成することにより、開口径をシュリンクさせる。ここでは、２０ｎｍシュリンクさせ、開口２１０ａの径を６５ｎｍとする。ただし、これは一実施条件に過ぎない。なお、ここではレジストシュリンクプロセスを適用した例を示したが、通常に所望の開口径を持つレジストパターンを露光・現像により形成しても良い。また等間隔で一列に並んだ開口であるため、高い露光裕度を確保するために、レベンソン型の位相シフトマスクや２重極照明を用いて開口を形成することが好ましい。この場合、図９に示すように、開口２１３の形は密集方向（図中の横方向）に短い楕円形状となるが、縦方向にはレイアウト的に余裕が取れるので問題は生じない。むしろ十分な面積を取りつつ、パターン間隔を確保できるため層間不全による電気リークなどの不良発生が少ないという利点がある。
【００４０】
その後、図８（ｆ）に示すように、硬化層２１１及びレジストパターン２０９ａをマスクとして層間絶縁膜２０８をパーシャルエッチングすることにより、層間絶縁膜２０８内に開口２０８ａを形成する。ここで、開口２０８ａにより配線パターン２０２ａの上面及び一部の側面が露出するが、基板２０１までは露出しない深さまで、層間絶縁膜２０８をエッチングする。開口２０８ａが基板２０１まで達するように層間絶縁膜２０８をエッチングすると、オーバーエッチング時に基板２０１の一部を掘り込んでしまい、基板構造が露出することにより不良の原因となる可能性がある。ただし、これは基板構造に依存するので、開口２０８ａ底部に基板２０１が露出するまで層間絶縁膜２０８をエッチングしても良い場合がある。
【００４１】
その後、タングステン膜のような導電膜を開口２０８ａ内に埋め込むことにより、図８（ｈ）に示すように、配線パターン２０２ａと電気的に接続されたプラグ２１２が形成される。
【００４２】
以上の工程を経ることにより、直接周辺回路への引出し電極用のプラグ２１２が形成されたメモリセルが形成される。
図１０は、本実施の形態２に対する比較例を説明するための平面図である。図１０に示すように、通常は、配線パターン６０１の末端部に導通孔用パッド６０２を形成し、該パッド６０２よりも小さな断面積を有する導通孔６０３を形成する。これに対して、本実施の形態１では、配線パターン２０２ａの配線幅よりも太い径を有するプラグ２１２を形成して、該プラグ２１２により電気的に直接周辺へ引き出すことを可能にしている。
【００４３】
図１１は、本実施の形態２において、メモリセルアレイの構成を示した模式図である。ソース／ドレイン領域となる不純物導入層Ｄｎはワード線ＷＬと垂直な方向に延在し、隣接するメモリセルを接続する配線の役割を有している。この各不純物導入層配線Ｄｎの両端にはソース線あるいはデータ線を選択する選択MOSトランジスタが配置されている。
【００４４】
図１４は、本実施の形態２において、接続孔を含めたパターンレイアウトを示す平面図である。
接続孔用の孔２１０は２重極照明を用いて形成し、パターンピッチが詰められる場合を示している。リソグラフィでの最小解像ピッチが４Ｌであるときのレイアウトである。したがって、等幅でパターンを解像させた場合リソグラフィで解像する最小のパターン幅は２Ｌである。ここでのリソグラフィでの最小解像パターン寸法は光学上の理論限界ではなく、露光裕度を加味した実用解像度で定義している。本実施の形態２では、２Ｌは６４ｎｍにあたる。本実施の形態２で説明したようにサイドウォールを使った加工法によりメモリセル領域での配線パターン２０２ａのパターンピッチは２Ｌ、配線幅およびその間隔はＬであり、リソグラフィ実用解像度の半分となる。閉ループを分断する開口２０７のパターンピッチは８Ｌ、その開口径は例えば４Ｌである。縦からも横からも回折の影響を受けるため解像度の落ちる穴パターンであっても、実用解像度２Ｌの２倍の開口径であり、パターンピッチにいたっては４倍となっているため、円形開口２０７を容易に解像することが可能である。接続孔２１０はそのパターンピッチが４Ｌであり、ライン系の実用解像度と同じである。そのため２重極照明と言う強い超解像手段を用いて解像させる。この方法では、前述（図９参照）のようにパターンピッチ方向が短径の楕円形状となる。照明条件によって楕円の程度は変わるが代表的には長径は短径の倍の４Ｌとなる。またレジストプロセスによっても多少変わるが、配線ループの先端形状に着目すると、直線部分に変わるのは先端から約４Ｌである。以上より、図１４に示すレイアウトの場合、接続孔と干渉することなく、また直線状の配線領域となるメモリセル部として使用可能な領域は、配線ループの先端から上下にそれぞれ４Ｌ＋αだけ除外した領域である。すなわち、メモリセル部として使用不能領域は上下合わせて８Ｌ＋２αである。ここで、αは合わせと寸法精度を考慮して決まる余裕寸法である。
【００４５】
以上説明したように、本実施の形態２では、上述した方法によりリソグラフィのインフラを変えずにワード線１１１ａのパターンピッチを６４ｎｍとすることができ、従来法の１２８ｎｍに対し５０％縮小することができ、これによりメモリセル面積を従来よりも５０％縮小することができる。チップにおけるメモリセルの占有率が面積比で約７０％の場合、チップ自体を約３５％縮小することができる。よって、製造コストを安価にすることができ、チップサイズが小さくなることからチップ取得数が向上すると共に、チップ面積が小さくなったことにより異物欠陥でのチップ歩留まりを改善することができる。なお、ワード線幅を小さくしてもカップリング比等のデバイス電気特性を劣化させることもなかった。なおここではチップサイズ縮小の効果を説明したが、メモリセルサイズが縮小した分記憶容量を高めることも可能なので、本方法を用いて不揮発性半導体記憶装置の集積度を上げることもできる。
【００４６】
実施の形態３．
図１２は、本発明の実施の形態３による不揮発性半導体記憶装置を説明するための断面図である。詳細には、図１２（ａ）はワード線の延在方向に対し平行に切断した断面図であり、図１２（ｂ）は該延在方向に対し垂直に切断した断面図である。
【００４７】
図１２（ａ），（ｂ）において、シリコン基板３００に基板表面から突き出た素子分離３０１が形成されている。素子分離３０１により分離された基板３００上層には、不純物導入層３０５としてのソース／ドレイン領域が形成されている。素子分離３０１の隙間の基板３００上にゲート絶縁膜３０２を介して第１の浮遊ゲート３０３が形成されている。さらに、第１の浮遊ゲート３０３上に絶縁膜３０４を介して第２の浮遊ゲート３０６が形成されている。第２の浮遊ゲート３０６を覆うように絶縁膜３０７が形成され、該絶縁膜３０７上にワード線３０８が形成されている。
【００４８】
本実施の形態３におけるワード線３０８のレイアウトは、実施の形態２におけるワード線１１１ａと同じであり、実施の形態１の方法と同様の方法によりワード線３０８を形成することができる。本実施の形態３では、溝形成型素子分離３０１によるサイズ制限を受け、ワード線に対して垂直に延在するローカルデータ線に沿ったの方向のセルピッチは実施の形態２ほどには小さくならないものの、ワード線に沿った方向のセルピッチは本実施例の寸法縮小効果により縮小される。よって、本実施の形態３では、メモリセルサイズを従来のワード線形成法を用いた場合より約５０％縮小することができた。
【００４９】
なお、このワード線ピッチ縮小法は、ＮＯＲ型不揮発性半導体記憶装置、ＮＡＮＤ型不揮発性半導体記憶装置、ＳＰＲＩＴ−ＧＡＴＥ型不揮発性半導体記憶装置に対して適用することができる。この場合も、同様にメモリセルサイズの縮小が可能となる。
【００５０】
実施の形態４．
実施の形態２では２本単位で直接周辺回路用の引出しを行った場合を示した。すなわち、図８（ｈ）で配線パターン２０２ａを左から１，２，３，…と数えると、２，３のペア、４，５のペア、６，７のペアのように、２本単位で図中上又は下から電気的接続をとるレイアウトの場合を説明した。本実施の形態４では、図１３を参照して、１本単位で上又は下から電気的接続を取る場合について説明する。図１３は、本実施の形態４による半導体記憶装置の製造方法を説明するための工程断面図である。
【００５１】
先ず、図７（ａ）〜図７（ｅ）に示す工程と同じ工程を行う。これにより、図１３（ａ）に示すような構造が得られる。
次に、図１３（ｂ）に示すように、リソグラフィにより開口溝２１６がアレイ状に並んだレジストパターン２１５を形成する。この開口溝２１６アレイのパターンピッチは１２８ｎｍであり、トーン反転している。しかし、実施の形態２において図７（ａ）に示したレジストパターン２０４とパターンピッチが同じであり、パターン解像が可能である。開口溝２１６の溝幅は６４ｎｍとする。窒化膜パターン２０５のパターン幅は３２ｎｍであり、余裕を持って配線パターン２０５の端部近傍上に開口溝２１６を形成することが可能である。閉ループ状の窒化膜パターン２０５の分断が目的のため、解像するのであればホール状の開口でも良い。しかし、パターンピッチが狭いためリソグラフィの解像裕度が狭いことを考慮して、直線性のある開口溝２１６アレイを形成することが好適である。四方から回折を受けるホールに比べ、横方向からの回折光が主体の開口溝アレイの方が解像裕度が高い。実施の形態１では開口パターンはホール形状であったが、この場合はパターンピッチも緩く、ホール径も大きかったため解像裕度の問題は起こらない。
【００５２】
次に、図１３（ｃ）に示すように、レジストパターン２１５の開口溝２１６底部に露出する窒化膜パターン２０５をエッチングにより除去する。そして、レジストパターン２１５を除去すると、図１３（ｄ）に示すように、導電膜２０２上に閉ループが分断されて端部が孤立パターンとなった窒化膜パターン２０５ｂが形成される。その後、図８（ａ）〜（ｈ）に示した工程と同じ工程を行うことにより、図１３（ｅ）に示すように、上下交互にプラグ２１７が形成される。この場合も、ワード線１１１ａに対応する配線パターン２０２ｂのパターンピッチは、６４ｎｍと小さいものであった。
【００５３】
図１５は、本実施の形態４において、接続孔を含めたパターンレイアウトを示す平面図である。寸法の定義は、実施の形態２で説明したレイアウト（図１４）と同じである。
図１５に示すように、アレイ状開口２１７はそのパターンピッチが実用解像度４Ｌであるためスリット状とし、分離性を高めている。このため横方向は２Ｌであるが、縦方向は例えば８Ｌの長さとなっている。この場合でもパターンの半分を配線ループの外に持っていくことによりメモリセル使用不能領域は上下合わせて８Ｌ＋２αにすることができる。
【００５４】
図１６は、配線パターン２０２ｃの閉ループを帯状の開口２２０で分断した例を示す平面図である。帯状の開口２２０は大きなパターンで、しかも合わせ裕度も十分確保できることからこの部分のリソグラフィおよび加工は容易である。しかしながら、配線パターンの屈曲部を利用できないことからメモリセル使用不能領域は上下合わせて１２Ｌ＋２αと大きくなってしまう。なお、帯状の開口２２０をメモリセル外側方向にシフトさせると、接続孔２２１と隣の配線パターン２０２ｃの間隔余裕２２２がとりづらくなる。
【００５５】
図１７は、図１６に示す場合と同じように、帯状の開口２２０を用いて閉ループを分断し、かつ接続孔２２３を片側に(上側に)集中させた例を示す平面図である。接続孔２２３は横方向のピッチが４Ｌという強い超解像での解像となるため楕円形状となり、またそれとは垂直方向となる縦方向のパターンピッチは緩くなる。このため、これらのパターンが配置された上方向ではメモリセル使用不能領域は１４Ｌ＋αとなる。ベンディング部を切り落とすだけの下側ではメモリセル使用不能領域は４Ｌ＋αとなる。よってメモリセル使用不能領域は上下合わせて１８Ｌ＋２αと大きくなる。
【００５６】
以上の実施の形態２，３，４で説明したように、ワード線となる配線パターンはメモリセル内部だけでなく、メモリセルの周辺に作られる周辺回路の配線としても利用される。図１８に示すように、配線パターン２０２と共に、配線パターン２０２端部から距離ｄだけ離れたところに周辺回路パターン２３０が同一のリソグラフィでパターン転写される。穴やスリットや帯開口のような開口パターンを別マスクで形成して配線パターン２０２の閉ループを分断する際、開口パターンが大きいと間隔ｄを大きくとる必要があり、チップ面積の拡大を引き起こしてしまう。図１４に示した実施の形態２の円形開口が、周辺回路パターンのレイアウトに影響を与えないので最も好ましい。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による不揮発性半導体記憶装置を説明するための平面図である。
【図３】図２に示した不揮発性記憶装置の断面図である。
【図４】本発明の実施の形態２によるメモリセルの製造方法を説明するための工程断面図である（その１）。
【図５】本発明の実施の形態２によるメモリセルの製造方法を説明するための工程断面図である（その２）。
【図６】本発明の実施の形態２によるメモリセルの製造方法を説明するための工程断面図である（その３）。
【図７】本発明の実施の形態２において、ワード線の形成方法を説明するための工程断面図である（その１）。
【図８】本発明の実施の形態２において、ワード線の形成方法を説明するための工程断面図である（その２）。
【図９】レベンソン型の位相シフトマスクや２重極照明を用いて開口を形成する場合を示した平面図である。
【図１０】本発明の実施の形態２に対する比較例を説明するための平面図である。
【図１１】本発明の実施の形態２において、メモリセルアレイの構成を示した模式図である。
【図１２】本発明の実施の形態３による不揮発性半導体記憶装置を説明するための断面図である。
【図１３】本発明の実施の形態４による半導体記憶装置の製造方法を説明するための工程断面図である。
【図１４】本発明の実施の形態２において、接続孔を含めたパターンレイアウトを示す平面図である。
【図１５】本発明の実施の形態４において、接続孔を含めたパターンレイアウトを示す平面図である。
【図１６】配線パターンの閉ループを帯状の開口で分断した例を示す平面図である。
【図１７】帯状の開口を用いて閉ループを分断し、かつ接続孔を片側に集中させた例を示す平面図である。
【図１８】配線パターンと周辺回路パターンのレイアウトを示した上面図である。
【符号の説明】
【００５８】
１１，１１ａ  第１パターン、  １２  第２パターン、  １２ａ  第３パターン、  １３  配線パターン、  １４  接続孔、  １００  基板、  １０１  ウェル、  １０２  ゲート絶縁膜、  １０３，１０３ａ  ドープトポリシリコン膜（浮遊ゲート）、  １０４，１０４ａ  シリコン窒化膜、  １０５  不純物導入層（ソース／ドレイン領域）、  １０６  絶縁膜、  １０７，１０７ａ  ドープトポリシリコン膜、  １０８  シリコン酸化膜、  １０９，１０９ａ  ドープトポリシリコン膜（浮遊ゲート）、  １１１ａ  コントロールゲート（ワード線）、  ２０１  基板（シリコン基板）、  ２０２  導電膜（ポリメタル膜）、  ２０２ａ，２０２ｂ，２０２ｃ  配線パターン、  ２０３  酸化膜、  ２０３ａ  酸化膜パターン、  ２０４，２０４ａ  レジストパターン、  ２０５  窒化膜、  ２０５ａ  窒化膜パターン、  ２０６  レジストパターン、  ２０７  開口、  ２０８  層間絶縁膜、  ２０８ａ  開口、  ２０９，２０９ａ  レジストパターン、  ２１０  開口、  ２１１  硬化層、  ２１２  プラグ、  ２１５  レジストパターン、  ２１６  開口溝、  ２１７  プラグ、  ２２０開口、  ２２２  間隔余裕、  ２２３  接続孔、  ２３０  周辺回路パターン。
【図１】
2006156657.tif 000003
【図２】
2006156657.tif 000004
【図３】
2006156657.tif 000005
【図４】
2006156657.tif 000006
【図５】
2006156657.tif 000007
【図６】
2006156657.tif 000008
【図７】
2006156657.tif 000009
【図８】
2006156657.tif 000010
【図９】
2006156657.tif 000011
【図１０】
2006156657.tif 000012
【図１１】
2006156657.tif 000013
【図１２】
2006156657.tif 000014
【図１３】
2006156657.tif 000015
【図１４】
2006156657.tif 000016
【図１５】
2006156657.tif 000017
【図１６】
2006156657.tif 000018
【図１７】
2006156657.tif 000019
【図１８】
2006156657.tif 000020