(57)【要約】【課題】  均一性の高い被覆率を有するダミーパターン形成方法及び均一性の高い被覆率を有する半導体装置を提供することを目的とする。【解決手段】  ダミーパターン形成領域を複数のダミーパターン形成ユニット領域に分割し、次にダミーパターン形成ユニット領域よりも大きな面積を有する検査範囲を、各検査範囲の一部がそれぞれオーバーラップするように複数の検査範囲を設定し、続いて検査範囲内のダミーパターン形成ユニット領域内に形成するダミーパターンの仮パターン被覆率を算出し、算出された仮パターン被覆率を平均化処理して最終パターン被覆率を算出し、最終パターン被覆率に相当する面積を有するダミーパターンをダミーパターン形成ユニット領域内にパターンとして発生させる。【選択図】  図２
2006060051.tif 000002
【特許請求の範囲】
【請求項１】
パターン設計装置が、入力された設計パターンデータに基づき、ダミーパターンデータを発生させる半導体装置のパターン設計方法であって、前記パターン設計装置が、
入力された前記設計パターンデータに基づく半導体装置におけるパターン領域を、ダミーパターン形成領域とダミーパターン形成禁止領域とに区分するステップと、
前記ダミーパターン形成領域を複数のダミーパターン形成ユニット領域に分割するステップと、
前記ダミーパターン形成領域及び前記ダミーパターン形成禁止領域に対して、各検査範囲の一部が他の検査範囲の一部とオーバーラップするように、少なくとも２以上の前記ダミーパターン形成ユニット領域を囲むような大きさの複数の検査範囲を設定するステップと、
前記各検査範囲内の前記ダミーパターン形成ユニット領域毎に形成しようとするダミーパターンの仮パターン被覆率を算出するステップと、
前記検査範囲毎に出された前記ダミーパターン形成ユニット領域毎の前記仮パターン被覆率を平均化処理して前記ダミーパターン形成ユニット領域毎の最終パターン被覆率を算出するステップと、
前記ダミーパターン形成ユニット領域毎に算出された前記最終パターン被覆率に基づいて前記各ダミーパターン形成ユニット領域内に前記ダミーパターンを発生させるステップと
を有することを特徴とする半導体装置のパターン設計方法。
【請求項２】
前記検査範囲として、前記ダミーパターン形成禁止領域を少なくとも含む標準検査範囲と、前記ダミーパターン形成領域だけを含み、かつ、前記標準検査範囲の面積よりも大きい面積の拡大検査範囲とを有することを特徴とする請求項１に記載の半導体装置のパターン設計方法。
【請求項３】
前記パターン設計方法は、少なくともゲート電極が形成されるマスクレイヤに対して行うことを特徴とする請求項１または請求項２に記載の半導体装置のパターン設計方法。
【請求項４】
コンピュータに対してダミーパターンの設計を実行させるプログラムであって、
コンピュータに対して入力された設計パターンデータに基づく半導体装置におけるパターン領域を、複数のダミーパターン形成ユニット領域に分割されるダミーパターン形成領域とダミーパターン形成禁止領域とに区分し、前記ダミーパターン形成領域および前記ダミーパターン形成禁止領域に対して設定された各検査範囲の一部が他の検査範囲の一部とオーバーラップするように、少なくとも２以上の前記ダミーパターン形成ユニット領域を囲むような大きさの複数の検査範囲から、各検査範囲毎に前記複数のダミーパターン形成ユニット領域毎に仮パターン被覆率を算出させる機能と、
前記複数の検査範囲毎に、前記複数のダミーパターン形成ユニット領域毎に算出された前記仮パターン被覆率を平均化処理して前記ダミーパターン形成ユニット領域毎の最終パターン被覆率を算出させる機能と、
前記ダミーパターン形成ユニット領域毎に算出された前記最終パターン被覆率に基づいて前記複数のダミーパターン形成ユニット領域毎にダミーパターンを発生させる機能と
を有することを特徴とするパターン設計用プログラム。
【請求項５】
素子として機能する実パターンを内側に含むダミーパターン形成禁止領域と、
前記ダミーパターン形成禁止領域の外側にあって、素子として機能をもたないダミーパターンが形成されるダミーパターン形成領域とを有し、
前記ダミーパターン形成領域が複数分割されたダミーパターン形成ユニット領域毎に形成されるダミーパターンの面積が、前記ダミーパターン形成禁止領域に隣接する前記ダミーパターン形成領域において最も大きく、前記ダミーパターン形成禁止領域から前記ダミーパターン形成領域が離れるにしたがって小さくなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置並びにそのパターン設計方法及びパターン設計用プログラムに関する。
【背景技術】
【０００２】
半導体装置を構成する素子、配線、電極等のパターンは回路設計上、素子特性上等の必要性から配置される。従って、これらのパターン面積が半導体装置における平面領域の面積に占める割合（パターン被覆率）はそれぞれの半導体装置によって異なる。また、半導体装置内の限られた領域おいても異なる場合が多い。
【０００３】
半導体装置の平面領域内においてパターン被覆率が異なる場合、半導体製造工程において次に述べるような問題が生じる。例えば、論理回路等において、素子として絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を配置した場合、ＭＯＳＦＥＴ間の間隔が比較的大きくなり、広い素子分離領域が形成される。
【０００４】
このような場合、製造工程において、例えばケミカルメカニカル研磨工程等を用いて配線間に絶縁層の埋め込みを行うと、比較的広い絶縁層離領域が深く研磨される現象が発生し、歩留りを低下させることがある。また、リソグラフィ工程や反応性イオンエッチング工程などの微細加工工程においても、パターン近傍の被覆率が異なると、その寸法や加工形状の不均一性の原因となる場合がある。
【０００５】
これを避けるために、マスクパターン設計において、素子として本来必要な実パターン以外に素子としての機能をもたないダミーパターンを形成し、パターン被覆率を均一化する方法が取られている。ダミーパターンを形成する場合、例えばすでに実パターンが存在する箇所、また、その周辺等にダミーパターンの形成禁止領域を先ず設ける。続いて、ダミーパターン形成領域にパターン被覆率が均一になるようにダミーパターンを配置することが知られている（例えば、特許文献１参照。）。
【０００６】
素子が微細化すると共に、半導体装置の製造工程における膜厚等のプロセス上の均一性を更に精密制御することが要求されている。しかし、従来のダミーパターンを形成する方法では、ダミーパターン形成領域全体に渡って均一なパターン被覆率にするため、ダミーパターン形成禁止領域近傍においてパターン被覆率が低くなり、均一性の高いパターン被覆率を有するダミーパターン形成ができないという問題が生じる。このため、例えば寸法や加工形状の不均一性が発生する。
【特許文献１】許第３２４７６００号公報（第６ページ、第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ダミーパターンも含めて、均一性の高いパターン被覆率を有する半導体装置並びにそのパターン設計方法及びパターン設計プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、パターン設計装置が、入力された設計パターンデータに基づき、ダミーパターンデータを発生させる半導体装置のパターン設計方法であって、前記パターン設計装置が、入力された前記設計パターンデータに基づく半導体装置におけるパターン領域を、ダミーパターン形成領域とダミーパターン形成禁止領域とに区分するステップと、前記ダミーパターン形成領域を複数のダミーパターン形成ユニット領域に分割するステップと、前記ダミーパターン形成領域及び前記ダミーパターン形成禁止領域に対して、各検査範囲の一部が他の検査範囲の一部とオーバーラップするように、少なくとも２以上の前記ダミーパターン形成ユニット領域を囲むような大きさの複数の検査範囲を設定するステップと、前記各検査範囲内の前記ダミーパターン形成ユニット領域毎に形成しようとするダミーパターンの仮パターン被覆率を算出するステップと、前記検査範囲毎に出された前記ダミーパターン形成ユニット領域毎の前記仮パターン被覆率を平均化処理して前記ダミーパターン形成ユニット領域毎の最終パターン被覆率を算出するステップと、前記ダミーパターン形成ユニット領域毎に算出された前記最終パターン被覆率に基づいて前記各ダミーパターン形成ユニット領域内に前記ダミーパターンを発生させるステップとを有することを特徴とする。
【０００９】
また、本発明の第２の態様は、コンピュータに対してダミーパターンの設計を実行させるプログラムであって、コンピュータに対して入力された設計パターンデータに基づく半導体装置におけるパターン領域を、複数のダミーパターン形成ユニット領域に分割されるダミーパターン形成領域とダミーパターン形成禁止領域とに区分し、前記ダミーパターン形成領域および前記ダミーパターン形成禁止領域に対して設定された各検査範囲の一部が他の検査範囲の一部とオーバーラップするように、少なくとも２以上の前記ダミーパターン形成ユニット領域を囲むような大きさの複数の検査範囲から、各検査範囲毎に前記複数のダミーパターン形成ユニット領域毎に仮パターン被覆率を算出させる機能と、前記複数の検査範囲毎に、前記複数のダミーパターン形成ユニット領域毎に算出された前記仮パターン被覆率を平均化処理して前記ダミーパターン形成ユニット領域毎の最終パターン被覆率を算出させる機能と、前記ダミーパターン形成ユニット領域毎に算出された前記最終パターン被覆率に基づいて前記複数のダミーパターン形成ユニット領域毎にダミーパターンを発生させる機能とを有することを特徴とする。
【００１０】
また、本発明の第３の態様は、半導体装置として、素子として機能する実パターンを内側に含むダミーパターン形成禁止領域と、前記ダミーパターン形成禁止領域の外側にあって、素子として機能をもたないダミーパターンが形成されるダミーパターン形成領域とを有し、前記ダミーパターン形成領域が複数分割されたダミーパターン形成ユニット領域毎に形成されるダミーパターンの面積が、前記ダミーパターン形成禁止領域に隣接する前記ダミーパターン形成領域において最も大きく、前記ダミーパターン形成禁止領域から前記ダミーパターン形成領域が離れるにしたがって小さくなることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ダミーパターンも含めて、均一性の高いパターン被覆率を有する半導体装置並びにそのパターン設計方法及びパターン設計プログラムを提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１３】
第１の実施例は、半導体装置としてＭＯＳＦＥＴを用いた集積回路である。パターンレイヤとして、ゲート電極レイヤを例にとって、ダミーパターンを有するパターンの設計方法について説明する。
【００１４】
図１は本実施例における半導体装置のパターン設計方法を実行する際に使用するパターン設計装置の一例を示すブロック図である。半導体装置のパターン設計を行うコンピュータプログラムであるパターン設計プログラム５３ａは、先ず、パターン設計装置５０のＲＯＭ５２、ＣＤ５９或いはハードディスク等のディスク６０のいずれかの記憶媒体に記憶されている。ＲＯＭ５２、ＣＤ５９或いはディスク６０等のいずれかの記憶媒体に記憶されているコンピュータプログラムは、コントローラ５５を介して、それぞれバスライン５４を通り、図８に示すようにＲＡＭ５３へロードされる。ＣＰＵ５１はＲＡＭ５３内にロードされたパターン設計プログラム５３ａを実行し、入出力インターフェイス５６を介して、外部の入力部５７であるキーボード或いはマウスから必要なパラメータ等のデータを要求する。また、設計データ、設計図面等をディスプレイ等の表示部５８へ表示する。
【００１５】
図２は本実施例におけるパターン設計の手順を示すフローチャートである。本実施例においては、開始後（Ｓ１０）、集積回路における素子レイアウト設計が終了した設計データを前述したパターン設計装置のディスク６０等の記憶部に入力する（Ｓ１１）。
【００１６】
続いて、ＣＰＵ５１の制御の下、パターン設計装置に入力されたデータは、記憶部から読み出され、表示部５８に表示され、入力部５７を介して、ダミーパターンを挿入するマスクレイヤを選択する（Ｓ１２）。本実施例では、ＭＯＳトランジスタにおけるゲート電極レイヤを選択する。図４は集積回路における素子レイアウト設計が終了し、素子としてＭＯＳトランジスタがレイアウトされたパターンの一部を示す半導体装置１０の平面の模式図である。
【００１７】
ＭＯＳトランジスタ領域１２のパターンは、ゲート電極１１の周りを側壁絶縁膜１１ｂが取り囲み、また、ゲート電極１１を挟んでソース及びドレイン領域１１ａが形成されている。このパターンの中で、ゲート電極レイヤにはゲート電極１１のパターンだけ形成されており、側壁絶縁膜１１ｂ、ソース及びドレイン領域１１ａは別のマスクレイヤにパターンが形成されている。
【００１８】
本実施例のパターン設計方法では、素子とダミーパターンとの相互作用を避けるため、ＭＯＳトランジスタ領域１２から所定の距離だけ離れ、ＭＯＳトランジスタ領域１２を囲むようにダミーパターン形成禁止領域１３を設定し、ダミーパターン形成禁止領域１３以外をダミーパターン形成領域１３ａとする（Ｓ１３）。
【００１９】
次に、ＣＰＵ５１は、パターン設計プログラム５３ａに基づきパターン設計装置を制御し、図５のゲート電極レイヤの平面の模式図に示すように、ゲート電極レイヤ１０ａ内でのゲート電極１１が形成されたダミーパターン形成禁止領域１３を除いた領域、即ち、ダミーパターン形成領域１３ａを複数のダミーパターン形成ユニット領域１４に分割する（Ｓ１４）。ダミーパターン形成ユニット領域１４の形状は、例えば正方形で、面積も同一なものを基本とするが、別の形及び面積が含まれていても良い。後述するように、ダミーパターン形成ユニット領域１４の中にダミーパターンが形成される。
【００２０】
続いて、ＣＰＵ５１の制御の下、図６に示すように、少なくとも２以上の複数のダミーパターン形成ユニット領域１４を囲むような大きさの検査範囲１５乃至１７を設定する。図６において、検査範囲の一例として、第１の検査範囲１５、第２の検査範囲１６、及び第３の検査範囲１７だけを示したが、第１の検査範囲１５、第２の検査範囲１６、及び第３の検査範囲１７に示されるように、検査範囲が互いにオーバーラップし、ゲート電極レイヤ１０ａの全面に及んでいる。
【００２１】
また、第１の検査範囲１５に示すように、検査範囲は複数のダミーパターン形成ユニット領域１４を覆い、例えばダミーパターン作成禁止領域１３の一部を含む場合がある。一方、図７に示すように、例えばダミーパターン形成ユニット領域１４ａは第１の検査範囲１５、第２の検査範囲１６、及び第３の検査範囲１７にそれぞれ覆われる。
【００２２】
次に、ＣＰＵ５１は、検査範囲１５乃至１７ごとに、その検査範囲内のダミーパターン形成ユニット領域１４のパターン被覆率である仮パターン被覆率を算出する（Ｓ１６）。仮パターン被覆率の算出は、全部の検査範囲が終了するまで繰り返される（Ｓ１７）。
【００２３】
ここで仮パターン被覆率を算出する詳細の手順を図３のフローチャートに示す。先ず、該当する検査範囲内の実パターン総面積を算出する（Ｓ３１）。例えば、第１の検査範囲１５には実パターンは存在しないため仮パターン被覆率は零である。一方、第２の検査範囲１６及び第３の検査範囲１７にはそれぞれ実パターンが存在する。
【００２４】
次に、ＣＰＵ５１は、ゲート電極レイヤ１０ａ全面に対する予め目標として設定された所定の平均パターン被覆率から導かれる各検査範囲内のパターン総面積に対し、先のＳ３１で算出した各検査範囲毎の実パターン総面積を引き算し、検査範囲毎のダミーパターン総面積を算出する（Ｓ３２）。例えば、第１の検査範囲１５には実パターンは存在しないため、検査範囲内のパターン総面積がそのまま第１の検査範囲１５におけるダミーパターン総面積になる。
【００２５】
更に、検査範囲毎のダミーパターン総面積を検査範囲内のダミーパターン形成ユニット領域１４に平均して割り付けるように、検査範囲内の各ダミーパターン形成ユニット領域に対する仮パターン被覆率を算出する（Ｓ３３）。以上の手順によって、各ダミーパターン形成ユニット領域に対する仮パターン被覆率の算出を終了する（Ｓ３４）。なお、算出された各ダミーパターン形成ユニット領域に対するパターン被覆率は、例えば、ＲＡＭ５３に記憶される。
【００２６】
図２に戻り、例えば、第１の検査範囲１５に関して上述の手順が終了した後、第２の検査範囲１６、第３の検査範囲１７と続けて行い、すべての検査範囲についてその検査範囲内のダミーパターン形成ユニット領域１４の仮パターン被覆率を算出する（Ｓ１６及びＳ１７）。
【００２７】
次に、ダミーパターン形成ユニット領域１４における最終パターン被覆率を算出する。例えば、ダミーパターン形成ユニット領域１４ａは、第１の検査範囲１５、第２の検査範囲１６及び第３の検査範囲１７に含まれている。このため、ダミーパターン形成ユニット領域１４ａは３個の仮パターン被覆率を有する。また、それぞれの検査範囲に入っている実パターン総面積及びダミーパターン形成禁止領域１３の面積が異なる場合、それぞれの検査範囲内のダミーパターン形成ユニット領域における仮パターン被覆率は異なる。従って、ＣＰＵ５１は、ＲＡＭ５３に記憶された仮パターン被覆率のデータを読み出し、それぞれの検査範囲において重複するダミーパターン形成ユニット領域１４ａが有する仮パターン被覆率の平均を算出し、最終パターン被覆率を決定する（Ｓ１８）。
【００２８】
この最終パターン被覆率の算出はすべてのダミーパターン形成ユニット領域１４について実施される（Ｓ１９）。算出された最終パターン被覆率は、例えば、ＲＡＭ５３に記憶される。
【００２９】
続いて、Ｓ１８で得られた最終パターン被覆率をもとに、図８に示すように、ダミーパターン形成ユニット領域１４内にダミーパターン１８を発生させる（Ｓ２０）。先ず、例えばＲＡＭ５３に記憶されている最終パターン被覆率をダミーパターン形成ユニット領域毎にＣＰＵ５１へ読み出し、ＣＰＵ５１がその最終パターン被覆率に基づいて、ダミーパターン形成ユニット領域１４の中のダミーパターン１８の形状を決定する。ダミーパターン１８は、例えば正方形で形成される。勿論、長方形等他の形状でも良い。ダミーパターン１８を含むデータをゲート電極レイヤ１０ａのマスクパターンとしてデータを追加し（Ｓ２１）、ゲート電極レイヤ１０ａのパターン設計を終了する（Ｓ２２）。更に必要であれば、ゲート電極レイヤ１０ａ以外のマスクレイヤについてもパターン設計を実施する。
【００３０】
図８から分かるように、ダミーパターン形成禁止領域１３に近いダミーパターン１８の形状は大きく、各ダミーパターン形成ユニット領域におけるパターン被覆率は比較的大きい。一方、ゲート電極１１から遠い領域になるに従い、ダミーパターン１８ａの形状は一定の値に収束するように小さくなり、各ダミーパターン形成ユニット領域におけるパターン被覆率は比較的小さくなる。これにより、パターン禁止領域近傍におけるダミーパターンの被覆率を木目細かく制御することが可能となり、ダミーパターンを含めて全体的に均一性の高いパターン被覆率を有するパターン設計を実施することが可能になる。
【００３１】
以上に述べた第１の実施例によるパターン設計方法によれば、パターン設計装置により設定した範囲毎にパターン被覆率を木目細かく制御することができ、ゲート電極等のパターン形成領域を取り囲むダミーパターン形成禁止領域近傍には大きなダミーパターンが形成され、ダミーパターン形成禁止領域から遠い領域になるに従い、一定の値に収束するように、小さなダミーパターンが形成されることから、全体的に均一性の高いパターン被覆率を有するパターン設計を実施することが可能になるので、半導体装置の製造工程におけるローディング効果等の半導体チップ或いは半導体基板での不均一性の生成を防止し、製造される半導体装置の歩留りを向上させることができる。
【実施例２】
【００３２】
第２の実施例は第１の実施例と同様に、半導体装置としてＭＯＳＦＥＴを用いた集積回路におけるゲート電極レイヤを例にとって、ダミーパターンを有するマスクパターンの設計方法について説明する。本実施例では素子パターンの粗密に対応し、検査範囲の面積を変えた場合について述べる。
【００３３】
本実施例を実行する際に使用するパターン設計装置は、基本的に図１で示した装置と同様であるため、ここではその記述を省略する。
【００３４】
図９は本実施例におけるパターン設計の手順を示すフローチャートである。本実施例においては、開始後（Ｓ４０）、集積回路における素子レイアウト設計が終了した設計データを第１の実施例で示したものと基本的に同様なパターン設計装置のディスク６０等の記憶部に入力する（Ｓ４１）。
【００３５】
続いて、ＣＰＵ５１の制御の下、パターン設計装置に入力されたデータは、記憶部から読み出され、表示部５８に表示され、入力部５７を介して、ダミーパターンを挿入するマスクレイヤを選択する（Ｓ４２）。本実施例では、第１の実施例と同様にＭＯＳトランジスタにおけるゲート電極レイヤを選択する。集積回路における素子レイアウト設計が終了し、素子としてＭＯＳトランジスタがレイアウトされたパターンは図３と基本的に同様であり、ここでは省略する。
【００３６】
次に、図１０に示すゲート電極レイヤ２０の平面の模式図のように、本実施例のパターン設計方法では、素子とダミーパターンとの相互作用を避けるため、ＣＰＵ５１は、パターン設計プログラム５３ａに基づきパターン設計装置を制御し、ＭＯＳトランジスタ領域２２から所定の距離だけ離れ、ＭＯＳトランジスタ領域２２を囲むようにダミーパターン形成禁止領域２３を設定し、ダミーパターン形成禁止領域２３以外をダミーパターン形成領域２３ａとする（Ｓ４３）。
【００３７】
次に、ＣＰＵ５１は、ゲート電極レイヤ２０におけるゲート電極２１が形成されたダミーパターン形成禁止領域２３を除いた領域、即ち、ダミーパターン形成領域２３ａを複数のダミーパターン形成ユニット領域２４に分割する（Ｓ４４）。ダミーパターン形成ユニット領域２４の形状は、例えば正方形で、面積も同一なものを基本とするが、別の形及び面積が含まれていても良い。後述するように、ダミーパターン形成ユニット領域２４の中にダミーパターンが形成される。
【００３８】
更に、ＣＰＵ５１は、図１０に示すように、複数のダミーパターン形成ユニット領域２４を囲むように標準検査範囲２５乃至２７を設定する（Ｓ４５）。図１０において、標準検査範囲の一例として、第１の標準検査範囲２５、第２の標準検査範囲２６、及び第３の標準検査範囲２７だけを示したが、第１の標準検査範囲２５、第２の標準検査範囲２６、及び第３の標準検査範囲２７に示されるように、標準検査範囲が互いにオーバーラップし、ゲート電極レイヤ２０の全面に及んでいる。
【００３９】
また、第１の標準検査範囲２５に示すように、標準検査範囲は複数のダミーパターン形成ユニット領域２４を覆い、例えばダミーパターン作成禁止領域２３の一部を含む場合がある。一方、例えばダミーパターン形成ユニット領域２４ａは第１の標準検査範囲１５、第２の標準検査範囲２６、及び第３の標準検査範囲２７にそれぞれ覆われる。
【００４０】
次に、本実施例では、ＣＰＵ５１は、標準検査範囲のうちから、ダミーパターン形成禁止領域２３を含まない標準検査範囲だけを抽出する（Ｓ４６）。図１１にゲート電極レイヤ２０におけるダミーパターン禁止形成領域２３を含まない領域の一部を平面の模式図として示す。検査範囲がダミーパターン形成領域２３ａだけの場合は、実パターンを含まないため、ダミーパターンの面積計算も単純にできる。
【００４１】
従って、ＣＰＵ５１は、例えば標準検査範囲よりも更に大きな拡大検査範囲２５ａ乃至２７ａを設定し（Ｓ４７）、かつ、拡大検査範囲２５ａ乃至２７ａの互いのオーバーラップする面積の割合も小さくし、各ダミーパターン形成ユニット領域における仮パターン被覆率を算出する（Ｓ４８）。拡大検査範囲２５ａ乃至２７ａの各ダミーパターン形成ユニット領域における仮パターン被覆率の算出は、全部の拡大検査範囲が終了するまで繰り返される（Ｓ４９）。
【００４２】
次に、ＣＰＵ５１は、Ｓ４６で抽出されなかった残りの標準検査範囲毎に、その標準検査範囲内のダミーパターン形成ユニット領域２４のパターン被覆率である仮パターン被覆率を算出する（Ｓ５０）。仮パターン被覆率の算出は、全部の標準検査範囲が終了するまで繰り返される（Ｓ５１）。なお、算出された仮パターン被覆率は、例えば、ＲＡＭ５３に記憶される。
【００４３】
ここで、仮パターン被覆率を算出する際の詳細の手順については図２のフローチャートに示したものと同じであるので、ここでは説明を省略する。
【００４４】
例えば、第１の標準検査範囲２５に関して上述の手順が終了した後、ＣＰＵ５１は、第２の標準検査範囲２６、第３の標準検査範囲２７と続けて行い、すべての標準検査範囲についてその標準検査範囲内のダミーパターン形成ユニット領域２４の仮パターン被覆率を算出する（Ｓ５０及びＳ５１）。
【００４５】
次に、ＣＰＵ５１は、ダミーパターン形成ユニット領域２４における最終パターン被覆率を算出する。例えば、ダミーパターン形成ユニット領域２４ａは、第１の標準検査範囲２５、第２の標準検査範囲２６及び第３の標準検査範囲２７に含まれている。このため、ダミーパターン形成ユニット領域２４ａは３個の仮パターン被覆率を有する。また、それぞれの標準検査範囲に入っている実パターン総面積及びダミーパターン形成禁止領域の面積が異なる場合、それぞれの標準検査範囲内のダミーパターン形成ユニット領域における仮パターン被覆率は異なる。従って、それぞれの標準検査範囲において重複するダミーパターン形成ユニット領域２４ａが有する仮パターン被覆率の平均を算出し、最終パターン被覆率を決定する（Ｓ５２）。
【００４６】
この最終パターン被覆率の算出は、すべてのダミーパターン形成ユニット領域２４について実施される（Ｓ５３）。なお、算出された最終パターン被覆率は、例えば、ＲＡＭ５３に記憶される。
【００４７】
続いて、ＣＰＵ５１は、図１２のダミーパターン形成領域２３ａだけを含むゲート電極レイヤ２０の平面の模式図に示すように、Ｓ５２で得られた最終パターン被覆率をもとに、ダミーパターン形成ユニット領域２４内にダミーパターン２８を発生させる（Ｓ５４）。先ず、例えばＲＡＭ５３に記憶されている最終パターン被覆率をダミーパターン形成ユニット領域毎にＣＰＵ５１へ読み出し、ＣＰＵ５１がその最終パターン被覆率に基づいて、ダミーパターン形成ユニット領域１４の中のダミーパターン１８の形状を決定する。ダミーパターン２８は、例えば正方形で形成される。勿論、長方形等他の形状でも良い。ダミーパターン２８を含むデータをゲート電極レイヤ２０のマスクパターンとしてデータを追加し（Ｓ５５）、ゲート電極レイヤ２０のパターン設計を終了する（Ｓ５６）。更に必要であれば、ゲート電極レイヤ２０以外のマスクレイヤについてもパターン設計を実施する。
【００４８】
図１２からわかるように、ダミーパターン形成領域２３ａだけを含むゲート電極レイヤ２０では、各ダミーパターン形成ユニット領域において、同一のパターンが形成される領域が多い。従って、本実施例のように、拡大検査範囲領域を用いることにより、検査範囲領域の数を減らすことができるため、その分だけ第１の実施例よりも計算時間を短縮することが可能になる。
【００４９】
以上に述べた第２の実施例によれば、第１の実施例と同様に、設定した範囲毎にパターン被覆率を木目細かく制御ができ、全体的に均一性の高いパターン被覆率を有するパターン設計を実現することが可能となるので、半導体装置の製造工程におけるローディング効果等の半導体チップ或いは半導体基板での不均一性の生成を防止し、製造される半導体装置の歩留りを向上させることが可能になる。
【００５０】
更に、素子領域から離れ、ダミーパターン形成領域だけの検査範囲を、素子領域近傍における標準検査範囲よりも広い拡大検査範囲とすることにより、検査範囲数が少なくなる分だけ、パターン被覆率の計算を少なくし、工程の短縮を図ることができる。
【実施例３】
【００５１】
図１３乃至図１５本発明の第３の実施例として、例えば図８に示すようなパターンとして設計された半導体装置を製造する場合の製造方法を示し、図１５ｆ）及び図１５ｇ）は製造された半導体装置を示す。
【００５２】
先ず、図１３（ａ）に示すように、半導体基板としてＰ型のシリコン基板３０を用意し、その表面領域に、ＳＴＩ法（浅いトレンチ分離法）により、酸化膜を選択的に形成して、素子分離領域３１を形成する。
【００５３】
次に、シリコン基板３０の素子分離領域３１によって選択的に分離された領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｎ型不純物として燐を導入し、Ｎ型ウェル領域３２を形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｐ型不純物としてボロンを導入し、Ｐ型ウェル領域３３を形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００５４】
引き続き、図１３（ｂ）に示すように、シリコン基板３０の表面を、酸素雰囲気中、９００℃で熱酸化することにより、膜厚６ｎｍ程度の熱酸化膜を形成する。続いて、多結晶シリコン膜をＣＶＤ法で例えば１００ｎｍ程度形成する。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、多結晶シリコン膜からなるゲート電極膜３５及び熱酸化膜からなるゲート絶縁膜３４とする。
【００５５】
更に、パターニングされたゲート電極膜３５をマスクとしてイオン注入法によりエクステンション領域３６を形成する。Ｎ型ウェル領域３１にはＰ型不純物であるボロンを、Ｐ型ウェル領域３２にはＮ型不純物である砒素を、イオン注入法を用いて選択的に導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＰ型不純物及びＮ型不純物を活性化する。
【００５６】
なお、熱酸化膜をパターニングせずに、イオン注入法によりエクステンション領域３６を形成し、その後、熱酸化膜をパターンニングしてゲート絶縁膜３４を形成する方法を用いても良い。また、熱酸化膜をパターンニングせずにゲート絶縁膜３４として用いても良い。
【００５７】
次に、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板３０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をゲート電極膜３５に接して、その周囲に選択的に残存させ、図１３（ｃ）に示すように、側壁絶縁膜３７とする。
【００５８】
続いて、パターニングされたゲート電極膜３５及びその周囲の側壁絶縁膜３７をマスクとしてイオン注入法によりソース及びドレイン領域３８を形成する。即ち、Ｎ型ウェル領域３１にはＰ型不純物であるボロンを、Ｐ型ウェル領域３２にはＮ型不純物である砒素を、イオン注入法を用いて選択的に導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＰ型不純物及びＮ型不純物を活性化する。
【００５９】
以上に例として示した工程等を用いることにより、ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタを有する素子領域が形成される。
【００６０】
一方、ダミーパターンが形成される領域を図１４（ｄ）に示す。素子分離領域の形成工程及びゲート電極形成工程が素子領域の形成と共に同じように実行される。従って、多結晶シリコン膜であるゲート電極膜３５及びシリコン窒化膜である側壁絶縁膜３７で構成される小面積のダミーパターン３９が形成される。
【００６１】
更に、ダミーパターン形成禁止領域を含む領域を図１４（ｅ）に示す。ダミーパターン形成禁止領域３９ｂが存在するため、その近くには大面積のダミーパターン３９ａが形成される。
【００６２】
上述の図１４で示した領域を図８に示した平面のパターンを用いて説明すると以下のようになる。図１４（ｅ）は、図８に示すゲート電極１１、１１ｃ及びダミーパターン形成禁止領域１３及びその近傍に相当する。ダミーパターン形成禁止領域１３の近傍では比較的面積の大きいダミーパターンが形成され、ダミーパターン形成禁止領域１３から離れるに従い、面積の小さなダミーパターンが形成されている。この面積の小さなダミーパターンが形成されている領域が図１４（ｄ）に相当する。
【００６３】
続いて、図１６（ｆ）及び図１６（ｇ）に示すように、シリコン酸化膜等層間絶縁膜４０を形成する。その後、ＣＭＰ法等を用い、その表面を平坦化する（図示せず）。
【００６４】
ダミーパターンの面積を変えることにより、図１６（ｆ）及び図１６（ｇ）のパターン被覆率の粗密が比較的軽減されるため、共に良好な平坦性が得られる。
【００６５】
更に、図示しないシリコン酸化膜等の絶縁膜をシリコン基板３０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化処理を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域の接続部も含めて、金属配線である例えばバリヤ金属配線及びＡｌ配線を形成する。更に、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線を形成する。続いてシリコン基板３０の全面を表面保護のためのパシベーション膜で覆い、更にパッド部を開口して本実施例の製造方法による半導体装置を完成させる。
【００６６】
ダミーパターン形成禁止領域の近傍では比較的面積の大きいダミーパターンを形成し、ダミーパターン形成禁止領域から離れるに従い、比較的小さい面積に収束するようにダミーパターンを形成することにより、パターン被覆率の疎密が軽減され、良好な平坦性を有する層間絶縁膜が形成された半導体装置が得られる。
【００６７】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００６８】
ダミーパターン形成ユニット領域の面積はパターン被覆率の精度及びパターン設計に係る計算時間等の要素によって種々変えることができる。また、検査範囲も素子パターン及びダミーパターンの被覆率等を考慮してその広さを決めることができる。
【００６９】
ダミーパターンの形成はゲート電極レイヤにおけるマスクパターンだけでなく、多層配線を含む配線レイヤのマスクパターンに対しても有効である。
【００７０】
更に、ＭＯＳＦＥＴを用いた半導体装置路だけでなく、バイポーラ素子を含む半導体装置への適用も可能である。
【００７１】
また、パターン設計方法はマスクパターン設計の際に、その設計手法の一つとして用いることができるし、また、独立したダミーパターン設計ツールとして取り扱うこともできる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施例で用いられるパターン設計装置を示すブロック図。
【図２】本発明の第１の実施例における半導体装置のパターン設計方法のフローチャート。
【図３】本発明の第１の実施例における半導体装置のパターン設計方法のフローチャート。
【図４】本発明の第１の実施例における半導体装置のパターン構成を示す平面の模式図。
【図５】本発明の第１の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図６】本発明の第１の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図７】本発明の第１の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図８】本発明の第１の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図９】本発明の第２の実施例における半導体装置のパターン設計方法のフローチャート。
【図１０】本発明の第２の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図１１】本発明の第２の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図１２】本発明の第２の実施例における半導体装置のパターン設計方法を示す平面の模式図。
【図１３】本発明の第３の実施例における半導体装置の製造方法を示す断面模式図。
【図１４】本発明の第３の実施例における半導体装置の製造方法を示す断面模式図。
【図１５】本発明の第３の実施例における半導体装置の製造方法を示す断面模式図。
【符号の説明】
【００７３】
１０  半導体装置
１０ａ、２０  ゲート電極レイヤ
１１、１１ｃ、２１  ゲート電極領域
１１ａ、２１ａ、３８  ソース及びドレイン領域
１１ｂ  側壁絶縁膜領域
１２、２２  ＭＯＳトランジスタ領域
１３、２３、３９ｂ  ダミーパターン形成禁止領域
１３ａ、２３ａ  ダミーパターン形成領域
１４、１４ａ、２４、２４ａ  ダミーパターン形成ユニット領域
１５  第１の検査範囲
１６  第２の検査範囲
１７  第３の検査範囲
１８、２８  ダミーパターン
２５  第１の標準検査範囲
２６  第２の標準検査範囲
２７  第３の標準検査範囲
２５ａ  第１の拡大検査範囲
２６ａ  第２の拡大検査範囲
２７ａ  第３の拡大検査範囲
３０  シリコン基板
３１  素子分離領域
３２  Ｎ型ウェル領域
３３  Ｐ型ウェル領域
３４  ゲート絶縁膜
３５  ゲート電極膜
３６  エクステンション領域
３７  側壁絶縁膜
３９  小面積のダミーパターン
３９ａ  大面積のダミーパターン
４０  層間絶縁膜
５０  パターン設計装置
５１  ＣＰＵ
５２  ＲＯＭ
５３  ＲＡＭ
５３ａ  パターン設計プログラム
５４  バスライン
５５  コントローラ
５６  入出力インターフェイス
５７  入力部
５８  表示部
５９  ＣＤ
６０  ハードディスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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