(57)【要約】 【課題】  半導体のヘテロ構造を含むにも拘らず、ゲート電圧が印加されていない状態では電流が流れないノーマルオフタイプのトランジスタなどの半導体装置を提供する。【解決手段】  半導体装置１のチャネル層１３に接して設けられるバリア層１４を、チャネル層１３を構成する半導体材料のａ軸格子定数ａ１以上のａ軸格子定数ａ２を有し、かつチャネル層１３を構成する半導体材料のバンドギャップＥｇ１よりも大きいバンドギャップＥｇ２を有する半導体材料で形成し、バリア層１４に接するようにピエゾ効果材層１５を設け、ピエゾ効果材層１５のバリア層１４に接する側と反対側にゲート電極１８を設ける。これによって、ゲート電圧がゼロの場合にはドレイン電流が流れず、ゲート電極１８に電圧を印加すると、ピエゾ効果材層１５が変形してバリア層１４に応力が印加され、ドレイン電流が流れる状態となるノーマルオフタイプのトランジスタ１が得られる。【選択図】      図１
2006156816.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、第１半導体層に接して設けられる第２半導体層とを備える半導体装置であって、
第１半導体層と第２半導体層とは、下記式（１）および（２）の関係を満足し、
ａ１≦ａ２                                                        …（１）
Ｅｇ１＜Ｅｇ２                                                    …（２）
（ここで、ａ１は第１半導体層を構成する半導体材料のａ軸格子定数を示し、ａ２は第２半導体層を構成する半導体材料のａ軸格子定数を示す。Ｅｇ１は第１半導体層を構成する半導体材料のバンドキャップを示し、Ｅｇ２は第２半導体層を構成する半導体材料のバンドギャップを示す。）
第２半導体層に応力を付与可能な応力付与手段を備えることを特徴とする半導体装置。
【請求項２】
前記応力付与手段は、ピエゾ効果を有する材料で形成されるピエゾ効果材層を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
ピエゾ効果を有する材料が、ペロブスカイト構造を有する酸化物であることを特徴とする請求項２記載の半導体装置。
【請求項４】
ペロブスカイト構造を有する酸化物が、ＢａＴｉＯ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ９、ＬｉＮｂＯ３およびＳｒ２Ｎｂ２Ｏ７からなる群から選ばれる１種または２種以上であることを特徴とする請求項３記載の半導体装置。
【請求項５】
ピエゾ効果を有する材料が、蛍石型構造を有するフッ化物であることを特徴とする請求項２記載の半導体装置。
【請求項６】
蛍石型構造を有するフッ化物が、ＢａＭｇＦ４およびＢａＭｎＦ４のうちの少なくともいずれか一方であることを特徴とする請求項５記載の半導体装置。
【請求項７】
ピエゾ効果を有する材料が、ポリフッ化ビニリデンであることを特徴とする請求項２記載の半導体装置。
【請求項８】
第２半導体層の第１半導体層に接する側と反対側にソース電極、ゲート電極およびドレイン電極を備え、
ピエゾ効果材層は、第２半導体層とゲート電極との間に設けられることを特徴とする請求項２〜７のうちのいずれか１つに記載の半導体装置。
【請求項９】
第１半導体層および第２半導体層を構成する半導体材料が、窒化物系ＩＩＩ−Ｖ族化合物半導体であることを特徴とする請求項１〜８のうちのいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、ヘテロ構造を用いた電界効果型トランジスタなどの半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（化学式ＧａＮ）などの化合物半導体は、シリコン（元素記号Ｓｉ）などの単体半導体と比較して、電子移動度が高く、トランジスタなどに使用した場合にスイッチング時間の短縮などが望めることから、研究が進められている。化合物半導体を用いたトランジスタとしては、化合物半導体のヘテロ構造を用いたものが挙げられる。
【０００３】
たとえば、窒化物系ＩＩＩ−Ｖ族化合物半導体のヘテロ構造を用いた電界効果型トランジスタは、窒化ガリウム（化学式ＧａＮ）で形成されるＧａＮ層と、ＧａＮよりも格子定数の小さい窒化アルミニウムガリウム（化学式ＡｌＧａＮ）で形成されるＡｌＧａＮ層とのヘテロ接合構造を含む（たとえば、特許文献１参照）。ソース電極、ドレイン電極およびゲート電極は、ＡｌＧａＮ層のＧａＮ層に接する側と反対側の表面に形成される。ＡｌＧａＮは、ＧａＮに比べて格子定数が小さいので、ＡｌＧａＮ／ＧａＮヘテロ構造では、ＡｌＧａＮが格子歪を受けることによって、ピエゾ効果および自発分極が生じる。これによって電子が誘起され、ＧａＮ層とＡｌＧａＮ層とのヘテロ界面に２次元電子ガス層が形成される。ここで、２次元電子ガス層とは、ヘテロ界面に平行な方向には自由に動き回ることができるけれども、ヘテロ界面に垂直な方向には動き回ることのできない電子（以後、２次元電子ガスと称する）の層のことである。
【０００４】
このように、ヘテロ構造を用いた電界効果型トランジスタでは、ゲート電圧がゼロの場合でも電子が流れることのできる領域が形成され、さらにその領域には電子が存在するので、ゲート電圧を印加しない状態でも、ソース電極とドレイン電極との間に電圧を印加すると、ドレイン電流が流れる。このため、ヘテロ構造を用いた電界効果型トランジスタは、ノーマルオンタイプのトランジスタと呼ばれる。
【０００５】
図５は、従来のヘテロ構造を用いた電界効果型トランジスタの電流−電圧特性の一例を模式的に示す図である。図５において、横軸はソース電極とドレイン電極との間に印加される電圧（以後、ソース−ドレイン間電圧と称する）ＶＤＳ（Ｖ）を示し、縦軸はドレイン電流ＩＤ（ｍＡ）を示す。また、図５において、参照符６１で示される曲線はゲート電圧Ｖｇがマイナス（−）６Ｖの場合を示し、参照符６２で示される曲線はゲート電圧Ｖｇがマイナス（−）４Ｖの場合を示し、参照符６３で示される曲線はゲート電圧Ｖｇがマイナス（−）２Ｖの場合を示し、参照符６４で示される曲線はゲート電圧Ｖｇが０Ｖの場合を示し、参照符６５で示される曲線はゲート電圧Ｖｇが２Ｖの場合を示す。
【０００６】
図５に示すように、従来のトランジスタでは、参照符６４で示されるゲート電圧Ｖｇがゼロ（０）の場合でも、ソース−ドレイン間電圧ＶＤＳの増加に伴ってドレイン電流ＩＤが流れる。
【０００７】
【特許文献１】米国特許第５，１９２，９８７号明細書（第４欄，第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般的な回路への応用を考えた場合、ゲート電圧がゼロのときに電流が流れるノーマルオンタイプのトランジスタよりも、ゲート電圧がゼロのときには電流が流れないノーマルオフタイプのトランジスタの方が望ましい。これは以下の理由による。ノーマルオフタイプのトランジスタでは、ゲートに電圧を印加しない限り、回路に問題が生じてもソース−ドレイン間に過電流が流れる可能性が無いので、トランジスタ自体が壊れる可能性は極めて小さい。これに対し、ノーマルオンタイプのトランジスタでは、何らかの理由でゲート電圧がゼロになると、ソース−ドレイン間に過電流が流れるので、トランジスタそのものが破壊される可能性がある。
【０００９】
ノーマルオフタイプのトランジスタは、シリコン（Ｓｉ）を用いた金属−酸化膜−半導体構造の電界効果型トランジスタ（Metal-Oxide-Semiconductor Field Effect
Transistor；略称ＭＯＳＦＥＴ）では実現可能である。図６は、シリコン（Ｓｉ）を用いたノーマルオフタイプのトランジスタの電流−電圧特性の一例を模式的に示す図である。図６では、図５と同様に、横軸はソース−ドレイン間電圧ＶＤＳ（Ｖ）を示し、縦軸はドレイン電流ＩＤ（ｍＡ）を示す。また、図６において、参照符７１で示される曲線はゲート電圧Ｖｇが０Ｖの場合を示し、参照符７２で示される曲線はゲート電圧Ｖｇが２Ｖの場合を示し、参照符７３で示される曲線はゲート電圧Ｖｇが４Ｖの場合を示し、参照符７４で示される曲線はゲート電圧Ｖｇが６Ｖの場合を示し、参照符７５で示される曲線はゲート電圧Ｖｇが８Ｖの場合を示す。図６に示すように、Ｓｉを用いたノーマルオフタイプのトランジスタでは、参照符７１で示されるゲート電圧がゼロの場合には、ソース−ドレイン間に電圧を印加してもドレイン電流ＩＤは流れない。
【００１０】
Ｓｉを用いたノーマルオフタイプのトランジスタとしては、たとえば、エンハンスメント形のｎ型ＭＯＳＦＥＴが挙げられる。Ｓｉを用いたエンハンスメント形のｎ型ＭＯＳＦＥＴでは、ｐ型半導体基板の表面部付近にｎ型のソース領域およびドレイン領域が離隔して形成され、ソース領域とドレイン領域との間のｐ型半導体基板の表面部に絶縁膜を介してゲート電極が形成される。
【００１１】
これと同様の構造は、ＧａＮなどの化合物半導体を用いても形成可能であるけれども、ＧａＮの場合には、高品質のｐ型基板を形成することが困難であり、またＳｉのように不純物イオンの注入および拡散などによってｐ型層中にｎ型層を形成することが極めて困難であるという問題がある。このため、Ｓｉを用いたＭＯＳＦＥＴと同様の構成のＭＯＳＦＥＴ、すなわちヘテロ構造を用いない化合物半導体ＭＯＳＦＥＴは実現されるに至っていない。
【００１２】
また、ヘテロ構造を用いた化合物半導体ＭＯＳＦＥＴは実現されているけれども、このＭＯＳＦＥＴは、前述の特許文献１などに開示の電界効果型トランジスタと同様、ヘテロ界面に２次元電子ガス層が形成されるので、ノーマルオンタイプとなる。
【００１３】
このように、化合物半導体のヘテロ構造を用いてノーマルオフタイプの電界効果型トランジスタを作製することは原理的に困難である。
【００１４】
本発明の目的は、半導体のヘテロ構造を含むにも拘らず、ゲート電圧が印加されていない状態では電流が流れないノーマルオフタイプの電界効果型トランジスタなどの半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、第１半導体層と、第１半導体層に接して設けられる第２半導体層とを備える半導体装置であって、
第１半導体層と第２半導体層とは、下記式（１）および（２）の関係を満足し、
ａ１≦ａ２                                                        …（１）
Ｅｇ１＜Ｅｇ２                                                    …（２）
（ここで、ａ１は第１半導体層を構成する半導体材料のａ軸格子定数を示し、ａ２は第２半導体層を構成する半導体材料のａ軸格子定数を示す。Ｅｇ１は第１半導体層を構成する半導体材料のバンドキャップを示し、Ｅｇ２は第２半導体層を構成する半導体材料のバンドギャップを示す。）
第２半導体層に応力を付与可能な応力付与手段を備えることを特徴とする半導体装置である。
【００１６】
また本発明は、前記応力付与手段は、ピエゾ効果を有する材料で形成されるピエゾ効果材層を備えることを特徴とする。
【００１７】
また本発明は、ピエゾ効果を有する材料が、ペロブスカイト構造を有する酸化物であることを特徴とする。
【００１８】
また本発明は、ペロブスカイト構造を有する酸化物が、ＢａＴｉＯ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ９、ＬｉＮｂＯ３およびＳｒ２Ｎｂ２Ｏ７からなる群から選ばれる１種または２種以上であることを特徴とする。
【００１９】
また本発明は、ピエゾ効果を有する材料が、蛍石型構造を有するフッ化物であることを特徴とする。
【００２０】
また本発明は、蛍石型構造を有するフッ化物が、ＢａＭｇＦ４およびＢａＭｎＦ４のうちの少なくともいずれか一方であることを特徴とする。
【００２１】
また本発明は、ピエゾ効果を有する材料が、ポリフッ化ビニリデンであることを特徴とする。
【００２２】
また本発明は、第２半導体層の第１半導体層に接する側と反対側にソース電極、ゲート電極およびドレイン電極を備え、
ピエゾ効果材層は、第２半導体層とゲート電極との間に設けられることを特徴とする。
【００２３】
また本発明は、第１半導体層および第２半導体層を構成する半導体材料が、窒化物系ＩＩＩ−Ｖ族化合物半導体であることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、半導体装置は、互いに接して設けられ、上記式（１）および（２）の関係を満足する第１半導体層および第２半導体層と、第２半導体層に応力を付与可能な応力付与手段とを備える。上記式（１）に示すように、第２半導体層を構成する半導体材料のａ軸格子定数ａ２は、第１半導体層を構成する半導体材料のａ軸格子定数ａ１以上（ａ１≦ａ２）である。このため、応力付与手段によって第２半導体層に応力を付与しない状態では、第２半導体層は面内引張応力を受けないので、第１半導体層と第２半導体層とのヘテロ界面には、電子は誘起されず、２次元電子ガス層は形成されない。上記式（２）に示すように、第２半導体層を構成する半導体材料のバンドギャップＥｇ２は、第１半導体層を構成する半導体材料のバンドギャップＥｇ１よりも大きい（Ｅｇ１＜Ｅｇ２）ので、２次元電子ガス層が形成されていない状態では、第２半導体層から第１半導体層に電子が注入されても、注入された電子は第１半導体層から第２半導体層に流入することができない。すなわち、応力付与手段によって第２半導体層に応力を付与しない状態では、電流は流れない。ここで、面内引張応力とは、第１半導体層と第２半導体層とのヘテロ界面に平行な方向に作用する引張応力のことである。
【００２５】
応力付与手段によって第２半導体層に面内引張応力などの応力を付与すると、第１半導体層と第２半導体層とのヘテロ界面に電子が誘起され、２次元電子ガス層が形成される。この状態で、第２半導体層から第１半導体層に電子が注入されると、注入された電子は第１半導体層から第２半導体層に流入することができるので、電流が流れる。
【００２６】
このように、本発明の半導体装置は、第１半導体層と第２半導体層とのヘテロ構造を含むにも拘らず、第１半導体層と第２半導体層とのヘテロ界面に２次元電子ガス層が形成されている状態と形成されていない状態とに変化させ、電流が流れる状態と流れない状態とを切換えることができる。したがって、たとえば第２半導体層の上にソース電極、ドレイン電極およびゲート電極を設け、ゲート電圧がゼロの場合には応力付与手段による第２半導体層への応力の付与を行なわず、ゲート電極に負または正の電圧を印加する際に、応力付与手段によって第２半導体層に応力を付与するように構成することによって、ゲート電圧が印加されていない状態では電流が流れないノーマルオフタイプの電界効果型トランジスタを実現することができる。
【００２７】
また本発明によれば、応力付与手段は、ピエゾ効果を有する材料で形成されるピエゾ効果材層を備える。ここで、ピエゾ効果を有する材料とは、外部から応力が付与されると誘電分極を生じ、電圧が印加されると歪みを生じて変形する材料のことである。ピエゾ効果材層に電圧を印加すると、ピエゾ効果材層に結晶変位が生じてピエゾ効果材層が変形し、その変形によって第２半導体層に応力が付与され、第１半導体層と第２半導体層とのヘテロ界面に２次元電子ガス層が形成される。ピエゾ効果材層に電圧を印加しない状態では、第２半導体層に応力が付与されないので、第１半導体層と第２半導体層とのヘテロ界面には２次元電子ガス層は形成されない。このように、ピエゾ効果材層を用いると、ピエゾ効果材層に電圧を印加するか否かによって、ヘテロ界面への２次元電子ガス層の形成の有無を容易に制御することができるので、電流が流れる状態と流れない状態とを容易に、また迅速に切換えることができる。したがって、半導体装置の動作速度を向上させることができる。
【００２８】
また本発明によれば、ピエゾ効果を有する材料は、ペロブスカイト構造を有する酸化物であることが好ましい。ペロブスカイト構造を有する酸化物は、顕著なピエゾ効果を示し、印加される電圧（以後、単に印加電圧とも称する）を効率良く結晶変位に変換することができる。したがって、ピエゾ効果を有する材料としてペロブスカイト構造を有する酸化物を用いることによって、ピエゾ効果材層への印加電圧を第２半導体層に付与する応力に効率的に変換することができるので、第１半導体層と第２半導体層とのヘテロ界面への２次元電子ガス層の形成の有無を効率良く制御することができる。
【００２９】
また本発明によれば、ピエゾ効果を有する材料は、ペロブスカイト構造を有する酸化物の中でも、ＢａＴｉＯ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ９、ＬｉＮｂＯ３およびＳｒ２Ｎｂ２Ｏ７からなる群から選ばれる１種または２種以上であることが好ましい。これらの化合物は、特に顕著なピエゾ効果を示し、印加電圧を一層効率良く結晶変位に変換させることができる。したがって、これらの化合物を用いることによって、２次元電子ガス層が形成されている状態と形成されていない状態とをより小さい電圧で切換えることができるので、半導体装置の消費電力量を低減することができる。
【００３０】
また本発明によれば、ピエゾ効果を有する材料は、蛍石型構造を有するフッ化物であることが好ましく、その中でも、ＢａＭｇＦ４およびＢａＭｎＦ４のうちの少なくともいずれか一方であることがより好ましい。蛍石型構造を有するフッ化物、特にＢａＭｇＦ４およびＢａＭｎＦ４は、ペロブスカイト構造を有する酸化物と同様、顕著なピエゾ効果を示し、印加電圧を効率良く結晶変位に変換することができる。したがって、ピエゾ効果を有する材料として蛍石型構造を有するフッ化物、好ましくはＢａＭｇＦ４およびＢａＭｎＦ４のうちの少なくともいずれか一方を用いることによって、ピエゾ効果材層への印加電圧を第２半導体層に付与する応力に効率的に変換することができるので、第１半導体層と第２半導体層とのヘテロ界面への２次元電子ガス層の形成の有無を効率良く制御することができる。
【００３１】
また本発明によれば、ピエゾ効果を有する材料は、ポリフッ化ビニリデンであることが好ましい。ポリフッ化ビニリデンを用いることによって、酸化物などの無機材料を用いる場合に比べて、低い温度でピエゾ効果材層を形成することができる。したがって、加熱による第１半導体層および第２半導体層の特性の変化、たとえばバンドギャップの変化などを抑制することができるので、半導体装置の誤作動を防止し、信頼性を向上させることができる。
【００３２】
また本発明によれば、半導体装置は、第２半導体層の第１半導体層に接する側と反対側にソース電極、ゲート電極およびドレイン電極を備え、ピエゾ効果材層は、第２半導体層とゲート電極との間に設けられる。これによって、第１半導体層をチャネル層とする電界効果型トランジスタが実現される。ピエゾ効果材層は、第２半導体層とゲート電極との間に設けられるので、ゲート電極によって電圧を印加することができる。ゲート電極に印加される電圧であるゲート電圧がゼロの場合、ピエゾ効果材層には電圧が印加されないので、ピエゾ効果材層の変形は生じず、第２半導体層には応力が付与されない。このため、ゲート電圧がゼロの場合には、２次元電子ガス層は形成されないので、ソース電極とドレイン電極との間に電圧を印加しても電流は流れない。ゲート電極にゲート電圧を印加すると、ピエゾ効果材層に電圧が印加され、ピエゾ効果材層の変形が生じるので、第２半導体層に応力が付与され、第１半導体層と第２半導体層とのヘテロ界面に２次元電子ガス層が形成される。この状態でソース電極とドレイン電極との間に電圧を印加すると電流が流れる。
【００３３】
このようにゲート電極を用いてピエゾ効果材層に電圧を印加する構成とすると、ピエゾ効果材層に電圧を印加するための電極をゲート電極と別に設ける場合に必要な、ピエゾ効果材層への電圧の印加とゲート電極へのゲート電圧の印加とを同期して行なう手段が不要となるので、装置構成を簡略化することができる。また、同期がずれることがないので、ゲート電圧がゼロの場合にピエゾ効果材層に電圧が印加されることを防ぎ、ソース電極とドレイン電極との間に過電流が流れることを防止することができる。したがって、ピエゾ効果材層に電圧を印加するための電極をゲート電極と別に設ける場合に比べて、過電流による半導体装置の破壊を一層抑制することができる。
【００３４】
また本発明によれば、第１半導体層および第２半導体層を構成する半導体材料は、窒化物系ＩＩＩ−Ｖ族化合物半導体であることが好ましい。窒化物系ＩＩＩ−Ｖ族化合物半導体は、シリコンなどに比べて高い電子移動度を示すので、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いることによって、たとえば電界効果型トランジスタにおけるスイッチング時間を短縮し、半導体装置の応答性を向上させることができる。したがって、電力損失を抑え、電力の利用効率を大幅に向上させることができるので、半導体装置の省エネルギ化および小形化を図ることができる。
【発明を実施するための最良の形態】
【００３５】
図１は、本発明の実施の一形態である半導体装置１の構成を簡略化して示す断面図である。本実施の形態として例示する半導体装置１は、電界効果型トランジスタ１である。半導体装置１は、基板１１、バッファ層１２、第１半導体層であるチャネル層１３、第２半導体層であるバリア層１４、応力付与手段であるピエゾ効果膜層１５、ソース電極１６、ドレイン電極１７およびゲート電極１８を含んで構成される。
【００３６】
バッファ層１２、チャネル層１３およびバリア層１４は、基板１１の厚み方向の一方側の表面部にこの順に順次積層される。チャネル層１３は、厚み方向の一方側の表面部でバリア層１４に接し、他方側の表面部でバッファ層１２に接するように設けられる。チャネル層１３とバリア層１４とは、ヘテロ接合を形成する。バリア層１４のチャネル層１３に接する側と反対側の表面部には、ピエゾ効果材層１５、ソース電極１６およびドレイン電極１７が設けられる。ピエゾ効果材層１５のバリア層１４に接する側と反対側の表面部には、ゲート電極１８が設けられる。すなわち、ピエゾ効果材層１５は、バリア層１４とゲート電極１８との間に設けられ、ゲート電極１８によって電圧を印加することができる。
【００３７】
ソース電極１６、ドレイン電極１７およびゲート電極１８は、離間して設けられる。ピエゾ効果材層１５は、ソース電極１６とドレイン電極１７との間に設けられる。本実施の形態では、ピエゾ効果材層１５は、バリア層１４のソース電極１６およびドレイン電極１７が形成されている部分を除く残余の部分全体を覆うように、ソース電極１６およびドレイン電極１７に接して設けられる。
【００３８】
チャネル層１３とバリア層１４とは、下記式（１）および（２）の関係を満足するように形成される。
ａ１≦ａ２                                                        …（１）
Ｅｇ１＜Ｅｇ２                                                    …（２）
【００３９】
ここで、ａ１は、チャネル層１３を構成する半導体材料のａ軸格子定数（以後、単にチャネル層１３のａ軸格子定数とも称する）を示す。ａ２は、バリア層１４を構成する半導体材料のａ軸格子定数（以後、バリア層１４のａ軸格子定数とも称する）を示す。Ｅｇ１は、チャネル層１３を構成する半導体材料のバンドキャップ（以後、チャネル層１３のバンドギャップとも称する）を示す。Ｅｇ２は、バリア層１４を構成する半導体材料のバンドギャップ（以後、バリア層１４のバンドギャップとも称する）を示す。
【００４０】
また、ａ軸格子定数とは、ＧａＮ系の半導体が採るウルツ鉱構造などの結晶格子のａ軸方向の格子定数のことである。なお、本明細書中のａ軸格子定数およびバンドギャップの値は、特に指定のない限り、バルク状態すなわち無歪み状態における値である。これらのａ軸格子定数およびバンドギャップの値は、たとえば赤崎勇編「アドバンスト  エレクトロニクスＩ−１  ＩＩＩ−Ｖ族化合物半導体」（株式会社倍風館、２００２年１０月３０日初版第４刷発行、３３０〜３３１ページ）などに記載されている。また、ａ軸格子定数に関しては、基板上に目的とする半導体材料を転位による格子緩和が生じるくらい厚く成膜し、得られた半導体膜をＸ線回折法で分析することによって求めることもできる。また、バンドギャップに関しては、ａ軸格子定数を測定する際と同様にして形成した半導体膜を顕微フォトルミネッセンス法などのフォトルミネッセンス法で分析することによって求めることができる。
【００４１】
バリア層１４のａ軸格子定数ａ２がチャネル層１３のａ軸格子定数ａ１よりも小さい（ａ１＞ａ２）場合、バリア層１４が面内引張応力を受けて電子が誘起され、チャネル層１３とバリア層１４との界面に２次元電子ガス層が形成される。
【００４２】
本実施の形態では、上記式（１）に示すように、バリア層１４のａ軸格子定数ａ２は、チャネル層１３のａ軸格子定数ａ１以上（ａ１≦ａ２）であるので、バリア層１４は、チャネル層１３との界面に平行な方向に作用する面内引張応力を受けない。このため、外力を加えない状態では、チャネル層１３とバリア層１４とのヘテロ界面には、電子は誘起されない。
【００４３】
具体的には、バリア層１４のａ軸格子定数ａ２がチャネル層１３のａ軸格子定数ａ１よりも大きい（ａ１＜ａ２）場合、バリア層１４は面内圧縮応力を受けるので、正孔が誘起される。また、バリア層１４のａ軸格子定数ａ２がチャネル層１３のａ軸格子定数ａ１と等しい（ａ１＝ａ２）場合、バリア層１４は面内引張応力も面内圧縮応力も受けないので、電子も正孔も誘起されない。ここで、面内圧縮応力とは、チャネル層１３とバリア層１４とのヘテロ界面に平行な方向に作用する圧縮応力のことである。
【００４４】
このように、外力を加えない状態では、チャネル層１３とバリア層１４との界面には、電子が誘起されず、２次元電子ガス層は形成されない。２次元電子ガス層が形成されていないと、上記式（２）に示すようにバリア層１４のバンドギャップＥｇ２はチャネル層１３のバンドギャップＥｇ１よりも大きい（Ｅｇ１＜Ｅｇ２）ので、ソース電極１６とドレイン電極１７との間に電圧を印加しても、ドレイン電流は流れない。
【００４５】
本実施の形態では、バリア層１４に接してピエゾ効果材層１５が設けられる。ピエゾ効果材層１５は、後述するピエゾ効果を有する材料（以後、ピエゾ材料とも称する）で形成されるので、電圧の印加によって変形し、その変形によってバリア層１４に応力を付与することができる。具体的には、ゲート電極１８に電圧を印加すると、ピエゾ効果材層１５に電圧が印加され、ピエゾ効果材層１５に結晶変位が生じてピエゾ効果材層１５が変形し、これによってバリア層１４に面内引張応力などの応力が付与される。
【００４６】
前述のように電子が誘起されていない状態または正孔が誘起された状態で、ピエゾ効果材層１５に電圧を印加し、バリア層１４に面内引張応力などの応力を付与すると、バリア層１４に歪みが生じ、チャネル層１３とバリア層１４との界面に電子が誘起され、２次元電子ガス層が形成される。これによって、ドレイン電流が流れることのできる状態となるので、ソース電極１６とドレイン電極１７との間に電圧を印加するとドレイン電流が流れる。
【００４７】
ゲート電極１８に印加される電圧（以後、ゲート電圧と称する）がゼロであり、ピエゾ効果材層１５に電圧が印加されないと、ピエゾ効果材層１５の変形は生じないので、バリア層１４には応力が付与されない。この状態は、前述の外力を加えていない状態であり、この状態ではヘテロ界面に２次元電子ガス層が形成されないので、ソース電極１６とドレイン電極１７との間に電圧を印加してもドレイン電流は流れない。
【００４８】
このように、本実施の形態の半導体装置１は、チャネル層１３とバリア層１４とのヘテロ構造を含むにも拘らず、チャネル層１３とバリア層１４とのヘテロ界面に２次元電子ガス層が形成されている状態と、形成されていない状態との２つの状態に変化させることができるので、電流が流れる状態と流れない状態とを切換えることができる。したがって、半導体装置１として、ノーマルオフタイプの電界効果型トランジスタを得ることができる。これによって、ゲート電圧がゼロの場合にソース電極１６とドレイン電極１７との間に過電流が流れることを防ぎ、過電流による半導体装置１の破壊を抑えることができる。
【００４９】
また、本実施の形態では、ピエゾ効果材層１５によってバリア層１４に応力を付与するので、ピエゾ効果材層１５に電圧を印加するか否かによって、バリア層１４に作用する応力を変化させ、チャネル層１３とバリア層１４とのヘテロ界面に２次元電子ガス層が形成されるか否かを制御することができる。したがって、ドレイン電流が流れる状態（以後、導通状態とも称する）と、ドレイン電流が流れない状態（以後、遮断状態とも称する）との切換え動作を容易に制御することができる。また、ドレイン電流が流れる導通状態と、ドレイン電流が流れない遮断状態とを迅速に切換えることができるので、道通状態と遮断状態との切換えに要する時間であるスイッチング時間を短縮し、半導体装置１の動作速度を向上させることができる。
【００５０】
また、本実施の形態では、ゲート電極１８によってピエゾ効果材層１５に電圧を印加するので、ピエゾ効果材層１５に電圧を印加するための電極を別に設ける必要がない。また、ゲート電圧がゼロ、すなわちゲート電極１８に電圧が印加されていないと、ピエゾ効果材層１５に電圧が印加されず、ゲート電極１８に電圧を印加すると、ピエゾ効果材層１５に電圧が印加されることになる。このように、ゲート電極１８を用いてピエゾ効果材層１５に電圧を印加する構成とすると、ピエゾ効果材層１５への電圧の印加をゲート電極１８への電圧の印加と同期して行なわせることができるので、ピエゾ効果材層１５への電圧の印加とゲート電極１８へのゲート電圧の印加とを同期して行なう手段が不要となる。したがって、ピエゾ効果材層１５に電圧を印加するための電極をゲート電極１８と別に設ける場合に比べ、装置構成を簡略化することができる。
【００５１】
また、ゲート電極１８への電圧の印加とピエゾ効果材層１５への電圧の印加との同期がずれることがないので、ゲート電圧がゼロの場合にピエゾ効果材層１５に電圧が印加されることを防ぎ、ソース電極１６とドレイン電極１７との間に過電流が流れることをより確実に防止することができる。したがって、ピエゾ効果材層１５に電圧を印加するための電極をゲート電極１８と別に設ける場合に比べて、過電流による半導体装置１の破壊を一層抑制することができる。
【００５２】
チャネル層１３のａ軸格子定数ａ１とバリア層１４のａ軸格子定数ａ２との差は、小さい方が好ましい。具体的には、バリア層１４のａ軸格子定数ａ２から、チャネル層１３のａ軸格子定数ａ１を差引いた値（ａ２−ａ１）が、０．００２ｎｍ以下であることが好ましい。これによって、より小さい電圧で、チャネル層１３とバリア層１４との界面に２次元電子ガス層を形成させ、半導体装置１である電界効果型トランジスタ１を作動させる（オンする）ことができるので、半導体装置１の消費電力量を低減することができる。
【００５３】
バリア層１４のバンドギャップＥｇ２からチャネル層１３のバンドギャップＥｇ１を差引いた値（Ｅｇ２−Ｅｇ１）は、０．０５ｅＶ以上であることが好ましい。これによって、チャネル層１３とバリア層１４とのヘテロ界面に２次元電子ガスを閉じ込めることができる。
【００５４】
チャネル層１３と基板１１との間に設けられるバッファ層１２は、基板１１とチャネル層１３との界面への積層欠陥の発生を防止するために設けられる。バッファ層１２を設けずに基板１１の表面部にチャネル層１３を直接形成すると、基板１１を構成する材料の結晶構造とチャネル層１３を構成する半導体材料の結晶構造とが異なる場合に、基板１１とチャネル層１３との界面付近に積層欠陥と呼ばれる格子歪みが発生する恐れがある。積層欠陥が発生すると、電子などのキャリアが散乱され、キャリアの輸送性能が低下する可能性がある。したがって、基板１１とチャネル層１３との間にはバッファ層１２を設けることが好ましい。バッファ層１２を設けることによって、積層欠陥の発生を防止することができるので、積層欠陥によるキャリアの散乱を防ぎ、キャリア輸送性能に優れる半導体装置１を実現することができる。
【００５５】
基板１１の材料としては、たとえばサファイア、シリコン（化学式Ｓｉ）、窒化ガリウム（化学式ＧａＮ）、窒化アルミニウム（化学式ＡｌＮ）、炭化ケイ素（化学式ＳｉＣ）、酸化亜鉛（ＺｎＯ）などが挙げられる。基板１１の厚さは、たとえば３００μｍである。
【００５６】
バッファ層１２は、たとえば半導体材料で形成される。バッファ層１２を構成する半導体材料は、バッファ層１２と基板１１との界面付近およびバッファ層１２とチャネル層１３との界面付近への積層欠陥の発生を防止することができるように、基板１１を構成する材料およびチャネル層１３を構成する半導体材料の種類などに応じて適宜選択される。
【００５７】
バッファ層１２、チャネル層１３およびバリア層１４を構成する半導体材料としては、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（化学式ＧａＡｓ）などのＩＩＩ−Ｖ族化合物半導体、硫化亜鉛（化学式ＺｎＳ）などのＩＩ−ＶＩ族化合物半導体などの化合物半導体を用いることが好ましく、その中でも、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いることがさらに好ましい。化合物半導体、特に窒化物系ＩＩＩ−Ｖ族化合物半導体は、シリコン（Ｓｉ）などの単体半導体と比較して、より高い電子移動度を示すので、これらの半導体でバッファ層１２、チャネル層１３およびバリア層１４を形成することによって、スイッチング時間を短縮し、半導体装置１の応答性を向上させることができる。これによって、電力損失を抑え、電力の利用効率を大幅に向上させることができるので、半導体装置１の省エネルギ化および小形化を図ることができる。
【００５８】
また、化合物半導体は、ａ軸格子定数およびバンドギャップの調整が容易であることから、チャネル層１３およびバリア層１４を構成する半導体材料として特に好適である。
【００５９】
ここで、窒化物系ＩＩＩ−Ｖ族化合物半導体とは、少なくとも窒素（元素記号Ｎ）を含むＶ族元素と、ホウ素（元素記号Ｂ）、アルミニウム（元素記号Ａｌ）、ガリウム（元素記号Ｇａ）、インジウム（元素記号Ｉｎ）などのＩＩＩ族元素との化合物半導体のことである。窒化物系ＩＩＩ−Ｖ族化合物半導体としては、窒化ガリウム（ＧａＮ）などの二元化合物半導体、窒化アルミニウム−ガリウム−インジウム（ＡｌＧａＩｎＮ）、窒化ホウ素−ガリウム−インジウム（ＢＧａＩｎＮ）などの多元化合物半導体などが挙げられる。
【００６０】
なお、多元化合物半導体を化学式で表す場合には、構成元素を並べて示す。たとえば、ＡｌＧａＩｎＮは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）および窒素（Ｎ）の四元化合物半導体を表す。多元化合物半導体において、各元素の組成比を示す場合には、化学式において各元素の横に添え字として記載する。たとえば、Ａ、ＢおよびＣをＩＩＩ族元素とし、ＤをＶ族元素とすると、ＡＢＣＤの四元化合物半導体は、ＡｘＢｙＣ１−ｘ−ｙＤ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ＜１）で表される。
【００６１】
上記式（１）および（２）の関係を満足するチャネル層１３およびバリア層１４は、各層を構成する半導体材料に含まれる元素および各元素の組成比を適宜選択することによって実現することができる。たとえば、ＧａＮのａ軸格子定数は０．３１８９ｎｍ（３．１８９Å）であり、３００Ｋにおけるバンドギャップは３．３ｅＶであり、Ａｌ０.２Ｇａ０.７５Ｉｎ０.０５Ｎのａ軸格子定数は０．３１９１ｎｍ（３．１９１Å）であり、３００Ｋにおけるバンドギャップは３．５ｅＶであるので、チャネル層１３をＧａＮで形成し、バリア層１４をＡｌ０.２Ｇａ０.７５Ｉｎ０.０５Ｎで形成することによって、上記式（１）および（２）の関係を満足するチャネル層１３およびバリア層１４を実現することができる。
【００６２】
バッファ層１２、チャネル層１３およびバリア層１４は、たとえば、有機金属化学気相成長（Molecular Organic Chemical Vapor Deposition；略称ＭＯＣＶＤ）法、分子線エピタキシ（Molecular Beam Epitaxy；略称：ＭＢＥ）法などによって形成することができる。これらの方法を用いてバッファ層１２を形成する際の基板１１の温度は、４００℃以上、８００℃以下であることが好ましい。基板１１の温度を前記範囲にすることによって、基板１１とバッファ層１２との界面への積層欠陥の発生を一層抑制することができる。
【００６３】
バッファ層１２の厚さは、たとえば２０ｎｍである。チャネル層１３の厚さｄ１は、たとえば３μｍである。バリア層１４の厚さｄ２は、たとえば２０ｎｍである。本実施の形態では、第１半導体層であるチャネル層１３の厚さｄ１は、第２半導体層であるバリア層１４の厚さｄ２よりも大きく（ｄ１＞ｄ２）なるように選択される。たとえば、チャネル層１３の厚さｄ１が１〜３μｍ程度である場合、バリア層１４の厚さｄ２は数十ｎｍである。
【００６４】
ピエゾ効果材層１５は、ピエゾ効果を有する材料（ピエゾ材料）で形成される。ピエゾ効果材層１５を形成するピエゾ材料としては、ピエゾ効果を有するものであれば特に制限されず、無機材料および有機材料のいずれを用いてもよい。以後、ピエゾ材料として用いられる無機材料を無機ピエゾ材料とも称する。また、ピエゾ材料として用いられる有機材料を有機ピエゾ材料とも称する。
【００６５】
無機ピエゾ材料としては、ペロブスカイト構造を有する酸化物、蛍石型構造を有するフッ化物が好適に用いられる。これらの化合物は、顕著なピエゾ効果を示し、印加電圧を効率良く結晶変位に変換することができる。ピエゾ材料として、ペロブスカイト構造を有する酸化物および蛍石型構造を有するフッ化物のうちの少なくともいずれか１種を用いることによって、印加電圧をバリア層１４に付与する応力に効率的に変換することのできるピエゾ効果材層１５を実現することができる。したがって、チャネル層１３とバリア層１４とのヘテロ界面への２次元電子ガス層の形成の有無を効率良く制御することができる。これらの化合物の中でも、ペロブスカイト構造を有する酸化物は、優れたピエゾ効果を示すので、特に好適に用いられる。
【００６６】
ペロブスカイト構造を有する酸化物としては、ピエゾ効果を有するものであれば特に制限されず、公知のものを使用できる。その中でも、チタン酸バリウム（化学式ＢａＴｉＯ３）、チタン酸ジルコン酸ランタン鉛（化学式（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、タンタル酸ストロンチウムビスマス（化学式ＳｒＢｉ２Ｔａ２Ｏ９）、チタン酸ビスマス（化学式Ｂｉ４Ｔｉ３Ｏ９）、ニオブ酸リチウム（化学式ＬｉＮｂＯ３）およびニオブ酸ストロンチウム（化学式Ｓｒ２Ｎｂ２Ｏ７）は、強誘電体メモリ（Ferro-electric Random Access Memory；略称ＦｅＲＡＭ）の強誘電体膜材料として用いられるほどに特に顕著なピエゾ効果を示し、印加電圧を一層効率良く結晶変位に変換させることができるので、好適に用いられる。これらの化合物を用いることによって、２次元電子ガス層が形成されている状態と形成されていない状態とをより小さい電圧で切換えることができるので、半導体装置１の消費電力量を低減することができる。
【００６７】
ここで、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３は、鉛（Ｐｂ）、ランタン（Ｌａ）、ジルコニウム（Ｚｒ）およびチタン（Ｔｉ）の複合酸化物を表す。（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３としては、たとえばＰｂ０．８Ｌａ０．２Ｚｒ０．２Ｔｉ０．８Ｏ３などが挙げられる。（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３は、ＰｂおよびＬａのいずれか一方を含有しないもの、たとえばチタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３など、ならびにＺｒおよびＴｉのいずれか一方を含有しないものも含む。
【００６８】
蛍石型構造を有するフッ化物としては、ピエゾ効果を有するものであれば特に制限されず、公知のものを使用できる。その中でも、優れたピエゾ効果を示すことから、フッ化マグネシウムバリウム（化学式ＢａＭｇＦ４）、フッ化マンガンバリウム（化学式ＢａＭｎＦ４）が好適に用いられる。
【００６９】
これらの無機ピエゾ材料でピエゾ効果材層１５を形成する場合、ピエゾ効果材層１５は、反応性スパッタリング法などのスパッタ法、スピンコート法などによって形成することができる。たとえば、反応性スパッタリング法を用いる場合には、前述のピエゾ材料をターゲットに用い、バリア層１４の表面に堆積させることによってピエゾ効果材層１５を形成することができる。このときの基板１１の温度は、たとえば６００℃程度である。スパッタガスとしては、たとえば、アルゴン（分子式Ａｒ）などの希ガスに、酸素（分子式Ｏ２）などの活性ガスを混合したプラズマなどが挙げられる。また、スピンコート法を用いる場合には、前述のピエゾ材料を適当な溶剤に溶解または分散させた溶液をバリア層１４の表面に塗布した後、焼成することによって形成することができる。このときの焼成温度は、たとえば５００〜７００℃程度である。
【００７０】
ピエゾ効果材層１５のピエゾ材料として用いられる有機材料としては、優れたピエゾ効果を示すことから、ポリフッ化ビニリデンが好適に用いられる。
【００７１】
有機ピエゾ材料を用いる場合には、スピンコート法などによってピエゾ効果材層１５を形成することができる。具体的には、前述の有機ピエゾ材料を適当な溶剤に溶解または分散させた溶液をバリア層１４の表面に塗布した後、乾燥させることによってピエゾ効果材層１５を形成することができる。塗布後の乾燥温度は、たとえば８０〜１５０℃であり、無機ピエゾ材料を用いてスパッタ法でピエゾ効果材層１５を形成する際の基板１１の温度および無機ピエゾ材料を用いてスピンコート法でピエゾ効果材層１５を形成する際の焼成温度よりも低い。また、有機ピエゾ材料を用いると、無機ピエゾ材料を用いてスピンコート法でピエゾ効果材層１５を形成する場合に必要な焼成工程が不要になる。
【００７２】
このように、有機ピエゾ材料を用いた場合には、前述の無機ピエゾ材料を用いる場合に比べて、低い温度でピエゾ効果材層１５を形成することができる。これによって、基板１１、ならびにピエゾ効果材層１５の形成前に基板１１の一方の表面部側に形成されるバッファ層１２、チャネル層１３およびバリア層１４などの各層の加熱による特性変化を防ぐことができる。たとえば、チャネル層１３およびバリア層１４への加熱による格子欠陥の発生を防ぎ、バンドギャップなどの変化を抑制することができる。したがって、ポリフッ化ビニリデンなどの有機ピエゾ材料を用いることによって、半導体装置１の誤作動を防止し、信頼性を向上させることができる。
【００７３】
ピエゾ材料として無機材料および有機材料のいずれを用いるかは、チャネル層１３、バリア層１４などの各層を構成する材料の種類などに応じて適宜選択することができる。
【００７４】
ピエゾ効果材層１５の厚さは、たとえば１００〜１５００ｎｍである。ピエゾ効果材層１５の厚さは、これに限定されず、バリア層１４の厚さｄ２、バリア層１４を構成する半導体材料の種類、ピエゾ効果材層１５を構成するピエゾ材料の種類などの各種条件に応じて、広い範囲から適宜選択することができる。
【００７５】
本実施の形態とは異なるけれども、ピエゾ効果材層１５は、ソース電極１６およびドレイン電極１７に接しないように、ソース電極１６およびドレイン電極１７から間隔を空けて設けられてもよい。ただし、バリア層１４に対して効率的に面内引張応力を付与するためには、本実施の形態のように、バリア層１４のソース電極１６およびドレイン電極１７が形成されていない部分全体を覆うように、ソース電極１６およびドレイン電極１７に接してピエゾ効果材層１５を形成する方が好ましい。このようにバリア層１４のソース電極１６およびドレイン電極１７が形成されていない部分全体を覆うようにピエゾ効果材層１５を形成することによって、バリア層１４のより多くの部分にピエゾ効果材層１５からの応力を付与し、バリア層１４を効率的に歪ませることができる。
【００７６】
ソース電極１６およびドレイン電極１７は、たとえばハフニウム（化学式Ｈｆ）、アルミニウム（化学式Ａｌ）、金（化学式Ａｕ）などの金属材料などの導電性材料で形成される。ソース電極１６およびドレイン電極１７は、前述の導電性材料で形成される膜をその厚み方向に積層して成る多層導電膜で形成されてもよい。ソース電極１６およびドレイン電極１７は、たとえば、バリア層１４の厚み方向一方側の表面部にソース電極１６およびドレイン電極１７を形成するべく予め定める部分が開口されたレジストマスクを形成した後、レジストマスクで覆われていない部分に前述の導電性材料をスパッタ法などによって堆積させて導電膜を形成することによって形成される。ソース電極１６およびドレイン電極１７の厚さ、すなわちソース電極１６およびドレイン電極１７となる導電膜の厚さは、たとえば３００ｎｍである。
【００７７】
ゲート電極１８は、たとえば金（Ａｕ）などの導電性材料で形成される。ゲート電極１８は、たとえばスパッタ法などによって形成することができる。ゲート電極１８の厚さは、たとえば２００ｎｍである。
【００７８】
以上に述べた基板１１、バッファ層１２、チャネル層１３、バリア層１４、ソース電極１６、ドレイン電極１７およびゲート電極１８の厚さ、ならびに各層の形成工程などにおける温度などは、以上に述べた値に制限されず、基板１１および各層を構成する材料の種類などに応じて広い範囲から適宜選択することができる。
【００７９】
以上のように、本実施の形態の半導体装置１は、第２半導体層であるバリア層１４に応力を付与する応力付与手段として、ピエゾ効果材層１５を備える。応力付与手段は、ピエゾ効果材層１５に限定されず、ピエゾ効果材層１５のように、バリア層１４に少なくとも面内引張応力を付与することができ、かつその応力の付与状態を制御することのできるものであれば、応力付与手段として用いることができる。ただし、本実施の形態のように、ピエゾ効果材層１５を用いる方が、バリア層１４への応力の付与状態の制御が容易であり、また装置構成を簡略化することができるので好ましい。
【００８０】
図２は、本発明の実施の他の形態である半導体装置２の構成を簡略化して示す断面図である。本実施の形態の半導体装置２は、前述の実施の一形態の半導体装置１と類似し、対応する部分については同一の参照符号を付して説明を省略する。本実施の形態の半導体装置２において注目すべきは、バッファ層２２が、異なる半導体材料で形成される２種類の層を含むことである。具体的には、バッファ層２２は、第１バッファ層２０と、第１バッファ層２０を構成する半導体材料と異なる半導体材料で形成される第２バッファ層２１とが交互に積層された積層構造を有する。
【００８１】
このように、バッファ層２２を複数の層で形成すると、基板１１と接する側に基板１１との格子整合性に優れるバッファ層を設け、チャネル層１３と接する側にチャネル層１３との格子整合性に優れるバッファ層を設けることができる。したがって、バッファ層２２と基板１１との界面付近およびバッファ層２２とチャネル層１３との界面付近への積層欠陥の発生を一層抑制することができるので、キャリア輸送性能を向上させることができる。
【００８２】
バッファ層２２は、前述の実施形態のバッファ層１２と同様の材料を用いて形成することができる。バッファ層２２は、たとえば、ＭＯＣＶＤ法、ＭＢＥ法などを用いて、基板１１の表面部に第１バッファ層２０および第２バッファ層２１を交互に積層することによって形成することができる。バッファ層２２の全体の厚さは、たとえば２０ｎｍである。
【００８３】
本実施の形態では、バッファ層２２は、３つの第１バッファ層２０と３つの第２バッファ層２１とを含む。バッファ層２２を構成する層の数はこれに限定されず、広い範囲から適宜選択することができる。たとえば、バッファ層２２は、１つの第１バッファ層２０と１つの第２バッファ層２１とで形成されてもよい。また、バッファ層２２を構成する層の種類は、本実施の形態では２種類であるけれども、これに限定されず、３種類以上であってもよい。
【００８４】
以上に述べた実施の第一形態および他の形態の半導体装置１，２は、電界効果型トランジスタであるけれども、本発明の半導体装置は、これに限定されず、少なくとも、上記式（１）および（２）を満足する第１半導体層および第２半導体層の２種類の半導体層と、第２半導体層に応力を付与する応力付与手段とを備えるものであれば、どのような構成であってもよい。
【実施例】
【００８５】
（実施例１）
本実施例では、以下のようにして、前述の図１に示す半導体装置１と同様の構成の電界効果型トランジスタ（略称ＦＥＴ）を作製した。
【００８６】
ＭＯＣＶＤ法を用いて、厚さ３５０μｍのサファイア基板（以後、単に基板とも称する）上に、窒化ガリウム（ＧａＮ）からなる厚さ２０ｎｍのバッファ層を基板温度５００℃で成長させ、引続いて基板温度１１００℃で窒化ガリウム（ＧａＮ）からなるチャネル層を３μｍ成長させた。さらにチャネル層の上に、基板温度１１００℃で、Ａｌ０.２Ｇａ０.７５Ｉｎ０.０５Ｎからなるバリア層を２０ｎｍ成長させた。
【００８７】
なお、チャネル層を構成するＧａＮのａ軸格子定数ａ１は０．３１８９ｎｍ（３．１８９Å）であり、３００ＫにおけるバンドギャップＥｇ１は３．３ｅＶである。バリア層を構成するＡｌ０.２Ｇａ０.７５Ｉｎ０.０５Ｎのａ軸格子定数ａ２は０．３１９１ｎｍ（３．１９１Å）であり、３００ＫにおけるバンドギャップＥｇ２は３．５ｅＶである。
【００８８】
次いで、バリア層の上にレジスト層を形成し、フォトリソグラフィー技術を用いてパターニングし、ソース電極およびドレイン電極を形成するべく予め定める部分が開口されたレジストマスクを形成した。バリア層のレジストマスクで覆われていない部分に、ハフニウム（Ｈｆ）を１０ｎｍ、アルミニウム（Ａｌ）を１００ｎｍ、ハフニウム（Ｈｆ）を４０ｎｍ、金（Ａｕ）を２４０ｎｍ順次堆積させて、Ｈｆ（１０ｎｍ）／Ａｌ（１００ｎｍ）／Ｈｆ（４０ｎｍ）／Ａｕ（２４０ｎｍ）の多層膜を形成し、温度８２５℃で３０秒間熱処理を行ない、ソース電極およびドレイン電極を形成した。
【００８９】
次いで、レジストマスクを除去し、バリア層のソース電極およびドレイン電極が形成されていない部分に、スパッタ法によって基板温度６００℃でチタン酸バリウム（ＢａＴｉＯ３）を１μｍ堆積させ、ピエゾ効果材層を形成した。本実施例では、チタン酸バリウム（ＢａＴｉＯ３）をターゲットに用いて、アルゴン（Ａｒ）と酸素（Ｏ２）とを混合したプラズマによる反応性スパッタリングによってピエゾ効果材層を形成した。
【００９０】
形成されたピエゾ効果材層、ソース電極およびドレイン電極の上に、ゲート電極を形成するべく予め定める部分が開口されたレジストマスクを形成し、ピエゾ効果材層のレジストマスクで覆われていない部分に、金（Ａｕ）を０．５μｍ堆積させ、ゲート電極を形成した。
【００９１】
以上のようにして、実施例１の電界効果型トランジスタを作製した。作製したトランジスタについて、ソース−ドレイン間電圧ＶＤＳとドレイン電流ＩＤとの関係（以後、電流−電圧特性と称する）を、ゲート電圧Ｖｇを変化させて調べた。その結果を図３に示す。
【００９２】
図３は、実施例１で作製したトランジスタの電流−電圧特性を示す図である。図３において、横軸はソース−ドレイン間電圧ＶＤＳ（Ｖ）を示し、縦軸はドレイン電流ＩＤ（ｍＡ）を示す。また、図３において、参照符３１で示される曲線はゲート電圧Ｖｇが０Ｖの場合を示し、参照符３２で示される曲線はゲート電圧Ｖｇが３Ｖの場合を示し、参照符３３で示される曲線はゲート電圧Ｖｇが６Ｖの場合を示し、参照符３４で示される曲線はゲート電圧Ｖｇが９Ｖの場合を示し、参照符３５で示される曲線はゲート電圧Ｖｇが１２Ｖの場合を示す。
【００９３】
図３に示すように、実施例１で作製したトランジスタは、参照符３１で示されるゲート電圧Ｖｇがゼロ（０）の場合には、ソース−ドレイン間電圧ＶＤＳを増加させてもドレイン電流ＩＤは流れず、ノーマルオフタイプのトランジスタであることが判った。
【００９４】
（実施例２）
本実施例では、実施例１と同様の構造のトランジスタにおいて、ピエゾ効果材層を形成するピエゾ材料の種類を変化させた場合の電流−電圧特性を調べた。
【００９５】
具体的には、表１に示す各ピエゾ材料を用いて表１に示す厚さのピエゾ効果材層を形成し、さらに基板として炭化ケイ素（ＳｉＣ）基板を用い、バッファ層を窒化アルミニウム（ＡｌＮ）で形成し、チャネル層を、Ｉｎ０.０５Ｇａ０.９５Ｎを基板温度８００℃で成長させて形成し、バリア層を、Ａｌ０.１Ｇａ０.８３Ｉｎ０.０７Ｎを基板温度８００℃で成長させて形成する以外は、実施例１と同様にして、表１に示すサンプル１〜８のトランジスタを作製した。ピエゾ効果材層以外の層および基板の厚さは、実施例１のトランジスタと同様とした。
【００９６】
なお、チャネル層を構成するＩｎ０.０５Ｇａ０.９５Ｎのａ軸格子定数ａ１は０．３２０７ｎｍ（３．２０７Å）であり、３００ＫにおけるバンドギャップＥｇ１は３．２５ｅＶである。バリア層を構成するＡｌ０.１Ｇａ０.８３Ｉｎ０.０７Ｎのａ軸格子定数ａ２は０．３２０７ｎｍ（３．２０７Å）であり、３００ＫにおけるバンドギャップＥｇ２は３．４ｅＶである。
【００９７】
表１に示すサンプル１〜８の各トランジスタについて、実施例１と同様にして、電流−電圧特性を調べたところ、ゲート電圧がゼロの場合には、ソース−ドレイン間電圧ＶＤＳを増加させてもドレイン電流ＩＤは流れず、ノーマルオフタイプのトランジスタであることが判った。
【００９８】
また、サンプル１〜８の各トランジスタについて、ソース−ドレイン間電圧ＶＤＳが２０Ｖであるときにドレイン電流ＩＤが２００ｍＡとなるゲート電圧Ｖｇ（Ｖ）を求めた。結果を表１に示す。
【００９９】
【表１】
2006156816.tif 000003
【０１００】
サンプル１とサンプル７との比較、およびサンプル２とサンプル８との比較から、ピエゾ材料としてペロブスカイト構造を有する酸化物を用いたサンプル１および２のトランジスタは、蛍石型構造を有するフッ化物を用いたサンプル７および８のトランジスタに比べ、より小さいゲート電圧Ｖｇで同量のドレイン電流ＩＤを流すことができることが判った。
【０１０１】
（実施例３）
本実施例では、ピエゾ効果材層であるチタン酸バリウム（ＢａＴｉＯ３）層の厚さを２００ｎｍにする以外は、実施例１と同様にして、実施例３の電界効果型トランジスタを作製した。
【０１０２】
作製したトランジスタについて、実施例１と同様にして、電流−電圧特性を調べたところ、ゲート電圧がゼロの場合には、ソース−ドレイン間電圧ＶＤＳを増加させてもドレイン電流ＩＤは流れず、ノーマルオフタイプのトランジスタであることが判った。
【０１０３】
また、作製したトランジスタについて、ソース−ドレイン間電圧ＶＤＳが２０Ｖであるときにドレイン電流ＩＤが２００ｍＡとなるゲート電圧Ｖｇ（Ｖ）を求めたところ、２０Ｖであった。
【０１０４】
この結果と表１に示す実施例２のサンプル１の結果とを比較すると、チャネル層のａ軸格子定数ａ１とバリア層のａ軸格子定数ａ２とが等しいサンプル１のトランジスタの方が、チャネル層のａ軸格子定数ａ１とバリア層のａ軸格子定数ａ２との差が０．０００２ｎｍである実施例３のトランジスタに比べ、より小さいゲート電圧Ｖｇで同量のドレイン電流ＩＤを流すことができることが判った。このことから、チャネル層のａ軸格子定数ａ１とバリア層のａ軸格子定数ａ２との差が小さいほど、より小さいゲート電圧でトランジスタをオンさせることができることが判る。
【０１０５】
（実施例４）
本実施例では、以下のようにして、前述の図２に示す半導体装置２と同様の構成のトランジスタを作製した。
【０１０６】
ＭＯＣＶＤ法を用いて、厚さ３５０μｍのシリコン（Ｓｉ）基板上に、窒化ガリウム（ＧａＮ）膜および窒化アルミニウム（ＡｌＮ）膜をＧａＮ膜から順に基板温度５００℃で交互に成長させ、ＧａＮ膜１０層とＡｌＮ膜１０層とのＧａＮ／ＡｌＮ多層膜からなる厚さ２００ｎｍのバッファ層を形成した。ＧａＮ／ＡｌＮ多層膜を構成する各層のＧａＮ膜およびＡｌＮ膜の厚さは、それぞれ１０ｎｍとした。引続いて基板温度１１００℃で窒化ガリウム（ＧａＮ）からなる厚さ１．５μｍのチャネル層を形成した。さらにチャネル層の上に、基板温度１１００℃で、Ｂ０．０２Ｇａ０.９Ｉｎ０.０８Ｎからなる厚さ１０ｎｍのバリア層を形成した。
【０１０７】
なお、チャネル層を構成するＧａＮのａ軸格子定数ａ１は０．３１８９ｎｍ（３．１８９Å）であり、３００ＫにおけるバンドギャップＥｇ１は３．３ｅＶである。バリア層を構成するＢ０．０２Ｇａ０.９Ｉｎ０.０８Ｎのａ軸格子定数ａ２は０．３２０５ｎｍ（３．２０５Å）であり、３００ＫにおけるバンドギャップＥｇ２は３．５ｅＶである。
【０１０８】
次いで、実施例１と同様にして、Ｈｆ（１０ｎｍ）／Ａｌ（１００ｎｍ）／Ｈｆ（４０ｎｍ）／Ａｕ（２４０ｎｍ）多層膜からなるソース電極およびドレイン電極を形成した。その後、バリア層のソース電極およびドレイン電極が形成された部分を除く部分に、スピンコート法を用いてポリフッ化ビニリデン（比重１．７９、融点１７５℃）を塗布し、ピエゾ効果材層として厚さ５００ｎｍのポリフッ化ビニリデン膜を形成した。次いで、実施例１と同様にして、ゲート電極を形成した。
【０１０９】
以上のようにして、実施例４の電界効果型トランジスタを作製した。作製したトランジスタについて、実施例１と同様にして電流−電圧特性を調べた。その結果を図４に示す。
【０１１０】
図４は、実施例４で作製したトランジスタの電流−電圧特性を示す図である。図４において、横軸はソース−ドレイン間電圧ＶＤＳ（Ｖ）を示し、縦軸はドレイン電流ＩＤ（ｍＡ）を示す。また、図４において、参照符４１で示される曲線はゲート電圧Ｖｇが０Ｖの場合を示し、参照符４２で示される曲線はゲート電圧Ｖｇが３Ｖの場合を示し、参照符４３で示される曲線はゲート電圧Ｖｇが６Ｖの場合を示し、参照符４４で示される曲線はゲート電圧Ｖｇが９Ｖの場合を示し、参照符４５で示される曲線はゲート電圧Ｖｇが１２Ｖの場合を示す。
【０１１１】
図４に示すように、実施例４のトランジスタは、実施例１のトランジスタと同様、参照符４１で示されるゲート電圧Ｖｇがゼロの場合にはドレイン電流ＩＤが流れず、ノーマルオフタイプのトランジスタであることが判った。
【０１１２】
また、実施例１のトランジスタと実施例４のトランジスタとを比較すると、実施例４のトランジスタでは、同じ大きさのゲート電圧Ｖｇを印加したときに得られるドレイン電流ＩＤの大きさが、実施例１のトランジスタと比べて小さくなっている。たとえば、実施例４のトランジスタでは、参照符４５で示されるゲート電圧Ｖｇが１２Ｖの場合には、ドレイン電流ＩＤは１５０ｍＡであるけれども、実施例１のトランジスタでは、図３の参照符３５で示されるゲート電圧Ｖｇが１２Ｖの場合には、ドレイン電流ＩＤは２００ｍＡになっている。
【０１１３】
これは、実施例１のトランジスタでは、ピエゾ材料としてペロブスカイト構造の酸化物を用いているので、ポリフッ化ビニリデンを用いた実施例４のトランジスタに比べ、より小さな電圧でピエゾ効果材層の変形が生じ、バリア層に応力を付与することができたためであると推察される。
【０１１４】
以上のように、第１半導体層であるチャネル層と第２半導体層であるバリア層とを上記式（１）および（２）の関係を満足するように形成し、応力付与手段としてピエゾ効果材層を設けることによって、ノーマルオフタイプの電界効果型トランジスタを実現することができた。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施の一形態である半導体装置１の構成を簡略化して示す断面図である。
【図２】本発明の実施の他の形態である半導体装置２の構成を簡略化して示す断面図である。
【図３】実施例１で作製したトランジスタの電流−電圧特性を示す図である。
【図４】実施例４で作製したトランジスタの電流−電圧特性を示す図である。
【図５】従来のヘテロ構造を用いた電界効果型トランジスタの電流−電圧特性の一例を模式的に示す図である。
【図６】シリコンを用いたノーマルオフタイプのトランジスタの電流−電圧特性の一例を模式的に示す図である。
【符号の説明】
【０１１６】
１，２  半導体装置
１１  基板
１２，２２  バッファ層
１３  チャネル層
１４  バリア層
１５  ピエゾ効果材層
１６  ソース電極
１７  ドレイン電極
１８  ゲート電極
【図１】
2006156816.tif 000004
【図２】
2006156816.tif 000005
【図３】
2006156816.tif 000006
【図４】
2006156816.tif 000007
【図５】
2006156816.tif 000008
【図６】
2006156816.tif 000009