(57)【要約】【課題】  極浅接合の形成において、極浅接合の抵抗バラツキあるいは接合リーク電流のバラツキを抑制する。【解決手段】  素子分離領域１で画定された１つのＰＭＯＳトランジスタのＳ／Ｄ拡散層の形成される接合拡散層領域２は、互いに分離された同一サイズの第1接合拡散ブロック２ａ、第２接合拡散ブロック２ｂおよび第３接合拡散ブロック２ｃに分割されている。そして、この分割した複数の接合拡散ブロック上を入力ゲート電極３が配設され、電源配線４および出力配線５が形成される。このように、ＭＯＳトランジスタの接合拡散層領域を分割することで、フラッシュランプアニールのような低サーマルパジェットの熱処理により形成する極浅接合において、抵抗バラツキあるいは接合リーク電流のバラツキは抑制される。【選択図】  図１
2006060156.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体素子の１つのＰＮ接合が複数の拡散層に分割して設けられていることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された１つの絶縁ゲート電界効果トランジスタのソース拡散層あるいはドレイン拡散層が複数の拡散層に分割されていることを特徴とする半導体装置。
【請求項３】
半導体基板表面の所定の領域を複数のブロックに分割し各ブロックに不純物を導入する工程と、
フラッシュランプアニールの方法により前記各ブロックの不純物を活性化し前記各ブロックに不純物拡散層を形成する工程と、
を有し、
前記全ブロックの不純物拡散層を半導体素子の１つのＰＮ接合とすることを特徴とする半導体装置の製造方法。
【請求項４】
前記フラッシュランプアニール処理におけるランプ照射時間は１０ｍｓｅｃ以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に半導体基板表面に形成する極浅接合の拡散層およびその形成方法に関する。
【背景技術】
【０００２】
半導体装置を構成する絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタという）のような素子の微細化は、半導体装置の高性能化にとって最も有効であり、微細加工技術、薄層／薄膜形成技術等、半導体装置の製造に必須な製造技術が種々に研究開発され、現在の量産製造レベルにおける設計基準１３０ｎｍ〜９０ｎｍの製造技術から設計基準が６５ｎｍ更には４５ｎｍの製造技術に向けて精力的に進められている。
【０００３】
このような中で、ＭＯＳトランジスタのソース・ドレイン拡散層の薄層化も種々に検討されている。ｐ導電型不純物であるボロン不純物をドーピングする拡散層の場合、通常、ｎ導電型不純物の場合よりもその浅接合化は難しいが、ｐチャネル型のＭＯＳトランジスタのソース・ドレイン拡散層の接合深さは２０ｎｍあるいはそれ以下の極浅接合が必要になってきており、上記極浅接合の制御技術の開発が精力的に進められている。
【０００４】
以下、上述したような極浅接合の拡散層形成について図３〜６を参照して具体的に説明する。図３は、半導体装置の基本回路であるＣＭＯＳインバータであり、図４は、このＣＭＯＳインバータ回路のパターンレイアウト図である。図３のＣＭＯＳインバータ回路において、pチャネル型のＭＯＳトランジスタであるＰＭＯＳトランジスタ１０１とｎチャネル型のＭＯＳトランジスタであるＮＭＯＳトランジスタ１０２が、電源電圧Ｖddと接地電圧Ｖss間に直列に接続されている。そして、入力端子１０３に入力信号が印加され、出力端子１０４より出力信号が出力される。
【０００５】
上記ＣＭＯＳインバータ回路のパターンレイアウトは図4に示すようになる。図4に示すように、ＰＭＯＳトランジスタの素子活性領域でありＳ／Ｄ（ソース／ドレイン）拡散層を形成する接合拡散層領域２０１が設けられ、入力ゲート電極２０２、電源配線２０３および出力配線２０４が形成されている。ここで、電源配線２０３および出力配線２０４はそれぞれコンタクト孔２０５，２０６を通して接合拡散層領域２０１に電気的接続されている。同様に、ＮＭＯＳトランジスタのＳ／Ｄ拡散層を形成する接合拡散層領域２０７が設けられ、接地配線２０８および出力配線２０４がそれぞれコンタクト孔２０９，２１０を通して接合拡散層領域２０７に電気的接続されている。なお、入力ゲート電極２０２はＮＭＯＳトランジスタのゲート電極としても共通に配設される。
【０００６】
半導体装置は様々な種類、サイズのＭＯＳトランジスタあるいは素子の集積体である。特に、所定の回路性能を得るために、ＭＯＳトランジスタのゲート長（L）とゲート幅（W）の比（W／L）を変えることが、通常行われる。このため、色々なサイズのＭＯＳトランジスタのＳ／Ｄ拡散層が半導体基板上に存在している。図４のパターンレイアウトにおいては、ＰＭＯＳトランジスタ側の接合拡散層領域２０１が、ＮＭＯＳトランジスタ側の接合拡散層領域２０７より大きくなっている。これは、所定の回路性能を得るために、ＰＭＯＳトランジスタのゲート幅（W）をＮＭＯＳトランジスタのそれより大きくする必要があるためである。
【０００７】
上述したようなインバータ回路を構成するＣＭＯＳトラジスタにおいては、その性能（高いオン電流、低いオフ電流）をよく知られたスケーリング則のトレンド通りに維持するために、ＭＯＳトランジスタのＳ／Ｄ拡散層には極浅接合が要求される。そこで、これまで多用されてきたＲＴＡ（急速加熱アニール）に替わって、極浅接合の実現を目指した、スパイクアニール、フラッシュランプアニール、レーザーアニール等の様々な極短時間の熱処理すなわち低サーマルバジェットの熱処理が必要になる（例えば、特許文献１参照）。ここで、ＲＴＡの処理時間は数ｓｅｃ（秒）間であったが、上記低サーマルバジェットの処理時間は数ｍｓｅｃ間と極短時間になる。
【０００８】
しかし、発明者の検討によると、上記の低サーマルバジェットの熱処理においては、接合領域の拡散層のシート抵抗に接合領域のサイズ依存性が見られるようになることが判明した。図５は、上記フラッシュランプアニールを用いて、上記インバータ回路を構成するＣＭＯＳトランジスタの極浅接合を形成した時の、拡散層の幅とシート抵抗の相関を見たものである。ここで、横軸にはＰＭＯＳトランジスタのＳ／Ｄ拡散層の幅Ｗ（ゲート幅（Ｗ）に相当）を示し、縦軸にはＳ／Ｄ拡散層のシート抵抗を示す。図５から、拡散層幅Ｗが縮小するに従い、シート抵抗が徐々に小さくなることが判る
【０００９】
図６は、同様にフラッシュランプアニールを用いて、極浅接合を形成した時の、極浅接合の拡散層面積と接合リーク電流の相関を見たものである。拡散層面積が小さい程、接合リーク電流が少なくなっていることが判る。
【００１０】
図５,６で説明した事象は、低サーマルバジェットの熱処理であるスパイクアニールおよびレーザーアニールでも同様に生じる。一方、図示していないが、従来のＲＴＡ等のアニールでは十分な熱が加わっていることにより、拡散層の幅にかかわらずシート抵抗の値は一定である。同じく、拡散層面積にかかわらず接合リーク電流の値は一定である。
【００１１】
極浅接合の形成に必要な上記低サーマルバジェットの熱処理においては、必要最小限の熱量が供給される。このために、接合拡散層領域のサイズにより微妙な温度の差が発生し、それがシート抵抗や接合リークの差となって現われている。この温度の差は、昇温時よりも降温時において特に生じ易く、半導体基板上の絶縁膜あるいはシリコン材料による熱伝導率が関係している。一方、極浅接合が要求されない従来のＲＴＡによる熱処理では、十分な熱量が供給できているので、上記の問題は発生しない。
【特許文献１】特開２００４−０６３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の半導体装置のＣＭＯＳトランジスタのＳ／Ｄ拡散層、あるいはアナログ素子用のＰＮ接合を用いた拡散抵抗においては、所定の回路性能を得るために、様々なサイズ（形状、面積）のＳ／Ｄ拡散層領域、あるいは抵抗素子用の拡散層領域が形成されていた。ここで、６５ｎｍ技術ノード以降の微細ＣＭＯＳトランジスタにおいて要求される極浅接合を実現するために必要な極短時間の熱処理プロセスを行うと、図５，６で説明したような接合領域のサイズにより、拡散層のシート抵抗あるいは接合リーク電流が異なるという問題が発生してくる。そして、半導体装置を構成する半導体素子のサイズにより、例えばＭＯＳトランジスタの性能、アナログ素子の性能が変わってくるために、半導体装置の設計が非常に難しくなるという大きな問題が生じる。
【００１３】
本発明は、上述の事情に鑑みてなされたもので、６５ｎｍ技術ノード以降の例えばＭＯＳトランジスタのＳ／Ｄ拡散層の極浅接合形成において、極浅接合の抵抗バラツキあるいは接合リーク電流のバラツキを解決する拡散層構造とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、半導体装置にかかる発明は、半導体基板上に形成された半導体素子の１つのＰＮ接合が複数の拡散層に分割して設けられる、構成となっている。そして、半導体基板上に形成された１つの絶縁ゲート電界効果トランジスタのソース拡散層あるいはドレイン拡散層が複数の拡散層に分割される、構成となっている。
【００１５】
また、半導体装置の製造方法にかかる発明は、半導体基板表面の所定の領域を複数のブロックに分割し各ブロックに不純物を導入する工程と、フラッシュランプアニールの方法により前記各ブロックの不純物を活性化し前記各ブロックに不純物拡散層を形成する工程と、を有し、前記全ブロックの不純物拡散層を半導体素子の１つのＰＮ接合とする、構成になっている。
【００１６】
上記発明において、前記フラッシュランプアニール処理におけるランプ照射時間は１０ｍｓｅｃ以下であることが好適である。
【発明の効果】
【００１７】
本発明の構成によれば、６５ｎｍ技術ノード以降の微細ＣＭＯＳトランジスタにおいて要求される極浅接合を実現するために極短時間熱処理を行っても、極浅接合を有する微細ＣＭＯＳトランジスタの極浅接合のシート抵抗や接合リーク電流のバラツキを抑制することができ、半導体装置の設計が容易になる。
【発明を実施するための最良の形態】
【００１８】
以下に、図面を参照して本発明の好適な実施形態について説明する。図１は、半導体装置を構成するＣＭＯＳインバータ回路のパターンレイアウト図であり、従来の技術の図４に対応したものとなっている。そして、図２はこの実施形態における半導体装置の製造工程の流れ図である。
【００１９】
図１に示すように、半導体基板の表面には素子分離領域１で画定されたいわゆる素子活性領域が形成され、１つのＰＭＯＳトランジスタのＳ／Ｄ拡散層の形成される上記素子活性領域である接合拡散層領域２は、素子分離領域１で互いに分離された同一サイズの第1接合拡散ブロック２ａ、第２接合拡散ブロック２ｂおよび第３接合拡散ブロック２ｃに分割されている。そして、この分割した複数の接合拡散ブロック上をゲート絶縁膜（不図示）を介して入力ゲート電極３が配設されており、電源配線４および出力配線５が形成されている。ここで、電源配線４は、コンタクト孔６ａ、６ｂ、６ｃを通してそれぞれ第1接合拡散ブロック２ａ、第２接合拡散ブロック２ｂおよび第３接合拡散ブロック２ｃのソース拡散層に電気接続されており、これらのコンタクト孔６ａ、６ｂ、６ｃが接合拡散層領域２のソース拡散層のコンタクト孔６を構成することになる。同様に、出力配線５は、コンタクト孔７ａ、７ｂ、７ｃを通してそれぞれ第1接合拡散ブロック２ａ、第２接合拡散ブロック２ｂおよび第３接合拡散ブロック２ｃのドレイン拡散層に電気接続され、コンタクト孔７ａ、７ｂ、７ｃが接合拡散層領域２のドレイン拡散層のコンタクト孔７を構成することになる。
【００２０】
同様に、ＮＭＯＳトランジスタのＳ／Ｄ拡散層の形成される接合拡散層領域８が設けられ、接地配線９および出力配線５がそれぞれコンタクト孔１０，１１を通して接合拡散層領域８のソース拡散層およびドレイン拡散層に電気的接続されている。なお、入力ゲート電極３はＮＭＯＳトランジスタのゲート電極としても共通に配設される。
【００２１】
上述したように、ＣＭＯＳトランジスタのＰＭＯＳトランジスタのＳ／Ｄ拡散層が形成される接合拡散層領域２は、同一サイズのブロックに分割されており、そのＮＭＯＳトランジスタのＳ／Ｄ拡散層が形成される接合拡散層領域８は１つのブロックで構成される。同様に、半導体装置を構成する素子の接合領域が形成される接合拡散層領域の平面形状のサイズが所定以上にならないように、そのサイズが大きくなる接合拡散層領域は複数の接合拡散ブロックに分割される。
【００２２】
このように、接合領域の平面積が大きくなる拡散層領域を所定の寸法の接合拡散ブロックに分割することにより、上述した低サーマルパジェットの熱処理を用いて形成した極浅接合の拡散層のシート抵抗あるいは接合リーク電流がサイズにより異なるという問題は解消され、６５ｎｍ技術ノード以降の微細ＣＭＯＳトランジスタで構成される半導体装置の設計が非常に簡便になる。
【００２３】
次に、上記ＭＯＳトランジスタの製造工程の主要部について図２および図１を参照して少し具体的に説明する。図２はＭＯＳトランジスタの主要部の製造工程の流れ図になっている。図２に示すステップＳ２１の工程で、半導体基板の表面に、周知の方法で浅いトレンチ分離（ＳＴＩ；Shallow  Trench  Isolation）による上記素子分離領域１を形成する。そして、ステップＳ２２の工程において、公知の技術による不純物イオンとその熱処理を施し、半導体基板の表面部にウェル層を形成する。そして、上記素子分離領域１により画定した素子活性領域の表面にゲート絶縁膜を形成した後、ステップＳ２３の工程において、多結晶シリコンあるいはシリサイド層等で構成されたゲート電極を形成する。
【００２４】
次いで、ゲート電極の側壁にオフセットスペーサーを形成後、ハロー（Halo）注入（例えば、Ａｓイオンの注入角度；３０度、注入エネルギー；７０ｋｅＶ、注入ドーズ量；２×１０１３／ｃｍ２の条件）を行い、続けて、ステップＳ２４の工程において、エクステンション（Extension）注入（例えば、Ｂイオンの注入角度；０度、注入エネルギー；０．５ｋｅＶ、注入ドーズ量；１×１０１５／ｃｍ２の条件）を行う。
【００２５】
次に、ステップＳ２５の工程において、ゲート電極の側壁にシリコン酸化膜あるいはシリコン窒化膜によりサイドウォールスペーサーを形成し、ステップＳ２６の工程において、上記ゲート電極およびサイドウォールスペーサーに対してセルフアラインにＳ／Ｄ拡散層のイオン注入を行う。このイオン注入でのＢイオンのドーズ量は５×１０１５／ｃｍ２程度である。
【００２６】
そして、ステップＳ２７の工程において、上記エクステンション注入およびＳ／Ｄ拡散層のイオン注入により上記第1接合拡散ブロック２ａ、第２接合拡散ブロック２ｂおよび第３接合拡散ブロック２ｃの所定の領域に導入した不純物の活性化、上記注入で発生した結晶欠陥の回復および極浅接合を形成するためのアニールを低サーマルバジェットの熱処理であるフラッシュランプアニール（例えば、処理温度；４５０℃、処理時間；１０ｍ秒）で行う。ここで、ＳＰＥ（Solid  Phase  Epitaxy）（例えば、処理温度；６００℃、処理時間；２分）を併用しても良い。このようにして、接合深さが２０ｎｍ程度のｐ導電型のソース／ドレイン拡散層を形成する。
【００２７】
ここで、フラッシュランプアニールにおいては、可視域から近赤外線域までの広い範囲に発光波長を有している白色光のキセノン（Ｘｅ）フラッシュランプを用いるとよい。このＸｅフラッシュランプは、数１００μｓｅｃ〜数１０ｍｓｅｃという極めて短時間の発光が可能な光源であり、上記アニール時間は１０ｍｓｅｃ以下に設定するとよい。このようにすることで、例えばボロン不純物のようなイオン注入された不純物の熱拡散を生じさせないで、不純物を活性化させることができ、極浅接合であり低抵抗であるＰＮ接合の形成が可能になる。
【００２８】
上述したＭＯＳトランジスタのＳ／Ｄ拡散層の形成において、低サーマルパジェットの熱処理であるフラッシュランプアニールにより極浅接合を形成しても、図１で説明したように接合領域の平面積が大きくなる拡散層領域を所定の寸法の接合拡散ブロックに分割することにより、図５および図６で説明した極浅接合で生じる拡散層のシート抵抗あるいは接合リーク電流のバラツキの問題は全て解消されるようになる。
【００２９】
上記実施の形態ではＰＭＯＳトランジスタの拡散層の分割について説明したが、接合領域の面積が大きくなるＮＭＯＳトランジスタの拡散層を所定の数に分割して形成しても同様な効果が生じる。
【００３０】
上記実施の形態ではイオン注入層の活性化をフラッシュランプアニールで行う場合について説明したが、その他の低サーマルパジェットの熱処理で行う場合でも同様な効果が生じる。
【００３１】
上述した実施形態により、６５ｎｍ技術ノード以降の微細ＣＭＯＳトランジスタにおいて要求される極浅接合を実現するために極短時間の熱処理プロセスを行っても、極浅接合を有する微細ＣＭＯＳトランジスタの極浅接合のシート抵抗や接合リーク電流のバラツキを抑制することができ、上記微細化したＭＯＳトランジスタで構成される半導体装置の設計が非常に簡便になる。そして、極浅接合を有する微細ＣＭＯＳトランジスタで構成される回路の性能向上が実現する。同様に、アナログ素子用の拡散層抵抗のバラツキも抑制することが可能となり、アナログ回路の性能向上も実現する。
【００３２】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００３３】
例えば、本発明は、不純物拡散層を形成するための有効不純物としてボロン以外にガリウム、インジウム、ヒ素、リンを用いる場合にも同様に適用できるし、浅接合を形成する半導体基板表面の非晶質化に用いる不純物をイオン注入する場合、そして、Ｓｉ−Ｇｅ合金層を形成するためにゲルマニウムをイオン注入する場合にも適用できる。
【００３４】
また、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板にＭＩＳＦＥＴを構成する場合にも同様に適用できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態にかかるＣＭＯＳインバータのパターンレイアウト図である。
【図２】ＭＯＳトランジスタ製造の主要プロセスの流れ図である。
【図３】ＣＭＯＳインバータ回路図である。
【図４】従来の技術におけるＣＭＯＳインバータのパターンレイアウト図である。
【図５】極浅接合においてみられる、拡散層のシート抵抗の接合サイズ依存性を示す図である。
【図６】極浅接合においてみられる、逆バイアスでの接合リーク電流の接合サイズ依存性を示す図である。
【符号の説明】
【００３６】
１  素子分離領域
２，８  接合拡散層領域
２ａ  第１接合拡散ブロック
２ｂ  第２接合拡散ブロック
２ｃ  第３接合拡散ブロック
３  入力ゲート電極
４  電源配線
５  出力配線
６ａ、６ｂ、６ｃ、７ａ、７ｂ、７ｃ、１０，１１  コンタクト孔
９  接地配線
【図１】
2006060156.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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