(57)【要約】【課題】  シリコン基板と絶縁膜の界面を改質して、特性の向上を図ること。【解決手段】  シリコン基板１１上にｈｉｇｈ−ｋ膜２１とゲート電極２４を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理２３を施し、その後のプロセス温度を６００℃以下で行う、半導体装置の製造方法。【選択図】  図７
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【特許請求の範囲】
【請求項１】
シリコン基板上にｈｉｇｈ−ｋ膜とゲート電極を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理を施し、その後のプロセス温度を６００℃以下で行うことを特徴とする、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、アニール処理は、フッ素を含有するガスを成分とすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、ｈｉｇｈ−ｋ膜と半導体基板の界面付近のフッ素の濃度が１０２０／ｃｍ３以上であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、ゲート電極に金属膜を使用することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後、酸素プラズマ工程を行い、その後にフッ素雰囲気でアニール処理を施すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
シリコン基板上に絶縁膜とゲート電極を形成した半導体装置において、絶縁膜にフッ素を添加することにより、シリコン基板との界面に存在するダングリングボンドを終端させることは、特許文献１に示されているが、電極形成前に低温でフッ素アニール処理を行う点が示されていない。
【０００３】
【特許文献１】特開２００１−２５７３４４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メタルゲートは、通常、ｈｉｇｈ−ｋ膜に有利な材料であるが、ｈｉｇｈ−ｋ膜の成膜温度は、低い場合が多く、シリコン基板界面状態を良好にする熱工程を経ていないのが普通である。また、先にシリコン基板中にソースドレインを形成する工程（ダマシンゲートなどゲート後付けプロセス）では、サリサイドの形成（例えばＮｉＳｉでは５００℃未満）を行った後に、本来の絶縁膜を形成する場合が多く、これも高温化を適用できない一つの要因となっている。
【０００５】
このように、低温化に伴い、シリコン基板の界面の状態が熱工程で回復せず、界面準位が多いことが避けて通れない。これを低減する方法として、水素アニール工程を行うことが挙げられるが、水素や重水素ではその回復の度合いが温度で制限されてしまい、例えば配線形成後に行うシンターリング工程では約５００℃未満で、大きな効果が期待できない。
【０００６】
また、水素は界面付近に存在する場合、ＮＢＴＩ（Negative Bias Temperature Instability）をより悪化させると言われており、信頼性に対する影響が大きい。また、イオン注入でフッ素を導入する方法については、例えばゲート後付け工程（ダマシンゲートプロセスなど）を経る場合、十分に界面にフッ素を導入することが困難である。
【０００７】
以上のように、シリコン基板の界面の改質に必要な高温化の導入不可能、シンターの限界があることから、デバイスへ与える影響は計り知れないものがある。界面準位の増加に伴い、例えば移動度の劣化、ＢＴストレス耐性の低減など、深刻な問題が存在する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、シリコン基板上にｈｉｇｈ−ｋ膜とゲート電極を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理を施し、その後のプロセス温度を６００℃以下、５００℃程度で行うことにある。
【発明の効果】
【０００９】
本発明は、シリコン基板と絶縁膜の界面を改質して、特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態を図１〜図７を用いて説明する。まず、図１に示す通り、シリコン基板１１にＳＴＩ（shallow trench isolation）１２を形成し、更に、犠牲酸化膜１３を形成する。犠牲酸化膜１３を介してウエル（Well）インプラ注入１４を行う。次に、図示していないが、マスキング工程を施し、Ｎ型ＭＯＳとＰ型ＭＯＳを同一基板に形成する。その後、酸化膜形成前の洗浄処理を行う。
【００１１】
次に、図２に示す通り、任意の厚さのダミーゲート絶縁膜１５を形成後、アモルファス或いはポリ状のシリコン膜、或いはシリコンゲルマニウム膜のダミーゲート電極１６を堆積させる。その上からゲートインプラ注入１７を行う。
【００１２】
次に、図３に示す通り、ダミーゲート電極１６を加工後、エクステンション１１１、及びハローをイオン注入し、更に、サイドウォール１８を形成し、ソースドレインをイオン注入して、活性化アニールを施す。活性化アニールは、例えば約１０５０℃のスパイクアニール（ｓｐｉｋｅアニール）とする。
【００１３】
その後、図４に示す通り、例えばＣｏ、Ｎｉなどの低温でシリコンとシリサイド１９を形成する膜をスパッタ法などで形成する。
【００１４】
次に、図５に示す通り、窒化膜２０１と酸化膜２０２の層間膜２０を形成する。下地の窒化膜２０１をストッパにＣＭＰ（Chemical Mechanical Polishing）を施し、アモルファス或いはポリ状のシリコン膜、或いはシリコンゲルマニウム膜のダミーゲート電極１６を露出させ、ダミーゲート電極１６をエッチングで除去し、シリコン基板１１を露出させる。
【００１５】
その後、図６に示す通り、例えばＨｆＯ２などのＨｉｇｈ−ｋ材料をＡＬＤ（Atomic Layer Deposition）或いはＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition）で堆積し、ｈｉｇｈ−ｋ膜（高誘電膜）２１を形成する。ゲート絶縁膜としては、シリコン基板１１上直にｈｉｇｈ−ｋ膜２１が形成される。
【００１６】
この後、図７に示す通り、酸素雰囲気でプラズマ処理を施し、ｈｉｇｈ−ｋ膜２１中の酸素欠損を補う。この処理により同時にシリコン基板１１とｈｉｇｈ−ｋ膜２１の界面にＳｉＯ２界面形成膜２２が形成される。このＳｉＯ２界面形成膜２２は、４００℃程度でサブナノメータ程度の膜厚に形成される。
【００１７】
以上のようにｈｉｇｈ−ｋ膜２１とＳｉＯ２界面形成膜２２を形成後、フッ素を界面に導入する目的で、Ｆ２の雰囲気（窒素との混合比で１重量％から１０重量％程度の濃度に希釈した雰囲気）中で、１００℃から４００℃まで昇温し、１分から１０分程度保持したプロセスを経てアニールを施す。このプロセスを取ることにより、フッ素添加時に特別なアニール処理を行わない。この処理によってゲート酸化膜２１、２２中、及びシリコン基板１１との界面付近に多くのフッ素が局在する状態を実現できる（図１１参照）。この界面には、１０２０／ｃｍ３以上、特に１０２１／ｃｍ３以上の量を実現することができる。
【００１８】
フッ素を導入するガス雰囲気としてＦ２を挙げたが、これはフッ素を含有するエッチング系ガス、例えばフロロカーボン系ガス（ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ４Ｆ４、Ｃ４Ｆ６、Ｃ５Ｆ８）やトリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、三フッ化塩素（ＣｌＦ３）でも同様の効果が確認されている。但し、４００℃以下の低温で実現するためには、Ｆ２が望ましい。
【００１９】
この後、図８に示す通り、例えばＴｉＮまたはＷなどのメタルのゲート電極２４をＣＶＤなどで形成し、ソースドレインのコンタクト２５を形成し、配線材料工程を経て、例えばＷ、Ａｌを用いて任意の回路を構成する。メタルゲート電極の形成など、ｈｉｇｈ−ｋ膜２１形成後のプロセスは、６００℃以下の低温で行われる。
【００２０】
以下に、本発明の実施例を記載する。
【００２１】
フッ素処理をしたＭＩＳ−ＦＥＴについて、電極は、Ｗ／ＴｉＮ／ＨｆＯ２／ＳｉＯ２の順で形成され、その順番は、図１〜図８の通りである。ダミーゲート時の活性化アニールは、１０００℃、３ｓｅｃ程度であり、最終的なシンターは４００℃である。また、フッ処理をしないＭＩＳ−ＦＥＴは、フッ素アニール工程のみを行わず、その他の工程は同じである。
【００２２】
図９は、フッ素系ガスで処理をした場合と、処理をしない場合のＭＩＳ−ＦＥＴの移動度を示している。横軸が電界の強さ（Ｅeff（ＭＶ／ｃｍ））を示し、縦軸が移動度（μ（ｃｍ２／Ｖｓ））を示している。図９（Ａ）は、Ｎ型ＭＩＳ−ＦＥＴの移動度を示し、図９（Ｂ）は、Ｐ型ＭＩＳ−ＦＥＴの移動度を示している。Ｎ型もＰ型もともにフッ素処理により移動度が向上している。Ｎ型ＭＩＳ−ＦＥＴは、Ｐ型ＭＩＳ−ＦＥＴより電界（横軸）全般に亘って移動度が向上しており、フッ素処理による効果がより多く得られていることを示している。
【００２３】
図１０は、横軸の右部がフッ素系ガス処理を行った場合を示し、左部がフッ素系ガス処理を行わない場合を示している。右側の縦軸が界面準位（Ｄｉｔ（ｃｍ２／ｅＶ−１））を示し、左側の縦軸がＮＢＴＩ（Negative Bias Temperature Instability）（ΔＶｔｈ（Ｖ））を示している。白丸がＮ型ＭＩＳ−ＦＥＴを示し、黒丸がＰ型ＭＩＳ−ＦＥＴを示している。折れ線グラフは、右側の縦軸を利用し、Ｎ型とＰ型のＭＩＳ−ＦＥＴの界面準位の相違を示している。棒グラフは、左側の縦軸を利用し、フッ素系ガス処理による、しきい値の変動を示している。
【００２４】
図１０に示す通り、Ｎ型もＰ型も、フッ素系ガス処理により、界面準位が低下しており、大きく改善していることが読み取れる。特に、Ｎ型の界面準位がＰ型より小さいことが分かる。また、フッ素系ガス処理により、しきい値の変動が小さくなっていることを示している。この結果、ＢＴストレスを印加した場合、デバイスの信頼性の差も明らかであり、デバイス特性と信頼性の両方を同時に満足できることが確認される。
【００２５】
図１１は、シリコン基板１１とゲート絶縁膜２１、２２との界面付近のフッ素の導入量を示しており、界面付近のフッ素の導入量は、１×１０２０／ｃｍ３以上を示している。これにより、フッ素の導入量が界面付近で１×１０２０／ｃｍ３以上であると、より効果が得られることが知られる。
【００２６】
本発明は、上記実施の形態に限定されるものでなく、発明の趣旨を逸脱しない範囲でいろいろの変形を採ることができる。
【図面の簡単な説明】
【００２７】
【図１】ウエル注入時の半導体装置の断面図
【図２】ダミーゲート形成時の半導体装置の断面図
【図３】ダミーゲート加工とイオン注入時の半導体装置の断面図
【図４】サリサイド形成後の半導体装置の断面図
【図５】ＣＭＰ後、ダミーゲート除去工程時の半導体装置の断面図
【図６】ｈｉｇｈ−ｋ膜形成時の半導体装置の断面図
【図７】ＳｉＮ膜の堆積とＦ２アニール工程時の半導体装置の断面図
【図８】メタル電極とコンタクト形成時の半導体装置の断面図
【図９】フッ素系ガス処理による移動度の改善例を示すグラフの図
【図１０】フッ素系ガス処理によるＶｔｈと界面準位の改善例を示すグラフの図
【図１１】シリコン基板とゲート絶縁膜の界面付近のフッ素分布図
【符号の説明】
【００２８】
１１・・・シリコン基板
１１１・・エクステンション、ハロー
１２・・・ＳＴＩ（shallow trench isolation）
１３・・・犠牲酸化膜
１４・・・ウエルインプラ注入
１５・・・ダミーゲート絶縁膜
１６・・・ダミーゲート電極
１７・・・ゲートインプラ注入
１８・・・サイドウォール
１９・・・シリサイド
２０・・・層間膜
２０１・・層間膜（窒化膜）
２０２・・層間膜（酸化膜）
２１・・・ｈｉｇｈ−ｋ膜（高誘電膜）
２２・・・ＳｉＯ２界面形成膜
２３・・・Ｆ２アニール
２４・・・メタルゲート電極
２５・・・コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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