(57)【要約】【課題】  メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、窒化シリコン膜中の電荷トラップを増加させる。【解決手段】  コントロールゲート８の一方の側壁にＯＮＯ膜１６を挟んでメモリゲート９を形成したメモリセル構造を有し、ＯＮＯ膜１６の電荷蓄積層を構成する窒化シリコン膜１６ｂに電子を注入して書き込みを行い、正孔を注入して消去を行うＭＯＮＯＳ型不揮発性メモリにおいて、窒化シリコン膜１６ｂの成膜にプラズマＡＬＤ法を用い、膜の密度を２．６５ｇ／ｃｍ３以上、好ましくは２．７３ｇ／ｃｍ３以上、より好ましくは２．８ｇ／ｃｍ３以上とすることにより、正孔の捕獲効率が向上した窒化シリコン膜１６ｂを得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置であって、
前記窒化シリコン膜の膜密度は、２．６５ｇ／ｃｍ３以上であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記窒化シリコン膜の膜密度は、２．７３ｇ／ｃｍ３以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記窒化シリコン膜の膜密度は、２．８ｇ／ｃｍ３以上であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記窒化シリコン膜は、プラズマＡＬＤ法によって堆積された膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
第１導電型の半導体基板の主面上に第１ゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板上に形成された窒化シリコン膜と、
前記コントロールゲートの前記一方の側壁に形成され、前記窒化シリコン膜の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記窒化シリコン膜の前記他部を介して前記半導体基板と電気的に分離されたメモリゲートと、
前記半導体基板の表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型の第１半導体領域と、
前記半導体基板の表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型の第２半導体領域とを有するメモリセルを備え、
前記窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置であって、
前記窒化シリコン膜の膜密度は、２．６５ｇ／ｃｍ３以上であることを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記窒化シリコン膜の膜密度は、２．７３ｇ／ｃｍ３以上であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記窒化シリコン膜の膜密度は、２．８ｇ／ｃｍ３以上であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記窒化シリコン膜は、プラズマＡＬＤ法によって堆積された膜であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項９】
前記窒化シリコン膜は、２層の酸化シリコン膜に挟まれたＯＮＯ構造を有していることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１０】
メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置の製造方法であって、
前記窒化シリコン膜は、アンモニアとシラン系ガスとを反応ガスに用いたプラズマＡＬＤ法によって堆積され、その膜密度は、２．６５ｇ／ｃｍ３以上であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記窒化シリコン膜の膜密度は、２．７３ｇ／ｃｍ３以上であることを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記窒化シリコン膜の膜密度は、２．８ｇ／ｃｍ３以上であることを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)膜を用いたスプリットゲート型のメモリセル構造が知られている。
【０００３】
この種のＭＯＮＯＳ型不揮発性メモリは、メモリセル中の窒化シリコン膜に電荷を蓄積して書き込みを行うことから、多結晶シリコン膜からなるフローティングゲートに電荷を蓄積するフラッシュメモリに比べてデータ保持の信頼性に優れ、かつ書き込み動作や消去動作を低電圧で行うことができるといった利点を備えている。
【０００４】
窒化シリコン膜を電荷蓄積層として用いる上記ＭＯＮＯＳ型不揮発性メモリにおいては、窒化シリコン膜中に注入された電荷が基板などに抜けるのを防ぐポテンシャルバリアとして、窒化シリコン膜を２層の酸化シリコン膜で挟み込む、いわゆるＯＮＯ膜構造が採用される。
【０００５】
従来、ＯＮＯ膜構造の形成方法としては、例えば熱酸化法またはＣＶＤ法によって下層の酸化シリコン膜（Ｏ）を形成し、次に、この酸化シリコン膜上にＣＶＤ法によって窒化シリコン膜（Ｎ）を形成し、さらに、この窒化シリコン膜の表面を熱酸化することによって上層の酸化シリコン膜（Ｏ）を形成するといった方法が一般に用いられている。
【０００６】
特開２００２−２１７３１７号公報（特許文献１）は、上記した一般的なＯＮＯ膜構造の形成方法では、窒化シリコン膜をＣＶＤ法によって形成する際、膜形成を開始してから実際に有効な膜成長が始まるまでの時間（インキュベーション時間）が下地酸化膜の表面状態（例えば洗浄度または組成）の影響を受けてばらつくために、窒化シリコン膜の精密な膜厚制御が困難となり、これに起因したメモリ素子の構造上および特性上のばらつきが大きくなるという問題を指摘している。
【０００７】
上記特許文献１は、その対策として、窒化シリコン膜を成膜する際、少なくともその初期段階にＡＬＤ（atomic layer deposition）法を用いることで、下地酸化膜と窒化シリコン膜との格子整合性を良好にし、インキュベーション時間を短縮することによって、窒化シリコン膜の膜厚制御性を向上させる技術を開示している。
【０００８】
特開２００４−１２４２３４号公報（特許文献２）は、ＡＬＤ法による成膜処理を行うための縦型基板処理装置を開示している。この特許文献２に開示された縦型基板処理装置は、複数の基板を多段に重ねて反応管の開放端から反応室に挿入し、減圧状態でプラズマにより活性化した処理ガスを反応室に供給して複数の基板を一括して処理するものであり、前記反応管の側部に設けたプラズマ生成室に、プラズマ生成用の電極を前記反応管の開放端と逆側から重力方向に沿って挿入した構造を備えている。この構造によれば、プラズマ生成用の電極が重力方向に沿って挿入されることにより、簡単に電極の挿入を行えると共に、電極を挿入するとき及び挿入後に、電極が自重により極端に傾いたり、撓んだりしないので、プラズマの生成に対する影響を小さくすることができる。
【特許文献１】特開２００２−２１７３１７号公報
【特許文献２】特開２００４−１２４２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記ＯＮＯ膜中の窒化シリコン膜は、例えばモノシラン（ＳｉＨ４）やジクロルシラン（ＳｉＨ２Ｃｌ２）などのシラン系ガスとアンモニア（ＮＨ３）ガスとを高温で熱分解させるホットウォール型のバッチ式熱ＣＶＤ装置を使って成膜される。
【００１０】
しかし、最近の微細化された不揮発性メモリでは、窒化シリコン膜によって構成される電荷蓄積層に電荷を注入する際のダメージによって下地酸化膜の劣化が生じ、書き換え耐性やリテンション特性の低下といった問題が顕在化している。
【００１１】
電荷の注入による下地酸化膜のダメージは、電荷（電子または正孔）の数に比例するため、上記問題の対策としては、書き込みや消去の際、ＦＮ(Fowler-Nordheim)トンネル電流を用いた注入方式や、ＨＥ(Hot Electron)またはＨＨ(Hot Hole)を用いた注入方式を採用することによって、注入の効率化を図ることが考えられる。
【００１２】
ところが、上記したようなバッチ式熱ＣＶＤ装置を使って窒化シリコン膜を成膜した場合は、マイグレーションなどによって熱的に安定な状態で膜が形成されるので、密度などの膜質が成膜条件によってほとんど変化しない。従って、窒化シリコン膜中の電荷トラップもほとんど変化しないので、膜中の電荷トラップ数によって決まる電荷捕獲効率も増加せず、上記した問題の解決には至っていないのが現状である。
【００１３】
本発明の目的は、メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、窒化シリコン膜中の電荷トラップを増加させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置において、アンモニアとシラン系ガスとを反応ガスに用いたプラズマＡＬＤ法によって前記窒化シリコン膜を堆積し、その膜密度を２．６５ｇ／ｃｍ３以上、好ましくは２．７３ｇ／ｃｍ３以上、より好ましくは２．８ｇ／ｃｍ３以上にするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、上記窒化シリコン膜の膜密度を大きくすることにより、膜中の電荷トラップの一つである正孔トラップを増加させることができるので、正孔の捕獲効率が上がり、メモリセルの消去速度が向上する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１は、本実施の形態のＭＯＮＯＳ型不揮発性メモリを示す要部断面図、図２は、本実施の形態のＭＯＮＯＳ型不揮発性メモリを示す要部平面図である。なお、図１および図２は、互いに隣接して配置された２個のメモリセル（ＭＣ１、ＭＣ２）を示している。また、図１は、図２のＡ−Ａ線に沿った領域の断面図である。
【００２１】
ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ１、ＭＣ２）は、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１のｐ型ウエル２に形成されている。ｐ型ウエル２は、ウエルアイソレーション用のｎ型埋込み層４を介して基板１と電気的に分離され、所望の電圧が印加されるようになっている。
【００２２】
メモリセル（ＭＣ１）は、コントロールトランジスタ（Ｃ１）とメモリトランジスタ（Ｍ１）とで構成されている。コントロールトランジスタ（Ｃ１）のゲート電極（コントロールゲート８）はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ１）のゲート電極（メモリゲート９）はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９は、その一部がコントロールゲート８の一方の側壁に形成され、他部がｐ型ウエル２上に形成された断面Ｌ字状のＯＮＯ膜１６を介してコントロールゲート８およびｐ型ウエル２と電気的に分離されている。ＯＮＯ膜１６は、２層の酸化シリコン膜１６ａ、１６ｃとそれらの間に形成された窒化シリコン膜（電荷蓄積層）１６ｂとからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがＯＮＯ膜１６の一部である窒化シリコン膜１６ｂに注入され、膜中のトラップに捕獲される。
【００２３】
コントロールゲート８の近傍のｐ型ウエル２には、メモリセル（ＭＣ１）のドレイン領域として機能するｎ＋型半導体領域１０ｄが形成されている。また、メモリゲート９の近傍のｐ型ウエル２には、メモリセル（ＭＣ１）のソース領域として機能するｎ＋型半導体領域１０ｓが形成されている。ｎ＋型半導体領域（ドレイン領域）１０ｄに隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域１０ｄよりも不純物濃度が低いｎ−型半導体領域１１ｄが形成されている。ｎ−型半導体領域１１ｄは、ｎ＋型半導体領域（ドレイン領域）１０ｄの端部の高電界を緩和し、コントロールトランジスタ（Ｃ１）をＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。また、ｎ＋型半導体領域（ソース領域）１０ｓに隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域１０ｓよりも不純物濃度が低いｎ−型半導体領域１１ｓが形成されている。ｎ−型半導体領域１１ｓは、ｎ＋型半導体領域（ソース領域）１０ｓの端部の高電界を緩和し、メモリトランジスタ（Ｍ１）をＬＤＤ構造にするためのエクステンション領域である。
【００２４】
コントロールゲート８の他方の側壁およびメモリゲート９の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ１２が形成されている。これらのサイドウォールスペーサ１２は、ｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓを形成するために利用される。
【００２５】
上記のように構成されたメモリセル（ＭＣ１）の上部には、窒化シリコン膜２０と酸化シリコン膜２１とを介してデータ線（ＤＬ）が形成されている。データ線（ＤＬ）は、ｎ＋型半導体領域（ドレイン領域）１０ｄの上部に形成されたコンタクトホール２２内のプラグ２３を介してｎ＋型半導体領域（ドレイン領域）１０ｄと電気的に接続されている。データ線（ＤＬ）は、アルミニウム合金を主体としたメタル膜からなり、プラグ２３は、タングステンを主体としたメタル膜からなる。
【００２６】
図２に示すように、コントロールトランジスタ（Ｃ１）のコントロールゲート８は、コントロールゲート線（ＣＧＬ０）に接続され、メモリトランジスタ（Ｍ１）のメモリゲート９は、メモリゲート線（ＭＧＬ０）に接続されている。また、ソース領域１０ｓは、ソース線（ＳＬ）に接続されており、ｐ型ウエル２には、図示しない電源線を通じて所望の電圧が印加される。
【００２７】
メモリセル（ＭＣ１）に隣接するメモリセル（ＭＣ２）は、メモリセル（ＭＣ１）と同一の構造で構成され、そのドレイン領域１０ｄは、メモリセル（ＭＣ１）のドレイン領域１０ｄと共有されている。前述したように、このドレイン領域１０ｄは、データ線（ＤＬ）に接続されている。２個のメモリセル（ＭＣ１、ＭＣ２）は、共通のドレイン領域１０ｄを挟んで対称となるように配置されている。コントロールトランジスタ（Ｃ２）のコントロールゲート８は、コントロールゲート線（ＣＧＬ１）に接続され、メモリトランジスタ（Ｍ２）のメモリゲート９は、メモリゲート線（ＭＧＬ１）に接続されている。また、ソース領域１０ｓは、ソース線（ＳＬ）に接続されている。
【００２８】
本実施の形態のメモリセル（ＭＣ１、ＭＣ２）は、電荷蓄積層を構成する上記窒化シリコン膜１６ｂの膜密度を２．６５ｇ／ｃｍ３以上、好ましくは２．７３ｇ／ｃｍ３以上、より好ましくは２．８ｇ／ｃｍ３以上としたことに特徴がある。このような高密度の窒化シリコン膜１６ｂを形成する方法については、後述する。
【００２９】
次に、上記メモリセル（ＭＣ１）を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、ＯＮＯ膜１６に電子を注入することを「書き込み」、正孔を注入することを「消去」とそれぞれ定義する。
【００３０】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、例えばコントロールゲート８に０．７Ｖ、メモリゲート９に１０Ｖ、ソース領域１０ｓに６Ｖ、ドレイン領域に０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、ソース領域１０ｓとドレイン領域１０ｄとの間に形成されるチャネル領域のうち、コントロールゲート８とメモリゲート９との中間付近の領域でホットエレクトロンが発生し、これがＯＮＯ膜１６に注入される。注入された電子は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタ（Ｍ１）のしきい値電圧が上昇する。
【００３１】
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、例えばコントロールゲート８に０．７Ｖ、メモリゲート９に−８Ｖ、ソース領域１０ｓに７Ｖ、ドレイン領域に０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、コントロールゲート８の下部のｐ型ウエル２にチャネル領域が形成される。また、ソース領域１０ｓに高電圧（７Ｖ）が印加されるため、ソース領域１０ｓから伸びた空乏層がコントロールトランジスタ（Ｃ１）のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域１０ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子と正孔の対が生成される。そして、この正孔がメモリゲート９に印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、ＯＮＯ膜１６に注入される。注入された正孔は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタ（Ｍ１）のしきい値電圧が低下する。
【００３２】
読み出し時には、例えばコントロールゲート８に１．５Ｖ、メモリゲート９に１．５Ｖ、ソース領域１０ｓに０Ｖ、ドレイン領域に１．５Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。すなわち、メモリゲート９に印加する電圧を、書き込み状態におけるメモリトランジスタ（Ｍ１）のしきい値電圧と、消去状態におけるメモリトランジスタ（Ｍ１）のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００３３】
なお、ソース領域１０ｓとドレイン領域１０ｄとは、基板１の導電型と反対の導電型の半導体領域のことを指し、ソース領域とドレイン領域という名称が入れ替わっても構わない。本実施の形態では、書き込み時の電荷の流れる方向と読出し時の電荷の流れる方向とが異なり、書き込み時にはドレイン領域１０ｄからソース領域１０ｓに電荷が流れる。一般的な解釈からすれば、電荷を供給する領域がソース領域となり、書き込み時にはドレイン領域１０ｄがソース領域となるが、ここではソース領域１０ｓとドレイン領域１０ｄとを書き込み時と読出し時とで使い分けることはしない。
【００３４】
次に、図３〜図２６を用いてＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。
【００３５】
まず、図３に示すように、周知の製造技術を用いて基板１の主面に素子分離溝５を形成した後、メモリアレイ領域の基板１の主面にｎ型埋込み層４とｐ型ウエル２とを形成し、周辺回路領域の基板１の主面にｐ型ウエル２とｎ型ウエル３とを形成する。なお、ＭＯＮＯＳ型不揮発性メモリの周辺回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダのような低耐圧ＭＩＳＦＥＴで構成される回路と、例えば昇圧回路のような高耐圧ＭＩＳＦＥＴで構成される回路とがある。従って、図にはメモリアレイ領域の他に、周辺回路領域として低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を示す。
【００３６】
次に、基板１を熱酸化することによって、ｐ型ウエル２とｎ型ウエル３のそれぞれの表面に酸化シリコンからなるゲート絶縁膜６、７を形成する。メモリアレイ領域と低耐圧ＭＩＳＦＥＴ形成領域とには、膜厚３〜４ｎｍ程度の薄いゲート絶縁膜６を形成し、高耐圧ＭＩＳＦＥＴ形成領域には、耐圧を確保するために、膜厚７〜８ｎｍ程度の厚いゲート絶縁膜７を形成する。メモリアレイ領域のゲート絶縁膜６は、コントロールゲート８のゲート絶縁膜となる。
【００３７】
次に、図４に示すように、基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープドシリコン膜８Ａを堆積した後、アンドープシリコン膜８Ａの表面を保護するために、その上部にＣＶＤ法で薄い酸化シリコン膜１３を堆積する。
【００３８】
次に、図５に示すように、周辺回路領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域（ｎ型ウエル３）のアンドープシリコン膜８Ａをフォトレジスト膜３０で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域およびメモリアレイ領域のアンドープシリコン膜８Ａに不純物（リンまたはヒ素）をイオン注入することによって、これらの領域のアンドープシリコン膜８Ａをｎ型シリコン膜８ｎに変える。
【００３９】
次に、フォトレジスト膜３０を除去した後、図６に示すように、ｎ型シリコン膜８ｎをフォトレジスト膜３１で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のアンドープシリコン膜８Ａに不純物（ホウ素）をイオン注入することによって、この領域のアンドープシリコン膜８Ａをｐ型シリコン膜８ｐに変える。
【００４０】
次に、フォトレジスト膜３１を除去した後、図７に示すように、フォトレジスト膜３２をマスクにして酸化シリコン膜１３、ｎ型シリコン膜８ｎおよびｐ型シリコン膜８ｐをドライエッチングすることにより、メモリアレイ領域にｎ型シリコン膜８ｎからなるコントロールゲート８が形成される。また、周辺回路領域には、ｎ型シリコン膜８ｎからなるゲート電極１４とｐ型シリコン膜８ｐからなるゲート電極１５とが形成される。
【００４１】
次に、フォトレジスト膜３２を除去した後、図８に示すように、基板１上にＯＮＯ膜１６を形成する。ＯＮＯ膜１６は、酸化シリコン膜１６ａ、窒化シリコン膜１６ｂおよび酸化シリコン膜１６ｃの３層膜で構成する。
【００４２】
ＯＮＯ膜１６を形成するには、まず、図９に示すように、基板１の表面を熱酸化することによって、ｐ型ウエル２の表面とコントロールゲート８の側壁とに酸化シリコン膜１６ａを形成する。図示はしないが、このとき、周辺回路領域のｐ型ウエル２およびｎ型ウエル３のそれぞれの表面と、ゲート電極１４、１５の側壁にも酸化シリコン膜１６ａが形成される。
【００４３】
次に、酸化シリコン膜１６ａの上部に窒化シリコン膜１６ｂを形成する。本実施の形態では、窒化シリコン膜１６ｂの成膜にプラズマＡＬＤ（atomic layer deposition）法を用い、膜の密度を２．６５ｇ／ｃｍ３以上、好ましくは２．７３ｇ／ｃｍ３以上、より好ましくは２．８ｇ／ｃｍ３以上とする。
【００４４】
図１０は、窒化シリコン膜１６ｂの成膜に用いるバッチ式プラズマＡＬＤ装置の一例を示す要部概略図である。
【００４５】
プラズマＡＬＤ装置５０の反応管５１の内部には、水平に保持された複数枚の基板１を上下方向に並べた縦型のウエハボート５２が挿入されている。反応管５１の外壁の近傍には、反応管５１の内部を加熱するヒータ５４が設置されている。反応管５１の下部には、反応管５１の内部に反応ガスを供給する一対のガス導入管５５、５６と、反応管５１内のガスをパージする排気管５７とが設置されている。ガス導入管５５、５６の一方からはＮＨ３（アンモニア）ガスが供給され、他方からはＳｉＨ２Ｃｌ２（ジクロルシラン）などのシラン系ガスが供給される。
【００４６】
窒化シリコン膜１６ｂの成膜は、反応管５１内のウエハボート５２に載置された基板１の表面をヒータ５４で加熱し、図１１に示すサイクル（ステップ１〜ステップ４）に従って、反応管５１の内部にアンモニアとシラン系ガスとを交互に供給することによって行う。ここでは、シラン系ガスとしてジクロルシランを用いる場合について説明するが、ＳｉＨ４（モノシラン）のような他のシラン系ガスを使用することもできる。
【００４７】
まず、基板１の表面を４００℃〜５５０℃に加熱した状態で反応管５１の内部にプラズマによって分解されたアンモニアを供給する（ステップ１）。アンモニアの供給時間は５秒〜２４０秒の範囲とし、プラズマを発生させるＲＦパワーは、５０Ｗ〜３００Ｗの範囲とする。これにより、アンモニアのプラズマ分解によって生成した活性な窒素が酸化シリコン膜１６ａ中のシリコンと反応し、酸化シリコン膜１６ａの表面にＳｉ−Ｎ結合が生じる。
【００４８】
次に、反応管５１内に残った不要なガスを外部にパージする（ステップ２）。ガスのパージ時間は、１０秒〜５０秒の範囲とする。
【００４９】
次に、反応管５１の内部にジクロルシランを供給する（ステップ３）。ジクロルシランの流量は３００ｓｃｃｍ〜１１００ｓｃｃｍの範囲とし、供給時間は１０秒〜１２０秒の範囲とする。基板１の表面温度およびプラズマ電極５３に印加するＲＦパワーは、ステップ１と同じである。これにより、ジクロルシランのプラズマ分解によって生成した活性なシリコンが酸化シリコン膜１６ａの表面の窒素と反応してＳｉ−Ｎ結合が生じ、１原子層分の窒化シリコン膜１６ｂが形成される。
【００５０】
次に、反応管５１内に残った不要なガスを外部にパージする（ステップ４）。ガスのパージ時間は５秒〜３０秒の範囲とする。
【００５１】
以下、上記したステップ１〜ステップ４を複数回繰り返すことにより、図１２に示すように、酸化シリコン膜１６ａの上部に所望の膜厚を有する窒化シリコン膜１６ｂを形成する。
【００５２】
図１３は、窒化シリコン膜１６ｂの膜密度と、アンモニア供給時間との関係を示すグラフであり、横軸はアンモニアの供給時間（単位：秒）、縦軸は膜密度（単位：ｇ／ｃｍ３）である。窒化シリコン膜１６ｂは基板１の温度を５５０℃に設定して成膜し、膜密度はＸ線反射率測定法（Grazing Incidence X-ray Reflectively technique:ＧＩＸＲ法）を用いて測定した。グラフから明らかなように、窒化シリコン膜１６ｂの膜密度は、前記ステップ１におけるアンモニアの供給時間に依存し、供給時間を長くするほど、膜密度が高くなることが分かる。
【００５３】
図１４は、窒化シリコン膜１６ｂの膜密度と、この窒化シリコン膜１６ｂをＭＯＮＯＳ型メモリセルの電荷蓄積層に用いた場合の正孔トラップ密度との関係を示すグラフであり、横軸は膜密度（単位：ｇ／ｃｍ３）、縦軸は単位面積（ｃｍ２）あたりの正孔トラップである。グラフから明らかなように、窒化シリコン膜１６ｂ中の正孔トラップは、膜密度に依存し、膜密度を高くするほど、正孔トラップが増えることが分かる。
【００５４】
図１５は、低圧ＣＶＤ法およびＡＬＤ法で成膜した２種類の窒化シリコン膜の膜密度と、これらの窒化シリコン膜を電荷蓄積層に用いた場合のデータ消去速度との関係を示すグラフである。グラフから明らかなように、データ消去速度は、窒化シリコン膜の膜密度に比例して大きくなることが分かる。また、低圧ＣＶＤ法で成膜した窒化シリコン膜の膜密度は、２．６５ｇ／ｃｍ３未満であることから、データ消去速度の改善には限界があることが分かる。
【００５５】
以上の結果から、プラズマＡＬＤ法を用いて窒化シリコン膜１６ｂの膜密度を２．６５ｇ／ｃｍ３以上、好ましくは２．７３ｇ／ｃｍ３以上、より好ましくは２．８ｇ／ｃｍ３以上とすることにより、捕獲断面積の大きな正孔トラップが増加することから、正孔の捕獲効率が向上する。これにより、ＭＯＮＯＳ型不揮発性メモリのデータ消去速度を向上させることができ、書き換え耐性やリテンション特性の向上が期待できるようになる。
【００５６】
次に、図１６に示すように、窒化シリコン膜１６ｂの上部に酸化シリコン膜１６ｃを形成することにより、酸化シリコン膜１６ａ、窒化シリコン膜１６ｂおよび酸化シリコン膜１６ｃの３層膜で構成されるＯＮＯ膜１６が得られる。酸化シリコン膜１６ｃは、例えば熱酸化装置のチャンバ内に水素と酸素を直接導入し、所定の温度に加熱した基板１の表面近傍でラジカル酸化反応を行うＩＳＳＧ(In situ Steam Generation)酸化法を用いて形成する。酸化シリコン膜１６ｃは、ＣＶＤ法で形成することもできる。
【００５７】
なお、下層の酸化シリコン膜１６ａを形成した後、窒化シリコン膜１６ｂを形成する前に、Ｎ２Ｏなどの窒素酸化物を含んだ高温雰囲気中で酸化シリコン膜１６ａを窒化処理することによって、酸化シリコン膜１６ａと基板１（ｐ型ウエル２、ｎ型ウエル３）との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、メモリセルを構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上し、メモリセルの特性（書き換え特性など）が向上する。
【００５８】
次に、コントロールゲート８の一方の側壁にメモリゲート９を形成する。メモリゲート９を形成するには、まず、図１７に示すように、基板１上にＣＶＤ法で堆積したｎ型多結晶シリコン膜９ｎを異方性エッチングすることによって、コントロールゲート８と、周辺回路のゲート電極１４、１５のそれぞれの両側壁にｎ型多結晶シリコン膜９ｎを残す。
【００５９】
次に、図１８に示すように、メモリゲート形成領域を覆うフォトレジスト膜３３をマスクにしてｎ型多結晶シリコン膜９ｎをエッチングすることにより、コントロールゲート８の一方の側壁にｎ型多結晶シリコン膜９ｎからなるメモリゲート９を形成する。
【００６０】
次に、図１９に示すように、ＯＮＯ膜１６を構成する３層の絶縁膜をフッ酸とリン酸とを使ってエッチングすることにより、メモリゲート９で覆われた領域（コントロールゲート８の一方の側壁とメモリゲート９の下部）のみにＯＮＯ膜１６を残し、他の領域のＯＮＯ膜１６を除去する。
【００６１】
次に、図２０に示すように、フォトレジスト膜３４をマスクにして周辺回路領域の低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１７を形成する。また、このとき、メモリアレイ領域の一部にも不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１１ｄを形成する。ｎ−型半導体領域１７は、低耐圧ｎチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域であり、ｎ−型半導体領域１１ｄは、メモリセルのコントロールトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００６２】
次に、図２１に示すように、フォトレジスト膜３５をマスクにして周辺回路領域の低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域に不純物（ホウ素）をイオン注入することによって、ｐ−型半導体領域１８を形成する。ｐ−型半導体領域１８は、低耐圧ｐチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。
【００６３】
次に、図２２に示すように、上記図２０および図２１と同様の方法で周辺回路領域の高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域に不純物（リンまたはヒ素）をイオン注入してｎ−型半導体領域２４を形成し、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域に不純物（ホウ素）をイオン注入してｐ−型半導体領域２５を形成する。また、メモリアレイ領域の一部に不純物（リンまたはヒ素）をイオン注入してｎ−型半導体領域１１ｓを形成する。周辺回路領域のｎ−型半導体領域２４は、高耐圧ｎチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域であり、ｐ−型半導体領域２５は、高耐圧ｐチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。また、メモリアレイ領域のｎ−型半導体領域１１ｓは、メモリセルのメモリトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００６４】
次に、図２３に示すように、メモリアレイ領域に形成されたコントロールゲート８およびメモリゲート９のそれぞれの一方の側壁にサイドウォールスペーサ１２を形成し、周辺回路領域のゲート電極１４およびゲート電極１５のそれぞれの両側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【００６５】
次に、図２４に示すように、フォトレジスト膜３６をマスクにしてメモリアレイ領域および周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域に不純物（リンまたはヒ素）をイオン注入する。これにより、メモリアレイ領域にｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓが形成され、メモリセルＭＣが完成する。また、周辺回路領域にｎ＋型半導体領域（ソース領域、ドレイン領域）２６が形成され、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＬＮ）および高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）が完成する。
【００６６】
次に、図２５に示すように、フォトレジスト膜３７をマスクにして周辺回路領域のｐチャネル型ＭＩＳＦＥＴ形成領域に不純物（ホウ素）をイオン注入する。これにより、周辺回路領域にｐ＋型半導体領域（ソース領域、ドレイン領域）２７が形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）が完成する。
【００６７】
次に、図２６に示すように、基板１上にＣＶＤ法で窒化シリコン膜２０と酸化シリコン膜２１とを堆積し、続いてコンタクトホール２２およびプラグ２３を形成した後、メモリアレイ領域の酸化シリコン膜２１上にデータ線ＤＬを形成し、周辺回路領域に配線２８を形成する。その後、配線２８の上層に層間絶縁膜を挟んで複数の配線を形成するが、それらの図示は省略する。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
本発明は、コントロールゲートの一方の側壁にＯＮＯ膜を挟んでメモリゲートを形成した前記実施の形態のメモリセル構造に限定されるものではなく、メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性メモリであれば、いかなるメモリセル構造を有する場合でも適用可能である。
【産業上の利用可能性】
【００７０】
本発明は、メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置に利用されるものである。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリを示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４】図３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図５】図４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図６】図５に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図７】図６に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図８】図７に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図９】ＯＮＯ膜の成膜工程を示す半導体基板の要部断面図である。
【図１０】窒化シリコン膜の成膜に用いるバッチ式プラズマＡＬＤ装置の一例を示す要部概略図である。
【図１１】図１０に示すプラズマＡＬＤ装置を用いた窒化シリコン膜の成膜サイクルを示す説明図である。
【図１２】ＯＮＯ膜の成膜工程を示す半導体基板の要部断面図である。
【図１３】窒化シリコン膜の膜密度とアンモニア供給時間との関係を示すグラフである。
【図１４】窒化シリコン膜の膜密度と窒化シリコン膜中の正孔トラップ密度との関係を示すグラフである。
【図１５】低圧ＣＶＤ法およびＡＬＤ法で成膜した２種類の窒化シリコン膜の膜密度とデータ消去速度との関係を示すグラフである。
【図１６】ＯＮＯ膜の成膜工程を示す半導体基板の要部断面図である。
【図１７】図８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２３】図２２に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２４】図２３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２５】図２４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２６】図２５に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００７２】
１  半導体基板
２  ｐ型ウエル
３  ｎ型ウエル
４  ｎ型埋込み層
５  素子分離溝
６、７  ゲート絶縁膜
８  コントロールゲート
８Ａ  アンドープシリコン膜
８ｎ  ｎ型シリコン膜
８ｐ  ｐ型シリコン膜
９  メモリゲート
９ｎ  ｎ型多結晶シリコン膜
１０ｄ  ｎ＋型半導体領域（ドレイン領域）
１０ｓ  ｎ＋型半導体領域（ソース領域）
１１ｄ、１１ｓ  ｎ−型半導体領域（エクステンション領域）
１２  サイドウォールスペーサ
１３  酸化シリコン膜
１４、１５  ゲート電極
１６  ＯＮＯ膜
１６ａ  酸化シリコン膜
１６ｂ  窒化シリコン膜（電荷蓄積層）
１６ｃ  酸化シリコン膜
１７  ｎ−型半導体領域（エクステンション領域）
１８  ｐ−型半導体領域（エクステンション領域）
２０  窒化シリコン膜
２１  酸化シリコン膜
２２  コンタクトホール
２３  プラグ
２４  ｎ−型半導体領域（エクステンション領域）
２５  ｐ−型半導体領域（エクステンション領域）
２６  ｎ＋型半導体領域（ソース領域、ドレイン領域）
２７  ｐ＋型半導体領域（ソース領域ソース領域）
２８  配線
３０〜３７  フォトレジスト膜
５０  プラズマＡＬＤ装置
５１  反応管
５２  ウエハボート
５４  ヒータ
５５、５６  ガス導入管
５７  排気管
Ｃ１、Ｃ２  コントロールトランジスタ
ＤＬ  データ線
Ｍ１、Ｍ２  メモリトランジスタ
ＱＨＮ  高耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱＬＮ  低耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱＨＰ  高耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱＬＰ  低耐圧ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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