(57)【要約】【課題】フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供する。【解決手段】半導体基板１の主面にメモリセルのゲート絶縁膜およびゲート電極５ａを形成した後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で半導体基板１に熱処理を施して、露出した半導体基板１の主面に窒素を含む絶縁膜９を形成する。これに続いて、絶縁膜９をエッチングストッパとして、半導体基板１の主面上に堆積した酸化シリコンを主成分とする絶縁膜を異方性のドライエッチングによりエッチバックすることにより、ゲート電極５ａの側壁にサイドウォール１０を形成し、半導体基板１へのダメージ層の形成を防ぐ。【選択図】図５
2006186004.tif 000002
【特許請求の範囲】
【請求項１】
以下を有する半導体装置：
（ａ）半導体基板の主面上に形成された第１導体膜からなる第１ゲート電極と第１絶縁膜からなる第１ゲート絶縁膜とを備える第１電界効果トランジスタ；
（ｂ）前記半導体基板の主面上に形成された前記第１導体膜とは異なる第２導体膜からなる第２ゲート電極と前記第１絶縁膜とは異なる第２絶縁膜からなる第２ゲート絶縁膜とを備える第２電界効果トランジスタ；
（ｃ）前記第１ゲート電極の側壁に異方性のドライエッチングにより形成された酸化シリコンを主成分とする第３絶縁膜からなるサイドウォール；
（ｄ）前記半導体基板と前記サイドウォールとの間に形成された窒素を含む第４絶縁膜。
【請求項２】
請求項１記載の半導体装置において、前記第４絶縁膜は、窒化シリコンを主成分とする絶縁膜、酸窒化シリコンを主成分とする絶縁膜、または窒化シリコンを主成分とする絶縁膜を上層とし酸化シリコンを主成分とする絶縁膜を下層とする積層膜である。
【請求項３】
請求項１記載の半導体装置において、前記第４絶縁膜は前記第１絶縁膜と同一層である。
【請求項４】
請求項１記載の半導体装置において、さらに、前記第１ゲート電極の側壁と前記サイドウォールとの間に第５絶縁膜が形成され、前記第５絶縁膜は前記第４絶縁膜と同一層である。
【請求項５】
請求項１記載の半導体装置において、前記第４絶縁膜の厚さは数ｎｍから１００ｎｍ程度である。
【請求項６】
請求項１記載の半導体装置において、前記第２ゲート電極は前記サイドウォール上に乗り上げている。
【請求項７】
第１導体膜からなる第１ゲート電極と第１絶縁膜からなる第１ゲート絶縁膜とを備える第１電界効果トランジスタ、および前記第１導体膜とは異なる第２導体膜からなる第２ゲート電極と前記第１絶縁膜とは異なる第２絶縁膜からなる第２ゲート絶縁膜とを備える第２電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含む：
（ａ）半導体基板の主面上に前記第１電界効果トランジスタの前記第１ゲート絶縁膜および前記第１ゲート電極を形成する工程；
（ｂ）前記工程（ａ）の後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で前記半導体基板に熱処理を施して、露出した前記半導体基板の主面に窒素を含む第４絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記半導体基板の主面上に酸化シリコンを主成分とする第３絶縁膜を形成する工程；
（ｄ）前記第４絶縁膜をエッチングストッパとした異方性のドライエッチングにより前記第３絶縁膜をエッチバックして、前記第１ゲート電極の側壁に前記第３絶縁膜からなるサイドウォールを形成する工程；
（ｅ）前記第２ゲート絶縁膜が形成される領域の前記第４絶縁膜を除去する工程；
（ｆ）前記工程（ｅ）の後、前記半導体基板の主面上に前記第２電界効果トランジスタの前記第２ゲート絶縁膜および前記第２ゲート電極を形成する工程。
【請求項８】
第１導体膜からなる第１ゲート電極と窒素を含む第４絶縁膜からなる第１ゲート絶縁膜とを備える第１電界効果トランジスタ、および前記第１導体膜とは異なる第２導体膜からなる第２ゲート電極と前記第４絶縁膜とは異なる第２絶縁膜からなる第２ゲート絶縁膜とを備える第２電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含む：
（ａ）半導体基板の主面に前記第４絶縁膜を形成する工程；
（ｂ）前記第４絶縁膜上に前記第１電界効果トランジスタの前記第１ゲート電極を形成する工程；
（ｃ）前記工程（ｂ）の後、前記半導体基板の主面上に酸化シリコンを主成分とする第３絶縁膜を形成する工程；
（ｄ）前記第４絶縁膜をエッチングストッパとした異方性のドライエッチングにより前記第３絶縁膜をエッチバックして、前記第１ゲート電極の側壁に前記第３絶縁膜からなるサイドウォールを形成する工程；
（ｅ）前記第２ゲート絶縁膜が形成される領域の前記第４絶縁膜を除去する工程；
（ｆ）前記工程（ｅ）の後、前記半導体基板の主面上に前記第２電界効果トランジスタの前記第２ゲート絶縁膜および前記第２ゲート電極を形成する工程。
【請求項９】
第１導体膜からなる第１ゲート電極と第１絶縁膜からなる第１ゲート絶縁膜とを備える第１電界効果トランジスタ、および前記第１導体膜とは異なる第２導体膜からなる第２ゲート電極と前記第１絶縁膜とは異なる第２絶縁膜からなる第２ゲート絶縁膜とを備える第２電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含む：
（ａ）半導体基板の主面上に前記第１電界効果トランジスタの前記第１ゲート絶縁膜および前記第１ゲート電極を形成する工程；
（ｂ）前記工程（ａ）の後、ＣＶＤ法により前記半導体基板の主面上に窒素を含む第４絶縁膜を形成する工程：
（ｃ）前記工程（ｂ）の後、前記半導体基板の主面上に酸化シリコンを主成分とする第３絶縁膜を形成する工程；
（ｄ）前記第４絶縁膜をエッチングストッパとした異方性のドライエッチングにより前記第３絶縁膜をエッチバックして、前記第１ゲート電極の側壁に前記第３絶縁膜からなるサイドウォールを形成する工程；
（ｅ）前記第２ゲート絶縁膜が形成される領域の前記第４絶縁膜を除去する工程；
（ｆ）前記工程（ｅ）の後、前記半導体基板の主面上に前記第２電界効果トランジスタの前記第２ゲート絶縁膜および前記第２ゲート電極を形成する工程。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、前記第４絶縁膜は、窒化シリコンを主成分とする絶縁膜、酸窒化シリコンを主成分とする絶縁膜、または窒化シリコンを主成分とする絶縁膜を上層とし酸化シリコンを主成分とする絶縁膜を下層とする積層膜である。
【請求項１１】
請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、前記第４絶縁膜はウエットエッチングにより除去される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリの１種であるフラッシュメモリを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００１−２８４２８号公報（特許文献１）には、浮遊ゲートおよび制御ゲートとは機能の異なる第３ゲートが、ワード線（制御ゲート、第２ゲート）およびチャネルと垂直な方向あるいは平行な方向に存在する浮遊ゲート（第１ゲート）の隙間に埋め込まれて存在する構造のフラッシュメモリが開示されている。
【特許文献１】特開２００１−２８４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
大容量によるビットコストの低減と書き込み速度の向上という要求にこたえるため、書き込み動作をソース側のホットエレクトロン注入で行う補助ゲート（Assist Gate：ＡＧ）を有するＡＮＤ型フラッシュメモリ（以下、ＡＧ−ＡＮＤ型フラッシュメモリと記す）が開発されている。補助ゲートを書き込みゲートに用いてチャネル電流を大幅に減少させることにより、キロビットオーダのメモリセルを同時に短期間に書き込むことが可能となる。また、浮遊ゲートを自己整合プロセスにより形成し、さらに補助ゲートをフィールドアイソレーションに用いることにより、メモリセルの面積の縮小を図ることができる。
【０００４】
浮遊ゲートを自己整合プロセスにより形成するＡＧ−ＡＮＤ型フラッシュメモリは、例えば、以下のように形成することができる。まず、半導体基板の主面上に補助ゲートを形成し、補助ゲートの側面に絶縁膜からなる側壁を形成する。続いて、隣接する補助ゲートの間に露出した半導体基板の表面にＦＴＯ（Fowler-Nordheim Tunnel Oxide）膜を形成した後、隣接する補助ゲートの間に浮遊ゲートを形成する。上記側壁は、補助ゲートを覆う絶縁膜を堆積した後、例えばＲＩＥ（Reactive Ion Etching）を用いた異方性のドライエッチングにより加工して、その絶縁膜を補助ゲートの側面のみに残すことにより形成される。その後、層間膜を介して浮遊ゲート上に制御ゲートが形成される。
【０００５】
しかしながら、浮遊ゲートを自己整合プロセスにより形成するＡＧ−ＡＮＤ型フラッシュメモリについては、以下に説明する種々の技術的課題が存在する。
【０００６】
すなわち、補助ゲートの側面に側壁を形成する際、異方性のドライエッチングが半導体基板の表面にダメージを与え、このダメージがその後の工程で形成されるＦＴＯ膜の耐圧低下を引き起こすことが明らかとなった。そこで、本発明者は、異方性のドライエッチングの後に、半導体基板の表面を後処理（ドライエッチング）により１０ｎｍ程度削り、さらに半導体基板の表面に熱酸化処理によりプレ酸化膜を形成することによってダメージ層を除去する検討を行った。しかし、後処理および熱酸化処理の工程が加わることで工程が複雑化し、さらに後処理における半導体基板の削れ量のばらつきが大きく、これに起因したＦＴＯ膜の局所的な薄膜化によりＦＴＯ膜の耐圧が低下して、メモリセルの繰り返し書き換え特性が劣化するという問題が生じた。
【０００７】
本発明の目的は、フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置は、半導体基板の主面上に、第１導体膜からなる第１ゲート電極と第１絶縁膜からなる第１ゲート絶縁膜とを備える第１電界効果トランジスタ、および第２導体膜からなる第２ゲート電極と第２絶縁膜からなる第２ゲート絶縁膜とを備える第２電界効果トランジスタを有し、第１ゲート電極の側壁に酸化シリコンを主成分とする絶縁膜からなるサイドウォールが異方性のドライエッチングにより形成され、半導体基板とサイドウォールとの間に窒素を含む第４絶縁膜が形成されている。
【００１１】
本発明による半導体装置の製造方法は、半導体基板の主面上に第１電界効果トランジスタの第１ゲート絶縁膜および第１ゲート電極を形成する工程、続いて窒化雰囲気中または窒素を含んだ酸化雰囲気中で半導体基板に熱処理を施して、露出した半導体基板の主面に窒素を含む第４絶縁膜を形成する工程、続いて半導体基板の主面上に第３絶縁膜を形成する工程、第４絶縁膜をエッチングストッパとした異方性のドライエッチングにより第３絶縁膜をエッチバックして、第１ゲート電極の側壁に第３絶縁膜からなるサイドウォールを形成する工程、露出した余分な第４絶縁膜をウエットエッチングにより除去する工程、続いて半導体基板の主面上に第２電界効果トランジスタの第２ゲート絶縁膜および第２ゲート電極を形成する工程を有する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体基板へのダメージ層の形成を防ぐことによってダメージ層の除去が不要となることから、半導体基板の削れがなくなり、ＦＮＯ膜の耐圧低下を回避することができる。その結果、メモリセルの繰り返し書き換え特性の劣化を防ぐことができて、フラッシュメモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す。
【００１７】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の一例を図１〜図１３に示す半導体基板の要部断面図を用いて工程順に説明する。
【００１９】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面の素子分離領域に、例えば浅溝型の分離部２を形成する。続いて、半導体基板１の主面の分離部２に囲まれた活性領域上に、例えば酸化シリコン膜からなる絶縁膜３を熱酸化法によって形成する。この絶縁膜３は、後述のイオン注入に際して半導体基板１を保護する機能を有している。
【００２０】
次に、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＮＷ２を形成する。
【００２１】
次に、図２に示すように、絶縁膜３を除去した後、半導体基板１の主面にゲート絶縁膜を構成する厚さ８ｎｍから１０ｎｍ程度の絶縁膜４ａおよび厚さ２５ｎｍ程度の絶縁膜４ｂを熱酸化法によって形成する。絶縁膜４ａは、例えばメモリセルならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成し、絶縁膜４ｂは、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する。
【００２２】
これら絶縁膜４ａ，４ｂは、例えば以下のように形成される。まず、半導体基板１を酸化雰囲気中で熱処理して、その主面に、例えば厚さ１５ｎｍ程度の酸化シリコンを主成分とする絶縁膜を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、メモリアレイならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の酸化シリコンを主成分とする絶縁膜をウエットエッチング法またはドライエッチング法により除去する。その後、半導体基板１を酸化雰囲気中で熱処理して、メモリアレイならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の半導体基板１の主面に酸化シリコンを主成分とする絶縁膜４ａを形成し、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の半導体基板１の主面に酸化シリコンを主成分とする絶縁膜４ｂを形成する。
【００２３】
次に、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜５および厚さ１００ｎｍ程度の酸化シリコン膜７を下層から順に堆積する。
【００２４】
次に、図３に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する酸化シリコン膜７および導体膜５をドライエッチング法によって除去する。これにより、導体膜５からなるメモリセルのゲート電極（補助ゲート電極）５ａがゲート幅方向にパターニングされる。
【００２５】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、半導体基板１にｎ型不純物をイオン注入法によって導入することにより、ｎ型半導体領域８を形成する。続いて、例えば温度８００℃から９００℃程度の熱処理が半導体基板１に施される。
【００２６】
その後、例えば窒化雰囲気中または所定濃度の窒素を含む酸化雰囲気中で熱処理を施すことにより、露出した半導体基板１の主面に窒素が添加された絶縁膜（例えば窒化シリコンまたは酸窒化シリコンを主成分とする絶縁膜）９を形成する。絶縁膜９に含まれる窒素の濃度は、例えば約５ａｔｍ％以上であり、その厚さは、例えば数ｎｍから３０ｎｍ程度である。
【００２７】
次に、図４に示すように、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリセルの酸化シリコン膜７およびゲート電極５ａの側面にサイドウォール１０を形成する。この時、上記窒素を含んだ絶縁膜９をエッチングストッパに用いる。さらに、絶縁膜のエッチバックによりサイドウォール１０を形成している間は窒素をエッチングモニタ波形で監視し、窒素が検出された時点でドライエッチングを終了する。これにより、絶縁膜９下の半導体基板１の削れを防止することができる。
【００２８】
図５（ａ）に図４のメモリアレイの一部拡大図、図５（ｂ）に窒素を含む絶縁膜９を形成せずに絶縁膜のエッチバックによりサイドウォール１０を形成した場合のメモリアレイの一部拡大図を示す。
【００２９】
絶縁膜９を形成しない場合は、半導体基板１を構成する単結晶シリコンに転位または結晶欠陥等のダメージ層が形成される。このため、半導体基板１を１０ｎｍ程度削り、ダメージ層を除去する必要がある。これに対して、絶縁膜９を形成した場合は、半導体基板１がドライエッチングされないので、半導体基板１を構成する単結晶シリコンにダメージ層が形成されるのを防ぐことができて、前述したようなダメージ層の除去が不要となる。
【００３０】
次に、図６に示すように、露出した余分な絶縁膜９をウエットエッチング法により除去した後、例えば熱酸化法によって、露出した半導体基板１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜（ＦＴＯ膜）１１を形成する。続いて、半導体基板１の主面上に、例えば厚さ３０ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜１２を堆積する。
【００３１】
次に、図７に示すように、周辺回路の導体膜１２を選択的に除去する。続いて、半導体基板１の主面上に有機樹脂膜を塗布した後、フォトリソグラフィ法によって周辺回路を覆うレジストパターンを形成し、そのレジストパターンから露出する有機樹脂膜を、隣接するゲート電極５ａの間に残されるようにエッチングする。その後、残された有機樹脂膜をマスクとしてそこから露出する導体膜１２をエッチングした後、有機樹脂膜をアッシング法によって除去することにより、隣接するゲート電極５ａの間に電荷蓄積層であるメモリセルの浮遊ゲート電極１２ａを自己整合的に形成する。
【００３２】
図８（ａ）に前記図５（ａ）と同じ箇所の拡大図、図８（ｂ）に前記図５（ｂ）と同じ箇所の拡大図を示す。
【００３３】
絶縁膜９を形成しない場合は、前述したように、ダメージ層を除去するために半導体基板１が１０ｎｍ程度削られる。その後、メモリセルのゲート絶縁膜を構成する絶縁膜１１が形成されるが、その形成前の洗浄等により、サイドウォール１０が僅かに削られて、半導体基板１が削られたことによる段差が現れる。この段差部分では、絶縁膜１１の厚さが薄くなり、電界集中により絶縁膜１１の耐圧が低下する。また、この段差形状にはばらつきがあり、これがメモリセルの繰り返し書き換え特性の劣化やばらつきの一因ともなっている。
【００３４】
これに対して、絶縁膜９を形成した場合は、半導体基板１に削れがなく、また余分な絶縁膜９はエッチング選択比が相対的に高く、半導体基板１を構成する単結晶シリコンへのダメージのないウエットエッチング法により除去されることから、前述した絶縁膜１１の耐圧低下を回避することができる。
【００３５】
次に、図９に示すように、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１８ｎｍ程度の層間膜１３を形成する。続いて、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜および酸化シリコン膜等からなるキャップ絶縁膜１６を下層から順にＣＶＤ法によって堆積する。
【００３６】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１６を除去する。さらに、残されたキャップ絶縁膜１６をマスクとして、そこから露出する導体膜をドライエッチング法によって除去することにより、メモリセルの制御ゲート電極（ワード線）１４を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンおよびキャップ絶縁膜１６をマスクとして、そこから露出する層間膜１３および導体膜１２をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極１２ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極１４および浮遊ゲート電極１２ａが完成する。
【００３７】
次に、図１０に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する周辺回路の層間膜１３、酸化シリコン膜７および導体膜５をエッチング法によって除去することにより、周辺回路に高耐圧系ｎＭＩＳおよびｐＭＩＳならびに低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極５ｂを形成する。
【００３８】
次に、周辺回路の高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１７を形成する。ｎ型半導体領域１７には、例えばヒ素またはリンがイオン注入されている。さらに、周辺回路の高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１８を形成する。ｐ型半導体領域１８には、例えばボロンまたはフッ化ボロンがイオン注入されている。
【００３９】
次に、図１１に示すように、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳならびに低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極５ｂの側面にサイドウォール１９を形成する。
【００４０】
次に、周辺回路の高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域２０を形成する。ｎ型半導体領域２０には、例えばヒ素がイオン注入されている。さらに周辺回路領域の高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域２１を形成する。ｐ型半導体領域２１には、例えばボロンがイオン注入されている。その後、イオン注入された不純物を活性化させるために、例えば温度９００℃から１０００℃程度の熱処理が半導体基板１に施される。以上の工程により、メモリアレイにメモリセルが形成され、周辺回路に各種ＭＩＳが形成される。
【００４１】
次に、図１２に示すように、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜２２をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２２をドライエッチング法によって除去することにより、半導体基板１の一部（例えばメモリセルおよび各種ＭＩＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１を形成する。
【００４２】
次に、半導体基板１の主面上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ（Chemical Mechanical Polishing）法によって研磨することにより、コンタクトホールＣ１の内部にプラグ２３を形成する。その後、半導体基板１の主面上に、例えばアルミニウム（Ａｌ）合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線Ｍ１を形成する。
【００４３】
次に、図１３に示すように、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜２４をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２４をドライエッチング法によって除去することにより、その絶縁膜２４に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成する。
【００４４】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ２５を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ２５を通じて第１層配線Ｍ１と電気的に接続されている。
【００４５】
次に、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜２６をＣＶＤ法によって堆積した後、前記スルーホールＴ１と同様な方法によって、絶縁膜２６に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を形成する。続いて、前記プラグ２５および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ２７を形成し、さらにプラグ２７を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
【００４６】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００４７】
このように、本実施の形態１によれば、ゲート電極（補助ゲート電極）５ａの側壁にサイドウォール１０を形成する際、窒素を含む絶縁膜９をエッチングストッパに用い、その後、余分な絶縁膜９をウエットエッチング法で除去することにより、半導体基板１へのダメージ層の形成を防ぐことができる。従って、ダメージ層を除去する必要がなく、半導体基板１の削れがなくなることから、絶縁膜１１の耐圧低下を回避することができる。その結果、メモリセルの繰り返し書き換え特性の劣化を防ぐことができる。
【００４８】
（実施の形態２）
本実施の形態２によるフラッシュメモリの製造方法を図１４〜図１８を用いて工程順に説明する。前述の実施の形態１と相違する点は、サイドウォール１０を形成する際にエッチングストッパとして機能する絶縁膜をメモリセルの補助ゲート電極下のゲート絶縁膜および周辺回路のＭＩＳのゲート絶縁膜と同一層の絶縁膜とすることである。
【００４９】
まず、前述の実施の形態１と同様にして、半導体基板１の主面に、分離部２およびこれに取り囲まれるように配置された活性領域を形成する。続いて、半導体基板１の所定部分に埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＰＷ２を形成する。
【００５０】
次に、図１４に示すように、半導体基板１の主面にゲート絶縁膜を構成する厚さ８ｎｍから１０ｎｍ程度の絶縁膜２８ａおよび厚さ２５ｎｍ程度の絶縁膜２８ｂを形成する。これら絶縁膜２８ａ，２８ｂは窒素を含む絶縁膜であって、絶縁膜２８ａは、例えばメモリセルの補助ゲート電極下のゲート絶縁膜ならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成し、絶縁膜２８ｂは、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する。
【００５１】
窒素を含む絶縁膜２８ａ，２８ｂは、例えば以下のように形成される。まず、例えば窒化雰囲気中または所定濃度の窒素を含む酸化雰囲気中で半導体基板１を熱処理して、その主面に、例えば厚さ数ｎｍから３０ｎｍ程度の窒素が添加された絶縁膜（例えば窒化シリコンまたは酸窒化シリコンを主成分とする絶縁膜）を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、メモリアレイならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の上記絶縁膜をウエットエッチング法またはドライエッチング法により除去する。その後、例えば窒化雰囲気中または所定濃度の窒素を含む酸化雰囲気中で半導体基板１を熱処理して、メモリセアレイならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の半導体基板１の主面に絶縁膜２８ａを形成し、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の半導体基板１の主面に絶縁膜２８ｂを形成する。
【００５２】
なお、窒化雰囲気中または所定濃度の窒素を含む酸化雰囲気中での熱処理に代えて、ＣＶＤ法により窒化シリコンまたは酸窒化シリコンを主成分とする絶縁膜を形成してもよい。
【００５３】
また、前述した方法で形成された絶縁膜２８ａ，２８ｂには、ほぼ均一に窒素が添加されるが、絶縁膜２８ａ，２８ｂの表面のみに窒素を添加してもよい。表面のみに窒素が添加された絶縁膜２８ａ，２８ｂは、例えば以下のように形成される。まず、酸化雰囲気中で半導体基板１を熱処理して、その主面に、例えば厚さ数ｎｍから３０ｎｍの酸化シリコンを主成分とする絶縁膜を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、メモリアレイならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の酸化シリコンを主成分とする絶縁膜をウエットエッチング法またはドライエッチング法により除去する。続いて、半導体基板１を酸化雰囲気中で熱処理して、メモリアレイならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の半導体基板１の主面に酸化シリコンを主成分とする絶縁膜２８ａを形成し、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳが形成される領域の半導体基板１の主面に酸化シリコンを主成分とする絶縁膜２８ｂを形成する。その後、窒化雰囲気中で半導体基板１を熱処理して、酸化シリコンを主成分とする絶縁膜２８ａ，２８ｂの表面のみに窒素を添加する。
【００５４】
次に、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜５および厚さ１００ｎｍ程度の酸化シリコン膜７を下層から順に堆積する。
【００５５】
次に、図１５に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する酸化シリコン膜７および導体膜５をドライエッチング法によって除去する。これにより、導体膜５からなるメモリセルのゲート電極（補助ゲート電極）５ａがゲート幅方向にパターニングされる。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、半導体基板１にｎ型不純物をイオン注入法によって導入することにより、ｎ型半導体領域８を形成する。
【００５６】
次に、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリセルの酸化シリコン膜７およびゲート電極５ａの側面にサイドウォール１０を形成する。この際、上記窒素を含んだ絶縁膜２８ａをエッチングストッパに用いる。さらに、絶縁膜のエッチバックによりサイドウォール１０を形成している間はエッチングモニタ波形で窒素を監視し、窒素が検出された時点でドライエッチングを終了する。これにより、絶縁膜２８ａ下の半導体基板１でのダメージ層の形成を防止することができる。
【００５７】
次に、図１６に示すように、露出した余分な絶縁膜２８ａをウエットエッチング法により除去した後、例えば熱酸化法によって、露出した半導体基板１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜１１を形成する。続いて、半導体基板１の主面上に、例えば厚さ３０ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜１２を堆積する。
【００５８】
次に、図１７に示すように、周辺回路の導体膜１２を選択的に除去し、続いて、隣接するゲート電極５ａの間に電荷蓄積層であるメモリセルの浮遊ゲート電極１２ａを自己整合的に形成する。
【００５９】
この後は、前述の実施の形態１と同様の工程によって、図１８に示すフラッシュメモリが製造されるため、その説明を省略する。
【００６０】
このように、本実施の形態２によれば、ゲート電極（補助ゲート電極）５ａの側壁にサイドウォール１０を形成する際、窒素を含む絶縁膜２８ａをエッチングストッパに用い、その後、余分な絶縁膜２８ａをウエットエッチング法で除去することにより、半導体基板１へのダメージ層の形成を回避することができる。その結果、前述の実施の形態１と同様の効果が得られる。
【００６１】
（実施の形態３）
本実施の形態３によるフラッシュメモリの製造方法を図１９〜図２３を用いて工程順に説明する。前述の実施の形態１と相違する点は、サイドウォール１０を形成する際にエッチングストッパとして機能する絶縁膜をＣＶＤ法で堆積した窒化シリコン膜とすることである。
【００６２】
前述の実施の形態１と同様にして、半導体基板１の主面に、分離部２およびこれに取り囲まれるように配置された活性領域を形成する。続いて、半導体基板１の所定部分に埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＰＷ２を形成し、例えばメモリセルならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する絶縁膜４ａ、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する絶縁膜４ｂを形成した後、前記図３に示したように、メモリセルのゲート電極（補助ゲート電極）５ａをゲート幅方向にパターニングする。
【００６３】
次に、図１９に示すように、半導体基板１の主面上に、例えばＣＶＤ法によって、例えば厚さ４０ｎｍ程度の窒化シリコンを主成分とする絶縁膜２９を堆積する。
【００６４】
次に、図２０に示すように、半導体基板１の主面上に、例えば酸化シリコンを主成分とする絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリセルの酸化シリコン膜７およびゲート電極５ａの側面にサイドウォール１０を形成する。この時、絶縁膜２９をエッチングストッパに用いる。さらに、絶縁膜のエッチバックによりサイドウォール１０を形成している間は窒素をエッチングモニタ波形で監視し、窒素が検出された時点でドライエッチングを終了する。これにより、絶縁膜２９下の半導体基板１でのダメージ層の形成を回避することができる。
【００６５】
次に、図２１に示すように、露出した余分な絶縁膜２９を、例えば熱リン酸またはフッ酸を含んだ水溶液等を用いたウエットエッチング法により除去した後、例えば熱酸化法によって、露出した半導体基板１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜１１を形成する。続いて、半導体基板１の主面上に、例えば厚さ３０ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜１２を堆積する。
【００６６】
次に、図２２に示すように、周辺回路の導体膜１２を選択的に除去し、続いて、隣接するゲート電極５ａの間に電荷蓄積層であるメモリセルの浮遊ゲート電極１２ａを自己整合的に形成する。
【００６７】
この後は、前述の実施の形態１と同様の工程によって、図２３に示すフラッシュメモリが製造されるため、その説明を省略する。
【００６８】
なお、本実施の形態３では、サイドウォール１０を形成する際のエッチングストッパに用いる膜を、ＣＶＤ法によって形成される窒化シリコンを主成分とする絶縁膜２９としたが、例えばＣＶＤ法によって形成される酸窒化シリコンを主成分とする絶縁膜、または窒化シリコンを主成分とする絶縁膜を上層とし酸化シリコンを主成分とする絶縁膜を下層とする積層膜を用いてもよい。
【００６９】
このように、本実施の形態３によれば、ゲート電極（補助ゲート電極）５ａの側壁にサイドウォール１０を形成する際、絶縁膜２９をエッチングストッパに用い、その後、余分な絶縁膜２９をウエットエッチング法で除去することにより、半導体基板１へのダメージ層の形成を回避ことができる。その結果、前述の実施の形態１と同様の効果が得られる。
【００７０】
（実施の形態４）
本実施の形態４では、半導体基板の主面に所定の間隔をおいて形成された第１ＭＩＳと第２ＭＩＳとを備え、一方のＭＩＳのゲート電極が他方のＭＩＳの側壁に形成されたサイドウォール上に乗り上げていない半導体装置に適用した場合の一つの実施例を説明する。
【００７１】
本実施の形態４による半導体装置の製造方法の一例を図２４〜図２８に示す半導体基板の要部断面図を用いて工程順に説明する。
【００７２】
まず、図２４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板３１の主面の素子分離領域に、例えば浅溝型の分離部３２を形成する。続いて、半導体基板３１の所定部分にｐ型不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、ｐウェルＰＷを形成する。
【００７３】
次に、半導体基板３１の主面に第１ＭＩＳのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜３３を熱酸化法によって形成する。続いて、半導体基板３１の主面上に、例えば厚さ２００ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜３４および厚さ１００ｎｍ程度の酸化シリコン膜３５を下層から順に堆積する。
【００７４】
次に、図２５に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する酸化シリコン膜３５および導体膜３４をドライエッチング法によって除去する。これにより、導体膜３４からなる第１ＭＩＳのゲート電極３４ａが形成される。
【００７５】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、半導体基板３１にｎ型不純物（例えばヒ素またはリン）をイオン注入法によって導入することにより、第１ＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域３６を形成する。続いて、例えば温度８００℃から９００℃程度の熱処理が半導体基板１に施される。
【００７６】
その後、例えば窒化雰囲気中または窒素を含んだ酸化雰囲気中で熱処理を施すことにより、露出した半導体基板３１の主面に窒素が添加された絶縁膜（例えば窒化シリコンまたは酸窒化シリコンを主成分とする絶縁膜）３７を形成する。絶縁膜３７に含まれる窒素の濃度は、例えば約５ａｔｍ％以上であり、その厚さは、例えば３０ｎｍから１００ｎｍ程度である。
【００７７】
次に、図２６に示すように、半導体基板３１の主面上に、例えば酸化シリコンを主成分とする絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、第１ＭＩＳの酸化シリコン膜３５およびゲート電極３４ａの側面にサイドウォール３８を形成する。この時、上記窒素を含んだ絶縁膜３７をエッチングストッパに用いる。さらに、絶縁膜のエッチバックによりサイドウォール３８を形成している間は窒素をエッチングモニタ波形で監視し、窒素が検出された時点でドライエッチングを終了する。これにより、絶縁膜３７下の半導体基板３１でのダメージ層の形成を防止することができる。
【００７８】
次に、図２７に示すように、露出する余分な絶縁膜３７を熱リン酸またはフッ酸を含む水溶液等を用いたウエットエッチングにより除去した後、例えば熱酸化法によって、半導体基板３１の主面に第２ＭＩＳのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜３９を熱酸化法によって形成する。
【００７９】
次に、半導体基板３１の主面上に、例えば厚さ２５０ｎｍ程度の低抵抗な多結晶シリコン膜からなる導体膜を堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する導体膜をドライエッチング法によって除去する。これにより、導体膜からなる第２ＭＩＳのゲート電極４０が形成される。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、半導体基板３１にｎ型不純物（例えばヒ素またはリン）をイオン注入法によって導入することにより、第２ＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域４２を形成する。
【００８０】
次に、半導体基板１の主面上に、例えば窒化シリコンを主成分とする絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、第２ＭＩＳのゲート電極４０の側面にサイドウォール４３を形成する。続いて、第１ＭＩＳおよび第２ＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域４４を形成する。ｎ型半導体領域４４には、例えばヒ素がイオン注入されている。その後、イオン注入された不純物を活性化させるために、例えば温度９００℃から１０００℃程度の熱処理が半導体基板３１に施される。
【００８１】
次に、図２８に示すように、半導体基板３１の主面上に、例えば酸化シリコンを主成分とする絶縁膜４５をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜４５をドライエッチング法によって除去することにより、半導体基板３１の一部が露出するようなコンタクトホール４６を形成する。この後、コンタクトホール４６の内部にプラグ４７を形成し、さらに配線４８を形成することにより、本実施の形態１の半導体装置を製造する。
【００８２】
なお、本実施の形態４では、第１ＭＩＳのゲート電極３４ａを形成した後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で熱処理を施すことにより、半導体基板１の主面に窒素が添加された絶縁膜（例えば窒化シリコンまたは酸窒化シリコンを主成分とする絶縁膜）３７を形成し、これをサイドウォール３８を形成する際のエッチングストッパに用いた場合を例示したが、サイドウォール３８を形成する際にエッチングストッパとして機能する膜を、前述した実施の形態２と同様に、第１ＭＩＳのゲート絶縁膜と同一層の絶縁膜としてもよく、または前記実施の形態３と同様に、第１ＭＩＳのゲート電極３４ａを形成した後に半導体基板３１の主面上にＣＶＤ法で堆積する窒素を含む絶縁膜としてもよい。
【００８３】
図２９に、本発明の実施の形態４による半導体装置の第１の変形例を示す。第１の変形例では、窒素を含む絶縁膜によって第１ＭＩＳのゲート絶縁膜を構成する絶縁膜５０を形成し、この絶縁膜５０を半導体基板３１の主面に残し、異方性のドライエッチングのストッパに用いてサイドウォール３８を形成した製造工程中の半導体装置を示す。
【００８４】
図３０に、本発明の実施の形態４による半導体装置の第２の変形例を示す。第２の変形例では、第１ＭＩＳのゲート電極３４ａを形成した後に半導体基板３１の主面上に、例えばＣＶＤ法により窒素を含む絶縁膜５１を堆積し、この絶縁膜５１を異方性のドライエッチングのストッパに用いてサイドウォール３８を形成した製造工程中の半導体装置を示す。
【００８５】
このように、本実施の形態４によれば、半導体基板３１の主面上に所定の間隔をおいて形成される第１ＭＩＳと第２ＭＩＳを有し、第１ＭＩＳのゲート電極３４ａを形成した後、ゲート電極３４ａの側壁にサイドウォール３８を形成し、その後、第２ＭＩＳのゲート絶縁膜およびゲート電極４０を形成する半導体装置にも本発明を適用することができて、前述した実施の形態１、２および３と同様の効果が得られる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８７】
本発明の半導体装置の製造方法は、異方性のドライエッチングによりダメージ層が形成された半導体基板の主面に、高信頼度が要求される絶縁膜を形成する製造工程を有する半導体装置に適用することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程中の要部断面図である。
【図２】図１に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図５】（ａ）はメモリアレイの一部拡大図、（ｂ）は窒素を含む絶縁膜を形成せずに、絶縁膜のエッチバックによりサイドウォールを形成した場合のメモリアレイの一部拡大図である。
【図６】図４に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図８】（ａ）は前記図５（ａ）と同じ箇所の拡大図、（ｂ）は前記図５（ｂ）と同じ箇所の拡大図である。
【図９】図７に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程中の要部断面図である。
【図１５】図１４に続くフラッシュメモリの製造工程中の図１４と同じ箇所の要部断面図である。
【図１６】図１５に続くフラッシュメモリの製造工程中の図１４と同じ箇所の要部断面図である。
【図１７】図１６に続くフラッシュメモリの製造工程中の図１４と同じ箇所の要部断面図である。
【図１８】図１７に続くフラッシュメモリの製造工程中の図１４と同じ箇所の要部断面図である。
【図１９】本発明の実施の形態３によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程中の要部断面図である。
【図２０】図１９に続くフラッシュメモリの製造工程中の図１９と同じ箇所の要部断面図である。
【図２１】図２０に続くフラッシュメモリの製造工程中の図１９と同じ箇所の要部断面図である。
【図２２】図２１に続くフラッシュメモリの製造工程中の図１９と同じ箇所の要部断面図である。
【図２３】図２２に続くフラッシュメモリの製造工程中の図１９と同じ箇所の要部断面図である。
【図２４】本発明の実施の形態４による半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２６】図２５に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２７】図２６に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２８】図２７に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２９】本発明の実施の形態４による半導体装置の第１の変形例を示す要部断面図である。
【図３０】本発明の実施の形態４による半導体装置の第２の変形例を示す要部断面図である。
【符号の説明】
【００８９】
１  半導体基板
２  分離部
３  絶縁膜
４ａ，４ｂ  絶縁膜
５  導体膜
５ａ  ゲート電極（補助ゲート電極）
５ｂ  ゲート電極
７  酸化シリコン膜
８  ｎ型半導体領域
９  絶縁膜
１０  サイドウォール
１１  絶縁膜（ＦＴＯ膜）
１２  導体膜
１２ａ  浮遊ゲート電極
１３  層間膜
１４  制御ゲート電極（ワード線）
１６  キャップ絶縁膜
１７  ｎ型半導体領域
１８  ｐ型半導体領域
１９  サイドウォール
２０  ｎ型半導体領域
２１  ｐ型半導体領域
２２  絶縁膜
２３  プラグ
２４  絶縁膜
２５  プラグ
２６  絶縁膜
２７  プラグ
２８ａ，２８ｂ  絶縁膜
２９  絶縁膜
３１  半導体基板
３２  分離部
３３  絶縁膜
３４  導体膜
３４ａ  ゲート電極
３５  酸化シリコン膜
３６  ｎ型半導体領域
３７  絶縁膜
３８  サイドウォール
３９  絶縁膜
４０  ゲート電極
４２  ｎ型半導体領域
４３  サイドウォール
４４  ｎ型半導体領域
４５  絶縁膜
４６  コンタクトホール
４７  プラグ
４８  配線
５０，５１  絶縁膜
Ｃ１  コンタクトホール
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
ＮＷ１，ＮＷ２，ＮＷｍ  ｎウェル
ＰＷ，ＰＷ１，ＰＷ２  ｐウェル
Ｔ１，Ｔ２  スルーホール
【図１】
2006186004.tif 000003
【図２】
2006186004.tif 000004
【図３】
2006186004.tif 000005
【図４】
2006186004.tif 000006
【図５】
2006186004.tif 000007
【図６】
2006186004.tif 000008
【図７】
2006186004.tif 000009
【図８】
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【図９】
2006186004.tif 000011
【図１０】
2006186004.tif 000012
【図１１】
2006186004.tif 000013
【図１２】
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【図１３】
2006186004.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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