(57)【要約】【課題】  本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。【解決手段】  本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。【選択図】  図１
2006186135.tif 000002
【特許請求の範囲】
【請求項１】
接地線が接続された半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された抵抗ゲート部と、
前記ゲート絶縁膜および前記抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、
前記ゲート側壁の一方に接触する前記半導体基板表面に形成され、接地線が接続されたソース領域と、
前記ゲート側壁の他方に接触する前記半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記抵抗ゲート部は、前記ソース領域および前記ドレイン領域に挟まれるチャネル領域と異なる導電型のドーパントを有する半導体化合物からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板表面に形成された抵抗領域と、
前記抵抗領域上のゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたチャネル部と、
前記ゲート絶縁膜および前記チャネル部をゲート長方向に挟み、導体物からなるゲート側壁と、
前記ゲート側壁の一方に接触する前記半導体基板表面に形成され、接地線が接続されたソース領域と、
前記ゲート側壁の他方に接触する前記半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項４】
前記抵抗領域は、前記チャネル部と異なる導電型のドーパントを有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート側壁は、金属、金属シリサイドもしくは金属ナイトライドからなることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース領域、前記ドレイン領域および前記ゲート絶縁膜下の前記半導体基板中に、絶縁層を備えることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記信号線もしくは前記電源線はパッドと内部回路の一端との間の配線であり、
前記接地線はグランドと前記内部回路の他端との間の配線であることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置を搭載した半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電保護を目的とした半導体装置およびその半導体装置を搭載した半導体集積回路に係わる。
【背景技術】
【０００２】
通常、半導体集積回路には、静電放電による過電流から内部回路を保護するための半導体装置が設けられる。この静電保護装置は、外部端子に接続するＰａｄと内部回路とを接続する信号線もしくは電源線に接続され、所定の値以上の電位になると内部抵抗が下がり、過電流を接地線へと逃がし、内部回路の電位を通常作動電位に保つ役割を為す。
【０００３】
静電保護装置としては、例えば、ゲート電極に接地線が接続されたＧＧＭＯＳＦＥＴ（Grounded-Gate Metal-Oxide-Semiconductor Field Effect Transistor）が挙げられる。通常動作時には、ゲート電極は接地線等に接続されており、静電保護装置の内部抵抗が高いため、電流は内部回路に流れる。一方、静電放電によるサージ印加時には、まず、ドレイン領域と半導体基板との接合にて衝突イオン化が発生する。次に、衝突イオン化により生成した正孔は、半導体基板を通り、半導体基板に接続された接地線に流れる。この際、半導体基板の抵抗により半導体基板の電位が上昇する。すると、寄生バイポーラトランジスタがオン状態となり、静電放電によるサージ電流を、ドレイン領域、チャネル領域、ソース領域、ソース領域に接続された接地線の順に逃がすことができる。
【０００４】
ここで、ＧＧＭＯＳＦＥＴのゲート電極は接地線に接続されているため、０Ｖ電位を採る。一方、サージ印加時においてドレイン領域は高電位を採る。このため、ゲート電極とドレイン領域との間には、局所的に極めて高い電界が形成され、ゲート電極直下のチャネル領域とドレイン領域との接合付近において格子温度が上昇し、熱破壊が生じやすかった。
【０００５】
そこで、電界の集中を緩和させるために、ドレイン領域を面積広く形成することが提案された（例えば、特許文献１参照。）。しかし、この方法では、素子面積が増大してしまうという問題があった。
【特許文献１】特開2004-71799公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記事情に鑑みて、本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。
【０００８】
また、本発明の半導体装置は、半導体基板と、半導体基板表面に形成された抵抗領域と、抵抗領域上のゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル部と、ゲート絶縁膜およびチャネル部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１１】
なお、各実施の形態においては、ゲート絶縁膜に酸化物を用いた電子伝導型半導体装置について説明するが、無論、正孔伝導型半導体装置についても適用できる。また、ゲート絶縁膜は酸化物に限られず、窒化物、フッ化物等のその他の絶縁体を用いても良い。
【００１２】
また、本発明の半導体装置が搭載された、メモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等の半導体集積回路も本発明の範囲内である。
【００１３】
（第１の実施の形態）
第１の実施の形態に係わる半導体装置の一例について、図１乃至図２を参照して説明する。
【００１４】
図１は、第１の実施形態に係るバルク型半導体装置のゲート長方向の断面模式図である。
【００１５】
図１に示すように、接地線が接続されｐ型シリコンからなる半導体基板１の表面には、チャネル領域が形成される。チャネル領域上には、ゲート絶縁膜２、ｎ型ドーパントを有する抵抗ゲート部３が順次形成される。半導体基板１上において、ゲート絶縁膜２および抵抗ゲート部３をゲート長方向に挟むように、高濃度のｎ型ドーパントを有する一対のゲート側壁４ａ，４ｂが形成される。ゲート側壁４ａ，４ｂに接触する半導体基板１表面において、チャネル領域をゲート長方向に挟むように、ｎ型のソース・ドレイン領域５ａ，５ｂが形成されている。ソース・ドレイン領域５ａ，５ｂは、半導体基板１表面から浅く形成され低不純物濃度である浅い領域と、その浅い領域をゲート長方向に挟み半導体基板１表面から深く形成され高不純物濃度である深い領域と、を有する。ソース領域５ａには、接地線が接続され、ドレイン領域５ｂには、信号線もしくは電源線が接続される。この信号線もしくは電源線は、Ｐａｄ（パッド）と内部回路との間の配線であり、接地線は、グランドと内部回路との間の配線である。信号線もしくは電源線ならびに接地線により、第１の実施形態に係るバルク型半導体装置は、内部回路と並列の関係になる。
【００１６】
ここで、抵抗ゲート部３は、少なくともソース・ドレイン領域５ａ，５ｂに比して高い抵抗を有し、通常作動時には通電しないことを特徴とする。具体的には、抵抗ゲート部３のインピーダンスは、内部回路の入力インピーダンスより高く、チャネル領域の抵抗の100倍のインピーダンス以下である。前者により、通常作動時の通電を抑制し、後者により、サージ印加時においてチャネル領域に生成する電界が均一となる。なお、抵抗ゲート部３は、接地線が接続している必要がない。また、ゲート側壁４ａ，４ｂは、導体物、すなわち、電気伝導率の大きい物質（岩波  理化学辞典  第５版  参照。）からなることを特徴とする。
【００１７】
第１の実施形態に係るバルク型半導体装置の動作機構について、説明する。
【００１８】
通常動作時（静電放電によるサージ印加時以外とする。）には、抵抗ゲート部３、ゲート絶縁膜２およびチャネル領域が、電気的に高抵抗状態にある。したがって、電流は第１の実施形態に係るバルク型半導体装置に流れず、内部回路に流れる。
【００１９】
一方、静電放電によるサージ印加時には、まず、ドレイン領域５ｂと半導体基板１との接合にて衝突イオン化が発生する。このとき、ドレイン領域５ｂおよびドレイン領域上のゲート側壁４ｂは高電位となる。一方、ソース領域５ａおよびソース領域上のゲート側壁４ａは、０Ｖを採る。このため、電界は、ドレイン領域５ｂおよびドレイン領域上のゲート側壁４ｂと、ソース領域５ａおよびソース領域上のゲート側壁４ａと、の間の広い範囲で形成される。
【００２０】
その後、衝突イオン化により生成した正孔は、半導体基板１を通り、半導体基板１に接続された接地線に流れる。この際、半導体基板１自身の抵抗により半導体基板１の電位が上昇する。すると、寄生バイポーラトランジスタがオン状態となり、ドレイン領域５ｂ、チャネル領域、ソース領域５ａ、ソース領域に接続された接地線の順で静電放電によるサージ電流を逃がすことができる。
【００２１】
第１の実施形態によれば、サージ印加時において高電界の集中を緩和できるため、熱破壊を低減できる。
【００２２】
図２は、第１の実施形態に係るＳＯＩ（Silicon On Insulator）型半導体装置のゲート長方向の断面模式図である。
【００２３】
図２に示すように、半導体基板として、ソース領域、ドレイン領域およびゲート絶縁膜下の半導体基板中に、埋込酸化膜（BOX：Buried OXide）６を有するＳＯＩ基板を用いる他は、図１と同様である。
【００２４】
第１の実施形態は、ＳＯＩ型半導体装置に適用すると、さらにその効果を発揮できる。これは、ＳＯＩ型半導体基板は、埋込酸化膜の熱伝導率が半導体基板の約1/10であり、熱破壊の問題がより顕著となるためである。
【００２５】
第１の実施形態に係るバルク型およびＳＯＩ型の実施例とこれらに対応する比較例とについて、サージ印加時の温度上昇およびスナップバック特性についてシミュレーションを行った。なお、双方のシミュレーションは、試験規格HBM(Human Body Mdel)JESD22-A114-Bに沿ったものである。
【００２６】
以下、シミュレーション条件について記す。
【００２７】
ここで、図２に示すように、Ｌは抵抗ゲート部３の長さ、Ｗは抵抗ゲート部３の幅、ｔＯＸはゲート絶縁膜２の厚さ、ｘｊＥＸＴはソース・ドレイン領域５ａ，５ｂにおける浅い領域深さ、ｘｊＸＮはソース・ドレイン領域５ａ，５ｂにおける深い領域深さ、ＮＳＵＢはチャネル領域の不純物濃度を指す。さらに、埋込酸化膜６に係わり、ＴＳＯＩは埋込酸化膜６上の半導体層の層厚、ＴＢＯＸは埋込酸化膜６の膜厚を指す。シミュレーション条件は、Ｌ＝0.45μｍ、Ｗ＝500μｍ、ｔＯＸ＝5ｎｍ、ｘｊＥＸＴ＝50ｎｍ、ｘｊＸＮ＝175ｎｍ、ＮＳＵＢ＝5×1017ｃｍ−３、ＴＳＯＩ＝10ｎｍ、ＴＢＯＸ＝200ｎｍとした。
【００２８】
バルク型の実施例は、半導体基板１としてシリコン基板を用い、ゲート絶縁膜２としてシリコン酸化膜を用い、抵抗ゲート部３としてｎ型不純物領域（不純物濃度：１Ｅ１５ｃｍ−３）を用い、ゲート側壁４ａ，４ｂとしてｎ型高濃度不純物領域（不純物濃度：１Ｅ２０ｃｍ−３）を用い、ソース・ドレイン領域５ａ，５ｂとして浅い領域（不純物濃度：６Ｅ１９ｃｍ−３）および深い領域（不純物濃度：１Ｅ２０ｃｍ−３）とを有するｎ型高濃度不純物領域を用いた。
【００２９】
バルク型の比較例は、抵抗ゲート部３としてｎ型高濃度不純物領域（不純物濃度：１０Ｅ２０ｃｍ−３）を用いた他は、バルク型実施例と同様にした。
【００３０】
ＳＯＩ型の実施例および比較例についても、埋込酸化膜６を用いた他は、バルク型と同様の構成とした。
【００３１】
図３は、第１の実施形態に係るバルク型およびＳＯＩ型半導体装置の温度上昇のシミュレーション結果を示す図である。
【００３２】
図３に示すように、バルク型の実施例はバルク型の比較例に比して、ＳＯＩ型の実施例はＳＯＩ型の比較例に比して、温度上昇が低かった。さらに、ＳＯＩ型については、温度上昇の抑制効果が著しかった。
【００３３】
なお、バルク型について顕著な差異が見られなかったのは、バルク型では、半導体基板１へ熱の拡散がしやすいためであると思われる。上述した試験規格よりさらにサージ電圧を大とすれば、温度上昇の効果が顕著になることが予測できる。
【００３４】
図４は、第１の実施形態に係るバルク型およびＳＯＩ型半導体装置のスナップバック特性のシミュレーション結果を示す図である。
【００３５】
図４に示すように、バルク型およびＳＯＩ型それぞれの実施例および比較例は、ほぼ同等の結果を示した。
【００３６】
なお、サージ印加時には、ドレイン領域の電位が所定の値以上となった後に、静電保護装置の内部抵抗が低下し、電位が低下する。スナップバック特性は、このときの電流電圧特性のことを指し、所定の電位を超えた後の電流が、低い電圧範囲を流れるほど優れている。これは、低い電圧で大電流を流せるほど、サージ電流を素早く逃がすことができるからである。
【００３７】
第１の実施の形態に係わる半導体装置の製造方法について図５乃至図１２を参照して説明する。なお、便宜上、図２に示したＳＯＩ型半導体装置について説明する。
【００３８】
図５乃至図１２は、夫々、第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第１乃至第８の工程を示すゲート長方向の断面模式図である。
【００３９】
図５に示すように、第１の工程では、まず、酸素イオン注入、基板張り合わせ、エピタキシャル成長等の公知の手法を用いてＳＯＩ基板を作製する。次に、イオン注入を用いてｐ型ドーパントを埋込絶縁膜上の半導体層に導入する。
【００４０】
図６に示すように、第２の工程では、まず、熱酸化を用いて、半導体基板１表面に絶縁膜１２を形成させる。次に、CVD（Chemical Vapor Deposition）、スパッタリング、MBE（Molecular Beam Epitaxy）等の公知の成膜方法を用いて、絶縁膜１２上に多結晶シリコン層１３を堆積させる。次に、POCl3ガス等のイオン注入を用いてｎ型ドーパントを多結晶シリコン層１３に導入する。
【００４１】
図７に示すように、第３の工程では、RIE（Reactive Ion Etching）等の異方性エッチングを用いて、多結晶シリコン層１３および絶縁膜１２を加工し、抵抗ゲート部３およびゲート絶縁膜２を形成する。
【００４２】
図８に示すように、第４の工程では、POCl3ガス等のイオン注入を用いてｎ型ドーパントを半導体基板１に濃度薄く導入し、ソース・ドレイン領域５ａ，５ｂのうち浅い領域を形成する。
【００４３】
図９に示すように、第５の工程では、まず、公知の成膜方法を用いて多結晶シリコン層１４を堆積させる。次に、POCl3ガス等のイオン注入を用いてｎ型ドーパントを多結晶シリコン層１４に導入する。
【００４４】
図１０に示すように、第６の工程では、RIE（Reactive Ion Etching）等の異方性エッチングを用いて、多結晶シリコン層１４を加工し、ゲート側壁４ａ，４ｂを形成する。
【００４５】
図１１に示すように、第７の工程では、POCl3ガス等のイオン注入を用いてｎ型ドーパントを半導体基板１に濃度濃く導入し、ソース・ドレイン領域５ａ，５ｂのうち深い領域を形成する。
【００４６】
図１２に示すように、第８の工程では、まず、公知の成膜方法を用いて、シリコン酸化層１８を堆積する。次に、RIEを用いて、ソース・ドレイン領域５ａ，５ｂそれぞれに接続するＷ電極１９を埋め込む。
【００４７】
以上の工程より、図２に示したＳＯＩ型半導体装置が製造される。なお、第１および第２の実施形態に係るその他の半導体装置の製造方法については、ここに示した製造方法を参照し、適宜製造される。
【００４８】
第１の実施形態に係る半導体装置の材料について説明する。
【００４９】
半導体基板１は、Si、SiGe、Ge、歪Si等を用いる。
【００５０】
チャネル領域は、Si、SiGe、Ge、歪Si、SiCあるいはその他のチャネル領域材料等を用いる。なお、P、As、Sb等のｎ型ドーパントまたはB等のｐ型ドーパントを適宜添加し、ｐ型MOSFETの場合はｎ型若しくはｎ型MOSFETの場合はｐ型とすることが好ましい。
【００５１】
ゲート絶縁膜２は、シリコン酸化膜、高誘電体絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電体絶縁膜としては、例えば、Zrシリケート、Hfシリケート等の金属シリケート（シリコン酸化物に金属イオンを加えた材料）の他に、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等が挙げられる。
【００５２】
抵抗ゲート部３は、多結晶シリコン（poly-Si）、SiGe等の半導体化合物、等を用いる。製造工程の整合性の観点から、チャネル領域と異なる導電型（ソース・ドレイン領域に高濃度不純物領域を用いる場合には、ソース・ドレイン領域と同じ導電型）のドーパントを有する半導体化合物、特に、チャネル領域と異なる導電型のドーパントを有する多結晶シリコン（poly-Si）を用いることが好ましい。このとき、ドーパントの不純物濃度は１Ｅ１５ｃｍ−３以上１Ｅ１８ｃｍ−３以下であると好ましい。
【００５３】
ゲート側壁４ａ，４ｂは、導体物からなる。例えば、チャネル領域と異なる導電型の高濃度不純物領域（例えば、１Ｅ１９ｃｍ−３以上）または金属、金属シリサイドもしくは金属ナイトライドを用いる。特に、製造方法の簡便性の観点から、Ni、Co、Ti、Ｗ、Cu、NiSi、TiSi2、CoSi2、WSi2、TiN等の金属、金属シリサイドもしくは金属ナイトライドからなると好ましい。
【００５４】
ソース・ドレイン領域５ａ，５ｂは、チャネル領域と異なる導電型の高濃度不純物領域または金属シリサイドを用いる。金属シリサイドとしては、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Pt、Pd、Zr、Gd、Dy、Ho、Er等の金属のシリサイドが挙げられる。
【００５５】
なお、以降に示す実施の形態の半導体装置の材料については、第１の実施の形態に示したこれらの材料を参照し、適宜選択される。
【００５６】
（第２の実施の形態）
第２の実施の形態に係わる半導体装置の一例について、図１３乃至図１４を参照して説明する。
【００５７】
図１３は、第２の実施形態に係るバルク型半導体装置のゲート長方向の断面模式図である。
【００５８】
図１３に示すように、半導体基板１の表面には、ｎ型ドーパントを有する抵抗領域が形成される。抵抗領域上には、ゲート絶縁膜２、チャネル部７が順次形成される。半導体基板１上において、ゲート絶縁膜２およびチャネル部７をゲート長方向に挟むように、高濃度のｎ型ドーパントを有する一対のゲート側壁４ａ，４ｂが形成される。ゲート側壁４ａ，４ｂに接触する半導体基板１表面において、抵抗領域をゲート長方向に挟むように、ｎ型のソース・ドレイン領域５ａ，５ｂが形成されている。ソース・ドレイン領域５ａ，５ｂは、半導体基板１表面から浅く形成され低不純物濃度である浅い領域と、その浅い領域をゲート長方向に挟み半導体基板１表面から深く形成され高不純物濃度である深い領域と、を有する。ソース領域５ａには、接地線が接続され、ドレイン領域５ｂには、信号線もしくは電源線が接続される。信号線もしくは電源線は、Ｐａｄと内部回路との間の配線であり、接地線は、グランドと内部回路との間の配線である。信号線もしくは電源線ならびに接地線により、第２の実施形態に係るバルク型半導体装置は、内部回路と並列の関係になる。
【００５９】
ここで、抵抗領域は、少なくともソース・ドレイン領域５ａ，５ｂに比して高い抵抗を有し、通常作動時には通電しないことを特徴とする。具体的には、抵抗領域のインピーダンスは、内部回路の入力インピーダンスより高く、チャネル部７の抵抗の100倍のインピーダンス以下である。前者により、通常作動時の通電を抑制し、後者により、サージ印加時においてチャネル部７に生成する電界が均一となる。また、ゲート側壁４ａ，４ｂは、導体物からなることを特徴とする。
【００６０】
第２の実施形態に係るバルク型半導体装置の動作機構について説明する。
【００６１】
通常動作時には、チャネル部７、ゲート絶縁膜２および抵抗領域が、電気的に高抵抗状態にある。したがって、電流は第２の実施形態に係るバルク型半導体装置に流れず、内部回路に流れる。
【００６２】
一方、静電放電によるサージ印加時には、まず、ドレイン領域上のゲート側壁４ｂとチャネル部７との接合にて衝突イオン化が発生する。このとき、ドレイン領域５ｂおよびドレイン領域上のゲート側壁４ｂは高電位となる。一方、ソース領域５ａおよびソース領域上のゲート側壁４ａは、０Ｖを採る。このため、電界は、ドレイン領域５ｂおよびドレイン領域上のゲート側壁４ｂと、ソース領域５ａおよびソース領域上のゲート側壁４ａと、の間の広い範囲で形成される。
【００６３】
その後、衝突イオン化により生成した正孔は、チャネル部７に蓄積される。この際、チャネル部７の電位が上昇する。すると、寄生バイポーラトランジスタがオン状態となり、ドレイン領域５ｂ、ドレイン領域上のゲート側壁４ｂ、チャネル部７、ソース領域上のゲート側壁４ａ、ソース領域５ａ、ソース領域に接続された接地線の順で、静電放電によるサージ電流を逃がすことができる。
【００６４】
第２の実施形態によれば、静電放電によるサージ印加時において高電界の集中を緩和できるため、熱破壊を低減できる。また、第２の実施形態によれば、ゲート幅方向の断面積が広く採れるチャネル部７が電流経路となるため、高い電流値を採ることができ、スナップバック特性を向上できる。これは、一般に半導体集積回路において、チャネル部７の高さに対する制約が、半導体基板１内のチャネル領域に対し緩いためである。
【００６５】
図１４は、第２の実施形態に係るＳＯＩ型半導体装置のゲート長方向の断面模式図である。
【００６６】
図１４に示すように、半導体基板として、ソース領域、ドレイン領域およびゲート絶縁膜下の半導体基板中に、埋込酸化膜（BOX：Buried OXide）６を有するＳＯＩ基板を用いる他は、図１と同様である。
【００６７】
第２の実施形態は、ＳＯＩ型半導体装置に適用すると、さらにその効果を発揮できる。これは、第一に、ＳＯＩ型半導体基板は、熱伝導率が低く、熱破壊の問題がより顕著となるためである。第二に、第２の実施形態に係るＳＯＩ型半導体装置では、チャネル部７を半導体層より厚く形成できるので、簡便に電流値を高く採ることができる。例えば、埋込酸化膜６上の半導体層の層厚ＴＳＯＩが５ｎｍ以上０．１μｍ以下の範囲を採るのに対し、チャネル部７高さは０．１μｍ以上１．０μｍ以下の範囲を採る。
【００６８】
なお、上述したように、第１の実施形態に係るＳＯＩ型半導体装置は、埋込絶縁膜６上の半導体層が電流経路となる。しかし、一般に、同一基板上の他の半導体装置は、ショートチャネル効果抑制の要請から、埋込絶縁膜６上の半導体層を厚くできない。このため、静電保護装置と他の半導体装置との製造工程の共有化を前提とすると、第１の実施形態に係るＳＯＩ型半導体装置は、採れる電流値に限界があった。
【００６９】
第２の実施形態に係るバルク型およびＳＯＩ型それぞれの実施例についてサージ印加時の温度上昇およびスナップバック特性について、上述したようにシミュレーションを行い、第１の実施形態に係るバルク型およびＳＯＩ型それぞれの実施例と比較した。
【００７０】
シミュレーション条件は、抵抗領域としてｎ型不純物領域（不純物濃度：１Ｅ１５ｃｍ−３）を用い、チャネル部７としてｐ型不純物領域（不純物濃度：５Ｅ１７ｃｍ−３）を用いた他は、第１の実施の形態と同様とした。
【００７１】
図１５は、第２の実施形態に係るバルク型およびＳＯＩ型半導体装置の温度上昇のシミュレーション結果を示す図である。
【００７２】
図１５に示すように、バルク型およびＳＯＩ型双方ともに、第２の実施の形態の実施例は、第１の実施の形態の実施例とほぼ同等の結果を示した。
【００７３】
図１６は、第２の実施形態に係るバルク型およびＳＯＩ型半導体装置のスナップバック特性のシミュレーション結果を示す図である。
【００７４】
図１６に示すように、第２の実施の形態の実施例は、第１の実施の形態に比して、所定の電位を超えた後の電流が、低い電圧範囲を流れていることが解る。したがって、第２の実施の形態の実施例は、第１の実施の形態に比して、スナップバック特性に優れる。
【００７５】
第２の実施形態に係る半導体装置の材料について説明する。
【００７６】
チャネル部７は、Si、SiGe、Ge、歪Si、SiCあるいはその他のチャネル領域材料等を有する半導体化合物を用いる。なお、P、As、Sb等のｎ型ドーパントまたはB等のｐ型ドーパントを適宜添加し、ｐ型MOSFETの場合はｎ型若しくはｎ型MOSFETの場合はｐ型とすることが好ましい。
【００７７】
抵抗領域は、チャネル部７と異なる導電型のドーパントを有する。このとき、ドーパントの不純物濃度は１Ｅ１５ｃｍ−３以上１Ｅ１８ｃｍ−３以下であると好ましい。
【００７８】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００７９】
【図１】第１の実施形態に係るバルク型半導体装置のゲート長方向の断面模式図。
【図２】第１の実施形態に係るＳＯＩ型半導体装置のゲート長方向の断面模式図。
【図３】第１の実施形態に係るバルク型およびＳＯＩ型半導体装置の温度上昇のシミュレーション結果を示す図。
【図４】第１の実施形態に係るバルク型およびＳＯＩ型半導体装置のスナップバック特性のシミュレーション結果を示す図。
【図５】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第１の工程を示すゲート長方向の断面模式図。
【図６】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第２の工程を示すゲート長方向の断面模式図。
【図７】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第３の工程を示すゲート長方向の断面模式図。
【図８】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第４の工程を示すゲート長方向の断面模式図。
【図９】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第５の工程を示すゲート長方向の断面模式図。
【図１０】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第６の工程を示すゲート長方向の断面模式図。
【図１１】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第７の工程を示すゲート長方向の断面模式図。
【図１２】第１の実施形態に係るＳＯＩ型半導体装置の製造方法の第８の工程を示すゲート長方向の断面模式図。
【図１３】第２の実施形態に係るバルク型半導体装置のゲート長方向の断面模式図。
【図１４】第２の実施形態に係るＳＯＩ型半導体装置のゲート長方向の断面模式図。
【図１５】第２の実施形態に係るバルク型およびＳＯＩ型半導体装置の温度上昇のシミュレーション結果を示す図。
【図１６】第２の実施形態に係るバルク型およびＳＯＩ型半導体装置のスナップバック特性のシミュレーション結果を示す図。
【符号の説明】
【００８０】
１  半導体基板
２  ゲート絶縁膜
３  抵抗ゲート部
４ａ  ゲート側壁（ソース側）
４ｂ  ゲート側壁（ドレイン側）
５ａ  ソース領域
５ｂ  ドレイン領域
６  埋込酸化膜
７  チャネル部
１２  ゲート絶縁膜前駆体
１３  多結晶シリコン（抵抗ゲート部前駆体）
１４  多結晶シリコン（ゲート側壁前駆体）
１８  シリコン酸化層
１９  Ｗ電極
【図１】
2006186135.tif 000003
【図２】
2006186135.tif 000004
【図３】
2006186135.tif 000005
【図４】
2006186135.tif 000006
【図５】
2006186135.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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