(57)【要約】【課題】  クロスバー回路等に用いられ、消費電力の低減及び小型化をはかる。【解決手段】  ＯＮ／ＯＦＦを切り替えるためのスイッチング素子であって、基板上に相互に離間して配置された一対の電極２１，２２と、これらの電極２１，２２にそれぞれ接して設けられ、加熱履歴によって、第１の比抵抗を有する第１の相状態と第１の比抵抗よりも大きな第２の比抵抗を有する第２の相状態との間で相変化可能な相変化膜２３と、相変化膜を加熱する加熱機構２５と、相変化膜２３に接して形成され、該膜２３の結晶化を促進する結晶化促進層２６とを備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に相互に離間して配置された一対の電極と、
これらの電極にそれぞれ接して設けられ、加熱履歴によって、第１の比抵抗を有する第１の相状態と該第１の比抵抗よりも大きな第２の比抵抗を有する第２の相状態との間で相変化する相変化膜と、
前記相変化膜を加熱する加熱機構と、
前記相変化膜に接して形成され、該膜の結晶化を促進する結晶化促進層と、
を具備したことを特徴とするスイッチング素子。
【請求項２】
前記相変化膜は、結晶化に適した第１の温度まで加熱されることにより、結晶化されて低抵抗化し、且つ第１の温度よりも高い第２の温度まで加熱されることにより、非晶質化されて高抵抗化するものであることを特徴とする請求項１記載のスイッチング素子。
【請求項３】
前記相変化膜は、カルコゲナイド系物質を含む相変化材料から形成されていることを特徴とする請求項２記載のスイッチング素子。
【請求項４】
前記相変化膜は、前記一対の電極の各々の上面に接する領域と、これらの領域をつなぐ領域とを有していることを特徴とする請求項１〜３の何れかに記載のスイッチング素子。
【請求項５】
前記結晶化促進層は、Ｇｅ若しくはＨｆの窒化物、Ｃｒ，Ｃｅ，Ｈｆ，若しくはＴａの酸化物、Ｓｉの炭化物、又はこれらの組み合わせを含むことを特徴とする請求項１記載のスイッチング素子。
【請求項６】
前記結晶化促進層は、前記第１の比抵抗よりも大きな比抵抗を有し、前記相変化膜の下面に選択的に設けられ、一部が前記一対の電極にそれぞれ接していることを特徴とする請求項１記載のスイッチング素子。
【請求項７】
前記結晶化促進層は、前記一対の電極よりも熱伝導率が低いことを特徴とする請求項６記載のスイッチング素子。
【請求項８】
前記加熱機構は、前記相変化膜上に絶縁膜を介して設けられた抵抗加熱膜であり、該抵抗加熱膜に電流を流すことによって前記相変化膜を加熱するものであることを特徴とする請求項１〜７の何れかに記載のスイッチング素子。
【請求項９】
前記加熱機構としての抵抗加熱膜と直列に、通電方向によって抵抗値が異なる非線形抵抗素子が接続され、前記抵抗加熱膜及び非線形抵抗素子の直列回路に所定の電圧を一方向から印加して前記相変化膜を前記第１の温度まで加熱し、前記所定の電圧を逆方向から印加して前記相変化膜を前記第２の温度まで加熱することを特徴とする請求項８記載のスイッチング素子。
【請求項１０】
前記非線形抵抗素子は、ｐｎ接合ダイオードであることを特徴とする請求項９記載のスイッチング素子。
【請求項１１】
前記加熱機構は、前記相変化膜の上方に設けられた発光素子であり、該発光素子からの光を前記相変化膜に照射することによって前記相変化膜を加熱するものであることを特徴とする請求項１〜７の何れかに記載のスイッチング素子。
【請求項１２】
前記加熱機構は、前記相変化膜の上方に設けられた電子線源であり、該電子線源からの電子線を前記相変化膜に照射することによって、前記相変化膜を加熱するものであることを特徴とする請求項１〜７の何れかに記載のスイッチング素子。
【請求項１３】
基板上に相互に平行配置された複数本の第１の配線と、前記第１の配線と交差するように相互に平行配置された複数本の第２の配線と、前記第１及び第２の配線の各交差部にそれぞれ配置されたスイッチング素子と、前記スイッチング素子のＯＮ／ＯＦＦを制御する制御回路とを具備し、
前記スイッチング素子は、請求項１〜１２の何れかに記載されたスイッチング素子からなり、前記スイッチング素子の電極の一方が前記第１の配線に接続され、他方が前記第２の配線に接続されたものであり、
前記制御回路は、前記スイッチング素子の加熱機構を制御するものであることを特徴とする線路切り替え装置。
【請求項１４】
前記基板上に複数の論理回路が配置され、これらの論理回路の各端子は前記第１の配線にそれぞれ接続されていることを特徴とする請求項１３記載の線路切り替え装置。
【請求項１５】
請求項１〜１２の何れかに記載された複数のスイッチング素子と、これらの素子間をつなぐ配線と、を具備したことを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶状態によって抵抗値が変化する相変化膜を用いたスイッチング素子に関する。また、このスイッチング素子を用いて構成される線路切り替え装置及び論理回路に関する。
【背景技術】
【０００２】
従来、ＦＰＧＡ（Field Programmable Gate Array）に使われるクロスバー回路は、６つのトランジスタからなるＳＲＡＭと、スイッチング素子としての１つのＭＯＳＦＥＴとから構成されている（例えば、非特許文献１参照）。ＳＲＡＭに“０”が書き込まれるとＭＯＳＦＥＴがＯＮ状態、ＳＲＡＭに“１”が書き込まれるとＭＯＳＦＥＴがＯＦＦ状態となる。従って、ＭＯＳＦＥＴのＯＮ／ＯＦＦ状態によって、ＬＳＩの内部で複数の線路を動的に切り替えることができる。
【０００３】
しかしながら、この種の装置にあっては次のような問題があった。典型的なＦＰＧＡの場合、クロスバー回路の占める面積が大きい。そして、このうちの大部分はＳＲＡＭの面積である。また、クロスバー回路を構成するＳＲＡＭのリーク電流が大きく、０．１μｍ以下のテクノロジー（プロセス技術）では、トランジスタのリーク電流が微細化と共に急増して、回路全体の消費電力を押し上げてしまう。
【非特許文献１】T. Sakamoto, et. al.  Technical digest of International Solid State Circuit Conference 2004. No 16-3.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来、ＳＲＡＭとＭＯＳＦＥＴからなるクロスバー回路においては、ＳＲＡＭにおける占有面積が大きく、クロスバー回路におけるリーク電流が大きいという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、クロスバー回路等に用いられ、消費電力の低減及び小型化をはかり得るスイッチング素子を提供することにある。
【０００６】
また、本発明の他の目的は、このスイッチング素子を用いて構成され、ＦＰＧＡ等に使用される線路切り替え装置、更には論理回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様に係わるスイッチング素子は、基板上に相互に離間して配置された一対の電極と、これらの電極にそれぞれ接して設けられ、加熱履歴によって、第１の比抵抗を有する第１の相状態と第１の比抵抗よりも大きな第２の比抵抗を有する第２の相状態との間で相変化する相変化膜と、前記相変化膜を加熱する加熱機構と、前記相変化膜に接して形成され、該膜の結晶化を促進する結晶化促進層と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様は、上記のスイッチング素子を用いた線路切り替え装置であって、基板上に相互に平行配置された複数本の第１の配線と、前記第１の配線と交差するように相互に平行配置された複数本の第２の配線と、前記第１及び第２の配線の各交差部にそれぞれ配置された前記スイッチング素子と、前記スイッチング素子のＯＮ／ＯＦＦを制御する制御回路とを具備し、前記スイッチング素子の電極の一方が前記第１の配線に接続され、他方が前記第２の配線に接続されたものであり、前記制御回路は、前記スイッチング素子の加熱機構を制御するものであることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、相変化材料を用いることでメモリ機能を有するスイッチング素子を実現することができる。このスイッチング素子は、それ自身でメモリ機能を有することからメモリ動作のためのＳＲＡＭ等を必要とすることはない。さらに、スイッチとしてのＯＮ／ＯＦＦを設定した後は電源を供給しておく必要はないことから、リーク電流を低減することができる。従って、消費電力の低減及び小型化をはかることができる。
【００１１】
また、加熱機構を設けているため、スイッチング素子としての入出力端子間に電流を流す等の動作を要することなく、端子間のＯＮ／ＯＦＦを制御することができる。さらに、結晶化促進層を設けているため、相変化膜の相変化を効率良く行うことができる。
【発明を実施するための最良の形態】
【００１２】
まず、発明の実施形態を説明する前に、本発明の基本的な考え方について説明する。
【００１３】
本発明では、リーク電流が大きく面積の大きなＳＲＡＭ等を用いることなくクロスバー回路等を構成するために、メモリ機能を有するスイッチング素子を用いる。メモリ機能を有するスイッチング素子としては、図１に示すような固体電解質メモリを用いた２端子型スイッチング素子がある。
【００１４】
図１は、２端子型スイッチング素子の概略構造を示す断面図である。図中の１１は下部電極、１２は加熱用抵抗、１３は相変化膜、１４は上部電極を示している。図１のような素子構造で、２端子１１，１４間に電流を流すと、加熱用抵抗１２で生じた熱が相変化膜１３の相転移を誘起する。つまり、相変化膜１３がその融点以上まで加熱された場合には相変化膜がアモルファス相に転移するため、相変化膜が高抵抗状態（ＯＦＦ状態）になる。一方、相変化膜１３がその結晶化温度付近まで加熱された場合には、相変化膜内で結晶化が生じるため相変化膜が低抵抗状態（ＯＮ状態）になる。
【００１５】
しかしながら、上記の構成では、スイッチング素子をＯＮ／ＯＦＦ制御させる電極と、入出力電極が同じであるため、切り替えのための回路を個別に設ける必要があり、回路規模が大きくなってしまう。回路規模を小さくするためには、スイッチング素子をＯＮ／ＯＦＦ制御させる電極と、入出力電極は独立になっていることが望ましい。
【００１６】
そこで本発明では、図２に示すような相変化膜を利用したスイッチング素子を用いる。図中の２１は入力電極、２２は出力電極、２３は温度によって抵抗が変化するＧｅＳｂＴｅ層等からなる相変化膜、２４は絶縁膜、２５は抵抗加熱器，光加熱器，電子線加熱器等の熱源（加熱機構）、２６は結晶化促進層を示している。
【００１７】
図２のような素子構造で、熱源２５により相変化膜２３を結晶化に適した温度（例えば１３０℃）付近まで加熱することにより、相変化膜２３は結晶相（低抵抗相）に変化し、加熱を止めてもこの状態が維持される。ここで、相変化膜２３に接触して結晶化促進層２６が設けられているため、相変化膜２３の結晶化が速やかに行われる。また、熱源２５により相変化膜２３を結晶化に適した温度よりも十分高い温度（例えば６１０℃）付近まで加熱することにより、相変化膜２３はアモルファス相（高抵抗相）に変化し、加熱を止めてもこの状態が維持される。即ち、入出力の２端子２１，２２とは別の端子に相当する熱源２５により、スイッチング素子のＯＮ／ＯＦＦを制御することができる。
【００１８】
本発明は、このようなスイッチング素子を用いることにより、クロスバー回路の低消費電力化及び小型化をはかることにある。以下、本発明の詳細を図示の実施形態によって説明する。
【００１９】
（第１の実施形態）
図３及び図４は、本発明の第１の実施形態に係わるスイッチング素子の概略構成を説明するためのもので、図３は斜視図、図４は平面模式図である。図中の３１は入力電極、３２は出力電極、３３は相変化膜、３４は絶縁膜、３５は抵抗加熱体、３６は結晶化促進層、３８，３９は通電用電極を示している。
【００２０】
図示しない基板上に電極３１，３２が一定距離離間して配置され、これらの電極３１，３２間に相変化膜３３が設けられている。具体的には、入力電極３１の上面から出力電極３２の上面まで連続するように相変化膜３３が形成されている。相変化膜３３は、例えばＧｅＳｂＴｅ層からなり、結晶状態によって抵抗値が変化するものである。相変化膜３３上にはＳｉＯ2 等の絶縁膜３４が形成され、その上に抵抗加熱体３５として細線型電極が形成されている。
【００２１】
このように本実施形態では、スイッチング素子をＯＮ／ＯＦＦ制御させるための電極３５を、入出力電極３１，３２とは独立に形成している。即ち、加熱用の細線型電極３５を通電加熱することにより絶縁膜３４を加熱し、その熱伝導で相変化膜３３を加熱する。そして、加熱温度によって相変化膜３３を高抵抗化、低抵抗化することで、スイッチのＯＮ／ＯＦＦ制御を行う。
【００２２】
ＯＮ／ＯＦＦ制御の方法としては、線形型電極３５の通電時間を一定とした場合は、相変化膜３３が１３０℃程度になる電流を流すことにより、相変化膜３３を結晶相にして低抵抗化（例えば２ｋΩ）することができる。そして、これより十分大きな電流を流すことにより、相変化膜３３をアモルファス相にして高抵抗化（例えば１００ｋΩ）することができる。また、通電電流を一定とした場合は、通電する時間を長くして高温まで上昇させることにより相変化膜３３をアモルファス相に相転移させることができ、短くして１３０℃程度に上昇させることにより相変化膜３３を結晶相に相転移させることができる。
【００２３】
そして、このようなスイッチング素子をクロスバー回路として用いアレイ状に並べることで、後述するように線路切り替え装置が構成できる。この場合、各々のスイッチング素子の加熱用電極３８，３９は、通電電流又は通電時間が可変な電源回路（制御回路）に接続される。
【００２４】
なお、図４中のＷは相変化膜３３の幅、Ｌは細線型電極３５の幅、Ｚは細線型電極３５の端から電極３１，３２の端までの距離を示している。本実施形態では、Ｗ＝１００ｎｍ、Ｌ＝２００ｎｍ、Ｚ＝５０ｎｍとした。これらの値は、細線型電極３５の通電により相変化膜３３が高抵抗化・低抵抗化の何れにも変化しやすいように、用いる相変化膜３３の材料や通電電流，通電時間等の条件に応じて適宜選択すればよい。
【００２５】
また、細線型電極３５としては、例えば耐熱性に優れたタングステン電極を用いる。タングステン電極は、スパッタ又は化学的堆積法によって成膜したものを、広く用いられているリソグラフィとエッチングにより所望の形状に加工できる。
【００２６】
図５は、本実施形態素子の概略構成を示す断面図であり、この図をもとに結晶化促進層３６の作用を説明する。
【００２７】
本実施形態では、相変化膜３３の比抵抗を効率良く変化させるために、図５に示すように、結晶化促進層３６を相変化膜３３に接して配置した。結晶化促進層３６の幅は、相変化膜３３を介して、入力電極３１及び出力電極３２の何れをも覆うように設計されている。
【００２８】
相変化膜３３がその相状態により、比抵抗を大きく変化させる性質を応用したメモリとして、前記図１に示した構成のメモリ素子が広く知られている。このメモリ素子では、相変化材料のアモルファス状態から結晶状態への遷移は、リセットパルスと呼ばれる低電流を相変化材料に流すことにより行われる。このとき、リセットパルスが流れた領域で結晶密度の高い領域が生成され、その結晶密度の高い領域を通る電流のパスが形成される。リセットパルスを遮断した後も、この結晶密度の高い領域を通る電流のパスが残る場合には、このパスに関しては小さな比抵抗値となり、全体としても相変化材料全体がアモルファス状態にあるときよりも小さな比抵抗値となる。このような電流パスはパーコレーションパスと呼ばれている。
【００２９】
相変化材料の比抵抗を効率良く変化させるためにはパーコレーションパスの形成が極めて重要であり、本発明においても、入力電極と出力電極との間に電流を流すことなく両電極間を結ぶパーコレーションパスの形成を効率的に行うことが重要となる。そこで本実施形態では、図５に示すように相変化膜３３に接して結晶化促進層３６を配置した。
【００３０】
結晶化促進層３６としては、Ｔａ，Ｎｂ，Ａｌ，Ｌａ，Ｃｅ，Ｚｒ，Ｃａ，Ｈｆ，Ｃｒ，Ｍｇ，Ｔｈ，Ｓｃ，Ｂｅ，Ｖ，Ｂ，Ｉｎ，Ｂａ，Ｌｉ，Ｇａ，Ｍｎ，Ｇｅの窒化物、Ｔａ，Ｓｉ，Ｚｒ，Ｔｉ，Ｔｈ，Ｌｉ，Ｎａ，Ｋ，Ｂａ，Ｚｎ，Ｂ，Ｓｒ，Ｉｎ，Ｓｎ，Ｈｆの酸化物あるいは、Ｔａ，Ｔｉ，Ａｌ，Ｚｒ，Ｍｎ，Ｈｆ，Ｓｉ，Ｖ，Ｃｒ，Ｂｅ，Ｃｅ，Ｓｍ，Ｍｏ，Ｎｂの炭化物を用いることが望ましい。特に、Ｇｅ若しくはＨｆの窒化物、Ｃｒ，Ｃｅ，Ｈｆ，若しくはＴａの酸化物、あるいはＳｉの炭化物を用いることが好ましく、さらにこれらの中から２種以上を選択し混合して用いることが好ましい。これらの材料は相変化材料を記録膜とした書き換え型の光記録媒体において広く用いられている。
【００３１】
好適な組み合わせの相変化材料と結晶化促進層を隣接させて配置した場合には、レーザー光の照射により相変化材料が過熱されたときに、相変化材料と結晶化促進層との界面で不均質な結晶核生成が生じやすくなり、相変化材料の結晶化を促進する効果を有する。従って、図５に示すように、抵抗加熱体３５により相変化膜３３が加熱された場合にも、相変化膜３３と結晶化促進層３６の界面において不均質な結晶核生成が生じやすくなり、結晶密度の高い領域が形成される。図中の５１が加熱による熱発生領域、５２が結晶領域である。つまり、結晶化促進層３６を配置することによりパーコレーションパスが容易に形成できることになる。さらに、結晶化促進層として２種以上の材料が混合して使用されていると、相変化材料と結晶化促進層の界面で不連続性が生じ、不均質な結晶核生成が生じやすくなるために、結晶化促進層は２種以上の材料からなることがより好ましい。また、ＧｅＮなど単体として用いた場合に十分に小さい比抵抗を得られない可能性がある材料でも、これらとより比抵抗が大きい材料との混合物とすることにより、結晶化促進層の比抵抗が大きくなるように調整することも可能である。
【００３２】
なお、本実施形態では、抵抗加熱体３５と相変化膜３３との間に、絶縁膜３４と結晶化促進層３６をこの順に配置したが、結晶化促進層３６の比抵抗が十分大きい場合には、絶縁膜３４の代わりに結晶化促進層３６のみを設けることも可能である。
【００３３】
図６は、本実施形態のスイッチング素子の製造工程を示す断面図である。
【００３４】
まず、図６（ａ）に示すように、図示しない基板上にＡｌ配線膜３０をＣＶＤ法などにより形成する。続いて、Ａｌ配線膜３０を電極パターンに選択エッチングすることにより、例えば５０ｎｍ離間して入力電極３１と主力電極３２を形成する。
【００３５】
次いで、図６（ｂ）に示すように、ＧｅＳｂＴｅからなる相変化膜３３を堆積する。この相変化膜３３の堆積には、スパッタ法を用いる。これはＤＶＤ−ＲＡＭ用の媒体などで広く使われている方法である。
【００３６】
次いで、図６（ｃ）に示すように、相変化膜３３上にＧｅＮ，ＣｒＯなどの結晶化促進層３６を堆積した後、この結晶化促進層３６をリソグラフィにより選択エッチングする。ここで、結晶化促進層３６は電極３１，３２間の上方に位置するようにする。
【００３７】
次いで、図６（ｄ）に示すように、例えばＳｉＯ2 とからなる絶縁膜３４をＣＶＤ法により堆積し、絶縁膜３４及び相変化膜３３を選択エッチングする。ここで、相変化膜３３の一部が電極３１及び電極３２に重なるようにする。
【００３８】
次いで、図６（ｅ）に示すように、絶縁膜３４上にＷ／ＴｉＮからなるゲートメタル（抵抗加熱体）３５を堆積し、これをリソグラフィによりエッチングすることにより、細線型電極を形成する。これにより、前記図３に示す構成が得られる。
【００３９】
このように本実施形態によれば、相変化膜３３を用いてスイッチング素子を実現することができ、抵抗加熱体３５の通電を制御することによりスイッチング素子のＯＮ／ＯＦＦを変更することができる。しかも、結晶化促進層３６を設けているので、相変化膜３３の相変化を効率良く行うことができる。そして、本実施形態のスイッチング素子は不揮発性であり、ＯＮ／ＯＦＦの切り替え時以外は電源の供給が必要ない。しかも、入力−出力間のＯＮ抵抗が低く信号伝送遅延が少ない。また、スイッチング素子自体がメモリ機能を有しているため、ＳＲＡＭ等のメモリ部分が不要となり、素子面積を極めて小さくすることができる。従って、消費電力の低減及び小型化をはかることができ、その有用性は極めて大である。
【００４０】
本実施の形態では、相変化材料３３および絶縁膜３４をエッチングした図６（ｄ）の構成としたが、結晶化促進層３６を設けているため、相変化材料３３および絶縁膜３４のエッチング処理を省略しても、加熱用の細線型電極に通電する電流及び通電時間を制御することにより、結晶化が生じる領域を結晶化促進層３６に接した領域に限定することが可能である。これを説明する。
【００４１】
相変化材料３３は製膜時には一般にアモルファス相にある。製造時に初期結晶化を行う場合にも、スイッチング時にも、加熱条件を調整することにより、結晶化促進層３６に接した領域の相変化材料３３のみを選択的に結晶相に相転移させることが可能である。このようなエッチング処理の省略により、製造プロセスの簡略化が可能であり、その有用性は極めて大である。
【００４２】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わるスイッチング素子の概略構成を示す断面図である。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４３】
本実施形態では、相変化材料内での熱拡散を制御可能とするため、結晶化促進層３７を相変化膜３３の入出力電極側に配置した。即ち、結晶化促進層３７を、入力電極３１、出力電極３２、相変化膜３３の何れにも接するように配置した。
【００４４】
相変化膜３３の入出力電極側に結晶化促進層３７を配置することは、第１の実施形態で説明したように、相変化材料と結晶化促進層との界面でパーコレーションパスの形成を容易にするのみでなく、その熱容量、熱伝導率を制御することにより、抵抗加熱体３５で発生した熱の伝導を制御することを可能にする。
【００４５】
つまり、入力電極３１と出力電極３２の熱伝導率が高すぎる場合には、抵抗加熱体３５により相変化膜３３を加熱しても、相変化膜３３とこれら電極３１，３２の界面から熱が拡散し、相変化材膜３３を結晶化温度以上に保つことが困難になる。従って、入力電極３１と出力電極３２の熱伝導率が過大にならないように電極材料及びその形状を設定することが必要になる。
【００４６】
しかし、結晶化促進層３７を設けた場合には、その熱容量と熱伝導率の設計により、入力電極３１と出力電極３２の熱伝導率に大きく影響されることなく、相変化膜３３と結晶化促進層３７との界面付近の熱伝導を設計することが可能になる。
【００４７】
結晶化促進層３７の熱伝導率が相変化材料の熱伝導率よりも大きいと、相変化膜３３において十分に結晶化が進行する前に結晶化促進層３７を経由して熱が拡散してしまうため、結晶化促進層３７の熱伝導率は、相変化膜３３の熱伝導率と同等かより小さいことが望ましい。
【００４８】
ここで、図７に示す構成では、結晶化促進層３７と相変化膜３３が入出力電極間に並列に配置されていることになるので、結晶化促進層３７部の抵抗は相変化膜３３部のＯＮ状態での抵抗よりも大きいことが好まし。スイッチング素子のＯＮ／ＯＦＦ比を大きくするためには、結晶化促進層３７部の抵抗は相変化膜３３部のＯＦＦ状態での抵抗よりも大きいことが好ましい。（コメント：ご存知と思いますが、電気抵抗は材料固有の比抵抗と形状に依存するものですので、材料の比抵抗のみでは決定されません。しかし相変化膜の膜厚と結晶化促進層の膜厚は同程度であろうと考え、クレームは変更していません。）
このような構成であれば、抵抗加熱体３５から与えられる熱は、入出力電極３１，３２を介して放熱される分が少なくなり、相変化膜３３上に滞留することになる。そして、この熱により相変化膜３３が加熱され、結晶化促進層３７に接している部分の相変化膜３３が速やかに相変化を起こすことになる。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、熱流制御により相変化膜３３の相変化を更に効率良く行うことができ、少ない電力又は速い応答速度でスイッチング動作を実現することができる。
【００４９】
（第３の実施形態）
図８は、本発明の第３の実施形態に係わるスイッチング素子の概略構成を示す断面図である。なお、図５及び図７と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５０】
本実施形態は、第１及び第２の実施形態を組み合わせたものである。即ち、第１の実施形態と同様に、相変化膜３３の絶縁膜側に結晶化促進層３６が形成され、第２の実施形態と同様に、相変化膜３３の入出力電極側に結晶化促進層３７が形成されている。
【００５１】
このような構成であれば、相変化膜３３と結晶化促進層３６，３７との界面でのパーコレーションパスの形成と、相変化膜３３内での熱伝導率最適化の両方の効果を期待することができる。
【００５２】
（第４の実施形態）
図９は、本発明の第４の実施形態に係わるスイッチング素子の概略構成を示す断面図である。なお、図７と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５３】
本実施形態が先の第２の実施形態と異なる点は、絶縁膜３４上に設ける抵抗加熱体３５を２つに分離して形成したことにある。即ち、一方の抵抗加熱体３５ａは入力電極３１の上方に形成され、他方の抵抗加熱体３５ｂは出力電極３２の上方に形成されている。そして、電極３１，３２間の上方には抵抗加熱体は存在しない状態となっている。
【００５４】
このような構成であれば、相変化膜３３のスイッチング素子として機能する部分に対して均一な加熱を行うことができる。
【００５５】
電極３１，３２の熱伝導率は結晶化促進層３７の熱伝導率よりも大きいため、第１〜第３の実施形態のような抵抗加熱体３５の配置では、電極３１，３２の離間領域の上方の温度が高くなる傾向にある。相変化膜３３に均一に熱を与えるには、相変化膜３３の電極３１，３２と接している部分により多くの熱を加える必要がある。本実施形態のように、抵抗加熱体３５を分離して設けることにより、相変化膜３３の電極３１，３２と接している部分により多くの熱を加えることができ、これにより相変化膜３３に対して均一な加熱が可能となる。また、本実施形態では２つの電極３５ａと３５ｂを設けた構成としたが、電極部が分離されていない場合でも、例えば電極の断面積を中央部で小さく両端で大きくしたりして、電極の断面方向に電気抵抗の分布を与えることによっても、本実施の形態と同様な効果を得ることができる。
【００５６】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係わる線路切り替え装置を示す回路構成図である。この装置は、ＦＰＧＡの一部である。
【００５７】
図示しない基板上に、複数の論理回路６３が設けられると共に、複数の配線（第１の配線）６１が行方向（紙面左右方向）に平行配置され、複数の配線（第２の配線）６２が列方向（紙面上下方向）に平行配置されている。論理回路６３の各端子は、配線６１の何れかと接続されている。
【００５８】
配線６１，６２の交差部には、クロスバー回路としてスイッチング素子６４がそれぞれ配置され、スイッチング素子６４の一方の電極が配線６１に接続され、他方の電極が配線６２に接続されている。そして、各々のスイッチング素子６４は制御回路６５からの制御指令によりＯＮ／ＯＦＦ制御されるものとなっている。
【００５９】
本実施形態のスイッチング素子６４は、第１の実施形態で説明したスイッチング素子と同様であり、前記図３及び図４に示すように構成されている。そして、各々のスイッチング素子６４の通電用電極３８，３９が制御回路６５に接続され、この制御回路６５により通電電流が制御されるようになっている。
【００６０】
このような構成であれば、制御回路６５により複数のスイッチング素子６４の通電電流を制御することにより、各スイッチング素子６４のＯＮ／ＯＦＦ状態を制御することができる。より具体的には、ＯＮ／ＯＦＦ状態を変えるべきスイッチング素子６４にＯＮ又はＯＦＦに応じた電流をパルス的に流すことにより、スイッチング素子６４のＯＮ／ＯＦＦ状態を切り替えることができる。
【００６１】
そしてこの場合、クロスバー回路は１つのスイッチング素子のみで形成され、このスイッチング素子は、Ｓｉ基板上に作られるＭＯＳＦＥＴに対して立体的に形成できるため、ＳＲＡＭとＭＯＳＦＥＴで構成した従来例に比して、クロスバー回路の面積を大幅に小さくすることができる。即ち、ＦＰＧＡにおけるクロスバー回路の面積を小さくすることができる。また、スイッチング素子６４はＯＮ／ＯＦＦを切り替えるときのみ電流を流すが、それ以外は電流を流す必要はなく、リーク電流の低減をはかることができる。従って、ＦＰＧＡの小型化及び低消費電力化が可能となる。
【００６２】
（第６の実施形態）
図１１は、本発明の第６の実施形態に係わるスイッチング素子の概略構成を示す平面模式図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６３】
本実施形態が先に説明した第１の実施形態と異なる点は、抵抗加熱体３５に直列に非線形抵抗素子４８を接続したことにある。非線形抵抗素子４８は、図１２に示すように、同じ電圧であっても電圧の極性によって抵抗値（通電電流）の変わるものである。
【００６４】
このような非線形抵抗素子４８を抵抗加熱体３５に直列に挿入することにより、通電用電極３８，３９間に同じ電圧を印加しても、電圧の向きが異なると通電電流が異なることになる。従って、電圧印加の極性を変えるだけで、相変化膜３３の加熱温度を変えることができ、電圧を適切に選択することにより、相変化膜３３の結晶相とアモルファス相を切り替えることができ、スイッチング素子のＯＮ／ＯＦＦ状態を切り替えることができる。
【００６５】
ここで、第１の実施形態では、通電用電極３８，３９は、通電時間又は通電電流（電圧）が可変な電源回路（制御回路）に接続される必要があるが、通電用電極３８，３９に上図のような非線形抵抗素子４８を直列接続することで、電源回路では単に電圧の極性を変えるだけで、相変化膜３３を高温と低温に制御可能となる。
【００６６】
本実施形態に用いる非線形抵抗素子３８としては、図１３（ａ）（ｂ）に示すようにダイオードを用いることができる。図１３（ａ）は、ｎ型Ｓｉ基板７１の表面層の一部にｐ型Ｓｉ層７２を形成し、ｐｎ接合ダイオードを形成したものである。図１３（ｂ）は、ｎ+ 型Ｓｉ基板７３上の一部にポリＳｉ層７４を形成し、ｐｎ接合ダイオードを形成したものである。
【００６７】
通常のダイオードの場合、順方向の抵抗は極めて小さいが逆方向の抵抗は極めて大きい。本実施形態で用いるダイオードは、ダイオード特性が悪くなるように形成することにより、逆方向の抵抗もある程度小さくしたものである。順方向と逆方向の抵抗値はｐ型，ｎ型半導体のそれぞれのドーピング濃度の制御により、所望の抵抗値が容易に得られる。
【００６８】
このように本実施形態によれば、第１の実施形態と同様に、相変化膜３３を用いてスイッチング素子を実現することができ、抵抗加熱体３５の通電を制御することによりスイッチング素子のＯＮ／ＯＦＦを変更することができる。従って、第１の実施形態と同様の効果が得られる。これに加えて本実施形態では、通電用電極３８，３９に接続する制御回路の構成を簡略化できる利点もある。
【００６９】
（第７の実施形態）
図１４は、本発明の第７の実施形態に係わるスイッチング素子の概略構成を示す斜視図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７０】
本実施形態が先に説明した第１の実施形態と異なる点は、熱源として抵抗加熱体の代わりに光源を用いることにある。即ち、絶縁膜３４上には抵抗加熱体３５は形成されておらず、代わりに絶縁膜３４の上方に半導体レーザ（ＬＤ）４１が配置されている。また、相変化膜３３の下面に接して結晶化促進層３７が形成されている。
【００７１】
このような構成であれば、ＬＤ４１を駆動することにより絶縁膜３４を加熱することができ、これにより相変化膜３３を加熱することができる。従って、ＬＤ４１の駆動時間あるいは駆動電流を制御することにより、スイッチング素子のＯＮ／ＯＦＦ制御が可能となり、先の第１の実施形態と同様の効果が得られる。
【００７２】
また、結晶化促進層３６に接した領域の相変化材料は、結晶化促進層３６に接していない領域の相変化材料よりも光照射により結晶化しやすい状態にあるため、ＬＤが照射される位置を正確に結晶化すべき領域に位置あわせしなくても、結晶化すべき領域を含む領域に光照射を行えば、結晶化すべき領域のみが結晶化される、という特徴を持つ。この場合にも、結晶化促進層３６の熱伝導率、熱容量を制御することにより、相変化材料の結晶化を制御することが可能である。
【００７３】
なお、本実施形態では、ＬＤ４１からの光を十分吸収するために、絶縁膜３４としてはＬＤ４１の発振波長において吸収係数の大きな材料を選択する必要がある。さらに、絶縁膜３４の上側には透明な断熱性の高い材料を、相変化膜３３の下側にも断熱性の高い材料を配置するのが望ましい。また、相変化膜３３自体がＬＤ４１の発振波長において吸収係数の大きな材料であれば、絶縁膜３４を省略することも可能である。
【００７４】
（第８の実施形態）
図１５は、本発明の第８の実施形態に係わるスイッチング素子の概略構成を示す斜視図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７５】
本実施形態が先に説明した第１の実施形態と異なる点は、熱源として抵抗加熱体の代わりに電子源を用いることにある。即ち、絶縁膜３４上には抵抗加熱体３５は形成されておらず、代わりにＦＥＤ等の微小電子源４２が配置されている。
【００７６】
より具体的には、熱源として曲率半径の小さな微小電子源４２を相変化膜３３の近傍に配置し、相変化膜３３の下部に入出力電極３１，３２とは独立にアノード電極４３を設ける。そして、電子源４２に対してアノード電極４３に所望の電圧をかけ、電子線を放出させる。この電子線が相変化膜３３に吸収されて、熱に変わる。従って、電子線を当てる時間あるいは電子線の密度を制御することで、相変化膜３３の温度を制御することができる。なお、相変化膜３３における電子線の吸収量が低い場合は、相変化膜３３上に電子線の吸収係数の高い絶縁膜を配置すればよい。また、相変化膜３３の下面に接して結晶化促進層３７が形成されている。
【００７７】
このような構成であれば、電子源４２を駆動することにより相変化膜３３を加熱することがで、電子源４２の駆動時間あるいは駆動パワーを制御することにより、スイッチング素子のＯＮ／ＯＦＦ制御が可能となる。従って、先の第１の実施形態と同様の効果が得られる。
【００７８】
（第９の実施形態）
図１６は、本発明の第９の実施形態を説明するためのもので、（ａ）は６トランジスタからなる従来のマルチプレクサの回路構成図、（ｂ）は本実施形態のマルチプレクサの回路構成図である。
【００７９】
図１６（ａ）に示すように、従来のマルチプレクサは、２つのトランスファゲート８１，８２とインバータ８３から構成されている。トランスファゲート及びインバータは共に２つのＭＯＳトランジスタで構成されていることから、図１６（ａ）のマルチプレクサにおけるＭＯＳトランジスタ数は６個である。
【００８０】
これに対し本実施形態のマルチプレクサは、図１６（ｂ）に示すように、図１６（ａ）のトランスファゲート８１，８２の代わりに前記図３〜図９に示すようなスイッチング素子８５，８６とそれぞれに直列接続した非線形素子８７，８８（図の＋から−へ電流を流す場合に低抵抗になる）とを用いることにより構成される。ここでＡ，Ｂ，Ｓへのデジタル入力信号は、Ｖ0Ｖ又は０Ｖを取るものとし、Ｖ0Ｖの半分をスイッチング素子の制御ゲートに極性を選んで印加することで、スイッチング素子の抵抗を変化させることが出来るようにＶ0 を決める。スイッチング素子８５，８６の制御ゲートの一方には固定電圧０．５Ｖ0 が加えられているので、スチッチング素子の制御ゲートには入力信号Ｓの相補的な（極性が逆の）信号が入力される。従って、この相補的な信号の一方で相変化膜が結晶相、他方でアモルファス相となるようにすれば、図１６（ｂ）の動作は図１６（ａ）と全く同じとなる。
【００８１】
このように本実施形態では、ＭＯＳトランジスタは不要であり、ＭＯＳトランジスタよりも小型のダイオードを２個設けるだけでよいので、回路面積は激減する。またＭＯＳトランジスタが無くなるため、スタティックな消費電流が激減することで消費電力も下がる。つまり、小型化と共に低消費電力の効果がある。
【００８２】
（第１０の実施形態）
図１７は、本発明の第１０の実施形態を説明するためのもので、（ａ）は６トランジスタからなる従来の排他的論理和（ＸＯＲ）の回路構成図、（ｂ）（ｃ）は本実施形態のＸＯＲの回路構成を説明するための図である。
【００８３】
図１７（ａ）に示すように、従来のＸＯＲ回路は、２つのトランスファゲート８９，９０と２つのインバータ９１，９２から構成されている。トランスファゲート及びインバータは共に２つのＭＯＳトランジスタで構成されていることから、図１７（ａ）のマルチプレクサにおけるＭＯＳトランジスタ数は８個である。
【００８４】
これに対して本実施形態のＸＯＲ回路は、図１７（ｂ）に示すようなスイッチング素子９３とそれぞれに直列接続した非線形素子９４（図の＋から−へ電流を流す場合に低抵抗になる）とからなるスイッチングブロック（便宜的に図に示した記号を使う）９５を用いることにより構成される。
【００８５】
スイッチングブロックの動作は、第９の実施形態で説明したものと同じである。この場合、スイッチングブロック４つでＸＯＲが構成でき、ＭＯＳトランジスタよりも小型のダイオードが４個設ければよいので、回路面積は激減する。また、ＭＯＳトランジスタが無くなるため、スタティックな消費電流が激減することで消費電力も下がる。つまり、小型化と共に低消費電力の効果がある。
【００８６】
図１７（ｃ）に示すように本実施形態は、９６と９７のインバータ（ＮＯＴ回路）と、９８又は９９のＡＮＤ回路から構成されている。ＮＯＴ回路とＡＮＤ回路を組み合わせれば、ＮＡＮＤ，ＯＲ，ＮＯＲ回路等、全ての種類の論理回路が、本発明のスイッチングブロックで構成できる。
【００８７】
（第１１の実施形態）
図１８は、本発明の第１１の実施形態を説明するためのもので、第１０の実施形態で説明したスイッチングブロック２個の１００と１０１からなる不揮発メモリである。
【００８８】
２つのスイッチングブロック１００，１０１はデジタル入力信号（Ｖ0Ｖ又は０Ｖ）に対して相補的にスイッチＯＮ，ＯＦＦするようになっており、出力は入力信号と逆の信号となり、インバータとしても機能するが、出力が（Ｖ0Ｖ又は０Ｖ）で不揮発のため、メモリとして用いることができる。ＳＲＡＭが不揮発化したメモリとして考えることができ、ＳＲＡＭの代替にすることが可能である。
【００８９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、相変化膜としてＧｅＳｂＴｅを用いたが、その他のカルコゲナイド系物質を用いることができる。また、カルコゲナイド系物質に限らず、温度によって結晶状態が変化し、結晶状態によって抵抗値が大きく変化する材料であれば用いることが可能である。さらに、相変化膜は、必ずしも入力電極から出力電極まで同じ幅である必要はなく、例えば電極間の幅を狭くしてもよい。つまり、相変化膜は、入力電極の上面に接する領域と、出力電極の上面に接する領域と、これらの領域をつなぐ領域とを有していればよい。
【００９０】
また、結晶化促進層としては、ＧｅＮやＣｒＯに限るものではなく、相変化膜の結晶化を促進する材料であればよい。具体的には、Ｇｅ，Ｃｒ，Ｈｆ，Ｓｉ，若しくはＴａの窒化物、Ｇｅ，Ｃｒ，Ｈｆ，若しくはＴａの酸化物、又はこれらの組み合わせを用いることができる。さらに、相変化膜上に形成する絶縁膜の材料や抵抗加熱体の材料等は、仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００９１】
【図１】２端子型スイッチング素子の概略構造を示す断面図。
【図２】本発明に用いたスイッチング素子の概略構造を示す斜視図。
【図３】第１の実施形態に係わるスイッチング素子の概略構造を示す斜視図。
【図４】第１の実施形態に係わるスイッチング素子の概略構造を示す平面図。
【図５】第１の実施形態に係わるスイッチング素子の概略構造を示す断面図。
【図６】第１の実施形態のスイッチング素子の製造工程を示す断面図。
【図７】第２の実施形態のスイッチング素子の概略構造を示す断面図。
【図８】第３の実施形態のスイッチング素子の概略構造を示す断面図。
【図９】第４の実施形態のスイッチング素子の概略構造を示す断面図。
【図１０】第５の実施形態に係わる線路切り替え装置を示す回路構成図。
【図１１】第６の実施形態に係わるスイッチング素子の概略構造を示す斜視図。
【図１２】図１１のスイッチング素子に用いた非線形抵抗素子の電圧−電流特性を示す図。
【図１３】非線形抵抗素子の具体例を示す図。
【図１４】第７の実施形態に係わるスイッチング素子の概略構成を示す斜視図。
【図１５】第８の実施形態に係わるスイッチング素子の概略構成を示す斜視図。
【図１６】第９の実施形態に係わるスイッチング素子を用いた論理回路の例を示す回路構成図。
【図１７】第１０の実施形態に係わるスイッチング素子を用いた論理回路の例を示す回路構成図。
【図１８】第１１の実施形態に係わるスイッチング素子を用いた論理回路の例を示す回路構成図。
【符号の説明】
【００９２】
１１…Ｃｕ電極
１２，１０９…ＣｕＳ層（高抵抗層）
１３…Ｔｉ電極
２１，３１…入力電極
２２，３２…出力電極
２３，３３…ＧｅＳｅＴｅ層（相変化膜）
２４，３４…絶縁膜
２５…熱源（加熱機構）
２６，３６，３７…結晶化促進層
３０…Ａｌ膜
３５…抵抗加熱体
３８，３９…通電用電極
４８，９４…非線形抵抗素子
６１，６２…配線
６３…論理回路
６４…スイッチング素子
６５…制御回路
７１…ｎ型Ｓｉ基板
７２…ｐ型Ｓｉ層
７３…ｎ+ 型Ｓｉ基板
７４…ポリＳｉ層
８１，８２，８９，９０…トランスファゲート
８３，９１，９２…インバータ
８５，８６，９３…スイッチング素子
９５…スイッチングブロック
１００，１０１…不揮発性メモリ
【図１】
2006186265.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006186265.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2006186265.tif 000015
【図１４】
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【図１５】
2006186265.tif 000017
【図１６】
2006186265.tif 000018
【図１７】
2006186265.tif 000019
【図１８】
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