(57)【要約】    【課題】  周辺構造の製造プロセスを簡略化する。    【解決手段】  Ｎ−型ＳｉＣからなるドレイン領域１の第一主面側にＰ型ウエル領域３、Ｐ＋型ウエルコンタクト領域４、Ｎ＋型ソース領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８、チャネル領域１０を有するパワーＭＯＳＦＥＴを形成し、ドレイン領域１の第二主面側にＰ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域２を形成して、パワーＭＯＳＦＥＴがオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードを形成し、Ｐ＋型ヘテロ半導体領域２にドレイン電極９をオーミック接続する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第一導電型の同一半導体基体に、電流のオン、オフを切り替えるスイッチ機構と、上記スイッチ機構がオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードとを形成したことを特徴とする半導体装置。
【請求項２】
上記半導体基体の第一主面側に上記スイッチ機構を形成し、上記半導体基体の前記第一主面と対向する第二主面側に上記ヘテロ接合ダイオードを形成したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記半導体基体の第一主面側に上記スイッチ機構および上記ヘテロ接合ダイオードを形成したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記ヘテロ接合ダイオードのへテロ半導体領域は高濃度の第二導電型であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
上記半導体基体の第二主面側で、上記ヘテロ接合ダイオードのへテロ半導体領域と、上記半導体基体領域とが交互に複数配置されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
同一の上記半導体基体の電気的に分離された領域にそれぞれ上記スイッチ機構および上記ヘテロ接合ダイオードが形成され、
一方の上記スイッチ機構のドレイン電極と、他方の上記スイッチ機構のソース電極とが電気的に接続された第一の端子と、
上記一方のスイッチ機構のソース電極と、上記他方のスイッチ機構のドレイン電極とが電気的に接続された第二の端子とを有し、
上記第一の端子および上記第二の端子間で電流のオン、オフを双方向に切り替えるようになっていることを特徴とする請求項３または４に記載の半導体装置。
【請求項７】
上記半導体基体の上記第一主面側に少なくとも２つの上記スイッチ機構および上記ヘテロ接合ダイオードを有し、２つの上記スイッチ機構は各々独立な制御端子を有し、上記半導体基体の上記第一主面側に第三および第四の端子を有し、上記第三、第四の主子間に流れる電流のオン／オフを行なうことを特徴とする請求項３または４に記載の半導体装置。
【請求項８】
２つの上記スイッチ機構は上記半導体基体の上記第一主面側に同一な構造で対称に配置されたことを特徴とする請求項７に記載の半導体装置。
【請求項９】
上記半導体基体とはバンドギャップが異なったヘテロ半導体領域と、上記ヘテロ半導体領域と上記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、上記ヘテロ半導体領域と接続されたソース電極とを有し、上記ソース電極に上記第三、第四の端子が接続され、上記ゲート電極に上記制御端子が接続されたことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
上記ヘテロ半導体領域は、上記ゲート絶縁膜に接する領域、上記ソース電極に繋がる電流通路および上記ソース電極と接するコンタクト領域の一部が第一導電型であり、その他の領域が高濃度の第二導電型であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
２つの上記ソース電極は互いに電気的な絶縁を保ちながら層状に重なり合う領域を有する２層配線構造を有することを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
上記半導体基体は炭化珪素、ＧａＮまたはダイヤモンドからなり、上記ヘテロ接合ダイオードのヘテロ半導体領域は珪素、多結晶珪素、アモルファス珪素、炭化珪素または多結晶炭化珪素からなることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流のオン、オフを切り替えるスイッチ機構を有する半導体装置に関する。
【背景技術】
【０００２】
従来の技術としては、非特許文献１に記載されたＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を用いた逆阻止素子がある。
【０００３】
この従来技術においては、マトリクスコンバータ等のアプリケーションに向けて、ＩＧＢＴに内蔵された逆方向ダイオードを逆方向阻止に使うものである。
【０００４】
【非特許文献１】Proceedings of 2004 International Symposiumon Power Semiconductor Devices & ICs, Kitakyushup.121-124
【発明の開示】
【発明が解決しようとする課題】
【０００５】
逆阻止特性を得るためには、周辺構造を工夫する必要がある。特に、素子端部でのダイシング後、リーク電流の発生を抑えるために、深い拡散層による接合分離を行ったり、深いトレンチエッチングで分離構造を形成したりしなければならなかった。
【０００６】
本発明の目的は、周辺構造の製造プロセスを簡略化できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明においては、同一半導体基体に、スイッチ機構と逆方向阻止用のヘテロ接合ダイオードとを形成する。
【発明の効果】
【０００８】
本発明によれば、周辺構造の製造プロセスを簡略化できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１０】
《第一の実施の形態》
〈構成〉
図１は本発明の第一の実施の形態の半導体装置の素子部の構造を示す断面図である。図に示すように、Ｎ−型ＳｉＣ（炭化珪素）からなるドレイン領域１の第一主面側には、パワーＭＯＳＦＥＴが形成されている。ＳｉＣのポリタイプは４Ｈ、６Ｈ、３Ｃその他でも構わない。また、パワーデバイスの用途で優れたワイドバンドギャップ材料であるＧａＮやダイヤモンドであっても構わない。
【００１１】
ここで、スイッチ機構としてのパワーＭＯＳＦＥＴは、他のスイッチデバイスにおけるスイッチ機構でも構わない。例えば、ＪＦＥＴ、ＭＥＳＦＥＴ、バイポーラトランジスタ、特開平２００３−３１８３９８号公報に記載されているヘテロ接合を利用したスイッチでも構わない。パワーＭＯＳＦＥＴの場合、例えば、ゲート絶縁膜６を介して形成されたゲート電極７のエッジを利用して、Ｐ型ウエル領域３と、Ｎ＋型ソース領域５とが二重拡散で形成される。Ｐ型ウエル領域３の表面で、Ｎ＋型ソース領域５に接して、ゲート電極７の直下にはチャネル領域１０が形成される。ゲート電極７に与える電位を制御することで、ドレイン電極９とソース電極８間の電流のオン、オフを切り替える。すなわち、パワーＭＯＳＦＥＴの場合のスイッチ機構とは、ゲート電極７、ゲート絶縁膜６、チャネル領域１０をいう。また、ＪＦＥＴの場合、例えば、高濃度で比較的浅いＮ型ソース領域を挟むように、低濃度で比較的深いＰ型ウエル領域が形成される。このＰ型ウエル領域がゲート領域になり、その上にゲート電極が形成され、深いＰ型ウエル領域で挟まれた領域がチャネル領域となる。Ｎ型ソース領域からの多数キャリアの注入量を、ゲート電圧およびドレイン電圧により、チャネル領域を横切っている電位障壁の高さを変えることにより制御するというスイッチ機構になる。すなわち、ＪＦＥＴの場合のスイッチ機構とは、ゲート電極、チャネル領域をいう。また、ヘテロ接合を利用したスイッチ機構では、ヘテロ接合界面に対し、ゲート絶縁膜を介してゲート電極が近接して設けられ、ゲート電極に与える電位を制御することで、ヘテロ接合によるエネルギー障壁の幅を制御し、トンネル電流を流すことで電流のオン、オフを切り替える。ＧａＮの場合には、２次元電子ガス雲を利用したチャネル構造でも構わない。
【００１２】
パワーＭＯＳＦＥＴでの説明としては、Ｐ型ウエル領域３中にはＮ＋型ソース領域５、Ｐ＋型ウエルコンタクト領域４がそれぞれ形成されている。離散配置された複数のＰ型ウエル領域３にかかるように第一の主面側に形成されたゲート絶縁膜６上には、ゲート電極７が形成されている。Ｎ＋型ソース領域５、Ｐ＋型ウエルコンタクト領域４と接続するように、例えば金属からなるソース電極８が形成されている。図１は基本単位セルが２個対向する形態を代表して示しているが、実際には多数のセルが並列接続されている。ドレイン領域１の濃度と厚みは、必要な耐圧に応じて設定される。厚みについては１０００Ｖクラスの耐圧を得るためには、一例として１０μｍ程度が必要である。
【００１３】
本実施の形態で特徴的な構成は、ドレイン領域１の第二主面側（裏面側）には、Ｐ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域２が形成され、パワーＭＯＳＦＥＴがオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードが形成されている点である。このＰ＋型ヘテロ半導体領域２は例えば金属からなるドレイン電極９とオーミック接続されている。
【００１４】
〈製造方法〉
次に、このような半導体装置の製造方法であるが、パワーＭＯＳＦＥＴ部分の詳しい製造方法は一般的であるので説明は省略する。本発明の本質である構成の製造方法についてのみ説明する。通常、Ｎ−型ドレイン領域１は、Ｎ＋型ＳｉＣ基板（図示省略）上にエピタキシャル成長により形成される。このように形成された基板を裏面側から研削またはスライスすることによりＮ−型ドレイン領域１のみを取り出すことが可能である。機械的な研削ではなくＣＭＰ（Chemical Mechanical Polishing）等の工程を利用することも可能である。その後、ドレイン領域１の第二主面側（裏面側）にＰ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域２を形成する。そして、Ｐ＋型ヘテロ半導体領域２の上に例えば金属からなるドレイン電極９を形成し、オーミック接続させる。
【００１５】
また、従来技術においては、素子端部でのダイシング後のリーク電流の発生を抑えるために、深い拡散層による接合分離を行ったり、深いトレンチエッチングで分離構造を形成したりして周辺構造を工夫していたが、本実施の形態において周辺構造を形成する場合は、半導体基体の深さ方向の距離が小さいため、周辺構造の製造プロセスが簡略化できる。
【００１６】
本実施の形態では、ＳｉＣ等のワイドバンドギャップ半導体を用いることで、絶縁破壊電界がＳｉに比べて格段に大きいため、同じ素子耐圧を実現しようとした場合に、ドレイン領域１の厚みを前述のとおり、例えば１０μｍと格段に薄くすることができる。そのため、周辺構造における素子分離領域は、深いトレンチエッチングや拡散層の形成を必要とせず、容易に周辺構造を形成することが可能である。
【００１７】
〈動作〉
次に、本実施の形態の半導体装置の動作について説明する。パワーＭＯＳＦＥＴからなるスイッチ機構の部分の作用により、素子を通過して流れる主たる電流がオン、オフされる。本来の縦型パワーＭＯＳＦＥＴの動作では、主電流がドレイン電極９からソース電極８に流れるが、本実施の形態においては、Ｐ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域２とＮ−型ドレイン領域１との間に形成されたヘテロ接合が、逆方向の電流を阻止するヘテロ接合ダイオードとして機能する。我々が鋭意努力して得た実験結果では、高耐圧でリーク電流が少ないダイオード特性を得るには、Ｐ＋型が望ましいことが判っている。また、このようなヘテロ接合を使った場合、順方向電流が流れる際に、ヘテロ界面からの少数キャリアの注入が無く、順方向の電圧降下もＳｉのＰＮジャンクションからなるダイオードと比較して格段に小さくできることも判っている。本実施の形態の構成を取ることで、パワーＭＯＳＦＥＴによるスイッチ機構と直列に高耐圧で低リーク電流のヘテロ接合ダイオードを形成できる。また、このようなヘテロ接合ダイオードとスイッチ機構を２個極性が逆になるように並列接続することで、容易に双方向に電流のオン、オフが実行可能な双方向スイッチ回路を形成できる。
【００１８】
このような双方向スイッチ回路は、マトリクスコンバータ等のアプリケーションに必須の要素回路であるが、本実施の形態によれば、モータ等のＬ負荷を駆動した場合に順方向に少数キャリアの注入が起きないため、逆回復動作時の特性が優れている（逆回復電荷、逆回復時間がともに極小）。そのため、マトリクスコンバータに代表されるパワーエレクトロニクスシステムの小型、低コスト化に有利になる。
【００１９】
以上のように本実施の形態では、同一半導体基体（本実施の形態では、Ｎ−型ドレイン領域１）に、電流のオン、オフを切り替えるスイッチ機構（本実施の形態では、パワーＭＯＳＦＥＴ）と、スイッチ機構がオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードとを形成している。また、半導体基体の第一主面側にスイッチ機構を形成し、半導体基体の第一主面と対向する第二主面側にヘテロ接合ダイオードを形成している。
【００２０】
上記従来技術において、接合分離で周辺構造を形成する場合、裏面および周囲がＰ型領域に囲まれる構造となり、ＰＮ接合の順方向バイアス時に注入される少数キャリアが増大し、スイッチング特性を劣化させる要因となっていた。これに対して、本実施の形態では上記のような構成により、半導体基体とヘテロ半導体領域２とからなるヘテロ接合を逆方向阻止用のヘテロ接合ダイオードとすることができるため、順方向の降下電圧Ｖｆを劇的に小さくできるとともに、少数キャリアの注入が無く、逆回復特性等のスイッチング特性が改善できる。また、半導体基体の深さ方向の距離が小さいため、周辺構造の製造プロセスを簡略化することができる。また、半導体基体の第二主面側にヘテロ接合ダイオードが形成されているから、順方向の降下電圧Ｖｆを小さくできるとともに、逆回復特性等のスイッチング特性が改善できる。
【００２１】
また、半導体基体を第一導電型とし、ヘテロ接合ダイオードのへテロ半導体領域は高濃度の第二導電型しているから、逆回復特性等のスイッチング特性が改善できる。
【００２２】
さらに、半導体基体は炭化珪素、ＧａＮまたはダイヤモンドからなり、へテロ半導体領域２は単結晶シリコン、多結晶シリコン、アモルファス、炭化珪素または多結晶炭化珪素で形成されているから、一般的な半導体材料を用いて高耐圧のヘテロ接合ダイオードを備えた半導体装置を容易に形成することができる。
【００２３】
《第二の実施の形態》
図２は本発明の第二の実施の形態の半導体装置の素子部の構造を示す断面図である。図２において、１１はＰ＋型シリコン基板である。本実施の形態では、図１に示す第一の実施の形態におけるＰ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域２の代わりに、Ｐ＋型シリコン基板１１を用いている点である。その他の構成、作用、効果については、第一の実施の形態と同様である。第一の実施の形態では、Ｎ＋型ＳｉＣ基板を研削またはスライスしてＮ−型ドレイン領域１を得る必要があった。これに対して、本実施の形態では、シリコン基板（Ｐ＋型シリコン基板１１）上へＮ−型ＳｉＣからなるドレイン領域１をヘテロエピタキシャル成長した基板を用いることで、第一の実施の形態のように研削やスライスをすることなく、容易に形成可能であるという特有の効果がある。なお、ＳｉＣのポリタイプで３Ｃにおいては、シリコン基板上にＳｉＣのヘテロエピタキシャルが可能であり、ウエハの大口径化によるコスト低減効果も期待できる。また、Ｐ＋型シリコン基板１１上に、Ｎ−型ＳｉＣドレイン領域１を貼り合わせることも可能である。
【００２４】
《第三の実施の形態》
図３は本発明の第三の実施の形態の半導体装置の素子部の構造を示す断面図である。図３において、１２はＮ＋型ＳｉＣ基板、１３はＮ−型ＳｉＣドレイン領域である。本実施の形態では、Ｎ＋型ＳｉＣ基板１２の上に、Ｎ−型ＳｉＣドレイン領域１をエピタキシャル成長などにより形成し、反対側にもＮ−型ドレイン領域１３をエピタキシャル成長などにより形成した構造になっている。その他の構成、作用、効果については、第一の実施の形態と同様である。
【００２５】
第一の実施の形態では、Ｎ＋型ＳｉＣ基板を研削またはスライスしてＮ−型ドレイン領域１を得る必要があったが、本実施の形態では、その必要が無く、プロセスを簡素化することができる。Ｎ＋型ＳｉＣ基板１２を残したまま、反対側にもエピタキシャル成長されたＮ−型ドレイン領域１３を形成している。
【００２６】
《第四の実施の形態》
図４(ａ)は本発明の第四の実施の形態の半導体装置の素子部の構造を示す断面図、(ｂ)はＰ＋型ヘテロ半導体領域の平面レイアウトを示す平面図、(ｃ)はＰ＋型ヘテロ半導体領域の別の平面レイアウトを示す平面図である。図４において、１４はＮ＋型ＳｉＣ基板、１５ａ、１５ｂは溝、１６ａ、１６ｂはＰ＋型ヘテロ半導体領域である。
【００２７】
本実施の形態では、Ｎ−型ドレイン領域１と第二主面側で接するＰ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域１６ａ（あるいは１６ｂ）を図に示すように交互に複数配置してある。その他の構成、作用、効果については、第一の実施の形態と同様である。Ｐ＋型ヘテロ半導体領域１６ａ、１６ｂの平面レイアウトを、図４(ｂ)、(ｃ)に示す。図４(ｂ)に示すように、Ｐ＋型ヘテロ半導体領域１６ａをストライプ状に形成しても、あるいは図４(ｃ)に示すように、Ｐ＋型ヘテロ半導体領域１６ｂを矩形のドット状に形成（セル配置）しても構わない。
【００２８】
Ｐ＋型ヘテロ半導体領域１６ａ、１６ｂは、Ｎ−型ドレイン領域１をエピタキシャル成長により形成したＮ＋型ＳｉＣ基板１４を薄く研削またはスライスした後、トレンチエッチング等の工程を得て溝１５ａ、１５ｂを形成し、その内部にＰ＋型ポリシリコンを堆積させることで形成する。
【００２９】
このようにＰ＋型ヘテロ半導体領域１６ａ、１６ｂを交互に複数配置することで、Ｎ−型ドレイン領域１とＰ＋型ヘテロ半導体領域１６ａ、１６ｂとのヘテロ界面での順方向の電圧降下をさらに低減させることができる。また、Ｐ＋型ヘテロ半導体領域１６ａ、１６ｂとＮ−型ドレイン領域１との接する面積の割合により、設計時に順方向の降下電圧Ｖｆを制御することができる。逆阻止能力を維持するためには、逆バイアス印加時に隣合うＰ＋型ヘテロ半導体領域１６ａ、１６ｂどうしでノーマリオフのＪＦＥＴとして機能していることが必要になる。図４(ａ)において、Ｐ＋型ヘテロ半導体領域１６ａ、１６ｂが若干深くＮ−型ドレイン領域１に食い込んでいるのは、その効果を得るための構造になっている。
【００３０】
このように本実施の形態では、上記半導体基体の第二主面側で、へテロ半導体領域１６ａ、１６ｂと、第一導電型の半導体基板領域（Ｎ＋型ＳｉＣ基板１４）とが交互に複数配置されている。このような構成により、逆阻止特性を維持しながら、順方向の電圧降下をさらに低減することができる。その他の構成、作用、効果は第一の実施の形態と同様である。
【００３１】
《第五の実施の形態》
図５は本発明の第五の実施の形態の半導体装置の素子部の構造を示す断面図である。図５において、１７はＮ−型ドレイン領域１と第一主面側で接するＰ＋型ポリシリコンからなるＰ＋型ヘテロ半導体領域、１８はドレイン電極、１９はＰ＋型ＳｉＣ基板、２０は裏面電極である。
【００３２】
本実施の形態は、本発明を横型デバイスに適用した例である。ドレイン領域１の第一主面側の同一面内に、Ｐ＋型ヘテロ半導体領域１７とドレイン電極１８が形成されている。また、裏面（第二主面）側には、Ｐ＋型ＳｉＣ基板１９が形成されている。さらに、Ｐ＋型ＳｉＣ基板１９上には、裏面電極２０が形成されている。裏面電極２０をソース電位に固定することで、Ｎ−型ドレイン領域１とＰ＋型ＳｉＣ基板１９とのＰＮ接合により縦方向は電気的に分離されている。その他の構成、作用、効果については、第一の実施の形態と同様である。
【００３３】
本実施の形態では、横方向に逆方向阻止用のヘテロ接合ダイオードを形成したことが特徴である。なお、本実施の形態のようなラテラル型パワーＭＯＳＦＥＴの構成は単なる一例であり、デバイスのスイッチ機構にはその他各種の構成があるが、どの構成にも本発明は適用可能である。
【００３４】
このように本実施の形態では、半導体基体（Ｎ−型ドレイン領域１）の第一主面側にスイッチ機構（本実施の形態では、パワーＭＯＳＦＥＴ）およびヘテロ接合ダイオードを形成した。
【００３５】
このような構成により、スイッチ機構およびヘテロ接合ダイオードが同一主面側に形成されているから、少数キャリアの注入が無く、逆回復特性等のスイッチング特性が改善できる。また、半導体基体の横方向の距離が小さいため、集積度を向上でき、面積で規格化したオン抵抗を十分に低減できるとともに、深さ方向の距離が小さいため、周辺構造の製造プロセスを簡略化できる。
【００３６】
《第六の実施の形態》
図６(ａ)は本発明の第六の実施の形態の半導体装置の素子部の構造を示す断面図、図６(ｂ)は回路図である。図６(ａ)において、２１はＰ＋型ＳｉＣ領域、２２は例えばＣＶＤ法により堆積されたＳｉＯ２膜からなる縦方向分離領域、２３はＰ＋型ＳｉＣ領域２１とＮ−型ドレイン領域１とからなる半導体基体に例えばエッチングにより溝２４を形成し、溝２４内にＣＶＤ法により堆積されたＳｉＯ２膜からなる横方向分離領域である。また、(ｂ)において、２５は第一のスイッチ機構、２６は第二のスイッチ機構、２７は第一のヘテロ接合ダイオード、２８は第二のヘテロ接合ダイオード、２９は第一の端子、３０は第二の端子、３１は第一の制御端子、３２は第二の制御端子である。
【００３７】
本実施の形態では、第五の実施の形態で説明した素子が、縦方向分離領域２２および横方向分離領域２３により縦、横方向に分離された島状の領域内に、それぞれ２個電気的に接続されて形成され、ドレイン、ソースの電極が互い違いになるように接続された例を示す。
【００３８】
すなわち、同一の半導体基体の電気的に分離された領域にそれぞれスイッチ機構２５、２６およびヘテロ接合ダイオード２７、２８が形成され、一方のスイッチ機構２５のドレイン電極１８と、他方のスイッチ機構２６のソース電極８とが電気的に接続された第一の端子２９（Ｓ１）が設けられ、一方のスイッチ機構２５のソース電極８と、他方のスイッチ機構２６のドレイン電極１８とが電気的に接続された第二の端子３０（Ｓ２）が設けられ、第一の端子Ｓ１および第二の端子Ｓ２間で電流のオン、オフを双方向に切り替えるようになっている。
【００３９】
本実施の形態では、上記のような構成をとることで、逆阻止スイッチがアンチパラレルに接続され、双方向スイッチとして機能する。本実施の形態の特徴は、１チップでモノリシックに双方向スイッチ素子を小さく形成することができる。したがって、チップ数の合理化、面積低減の観点からも、システムの小型化、低コスト化に大きく貢献するものである。また、アプリケーションに想定されるマトリクスコンバータ等のシステムの小型化に大きく貢献する。その他の構成、作用、効果については、第五の実施の形態と同様である。
【００４０】
《第七の実施の形態》
図７は本発明の第七の実施の形態の半導体装置の素子部断面構造図である。まず、構成を説明する。図７は左右に対称に基本単位セルを配置している。各々の基本単位セルが配置された領域にはスイッチ機構が形成されているが、実際には上記の基本単位セルが複数並んで構成されている。
【００４１】
Ｎ−型ＳｉＣ共通ドレイン領域４２（第一導電型の半導体基体）はＰ＋型ＳｉＣ基板４１（高濃度の第二導電型の基板）上に成長させたエピタキシャル層により構成されている。ＳｉＣはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈ−ＳｉＣとして説明する。他の６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣであっても構わない。なお、図７ではＰ＋型ＳｉＣ基板４１の厚みとＮ−型ＳｉＣ共通ドレイン領域４２の厚みとを同じにしているが、実際にはＰ＋型ＳｉＣ基板４１は数百μｍの厚みを持ち、Ｎ−型ＳｉＣ共通ドレイン領域４２は数μｍから十数μｍ程度の厚みを持つ。Ｎ−型ＳｉＣ共通ドレイン領域４２の第一主面側（表面側）には多結晶Ｓｉからなるヘテロ半導体領域４３ａ、４３ｂが形成されている。ＳｉＣと多結晶Ｓｉはバンドギャップが異なり、電子親和力も異なり、Ｎ−型ＳｉＣ共通ドレイン領域４２とヘテロ半導体領域４３ａ、４３ｂとの界面にはヘテロ接合が形成される（多結晶Ｓｉをヘテロ半導体領域とする所以である）。また、Ｎ−型ＳｉＣ共通ドレイン領域４２とヘテロ半導体領域４３ａ、４３ｂとの接合部に隣接して、ゲート絶縁膜４４ａ、４４ｂを介してゲート電極４５ａ、４５ｂが形成されている。また、ヘテロ半導体領域４３ａ、４３ｂはソース電極４６ａ、４６ｂに接続され、Ｐ＋型ＳｉＣ基板４１の裏面には裏面電極４７が接続されている。また、ヘテロ半導体領域４３ａ、４３ｂは、ゲート絶縁膜４４ａ、４４ｂに接する領域、ソース電極４６ａ、４６ｂに繋がる電流通路およびソース電極４６ａ、４６ｂと接するコンタクト領域の一部がＮ型であり、その他の領域がＰ＋型である。また、ゲート電極４５ａ、４５ｂは層間絶縁膜５０ａ、５０ｂによりソース電極４６ａ、４６ｂとは絶縁分離されている。また、ソース電極４６ａに端子Ｓ３（第三の端子）が接続され、またソース電極４６ｂに端子Ｓ４（第四の端子）が接続されている。すなわち、Ｎ−型ＳｉＣ共通ドレイン領域４２の第一主面側に端子Ｓ３、Ｓ４が設けられ、端子Ｓ３、Ｓ４間に流れる電流のオン／オフが行なわれる。また、ゲート電極４５ａに端子Ｇ３（制御端子）が接続され、ゲート電極４５ｂに端子Ｇ４（制御端子）が接続され、端子Ｇ３と端子Ｇ４とは各々独立である。このように、ヘテロ半導体領域４３ａ、ゲート絶縁膜４４ａ、ゲート電極４５ａ、ソース電極４６ａを有するスイッチ機構およびこのスイッチ機構がオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードと、ヘテロ半導体領域４３ｂ、ゲート絶縁膜４４ｂ、ゲート電極４５ｂ、ソース電極４６ｂを有するスイッチ機構およびこのスイッチ機構がオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードとが形成されており、２つのスイッチ機構はＮ−型ＳｉＣ共通ドレイン領域４２の第一主面側に同一な構造で対称に配置されている。また、素子の周辺構造においては、ダイシング領域でのリーク電流の影響がないように素子分離領域４８ａ、４８ｂを設けている。
【００４２】
この半導体装置においては、ゲート絶縁膜４４ａ、４４ｂとＮ−ＳｉＣ共通ドレイン領域４２との界面、ゲート絶縁膜４４ａ、４４ｂとヘテロ半導体領域４３ａ、４３ｂとの界面、Ｎ−ＳｉＣ共通ドレイン領域４２とヘテロ半導体領域４３ａ、４３ｂの界面が重なるポイントが駆動ポイントであり、スイッチ機構がオンするときにはこの駆動ポイント近傍でトンネル電流による電流が流れる。スイッチ機構の基本的なオン／オフの動作については特開平２００３−３１８３９８号公報に記載された半導体装置と同じである。すなわち、ゲート電極４５ａ、４５ｂに正電圧が印加されると、ヘテロ半導体領域４３ａ、４３ｂとＮ−型ＳｉＣ共通ドレイン領域４２とのヘテロ接合界面に電界が作用し、ヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。このエネルギー障壁の厚さが１００Å程度と十分に薄くなると、トンネル現象により電子が障壁を通過し、その結果ドレイン電圧が所定電圧以下であってもトンネル現象が生じて、電流が流れ始める。
【００４３】
つぎに、本実施の形態の半導体装置の動作を説明する。裏面電極４７にはシステムで用いられる電圧範囲のうち、接地ないしは低い側の電位が与えられる。Ｐ＋型ＳｉＣ基板１とＮ−型共通ドレイン領域４２との間に形成されたＰＮ接合により縦方向に素子分離が行なわれている。素子分離領域４８ａ、４８ｂとＮ−型共通ドレイン領域４２との間においては横方向に素子分離が行なわれている。端子Ｓ３と端子Ｓ４との間に流れる電流のオン／オフは、各々のスイッチ機構の端子Ｇ３、Ｇ４（ゲート電極４５ａ、４５ｂ）に印加する電圧により制御されるが、２つのスイッチ機構を同時にオンすることで、スイッチ機構の順方向での降下電圧Ｖｆが生じない状態で電流を流すことが可能である。たとえば、端子Ｓ３に高い電位が与えられ、端子Ｓ４に低い電位が与えられる場合には、端子Ｓ４の電位と裏面電極４７の電位とを共通とし、端子Ｇ４に端子Ｓ４に与えた電位を基準としてある閾値以上の電圧を上乗せした電位を与えることで、端子Ｇ４を有するスイッチ機構をオンすることができる。同時に、端子Ｇ３に端子Ｓ３に印加される高い電位を基準としてある閾値以上の電圧を上乗せした電位を与えることにより、端子Ｇ３を有するスイッチ機構をオンすることができる。端子Ｓ３に低い電位が与えられ、端子Ｓ４に高い電位が与えられた場合には、前述とは反対の電圧印加により、逆向きに電流を流すことが可能である。また、各々のスイッチ機構をオフすることで、電流の流れを双方向とも止めることが可能である。さらに、片方のスイッチ機構をオンすることで、一方向には電流を阻止し、逆方向には電流を導通させることも可能である。
【００４４】
このような動作では、双方のスイッチ機構がオンした状況ではオン抵抗で定常損失が決まり、その値を十分小さくできるというメリットがある。また、大面積のＰＮ接合を電流パスとしないから、順バイアス時に注入されるキャリアによるスイッチング損失の増大を抑えることが可能である。また、周辺構造における素子分離領域４８ａ、４８ｂは深いトレンチエッチングや拡散層の形成を必要としないから、素子分離領域４８ａ、４８ｂを形成するためのプロセスが簡単であり、素子分離領域４８ａ、４８ｂの表面の面積を小さくすることができるから、素子有効面積が大きくなる。また、１チップでモノリシックに双方向スイッチ素子を小さく形成することができる。以上の効果によりマトリクスコンバータに代表されるパワーエレクトロニクスシステムの小型、低コスト化に有利になり、アプリケーションに想定されるマトリクスコンバータ等のシステムの小型化に大きく貢献する。
【００４５】
なお、図示しないが、２つのソース電極４６ａ、４６ｂを、互いに電気的な絶縁を保ちながら層状に重なり合う領域を有する２層配線構造にしてもよい。このような２層配線構造にすることで、素子面積の縮小が可能になる。
【００４６】
《第八の実施の形態》
図８は本発明の第八の実施の形態の半導体装置の素子部断面構造図である。基本的な構成は第七の実施の形態と同様である。異なる部位を説明すると、Ｎ−ＳｉＣ共通ドレイン領域４２の第二主面側（裏面側）にはＳｉからなるＰ＋型Ｓｉ領域４９が形成されている。Ｐ＋型Ｓｉ領域４９はポリＳｉでも構わないしＳｉ基板でも構わない。
【００４７】
つぎに、本実施の形態の半導体装置の動作を説明する。基本的な動作は第一の実施の形態の半導体装置の動作と同等である。縦方向の素子分離がＳｉからなるＰ＋型Ｓｉ領域４９とＳｉＣからなるＮ−ＳｉＣ共通ドレイン領域４２とのヘテロ接合で行なわれている。
【００４８】
本実施の形態の半導体装置においては、高価なＳｉＣ基板にかわり安価なＳｉ基板やポリＳｉからなるＰ＋型Ｓｉ領域４９を用いるから、半導体装置の低コスト化が可能になるという特有のメリットがある。
【００４９】
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第一の実施の形態の半導体装置の素子部の断面構造図である。
【図２】本発明の第二の実施の形態の半導体装置の素子部の断面構造図である。
【図３】本発明の第三の実施の形態の半導体装置の素子部の断面構造図である。
【図４】(ａ)は本発明の第四の実施の形態の半導体装置の素子部の断面構造図、(ｂ)、(ｃ)はヘテロ半導体領域の平面レアイアウト図である。
【図５】本発明の第五の実施の形態の半導体装置の素子部の断面構造図である。
【図６】(ａ)は本発明の第六の実施の形態の半導体装置の素子部の断面構造図、(ｂ)は回路図である。
【図７】本発明の第七の実施の形態の半導体装置の素子部断面構造図である。
【図８】本発明の第八の実施の形態の半導体装置の素子部断面構造図である。
【符号の説明】
【００５１】
１…Ｎ−型ＳｉＣドレイン領域        ２…Ｐ＋型へテロ半導体領域
３…Ｐ型ウエル領域                  ４…Ｐ＋型ウエルコンタクト領域
５…Ｎ＋型ソース領域                ６…ゲート絶縁膜
７…ゲート電極                      ８…ソース電極
９…ドレイン電極                  １０…チャネル領域
１１…Ｐ＋型シリコン基板            １２…Ｎ＋型ＳｉＣ基板
１３…Ｎ−型ドレイン領域            １４…Ｎ＋型ＳｉＣ基板
１６ａ、１６ｂ…Ｐ＋型へテロ半導体領域
１５ａ、１５ｂ…溝
１７…Ｐ＋型へテロ半導体領域        １８…ドレイン電極
１９…Ｐ＋型ＳｉＣ基板              ２０…裏面電極
２１…Ｐ＋型ＳｉＣ領域              ２２…縦方向分離領域
２３…横方向分離領域                ２４…溝
２５…第一のスイッチ素子部          ２６…第二のスイッチ素子部
２７…第一の逆阻止ダイオード部      ２８…第二の逆阻止ダイオード部
２９…第一の端子                    ３０…第二の端子
３１…第一の制御端子                ３２…第二の制御端子
４１…Ｐ＋型ＳｉＣ基板              ４２…Ｎ−型ＳｉＣ共通ドレイン領域
４３ａ、４３ｂ…ヘテロ半導体領域    ４４ａ、４４ｂ…ゲート絶縁膜
４５ａ、４５ｂ…ゲート電極          ４６ａ、４６ｂ…ソース電極
４７…裏面電極                      ４８ａ、４８ｂ…素子分離領域
４９…Ｐ＋型Ｓｉ領域                ５０ａ、５０ｂ…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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