(57)【要約】【課題】フリッカを視認しにくくするとともに、消費電力を低減することが可能な表示装置を提供する。【解決手段】この表示装置は、画素電極３４に接続される一方の電極３６と、他方の電極３７ａおよび３７ｂとを有する補助容量３３をそれぞれ含む画素部３ａおよび３ｂと、電極３７ａおよび３７ｂにそれぞれ接続される一対の補助容量線と、同一の導電型（ｎ型）の複数のトランジスタからなるゲート線駆動回路６と、一対の補助容量線に、それぞれ、ＨレベルおよびＬレベルの信号を供給するとともに、ゲート線駆動回路６を構成するトランジスタと同一の導電型（ｎ型）の複数のトランジスタからなる信号供給回路部７１〜７４を含む信号供給回路７とを備えている。【選択図】図１
2006145923.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するように配置された複数のドレイン線および複数のゲート線と、
画素電極に接続された第１電極と、第２電極とを有する補助容量をそれぞれ含む第１画素部および第２画素部と、
前記第１画素部および前記第２画素部の前記補助容量の前記第２電極にそれぞれ接続された第１補助容量線および第２補助容量線と、
前記複数のゲート線を順次駆動するためのシフトレジスタを含むとともに、同一の導電型の複数のトランジスタからなるゲート線駆動回路と、
前記第１画素部の前記第１補助容量線および前記第２画素部の前記第２補助容量線に、それぞれ、第１電位を有する第１信号および第２電位を有する第２信号を供給するとともに、前記ゲート線駆動回路を構成するトランジスタと同一の導電型の複数のトランジスタからなる信号供給回路部を複数含む信号供給回路とを備えた、表示装置。
【請求項２】
前記信号供給回路部は、前記複数のゲート線の各々に対応して１つずつ設けられており、
各々の前記信号供給回路部は、対応する各々の前記ゲート線の前記第１補助容量線および前記第２補助容量線に、それぞれ、前記第１信号および前記第２信号を順次供給する、請求項１に記載の表示装置。
【請求項３】
前記信号供給回路部は、
前記第１補助容量線および前記第２補助容量線にそれぞれ供給される前記第１電位を有する前記第１信号および前記第２電位を有する前記第２信号を切り替えるための信号切替回路部と、
前記信号切替回路部を駆動する信号を生成するための信号生成回路部とを含む、請求項１または２に記載の表示装置。
【請求項４】
前記信号切替回路部は、前記第１補助容量線と前記第１電位を有する前記第１信号が供給される第１信号線との間に接続された第１トランジスタと、前記第１補助容量線と前記第２電位を有する前記第２信号が供給される第２信号線との間に接続された第２トランジスタと、前記第２補助容量線と前記第１信号線との間に接続された第３トランジスタと、前記第２補助容量線と前記第２信号線との間に接続された第４トランジスタとを含み、
前記第１トランジスタおよび前記第４トランジスタがオン状態のときには、前記第２トランジスタおよび前記第３トランジスタがオフ状態になるとともに、前記第１トランジスタおよび前記第４トランジスタを介して、前記第１補助容量線および前記第２補助容量線に、それぞれ、前記第１電位を有する前記第１信号および前記第２電位を有する前記第２信号が供給され、
前記第２トランジスタおよび前記第３トランジスタがオン状態のときには、前記第１トランジスタおよび前記第４トランジスタがオフ状態になるとともに、前記第２トランジスタおよび前記第３トランジスタを介して、前記第１補助容量線および前記第２補助容量線に、それぞれ、前記第２電位を有する前記第２信号および前記第１電位を有する前記第１信号が供給される、請求項３に記載の表示装置。
【請求項５】
前記信号生成回路部は、直列に順次接続された第１信号生成回路部、第２信号生成回路部および第３信号生成回路部を含み、
前記第２信号生成回路部の出力信号は、前記信号切替回路部の前記第１トランジスタおよび前記第４トランジスタのゲートに入力されるとともに、前記第３信号生成回路部の出力信号は、前記信号切替回路部の前記第２トランジスタおよび前記第３トランジスタのゲートに入力され、
前記第２信号生成回路部の出力信号は、前記信号切替回路部の前記第２トランジスタおよび前記第３トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号であり、前記第３信号生成回路部の出力信号は、前記第１トランジスタおよび前記第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号である、請求項４に記載の表示装置。
【請求項６】
前記第１信号生成回路部、前記第２信号生成回路部および前記第３信号生成回路部は、
第３電位側に接続され、前記ゲート線駆動回路の出力信号に応答してオンする第５トランジスタと、第４電位側に接続された第６トランジスタと、前記第５トランジスタのゲートと前記第４電位との間に接続された第７トランジスタと、前記第５トランジスタのゲートと前記ゲート線駆動回路の出力信号が供給される前記ゲート線との間に接続され、前記第７トランジスタのオン状態の期間と重ならないオン状態の期間が得られるクロック信号に応答してオンすることにより前記第５トランジスタのゲートに前記ゲート線駆動回路の出力信号を供給するための第８トランジスタとを有する、請求項５に記載の表示装置。
【請求項７】
前記第７トランジスタは、前記第６トランジスタがオン状態のときに前記第５トランジスタをオフ状態にする機能を有する、請求項６に記載の表示装置。
【請求項８】
前記第５トランジスタのゲートと前記第８トランジスタとの間には、ダイオードが接続されている、請求項６または７に記載の表示装置。
【請求項９】
前記第５トランジスタのゲートとソースとの間には、容量が接続されている、請求項６〜８のいずれか１項に記載の表示装置。
【請求項１０】
前記第７トランジスタは、互いに電気的に接続された２つのゲート電極を有する、請求項６〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記信号供給回路部および前記ゲート線は、複数段設けられているとともに、所定段の前記信号供給回路部は、前記所定段の前記ゲート線に対応するように配置され、
前記所定段の前記信号供給回路部は、前記所定段の次段の前記ゲート線に供給される出力信号に応答して、前記第１信号および前記第２信号を出力する、請求項１〜１０のいずれか１項に記載の表示装置。
【請求項１２】
前記第１画素部および前記第２画素部は、互いに隣接するように配置されている、請求項１〜１１のいずれか１項に記載の表示装置。
【請求項１３】
前記信号供給回路部は、少なくとも１つのゲート線に沿って配置された全ての画素部に映像信号を書き終えた後、前記第１補助容量線および前記第２補助容量線に、それぞれ、前記第１信号および前記第２信号を供給する、請求項１〜１２のいずれか１項に記載の表示装置。
【請求項１４】
前記信号供給回路部は、全ての画素部に映像信号を書き終える期間である１フレーム期間毎に、前記第１補助容量線および前記第２補助容量線にそれぞれ供給される前記第１信号および前記第２信号を交互に切り換える、請求項１〜１３のいずれか１項に記載の表示装置。
【請求項１５】
前記第１画素部および前記第２画素部は、互いに隣接するように配置されており、
前記第１画素部および前記第２画素部の第１電極に供給される映像信号は、黒電位と白電位とが互いに反転した波形を有する、請求項１〜１４のいずれか１項に記載の表示装置。
【請求項１６】
複数の前記第１画素部のみで構成された第１ブロックと、複数の前記第２画素部のみで構成された第２ブロックとが互いに隣接するように配置されており、
前記第１ブロックを構成する複数の前記第１画素部および前記第２ブロックを構成する複数の前記第２画素部に供給される映像信号は、黒電位と白電位とが互いに反転した波形を有する、請求項１〜１４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に関し、特に、画素部を有する表示装置に関する。
【背景技術】
【０００２】
従来、表示装置として、液晶を含む画素部を備えた液晶表示装置が知られている。この従来の液晶表示装置では、画素部の液晶層は、画素電極と対向電極（共通電極）とによって挟持された構成を有する。そして、従来の液晶表示装置では、画素部の画素電極に印加する電圧（映像信号）を制御することにより液晶分子の配列を変化させることによって、表示部に映像信号に応じた画像が表示される。
【０００３】
上記した液晶表示装置において、画素部の液晶層（画素電極）に長時間にわたり直流電圧が印加されると、焼き付きと呼ばれる残像現象が生じる。したがって、液晶表示装置を駆動させる場合には、所定の周期で、画素電極の電位（画素電位）を、対向電極の電位に対して反転させる駆動方法を用いる必要がある。このような液晶表示装置の駆動方法の一例として、対向電極に直流電圧を印加するＤＣ駆動法がある。また、このＤＣ駆動法として、１水平期間毎に、画素電位を、直流電圧が印加される対向電極の電位に対して極性を反転させるライン反転駆動法が知られている（たとえば、非特許文献１参照）。なお、１水平期間とは、１本のゲート線に沿って配置された全ての画素部に、映像信号を書き終える期間である。
【０００４】
図１０は、従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。図１０を参照して、従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合には、１水平期間毎に、対向電極の電位ＣＯＭに対して映像信号（ＶＩＤＥＯ）の極性を反転させる。また、画素部Ａ〜Ｆ毎に、表示する画像に応じて映像信号（ＶＩＤＥＯ）を変化させる。
【０００５】
しかしながら、図１０に示した従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合において、低周波で駆動させることにより消費電力を低減しようとすると、フリッカ（ちらつき）が視認されやすくなるという不都合があった。具体的には、低周波で駆動させた場合には、画素電位を保持する期間が長くなるので、その分、画素電位の変動が大きくなる。このように、画素電位の変動が大きくなると、画素部Ａ〜Ｆを通過する光が所望の輝度からずれた輝度になるので、フリッカが発生する。そして、従来のライン反転駆動法では、上記したフリッカが線状（ライン状）に発生するので、フリッカが視認されやすくなる。
【０００６】
そこで、従来では、隣接する画素部Ａ〜Ｆ毎に、映像信号（ＶＩＤＥＯ）の極性を対向電極の電位ＣＯＭに対して反転させるドット反転駆動法を用いた液晶表示装置が提案されている。
【０００７】
図１１は、従来のドット反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。図１１を参照して、従来のドット反転駆動法を用いて液晶表示装置を駆動させる場合には、図１０に示した従来のライン反転駆動法と異なり、画素部Ａ〜Ｆ毎に、対向電極の電位ＣＯＭに対して、表示する画像に応じた映像信号（ＶＩＤＥＯ）の極性を反転させる。このような従来のドット反転駆動法を用いて液晶表示装置を駆動させることによって、低周波で駆動させることに起因してフリッカが発生したとしても、そのフリッカが線状（ライン状）に発生することがないので、フリッカを視認しにくくすることが可能となる。
【０００８】
【非特許文献１】鈴木八十二著「液晶ディスプレイ工学入門」日刊工業新聞社、１９９８年１１月２０日、ｐｐ．１０１−１０３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１１に示した従来のドット反転駆動法では、映像信号（ＶＩＤＥＯ）の極性を、直流電圧が印加される対向電極の電位ＣＯＭに対して反転させるために、液晶駆動電圧の２倍の電圧を有する映像信号が必要となる。たとえば、図１１において、液晶駆動電圧をＶ１とした場合、映像信号（ＶＩＤＥＯ）の極性を対向電極の電位ＣＯＭに対して反転させる前と後とで同じ液晶駆動電圧Ｖ１を得ようとすると、液晶駆動電圧Ｖ１の２倍の電圧Ｖ２を有する映像信号が必要となる。このため、液晶表示装置を低周波で駆動させることにより消費電力の低減を図ったとしても、消費電力の低減には限界があるという問題点があった。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、フリッカ（ちらつき）を視認しにくくするとともに、消費電力を低減することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１１】
上記目的を達成するために、この発明の一の局面による表示装置は、互いに交差するように配置された複数のドレイン線および複数のゲート線と、画素電極に接続された第１電極と、第２電極とを有する補助容量をそれぞれ含む第１画素部および第２画素部と、第１画素部および第２画素部の補助容量の第２電極にそれぞれ接続された第１補助容量線および第２補助容量線と、複数のゲート線を順次駆動するためのシフトレジスタを含むとともに、同一の導電型の複数のトランジスタからなるゲート線駆動回路と、第１画素部の第１補助容量線および第２画素部の第２補助容量線に、それぞれ、第１電位を有する第１信号および第２電位を有する第２信号を供給するとともに、ゲート線駆動回路を構成するトランジスタと同一の導電型の複数のトランジスタからなる信号供給回路部を複数含む信号供給回路とを備えている。
【００１２】
この一の局面による表示装置では、上記のように、第１画素部の第１補助容量線および第２画素部の第２補助容量線に、それぞれ、第１電位を有する第１信号および第２電位を有する第２信号を供給するための信号供給回路を設けることによって、たとえば、第１電位がＨレベル（プラス極性）で第２電位がＬレベル（マイナス極性）であるとともに、第１信号が第１画素部の第１補助容量線に供給され、第２信号が第２画素部の第２補助容量線に供給されるとすると、プラス極性の第１信号が第１補助容量線を介して第１画素部の補助容量の第２電極に供給されるので、第１画素部の補助容量の電位をＨレベルに立ち上げることができる。また、マイナス極性の第２信号が第２補助容量線を介して第２画素部の補助容量の第２電極に供給されるので、第２画素部の補助容量の電位をＬレベルに立ち下げることができる。これにより、第１画素部にＨレベルの映像信号を書き終えた後に、第１画素部の補助容量の第２電極にプラス極性の第１信号を供給すれば、第１画素部の画素電極の電位を、映像信号を書き終えた直後の状態よりも高くすることができる。また、第２画素部にＬレベルの映像信号を書き終えた後に、第２画素部の補助容量の第２電極にマイナス極性の第２信号を供給すれば、第２画素部の画素電位を、映像信号を書き終えた直後の状態よりも低くすることができる。これにより、映像信号のダイナミックレンジを大きくする必要がないので、映像信号のダイナミックレンジを大きくすることに起因する消費電力の増大を抑制することができる。その結果、消費電力を低減することができる。また、隣接する画素部毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるドット反転駆動を行う場合には、第１画素部と第２画素部とを隣接するように配置することにより、容易に、ドット反転駆動を行うことができる。さらに、複数の画素部毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるブロック反転駆動を行う場合には、一方のブロックを複数の第１画素部のみで構成するとともに、他方のブロックを複数の第２画素部のみで構成し、かつ、一方のブロックと他方のブロックとを隣接するように配置することにより、容易に、ブロック反転駆動を行うことができる。このように、ドット反転駆動やブロック反転駆動を行うことによって、隣接するゲート線毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるライン反転駆動を行う場合と異なり、フリッカが線状（ライン状）に発生することがないので、フリッカを視認しにくくすることができる。また、ゲート線駆動回路を、同一の導電型の複数のトランジスタにより構成するとともに、信号供給回路を、ゲート線駆動回路を構成するトランジスタと同一の導電型の複数のトランジスタにより構成することによって、ゲート線駆動回路および信号供給回路をそれぞれ構成する複数のトランジスタを形成する際に、イオン注入工程の回数およびイオン注入マスクの枚数が増加するのを抑制することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
【００１３】
上記一の局面による表示装置において、好ましくは、信号供給回路部は、複数のゲート線の各々に対応して１つずつ設けられており、各々の信号供給回路部は、対応する各々のゲート線の第１補助容量線および第２補助容量線に、それぞれ、第１信号および第２信号を順次供給する。このように構成すれば、各々のゲート線に沿って第１画素部および第２画素部が配置されている場合に、各々のゲート線の第１画素部および第２画素部に順次映像信号が書き込まれた後に、各々の信号供給回路部により各々のゲート線に対応する第１補助容量線および第２補助容量線に、容易に、第１信号および第２信号の一方および他方を順次供給することができる。
【００１４】
上記一の局面による表示装置において、好ましくは、信号供給回路部は、第１補助容量線および第２補助容量線にそれぞれ供給される第１電位を有する第１信号および第２電位を有する第２信号を切り替えるための信号切替回路部と、信号切替回路部を駆動する信号を生成するための信号生成回路部とを含む。このように構成すれば、１フレーム期間毎に、第１画素部および第２画素部の画素電極に書き込む映像信号の電位を、共通電極の電位に対して反転させるドット反転駆動（ブロック反転駆動）を行う場合に、容易に、信号切替回路部により、第１画素部および第２画素部の容量にそれぞれ接続される第１補助容量線および第２補助容量線に供給される第１信号および第２信号を、１フレーム期間毎に切り替えることができる。
【００１５】
上記信号供給回路部が信号切替回路部と信号生成回路部とを含む構成において、好ましくは、信号切替回路部は、第１補助容量線と第１電位を有する第１信号が供給される第１信号線との間に接続された第１トランジスタと、第１補助容量線と第２電位を有する第２信号が供給される第２信号線との間に接続された第２トランジスタと、第２補助容量線と第１信号線との間に接続された第３トランジスタと、第２補助容量線と第２信号線との間に接続された第４トランジスタとを含み、第１トランジスタおよび第４トランジスタがオン状態のときには、第２トランジスタおよび第３トランジスタがオフ状態になるとともに、第１トランジスタおよび第４トランジスタを介して、第１補助容量線および第２補助容量線に、それぞれ、第１電位を有する第１信号および第２電位を有する第２信号が供給され、第２トランジスタおよび第３トランジスタがオン状態のときには、第１トランジスタおよび第４トランジスタがオフ状態になるとともに、第２トランジスタおよび第３トランジスタを介して、第１補助容量線および第２補助容量線に、それぞれ、第２電位を有する第２信号および第１電位を有する第１信号が供給される。このように構成すれば、第１補助容量線および第２補助容量線の各々に第１信号および第２信号を供給する場合には、容易に、オン状態の第１および第４トランジスタを介して、第１補助容量線および第２補助容量線の各々に第１信号および第２信号を供給することができる。また、第１補助容量線および第２補助容量線の各々に第２信号および第１信号を供給する場合には、容易に、オン状態の第２および第３トランジスタを介して、第１補助容量線および第２補助容量線の各々に第２信号および第１信号を供給することができる。
【００１６】
上記信号切替回路部が第１〜第４トランジスタを含む構成において、好ましくは、信号生成回路部は、直列に順次接続された第１信号生成回路部、第２信号生成回路部および第３信号生成回路部を含み、第２信号生成回路部の出力信号は、信号切替回路部の第１トランジスタおよび第４トランジスタのゲートに入力されるとともに、第３信号生成回路部の出力信号は、信号切替回路部の第２トランジスタおよび第３トランジスタのゲートに入力され、第２信号生成回路部の出力信号は、信号切替回路部の第２トランジスタおよび第３トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号であり、第３信号生成回路部の出力信号は、第１トランジスタおよび第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号である。このように構成すれば、第１および第４トランジスタと第２および第３トランジスタとのオン状態の期間が重ならないので、容易に、第１補助容量線および第２補助容量線の各々に第１信号および第２信号を供給する場合に、第１および第４トランジスタのみがオン状態になるように制御することができるとともに、第１補助容量線および第２補助容量線の各々に第２信号および第１信号を供給する場合に、第２および第３トランジスタのみがオン状態になるように制御することができる。
【００１７】
上記信号生成回路部が第１〜第３信号生成回路部を含む構成において、好ましくは、第１信号生成回路部、第２信号生成回路部および第３信号生成回路部は、第３電位側に接続され、ゲート線駆動回路の出力信号に応答してオンする第５トランジスタと、第４電位側に接続された第６トランジスタと、第５トランジスタのゲートと第４電位との間に接続された第７トランジスタと、第５トランジスタのゲートとゲート線駆動回路の出力信号が供給されるゲート線との間に接続され、第７トランジスタのオン状態の期間と重ならないオン状態の期間が得られるクロック信号に応答してオンすることにより第５トランジスタのゲートにゲート線駆動回路の出力信号を供給するための第８トランジスタとを有する。このように構成すれば、第７トランジスタと第８トランジスタとのオン状態の期間が重ならないので、第７および第８トランジスタを介して第４電位とゲート線との間に貫通電流が流れるのを抑制することができる。この場合、第７トランジスタがオン状態のときに第６トランジスタがオン状態になるように構成すれば、第７トランジスタのオン状態の期間と重ならないオン状態の期間が得られるクロック信号に応答してオンする第８トランジスタによりゲートにゲート線駆動回路の出力信号が供給される第５トランジスタと、第６トランジスタとのオン状態の期間が重ならないので、第５および第６トランジスタを介して第３電位と第４電位との間に貫通電流が流れるのを抑制することができる。
【００１８】
また、第２信号生成回路部から第３電位の出力信号が出力されている場合、第２信号生成回路部の第３電位の出力信号が第３信号生成回路部の第６および第７トランジスタのゲートに入力されるように構成すれば、第３信号生成回路部の第６および第７トランジスタがオン状態になるとともに、第３信号生成回路部の第５および第８トランジスタがオフ状態になるので、第３信号生成回路部から第６トランジスタを介して第４電位の出力信号が出力される。この場合、第２信号生成回路部からの第３電位の出力信号が信号切替回路部の第１および第４トランジスタのゲートに入力されるとともに、第３信号生成回路部からの第４電位の出力信号が信号切替回路部の第２および第３トランジスタのゲートに入力されるので、信号切替回路部において、容易に、第１および第４トランジスタのみがオン状態になるように制御することができる。また、第２信号生成回路部から第４電位の出力信号が出力されている場合には、第３信号生成回路部の第６および第７トランジスタがオフ状態になるとともに、第３信号生成回路部の第５および第８トランジスタがオン状態になるので、第３信号生成回路部から第５トランジスタを介して第３電位の出力信号が出力される。この場合、第２信号生成回路部からの第４電位の出力信号が信号切替回路部の第１および第４トランジスタのゲートに入力されるとともに、第３信号生成回路部からの第３電位の出力信号が信号切替回路部の第２および第３トランジスタのゲートに入力されるので、信号切替回路部において、容易に、第２および第３トランジスタのみがオン状態になるように制御することができる。
【００１９】
上記信号生成回路部が第５〜第８トランジスタを含む構成において、好ましくは、第７トランジスタは、第６トランジスタがオン状態のときに第５トランジスタをオフ状態にする機能を有する。このように構成すれば、第５トランジスタと第６トランジスタとのオン状態の期間が重なることがないので、容易に、第５および第６トランジスタを介して第３電位と第４電位との間に貫通電流が流れるのを抑制することができる。
【００２０】
上記信号生成回路部が第５〜第８トランジスタを含む構成において、好ましくは、第５トランジスタのゲートと第８トランジスタとの間には、ダイオードが接続されている。このように構成すれば、第５トランジスタのゲートとゲート線との間で電流が逆流することがないので、第５トランジスタがオン状態のときの第５トランジスタのゲート電位が変動するのを抑制することができる。これにより、確実に、第５トランジスタをオン状態に保持することができる。
【００２１】
上記信号生成回路部が第５〜第８トランジスタを含む構成において、好ましくは、第５トランジスタのゲートとソースとの間には、容量が接続されている。このように構成すれば、容量が接続された第５トランジスタのゲート−ソース間電圧を維持するように、第５トランジスタのソース電位の上昇または低下に伴って第５トランジスタのゲート電位を上昇または低下させることができる。これにより、確実に、第５トランジスタをオン状態に保持することができる。
【００２２】
上記信号生成回路部が第５〜第８トランジスタを含む構成において、好ましくは、第７トランジスタは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第７トランジスタに印加される電圧を、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配することができる。この場合、第７トランジスタの各ゲート電極に対応するソース−ドレイン間に印加される電圧を小さくすることができるので、第７トランジスタに大きい電圧が印加されることに起因する特性の劣化を抑制することができる。
【００２３】
上記一の局面による表示装置において、好ましくは、信号供給回路部およびゲート線は、複数段設けられているとともに、所定段の信号供給回路部は、所定段のゲート線に対応するように配置され、所定段の信号供給回路部は、所定段の次段のゲート線に供給される出力信号に応答して、第１信号および第２信号を出力する。このように構成すれば、所定段の次段のゲート線に供給される出力信号は、所定段のゲート線に出力信号が供給された後に供給されるので、容易に、所定段のゲート線に沿って配置された第１画素部および第２画素部に映像信号が書き込まれた後に、所定段のゲート線に対応する第１補助容量線および第２補助容量線に、それぞれ、第１信号および第２信号の一方および他方を供給することができる。
【００２４】
上記一の局面による表示装置において、好ましくは、第１画素部および第２画素部は、互いに隣接するように配置されている。このように構成すれば、容易に、隣接する画素部毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるドット反転駆動を行うことができる。
【００２５】
上記一の局面による表示装置において、好ましくは、信号供給回路部は、少なくとも１つのゲート線に沿って配置された全ての画素部に映像信号を書き終えた後、第１補助容量線および第２補助容量線に、それぞれ、第１信号および第２信号を供給する。このように構成すれば、容易に、少なくとも１つのゲート線に沿って配置された全ての画素部の画素電位を、映像信号を書き終えた直後の状態よりも高くまたは低くすることができる。
【００２６】
上記一の局面による表示装置において、好ましくは、信号供給回路部は、全ての画素部に映像信号を書き終える期間である１フレーム期間毎に、第１補助容量線および第２補助容量線にそれぞれ供給される第１信号および第２信号を交互に切り換える。このように構成すれば、１フレーム期間毎に、第１画素部の画素電極および第２画素部の画素電極に書き込まれる画素電位を、共通電極の電位に対して反転させることにより、より容易に、ドット反転駆動またはブロック反転駆動を行うことができる。この場合、容易に、フリッカを抑制することができる。
【００２７】
上記一の局面による表示装置において、好ましくは、第１画素部および第２画素部は、互いに隣接するように配置されており、第１画素部および第２画素部の第１電極に供給される映像信号は、黒電位と白電位とが互いに反転した波形を有する。このように構成すれば、より容易に、ドット反転駆動を行うことができる。
【００２８】
上記一の局面による表示装置において、好ましくは、複数の第１画素部のみで構成された第１ブロックと、複数の第２画素部のみで構成された第２ブロックとが互いに隣接するように配置されており、第１ブロックを構成する複数の第１画素部および第２ブロックを構成する複数の第２画素部に供給される映像信号は、黒電位と白電位とが互いに反転した波形を有する。このように構成すれば、より容易に、ブロック反転駆動を行うことができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて説明する。
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図であり、図２は、図１に示した第１実施形態による液晶表示装置のブロック図である。図３は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【００３１】
まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。表示部２には、画素部３ａおよび３ｂが配置されている。なお、図１では、図面の簡略化のため、１段目のゲート線（Ｇ１）と、１段目のゲート線（Ｇ１）に交差する２本のドレイン線（Ｄ１およびＤ２）とを図示するとともに、１段目のゲート線（Ｇ１）に沿って配置された画素部３ａおよび３ｂをそれぞれ１つずつのみ図示しているが、実際には、複数のゲート線と複数のドレイン線とが互いに交差するように配置されているとともに、画素部３ａおよび３ｂが互いに隣接するようにマトリクス状に配置されている。なお、画素部３ａおよび３ｂは、それぞれ、本発明の「第１画素部」および「第２画素部」の一例である。
【００３２】
画素部３ａおよび３ｂは、それぞれ、液晶層３１、ｎチャネルトランジスタ３２（以下、トランジスタ３２という）および補助容量３３によって構成されている。画素部３ａおよび３ｂの液晶層３１は、それぞれ、画素電極３４と共通の対向電極（共通電極）３５との間に配置されている。また、画素部３ａのトランジスタ３２のドレインは、ドレイン線（Ｄ１）に接続されているとともに、画素部３ｂのトランジスタ３２のドレインは、ドレイン線（Ｄ２）に接続されている。画素部３ａおよび３ｂのトランジスタ３２のソースは、それぞれ、画素電極３４に接続されている。また、画素部３ａおよび３ｂの補助容量３３の一方の電極３６は、それぞれ、画素電極３４に接続されている。
【００３３】
ここで、第１実施形態では、画素部３ａの補助容量３３の他方の電極３７ａは、補助容量線（ＳＣ１−１）に接続されているとともに、画素部３ｂの補助容量３３の他方の電極３７ｂは、補助容量線（ＳＣ２−１）に接続されている。なお、図１では、画素部３ａおよび３ｂにそれぞれ接続される一対の補助容量線（ＳＣ１−１およびＳＣ２−１）のみを図示しているが、実際には、複数段のゲート線の各々に対して一対の補助容量線が１段ずつ設けられている。また、１段分のゲート線に沿って配置された複数の画素部３ａおよび３ｂには、１段分の一対の補助容量線の一方および他方が交互に接続されている。なお、電極３６は、本発明の「第１電極」の一例であり、電極３７ａおよび３７ｂは、本発明の「第２電極」の一例である。また、画素部３ａに接続される補助容量線（ＳＣ１−１）は、本発明の「第１補助容量線」の一例であり、画素部３ｂに接続される補助容量線（ＳＣ２−１）は、本発明の「第２補助容量線」の一例である。
【００３４】
また、基板１上には、ドレイン線を駆動（走査）するためのｎチャネルトランジスタ（Ｈスイッチ）４ａおよび４ｂ（以下、トランジスタ４ａおよび４ｂという）と、図示しない複数のｎチャネルトランジスタからなるＨドライバ５とが設けられている。そして、画素部３ａに対応するトランジスタ４ａは、映像信号線（ＶＩＤＥＯ１）に接続されているとともに、画素部３ｂに対応するトランジスタ４ｂは、映像信号線（ＶＩＤＥＯ２）に接続されている。また、映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２は、黒電位と白電位とが互いに反転した波形を有する。
【００３５】
ここで、第１実施形態では、図１および図２に示すように、基板１上に、ゲート線駆動回路６と信号供給回路７とを含むＶドライバ８が設けられている。Ｖドライバ８のゲート線駆動回路６は、複数段のゲート線を駆動（走査）する機能を有する。また、信号供給回路７は、複数段の一対の補助容量線に、プラス極性であるＨｉｇｈ側（高電圧側）電位ＶＳＣＨおよびマイナス極性であるＬｏｗ側（低電圧側）電位ＶＳＣＬの一方および他方を１フレーム期間毎に交互に供給する機能を有する。なお、１フレーム期間とは、表示部２を構成する全ての画素部３ａおよび３ｂに、映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２を書き終える期間である。
【００３６】
また、図１に示すように、基板１の外部には、駆動ＩＣ９が設置されている。この駆動ＩＣ９からＨドライバ５に、正側電位ＨＶＤＤ、負側電位ＨＶＢＢ、スタート信号ＳＴＨおよびクロック信号ＣＫＨが供給される。また、駆動ＩＣ９からＶドライバ８に、正側電位ＶＶＤＤ、負側電位ＶＶＢＢ、スタート信号ＳＴＶ、クロック信号ＣＫＶ、イネーブル信号ＥＮＢ、Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ、Ｌｏｗ側（低電圧側）電位ＶＳＣＬおよびクロック信号ＣＫＶＳＣが供給される。なお、クロック信号ＣＫＶは、Ｖドライバ８のゲート線駆動回路６（図２参照）に入力されており、１フレーム期間中に、正側電位ＶＤＤと負側電位ＶＢＢとが所定の周期で切り替わる。その一方、クロック信号ＣＫＶＳＣは、Ｖドライバ８の信号供給回路７に入力されており、１フレーム期間毎に、正側電位ＶＤＤと負側電位ＶＢＢとが切り替わる。
【００３７】
次に、図３を参照して、Ｖドライバ８の内部構成について説明する。ゲート線駆動回路６は、複数段のシフトレジスタ回路部６１〜６６と、複数段の論理合成回路部１６１〜１６５とを含む。なお、図３では、図面の簡略化のため、６段分のシフトレジスタ回路部６１〜６６および５段分の論理合成回路部１６１〜１６５のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【００３８】
そして、１段目のシフトレジスタ回路部６１は、第１回路部６１ａと第２回路部６１ｂとによって構成されている。１段目のシフトレジスタ回路部６１の第１回路部６１ａは、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ４と、ダイオード接続されたｎチャネルトランジスタＮＴ５と、容量Ｃ１とを含む。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ５は、それぞれ、トランジスタＮＴ１〜ＮＴ５と称する。
【００３９】
ここで、第１実施形態では、第１回路部６１ａに設けられたトランジスタＮＴ１〜ＮＴ５は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。
【００４０】
また、１段目のシフトレジスタ回路部６１の第１回路部６１ａにおいて、トランジスタＮＴ１のソースは、ノードＮＤ２に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ１のゲートは、ノードＮＤ１に接続されている。また、容量Ｃ１が、トランジスタＮＴ１のゲートとソースとの間に接続されている。また、トランジスタＮＴ２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ２のゲートには、スタート信号ＳＴＶが入力される。
【００４１】
また、トランジスタＮＴ３は、トランジスタＮＴ１のゲートと負側電位ＶＢＢとの間に接続されている。すなわち、トランジスタＮＴ３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ１に接続されている。このトランジスタＮＴ３のゲートには、トランジスタＮＴ２と同様、スタート信号ＳＴＶが入力される。また、トランジスタＮＴ３は、互いに電気的に接続された２つのゲート電極を有する。また、トランジスタＮＴ３は、トランジスタＮＴ２がオン状態のときに、トランジスタＮＴ１をオフ状態にする機能を有する。
【００４２】
また、トランジスタＮＴ４は、トランジスタＮＴ１のゲートとクロック信号線（ＣＫＶ１）との間に接続されている。具体的には、トランジスタＮＴ４のソースは、ダイオード接続されたトランジスタＮＴ５を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。このトランジスタＮＴ４のゲートには、２段目のシフトレジスタ回路部６２のシフト信号ＳＲ２が入力される。
【００４３】
また、１段目のシフトレジスタ回路部６１の第２回路部６１ｂは、ｎチャネルトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３およびＮＴ１４と、ダイオード接続されたｎチャネルトランジスタＮＴ１５と、容量Ｃ１１とを含む。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１５は、それぞれ、トランジスタＮＴ１１〜ＮＴ１５と称する。
【００４４】
ここで、第１実施形態では、第２回路部６１ｂに設けられたトランジスタＮＴ１１〜ＮＴ１５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００４５】
また、１段目のシフトレジスタ回路部６１の第２回路部６１ｂにおいて、トランジスタＮＴ１１のソースは、ノードＮＤ１２に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ１１のゲートは、ノードＮＤ１１に接続されている。また、容量Ｃ１１が、トランジスタＮＴ１１のゲートとソースとの間に接続されている。また、トランジスタＮＴ１２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ１２に接続されている。このトランジスタＮＴ１２のゲートは、第１回路部６１ａのノードＮＤ２に接続されている。
【００４６】
また、トランジスタＮＴ１３は、トランジスタＮＴ１１のゲートと負側電位ＶＢＢとの間に接続されている。すなわち、トランジスタＮＴ１３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ１１に接続されている。このトランジスタＮＴ１３のゲートは、トランジスタＮＴ１２と同様、第１回路部６１ａのノードＮＤ２に接続されている。また、トランジスタＮＴ１３は、互いに電気的に接続された２つのゲート電極を有する。また、トランジスタＮＴ１３は、トランジスタＮＴ１２がオン状態のときに、トランジスタＮＴ１１をオフ状態にする機能を有する。
【００４７】
また、トランジスタＮＴ１４は、トランジスタＮＴ１１のゲートとクロック信号線（ＣＫＶ１）との間に接続されている。具体的には、トランジスタＮＴ１４のソースは、ダイオード接続されたトランジスタＮＴ１５を介してノードＮＤ１１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。このトランジスタＮＴ１４のゲートには、スタート信号ＳＴＶが入力される。
【００４８】
また、２段目〜６段目のシフトレジスタ回路部６２〜６６は、上記した１段目のシフトレジスタ回路部６１と同様の回路構成を有する。すなわち、２段目〜６段目のシフトレジスタ回路部６２〜６６は、それぞれ、１段目のシフトレジスタ回路部６１の第１回路部６１ａと同様の回路構成を有する第１回路部６２ａ〜６６ａと、１段目のシフトレジスタ回路部６１の第２回路部６１ｂと同様の回路構成を有する第２回路部６２ｂ〜６６ｂとによって構成されている。また、図示しない７段目以降のシフトレジスタ回路部も、上記した１段目のシフトレジスタ回路部６１と同様の回路構成を有する。
【００４９】
そして、２段目以降のシフトレジスタ回路部において、所定段のシフトレジスタ回路部のトランジスタＮＴ２およびＮＴ３のゲートには、前段のシフトレジスタ回路部のシフト出力信号が入力される。また、所定段のシフトレジスタ回路部のトランジスタＮＴ４のゲートには、次段のシフトレジスタ回路部のシフト信号が入力されるとともに、所定段のシフトレジスタ回路部のトランジスタＮＴ１４のゲートには、前段のシフトレジスタ回路部のシフト信号が入力される。なお、１段目〜６段目のシフトレジスタ回路部６１〜６６において、ノードＮＤ１１から出力される信号が各々のシフト信号ＳＲ１〜ＳＲ６であり、ノードＮＤ１２から出力される信号が各々のシフト出力信号ＳＲ１１〜ＳＲ１６である。
【００５０】
また、２段目のシフトレジスタ回路部６２、４段目のシフトレジスタ回路部６４および６段目のシフトレジスタ回路部６６のトランジスタＮＴ４およびＮＴ１４のドレインは、クロック信号線（ＣＫＶ２）に接続されている。その一方、３段目のシフトレジスタ回路部６３および５段目のシフトレジスタ回路部６５のトランジスタＮＴ４およびＮＴ１４のドレインは、１段目のシフトレジスタ回路部６１のトランジスタＮＴ４およびＮＴ１４と同様、クロック信号線（ＣＫＶ１）に接続されている。すなわち、複数段のシフトレジスタ回路部には、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。
【００５１】
また、論理合成回路部１６１〜１６５は、それぞれ、ダミーゲート線（ＤＧ）および１段目〜４段目のゲート線（Ｇ１〜Ｇ４）に接続されている。
【００５２】
ダミーゲート線（ＤＧ）に接続される論理合成回路部１６１は、ｎチャネルトランジスタＮＴ２１、ＮＴ２２、ＮＴ２３およびＮＴ２４と、ダイオード接続されたｎチャネルトランジスタＮＴ２５と、容量Ｃ２１とを含む。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２５は、それぞれ、トランジスタＮＴ２１〜ＮＴ２５と称する。
【００５３】
ここで、第１実施形態では、論理合成回路部１６１に設けられたトランジスタＮＴ２１〜ＮＴ２５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００５４】
また、ダミーゲート線（ＤＧ）に接続される論理合成回路部１６１において、トランジスタＮＴ２１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ２２のドレインに接続されている。トランジスタＮＴ２２のソースは、ノードＮＤ２１（ダミーゲート線）に接続されている。トランジスタＮＴ２１のゲートには、１段目のシフトレジスタ回路部６１のシフト信号ＳＲ１が入力されるとともに、トランジスタＮＴ２２のゲートには、２段目のシフトレジスタ回路部６２のシフト信号ＳＲ２が入力される。
【００５５】
また、トランジスタＮＴ２３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２１（ダミーゲート線）に接続されている。このトランジスタＮＴ２３のゲートには、ダイオード接続されたトランジスタＮＴ２５を介して３段目のシフトレジスタ回路部６３のシフト出力信号ＳＲ１３が入力される。また、トランジスタＮＴ２４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２２（トランジスタＮＴ２３のゲート）に接続されている。このトランジスタＮＴ２４のゲートは、ノードＮＤ２１に接続されている。また、容量Ｃ２１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ２２（トランジスタＮＴ２３のゲート）に接続されている。
【００５６】
また、１段目〜４段目のゲート線（Ｇ１〜Ｇ４）にそれぞれ接続される論理合成回路部１６２〜１６５は、上記したダミーゲート線（ＤＧ）に接続される論理合成回路部１６１と同様の回路構成を有する。そして、論理合成回路部１６２〜１６５のトランジスタＮＴ２２のソースおよびトランジスタＮＴ２３のドレインに、それぞれ、１段目〜４段目のゲート線（Ｇ１〜Ｇ４）が接続されている。また、図示しない５段目以降のゲート線に接続される論理合成回路部も、上記したダミーゲート線（ＤＧ）に接続される論理合成回路部１６１と同様の回路構成を有する。
【００５７】
また、１段目のゲート線（Ｇ１）に接続される論理合成回路部１６２において、トランジスタＮＴ２１のゲートには、２段目のシフトレジスタ回路部６２のシフト信号ＳＲ２が入力されるとともに、トランジスタＮＴ２２のゲートには、３段目のシフトレジスタ回路部６３のシフト信号ＳＲ３が入力される。また、２段目のゲート線（Ｇ２）に接続される論理合成回路部１６３において、トランジスタＮＴ２１のゲートには、３段目のシフトレジスタ回路部６３のシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部６４のシフト信号ＳＲ４が入力される。このように、所定段のゲート線に接続される論理合成回路部のトランジスタＮＴ２１およびＮＴ２２には、それぞれ、隣接するシフトレジスタ回路部のシフト信号が入力される。さらに、所定段のゲート線に接続される論理合成回路部のトランジスタＮＴ２１に入力されるシフト信号と、前段のゲート線に接続される論理合成回路部のトランジスタＮＴ２２に入力されるシフト信号とが重なるとともに、所定段のゲート線に接続される論理合成回路部のトランジスタＮＴ２２に入力されるシフト信号と、次段のゲート線に接続される論理合成回路部のトランジスタＮＴ２１に入力されるシフト信号とが重なる。
【００５８】
また、１段目のゲート線（Ｇ１）に接続される論理合成回路部１６２のトランジスタＮＴ２３のゲートには、４段目のシフトレジスタ回路部６４のシフト出力信号ＳＲ１４が入力されるとともに、２段目のゲート線（Ｇ２）に接続される論理合成回路部１６３のトランジスタＮＴ２３のゲートには、５段目のシフトレジスタ回路部６５のシフト出力信号ＳＲ１５が入力される。そして、３段目以降のゲート線に接続される論理合成回路部のトランジスタＮＴ２３のゲートには、それぞれ、６段目以降のシフトレジスタ回路部のシフト出力信号が入力される。
【００５９】
また、Ｖドライバ８の信号供給回路７は、複数段の信号供給回路部７１〜７４を含む。そして、信号供給回路部７１は、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続されている。また、信号供給回路部７２は、１段目の補助容量線（ＳＣ１−１およびＳＣ２−１）に接続されているとともに、信号供給回路部７３は、２段目の補助容量線（ＳＣ１−２およびＳＣ２−２）に接続されている。また、信号供給回路部７４は、３段目の補助容量線（ＳＣ１−３およびＳＣ２−３）に接続されている。なお、図３では、図面の簡略化のため、４段分の信号供給回路部７１〜７４のみを図示しているが、実際はダミーゲート線を含む複数のゲート線と同じ数の信号供給回路部が設けられている。
【００６０】
そして、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１は、第１信号生成回路部７１ａと、第２信号生成回路部７１ｂと、第３信号生成回路部７１ｃと、信号切替回路部７１ｄとによって構成されている。ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａは、ｎチャネルトランジスタＮＴ３１、ＮＴ３２、ＮＴ３３およびＮＴ３４と、ダイオード接続されたｎチャネルトランジスタＮＴ３５と、容量Ｃ３１とを含む。なお、ｎチャネルトランジスタＮＴ３１、ＮＴ３２、ＮＴ３３およびＮＴ３４は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ３５は、本発明の「ダイオード」の一例である。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３５は、それぞれ、トランジスタＮＴ３１〜ＮＴ３５と称する。
【００６１】
ここで、第１実施形態では、第１信号生成回路部７１ａに設けられたトランジスタＮＴ３１〜ＮＴ３５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００６２】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａにおいて、トランジスタＮＴ３１のソースは、ノードＮＤ３２に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ３１のゲートは、ノードＮＤ３１に接続されている。また、トランジスタＮＴ３２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３２に接続されている。このトランジスタＮＴ３２のゲートには、クロック信号ＣＫＶＳＣが入力される。
【００６３】
ここで、第１実施形態では、トランジスタＮＴ３３は、トランジスタＮＴ３１のゲートと負側電位ＶＢＢとの間に接続されている。すなわち、トランジスタＮＴ３３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３１に接続されている。このトランジスタＮＴ３３のゲートには、トランジスタＮＴ３２と同様、クロック信号ＣＫＶＳＣが入力される。また、トランジスタＮＴ３３は、互いに電気的に接続された２つのゲート電極を有する。また、トランジスタＮＴ３３は、トランジスタＮＴ３２がオン状態のときに、トランジスタＮＴ３１をオフ状態にする機能を有する。
【００６４】
また、第１実施形態では、トランジスタＮＴ３４は、トランジスタＮＴ３１のゲートと１段目のゲート線（Ｇ１）との間に接続されている。具体的には、トランジスタＮＴ３４のソースは、ダイオード接続されたトランジスタＮＴ３５を介してノードＮＤ３１に接続されているとともに、ドレインは、１段目のゲート線（Ｇ１）に接続されている。このトランジスタＮＴ３４のゲートには、反転クロック信号ＸＣＫＶＳＣが入力される。
【００６５】
また、第１実施形態では、容量Ｃ３１は、トランジスタＮＴ３１のゲートとソースとの間に接続されている。
【００６６】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂは、ｎチャネルトランジスタＮＴ４１、ＮＴ４２、ＮＴ４３およびＮＴ４４と、ダイオード接続されたｎチャネルトランジスタＮＴ４５と、容量Ｃ４１とを含む。なお、ｎチャネルトランジスタＮＴ４１、ＮＴ４２、ＮＴ４３およびＮＴ４４は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ４５は、本発明の「ダイオード」の一例である。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４５は、それぞれ、トランジスタＮＴ４１〜ＮＴ４５と称する。
【００６７】
ここで、第１実施形態では、第２信号生成回路部７１ｂに設けられたトランジスタＮＴ４１〜ＮＴ４５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００６８】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂにおいて、トランジスタＮＴ４１のソースは、ノードＮＤ４２に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ４１のゲートは、ノードＮＤ４１に接続されている。また、トランジスタＮＴ４２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４２に接続されている。このトランジスタＮＴ４２のゲートは、第１信号生成回路部７１ａのノードＮＤ３２に接続されている。
【００６９】
ここで、第１実施形態では、トランジスタＮＴ４３は、トランジスタＮＴ４１のゲートと負側電位ＶＢＢとの間に接続されている。すなわち、トランジスタＮＴ４３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４１に接続されている。このトランジスタＮＴ４３のゲートは、トランジスタＮＴ４２と同様、第１信号生成回路部７１ａのノードＮＤ３２に接続されている。また、トランジスタＮＴ４３は、互いに電気的に接続された２つのゲート電極を有する。また、トランジスタＮＴ４３は、トランジスタＮＴ４２がオン状態のときに、トランジスタＮＴ４１をオフ状態にする機能を有する。
【００７０】
また、第１実施形態では、トランジスタＮＴ４４は、トランジスタＮＴ４１のゲートと１段目のゲート線（Ｇ１）との間に接続されている。具体的には、トランジスタＮＴ４４のソースは、ダイオード接続されたトランジスタＮＴ４５を介してノードＮＤ４１に接続されているとともに、ドレインは、１段目のゲート線（Ｇ１）に接続されている。このトランジスタＮＴ４４のゲートには、第１信号生成回路部７１ａのトランジスタＮＴ３４と異なり、クロック信号ＣＫＶＳＣが入力される。
【００７１】
また、第１実施形態では、容量Ｃ４１は、トランジスタＮＴ４１のゲートとソースとの間に接続されている。
【００７２】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃは、ｎチャネルトランジスタＮＴ５１、ＮＴ５２、ＮＴ５３およびＮＴ５４と、ダイオード接続されたｎチャネルトランジスタＮＴ５５と、容量Ｃ５１とを含む。なお、ｎチャネルトランジスタＮＴ５１、ＮＴ５２、ＮＴ５３およびＮＴ５４は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ５５は、本発明の「ダイオード」の一例である。以下、ｎチャネルトランジスタＮＴ５１〜ＮＴ５５は、それぞれ、トランジスタＮＴ５１〜ＮＴ５５と称する。
【００７３】
ここで、第１実施形態では、第３信号生成回路部７１ｃに設けられたトランジスタＮＴ５１〜ＮＴ５５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００７４】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃにおいて、トランジスタＮＴ５１のソースは、ノードＮＤ５２に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ５１のゲートは、ノードＮＤ５１に接続されている。また、トランジスタＮＴ５２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５２に接続されている。このトランジスタＮＴ５２のゲートは、第２信号生成回路部７１ｂのノードＮＤ４２に接続されている。
【００７５】
ここで、第１実施形態では、トランジスタＮＴ５３は、トランジスタＮＴ５１のゲートと負側電位ＶＢＢとの間に接続されている。すなわち、トランジスタＮＴ５３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５１に接続されている。このトランジスタＮＴ５３のゲートは、トランジスタＮＴ５２と同様、第２信号生成回路部７１ｂのノードＮＤ４２に接続されている。また、トランジスタＮＴ５３は、互いに電気的に接続された２つのゲート電極を有する。また、トランジスタＮＴ５３は、トランジスタＮＴ５２がオン状態のときに、トランジスタＮＴ５１をオフ状態にする機能を有する。
【００７６】
また、第１実施形態では、トランジスタＮＴ５４は、トランジスタＮＴ５１のゲートと１段目のゲート線（Ｇ１）との間に接続されている。具体的には、トランジスタＮＴ５４のソースは、ダイオード接続されたトランジスタＮＴ５５を介してノードＮＤ５１に接続されているとともに、ドレインは、１段目のゲート線（Ｇ１）に接続されている。このトランジスタＮＴ５４のゲートには、第１信号生成回路部７１ａのトランジスタＮＴ３４と同様、反転クロック信号ＸＣＫＶＳＣが入力される。
【００７７】
また、第１実施形態では、容量Ｃ５１は、トランジスタＮＴ５１のゲートとソースとの間に接続されている。
【００７８】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の信号切替回路部７１ｄは、ｎチャネルトランジスタＮＴ６１、ＮＴ６２、ＮＴ６３およびＮＴ６４を含む。なお、ｎチャネルトランジスタＮＴ６１、ＮＴ６２、ＮＴ６３およびＮＴ６４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ６１〜ＮＴ６４は、それぞれ、トランジスタＮＴ６１〜ＮＴ６４と称する。
【００７９】
ここで、第１実施形態では、信号切替回路部７１ｄに設けられたトランジスタＮＴ６１〜ＮＴ６４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００８０】
また、第１実施形態では、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の信号切替回路部７１ｄにおいて、トランジスタＮＴ６１およびＮＴ６２のソースは、ノードＮＤ６１（ダミー補助容量線（ＳＣ１−Ｄ））に接続されている。トランジスタＮＴ６１のドレインには、プラス極性であるＨｉｇｈ側（高電圧側）電位ＶＳＣＨが供給されるとともに、トランジスタＮＴ６２のドレインには、マイナス極性であるＬｏｗ側（低電圧側）電位ＶＳＣＬが供給される。トランジスタＮＴ６１のゲートには、第２信号生成回路部７１ｂのノードＮＤ４２からの信号が入力されるとともに、トランジスタＮＴ６２のゲートには、第３信号生成回路部７１ｃのノードＮＤ５２からの信号が入力される。
【００８１】
また、トランジスタＮＴ６３およびＮＴ６４のソースは、ノードＮＤ６２（ダミー補助容量線（ＳＣ２−Ｄ））に接続されている。トランジスタＮＴ６３のドレインには、プラス極性であるＨｉｇｈ側（高電圧側）電位ＶＳＣＨが供給されるとともに、トランジスタＮＴ６４のドレインには、マイナス極性であるＬｏｗ側（低電圧側）電位ＶＳＣＬが供給される。トランジスタＮＴ６３のゲートには、第３信号生成回路部７１ｃのノードＮＤ５２からの信号が入力されるとともに、トランジスタＮＴ６４のゲートには、第２信号生成回路部７１ｂのノードＮＤ４２からの信号が入力される。
【００８２】
また、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続される信号供給回路部７２〜７４は、上記したダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１と同様の回路構成を有する。すなわち、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続される信号供給回路部７２〜７４は、それぞれ、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１と同様の回路構成を有する第１信号生成回路部７２ａ〜７４ａと、第２信号生成回路部７２ｂ〜７４ｂと、第３信号生成回路部７２ｃ〜７４ｃと、信号切替回路部７２ｄ〜７４ｄとによって構成されている。そして、信号供給回路部７２〜７４の信号切替回路部７２ｄ〜７４ｄのトランジスタＮＴ６１およびＮＴ６２のソースに、それぞれ、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）が接続されている。また、信号供給回路部７２〜７４の信号切替回路部７２ｄ〜７４ｄのトランジスタＮＴ６３およびＮＴ６４のソースに、それぞれ、１段目〜３段目の補助容量線（ＳＣ２−１〜ＳＣ２−３）が接続されている。
【００８３】
また、図示しない５段目以降の一対の補助容量線に接続される信号供給回路部も、上記したダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１と同様の回路構成を有する。そして、所定段の一対の補助容量線に接続される信号供給回路部は、所定段のゲート線に対応するように配置されているとともに、所定段の一対の補助容量線に接続される信号供給回路部の第１〜第３信号生成回路部のトランジスタＮＴ３４、ＮＴ４４およびＮＴ５４のドレインは、次段のゲート線に接続されている。
【００８４】
図４は、図３に示した第１実施形態による液晶表示装置のＶドライバの動作を説明するためのタイミングチャートであり、図５および図６は、図１に示した第１実施形態による液晶表示装置の画素部の動作を説明するための波形図である。次に、図１〜図６を参照して、第１実施形態による液晶表示装置の動作について説明する。
【００８５】
初期状態では、シフトレジスタ回路部６１〜６６のノードＮＤ１１から出力されるシフト信号ＳＲ１〜ＳＲ６と、シフトレジスタ回路部６１〜６６のノードＮＤ１２から出力されるシフト出力信号ＳＲ１１〜ＳＲ１６とがＬレベルになっている。また、論理合成回路部１６１〜１６５のノードＮＤ２１から出力される出力信号ＤＧおよびＧ１〜Ｇ４がＬレベルになっている。また、信号供給回路部７１〜７４のノードＮＤ６１から出力される出力信号ＳＣ１−ＤおよびＳＣ１−１〜ＳＣ１−３がＬレベルになっているとともに、信号供給回路部７１〜７４のノードＮＤ６２から出力される出力信号ＳＣ２−ＤおよびＳＣ２−１〜ＳＣ２−３がＨレベルになっている。
【００８６】
上記した初期状態から、まず、クロック信号ＣＫＶＳＣをＨレベルにするとともに、反転クロック信号ＸＣＫＶＳＣをＬレベルにする。なお、クロック信号ＣＫＶＳＣ（Ｈレベル）および反転クロック信号ＸＣＫＶＳＣ（Ｌレベル）のそれぞれの電位レベルは、１フレーム期間保持する。
【００８７】
次に、スタート信号ＳＴＶをＨレベルにする。このとき、１段目のシフトレジスタ回路部６１の第１回路部６１ａでは、トランジスタＮＴ２およびＮＴ３がオン状態になる。この際、オン状態のトランジスタＮＴ３により、ノードＮＤ１がＬレベルになるとともに、トランジスタＮＴ１がオフ状態になる。これにより、トランジスタＮＴ２がオン状態であったとしても、正側電位ＶＤＤと負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。また、オン状態のトランジスタＮＴ２により、ノードＮＤ２がＬレベルになる。
【００８８】
また、１段目のシフトレジスタ回路部６１の第２回路部６１ｂでは、トランジスタＮＴ１４がオン状態になる。また、トランジスタＮＴ１２およびＮＴ１３のゲートに、第１回路部６１ａのノードＮＤ２からのＬレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態になる。このとき、クロック信号ＣＫＶ１がＬレベルであるので、ノードＮＤ１１の電位が初期状態（Ｌレベル）に保持されるとともに、トランジスタＮＴ１１がオフ状態に保持される。これにより、ノードＮＤ１２の電位が初期状態（Ｌレベル）に保持される。このように１段目のシフトレジスタ回路部６１のノードＮＤ１２が初期状態（Ｌレベル）に保持された状態では、２段目以降のシフトレジスタ回路部６２〜６６が初期状態に保持される。
【００８９】
次に、クロック信号ＣＫＶ１がＨレベル（ＶＤＤ）になるとともに、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）になる。この際、１段目のシフトレジスタ回路部６１の第１回路部６１ａでは、トランジスタＮＴ４のゲートに、２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＬレベルのシフト信号ＳＲ２が入力されているので、トランジスタＮＴ４がオフ状態に保持されている。このため、ノードＮＤ１およびＮＤ２がＬレベルに保持される。また、トランジスタＮＴ３がオン状態であったとしても、クロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。
【００９０】
また、１段目のシフトレジスタ回路部６１の第２回路部６１ｂでは、トランジスタＮＴ１４を介してＨレベル（ＶＤＤ）のクロック信号ＣＫＶ１が供給されることにより、ノードＮＤ１１がＨレベルになる。これにより、トランジスタＮＴ１１がオン状態になるとともに、トランジスタＮＴ１１を介して正側電位ＶＤＤが供給されるので、ノードＮＤ１２がＨレベルになる。この際、ノードＮＤ１１の電位は、容量Ｃ１１によりトランジスタＮＴ１１のゲート−ソース間電圧が維持されるように、ノードＮＤ１２の電位（トランジスタＮＴ１１のソース電位）の上昇に伴ってブートされて上昇する。これにより、ノードＮＤ１１の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。
【００９１】
このとき、２段目のシフトレジスタ回路部６２の第１回路部６２ａでは、トランジスタＮＴ２およびＮＴ３のゲートに、１段目のシフトレジスタ回路部６１のノードＮＤ１２からのＨレベルのシフト出力信号ＳＲ１１が入力されるので、トランジスタＮＴ２およびＮＴ３がオン状態になる。この際、オン状態のトランジスタＮＴ３により、ノードＮＤ１がＬレベルになるとともに、トランジスタＮＴ１がオフ状態になる。また、オン状態のトランジスタＮＴ２により、ノードＮＤ２がＬレベルになる。
【００９２】
また、２段目のシフトレジスタ回路部６２の第２回路部６２ｂでは、トランジスタＮＴ１４のゲートに、１段目のシフトレジスタ回路部６１のノードＮＤ１１からのＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が入力されるので、トランジスタＮＴ１４がオン状態になる。また、トランジスタＮＴ１２およびＮＴ１３のゲートに、第１回路部６１ａのノードＮＤ２からのＬレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態になる。このとき、クロック信号ＣＫＶ２がＬレベルであるので、ノードＮＤ１１の電位が初期状態（Ｌレベル）に保持されるとともに、トランジスタＮＴ１１がオフ状態に保持される。これにより、ノードＮＤ１２の電位が初期状態（Ｌレベル）に保持される。このように２段目のシフトレジスタ回路部６２のノードＮＤ１２が初期状態（Ｌレベル）に保持された状態では、３段目以降のシフトレジスタ回路部６３〜６６が初期状態に保持される。
【００９３】
次に、クロック信号ＣＫＶ１がＬレベル（ＶＢＢ）になるとともに、クロック信号ＣＫＶ２がＨレベル（ＶＤＤ）になる。この際、１段目のシフトレジスタ回路部６１の第１回路部６１ａでは、ノードＮＤ１およびＮＤ２がＬレベルに保持される。
【００９４】
また、１段目のシフトレジスタ回路部６１の第２回路部６１ｂでは、トランジスタＮＴ１２およびＮＴ１３のゲートに、第１回路部６１ａのノードＮＤ２からのＬレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態に保持される。この際、ダイオード接続されたトランジスタＮＴ１５によりＬレベルのクロック信号ＣＫＶ１がノードＮＤ１１側に逆流しないので、ノードＮＤ１１がＨレベル（ＶＤＤ＋Ｖα）に保持される。
【００９５】
このとき、２段目のシフトレジスタ回路部６２の第１回路部６２ａでは、トランジスタＮＴ４のゲートに、３段目のシフトレジスタ回路部６３のノードＮＤ１１からのＬレベルのシフト信号ＳＲ３が入力されているので、トランジスタＮＴ４がオフ状態に保持されている。このため、クロック信号（ＣＫＶ２）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制されながらノードＮＤ１およびＮＤ２がＬレベルに保持される。
【００９６】
また、２段目のシフトレジスタ回路部６２の第２回路部６２ｂでは、トランジスタＮＴ１４のゲートに、１段目のシフトレジスタ回路部６１のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が入力されている。ここで、トランジスタＮＴ１４のゲートに入力されるシフト信号ＳＲ１は、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するので、トランジスタＮＴ１４のソース側に供給されるクロック信号ＣＫＶ２の電位がＶＤＤからトランジスタＮＴ１４のしきい値電圧（Ｖｔ）分低下するのが抑制される。
【００９７】
そして、２段目のシフトレジスタ回路部６２の第２回路部６２ｂでは、トランジスタＮＴ１４を介してＨレベル（ＶＤＤ）のクロック信号ＣＫＶ２が供給されることにより、ノードＮＤ１１がＨレベルになる。これにより、トランジスタＮＴ１１がオン状態になるとともに、トランジスタＮＴ１１を介して正側電位ＶＤＤが供給されるので、ノードＮＤ１２がＨレベルになる。この際、ノードＮＤ１１の電位は、容量Ｃ１１によりブートされることによって、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα）まで上昇する。
【００９８】
また、３段目のシフトレジスタ回路部６３の第１回路部６３ａでは、２段目のシフトレジスタ回路部６２のノードＮＤ１２からのＨレベルのシフト出力信号ＳＲ１２がトランジスタＮＴ２およびＮＴ３のゲートに入力されるので、トランジスタＮＴ２およびＮＴ３がオン状態になる。この際、オン状態のトランジスタＮＴ３により、ノードＮＤ１がＬレベルになるとともに、トランジスタＮＴ１がオフ状態になる。また、オン状態のトランジスタＮＴ２により、ノードＮＤ２がＬレベルになる。
【００９９】
また、３段目のシフトレジスタ回路部６３の第２回路部６３ｂでは、トランジスタＮＴ１４のゲートに、２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が入力されるので、トランジスタＮＴ１４がオン状態になる。また、第１回路部６３ａのノードＮＤ２からのＬレベルの信号がトランジスタＮＴ１２およびＮＴ１３のゲートに入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態になる。このとき、クロック信号ＣＫＶ１がＬレベルであるので、ノードＮＤ１１の電位が初期状態（Ｌレベル）に保持されるとともに、トランジスタＮＴ１１がオフ状態に保持される。これにより、ノードＮＤ１２の電位が初期状態（Ｌレベル）に保持される。このように３段目のシフトレジスタ回路部６３のノードＮＤ１２が初期状態（Ｌレベル）に保持された状態では、４段目以降のシフトレジスタ回路部６４〜６６が初期状態に保持される。
【０１００】
このとき、ダミーゲート線（ＤＧ）に接続される論理合成回路部１６１では、トランジスタＮＴ２１のゲートに１段目のシフトレジスタ回路部６１のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα（＞ＶＤＤ＋Ｖｔ））のシフト信号ＳＲ１が入力されるとともに、トランジスタＮＴ２２のゲートに２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα（＞ＶＤＤ＋Ｖｔ））のシフト信号ＳＲ２が入力される。これにより、トランジスタＮＴ２１およびＮＴ２２がオン状態になる。また、トランジスタＮＴ２３がオフ状態に保持されている。この後、イネーブル信号ＥＮＢがＨレベル（ＶＤＤ）になることによって、トランジスタＮＴ２１およびＮＴ２２を介してＨレベル（ＶＤＤ）のイネーブル信号ＥＮＢが供給されるので、ノードＮＤ２１がＨレベルになる。また、トランジスタＮＴ２４のゲートに、ノードＮＤ２１からのＨレベルの出力信号（ＤＧ）が入力されるので、トランジスタＮＴ２４がオン状態になる。そして、オン状態のトランジスタＮＴ２４によりノードＮＤ２２がＬレベルになるので、トランジスタＮＴ２３がオフ状態に保持される。
【０１０１】
この際、ダミーゲート線（ＤＧ）に接続される論理合成回路部１６１では、トランジスタＮＴ２１のゲートに入力されるシフト信号ＳＲ１が、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するので、トランジスタＮＴ２２側に供給されるイネーブル信号ＥＮＢの電位がＶＤＤからトランジスタＮＴ２１のしきい値電圧（Ｖｔ）分低下するのが抑制される。さらに、トランジスタＮＴ２２のゲートに入力されるシフト信号ＳＲ２が、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するので、ノードＮＤ２１側に供給されるイネーブル信号ＥＮＢの電位がＶＤＤからトランジスタＮＴ２２のしきい値電圧（Ｖｔ）分低下するのが抑制される。これにより、ノードＮＤ２１からのＨレベル（ＶＤＤ）の出力信号ＤＧがダミーゲート線（ＤＧ）に供給される。
【０１０２】
また、１段目のゲート線（Ｇ１）に接続される論理合成回路部１６２では、トランジスタＮＴ２１のゲートに２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が入力されるとともに、トランジスタＮＴ２２のゲートに３段目のシフトレジスタ回路部６３のノードＮＤ１１からのＬレベルのシフト信号ＳＲ３が入力される。これにより、トランジスタＮＴ２１がオン状態になるとともに、トランジスタＮＴ２２がオフ状態になる。この場合、イネーブル信号ＥＮＢがＨレベルであったとしても、トランジスタＮＴ２２がオフ状態であるので、Ｈレベルのイネーブル信号ＥＮＢが供給されることがない。このため、１段目のゲート線（Ｇ１）には、ノードＮＤ２１からのＬレベルの出力信号Ｇ１が供給される。
【０１０３】
また、２段目〜４段目のゲート線（Ｇ２〜Ｇ４）に接続される論理合成回路部１６３〜１６５では、トランジスタＮＴ２１およびＮＴ２２のゲートに、３段目〜６段目のシフトレジスタ回路部６３〜６６のノードＮＤ１１からＬレベルのシフト信号ＳＲ３〜ＳＲ６が入力されている。このため、２段目〜４段目のゲート線（Ｇ２〜Ｇ４）には、１段目のゲート線（Ｇ１）と同様、ノードＮＤ２１からのＬレベルの出力信号Ｇ２〜Ｇ４が供給される。
【０１０４】
次に、スタート信号ＳＴＶがＬレベルになった後、イネーブル信号ＥＮＢがＬレベルになる。これにより、ダミーゲート線（ＤＧ）に接続される論理合成回路部１６１では、オン状態のトランジスタＮＴ２１およびＮＴ２２により、ノードＮＤ２１がＬレベルになる。これにより、ダミーゲート線（ＤＧ）には、ノードＮＤ２１からのＬレベルの出力信号ＤＧが供給される。なお、このときのノードＮＤ２１の電位レベル（Ｌレベル）は、１フレーム期間保持される。すなわち、ダミーゲート線（ＤＧ）には、ノードＮＤ２１からのＬレベルの出力信号ＤＧが１フレーム期間供給され続ける。
【０１０５】
次に、クロック信号ＣＫＶ１がＨレベル（ＶＤＤ）になるとともに、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）になる。この際、１段目のシフトレジスタ回路部６１の第１回路部６１ａでは、トランジスタＮＴ２およびＮＴ３のゲートに、Ｌレベルのスタート信号ＳＴＶが入力されているので、トランジスタＮＴ２およびＮＴ３がオフ状態になっている。また、トランジスタＮＴ４のゲートには、２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が入力されているので、トランジスタＮＴ４がオン状態に保持されている。このため、トランジスタＮＴ４およびＮＴ５を介してＨレベル（ＶＤＤ）のクロック信号ＣＫＶ１が供給されることにより、ノードＮＤ１がＨレベルになるとともに、トランジスタＮＴ１がオン状態になる。これにより、オン状態のトランジスタＮＴ１とオフ状態のトランジスタＮＴ２とにより、ノードＮＤ２がＨレベルになる。ここで、トランジスタＮＴ４のゲートに入力されるシフト信号ＳＲ２は、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するので、トランジスタＮＴ４のソース側に供給されるクロック信号ＣＫＶ１の電位がＶＤＤからトランジスタＮＴ４のしきい値電圧（Ｖｔ）分低下するのが抑制される。
【０１０６】
また、１段目のシフトレジスタ回路部６１の第２回路部６１ｂでは、トランジスタＮＴ１２およびＮＴ１３のゲートに、第１回路部６１ａのノードＮＤ２からのＨレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオン状態になる。これにより、オン状態のトランジスタＮＴ１２およびＮＴ１３により、ノードＮＤ１２およびＮＤ１１がＬレベルになる。この際、トランジスタＮＴ１４のゲートに、Ｌレベルのスタート信号ＳＴＶが入力されているので、トランジスタＮＴ１４がオフ状態になっている。このため、トランジスタＮＴ１３がオン状態であったとしても、クロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。また、ノードＮＤ１１がＬレベルになることによりトランジスタＮＴ１１がオフ状態になるので、トランジスタＮＴ１２がオン状態であったとしても、正側電位ＶＤＤと負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。
【０１０７】
また、２段目のシフトレジスタ回路部６２の第１回路部６２ａでは、トランジスタＮＴ２およびＮＴ３のゲートに、１段目のシフトレジスタ回路部６１のノードＮＤ１２からのＬレベルのシフト出力信号ＳＲ１１が入力されるので、トランジスタＮＴ２およびＮＴ３がオフ状態になる。また、ノードＮＤ１およびＮＤ２がＬレベルに保持される。
【０１０８】
また、２段目のシフトレジスタ回路部６２の第２回路部６２ｂでは、トランジスタＮＴ１２およびＮＴ１３のゲートに、第１回路部６２ａのノードＮＤ２からのＬレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態になる。また、トランジスタＮＴ１４のゲートに、１段目のシフトレジスタ回路部６１のノードＮＤ１１からのＬレベルのシフト信号ＳＲ１が入力されるので、トランジスタＮＴ１４がオフ状態になる。これにより、ノードＮＤ１１がＨレベル（ＶＤＤ＋Ｖα）に保持されるとともに、トランジスタＮＴ１１がオン状態に保持されるので、ノードＮＤ１２がＨレベルに保持される。
【０１０９】
また、３段目のシフトレジスタ回路部６３の第１回路部６３ａでは、トランジスタＮＴ２およびＮＴ３のゲートに、２段目のシフトレジスタ回路部６２のノードＮＤ１２からのＨレベルのシフト出力信号ＳＲ１２が入力されるので、トランジスタＮＴ２およびＮＴ３がオン状態に保持される。これにより、ノードＮＤ１およびＮＤ２がＬレベルに保持される。この際、トランジスタＮＴ４のゲートに、４段目のシフトレジスタ回路部６４のノードＮＤ１１からのＬレベルのシフト信号ＳＲ４が入力されているので、トランジスタＮＴ４がオフ状態に保持されている。
【０１１０】
また、３段目のシフトレジスタ回路部６３の第２回路部６３ｂでは、トランジスタＮＴ１２およびＮＴ１３に、第１回路部６３ａのノードＮＤ２からのＬレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態に保持される。また、トランジスタＮＴ１４のゲートには、２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が入力されているので、トランジスタＮＴ１４がオン状態になる。そして、トランジスタＮＴ１４を介してＨレベル（ＶＤＤ）のクロック信号ＣＫＶ１が供給されることにより、ノードＮＤ１１がＨレベルになる。これにより、トランジスタＮＴ１１がオン状態になるとともに、トランジスタＮＴ１１を介して正側電位ＶＤＤが供給されるので、ノードＮＤ１２がＨレベルになる。この際、ノードＮＤ１１の電位は、容量Ｃ１１によりブートされることによって、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα）まで上昇する。
【０１１１】
また、４段目のシフトレジスタ回路部６４の第１回路部６４ａでは、トランジスタＮＴ２およびＮＴ３のゲートに、３段目のシフトレジスタ回路部６３のノードＮＤ１２からのＨレベルのシフト出力信号ＳＲ１３が入力されるので、トランジスタＮＴ２およびＮＴ３がオン状態になる。この際、オン状態のトランジスタＮＴ３により、ノードＮＤ１がＬレベルになるとともに、トランジスタＮＴ１がオフ状態になる。また、オン状態のトランジスタＮＴ２により、ノードＮＤ２がＬレベルになる。
【０１１２】
また、４段目のシフトレジスタ回路部６４の第２回路部６４ｂでは、トランジスタＮＴ１４のゲートに、３段目のシフトレジスタ回路部６３のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるので、トランジスタＮＴ１４がオン状態になる。また、トランジスタＮＴ１２およびＮＴ１３のゲートに、第１回路部６４ａのノードＮＤ２からのＬレベルの信号が入力されるので、トランジスタＮＴ１２およびＮＴ１３がオフ状態になる。このとき、クロック信号ＣＫＶ２がＬレベルであるので、ノードＮＤ１１の電位が初期状態（Ｌレベル）に保持されるとともに、トランジスタＮＴ１１がオフ状態に保持される。これにより、ノードＮＤ１２の電位が初期状態（Ｌレベル）に保持される。このように４段目のシフトレジスタ回路部６４のノードＮＤ１２が初期状態（Ｌレベル）に保持された状態では、５段目以降のシフトレジスタ回路部６５および６６が初期状態に保持される。
【０１１３】
このとき、ダミーゲート線（ＤＧ）に接続される論理合成回路部１６１では、トランジスタＮＴ２１のゲートに１段目のシフトレジスタ回路部６１のノードＮＤ１１からのＬレベルのシフト信号ＳＲ１が入力されるとともに、トランジスタＮＴ２２のゲートに２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が入力される。これにより、トランジスタＮＴ２１がオフ状態になるとともに、トランジスタＮＴ２２がオン状態になる。また、トランジスタ２３のゲートに、３段目のシフトレジスタ回路部６３のノードＮＤ１２からのＨレベルのシフト出力信号ＳＲ１３がトランジスタＮＴ２５を介して入力されるので、トランジスタＮＴ２３がオン状態になる。これにより、ノードＮＤ２１がＬレベルに保持されるので、ダミーゲート線（ＤＧ）にノードＮＤ２１からＬレベルの出力信号ＤＧが供給される。この際、容量Ｃ２１が充電されるので、次にトランジスタＮＴ２４がオン状態になることにより負側電位ＶＢＢが供給されるまで、トランジスタＮＴ２３がオン状態に保持される。
【０１１４】
また、１段目のゲート線（Ｇ１）に接続される論理合成回路部１６２では、トランジスタＮＴ２１のゲートに２段目のシフトレジスタ回路部６２のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が入力されるとともに、トランジスタＮＴ２２のゲートに３段目のシフトレジスタ回路部６３のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力される。これにより、トランジスタＮＴ２１およびＮＴ２２がオン状態になる。また、トランジスタＮＴ２３がオフ状態に保持されている。この後、イネーブル信号ＥＮＢがＨレベル（ＶＤＤ）になることによって、トランジスタＮＴ２１およびＮＴ２２を介してＨレベル（ＶＤＤ）のイネーブル信号ＥＮＢが供給されるので、ノードＮＤ２１がＨレベルになるとともに、ノードＮＤ２１からのＨレベル（ＶＤＤ）の出力信号Ｇ１が１段目のゲート線（Ｇ１）に供給される。なお、ノードＮＤ２１からのＨレベル（ＶＤＤ）の出力信号Ｇ１は、トランジスタＮＴ２４のゲートにも入力される。このため、トランジスタＮＴ２４がオン状態になるとともに、そのオン状態のトランジスタＮＴ２４により、ノードＮＤ２２がＬレベルになる。これにより、トランジスタＮＴ２３がオフ状態に保持される。
【０１１５】
また、２段目のゲート線（Ｇ２）に接続される論理合成回路部１６３では、トランジスタＮＴ２１のゲートに３段目のシフトレジスタ回路部６３のノードＮＤ１１からのＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ２２のゲートに４段目のシフトレジスタ回路部６４のノードＮＤ１１からのＬレベルのシフト信号ＳＲ３が入力される。このため、イネーブル信号ＥＮＢがＨレベル（ＶＤＤ）になったとしても、２段目のゲート線（Ｇ２）にＨレベルの出力信号Ｇ２が供給されずに、Ｌレベルの出力信号Ｇ２が供給される。
【０１１６】
また、３段目および４段目のゲート線（Ｇ３およびＧ４）に接続される論理合成回路部１６４および１６５では、トランジスタＮＴ２１およびＮＴ２２のゲートに、４段目〜６段目のシフトレジスタ回路部６４〜６６のＬレベルのシフト信号ＳＲ４〜ＳＲ６が入力されている。このため、３段目〜４段目のゲート線（Ｇ３およびＧ４）には、２段目のゲート線（Ｇ２）と同様、ノードＮＤ２１からのＬレベルの出力信号Ｇ３およびＧ４が供給される。
【０１１７】
この後、イネーブル信号ＥＮＢがＬレベルになることによって、１段目のゲート線（Ｇ１）に接続される論理合成回路部１６２では、オン状態のトランジスタＮＴ２１およびＮＴ２２により、ノードＮＤ２１がＬレベルになる。これにより、１段目のゲート線（Ｇ１）には、ノードＮＤ２１からのＬレベルの出力信号Ｇ１が供給される。なお、このときのノードＮＤ２１の電位レベル（Ｌレベル）は、１フレーム期間保持される。すなわち、１段目のゲート線（Ｇ１）には、ノードＮＤ２１からのＬレベルの出力信号Ｇ１が１フレーム期間供給され続ける。また、上記したように、ダミーゲート線（ＤＧ）に供給されるＨレベルの出力信号ＤＧおよび１段目のゲート線（Ｇ１）に供給されるＨレベルの出力信号Ｇ１は、イネーブル信号ＥＮＢがＬレベルになることにより強制的にＬレベルになる。このため、ダミーゲート線（ＤＧ）に供給される出力信号ＤＧと１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１とのＨレベルの期間が重なるのが抑制される。
【０１１８】
この後、上記した１段目のシフトレジスタ回路部６１と同様の動作が、２段目〜６段目のシフトレジスタ回路部６２〜６６においても行われる。また、上記したダミーゲート線（ＤＧ）に接続される論理合成回路部１６１と同様の動作が、１段目〜４段目のゲート線（Ｇ１〜Ｇ４）に接続される論理合成回路部１６２〜１６５においても行われる。すなわち、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＬレベルになった後、イネーブル信号ＥＮＢに同期して、２段目〜４段目のゲート線（Ｇ２〜Ｇ４）に供給される出力信号Ｇ２〜Ｇ４が順次Ｈレベルになる。この後、イネーブル信号ＥＮＢに同期して、２段目〜４段目のゲート線（Ｇ２〜Ｇ４）に供給される出力信号Ｇ２〜Ｇ４が順次Ｌレベルになる。この場合、イネーブル信号ＥＮＢに同期してゲート線に出力信号が供給されるので、隣接するゲート線に供給される出力信号のＨレベルの期間が重なるのが抑制される。また、ゲート線に供給される出力信号がＨレベルからＬレベルになった後の出力信号の電位レベル（Ｌレベル）は、１フレーム期間保持される。
【０１１９】
また、第１実施形態では、１段目のゲート線（Ｇ１）に接続される論理合成回路部１６２のノードＮＤ２１からの出力信号Ｇ１は、１段目のゲート線（Ｇ１）を介して、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１にも供給される。そして、出力信号Ｇ１がＨレベルになるときには、以下のような動作が行われる。
【０１２０】
すなわち、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａでは、トランジスタＮＴ３２およびＮＴ３３のゲートにＨレベルのクロック信号ＣＫＶＳＣが入力されているので、トランジスタＮＴ３２およびＮＴ３３がオン状態になっている。このため、オン状態のトランジスタＮＴ３３により、ノードＮＤ３１がＬレベルになっている。このとき、トランジスタＮＴ３４のゲートに、Ｌレベルの反転クロック信号ＸＣＫＶＳＣが入力されているので、トランジスタＮＴ３４がオフ状態になっている。これにより、トランジスタＮＴ３３がオン状態であったとしても、１段目のゲート線（Ｇ１）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。また、オン状態のトランジスタＮＴ３２により、ノードＮＤ３２もＬレベルになっている。このとき、ノードＮＤ３１がＬレベルになっていることにより、トランジスタＮＴ３１がオフ状態になっている。これにより、トランジスタＮＴ３２がオン状態であったとしても、正側電位ＶＤＤと負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。
【０１２１】
そして、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂでは、トランジスタＮＴ４２およびＮＴ４３のゲートに、第１信号生成回路部７１ａのノードＮＤ３２からのＬレベルの信号が入力されているので、トランジスタＮＴ４２およびＮＴ４３がオフ状態になっている。また、トランジスタＮＴ４４のゲートに、Ｈレベルのクロック信号ＣＫＶＳＣが入力されているので、トランジスタＮＴ４４がオン状態になっている。このため、トランジスタＮＴ４４およびＮＴ４５を介してＨレベルの出力信号Ｇ１が供給されるので、ノードＮＤ４１がＨレベルになる。これにより、トランジスタＮＴ４１がオン状態になるとともに、トランジスタＮＴ４１を介して正側電位ＶＤＤが供給されるので、ノードＮＤ４２がＨレベルになる。この際、ノードＮＤ４１の電位は、容量Ｃ４１によりトランジスタＮＴ４１のゲート−ソース間電圧が維持されるように、ノードＮＤ４２の電位（トランジスタＮＴ４１のソース電位）の上昇に伴ってブートされて上昇する。これにより、トランジスタＮＴ４１が確実にオン状態に保持される。
【０１２２】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃでは、トランジスタＮＴ５２およびＮＴ５３のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＨレベルの信号が入力されているので、トランジスタＮＴ５２およびＮＴ５３がオン状態になっている。このため、オン状態のトランジスタＮＴ５３により、ノードＮＤ５１がＬレベルになっている。このとき、トランジスタＮＴ５４のゲートに、Ｌレベルの反転クロック信号ＸＣＫＶＳＣが入力されているので、トランジスタＮＴ５４がオフ状態になっている。これにより、トランジスタＮＴ５３がオン状態であったとしても、１段目のゲート線（Ｇ１）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。また、オン状態のトランジスタＮＴ５２により、ノードＮＤ５２もＬレベルになっている。このとき、ノードＮＤ５１がＬレベルになっていることにより、トランジスタＮＴ５１がオフ状態になっている。これにより、トランジスタＮＴ５２がオン状態であったとしても、正側電位ＶＤＤと負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。
【０１２３】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の信号切替回路部７１ｄでは、トランジスタＮＴ６１およびＮＴ６４のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＨレベルの信号が入力されているので、トランジスタＮＴ６１およびＮＴ６４がオン状態になっている。その一方、トランジスタＮＴ６２およびＮＴ６３のゲートに、第３信号生成回路部７１ｃのノードＮＤ５２からのＬレベルの信号が入力されているので、トランジスタＮＴ６２およびＮＴ６３がオフ状態になっている。これにより、トランジスタＮＴ６１を介して、ダミー補助容量線（ＳＣ１−Ｄ）にプラス極性であるＨレベルの出力信号ＳＣ１−Ｄ（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給されるとともに、トランジスタＮＴ６４を介して、ダミー補助容量線（ＳＣ２−Ｄ）にマイナス極性であるＬレベルの出力信号ＳＣ２−Ｄ（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給される。
【０１２４】
また、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＨレベルからＬレベルになるときには、以下のような動作が行われる。すなわち、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａでは、トランジスタＮＴ３２およびＮＴ３３のゲートにＨレベルのクロック信号ＣＫＶＳＣが入力され続けるので、トランジスタＮＴ３２およびＮＴ３３がオン状態に保持される。これにより、ノードＮＤ３１およびＮＤ３２がＬレベルに保持される。
【０１２５】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂでは、トランジスタＮＴ４２およびＮＴ４３のゲートに、第１信号生成回路部７１ａのノードＮＤ３２からのＬレベルの信号が入力され続けるので、トランジスタＮＴ４２およびＮＴ４３がオフ状態に保持される。また、トランジスタＮＴ４４のゲートに、Ｈレベルのクロック信号ＣＫＶＳＣが入力され続けるので、トランジスタＮＴ４４がオン状態に保持される。このとき、ダイオード接続されたトランジスタＮＴ４５によりＬレベルの出力信号Ｇ１が逆流しないので、ノードＮＤ４１がＨレベルに保持される。このため、トランジスタＮＴ４１がオン状態に保持されるので、トランジスタＮＴ４１を介して正側電位ＶＤＤが供給され続ける。これにより、ノードＮＤ４２がＨレベルに保持される。
【０１２６】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃでは、トランジスタＮＴ５２およびＮＴ５３のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＨレベルの信号が入力され続けるので、トランジスタＮＴ５２およびＮＴ５３がオン状態に保持される。これにより、ノードＮＤ５１およびＮＤ５２がＬレベルに保持される。
【０１２７】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の信号切替回路部７１ｄでは、トランジスタＮＴ６１およびＮＴ６４のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＨレベルの信号が入力され続けるので、トランジスタＮＴ６１およびＮＴ６４がオン状態に保持される。また、トランジスタＮＴ６２およびＮＴ６３のゲートに、第３信号生成回路部７１ｃのノードＮＤ５２からのＬレベルの信号が入力され続けるので、トランジスタＮＴ６２およびＮＴ６３がオフ状態に保持される。これにより、トランジスタＮＴ６１を介して、ダミー補助容量線（ＳＣ１−Ｄ）にプラス極性であるＨレベルの出力信号ＳＣ１−Ｄ（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給され続けるとともに、トランジスタＮＴ６４を介して、ダミー補助容量線（ＳＣ２−Ｄ）にマイナス極性であるＬレベルの出力信号ＳＣ２−Ｄ（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給され続ける。なお、ダミー補助容量線（ＳＣ１−Ｄ）およびダミー補助容量線（ＳＣ２−Ｄ）にそれぞれ供給される出力信号ＳＣ１−Ｄ（Ｈレベル）およびＳＣ２−Ｄ（Ｌレベル）の電位レベルは、１フレーム期間保持される。
【０１２８】
そして、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続される信号供給回路部７２〜７４においても、上記したダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１と同様の動作が行われる。すなわち、２段目のゲート線（Ｇ２）に供給される出力信号Ｇ２がＨレベルになることにより、１段目の補助容量線（ＳＣ１−１）および補助容量線（ＳＣ２−１）に、それぞれ、ＨレベルおよびＬレベルの出力信号ＳＣ１−１（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）およびＳＣ２−１（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給される。また、３段目のゲート線（Ｇ３）に供給される出力信号Ｇ３がＨレベルになることにより、２段目の補助容量線（ＳＣ１−２）および補助容量線（ＳＣ２−２）に、それぞれ、ＨレベルおよびＬレベルの出力信号ＳＣ１−２（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）およびＳＣ２−２（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給される。また、４段目のゲート線（Ｇ４）に供給される出力信号Ｇ４がＨレベルになることにより、３段目の補助容量線（ＳＣ１−３）および補助容量線（ＳＣ２−３）に、それぞれ、ＨレベルおよびＬレベルの出力信号ＳＣ１−３（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）およびＳＣ２−３（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給される。また、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）にそれぞれ供給される出力信号ＳＣ１−１〜ＳＣ１−３（Ｈレベル）およびＳＣ２−１〜ＳＣ２−３（Ｌレベル）の電位レベルは、１フレーム期間保持される。
【０１２９】
そして、上記のような動作が４段目以降の一対の補助容量線に接続される信号供給回路部においても行われる。すなわち、所定段のゲート線に対応する所定段の一対の補助容量線には、それぞれ、所定段の次段のゲート線にＨレベルの出力信号が供給されることと同期して、プラス極性であるＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）およびマイナス極性であるＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の出力信号が供給される。また、一対の補助容量線にそれぞれ供給されるＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の出力信号の電位レベルは、１フレーム期間保持される。
【０１３０】
また、図１に示した表示部２では、たとえば、以下のような動作が行われる。すなわち、まず、映像信号線（ＶＩＤＥＯ１）には、Ｈレベル側の映像信号ＶＩＤＥＯ１が供給されるとともに、映像信号線（ＶＩＤＥＯ２）には、Ｌレベル側の映像信号ＶＩＤＥＯ２が供給される。そして、トランジスタ４ａおよび４ｂのゲートに、Ｈドライバ５からＨレベルの信号が順次供給されることにより、トランジスタ４ａおよび４ｂが順次オン状態になる。これにより、画素部３ａのドレイン線（Ｄ１）には、映像信号線（ＶＩＤＥＯ１）からのＨレベル側の映像信号ＶＩＤＥＯ１が供給されるとともに、画素部３ｂのドレイン線（Ｄ２）には、映像信号線（ＶＩＤＥＯ２）からのＬレベル側の映像信号ＶＩＤＥＯ２が供給される。この後、上記したように、１段目のゲート線（Ｇ１）に、Ｈレベルの出力信号Ｇ１が供給される。
【０１３１】
この際、画素部３ａにおいて、トランジスタ３２がオン状態になることにより、画素部３ａにＨレベル側の映像信号ＶＩＤＥＯ１が書き込まれる。すなわち、図５に示すように、画素電位Ｖｐ１が、映像信号ＶＩＤＥＯ１の電位にまで上昇する。次に、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＬレベルになることによって、トランジスタ３２がオフ状態になる。これにより、画素部３ａへのＨレベル側の映像信号ＶＩＤＥＯ１の書き込みが終了する。このとき、画素電位Ｖｐ１は、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＬレベルになることに起因して、ΔＶ1だけ降下する。なお、対向電極３５の電位ＣＯＭは、画素電位Ｖｐ１がΔＶ１だけ降下することを考慮して、予め、映像信号ＶＩＤＥＯ１の電位のセンターレベルＣＬよりもΔＶ１だけ降下した電位に設定されている。
【０１３２】
ここで、第１実施形態では、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＬレベルになった後、補助容量線（ＳＣ１−１）にプラス極性であるＨｉｇｈ側（高電圧側）電位ＶＳＣＨが供給されることによって、補助容量３３の他方の電極３７ａ（図１参照）にＨレベル側の出力信号ＳＣ１−１（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給されるとともに、補助容量３３の電位がＨレベル側に上昇する。これにより、液晶層３１と補助容量３３との間で電荷の再分配が生じるので、図５に示すように、画素電位Ｖｐ１は、ΔＶ２だけ上昇する。このΔＶ２だけ上昇した画素電位Ｖｐ１が、１フレーム期間（トランジスタ３２が再びオン状態になるまでの期間）保持される。なお、画素電位Ｖｐ１は、リーク電流などの影響により、時間の経過と共に若干変動する。
【０１３３】
また、画素部３ｂ（図１参照）では、トランジスタ３２がオン状態になることにより、画素部３ｂにＬレベル側の映像信号ＶＩＤＥＯ２が書き込まれる。すなわち、図６に示すように、画素電位Ｖｐ２が、映像信号ＶＩＤＥＯ２の電位にまで降下する。次に、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＬレベルになることによって、トランジスタ３２がオフ状態になる。これにより、画素部３ｂへのＬレベルの映像信号ＶＩＤＥＯ２の書き込みが終了するとともに、画素電位Ｖｐ２がΔＶ１だけ降下する。また、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＬレベルになった後、補助容量線（ＳＣ２−１）にマイナス極性であるＬｏｗ側（低電圧側）電位ＶＳＣＬが供給されることによって、補助容量３３の他方の電極３７ｂ（図１参照）にＬレベル側の出力信号ＳＣ２−１（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給されるとともに、補助容量３３の電位がＬレベル側に降下する。これにより、画素電位Ｖｐ２がΔＶ２だけ降下するとともに、このΔＶ２だけ降下した画素電位Ｖｐ２が１フレーム期間保持される。
【０１３４】
２段目以降のゲート線（Ｇ２〜Ｇ４）（図２参照）に沿って配置された画素部においても、１段目のゲート線（Ｇ１）に沿って配置された画素部３ａおよび３ｂと同様の動作が順次行われる。
【０１３５】
次に、１フレーム目の動作が終了した後、２フレーム目では、映像信号線（ＶＩＤＥＯ１）に供給する映像信号ＶＩＤＥＯ１の黒電位と白電位とを、対向電極３５の電位ＣＯＭに対して反転するとともに、映像信号線（ＶＩＤＥＯ２）に供給する映像信号ＶＩＤＥＯ２の黒電位と白電位とを、対向電極３５の電位ＣＯＭに対して反転する。
【０１３６】
そして、２フレーム目では、信号供給回路７に供給するクロック信号ＣＫＶＳＣをＬレベルに切り換えるとともに、反転クロック信号ＸＣＫＶＳＣをＨレベルに切り替える。この場合、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＨレベルになるときには、以下のような動作が行われる。
【０１３７】
すなわち、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａでは、トランジスタＮＴ３２およびＮＴ３３のゲートに、Ｌレベルのクロック信号ＣＫＶＳＣが入力されるので、トランジスタＮＴ３２およびＮＴ３３がオフ状態になる。また、トランジスタＮＴ３４のゲートに、Ｈレベルの反転クロック信号ＸＣＫＶＳＣが入力されるので、トランジスタＮＴ３４がオン状態になる。このため、トランジスタＮＴ３４およびＮＴ３５を介してＨレベルの出力信号Ｇ１が供給されるので、ノードＮＤ３１がＨレベルになる。これにより、トランジスタＮＴ３１がオン状態になるとともに、トランジスタＮＴ３１を介して正側電位ＶＤＤが供給されるので、ノードＮＤ３２がＨレベルになる。この際、ノードＮＤ３１の電位は、容量Ｃ３１によりトランジスタＮＴ３１のゲート−ソース間電圧が維持されるように、ノードＮＤ３２の電位（トランジスタＮＴ３１のソース電位）の上昇に伴ってブートされて上昇する。これにより、トランジスタＮＴ３１が確実にオン状態に保持される。
【０１３８】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂでは、トランジスタＮＴ４２およびＮＴ４３のゲートに、第１信号生成回路部７１ａのノードＮＤ３２からのＨレベルの信号が入力されるので、トランジスタＮＴ４２およびＮＴ４３がオン状態になる。このため、オン状態のトランジスタＮＴ４３により、ノードＮＤ４１がＬレベルになる。このとき、トランジスタＮＴ４４のゲートに、Ｌレベルのクロック信号ＣＫＶＳＣが入力されるので、トランジスタＮＴ４４がオフ状態になる。これにより、トランジスタＮＴ４３がオン状態であったとしても、１段目のゲート線（Ｇ１）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。また、オン状態のトランジスタＮＴ４２により、ノードＮＤ４２もＬレベルになる。このとき、ノードＮＤ４１がＬレベルになることにより、トランジスタＮＴ４１がオフ状態になる。これにより、トランジスタＮＴ４２がオン状態であったとしても、正側電位ＶＤＤと負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。
【０１３９】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃでは、トランジスタＮＴ５２およびＮＴ５３のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＬレベルの信号が入力されるので、トランジスタＮＴ５２およびＮＴ５３がオフ状態になる。また、トランジスタＮＴ５４のゲートに、Ｈレベルの反転クロック信号ＸＣＫＶＳＣが入力されるので、トランジスタＮＴ５４がオン状態になる。このため、トランジスタＮＴ５４およびＮＴ５５を介してＨレベルの出力信号Ｇ１が供給されるので、ノードＮＤ５１がＨレベルになる。これにより、トランジスタＮＴ５１がオン状態になるとともに、トランジスタＮＴ５１を介して正側電位ＶＤＤが供給されるので、ノードＮＤ５２がＨレベルになる。この際、ノードＮＤ５１の電位は、容量Ｃ５１によりトランジスタＮＴ５１のゲート−ソース間電圧が維持されるように、ノードＮＤ５２の電位（トランジスタＮＴ５１のソース電位）の上昇に伴ってブートされて上昇する。これにより、トランジスタＮＴ５１が確実にオン状態に保持される。
【０１４０】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の信号切替回路部７１ｄでは、トランジスタＮＴ６１およびＮＴ６４のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＬレベルの信号が入力されるので、トランジスタＮＴ６１およびＮＴ６４がオフ状態になる。その一方、トランジスタＮＴ６２およびＮＴ６３のゲートに、第３信号生成回路部７１ｃのノードＮＤ５２からのＨレベルの信号が入力されるので、トランジスタＮＴ６２およびＮＴ６３がオン状態になる。これにより、トランジスタＮＴ６２を介して、ダミー補助容量線（ＳＣ１−Ｄ）にマイナス極性であるＬレベルの出力信号ＳＣ１−Ｄ（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給されるとともに、トランジスタＮＴ６３を介して、ダミー補助容量線（ＳＣ２−Ｄ）にプラス極性であるＨレベルの出力信号ＳＣ２−Ｄ（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給される。
【０１４１】
また、１段目のゲート線（Ｇ１）に供給される出力信号Ｇ１がＨレベルからＬレベルになるときには、以下のような動作が行われる。すなわち、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａでは、トランジスタＮＴ３２およびＮＴ３３のゲートに、Ｌレベルのクロック信号ＣＫＶＳＣが入力され続けるので、トランジスタＮＴ３２およびＮＴ３３がオフ状態に保持される。また、トランジスタＮＴ３４のゲートに、Ｈレベルの反転クロック信号ＸＣＫＶＳＣが入力され続けるので、トランジスタＮＴ３４がオン状態に保持される。このとき、ダイオード接続されたトランジスタＮＴ３５によりＬレベルの出力信号Ｇ１が逆流しないので、ノードＮＤ３１がＨレベルに保持される。このため、トランジスタＮＴ３１もオン状態に保持されるので、トランジスタＮＴ３１を介して正側電位ＶＤＤが供給され続ける。これにより、ノードＮＤ３２がＨレベルに保持される。
【０１４２】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂでは、トランジスタＮＴ４２およびＮＴ４３のゲートに、第１信号生成回路部７１ａのノードＮＤ３２からのＨレベルの信号が入力され続けるので、トランジスタＮＴ４２およびＮＴ４３がオン状態に保持される。これにより、ＮＤ４１およびＮＤ４２がＬレベルに保持される。
【０１４３】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃでは、トランジスタＮＴ５２およびＮＴ５３のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＬレベルの信号が入力され続けるので、トランジスタＮＴ５２およびＮＴ５３がオフ状態に保持される。また、トランジスタＮＴ５４のゲートに、Ｈレベルの反転クロック信号ＸＣＫＶＳＣが入力され続けるので、トランジスタＮＴ５４がオン状態に保持される。このとき、ダイオード接続されたトランジスタＮＴ５５によりＬレベルの出力信号Ｇ１が逆流しないので、ノードＮＤ５１がＨレベルに保持される。このため、トランジスタＮＴ５１がオン状態に保持されるので、トランジスタＮＴ５１を介して正側電位ＶＤＤが供給され続ける。これにより、ノードＮＤ５２がＨレベルに保持される。
【０１４４】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号切替回路部７１ｄでは、トランジスタＮＴ６１およびＮＴ６４のゲートに、第２信号生成回路部７１ｂのノードＮＤ４２からのＬレベルの信号が入力され続けるので、トランジスタＮＴ６１およびＮＴ６４がオフ状態に保持される。また、トランジスタＮＴ６２およびＮＴ６３のゲートに、第３信号生成回路部７１ｃのノードＮＤ５２からのＨレベルの信号が入力され続けるので、トランジスタＮＴ６２およびＮＴ６３がオン状態に保持される。これにより、トランジスタＮＴ６２を介して、ダミー補助容量線（ＳＣ１−Ｄ）にマイナス極性であるＬレベルの出力信号ＳＣ１−Ｄ（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）が供給され続けるとともに、トランジスタＮＴ６３を介して、ダミー補助容量線（ＳＣ２−Ｄ）にプラス極性であるＨレベルの出力信号ＳＣ２−Ｄ（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給され続ける。なお、ダミー補助容量線（ＳＣ１−Ｄ）およびダミー補助容量線（ＳＣ２−Ｄ）にそれぞれ供給される出力信号ＳＣ１−Ｄ（Ｌレベル）およびＳＣ２−Ｄ（Ｈレベル）の電位レベルは、１フレーム期間保持される。
【０１４５】
そして、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続される信号供給回路部７２〜７４においても、上記したダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１と同様の動作が行われる。すなわち、２段目のゲート線（Ｇ２）に供給される出力信号Ｇ２がＨレベルになることにより、１段目の補助容量線（ＳＣ１−１）および補助容量線（ＳＣ２−１）に、それぞれ、ＬレベルおよびＨレベルの出力信号ＳＣ１−１（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）およびＳＣ２−１（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給される。また、３段目のゲート線（Ｇ３）に供給される出力信号Ｇ３がＨレベルになることにより、２段目の補助容量線（ＳＣ１−２）および補助容量線（ＳＣ２−２）に、それぞれ、ＬレベルおよびＨレベルの出力信号ＳＣ１−２（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）およびＳＣ２−２（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給される。また、４段目のゲート線（Ｇ４）に供給される出力信号Ｇ４がＨレベルになることにより、３段目の補助容量線（ＳＣ１−３）および補助容量線（ＳＣ２−３）に、それぞれ、ＬレベルおよびＨレベルの出力信号ＳＣ１−３（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）およびＳＣ２−３（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）が供給される。また、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）にそれぞれ供給される出力信号ＳＣ１−１〜ＳＣ１−３（Ｌレベル）およびＳＣ２−１〜ＳＣ２−３（Ｈレベル）の電位レベルは、１フレーム期間保持される。
【０１４６】
これにより、２フレーム目では、画素部３ａにおいて、図６に示した動作が行われるとともに、画素部３ｂにおいて、図５に示した動作が行われる。そして、３フレーム目以降においても、１フレーム期間毎に、映像信号線（ＶＩＤＥＯ１）に供給する映像信号ＶＩＤＥＯ１の黒電位と白電位とを、対向電極３５の電位ＣＯＭに対して反転するとともに、映像信号線（ＶＩＤＥＯ２）に供給する映像信号ＶＩＤＥＯ２の黒電位と白電位とを、対向電極３５の電位ＣＯＭに対して反転する。また、１フレーム期間毎に、信号供給回路７に供給するクロック信号ＣＫＶＳＣを、ＨレベルおよびＬレベルに交互に切り換える。このようにして、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３およびＳＣ２−１〜ＳＣ２−３）にそれぞれ供給される出力信号ＳＣ１−１〜ＳＣ１−３およびＳＣ２−１〜ＳＣ２−３の電位レベルを、１フレーム期間毎に、Ｈレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の一方および他方に交互に切り換える。これにより、第１実施形態による液晶表示装置が駆動される。
【０１４７】
第１実施形態では、上記のように、画素部３ａに対応する補助容量線（ＳＣ１−１〜ＳＣ１−３）および画素部３ｂに対応する補助容量線（ＳＣ２−１〜ＳＣ２−３）に、それぞれ、プラス極性であるＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびマイナス極性であるＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号の一方および他方を供給するための信号供給回路部７１〜７４を含む信号供給回路７を設けることによって、たとえば、画素部３ａに対応する補助容量線からの出力信号ＳＣ１−１〜ＳＣ１−３がＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）であるとともに、画素部３ｂに対応する補助容量線からの出力信号ＳＣ２−１〜ＳＣ２−３がＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）であるとすると、画素部３ａの補助容量３３の他方の電極３７ａにＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の出力信号ＳＣ１−１〜ＳＣ１−３が供給されるので、画素部３ａの補助容量３３の電位をＨレベル側に立ち上げることができる。また、画素部３ｂの補助容量３３の他方の電極３７ｂにＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の出力信号ＳＣ２−１〜ＳＣ２−３が供給されるので、画素部３ｂの補助容量３３の電位をＬレベル側に立ち下げることができる。これにより、画素部３ａにＨレベル側の映像信号ＶＩＤＥＯ１を書き終えた後に、画素部３ａの補助容量３３の他方の電極３７ａにＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の出力信号ＳＣ１−１〜ＳＣ１−３を供給すれば、画素部３ａの画素電位Ｖｐ１を、映像信号ＶＩＤＥＯ１を書き終えた直後の状態よりも高くすることができる。また、画素部３ｂにＬレベル側の映像信号ＶＩＤＥＯ２を書き終えた後に、画素部３ｂの補助容量３３の他方の電極３７ｂにＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の出力信号ＳＣ２−１〜ＳＣ２−３を供給すれば、画素部３ｂの画素電位Ｖｐ２を、映像信号ＶＩＤＥＯ２を書き終えた直後の状態よりも低くすることができる。これにより、映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２の電圧を大きくする必要がないので、消費電力を低減することができる。
【０１４８】
また、第１実施形態では、画素部３ａおよび３ｂを、互いに隣接するように配置することによって、容易に、ドット反転駆動を行うことができる。このように、ドット反転駆動を行うことによって、ライン反転駆動を行う場合と異なり、フリッカが線状（ライン状）に発生することがないので、容易に、フリッカを視認しにくくすることができる。
【０１４９】
また、第１実施形態では、ゲート線駆動回路６を、同一の導電型（ｎ型）の複数のトランジスタにより構成するとともに、信号供給回路７を、ゲート線駆動回路６を構成するトランジスタと同一の導電型（ｎ型）の複数のトランジスタにより構成することによって、ゲート線駆動回路６および信号供給回路７をそれぞれ構成する複数のトランジスタを形成する際に、イオン注入工程の回数およびイオン注入マスクの枚数が増加するのを抑制することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
【０１５０】
また、第１実施形態では、複数段のゲート線（Ｇ１〜Ｇ３）の各々に対応して一対の補助容量線（ＳＣ１−１〜ＳＣ１−３およびＳＣ２−１〜ＳＣ２−３）を１段ずつ設けるとともに、複数段の一対の補助容量線（ＳＣ１−１〜ＳＣ１−３およびＳＣ２−１〜ＳＣ２−３）の各々に信号供給回路部７２〜７４を接続することによって、複数段のゲート線（Ｇ１〜Ｇ３）の画素部３ａおよび３ｂに順次映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２が書き込まれた後に、複数段のゲート線（Ｇ１〜Ｇ３）に対応する各々の信号供給回路部７２〜７４により、容易に、Ｈレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号の一方および他方を複数段の一対の補助容量線（ＳＣ１−１〜ＳＣ１−３およびＳＣ２−１〜ＳＣ２−３）に順次供給することができる。この場合、所定段の次段のゲート線に供給される出力信号に応答して、所定段の信号供給回路部から一対の補助容量線にＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号の一方および他方を供給することによって、所定段の次段のゲート線に供給される出力信号は、所定段のゲート線に出力信号が供給された後に供給されるので、容易に、所定段のゲート線に沿って配置された画素部３ａおよび３ｂに映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２が書き込まれた後に、所定段のゲート線に対応する一対の補助容量線に、それぞれ、Ｈレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号の一方および他方を供給することができる。
【０１５１】
また、第１実施形態では、信号供給回路部７１〜７４を、一対の補助容量線にそれぞれ供給されるＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号を切り替えるための信号切替回路部７１ｄ〜７４ｄを含むように構成することによって、１フレーム期間毎に、画素部３ａおよび３ｂの画素電極３４に書き込む映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２の電位を、対向電極３５の電位に対して反転させるドット反転駆動を行う場合に、容易に、信号切替回路部７２〜７４により、画素部３ａおよび３ｂの容量３３にそれぞれ接続される補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に供給されるＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号を、１フレーム期間毎に切り替えることができる。これにより、ドット反転駆動を行う場合に、容易に、画素部３ａおよび３ｂに映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２を書き終えた後に、画素部３ａおよび３ｂの画素電極３４の電位を、それぞれ、一対の補助容量線から出力される出力信号ＳＣ１−１〜ＳＣ１−３およびＳＣ２−１〜ＳＣ２−３により、映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２を書き終えた直後の状態よりも高くまたは低くすることができる。
【０１５２】
また、第１実施形態では、信号供給回路部７２〜７４を、ソースが補助容量線（ＳＣ１−１〜ＳＣ１−３）に接続されるとともに、ドレインにＨｉｇｈ側（高電圧側）電位ＶＳＣＨが供給されるトランジスタＮＴ６１と、ソースが補助容量線（ＳＣ１−１〜ＳＣ１−３）に接続されるとともに、ドレインにＬｏｗ側（低電圧側）電位ＶＳＣＬが供給されるトランジスタＮＴ６２と、ソースが補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続されるとともに、ドレインにＨｉｇｈ側（高電圧側）電位ＶＳＣＨが供給されるトランジスタＮＴ６３と、ソースが補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続されるとともに、ドレインにＬｏｗ側（低電圧側）電位ＶＳＣＬが供給されるトランジスタＮＴ６３とを含むように構成し、かつ、トランジスタＮＴ６１およびＮＴ６４とトランジスタＮＴ６２およびＮＴ６３とのオン状態の期間が重ならないように制御することによって、補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）の各々にＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号を供給する場合には、トランジスタＮＴ６１およびＮＴ６４をオン状態にすることにより、容易に、オン状態のトランジスタＮＴ６１およびＮＴ６４を介して、補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）の各々にＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号を供給することができる。また、補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）の各々にＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号およびＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号を供給する場合には、トランジスタＮＴ６２およびＮＴ６３をオン状態にすることにより、容易に、オン状態のトランジスタＮＴ６２およびＮＴ６３を介して、補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）の各々にＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号およびＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号を供給することができる。
【０１５３】
また、第１実施形態では、直列に順次接続された第１信号生成回路部７１ａ〜７４ａ、第２信号生成回路部７１ｂ〜７４ｂおよび第３信号生成回路部７１ｃ〜７４ｃを含む信号供給回路部７１〜７４において、第２信号生成回路部７１ｂ〜７４ｂの出力信号を、信号切替回路部７１ｄ〜７４ｄのトランジスタＮＴ６１およびＮＴ６４のゲートに供給するとともに、第３信号生成回路部７１ｃ〜７４ｃの出力信号を、信号切替回路部７１ｄ〜７４ｄのトランジスタＮＴ６２およびＮＴ６３のゲートに供給し、かつ、トランジスタＮＴ６１およびＮＴ６４とトランジスタＮＴ６２およびＮＴ６３とのオン状態の期間が重ならないように、第２信号生成回路部７１ｂ〜７４ｂおよび第３信号生成回路部７１ｃ〜７４ｃからそれぞれ出力される出力信号を制御することによって、トランジスタＮＴ６１およびＮＴ６４とトランジスタＮＴ６２およびＮＴ６３とのオン状態の期間が重ならないので、補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）の各々にＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号を供給する場合に、容易に、トランジスタＮＴ６１およびＮＴ６４のみがオン状態になるように制御することができる。また、補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）の各々にＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号およびＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号を供給する場合に、容易に、トランジスタＮＴ６２およびＮＴ６３のみがオン状態になるように制御することができる。
【０１５４】
また、第１実施形態では、一対のダミー補助容量線に接続される信号供給回路部７１のトランジスタＮＴ３１〜ＮＴ３５を含む第１信号生成回路部７１ａにおいて、トランジスタＮＴ３３のオン状態の期間と重ならないオン状態の期間が得られるクロック信号ＸＣＫＶＳＣに応答してオンするようにトランジスタＮＴ３４を接続することによって、トランジスタＮＴ３３とトランジスタＮＴ３４とのオン状態の期間が重ならないので、トランジスタＮＴ３３およびＮＴ３４を介して貫通電流が流れるのを抑制することができる。また、トランジスタＮＴ３３がオン状態のときに、トランジスタＮＴ３２がオン状態になるとともに、トランジスタＮＴ３１がオフ状態になるように接続することによって、トランジスタＮＴ３１とトランジスタＮＴ３２とのオン状態の期間が重なることがないので、トランジスタＮＴ３１およびＮＴ３２を介して貫通電流が流れるのを抑制することができる。なお、第２信号生成回路部７１ｂおよび第３信号生成回路部７１ｃにおいても、同様の効果を得ることができる。また、信号供給回路部７２〜７４においても、同様の効果を得ることができる。
【０１５５】
また、トランジスタＮＴ４１〜ＮＴ４５を含む第２信号生成回路部７１ｂと、トランジスタＮＴ５１〜ＮＴ５５を含む第３信号生成回路部７１ｃとにおいて、第２信号生成回路部７１ｂのノードＮＤ４２からの出力信号を信号切替回路部７１ｄのトランジスタＮＴ６１およびＮＴ６４のゲートに供給するとともに、第３信号生成回路部７１ｃのノードＮＤ５２からの出力信号を信号切替回路部７１ｄのトランジスタＮＴ６２およびＮＴ６３のゲートに供給することによって、第２信号生成回路部７１ｂのノードＮＤ４２と第３信号生成回路部７１ｃのノードＮＤ５２との電位レベルが同時にＨレベル（Ｌレベル）になることがないので、信号切替回路部７１ｄにおいて、容易に、トランジスタＮＴ６１およびＮＴ６４がオン状態のときには、トランジスタＮＴ６２およびＮＴ６３をオフ状態にすることができるとともに、トランジスタＮＴ６２およびＮＴ６３がオン状態のときには、トランジスタＮＴ６１およびＮＴ６４をオフ状態にすることができる。なお、信号供給回路部７２〜７４においても、同様の効果を得ることができる。
【０１５６】
また、第１実施形態では、一対のダミー補助容量線に接続される信号供給回路部７１のトランジスタＮＴ３１〜ＮＴ３５を含む第１信号生成回路部７１ａにおいて、トランジスタＮＴ３１のゲートとトランジスタＮＴ３４との間に、ダイオード接続されたトランジスタＮＴ３５を設けることによって、トランジスタＮＴ３１のゲートとゲート線（Ｇ１）との間で電流が逆流することがないので、トランジスタＮＴ３１がオン状態のときのトランジスタＮＴ３１のゲート電位が変動するのを抑制することができる。これにより、確実に、トランジスタＮＴ３１をオン状態に保持することができる。また、トランジスタＮＴ３１のゲートとソースとの間に、容量Ｃ３１を接続することによって、容量Ｃ３１が接続されたトランジスタＮＴ３１のゲート−ソース間電圧を維持するように、トランジスタＮＴ３１のソース電位の上昇に伴ってトランジスタＮＴ３１のゲート電位を上昇させることができる。これにより、より確実に、トランジスタＮＴ３１をオン状態に保持することができる。また、トランジスタＮＴ３３を、互いに電気的に接続された２つのゲート電極を有するように構成することによって、トランジスタＮＴ３３に印加される電圧を、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配することができる。この場合、トランジスタＮＴ３３の各ゲート電極に対応するソース−ドレイン間に印加される電圧を小さくすることができるので、トランジスタＮＴ３３に大きい電圧が印加されることに起因する特性の劣化を抑制することができる。なお、第２信号生成回路部７１ｂおよび第３信号生成回路部７１ｃにおいても、同様の効果を得ることができる。また、信号供給回路部７２〜７４においても、同様の効果を得ることができる。
【０１５７】
また、第１実施形態では、１フレーム期間毎に、補助容量線（ＳＣ１−１〜１−３およびＳＣ２−１〜ＳＣ２−３）にそれぞれ供給されるＨレベル（Ｈｉｇｈ側（高電圧側）電位ＶＳＣＨ）の信号およびＬレベル（Ｌｏｗ側（低電圧側）電位ＶＳＣＬ）の信号の一方および他方を交互に切り換えることによって、１フレーム期間毎に、画素部３ａおよび３ｂに書き込む映像信号ＶＩＤＥＯ１およびＶＩＤＥＯ２の電位を、対向電極３５の電位ＣＯＭに対して反転させることにより、より容易に、ドット反転駆動を行うことができる。この場合、容易に、焼き付き（残像現象）を抑制することができる。
【０１５８】
（第２実施形態）
図７は、本発明の第２実施形態による液晶表示装置を示した平面図であり、図８は、図７に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。図７および図８を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１５９】
まず、図７を参照して、この第２実施形態では、基板１０１上に、表示部１０２が設けられている。表示部１０２には、画素部１０３ａおよび１０３ｂが配置されている。なお、図７では、図面の簡略化のため、１段目のゲート線（Ｇ１）と、１段目のゲート線（Ｇ１）に交差する２本のドレイン線（Ｄ１およびＤ２）とを図示するとともに、１段目のゲート線（Ｇ１）に沿って配置された画素部１０３ａおよび１０３ｂをそれぞれ１つずつのみ図示しているが、実際には、複数のゲート線と複数のドレイン線とが互いに交差するように配置されているとともに、画素部１０３ａおよび１０３ｂが互いに隣接するようにマトリクス状に配置されている。なお、画素部１０３ａおよび１０３ｂは、それぞれ、本発明の「第１画素部」および「第２画素部」の一例である。
【０１６０】
また、画素部１０３ａおよび１０３ｂには、それぞれ、図１に示した第１実施形態のｎチャネルトランジスタ３２に代えて、ｐチャネルトランジスタ１３２（以下、トランジスタ１３２）が設けられている。そして、画素部１０３ａのトランジスタ１３２のソースは、ドレイン線（Ｄ１）に接続されているとともに、画素部１０３ｂのトランジスタ１３２のソースは、ドレイン線（Ｄ２）に接続されている。画素部１０３ａおよび１０３ｂのトランジスタ１３２のドレインは、それぞれ、画素電極３４に接続されている。
【０１６１】
なお、第２実施形態の表示部１０２のその他の構成は、上記第１実施形態の表示部２と同様である。
【０１６２】
また、基板１０１上には、図１に示した第１実施形態のＨドライバ５に代えて、図示しない複数のｐチャネルトランジスタからなるＨドライバ１０５が設けられている。また、基板１０１上には、図１に示した第１実施形態のｎチャネルトランジスタ（Ｈスイッチ）４ａおよび４ｂに代えて、ｐチャネルトランジスタ（Ｈスイッチ）１０４ａおよび１０４ｂ（以下、トランジスタ１０４ａおよび１０４ｂという）が設けられている。そして、画素部１０３ａに対応するトランジスタ１０４ａは、映像信号線（ＶＩＤＥＯ１）に接続されているとともに、画素部１０３ｂに対応するトランジスタ１０４ｂは、映像信号線（ＶＩＤＥＯ２）に接続されている。
【０１６３】
ここで、第２実施形態では、図１に示した第１実施形態のＶドライバ８に代えて、複数のｐチャネルトランジスタからなるゲート線駆動回路１０６（図８参照）および信号供給回路１０７を含むＶドライバ１０８が設けられている。
【０１６４】
また、基板１０１の外部には、図１に示した第１実施形態と同様、駆動ＩＣ９が設置されている。
【０１６５】
次に、図８を参照して、Ｖドライバ１０８の内部構成について説明する。ゲート線駆動回路１０６は、複数段のシフトレジスタ回路部６０１〜６０６と、複数段の論理合成回路部２６１〜２６５とを含む。なお、図８では、図面の簡略化のため、６段分のシフトレジスタ回路部６０１〜６０６および５段分の論理合成回路部２６１〜２６５のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１６６】
そして、１段目のシフトレジスタ回路部６０１は、第１回路部６０１ａと第２回路部６０１ｂとによって構成されている。第１回路部６０１ａは、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４と、ダイオード接続されたｐチャネルトランジスタＰＴ５と、容量Ｃ１とを含む。また、第２回路部６０１ｂは、ｐチャネルトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３およびＰＴ１４と、ダイオード接続されたｐチャネルトランジスタＰＴ１５と、容量Ｃ１１とを含む。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１５は、それぞれ、トランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１５と称する。
【０１６７】
ここで、第２実施形態では、第１回路部６０１ａおよび第２回路部６０１ｂに設けられたトランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１５は、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。
【０１６８】
また、１段目のシフトレジスタ回路部６０１を構成するトランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１５は、それぞれ、図３に示した第１実施形態の１段目のシフトレジスタ回路部６１のトランジスタＮＴ１〜ＮＴ５およびＮＴ１１〜ＮＴ１５に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１およびＰＴ１１のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ２、ＰＴ３、ＰＴ１２およびＰＴ１３のソースは、正側電位ＶＤＤに接続されている。
【０１６９】
また、２段目〜６段目のシフトレジスタ回路部６０２〜６０６は、上記した１段目のシフトレジスタ回路部６０１と同様の回路構成を有する。すなわち、２段目〜６段目のシフトレジスタ回路部６０２〜６０６は、それぞれ、１段目のシフトレジスタ回路部６０１の第１回路部６０１ａと同様の回路構成を有する第１回路部６０２ａ〜６０６ａと、１段目のシフトレジスタ回路部６０１の第２回路部６０１ｂと同様の回路構成を有する第２回路部６０２ｂ〜６０６ｂとによって構成されている。
【０１７０】
また、論理合成回路部２６１〜２６５は、それぞれ、ダミーゲート線（ＤＧ）および１段目〜４段目のゲート線（Ｇ１〜Ｇ４）に接続されている。
【０１７１】
そして、ダミーゲート線（ＤＧ）に接続される論理合成回路部２６１は、ｐチャネルトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３およびＰＴ２４と、ダイオード接続されたｐチャネルトランジスタＰＴ２５と、容量Ｃ２１とを含む。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２５は、それぞれ、トランジスタＰＴ２１〜ＰＴ２５と称する。
【０１７２】
ここで、第２実施形態では、論理合成回路部２６１に設けられたトランジスタＰＴ２１〜ＰＴ２５は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１７３】
また、ダミーゲート線（ＤＧ）に接続される論理合成回路部２６１を構成するトランジスタＰＴ２１〜ＰＴ２５は、それぞれ、図３に示した第１実施形態のダミーゲート線（ＤＧ）に接続される論理合成回路部１６１のトランジスタＮＴ２１〜ＮＴ２５に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ２３のソースは、正側電位ＶＤＤに接続されている。
【０１７４】
また、１段目〜４段目のゲート線（Ｇ１〜Ｇ４）にそれぞれ接続される論理合成回路部２６２〜２６５は、上記したダミーゲート線（ＤＧ）に接続される論理合成回路部２６１と同様の回路構成を有する。
【０１７５】
また、信号供給回路１０７は、複数段の信号供給回路部７０１〜７０４を含む。そして、信号供給回路部７０１は、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続されている。また、信号供給回路部７０２は、１段目の補助容量線（ＳＣ１−１およびＳＣ２−１）に接続されているとともに、信号供給回路部７０３は、２段目の補助容量線（ＳＣ１−２およびＳＣ２−２）に接続されている。また、信号供給回路部７０４は、３段目の補助容量線（ＳＣ１−３およびＳＣ２−３）に接続されている。なお、図８では、図面の簡略化のため、４段分の信号供給回路部７０１〜７０４のみを図示しているが、実際は画素数に応じた数の信号供給回路部が設けられている。
【０１７６】
そして、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１は、第１信号生成回路部７０１ａと、第２信号生成回路部７０１ｂと、第３信号生成回路部７０１ｃと、信号切替回路部７０１ｄとによって構成されている。ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の第１信号生成回路部７０１ａは、ｐチャネルトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３およびＰＴ３４と、ダイオード接続されたｐチャネルトランジスタＰＴ３５と、容量Ｃ３１とを含む。なお、ｐチャネルトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３およびＰＴ３４は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３５は、本発明の「ダイオード」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３５は、それぞれ、トランジスタＰＴ３１〜ＰＴ３５と称する。
【０１７７】
ここで、第２実施形態では、第１信号生成回路部７０１ａに設けられたトランジスタＰＴ３１〜ＰＴ３５は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１７８】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の第１信号生成回路部７０１ａを構成するトランジスタＰＴ３１〜ＰＴ３５は、それぞれ、図３に示した第１実施形態のダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第１信号生成回路部７１ａのトランジスタＮＴ３１〜ＮＴ３５に対応した位置に接続されている。ただし、トランジスタＰＴ３１のドレインは、負側電位ＶＢＢに接続されているとともに、トランジスタＰＴ３２およびＰＴ３３のソースは、正側電位ＶＤＤに接続されている。
【０１７９】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の第２信号生成回路部７０１ｂは、ｐチャネルトランジスタＰＴ４１、ＰＴ４２、ＰＴ４３およびＰＴ４４と、ダイオード接続されたｐチャネルトランジスタＰＴ４５と、容量Ｃ４１とを含む。なお、ｐチャネルトランジスタＰＴ４１、ＰＴ４２、ＰＴ４３およびＰＴ４４は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４５は、本発明の「ダイオード」の一例である。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４５は、それぞれ、トランジスタＰＴ４１〜ＰＴ４５と称する。
【０１８０】
ここで、第２実施形態では、第２信号生成回路部７０１ｂに設けられたトランジスタＰＴ４１〜ＰＴ４５は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１８１】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の第２信号生成回路部７０１ｂを構成するトランジスタＰＴ４１〜ＰＴ４５は、それぞれ、図３に示した第１実施形態のダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第２信号生成回路部７１ｂのトランジスタＮＴ４１〜ＮＴ４５に対応した位置に接続されている。ただし、トランジスタＰＴ４１のドレインは、負側電位ＶＢＢに接続されているとともに、トランジスタＰＴ４２およびＰＴ４３のソースは、正側電位ＶＤＤに接続されている。
【０１８２】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の第３信号生成回路部７０１ｃは、ｐチャネルトランジスタＰＴ５１、ＰＴ５２、ＰＴ５３およびＰＴ５４と、ダイオード接続されたｐチャネルトランジスタＰＴ５５と、容量Ｃ５１とを含む。なお、ｐチャネルトランジスタＰＴ５１、ＰＴ５２、ＰＴ５３およびＰＴ５４は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ５５は、本発明の「ダイオード」の一例である。以下、ｐチャネルトランジスタＰＴ５１〜ＰＴ５５は、それぞれ、トランジスタＰＴ５１〜ＰＴ５５と称する。
【０１８３】
ここで、第２実施形態では、第３信号生成回路部７０１ｃに設けられたトランジスタＰＴ５１〜ＰＴ５５は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１８４】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の第３信号生成回路部７０１ｃを構成するトランジスタＰＴ５１〜ＰＴ５５は、それぞれ、図３に示した第１実施形態のダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の第３信号生成回路部７１ｃのトランジスタＮＴ５１〜ＮＴ５５に対応した位置に接続されている。ただし、トランジスタＰＴ５１のドレインは、負側電位ＶＢＢに接続されているとともに、トランジスタＰＴ５２およびＰＴ５３のソースは、正側電位ＶＤＤに接続されている。
【０１８５】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の信号切替回路部７０１ｄは、ｐチャネルトランジスタＰＴ６１、ＰＴ６２、ＰＴ６３およびＰＴ６４を含む。なお、ｐチャネルトランジスタＰＴ６１、ＰＴ６２、ＰＴ６３およびＰＴ６４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ６１〜ＰＴ６４は、それぞれ、トランジスタＰＴ６１〜ＰＴ６４と称する。
【０１８６】
ここで、第２実施形態では、信号切替回路部７０１ｄに設けられたトランジスタＰＴ６１〜ＰＴ６４は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１８７】
また、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１の信号切替回路部７０１ｄを構成するトランジスタＰＴ６１〜ＰＴ６４は、それぞれ、図３に示した第１実施形態のダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１の信号切替回路部７１ｄのトランジスタＮＴ６１〜ＮＴ６４に対応した位置に接続されている。
【０１８８】
また、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続される信号供給回路部７０２〜７０４は、上記したダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７０１と同様の回路構成を有する。すなわち、１段目〜３段目の補助容量線（ＳＣ１−１〜ＳＣ１−３）および補助容量線（ＳＣ２−１〜ＳＣ２−３）に接続される信号供給回路部７０２〜７０４は、それぞれ、ダミー補助容量線（ＳＣ１−ＤおよびＳＣ２−Ｄ）に接続される信号供給回路部７１と同様の回路構成を有する第１信号生成回路部７０２ａ〜７０４ａと、第２信号生成回路部７０２ｂ〜７０４ｂと、第３信号生成回路部７０２ｃ〜７０４ｃと、信号切替回路部７０２ｄ〜７０４ｄとによって構成されている。
【０１８９】
図９は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図８および図９を参照して、第２実施形態によるＶドライバ１０８の動作を説明する。この第２実施形態のＶドライバ１０８では、図４に示した第１実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２、クロック信号ＣＫＶＳＣおよびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２、クロック信号ＣＫＶＳＣおよびイネーブル信号ＥＮＢとして入力する。これにより、第２実施形態の論理合成回路部２６１〜２６５からは、上記第１実施形態の論理合成回路部１６１〜１６５からの出力信号ＤＧおよびＧ１〜Ｇ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第２実施形態の信号供給回路部７０１〜７０４からは、上記第１実施形態の信号供給回路部７１〜７４から出力される出力信号ＳＣ１−Ｄ、ＳＣ１−１〜ＳＣ１−３、ＳＣ２−ＤおよびＳＣ２−１〜ＳＣ２−３のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態のＶドライバ１０８のこれ以外の動作は、上記第１実施形態のＶドライバ８と同様である。
【０１９０】
第２実施形態では、上記のように構成することによって、上記第１実施形態と同様、ドット反転駆動を行うことによりフリッカを視認しにくくすることができ、かつ、消費電力を低減することができる。
【０１９１】
また、第２実施形態では、ゲート線駆動回路１０６を、同一の導電型（ｐ型）の複数のトランジスタにより構成するとともに、信号供給回路１０７を、ゲート線駆動回路１０６を構成するトランジスタと同一の導電型（ｐ型）の複数のトランジスタにより構成することによって、ｎチャネルトランジスタを用いた第１実施形態と同様、ゲート線駆動回路１０６および信号供給回路１０７をそれぞれ構成する複数のトランジスタを形成する際に、イオン注入工程の回数およびイオン注入マスクの枚数が増加するのを抑制することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
【０１９２】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【０１９３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１９４】
たとえば、上記第１および第２実施形態では、信号供給回路部の回路構成を、図３または図８に示した回路構成にしたが、本発明はこれに限らず、少なくとも一対の補助容量線に、それぞれ、Ｈレベル側の信号およびＬレベル側の信号の一方および他方を供給することが可能であればよい。また、１フレーム期間毎に、少なくとも一対の補助容量線にそれぞれ供給されるＨレベル側の信号およびＬレベル側の信号の一方および他方を交互に切り換えることが可能であればよい。
【０１９５】
また、上記第１および第２実施形態では、第１画素部（画素部３ａおよび１０３ａ）および第２画素部（画素部３ｂおよび１０３ｂ）を、互いに隣接するように配置することによりドット反転駆動を行うようにしたが、本発明はこれに限らず、一方のブロックを複数の第１画素部のみで構成するとともに、他方のブロックを複数の第２画素部のみで構成し、かつ、一方のブロックと他方のブロックとを隣接するように配置することにより、ブロック反転駆動を行うようにしてもよい。
【０１９６】
また、上記第１および第２実施形態では、ドレイン線を駆動するためのｎチャネルトランジスタが順次オン状態になるように構成したが、本発明はこれに限らず、ドレイン線を駆動するための全てのｎチャネルトランジスタが同時にオン状態になるように構成してもよい。
【０１９７】
また、上記第１および第２実施形態では、所定段の次段のゲート線に沿った画素部に映像信号を書き込むタイミングと同様のタイミングで、所定段のゲート線に対応する少なくとも一対の補助容量線に、それぞれ、Ｈレベル側の信号およびＬレベル側の信号の一方および他方を供給するようにしたが、本発明はこれに限らず、所定段のゲート線に対応する少なくとも一対の補助容量線に所定の信号を供給するタイミングは、次段のゲート線に沿った画素部に映像信号を書き込むタイミングでなくてもよい。
【図面の簡単な説明】
【０１９８】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＶドライバのブロック図である。
【図３】図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図４】図３に示した第１実施形態による液晶表示装置のＶドライバの動作を説明するためのタイミングチャートである。
【図５】図１に示した第１実施形態による液晶表示装置の画素部の動作を説明するための波形図である。
【図６】図１に示した第１実施形態による液晶表示装置の画素部の動作を説明するための波形図である。
【図７】本発明の第２実施形態による液晶表示装置を示した平面図である。
【図８】図７に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図９】本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１０】従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。
【図１１】従来のドット反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。
【符号の説明】
【０１９９】
３ａ、１０３ａ  画素部（第１画素部）
３ｂ、１０３ａ  画素部（第２画素部）
６、１０６  ゲート線駆動回路
７、１０７  信号供給回路
３３  補助容量
３４  画素電極
３６  電極（第１電極）
３７ａ、３７ｂ  電極（第２電極）
７１、７２、７３、７４、７０１、７０２、７０３、７０４  信号供給回路部
７１ａ、７２ａ、７３ａ、７４ａ  第１信号生成回路部
７１ｂ、７２ｂ、７３ｂ、７４ｂ  第２信号生成回路部
７１ｃ、７２ｃ、７３ｃ、７４ｃ  第３信号生成回路部
７１ｄ、７２ｄ、７３ｄ、７４ｄ  信号切替回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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