(57)【要約】【課題】  電流駆動型表示素子を駆動する駆動用ＴＦＴの出力電流の設定に要する時間を短縮する。【解決手段】  トランジスタＱ３がＯＦＦ状態のとき、電位配線Ｕｉに所定の電位を与え、スイッチ用のトランジスタＱ２をＯＮとして駆動用ＴＦＴであるトランジスタＱ１のゲート電位をＯＮ電位から閾値電位へ変化させる。その後、トランジスタＱ２をＯＦＦ状態として電位配線Ｕｉの電位を変化させ（トランジスタＱ１がｐ型のときは電位を下げる）、トランジスタＱ１がその閾値電位に依らず一定の電流を流す状態とする。【選択図】  図１
2006030946.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動型の表示素子を含む複数の画素をマトリックス状に配置し、該画素を選択する選択信号を供給する選択線と、選択された画素にデータを供給するデータ線とを備え、各画素が、所望する電流を制御する第１のトランジスタと、前記第１のトランジスタおよび前記表示素子と直列に接続され、前記表示素子への電流の供給または供給停止をする第２のトランジスタとを有し、前記第１のトランジスタの出力電流を設定するとともに、前記第２のトランジスタをＯＮまたはＯＦＦすることにより時間分割階調駆動する表示装置であって、
時間分割階調駆動のための駆動データの少なくとも１つをＯＦＦデータとして、前記第２のトランジスタにＯＦＦデータを与えることによって前記第２のトランジスタをＯＦＦさせている期間に、前記第１のトランジスタの出力電流値を設定する電流値設定手段を備えていることを特徴とする表示装置。
【請求項２】
各画素は、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、前記第１のトランジスタの制御端子と電位配線との間に設けられるコンデンサとをさらに有し、
前記電流値設定手段は、前記電位配線に所定の電位を与え、前記第３のトランジスタをＯＮ状態として前記第１のトランジスタの制御端子の電位を閾値電位とした後、前記第３のトランジスタをＯＦＦ状態とするとともに、前記電位配線に与える電位を変化させることを特徴とする請求項１に記載の表示装置。
【請求項３】
各画素は、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、電流供給線と前記第１および第２のトランジスタの接続点との間を接続または遮断する第４のトランジスタとをさらに有し、
前記電流値設定手段は、前記第３および第４のトランジスタをＯＮ状態として、前記第１のトランジスタから前記電流供給線へ所定値の電流を流すことにより、前記第１のトランジスタの制御端子にその電流値に対応する電位を設定した後、前記第３および第４のトランジスタをＯＦＦ状態とすることを特徴とする請求項１に記載の表示装置。
【請求項４】
各画素は、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、電流供給線と前記第１および第２のトランジスタの接続点との間を接続または遮断する第４のトランジスタと、前記第１のトランジスタの制御端子と前記電流供給線との間に直列に設けられるコンデンサおよび第５のトランジスタとを有し、
前記電流値設定手段は、前記第３および第５のトランジスタをＯＮ状態として、電流供給線に所定の電位を与え、第１のトランジスタの閾値電位を設定した後、前記第３のトランジスタをＯＦＦ状態として、前記第４のトランジスタをＯＮ状態として、前記第１のトランジスタから前記電流供給線を通して所定値の電流を流すように前記所定の電位を変化させ、前記第１のトランジスタの制御端子にその電流値に対する電位を設定した後、前記第４および第５のトランジスタをＯＦＦ状態とすることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記駆動データを前記画素に供給するためのデータ供給線と前記電流供給線とが共通していることを特徴とする請求項３または４に記載の表示装置。
【請求項６】
前記電流値設定手段は、第３トランジスタをＯＮ状態としたときに、前記第１および第２のトランジスタの接続点に低電位を与えることを特徴とする請求項２に記載の表示装置。
【請求項７】
電流駆動型の表示素子を含む複数の画素をマトリックス状に配置し、該画素を選択する選択信号を供給する選択線と、選択された画素にデータを供給するデータ線とを備え、各画素が、所望する電流を制御する第１のトランジスタと、前記第１のトランジスタおよび前記表示素子と直列に接続され、前記表示素子への電流の供給または供給停止をする第２のトランジスタとを有し、前記第１のトランジスタの出力電流を設定するとともに、前記第２のトランジスタをＯＮまたはＯＦＦすることにより時間分割階調駆動する表示装置であって、
前記第２のトランジスタに直列に接続される第３のトランジスタと、
該第３のトランジスタをＯＦＦさせている期間に、前記第１のトランジスタの出力電流値を設定する前記電流値設定手段とを備えていることを特徴とする表示装置。
【請求項８】
各データ線に供給する連続するｎ個（ｎは２以上の整数）のデータに、前記時間分割階調駆動のためのｎ個の駆動データＤ０〜Ｄｎ−１が各１回含まれていることを特徴する請求項１ないし７のいずれか１項に記載の表示装置。
【請求項９】
表示させる電流駆動型の表示素子を選択する選択線と、選択された画素にデータを与えるデータ線との交点に対応してマトリックス状に配置される表示素子と、
電源電圧を印加する電源配線と前記表示素子との間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、
前記第１のトランジスタの制御端子と所定の電位が与えられる電位配線との間に設けられるコンデンサと、
前記第２のトランジスタの制御端子と前記データ線との間に接続され、その制御端子が前記選択線に接続される第４のトランジスタとを備えていることを特徴とする表示装置。
【請求項１０】
表示させる電流駆動型の表示素子を選択する選択線と、選択された画素にデータを与えるデータ線との交点に対応してマトリックス状に配置される表示素子と、
電源電圧を印加する電源配線と前記表示素子との間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、
電流供給線と前記接続点との間を接続または遮断する第４のトランジスタと、
前記第２のトランジスタの制御端子と前記データ線との間に接続され、その制御端子が前記選択線に接続される第５のトランジスタとを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）、ＦＥＤ（Field Emission Display）等の電流駆動型表示素子を駆動する駆動回路を備えた表示装置に関するものである。
【背景技術】
【０００２】
電流駆動型表示素子である有機ＥＬディスプレイは、輝度が電流値に依存し、高輝度表示のために高電流で駆動すると寿命が短くなるという特性を有しており、このような特性はよく知られている。この有機ＥＬディスプレイの大画面化や高精細化を図るためにアクティブマトリックス駆動が開発されている。従前のパッシブマトリックス駆動は、走査線数の増加により、高輝度化が難しいことや、各画素へ一瞬大電流を流すことによる寿命の低下をもたらすことなどの課題を有する。このために、比較的寿命の短い用途で実用化されている。
【０００３】
ところで、アクティブマトリクス駆動法では薄膜トランジスタ（ＴＦＴ）の特性バラツキによる電流不均一性や閾値不均一性による表示輝度の不均一性が大きな課題である。更に別の課題として、有機ＥＬの経時変化による輝度低下や、有機ＥＬ自身の発光（発熱）による輝度変化（温度が上昇すると輝度が上昇する）など不都合な特性を補償する機能が求められることが挙げられる。
【０００４】
このような課題を解決するため、従来、様々な駆動回路方式が提案されている。そのような駆動回路方式としては、例えば、特許文献１に開示されている電圧プログラム方式や特許文献２に開示されている電流プログラム方式が挙げられる。
【０００５】
図２０は、上記の電圧プログラム方式で駆動される画素回路の構成を示す回路図である。この図に示す画素回路の駆動においては、データライン３１０からアナログ電圧を画素回路へ与えることにより、トランジスタ３６５（駆動用ＴＦＴ）の出力電流をプログラムする。
【０００６】
このアナログ電圧プログラム手法では、コンデンサ３５０のトランジスタ３６０（スイッチ用ＴＦＴ）側の端子にデータライン３１０から初期化電圧（基準電圧）を印加し、トランジスタ３７０（スイッチ用ＴＦＴ）をＯＮ状態とし、トランジスタ３７５をＯＮ状態として、トランジスタ３６５をＯＮ状態とする。その後、トランジスタ３７５をＯＦＦ状態として、トランジスタ３６５の閾値電圧補正を行う。この閾値電圧補正には数十μｓ必要である。その後、トランジスタ３７０をＯＦＦ状態として、コンデンサ３５０の上記の端子に所望の電圧を印加することで、トランジスタ３６５の出力電流を設定する。
【０００７】
このように、トランジスタ３６５の閾値電圧のばらつきが補償されるので、トランジスタの閾値電圧によらず、データ電圧に応じて制御された一定の駆動電流がＯＬＥＤ３８０に供給される。
【０００８】
図２１は、上記の電流プログラム方式で駆動される画素回路の構成を示す回路図である。この画素回路の駆動においては、ゲート配線４２をＬｏｗとして、トランジスタ３２，３７（スイッチ用ＴＦＴ）をＯＮとして、トランジスタ３３（スイッチ用ＴＦＴ）をＯＦＦとする。そして、トランジスタ３０（駆動用ＴＦＴ）からソース配線４４を通し、図示しない列駆動回路（ソースドライバ）に向けて電流を流す。その結果、トランジスタ３０のゲート電圧が設定されて、その出力電流が設定される。
【０００９】
その後、ゲート配線４２をＨｉｇｈとして、トランジスタ３２，３７をＯＦＦし、そのトランジスタ３０のゲート電圧を保持する。そして、トランジスタ３３をＯＮとして、その設定された電流を有機ＥＬ２０に供給する。
【００１０】
このような電流プログラム手法では、トランジスタ３０の閾値電圧ばらつきと移動度のばらつきを補償できる。
【特許文献１】特表２００２−５１４３２０号公報（２００２年５月１４日公表）
【特許文献２】特表２００３−５２９８０５号公報（２００３年１０月７日公表）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１による駆動方法では、１画素当たりの書き込みに６０μｓ以上の時間を必要とする。仮にＱＶＧＡ（２４０×３２０画素）を表示しようとするとき、ポートレート型（縦を３２０本とする）で表示する場合、１フレーム期間を１／６０ｓとすると、画素当たり１／（３２０×６０）ｓ≒５２μｓで書き込まなければならない。
【００１２】
このように、図２０の画素回路構成では、駆動用ＴＦＴの閾値補正に時間が掛かるため、必要とする画素数が表示できないという問題がある。
【００１３】
一方、特許文献２による電流設定手法でも、トランジスタ３０の出力電流を設定するために時間が掛かるという問題がある。即ち、通常ソース配線４４には、数ｐＦの浮遊容量が存在するため、仮にこの浮遊容量を１０ｐＦとすると、トランジスタ３０に設定する電流値が０．１μＡのとき、ソース配線４４の電圧を１Ｖ変化させるのに０．１ｍｓ必要となる。一方、各画素のトランジスタ３０の閾値電圧は１Ｖ程度ばらつくので、その出力電流値を設定するためには０．１ｍｓ以上必要なことになる。
【００１４】
このように、図２０で示したアナログ電圧駆動方法でも、図２１で示したアナログ電流プログラム手法でも、駆動用ＴＦＴの出力電流を設定するのに時間が掛かるため、必要とする表示画素数が確保できないという課題がある。
【００１５】
この課題は、特に時間分割階調表示を行うときに顕著となる。即ち、時間分割階調表示を行うためには、１フレーム期間にゲート配線数×サブフレーム数の画素のトランジスタの電流設定を行う必要がある。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、時間分割階調表示のために駆動用ＴＦＴの出力電流の設定に要する時間を適正に確保しつつ、必要とする表示画素数を確保することができる電流駆動型表示素子の駆動回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の表示装置は、電流駆動型の表示素子を含む複数の画素をマトリックス状に配置し、該画素を選択する選択信号を供給する選択線と、選択された画素にデータを供給するデータ線とを備え、各画素が、所望する電流を制御する第１のトランジスタと、前記第１のトランジスタおよび前記表示素子と直列に接続され、前記表示素子への電流の供給または供給停止をする第２のトランジスタとを有し、前記第１のトランジスタの出力電流を設定するとともに、前記第２のトランジスタをＯＮまたはＯＦＦすることにより時間分割階調駆動する表示装置であって、上記の課題を解決するために、時間分割階調駆動のための駆動データの少なくとも１つをＯＦＦデータとして、前記第２のトランジスタにＯＦＦデータを与えることによって前記第２のトランジスタをＯＦＦさせている期間に、前記第１のトランジスタの出力電流値を設定する電流値設定手段を備えていることを特徴としている。
【００１８】
このように、第２のトランジスタを時分割階調用に使い、かつ時分割階調データの一部をＯＦＦデータとして、そのＯＦＦデータを第２のトランジスタに与えている期間に、上記第１のトランジスタの出力電流を設定すれば、上記第２のトランジスタを時分割階調用と第１のトランジスタの出力電流設定用の２役に使えるので、必要とするトランジスタの数を減らすことができる。
【００１９】
また、上記第２のトランジスタがＯＦＦとなる期間は数選択期間または数選択期間に１選択期間未満の期間を加えた期間以上あるので、その期間を用いて、上記第１のトランジスタの出力電流を設定すれば、その出力電流設定期間を確保しつつ、時間分割階調に必要な短い選択時間に対応できる。
【００２０】
上記の表示装置は、第１のトランジスタの出力電流値を設定するために、より具体的には、下記の第１または第２の構成を備えることが好ましい。
【００２１】
第１の構成は、各画素が、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、前記第１のトランジスタの制御端子と電位配線との間に設けられるコンデンサとをさらに有し、前記電流値設定手段が、前記電位配線に所定の電位を与え、前記第３のトランジスタをＯＮ状態として前記第１のトランジスタの制御端子の電位を閾値電位とした後、前記第３のトランジスタをＯＦＦ状態とするとともに、前記電位配線に与える電位を変化させるという構成である。
【００２２】
この構成では、第１のトランジスタの出力電流を、第１のトランジスタの閾値電圧を補償した後、その制御端子に繋がるコンデンサの他方端子電圧を変化させて設定する。具体的には、第２のトランジスタがＯＮデータを与えられることによってＯＮ状態となっているとき、電位配線に所定の電位を与え、第３のトランジスタをＯＮすると、第１のトランジスタの制御端子と第２のトランジスタとの接続点（例えば第１のトランジスタのドレイン端子）とが第３のトランジスタを通して短絡されているので、第１のトランジスタの制御端子の電位が低下しＯＮ電位となる。その後、第２のトランジスタがＯＦＦデータを与えられることによってＯＦＦ状態となって、上記接続点（第１のトランジスタのドレイン端子）の電位が上昇することにより、第１のトランジスタの制御端子電位が上昇し、第１のトランジスタがＯＦＦ状態に変化する。このとき、第１のトランジスタの制御端子の電位が閾値電位となる。
【００２３】
その後、第３のトランジスタをＯＦＦ状態として電位配線の電位を変化させる（第１のトランジスタがｐ型のときは電位を下げる）。これにより、第１のトランジスタがその閾値電位に依らず一定の電流を流す状態とすることができる。
【００２４】
この構成によれば、第１のトランジスタの電流設定期間が複数の選択期間（選択線に接続される画素を表示させるために選択線を選択する期間）に渡っても良い。それゆえ、駆動用ＴＦＴ１の閾値補償期間が長くなっても、閾値補償期間に関係なく選択期間を任意に短く設定できるので、上記課題が解決できる。
【００２５】
また、上記の構成において、前記電流値設定手段は、前記第３トランジスタをＯＮ状態としたときに、前記第１および第２のトランジスタの接続点に低電位を与えることが好ましい。これにより、第１のトランジスタの出力電流を設定しているときに、表示素子に電流を流さないようにすることができる。
【００２６】
第２の構成は、各画素が、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、電流供給線と前記第１および第２のトランジスタの接続点との間を接続または遮断する第４のトランジスタをさらに有し、前記電流値設定手段が、前記第３および第４のトランジスタをＯＮ状態として、前記第１のトランジスタから前記電流供給線へ所定値の電流を流すことにより、前記第１のトランジスタの制御端子にその電流値に対応する電位を設定した後、前記第３および第４のトランジスタをＯＦＦ状態とするという構成である。
【００２７】
この構成では、第１のトランジスタの出力電流を、第１のトランジスタに所定電流を流すことにより設定する。具体的には、第２のトランジスタがＯＦＦデータを与えられることによってＯＦＦ状態となっているとき、第３および第４のトランジスタをＯＮとした状態で、第１のトランジスタから電流供給線に所定値の電流を流す。第１のトランジスタの制御端子電位は上記の電流の値に対応するので、上記のように電流を流すことで、第１のトランジスタの制御端子に上記の電流値に対する電位が設定される。そして、第３および第４のトランジスタをＯＦＦとすることにより、第１のトランジスタの出力電流が設定される。これにより、第１のトランジスタがその閾値電圧や移動度に依らず一定の電流を流す状態とすることができる。
【００２８】
この構成によれば、第１のトランジスタの電流値設定動作を最大電流（２５６階調表示の場合であれば２５６階調のときの電流値）となる条件で行うので、第１のトランジスタに設定する電流値が数μＡとなり、電流値の設定に必要な時間を短くすることができる。
【００２９】
この構成においては、各画素が、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、電流供給線と前記第１および第２のトランジスタの接続点との間を接続または遮断する第４のトランジスタと、前記第１のトランジスタの制御端子と前記電流供給線との間に直列に設けられるコンデンサおよび第５のトランジスタを有し、前記電流値設定手段が、前記第３および第５のトランジスタをＯＮ状態として、前記電流供給線に所定の電位を与え、第１のトランジスタの閾値電位を設定した後、前記第３のトランジスタをＯＦＦ状態として、前記第４のトランジスタをＯＮ状態として、前記第１のトランジスタから前記電流供給線を通して所定値の電流を流すように前記所定の電位を変化させ、前記第１のトランジスタの制御端子にその電流値に対する電位を設定した後、前記第４および第５のトランジスタをＯＦＦ状態とすることが好ましい。
【００３０】
この構成では、電流供給線に所定電位を与え、第１のトランジスタの閾値電位を設定した後、電流供給線に与える電位を変化させることにより第１のトランジスタから所定値の電流を流すようにしている。これにより、前記の構成と同様に第１のトランジスタの出力電流を設定して、第１のトランジスタがその閾値電圧や移動度に依らず一定の電流を流す状態とすることができる。また、この構成では、電流供給線の電位を第１のトランジスタの閾値電位設定前後に変化させることにより、電流供給線に存在する浮遊容量を素早く充電することもできるので、より短い時間で第１のトランジスタの出力電流を設定することができる。
【００３１】
また、この構成と第２の構成においては、前記駆動データを前記画素に供給するためのデータ供給線と前記電流供給線とが共通していることが好ましい。これにより、配線数を削減することができる。データ供給線と電流供給線とを共用することによりデータの転送時間が短くなるのは好ましくないので、データ転送時間を一定状態にしたまま、データをデータ供給線に出力する時間をラッチなどで調整すれば、そのような不都合を回避できる。
【００３２】
上記の何れの表示装置でも、第１のトランジスタの出力電流を上記のように設定した後、１フレーム期間に第２のトランジスタをＯＮまたはＯＦＦさせることにより、時間分割階調表示を行う。
【００３３】
また、本発明の第２の表示装置は、電流駆動型の表示素子を含む複数の画素をマトリックス状に配置し、該画素を選択する選択信号を供給する選択線と、選択された画素にデータを供給するデータ線とを備え、各画素が、所望する電流を制御する第１のトランジスタと、前記第１のトランジスタおよび前記表示素子と直列に接続され、前記表示素子への電流の供給または供給停止をする第２のトランジスタとを有し、前記第１のトランジスタの出力電流を設定するとともに、前記第２のトランジスタをＯＮまたはＯＦＦすることにより時間分割階調駆動する表示装置であって、上記の課題を解決するために、前記第２のトランジスタに直列に接続される第３のトランジスタと、該第３のトランジスタをＯＦＦさせている期間に、前記第１のトランジスタの出力電流値を設定する前記電流値設定手段とを備えていることを特徴としている。
【００３４】
このように、第３のトランジスタを第２のトランジスタと直列に接続することにより、第２のトランジスタがＯＮ状態かＯＦＦ状態かに依らず、上記第１のトランジスタの出力電流を設定できる。
【００３５】
また、上記第３のトランジスタをＯＦＦとする期間を数選択期間以上として、その期間を用いて、上記第１のトランジスタの出力電流を設定すれば、その出力電流設定期間を確保しつつ、時間分割階調に必要な短い選択時間に対応できる。
【００３６】
本発明の表示装置の好ましい構成は、上記のいずれかの構成において、各データ線に供給する連続するｎ個（ｎは以上の整数）のデータに前記時間分割階調駆動のためのｎ個の駆動データＤ０〜Ｄｎ−１が各１回含まれていることである。
【００３７】
上記のように駆動すれば、各データ線へ駆動データが常に供給されていることになる。このため、各駆動データがデータ線へ供給されている時間を最大にすることができる。
これは、選択時間をその分長くできることを意味し、同じ選択期間にするのであればより多くの駆動データを表示できることになる。そのため、より多階調表示が実現できて好ましい。
【００３８】
また、前記の第１の構成を画素の構成で表すと以下のようになる。
【００３９】
即ち、本発明の表示装置は、表示させる電流駆動型の表示素子を選択する選択線と、選択された画素にデータを与えるデータ線との交点に対応してマトリックス状に配置される表示素子と、電源電圧を印加する電源配線と前記表示素子との間に直列に接続される第１および第２のトランジスタと、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、前記第１のトランジスタの制御端子と所定の電位が与えられる電位配線との間に設けられるコンデンサと、前記第２のトランジスタの制御端子と前記データ線との間に接続され、その制御端子が前記選択線に接続される第４のトランジスタとを備えている構成である。
【００４０】
このように構成した画素を用いることで、上記第１の構成を実現できる。
【００４１】
また、前記の第２の構成を画素の構成で表すと以下のようになる。
【００４２】
即ち、本発明の表示装置は、表示させる電流駆動型の表示素子を選択する選択線と、選択された画素にデータを与えるデータ線との交点に対応してマトリックス状に配置される表示素子と、電源電圧を印加する電源配線と前記表示素子との間に直列に接続される第１および第２のトランジスタと、前記第１のトランジスタの制御端子と前記第１および第２のトランジスタの接続点との間を接続または遮断する第３のトランジスタと、電流供給線と前記接続点との間を接続または遮断する第４のトランジスタと、前記第２のトランジスタの制御端子と前記データ線との間に接続され、その制御端子が前記選択線に接続される第５のトランジスタとを備えている構成である。
【００４３】
このように構成した画素を用いることで、上記第２の構成を実現できる。
【発明の効果】
【００４４】
本発明の第１の表示装置は、前記のように、第２のトランジスタをＯＮ・ＯＦＦさせることにより時間分割階調駆動する表示装置であり、第２のトランジスタがＯＦＦ状態のとき、第１のトランジスタに一定電流が流れるよう設定する。これにより、時間分割階調表示のために駆動用のトランジスタの出力電流の設定に要する時間を適正に確保できるだけでなく、必要とする表示画素数を確保することができるという効果を奏する。
【００４５】
また、本発明の第２の表示装置は、第２のトランジスタをＯＮ・ＯＦＦさせることにより時間分割階調駆動する表示装置であり、第２のトランジスタに直列に接続された第３のトランジスタをＯＦＦ状態とすることで、第１のトランジスタに一定電流が流れるよう設定する。これにより、時間分割階調表示のために駆動用のトランジスタの出力電流の設定に要する時間を適正に確保できるだけでなく、必要とする表示画素数を確保することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４６】
本発明の一実施形態について図１ないし図１９および図２２ないし図２９に基づいて説明すると、以下の通りである。
【００４７】
本実施形態が対象とする駆動方法は、電気光学素子として有機ＥＬ素子を用い、電流制御型の駆動方式を用いるアクティブマトリクス型の表示装置に適用される。本実施形態では、ドライバ回路は、ドライバ一体型の表示装置において、スイッチング素子として半導体材料に低温多結晶シリコンもくしはＣＧ（Continuous Grain）シリコンを用いたＴＦＴにより構成され、前記電気光学素子を含む画素回路と同一基板上に組み込まれている。
［参考文献］
（１）“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”,34.6, Late-News Paper, SID'00 Digest, pp.924-927，半導体エネルギー研究所
（２）“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”AM-LCD 2000, pp.25-28，半導体エネルギー研究所
（３）“Polymer Light-Emitting Diodes for use in Flat panel Display”AM-LCD '01、pp.211-214、半導体エネルギー研究所
また、スイッチング素子として用いるＣＧシリコンＴＦＴの構成および作製プロセスについては、例えば上記の文献（１）および（２）などで詳しく述べられているので、ここではその詳細な説明を省略する。また、有機ＥＬ素子に関しては、例えば上記の文献（３）などで詳しく述べられているので、ここではその詳細な説明を省略する。
【００４８】
［実施形態１］
まず、第１の実施形態にいて説明する。図２は、本実施形態の有機ＥＬディスプレイ装置１の全体回路構成のブロックを示す。
【００４９】
有機ＥＬディスプレイ装置１は、図２に示すように、複数の画素回路Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、ソースドライバ２と、ゲートドライバ３とを備えている。
【００５０】
有機ＥＬディスプレイ装置１には、複数の互いに平行に配されたデータ配線Ｄｊ（データ線）と、これらに直交する複数の互いに平行に配された走査配線Ｇｉとが設けられ、それぞれの交点に画素回路Ａｉｊ（画素）がマトリクス状に配置されている。データ配線Ｄｊはソースドライバ２に接続され、走査配線Ｇｉはゲートドライバ３に接続されている。
【００５１】
両ドライバ２，３は、表示装置全体の小型化および作製コストの低減を図るため、画素回路Ａｉｊと同じ基板上に、多結晶シリコンＴＦＴまたはＣＧシリコンＴＦＴを用いて、全部もしくは一部形成されることが好ましい。ただし、上記の効果は得られないが、両ドライバ回路２，３の一部または全部を有機ＥＬディスプレイ装置１と別の基板にＩＣとして形成し、有機ＥＬディスプレイ装置１と外部接続しても構わない。例えば、ガラス基板にＩＣを直接接合させるＣＯＧ（Chip On Grass）でも構わない。また、フレキシブル基板上にＩＣを配置し、有機ＥＬディスプレイ装置１の基板上の入出力端子に接合させることもできる。
【００５２】
ソースドライバ２は、シフトレジスタ２１、レジスタ２２、ラッチ２３およびアナログスイッチ２４を有している。
【００５３】
このソースドライバ２において、シフトレジスタ２１は、コントロール回路４より入力されるスタートパルスＳＰ１をクロックＣＬＫに同期して転送し、各出力段からタイミング信号として出力する。レジスタ２２は、複数のフリップフロップから構成されており、シフトレジスタ２１からの対応するタイミング信号により、入力されるデジタル画像データＤｘを個々のフリップフロップに保持する。ラッチ２３は、レジスタ２２に保持された１ライン分のデジタル画像データＤｘをラッチパルスＬＰによりアナログスイッチ２４に転送する。
【００５４】
アナログスイッチ２４は、各データ配線Ｄｊに１つずつ設けられている。このアナログスイッチ２４は、デジタル画像データＤｘが”Ｈｉｇｈ”か“Ｌｏｗ”かにより、画素回路Ａｉｊにおける後述するトランジスタＱ３（図１）をＯＮ状態とする電圧を発生させるか、ＯＦＦ状態とする電圧を発生させるかを切り替える。
【００５５】
コントロール回路４は、前記のスタートパルスＳＰ１、クロックＣＬＫ、ラッチパルスＬＰおよびデジタル画像データＤｘを出力する回路である。また、コントロール回路４は、ゲートパルスＧＰおよびアドレス信号Ａｄｄを出力する。
【００５６】
ゲートドライバ３は、アドレスデコーダ回路を含んでおり、アドレスデコーダによって上記のアドレス信号Ａｄｄをデコードし、対応する出力段に選択パルスを与える。なお、ゲートパルスＧＰは、上記選択パルスと論理積を取るための信号であり、アドレスデコード中の不確定信号が走査線Ｇｉに出力されるのを防ぐ。それら信号を受けてゲートドライバ３の各出力段から走査配線Ｇｉに走査信号を出力する。これにより、各水平走査期間には、選択された走査配線Ｇｉが書き込み可能となるように選択される。また、ゲートドライバ３は、後述するように、電位配線Ｕｉおよび制御配線Ｃｉ，Ｐｉ，Ｒｉ，Ｗｉに所定の電位レベルを、各種のタイミングを与えるためのアドレス信号Ａｄｄに基づいて出力する。
【００５７】
図１は、本実施形態の画素回路Ａｉｊの構成を示す回路図である。
【００５８】
図１に示すように、画素回路Ａｉｊは、有機ＥＬ素子ＯＬＥＤ、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＱ１〜Ｑ４およびコンデンサＣ１，Ｃ２を有している。この画素回路Ａｉｊは、電源電圧Ｖｐを印加するための電源配線ＰＳと共通電圧Ｖｃｏｍを印加する共通電極との間に、駆動用のトランジスタＱ１（第１のトランジスタ）と、駆動用のトランジスタＱ３（第２のトランジスタ）と、有機ＥＬ素子ＯＬＥＤ（表示素子）とが直列に接続された回路構成を有する。
【００５９】
電気光学素子としての有機ＥＬ素子ＯＬＥＤは、データ配線Ｄｊと走査配線Ｇｉとの交点付近に配置されており、その陽極としてＩＴＯ等の画素電極が形成され、陰極として共通電圧Ｖｃｏｍが印加される共通電極が形成されている。トランジスタＱ１のゲート・ドレイン端子間にはスイッチ用のトランジスタＱ２（第３のトランジスタ）が配置され、トランジスタＱ１のゲート端子と電位配線Ｕｉの間にはコンデンサＣ１が配置されている。また、トランジスタＱ２のゲート端子は、制御配線Ｐｉに接続されている。
【００６０】
トランジスタＱ３のゲート端子とデータ配線Ｄｊの間には、スイッチ用のトランジスタＱ４が配置されている。また、トランジスタＱ３のゲート端子と電源配線ＰＳとの間にはコンデンサＣ２が配置されている。コンデンサＣ２は、図３に示す時間分割階調のデジタルデータを蓄積するためのコンデンサである。データ配線Ｄｊから与えられる電位は、１２Ｖ（＞Ｖｐ）や０Ｖ（＜Ｖｐ−｜Ｖｔｈ｜、Ｖｔｈ＜０）等の２値電位である。その電位をコンデンサＣ２に蓄えてトランジスタＱ３のＯＮ／ＯＦＦ状態を制御し、この電位設定を１フレーム期間に複数回行うことで時間分割階調を実現する。そして、そのとき出力される電流の値はトランジスタＱ１からの出力電流の値になる。
【００６１】
なお、画素回路ＡｉｊのトランジスタＱ１，Ｑ３とトランジスタＱ２，Ｑ４とは、それぞれ図１においてはｐ型ＴＦＴとｎ型ＴＦＴとである。
【００６２】
また、電位配線Ｕｉおよび制御配線Ｐｉは、図２のゲートドライバ３に接続されている。電源配線ＰＳは、図示しないＤＣ電源回路に接続されている。
【００６３】
上記のように構成される画素回路ＡｉｊにおけるトランジスタＱ１の出力電流の設定動作について説明する。この設定動作は、コントロール回路４によって制御されるソースドライバ２およびゲートドライバ３が行なう。図３は、各走査配線の画素回路Ａｉｊに与えられる時間分割階調表示データを示す図である。図４は、トランジスタＱ１の出力電流の設定動作を示すタイミングチャートである。
【００６４】
トランジスタＱ３のゲート端子に与えられる電位は、図３に示すように時間分割階調表示データである。例えば、走査配線Ｇ３については、時間２ｔ０〜３ｔ０の間のＯＮ電位となり、ソースドライバ２からデータ配線Ｄｊに供給されたブランキングデータＤＥが、トランジスタＱ４を通してトランジスタＱ３のゲート端子に入力される（図４の時間２ｔ０〜３ｔ０）。
【００６５】
時間分割階調表示を行なうには、図４で走査配線ＧｉがＨｉｇｈ電位（電位ＧＨ，アクティブ電位）である期間に、トランジスタＱ４を通してトランジスタＱ３のゲート端子へＯＮ電位またはＯＦＦ電位を与える。図３では、Ｄ０，Ｄ１，Ｄ２はＯＮ電位（Ｌｏｗ電位）またはＯＦＦ電位（Ｈｉｇｈ電位）の何れかを表している。
【００６６】
トランジスタＱ１の出力電流を設定する動作においては、まず、電位配線Ｕｉの電位を所定の電位Ｖｐ［ｖ］にし（図４の８ｔ１）、制御配線Ｐｉの論理レベルをＨｉｇｈ（ＧＨ）としてトランジスタＱ２をＯＮ状態とする（図４の時間９ｔ１）。また、走査配線Ｇｉの論理レベルをＨｉｇｈとしてソースドライバ２からトランジスタＱ３のゲート端子にトランジスタＱ３を一瞬ＯＮ状態とする電圧を印加し（図４の時間８ｔ１〜９ｔ１）、直ぐにＯＦＦ状態となる電圧を印加する（図４の時間９ｔ１〜１０ｔ１）。これは、トランジスタＱ４をＯＮ状態とする間に、ソースドライバ２からデータ配線Ｄｊを通してトランジスタＱ３のゲート端子へＯＮ電位を与え、直ぐにＯＦＦ電位を与えることで実現される。
【００６７】
このとき、トランジスタＱ１のゲート・ドレイン間はトランジスタＱ２を通して短絡されているので、トランジスタＱ１のゲート端子電位は低下しＯＮ電位となる。その後、トランジスタＱ３が上記のようにＯＦＦ状態となると、トランジスタＱ１のドレイン端子電位Ｖｄが上昇する。その結果、トランジスタＱ１のゲート端子電位Ｖｇが上昇し、トランジスタＱ１がＯＦＦ状態に変化する。このときのソース・ゲート間電位が、トランジスタＱ１の閾値電位となる。
【００６８】
その後、制御配線Ｐｉの論理レベルをＬｏｗ（ＧＬ）としてトランジスタＱ２をＯＦＦ状態とし（図４の時間２７ｔ１）、コンデンサＣ１の電位を保持して、さらに、電位配線Ｕｉの電位を所定の電位（仮にＶａ［ｖ］だけ小さく）に変化させる（図４の２８ｔ１）。これにより、トランジスタＱ１のゲート端子・ソース端子間電位Ｖｇｓは閾値電位Ｖｔｈ−Ｖａ［ｖ］となる。
【００６９】
なお、ＴＦＴを流れる電流ＩはトランジスタＱ１のソース・ドレイン間電位Ｖｄｓとソース・ゲート間電位Ｖｇｓとに｜Ｖｄｓ｜≧｜Ｖｇｓ｜の関係があるとき、
Ｉ＝ｋ×μ×（Ｖｇｓ−Ｖｔｈ）２
と表される（｜Ｖｇｓ−Ｖｔｈ｜＜｜Ｖｇｓ｜，但しＶｔｈは閾値電位である。トランジスタＱ１はｐ型であるから、Ｖｔｈは負の値となる。）。従って、トランジスタＱ１を流れる電流Ｉｄｓは、
Ｉ＝ｋ×μ×（Ｖａ）２
となる。
【００７０】
このようにして、トランジスタＱ１の閾値ばらつきを補償してトランジスタＱ１を流れる電流値を設定することができる。そして、トランジスタＱ３がＯＮ状態になると、トランジスタＱ１からトランジスタＱ３を通して有機ＥＬ素子ＯＬＥＤに駆動電流Ｉｄｓを流す。
【００７１】
上記の構成で行う時間分割階調表示では、表示データを１：２：・・・：０とする。この最後の“０”は総ての階調において画素を一旦非発光状態とすることを意味する。例えば、図３に示す走査タイミングでは、データＤＥが“０”に相当する。即ち、図３では、各データの重みがＤ０：Ｄ１：Ｄ２：ＤＥ＝１：２：３：０となっている。
【００７２】
そして、この画素回路Ａｉｊを強制的に非発光とするタイミング（図３の時間２ｔ０から時間８ｔ０の間）で、図４に示すように、トランジスタＱ１のゲート端子電位Ｖｇを設定する動作が行われる。この動作において、トランジスタＱ１を流れる電流Ｉｄｓと、ゲート端子電位Ｖｇと、ドレイン端子電位Ｖｄとを表１に示すように（１）ないし（３）の状態に変化させてシミュレーションした結果を図５に示す。
【００７３】
【表１】
2006030946.tif 000003
【００７４】
図５の制御配線ＰｉがＬｏｗとなった後の電流Ｉｄｓの値から判る通り、トランジスタＱ１を流れる電流Ｉｄｓは、その閾値電圧に依らずほぼ一定となる。
【００７５】
また、図４から判る通り、各トランジスタＱ１の電流設定期間は、制御配線ＰｉがＨｉｇｈである時間２ｔ０〜７ｔ０に及び、各画素の選択期間（図４で時間ｔ０より長く取ることができる。
【００７６】
本実施の形態の構成では、トランジスタＱ１を一端ＯＮとすれば、後の閾値補正期間（＝電流設定期間）では電位配線Ｕｉしか使用しない。これにより、トランジスタＱ３がＯＦＦである間（図３のＧ３では時間２ｔ０〜８ｔ０の間）、所望するだけ閾値補正期間として使用することができる。
【００７７】
従って、図３のタイミングでは、Ｔ４の期間をすべて閾値補正期間として使用することができる。この閾値補正期間は、時分割のビット重みが常に０であるサブフレーム期間の長さに対応しているので、極端な場合、１フレーム期間の１／３程度の期間迄でも延ばせる。
【００７８】
このことにより、選択期間に関係なく、トランジスタＱ１の電流設定時間を確保できるので、必要なだけの走査配線Ｇｉを駆動できる。このように、本実施形態の手段を用いれば、必要な表示画素数を確保できるという効果は明らかである。
【００７９】
そこで、上記時間分割階調駆動方法の例として、この画素を用いて特開２００４−４５０１号公報や特開２００４−２７１８９９号公報に示された時間分割階調駆動方法を用いた例を図２２に示す。
【００８０】
図２２の「ｂｉｔ番号」と記した欄に示される番号が各駆動データの表示順番であり、「ｂｉｔ」の重みと記した欄に示される値がその駆動データＤの重みである。また、駆動データＤの重みはサブフレームの長さを表す。
【００８１】
「占有期間の番号」の欄の下にある０〜７の数字は、データ配線Ｄｊに各駆動データを供給するタイミングを示し、連続するｎ個のデータ期間のどのデータ期間にどの駆動データが出力されるかを「●」で示している。
【００８２】
即ち、図２２によれば、各駆動データの順番がＤ６：Ｄ５：Ｄ１：Ｄ０：Ｄ２：Ｄ３：Ｄ４：ＤＥであり、各駆動データの重みは２０：１５：２：１：４：７：１４：０としたことが判る。
【００８３】
これは、走査配線Ｇｉ（選択線）数が８本の場合、図２３および図２４に示すように、選択線Ｇ１に対応する駆動データＤ０〜Ｄ７が、選択時間１においてＤ６がデータ線に供給され、選択時間２１においてＤ５がデータ線に供給され、選択時間３６においてＤ１がデータ線に供給され、選択時間３８においてＤ０がデータ線に供給され、選択時間３９においてＤ２がデータ線に供給され、選択時間４３においてＤ３がデータ線に供給され、選択時間５０においてＤ４がデータ線に供給され、選択時間６４においてＤＥがデータ線に供給されることを表している。
【００８４】
そして、次の選択線Ｇ２に対応する駆動データＤ０〜Ｄ７は、選択線Ｇ１に対応する駆動データＤ０〜Ｄ７を８選択期間遅延したタイミングでデータ線に供給される。
【００８５】
このようにして、選択線Ｇ１〜Ｇ８までの駆動データＤ０〜Ｄ７を選択時間１〜６４でデータ線へ供給する。図２３および図２４では、この駆動タイミングを選択時間１〜６４と選択線Ｇ１〜Ｇ８とが交差する領域にある数字を用い、各選択時間にどの選択線Ｇｉに対応するどの駆動データＤをデータ配線Ｄｊへ供給するか示している。
【００８６】
このように、図２２の駆動データＤの順番と重みとを取れば、図２３や図２４に示すように、各データ配線Ｄｊに供給する連続する８個のデータは駆動データＤ０〜Ｄｎ−１が各１回含まれることになる。
【００８７】
また、同時に異なる選択線Ｇｉの駆動データＤをデータ配線Ｄｊに供給することはない。また、常にデータ配線Ｄｊには駆動データＤが供給されている。このため、同じ数の駆動データＤを表示する場合、各選択時間を最大にできる。逆に、同じ選択期間にするのであれば、より多くの駆動データＤを表示できるので、より多階調表示が実現できる。
【００８８】
同様に、駆動データＤの個数が８個であり、表示する階調数が６４階調である場合、特開２００４−４５０１号公報に示された時間分割階調駆動方法を用いれば、駆動データＤの重みが、１４：１５：４：１：２：７：２０：０や、１４：１４：１：４：２：７：２１：０や、１４：１４：７：２：４：１：２１：０など、各データ配線Ｄｊに供給する連続する８個のデータを駆動データＤ０〜Ｄｎ−１が各１回含まれる多くのパターンが見つかる。
【００８９】
更に、駆動データＤの個数が１０個であり、表示する階調数が２５６階調である場合、特開２００４−２７１８９９号公報に示された時間分割階調駆動方法を用いれば、図２５に示すように、各駆動データＤの順番がＤ８：Ｄ７：Ｄ５：Ｄ１：Ｄ０：Ｄ２：Ｄ３：Ｄ４：Ｄ６：ＤＥであり、各駆動データの重みが８２：６２：３２：２：１：４：８：１６：４８：０でも良いことが判る。
【００９０】
その他、駆動データＤの個数が１０個であり、表示する階調数が２５６階調である場合、特開２００４−４５０１号公報に示された時間分割階調駆動方法を用いれば、各駆動データの重みが、８１：６３：３２：２：４：１：１６：８：４８：０や、４９：３２：２：４：１：１６：８：６４：７９：０や、６６：６３：３２：２：４：１：８：１６：６３：０や、６４：３２：２：４：１：８：１６：６２：６６：０など、各データ配線Ｄｊに供給する連続する１０個のデータを駆動データＤ０〜Ｄｎ−１が各１回含まれる多くのパターンが見つかる。
【００９１】
図２２の駆動パターンでは、最長サブフレーム（「ｂｉｔの重み」が“２０”のサブフレーム）が特開２００４−２７１８９９号公報に示された駆動パターンの最長サブフレーム（「ｂｉｔの重み」が“２０”のサブフレーム）よりも短くなる。動画偽輪郭の発生量を抑えるには、最長サブフレームの長さをより短くすることが有効であるとの説がある。従って、図２２の駆動パターンを用いることにより、特開２００４−２７１８９９号公報に示された駆動パターンで駆動するよりも動画偽輪郭の発生量を少なくすることができる。
【００９２】
［実施形態２］
続いて、第２の実施形態について説明する。図６は、本実施形態の有機ＥＬディスプレイ装置１１の全体回路構成のブロックを示す。
【００９３】
図６に示すように、有機ＥＬディスプレイ装置１１は、複数の画素回路Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、ソースドライバ２と、ゲートドライバ３とを備えているのは前記の有機ＥＬディスプレイ装置１と同様であるが、さらに、電流ドライバ５および基準電流源６を備えている。
【００９４】
電流ドライバ５は、シフトレジスタ５１および複数の電流駆動回路５２を有している。
【００９５】
シフトレジスタ５１は、コントロール回路４より入力されるスタートパルスＳＰ２をクロックＳＬＫに同期して転送し、各出力段からタイミング信号として出力する。クロックＳＬＫの周波数ｆ（ＳＬＫ）は、前述のクロックＣＬＫの周波数ｆ（ＣＬＫ）とは異なる（ｆ（ＳＬＫ）≪ｆ（ＣＬＫ））。電流駆動回路５２は、シフトレジスタ５１から入力されるタイミング信号によるタイミングに基づいて電流書き込み動作と電流出力動作とを行う。この電流ドライバ５の構成については、後に詳しく説明する。
【００９６】
図７は、本実施形態の画素回路Ａｉｊの構成を示す回路図である。
【００９７】
図７に示すように、画素回路Ａｉｊは、有機ＥＬ素子ＯＬＥＤ、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＱ１１〜Ｑ１５およびコンデンサＣ１１，Ｃ１２を有している。この画素回路Ａｉｊは、電源電圧Ｖｐを印加するための電源配線ＰＳと共通電圧Ｖｃｏｍを印加する共通電極との間に、駆動用のトランジスタＱ１１（第１のトランジスタ）と、駆動用のトランジスタＱ１４（第２のトランジスタ）と、有機ＥＬ素子ＯＬＥＤ（表示素子）とが直列に接続された回路構成を有する。
【００９８】
有機ＥＬ素子ＯＬＥＤは、データ配線Ｄｊと走査配線Ｇｉとの交点付近に配置されており、その陽極としてＩＴＯ等の画素電極が形成され、陰極として共通電圧Ｖｃｏｍが印加される共通電極が形成されている。トランジスタＱ１１のゲート・ドレイン端子間にはスイッチ用のトランジスタＱ１２（第３のトランジスタ）が配置され、トランジスタＱ１１のゲート・ソース端子間にはコンデンサＣ１１が配置されている。また、トランジスタＱ１２のゲート端子は、制御配線Ｐｉに接続されている。トランジスタＱ１１，Ｑ１４の接続点とソース配線Ｓｊ（電流供給線）との間にはトランジスタＱ１３（第４のトランジスタ）が配され、このトランジスタＱ１３のゲート端子は制御配線Ｗｉに接続されている。
【００９９】
トランジスタＱ１４のゲート端子とデータ配線Ｄｊとの間には、スイッチ用のトランジスタＱ１５（第５のトランジスタ）が配置されている。また、トランジスタＱ１４のゲート端子と電源配線ＰＳとの間にはコンデンサＣ１２が配置されている。
【０１００】
なお、画素回路ＡｉｊのトランジスタＱ１２，Ｑ１５とトランジスタＱ１１，Ｑ１３，Ｑ１４とは、それぞれ図７においてはｎ型ＴＦＴとｐ型ＴＦＴとであるが、トランジスタＱ１２をトランジスタＱ１１のゲート端子と電源配線ＰＳとの間に配置させ、コンデンサＣ１１をトランジスタＱ１１のゲート端子とドレイン端子との間に配置させ、適正な制御信号を供給できるのであればそれぞれｎ型ＴＦＴ同士であってもよい。
【０１０１】
また、制御配線Ｐｉ，Ｗｉは、図６のゲートドライバ３に接続されている。ゲートドライバ３は、制御配線Ｗｉについても所定の電位レベルを出力する。電源配線ＰＳは、図示しないＤＣ電源回路に接続されている。
【０１０２】
図８は、電流駆動回路５２の詳細な構成を示す。この電流駆動回路５２は、ｎ型ＴＦＴからなるトランジスタＱ１６〜Ｑ１９と、コンデンサＣ１３と、遅延回路ＤＬＹ１とを有している。
【０１０３】
遅延回路ＤＬＹ１の入力端には、シフトレジスタ５１の各出力段から出力される選択信号ＰＧｊが入力される。この遅延回路ＤＬＹ１はバッファ回路等からなり、入力された選択信号ＰＧｊを所定時間遅延させて出力する。遅延回路ＤＬＹ１の出力端は、トランジスタＱ１８のゲート端子に接続されている。また、選択信号ＰＧｊは、スイッチ用のトランジスタＱ１７のゲート端子にも入力される。
【０１０４】
トランジスタＱ１８のドレイン端子には基準電流源６から供給される基準電流Ｉ０が入力され、ソース端子はトランジスタＱ１６，Ｑ１７，Ｑ１９のドレイン端子に接続されている。トランジスタＱ１７のソース端子は、トランジスタＱ１６のゲート端子に接続されている。トランジスタＱ１６のソース端子はＧＮＤに接続されており、トランジスタＱ１６のゲート端子とソース端子との間にはコンデンサＣ１３が接続されている。トランジスタＱ１９のゲート端子にはコントロール回路４から与えられる出力イネーブル信号ＯＥが入力され、ソース端子はソース配線Ｓｊに接続されている。
【０１０５】
遅延回路ＤＬＹ１は、トランジスタＱ１７がＯＦＦしてから、トランジスタＱ１８がＯＦＦとなることを確保するために設けられている。トランジスタＱ１７，Ｑ１８のＯＦＦする順が逆になると、トランジスタＱ１６を流れる電流がＩ０から変化するので、好ましくない。
【０１０６】
上記のように構成される画素回路ＡｉｊにおけるトランジスタＱ１１の出力電流の設定動作について説明する。この設定動作は、コントロール回路４によって制御されるソースドライバ２およびゲートドライバ３が行なう。図９は、トランジスタＱ１１の出力電流の設定動作を示すタイミングチャートである。
【０１０７】
トランジスタＱ１４のゲート端子に与えられる電位は、本実施形態でも、図３に示すように時間分割階調表示データである。例えば、走査配線Ｇ３については、時間２ｔ０〜３ｔ０の間のＯＮ電位となり、データ配線Ｄｊに供給されたブランキングデータＤＥが、トランジスタＱ１５を通してトランジスタＱ１４のゲート端子に入力される（図９の時間９ｔ１〜１１ｔ１）。
【０１０８】
時間分割階調表示を行なうには、図９で走査配線ＧｉがＨｉｇｈ電位（電位ＧＨ）である期間に、トランジスタＱ１５を通してトランジスタＱ１４のゲート端子へＯＮ電位（Ｌｏｗ電位）またはＯＦＦ電位（Ｈｉｇｈ電位）を与える。
【０１０９】
まず、走査配線Ｇｉの電位レベルを“Ｈｉｇｈ”としてトランジスタＱ１５をＯＮ状態とし（図９の時間９ｔ１）、ソースドライバ２からデータ配線ＤｊおよびトランジスタＱ１５を通してトランジスタＱ１４のゲート端子にＯＦＦ電位を与える。次に、走査配線Ｇｉの電位レベルを“Ｌｏｗ”としてトランジスタＱ１５をＯＦＦ状態とし（図９の時間１１ｔ１）、トランジスタＱ１４をＯＦＦ状態とする。これにより、図９の時間９ｔ１〜時間３３ｔ１の間、トランジスタＱ１４はＯＦＦ状態となる。
【０１１０】
続いて、制御配線Ｐｉの電位レベルを“Ｈｉｇｈ”にするとともに、制御配線Ｗｉの電位レベルを“Ｌｏｗ”にすることにより（図９の時間１３ｔ１）、トランジスタＱ１２，Ｑ１３をＯＮ状態とする。これにより、トランジスタＱ１１から電流駆動回路５２へトランジスタＱ１３およびソース配線Ｓｊを通して所定電流が流れる。
【０１１１】
このとき、トランジスタＱ１１を流れる電流Ｉ０の値（電流値もＩ０で表す）は、トランジスタＱ１１のソース・ドレイン間電位Ｖｄｓとソース・ゲート間電位Ｖｇｓとに｜Ｖｄｓ｜≧｜Ｖｇｓ｜の関係があるとき、
Ｉ０＝ｋ×μ×（Ｖｇｓ−Ｖｔｈ）２
と表される。即ち、トランジスタＱ１１のゲート・ソース間電位Ｖｇｓは上記の電流Ｉ０に対応した値となる。なお、Ｖｔｈは、トランジスタＱ１１の閾値電圧であり、負の値である。
【０１１２】
その後、制御配線Ｐｉの論理レベルを“Ｌｏｗ”としてトランジスタＱ１２をＯＦＦ状態とすると（図９の時間１９ｔ１）、トランジスタＱ１１のゲート・ソース間電位ＶｇｓがコンデンサＣ１１に保持される。その後、トランジスタＱ１３をＯＦＦ状態とする（図９の時間２０ｔ１）。
【０１１３】
これにより、トランジスタＱ１１にトランジスタＱ１１を流れる電流値を設定することができる。そして、トランジスタＱ１４がＯＮ状態になると、トランジスタＱ１１からトランジスタＱ１４を通して有機ＥＬ素子ＯＬＥＤに駆動電流Ｉｄｓを流す。
【０１１４】
なお、電流駆動回路５２は、図９の時間３ｔ０〜５ｔ０の電流出力動作期間Ｔｏｕｔには、トランジスタＱ１９がＯＮ状態となる。一方、図９の時間４×ｎ×ｔ０＋ｔ０〜４×ｎ×ｔ０＋３ｔ０の間は電流書き込み動作期間Ｔｗｔとなり、シフトレジスタ５１から電流駆動回路５２に順番に選択信号ＰＧｊが与えられ、トランジスタＱ１８，Ｑ１７が順次ＯＮ状態となり（トランジスタＱ１９はＯＦＦ状態となる）、基準電流源６から供給される基準電流Ｉ０がトランジスタＱ１６へ流れる。
【０１１５】
その基準電流Ｉ０の値により、トランジスタＱ１６のゲート・ソース間電位が設定されると、トランジスタＱ１７をＯＦＦ状態として、その電位を保持することにより、ソース配線Ｓｊに一定電流Ｉ０が流れる。その後、トランジスタＱ１８をＯＦＦ状態とする。
【０１１６】
上記の動作において、トランジスタＱ１１を流れる電流Ｉｄｓと、ゲート端子電位Ｖｇと、ドレイン端子電位Ｖｄとを前記の表１のように（１）ないし（３）の状態に変化させてシミュレーションした結果を図１０に示す。
【０１１７】
図１０から判る通り、制御配線Ｐｉが“Ｌｏｗ”となりトランジスタＱ１２がＯＦＦ状態となる直前（時間６０μｓ）では、トランジスタＱ１１を流れる電流Ｉｄｓが一定となっている。このとき、トランジスタＱ１１のゲート電位Ｖｇは、トランジスタＱ１１の閾値電位に対応した電位となっている。このゲート電位Ｖｇは、トランジスタＱ１２をＯＦＦ状態とすることで保持されるので、トランジスタＱ１１は、駆動電流Ｉｄｓを流す状態となる。そして、トランジスタＱ１３をＯＦＦ状態として、トランジスタＱ１５を通してトランジスタＱ１４のゲート端子へＯＮ電位またはＯＦＦ電位を与えることにより、時間分割階調表示が行われる。
【０１１８】
このように時間分割階調表示を行う場合、トランジスタＱ１１に設定する電流Ｉｄｓの値は有機ＥＬ素子ＯＬＥＤに与える最大電流値となる。例えば、６４階調を表示するディスプレイにおいて、４階調レベルをＩｄｓ＝０．１μＡとしたとき、６４階調レベルは１．６μＡとなる。
【０１１９】
このため、ソース配線Ｓｊに存在する浮遊容量が前述の従来技術と同じと仮定すれば、上記トランジスタＱ１１の電流設定期間は、１つの設定期間で０．１μＡの電流値を設定する従来技術と比べて１／１６で済むことになる。
【０１２０】
このように、本実施形態によれば、トランジスタＱ１１の出力電流設定に必要な時間を短くすることができ、より多くのゲート配線を駆動できるので、必要な表示画素数を確保できるという効果は明らかである。
【０１２１】
［実施形態３］
続いて、第３の実施形態について説明する。
【０１２２】
図６に示すように、本実施形態の有機ＥＬディスプレイ装置１１は、第２の実施形態と同様、複数の画素回路Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、ソースドライバ２と、ゲートドライバ３と、電流ドライバ５と、基準電流源６とを備えている。
【０１２３】
図１１は、本実施形態の画素回路Ａｉｊの構成を示す回路図である。
【０１２４】
図１１に示すように、画素回路Ａｉｊは、有機ＥＬ素子ＯＬＥＤ、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＱ２１〜Ｑ２６およびコンデンサＣ２１〜Ｃ２３を有している。この画素回路Ａｉｊは、電源電圧Ｖｐを印加するための電源配線ＰＳと共通電圧Ｖｃｏｍを印加する共通電極との間に、駆動用のトランジスタＱ２１（第１のトランジスタ）と、駆動用のトランジスタＱ２５（第２のトランジスタ）と、有機ＥＬ素子ＯＬＥＤ（表示素子）とが直列に接続された回路構成を有する。
【０１２５】
有機ＥＬ素子ＯＬＥＤは、データ配線Ｄｊと走査配線Ｇｉとの交点付近に配置されており、その陽極としてＩＴＯ等の画素電極が形成され、陰極として共通電圧Ｖｃｏｍが印加される共通電極が形成されている。トランジスタＱ２１のゲート・ドレイン端子間にはスイッチ用のトランジスタＱ２２（第３のトランジスタ）が配置され、トランジスタＱ２１のゲート・ソース端子間にはコンデンサＣ２１が配置されている。また、トランジスタＱ２２のゲート端子は、制御配線Ｃｉに接続されている。トランジスタＱ２１，Ｑ２５の接続点とソース配線Ｓｊとの間にはトランジスタＱ２４（第４のトランジスタ）が配され、このトランジスタＱ２４のゲート端子は制御配線Ｗｉに接続されている。
【０１２６】
トランジスタＱ２５のゲート端子とデータ配線Ｄｊとの間には、スイッチ用のトランジスタＱ２６が配置されている。また、トランジスタＱ２５のゲート端子と電源配線ＰＳとの間にはコンデンサＣ２３が配置されている。また、トランジスタＱ２１のゲート端子はコンデンサＣ２２の一方の端子に接続されている。このコンデンサＣ２２の他方の端子とソース配線Ｓｊとの間には、トランジスタＱ２３（第５のトランジスタ）が接続されている。このトランジスタＱ２３のゲート端子は、制御配線Ｐｉに接続されている。
【０１２７】
コンデンサＣ２１は、トランジスタＱ２１の出力電流を規定するためのゲート電位を保持するコンデンサである。コンデンサＣ２３は、トランジスタＱ２５の出力状態をＯＮ状態またはＯＦＦ状態に規定するゲート電位を保持するコンデンサである。コンデンサＣ２２は、ソース配線Ｓｊの電位ＶａとトランジスタＱ２１のゲート電位Ｖｐ−｜Ｖｔｈ｜の電位差を保持するコンデンサである。コンデンサＣ２２に上記の電位差を保持することで、ソース配線Ｓｊの電位をＶａからＶｘに変化させたとき、トランジスタＱ２１のゲート電位を（その閾値電位のばらつきに依らず）所望の電位とすることができる。
【０１２８】
なお、画素回路ＡｉｊのトランジスタＱ２２，Ｑ２３，Ｑ２６とトランジスタＱ２１，Ｑ２４，Ｑ２５とは、それぞれ図１１においてはｎ型ＴＦＴとｐ型ＴＦＴとであるが、トランジスタＱ２２をトランジスタＱ２１のゲート端子と電源配線ＰＳとの間に配置させ、コンデンサＣ２１をトランジスタＱ２１のゲート端子とドレイン端子との間に配置させ、適正な制御信号を供給できるのであればそれぞれｎ型ＴＦＴ同士であってもよい。
【０１２９】
また、制御配線Ｐｉ，Ｃｉ，Ｗｉは図６のゲートドライバ３に接続されている。ゲートドライバ３は、制御配線Ｃｉについても所定の電位レベルを出力する。電源配線ＰＳは図示しないＤＣ電源回路に接続されている。
【０１３０】
図１２は、本実施形態の電流駆動回路５２の構成を示す回路図である。
【０１３１】
図１２に示すように、電流駆動回路５２は、ＴＦＴからなるトランジスタＱ２７〜Ｑ３２と、コンデンサＣ２４と、遅延回路ＤＬＹ２とを有している。
【０１３２】
遅延回路ＤＬＹ２の入力端には、シフトレジスタ５１の各出力段から出力される選択信号ＰＧｊが入力される。この遅延回路ＤＬＹ２は、入力された選択信号ＰＧｊを所定時間遅延させて出力する。遅延回路ＤＬＹ２の出力端は、トランジスタＱ２９のゲート端子に接続されている。また、選択信号ＰＧｊは、スイッチ用のトランジスタＱ２８のゲート端子にも入力される。
【０１３３】
トランジスタＱ２９のドレイン端子には基準電流源６から供給される基準電流Ｉ０が入力され、ソース端子はトランジスタＱ２７，Ｑ２８，Ｑ３０のドレイン端子に接続されている。トランジスタＱ２８のソース端子は、トランジスタＱ２７のゲート端子に接続されている。トランジスタＱ２７のソース端子はＧＮＤに接続されており、トランジスタＱ２７のゲート端子とソース端子との間にはコンデンサＣ２４が接続されている。トランジスタＱ３０のゲート端子にはコントロール回路４から与えられる出力イネーブル信号ＯＥが入力され、ソース端子はソース配線Ｓｊに接続されている。
【０１３４】
出力イネーブル信号ＯＥは、コントロール回路４から出力され、図１３に示すように周期的にアクティブ（“Ｈｉｇｈ”レベル）となる。遅延回路ＤＬＹ２は、トランジスタＱ２８がＯＦＦしてから、トランジスタＱ２９がＯＦＦとなることを確保するために設けられている。トランジスタＱ２８，Ｑ２９のＯＦＦする順が逆になると、トランジスタＱ２７を流れる電流がＩ０から変化するので、好ましくない。
【０１３５】
トランジスタＱ３０のソース端子には、トランジスタＱ３１，Ｑ３２のドレイン端子が接続されている。トランジスタＱ３１のソース端子には電圧Ｖａが入力され、ゲート端子には制御信号ＰＶが入力される。また、トランジスタＱ３２のソース端子には電圧Ｖｘが入力され、ゲート端子には制御信号ＰＣが入力される。
【０１３６】
これら制御信号ＰＶ，ＰＣは、コントロール回路４から出力され、図１３に示すように周期的にアクティブ（“Ｈｉｇｈ”レベル）となる。
【０１３７】
本実施の形態では、トランジスタＱ２１の閾値補正期間にコンデンサＣ２２のトランジスタＱ２３側の端子に電位Ｖａを与え、一端トランジスタＱ２１をＯＮ状態とし、その後、トランジスタＱ２５をＯＦＦとしてトランジスタＱ２１がＯＦＦ状態となるのを待つ（時間１０ｔ１〜１６ｔ１）。このため、トランジスタＱ２１のゲート電位が上昇し、閾値電位となる。そして、ソース配線Ｓｉの電位をＶｘとし、トランジスタＱ２１をＯＮさせる。このため、コンデンサＣ２２のトランジスタＱ２３側端子の電位が、電位Ｖａを与えたときよりトランジスタＱ２１の電位がより低くなるように（この場合、トランジスタＱ２１はｐ型）、電位Ｖａ，Ｖｘの間の関係はＶａ＞Ｖｘとなる。
【０１３８】
上記のように構成される画素回路ＡｉｊにおけるトランジスタＱ２１の出力電流の設定動作について説明する。この設定動作は、コントロール回路４によって制御されるソースドライバ２およびゲートドライバ３が行なう。図１３は、トランジスタＱ２１の出力電流の設定動作を示すタイミングチャートである。
【０１３９】
まず、駆動用ＴＦＴＱ２１の出力電流値を設定するには、電流駆動回路５２において、出力イネーブル信号ＯＥと制御信号ＰＣとをともに“Ｌｏｗ”とする（図１３の時間８ｔ１）ことにより、トランジスタＱ３０，Ｑ３２をＯＦＦ状態とし、制御信号ＰＶを”Ｈｉｇｈ”にすることによりトランジスタＱ３１をＯＮ状態とする。これにより、ソース配線Ｓｊに電圧Ｖａが与えられる。また、制御配線Ｐｉおよび制御配線Ｃｉの電位レベルを“Ｈｉｇｈ”とするので、トランジスタＱ２３，Ｑ２２がＯＮ状態となる（図１３の時間９ｔ１）。
【０１４０】
そして、走査配線Ｇｉの電位レベルがＨｉｇｈになることにより、トランジスタＱ２６をＯＮ状態として（図１３の時間９ｔ１）、トランジスタＱ２５のゲート端子に一瞬ＯＮ電位を与える。このとき、トランジスタＱ２１のゲート・ドレイン間がトランジスタＱ２２によって短絡され、トランジスタＱ２１はＯＮ状態となる。
【０１４１】
次に、データ配線ＤｊからトランジスタＱ２５のゲート端子にＯＦＦ電位を与え（図１３の時間１０ｔ１〜１１ｔ１）、トランジスタＱ２５をＯＦＦ状態とする。このとき、コンデンサＣ２２の他方端子（トランジスタＱ２３側）にソース配線Ｓｊからの電圧Ｖａが入力されている。
【０１４２】
また、トランジスタＱ２１のゲート・ドレイン間がトランジスタＱ２２で短絡されているので、トランジスタＱ２１のゲート電位は上昇する。トランジスタＱ２１のゲート端子の電位は、ＯＮ状態に対応する電位からＯＦＦ状態に対応する電位に変化する。これにより、トランジスタＱ２１のソース・ゲート間電位が閾値電位となる。このときの電位は、制御配線Ｃｉの電位レベルを“Ｌｏｗ”とすることにより、トランジスタＱ２２をＯＦＦ状態として保持（図１３の１５ｔ１の期間に対応）される。
【０１４３】
次に、制御配線Ｗｉの論理レベルを“Ｌｏｗ”とすることにより、トランジスタＱ２４をＯＮ状態として、トランジスタＱ２１からソース配線Ｓｊに向けて電流を流す。このとき、図１２の電流駆動回路５２において、制御信号ＰＶを“Ｌｏｗ”とすることによりトランジスタＱ３１をＯＦＦ状態とし、制御信号ＰＣを“Ｈｉｇｈ”とすることによりトランジスタＱ３２をＯＮ状態とし、制御信号ＯＥを“Ｌｏｗ”のままとすることによりトランジスタＱ３０をＯＦＦ状態のままとし（図１３の時間１６ｔ１）、ソース配線Ｓｊの電位を電位Ｖｘへ変化させる。
【０１４４】
トランジスタＱ２１へ基準電流Ｉ０を流したいとき、そのトランジスタＱ２１のゲート電位は閾値電位から何Ｖ低くすべきか、概ね判っている。そこで、トランジスタＱ２１のゲート端子に繋がるコンデンサＣ２２の他方端子電位（ソース配線Ｓｊ側電位）を上記電位Ｖａから電位Ｖｘに変化させれば、トランジスタＱ２１が基準電流Ｉ０を流すと予測できる（そのような電圧として電位Ｖｘを設定する）。
【０１４５】
その後、制御配線ＰＣを“Ｌｏｗ”としてトランジスタＱ３２をＯＦＦとし、出力イネーブル信号ＯＥを“Ｈｉｇｈ”とすることによりトランジスタＱ３０をＯＮ状態として（トランジスタＱ３１はＯＦＦ状態）、ソース配線ＳｊをトランジスタＱ２７のソース端子に接続する（図１３の時間２０ｔ１）。このトランジスタＱ２７は、先の実施形態２で示したように、基準電流Ｉ０を流す状態となっているので、トランジスタＱ２１からソース配線Ｓｊを通してトランジスタＱ２７へ向け基準電流Ｉ０が流れる。
【０１４６】
このとき、トランジスタＱ２１の移動度のばらつきによりトランジスタＱ２１のゲート電位が予想値より大きく変化することがあるが、その変化に必要な時間は、（上記予想電位Ｖｘを予め印加できない）実施形態２の構成より短くなる。このときのトランジスタＱ２１のゲート電位をトランジスタＱ２３をＯＦＦ状態とすることで保持し（図１３の時間２３ｔ１）、トランジスタＱ２４をＯＦＦ状態とすることで（図１３の時間２４ｔ１）トランジスタＱ２１の出力電流が設定される。
【０１４７】
なお、電流駆動回路５２のトランジスタＱ２７の出力電流は、トランジスタＱ３０がＯＦＦ状態の時、順次基準電流Ｉ０により書き込まれる。
【０１４８】
このように、ソース配線Ｓｊを通してコンデンサＣ２２の他方端子に電位Ｖａを与え、トランジスタＱ２１の閾値補正を行うことで、トランジスタＱ２１の閾値電圧に依らず、コンデンサＣ２２の他方端子に電位Ｖａを与えれば、トランジスタＱ２１のゲート電位は閾値電位となる。
【０１４９】
このように、本実施の形態では、コンデンサＣ２２の他方端子に所定の電圧Ｖａを与え、上記トランジスタＱ２１の閾値電圧補正を行う。そして、ソース配線Ｓｊを通してコンデンサＣ２２の他方端子電位を変化させることで、トランジスタＱ２１の閾値電圧に依らず、トランジスタＱ２１の出力電流を設定できる。更に、トランジスタＱ２１から電流駆動回路５２のトランジスタＱ２７へ向けて所望の電流を流すことで、トランジスタＱ２１の移動度による出力電流のばらつきが補正できる。
【０１５０】
このように、電位Ｖｘを与える電圧源に繋がるトランジスタＱ３２を用いてソース配線Ｓｊの電位を変化させることで、ソース配線Ｓｊの浮遊容量を短い時間で充電できる。
【０１５１】
従って、電流設定手法を用いても、より短い期間でトランジスタＱ２１の出力電流を設定できる。
【０１５２】
［実施形態４］
続いて、第４の実施形態について説明する。
【０１５３】
本実施形態でも、図６に示す本実施形態の有機ＥＬディスプレイ装置１１と同様に構成されているが、画素回路Ａｉｊが図１４に示すように構成されている。
【０１５４】
図１４に示すように、画素回路Ａｉｊは、有機ＥＬ素子ＯＬＥＤ、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＱ４１〜Ｑ４５およびコンデンサＣ４１，Ｃ４２を有している。この画素回路Ａｉｊは、電源電圧Ｖｐを印加するための電源配線ＰＳと共通電圧Ｖｃｏｍを印加する共通電極との間に、駆動用のトランジスタＱ４１（第１のトランジスタ）と、駆動用のトランジスタＱ４４（第２のトランジスタ）と、有機ＥＬ素子ＯＬＥＤ（表示素子）とが直列に接続された回路構成を有する。
【０１５５】
有機ＥＬ素子ＯＬＥＤは、ある時間帯ではソース配線として使われ、別の時間帯ではデータ配線として使われる共用配線ＳＤｊと走査配線Ｇｉとの交点付近に配置されており、その陽極としてＩＴＯ等の画素電極が形成され、陰極として共通電圧Ｖｃｏｍが印加される共通電極が形成されている。トランジスタＱ４１のゲート・ソース端子間には、コンデンサＣ４１が配置されている。また、トランジスタＱ４１，Ｑ４４の接続点と共用配線ＳＤｊとの間にはスイッチ用のトランジスタＱ４３（第４のトランジスタ）が配され、このトランジスタＱ４３のゲート端子は制御配線Ｗｉに接続されている。
【０１５６】
トランジスタＱ４４のゲート端子と共用配線ＳＤｊとの間には、スイッチ用のトランジスタＱ４５が配置されている。また、トランジスタＱ４５のゲート端子と電源配線ＰＳとの間にはコンデンサＣ４２が配置されている。また、トランジスタＱ４１のゲート端子と配線Ｔｊとの間にはトランジスタＱ４２が接続されている。トランジスタ４２のゲート端子は、制御配線Ｐｉに接続されている。
【０１５７】
なお、画素回路ＡｉｊのトランジスタＱ４２，Ｑ４５とトランジスタＱ４１，Ｑ４３，Ｑ４４とは、それぞれ図１４においてはｎ型ＴＦＴとｐ型ＴＦＴとである。
【０１５８】
図１５は、本実施形態の電流駆動回路５２の構成を示す回路図である。
【０１５９】
図１５に示すように、電流駆動回路５２は、ＴＦＴからなるトランジスタＱ４６〜Ｑ５２と、コンデンサＣ４３，Ｃ４４と、遅延回路ＤＬＹ３とを有している。
【０１６０】
遅延回路ＤＬＹ３の入力端には、シフトレジスタ５１の各出力段から出力される選択信号ＰＧｊが入力される。この遅延回路ＤＬＹ３は、入力された選択信号ＰＧｊを所定時間遅延させて出力する。遅延回路ＤＬＹ３の出力端は、トランジスタＱ４８のゲート端子に接続されている。また、選択信号ＰＧｊは、トランジスタＱ４７のゲート端子にも入力される。
【０１６１】
トランジスタＱ４８のドレイン端子には基準電流源６から供給される基準電流Ｉ０が入力され、ソース端子はトランジスタＱ４６，Ｑ４７，Ｑ４９のドレイン端子に接続されている。トランジスタＱ４７のソース端子は、トランジスタＱ４６のゲート端子に接続されている。トランジスタＱ４６のソース端子はＧＮＤに接続されており、トランジスタＱ４６のゲート端子とソース端子との間にはコンデンサＣ４３が接続されている。トランジスタＱ４９のゲート端子にはコントロール回路４から与えられる出力イネーブル信号ＯＥが入力され、ソース端子は共用配線ＤＳｊに接続されている。
【０１６２】
トランジスタＱ４９のソース端子には、トランジスタＱ５０，Ｑ５１のドレイン端子が接続されている。トランジスタＱ５０のゲート端子には制御信号Ｂｃが入力され、トランジスタＱ５１のゲート端子には制御信号Ｆｃが入力される。また、トランジスタＱ５０，Ｑ５１のソース端子間にはコンデンサＣ４４が接続されている。さらに、トランジスタＱ５１のソース端子には、トランジスタＱ５２のドレイン端子が接続され、トランジスタＱ５２のゲート端子には制御信号Ｃｃが入力され、ソース端子には電圧Ｖａが入力される。そして、トランジスタＱ５０のソース端子には配線Ｔｊが接続されている。
【０１６３】
これらの制御信号Ｂｃ，Ｆｃ，Ｃｃはコントロール回路４から出力される。
【０１６４】
上記のように構成される画素回路ＡｉｊにおけるトランジスタＱ４１の出力電流の設定動作について説明する。この設定動作は、コントロール回路４によって制御されるソースドライバ２およびゲートドライバ３が行なう。図１６は、トランジスタＱ４１の出力電流の設定動作を示すタイミングチャートである。
【０１６５】
本実施形態の画素回路ＡｉｊもトランジスタＱ４１の出力電流値を電流プログラム方式で設定する。但し、図１４に示す画素回路Ａｉｊでは、トランジスタＱ４１のソース・ドレイン間電位を一定の状態として、トランジスタＱ４１のゲート電位が設定される。これは、トランジスタＱ４１のソース・ドレイン間電位の変化により、トランジスタＱ４１を流れる電流の値が微妙に変化するので、予め予想される有機ＥＬ素子ＯＬＥＤの陽極電位に合わせてトランジスタＱ４１のドレイン電位を設定し、そのトランジスタＱ４１を流れる電流の値を設定するためである。
【０１６６】
まず、画素回路Ａｉｊにおいて、走査配線Ｇｉの論理レベルを“Ｈｉｇｈ”とすることによりトランジスタＱ４５をＯＮ状態として（図１６の時間１１ｔ１）、共用配線ＳＤｊからトランジスタＱ４４のゲート端子にＯＦＦ電位を与える。その後、走査配線Ｇｉの論理レベルを“Ｌｏｗ”とすることによりトランジスタＱ４５をＯＦＦ状態として（図１６の時間１２ｔ１）、トランジスタＱ４５をＯＦＦ状態として、トランジスタＱ４４をＯＦＦ状態で保持する。
【０１６７】
次に、電流駆動回路５２において、出力イネーブル信号ＯＥ、制御信号Ｂｃ，Ｃｃを“Ｈｉｇｈ”とすることによりトランジスタＱ４９，Ｑ５０，Ｑ５２をＯＮ状態とする（図１６の時間１３ｔ１）。また、画素回路Ａｉｊにおいて、制御配線Ｐｉの論理レベルを”Ｈｉｇｈ”とし、制御配線Ｗｉの論理レベルを“Ｌｏｗ”とすることによりトランジスタＱ４２，Ｑ４３をＯＮ状態として（図１６の時間１３ｔ１）、トランジスタＱ４１からトランジスタＱ４３を通して電流駆動回路５２へ向け基準電流Ｉ０を流す。なお、本実施形態では、トランジスタＱ４１のゲート端子とトランジスタＱ４１およびトランジスタＱ４４の接続点との間に存在すべき第３のトランジスタは、トランジスタＱ４３、共用配線ＤＳｊ、トランジスタＱ５０、配線Ｔｉ、トランジスタＱ４２により代価されている。
【０１６８】
このとき、トランジスタＱ４１を流れる基準電流Ｉ０は、電流駆動回路５２のトランジスタＱ４６で規定される電流値Ｉ０となる。また、コンデンサＣ４４のトランジスタＱ５２側の電位が電源電圧Ｖａであるとき、トランジスタＱ４１が基準電流Ｉ０を流す状態となっている（但し、このときのトランジスタＱ４１のドレイン電位はＶｐ−｜Ｖｔｈ｜である）。
【０１６９】
次に、電流駆動回路５２において、制御信号Ｂｃを“Ｌｏｗ”とすることによりトランジスタＱ５０をＯＦＦ状態として（図１６の時間１６ｔ１）、共用配線ＤＳｊと配線Ｔｊの接続を絶つ。その後、制御信号Ｆｃを“Ｈｉｇｈ”とすることによりトランジスタＱ５１をＯＮ状態として（図１６の時間１７ｔ１）、共用配線ＤＳｊと配線ＴｊとをコンデンサＣ４４を通して接続する。
【０１７０】
このとき、トランジスタＱ５２，Ｑ５１を通して共用配線ＤＳｊへ電源電圧Ｖａが印加され、その共用配線ＤＳｊの電位は電源電圧Ｖａとなる。一方、トランジスタＱ５０がＯＦＦ状態であり、コンデンサＣ４４のトランジスタＱ５２側の電位が電源電圧Ｖａであるので、トランジスタＱ４１のゲート電位は変化していない。
【０１７１】
次に、制御信号Ｃｃを“Ｌｏｗ”とすることによりトランジスタＱ５２をＯＦＦ状態とすることで（図１６の時間１８ｔ１）、再度トランジスタＱ４１から共用配線ＤＳｊを通して電流駆動回路５２へ向け基準電流Ｉ０が流れる。
【０１７２】
このとき、トランジスタＱ４１のゲート電位は、そのドレイン電位がＶｐ−｜Ｖｔｈ｜のとき基準電流Ｉ０を流す状態となっている。しかし、トランジスタＱ４１のドレイン電位は電源電圧Ｖａに変化している。そして、その変化がコンデンサＣ４４を通してトランジスタＱ４１のゲート電位に影響を与えるので、トランジスタＱ４１のゲート電位は若干変化し、トランジスタＱ４１が基準電流Ｉ０を流す状態となる。
【０１７３】
そして、このトランジスタＱ４１のソース・ドレイン間電位が概ねＶｐ−Ｖａの状態で、トランジスタＱ４１を流れる電流の値がＩ０となるように、トランジスタＱ４１のゲート・ソース間電位Ｖｇｓを設定できる。
【０１７４】
その後、制御配線Ｐｉの論理レベルを“Ｌｏｗ”とすることによりトランジスタＱ４２をＯＦＦとする（図１６の時間１９ｔ１）。これにより、トランジスタＱ４１は、そのゲート電位を保持して基準電流Ｉ０を流す状態となる。
【０１７５】
このように、本実施の形態では、配線Ｔｉが増えるが、共用配線ＤＳｊを用いることにより、データ配線Ｄｊとソース配線Ｓｊとを独立して設ける構成に比べて配線を削減することができる。そして、トランジスタＱ４１のドレイン電圧を予め有機ＥＬ素子ＯＬＥＤに与える電圧に設定して、トランジスタＱ４１を流れる電流を設定できるので、設定電流の誤差が少なくなり、表示品位を上げることができる。また、必要とする配線数も変わらないので、有機ＥＬディスプレイ装置１１のコストを下げることができる。
【０１７６】
なお、図１４の画素回路Ａｉｊでは、トランジスタＱ４１の出力電流を設定するために共用配線ＤＳｊを使うので、トランジスタＱ４４の状態を設定するために共用配線ＤＳｊを使う期間が短くなる。
【０１７７】
そこで、図１６に示すように、共用配線ＤＳｊをトランジスタＱ４１の出力電流を設定のために使っていない時間（図１６では４×ｎ×ｔ０＋ｔ０〜４×ｎ×ｔ０＋３ｔ０）でトランジスタＱ４４の電圧設定が４回できるように、その電圧書き込み時間を短くしてある。
【０１７８】
一方、有機ＥＬディスプレイ装置１１の外部から送られてくるデジタル画像データＤｘの周波数が上がるのは好ましくないので、図１７に示すように、レジスタ２２とアナログスイッチ２４の間に複数のラッチ２５，２６を配置して、データ転送時間が一定の状態で共用配線ＤＳｊへそのデータを出力する時間が例えば２０ｔ１〜２６ｔ１で済むよう、そのタイミングを取る。
【０１７９】
また、このように複数のラッチ２５，２６を設けて、データ転送時間と共用配線ＤＳｊへ出力時間とのタイミングを取ることにより、図７の画素回路Ａｉｊを図１８に示すように変形することも可能である。
【０１８０】
［実施形態５］
続いて、第５の実施形態について説明する。
【０１８１】
本実施形態では、図２に示す本実施形態の有機ＥＬディスプレイ装置１と同様に構成されているが、画素回路Ａｉｊが図１９に示すように構成されている。
【０１８２】
図１９に示す画素回路Ａｉｊは、図１の画素回路Ａｉｊに、更にトランジスタＱ５を備えている。ｎ型ＴＦＴであるトランジスタＱ５は、トランジスタＱ１のドレイン端子とデータ配線Ｄｊとの間に接続されている。また、トランジスタＱ５のゲート端子は、電位配線Ｃｉに接続されている。
【０１８３】
このような画素回路Ａｉｊで、トランジスタＱ１の出力電流値をプログラム（設定）する際、コントロール回路４の制御によるソースドライバ２およびゲートドライバ３の動作により、有機ＥＬ素子ＯＬＥＤへ電流を流さないようにできる。即ち、予めトランジスタＱ３をＯＦＦ状態とし、トランジスタＱ２をＯＮ状態としたとき、一瞬トランジスタＱ５をＯＮ状態とし、データ配線Ｄｊに低電位（ＯＮ電位で良い）を与える。
【０１８４】
このことにより、トランジスタＱ１をＯＮとして、その後、トランジスタＱ１の閾値電圧補正を行う。
【０１８５】
図１の画素回路Ａｉｊでは、図４に示すように、走査配線ＧｉがＨｉｇｈの時間９ｔ１〜１１ｔ１の間に、データ配線Ｄｊを一瞬Ｌｏｗとし（時間９ｔ１〜１０ｔ１）、トランジスタＱ３をＯＮさせている。この期間もトランジスタＱ１の出力電流プログラム時間であるので、有機ＥＬ素子ＯＬＥＤに電流が流れる。仮に、最暗状態（階調０）を表示しようと思っても、この間、有機ＥＬ素子ＯＬＥＤに流れる電流により発光が起こり、輝度が０とはならない（暗室でのコントラストが有限の値となる）。
【０１８６】
一方、図１９の画素回路Ａｉｊでは、走査配線ＧｉがＨｉｇｈの時間９ｔ１〜１１ｔ１の間に、データ配線ＤｊをＨｉｇｈとしても、その後、トランジスタＱ４３をＯＮさせることで、トランジスタＱ４１をＯＮできる。これにより、最暗状態（階調０）で有機ＥＬに流れる電流は０となり、発光が起こらなくなる（暗室でのコントラストが無限大にできる）。
【０１８７】
従って、図１の画素回路構成とは異なり、トランジスタＱ１をＯＮとするために、有機ＥＬ素子ＯＬＥＤに電流を流す必要がなく、高コントラスト化が可能となる。
【０１８８】
なお、上記の各実施形態では、電流駆動型表示素子として有機ＥＬ素子を用いた構成について説明したが、本発明は、他の電流駆動型表示素子を用いた表示装置、例えばＦＥＤにも適用が可能であることは勿論である。
【０１８９】
［実施形態６］
続いて、第６の実施形態について説明する。
【０１９０】
本実施形態では、図２に示す本実施形態の有機ＥＬディスプレイ装置１と同様に構成されているが、画素回路Ａｉｊが図２６に示すように構成されている点が異なる。
【０１９１】
図２６に示す画素回路Ａｉｊは、図１の画素回路Ａｉｊに、トランジスタＱ５，Ｑ６を追加している。
【０１９２】
ｐ型ＴＦＴであるスイッチ用のトランジスタＱ５（第３のトランジスタ）は、駆動用のトランジスタＱ１（第１のトランジスタ）と、駆動用のトランジスタＱ３（第２のトランジスタ）との間に配置されている。また、ｎ型ＴＦＴであるスイッチ用のトランジスタＱ６は駆動用トランジスタＱ１のゲート端子と、スイッチ用のトランジスタＱ２（第３のトランジスタ）のゲート端子との間に配置されている。また、トランジスタＱ５のゲート端子には制御配線Ｒｉが接続され、トランジスタＱ６のゲート端子には制御配線Ｃｉが接続されている。
【０１９３】
なお、トランジスタＱ５は、トランジスタＱ３と有機ＥＬ素子ＯＬＥＤとの間に配置されていてもよい。
【０１９４】
このような画素回路Ａｉｊを構成すれば、トランジスタＱ３の動作状態（ＯＮ状態またはＯＦＦ状態）に関わらず、制御配線Ｒｉの電位をＨｉｇｈとすることでトランジスタＱ１から有機ＥＬ素子ＯＬＥＤへ向けて流れる電流を０にできる。また、制御配線Ｐｉの電位をＬｏｗとしている間に制御配線Ｃｉの電位をＨｉｇｈとすることで、トランジスタＱ１のゲート電圧をＯＮ状態とできる。
【０１９５】
そこで、トランジスタＱ１の出力電流値をプログラム（設定）する際のタイミングを図２７に示す。
【０１９６】
図２６の画素回路Ａｉｊでは、図２７に示すように、電位配線Ｕｉの電位をＶｐとし、制御配線Ｒｉの電位をＨｉｇｈとし（時間１２ｔ１〜２４ｔ１）、トランジスタＱ５をＯＦＦ状態としている間に、制御配線Ｃｉの電位を一瞬Ｈｉｇｈとし（時間１３ｔ１〜１４ｔ１）、トランジスタＱ６をＯＮさせている。これにより、トランジスタＱ１は、ゲート端子が制御配線Ｐｉに接続されてＯＮ状態となる。
【０１９７】
次に、制御配線Ｐｉの電位をＨｉｇｈとし（時間１６ｔ１〜２２ｔ１）、トランジスタＱ２をＯＮさせる。これにより、トランジスタＱ１のソース端子からゲート端子に向けて電流が流れるので、トランジスタＱ１は、ゲート端子電圧がＶｐ−｜Ｖｔｈ｜（Ｖｔｈ＜０）となることでＯＦＦ状態となる。
【０１９８】
電位配線ＵｉとトランジスタＱ１のゲート端子との間の電位差は、制御配線Ｐｉの電位をＬｏｗとし、トランジスタＱ２をＯＦＦさせる（時間２２ｔ１）ことにより、コンデンサＣ１に保持される。そこで、電位配線Ｕｉの電位をＶｐからＶｐ−Ｖａに変化させると共に、制御配線Ｒｉの電位をＬｏｗとする（時間２４ｔ１）ことで、トランジスタＱ１の閾値電圧Ｖｔｈに依らず、トランジスタＱ１を流れる電流を一定にできる。
【０１９９】
このように、本実施形態の画素回路構成では、トランジスタＱ３と直列に接続されたトランジスタＱ５を設け、このトランジスタＱ５をＯＦＦさせている期間にトランジスタＱ１の出力電流値を設定するように構成されている。これにより、図１の画素回路構成とは異なり、トランジスタＱ１をＯＮとするために、有機ＥＬ素子ＯＬＥＤに電流を流す必要がなく、高コントラスト化が可能となる。また、トランジスタＱ５をＯＦＦとする期間を数選択期間または数選択期間に１選択期間未満の期間を加えた期間として、その期間を用いて、トランジスタＱ１の出力電流を設定すれば、その出力電流設定期間を確保しつつ、時間分割階調に必要な短い選択時間に対応できる。つまり、時間分割階調では短くなる選択期間を複数用いて出力電流設定を行うことにより、電流設定に必要な時間を確保できる。そして、その電流設定を最長サブフレーム期間で行えば、階調誤差が少なくなる。ただし、電流設定期間が余りに長いと階調誤差が大きくなるので、数選択期間程度とすることが望ましい。
【０２００】
なお、上記の各実施形態では、電流駆動型表示素子として有機ＥＬ素子を用いた構成について説明したが、本発明は、他の電流駆動型表示素子を用いた表示装置、例えばＦＥＤにも適用が可能であることは勿論である。
【０２０１】
この画素を用いて特開２００４−４５０１号公報や特開２００４−２７１８９９号公報に示された時間分割階調駆動方法を用いた例を図２８および図２９に示す。
【０２０２】
図２８は、駆動データＤの個数が８個であり、表示する階調数が６４階調である場合を示している。駆動データＤの順番がＤ６：Ｄ５：Ｄ４：Ｄ１：Ｄ０：Ｄ２：Ｄ３：Ｄ７であり、選択線数を３２０本とすると、各駆動データＤの重みが５０７：４６８：４２９：７８：３９：１５６：２７３：５４６、即ち１３：１２：１１：２：１：４：７：１４であることが判る（なおこの比率の場合、正確には６５階調となる）。
【０２０３】
このように、駆動データＤ０の選択期間が３９選択期間もあるので、図２７に示すように数選択期間ほど非表示期間が発生しても、大きな階調エラーとはならない。
【０２０４】
従って、特開２００４−４５０１号公報に示された時間分割階調駆動方法を用いれば、重みが１２：１３：１：４：７：２：１２：１３や、１２：１３：１２：２：７：４：１：１３や、１３：１４：７：４：１：２：１１：１２など、各データ配線Ｄｊに供給する連続する８個のデータを駆動データＤ０〜Ｄｎ−１が各１回含まれる多くのパターンが見つかる。
【０２０５】
また、図２９は、駆動データＤの個数が１０個であり、表示する階調数が２５６階調である場合を示している。駆動データＤの順番がＤ８：Ｄ５：Ｄ２：Ｄ３：Ｄ０：Ｄ４：Ｄ１：Ｄ６：Ｄ７：Ｄ９であり、各駆動データの重みが５７２：３５２：４４：８８：１１：１７６：２２：５０６：５２８：５６１、即ち５２：３２：４：８：１：１６：２：４６：４８：５１であることが判る（なおこの比率の場合、正確には２６１階調となる）。
【０２０６】
このように、特開２００４−４５０１号公報に示された時間分割階調駆動方法を用いれば、重みが４８：４８：４８：８：１：１６：２：４：３２：５３や５１：３２：４：８：１：２：１６：４８：４７：５１など、各データ配線Ｄｊに供給する連続する１０個のデータを駆動データＤ０〜Ｄｎ−１が各１回含まれる多くのパターンが見つかる。
【産業上の利用可能性】
【０２０７】
本発明の表示装置は、時間分割によるデジタル階調駆動で電流駆動型表示素子をアクティブマトリックス駆動する表示装置において、有機ＥＬ素子に流す電流を駆動用のＴＦＴに設定する時間を短縮することができるので、電流駆動型表示素子を用いた表示素子に好適に利用が可能である。
【図面の簡単な説明】
【０２０８】
【図１】本発明の第１の実施形態の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図２】上記第１の実施形態の有機ＥＬディスプレイ装置の要部の構成を示すブロック図である。
【図３】上記有機ＥＬディスプレイ装置における各走査配線の画素回路Ａｉｊに与えられる時間分割階調表示データを示す図である。
【図４】上記画素回路における駆動用のトランジスタの出力電流の設定動作を示すタイミングチャートである。
【図５】上記駆動用のトランジスタのゲート電位を設定する動作において駆動用のトランジスタを流れる電流Ｉｄｓと、ゲート端子電位Ｖｇと、ドレイン端子電位Ｖｄとを変化させてシミュレーションした結果を示す図である。
【図６】本発明の第２の実施形態の有機ＥＬディスプレイ装置の構成を示すブロック図である。
【図７】本発明の第２の実施形態の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図８】本発明の第２の実施形態の有機ＥＬディスプレイ装置における電流駆動回路の構成を示す回路図である。
【図９】図７の画素回路における駆動用のトランジスタの出力電流の設定動作を示すタイミングチャートである。
【図１０】図７の画素回路における駆動用のトランジスタのゲート電位を設定する動作において駆動用のトランジスタを流れる電流Ｉｄｓと、ゲート端子電位Ｖｇと、ドレイン端子電位Ｖｄとを変化させてシミュレーションした結果を示す図である。
【図１１】本発明の第３の実施形態の有機ＥＬディスプレイ装置における電流駆動回路の構成を示す回路図である。
【図１２】本発明の第３の実施形態の有機ＥＬディスプレイ装置における電流駆動回路の構成を示す回路図である。
【図１３】図１１の画素回路における駆動用のトランジスタの出力電流の設定動作を示すタイミングチャートである。
【図１４】本発明の第４の実施形態の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図１５】本発明の第４の実施形態の有機ＥＬディスプレイ装置における電流駆動回路の構成を示す回路図である。
【図１６】図１４の画素回路における駆動用のトランジスタの出力電流の設定動作を示すタイミングチャートである。
【図１７】本発明の第２の実施形態の有機ＥＬディスプレイ装置の変形例の構成を示すブロック図である。
【図１８】上記変形例の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図１９】本発明の第５の実施形態の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図２０】従来の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図２１】従来の他の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図２２】実施形態１で用いた時間分割階調駆動方法の各駆動データの重みを示す図である。
【図２３】図２２に示す時間分割階調駆動方法の駆動タイミングの前半部分を示すタイミングチャートである。
【図２４】図２２に示す時間分割階調駆動方法の駆動タイミングの後半部分を示すタイミングチャートである。
【図２５】実施形態１で用いた時間分割階調駆動方法の各駆動データの他の重みを示す図である。
【図２６】本発明の第６の実施形態の有機ＥＬディスプレイ装置における画素回路の構成を示す回路図である。
【図２７】上記画素回路における駆動用のトランジスタの出力電流の設定動作を示すタイミングチャートである。
【図２８】実施形態６で用いた時間分割階調駆動方法の各駆動データの重みを示す図である。
【図２９】実施形態６で用いた時間分割階調駆動方法の各駆動データの他の重みを示す図である。
【符号の説明】
【０２０９】
１        有機ＥＬディスプレイ装置
２        ゲートドライバ（電流値設定手段）
３        ソースドライバ（電流値設定手段）
４        コントロール回路
５２        電流駆動回路
Ａｉｊ      画素回路（画素）
Ｄｊ        データ配線（データ線）
ＤＳｊ      共用配線（データ線，電流供給線）
Ｇｉ        走査配線
ＯＬＥＤ    有機ＥＬ素子
ＰＳ        電源配線
Ｓｊ        ソース配線（電流供給線）
Ｑ１，Ｑ１１，Ｑ２１，Ｑ４１    トランジスタ（第１のトランジスタ）
Ｑ２，Ｑ３，Ｑ１２，Ｑ２２    トランジスタ（第３のトランジスタ）
Ｑ３，Ｑ１４，Ｑ２５，Ｑ４４    トランジスタ（第２のトランジスタ）
Ｑ１３，Ｑ２４，Ｑ４３    トランジスタ（第４のトランジスタ）
Ｑ２３，Ｑ１５    トランジスタ（第５のトランジスタ）
【図１】
2006030946.tif 000004
【図２】
2006030946.tif 000005
【図３】
2006030946.tif 000006
【図４】
2006030946.tif 000007
【図５】
2006030946.tif 000008
【図６】
2006030946.tif 000009
【図７】
2006030946.tif 000010
【図８】
2006030946.tif 000011
【図９】
2006030946.tif 000012
【図１０】
2006030946.tif 000013
【図１１】
2006030946.tif 000014
【図１２】
2006030946.tif 000015
【図１３】
2006030946.tif 000016
【図１４】
2006030946.tif 000017
【図１５】
2006030946.tif 000018
【図１６】
2006030946.tif 000019
【図１７】
2006030946.tif 000020
【図１８】
2006030946.tif 000021
【図１９】
2006030946.tif 000022
【図２０】
2006030946.tif 000023
【図２１】
2006030946.tif 000024
【図２２】
2006030946.tif 000025
【図２３】
2006030946.tif 000026
【図２４】
2006030946.tif 000027
【図２５】
2006030946.tif 000028
【図２６】
2006030946.tif 000029
【図２７】
2006030946.tif 000030
【図２８】
2006030946.tif 000031
【図２９】
2006030946.tif 000032