(57)【要約】【課題】本発明は、残像を最小化できるようにしたプラズマ表示装置とその駆動方法を提供するためのものである。【解決手段】本発明に係るプラズマ表示装置は、 高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加する第１駆動部と、高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加する第２駆動部と、前記第２サステインパルスの電圧が前記高電圧レベルに維持される間、前記第１サステインパルスの電圧を変化させる制御部とを備える。【選択図】図３
2006171740.tif 000002
【特許請求の範囲】
【請求項１】
高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加する第１駆動部と、
高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加する第２駆動部と、
前記第２サステインパルスの電圧が前記高電圧レベルに維持される間、前記第１サステインパルスの電圧を変化させる制御部と、
を備えることを特徴とするプラズマ表示装置。 
【請求項２】
第１サステインパルスは、前記低電圧レベルから前記高電圧レベルに上昇する上り区間、前記高電圧レベルに維持される高電位クランピング区間、前記高電圧レベルから前記低電圧レベルに下降する下り区間及び前記低電圧レベルに維持される低電位クランピング区間を含み、
前記第２サステインパルスは前記上り区間と前記高電位クランピング区間との間に、前記低電圧レベルを維持した後、前記高電位クランピング区間の間に、前記低電圧レベルから前記高電圧レベルに上昇した後、前記下り区間と前記低電位クランピング区間の間に、前記高電圧レベルを維持した後、前記低電位クランピング区間の間、前記高電圧レベルから前記低電圧レベルに下降することを特徴とする請求項１に記載のプラズマ表示装置。 
【請求項３】
前記第１電極はスキャン電極であることを特徴とする請求項２に記載のプラズマ表示装置。
【請求項４】
前記第２電極はサステイン電極であることを特徴とする請求項２に記載のプラズマ表示装置。 
【請求項５】
第１サステインパルスは前記低電圧レベルから前記高電圧レベルに上昇する上り区間、前記高電圧レベルに維持される高電位クランピング区間、前記高電圧レベルから前記低電圧レベルに下降する下り区間及び前記低電圧レベルに維持される低電位クランピング区間を含み、
前記第２サステインパルスは前記上り区間の間、前記高電圧レベルを維持した後、前記高電圧レベルから前記低電圧レベルに下降して前記低電圧レベルを維持した後、前記高電位クランピング区間の全体区間の間に、前記低電圧レベルから前記高電圧レベルに上昇し、前記下り区間の間、前記高電圧レベルを維持することを特徴とする請求項１に記載のプラズマ表示装置。
【請求項６】
前記高電位クランピング区間は、前記第２サステインパルスが前記低電圧レベルを維持する区間より長いことを特徴とする請求項５に記載のプラズマ表示装置。
【請求項７】
前記第１電極はスキャン電極であることを特徴とする請求項５に記載のプラズマ表示装置。 
【請求項８】
前記第２電極はサステイン電極であることを特徴とする請求項５に記載のプラズマ表示装置。 
【請求項９】
高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加するステップと、
高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加するステップと、
前記第２サステインパルスの電圧が前記高電圧レベルに維持される間、前記第１サステインパルスの電圧を変化させるステップと、
を含むことを特徴とするプラズマ表示装置の駆動方法。 
【請求項１０】
第１サステインパルスは前記低電圧レベルから前記高電圧レベルに上昇する上り区間、前記高電圧レベルに維持される高電位クランピング区間、前記高電圧レベルから前記低電圧レベルに下降する下り区間及び前記低電圧レベルに維持される低電位クランピング区間を含み、
第２サステインパルスは、前記上り区間と前記高電位クランピング区間の間、前記低電圧レベルを維持した後、前記高電位クランピング区間の間に、前記低電圧レベルから前記高電圧レベルに上昇した後、前記下り区間と前記低電位クランピング区間の間、前記高電圧レベルを維持した後、前記低電位クランピング区間の間、前記高電圧レベルから前記低電圧レベルに下降することを特徴とする請求項９に記載のプラズマ表示装置の駆動方法。
【請求項１１】
前記第１電極はスキャン電極であることを特徴とする請求項１０に記載のプラズマ表示装置の駆動方法。
【請求項１２】
前記第２電極はサステイン電極であることを特徴とする請求項１０に記載のプラズマ表示装置の駆動方法。
【請求項１３】
第１サステインパルスは前記低電圧レベルから前記高電圧レベルに下降する上り区間、前記高電圧レベルに維持される高電位クランピング区間、前記高電圧レベルから前記低電圧レベルに下降する下り区間及び前記低電圧レベルに維持される低電位クランピング区間を含み、
前記第２サステインパルスは、前記上り区間の間、前記高電圧レベルを維持し、前記高電圧レベルから前記低電圧レベルに下降した後、前記低電圧レベルを維持した後、前記高電位クランピング区間の間、前記低電圧レベルから前記高電圧レベルに上昇し、前記下り区間の間、前記高電圧レベルを維持することを特徴とする請求項９に記載のプラズマ表示装置の駆動方法。
【請求項１４】
前記高電位クランピング区間は、前記第２サステインパルスが前記低電圧レベルを維持する区間より長いことを特徴とする請求項１３に記載のプラズマ表示装置の駆動方法。
【請求項１５】
前記第１電極はスキャン電極であることを特徴とする請求項１３に記載のプラズマ表示装置の駆動方法。
【請求項１６】
前記第２電極はサステイン電極であることを特徴とする請求項１３に記載のプラズマ表示装置の駆動方法。
【請求項１７】
高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加するステップと、
高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加するステップと、
前記第２サステインパルスの電圧が前記高電圧レベルを維持する間、前記第１サステインパルスの電圧を変化させるステップと、
前記第１サステインパルスの電圧が前記高電圧レベルを維持する間、前記第２サステインパルスの電圧を変化させるステップと、
を含むことを特徴とするプラズマ表示装置の駆動方法。
【請求項１８】
第１サステインパルスは前記低電圧レベルから前記高電圧レベルに上昇する上り区間、前記高電圧レベルに維持される高電位クランピング区間、前記高電圧レベルから前記低電圧レベルに下降する下り区間及び前記低電圧レベルに維持される低電位クランピング区間を含み、
前記第２サステインパルスは、前記上り区間の間、高電圧レベルを維持した後、前記高電圧レベルから前記低電圧レベルに下降し、前記低電圧レベルを維持した後、前記高電位クランピング区間の全体期間の間に、前記低電圧レベルから前記高電圧レベルに上昇し、前記下り区間の間、前記高電圧レベルを維持することを特徴とする請求項１７に記載のプラズマ表示装置の駆動方法。
【請求項１９】
前記高電位クランピング区間は、前記第２サステインパルスが前記低電圧レベルを維持する区間より長いことを特徴とする請求項１８に記載のプラズマ表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルに関し、特に、残像を最小化できるようにしたプラズマ表示装置とその駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル(Plasma Display Panel : 以下 "ＰＤＰ"という)は、He+Xe、Ne+Xe、He+Xe+Neなどの不活性混合ガスが放電する際に発生する紫外線が蛍光体を発光させることによって画像を表示することになる。このようなＰＤＰは薄膜化と大型化が容易であるだけでなく、最近の技術開発に助けられて画質が向上している。
【０００３】
図１を参照すれば、３電極交流面放電型ＰＤＰの放電セルは、上部基板１６上に形成されたスキャン電極(Y)及びサステイン電極(Z)と、下部基板１４上に形成されたアドレス電極(X)とを備える。  
【０００４】
スキャン電極(Y)とサステイン電極(Z)の各々は、透明電極と、透明電極の線幅より小さな線幅を有し、透明電極の 一側縁部に形成される金属バス電極を含む。透明電極は、通常、インジウムチンオキサイド(Indium-Tin-Oxide : ITO)で上部基板１６上に形成される。金属バス電極は、通常、クロム(Cr)などの金属で透明電極上に形成されて、抵抗の高い透明電極による電圧の降下を縮める役割をする。
【０００５】
スキャン電極(Y)とサステイン電極(Z)が並んで形成された上部基板１６には上部誘電体層１２と保護膜１０が積層される。上部誘電体層１２にはプラズマ放電の際に発生した壁電荷が蓄積される。保護膜１０はプラズマ放電の際に発生したスパッタリングによる上部誘電体層１２の損傷を防止すると共に、２次電子の放出効率を上げることになる。保護膜１０としては、通常、酸化マグネシウム(MgO)が用いられる。
【０００６】
アドレス電極(X)が形成された下部基板１４上には下部誘電体層１８、隔壁８が形成され、下部誘電体層１８と隔壁８の表面には蛍光体層６が塗布される。アドレス電極(X)はスキャン電極(Y)及びサステイン電極(Z)と交差する方向に形成される。隔壁８はアドレス電極(X)と並んで形成されて放電により生成した紫外線及び可視光が隣接した放電セルに漏洩されることを防止する。蛍光体層６はプラズマ放電の際に発生した紫外線により励起されて、赤色、緑色または青色中のいずれかの１つの可視光線を発生することになる。上／下部基板１６、１４と隔壁６との間に設けられた放電空間には不活性混合ガスが注入される。
【０００７】
ＰＤＰは画像の階調を具現するために、１フレームを発光回数が異なる幾つのサブフィールドに分けて時分割駆動することになる。各サブフィールドは全画面を初期化させるためのリセット期間と、アドレス電極を選択して、選択されたアドレス電極からセルを選択するためのアドレス期間と、放電回数によって階調を具現するサステイン期間とに分けられる。ここで、リセット期間は上りランプ波形が印加されるセットアップ区間と下りランプ波形が印加されるセットダウン区間とに分けられる。
【０００８】
例えば、２５６階調に画像を表示しようとする場合、１／６０秒に該当するフレーム区間(16.67ms)は８個のサブフィールド(SF1乃至SF8)に分けられる。８個のサブフィールド(SF1乃至SF8)の各々は、前述のように、リセット期間、アドレス期間及びサステイン期間に分けられる。各サブフィールドのリセット期間とアドレス期間は、各サブフィールド毎に同一な反面に、サステイン期間は各サブフィールドで２ｎ(n=０、１、２、３、４、５、６、７)の割合で増加される。
【０００９】
図２は、１つのサブフィールドに印加されるＰＤＰの駆動波形を示す。
【００１０】
図２において、Ｙはスキャン電極を表し、Ｚはサステイン電極を表す。そして、Ｘはアドレス電極を表す。
【００１１】
図２を参照すれば、ＰＤＰは全画面を初期化させるためのリセット期間(RPD)、放電セルを選択するためのアドレス期間(APD)及び選択された放電セルの放電を維持させるためのサステイン期間(SPD)に分けて駆動される。
【００１２】
リセット期間(RPD)でスキャン電極(Y)にリセットパルス(RP)が印加される。リセットパルス(RP)はランプ波形態でセットアップ(Set-up)の際に電圧が増加し、セットダウン(Set-down)の際は電圧が減少する形態を有する。セットアップの際、スキャン電極(Y)とサステイン電極(Z)との間でリセット放電が発生して全画面のセル内には微弱な放電が起こることになって、セル内に壁電荷が生成する。次に、セットダウンの際に減少する電圧により不要な荷電粒子が部分的に消去されて壁電荷が誤放電を起こさなく、かつ、次のアドレス放電を助ける程で減少することになる。この壁電荷の減少のために、リセットパルス(RP)のセットダウン区間でサステイン電極(Z)に正極性(+)の直流電圧(Vs)を印加する。この正極性(+)の直流電圧(Vs)に対し、リセットパルス(RP)は徐々に減少する形態で印加されるので、セットダウンの際、スキャン電極(Y)がサステイン電極(Z)に対して相対的な負極性(-)になることにより、即ち、極性が反転することによって、セットアップ区間に生成した壁電荷が減少することになる。このようにリセットパルス(RP)の供給によりリセット放電が起こることになり、アドレス放電に必要な壁電荷が全画面のセルに均一に形成される。
【００１３】
アドレス期間(APD)において、スキャン電極(Y)にスキャンパルス(SP)が印加されると共に、アドレス電極(X)にデータパルス(DP)が印加されることにより、アドレス放電が発生することになる。このアドレス放電で形成された壁電荷は他の放電セルがアドレスされる区間の間維持される。
【００１４】
サステイン期間(SPD)ではスキャン電極(Y)にサステイン電圧のサステインパルス(SUSPY)が先に印加された後に、サステイン電極(Z)とスキャン電極(Y)に交互にサステインパルス(SUSPY、SUSPZ)が連続に印加される。これによって、アドレス放電により選択されたセルはセル内の壁電圧とサステイン電圧(Vsus)が加えられながらサステインパルス(SUSPY、SUSPZ)が印加される度にスキャン電極(Y)とサステイン電極(Z)との間にサステイン放電、即ち、表示放電が起こることになる。言い換えると、サステイン期間(SPD)では、サステイン電極(Z)とアドレス電極(X)に基底電圧(GND)が印加された状態でスキャン電極(Y)の電圧が基底電圧(GND)からサステイン電圧(Vsus)に上昇すれば、スキャン電極(Y)とサステイン電極(Z)との間に強い面放電が生じることになり、スキャン電極(Y)とアドレス電極(X)に基底電圧(GND)が印加された状態でサステイン電極(Z)の電圧が基底電圧(GND)からサステイン電圧(Vsus)に上昇すれば、サステイン電極(Z)とスキャン電極(Y)との間に強い面放電が生じることになる。
【００１５】
一方、サステイン期間(SPD)間、アドレス期間に選択されていない非選択セル内にはセル内の壁電圧と外部電圧との和が放電開始電圧より低いので、サステイン放電が起こらない。サステイン放電が完了した後にはサステイン放電によりセル内に残留する壁電荷を消去するための消去信号(図示していない)がスキャン電極(Y)やサステイン電極(Z)に印加される。
【００１６】
このような、一般的なＰＤＰの駆動方法は、サステイン放電間の放電遅延により特定の画像を一定時間間具現する際(即ち、停止映像を表示する際)、残像が発生する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、残像を最小化できるようにしたプラズマ表示装置とその駆動方法を提供することを目的とする。
【００１８】
前記の目的の他に、本発明の他の目的及び特徴は、添付の図面を参照した実施形態に対する説明を通じて明らかに表れることになる。
【課題を解決するための手段】
【００１９】
前記の目的の達成のために、本発明に係るプラズマ表示装置は、高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加する第１駆動部と、高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加する第２駆動部と、前記第２サステインパルスの電圧が前記高電圧レベルに維持される間、前記第１サステインパルスの電圧を変化させる制御部と、を備える。
【００２０】
第１サステインパルスは前記低電圧レベルから前記高電圧レベルに上昇する上り区間、前記高電圧レベルに維持される高電位クランピング区間、前記高電圧レベルから前記低電圧レベルに下降する下り区間及び前記低電圧レベルに維持される低電位クランピング区間を含む。
【００２１】
前記第２サステインパルスは前記上り区間と前記高電位クランピング区間の間、前記低電圧レベルを維持した後、前記高電位クランピング区間の間前記低電圧レベルから前記高電圧レベルに上昇した後、前記下り区間と前記低電位クランピング区間の間、前記高電圧レベルを維持した後、前記低電位クランピング区間の間、前記高電圧レベルから前記低電圧レベルに下降する。
【００２２】
前記第１電極はスキャン電極であり、前記第２電極はサステイン電極である。 
【００２３】
前記第２サステインパルスは前記上り区間の間、前記高電圧レベルを維持した後、前記高電圧レベルから前記低電圧レベルに下降し、前記低電圧レベルを維持した後、前記高電位クランピング区間の全体区間の間に、前記低電圧レベルから前記高電圧レベルに上昇し、前記下り区間の間前記高電圧レベルを維持する。 
【００２４】
前記高電位クランピング区間は、前記第２サステインパルスが前記低電圧レベルを維持する区間より長い。 
【００２５】
本発明に係るプラズマ表示装置の駆動方法は、高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加するステップと、高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加するステップと、前記第２サステインパルスの電圧が前記高電圧レベルに維持される間、前記第１サステインパルスの電圧を変化させるステップと、を含む。
【００２６】
本発明に係るプラズマ表示装置の駆動方法は、高電圧レベルと低電圧レベルとを有する第１サステインパルスを第１電極に印加するステップと、高電圧レベルと低電圧レベルとを有する第２サステインパルスを第２電極に印加するステップと、前記第２サステインパルスの電圧が前記高電圧レベルを維持する間、前記第１サステインパルスの電圧を変化させるステップと、前記第１サステインパルスの電圧が前記高電圧レベルを維持する間、前記第２サステインパルスの電圧を変化させるステップと、を含む。
【発明の効果】
【００２７】
本発明に係るプラズマ表示装置とその駆動方法は、サステイン放電間の放電遅延を最小化して特定の画像が一定時間間具現される際(即ち、停止映像が表示される際) 発生する残像を最小化することができる。また、本発明は、スキャン電極及びサステイン電極に印加されるサステインパルスを一部重畳させることによって、サステイン放電時に面放電及び対向放電を同時に発生させて放電効率及び輝度を向上させることができるだけでなく、サステイン期間が減少されて消費電力を減少させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、図３乃至図１１を参照しつつ本発明の望ましい実施形態に対して説明する。
【００２９】
〔第１実施形態〕
図３は本発明の実施形態に係るＰＤＰの駆動方法を示す波形図であり、図４は図３に図示されたサステイン期間のＡ部分を拡大して示す波形図である。
【００３０】
図３及び図４を参照すれば、本発明の第１実施形態に係るＰＤＰの駆動方法は、所定の映像を表示するために１フレームの各サブフィールド毎にスキャン電極(Y)にリセットパルス(RP)を印加してリセット放電を発生させて放電セルを初期化させるためのリセット期間(RPD)、アドレス電極(X)にデータパルス(DP)を供給すると共に、スキャン電極(Y)に走査パルス(SP)を印加してアドレス放電を発生させて放電セルを選択するためのアドレス期間(APD) 及びスキャン電極(Y)に印加される第１サステインパルス(SUSPY)とサステイン電極(Z)に印加される第２サステインパルス(SUSPZ)の一部を重畳させて第１サステインパルス(SUSPY)の上り区間(T１)と下り区間(T２)毎にサステイン放電を発生させてアドレス期間(APD)から選択された放電を維持させるためのサステイン期間(SPD)に分けて駆動される。
【００３１】
リセット期間(RPD)にはスキャン電極(Y)にリセットパルス(RP)が印加される。  リセットパルス(RP)はランプ波形態でセットアップ(Set-up)の際に電圧が増加し、セットダウン(Set-down)の際に電圧が減少する形態を有する。セットアップの際、スキャン電極(Y)とサステイン電極(Z)との間でリセット放電が発生して全画面のセル内には微弱な放電が起こることになってセル内に壁電荷が生成する。次に、セットダウンの際、減少する電圧により不要な荷電粒子が部分的に消去されて壁電荷が誤放電を起こさなくて、かつ、次のアドレス放電を助ける程に減少することになる。この壁電荷の減少のために、リセットパルス(RP)のセットダウン区間でサステイン電極(Z)に正極性(+)の直流電圧(Vs)を印加する。この正極性(+)の直流電圧(Vs)に対してリセットパルス(RP)は徐々に減少する形態で印加されるのでセットダウンの際、スキャン電極(Y)がサステイン電極(Z)に対して相対的な負極性(-)になることにより、即ち、極性が反転することによって、セットアップ区間に生成した壁電荷が減少することになる。このようにリセットパルス(RP)の供給によりリセット放電が起こることになり、アドレス放電に必要な壁電荷が全画面のセルに同一に形成される。
【００３２】
アドレス期間(APD)にはスキャン電極(Y)にスキャンパルス(SP)が印加されると 共に、アドレス電極(X)にデータパルス(DP)が印加されることによって、アドレス放電が発生することになる。このアドレス放電で形成された壁電荷は他の放電セルがアドレスされる区間の間維持される。
【００３３】
サステイン期間(SPD)にはサステイン電圧レベル(Vsus)の第１及び第２サステインパルス(SUSPY、SUSPZ)がスキャン電極(Y)及びサステイン電極(Z)に交互に印加される。この際、第２サステインパルス(SUSPZ)は第１サステインパルス(SUSPY)と一部重畳されるようにサステイン電極(Z)に印加される。これによって、第１サステインパルス(SUSPY)が上昇する上り区間(T１)と第１サステインパルス(SUSPZ)が下降する下り区間(T４)ではサステイン放電が発生することになる。即ち、サステイン期間(SPD)間アドレス放電により選択されたセルは、セル内の壁電圧とサステイン電圧(Vsus)が加えられながらスキャン電極(Y)に印加される第１サステインパルス(SUSPY)の上り区間(T１)及び下り区間(T４)度にサステイン放電、即ち、表示放電が起こることになる。この際、第１サステインパルス(SUSPY)は第２サステインパルス(SUSPZ)が基底電圧(GND)を維持する低電位クランピング区間中、第１区間(T１)に基底電圧(GND)でサステイン電圧レベル(Vsus)に上昇し、第２サステインパルス(SUSPZ)がサステイン電圧レベル(Vsus)を維持する高電位クランピング区間中、第４区間(T４)にサステイン電圧レベル(Vsus)から基底電圧(GND)に下降し、第２サステインパルス(SUSPZ)がサステイン電圧レベル(Vsus)を高電位クランピング区間中、第５区間(T５)と第２サステインパルス(Vsus)がサステイン電圧レベル(Vsus)から基底電圧(GND)に下降する第６区間(T６)に基底電圧(GND)を維持する。また、第１サステインパルス(SUSPY)は第２サステインパルス(SUSPZ)が基底電圧(GND)を維持する低電位クランピング区間中、第２区間(T２)と第２サステインパルス(SUSPZ)が基底電圧(GND)からサステイン電圧レベル(Vsus)に上昇する第３区間(T３)にサステイン電圧レベル(Vsus)を維持する。ここで、第２サステインパルス(SUSPZ)は第１サステインパルス(SUSPY)と対応して上昇、維持及び下降する区間のみ異なるだけであり、第１サステインパルス(SUSPY)と同一なタイミングで上昇、維持及び下降することになる。
【００３４】
具体的に、サステイン電極(Z)とアドレス電極(X)に基底電圧(GND)が印加された状態でスキャン電極(Y)に印加される第１サステインパルス(SUSPY)の電圧が基底電圧(GND)からサステイン電圧(Vsus)に上昇するT１区間では第１サステインパルス(SUSPY)の上昇によりスキャン電極(Y)とサステイン電極(Z)で強い面放電が発生することになる。次に、アドレス電極(X)に基底電圧(GND)が印加され、サステイン電極(Z)にサステイン電圧レベル(Vsus)の第２サステインパルス(SUSPZ)が印加された状態でスキャン電極(Y)に印加される第１サステインパルス(SUSPY)の電圧がサステイン電圧(Vsus)から基底電圧(GND)に下降するT４区間では、第１サステインパルス(SUSPY)の下降によりサステイン電極(Z)とスキャン電極(Y)で強い面放電が発生すると共に、サステイン電極(Z)とアドレス電極(X)間に対向放電が発生することになる。この際、サステイン期間(SPD)に発生するサステイン放電は、図５に示すように、第１サステインパルス(SUSPY)が下降する下り区間(T４)で第１サステインパルス(SUSPZ)が上昇する上り区間(T１)より大きく発生することになる。
【００３５】
一方、サステイン期間(SPD)間、アドレス期間に選択されていない非選択セル内にはセル内の壁電圧と外部電圧との和が放電開始電圧より低いので、サステイン放電が起こらない。
【００３６】
サステイン放電が完了した後にはサステイン放電によりセル内に残留する壁電荷を消去するための消去信号(図示していない)がスキャン電極(Y)やサステイン電極(Z)に印加される。
【００３７】
このような、本発明の第１実施形態に係るＰＤＰの駆動方法は、スキャン電極(Y)に印加される第１サステインパルス(SUSPY)の上り区間(T１)及び下り区間(T４)毎にサステイン放電を発生させることによって、サステイン放電間の放電遅延を最小化して特定の画像が一定時間間具現される際(即ち、停止映像が表示される際)に発生する残像を最小化することができる。また、本発明の第１実施形態に係る駆動方法は第１及び第２サステインパルス(SUSPY、SUSPZ)を一部重畳させてサステイン放電の際、面放電及び対向放電を同時に発生させることによって、放電効率及び輝度を向上させることができるだけでなく、サステイン期間(SPD)が減少されて消費電力を減少させることができる。
【００３８】
〔第２実施形態〕
図６は本発明の第２実施形態に係るＰＤＰの駆動波形図であり、図７は図６に図示されたサステイン期間のＢ部分を拡大して示す波形図である。
【００３９】
図６及び図７を参照すれば、本発明の第２実施形態に係るＰＤＰの駆動方法は、所定の映像を表示するために１フレームの各サブフィールド毎にスキャン電極(Y)にリセットパルス(RP)を印加してリセット放電を発生させて放電セルを初期化させるためのリセット期間(RPD)、アドレス電極(X)にデータパルス(DP)を供給すると共に、スキャン電極(Y)に走査パルス(SP)を印加してアドレス放電を発生させて放電セルを選択するためのアドレス期間(APD)及びサステイン電極(Z)に印加される第２サステインパルス(SUSPZ)とスキャン電極(Y)に印加される第１サステインパルス(SUSPY)の一部を重畳させて第２サステインパルス(SUSPZ)の上り区間(T１)と下り区間(T２)毎にサステイン放電を発生させてアドレス期間(APD)から選択された放電を維持させるためのサステイン期間(SPD)に分けて駆動される。
【００４０】
このような、本発明の第２実施形態に係るＰＤＰの駆動方法は、サステイン期間(SPD)を除いては、図３に図示された本発明の第１実施形態と同一な方式で駆動される。これによって、本発明の第２実施形態ではサステイン期間(SPD)に除いたリセット期間(RPS)及びアドレス期間(APD)に対する説明は本発明の第１実施形態に対する説明に代えることにする。
【００４１】
本発明の第２実施形態に係るＰＤＰの駆動方法において、サステイン期間(SPD)には、サステイン電圧レベル(Vsus)の第２及び第１サステインパルス(SUSPZ、SUSPY)がサステイン電極(Z)及びスキャン電極(Y)に交互に印加される。即ち、本発明の第２実施形態に係るＰＤＰの駆動方法ではサステイン期間(SPD)間サステイン電極(Z)にサステイン電圧レベル(Vsus)の第２サステインパルス(SUSPZ)がサステイン電極(Z)に印加された後、第２サステインパルス(SUSPZ)と一部重畳されるようにサステイン電圧レベル(Vsus)の第１サステインパルス(SUSPY)がスキャン電極(Y)に交互に印加される。これによって、サステイン期間(SPD)間、アドレス放電により選択されたセルをセル内の壁電圧とサステイン電圧(Vsus)が加えられながらサステイン電極(Z)に印加された第２サステインパルス(SUSPZ)が上昇する上り区間(T１)と第２サステインパルス(SUSPZ)が下降する下り区間(T４)毎にサステイン放電、即ち、表示放電が起こることになる。この際、第２サステインパルス(SUSPZ)は第１サステインパルス(SUSPY)が基底電圧(GND)を維持する低電位クランピング区間中、第１区間(T１)に基底電圧(GND)からサステイン電圧レベル(Vsus)に上昇し、第２区間(T２)と第１サステインパルス(SUSPY)が基底電圧(GND)からサステイン電圧レベル(Vsus)に上昇する第３区間(T３)にサステイン電圧レベル(Vsus)を維持し、第１サステインパルス(SUSPY)がサステイン電圧レベル(Vsus)を維持する高電位クランピング区間中、第４区間(T４)にサステイン電圧レベル(Vsus)から基底電圧(GND)に下降する。また、第２サステインパルス(SUSPZ)は第１サステインパルス(SUSPY)がサステイン電圧レベル(Vsus)を維持する高電位クランピング区間中、第５区間(T５)と第１サステインパルス(SUSPY)がサステイン電圧レベル(Vsus)から基底電圧(GND)に下降する第６区間(T６)に基底電圧(GND)を維持する。ここで、第１サステインパルス(SUSPY)は第２サステインパルス(SUSPZ)と対比して、上昇、維持及び下降する区間のみ異なるだけであり、第２サステインパルス(SUSPZ)と同一なタイミングに上昇、維持及び下降することになる。
【００４２】
具体的に、スキャン電極(Y)とアドレス電極(X)に基底電圧(GND)が印加された状態でサステイン電極(Z)に印加される第２サステインパルス(SUSPZ)の電圧が基底電圧(GND)からサステイン電圧(Vsus)に上昇するT１区間では第２サステインパルス(SUSPZ)の上昇によりサステイン電極(Z)とスキャン電極(Y)で強い面放電が発生することになる。次に、アドレス電極(X)に基底電圧(GND)が印加され、スキャン電極(Y)にサステイン電圧(Vsus)の第１サステインパルス(SUSPY)が印加された状態でサステイン電極(Z)に印加される第２サステインパルス(SUSPZ)の電圧がサステイン電圧(Vsus)から基底電圧(GND)に下降するT４区間では第２サステインパルス(SUSPZ)の下降によりスキャン電極(Y)とサステイン電極(Z)で強い面放電が発生すると共に、スキャン電極(Y)とアドレス電極(X)との間に対向放電が発生することになる。この際、サステイン期間(SPD)に発生するサステイン放電は、図８に示すように、第２サステインパルス(SUSPZ)が上昇する上り区間(T１)で第２サステインパルス(SUSZ)が下降する下り区間(T４)より大きく起こることになる。
【００４３】
一方、サステイン期間(SPD)間、アドレス期間に選択されていない非選択セル内にはセル内の壁電圧と外部電圧の合計が放電開始電圧より低いためにサステイン放電が起こらない。
【００４４】
サステイン放電が完了した後には、サステイン放電によりセル内に残留する壁電荷を消去するための消去信号(図示していない)がスキャン電極(Y)やサステイン電極(Z)に印加される。
【００４５】
このような、本発明の第２実施形態に係るＰＤＰの駆動方法は、サステイン電極(Z)に印加される第２サステインパルス(SUSPZ)の上り区間(T１)及び下り区間(T４)毎にサステイン放電を発生させることによって、サステイン放電間の放電遅延を最小化して特定の画像を一定時間間具現する際(即ち、停止映像を表示する際)に発生する残像を最小化することができる。また、本発明の第２実施形態に係る駆動方法は第１及び第２サステインパルス(SUSPY、SUSPZ)を一部重畳させてサステイン放電の際、面放電及び対向放電を同時に発生させることによって、放電効率及び輝度を向上させることができるだけでなく、サステイン期間(SPD)が減少されて消費電力を減少させることができる。
【００４６】
〔第３実施形態〕
図９は本発明の第３実施形態に係るＰＤＰの駆動波形図であり、図１０は図９に図示されたサステイン期間のＣ部分を拡大して示す波形図である。
【００４７】
図９及び図１０を参照すれば、本発明の第３実施形態に係るＰＤＰの駆動方法は、所定の映像を表示するために１フレームの各サブフィールド毎にスキャン電極(Y)にリセットパルス(RP)を印加してリセット放電を発生させて放電セルを初期化させるためのリセット期間(RPD)、アドレス電極(X)にデータパルス(DP)を供給すると共に、スキャン電極(Y)に走査パルス(SP)を印加してアドレス放電を発生させて放電セルを選択するためのアドレス期間(APD)と、サステイン電極(Z)に印加される第２サステインパルス(SUSPZ)とスキャン電極(Y)に印加される第１サステインパルス(SUSPY)の一部を重畳させて第２サステインパルス(SUSPZ)の下り区間(T２)と第１サステインパルス(SUSPY)の下り区間(T５)毎にサステイン放電を発生させてアドレス期間(APD)から選択された放電を維持させるためのサステイン期間(SPD)に分けて駆動される。
【００４８】
このような、本発明の第３実施形態に係るＰＤＰの駆動方法はサステイン期間(SPD)を除いては図３に図示された本発明の第１実施形態と同一な方式で駆動される。これによって、本発明の第３実施形態ではサステイン期間(SPD)に除いたリセット期間(RPS)及びアドレス期間(APD)に対する説明は本発明の第１実施形態に対する説明に代えることにする。
【００４９】
本発明の第３実施形態に係るＰＤＰの駆動方法において、サステイン期間(SPD)にはサステイン電圧レベル(Vsus)の第２及び第１サステインパルス(SUSPZ、SUSPY)がサステイン電極(Z)及びスキャン電極(Y)に交互に印加される。即ち、本発明の第３実施形態に係るＰＤＰの駆動方法では、サステイン電圧レベル(Vsus)の第２サステインパルス(SUSPZ)がサステイン電極(Z)に印加された後、第２サステインパルス(SUSPZ)と一部重畳されるようにサステイン電圧レベル(Vsus)の第１サステインパルス(SUSPY)がスキャン電極(Y)に印加される。これによって、サステイン期間(SPD)間アドレス放電により選択されたセルはセル内の壁電圧とサステイン電圧(Vsus)が加えられながら図１１に示すように、サステイン電極(Z)及びスキャン電極(Y)に印加された第２及び第１サステインパルス(SUSPZ、SUSPY)が下降する下り区間(T２、T５)毎にサステイン放電、即ち、表示放電が起こることになる。この際、第２サステインパルス(SUSPZ)は、第１サステインパルス(SUSPY)がサステイン電圧レベル(Vsus)を維持する高電位クランピング区間中、第２区間(T２)間サステイン電圧レベル(Vsus)から基底電圧(GND)に下降し、第３区間(T３)間基底電圧(GND)を維持し、第４区間(T４)間基底電圧(GND)からサステイン電圧レベル(Vsus)に上昇する。また、第１サステインパルス(SUSPY)は、第２サステインパルス(SUSPZ)がサステイン電圧レベル(Vsus)を維持する高電位クランピング区間中、第５区間(T５)間サステイン電圧レベル(Vsus)から基底電圧(GND)に下降し、第６区間(T６)間基底電圧(GND)を維持し、第１区間(T１)に基底電圧(GND)からサステイン電圧レベル(Vsus)に上昇する。この際、第１及び第２サステインパルス(SUSPY、SUSPZ)がサステイン電圧レベル(Vsus)を維持する高電位クランピング区間は、第１及び第２サステインパルス(SUSPY、SUSPZ)が基底電圧(GND)を維持する低電位クランピング区間より長くなる。
【００５０】
具体的に、スキャン電極(Y)にサステイン電圧(Vsus)が印加され、アドレス電極(X)に基底電圧(GND)が印加された状態でサステイン電極(Z)に印加される第２サステインパルス(SUSPZ)の電圧がサステイン電圧(Vsus)から基底電圧(GND)に下降するT２区間では第２サステインパルス(SUSPZ)の下りによりサステイン電極(Z)とスキャン電極(Y)との間に強い面放電が発生すると共に、サステイン電極(Z)とアドレス電極(X)との間に対向放電が発生することになる。
【００５１】
次に、サステイン電極(Z)にサステイン電圧(Vsus)が印加され、アドレス電極(X)に基底電圧(GND)が印加された状態でスキャン電極(Y)に印加される第１サステインパルス(SUSPY)の電圧がサステイン電圧(Vsus)から基底電圧(GND)に下降するT５区間では第１サステインパルス(SUSPY)の下降によりスキャン電極(Y)とサステイン電極(Z)との間に面放電が発生すると共に、スキャン電極(Y)とアドレス電極(X)との間に対向放電が発生することになる。
【００５２】
一方、サステイン期間(SPD)間アドレス期間に選択されていない非選択セル内にはセル内の壁電圧と外部電圧との和が放電開始電圧より低いので、サステイン放電が起こらない。
【００５３】
サステイン放電が完了した後にはサステイン放電によりセル内に残留する壁電荷を消去するための消去信号(図示していない)がスキャン電極(Y)やサステイン電極(Z)に印加される。
【００５４】
このような、本発明の第３実施形態に係るＰＤＰの駆動方法は、サステイン電極(Z)及びスキャン電極(Y)に印加される第２及び第１サステインパルス(SUSPZ、SUSPY)の下り区間(T２、T６)毎にサステイン放電を発生させることによって、サステイン放電間の放電遅延を最小化して特定の画像が一定時間間具現される際(即ち、停止映像が表示される際)に発生する残像を最小化することができる。また、本発明の第３実施形態に係るＰＤＰの駆動方法は第１及び第２サステインパルス(SUSPY、SUSPZ)を一部重畳させてサステイン放電の際、面放電及び対向放電を同時に発生させることによって、放電効率及び輝度を向上させることができるだけでなく、サステイン期間(SPD)が減少されて消費電力を減少させることができる。
【００５５】
本発明の実施形態に係るＰＤＰの駆動装置は、既存のスキャン電極駆動回路とサステイン電極駆動回路の構成と実質的に同一な構成で具現され、図３乃至図１１のように第１サステインパルス(SUSPY)と第２サステインパルス(SUSPY)の電位クランピング区間の一部区間と電圧変化区間との間に位相差が発生できるように回路構成に含まれたスイッチ素子の動作タイミングを既存と異なるように制御することになる。  
【００５６】
上述のように、本発明の実施形態に係るプラズマ表示装置とその駆動方法はサステイン期間にスキャン電極とサステイン電極に印加されるサステインパルスを一部重畳させてスキャン電極に印加されるサステインパルスの上り区間と下り区間毎にサステイン放電を発生させるか、サステイン電極に印加されるサステインパルスの上り区間と下り区間毎にサステイン放電を発生させるか、スキャン電極に印加されるサステインパルスの下り区間とサステイン電極に印加されるサステインパルスの下り区間毎にサステイン放電を発生させることになる。これによって、本発明はサステイン放電間の放電遅延を最小化して特定の画像が一定時間間具現される際(即ち、停止映像が表示される際)に発生する残像を最小化することができる。また、本発明はスキャン電極及びサステイン電極に印加されるサステインパルスを一部重畳させることによって、サステイン放電時に面放電及び対向放電を同時に発生させて放電効率及び輝度を向上させることができるだけでなく、サステイン期間が減少されて消費電力を減少させることができる。
【００５７】
以上、説明した内容を通じて当業者であれば本発明の技術思想から外れない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求範囲により定めるはずである。
【図面の簡単な説明】
【００５８】
【図１】交流駆動方式の面放電型ＰＤＰを示す斜視図である。
【図２】図１に図示されたＰＤＰの駆動波形図である。
【図３】本発明の第１実施形態に係るＰＤＰの駆動波形図である。
【図４】図３に図示されたサステイン期間のＡ部分を拡大して示す波形図である。
【図５】図３に図示された駆動波形に係るサステイン放電の実験値を示す図である。
【図６】本発明の第２実施形態に係るＰＤＰの駆動波形図である。
【図７】図６に図示されたサステイン期間のＢ部分を拡大して示す波形図である。
【図８】図６に図示された駆動波形によるサステイン放電の実験値を示す図である。
【図９】本発明の第３実施形態に係るＰＤＰの駆動波形図である。
【図１０】図９に図示されたサステイン期間のＣ部分を拡大して示す波形図である。
【図１１】図９に図示された駆動波形によるサステイン放電の実験値を示す図である。
【符号の説明】
【００５９】
６    蛍光体層
８    隔壁
１０    保護膜
１２    上部誘電体層
１４    下部基板
１６    上部基板
１８    下部誘電体層
【図１】
2006171740.tif 000003
【図２】
2006171740.tif 000004
【図３】
2006171740.tif 000005
【図４】
2006171740.tif 000006
【図５】
2006171740.tif 000007
【図６】
2006171740.tif 000008
【図７】
2006171740.tif 000009
【図８】
2006171740.tif 000010
【図９】
2006171740.tif 000011
【図１０】
2006171740.tif 000012
【図１１】
2006171740.tif 000013