(57)【要約】【課題】  画像信号を表示画素へサンプリングするタイミング遅れに起因する画像のクロストークを演算し、予め画像信号から削除する液晶表示装置を提供する。【解決手段】  多相化された画像信号が組単位で入力された液晶表示基板３上で、各組の画像信号が、サンプリング開始ずれにより現在の組と次の組の画像信号とが補助容量に混在してサンプリングされた場合、現在の組の画像信号が蓄積した割合の第1蓄積率を演算する第1演算部９と、第1蓄積率に基づいて本来の蓄積量に戻すため予め画像信号を増幅する第２演算部１３と、次の組の画像信号が蓄積した割合の第２蓄積率を演算する第３Ａ演算部１０Ａと、第１、第２蓄積率に基づいて次の組の画像信号の蓄積量に相当するクロストーク量を演算する第３Ｂ演算部１０Ｂと、演算されたクロストーク量を第２演算部１３からの信号から予め減算して蓄積量をゼロとする加減算回路１４とを有する。【選択図】      図３
2006330043.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の列信号線及び複数の行走査線の交差部に設けられたスイッチングトランジスタと、前記スイッチングトランジスタを介して画像信号を蓄積するコンデンサ及び画素電極を含む複数の表示画素と、連続的に入力されるｎ相（ｎは２以上の自然数）に多相化された画像信号をｎ本を一組とし全部でｍ組（ｍは２以上の自然数）ある列信号線のうち、各組ｎ本の列信号線に多相化して並列に出力することを組単位で順次行う画像信号処理回路と、前記画像信号処理回路で処理された組単位で多相化された画像信号を各組毎にｎ本の列信号線に並列にサンプリングを開始する指示を与えるサンプリングクロックを波形整形するクロックバッファを有する列信号線駆動回路と、前記行走査線に行選択信号を供給して前記複数の表示画素内の前記スイッチングトランジスタを行単位でスイッチング制御する行走査線駆動回路と、前記複数の表示画素の各画素電極に共通して対向配置された共通電極と、前記複数の画素電極と前記共通電極との間に各画素電極に対応して保持された液晶部材とを備えた液晶表示装置において、
前記画像信号処理回路は、
前記サンプリングクロックに決められるサンプリング期間と前記サンプリング期間に前記コンデンサに蓄積される前記画像信号の期間とのずれによって、前記コンデンサに蓄積される前記画像信号が互いに隣接する第１、第２サンプリング期間の第１、第２画像信号とからなる時、
前記画像信号を遅延させる遅延部と、
前記ｍ組の切り替えに同期したクロック信号及び第1乃至第ｍ組の水平スタート信号に基づいて、前記クロックバッファの１段当たりの遅延率を求める位置検出部と、
前記位置検出部で求められた遅延率から前記第1サンプリング期間の第1画像信号を求める第1演算部と、
前記位置検出部で求められた遅延率から前記第２サンプリング期間の前記第２画像信号を求め、更に前記第２画像信号に前記第1演算部で求められた前記第1画像信号を加算して前記第２画像信号を求める第２演算部と、
前記遅延部で遅延された前記画像信号から画像信号レベルを求める第3演算部と、
前記第２演算部で求められた前記第２画像信号が前記第３演算部で求められた画像信号レベルになるように演算を行う第４演算部と、
を備えたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、多相化された画像表示によって組単位で表示画素に書き込まれる画像信号のクロストークを制御して高画質な画像を表示させるための改善に関する。
【背景技術】
【０００２】
アクティブマトリックス型の液晶表示装置においては、基板上に表示画素が行と列からなるマトリクスの交差部に配置されており、各表示画素はスイッチング用電界効果型トランジスタ（以下、単に「スイッチングトランジスタ」という）と画像信号を蓄積して保持するコンデンサ（以下、補助容量という）と画素電極と共通電極と液晶部材で構成されている。従来から、スイッチングトランジスタの応答特性や補助容量の周波数特性が十分でない問題の解決策として、画像信号をｎ相（ｎは２以上の自然数）に多相化し組単位の画像信号に変換して表示画素に供給することが行われている。即ち、元の画像信号を多相化して周期をｎ倍とすることでその占有周波数帯域を１／ｎに低下させ、前記の問題点を解決させている。
【０００３】
ところが、各表示画素の補助容量に入力した各相の画像信号は、一方の端子が基板に接続されているため、基板の共通の導体層に合流して流れている。これにより、この各基板側端子には導体層の抵抗分で生じる画像信号による電圧が重畳され、表示された画像にクロストークが現われるため画像表示の品質が悪化する問題があった。特許文献１にはこのクロストークを改善した液晶表示装置について記載されている。
【０００４】
特許文献１による液晶表装置は、多相化された画像信号を組毎に加算する手段と、加算の結果に、測定に基づいて外部から入力した補助容量の基板側の端子に重畳するとされるクロストークの割合を乗算して補償データを生成する手段と、各相の画像信号から予め舗装データを減算する手段とで構成されている。そしてこの減算の結果、補助容量の基板端子に重畳された画像信号が打ち消されることになり、画像へのクロストークを改善できる。
【特許文献１】特開２００４−２０６０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、多相化された画像信号は組単位で並列にサンプリングされｎ本の列信号線を順次駆動して表示画素に供給される。このサンプリングの開始を指示すサンプリングクロックは画像信号の組単位の切替わりと同期して入力されている。
しかしながら、さらに大きな画素数で構成する高画質をねらう液晶表示装置では、多相化された組の数もより多く、かつ組の切替え周期もより短くなるため、サンプリングクロックの波形の立ち上がりのなまりを防止している組毎に１段ずつ設けられたクロックバッファの遅延が、数が大きい組ほど蓄積しサンプリング開始の遅れを大きく生じる。
ちなみに、４Ｋ×２Ｋの画素数をもつ液晶表示装置の例では、列方向に４８組に分轄し２５ＭＨｚのサンプリングクロックで順次切替えを行うため、一組のサンプリング期間は４０ｎｓであり、一段あたりのクロックバッファの遅延時間が１５０ｐｓであると仮定して第４８組では７．０５ｎｓの遅延となり、約１８％もの遅れとなる。
【０００６】
このようなサンプリング開始の遅れが生じることにより、サンプリングされた画像信号自体に現在の組と次の組の画像信号が混在して表示画素の補助容量へ入力するため、補助容量へ正しくない蓄積が行われる。これにより表示される画像には現在の組の輝度低下や次の組からのクロストークが発生し画像表示の品質が悪化する問題が生じる。
【０００７】
そこで、本発明は、上記のような問題点を解消するためになされたもので、クロックバッファの遅延によってサンプリングクロックが遅延し、画像信号の組の切替わり対しサンプリング開始に遅れを生じる場合でも、画像表示の品質の悪化を解消することができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、マトリクス状に配置された複数の列信号線及び複数の行走査線の交差部に設けられたスイッチングトランジスタと、前記スイッチングトランジスタを介して画像信号を蓄積するコンデンサ及び画素電極を含む複数の表示画素と、連続的に入力されるｎ相（ｎは２以上の自然数）に多相化された画像信号をｎ本を一組とし全部でｍ組（ｍは２以上の自然数）ある列信号線のうち、各組ｎ本の列信号線に多相化して並列に出力することを組単位で順次行う画像信号処理回路と、前記画像信号処理回路で処理された組単位で多相化された画像信号を各組毎にｎ本の列信号線に並列にサンプリングを開始する指示を与えるサンプリングクロックを波形整形するクロックバッファを有する列信号線駆動回路と、前記行走査線に行選択信号を供給して前記複数の表示画素内の前記スイッチングトランジスタを行単位でスイッチング制御する行走査線駆動回路と、前記複数の表示画素の各画素電極に共通して対向配置された共通電極と、前記複数の画素電極と前記共通電極との間に各画素電極に対応して保持された液晶部材とを備えた液晶表示装置において、前記画像信号処理回路は、前記サンプリングクロックに決められるサンプリング期間と前記サンプリング期間に前記コンデンサに蓄積される前記画像信号の期間とのずれによって、前記コンデンサに蓄積される前記画像信号が互いに隣接する第１、第２サンプリング期間の第１、第２画像信号とからなる時、前記画像信号を遅延させる遅延部と、前記ｍ組の切り替えに同期したクロック信号及び第1乃至第ｍ組の水平スタート信号に基づいて、前記クロックバッファの１段当たりの遅延率を求める位置検出部と、前記位置検出部で求められた遅延率から前記第1サンプリング期間の第1画像信号を求める第1演算部と、前記位置検出部で求められた遅延率から前記第２サンプリング期間の前記第２画像信号を求め、更に前記第２画像信号に前記第1演算部で求められた前記第1画像信号を加算して前記第２画像信号を求める第２演算部と、前記遅延部で遅延された前記画像信号から画像信号レベルを求める第3演算部と、前記第２演算部で求められた前記第２画像信号が前記第３演算部で求められた画像信号レベルになるように演算を行う第４演算部と、を備えたことを特徴とする液晶表示装置を提供する。
【発明の効果】
【０００９】
本発明によれば、前記画像信号処理回路は、前記サンプリングクロックに決められるサンプリング期間と前記サンプリング期間に前記コンデンサに蓄積される前記画像信号の期間とのずれによって、前記コンデンサに蓄積される前記画像信号が互いに隣接する第１、第２サンプリング期間の第１、第２画像信号とからなる時、前記画像信号を遅延させる遅延部と、前記ｍ組の切り替えに同期したクロック信号及び第1乃至第ｍ組の水平スタート信号に基づいて、前記クロックバッファの１段当たりの遅延率を求める位置検出部と、前記位置検出部で求められた遅延率から前記第1サンプリング期間の第1画像信号を求める第1演算部と、前記位置検出部で求められた遅延率から前記第２サンプリング期間の前記第２画像信号を求め、更に前記第２画像信号に前記第1演算部で求められた前記第1画像信号を加算して前記第２画像信号を求める第２演算部と、前記遅延部で遅延された前記画像信号から画像信号レベルを求める第3演算部と、前記第２演算部で求められた前記第２画像信号が前記第３演算部で求められた画像信号レベルになるように演算を行う第４演算部と、を備えているので、サンプリングクロックの遅延が増加する場合でも、輝度低下、クロストークによる画像表示の品質の悪化について解消できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を図１〜図４を用いて説明する。
図１は、本発明の実施の形態の液晶表示装置を示す図であり、（Ａ）は全体のブロック構成を示し、（Ｂ）は表示画素の内部構成を示している。図２は、液晶表示基板の列信号線駆動回路の回路図である。図３は、本発明の実施の形態の画像信号処理回路のブロック図である。図４は、サンプリングの遅延の影響を説明する図であり、（Ａ）は画像信号とサンプリング期間の関係を示し、（Ｂ）は補助容量の蓄積量の変化を示している。
【００１１】
本発明における液晶表示装置は、より高画質を狙った画素数４Ｋ×２Ｋ以上のマトリクス状にある表示画素を駆動する場合、回路の部分的な遅延によって表示画素が正しくない画像信号で駆動される問題を解決するため、正しくない駆動により画像表示に影響される量を演算して求め、演算された結果を用いて予め画像信号に補償を与えることで、画像表示の品質の悪化を解消することを可能としたものである。
【００１２】
本発明における液晶表示装置の構成について述べる。
液晶表示装置は、図１（Ａ）に示すように、画像信号のｎ相に多相化されｍ組に分けてマトリクス状に配置された複数の表示画素ＰＸ、複数の表示画素ＰＸを行毎に駆動する行走査線駆動回路１、及び列を組単位で駆動する列信号線駆動回路２からなる液晶表示基板３と、外部から入力した画像信号を多相化し、列信号線駆動回路２の回路の部分的な遅延によって表示画素が正しくない画像信号で駆動される量を演算で求め、演算の結果を用いて求めた正しくない画像信号に基づいて増幅、及び削除などの予め画像信号に補償を行う画像信号処理回路４とを備えている。
【００１３】
更に、液晶表示基板３上でマトリクス状に配置された複数の列信号線線Ｄ（１）１〜Ｄ（ｍ）ｎ及び複数の行走査線線Ｇ１〜Ｇｊの交差部に設けられた表示画素ＰＸは、図１（Ｂ）に示すように、各行信号線Ｇ1〜Ｇjを通じて各行の表示画素ＰＸのＯＮ／ＯＦＦ制御を行うスイッチングトランジスタと、スイッチングトランジスタを介して列信号線Ｄ（１）１〜Ｄ（ｍ）ｎから与えられ表示画素ＰＸ毎に入力した画像信号を蓄積する補助容量（コンデンサ）、及び画素電極と、各画素電極に共通して対向配置された共通電極と、複数の画素電極と共通電極との間に各画素電極に対応して保持された液晶部材とからなる。ここで、全ての補助容量の基板側端子は基板を介して電圧源ＣＣＭに、及び全ての共通電極は電圧源ＣＣに接続されているが、両者は通常同一の電圧源とすることで構成している。また、画像表示の輝度はこの補助容量に蓄積される蓄積量と電圧ＣＣとの差に比例する。
【００１４】
更にまた、列信号線駆動回路２は、図２に示すように、入力されるｎ相（ｎは２以上の自然数）に多相化された画像信号Ｖｉｄｅｏ（１）〜Ｖｉｄｅｏ（ｎ）のｎ本を一組とし全部でｍ組（ｍは２以上の自然数）ある列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ；（Ｋ＝１〜ｍ）のうち、各組ｎ本の列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ；（Ｋ＝１〜ｍ）に並列に出力して組毎にサンプリングするサンプリングトランジスタＴｒ（Ｋ）１〜Ｔｒ（Ｋ）ｎ；（Ｋ＝１〜ｍ）と、このサンプリングを画像信号処理回路４からの水平スタート信号ＨＳＳＴでスタートさせサンプリングする組を順次切替えて移動される組毎に置かれたシフトレジスタＤＦＦ（１）〜ＤＦＦ（ｍ）と、このシフトレジスタＤＦＦ（１）〜ＤＦＦ（ｍ）の切替えタイミングを指示する画像信号処理回路４からのサンプリングクロックＨＳＣＫの波形の立ち上がりのなまりを防止するため、各組毎に波形整形を行うクロックバッファＢＦ（１）〜ＢＦ（ｍ）とからなる。
【００１５】
そして、列信号線駆動回路２では、以上に述べた構成を基本部分として本実施例により追加された構成は、各組のサンプリング開始の少なくとも一組の周期以上先行してリセットの指示をする画像信号処理回路４からのリセットクロックＲＳＣＫ及びリセットスタート信号ＶＲＳＴにより、補助容量の蓄積量を組毎に電圧源ＣＣの電圧ＣＣにリセットを行う、列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ；（Ｋ＝１〜ｍ）に接続されたリセットトランジスタＲＴｒ（１）１〜ＲＴｓ（ｍ）ｎと、組毎に置かれたシフトレジスタＤＦＦ２（１）〜ＦＤＤ２（ｍ）ｎ及びクロックバッファＲＢＦ（１）〜ＲＢＦ（ｍ）と、からなる。
【００１６】
ここで、クロックバッファＢＦ（１）〜ＢＦ（ｍ）の1段で小さい遅延を生じるが、水平スタート信号ＨＳＳＴからの時間が大きい組ではクロックバッファＢＦ（１）〜ＢＦ（ｍ）の段数が重なり、遅延時間が増大する。その結果、画像信号処理回路４から入力した多相化された画像信号Ｖｉｄｅｏ（１）〜Ｖｉｄｅｏ（ｎ）の組単位の切替わりとサンプリング開始とのタイミングのずれが大きく生じてくる。一方、電圧ＣＣへリセットすることで、前のＶの周期での補助容量の影響を受けずに次のＶで新たな蓄積が必ず電圧ＣＣを起点として行われるようになり、サンプリング開始の遅れによって正しくない駆動により画像表示に影響される量を演算する際の条件を満たす。
【００１７】
また、行走査線駆動回路１は、外部から入力される垂直スタート信号ＶＳＴ、垂直クロック信号ＶＣＫに基づいて、１フレーム分の走査期間内に走査信号（選択信号）を行走査線Ｇｉ〜Ｇｊへ順次供給する動作を各フレーム単位で繰り返す図示しないシフトレジスタ及びセレクタで構成する。
【００１８】
そして、画像信号処理回路４は、図３に示すように、外部から入力した画像信号をｎ相に多相化して出力し、多相化された画像信号に同期した信号（ＨＣＫ，ＨＳＴ）、画像信号処理回路４から出力する多相化された画像信号に同期した信号（ＨＳＣＫ．ＨＳＳＴ）、及びリセット同期用の信号（ＲＳＣＫ，ＶＲＳＴ）を出力する画像信号多相化回路５と、クロックバッファＢＦ（１）〜ＢＦ（ｍ）の遅延量に基づいて画像信号のサンプリング開始が遅れることで補助容量への蓄積が正しく行われない量を、各相共通の要素部分を抽出できる割合で示した蓄積率を求める補償データ生成部６と、求められた蓄積率と各相毎の画像信号とに基づいてそれぞれ求めた、蓄積量が正しくない場合の画像信号分だけ予め各相の画像信号に補償を行う単相処理回路７−１〜ｎとからなる。
【００１９】
ここで、図３における画像信号処理回路４は補償対象の組が第ｐ組と設定された構成として示している。そして、図４（Ａ）に示すように、第ｐ組のサンプリング開始が遅れる場合、一組の周期に等しいサンプリング期間内に互いに隣接する第１サンプリング期間の第ｐ組の画像信号と、第２サンプリング期間の第ｐ＋１組の画像信号とが混在している。従って、図４（Ｂ）に示すように、ここでは電圧ＣＣに対し正側のＶ周期の画像信号で説明しているが、補助容量は第１、第２のサンプリング期間でそれぞれ異なる画像信号で蓄積が行われている。そして、補助容量へ蓄積される速さは、液晶表示基板３に固有の列信号線駆動回路２の出力インピーダンスと補助容量で決まる所定の時定数に依存している。そして、画素数が４Ｋｘ２Ｋ以上の場合は、この時定数は一組の周期に等しいサンプリング期間に対し余裕がとれない状況となっている。尚、電圧ＣＣに対し対象である負側は同様であるので説明を省略する。
【００２０】
更に、補償データ生成部６は、第ｐ組の画像信号のサンプリング開始が遅れる遅延量を一組の周期の割合とした遅延率で求める位置検出部８と、第１サンプリング期間の第ｐ組の画像信号による補助容量への蓄積が途中段階にある蓄積量を、一周期サンプリングしたとする蓄積量との割合、第ｐ組蓄積率Ｒ（ｐ）で求める第１演算部９と、第２サンプリング期間の第ｐ＋１組の画像信号による補助容量へクロストークされた蓄積量を、一周期サンプリングしたとする蓄積量との割合、第ｐ＋１組蓄積率ＲＣ（ｐ＋１）で求める第３Ａ演算部１０Ａと、からなる。
【００２１】
更にまた、各相の各単相処理回路７−１〜ｎは、補償対象である第ｐ組、及び次の組の第ｐ＋１組の画像信号と、補償データ生成部５からの第ｐ組蓄積率Ｒ（ｐ）、第ｐ＋１組蓄積率ＲＣ（ｐ＋１）とをそれぞれ用いて演算する際の時間軸を合わせるため、全体の時間軸を一致させるＡ遅延回路１１及び第ｐ組を確保する一組遅延回路１２と、第１演算部からの第ｐ組蓄積率Ｒ（ｐ）の逆数を求めた値で、第ｐ組の画像信号を乗算し、一組の周期内に補助容量に蓄積するとされる蓄積量に回復させるため予め増幅する第２演算部１３と、第１演算部からの第ｐ組蓄積率Ｒ（ｐ）及び第３Ａ演算部からの第ｐ＋１組蓄積率ＲＣ（ｐ＋１）に基づいて、第２サンプリング期間で補助容量へ蓄積するとされる第ｐ＋１組の画像信号からのクロストーク量を演算する第３Ｂ演算部１０Ｂと、演算されたクロストーク量を予め第２演算部１３からの画像信号から引算する加減算回路１４と、加減算回路１４の結果を、表示画素ＰＸの駆動で通常行われる交流駆動に対応して、電圧ＣＣを対象点として正側と負側へＶ周期で交番させながらアナログ変換するＤ／Ａ変換器１５と、からなる。
【００２２】
ここで、請求項１で述べた第３演算部は本実施例では、第２サンプリング期間での蓄積量を各相共通で用いることのできる割合で求める補償データ生成部６に属する第３Ａ演算部１０Ａと、各相ごとに多相化された画像信号に基づいて蓄積量を演算する単相処理回路７−１〜ｎに属する第３Ｂ演算部１０Ｂとに役割分担されて、構成されている。
【００２３】
そして以下に、本発明の特徴である補助容量の蓄積量の演算に係る、第１演算部９、及び第３Ａ、第３Ｂ演算部１０Ｂの詳細構成を述べる。
第１演算部９は、液晶表示基板３においては補助容量へ入力する多相化された画像信号を一組の周期内で最大値に蓄積できる時定数を持っており、その蓄積カーブは既知の指数関数であるから、入力した任意の遅延率をパラメータとして蓄積量の最大値からの割合を求めることができる蓄積率変換テーブルを備えている。
【００２４】
更に、第３Ａ演算部１０Ａは、図４（Ｂ）に示すように、第２のサンプリング期間では、第１のサンプリング期間の終わる蓄積量を起点として第ｐ＋１組の画像信号のレベルとの差で新たに決まる最大幅Ｃ（ｐ＋１）まで、一組の周期で蓄積されるとした場合の蓄積カーブも同様に指数関数となる。従って入力した任意の遅延率をパラメータとして蓄積量の最大値からの割合を求めることができる第１演算部９と同一の蓄積率変換テーブルを備えている。
【００２５】
更にまた、第３Ｂ演算部１０Ｂは、各相毎にあり、一組遅延回路１２からの第ｐ組の画像信号を第１演算部９からの第１蓄積率Ｒ（ｐ）で乗算して第１サンプリング期間内で蓄積するとされる補助容量への蓄積量を求める第１乗算回路１６と、一組遅延回路１２へ入力する前の第ｐ＋１組の画像信号から第１乗算回路１６で求められた蓄積量を減算して第２サンプリング期間の蓄積の最大幅Ｃ（ｐ＋１）を求める減算回路１７と、求められた最大幅Ｃ（ｐ＋１）に第３Ａ演算部１０Ａからの第２蓄積率ＲＣ（ｐ＋１）を乗算して第ｐ＋１組の画像信号の蓄積量に相当するクロストーク率を求める第２乗算回路１８と、第ｐ＋１組の画像信号に求められたクロストーク率を乗算し、第２サンプリング期間に蓄積するとされる第ｐ＋１組の画像信号のクリストーク量を求める第３乗算回路１９と、からなる。
【００２６】
ここで、補償データ生成部６の位置検出部８は、第ｐ組の画像信号のサンプリング開始が遅れる遅延量を一組の周期との割合で表した遅延率で求める以外に、その遅延率を出力するタイミングで、第１演算部９、及び第３Ａ演算部１０Ａの演算を開始させる役割も持たせている。そのタイミングは、画像信号多相化回路５から出力される多相化の組単位に同期したクロック信号ＨＣＫ及び各行において第１組のスタートを示す水平スタート信号ＨＳＴとに基づいて、カウントした組番号が第ｐ組になる時とする。そして、外部より入力した予め測定して求めたクロックバッファ１段あたりの遅延率Ｔｄ（１）にｐ−１を乗算した値を第ｐ組の遅延率Ｔｄ（ｐ−１）として出力する。
【００２７】
次に、この動作を述べる。
先ず、液晶表示基板３は、画像信号処理回路４からの多相化された画像信号、及びこれの同期に係る複数の信号（ＨＳＣＫ，ＨＳＳＴ，ＶＲＳＴ、ＲＳＣＫ）が入力され、さら外部からのＶ同期に係る信号（ＶＳＴ、ＶＣＫ）が入力されており、継続的に画像を表示する条件を満たしているものとする。
【００２８】
次に、列信号線駆動回路２において、画像信号処理回路５からシフトレジスタＤＦＦ２（１）〜ＤＦＦ２（ｍ）に入力したリセットスタート信号ＶＲＳＴは、リセットクロックＲＳＣＫの指示で順次組毎にシフトしていきリセットトランジスタＲＴr（１）〜ＲＴr（ｍ）に入力する。これによりＯＮ状態となったリセットトランジスタＲＴr（１）〜ＲＴr（ｍ）に接続されている列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ；（Ｋ＝１〜ｍ）上に配置された補助容量の電圧は電圧ＣＣへリセットされる。
【００２９】
画像信号処理回路４において、多相化された画像信号、及びこれに同期したクロック信号ＨＣＫと水平スタート信号ＨＳＴとが画像信号多相化回路５から出力されると、補償データ生成部６の位置検出部８では、水平スタート信号ＨＳＴを受けてからのクロック信号ＨＣＫをカウントし、そのカウント数がｐであるとき、外部より入力したクロックバッファ１段分の遅延率Ｔｄ（１）にｐ−１を乗算し、その乗算結果を遅延率Ｔｄ（ｐ−１）として第1乗算部９及び第３Ａ乗算部１０Ａに出力する。ここで、補償対象の第ｐ組の画像信号のサンプリング開始の遅延が遅延率がＴｄ（ｐ−１）で求まる。
【００３０】
位置検出部８からの遅延率Ｔｄ（ｐ−１）は、第１演算部９で、パラメータとして蓄積率変換テーブルに与え、得た第１サンプリング期間の蓄積の割合に相当する第１蓄積率Ｒ（ｐ）を各単相処理回路７−１〜ｎの第２演算部１３、第３Ｂ演算部１０Ｂの第１乗算回路１６へ出力する。一方位置検出部８からの遅延率Ｔｄ（ｐ−１）は、第３Ａ演算部１０Ａで、パラメータとして蓄積率変換テーブルに与え、得られた第２サンプリング期間の蓄積の割合に相当する第２蓄積率ＲＣ（ｐ＋１）を各単相処理回路７−１〜ｎの第３Ｂ演算部１０Ｂの第２乗算回路１８へ出力する。
【００３１】
次に、画像信号多相化回路５からの各相に多相化された画像信号は、単相処理回路７−１〜７−ｎのＡ遅延回路１１で、遅延された後第ｐ＋１組の画像信号として第３Ｂ演算部１０Ｂの減算回路１７、第３乗算回路１９及び一組遅延回路１２へ出力する。そして一組遅延回路１２で遅延して保持された第ｐ組の画像信号に、第２乗算部１３で、第１演算部９からの第１遅延率Ｒ（ｐ）の逆数を演算して得た値を乗算し、加減算回路１４へ出力する。ここで、第１サンプリング期間で蓄積量が不足して第ｐ組の画像信号の輝度が低下する値だけ予め増幅される。
【００３２】
一方、第３Ｂ演算部１０Ｂにおいて、一組遅延回路１２からの第ｐ組の画像信号に、第１乗算回路１６で、第１演算部９からの第１蓄積率Ｒ（ｐ）を乗算する。この乗算による結果を、減算回路１８で、第ｐ＋１組の画像信号から減算して第２サンプリング期間の蓄積の最大幅Ｃ（ｐ＋１）を得る。そして得られた最大幅Ｃ（ｐ＋１）に、第３乗算回路１８で、第３Ａ演算部１０Ａからの第２蓄積率ＲＣ（ｐ＋１）を乗算する。この乗算による結果を、第３演算部１９で、第ｐ＋１組の画像信号に乗算する。ここで、第２サンプリング期間に蓄積するとされる第ｐ＋１組の画像信号のクロストーク量が求まる。そしてこのクロストーク量は加減算回路１４へ出力する。
【００３３】
さらに、第２演算部１３からの画像信号から第３Ｂ演算部１０Ｂで求めたクロストーク量を加減算回路１４で減算する。ここで、第２サンプリング期間で蓄積するとされる蓄積量に相当する第ｐ＋１組の画像信号のクロストーク量が予め削除される。そして、加減算回路１４の結果は、Ｄ／Ａ変換器２１で、アナログ信号へ変換し、多相化された補償画像信号として液晶表示基板３へ出力する。ここで、図４（Ｂ）に示すコンデンサに蓄積される画像信号レベルは、Ａ遅延回路１１から出力される画像信号を第３Ｂ演算部１０Ｂで演算して求めることができる。
【００３４】
以上のように、本発明の実施の形態によれば、多相化された画像信号が組単位で入力した液晶表示基板３で、組の切替え時点よりサンプリング開始の遅れが生じ、補助容量への蓄積が一組の周期のサンプリング期間内で現在の組（第ｐ組とする）のと次の組（第ｐ＋１組）のとが混在する場合、第ｐ組が途中段階まで蓄積される割合である第1蓄積率Ｒ（ｐ）を演算する第1演算部９と、その際の蓄積量を一組の周期で蓄積するとされる蓄積量に回復させるため、予め第1蓄積率Ｒ（ｐ）に基づいて第ｐ組の画像信号を増幅する第２演算部１３と、第ｐ＋１組が蓄積した割合である第２蓄積率ＲＣ（ｐ＋１）を演算する第３Ａ演算部１０Ａと、第１蓄積率Ｒ（ｐ）と第２蓄積率ＲＣ（ｐ＋１）とに基づいて第ｐ＋１組の画像信号のクロストーク量を演算する第３Ｂ演算部１０Ｂと、第ｐ＋１組の画像信号の蓄積量をゼロにするため第ｐ組の画像信号から第ｐ＋１組の画像信号のクロストーク量を予め減算する加減算回路１４と、を備えているので、クロックバッファＢＦ（１）〜ＢＦ（ｍ）の遅延によるサンプリングクロックＨＳＳＣＫの遅延が増加する場合でも、輝度低下やクロストークによる画像表示の品質の悪化について解消できる。
【００３５】
尚、本実施例は既に述べた特許文献１に基づいたクロストーク補償手段も組み込んだ構成としてある。この部分の構成は、補償データ生成部６において、多相化された一組の画像信号を加算する加算回路２０と、加算された結果を第ｐ組の画像信号の補償に対応するため単相処理回路７−１〜ｎとの時間軸を合わせるＢ遅延回路２１と、列信号線駆動回路２によってｎ相分の画像信号が組単位で補助容量に蓄積される際に、補助容量の基板側端子に生じる電圧変動分のクロストークを補償する値として設定され外部から入力した所定の乗算係数ＭｌｔＤａｔａをＢ遅延回路２１からの信号に乗算する第４乗算回路２２とからなる。そして、第４乗算回路２２からの結果は単相処理回路７−１〜ｎの加減算回路１４へ出力し、クロストークを予め削除する。ここで、本実施例の構成は、このクロストーク補償手段に対し、第ｐ＋１組のクロストーク分が予め画像信号から削除されているため、サンプリングの遅延に起因する第ｐ＋１組の画像信号による補助容量の基板側端子へのクロストークの影響は受けない、という相乗効果を与えている。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態の液晶表示装置を示す図であり、（Ａ）は全体のブロック構成を示し、（Ｂ）は表示画素の内部構成を示している。
【図２】液晶表示基板の列信号線駆動回路の回路図である。
【図３】本発明の実施の形態の画像信号処理回路のブロック図である。
【図４】サンプリングの遅延の影響を説明する図であり、（Ａ）は画像信号とサンプリング期間の関係を示し、（Ｂ）は補助容量の蓄積量の変化を示している。
【符号の説明】
【００３７】
１…行走査線駆動回路、２…列信号線駆動回路、３…液晶表示基板、４…画像信号処理回路、５…画像信号多相化回路、６…補償データ生成部、７−１〜ｎ…単相処理回路、８…位置検出部、９…第１演算部、１０Ａ…第３Ａ演算部、１０Ｂ…第３Ｂ演算部、１１…Ａ遅延回路、１２…一組遅延回路、１３…第２演算部、１４…加減算回路、１５…Ｄ／Ａ変換器、１６…第１乗算回路、１７…減算回路、１８…第２乗算回路、１９…第３乗算回路、２０…加算回路、２１…Ｂ遅延回路、２２…第４乗算回路
【図１】
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【図２】
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【図３】
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【図４】
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