(57)【要約】【課題】クロックの高速化に伴いゲートディレイ値のばらつきがＤＤＲメモリライト装置の書き込み動作に大きな影響を及ぼしていた。【構成】  ＰＬＬ１０で所望の周波数を設定しクロック信号を生成する。クロック信号から更に２逓倍クロック信号を生成する。クロック信号と２逓倍クロック信号の位相は等しい。クロック信号のライズエッジに同期して起動信号をアクティブとしセレクト信号生成部４０へ入力する。２逓倍クロック信号のフォールエッジで起動信号をサンプリングしセレクト信号を出力する。セレクト信号はクロック信号のライズエッジでサンプリングしたデータ信号と、クロック信号のライズエッジ→引き続きフォールエッジでサンプリングしたデータ信号を切り換える条件として使用する。セレクト信号により選択されたデータを、２逓倍クロック信号のフォールエッジ同期で再びサンプリングし、レート変換されたデータ信号を得る。【選択図】  図１
2006085851.tif 000002
【特許請求の範囲】
【請求項１】
メモリ書き込み制御の基準クロックを発生するメモリクロック発生手段と、前記基準クロックに対し同相かつ２逓倍の周波数となる２逓倍クロックを生成する２逓倍クロック生成手段と、
前記２逓倍クロックのライズエッジ或いはフォールエッジを排他的に使用してデータストローブ信号を生成するデータストローブ信号生成手段と、
前記２逓倍クロックのフォールエッジ同期で出力されるセレクト信号を生成するセレクト信号生成手段と、
前記基準クロックのライズエッジ或いはフォールエッジを排他的に使用して、前記セレクト信号により選択されたデータを、前記２逓倍クロック信号のフォールエッジ同期でサンプリングしてデータ信号を生成するデータ信号生成手段とを備えてなることを特徴とするＤＤＲメモリライト制御装置。
【請求項２】
メモリ書き込み制御の基準クロックに対し同相かつ２逓倍の周波数となる２逓倍クロックを生成するステップと、
前記２逓倍クロックのライズエッジ或いはフォールエッジを排他的に使用してデータストローブ信号を生成するステップと、
前記２逓倍クロックのフォールエッジ同期でセレクト信号を生成するステップと、
前記基準クロックのライズエッジ或いはフォールエッジを排他的に使用して、前記セレクト信号により選択されたデータを、前記２逓倍クロック信号のフォールエッジ同期でサンプリングしてデータ信号を生成するステップとからなることを特徴とするＤＤＲメモリライト制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリクロックに対し同相でかつ２逓倍のクロックのライズ（ポジ）エッジ、フォール（ネガ）エッジを使用した、メモリインタフェースのデータ信号とデータストローブ信号生成部におけるＤＤＲメモリライト制御装置及び方法に関する。
【背景技術】
【０００２】
従来のＤＤＲ（Double-Data-Rate）メモリライト制御装置は、使用するメモリクロックの周波数もそれほど高くないこともあり、ゲートディレイ（ゲートの持つそのものの遅延）を利用しメモリインタフェースのデータストローブ信号に対するデータ信号のセットアップ、ホールド規格を満足させることが一般的であり、図４に示すようにゲートディレイ２００を使用する回路構成によりＤＤＲメモリライト制御を行っていた。
しかしながら、使用するメモリクロックの高速化に伴い、温度変動、電源電圧変動、製造誤差等に基づくゲートディレイ値のばらつきが信号制御に与える影響を無視できない状況になっている。
このため、高速なメモリクロックを用いてデータストローブ信号に対するデータ信号のセットアップ、ホールド規格を満足させようとするＤＤＲメモリライト制御においては、そのばらつきが原因でゲートディレイを利用することができなくなっていた。
なお、２つのＰＬＬ（フェーズド・ロックド・ループ）を使用し出力されるクロックのフェーズジッタ、デューティ誤差を抑えるＰＬＬの技術としては、特開平０８−２５１０１９号公報記載の「ＰＬＬ回路」が挙げられる。また、遅延素子を使用し入力のクロックに対し出力データの遅延を併せ込むＤＬＬ（ディレイ・ロックド・ループ）としては、特開２０００−１９５２６３公報「半導体記憶装置」を挙げることができる。
【０００３】
【特許文献１】特開平０８−２５１０１９号公報
【特許文献２】特開２０００−１９５２６３公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術においては、使用するメモリクロックの高速化に伴う、温度変動、電源電圧変動、製造ばらつきによるゲートディレイ値のばらつきの増大については考慮されていなかった。
【０００５】
本発明の目的は、ゲートディレイを利用しメモリインタフェースのデータストローブ信号に対するデータ信号のセットアップ、ホールド規格を満足させる回路構成のＤＤＲメモリライト制御において、メモリクロックの高速化に伴う、温度変動、電源電圧変動、製造誤差等によるゲートディレイ値のばらつきの影響を受けることなく、データストローブ信号に対するデータ信号の電気的仕様（セットアップ、ホールド）を満足させるＤＤＲメモリライト制御装置及び方法を実現することにある。
【課題を解決するための手段】
【０００６】
上述の課題を解決するために、本発明のＤＤＲメモリライト制御装置は、メモリ書き込み制御の基準クロックを発生するメモリクロック発生手段と、前記基準クロックに対し同相かつ２逓倍の周波数となる２逓倍クロックを生成する２逓倍クロック生成手段と、前記２逓倍クロックのライズエッジ或いはフォールエッジを排他的に使用してデータストローブ信号を生成するデータストローブ信号生成手段と、前記２逓倍クロックのフォールエッジ同期で出力されるセレクト信号を生成するセレクト信号生成手段と、前記基準クロックのライズエッジ或いはフォールエッジを排他的に使用して、前記セレクト信号により選択されたデータを、前記２逓倍クロック信号のフォールエッジ同期でサンプリングしてデータ信号を生成するデータ信号生成手段とによって構成されることを特徴とする。
【０００７】
また、本発明のＤＤＲメモリライト制御方法は、メモリ書き込み制御の基準クロックに対し同相かつ２逓倍の周波数となる２逓倍クロックを生成するステップと、前記２逓倍クロックのライズエッジ或いはフォールエッジを排他的に使用してデータストローブ信号を生成するステップと、前記２逓倍クロックのフォールエッジ同期でセレクト信号を生成するステップと、前記基準クロックのライズエッジ或いはフォールエッジを排他的に使用して、前記セレクト信号により選択されたデータを、前記２逓倍クロック信号のフォールエッジ同期でサンプリングしてデータ信号を生成するステップとからなることを特徴とする。
【発明の効果】
【０００８】
以上説明してきたとおり本発明のＤＤＲメモリライト制御装置及び方法によれば、メモリクロック同相かつ２逓倍周期のクロックのライズエッジ及びフォールエッジを用いて、データ信号回路及びデータストローブ信号生成回路で夫々排他的に使用することにより、遅延素子の遅延値のばらつきをＰＬＬのばらつきに置き換えることが可能となり、２逓倍クロックの半周期分のマージンを確保することができこれまで使用してきたメモリクロックの周波数を１ランク〜２ランク向上させるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１０】
図１は、本発明を実施したＤＤＲメモリライト制御装置の構成を示すブロック図である。
このＤＤＲメモリライト制御装置の実施形態では、リファレンスクロック（ｒｅｆ＿ｃｌｋ）信号からメモリクロック（ｃｌｋ）信号を生成するＰＬＬ１０、このＰＬＬ１０の出力をさらにリファレンスクロックとして、メモリクロック（ｃｌｋ）信号の２逓倍の周波数となる２逓倍クロック（ｃｌｋ２ｘ）信号を生成するＰＬＬ２０が設けられている。さらにメモリクロック（ｃｌｋ）信号に同期し、メモリインタフェースのデータ幅に対し２倍のデータ量のメモリライトデータとなるｄａｔａｉｎ［２ｎ：０］信号から、２逓倍クロック（ｃｌｋ２ｘ）のフォール（ネガ）エッジ同期のデータ（ｄｑ）［ｎ：０］信号を生成するデータ（ｄｑ）信号生成部３０、メモリクロック（ｃｌｋ）信号に同期したメモリライトの起動信号であるｗｄｅｎ＿ｔｒｉｇ信号から、２逓倍クロック（ｃｌｋ２ｘ）のフォール（ネガ）エッジ同期のメモリライトデータ信号のセレクト信号およびデータストローブ信号のイネーブル信号となるｓｅｌ＿ｌｄ信号を生成するセレクト信号生成部４０、上述のｓｅｌ＿ｌｄ信号から２逓倍クロック（ｃｌｋ２ｘ）のライズ（ポジ）エッジ同期のデータストローブ（ｄｑｓ）信号を生成するデータストローブ（ｄｑｓ）信号生成部５０によって構成されている。
本ＤＤＲメモリライト制御装置は、データ（ｄｑ）信号生成部３０から出力されるデータ（ｄｑ）［ｎ：０］信号と、データストローブ（ｄｑｓ）信号生成部５０から出力されるデータストローブ（ｄｑｓ）信号に基づき動作する。
続いて、本実施形態の制御動作について図１から図３を参照しながら詳細に説明する。
リファレンスクロック（ｒｅｆ＿ｃｌｋ）信号をＰＬＬ１０のリファレンスクロックとして、このＰＬＬ１０をメモリのクロックとして使用する周波数に設定し、ＰＬＬ１０より出力させたクロックをメモリクロック（ｃｌｋ）信号とする。このメモリクロック（ｃｌｋ）信号をさらにＰＬＬ２０のリファレンスクロックとして、ＰＬＬ２０の設定をリファレンスクロックの２逓倍の周波数になるよう設定し、ＰＬＬ２０より出力させたクロックを２逓倍クロック（ｃｌｋ２ｘ）信号とする。この装置構成をとることでメモリクロック（ｃｌｋ）信号と、２逓倍クロック（ｃｌｋ２ｘ）信号の位相が同じになる。
次に、メモリライト動作起動時においてメモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジに同期したメモリライト起動（ｗｄｅｎ＿ｔｒｉｇ）信号をアクティブ（”１”）とし、セレクト信号生成部４０へ入力させる。そして２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジで、このメモリライト起動（ｗｄｅｎ＿ｔｒｉｇ）信号をサンプリングし、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジに同期したＦＦ＿７の出力信号をアクティブ（”１”）にセットする。これにより２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期であるＦＦ＿８の出力（ｓｅｌ＿ｌｄ）信号の動作を開始させる。セレクト信号生成部４０から出力されたセレクト（ｓｅｌ＿ｌｄ）信号は、データ（ｄｑ）信号生成部３０とデータストローブ（ｄｑｓ）信号生成部５０にそれぞれ入力される。
次に図２の各信号のタイムチャートを用いて説明する。まず、メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジに同期させてｔ０のタイミングで”１”に立ち上げられたメモリライト起動（ｗｄｅｎ＿ｔｒｉｇ）信号は、メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジ同期のＦＦ＿５によりｔ１のタイミングでサンプリングされる。さらにＦＦ＿５からの出力信号は、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿６によりｓ０のタイミングでサンプリングされる。引き続き、ＦＦ＿６からの出力信号は、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿７によりｓ１のタイミングでサンプリングされる。この、ＦＦ＿７から出力された信号が、ＦＦ＿８のイネーブルとして動作を行う。
次に２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿８は、ＦＦ＿７から出力された信号をイネーブルとして動作を開始するため、ｓ２のタイミングで”１”を出力し、ｓ３のタイミングで”０”を出力する。以後ｓ９のタイミングでＦＦ＿７からの出力が”０”になるまで、ｓ４、ｓ６、ｓ８のタイミングで”１”を、ｓ５、ｓ７、ｓ９のタイミングで”０”を交互に出力する。
また、データ（ｄｑ）信号生成部３０へ入力されたセレクト（ｓｅｌ＿ｌｄ）信号は、メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジでサンプリングした８ビットのメモリライトデータ（ｄａｔａｉｎ［７：０］）信号と、まずメモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジで、引き続いてフォール（ネガ）エッジでサンプリングした８ビットのメモリライトデータ（ｄａｔａｉｎ［１５：８］）信号を切り換える判断条件信号として使用される。このセレクト（ｓｅｌ＿ｌｄ）信号によって選択されたデータを、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿４で再びサンプリングする。この結果、最終的に２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジに同期し、１６ビットのメモリライトデータ（ｄａｔａｉｎ［１５：０］）のレートに対し２倍のレートに変換された８ビットのデータ（ｄｑ）［７：０］信号をデータ（ｄｑ）信号生成部３０より得ることができる。
メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジに同期したメモリライトデータ（ｄａｔａｉｎ［１５：０］）信号は、ｔ２、ｔ３、ｔ４、ｔ５のタイミングで夫々値が切り換えられ、メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジ同期のＦＦ＿１、ＦＦ＿２によりそれぞれサンプリングされる。
また、１６ビットのメモリライトデータ（ｄａｔａｉｎ［１５：０］）信号のうち、８ビットのメモリライトデータ（ｄａｔａｉｎ［１５：８］）信号については、ＦＦ＿２から出力された後、さらにメモリクロック（ｃｌｋ）信号のフォール（ネガ）エッジ同期のＦＦ＿３によりサンプリングされる。従って、メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジ同期のＦＦ＿１からの出力信号に対し、メモリクロック（ｃｌｋ）信号のフォール（ネガ）エッジ同期のＦＦ＿３からの出力信号は、位相がメモリクロック（ｃｌｋ）信号で１８０度ずれていることになる。
さらに２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿８の出力であるセレクト（ｓｅｌ＿ｌｄ）信号は、メモリクロック（ｃｌｋ）信号同期のＦＦ＿１、ＦＦ＿３からの出力信号に対し位相がメモリクロック（ｃｌｋ）信号で９０度分ずれていることになる。このことから、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿８の出力であるセレクト（ｓｅｌ＿ｌｄ）信号が”１”の場合に、メモリクロック（ｃｌｋ）信号のライズ（ポジ）エッジに同期したＦＦ＿１からの出力信号を選択し、逆に”０”の場合に、メモリクロック（ｃｌｋ）信号のフォール（ネガ）エッジ同期のＦＦ＿３からの出力を選択することになる。
２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿４は、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期に選択された８ビットの信号をｓ３、ｓ４、ｓ５、ｓ６、ｓ７、ｓ８、ｓ９、ｓ１０とサンプリングし、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期の８ビットデータ（ｄｑ）［７：０］として、データ（ｄｑ）信号生成部３０から出力される。
データストローブ（ｄｑｓ）信号生成部５０へ入力されたセレクト（ｓｅｌ＿ｌｄ）信号は、まず２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿９でサンプリングされ、引き続き２逓倍クロック（ｃｌｋ２ｘ）信号のライズ（ポジ）エッジ同期のＦＦ＿１０で再びサンプリング後、最終的に２逓倍クロック（ｃｌｋ２ｘ）信号のライズ（ポジ）エッジに同期したデータストローブ（ｄｑｓ）信号としてデータストローブ（ｄｑｓ）信号生成部５０より出力される。
２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿８の出力であるセレクト（ｓｅｌ＿ｌｄ）信号は、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期のＦＦ＿９でサンプリングされ、さらに２逓倍クロック（ｃｌｋ２ｘ）信号のライズ（ポジ）エッジに同期したＦＦ＿１０によりサンプリングされることで、２逓倍クロック（ｃｌｋ２ｘ）信号のライズ（ポジ）エッジに同期したデータストローブ（ｄｑｓ）信号としてデータストローブ（ｄｑｓ）信号生成部５０から出力される。従って、データ（ｄｑ）信号生成部３０より出力されたデータ（ｄｑ）［７：０］信号は、２逓倍クロック（ｃｌｋ２ｘ）信号のフォール（ネガ）エッジ同期となり、データストローブ（ｄｑｓ）信号生成部５０より出力されたデータストローブ（ｄｑｓ）信号は、２逓倍クロック（ｃｌｋ２ｘ）信号のライズ（ポジ）エッジ同期となる。
以上のことから、メモリインタフェースのデータストローブ（ｄｑｓ）信号
に対する８ビットのデータ（ｄｑ）［７：０］信号は、セットアップマージンを２逓倍クロック（ｃｌｋ２ｘ）信号の半周期分持たせることができ、また同様にホールドマージンも２逓倍クロック（ｃｌｋ２ｘ）信号の半周期分だけ持たせることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明のＤＤＲメモリライト制御装置の一実施形態を示すブロック図である。
【図２】本実施形態における各信号のタイムチャートである。
【図３】ＤＤＲメモリライト制御装置におけるクロック信号ｃｌｋ、２逓倍クロック信号ｃｌｋ２ｘ、データストローブ信号ｄｑｓ、及びデータ信号ｄｑの関係を示す要部タイムチャートである。
【図４】従来のゲートディレイを用いたＤＤＲメモリライト制御装置を示す図である。
【符号の説明】
【００１２】
１  ＰＬＬ（ｃｌｋ）
２  ＰＬＬ（ｃｌｋ２ｘ）
３  データ（ｄｑ）信号生成部
４  セレクト信号生成部
５  データストローブ（ｄｑｓ）信号生成部
２００  ゲートディレイ
３００  データ（ｄｑ）信号生成部
４００  データストローブ（ｄｑｓ）信号生成部
【図１】
2006085851.tif 000003
【図２】
2006085851.tif 000004
【図３】
2006085851.tif 000005
【図４】
2006085851.tif 000006