(57)【要約】      （修正有）【課題】プリント回路基板の配線の故障を最小限のコストと時間で特定する埋め込み型時間領域反射率試験の方法及び装置を提供する。【解決手段】集積回路を搭載した回路基盤の配線を試験する方法及び装置であって、搭載された集積回路より発生される試験遷移信号を配線１０２に送出し、その試験遷移信号の反射５０２をキャプチャすることにより、時間領域反射率試験を実施する機能を有する回路が組み込まれたＩＣを含む方法及び装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
クロック（２１０）によって制御される１以上の入出力（「Ｉ／Ｏ」）パッド（１０４）を有する集積回路（「ＩＣ」）（１００）を含む装置であって、該Ｉ／Ｏパッド（１０４）のそれぞれが、出力インピーダンス（２０２）を有するデータ出力ドライバ回路（２００）と、データ出力レジスタ（２０６）と、プログラマブル基準電圧発生器（２３２）を有するレシーバ回路（２２６）と、前記クロック（２１０）とデータキャプチャレジスタ（２４８）との間に配置されたプログラマブル遅延素子（２５０）と、前記データキャプチャレジスタ（２４８）に対する入力（２３８）を選択するためのデータキャプチャ選択論理回路（４５０）とを含み、前記データキャプチャレジスタ（２４８）が前記プログラマブル遅延素子（２５０）の出力（２５２）によってクロック供給を受ける、装置。
【請求項２】
前記Ｉ／Ｏパッド（１０４）を少なくとも２つ有し、該少なくとも２つのＩ／Ｏパッド（１０４）のデータキャプチャレジスタ（２４８）が相互接続され、シフトレジスタとして機能する、請求項１に記載の装置。
【請求項３】
前記シフトレジスタの開始点は、前記データキャプチャ選択論理回路（４５０）によって決定される、請求項１又は請求項２に記載の装置。
【請求項４】
前記データキャプチャレジスタ（２４８）は、マルチビットローカル記憶素子に対する入力を生成する、請求項１又は請求項２に記載の装置。
【請求項５】
前記Ｉ／Ｏパッド（１０４）を少なくとも２つ有し、該少なくとも２つのＩ／Ｏパッド（１０４）のデータ出力レジスタ（２０６）が相互接続され、シフトレジスタとして機能する、請求項１又は請求項２に記載の装置。
【請求項６】
前記データ出力レジスタ（２０６）は読み出し可能であり、且つ、前記Ｉ／Ｏパッドに少なくとも１つの試験遷移信号を供給するためのデータを格納する、請求項１又は請求項２に記載の装置。
【請求項７】
前記ＩＣは伝送要素（１０６）に接続され、前記データ出力ドライバ回路（２００）は試験遷移信号を前記伝送要素（１０６）に送出し、前記データキャプチャレジスタ（２４８）は前記試験遷移信号の反射から得られるデータを格納する、請求項１又は請求項２に記載の装置。
【請求項８】
前記Ｉ／Ｏパッド（１０４）をＮ個有し、該Ｉ／Ｏパッドのそれぞれがスキャンイン信号（２３８）を受け取ってスキャンアウト信号（２５４）を生成し、前記Ｉ／Ｏパッドがレシーバスキャンチェーン（３０４）として連続的に接続され、前記Ｉ／Ｏパッドのうちの１つから出力された前記スキャンアウト信号（２５４）を前記Ｉ／Ｏパッドのうちの別の１つに前記スキャンイン信号（２３８）として渡し、Ｎ番目のＩ／Ｏパッドの前記スキャンアウト信号（２５４）を最初のＩ／Ｏパッド（１０４）に前記スキャンイン信号（２３８）として渡し、循環レシーバスキャンチェーン構成を実現している、請求項１に記載の装置。
【請求項９】
ＴＤＲ試験信号（２４４）がアサートされたときにのみ、前記Ｎ番目のＩ／Ｏパッドの前記スキャンアウト信号（２５４）が、前記最初のＩ／Ｏパッドに前記スキャンイン信号（２３８）として渡される、請求項８に記載の装置。
【請求項１０】
前記ＴＤＲ試験信号（２４４）がアサートされたときに、前記Ｎ番目のＩ／Ｏパッドの前記スキャンアウト信号（２５４）は、循環ＭＵＸ（４５０）を通じて前記最初のＩ／Ｏパッド（１０４）に前記スキャンイン信号（２３８）として渡される、請求項８又は請求項９に記載の装置。
【請求項１１】
集積回路（ＩＣ）に接続された伝送要素を試験する方法であって、
クロック（２１０）によって制御される少なくとも１つの入出力（Ｉ／Ｏ）パッド（１０４）を有するＩＣ（１００）を設けるステップと、
前記Ｉ／Ｏパッド（１０４）から前記伝送要素（１０６）に試験遷移信号を送出するステップ（４１６）と、
前記クロック（２１０）に遅延（２５０）を加えたものが変化したときに、前記Ｉ／Ｏパッド（１０４）において、電圧基準（２３２）に対する前記試験遷移信号の反射の振幅状態を示すデータをキャプチャするステップと
からなる方法。
【請求項１２】
前記電圧基準（２３２）はプログラム可能である（４１０）、請求項１１に記載の方法。
【請求項１３】
前記電圧基準（２３２）の複数の値について、前記送出するステップ（４１６）及び前記キャプチャするステップ（４１８）を繰り返すステップ（４２８）を更に含む、請求項１１又は請求項１２に記載の方法。
【請求項１４】
前記遅延（２５０）はプログラム可能であり（４１２）、
前記遅延（２５０）の複数の値について、前記送出するステップ（４１６）及び前記キャプチャするステップ（４１８）を繰り返すステップ（４２４）を更に含む、請求項１１に記載の方法。
【請求項１５】
前記Ｉ／Ｏパッド（１０４）のそれぞれが、出力インピーダンス（２０２）を有するデータ出力ドライバ回路（２００）と、読み出し可能なデータ出力ドライバ回路（２０６）と、プログラマブル基準電圧発生器（２３２）を有するレシーバ回路（２２６）と、前記クロック（２１０）とプログラマブル遅延素子（２５０）の出力によってクロック供給を受けるデータキャプチャレジスタ（２４８）との間に配置されたプログラマブル遅延素子（２５０）と、前記データキャプチャレジスタ（２４８）に対する入力を選択するためのデータキャプチャ選択論理回路（４５０）とを含み、前記データキャプチャレジスタ（２４８）が前記プログラマブル遅延素子（２５０）の出力によってクロック供給を受ける、請求項１１、請求項１２、又は請求項１４に記載の方法。
【請求項１６】
前記データキャプチャレジスタレジスタ間を相互接続し、シフトレジスタとして機能させるステップを更に含む、請求項１１又は請求項１２に記載の方法。
【請求項１７】
前記設定するステップは、前記Ｉ／Ｏパッド（１０４）のうちの１つだけを試験対象の伝送線（１０６）に接続し、該伝送線に関連する前記データキャプチャレジスタ（２４８）を前記シフトレジスタの開始点として設定することを含む、請求項１６に記載の方法。
【請求項１８】
前記遅延の複数の値及び前記電圧基準（２３２）の複数の値について前記送出するステップ（４１６）及び前記キャプチャするステップ（４１８）を繰り返し、前記反射に関する電圧と時間の関係（５０２）を作成することを更に含む、請求項１７に記載の方法。
【請求項１９】
前記反射に関する電圧と時間の関係（５０２）から前記伝送要素の伝送特性を判定するステップを更に含む、請求項１８に記載の方法。
【請求項２０】
前記ＩＣはＮ個のＩ／Ｏパッド（１０４）を有し、該Ｉ／Ｏパッドのそれぞれがスキャンイン信号（２３８）を受け取ってスキャンアウト信号（２５４）を生成し、前記Ｉ／Ｏパッド（１０４）がレシーバスキャンチェーン（３０４）として連続的に接続され、前記Ｉ／Ｏパッド（１０４）のうちの１つから出力された前記スキャンアウト信号（２５４）が前記Ｉ／Ｏパッド（１０４）のうちの別の１つに前記スキャンイン信号（２３８）として渡され、Ｎ番目の前記Ｉ／Ｏパッド（１０４）の前記スキャンアウト信号（２５４）が最初の前記Ｉ／Ｏパッド（１０４）に前記スキャンイン信号（２３８）として渡され、循環スキャンチェーン構成を実現している、請求項１１、請求項１２、又は請求項１４に記載の方法。
【請求項２１】
前記ＴＤＲ試験信号（２４４）がアサートされたときに、前記Ｎ番目のＩ／Ｏパッドの前記スキャンアウト信号（２５４）が、循環ＭＵＸ４５０を通じて前記最初のＩ／Ｏパッドに前記スキャンイン信号（２３８）として渡される、請求項２０に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
プリント回路基板（ＰＣＢ）が故障するとき、その原因には様々なものがある。原因の特定は非常に困難であり、ＰＣＢのサイズや複雑さが増すにつれて、原因の特定はさらに困難になる。ＰＣＢ故障の原因はＩＣの故障である場合もあれば、ＩＣ間の１以上の配線の故障である場合もある。ＰＣＢ上のＩＣを試験する従来の方法には、様々なものがある。ＩＣ試験法には、専用装置を使用して機能試験を行うインサーキット試験法から、ＩＥＥＥ規格１１４９．１仕様書に記載されているようなＪＴＡＧプロトコルを用いた試験まで、様々なものがある。また、ＩＣによっては、特定のＩＣが使用可能であるか否かを示す指標を出力する自己試験機能が組み込まれたものもある。しかしながら、こうした試験によって特定できるのは、ＰＣＢ故障を引き起こす可能性がある全ての故障のうちの一部に過ぎない。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
従来は、ＩＣ間の配線の故障や配線インピーダンスの問題を特定するために、システムからＰＣＢを取り外し、更にＰＣＢから１以上のＩＣを取り外した上で試験を実施している。しかしながら、こうした手順は時間やコストを要する上に、破壊の可能性も有している。従って、ＰＣＢ配線の故障を最小限の費用で特定することが必要とされている。
【課題を解決するための手段】
【０００３】
ＩＣに埋め込まれた埋め込み型試験を実施することで、そのＩＣに対する外部接続を試験する方法及び装置を開示する。「埋め込み型試験」と呼ぶ理由は、試験を実施する回路をＩＣ自体に配置しているからである。本発明による埋め込み型試験は、時間領域反射率測定（以下、「ＴＤＲ」と呼ぶ）を基礎としたものであり、ＩＣ外部の素子を試験する機能を有する。擬似ＴＤＲ試験を実施するための論理回路をＩＣの１以上のＩ／Ｏパッド、又はそれらのＩ／Ｏパッドに接続された回路に埋め込む。この論理回路は、幾つかの新規な論理回路及び配線を備えるとともに、従来のＩ／Ｏパッドの一部に形成された既存の回路を有効に利用し、試験機能の埋め込みによって生じるコストやサイズの増加を最小限に抑えることが出来る。埋め込み型試験機能の一部として追加される論理回路は、ＩＣの実際の機能とは無関係であり、ＩＣ外部の素子を試験するという特定の目的のためにＩＣに組み込まれる。
【発明を実施するための最良の形態】
【０００４】
本発明は、添付の図面を参照し、下記の説明を読むことにより理解できるであろう。
【０００５】
まず図１を参照する。図１はパッケージＩＣ１００の角の部分を示している。従来同様に、パッケージＩＣ１００は、ＩＣチップ内の論理回路１０４とＩＣピン１０６との間に、パッケージ配線１０２を有している。ＩＣピン１０６は、ガルウィングリード、ボールグリッドアレイリード、又はフリップチップ型リード（ただし、これらに限定はしない）のような、いかなる従来タイプのものであってもよい。説明のために、ＩＣ上の論理回路１０４は、ＩＣ１００の入出力機能を有する特定タイプの論理回路から構成されているものとする。本明細書では、この入出力機能を有するＩＣ１００内の回路をＩ／Ｏパッド１０４と呼ぶ。なお、この回路は、アナログ素子とデジタル素子のどちらで構成してもよく、また、それら両方から構成してもよい。この回路は物理的には、接点部の近くに配置してもよいし、ＩＣの他の面に分散して配置してもよい。
【０００６】
本発明の埋め込み型ＴＤＲ試験法は、既知のインピーダンス、振幅、及び持続時間を有する遷移信号すなわちパルスを伝送要素の一端に印加するステップを含む。ＩＣに取り付けられる伝送要素には一般に、ＰＣＢトレースの形の伝送ラインがある。伝送ラインは終端を備えている場合もあれば、備えていない場合もある。既知のインピーダンス、振幅、及び持続時間を有する遷移信号すなわちパルスを伝送要素に送出し、反射された信号を測定する。そして、反射信号の特性を送信信号の既知の特性と比較し、反射信号の特性を分析することで、伝送ラインのインピーダンス、伝送ラインの電気的な長さ、伝送ラインの不具合の有無、場所、及び特性、並びに終端インピーダンスなどの情報が得られる。
【０００７】
次に図２を参照する。図２は、本発明によるＩ／Ｏパッド１０４を示す論理図である。データ出力ドライバ回路２００は、外部接続パッド２０４に接続されたプログラマブル出力インピーダンス２０２を有する。一般に、一個のＩＣ上には複数のＩ／Ｏパッド１０４が存在する。図２の論理図は各Ｉ／Ｏパッド１０４上の論理回路を示している。データ出力ドライバ回路２００は、既知の出力インピーダンスの変化すなわちパルスを加えることが出来る。一実施形態では、プロセス、電圧、及び温度（ＰＶＴ）が補償された従来のドライバ回路を使用することが出来る。データ出力ドライバ回路２００は、３状態イネーブル信号２２２によって制御される。データ出力ドライバ回路２００を高インピーダンス状態にすると、データ出力ドライバ回路２００はディセーブルされる。データ出力ドライバ回路２００をイネーブルすると、その入力部における論理値が、プログラマブル出力インピーダンス２０２を通じて外部接続パッド２０４に出力される。本発明の一実施形態において、３状態イネーブル信号２２２は、ＪＴＡＧ３状態イネーブルレジスタ（図示せず）から供給される。ＪＴＡＧ３状態イネーブルレジスタは、ＴＤＲ試験の準備の際にそこにユーザ定義データをロードしておくことが出来るという意味で、スキャンすることが可能である。本発明の他の実施形態において、３状態イネーブル信号２２２は２対１の３状態ＭＵＸ２５６の出力である。この３状態ＭＵＸ２５６は入力として、ＪＴＡＧ３状態イネーブルレジスタの出力２５８と、機能的３状態信号２６０とを有する。３状態ＭＵＸ２５６の出力の選択は、試験モード信号２６２によって制御される。データ出力レジスタ２０６は、ＩＣ論理回路（図示せず）からデータアウト信号２０８を受信する。このデータアウト信号２０８は、書き込み／読み出しクロック信号２１０に従ってデータ出力レジスタ２０６に入力される。一実施形態において、データ出力レジスタ２０６の出力はデータ出力ドライバ回路２００に直接出力され、外部接続パッド２０４へと出力される場合がある。図２に記載されている他の実施形態では、データ出力レジスタの出力２２４が、２対１のデータアウトＭＵＸ２６４の一方の入力になっている。また、データアウトＭＵＸ２６４の他方の入力が、ＪＴＡＧデータアウト信号２６６になっている。データアウトＭＵＸ２６４の出力の選択は、試験モード信号２６２によって制御される。この実施形態の場合、データアウトＭＵＸ２６４の出力はデータ出力ドライバ回路２００へ出力され、外部接続パッド２０４へと出力される。従って、試験モード信号が論理「１」である場合、３状態ＭＵＸ２５６はその出力２２２としてＪＴＡＧ３状態信号を出力し、データアウトＭＵＸ２６４はその出力２６８としてＪＴＡＧデータアウト信号を出力する。一方、試験モード信号が論理「０」である場合、３状態ＭＵＸ２５６はその出力２２２として機能的３状態信号２６０を出力し、データアウトＭＵＸ２６４はその出力２６８としてデータ出力レジスタ２０６の出力を出力する。このように３状態ＭＵＸ２５６及びデータ出力ＭＵＸ２６４を有する実施形態では、データ出力ドライバ回路２００は、ＩＣ論理回路回路の一部に関するＪＴＡＧ信号又は機能的信号によって制御することができる。なお、ＪＴＡＧ３状態信号２５８、ＪＴＡＧデータアウト信号２６６、及び試験モード信号２６２の供給元である図２には図示されていない種々のレジスタは、ＩＥＥＥ１４４９．６規格に準拠し、書き込み／読み出しクロック信号２１０及び遅延クロック信号２５２とは非同期の別のクロックによって動作している。スキャンイネーブル信号２１２はスキャンイネーブルマルチプレクサ２１４を制御し、スキャンイネーブルマルチプレクサ２１４にデータアウト信号２０８又はスキャンイン信号２１８を選択させ、それをスキャンイネーブルマルチプレクサ出力２１６に出力させる。また、データ出力レジスタ２０６の出力２２４は、スキャンアウト信号２２０としても出力される。
【０００８】
Ｉ／Ｏパッド１０４は、比較器タイプのデータ入力レシーバ回路２２６を更に有する。データ入力レシーバ回路２２６の正の入力２２８は外部接続パッド２０４に接続され、データ入力レシーバ回路２２６の負の入力２３０は基準電圧発生器２３２に接続される。データ入力レシーバ回路２２６は、外部接続パッド２０４の電圧を基準電圧と比較することによりデジタル信号を生成する。好ましい実施形態において、データ入力レシーバ回路２２６は、広いコモンモードレンジにわたって動作し、コモンモードレンジにおいて最小限の伝播遅延を有し、最小限のオフセット電圧を有する。基準電圧発生器２３２をプログラムすることにより、データ入力レシーバ回路２２６が外部接続パッド２０４上の信号を論理「１」又は論理「０」として登録する電圧レベルを設定することが出来る。好ましい実施形態において、プログラマブル基準電圧発生器２３２は、論理「０」から論理「１」までの範囲で、６つ以上（多い方が望ましい）の異なる電圧設定を有する。データ入力レシーバ回路の出力２３４は、デュアル入力試験マルチプレクサ２３６（本明細書では「試験ＭＵＸ２３６」と呼ぶ）に入力として供給される。試験ＭＵＸ２３６の他方の入力は、ＴＤＲ／スキャンイン信号２３８である。試験ＭＵＸ２３６は、試験ＭＵＸ制御論理回路２４０から出力される試験セレクト信号２４２によって制御される。試験ＭＵＸ制御論理回路２４０に対する入力は、スキャンイネーブル信号２１２、ＪＴＡＧ３状態イネーブル信号２２２、及びＴＤＲ試験セレクト信号２４４からなる。なお、図示の論理回路は実際には代表的なものに過ぎず、本発明の一実施形態による論理回路の詳細にとって重要なのは、下記の真理値表を備えていることである。
【０００９】
【表１】
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【００１０】
試験ＭＵＸの出力２４６は、データキャプチャレジスタ２４８に入力される。データキャプチャレジスタ２４８は、遅延クロック２５２に従って動作する。遅延クロック２５２は、書き込み／読み出しクロック信号２１０を遅延素子２５０によって時間遅延させた信号である。好ましい実施形態において、各Ｉ／Ｏパッド１０４は、書き込み／読み出しクロック２１０と、データキャプチャレジスタ２４８に対するクロック入力との間にプログラマブル遅延素子２５０を有する。他の実施形態では、プログラマブル遅延素子が１つしかなく、その出力を遅延クロックツリー（図示せず）に供給し、共通信号源から個々の遅延クロック信号がＩ／Ｏパッドに供給されるようにする場合がある。この共通遅延素子の実施形態では、データ出力レジスタ２０６とデータキャプチャレジスタ２４８に供給される独立したクロックツリーが必要である。遅延素子２５０は、書き込み／読み出しクロック２１０の１周期よりも小さな増分単位で遅延時間をプログラムすることが出来る。データキャプチャレジスタ２４８の出力は、ＴＤＲスキャンアウト信号２５４として出力される。
【００１１】
次に、図３及び図４を参照する。図３及び図４は、複数のＩ／Ｏパッド１０４をスキャンチェーンとして接続するための本発明の一実施形態を示す概略図である。図３は従来のドライバスキャンチェーン３０２を示す図である。このドライバスキャンチェーン３０２では、複数のＩ／Ｏパッドのうちの第１のＩ／Ｏパッド１０４ａからのドライバスキャンアウト信号２２０が、複数のＩ／Ｏパッドのうちの第２のＩ／Ｏパッド１０４ｂのドライバスキャンイン信号２１８に接続されている。ドライバスキャンチェーン３０２は、開始点（ドライバスキャンイン信号３０６）と、終了点（ドライバスキャンアウト信号３０８）とを有する。図４を参照すると、独立して別個に構成されたレシーバスキャンチェーン３０４では、第１のＩ／Ｏパッド１０４ａのレシーバスキャンアウト／ｅＴＤＲ信号２５４が、第２のＩ／Ｏパッド１０４ｂのレシーバスキャンイン／ｅＴＤＲ信号２３８に接続されている。レシーバスキャンチェーン３０４が従来のレシーバスキャンチェーンと異なるのは、全てのデータキャプチャレジスタ２４８をレシーバスキャンイン／ｅＴＤＲ２３８とレシーバスキャンアウト／ｅＴＤＲ２５４の両方において相互接続し、レシーバスキャンチェーン３０４を循環型に構成出来る点にある。具体的には、ｎ番目のＩ／Ｏパッド１０４のレシーバスキャンアウト／ｅＴＤＲ信号２５４が、２対１のＴＤＲ循環ＭＵＸ４５０の第１の入力に接続され、更に、外部レシーバスキャンアウト接続パッド４５４にも接続される。ＴＤＲ循環ＭＵＸ４５０の第２の入力は、従来の外部レシーバスキャンイン信号４５２である。ＴＤＲ循環ＭＵＸ４５０における選択は、ＴＤＲ試験信号２４４によって制御される。ＴＤＲ試験信号２４４がアサートされている場合、ＴＤＲ循環ＭＵＸ４５０はｎ番目のＩ／Ｏパッド１０４（ｎ）のレシーバスキャンアウト／ｅＴＤＲ信号２５４を選択して出力する。ＴＤＲ循環ＭＵＸ４５０の出力は、第１のＩ／Ｏパッド１０４ａのレシーバスキャンイン／ｅＴＤＲ信号２３８としてレシーバスキャンチェーン３０４に入力される。その結果、レシーバスキャンチェーン３０４の循環構成が完成する。ＴＤＲ試験信号２４４がアサートされていない場合、ＴＤＲ循環ＭＵＸ４５０は外部レシーバスキャンイン信号４５２を選択して出力する。その結果、レシーバスキャンチェーン３０４は、従来同様に外部スキャンイン信号によって動作することになる。一方、ＴＤＲ試験信号２４４がアサートされている場合、ＴＤＲ循環ＭＵＸ４５０はレシーバスキャンアウト／ｅＴＤＲ信号２５４を選択して出力する。その結果、レシーバスキャンチェーン３０４は、本明細書に開示するようなｅＴＤＲ試験のための再循環モードで動作することになる。
【００１２】
レシーバスキャンチェーン３０４は、試験の際にマルチビットシフトレジスタとして動作するように構成される。マルチビットシフトレジスタの開始点は、ＴＤＲ試験セレクト信号２４２の値によって決まる。表１を参照すると、試験対象のＩ／Ｏパッドでは、試験ＭＵＸ２３６がＴＤＲ試験セレクト信号２４２によって制御される。すなわち、試験対象のＩ／Ｏパッドでは、ＴＤＲ試験セレクト信号２４２により、レシーバデータキャプチャレジスタ２４８に入力される信号としてレシーバ信号２３４が、ＭＵＸ２３６において選択される。その結果、レシーバスキャンチェーン３０４が切断される。実際には、これにより、その試験対象のＩ／Ｏパッドが、循環型のスキャンチェーン構成によって生成されるマルチビットシフトレジスタ中の第１ビットとして設定される。ＴＤＲ試験の際、試験対象でないＩ／Ｏパッドでは、試験セレクト信号２４２により、試験ＭＵＸ２３６の入力として接続されているＩ／Ｏパッドからのレシーバスキャンアウト信号２５４が、試験ＭＵＸ２３６において選択される。その結果、レシーバスキャンチェーン３０４内の試験対象ではない全Ｉ／Ｏパッドについてシフトレジスタ構成が生成される。
【００１３】
ドライバスキャンチェーン３０２内で相互接続されたデータ出力レジスタ２０６は、ＴＤＲ刺激信号を生成するためのデータの記憶に使用される一方、レシーバスキャンチェーン３０４内で相互接続されたデータキャプチャレジスタ２４８は、ＴＤＲ試験の際にキャプチャされた試験応答データの格納に使用される。ＴＤＲ試験を行っていないときは、これらのスキャンチェーン３０２、３０４は、従来どおり動作し、従来の目的に使用される。なお、図３には図示されていないが、Ｉ／Ｏパッド１０４はその構成の一部にＪＴＡＧスキャンチェーンを有する。このＪＴＡＧスキャンチェーンは従来どおりのものであり、ＪＴＡＧ試験の際にＩＣの設定に使用される。ただし、ＪＴＡＧスキャンチェーンは本発明の一実施形態においても使用される場合がある。
【００１４】
ＴＤＲ試験は、１／ｆｃｌｏｃｋ＝Ｔｃｌｏｃｋの周期を持つ動作クロック周波数ｆｃｌｏｃｋで実施され、試験データはレシーバスキャンチェーン３０４に格納される。従って、本発明の一実施形態において、レシーバスキャンチェーン３０４はクロック周波数ｆｃｌｏｃｋで動作しなければならない。従来、スキャンチェーンは動作クロック周波数未満の周波数で動作している。そのため、本発明の一実施形態によるレシーバスキャンチェーン３０４は、ＴＤＲ試験のタイミング要件を満たすＩ／Ｏパッドの相互接続が得られるように配慮されている。実施形態によっては、試験刺激データをドライバスキャンチェーン３０２に格納し、そのデータをクロック周波数ｆｃｌｏｃｋでスキャンチェーン全体に流す場合がある。ただし、ドライバスキャンチェーン３０２を循環構成にする必要は必ずしもなく、ドライバスキャンチェーン３０２を従来のスキャンチェーンとして構成し、本発明の目的に使用することも可能である。試験遷移信号を生成するドライバスキャンチェーン３０２の代替には、ドライバスキャンチェーン３０２を使用しない独立した論理回路、例えばＩＥＥＥ規格１１４９．６「ドライバのバウンダリスキャンレジスタ」に規定されているエッジ生成回路などがある。
【００１５】
次に、具体的な処理の流れを理解してもらうために、本発明によるＴＤＲ試験プロセスの一実施形態について、その概略を簡単に説明する。Ｉ／Ｏパッド１０４を１つだけ使用して、そのＩ／Ｏパッドに接続された１つの伝送要素（本明細書では「試験対象伝送要素」と呼ぶ）を試験する。１つのレシーバスキャンチェーン３０４の中には、一度に１つの試験対象伝送要素しか存在しない。試験遷移信号をドライバスキャンチェーン３０２で生成する実施形態では、試験対象伝送要素に接続されたデータ出力ドライバ回路２００が、１つのＴＤＲ試験遷移信号を複数回送出するようにプログラムされる。試験対象伝送要素に接続されたデータキャプチャレジスタ２４８は、その試験におけるレシーバスキャンチェーン３０４内の第１のデータキャプチャレジスタとなる。ＴＤＲ試験遷移信号を送出するたびに、試験対象のＩ／Ｏパッドのデータキャプチャレジスタ２４８だけが、様々なクロック遅延及び基準電圧について自身のレシーバ回路２２６を通じてデータを受信する。一方、レシーバスキャンチェーン３０４内にある試験対象ではないＩ／Ｏパッドのデータキャプチャレジスタ２４８は全て、レシーバスキャンチェーン３０４内を通るデータをレシーバスキャンイン／ＴＤＲ信号２３８を介して受信する。試験遷移信号の一回の送出により得られる測定値の数は、レシーバスキャンチェーン３０４内のＩ／Ｏパッド１０４の数によって決まる。最大測定インターバルは、試験遷移信号の一回の送出によって得られるデータ点の数によって定義される。スキャンチェーン３０４内にＮ個のＩ／Ｏパッド１０４があり、従ってスキャンチェーン３０４内にＮ個のデータキャプチャレジスタ２４８がある場合、Ｎ×Ｔｃｌｏｃｋに等しいインターバルで、データがレシーバスキャンチェーン３０４の中にキャプチャされる。このレシーバスキャンチェーン３０４は、オーバーフローしたビットを破棄するシフトレジスタとして動作する。ただし、このシフトレジスタは循環構成で接続されているため、ＴＤＲ試験の際は、データキャプチャレジスタ２４８のどのビットをスキャンチェーンシフトレジスタの開始点として定義してもよい。従って、２ＮＴｃｌｏｃｋに等しいインターバルだけデータをキャプチャするためには、第１の試験遷移信号の送出に対し、第１のＮＴｃｌｏｃｋインターバルだけデータをキャプチャし、キャプチャしたデータを読み出した後、第２の試験遷移信号を送出する際に、その第１のＮＴｃｌｏｃｋインターバルに相当する記憶データをシフトアウトさせ、第２のＮＴｃｌｏｃｋインターバルだけデータをキャプチャした後、その第２のＮＴｃｌｏｃｋインターバルに相当する記憶データを読み出す。試験の実施に使用されるクロックパルスを適当に選択し、その数を調節することで、ＮＴｃｌｏｃｋの任意の整数倍の時間だけデータをキャプチャすることが出来る。このようにして試験対象伝送要素において受信された信号は、送出した試験遷移信号に対する反射信号に関する時間と振幅の関係を示すグラフを形成する。なお、本発明の教示は１つの試験遷移信号に関するものになっているが、２つの試験遷移信号を有する試験パルスを用いて伝送要素を試験することも可能である。「試験遷移信号���という用語は、１以上の試験遷移信号を指すものとして一般的意味で使用している。そのため、試験遷移信号は、１つの試験パルスに対応する場合もあれば、２以上の論理遷移を有する試験信号に相当する場合もある。
【００１６】
次に図５を参照する。図５は、本発明によるＴＤＲ試験プロセスの一実施形態を示すフロー図である。まず、準備段階として、試験対象の伝送要素について、基準電圧アレイＶｒｅｆ、遅延時間アレイＴｄｅｌａｙ、及びインターバルカウントＩ、並びに、１回の試験当たりのクロックサイクル数Ｎを設定する（４０２）。次に、ドライバスキャンチェーン３０２を介して、論理値をデータ出力レジスタ２０６の中に読み込む（４０４）。読み込まれる論理値は、試験対象の伝送要素に接続されたＩ／Ｏパッド１０４の外部データ出力２０４にＴＤＲ試験遷移信号を出力するためのものである。実施形態によっては、１つのＩ／Ｏパッド１０４だけでＴＤＲ試験を実施する場合もある。好ましい実施形態において、ＴＤＲ試験遷移信号は、論理「０」から「１」への１クロックサイクルの遷移である。他の試験遷移信号として、「１」から「０」への１クロックサイクルの遷移や、１クロックサイクル経過後に元の論理値に戻る低又は高を基準とするパルス（例えば論理「０１０」、「１０１」など）を使用する場合もある。低から高へのＴＤＲ試験遷移信号をプログラムする一例として、ドライバスキャンチェーン３０２が１６個の相互接続されたＩ／Ｏパッド１０４を有している場合、２値論理パターン「０１１１  １１１１  １１１１  １１１１」をドライバスキャンチェーン３０２に格納する場合がある。次に、表１を参照し、ＴＤＲ試験の準備として、値をＪＴＡＧスキャンチェーン（図示されてはいない）に読み込ませ（４０６）、全てのＩ／Ｏパッド１０４を設定する。値を各Ｉ／Ｏパッド１０４に読み込ませた後（４１０）、試験対象の伝送要素用のデータ出力ドライバ回路２００を除いて、ＪＴＡＧスキャンチェーン内の全てのデータ出力ドライバ回路２００をＪＴＡＧ高インピーダンス状態にする。単一のデータ出力ドライバ回路２００のイネーブル状態にし、ＴＤＲ試験信号２４４をアサートすることで、試験遷移信号を送出するためのドライバスキャンチェーン３０２が構成される。このＴＤＲ試験信号２４４のアサートにより、レシーバスキャンチェーン３０４はキャプチャ及びシフトモードの動作に設定され、ＴＤＲ試験の際の受信データを格納することが可能になる。次に、ＴＤＲ試験を実施するＩ／Ｏパッド１０４のデータ出力ドライバ回路２００のドライバ出力インピーダンスＺｏｕｔ２０２をプログラム（４０８）し、内部カウンタ変数ｉを１に初期化する。ＴＤＲ試験の間、このドライバ出力インピーダンス２０２は一定に維持される。次に、最初の電圧基準値をＶｒｅｆ（１）、最後の電圧基準値をＶｒｅｆ（Ｒ）として、複数の電圧基準値Ｖｒｅｆ（ｒ）を定義する（４１０）。そして、試験対象の伝送要素に接続されたＩ／Ｏパッドのレシーバ回路２２６の基準電圧２３２を第１電圧基準値Ｖｒｅｆ（１）に初期化する。次に、最初のクロック遅延値をＴｄｅｌａｙ（１）とし、最後のクロック遅延値をＴｃｌｏｃｋ（Ｄ）として、複数のクロック遅延値Ｔｃｌｏｃｋ（ｄ）を定義する。そして、試験対象のＩ／Ｏパッドのクロック遅延Ｔｄｅｌａｙ（ｄ）をプログラムする（４１２）。なお、クロック遅延値や電圧基準値をＩＣにプログラムするためには、いかなる数の従来の方法を使用してもよく、例えば、ＪＴＡＧプロトコル、従来のスキャンチェーン、又は専用ＩＣ構成入力などによってプログラムすることが出来る。だだし、それらに限定はしない。一実施形態では、ドライバスキャンチェーン３０２とレシーバスキャンチェーン３０４の両方を同一の書き込み／読み出しクロック信号２１０で制御することから、ＴＤＲ試験のクロックとして、書き込み／読み出しクロック信号だけしか必要としない場合がある。
【００１７】
ＴＤＲ試験の動作を開始するために、ＴＤＲ試験信号２４４をアサートする（４１４）。次に、周波数ｆｃｌｏｃｋの一連のクロックパルスを生成し、試験を実施する。出力ドライバ回路２００から試験遷移信号を送出する（４１６）。この試験は、クロックが最初にアサートされた時点で開始され、そのクロック周波数で継続される。試験遷移信号は試験対象伝送要素を伝播してゆき、なんらかの終端に到達し、試験遷移信号の送出からしばらく経った後に、試験対象伝送要素の外部接続パッド２０４に反射が返ってくる。受信される反射は、伝送要素の特性によって決まる。遅延クロック２５２の各クロックサイクルごとに、外部接続パッド２０４上の論理値を、試験対象伝送要素に接続されたＩ／Ｏパッド１０４のデータキャプチャレジスタ２４８に格納する（４１６）。データキャプチャレジスタ２４８に以前格納されていた値は、レシーバスキャンチェーン３０４を介して、次の隣りのデータキャプチャレジスタ２４８にシフトされる。こうして、各クロックサイクルごとに１つのデータ点がキャプチャされ、各試験遷移信号の送出ごとに合計Ｎ個のデータ点がキャプチャされる。各試験遷移信号の送出の際にキャプチャするインターバルは、ＮＴｃｌｏｃｋ時間単位である。Ｎクロックサイクルの経過後、クロックを停止し、ＴＤＲ試験信号２４４をデアサートする（４１８）。表１を参照すると、その結果、レシーバスキャンチェーン３０４は正常なスキャンモードになり、後で分析するために、データキャプチャレジスタ２４８内の値が読み出され、外部に格納される（４１８）。データは、レシーバスキャンチェーン３０４から外部レシーバスキャンアウト接続パッド４５４を通じて読み出される。このような外部レシーバスキャンアウト接続パッド４５４は、１個のレシーバスキャンチェーン３０４当たり１個しか存在しない。従って、このレシーバスキャンチェーン３０４内の外部レシーバスキャンアウト接続パッド４５４の配置は、キャプチャ対象データの論理的な開始点からずらすことも出来る。このように、レシーバスキャンチェーン３０４からデータを取得するシステムでは、レシーバスキャンチェーン３０４内における外部レシーバスキャンアウト接続パッド４５４と試験対象のＩ／Ｏパッドとの間の位置関係が維持される。レシーバスキャンチェーン３０４からデータをキャプチャして読み出した後、そのデータは、レシーバスキャンチェーン３０４内における試験対象Ｉ／Ｏパッドの外部レシーバスキャンアウト接続パッド４５４に対する位置に応じて再配置される。
【００１８】
試験の際に１ＮＴｃｌｏｃｋよりも長いインターバルが必要な場合は、同じ基準電圧Ｖｒｅｆ（ｒ）及びクロック遅延Ｔｄｅｌａｙ（ｄ）で、このプロセスをＮクロックサイクルの整数倍の回数（最大でｉ＊Ｎ個のクロックサイクルまで）だけ繰り返す（４２０）。Ｉ個のインターバルにおいてデータを全てキャプチャしたら（４２２）、遅延素子２５０を次の遅延値Ｔｄｅｌａｙ（ｄ＋１）にプログラムし（４２４）、インターバルカウントｉを１にリセットする。電圧基準Ｖｒｅｆ（ｒ）は同じ値に維持する。次に、クロック周期Ｔｃｌｏｃｋにわたって、試験遷移信号を送出するステップ４１６と同じステップを繰り返し、一連の遅延値について遅延値カウントｄが遅延値の総数Ｄに達するまで、Ｉ個のインターバルのそれぞれにおいて外部接続パッド２０４における反射値をキャプチャする（４２６）。次に、一連の電圧基準値Ｖｒｅｆ（ｒ）について、それがその最大値Ｖｒｅｆ（Ｒ）に達するまで、ＮＴｃｌｏｃｋのＩ個のインターバルにおいて、一連の電圧基準値Ｖｒｅｆ（ｒ）について、このＴＤＲ送出・キャプチャプロセス全体を繰り返す（４２８）。その結果、この試験送出・データ格納プロセスはＭ回繰り返され、Ｐ個のデータ点が収集される。ただし、Ｍ及びＰは、次のとおりである。
【００１９】
Ｍ＝Ｉ×Ｒ×Ｄ    （１）
Ｐ＝Ｍ×Ｎ    （２）
【００２０】
一実施形態において、基準電圧増分値は、利用可能な電圧基準値範囲全体にわたって均一に設定される。他の実施形態において、基準電圧増分値は、利用可能な電圧基準値範囲を有する任意の電圧値集合として設定される場合がある。同じことが、クロック遅延値についても言える。すなわち、一実施形態において、遅延増分値は均一なインターバルで設定される。他の実施形態において、クロック遅延値はクロック周期にわたって任意のインターバルで設定される。
【００２１】
図５に示すスキャンデータのローディングやアンローディングの動作は、自動試験装置（ＡＴＥ）によって実施することが出来る。この種の装置は、コンピュータのようなデータ処理装置と、試験対象のデバイスに接続するための適当なコンポーネントを有している。一実施形態おいて、ＡＴＥには、ＩＥＥＥ規格１１４９．１に規定されている試験対象ＩＣのＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）に接続するＪＴＡＧ系試験システムが使用される。他の実施形態において、ＡＴＥは、システム接続を使用してデータアクセスを提供するＩＣアーキテクチャ自体の一部であってもよい。
【００２２】
次に、図６を参照する。図６は、本発明によるプロセスによってキャプチャされたデータ点のグラフを示している。グラフ中、ｘ軸は時間を表し（ｔ＝０は試験遷移信号の送出である）、ｙ軸は電圧基準値を表している。コンピュータのような外部処理装置は、キャプチャされたデータ点を受信してグラフを形成したり、他の分析装置に渡したりする。式（１）を参照すると、番号１〜４０は、Ｍ＝（１）（４）（１０）＝４０であるときの、ＴＤＲ試験プロセスの一例における、試験遷移信号送出・データキャプチャの各パスにおいて取得されたデータ点を例として示している。図示の例では、Ｉ＝１であり、単一のインターバルＮＴｃｌｏｃｋにおいてのみデータをキャプチャしている。また、Ｎ＝５であり、そのインターバルは５つのクロックサイクルから構成されている。従って、図６の試験例では、２００個のデータ点をキャプチャしている。グラフ中に太字フォント５０２で示されているデータ点番号は、データキャプチャレジスタにキャプチャされた論理「１」を意味し、グラフ中に通常フォント５０３で示されているデータ点番号は、データキャプチャレジスタにキャプチャされた論理「０」を意味している。このグラフに示した試験では、クロック遅延がＴｃｌｏｃｋ／１０のインターバルでプログラムされ、基準電圧が利用可能な基準電圧範囲全体にわたる４つの均等なインターバルでプログラムされている。また、Ｎ＝５は、レシーバスキャンチェーン３４０内に５つのＩ／Ｏパッド１０４が存在することを意味する。なお、当業者であれば知っているとおり、レシーバスキャンチェーン３０４は通常、もっと多くのＩ／Ｏパッドを有している。本明細書では、説明を分かり易くするために、レシーバスキャンチェーンに使用されるＩ／Ｏパッドの数を少なくしている。ただし、規模を変更しても、その動作原理は、基本的なプロセスの変更することなく適用可能である。
【００２３】
最初の試験遷移信号を送出する前に、プログラマブル遅延をＴｄｅｌａｙ（１）＝Ｔｃｌｏｃｋ／１０に設定し、プログラマブル基準電圧をＶｒｅｆ（１）に設定する。その結果、「書き込み／読み出しクロック２１０」＋「Ｔｃｌｏｃｋ／１０の遅延２５０」の各遷移時に、プログラマブル基準電圧に対する外部接続パッドに存在する論理値が、クロックに従ってデータキャプチャレジスタ２４８に入力される。書き込み／読み出しクロック２１０が５回遷移した後、レシーバスキャンチェーン３０４は満杯になり、レシーバスキャンチェーン３０４に格納された値が読み出される。この例において読み出された５つの値は、図６のグラフ上のデータ点１に相当する。次に、同じ基準電圧Ｖｒｅｆ（１）のままで、プログラマブル遅延２５０をＴｄｅｌａｙ（２）＝２Ｔｃｌｏｃｋ／１０（即ち、Ｔｃｌｏｃｋ／５）に設定する。そして、第２の試験遷移信号を送出し、更に５つの値をレシーバスキャンチェーン３０４内にキャプチャした後、それらの値をレシーバスキャンチェーン３０４から読み出す。新たに読み出された５つの値は、図６のグラフ上のデータ点２に相当する。そして、同じプログラマブル基準電圧Ｖｒｅｆ（１）を使用して更に８つの試験遷移信号を送出し、図６のデータ点３〜１０に相当するような５つのデータ点の８つの組を更にキャプチャし、それらをレシーバスキャンチェーン３０４から読み出す。なお、図示の例では、１０番目の遅延インターバルにおいて、試験遷移信号が外部接続パッド２０４に出力される遷移よりも後の書き込み／読み出しクロック２１０の全周期である値が、データキャプチャレジスタに入力されている点に注意して欲しい。具体的には例えば、ｄ＝Ｄのときに新たな電圧基準値Ｖｒｅｆ（２）がプログラムされる。次に、プログラマブル遅延Ｔｄｅｌａｙをその初期値であるＴｃｌｏｃｋ／１０にリセットし、試験遷移信号を更に１０回送出し、送出した試験遷移信号のそれぞれについて、データキャプチャを実施し、レシーバチェーン３０４の読み出しを実行する。この新たな電圧基準値でキャプチャされたデータは、図６のデータ点１１〜２０に相当する。電圧基準値Ｖｒｅｆ（３）及びＶｒｅｆ（４）についても同様にデータをキャプチャすることで、４０個の試験遷移信号の送出及びデータキャプチャに相当する、図６に示すような完全なグラフを構成する論理値が得られる。図６のグラフに太字フォントで書かれているデータ点は、論理値「１」を有するキャプチャデータ点を示している。一方、図６のグラフに通常フォントで書かれているデータ点は、論理値「０」を有するキャプチャデータ点を示している。試験遷移信号はｔ＝０の遷移時に出力されることが分かっていて、図６に示すキャプチャデータ値の振幅と時間の関係は反射された試験遷移信号の特性を示しているので、試験対象伝送要素のインピーダンス特性、及び外部接続パッド２０４からの断絶の電気的距離に関する結論が得られる。
【００２４】
次に図７を参照する。図７は、本発明による試験プロセスの他の実施形態におけるグラフを示している。このグラフは、単一のレシーバスキャンチェーンによって実現可能なインターバルよりも長いインターバルを得るためのプロセスを示している。なお、説明を分かり易くするために、図示の例は実際的な例にはなっていないが、この例に示す特徴は、当業者であれば、本発明の利点を損なうことなくその規模を自由に変更することが可能である。図７のグラフは、第１（６０２）のＮＴｃｌｏｃｋインターバル、第２のＮＴｃｌｏｃｋインターバル（６０４）、及び第３のＮＴｃｌｏｃｋインターバル（６０５）を示している。Ｎ＝６は、試験遷移信号を送出するたびに、６個のデータ点がレシーバスキャンチェーン３０４にキャプチャされることを意味する。説明を簡単にするために、Ｔｃｌｏｃｋ／２のクロック遅延をプログラムするものと仮定している。４つの異なる電圧基準値がある。このグラフは、単一のＮＴｃｌｏｃｋインターバルにおいて得られる時間データよりも多くの時間データを蓄積するための方法を示しており、全部で３つのＮＴｃｌｏｃｋインターバルにおいてデータをキャプチャしている。
【００２５】
第１の電圧基準値６０８において第１の試験遷移信号及び第２の試験遷移信号を送出することにより、図７のグラフに番号「１」及び「２」でそれぞれ示されているデータ点がキャプチャされる。Ｎ＝６の場合、６Ｔｃｌｏｃｋの長さの第１のキャプチャインターバルにおいて、レシーバスキャンチェーン３０４内には、６個のデータキャプチャレジスタ２４８が存在する。そのため、ＴＤＲ試験信号２４４をデアサートし、レシーバスキャンチェーン３０４内に格納されたデータを読み出すまでには、Ｎサイクルの書き込み／読み出しクロック２１０が発生する。第２のキャプチャインターバル６０４においてデータをキャプチャするためには、ＴＤＲ試験信号２４４をデアサートするまでに、２Ｎサイクルの書き込み／読み出しクロック２１０が発生する。第１のキャプチャインターバル６０２でキャプチャされたデータは第２のキャプチャインターバル６０４においてシフトアウトされ、第２のキャプチャインターバル６０４においてキャプチャされた新たなデータを格納することが出来るようになる。従って、第３の試験遷移信号及び第４の試験遷移信号の送出に対応する番号「３」及び「４」でそれぞれ示されているデータ点は、２Ｎ個のクロックサイクル後に読み出された値である。同様に、第３のキャプチャインターバル６０６に示されている第５の試験遷移信号及び第６試験遷移信号の送出に対応するデータをキャプチャするためには、ＴＤＲ試験信号２４４をデアサートするまでに、３Ｎサイクルの書き込み／読み出しクロック２１０が発生する。図７のグラフにおいて、太字フォント６１０でデータ点が示されている領域は論理値「１」に相当するデータ点を示し、通常フォント６１２でデータ点を示している領域は論理値「０」に相当するデータ点を示している。
【００２６】
本明細書に開示又は示唆されている試験装置や試験プロセスの種々の実施形態は、説明を目的としたものであり、特許請求の範囲を制限するためのものではない。当業者であれば、本明細書の教示の利点を損なうことなく、本明細書に具体的に記載されていない多数の代替形態を考えつくことも可能であろう。当然ながら、それら多数の代替実施形態も本発明の特許請求の範囲に含まれる。具体的には、本明細書は、伝送要素を試験するための時間領域反射率測定を近似する回路をＩＣに埋め込み、ＩＣ自体の一部にはしないプロセス及び装置を示している。本明細書は、本発明によるＩＣや試験プロセスの規模を当業者が変更し、プログラマブルクロック遅延値、電圧基準値、インターバル（従って、試験の長さ）、及びスキャンチェーンの長さを有する任意数の異なる試験を実施する方法について説明している。本明細書は、試験刺激が、高又は低を基準とする論理遷移、又は、高又は低を基準とする試験パルスであってよいことも開示している。また、当業者であれば、１以上の試験パルス及び遷移を用いた更に複雑な試験信号プロファイルによって試験を実施することも考え付くであろう。また、実際には、レシーバスキャンチェーン３０４を構成するＩ／Ｏパッドの数はもっと多く、分解能を高めるために、電圧基準値やクロック遅延値の数も図示の実施形態のものより多いことが多い。また、記憶素子をレシーバスキャンチェーンに更に追加することにより、単にレシーバスキャンチェーンの長さを増加させ、キャプチャ出来るサンプルの数を増やしたり、所与の周波数における試験時間を拡張したり、あるいは比較的高い周波数において所与の数のサンプル点を取得したりすることが可能である。更に、Ｉ／Ｏパッド上のサンプルデータをレシーバスキャンチェーン３０４に格納するかわりに、１以上のシフトレジスタやオンチップランダムアクセスメモリのようなＴＤＲスキャンアウト信号２５４を受信する代替データ記憶装置を使用して格納することも可能である。このような代替ローカル記憶装置を使用すれば、複数の伝送要素を並行して試験することが可能になる。ただし、ローカル記憶装置を使用した代替実施形態の場合、ＩＣ上に更に回路領域が必要となる。更に、試験ＭＵＸ２３６の出力部２４６に、データキャプチャレジスタ２４８に加えてローカル記憶素子を更に配置し、そのローカル記憶素子を比較的高い別の周波数で動作する第２のクロックで動作させることにより、タイミング分解能を向上させることも可能である。この第２のクロックの比較的高い周波数は、書き込み／読み出しクロック周波数の整数倍に設定し、書き込み／読み出しクロック周波数に同期させることが望ましい（ただし必須ではない）。その結果生成されるデータは刻みの細かいタイミングバーニアとして使用することができ、スキャンチェーンシフト周波数（ｆｃｌｏｃｋ）によって定義される刻みの粗いタイミングインターバルと組み合わせることにより、複合タイミングダイアグラムを作成することが出来る。本明細書では、ドライバスキャンチェーン３０２で試験遷移信号を生成するものとしているが、ドライバスキャンチェーン３０２を使用せずに、代わりにＩＥＥＥ規格１１４９．６に規定されているドライババウンダリスキャンレジスタ内のエッジ生成回路のような独立した回路によって試験遷移信号を生成することも可能である。試験遷移信号生成用のドライババウンダリスキャンレジスタを実現する回路は図２に描かれている。当業者であれば、本発明の利点を損なうことなく、実施形態や変形形態を考えつくことも可能であろう。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態を含む集積回路を示す図である。
【図２】本発明によるＩＣ入出力（Ｉ／Ｏ）パッドの一実施形態を示す概略図である。
【図３】本発明によるＩ／Ｏパッド回路間の内部接続の一実施形態を示す図である。
【図４】本発明によるＩ／Ｏパッド回路間の内部接続の一実施形態を示す図である。
【図５】本発明による時間領域反射率試験を実施するプロセスを示すフロー図である。
【図６】本発明による試験の結果得られたデータを示すグラフである。
【図７】本発明による他の試験の結果得られたデータを示すグラフである。
【符号の説明】
【００２８】
１００  ＩＣ
１０４  Ｉ／Ｏパッド
２００  データ出力ドライバ回路
２０２  出力インピーダンス
２０６  データ出力レジスタ
２１０  書き込み／読み出しクロック
２２６  データ入力レシーバ回路
２３２  プログラマブル基準電圧発生器
２３８  スキャンイン信号
２４４  ＴＤＲ試験信号
２４８  データキャプチャレジスタ
２５０  プログラマブル遅延素子
２５２  遅延クロック
２５４  スキャンアウト信号
３０４  レシーバスキャンチェーン
４５０  ＴＤＲ循環ＭＵＸ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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