(57)【要約】【課題】  従来のテストパターンの圧縮は、単にテストパターン数を削減することが主目的であり、テスト精度・品質に関してはあまり考慮されていなかった。【解決手段】  回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、前記各テストパターンで活性化された論理パスが交差するものを同時にテストするように構成する。【選択図】      図７
2006145401.tif 000002
【特許請求の範囲】
【請求項１】
回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、
前記各テストパターンで活性化された論理パスが交差するものを同時にテストするようにしたことを特徴とするテストパターンの圧縮方法。
【請求項２】
回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択段階と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ段階と、を備えることを特徴とするテストパターンの圧縮方法。
【請求項３】
請求項２に記載のテストパターンの圧縮方法において、前記交差個所は、制御値から非制御値への変化が伝わるゲートであることを特徴とするテストパターンの圧縮方法。
【請求項４】
請求項２に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中からパスの長さを重視して選択することを特徴とするテストパターンの圧縮方法。
【請求項５】
請求項４に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中から最も長いパスの活性化が可能なテストパターンを前記圧縮対象テストパターンとして選択することを特徴とするテストパターンの圧縮方法。
【請求項６】
請求項２に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中からパスの網羅性を重視して選択することを特徴とするテストパターンの圧縮方法。
【請求項７】
請求項６に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中から前記回路の各ピンについての最も長いパスの活性化が可能なテストパターンを前記圧縮対象テストパターンとして選択することを特徴とするテストパターンの圧縮方法。
【請求項８】
請求項２に記載のテストパターンの圧縮方法において、
前記テストパターンマージ段階は、前記圧縮対象テストパターンによって活性化されるパスに対して最も多くの交差個所を持つパスの活性化が可能なテストパターンをマージすることを特徴とするテストパターンの圧縮方法。
【請求項９】
請求項２に記載のテストパターンの圧縮方法において、さらに、
前記パスの活性化が可能なテストパターンがマージされた前記圧縮対象テストパターン、並びに、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在しないときは当該圧縮対象テストパターンを圧縮後テストパターンとしてテストパターンを生成する段階を備えることを特徴とするテストパターンの圧縮方法。
【請求項１０】
請求項９に記載のテストパターンの圧縮方法において、さらに、
前記圧縮対象テストパターンおよび前記マージしたテストパターンを前記圧縮前テストパターン集合から削除する段階を備えることを特徴とするテストパターンの圧縮方法。
【請求項１１】
請求項１または２に記載のテストパターンの圧縮方法において、前記テストパターンは、パス遅延故障のテストパターンであることを特徴とするテストパターンの圧縮方法。
【請求項１２】
回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮装置であって、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手段と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手段と、を備えることを特徴とするテストパターンの圧縮装置。
【請求項１３】
コンピュータに、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手順と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手順とを実行させ、得られた複数のテストパターンにより回路をテストさせることを特徴とするテストパターンの圧縮プログラム。
【請求項１４】
コンピュータに、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手順と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手順とを実行させ、得られた複数のテストパターンにより回路をテストさせることを特徴とするテストパターンの圧縮プログラムを記録した媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストパターンの圧縮方法および装置、並びに、テストパターンの圧縮プログラムおよび該プログラムを記録した媒体に関し、特に、パス遅延故障テストパターンの圧縮方法および装置、並びに、パス遅延故障テストパターンの圧縮プログラムおよび該プログラムを記録した媒体に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の微細化および大集積化に伴って、遅延故障のテストが増大している。この遅延故障のテストには、網羅的で精度が高いこと、並びに、パターン数が少ないことの両方が求められている。
【０００３】
ところで、高精度なテストとしてパス遅延テストが知られているが、回路全域を網羅的にテストするには膨大なテストパターンが必要となるため、テストパターンの圧縮（compaction）が不可欠となっている。
【０００４】
例えば、論理回路のテストパターンを構成する論理値には、逆の値に置き換えても故障検出率に影響を与えないものがあり、そのような入力値は、ドントケア（don't care）と見なすことができる。そして、従来、このようなドントケアを利用して同時に複数のパスを試験するといったテストパターン（パス遅延故障テストパターン）の圧縮手法が提案されている。
【０００５】
具体的に、従来、必要割当に基づいて動的圧縮による同時テストの可能性を考慮したもの（例えば、非特許文献１参照）、或いは、使用した動的圧縮によるＰＯＤＥＭ（Path-Oriented Decision Making）流のテスト生成を行うもの（例えば、非特許文献２参照）が提案されている。さらに、従来、冗長テストの除去やテストパターンの置き換えによる圧縮、並びに、遷移故障およびゲート遅延故障のＡＴＰＧ（Automatic Test Pattern Generation）を行うもの（例えば、非特許文献３参照）も提案されている。
【０００６】
また、従来、パステストにおけるテスト対象パスの選択方法として、各信号線を通る最長パスを利用するもの（例えば、非特許文献４参照）、テスト不能パスを除去するもの（例えば、非特許文献５参照）、或いは、テスト不能パスを除去した各信号線を通る最長パスを利用するもの（例えば、非特許文献６〜８参照）も提案されている。
【０００７】
さらに、従来、故障仮定個所を通るパスの最小遅延マージン，マシンサイクルおよびディレイ欠陥発生頻度の情報を与えて回路の品質にリンクした指標を求めて実際の市場不良率に対応した回路の品質判定を行う技術も提案されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特願２００４−１０００３９号
【非特許文献１】ジェイ・サクセナ他（J. Saxena et al.）著、"A method to derive compact test sets for path delay faults in combinational circuits"、Proc. of IEEE International Test Conference, pp. 724-733, １９９３年１０月発行
【非特許文献２】エス・ボーズ他（S. Bose et al.）著、"Generation of compact delay tests by multiple path activation"、Proc. of IEEE International Test Conference, pp. 714-723, １９９３年１０月発行
【非特許文献３】アイ・ハムザオグル他（I. Hamzaoglu et al.）著、"Compact Two-Pattern Test Set Generation for Combinational and Full Scan Circuit"、Proc. of IEEE International Test Conference, pp. 944-953, １９９８年１０月発行
【非特許文献４】ダブリュ・エヌ・リー他（W.N. Li et al.）著、"On Path Selection in Combinational Logic Circuits"、IEEE Trans. on CAD., vol.8, pp. 56-63, １９８９年１月発行
【非特許文献５】梶原誠司他（S. Kajihara et al）著、"A Method for Identifying Robust Dependent and Functionally Unsensitizable Paths"、International conference on VLSI Design'97, pp. 82-87, １９９７年１月発行
【非特許文献６】村上敦他（A. Murakami et al.）著、"Selection of Potentially Testable Path Delay Faults for Test Generation"、Proc. of IEEE International Test Conference, pp. 376-384, ２０００年１０月発行
【非特許文献７】福永昌勉他（M. Fukunaga et al.）著、"On Effective Criterion of Path Selection for Delay Testing"、Proc. Asia and South Pacific Design Automation Conference, pp. 757-762, ２００３年１月発行
【非特許文献８】イー・エス・パーク他（E. S. Park et al.）著、"Statistical delay fault coverage and defect level for delay faults"、Proc. of IEEE International Test Conference, pp. 492-499, １９８８年９月発行
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来、パス遅延テストにおけるテストパターンの圧縮を行うものが提案されている。
しかしながら、これら従来の手法は、単にテストパターン数を削減することが主目的であり、テスト精度・品質に関しては考慮されていなかった。すなわち、従来のテストパターンの圧縮技術において、例えば、圧縮後のテスト品質は圧縮前と同等でしかなかった。さらに、例えば、回路全域を網羅的にテストするような場合には、対象論理パスが膨大となるため、圧縮後のテスト数も非常に多く、現実的ではなかった。
【００１０】
本発明は、上述した従来のテストパターンの圧縮技術が有する課題に鑑み、テストパターンを十分に圧縮すると共に、テスト品質を向上させるようにしたテストパターンの圧縮技術の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の形態によれば、回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、前記各テストパターンで活性化された論理パスが交差するものを同時にテストするようにしたことを特徴とするテストパターンの圧縮方法が提供される。
【００１２】
本発明の第２の形態によれば、回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択段階と、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ段階と、を備えることを特徴とするテストパターンの圧縮方法が提供される。
【００１３】
本発明の第３の形態によれば、回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮装置であって、圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手段と、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手段と、を備えることを特徴とするテストパターンの圧縮装置が提供される。
【００１４】
本発明の第４の形態によれば、コンピュータに、圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手順と、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手順とを実行させ、得られた複数のテストパターンにより回路をテストさせることを特徴とするテストパターンの圧縮プログラムが提供される。
【００１５】
本発明の第５の形態によれば、コンピュータに、圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手順と、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手順とを実行させ、得られた複数のテストパターンにより回路をテストさせることを特徴とするテストパターンの圧縮プログラムを記録した媒体が提供される。
【００１６】
なお、本発明に係るテストパターンの圧縮技術を適用して得られたテストパターンは、例えば、設計段階の回路、或いは、ウエハ上に形成された半導体チップ（ダイ）や半導体チップをパッケージングした半導体集積回路（ＬＳＩ）、さらには、複数のＬＳＩが搭載されたマルチチップモジュールや回路基板等の様々な回路に対するテストパターンの圧縮技術として幅広く利用することができる。
【発明の効果】
【００１７】
本発明によれば、テストパターンを十分に圧縮すると共に、テスト品質を向上させるようにしたテストパターンの圧縮技術を提供することができる。
【発明を実施するための最良の形態】
【００１８】
まず、本発明に係るテストパターンの圧縮方法および装置、並びに、テストパターンの圧縮プログラムおよび該プログラムを記録した媒体を詳述する前に、テストパターンの圧縮の基本技術を説明する。
【００１９】
テストパターンの圧縮は、個々のテストベクトルがより多くの故障を検出するようにテスト生成を行うもので、動的圧縮（dynamic compaction）と静的圧縮（static compaction）がある。なお、テストパターンの圧縮は、前述したように、例えば、論理回路のテストパターンを構成する論理値におけるドントケア（don't care）の入力を利用して同時に複数のパスを試験するものである。
【００２０】
動的圧縮は、ある故障に対して生成したテストベクトルのドントケア（値が未割当の外部入力：Ｘ）に対して他の故障を検出するような値を割り当てる。
具体的に、例えば、
【００２１】
【数１】
2006145401.tif 000003
【００２２】
とすると、１回のテストで同時に３つの故障ｆ1,ｆ2,ｆ3を検出することが可能になる。
【００２３】
静的圧縮は、ＡＴＰＧ（Automatic Test Pattern Generation）により生成した直後のテストベクトルに含まれる未設定値（unspecified values）を利用して、２つ以上のテストベクトルを１つに統合するものである。
具体的に、例えば、各故障に対するテストベクトルを別々に生成する。
【００２４】
【数２】
2006145401.tif 000004
【００２５】
この場合も、１回のテストで同時に２つの故障ｆ1,ｆ2を検出することが可能になる。
【００２６】
次に、本発明に係るテストパターンの圧縮方法の原理を従来例と比較して説明する。
図１は本発明に係るテストパターンの圧縮方法の原理を従来例と比較して模式的に説明するための図であり、図１（ａ）は従来のテストパターンの圧縮を行わない場合のテスト、図１（ｂ）は従来のテストパターンの圧縮を行った場合のテスト、そして、図１（ｃ）は本発明に係るテストパターンの圧縮を行った場合のテストの様子を模式的に示す図である。
【００２７】
図１（ａ）に示されるように、従来のテストパターンの圧縮を行わない場合のテストは、例えば、４本のパスＰ１１，Ｐ１２，Ｐ１３，Ｐ１４をテストするには、異なる４つのパターン（テストベクトル）を与えてそれぞれ１本ずつ計４回のテストを行う必要があった。
【００２８】
また、図１（ｂ）に示されるように、従来のテストパターンの圧縮を行った場合のテストは、例えば、４本のパスＰ１１〜Ｐ１４の内、パスＰ１１およびＰ１３を同時にテストすると共に、パスＰ１２およびＰ１４を同時にテストすることにより、２回のテストで４本のパスＰ１１〜Ｐ１４のテストを行うようになっていた。なお、パスＰ１１およびＰ１３、並びに、パスＰ１２およびＰ１４は、ドントケアのビットを利用することでそれぞれ同時にテストすることが可能なものとする。すなわち、従来のテストパターンの圧縮は、後述する本発明のように、交差個所に注目することなく、単にテストパターン数の削減を目的とするもので、テスト品質（故障検出率）等に対する考慮はあまりなされていなかった。
【００２９】
これに対して、図１（ｃ）に示されるように、本発明に係るテストパターンの圧縮を行った場合のテストは、例えば、図１（ｂ）を参照して説明した従来のテストパターンの圧縮を行った場合のテストと同様に、２回のテストで４本のパスＰ１１〜Ｐ１４のテストを行うことができるだけでなく、同時に他のパスのテストも行えるようになっている。
【００３０】
すなわち、本発明に係るテストパターンの圧縮は、交差個所（交差ゲート）に注目し、４本のパスＰ１１〜Ｐ１４の内、交差個所Ｇ１を通るパスＰ１１およびＰ１２を同時にテストすると共に、交差個所Ｇ２を通るパスＰ１２およびＰ１４を同時にテストする。これにより、２回のテストで４本のパスＰ１１〜Ｐ１４のテストを行うだけでなく、交差個所により組み合わされる他のパスも同時にテストが可能なようになっている。従って、例えば、交差個所Ｇ１で分岐して繋がれるパスＰ１１およびＰ１２の組み合わせパス、並びに、交差個所Ｇ２で分岐して繋がれるパスＰ１３およびＰ１４の組み合わせパスがドントケアのビットを利用してそれぞれ同時にテストすることが可能であれば、２回のテストで８本のパスのテストが行えることになる。
【００３１】
図２は本発明に係るテストパターンの圧縮方法と従来例との違いを概念的に示す図である。
図２中の参照符号Ｒ１に示されるように、図１（ａ）を参照して説明した従来のテストパターンの圧縮を行わない場合のテストは、テストのパターン数が多く、テスト品質（故障検出率）も高くはない。また、図２中の参照符号Ｒ２に示されるように、図１（ｂ）を参照して説明した従来のテストパターンの圧縮を行った場合のテストは、圧縮によりテストのパターン数は少なくなるが、テスト品質は図１（ａ）の圧縮を行わない場合のテストと同等である。
【００３２】
これに対して、図２中の参照符号Ｒ３に示されるように、図１（ｃ）を参照して説明した本発明に係るテストパターンの圧縮を行った場合のテストは、圧縮によりテストのパターン数が少なくなるだけでなく、交差個所で分岐したパスのテストも同時に行うことが可能になるため、テスト品質も向上することが分かる。
【実施例】
【００３３】
以下、本発明に係るテストパターンの圧縮方法および装置、並びに、テストパターンの圧縮プログラムおよび該プログラムを記録した媒体の実施例を、添付図面を参照して詳述する。
【００３４】
図３および図４は本発明に係るテストパターン（パス遅延故障テストパターン）の圧縮方法の一実施例を説明するための図であり、図３は、４つのＡＮＤゲート１〜４および１つのＯＲゲート５で構成された回路例を示している。
【００３５】
図３において、ＡＮＤゲート１の一方の入力（第１の入力ＩＮ１）およびＡＮＤゲート２の一方の入力（第２の入力ＩＮ２）には”１０”の信号（高レベル『Ｈ』から低レベル『Ｌ』へ立ち下がる信号）が入力され、ＡＮＤゲート１の他方の入力およびＡＮＤゲート２の他方の入力には”１１”の信号（高レベル『Ｈ』の信号）が入力されている。このとき、ＯＲゲート５が、本実施例のテストパターンの圧縮方法における交差個所（交差ゲート）と見なされる。
【００３６】
すなわち、本発明に係るテストパターンの圧縮において、交差ゲートとなり得るのは、制御値から非制御値への変化が伝わるゲートであり、例えば、図４（ａ）に示されるように、両方の入力に”０１”の信号が与えられた２入力ＡＮＤゲートや、両方の入力に”１０”の信号が与えられた２入力ＯＲゲートである。従って、非制御値から制御値への変化が伝わるゲート、例えば、図４（ｂ）に示されるように、両方の入力に”１０”の信号が与えられた２入力ＡＮＤゲートや、両方の入力に”０１”の信号が与えられた２入力ＯＲゲートは、本実施例のテストパターンの圧縮方法における交差ゲートとは見なされない。なお、本発明に係るテストパターンの圧縮方法における交差ゲートとしては、上記の２入力ＡＮＤゲートや２入力ＯＲゲートに限定されるものではなく、３以上の入力を有するゲート、並びに、ＡＮＤおよびＯＲ以外の様々なゲート等で、制御値から非制御値への変化が伝わるゲートであればよい。
【００３７】
図５は図３に示す実施例において同時にテストされるパスを模式的に示す図である。
図５に示されるように、図３の回路は、第１の入力ＩＮ１（ＡＮＤゲート１の一方の入力）からＯＲゲート５（交差ゲートＧ）を通って第２の出力ＯＵＴ２（ＡＮＤゲート４の出力）へ向かう第１のパスＰ１、第２の入力ＩＮ２（ＡＮＤゲート２の一方の入力）から交差ゲートＧを通って第１の出力ＯＵＴ１（ＡＮＤゲート３の出力）へ向かう第２のパスＰ２、第２の入力ＩＮ２から交差ゲートＧを通って第２の出力ＯＵＴ２へ向かう第３のパスＰ３、並びに、第１の入力ＩＮ１から交差ゲートＧを通って第１の出力ＯＵＴ１へ向かう第４のパスＰ４の４つのパスを同時にテストすることが可能であることが分かる。
【００３８】
以上において、上記のパスＰ１〜Ｐ４は、例えば、ドントケアのビットを利用して同時にテストを行うことが可能なものとする。実際には、多数の交差ゲートを通る多数のパスを同時にテストすることが可能になる。また、例えば、長いパス（例えば、パスＰ１）をテストパスとする場合、交差ゲートＧで分岐される他のパス（例えば、パスＰ４）も同等に長いパスである可能性が高い。さらに、１本のテストパスが通る交差ゲートの数が多い程、同時にテストされるパスの数が多くなってテスト品質を向上させることができる。
【００３９】
このように、本実施例のテストパターンの圧縮方法によれば、例えば、２つのパスが１つの交差ゲートで交われば、４つのパスをテストすることが可能になり、パターン数の低減と共に、テスト品質を向上することもできる。なお、テスト品質（故障検出率）の定量化に関しては、例えば、前述した特許文献１に記載された技術を適用することができる。  図６は本発明に係るテストパターンの圧縮プログラムの一例を説明するための図であり、図７は図６における圧縮処理を説明するためのフローチャート図である。
【００４０】
図６に示されるように、ステップＳＴ１１で回路情報が与えられると、ステップＳＴ１２で回路情報からパスを選択するパス選択処理を行う。ここで、パス選択処理は、テスト不能パスの除去、クイティカルパスの抽出等によるテストパスの絞り込みを行うもので、このパス選択処理は、従来から知られている様々な手法を適用することができる。
【００４１】
次に、ステップＳＴ１３に進んで、テスト対象パスを生成する。このテスト対象パスは回路の全てのパス（全パス）の一部であり、本発明のテストパターンの圧縮によるテスト品質の向上は、全パスに対するテスト対象パスの割合が小さい場合（例えば、回路の全パスが膨大で、ほんの少しの割合しかテスト対象パスとすることができないような場合）に、その効果が顕著となる。
【００４２】
ステップＳＴ１３で生成されたテスト対象パスは、ステップＳＴ１４に与えられ、テスト生成処理が行われる。ステップＳＴ１４のテスト生成処理は、ステップＳＴ１５の圧縮処理を含み、さらに、ステップＳＴ１５の圧縮処理は、ステップＳＴ１６の圧縮対象パス選択・交差数評価処理を含む。ここで、ステップＳＴ１４のテスト生成処理は、テストパターンを数パターン生成する毎に圧縮処理を行うか、或いは、テスト対象パスに対するテスト生成を全て行った後に圧縮処理を行う。なお、ステップＳＴ１５（ＳＴ１６）の圧縮処理は、図７を参照して以下に詳述する。
【００４３】
図７に示されるように、圧縮処理が開始されると、まず、ステップＳＴ２１で、圧縮前テストパターン集合（図６におけるステップＳＴ１４のテスト生成されたテストパターンの集合）が空かどうかを判別し、圧縮前テストパターン集合が空であると判別されると、すなわち、全てのテストパターンに対する圧縮処理が終了したと判別されると、後述するステップＳＴ２５の圧縮後テストパターン集合を出力して圧縮処理を終了する。
【００４４】
ステップＳＴ２１において、圧縮前テストパターン集合が空ではないと判別されると、ステップＳＴ２２に進んで、圧縮前テストパターン集合の一要素（１つのテストパターン）を圧縮対象テストパターンとして選択する。このステップＳＴ２２の処理としては、例えば、圧縮前テストパターン集合の中から最も長いパスの活性化が可能なテストパターンを圧縮対象テストパターンとして選択することもできる。
【００４５】
さらに、ステップＳＴ２３に進んで、圧縮対象テストパターンとマージ可能なテストパターンが圧縮前テストパターン集合の中に存在するかどうか、すなわち、例えば、圧縮対象テストパターンのドントケアのビットを所定のレベルにすることで同時にテストすることができるテストパターンが圧縮前テストパターン集合の中に存在するかどうかを判別する。
【００４６】
ステップＳＴ２３において、圧縮対象テストパターンとマージ可能なテストパターンが圧縮前テストパターン集合の中に存在すると判別されると、ステップＳＴ２４に進んで、圧縮対象テストパターンによって活性化されるパスに対して最も多くの交差ゲートを持つパスの活性化が可能なテストパターンをマージし、さらに、ステップＳＴ２５へ進む。なお、ステップＳＴ２３において、圧縮対象テストパターンとマージ可能なテストパターンが圧縮前テストパターン集合の中に存在しない（圧縮することができない）と判別されると、そのまま、ステップＳＴ２５へ進む。
【００４７】
ステップＳＴ２５では、圧縮対象テストパターン（圧縮されたテストパターンおよび圧縮できなかったテストパターンの両方）を圧縮後テストパターン集合に追加する。さらに、ステップＳＴ２６へ進んで、その圧縮対象テストパターンおよびマージしたテストパターンを圧縮前テストパターン集合から削除し、ステップＳＴ２１へ戻って同様の処理を圧縮前テストパターン集合が空になるまで繰り返す。
【００４８】
そして、上述したように、ステップＳＴ２１で、圧縮前テストパターン集合が空であると判別されると、圧縮後テストパターン集合を図６のステップＳＴ１７のテストパターンとして出力し、圧縮処理を終了する。
【００４９】
図８〜図１０は本発明に係るテストパターンの圧縮方法によるパス選択の不完全性の補完を説明するための図である。
【００５０】
ところで、テストを行う回路の全パス数は、例えば、数千万或いは数億を超えるような膨大は数の場合もあり、一方、テスト対象パスの数は、例えば、テスタ装置等に依存して数十万程度である。すなわち、実際にテストを行うのは回路の全パス数のほんの一部でしかない。
【００５１】
図８（ａ）は、テスト対象パスを長さに注目して（パスの長さ重視で）選択した場合を示し、図８（ｂ）は、テスト対象パスを網羅的に（網羅性重視で）選択した場合を示している。
【００５２】
従来、回路の全パスに対して少ない数のテスト対象パスで効率的にテストを行うために、例えば、図８（ａ）に示すように、パスの長さ重視で、長さが最も長いパスから順番にテスト対象パスを選択（例えば、最も長いパスから１０％を選択）していた。これに対して、図８（ｂ）では、例えば、各ピンにおける最長パスを選択することで回路を網羅的にテストするようになっている。ここで、網羅的とは、例えば、回路の各ピンについての最も長いパス、或いは、それに準じるようなパスを選択することで、回路全体にテスト対象パスを張り巡らすことをいう。
【００５３】
本発明におけるテスト対象パスとしては、図８（ａ）に示すような長さを重視して選択したパス、および、図８（ｂ）に示すような網羅性を重視して選択したパスのどちらでもよい。そして、本発明のテストパターン圧縮方法によれば、テスト対象パスの交差ゲートから分岐したパスも同時にテストできる（テストできる可能性がある）ので、より一層、回路を網羅的にテストすることができる。
【００５４】
図９は、ウエハ上の異なる位置に形成された半導体チップＡおよびＢが、例えば、製造ばらつき等によってシミュレーション上の最長パス（ＳＰ）と実回路での最長パス（ＲＰ）が異なる場合を示している。すなわち、例えば、シミュレーションによりパスＰ２がテスト対象パスに選択されたとき、実回路において、チップＡの最長パスはシミュレーション通りパスＰ２であるが、例えば、製造ばらつきによりチップＢの最長パスはシミュレーションとは異なりパスＰ３になることがある。このような場合でも、パスＰ３がパスＰ２に対して交差ゲートＧ０で分岐して同時にテストされるパスのときには、チップＡのパスＰ２とチップＢのパスＰ３が同時にテストされることになるので、最長パスをテストせずにテスト品質が低下するといった問題を回避することが可能になる。
【００５５】
図１０は、上記の点を実際の回路（チップ）から見たものであり、例えば、異なるチップＡおよびＢは、テスト対象パスとして選択すべき（理想的な選択の）パスもそれぞれ異なっている。本発明によれば、従来の計算機（シミュレーション）上のテスト対象パスに対して交差ゲートで分岐された他のパスも同時にテストすることが可能であるため、実際のチップＡおよびＢの異なるテストすべきパスを、従来よりも高い確率でテストすることが可能になる。
【００５６】
上述したように、本発明のテストパターンの圧縮方法によれば、実際の半導体チップの製造ばらつきを吸収して回路のテストをより高いテスト品質で行うことができる。
【００５７】
図１１は本発明に係るテストパターンの圧縮方法によるテスト不能パスの補完を説明するための図である。
回路のテストは、例えば、前処理によりパス選択前にテスト不能パスを識別するが、前処理では、全てのテスト不能パスを識別することはできない。すなわち、前処理により、パスＰ４はテスト可能であるとして選択（テスト対象パスと）されても、実際にはテスト不能になることがある。本発明に係るテストパターンの圧縮方法によれば、このような場合でも、例えば、テスト不能パスと交差ゲートで分岐されたパスＰ５がテスト可能であれば、そのパスＰ５をテストすることによりテスト品質を低下させずに回路をテストすることが可能である。
【００５８】
図１２はＩＳＣＡＳ（International Symposium on Circuits and Systems）’８９ベンチマーク回路のテスト対象パスにおけるテスト可能パスを説明するための図である。なお、図１２の回路名において、数字はネット数を示している。
【００５９】
図１２に示されるように、例えば、ベンチマーク回路『ｓ１５８５０』は、ネット数が１５８５０、全パス数が３２９４７６０９２、テスト不能パスを除いたパス数が１３４０５１１２、テスト可能な比率が８０．４４％、従って、テスト可能パス数は１０７８２９９になる。
【００６０】
このように、ベンチマーク回路によって全パス数やテスト可能パス数は大きく異なることが分かるが、実際の回路において、全パス数やテスト可能パス数はさらに膨大で様々に異なるものになる。なお、例えば、実際にテスタ装置等を使用してテストを行うことのできるパス数（テスト対象パス数）は、例えば、数十万程度であり、全パス数のほんの一部でしかない。
【００６１】
図１３は本発明をＩＳＣＡＳ’８９ベンチマーク回路に適用した場合の増加するテストパスを示す図である。
図１３に示されるように、本発明に係るテストパターンの圧縮方法を適用することにより、例えば、ベンチマーク回路『ｓ９２３４』では、２５４８のテストパスを増加することができ、また、ベンチマーク回路『ｓ１５８５０』では、１４２９４２のテストパスを増加することができることが分かる。このテストパスの増加は、前述したように、本発明のテストパターンの圧縮方法によれば、１本のテスト対象パスに対して途中の交差ゲートで分岐したパスも同時にテストすることが可能になるためであり、その結果、テスト品質を向上させることが可能になる。
【００６２】
以上、説明したように、本発明に係るテストパターンの圧縮方法によれば、パターン数が削減できると共に、元のテストパターン集合よりもテスト品質を向上させることが可能になり、さらに、例えば、製造ばらつきによる活性化パス長のばらつき等を吸収してテストを行うこともできる。
【００６３】
図１４は本発明に係るテストパターンの圧縮プログラムを記録した媒体の例を説明するための図である。図１４において、参照符号３１０は処理装置、３２０はプログラム（データ）提供者、そして、３３０は可搬型記録媒体を示している。
【００６４】
上述した各実施例に係る回路の品質判定方法は、例えば、図１４に示すような処理装置３１０に対するプログラム（データ）として与えられ、処理装置３１０により実行される。処理装置３１０は、プロセッサを含む演算処理装置本体３１１、および、演算処理装置本体３１１に対してプログラム（データ）を与えたり或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）３１２等を備える。処理装置３１０に提供されたプログラム（データ）は、ローディングされて処理装置３１０のメインメモリ上で実行される。
【００６５】
プログラム（データ）提供者３２０は、プログラム（データ）を格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））３２１を有し、例えば、インターネット等の回線を介してプログラム（データ）を処理装置３１０に提供したり、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたはフロッピィディスク等の磁気ディスクといった可搬型記録媒体３３０を介して処理装置３１０に提供する。本発明に係る回路の品質判定プログラムを記録した媒体は、上記の処理装置側メモリ３１２、回線先メモリ３２１、および、可搬型記録媒体３３０等の様々なものを含むのはいうまでもない。
【産業上の利用可能性】
【００６６】
本発明は、設計段階の回路、或いは、ウエハ上に形成された半導体チップや半導体チップをパッケージングした半導体集積回路、さらには、複数の半導体集積回路が搭載されたマルチチップモジュールや回路基板等の様々な回路に対するテストパターンの圧縮技術として幅広く適用することが可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明に係るテストパターンの圧縮方法の原理を従来例と比較して模式的に説明するための図である。
【図２】本発明に係るテストパターンの圧縮方法と従来例との違いを概念的に示す図である。
【図３】本発明に係るテストパターンの圧縮方法の一実施例を説明するための図（その１）である。
【図４】本発明に係るテストパターンの圧縮方法の一実施例を説明するための図（その２）である。
【図５】図３に示す実施例において同時にテストされるパスを模式的に示す図である。
【図６】本発明に係るテストパターンの圧縮プログラムの一例を説明するための図である。
【図７】図６における圧縮処理を説明するためのフローチャート図である。
【図８】本発明に係るテストパターンの圧縮方法によるパス選択の不完全性の補完を説明するための図（その１）である。
【図９】本発明に係るテストパターンの圧縮方法によるパス選択の不完全性の補完を説明するための図（その２）である。
【図１０】本発明に係るテストパターンの圧縮方法によるパス選択の不完全性の補完を説明するための図（その３）である。
【図１１】本発明に係るテストパターンの圧縮方法によるテスト不能パスの補完を説明するための図である。
【図１２】ＩＳＣＡＳ’８９ベンチマーク回路のテスト対象パスにおけるテスト可能パスを説明するための図である。
【図１３】本発明をＩＳＣＡＳ’８９ベンチマーク回路に適用した場合の増加するテストパスを示す図である。
【図１４】本発明に係るテストパターンの圧縮プログラムを記録した媒体の例を説明するための図である。
【符号の説明】
【００６８】
３１０    処理装置
３１１    演算処理装置本体
３１２    処理装置側メモリ
３２０    プログラム（データ）提供者
３２１    プログラム（データ）格納手段
３３０    可搬型記録媒体
【図１】
2006145401.tif 000005
【図２】
2006145401.tif 000006
【図３】
2006145401.tif 000007
【図４】
2006145401.tif 000008
【図５】
2006145401.tif 000009
【図６】
2006145401.tif 000010
【図７】
2006145401.tif 000011
【図８】
2006145401.tif 000012
【図９】
2006145401.tif 000013
【図１０】
2006145401.tif 000014
【図１１】
2006145401.tif 000015
【図１２】
2006145401.tif 000016
【図１３】
2006145401.tif 000017
【図１４】
2006145401.tif 000018
【手続補正書】
【提出日】平成16年11月26日(2004.11.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006145401.tif 000019
【図２】
2006145401.tif 000020
【図３】
2006145401.tif 000021
【図４】
2006145401.tif 000022
【図５】
2006145401.tif 000023
【図６】
2006145401.tif 000024
【図７】
2006145401.tif 000025
【図８】
2006145401.tif 000026
【図９】
2006145401.tif 000027
【図１０】
2006145401.tif 000028
【図１１】
2006145401.tif 000029
【図１２】
2006145401.tif 000030
【図１３】
2006145401.tif 000031
【図１４】
2006145401.tif 000032