(57)【要約】【課題】半導体スイッチング素子の駆動回路において、アーム短絡防止回路の駆動ばらつきを抑制するとともに、外部ノイズによる誤動作を防止する。【解決手段】直流電源の出力端子間に直列接続した第１および第２の半導体スイッチング素子のゲートとエミッタ間にスイッチを接続し、上記素子に制御信号を入力することにより、オン／オフ駆動する駆動回路が、上記の制御信号とゲート入力信号がともにオフ状態にあることを検出して、上記素子のゲートとエミッタ間を、スイッチを用いて短絡させる検出器を有することを特徴とし、  上記の検出器が論理回路で構成され、制御信号とゲート入力信号がともにオフ状態から、ゲート入力信号のみがオン状態に移行する遷移モードを検出しないものとし、上記遷移モードでは、上記素子のゲートとエミッタ間の短絡が継続して行われることを特徴とする。【選択図】図５
2006296119.tif 000002
【特許請求の範囲】
【請求項１】
直流電源の出力端子間に直列接続した第１および第２の半導体スイッチング素子と、制御信号を入力することにより、上記素子をオン／オフ駆動する駆動回路とを有する半導体スイッチング素子の駆動回路において、
第１および第２の半導体スイッチング素子のゲートとエミッタ間にスイッチを接続し、
上記の制御信号と半導体スイッチング素子のゲート入力信号がともにオフ状態にあることを検出して、第１および第２の半導体スイッチング素子のゲートとエミッタ間を、上記スイッチをオンして短絡させる検出器を有することを特徴とする半導体スイッチング素子の駆動回路。
【請求項２】
請求項１記載の検出器が論理回路で構成され、上記の制御信号とゲート入力信号がともにオフ状態から、ゲート入力信号のみがオン状態に移行する遷移モードを検出しないものとし、
上記遷移モードでは、半導体スイッチング素子のゲートとエミッタ間の短絡が継続して行われることを特徴とする半導体スイッチング素子の駆動回路。
【請求項３】
請求項１記載の検出器に、上記の制御信号および／またはゲート入力信号のオン／オフ信号を検出する判定器が接続され、該判定器がヒステリシス機能を有し、上記２つの入力信号レベルを判定するとともに、２つの入力信号のオフ信号判定基準をゼロ以上に設定したことを特徴とする半導体スイッチング素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子をオンまたはオフする駆動回路に関するものである。
【背景技術】
【０００２】
直流電力を交流電力に変換して負荷に供給する電力変換回路として、インバータ回路が知られている。インバータ回路においては、２個の半導体スイッチング素子を直列接続した回路を、単相インバータの場合は２組、３相インバータの場合は３組を並列接続して、これらの並列回路を直流電源に接続している。
上記の２個の半導体スイッチング素子を直列接続した回路を、以下の説明においてアームと呼ぶ。例えば、単相インバータにおいては、Ｕ相、Ｖ相の２組のアームが直流電源に接続されており、３相インバータにおいては、Ｕ相、Ｖ相、Ｗ相の３組のアームが直流電源に接続されている。
さらに、各相アームの２個の半導体スイッチング素子のうち、直流電源の（＋）側に接続されるスイッチング素子を「Ｐ側」の素子とよび、直流電源の（−）側に接続されるスイッチング素子を「Ｎ側」の素子と呼んで区別する。
【０００３】
上記インバータ回路においては、各相アームの２個の半導体スイッチング素子が同時に導通すると電源短絡を引き起こすので、各相アームを同時にオンしないように制御する必要がある。
従って、各相のＰ側およびＮ側スイッチング素子を交互にスイッチングしてオンする際には、デッドタイムを設定して、両スイッチング素子がともにオフとなる期間を設けることで、同時にオンしないように制御されている。
【０００４】
図１に一般的な単相インバータ回路を示す。
図１の半導体スイッチング素子には、ＭＯＳ入力型のパワートランジスタ３〜６（例えば、ＩＧＢＴ、ＦＥＴ）が用いられ、直流電源１の直流電力を交流電力に変換して負荷２に供給している。
この単相インバータ回路では、パワートランジスタ３、４がＵ相アーム、パワートランジスタ５、６がＶ相アームを構成し、パワートランジスタ３、５のＰ側素子が直流電源１の（＋）端子、パワートランジスタ４、６のＮ側素子が直流電源１の（−）端子に接続されている。
パワートランジスタ３〜６のゲートとエミッタとの間には、それぞれゲート駆動回路７〜１０が接続され、これらのゲート駆動回路により各パワートランジスタ３〜６のオン／オフを制御している。
【０００５】
図２に従来のパワートランジスタのゲート駆動回路を示す。一例として、図１のゲート駆動回路７を示すが、ゲート駆動回路８〜１０も同様の回路構成である。
ゲート駆動回路７は、パワートランジスタ３をオンするためのＮＰＮトランジスタ１１とオフするためのＰＮＰトランジスタ１２が直列接続され、この直列回路がパワートランジスタ３の駆動用電源１３の両端に接続されている。
また、ＮＰＮトランジスタ１１のコレクタは駆動用電源１３の（＋）極側、ＰＮＰトランジスタ１２のエミッタは駆動用電源１３の（−）極側に接続されている。
さらに、各トランジスタ１１、１２のベース端子には、制御端子１４を介してパワートランジスタ３をオンまたはオフするための制御信号が供給される。
【０００６】
上記のとおり、インバータの各相における上下アームを同時に導通させることは許されないため、どちらか一方のパワートランジスタはオンしないようにゲートとエミッタ間の電圧ＶGEを０にした状態で、他方のパワートランジスタをオン／オフしなければならない。
ところが、図１に示す単相インバータにおいて、Ｕ相アームのＰ側パワートランジスタ３がオフしている状態で、Ｎ側パワートランジスタ４がオン／オフすると、Ｎ側パワートランジスタ４のターンオン時にＰ側パワートランジスタ３のゲート電圧が過渡的に上昇し、これによってＰ側パワートランジスタ３もターンオンし、Ｐ側パワートランジスタ３とＮ側パワートランジスタ４が同時に導通してＵ相アーム短絡を引き起こす問題がある。
【０００７】
このような原因に起因したアーム短絡が発生する原因は以下のように説明できる。
図１に示すように、Ｐ側パワートランジスタ３とＮ側パワートランジスタ４の直列接続回路は直流電源１に接続されており、Ｎ側パワートランジスタ４のターンオン時にコレクタとエミッタ間の電圧が急激に減少するのにともない、Ｐ側パワートランジスタ３のコレクタとエミッタ間の電圧が急激に上昇する。
この際、Ｐ側パワートランジスタ３のゲートとエミッタ間の抵抗が充分に小さくないと、Ｐ側パワートランジスタ３のコレクタの急激な電位上昇が、Ｐ側パワートランジスタ３のコレクタとゲート間の寄生容量を通じてゲートに伝わり、ゲートの電位を急激に上昇させて、Ｐ側パワートランジスタ３を瞬間的に導通させてしまい、アーム短絡を引き起こす原因となってしまう。
【０００８】
このような現象に起因したアーム短絡を防止するために、ゲート駆動回路７には、図２に示すようにパワートランジスタ３がオフしている間、ゲートとエミッタ間を短絡するためのスイッチとして、ＮＭＯＳ入力型のＦＥＴ１６を備えたアーム短絡防止回路１７が設けられている。
このようなアーム短絡防止回路１７の例として、制御端子１４に供給される制御信号の立下りを所定時間遅延させるための信号遅延回路１８を設け、パワートランジスタ３のゲートとエミッタ間を短絡するＦＥＴ１６をオン／オフする回路が提案されている（例えば特許文献１参照）。
【特許文献１】特開２０００−０５９１８９号公報
【０００９】
上記のアーム短絡防止回路について説明する。
図２の信号遅延回路１８は、抵抗器１９、コンデンサ２０、およびＮＯＲ型ロジック素子２１から構成され、ＮＯＲ型ロジック素子２１の一方の入力端子ＩＮ１に制御信号が供給され、他方の入力端子ＩＮ２には、抵抗器１９とコンデンサ２０によるＣＲ時定数回路により遅延された制御信号が供給される。
図３は図２に示すゲート駆動回路７の各動作を示すタイムチャートである。時刻ｔ１において、ハイレベルの制御信号が制御端子１４に供給されると、ＮＰＮトランジスタ１１がオンし、駆動用電源１３からＮＰＮトランジスタ１１と抵抗器１５を介してパワートランジスタ３のゲートへ電圧が印加され、ゲート電圧ＶGEの上昇により、パワートランジスタ３がターンオンする。
この時、同時にＮＯＲ型ロジック素子２１の入力端子ＩＮ１にもハイレベルの制御信号が供給されるために、ＮＯＲ型ロジック素子２１はローレベルを出力し、その結果、ＦＥＴ１６がオフしてパワートランジスタ３のゲートをエミッタから解放する。
【００１０】
次に、時刻ｔ２で制御端子１４へ供給される制御信号がローレベルになると、ＮＰＮトランジスタ１１がオフし、代わってＰＮＰトランジスタ１２がオンする。これにより、パワートランジスタ３のゲートが抵抗器１５とＰＮＰトランジスタ１２を介して、パワートランジスタ３のエミッタへ接続され、ゲート電圧ＶGEが下降してパワートランジスタ３がターンオフする。
この時、同時にＮＯＲ型ロジック素子２１の入力端子ＩＮ１に供給されていた制御信号もローレベルになるが、他の入力端子ＩＮ２には、信号遅延回路の残留電圧が印加されたままとなり、ＮＯＲ型ロジック素子２１はローレベル信号を出力し続ける。
この結果、ＦＥＴ１６は依然としてオフ状態を維持することとなる。
【００１１】
時刻ｔ３において、信号遅延回路１８のコンデンサ２０の放電にともなって、その端子電圧がＮＯＲ型ロジック素子２１の入力しきい値Ｖｔｈよりも低くなると、ＮＯＲ型ロジック素子２１がハイレベルの制御信号を出力して、ＦＥＴ１６をオンし、パワートランジスタ３のゲートとエミッタ間を短絡する。
なお、時刻ｔ２で制御信号がローレベルに変化してからコンデンサ２０の端子電圧がしきい値Ｖｔｈ以下に低下するまでの時間は、信号遅延回路１８の抵抗器１９とコンデンサ２０により決まる時定数を調整して、Ｐ側パワートランジスタ３のターンオフ動作終了から、Ｎ側パワートランジスタ４のターンオン動作開始までの時間とされる。
【００１２】
次に、Ｕ相アームのＮ側パワートランジスタ４のターンオン動作が開始されると、Ｎ側パワートランジスタ４のコレクタとエミッタ間の電圧が急激に減少し、これにより時刻ｔ４でＰ側パワートランジスタ３のコレクタとエミッタ間の電圧が急激に上昇する。
この電圧ＶCEの急激な上昇はＰ側パワートランジスタ３のコレクタとゲート間の浮遊容量を介してゲートに伝わり、ゲートとエミッタ間の電圧を急激に上昇させようとする。
ところが、Ｎ相パワートランジスタ４のターンオン動作を開始する前に、ＦＥＴ１６をオンしてＰ側パワートランジスタ３のゲートとエミッタ間を短絡させているため、Ｐ側パワートランジスタ３のゲート電圧ＶGEは上昇せず、Ｐ側パワートランジスタ３はターンオンしない。これにより、Ｕ相アームのＰ側とＮ側のパワートランジスタ３、４の同時ターンオンによるアーム短絡は防止される。
【００１３】
上記の半導体スイッチング素子の駆動回路７において、Ｎ相パワートランジスタ４のターンオン動作開始時、Ｐ側パワートランジスタ３のコレクタとエミッタ間の電圧ＶCE  の急上昇（時刻ｔ４）は、駆動回路を実装したプリント基板などを介してアーム短絡防止回路にノイズとして伝達される場合がある。
この際、コンデンサ２０両端の電圧が上昇してしまい、ＮＯＲ型ロジック素子２１を誤動作させて、ＦＥＴ１６をオフしてしまう。このため、Ｎ側パワートランジスタ４のゲートとエミッタ間の短絡が中断されることになり、ゲート電圧ＶGEが上昇してＰ側パワートランジスタ３もターンオンし、Ｕ相アームのＰ側とＮ側のパワートランジスタ３、４が同時にオンしてＵ相アームの短絡が発生する。このような現象に起因したアーム短絡を防止するための回路が提案されている（例えば特許文献２参照）。
【特許文献２】特開２０００−０５９１８９号公報
【００１４】
上記のアーム短絡防止回路を用いた半導体スイッチング素子の駆動回路を図４に示す。図４のアーム短絡防止回路１７において、コンデンサ２０と並列にＮＭＯＳ入力型ＦＥＴ２２を接続し、ＮＯＲ型ロジック素子２１の出力端子とＦＥＴ２２のゲートとを接続することにより、Ｎ側パワートランジスタ４がターンオン動作に入る際、コンデンサ２０の両端をＦＥＴ２２で短絡しておく。これにより、Ｐ側パワートランジスタ３のコレクタとエミッタ間の電圧ＶCEの急上昇によるノイズによって、コンデンサ２０両端の電圧が上昇することなくアーム短絡を防止している。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述した従来の半導体スイッチング素子の駆動回路では次のような課題がある。
図４のアーム短絡防止回路１７における信号遅延回路１８では、遅延時間を決める抵抗器１９とコンデンサ２０は、おのおの公差ばらつきを有している。
さらに、コンデンサ２０は温度によって静電容量が変化するため、温度範囲まで考慮した信号遅延時間ばらつきは、±３０〜４０％に及ぶことがあり、実使用上好ましくない。
また、各相のＰ側およびＮ側パワートランジスタを交互にスイッチングしてオンする際には、デッドタイムを設定して上下アームがともにオフとなる期間を設けているが、信号遅延時間のばらつきを考慮するために、デッドタイムを長く設定する必要が生じるなど、制御プロセスにおける制約条件が発生する問題がある。
【００１６】
また、パワートランジスタ３のゲートとエミッタ間を短絡するためのＦＥＴ１６があらゆる外部ノイズによって誤動作することがないよう、フェールセーフに基づいた短絡防止回路であることが望ましい。
【００１７】
以上のような問題があったため、直列接続された２つの半導体スイッチング素子によるインバータ回路のアーム短絡防止において、短絡防止回路の駆動タイミングばらつきを抑制するとともに、フェールセーフ機能を備えた半導体スイッチング素子の駆動回路が要求されていた。
【課題を解決するための手段】
【００１８】
本発明は、上記課題を解決するものであって、直流電源の出力端子間に直列接続した第１および第２の半導体スイッチング素子と、制御信号を入力することにより、上記素子をオン／オフ駆動する駆動回路とを有する半導体スイッチング素子の駆動回路において、
第１および第２の半導体スイッチング素子のゲートとエミッタ間にスイッチを接続し、
上記の制御信号と半導体スイッチング素子のゲート入力信号がともにオフ状態にあることを検出して、第１および第２の半導体スイッチング素子のゲートとエミッタ間を、上記スイッチをオンして短絡させる検出器を有することを特徴とする半導体スイッチング素子の駆動回路である。
【００１９】
また、上記の検出器が論理回路で構成され、上記の制御信号とゲート入力信号がともにオフ状態から、ゲート入力信号のみがオン状態に移行する遷移モードを検出しないものとし、上記遷移モードでは半導体スイッチング素子のゲートとエミッタ間の短絡が継続して行われることを特徴とする半導体スイッチング素子の駆動回路である。
【００２０】
さらに、上記の検出器に、上記の制御信号および／またはゲート入力信号のオン／オフ信号を検出する判定器が接続され、該判定器がヒステリシス機能を有し、上記２つの入力信号を判定するとともに、２つの入力信号のオフ信号判定基準をゼロ以上に設定したことを特徴とする半導体スイッチング素子の駆動回路である。
【発明の効果】
【００２１】
直列接続された２つの半導体スイッチング素子によるインバータ回路のアーム短絡防止において、制御信号とゲート入力信号のいずれもがオフ信号であることを検出して、半導体スイッチング素子のゲート・エミッタ間を短絡する方式をとるため、ゲート・エミッタ間を短絡する際の信号遅延時間を設定する必要がなく、駆動タイミングばらつきを生じることがない。
また、同相アームの他のスイッチング素子がターンオン動作を開始する際のノイズによって、半導体スイッチング素子のゲート入力信号がターンオンしても、アーム短絡防止回路内の検出器がこれを検出せず、継続して半導体スイッチング素子のゲートとエミッタ間を短絡し続けるため、アーム短絡を防止することができる。
さらに、制御信号および／またはゲート入力信号のオン／オフ信号を検出する判定器を有し、該判定器がヒステリシス機能を有し、上記２つの入力信号を判定するとともに、オフ信号判定基準をゼロ以上の値に設定することで、半導体のスイッチング時に信号ラインに重畳するノイズに対して誤動作を発生しにくくすることが可能となった。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による実施例について、図面を参照して説明する。
［実施例１］
図５に、本発明の実施例によるパワートランジスタのゲート駆動回路を示す。これは、図１のゲート駆動回路７の記載例であるが、ゲート駆動回路８〜１０も同様の回路構成である。
ゲート駆動回路７では、パワートランジスタ３をオンするためのＮＰＮトランジスタ１１とオフするためのＰＮＰトランジスタ１２が直列接続され、この直列回路がパワートランジスタ３の駆動用電源１３の出力間に接続されている。
また、ＮＰＮトランジスタ１１のコレクタは駆動用電源１３の（＋）極出力端子、ＰＮＰトランジスタ１２のコレクタは駆動用電源１３の（−）極出力端子に接続されている。
さらに、各トランジスタ１１、１２のベース端子には、制御端子１４を介してパワートランジスタ３をオンまたはオフするための制御信号が供給される。
【００２３】
ゲート駆動回路７には、図５に示すようにパワートランジスタ３をオフしている間にゲートとエミッタ間を短絡するためのスイッチとして、ＮＭＯＳ入力型のＦＥＴ１６を備えたアーム短絡防止回路１７が設けられている。
上記アーム短絡防止回路１７について説明する。図５のアーム短絡防止回路１７はＮＯＲ型ロジック素子２１から構成され、ＮＯＲ型ロジック素子２１の一方の入力端子ＩＮ２に制御信号が供給され、他方の入力端子ＩＮ１には、パワートランジスタ３のゲート入力信号が供給される。
ＮＯＲ型ロジック素子２１の出力は、ＦＥＴ１６のゲートに接続され、ＮＯＲ型ロジック素子２１で制御信号とゲート入力信号がともにローレベル（オフ状態）である期間を検出して、ＦＥＴ１６により、パワートランジスタ３のゲート・エミッタ間を短絡して低インピーダンスとすることで、Ｎ側パワートランジスタのターンオン動作時にＰ側パワートランジスタのゲート・エミッタ間のＶGE電圧が上昇してターンオンすることを防止している。
【００２４】
図６は、図５に示すゲート駆動回路７の各動作を示すタイムチャートであり、時刻ｔ１において、ハイレベル（オン状態）の制御信号が制御端子１４に供給されるとＮＰＮトランジスタ１１がオンし、駆動用電源１３からＮＰＮトランジスタ１１と抵抗器１５を介してパワートランジスタ３のゲートへ電圧が印加され、ゲート電圧ＶGEの上昇により、パワートランジスタ３がターンオンする。
このとき、同時にＮＯＲ型ロジック素子２１の入力端子ＩＮ２にもハイレベルの制御信号が供給されるために、ＮＯＲ型ロジック素子２１はローレベル信号を出力し、その結果、ＦＥＴ１６がオフしてパワートランジスタ３のゲートをエミッタから解放する。
【００２５】
次に、時刻ｔ２で制御端子１４へ供給される制御信号がローレベルになると、ＮＰＮトランジスタ１１がオフし、ＰＮＰトランジスタ１２がオンする。これにより、パワートランジスタ３のゲートが抵抗器１５とＰＮＰトランジスタ１２を介して、パワートランジスタ３のエミッタへ導通し、ゲート電圧ＶGEが下降してパワートランジスタ３がターンオフする。
このとき、同時にＮＯＲ型ロジック素子２１の入力端子ＩＮ２に供給されていた制御信号もローレベルになるが、他の入力端子ＩＮ１には、パワートランジスタ３のゲート入力信号の残留電圧が印加されたままとなり、ＮＯＲ型ロジック素子２１はローレベル信号を出力し続ける。
この結果、ＦＥＴ１６は依然としてオフ状態を維持することとなる。
【００２６】
時刻ｔ３において、パワートランジスタ３のゲート信号がＮＯＲ型ロジック素子２１の入力しきい値Ｖｔｈよりも低くなると、ＮＯＲ型ロジック素子２１がハイレベル信号を出力して、ＦＥＴ１６をオンし、パワートランジスタ３のゲートとエミッタ間を短絡する。
【００２７】
次に、Ｕ相のＮ側のパワートランジスタ４のターンオン動作が開始されると、Ｎ側パワートランジスタ４のコレクタとエミッタ間の電圧が急激に減少し、これにより時刻ｔ４でＰ側スイッチング素子３のコレクタとエミッタ間の電圧が急激に上昇する。
この電圧ＶCEの急激な上昇はＰ側パワートランジスタ３のコレクタとゲート間の浮遊容量を介してゲートに伝わり、ゲートとエミッタ間の電圧を急激に上昇させようとするが、Ｎ側パワートランジスタ４のターンオン動作を開始する前にＦＥＴ１６がオンしてＰ側パワートランジスタ３のゲートとエミッタ間を短絡させるため、Ｐ側パワートランジスタ３のゲート電圧ＶGEは上昇せず、Ｐ側パワートランジスタ３はターンオンしない。
これにより、Ｕ相アームのＰ側とＮ側のパワートランジスタ３、４の同時ターンオンによるアーム短絡は防止される。
【００２８】
図７は、アーム短絡防止回路１７における状態遷移表である。ＦＥＴ１６のゲート信号を決定するのは、ＮＯＲ型ロジック素子２１の出力信号である。
ＮＯＲ型ロジック素子２１の一方の入力端子ＩＮ１には、パワートランジスタ３のゲート入力信号が供給され、他方の入力端子ＩＮ２には、制御信号が供給されているため、ＮＯＲ型ロジック素子２１の出力がハイレベル信号になる（すなわち、パワートランジスタ３のゲートとエミッタ間が短絡状態になる）のは、制御信号とパワートランジスタ３のゲート入力信号がともにローレベル信号の間だけである。
さらに、状態１〜４において、制御信号がＬ→Ｌ→Ｈ→Ｈと遷移するのに対し、パワートランジスタ３のゲート入力信号がＬ→Ｈ→Ｈ→Ｌと一状態ずつ遅れて遷移するのは、制御信号に対してゲート駆動回路のスイッチングが若干遅れるためである。
【００２９】
［実施例２］
図８に、本発明の他の実施例によるパワートランジスタのゲート駆動回路を示す。
図８のゲート駆動回路７は、図５に対してさらに耐ノイズ性を向上させた回路構成としている。図８のアーム短絡防止回路１７において、ＡＮＤ型ロジック素子２２とＩＮＶ型ロジック素子２３を追加している。
ＡＮＤ型ロジック素子２２の入力端子ＩＮ３には、パワートランジスタ３のゲート入力信号が接続され、もう一方の入力端子ＩＮ４には、ＮＯＲ型ロジック素子２１の出力信号をＩＮＶ型ロジック素子２３を介して接続している。
また、ＡＮＤ型ロジック素子２２の出力信号は、ＮＯＲ型ロジック素子２１の入力端子ＩＮ１に接続している。
【００３０】
図８におけるゲート駆動回路７の各動作を示すタイムチャートを図９に示す。
時刻ｔ１において、ハイレベル（オン状態）の制御信号が制御端子１４に供給されるとＮＰＮトランジスタ１１がオンし、駆動用電源１３からＮＰＮトランジスタ１１と抵抗器１５を介してパワートランジスタ３のゲートへ電圧が印加され、ゲート電圧ＶGEの上昇により、パワートランジスタ３がターンオンする。
このとき、同時にＮＯＲ型ロジック素子２１の入力端子ＩＮ２にもハイレベルの制御信号が供給されるために、ＮＯＲ型ロジック素子２１はローレベル信号（オフ状態）を出力し、その結果、ＦＥＴ１６がオフしてパワートランジスタ３のゲートをエミッタから解放する。
【００３１】
次に、時刻ｔ２で制御端子１４へ供給される制御信号がローレベルになると、ＮＰＮトランジスタ１１がオフし、代わってＰＮＰトランジスタ１２がオンする。
これにより、パワートランジスタ３のゲートが抵抗器１５とＰＮＰトランジスタ１２を介して、パワートランジスタ３のエミッタへ導通し、ゲート電圧ＶGEが下降してパワートランジスタ３がターンオフする。
このとき、ＮＯＲ型ロジック素子２１の入力端子ＩＮ２に供給されていた制御信号はローレベルになるが、他の入力端子ＩＮ１にはＡＮＤ型ロジック素子２２の出力信号がハイレベル信号で印加された状態であるため、ＮＯＲ型ロジック素子２１はローレベル信号を出力し続ける。
この結果、ＦＥＴ１６は依然としてオフ状態を維持することとなる。
【００３２】
時刻ｔ３において、パワートランジスタ３のゲート入力信号が、ＡＮＤ型ロジック素子２１の入力しきい値Ｖｔｈよりも低くなると、ＡＮＤ型ロジック素子２２がローレベル信号を出力して、ＮＯＲ型ロジック素子２１の入力端子ＩＮ１に入力されるため、ＮＯＲ型ロジック素子２１の出力がハイレベル信号に反転してＦＥＴ１６をオンし、パワートランジスタ３のゲートとエミッタ間を短絡する。
【００３３】
次に、Ｕ相のＮ側のパワートランジスタ４のターンオン動作が開始されると、Ｎ側パワートランジスタ４のコレクタとエミッタ間の電圧が急激に減少し、これにより時刻ｔ４でＰ側スイッチング素子３のコレクタとエミッタ間の電圧が急激に上昇する。
この電圧ＶCEの急激な上昇は、駆動回路を実装したプリント基板などを介してアーム短絡防止回路にノイズとして伝達される場合がある。特に、パワートランジスタに直接接続されているゲート入力端子からノイズが伝達されるケースに対して考慮しておかなければならない。
【００３４】
そこで、図８に示すように、ＡＮＤ型ロジック素子２２とＩＮＶ型ロジック素子２３を追加することにより、制御信号とパワートランジスタ３のゲート入力信号がともにローレベル信号の間は、パワートランジスタ３のゲート入力信号が先にハイレベル信号に変化してもこれを検出しない回路構成としている。
すなわち、制御信号とパワートランジスタ３のゲート入力信号がともにローレベル信号の間は、ＮＯＲ型ロジック素子２１の出力はハイレベルであり、これをＩＮＶ型ロジック素子２３でローレベルに反転して、ＡＮＤ型ロジック素子２２のＩＮ４に入力する。
したがって、ＡＮＤ型ロジック素子２２のＩＮ４入力信号がローレベルの間は、ＡＮＤ型ロジック素子２２のＩＮ３入力信号にノイズが入力して、しきい値Ｖｔｈを越えたとしても、ＡＮＤ論理演算で受け付けられないため、ＡＮＤ型ロジック素子２２の出力はローレベルから変化せず、ＮＯＲ型ロジック素子２１の出力が反転して誤動作することはない。
そして、正規のルールに従って、ＮＯＲ型ロジック素子２１のＩＮ２入力がハイレベルに変化すると、ＮＯＲ型ロジック素子２１の出力がローレベルに反転し、ＦＥＴ１６をオフしてパワートランジスタ３のゲートとエミッタ間を短絡から開放する。
すなわち、図７の状態遷移表において、制御信号とパワートランジスタ３のゲート入力信号がともにローレベルの間は、パワートランジスタ３のゲート入力信号が先にハイレベルに変化することはないという特性を利用して、耐ノイズ性を向上させたものである。
【００３５】
［実施例３］
図１０に、本発明の他の実施例によるパワートランジスタのゲート駆動回路を示す。図１０のゲート駆動回路は、図８の回路構成に対して、さらに制御信号および／または半導体スイッチング素子のゲート入力信号を、ヒステリシス機能を有してオン／オフ信号を検出する判定器２４を通してアーム短絡防止回路１７に入力することで、耐ノイズ性能を向上させた回路構成としている。図１１（ａ）、（ｂ）に判定器２４の内部構成図を示す。
図１２（ａ）、（ｂ）は各々、図１１（ａ）、（ｂ）の入出力動作を示すタイムチャートである。
図１１（ａ）に示す回路構成では、ヒステリシス機能を有する反転増幅器２５とＩＮＶ型ロジック素子２６を直列接続して構成され、反転増幅器２５の（＋）入力端子と出力端子間に抵抗器２７、（＋）入力端子とＧＮＤ間に抵抗器２８を接続している。
反転増幅器２５の最大出力電圧をＶｏｍとし、抵抗器２７、２８を同じ抵抗値とした場合、図１２（ａ）のタイムチャートに示すように、反転増幅器２５の（−）入力端子の入力信号が上昇してＶｏｍ／２を越えた場合（時刻ｔ１）にはローレベル信号（オフ状態）からハイレベル信号（オン状態）に出力が反転し、逆に（−）入力端子の入力信号が低下してゼロに達した時点（時刻ｔ２）で、ハイレベル信号からローレベル信号に出力が反転することになる。
すなわち、反転増幅器２５の（−）入力端子にノイズが重畳しても、Ｖｏｍ／２を越えない範囲で、誤動作することはない。
図１１（ｂ）の判定器２４は、反転増幅器２５の（＋）入力端子と出力端子間に抵抗器２７、（＋）入力端子とＶｒｅｆ電圧間に抵抗器２８が接続されている。
上記と同様、図１２（ｂ）のタイムチャートで確認すると、反転増幅器２５の（−）入力端子の入力信号が上昇してＶｏｍ／２を越えた場合（時刻ｔ１）にはローレベル信号からハイレベル信号に出力が反転し、逆に（−）入力端子の入力信号がＶｒｅｆよりも低下した時点（時刻ｔ２）で、制御信号あるいは半導体スイッチング素子のゲート入力信号をローレベルと判定するしきい値を設定することが可能である。
【００３６】
例えば、（＋）入力端子とＧＮＤ間に抵抗器２８を接続した図１１（ａ）の場合、反転増幅器２５の（−）入力端子が完全にゼロまで低下しないと反転増幅器２５の出力信号はハイレベルに変化しない。
従って、図１１（ｂ）の回路構成をとり、ゼロよりも若干高い値（例えば０．５〜１Ｖ）にＶｒｅｆを設定することで、反転増幅器２５の（−）入力端子がローレベルに変化したことを確実に検出することが可能となる。
【００３７】
さらに、抵抗器２８の抵抗値（Ｒ２）を抵抗器２７（Ｒ１）の抵抗値よりも高く設定することで、反転増幅器２５の出力がローレベルからハイレベル信号に反転するしきい値（＝Ｖｏｍ×Ｒ２／（Ｒ１＋Ｒ２））をＶｏｍ／２よりも高く設定することができ、反転増幅器２５の（−）入力端子にノイズが重畳した場合に誤動作を防止できる電圧範囲を高く設定することも可能である。
【００３８】
［実施例４］
図１３に、本発明の他の実施例によるパワートランジスタのゲート駆動回路を示す。
図１３のゲート駆動回路は、パワートランジスタを駆動するための駆動用電源１３を１５Ｖ電源とし、制御信号およびアーム短絡防止回路１７などのロジック素子の駆動用電源を５Ｖ電源としたものである。
制御信号は、駆動用電源１３側の判定器２４を介してＦＥＴ３１で１５Ｖ信号レベルに変換してＮＰＮトランジスタ１１、およびＰＮＰトランジスタ１２を駆動する。
また、パワートランジスタ３のゲート入力信号はレベルシフト回路３２を用い、抵抗器３３、３４で分圧して５Ｖ信号レベルに変換したのち、判定器２４に入力されている。このように信号レベルを変換することにより、パワートランジスタの駆動回路と信号処理回路の電圧信号レベルを分けて制御することが可能となる。
【００３９】
上記実施例においては、ＭＯＳ入力型のパワートランジスタとしてＩＧＢＴを例にあげたが、ＦＥＴに置き換えることもできる。この場合は、パワートランジスタのエミッタ端子をソース端子に置き換えればよい。
【００４０】
上記実施例におけるアーム短絡防止回路１７の回路構成は他のロジック回路素子を用いて構成しても、トランジスタやＦＥＴによる回路構成としても実現できる。
例えば、上記実施例においては、制御信号とゲート入力信号をＮＯＲ型ロジック素子２１に入力しているが、これを図１４のように負論理回路３５に置き換えることも可能である。
【図面の簡単な説明】
【００４１】
【図１】単相インバータの電力変換回路を示す図である。
【図２】従来例による半導体スイッチング素子の駆動回路を示す図である。
【図３】図２の駆動回路の各動作を示すタイムチャートである。
【図４】他の従来例による半導体スイッチング素子の駆動回路を示す図である。
【図５】本発明の実施例による半導体スイッチング素子の駆動回路を示す図である。
【図６】図５の駆動回路の各動作を示すタイムチャートである。
【図７】図５のアーム短絡防止回路の状態遷移表である。
【図８】本発明の他の実施例による半導体スイッチング素子の駆動回路を示す図である。
【図９】図８の駆動回路の各動作を示すタイムチャートである。
【図１０】本発明の他の実施例による半導体スイッチング素子の駆動回路を示す図である。
【図１１】図１０の半導体スイッチング素子の駆動回路に内蔵される判定器を示す図である。
【図１２】図１１の判定器におけるタイムチャートである。
【図１３】本発明の他の実施例による半導体スイッチング素子の駆動回路を示す図である。
【図１４】ＮＯＲロジック回路素子の他のロジック回路を示す図である。
【符号の説明】
【００４２】
１  直流電源
２  負荷
３  パワートランジスタ
４  パワートランジスタ
５  パワートランジスタ
６  パワートランジスタ
７  ゲート駆動回路
８  ゲート駆動回路
９  ゲート駆動回路
１０  ゲート駆動回路
１１  ＮＰＮトランジスタ
１２  ＰＮＰトランジスタ
１３  駆動用電源
１４  制御端子
１５  抵抗器
１６  ＦＥＴ
１７  アーム短絡防止回路
１８  信号遅延回路
１９  抵抗器
２０  コンデンサ
２１  ＮＯＲ型ロジック素子
２２  ＡＮＤ型ロジック素子
２３  ＩＮＶ型ロジック素子
２４  判定器
２５  反転増幅器
２６  ＩＮＶ型ロジック素子
２７  抵抗器
２８  抵抗器
２９  入力端子
３０  出力端子
３１  ＦＥＴ
３２  レベルシフト回路
３３  抵抗器
３４  抵抗器
３５  ＮＯＲ型ロジック回路素子の他の適用例
３６  検出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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