(57)【要約】【課題】入出力設定用端子に外部からハード的に設定信号を与えることにより各ポート群の入出力の設定を行うことができるパチンコ機における入出力制御装置を提供すること。【解決手段】複数のポートを入力ポート及び出力ポートのいずれかに設定するための設定信号を入力する入出力設定用端子ＣＤ１〜ＣＤ４が設けられ、当該入出力制御装置は、その外部より、入出力設定用端子に対してハード的に設定信号が与えられてその動作が固定的に決定される。ハード的に与えられる設定信号がプルアップされたハイレベル信号である場合には、ポートは入力ポートに設定される一方、設定信号がプルダウンされたローレベル信号である場合には、ポートは出力ポートに設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力ポート及び出力ポートのいずれかに設定が可能である複数のポート群を備えたパチンコ機における入出力制御装置において、前記複数のポート群の各々に対して、各ポート群を入力ポート及び出力ポートのいずれかに設定するための入出力設定用端子をそれぞれ設け、各入出力制御装置に対してそれぞれ入力ポート及び出力ポートの設定信号を個別に与えるデコーダを設けたことを特徴とするパチンコ機における入出力制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パチンコ機において入出力インタフェースとして用いるパチンコ機における入出力制御装置に関するものである。
【背景技術】
【０００２】
パチンコ機においては、パチンコ機に配備された各駆動要素や各検出手段を駆動制御する中央処理装置（以下、ＣＰＵという）、パチンコ遊技に関する制御プログラムを格納したＲＯＭ及び各制御処理に必要な各種データの読み出しや書き込みを行うためのＲＡＭを備えた制御装置が配備されている。そして、ＣＰＵが各駆動要素に対する駆動信号の出力や各検出手段からの検出信号の入力を円滑かつ同期的に行うためにプログラム可能な入出力インタフェース（以下、ＰＰＩという）がＣＰＵに接続され、ＣＰＵは、入出力インタフェースを介して各検出手段からの検出信号の入力を行い、各駆動要素に対する駆動信号の出力を行っている（例えば、特許文献１参照）。
【０００３】
図３は、従来のＰＰＩ１ａの外観を示す平面図である。ＰＰＩ１ａには、計４０個のピンが設けられている。Ｄ０〜Ｄ７は、データバスに接続される。ＲＥＳＥＴには、リセット信号が入力される。ＣＳはチップセレクト端子である。ＲＤは、リード信号入力端子である。ＷＲは、ライト信号入力端子である。Ａ０，Ａ１は、ポート選択のための入力端子である。Ｖｃｃ端子は、ＰＰＩ１ａの作動電圧５Ｖが印加され、ＧＮＤ端子は、０Ｖのグランドである。ＰＡ０〜ＰＡ７は、第１ポートであり、ＰＢ０〜ＰＢ７は第２ポートであり、ＰＣ０〜ＰＣ７は、第３ポートである。
【０００４】
図４は、ＰＰＩ１ａの要部ブロック図である。Ｄ７〜Ｄ０は、ＣＰＵのデータバスと接続される双方向バスであり、データバスバッファ２を通ってＰＰＩ１ａの８ビット内部データバスにつながっている。Ｄ７〜Ｄ０は、イニシャライズ時のコントロールデータの書き込み、さらにその後で行われる入出力ポートとＣＰＵデータバスとのデータの受け渡しに使用される。
【０００５】
制御ロジック３は、データ、コントロールワード（イニシャライズ用のデータ）の転送を行う部分であり、ＣＰＵのアドレスバス出力（Ａ０，Ａ１，ＣＳ）、コントロールバス出力（ＲＤ，ＷＲ）およびリセット（ＲＥＳＥＴ）の各信号を受け、ＰＰＩ１ａ内部の２つのコントロールグループに命令する。
【０００６】
ＣＳは、チップセレクト端子であって、入力がローレベルであるときにＰＰＩ１ａが選択され、ＣＰＵとのやり取りが可能となり、ハイレベルであるときには、データバスはハイインピーダンス状態となり、ＣＰＵから切り離された状態となる。このときには、出力ポートには前に出力したデータが保持されている。また、複数のＩ／Ｏポートを使用する時には、ＣＳ端子にアドレスデコーダより選択信号を与える。
【０００７】
ＲＤは、リード信号入力端子であって、入力がローレベルであるときに、ＰＰＩ１ａのポートに入力されているデータをＣＰＵに転送する。ＣＰＵのＲＤ信号によってコントロールされ、ＣＰＵと接続する場合、ＣＰＵがＩＮ，ＯＵＴ命令を実行する時に出力されるＩＯＲＱ（Ｉ／Ｏリクエスト）信号と組み合わせて作られた信号を与える。
【０００８】
ＷＲは、ライト信号入力端子であって、入力がローレベルであるときに、ＣＰＵからＰＰＩ１ａに対して、データあるいはコントロールワードが書き込まれる。ＲＤ入力と同様にＣＰＵと接続する場合には、ＩＯＲＱ（Ｉ／Ｏリクエスト）信号と組み合わせて作られた信号を与える。
【０００９】
Ａ０，Ａ１は、ポート選択入力のための端子であって、第１ポート、第２ポート、第３ポートおよびコマンドレジスタの選択に使用され、通常は、ＣＰＵのアドレスバス下位２ビットに接続される。ＣＳ入力と合わせてＰＰＩの各ポート及びコマンドレジスタのアドレスが決定する。この関係を表１に示す。
【００１０】
【表１】
2006247432.tif 000003
【００１１】
ＲＥＳＥＴ端子は、ＰＰＩ１ａをリセットする入力端子であり、電源投入時にパワーオンリセットをかける。
【００１２】
グループＡ制御４及びグループＢ制御５は、制御ロジックからの命令に応じて、内部データバスのコントロールワードを受け取り、各ポートに対して命令を出す。実際には、コマンドレジスタ６にコントロールワードを書き込むことによって各ポートの機能が決定される。なお、コマンドレジスタ６は、書き込みのみ可能であって読み出しは禁止されている。
【００１３】
第１ポートＰＡ７〜ＰＡ０の８つのデータビットは、それぞれ出力時のラッチ、入力時のラッチおよびバッファあるいは双方向バスとして動作する。第２ポートＰＢ７〜ＰＢ０の８つのデータビットは、第１ポートと同様、それぞれ出力時のラッチ、入力時のラッチおよびバッファとして動作するが、双方向性動作は行わない。
【００１４】
第３ポートＰＣ７〜ＰＣ０は、出力時ラッチ、入力時バッファとして動作する。第３ポートＰＣ７〜ＰＣ０は第１ポートＰＡ７〜ＰＡ０及び第２ポートＰＢ７〜ＰＢ０とは機能が異なり、モード０においては、出力時はラッチ、入力時はバッファとして動作し、かつ上位４ビットＰＣ７〜ＰＣ４と下位４ビットＰＣ３〜ＰＣ０に分けて入力または出力ポートに指定することができる。さらに、第１ポート、第２ポート用コントロール信号としても使用される。
【００１５】
また、第３ポートＰＣ７〜ＰＣ０が出力ポートに指定されているとき、ＣＰＵからのコントロールワードによって８ビットのうちの任意の１ビットをセット（ハイレベル）あるいはリセット（ローレベル）することができ、このビットセット及びビットリセットの実行方法は、モードセット（イニシャライズ）の場合と同様であるが、コントロールワードが異なる。この機能は、モード１、モード２の時のＩＮＴＥ（インタラプトイネーブルフラグ）のセットリセットにも使用される。
【００１６】
ＰＰＩ１ａの動作には、モード０、モード１及びモード２の３つがある。モード０は、ＰＰＩ１ａの各ポート（第１ポート、第２ポート、第３ポートの上位４ビット及び第３ポートの下位４ビット）を単純に入力ポートあるいは出力ポートとして使用する。モード１は、外部機器の状態を知って確認しながらデータの入出力を行うモードである。第１ポートと第２ポートをデータの入出力に使用し、第３ポートはそれぞれのコントロール信号に使用する。モード２は、第１ポートのみに使用可能であり、８ビット双方向性バスポートとして動作する。
【００１７】
ＰＰＩ１ａのモード設定は、表１に示すように、Ａ１端子及びＡ０端子を共に“１”にしてデータを書き込むことにより行う。Ａ１端子及びＡ０端子は、通常は、ＣＰＵのアドレスバス下位２ビットに接続されているので、ソフトウェア的にはある特定番地に対するライト命令で行われる。
【００１８】
モード設定を行う時には、書き込むコントロールワードのビット７の値を１にし、実際のモード設定のためのデータは、ビット６〜ビット０の７つのビットによって行う（図５参照）。なお、コントロールワードのビット７を値０とした書き込みでは、モード１やモード２で第３ポートＰＣ７〜ＰＣ０が制御信号になるとき、これらの信号のセット／リセットを行う（図６参照）。
【００１９】
また、ポートに対するデータの読み書きは、表１に示すように、ＰＰＩ１ａのＡ１端子及びＡ０端子の組み合わせにより、制御データと同様に行う。
【００２０】
以上のように構成されているＰＰＩ１ａにおいて、パチンコ機においてはモード０による使用頻度が最も高く、ＣＰＵ側の入出力ポート切換設定用のプログラムにより、ＰＰＩ１ａ側のコマンドレジスタに書き込むコントロールワードを切り換えて行っている。なお、モード０設定用のコントロールワードを表２に示す。表２において、出力は出力ポートを示し、入力は、入力ポートを示す。
【００２１】
【表２】
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【００２２】
【特許文献１】特開平６−３９１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ところで、ＣＰＵ側においては、入出力ポート切換設定用のプログラムは、ＣＰＵにリセット信号が入力される毎に実行されており、入出力ポート切換設定用のプログラムの処理において、まず全てのポートを入力ポートに設定し直し、その後に出力ポートを順次設定している。このため、ＣＰＵにリセット信号が入力される毎に、ＰＰＩ１ａに対して入出力ポートの設定が周期的に行われることとなるが、ＰＰＩ１ａは、静電ノイズ耐圧が大変弱く、コントロールワードが静電ノイズのために書き変わるという問題が発生することがあった。
【００２４】
そこで、本発明の目的は、ＣＰＵによってコントロールワードをＰＰＩのコマンドレジスタに書き込むことを行わず、代りに、入出力設定用端子に外部からハード的に設定信号を与えることにより各ポート群の入出力の設定を行うことができるパチンコ機における入出力制御装置を提供することにある。
【課題を解決するための手段】
【００２５】
請求項１に係るパチンコ機における入出力制御装置は、入力ポート及び出力ポートのいずれかに設定が可能である複数のポート群を備えたものであって、上記課題を解決するために、前記複数のポート群の各々に対して、各ポート群を入力ポート及び出力ポートのいずれかに設定するための入出力設定用端子をそれぞれ設け、各入出力制御装置に対してそれぞれ入力ポート及び出力ポートの設定信号を個別に与えるデコーダを設けたことを特徴とするものである。
【００２６】
デコーダは、パチンコ機の入出力制御装置に設けられた複数のポート群の各々を入力ポート及び出力ポートのいずれかに設定する入出力設定用端子に、入出力制御装置の外部からハード的に設定信号を個別に与える。設定信号は、プルアップされたハイレベル信号またはプルダウンされたローレベル信号のいずれかであり、複数のポート群の各々の入出力設定用端子に常時入力される。ＣＰＵの処理により周期的にＣＰＵからデータ出力されたコントロールワードをＰＰＩのコマンドレジスタに書き込むことは行わずに、各ポート群毎に外部からハード的に設定信号を常時与えることにより、各ポート群の入出力の設定を行うため、静電ノイズのためにコントロールワードが書き変わるという現象が回避でき、ポート群の入出力の誤設定に起因したパチンコ機の誤動作が有効に防止できる。
【発明の効果】
【００２７】
本発明によれば、複数のポート群の各々に対して、各ポート群を入力ポート及び出力ポートのいずれかに設定するための入出力設定用端子をそれぞれ設け、各入出力設定用端子に対してそれぞれ入力ポート及び出力ポートの設定信号を個別に与えるデコーダを設けたことにより、複数のポート群の各々に対する入力ポート及び出力ポートのいずれかの設定は、ＣＰＵにより周期的にＣＰＵからデータ出力されたコントロールワードをＰＰＩのコマンドレジスタに書き込むことは行わないで、各ポート群毎にデコーダからハード的にポート設定信号を常時与えることにより、各ポート群の入出力の設定を行うため、静電ノイズのためにコントロールワードが書き変わるという現象を回避でき、ポート群の入出力の誤設定に起因したパチンコ機の誤動作が有効に防止できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施の形態に係わるパチンコ機の入出力制御装置の外観を示す平面図である。入出力制御装置（以下、ＰＰＩという）１は、図３に示す従来の入出力制御装置１ａが有している各端子、即ち、ＲＤ、ＣＳ、ＧＮＤ、Ａ０、Ａ１、Ｖｃｃ、ＷＲ、ＲＥＳＥＴ、Ｄ７〜Ｄ０及び入力ポート及び出力ポートのいずれかに設定が可能である４つのポート群ＰＡ７〜ＰＡ０、ＰＢ７〜ＰＢ０、ＰＣ７〜ＰＣ４及びＰＣ３〜ＰＣ０を備えるほかに、４つのポート群ＰＡ７〜ＰＡ０、ＰＢ７〜ＰＢ０、ＰＣ７〜ＰＣ４及びＰＣ３〜ＰＣ０の各々に対して、各ポート群を入力ポート及び出力ポートのいずれかに設定するための入出力設定用端子ＣＤ１〜ＣＤ４が付設されている。図１に示すように、各端子は、ＰＰＩ１の両側面に配置されている。
【００２９】
ＣＤ１は、第１ポートＰＡ７〜ＰＡ０に対する入出力設定用端子であり、ＣＤ２は、第２ポートＰＢ７〜ＰＢ０に対する入出力設定用端子であり、ＣＤ３は、第３ポートＰＣ７〜ＰＣ０のうちの上位の４ビットで構成されるＰＣ７〜ＰＣ４に対する入出力設定用端子であり、ＣＤ４は、第３ポートＰＣ７〜ＰＣ０のうちの下位の４ビットで構成されるＰＣ３〜ＰＣ０に対する入出力設定用端子である。
【００３０】
図３に示す従来の入出力制御装置１ａと同様に、ＲＤ端子は、リード信号入力端子であって、入力がローレベルであるときに、ＰＰＩ１のポートに入力されているデータをＣＰＵ（図示を省略）に転送する。ＣＰＵのＲＤ信号によってコントロールされ、ＣＰＵと接続する場合、ＣＰＵがＩＮ，ＯＵＴ命令を実行する時に出力されるＩＯＲＱ（Ｉ／Ｏリクエスト）信号と組み合わせて作られた信号を与える。
【００３１】
ＷＲ端子は、ライト信号入力端子であって、入力がローレベルであるときに、ＣＰＵからＰＰＩ１に対して、データあるいはコントロールワードが書き込まれる。ＲＤ入力と同様にＣＰＵと接続する場合には、ＩＯＲＱ（Ｉ／Ｏリクエスト）信号と組み合わせて作られた信号を与える。
【００３２】
ＣＳ端子は、チップセレクト端子であり、入力がローレベルであるときにＰＰＩ１が選択され、ＣＰＵとのやり取りが可能となり、ハイレベルであるときには、データバスはハイインピーダンス状態となり、ＣＰＵから切り離された状態となる。このときには、出力ポートには前に出力したデータが保持されている。また、複数のＩ／Ｏポートを使用する時には、ＣＳ端子にアドレスデコーダより選択信号を与える。
【００３３】
Ｖｃｃ端子は、ＰＰＩ１の作動電圧５Ｖが印加され、ＧＮＤ端子は、０Ｖのグランドである。Ｄ７〜Ｄ０端子は、データバスに接続される双方向バスであり、データバスバッファ２を通ってＰＰＩ１の８ビット内部データバスにつながっている。Ｄ７〜Ｄ０は、イニシャライズ時のコントロールデータの書き込み、さらにその後で行われる入出力ポートとＣＰＵデータバスとのデータの受け渡しに使用される。ＲＥＳＥＴは、ＰＰＩ１をリセットする入力端子であり、電源投入時にパワーオンリセットをかける。
【００３４】
Ａ０端子及びＡ１端子は、ポート選択のための入力端子であり、第１ポートＰＡ７〜ＰＡ０、第２ポートＰＢ７〜ＰＢ０、第３ポートの上位ＰＣ７〜ＰＣ４および第３ポートの下位ＰＣ３〜ＰＣ０の選択に使用され、通常は、ＣＰＵのアドレスバス下位２ビットに接続される。ＣＳ入力と合わせてＰＰＩ１の各ポートのアドレスが決定する。この関係を表３に示す。また、ポートに対するデータの読み書きは、表３に示すように、ＰＰＩ１のＡ１端子及びＡ０端子の組み合わせにより、制御データと同様に行う。
【００３５】
【表３】
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【００３６】
図２は、実施の形態におけるＰＰＩ１の要部ブロック図である。図１に示される４つのポート群、即ち、第１ポートＰＡ７〜ＰＡ０、第２ポートＰＢ７〜ＰＢ０、第３ポートの上位ＰＣ７〜ＰＣ４および第３ポートの下位ＰＣ３〜ＰＣ０の各々に対して、各ポート群を入力ポート及び出力ポートのいずれかに設定するための各入出力設定用端子ＣＤ１〜ＣＤ４に対して、それぞれ入力ポート及び出力ポートのポート設定信号を個別に与えるポート設定用デコーダ７が設けられている。
【００３７】
ＰＰＩ１の動作は、ポート設定用デコーダ７から出力される入力ポート及び出力ポートのポート設定信号Ａ〜Ｄにより固定的に決定され、ＰＰＩ１の各ポート（第１ポートＰＡ７〜ＰＡ０、第２ポートＰＢ７〜ＰＢ０、第３ポートの上位４ビットＰＣ７〜ＰＣ４及び第３ポートの下位４ビットＰＣ３〜ＰＣ０）を単純に入力ポートあるいは出力ポートとして使用する。
【００３８】
ポート設定信号Ａ〜Ｄは、プルアップされたハイレベル信号またはプルダウンされたローレベル信号のいずれかであり、４つのポート群の各々の入出力設定用端子ＣＤ１〜ＣＤ４に常時入力される。なお、ポート設定用信号がハイレベルである場合には、ポートが入力に設定され、ポート設定用信号がローレベルである場合には、ポートが出力に設定される。
【００３９】
例えば、第１ポートＰＡ７〜ＰＡ０を入力ポート、第２ポートＰＢ７〜ＰＢ０を出力ポート、第３ポートの上位４ビットＰＣ７〜ＰＣ４を出力ポート、第３ポートの下位４ビットＰＣ３〜ＰＣ０を入力ポートとして使用する場合のポート設定用デコーダ７のポート設定信号は、ポート設定信号Ａをハイレベル、ポート設定信号Ｂをローレベル、ポート設定信号Ｃをローレベル及びポート設定信号Ｄをハイレベルとすることにより実現される。
【００４０】
このように、ＰＰＩ１の４つのポート群、即ち、第１ポートＰＡ７〜ＰＡ０、第２ポートＰＢ７〜ＰＢ０、第３ポートの上位４ビットＰＣ７〜ＰＣ４、第３ポートの下位４ビットＰＣ３〜ＰＣ０の各々に対する入力ポート及び出力ポートのいずれかの設定は、ＣＰＵにより周期的にＣＰＵからデータ出力されたコントロールワードをＰＰＩのコマンドレジスタに書き込むことは行わないで、各ポート群毎にポート設定用デコーダ７からハード的にポート設定信号Ａ〜Ｄを常時与えることにより、各ポート群の入出力の設定を行うため、静電ノイズのためにコントロールワードが書き変わるという現象が回避でき、ポート群の入出力の誤設定に起因したパチンコ機の誤動作が有効に防止できる。
【００４１】
また、ＣＰＵとＰＰＩ１との間でハンドシェイク相互通信が認められなくともよいという効果を奏する。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係わるパチンコ機における入出力制御装置の外観を示す平面図である。
【図２】実施の形態における入出力制御装置の要部ブロック図である。
【図３】従来のパチンコ機における入出力制御装置の外観を示す平面図である。
【図４】従来の入出力制御装置の要部ブロック図である。
【図５】従来の入出力制御装置に対するモード設定用のコントロールデータの構成を示す図である。
【図６】従来の入出力制御装置に対するビット・セット／リセット用のコントロールデータの構成を示す図である。
【符号の説明】
【００４３】
１  入出力制御装置
２  データバスバッファ
３  制御ロジック
４  グループＡ制御
５  グループＢ制御
６  コマンドレジスタ
７  ポート設定用デコーダ
ＣＤ１  入出力設定用端子（第１ポート用）
ＣＤ２  入出力設定用端子（第２ポート用）
ＣＤ３  入出力設定用端子（第３ポートの上位の４ビット用）
ＣＤ４  入出力設定用端子（第３ポートの下位の４ビット用）
ＰＡ７〜ＰＡ０  第１ポート
ＰＢ７〜ＰＢ０  第２ポート
ＰＣ７〜ＰＣ０  第３ポート
ＲＤ  リード信号入力端子
ＷＲ  ライト信号入力端子
ＲＥＳＥＴ  リセット端子
ＣＳ  チップセレクト端子
ＧＮＤ  グランド端子（０Ｖ）
Ａ０，Ａ１  ポート選択の入力端子
Ｄ７〜Ｄ０  双方向バス
【図１】
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【図２】
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【図３】
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【図４】
2006247432.tif 000009
【図５】
2006247432.tif 000010
【図６】
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