(57)【要約】【課題】  多層配線を有する半導体記憶装置において、キャパシタに対する水素バリア性６を向上し、しかもキャパシタへのストレスによる悪影響を緩和して、キャパシタの特性劣化を抑制する。【解決手段】  メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを複数配置してなるメモリセルアレイＡｍを有する半導体記憶装置１００ａにおいて、前記メモリセルアレイ上に形成され、ワード線裏打配線６ａ及びプレート線裏打配線６ｂを構成する第１の配線層と、該第１の配線層の上層に形成され、ビット線裏打下層配線７を構成する第２の配線層とを有し、第１及び第２の配線層からなる多層配線を、メモリセルアレイ上で第１の配線層が占める面積が、該メモリセルアレイ上で第２の配線層が占める面積より大きい構造とした。【選択図】  図１
2006186342.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを複数配置してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルアレイ上に形成された第１の配線層と、
前記第１の配線層の上層に形成された第２の配線層とを有し、
前記メモリセルアレイ上での前記第１の配線層の配線密度が、該メモリセルアレイ上での前記第２の配線層の配線密度よりも大きい、
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記ワード線の裏打配線とを有し、
前記ワード線の裏打配線が前記第１の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第１の配線層で形成された配線は、実質的にレイアウトルールの最小間隔で配置されている、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記メモリセルアレイ上に配置された複数のビット線は、
前記第１の配線層で形成されたものと、
前記第２の配線層で形成されたものとを含む、
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記第１の配線層で形成された２本のビット線の間に配置され、前記第１の配線層で形成されたシールド線を有する、
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記メモリセルアレイ上の前記第１の配線層で形成された信号線が、シールド線である、
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記第２の配線層の上層に形成された第３の配線層をさらに有し、
前記メモリセルアレイ上に配置された複数のビット線は、
前記第１の配線層で形成されたものと、
前記第３の配線層で形成されたものとを含む、
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記ワード線の裏打配線とを有し、
前記ワード線の裏打配線が前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置において、
前記メモリセルキャパシタは、強誘電体キャパシタである、
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、
前記メモリセルトランジスタのゲートを構成するワード線と、
前記メモリセルキャパシタの第１の電極を構成するプレート線と、
前記ワード線の裏打配線および前記プレート線の裏打配線とを有し、
前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第１の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１記載の半導体記憶装置において、
前記第２の配線層の上層に形成された第３の配線層をさらに有し、
かつ、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記メモリセルキャパシタの第１の電極を構成するプレート線と、
前記ワード線の裏打配線および前記プレート線の裏打配線とを有し、
前記メモリセルアレイ上に複数配置されたビット線は、前記第１の配線層で形成されたものと、前記第２の配線層の上層に位置する第３の配線層で形成されたものとを含み、
前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１記載の半導体記憶装置において、
前記メモリセルアレイ上に配置された複数のビット線は、前記メモリセルキャパシタの下方に位置している、
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記ビット線の裏打配線を複数有し、
前記複数のビット線の裏打配線は、
前記第１の配線層で形成されたものと、
前記第２の配線層で形成されたものとを含む、
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置において、
前記第１の配線層で形成された、２本のビット線の裏打配線の間に配置され、前記第１の配線層で形成されたシールド線を有する、
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１２記載の半導体記憶装置において、
前記第２の配線層の上層に形成された第３の配線層をさらに有し、
かつ、前記ビット線の裏打配線を複数有し、
前記複数のビット線の裏打配線は、
前記第１の配線層で形成されたものと、
前記第３の配線層で形成されたものとを含む、
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１５記載の半導体記憶装置において、
前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記ワード線の裏打配線とを有し、
前記ワード線の裏打配線が前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１２記載の半導体記憶装置において、
前記第２の配線層の上層に形成された第３の配線層をさらに有し、
かつ、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記メモリセルキャパシタの第１の電極を構成するプレート線と、
前記ビット線の裏打配線、ワード線の裏打配線、および前記プレート線の裏打配線とを有し、
前記複数のビット線の裏打配線は、前記第１の配線層で形成されたものと、前記第２の配線層の上層に位置する第３の配線層で形成されたものとを含み、
前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１記載の半導体記憶装置において、
前記メモリセルアレイ上に配置された複数のビット線は、前記メモリセルキャパシタの上方に位置している、
ことを特徴とする半導体記憶装置。
【請求項１９】
請求項１８記載の半導体記憶装置において、
前記ビット線の裏打配線を有し、
前記ビット線は、前記第１の配線層で形成されており、
前記ビット線の裏打配線は、前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、
前記第２の配線層で形成された、２本のビット線の裏打配線の間に配置され、前記第２の配線層で形成されたシールド線を有する、
ことを特徴とする半導体記憶装置。
【請求項２１】
請求項１８記載の半導体記憶装置において、
前記第２の配線層の上層に形成された第３の配線層をさらに有し、
かつ、前記ビット線の裏打配線を有し、
前記ビット線は、前記第１の配線層で形成されており、
前記ビット線の裏打配線は、前記第３の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項２２】
請求項２１記載の半導体記憶装置において、
前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記ワード線の裏打配線とを有し、
前記ワード線の裏打配線が前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項２３】
請求項１８記載の半導体記憶装置において、
前記第２の配線層の上層に形成された第３の配線層をさらに有し、
かつ、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、
前記メモリセルキャパシタの第１の電極を構成するプレート線と、
前記ビット線の裏打配線、前記ワード線の裏打配線、および前記プレート線の裏打配線とを有し、
前記ビット線は、前記第１の配線層で形成されており、
前記ビット線の裏打配線は、前記第２の配線層の上層に位置する第３の配線層で形成されており、
前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第２の配線層で形成されている、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メモリセルアレイ上に形成された多層配線を有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
強誘電体不揮発性メモリ（以下、ＦｅＲＡＭ）などのメモリにおいて、高集積化のために多層配線技術が用いられている。しかし、多層配線を有するＦｅＲＡＭでは、強誘電体キャパシタに使用される強誘電体材料が、多層配線における層間絶縁膜、タングステンプラグ等の製造工程途中に水素を含む還元雰囲気にさらされることにより還元され、キャパシタの電気特性が劣化する、という従来からの課題がある。
【０００３】
そこで、このようなキャパシタの特性劣化を抑制するために、キャパシタ上に水素バリア保護膜を形成した構造などの、キャパシタを保護する構造が提案されている。
【０００４】
以下、このような構造を有する従来の半導体記憶装置について、図面を参照しながら説明する。
図１６及び図１７は、特開２００２−９４０２１号公報（特許文献１）に記載された半導体記憶装置を説明する図であり、図１６は、この半導体記憶装置のビット線方向の要部断面を示す図、図１７は、該半導体記憶装置のワード線方向の要部断面を示す図である。
【０００５】
この半導体記憶装置１００は、半導体基板１０１を有しており、該半導体基板１０１の表面のメモリセル領域Ａにはｐウエル１０３ａ及び１０３ｂが形成され、基板表面の周辺回路領域Ｂにはｎウエル１０４が形成されている。該ウエルは、半導体基板の表面に形成された素子分離絶縁膜１０２により電気的に分離されており、上記ｐウエル１０３ａの表面部分にはｎ型不純物拡散領域１０８ａ及び１０８ｂが形成され、上記ｎウエル１０４の表面部分には、ｐ型不純物拡散領域１０９が形成されている。
【０００６】
ｐウエル１０３ａでは、ｎ型不純物拡散領域１０８ａの左右両側にｎ型不純物拡散領域１０８ｂが位置しており、該ｐウエル１０３ａ表面の、ｎ型不純物拡散領域１０８ａとその左側及び右側のｎ型不純物拡散領域１０８ｂとの間の領域には、ゲート絶縁膜１０５を介してゲート電極１０６ａ及び１０６ｂが配置されている。ｎウエル１０４表面の、２つのｐ型不純物拡散領域１０９の間の領域には、ゲート絶縁膜１０５を介してゲート電極１０６ｃが配置されている。また、周辺回路領域Ｂの素子分離絶縁膜１０２上には引出電極１０７が形成されている。
【０００７】
ここで、ゲート電極１０６ａ〜１０６ｃ及び引出電極１０７は、半導体膜と、その表面上に形成された低抵抗膜とからなる２層構造となっており、メモリセル領域Ａ内に配置されているゲート電極１０６ａ及び１０６ｂはワード線の一部を構成している。
【０００８】
また、上記ｐウエル、ｎウエル、ゲート電極、素子分離絶縁膜などが形成された基板表面の全面には、第１の層間絶縁膜１１１が形成されており、該層間絶縁膜１１１の、拡散領域１０８ａ、１０８ｂ、１０９及び引出電極１０７上に位置する部分には、層間絶縁膜１１１上に形成された配線あるいは電極とこれらの拡散領域とを接続するコンタクトプラグ１１３ａ〜１１３ｅが形成されている。また、層間絶縁膜１１１の、ｐウエル１０３ｂの一部の領域上には、該ｐウエル１０３ｂと、層間絶縁膜１１１上の配線等とを接続するコンタクトプラグ１１３ｆが形成されている。該層間絶縁膜１１１上には、コンタクトプラグの酸化を防止するため、酸窒化シリコン膜１１４及び酸化シリコン膜１１５が順次形成されている。なお、コンタクトプラグは、層間絶縁膜に形成されたコンタクトホールの内面に、チタン膜及びチタンナイトライド膜を順次形成した後、コンタクトホール内をタングステンにより埋め込んだ構造となっている。
【０００９】
そして、酸化シリコン膜１１５の、素子分離絶縁膜１０２上の部分には、下部電極１１６ａ、強誘電体膜１１７ａ、及び上部電極１１８ａからなるキャパシタ１２０が形成されている。このキャパシタ１２０上には、該強誘電体膜１１７ａ及び上部電極１１８ａを覆うよう第１保護膜１１９が形成され、さらに、第１保護膜１１９及び酸化シリコン膜１１５上には全面に第２の層間絶縁膜１２１が形成されている。
【００１０】
該キャパシタ１２０の上部電極１１８ａには、該第２の層間絶縁膜１２１上に形成された第１配線１２２ａの一端が、第１保護膜１１９及び第２の層間絶縁膜１２１に形成されたコンタクトホールを介して接続され、第１配線１２２ａの他端は、上記酸窒化シリコン膜１１４、酸化シリコン膜１１５、及び第２の層間絶縁膜１２１に形成されたコンタクトホールを介して上記拡散領域１０８ｂ上のコンタクトプラグ１１３ｂに接続されている。また、上記キャパシタ１２０の下部電極１１６ａには、該第２の層間絶縁膜１２１上に形成された第２配線１２２ｂの一端が接続されている。
【００１１】
また、該第１配線１２２ａ、第２配線１２２ｂ、及び第１の層間絶縁膜１２１上には全面に第２の保護膜１２３が形成され、さらにその上には、第３の層間絶縁膜１２４が形成されている。
【００１２】
この文献は、図１６及び図１７に示すように、半導体記憶装置１００の強誘電体キャパシタ１２０の表面を第１の保護膜１１９で覆い、さらにキャパシタ上を、キャパシタ上部電極１１８ａに接続された第１配線上に位置する第２の保護膜１２３で覆った構造を開示している。そして、この文献には、このような構造によれば、強誘電体キャパシタの上方で還元雰囲気を用いて絶縁膜や導電膜を形成する、あるいはエッチングを行う等の処理を実施しても、それらの処理を施す膜の下に形成されている保護膜によって、水素を含む還元雰囲気から強誘電体膜を保護し、キャパシタ特性を改善できることが記載されている。
【特許文献１】特開２００２−９４０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、上記のような従来の半導体メモリ装置は、キャパシタの特性劣化を抑制するためにキャパシタ上に水素バリア保護膜を形成した構造を有するものであるが、この水素バリア保護膜が不完全であった場合にはキャパシタ特性が劣化することがある。また、上記従来の半導体メモリ装置では、この水素バリア保護膜上の構造によっては、キャパシタへの応力ストレスなどにより、キャパシタ特性が劣化することもある。
【００１４】
本発明は上記のような課題に鑑みてなされたものであり、キャパシタに対する水素バリア性の向上とともに、キャパシタへのストレスによる悪影響の緩和を図ることができ、これによりキャパシタの特性劣化をより確実に抑制することができる半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【００１５】
本願の請求項１に係る発明は、メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを複数配置してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルアレイ上に形成された第１の配線層と、前記第１の配線層の上層に形成された第２の配線層とを有し、前記メモリセルアレイ上での前記第１の配線層の配線密度が、該メモリセルアレイ上での前記第２の配線層の配線密度よりも大きい、ものである。
【００１６】
本願の請求項２に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記ワード線の裏打配線とを有し、前記ワード線の裏打配線が前記第１の配線層で形成されている、ものである。
【００１７】
本願の請求項３に係る発明は、請求項１記載の半導体記憶装置において、前記第１の配線層で形成された配線は、実質的にレイアウトルールの最小間隔で配置されている、ものである。
【００１８】
本願の請求項４に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルアレイ上に配置された複数のビット線は、前記第１の配線層で形成されたものと、前記第２の配線層で形成されたものとを含む、ものである。
【００１９】
本願の請求項５に係る発明は、請求項４記載の半導体記憶装置において、前記第１の配線層で形成された２本のビット線の間に配置され、前記第１の配線層で形成されたシールド線を有する、ものである。
【００２０】
本願の請求項６に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルアレイ上の前記第１の配線層で形成された信号線が、シールド線である、ものである。
【００２１】
本願の請求項７に係る発明は、請求項１記載の半導体記憶装置において、前記第２の配線層の上層に形成された第３の配線層をさらに有し、前記メモリセルアレイ上に配置された複数のビット線は、前記第１の配線層で形成されたものと、前記第３の配線層で形成されたものとを含む、ものである。
【００２２】
本願の請求項８に係る発明は、請求項７記載の半導体記憶装置において、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記ワード線の裏打配線とを有し、前記ワード線の裏打配線が前記第２の配線層で形成されている、ものである。
【００２３】
本願の請求項９に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルキャパシタは、強誘電体キャパシタである、ものである。
【００２４】
本願の請求項１０に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルトランジスタのゲートを構成するワード線と、前記メモリセルキャパシタの第１の電極を構成するプレート線と、前記ワード線の裏打配線および前記プレート線の裏打配線とを有し、前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第１の配線層で形成されている、ものである。
【００２５】
本願の請求項１１に係る発明は、請求項１記載の半導体記憶装置において、前記第２の配線層の上層に形成された第３の配線層をさらに有し、かつ、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記メモリセルキャパシタの第１の電極を構成するプレート線と、前記ワード線の裏打配線および前記プレート線の裏打配線とを有し、前記メモリセルアレイ上に複数配置されたビット線は、前記第１の配線層で形成されたものと、前記第２の配線層の上層に位置する第３の配線層で形成されたものとを含み、前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第２の配線層で形成されている、ものである。
【００２６】
本願の請求項１２に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルアレイ上に配置された複数のビット線は、前記メモリセルキャパシタの下方に位置している、ものである。
【００２７】
本願の請求項１３に係る発明は、請求項１２記載の半導体記憶装置において、前記ビット線の裏打配線を複数有し、前記複数のビット線の裏打配線は、前記第１の配線層で形成されたものと、前記第２の配線層で形成されたものとを含む、ものである。
【００２８】
本願の請求項１４に係る発明は、請求項１３記載の半導体記憶装置において、前記第１の配線層で形成された、２本のビット線の裏打配線の間に配置され、前記第１の配線層で形成されたシールド線を有する、ものである。
【００２９】
本願の請求項１５に係る発明は、請求項１２記載の半導体記憶装置において、前記第２の配線層の上層に形成された第３の配線層をさらに有し、かつ、前記ビット線の裏打配線を複数有し、前記複数のビット線の裏打配線は、前記第１の配線層で形成されたものと、前記第３の配線層で形成されたものとを含む、ものである。
【００３０】
本願の請求項１６に係る発明は、請求項１５記載の半導体記憶装置において、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記ワード線の裏打配線とを有し、前記ワード線の裏打配線が前記第２の配線層で形成されている、ものである。
【００３１】
本願の請求項１７に係る発明は、請求項１２記載の半導体記憶装置において、前記第２の配線層の上層に形成された第３の配線層をさらに有し、かつ、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記メモリセルキャパシタの第１の電極を構成するプレート線と、前記ビット線の裏打配線、前記ワード線の裏打配線、および前記プレート線の裏打配線とを有し、前記複数のビット線の裏打配線は、前記第１の配線層で形成されたものと、前記第２の配線層の上層に位置する第３の配線層で形成されたものとを含み、前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第２の配線層で形成されている、ものである。
【００３２】
本願の請求項１８に係る発明は、請求項１記載の半導体記憶装置において、前記メモリセルアレイ上に配置された複数のビット線は、前記メモリセルキャパシタの上方に位置している、ものである。
【００３３】
本願の請求項１９に係る発明は、請求項１８記載の半導体記憶装置において、前記ビット線の裏打配線を有し、前記ビット線は、前記第１の配線層で形成されており、前記ビット線の裏打配線は、前記第２の配線層で形成されている、ものである。
【００３４】
本願の請求項２０に係る発明は、請求項１９記載の半導体記憶装置において、前記第２の配線層で形成された、２本のビット線の裏打配線の間に配置され、前記第２の配線層で形成されたシールド線を有する、ものである。
【００３５】
本願の請求項２１に係る発明は、請求項１８記載の半導体記憶装置において、前記第２の配線層の上層に形成された第３の配線層をさらに有し、かつ、前記ビット線の裏打配線を有し、前記ビット線は、前記第１の配線層で形成されており、前記ビット線の裏打配線は、前記第３の配線層で形成されている、ものである。
【００３６】
本願の請求項２２に係る発明は、請求項２１記載の半導体記憶装置において、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記ワード線の裏打配線とを有し、前記ワード線の裏打配線が前記第２の配線層で形成されている、ものである。
【００３７】
本願の請求項２３に係る発明は、請求項１８記載の半導体記憶装置において、前記第２の配線層の上層に形成された第３の配線層をさらに有し、かつ、前記メモリセルトランジスタのゲートを構成する、前記メモリセルアレイ上に複数配置されたワード線と、前記メモリセルキャパシタの第１の電極を構成するプレート線と、前記ビット線の裏打配線、前記ワード線の裏打配線、および前記プレート線の裏打配線とを有し、前記ビット線は、前記第１の配線層で形成されており、前記ビット線の裏打配線は、前記第２の配線層の上層に位置する第３の配線層で形成されており、前記ワード線の裏打配線と前記プレート線の裏打配線とが前記第２の配線層で形成されている、ものである。
【発明の効果】
【００３８】
本願請求項１の発明によれば、メモリセルアレイを有する半導体記憶装置において、メモリセルアレイ上に形成された第１の配線層と、該第１の配線層の上層に形成された第２の配線層とを有し、メモリセルアレイ上での第１の配線層の配線密度を、メモリセルアレイ上での前記第２の配線層の配線密度よりも大きくしたので、キャパシタに近く水素バリア効果を有する配線層の配線密度が高くなり、これにより、水素によるキャパシタ特性の劣化を抑制する効果を高めることができる。また、このような配線構造では、応力ストレスによるキャパシタへの悪影響を緩和する配線層の働きによっても、キャパシタ特性の劣化を抑制する効果を高めることができる。
【００３９】
本願請求項２の発明によれば、請求項１記載の半導体記憶装置において、ワード線の裏打配線を第１の配線層で形成しているので、ワード線の抵抗を小さくして高速化が可能となると同時に、ワード線の裏打配線が、キャパシタに対する水素バリア効果、及びキャパシタへの応力ストレスの影響を緩和する効果を持つこととなる。これにより、ワード線の裏打配線を別途設けるとなく、キャパシタ上方に配置された配線層により、キャパシタの特性劣化を抑制する効果をより高めることができる。
【００４０】
本願請求項３の発明によれば、請求項１記載の半導体記憶装置において、第１の配線層で形成された配線は、実質的にレイアウトルールの最小間隔で配置されているので、第１の配線層を信号線として使用した上で、第１の配線層の密度を最大にして、キャパシタの特性劣化を第１の配線層により抑制する効果を最大限にすることができる。
【００４１】
本願請求項４の発明によれば、請求項１記載の半導体記憶装置において、メモリセルアレイ上に配置された複数のビット線は、第１の配線層で形成されたものと、第２の配線層で形成されたものとを含むので、隣接するビット線の距離を広げることができ、これにより、信号線間の電気的干渉の影響を低減して、読出し時の誤動作を防止することができるという効果がある。また、ビット線の高密度配置が可能となり、ビット線のピッチによってセルアレイ面積が決められている場合には、セルアレイ面積を小さくすることが可能となる。
【００４２】
本願請求項５の発明によれば、請求項４記載の半導体記憶装置において、第１の配線層で形成された２本のビット線の間に、該第１の配線層で形成されたシールド線を配置したので、第１の配線層の面積密度を容易に大きくすることができる。また、ビット線間の電気的干渉を低減でき、これにより誤動作の防止効果が得られる。
【００４３】
また、メモリセルキャパシタが強誘電体メモリである場合は、２つのビット線間にシールド線を配置することにより、ビット線の寄生容量の最適化を行なうことも可能である。
【００４４】
本願請求項６の発明によれば、請求項１記載の半導体記憶装置において、メモリセルアレイ上の、第１の配線層で形成された信号線が、シールド線であるので、メモリセルアレイでの第１の配線層の面積をより高めることにより、キャパシタ劣化抑制効果をより一層高めることができるという効果がある。
【００４５】
本願請求項７の発明によれば、請求項１記載の半導体記憶装置において、第２の配線層の上層に形成された第３の配線層をさらに有し、メモリセルアレイ上に配置された複数のビット線を、第１の配線層で形成されたものと、第３の配線層で形成されたものとを含むものとしたので、隣接するビット線間の距離をより広げることができ、隣接するビット線間での電気的干渉の影響を一層低減できるという効果がある。また、ビット線の高密度配置が可能となり、ビット線のピッチによってセルアレイ面積が決められている場合には、セルアレイ面積を小さくすることが可能となる。
【００４６】
本願請求項８の発明によれば、請求項７記載の半導体記憶装置において、ワード線の裏打配線を第２の配線層で形成しているので、ワード線の抵抗を小さくして高速化が可能となると同時に、第２の配線層をワード線の裏打配線として利用した配線構造を実現することができる。
【００４７】
本願請求項９の発明によれば、請求項１記載の半導体記憶装置において、メモリセルキャパシタは強誘電体キャパシタであるので、強誘電体キャパシタを構成する、水素を含む還元雰囲気により還元される強誘電体材料を、還元雰囲気から保護することができ、強誘電体キャパシタを有する半導体記憶装置では、キャパシタの特性劣化を抑制する効果は大きなものとなる。
【００４８】
本願請求項１０の発明によれば、請求項１記載の半導体記憶装置において、メモリセルキャパシタの１つの電極であるプレート線の裏打配線を、第１の配線層で形成しているので、プレート線の裏打配線が、キャパシタに対する水素バリア効果、及びキャパシタへの応力ストレスの影響を緩和する効果を持つこととなる。これにより、プレート線の裏打配線を別途設けることなく、キャパシタ上方に配置された配線層により、キャパシタの特性劣化を抑制する効果をより高めることができる。また、プレート線の裏打配線によるプレート線の低抵抗化による高速化、及びプレート線とその裏打配線との複数箇所でのコンタクトにより、プレート線の電位変化が高速にかつ均一に行われることとなる。これにより、プレート線に発生する電位をより安定させることができるという効果がある。
【００４９】
本願請求項１１の発明によれば、請求項１記載の半導体記憶装置において、ビット線を、第１の配線層で形成されたものと、第２の配線層の上層に位置する第３の配線層で形成されたものとを含むものとしたので、第２の配線層をワード線の裏打配線として利用可能となり、しかも、プレート線の裏打配線を前記第２の配線層で形成したので、請求項１０と同様、プレート線の低抵抗化による高速化を図り、プレート線に発生する電位をより安定させることができるという効果がある。
【００５０】
本願請求項１２の発明によれば、請求項１記載の半導体記憶装置において、ビット線をメモリセルキャパシタの下方に配置しているので、メモリセルキャパシタを、ビット線と拡散層とのコンタクト部による制約を受けることなく配置することができ、メモリセルアレイ上でメモリセルが占める面積を小さくできる。
【００５１】
本願請求項１３の発明によれば、請求項１２記載の半導体記憶装置において、複数のビット線の裏打配線は、第１の配線層で形成されたものと、第２の配線層で形成されたものとを含むので、隣接するビット線裏打配線の距離を広げることができ、これにより、信号線間の電気的干渉の影響を低減して、読出し時の誤動作を防止することができるという効果がある。また、ビット線裏打配線の高密度配置が可能となり、セルアレイ面積の縮小も可能となる。
【００５２】
本願請求項１４の発明によれば、請求項１３記載の半導体記憶装置において、第１の配線層で形成された２本のビット線裏打配線の間に、該第１の配線層で形成されたシールド線を配置したので、第１の配線層の面積密度を容易に大きくすることができる。また、隣接するビット線裏打配線に接続されたビット線間での電気的干渉を低減でき、これにより誤動作の防止効果が得られる。
【００５３】
また、メモリセルキャパシタが強誘電体メモリである場合は、２つのビット線裏打配線間にシールド線を配置することにより、ビット線の寄生容量の最適化を行なうことも可能である。
【００５４】
本願請求項１５の発明によれば、請求項１２記載の半導体記憶装置において、第２の配線層の上層に形成された第３の配線層をさらに有し、複数のビット線の裏打配線を、第１の配線層で形成されたものと、第３の配線層で形成されたものとを含むものとしたので、隣接するビット線裏打配線間の距離をより広げることができ、隣接するビット線裏打配線に接続されたビット線間での電気的干渉の影響を一層低減できるという効果がある。また、ビット線裏打配線の高密度配置が可能となり、セルアレイ面積の縮小も可能となる。
【００５５】
本願請求項１６の発明によれば、請求項１５記載の半導体記憶装置において、ワード線の裏打配線を第２の配線層で形成しているので、ワード線の抵抗を小さくして高速化が可能となると同時に、第２の配線層をワード線の裏打配線として利用した配線構造を実現することができる。
【００５６】
本願請求項１７の発明によれば、請求項１２記載の半導体記憶装置において、複数のビット線の裏打配線を、第１の配線層で形成されたものと、第２の配線層の上層に位置する第３の配線層で形成されたものとを含むものとしたので、第２の配線層をワード線の裏打配線として利用可能となり、しかも、プレート線の裏打配線を前記第２の配線層で形成したので、請求項１０と同様、プレート線の低抵抗化による高速化を図り、プレート線に発生する電位をより安定させることができるという効果がある。
【００５７】
本願請求項１８の発明によれば、請求項１記載の半導体記憶装置において、ビット線をメモリセルキャパシタの上方に配置しているので、メモリセルキャパシタから拡散層までの距離が短くなり、しかもメモリセルキャパシタの拡散層とのコンタクト部はビット線の制約を受けることなく配置することができ、該キャパシタコンタクト部の形成が簡単になる。
【００５８】
本願請求項１９の発明によれば、請求項１８記載の半導体記憶装置において、ビット線を第１の配線層で形成し、ビット線の裏打配線を第２の配線層で形成しているので、第１の配線層で形成したビット線の抵抗を、第２の配線層で形成したビット線裏打配線により小さくすることが可能となり、デバイスとして高速化が可能となる。
【００５９】
本願請求項２０の発明によれば、請求項１９記載の半導体記憶装置において、第２の配線層で形成された２本のビット線裏打配線の間に、該第２の配線層で形成されたシールド線を配置したので、隣接するビット線裏打配線に接続されたビット線間での電気的干渉を低減でき、これにより誤動作の防止効果が得られる。また、メモリセルキャパシタが強誘電体メモリである場合は、２つのビット線裏打配線間にシールド線を配置することにより、ビット線の寄生容量の最適化を行なうことも可能である。
【００６０】
本願請求項２１の発明によれば、請求項１８記載の半導体記憶装置において、第２の配線層の上層に形成された第３の配線層をさらに有し、ビット線を、第１の配線層で形成し、ビット線裏打配線を第３の配線層で形成しているので、第１の配線層で形成したビット線の抵抗を、第３の配線層で形成したビット線裏打配線により小さくすることが可能となり、デバイスとして高速化が可能となる。
【００６１】
本願請求項２２の発明によれば、請求項２１記載の半導体記憶装置において、ワード線の裏打配線を第２の配線層で形成しているので、ワード線の抵抗を小さくして高速化が可能となると同時に、第２の配線層をワード線の裏打配線として利用した配線構造を実現することができる。
【００６２】
本願請求項２３の発明によれば、請求項１８記載の半導体記憶装置において、ビット線を第１の配線層で形成し、ビット線の裏打配線を、第２の配線層の上層に位置する第３の配線層で形成したので、第２の配線層をワード線の裏打配線として利用可能となり、しかも、プレート線の裏打配線を前記第２の配線層で形成したので、プレート線の低抵抗化による高速化を図り、請求項１０と同様、プレート線に発生する電位をより安定させることができるという効果がある。
【発明を実施するための最良の形態】
【００６３】
以下、本発明の実施の形態について説明する。
（実施の形態１）
図１〜図３は本発明の実施の形態１による半導体記憶装置を説明する図であり、図１は平面図、図２は、図１のＩａ−Ｉａ線断面図、図３は、図１のＩｂ−Ｉｂ線断面図である。
【００６４】
本実施の形態１の半導体メモリ装置１００ａは、キャパシタに対する水素バリア性が向上し、かつキャパシタへの応力ストレスによる悪影響が緩和されるよう、メモリセルキャパシタの上方に配線層を配置した構造を有し、これにより優れたキャパシタ特性を実現できるものである。
【００６５】
以下詳述すると、この半導体記憶装置１００ａは、半導体基板１０１ａ上に、メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを複数配置してなるメモリセルアレイＡｍを有しており、該メモリセルアレイＡｍでは、第１の方向Ｄ１に沿って延びる複数のワード線１０ａ〜１０ｄと、第２の方向Ｄ２に沿って延びる複数のビット線２ａ〜２ｄとがそれぞれ直交するよう配置されている。
【００６６】
具体的には、この半導体記憶装置１００ａの半導体基板１０１ａには、ビット線２ａに沿って並ぶ複数の拡散層１ａがワード線１０ａ〜１０ｄを挟んで対向するよう配置されており、ワード線の、対向する拡散層の間の部分がメモリセルトランジスタのゲート電極となっている。
【００６７】
ここで、隣接するワード線１０ａとワード線１０ｂの間に位置する拡散層１ａ、及びワード線１０ｃとワード線１０ｄの間に位置する拡散層１ａは、コンタクトプラグ１５を介してその上のビット線２ａと接続されている。ワード線１０ａ、１０ｃに対して図３の紙面左側に位置する拡散層１ａの上方には、上記メモリセルキャパシタを構成するキャパシタ下部電極３ａ、３ｃがそれぞれ配置されており、これらの拡散層１ａは、コンタクトプラグ１４ａ、１４ｃを介してキャパシタ下部電極３ａ、３ｃに接続されている。また、ワード線１０ｂ、１０ｄに対して図３の紙面右側に位置する拡散層１ａの上方には、上記メモリセルキャパシタを構成するキャパシタ下部電極３ｂ、３ｄがそれぞれ配置されており、これらの拡散層１ａは、コンタクトプラグ１４ｂ、１４ｄを介してキャパシタ下部電極３ｂ、３ｄに接続されている。同様に、ビット線２ｂに沿って並ぶ複数の拡散層１ｂ、ビット線２ｃに沿って並ぶ複数の拡散層１ｃ、及びビット線２ｄに沿って並ぶ複数の拡散層１ｄは、ビット線２ａに沿って並ぶ複数の拡散層１ａと同様、それぞれ、ワード線１０ａ〜１０ｄを挟んで対向するよう配置されており、ワード線の、対向する拡散層の間の部分がメモリセルトランジスタのゲート電極となっている。そして、隣接するワード線の間に位置する拡散層１ｂ〜１ｄは、コンタクトプラグを介してその上のビット線２ｂ〜２ｄと接続されている。また、隣接するワード線の外側に位置する拡散層１ｂ〜１ｄの上方には、上記メモリセルキャパシタを構成するキャパシタ下部電極が配置されており、これらの拡散層１ｂ〜１ｄは、コンタクトプラグを介してキャパシタ下部電極に接続されている。
【００６８】
さらに、ワード線方向Ｄ１に沿って並ぶ複数のキャパシタ下部電極３ａ上には、これらのキャパシタ下部電極に跨るよう、メモリセルキャパシタを構成するキャパシタ強誘電体膜４ａが配置され、該キャパシタ強誘電体膜４ａ上には、メモリセルキャパシタを構成するキャパシタ上部電極５ａが配置されている。このキャパシタ上部電極５ａは、プレート線により構成されており、その両端部で、キャパシタ強誘電体膜４ａに形成された貫通穴を介してその下側のキャパシタ電極層３ａと接続されており、このキャパシタ下部電極３ａは、その下側に位置する拡散層１にコンタクトプラグ１４ａを介して接続されている。同様に、ワード線方向Ｄ１に沿って並ぶ複数のキャパシタ下部電極３ｂ、３ｃ、３ｄ上には、これらのキャパシタ下部電極に跨るよう、メモリセルキャパシタを構成するキャパシタ強誘電体膜４ｂ、４ｃ、４ｄが配置され、該キャパシタ強誘電体膜４ｂ、４ｃ、４ｄ上には、メモリセルキャパシタを構成するキャパシタ上部電極５ｂ、５ｃ、５ｄが配置されている。このキャパシタ上部電極５ｂ、５ｃ、５ｄは、その両端部で、キャパシタ強誘電体膜４ｂ、４ｃ、４ｄに形成された貫通穴を介してその下側のキャパシタ下部電極３ｂ、３ｃ、３ｄと接続されており、このキャパシタ下部電極３ｂ、３ｃ、３ｄは、その下側に位置する拡散層１にコンタクトプラグを介して接続されている。
【００６９】
なお、ここでは、ビット線２ａ〜２ｄは、タングステンまたはタングステンを含む金属化合物によって構成されている。ワード線１０ａ〜１０ｄは、ポリシリコンにより構成されている。また、１つのメモリセルトランジスタは、ワード線を挟んで対向する一対の拡散層と、ゲート電極である、ワード線の、一対の拡散層の間の部分とから構成されている。例えば、図３を用いて説明すると、ワード線１０ａとワード線１０ｂの間に位置する１つの拡散層１ａと、ワード線１０ａの紙面左側の１つの拡散層１ａとが１つのメモリセルトランジスタを構成し、ワード線１０ａとワード線１０ｂの間に位置する１つの拡散層１ａと、ワード線１０ｂの紙面右側の１つの拡散層１ａとが１つのメモリセルトランジスタを構成している。従って、ワード線１０ａとワード線１０ｂの間に位置する１つの拡散層１ａは、２つのメモリセルトランジスタで共用されている。
【００７０】
そして、キャパシタ上部電極５ａ〜５ｄの上方には、ワード線方向Ｄ１に沿って延びるワード線裏打配線６ａ及びプレート線裏打配線６ｂが配置されており、それぞれ第１の配線層からなる。ワード線裏打配線６ａは、各ワード線１０ａ〜１０ｄにほぼ重なるよう配置され、コンタクトプラグ（図示せず）により対応するワード線に接続されている。プレート線裏打配線６ｂは、キャパシタ上部電極５ａ〜５ｄにほぼ重なるよう配置され、一部がコンタクトプラグ１２を介して拡散層１に接続されている（図２参照）。
【００７１】
上記ワード線裏打配線６ａ及びプレート線裏打配線６ｂの上方には、ビット線方向Ｄ２に沿って延び、第２の配線層からなるビット線裏打下層配線７が配置され、さらに、その上側には、ビット線方向Ｄ２に沿って延び、第３の配線層からなるビット線裏打上層配線８が配置されている。上記ビット線２ａ〜２ｄは、上記ビット線裏打下層配線７及びビット線裏打上層配線８のいずれかと電気的に接続されている。そして、第３の配線層からなるビット線裏打上層配線８の上方には、第４の配線層からなるシールド層９がメモリセルアレイ全面に広がるよう形成されている。なお、ここで、上記第１〜第４の配線層は、アルミニウムまたは銅を含む金属化合物で構成されている。
【００７２】
そして、本実施の形態１では、メモリセルアレイＡｍ上で第１の配線層の占める面積は、メモリセルアレイ上で第２の配線層が占める面積より大きくなっている。また、本実施の形態１では、第１の配線層からなる配線の配置間隔をレイアウトルールのほぼ最小値としている。これにより、キャパシタに対する水素バリア性が向上し、キャパシタへのストレスによる悪影響が緩和され、キャパシタの特性劣化が抑制される。
【００７３】
次に作用効果について説明する。
耐還元性を表すキャパシタの残留分極を評価した結果、メモリセルアレイ上に第１の配線層のみを配置した半導体記憶装置と、メモリセルアレイ上に第２の配線層のみを配置した半導体記憶装置とを比較すると、メモリセルアレイ上に第１の配線層のみを配置した半導体記憶装置の方がキャパシタの残留分極が大きく、メモリセルアレイ上に配置された第１の配線層の面積依存性を比較すると、面積が大きい方がキャパシタの残留分極が大きいことが明らかになった。これは、よりキャパシタに近い配線層の配線密度を大きくすることによって、キャパシタに対する水素バリア性の向上やキャパシタへの応力ストレスによる悪影響の緩和がなされたためと考えられる。つまり、本実施の形態１は、キャパシタ上方の配線層を、上記のようにメモリセルアレイ上で第１の配線層が占める面積を、メモリセルアレイ上で第２の配線層の占める面積より大きくすることにより、半導体記憶装置の特性を著しく向上させるものである。
【００７４】
このように、本実施の形態１では、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きくしたので、メモリセルアレイの上方で発生するストレスダメージからキャパシタを保護する効果をさらに高め、かつ同時にキャパシタ強誘電体膜の還元を引き起こす水素の拡散を抑制することができ、これにより、簡単にキャパシタの特性劣化を抑制することができる。
【００７５】
また、この実施の形態１では、ワード線、プレート線、ビット線は、それぞれ裏打ち配線を有する配線構造としているので、半導体記憶装置の高速動作を実現することができる。
【００７６】
また、この実施の形態１では、ビット線裏打配線を、第２の配線層からなるビット線裏打下層配線と、第３の配線層からなるビット線裏打上層配線とに分け、ビット線を、上記２つのビット線裏打配線のいずれかに接続したビット線の階層構造を採用しているので、異なるビット線の間の電気的干渉の影響を少なくすることが可能となり、半導体記憶装置の読出し時の誤動作を防止することができる。
【００７７】
さらに、この実施の形態１では、ワード線裏打配線を第１の配線層で構成しているので、メモリセルアレイ上では、キャパシタから遠い第２の配線層ではなく、キャパシタに近い第１の配線層からなるワード線裏打配線がストレスシールド層として働くこととなる。これにより、ワード線裏打配線を形成する、第１の配線層とは別の配線層を別途設けることなく、キャパシタ上方に配置された配線層により、キャパシタの特性劣化を抑制するストレスシールド効果をより高めることができる。
【００７８】
また、この実施の形態１では、ビット線をメモリセルキャパシタの下方に配置しているので、メモリセルキャパシタを、ビット線と拡散層とのコンタクト部の位置による制約を受けることなく配置することができ、メモリセルアレイ上でメモリセルが占める面積を小さくできる。
【００７９】
また、この実施の形態１では、メモリセルキャパシタの１つの電極であるプレート線の裏打配線を、第１の配線層で形成しているので、プレート線の裏打配線によるプレート線の低抵抗化による高速化、及びプレート線とその裏打配線との複数箇所でのコンタクトにより、プレート線の電位変化が高速にかつ均一に行われることとなる。これにより、プレート線に発生する電位をより安定させることができるという効果がある。
【００８０】
なお、上記実施の形態１では、第２の配線層と第３の配線層を、ビット線裏打配線を構成する配線層として使用しているが、半導体記憶装置は、これらの配線層を別の信号線を構成する配線層として使用し、ビット線裏打配線を使用しない構成とすることも可能である。
【００８１】
さらに、本実施の形態１では示していないが、第１の配線層からなる信号線と、キャパシタとの位置関係については、例えば、キャパシタの上部をできるだけ信号線で覆う位置関係とするか、場合によっては、キャパシタ上部電極間に信号線を配置した位置関係とすることにより、より効果的にキャパシタ特性劣化を抑制することができる。
【００８２】
また、上記実施の形態１では、ビット線、ワード線、及びプレート線と、それぞれの裏打配線とを含むビット線下置き型の具体的な配線構造を示しているが、本発明を適用可能なビット線下置き型の配線構造は実施の形態１で示したものに限るものではない。
【００８３】
以下、実施の形態１のビット線及びその裏打配線を配置変更した種々の例について、図１３を用いて説明する。なお、図１３（ａ）ないし図１３（ｋ）はそれぞれ、メモリセルアレイにおけるビット線の延びる方向と垂直な断面、つまり図１に示すＤ１方向と平行な方向の断面を示している。
【００８４】
（変形例１）
図１３（ａ）に示すビット線構造Ｂ１０は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１０を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側に第１及び第２のビット線Ｂｊ１及びＢｊ２を交互に配置し、キャパシタ領域Ｒｃの上方に、ビット線Ｂｊ１に対応する第１のビット線裏打配線ＵＢｊ１と、ビット線Ｂｊ２に対応する第２のビット線裏打配線ＵＢｊ２を配置したもので、ビット線裏打配線ＵＢｊ２を、ビット線裏打配線ＵＢｊ１を構成する配線層より上層の配線層により構成したものである。
【００８５】
ここで、第１ビット線Ｂｊ１及び第２のビット線Ｂｊ２は、実施の形態１のビット線に代わるもの、第１のビット線裏打配線ＵＢｊ１及び第２のビット線裏打配線ＵＢｊ２は、実施の形態１のビット線裏打下層配線７及びビット線裏打上層配線８に代わるものである。
【００８６】
また、キャパシタ領域Ｒｃは、上記実施の形態で説明したメモリキャパシタが配置されている領域である。また、ビット線Ｂｊ１とビット線Ｂｊ２とは、対応するビット線裏打配線を構成する配線層が異なるものである。また、ビット線裏打配線ＵＢｊ１及びＵＢｊ２はそれぞれ、対応するビット線Ｂｊ１及びＢｊ２に対向するよう配置されている。したがって、ビット線裏打配線ＵＢｊ２はビット線裏打配線ＵＢｊ１とほぼ重ならないよう、隣接するビット線裏打配線ＵＢｊ１の間の領域上に位置している。また、ビット線Ｂｊ１と、これに対応するビット線裏打配線ＵＢｊ１とは電気的に接続され、ビット線Ｂｊ２と、これに対応するビット線裏打配線ＵＢｊ２とは電気的に接続されている。
【００８７】
そして、上記ビット線裏打配線ＵＢｊ１を構成する配線層はメモリセルアレイ上での配線密度が大きい第１の配線層であり、ビット線裏打配線ＵＢｊ２を構成する配線層は、メモリアレイ上での配線密度の小さい第２の配線層である。また、ここでは、プレート線裏打配線６ｂを構成する配線層は、第１及び第２の配線層以外の配線層としている。
【００８８】
ただし、ビット線裏打配線ＵＢｊ１は、上記第１及び第２の配線層のうちの配線密度の大きい第１の配線層で構成したものに限らず、配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。同様にビット線裏打配線ＵＢｊ２は、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【００８９】
（変形例２）
図１３（ｂ）に示すビット線構造Ｂ１１は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１１を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にビット線Ｂｋを配置し、キャパシタ領域Ｒｃの上方に、該ビット線Ｂｋに対応する第１及び第２のビット線裏打配線ＵＢｋ１及びＵＢｋ２を配置したもので、第２のビット線裏打配線ＵＢｋ２を、第１のビット線裏打配線ＵＢｋ１を構成する配線層より上層の配線層により構成したものである。
【００９０】
ここで、ビット線Ｂｋは、実施の形態１のビット線と同等のものであり、第１及び第２のビット線裏打配線ＵＢｋ１及びＵＢｋ２は、実施の形態１のビット線裏打下層配線７及びビット線裏打上層配線８に代わるものである。
【００９１】
また、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものであり、また、各ビット線Ｂｋと、それに対応する第１のビット線裏打配線ＵＢｋ１とは、上下に対向するよう配置され、また各ビット線Ｂｋに対応する第１のビット線裏打配線ＵＢｋ１と、該各ビット線Ｂｋに対応する第２のビット線裏打配線ＵＢｋ２とは上下に対向するよう配置されている。また、各ビット線Ｂｋと、これに対応する第１及び第２のビット線裏打配線ＵＢｋ１及びＵＢｋ２とは電気的に接続されている。
【００９２】
そして、上記第１のビット線裏打配線ＵＢｋ１を構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層であり、第２のビット線裏打配線ＵＢｋ２を構成する配線層は、メモリアレイ上での配線密度の小さい第２の配線層である。また、ここでは、プレート線裏打配線６ｂを構成する配線層は、第１及び第２の配線層以外の配線層としている。
【００９３】
ただし、第１のビット線裏打配線ＵＢｋ１は、上記第１及び第２の配線層のうちの、配線密度の大きい第１の配線層で構成したものに限らず、配線密度の小さい第２の配線層により、あるいはこれの第１及び第２の配線層以外の配線層により構成してもよい。同様に第２のビット線裏打配線ＵＢｋ２は、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【００９４】
（変形例３）
図１３（ｃ）に示すビット線構造Ｂ１２は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１２を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側に第１のビット線Ｂｍ１及び第２のビット線Ｂｍ２を交互に配置し、キャパシタ領域Ｒｃの上方に、ビット線Ｂｍ１に対応する第１のビット線裏打配線ＵＢｍ１と、ビット線Ｂｍ２に対応する第２のビット線裏打配線ＵＢｍ２とを配置したもので、ビット線裏打配線ＵＢｍ２を、ビット線裏打配線ＵＢｍ１を構成する配線層より上層の配線層により構成したものである。
【００９５】
ここで、第１のビット線Ｂｍ１及び第２のビット線Ｂｍ２は、実施の形態１のビット線に代わるもの、第１のビット線裏打配線ＵＢｍ１及び第２のビット線裏打配線ＵＢｍ２は、実施の形態１のビット線裏打下層配線７及びビット線裏打上層配線８に代わるものである。
【００９６】
また、キャパシタ領域Ｒｃは、例えば図１３（ａ）に示すものと同一のものである。また、ビット線裏打配線ＵＢｍ１及びＵＢｍ２はそれぞれ、対応するビット線Ｂｍ１及びＢｍ２に対向するよう配置されている。したがって、ビット線裏打配線ＵＢｍ２はビット線裏打配線ＵＢｍ１とほぼ重ならないよう、隣接するビット線裏打配線ＵＢｍ１の間の領域上に位置している。また、ビット線Ｂｍ１と、これに対応するビット線裏打配線ＵＢｍ１とは電気的に接続され、ビット線Ｂｍ２と、これに対応するビット線裏打配線ＵＢｍ２とは電気的に接続されている。
【００９７】
また、このビット線構造Ｂ１２では、隣接するビット線裏打配線ＵＢｍ１の間には、シールド線などの他の配線Ｓｍが配置されている。このシールド線は、実施の形態１のシールド層９に代わるものである。
【００９８】
そして、ここでは、上記ビット線裏打配線ＵＢｍ１を構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層であり、第２のビット線裏打配線ＵＢｍ２を構成する配線層は、メモリアレイ上での配線密度の小さい第２の配線層である。また、ここでは、プレート線裏打配線６ｂを構成する配線層は、第１及び第２の配線層以外の配線層としている。
【００９９】
ただし、ビット線裏打配線ＵＢｍ１は、上記第１の配線層で構成したものに限らず、上記第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。同様にビット線裏打配線ＵＢｍ２は、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１００】
（変形例４）
図１３（ｄ）に示すビット線構造Ｂ１３は、実施の形態１のビット線構造の一変形例である。このビット線構造Ｂ１３を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にビット線Ｂｎを配置し、キャパシタ領域Ｒｃの上方に、該ビット線Ｂｎに対応する第１及び第２のビット線裏打配線ＵＢｎ１及びＵＢｎ２を配置したもので、第２のビット線裏打配線ＵＢｎ２を、第１のビット線裏打配線ＵＢｎ１を構成する配線層より上層の配線層により構成したものである。
【０１０１】
ここで、ビット線Ｂｎは、実施の形態１のビット線と同等のものであり、第１及び第２のビット線裏打配線ＵＢｎ１及びＵＢｎ２は、実施の形態１のビット線裏打下層配線７及びビット線裏打上層配線８に代わるものである。
【０１０２】
また、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものであり、また、各ビット線Ｂｎと、それに対応するビット線裏打配線ＵＢｎ１とは、上下に対向するよう配置され、また各ビット線Ｂｎに対応するビット線裏打配線ＵＢｎ１と、該各ビット線Ｂｎに対応するビット線裏打配線ＵＢｎ２とは上下に対向するよう配置されている。また、各ビット線Ｂｎと、これに対応するビット線裏打配線ＵＢｎ１及びＵＢｎ２とは電気的に接続されている。
【０１０３】
また、このビット線構造Ｂ１３では、隣接するビット線裏打配線ＵＢｎ１の間には、シールド線などの他の配線Ｓｎが配置されている。このシールド線は、例えば、実施の形態１のシールド層９に代わるものである。
【０１０４】
そして、上記ビット線裏打配線ＵＢｎ１を構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層であり、上記ビット線裏打配線ＵＢｎ２を構成する配線層は、メモリアレイ上での配線密度の小さい第２の配線層である。また、ここでは、プレート線裏打配線６ｂを構成する配線層は、第１及び第２の配線層以外の配線層としている。
【０１０５】
ただし、ビット線裏打配線ＵＢｎ１は、上記第１の配線層の配線層で構成したものに限らず、上記第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。同様にビット線裏打配線ＵＢｎ２は、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１０６】
（変形例５）
図１３（ｅ）に示すビット線構造Ｂ１４は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１４を有する半導体記憶装置は、図１３（ａ）に示すビット線構造Ｂ１０の隣接するビット線裏打配線ＵＢｊ２の間にシールド線などの他の配線Ｓｐを配置したもので、該他の配線Ｓｐを構成する配線層は、ビット線裏打配線ＵＢｊ２を構成する配線層と同じものとなっている。そして、このビット線構造Ｂ１４を有する半導体記憶装置の、ビット線、ビット線裏打配線、及び他の配線以外の構成は、実施の形態１のものと同一である。
【０１０７】
（変形例６）
図１３（ｆ）に示すビット線構造Ｂ１５は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１５を有する半導体記憶装置は、図１３（ｂ）に示すビット線構造Ｂ１１の隣接するビット線裏打配線ＵＢｋ２の間にシールド線などの他の配線Ｓｑを配置したもので、該他の配線Ｓｑを構成する配線層は、ビット線裏打配線ＵＢｋ２を構成する配線層と同じものとなっている。そして、このビット線構造Ｂ１５を有する半導体記憶装置の、ビット線、ビット線裏打配線、及び他の配線以外の構成は、実施の形態１のものと同一である。
【０１０８】
（変形例７）
図１３（ｇ）に示すビット線構造Ｂ１６は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１６を有する半導体記憶装置は、図１３（ｃ）に示すビット線構造Ｂ１２の隣接するビット線裏打配線ＵＢｍ２の間にシールド線などの他の配線Ｓｒを配置したもので、該他の配線Ｓｒを構成する配線層は、ビット線裏打配線ＵＢｍ２を構成する配線層と同じものとなっている。そして、このビット線構造Ｂ１６を有する半導体記憶装置の、ビット線、ビット線裏打配線、及び他の配線以外の構成は、実施の形態１のものと同一である。
【０１０９】
（変形例８）
図１３（ｈ）に示すビット線構造Ｂ１７は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１７を有する半導体記憶装置は、図１３（ｄ）に示すビット線構造Ｂ１３の隣接するビット線裏打配線ＵＢｎ２の間にシールド線などの他の配線Ｓｈを配置したもので、該他の配線Ｓｈを構成する配線層は、ビット線裏打配線ＵＢｎ２を構成する配線層と同じものとなっている。そして、このビット線構造Ｂ１７を有する半導体記憶装置の、ビット線、ビット線裏打配線、及び他の配線以外の構成は、実施の形態１のものと同一である。
【０１１０】
（変形例９）
図１３（ｉ）に示すビット線構造Ｂ１８は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１８は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にビット線Ｂｔを配列したもので、図１３（ａ）に示すビット線構造Ｂ１０における、キャパシタ領域Ｒｃの上方に位置するビット線裏打配線ＵＢｊ１及びＵＢｊ２を取り除いた構造となっている。
【０１１１】
このビット線構造Ｂ１８を有する半導体記憶装置は、キャパシタ領域Ｒｃの上方に位置する、ビット線構造Ｂ１０における第１及び第２の配線層は、ビット線あるいはビット線裏打配線以外の配線を構成しており、その他の構成は、実施の形態１のものと同一である。
【０１１２】
（変形例１０）
図１３（ｊ）に示すビット線構造Ｂ１９は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ１９を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にビット線Ｂｕを配置し、キャパシタ領域Ｒｃの上方に、ビット線Ｂｕに対応するビット線裏打配線ＵＢｕを配置したものである。
【０１１３】
ここで、ビット線Ｂｕは、実施の形態１のビット線と同等のものであり、ビット線裏打配線ＵＢｕは、実施の形態１のビット線裏打下層配線７及びビット線裏打上層配線８に代わるものである。
【０１１４】
また、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものである。また、ビット線Ｂｕと、これに対応するビット線裏打配線ＵＢｕは、対向するよう配置され、電気的に接続されている。
【０１１５】
そして、上記ビット線裏打配線ＵＢｕを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。また、ここでは、プレート線裏打配線６ｂを構成する配線層は、第１の配線層以外の配線層としている。
【０１１６】
ただし、ビット線裏打配線ＵＢｕは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１１７】
（変形例１１）
図１３（ｋ）に示すビット線構造Ｂ２０は、実施の形態１のビット線構造の一変形例である。
このビット線構造Ｂ２０を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にビット線Ｂｖを配置し、キャパシタ領域Ｒｃの上方に、ビット線Ｂｖに対応するビット線裏打配線ＵＢｖを配置し、さらに、隣接するビット線裏打配線ＵＢｖの間に、シールド線などの他の配線Ｓｖを配置したものである。
【０１１８】
ここで、ビット線Ｂｖは実施の形態１のビット線と同等のものであり、ビット線裏打配線ＵＢｖは、実施の形態１のビット線裏打下層配線７及びビット線裏打上層配線８に代わるもの、シールド線Ｓｖは、実施の形態１のシールド層９に代わるものである。
【０１１９】
また、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものである。また、ビット線Ｂｖと、対応するビット線裏打配線ＵＢｖは、対向するよう配置され、電気的に接続されている。
【０１２０】
そして、上記ビット線裏打配線ＵＢｖ及びシールド線などの他の配線Ｓｖを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。また、ここでは、プレート線裏打配線６ｂを構成する配線層は、第１及び第２の配線層以外の配線層としている。
【０１２１】
ただし、ビット線裏打配線ＵＢｖ及び他の配線Ｓｖは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１２２】
次に、上記実施の形態１のワード線及びその裏打配線を配置変更した種々の例について、図１４を用いて説明する。なお、図１４（ａ）ないし図１４（ｃ）はそれぞれ、メモリセルアレイにおけるワード線の延びる方向と垂直な断面、つまり図１に示すＤ２方向と平行な方向の断面を示している。
【０１２３】
（変形例１２）
図１４（ａ）に示すワード線構造Ｗ１は、実施の形態１のワード線構造の一変形例である。
このワード線構造Ｗ１を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にワード線Ｗａを配列したもので、ワード線に対応するワード線裏打配線を有していない構造となっている。なお、キャパシタ領域Ｒｃは、例えば図１３（ａ）に示すものと同一のものである。
【０１２４】
つまり、このワード線構造Ｗ１は、実施の形態１のワード線構造におけるワード線裏打配線を取り除いたものであり、ワード線Ｗａは、実施の形態１のワード線と同等のものである。
【０１２５】
このワード線構造Ｗ１を有する半導体記憶装置では、キャパシタ領域Ｒｃの上方に位置する、その上層側のものが下層側のものに比べて配線密度が高い２つの配線層は、ワード線あるいはワード線裏打配線以外の配線を構成しており、その他の構成は実施の形態１のものと同一である。
【０１２６】
（変形例１３）
図１４（ｂ）に示すワード線構造Ｗ２は、実施の形態１のワード線構造の一変形例である。
このワード線構造Ｗ２を有する半導体記憶装置は、実施の形態１のワード線構造におけるワード線裏打配線を、第１の配線層で形成し、実施の形態１のプレート線裏打配線を取り除いたもので、その他の構成は実施の形態１のものと同一である。
【０１２７】
すなわち、このワード線構造Ｗ２は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にワード線Ｗｂを配置し、キャパシタ領域Ｒｃの上方に、ワード線Ｗｂに対応するワード線裏打配線ＵＷｂを配置したものである。なお、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものである。
【０１２８】
ここで、ワード線Ｗｂと、これに対応するワード線裏打配線ＵＷｂは、対向するよう配置され、電気的に接続されている。
【０１２９】
そして、上記ワード線裏打配線ＵＷｂを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０１３０】
ただし、ワード線裏打配線ＵＷｂは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。この場合は、実施の形態１のビット線裏打配線７及び８は、これらの配線層以外の配線層で構成する必要がある。
【０１３１】
（変形例１４）
図１４（ｃ）に示すワード線構造Ｗ３は、実施の形態１のワード線構造の一変形例である。
このワード線構造Ｗ３を有する半導体記憶装置は、実施の形態１におけるプレート線裏打配線６ｂを、シールド線Ｓｗなどの、プレート線裏打配線以外の配線に置き換えたものである。
【０１３２】
すなわち、このワード線構造Ｗ３は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にワード線Ｗｃを配置し、キャパシタ領域Ｒｃの上方に、ワード線Ｗｃに対応するワード線裏打配線ＵＷｃを配置し、さらに、隣接するワード線裏打配線ＵＷｃの間に、シールド線などの他の配線Ｓｗを配置したものである。
【０１３３】
ここで、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものである。また、ワード線Ｗｃと、対応するワード線裏打配線ＵＷｃは、対向するよう配置され、電気的に接続されている。
【０１３４】
そして、上記ワード線裏打配線ＵＷｃ及びシールド線などの他の配線Ｓｗを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０１３５】
ただし、上記ワード線裏打配線ＵＷｃ及び他の配線Ｓｗは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。この場合は、実施の形態１のビット線裏打配線７及び８は、これらの配線層以外の配線層で構成する必要がある。
【０１３６】
次に、上記実施の形態１のプレート線及びその裏打配線を配置変更した種々の例について、図１５を用いて説明する。なお、図１５（ａ）ないし図１５（ｃ）はそれぞれ、メモリセルアレイにおけるワード線の延びる方向と垂直な断面、つまり図１に示すＤ２方向と平行な方向の断面を示している。
【０１３７】
（変形例１５）
図１５（ａ）に示す第１のプレート線構造Ｐ１は、実施の形態１のプレート線構造の一変形例である。
このプレート線構造Ｐ１を有する半導体記憶装置は、実施の形態１のプレート線構造におけるプレート線裏打配線を取り除いたもので、その他の構成は実施の形態１のものと同一である。
【０１３８】
すなわち、このプレート線構造Ｐ１は、半導体基板上に配置されたキャパシタ領域Ｒｃ内に位置するプレート線Ｐａを有するものであり、該プレート線Ｐａに対応するプレート線裏打配線は有しない。このプレート線Ｐａは、例えばキャパシタの上部電極を構成するものである。なお、上記キャパシタ領域Ｒｃは、例えば図１３（ａ）に示すものと同一のものである。
【０１３９】
このプレート線構造Ｐ１を有する半導体記憶装置では、キャパシタ領域Ｒｃの上方に位置する、その上層側のものが下層側のものに比べて配線密度が高い２つの配線層は、プレート線あるいはプレート線裏打配線以外の配線を構成している。
【０１４０】
（変形例１６）
図１５（ｂ）に示すプレート線構造Ｐ２は、実施の形態１のプレート線構造の一変形例である。
このプレート線構造Ｐ２を有する半導体記憶装置は、実施の形態１におけるワード線裏打配線を取り除いたものであり、その他の構成は実施の形態１のものと同一である。
【０１４１】
すなわち、このプレート線構造Ｐ２は、半導体基板上に配置されたキャパシタ領域Ｒｃ内に位置するプレート線Ｐｂと、該キャパシタ領域Ｒｃの上方に位置するプレート線裏打配線ＵＰｂとを有するものである。なお、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものである。
【０１４２】
ここで、プレート線Ｐｂと、これに対応するプレート線裏打配線ＵＰｂとは、対向するよう配置され、電気的に接続されている。
【０１４３】
そして、上記プレート線裏打配線ＵＰｂを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０１４４】
ただし、プレート線裏打配線ＵＰｂは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。この場合、実施の形態１のビット線裏打配線７及び８は、これらの配線層以外の配線層で構成する必要がある。
【０１４５】
（変形例１７）
図１５（ｃ）に示す第３のプレート線構造Ｐ３は、実施の形態１のプレート線構造の一変形例である。
このプレート線構造Ｐ３を有する半導体記憶装置は、実施の形態１におけるワード線裏打配線６ａを、シールド線などの他の配線Ｓｐに置き換えたものであり、その他の構成は実施の形態１のものと同一である。
【０１４６】
つまり、このプレート線構造Ｐ３は、半導体基板上に配置されたキャパシタ領域Ｒｃ内に位置するプレート線Ｐｃと、該キャパシタ領域Ｒｃの上方に位置するプレート線裏打配線ＵＰｃと、隣接するプレート線裏打配線ＵＰｃ間に配置された、シールド線などの他の配線Ｓｐとを有するものである。なお、キャパシタ領域Ｒｃは、図１３（ａ）に示すものと同一のものである。
【０１４７】
ここで、プレート線Ｐｃは実施の形態１のプレート線と同等のもの、また、プレート線裏打配線は実施の形態１のプレート線裏打配線と同等のものであり、プレート線Ｐｃと、対応するプレート線裏打配線ＵＰｃは、対向するよう配置され、電気的に接続されている。
【０１４８】
そして、上記プレート線裏打配線ＵＰｃ及びシールド線などの他の配線Ｓｐを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０１４９】
ただし、プレート線裏打配線ＵＰｃ及びシールド線などの他の配線Ｓｐは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。この場合、実施の形態１のビット線裏打配線７及び８は、これらの配線層以外の配線層で構成する必要がある。
【０１５０】
上述したように、実施の形態１のビット線構造は、図１３（ａ）ないし図１３（ｋ）に示すそれぞれのビット線構造の変形例に置換えられるもの、また、実施の形態１のワード線構造は、図１４（ａ）ないし図１４（ｃ）に示すそれぞれのワード線構造の変形例に置換えられるもの、実施の形態１のプレート線構造は図１５（ａ）ないし図１５（ｃ）に示すそれぞれのプレート線構造の変形例に置換えられるものであり、本発明の実施の形態として好ましい半導体記憶装置は、その用途などに応じて、上述した複数のビット線構造のいずれかと、第１ないし第３のワード線構造のいずれかと、第１ないし第３のプレート線構造のいずれかとの組み合わせにより実現されるものである。
【０１５１】
（実施の形態２）
図４及び図５は本発明の実施の形態２による半導体記憶装置を説明する図であり、図４は、該半導体記憶装置のワード線方向と平行な断面構造を示す図、図５は、該半導体記憶装置のビット線方向と平行な断面構造を示す図である。
【０１５２】
本実施の形態２の半導体メモリ装置１００ｂは、実施の形態１と同様、キャパシタに対する水素バリア性が向上し、かつキャパシタへのストレスによる悪影響が緩和されるよう、メモリセルキャパシタの上方に配線層を配置した構造を有するものである。但し、この実施の形態２では、実施の形態１とはビット線の構造が異なっている。
【０１５３】
つまり、実施の形態１では、キャパシタ下方にビット線を配置し、ビット線裏打配線を第２の配線層と第３の配線層で形成しているのに対し、実施の形態２では、キャパシタの下方にはビット線を配置しておらず、メモリセルトランジスタを構成する拡散層１ａ〜１ｄを、第２の配線層からなる下層ビット線７ｂ及び第３の配線層からなる上層ビット線８ｂのいずれかにコンタクトプラグ１５ｂにより接続している。なお、図５中、６ａ１は、ワード線にぼぼ重なるよう配置されたワード線裏打配線であり、実施の形態１のワード線裏打配線６ａに相当するものであり、また、図５では、第３の配線層からなる上層ビット線８ｂに接続されている拡散層は図示していない。そして、この実施の形態２のその他の構成は、実施の形態１のものと同一である。
【０１５４】
このような構成の本実施の形態２では、実施の形態１と同様、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きくしているので、メモリアレイの上方で発生するストレスダメージからキャパシタを保護する効果をさらに高め、かつ同時に還元を引き起こす水素の拡散を抑制することができ、これにより、簡単にキャパシタの特性劣化を抑制することができる効果が得られる。
【０１５５】
また、実施の形態２では、メモリセルトランジスタを構成する拡散層１ａ〜１ｄを、キャパシタ下方に形成されるビット線ではなく、このビット線より抵抗値の低い、第２の配線層で構成された下層ビット線７ｂあるいは第３の配線層で構成された上層ビット線８ｂに接続しているので、本実施の形態２の半導体記憶装置１００ｂでは、実施の形態１に比べて、ビット線の低抵抗化により、より高速な動作が可能となる。しかも、ビット線を異なる配線層により構成しているので、隣接するビット線の距離を広げることができ、これにより、信号線間の電気的干渉の影響を低減して、読出し時の誤動作を防止することができるという効果もある。
【０１５６】
なお、上記実施の形態２では、ビット線、ワード線、及びプレート線と、それぞれの裏打配線を含むビット線上置き型の具体的な配線構造を示しているが、本発明を適用可能なビット線上置き型の配線構造は実施の形態２で示したものに限るものではない。
【０１５７】
以下、まず、実施の形態２のビット線及びその裏打配線を配置変更した種々の例について、図１２を用いて説明する。なお、図１２（ａ）ないし図１２（ｉ）はそれぞれ、メモリセルアレイにおけるビット線の延びる方向と垂直な断面、つまり図１に示すＤ１方向と平行な方向の断面を示している。
【０１５８】
（変形例１）
図１２（ａ）に示す第１のビット線構造Ｂ１は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ１を有する半導体記憶装置は、実施の形態２の下層ビット線７ｂ及び上層ビット線８ｂに代わる第１のビット線Ｂａ１及び第２のビット線Ｂａ２を備えたものであり、その他の構成は実施の形態２のものと同一である。
【０１５９】
すなわち、このビット線構造Ｂ１は、半導体基板上に配置されたキャパシタ領域Ｒｃの上方に第１のビット線Ｂａ１と第２のビット線Ｂａ２を配置し、第２のビット線Ｂａ２を、第１のビット線Ｂａ１を構成する配線層より上層の配線層により構成したものである。
【０１６０】
ここで、キャパシタ領域Ｒｃは、上記実施の形態２で説明したメモリキャパシタが配置されている領域である。また、第２のビット線Ｂａ２は、第１のビット線Ｂａ１とほぼ重ならないよう、隣接する第１のビット線Ｂａ１の間の領域上に配置されている。さらに、上記第１のビット線Ｂａ１を構成する配線層、及び第２のビット線Ｂａ２を構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層、及びメモリアレイ上での配線密度の小さい第２の配線層である。なお、この変形例のビット線構造Ｂ１を有する半導体記憶装置では、実施の形態２のプレート線裏打配線６ｂは取り除いている。
【０１６１】
ただし、第１のビット線Ｂａ１は、上記第１及び第２の配線層のうちの、配線密度の大きい第１の配線層で構成したものに限らず、配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。同様に第２のビット線Ｂａ２は、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１６２】
（変形例２）
図１２（ｂ）に示すビット線構造Ｂ２は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ２を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの上方にビット線Ｂｂと、そのビット線裏打配線ＵＢｂを配置し、ビット線裏打配線ＵＢｂを、ビット線Ｂｂを構成する配線層より上層の配線層により構成したものである。
【０１６３】
ここで、キャパシタ領域Ｒｃは、図１２（ａ）に示すものと同一のものであり、また、各ビット線Ｂｂと、それに対応するビット線裏打配線ＵＢｂとは、上下に対向するよう配置され、電気的に接続されている。なお、上記ビット線Ｂｂは、実施の形態２の下層ビット線７ｂ及び上層ビット線８ｂに代わるものである。
【０１６４】
そして、上記ビット線Ｂｂを構成する配線層、及びビット線裏打配線ＵＢｂを構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層、及びメモリアレイ上での配線密度の小さい第２の配線層である。なお、この変形例のビット線構造Ｂ２を有する半導体記憶装置では、実施の形態２のプレート線裏打配線６ｂは取り除いている。
【０１６５】
ただし、ビット線Ｂｂは、上記第１及び第２の配線層のうちの配線密度の大きい第１の配線層で構成したものに限らず、配線密度の小さい第２の配線層により、あるいはこれの第１及び第２の配線層以外の配線層により構成してもよい。同様にビット線裏打配線ＵＢｂは、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１６６】
（変形例３）
図１２（ｃ）に示すビット線構造Ｂ３は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ３を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの上方に第１のビット線Ｂｃ１と第２のビット線Ｂｃ２を配置し、第２のビット線Ｂｃ２を、第１のビット線Ｂｃ１を構成する配線層より上層の配線層により構成したものである。
【０１６７】
ここで、上記第１のビット線Ｂｃ１と第２のビット線Ｂｃ２は、上記実施の形態２の下層ビット線７ｂと上層ビット線８ｂに代わるものである。また、キャパシタ領域Ｒｃは、例えば図１２（ａ）に示すものと同一のものである。また、第２のビット線Ｂｃ２は、第１のビット線Ｂｃ１とほぼ重ならないよう、隣接する第１のビット線Ｂｃ１の間の領域上に配置されている。
【０１６８】
また、このビット線構造Ｂ３では、隣接する第１のビット線Ｂａ１の間には、シールド線などの他の配線Ｓｃが配置されている。このシールド線Ｓｃは、実施の形態２のシールド層９に代わるものである。
【０１６９】
そして、上記第１のビット線Ｂｃ１を構成する配線層、及び第２のビット線Ｂｃ２を構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層、及びメモリアレイ上での配線密度の小さい第２の配線層である。なお、この変形例のビット線構造Ｂ３を有する半導体記憶装置では、実施の形態２のプレート線裏打配線６ｂは取り除いている。
【０１７０】
ただし、第１のビット線Ｂｃ１は、上記第１の配線層で構成したものに限らず、該第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。同様に第２のビット線Ｂｃ２は、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１７１】
（変形例４）
図１２（ｄ）に示すビット線構造Ｂ４は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ４を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの上方にビット線Ｂｄと、そのビット線裏打配線ＵＢｄとを配置し、ビット線裏打配線ＵＢｄを、ビット線Ｂｄを構成する配線層より上層の配線層により構成したものである。
【０１７２】
ここで、ビット線Ｂｄは、実施の形態２の下層ビット線７ｂ及び上層ビット線８ｂに代わるものである。また、キャパシタ領域Ｒｃは、例えば図１２（ａ）に示すものと同一のものであり、各ビット線と、それに対応するビット線裏打配線とは、上下に対向するよう配置され、電気的に接続されている。また、このビット線構造Ｂ４では、隣接するビット線Ｂｄの間には、シールド線などの他の配線Ｓｄが配置されている。このシールド線は、例えば、図１２（ｃ）に示すビット線構造Ｂ３におけるものと同様のものである。
【０１７３】
そして、上記ビット線Ｂｄを構成する配線層、及びビット線裏打配線ＵＢｄを構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層、及びメモリアレイ上での配線密度の小さい第２の配線層である。なお、この変形例のビット線構造Ｂ４を有する半導体記憶装置では、実施の形態２のプレート線裏打配線６ｂは取り除いている。
【０１７４】
ただし、ビット線Ｂｄは、上記第１及び第２の配線層のうちの、配線密度の大きい第１の配線層で構成したものに限らず、配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。同様にビット線裏打配線ＵＢｄは、上記第２の配線層で構成したものに限らず、上記第１の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１７５】
（変形例５）
図１２（ｅ）に示すビット線構造Ｂ５は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ５を有する半導体記憶装置は、図１２（ａ）に示すビット線構造Ｂ１の隣接する第２のビット線Ｂａ２の間にシールド線などの他の配線Ｓｅを配置したもので、該他の配線Ｓｅを構成する配線層は、第２のビット線Ｂａ２を構成する配線層と同じものとなっている。なお、このシールド線Ｓｅは、実施の形態２のシールド線９に代わるものである。
【０１７６】
（変形例６）
図１２（ｆ）に示すビット線構造Ｂ６は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ６を有する半導体記憶装置は、図１２（ｂ）に示すビット線構造Ｂ２の隣接するビット線裏打配線ＵＢｂの間にシールド線などの他の配線Ｓｆを配置したもので、該他の配線Ｓｆを構成する配線層は、ビット線裏打配線ＵＢｂを構成する配線層と同じものとなっている。なお、このシールド線Ｓｆは、実施の形態２のシールド線９に代わるものである。
【０１７７】
（変形例７）
図１２（ｇ）に示すビット線構造Ｂ７は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ７を有する半導体記憶装置は、図１２（ｃ）に示すビット線構造Ｂ３の隣接する第２のビット線Ｂｃ２の間にシールド線などの他の配線Ｓｇを配置したもので、該他の配線Ｓｇを構成する配線層は、第２のビット線Ｂｃ２を構成する配線層と同じものとなっている。
【０１７８】
（変形例８）
図１２（ｈ）に示すビット線構造Ｂ８は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ８を有する半導体記憶装置は、図１２（ｄ）に示すビット線構造Ｂ４の隣接するビット線裏打配線ＵＢｄの間にシールド線などの他の配線Ｓｈを配置したもので、該他の配線Ｓｈを構成する配線層は、ビット線裏打配線ＵＢｄを構成する配線層と同じものとなっている。
【０１７９】
（変形例９）
図１２（ｉ）に示すビット線構造Ｂ９は、実施の形態２のビット線構造の一変形例である。
このビット線構造Ｂ９を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの上方にビット線Ｂｉを配列したものである。
【０１８０】
ここで、ビット線Ｂｉは、上記実施の形態２の下層ビット線及び上層ビット線に代わるものである。キャパシタ領域Ｒｃは、例えば図１２（ａ）に示すものと同一のものである。また、上記ビット線Ｂｉを構成する配線層は、メモリセルアレイ上での配線密度が大きい第１の配線層、及びメモリアレイ上での配線密度の小さい第２の配線層のうちの第１の配線層である。なお、この変形例のビット線構造Ｂ９を有する半導体記憶装置では、実施の形態２のプレート線裏打配線６ｂは取り除いている。
【０１８１】
ただし、上記ビット線Ｂｉは、上記第１の配線層で構成したものに限らず、該第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１８２】
次に、上記実施の形態２のワード線及びその裏打配線を配置変更した種々の例について、図１４を用いて説明する。なお、図１４（ａ）ないし図１４（ｃ）はそれぞれ、メモリセルアレイにおけるワード線の延びる方向と垂直な断面、つまり図１に示すＤ２方向と平行な方向の断面を示している。
【０１８３】
（変形例１０）
図１４（ａ）に示すワード線構造Ｗ１は、実施の形態２のワード線構造の一変形例である。
このワード線構造Ｗ１を有する半導体記憶装置は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にワード線Ｗａを配列したもので、ワード線に対応するワード線裏打配線を有していない構造となっている。なお、キャパシタ領域Ｒｃは、例えば図１２（ａ）に示すものと同一のものである。
【０１８４】
つまり、このワード線構造Ｗ１は、実施の形態２におけるワード線裏打配線６ａ１を取り除いたものであり、ワード線Ｗａは、実施の形態２のワード線と同等のものである。
【０１８５】
このワード線構造Ｗ１を有する半導体記憶装置では、キャパシタ領域Ｒｃの上方に位置する、その上層側のものが下層側のものに比べて配線密度が高い２つの配線層は、ワード線あるいはワード線裏打配線以外の配線を構成している。
【０１８６】
（変形例１１）
図１４（ｂ）に示すワード線構造Ｗ２は、実施の形態２のワード線構造の一変形例である。
このワード線構造Ｗ２を有する半導体記憶装置は、実施の形態２のワード線構造におけるワード線裏打配線を、第１及び第２の配線層以外の配線層で形成したもので、その他の構成は実施の形態２のものと同一である。
【０１８７】
すなわち、このワード線構造Ｗ２は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にワード線Ｗｂを配置し、キャパシタ領域Ｒｃの上方に、ワード線Ｗｂに対応するワード線裏打配線ＵＷｂを配置したものである。なお、キャパシタ領域Ｒｃは、図１２（ａ）に示すものと同一のものである。
【０１８８】
ここで、ワード線Ｗｂと、これに対応するワード線裏打配線ＵＷｂは、対向するよう配置され、電気的に接続されており、ワード線Ｗｂは、実施の形態２のワード線と同等のもの、ワード線裏打配線ＵＷｂは、実施の形態２のワード線裏打配線６ａ１に代わるものである。
【０１８９】
そして、上記ワード線裏打配線ＵＷｂを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０１９０】
ただし、ワード線裏打配線ＵＷｂは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１９１】
（変形例１２）
図１４（ｃ）に示すワード線構造Ｗ３は、実施の形態２のワード線構造の一変形例である。
このワード線構造Ｗ３を有する半導体記憶装置は、実施の形態２のワード線構造におけるワード線裏打配線を、第１及び第２の配線層以外の配線層で形成し、隣接するワード線裏打配線の間に、シールド線などの他の配線Ｓｗを配置したものであり、その他の構成は実施の形態２と同一である。
【０１９２】
すなわち、このワード線構造Ｗ３は、半導体基板上に配置されたキャパシタ領域Ｒｃの下側にワード線Ｗｃを配置し、キャパシタ領域Ｒｃの上方に、ワード線Ｗｃに対応するワード線裏打配線ＵＷｃを配置し、さらに、隣接するワード線裏打配線ＵＷｃの間に、シールド線などの他の配線Ｓｗを配置したものである。
【０１９３】
ここで、キャパシタ領域Ｒｃは、図１２（ａ）に示すものと同一のものである。また、ワード線Ｗｃと、対応するワード線裏打配線ＵＷｃは、対向するよう配置され、電気的に接続されており、ワード線Ｗｃは、実施の形態２のワード線と同等のもの、ワード線裏打配線ＵＷｃは、実施の形態２のワード線裏打配線６ａ１に代わるものである。
【０１９４】
そして、上記ワード線裏打配線ＵＷｃ及びシールド線などの他の配線Ｓｗを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０１９５】
ただし、上記ワード線裏打配線ＵＷｃ及び他の配線Ｓｗは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０１９６】
次に、上記実施の形態２のプレート線及びその裏打配線を配置変更した種々の例について、図１５を用いて説明する。なお、図１５（ａ）ないし図１５（ｃ）はそれぞれ、メモリセルアレイにおけるワード線の延びる方向と垂直な断面、つまり図１に示すＤ２方向と平行な方向の断面を示している。
【０１９７】
（変形例１３）
図１５（ａ）に示すプレート線構造Ｐ１は、実施の形態２のプレート線構造の一変形例である。
このプレート線構造Ｐ１を有する半導体記憶装置は、実施の形態２のプレート線構造におけるプレート線裏打配線６ｂを取り除いたもので、このプレート線構造Ｐ１を有する半導体記憶装置のその他の構成は実施の形態２のものと同一である。
【０１９８】
すなわち、このプレート線構造Ｐ１は、半導体基板上に配置されたキャパシタ領域Ｒｃ内に位置するプレート線Ｐａを有するものであり、該プレート線Ｐａに対応するプレート線裏打配線は有しない。このプレート線Ｐａは、例えばキャパシタの上部電極を構成するものである。なお、上記キャパシタ領域Ｒｃは、例えば図１２（ａ）に示すものと同一のものである。
【０１９９】
このプレート線構造Ｐ１を有する半導体記憶装置では、キャパシタ領域Ｒｃの上方に位置する、その上層側のものが下層側のものに比べて配線密度が高い２つの配線層は、プレート線あるいはプレート線裏打配線以外の配線を構成している。
【０２００】
（変形例１４）
図１５（ｂ）に示すプレート線構造Ｐ２は、実施の形態２のプレート線構造の一変形例である。
このプレート線構造Ｐ２を有する半導体記憶装置は、実施の形態２におけるワード線裏打配線６ａ１を取り除いたもので、その他の構成は実施の形態２のものと同一である。
【０２０１】
すなわち、このプレート線構造Ｐ２は、半導体基板上に配置されたキャパシタ領域Ｒｃ内に位置するプレート線Ｐｂと、該キャパシタ領域Ｒｃの上方に位置するプレート線裏打配線ＵＰｂとを有するものである。なお、キャパシタ領域Ｒｃは、図１２（ａ）に示すものと同一のものである。
【０２０２】
ここで、プレート線Ｐｂと、これに対応するプレート線裏打配線ＵＰｂとは、対向するよう配置され、電気的に接続されている。このプレート線Ｐｂ及びプレート線裏打配線ＵＰｂは、実施の形態２のプレート線と同等のものである。
【０２０３】
そして、上記プレート線裏打配線ＵＰｂを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０２０４】
ただし、プレート線裏打配線ＵＰｂは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０２０５】
（変形例１５）
図１５（ｃ）に示すプレート線構造Ｐ３は、実施の形態２のプレート線構造の一変形例である。
このプレート線構造Ｐ３を有する半導体記憶装置は、実施の形態２におけるワード線裏打配線を、シールド線などの他の配線Ｓｐに置き換えたものである。
【０２０６】
このプレート線構造Ｐ３は、半導体基板上に配置されたキャパシタ領域Ｒｃ内に位置するプレート線Ｐｃと、該キャパシタ領域Ｒｃの上方に位置するプレート線裏打配線ＵＰｃと、隣接するプレート線裏打配線ＵＰｃ間に配置された、シールド線などの他の配線Ｓｐとを有するものである。なお、キャパシタ領域Ｒｃは、図１２（ａ）に示すものと同一のものである。
【０２０７】
ここで、プレート線Ｐｃ及びプレート線裏打配線ＵＰｃは実施の形態２のものと同等のものであり、プレート線Ｐｃと、対応するプレート線裏打配線ＵＰｃは、対向するよう配置され、電気的に接続されている。
【０２０８】
そして、上記プレート線裏打配線ＵＰｃ及びシールド線などの他の配線Ｓｐを構成する配線層は、メモリセルアレイ上での配線密度が、その上側に位置する第２の配線層に比べて大きい第１の配線層としている。
【０２０９】
ただし、プレート線裏打配線ＵＰｃ及びシールド線などの他の配線Ｓｐは、上記第１の配線層で構成したものに限らず、これより配線密度の小さい第２の配線層により、あるいはこれらの第１及び第２の配線層以外の配線層により構成してもよい。
【０２１０】
上述したように、実施の形態２のビット線構造は、図１２（ａ）ないし図１２（ｋ）に示すそれぞれのビット線構造の変形例に置換えられるもの、また、実施の形態２のワード線構造は、図１４（ａ）ないし図１４（ｃ）に示すそれぞれのワード線構造の変形例に置換えられるもの、実施の形態２のプレート線構造は図１５（ａ）ないし図１５（ｃ）に示すそれぞれのプレート線構造の変形例に置換えられるものであり、本発明の実施の形態として好ましい半導体記憶装置は、その用途などに応じて、上述した複数のビット線構造のいずれかと、第１ないし第３のワード線構造のいずれかと、第１ないし第３のプレート線構造のいずれかとの組み合わせにより実現されるものである。
【０２１１】
続いて、プレート線裏打配線、ビット線裏打配線、ワード線裏打配線、及びシールド層などの配置が上記実施の形態１と異なる、本発明の他の実施の形態について説明する。
【０２１２】
（実施の形態３）
図６及び図７は本発明の実施の形態３による半導体記憶装置を説明する図であり、図６は、該半導体記憶装置のワード線方向と平行な断面構造を示す図、図７は、該半導体記憶装置のビット線方向と平行な断面構造を示す図である。
【０２１３】
本実施の形態３の半導体メモリ装置１００ｃは、実施の形態１と同様、キャパシタに対する水素バリア性が向上し、かつキャパシタへのストレスによる悪影響が緩和されるよう、メモリセルキャパシタの上方に配線層を配置した構造を有するものである。但し、この実施の形態３では、実施の形態１とは、主に、プレート線裏打配線とビット線裏打配線との位置関係が異なるものである。
【０２１４】
つまり、実施の形態１では、ワード線裏打配線６ａ、及びプレート線裏打配線６ｂを第１の配線層で形成し、ビット線裏打下層配線７を第２の配線層で、ビット線裏打上層配線８を第３の配線層で形成しているのに対し、本実施の形態３では、プレート線裏打配線６ｃを第３の配線層で形成し、ビット線裏打下層配線７ｃ１を第１の配線層で、ビット線裏打上層配線８ｃを第２の配線層で形成している。
【０２１５】
そして、この実施の形態３では、シールド線７ｃ２などの配線層を第１の配線層で形成し、第１及び第２の配線層からなる多層配線を、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きい構造としている。
【０２１６】
また、この実施の形態３では、第１の配線層からなる、ビット線方向Ｄ２に沿って延びるビット線裏打下層配線７ｃ１と、第１の配線層からなる、ビット線方向Ｄ２に沿って延びるシールド線７ｃ２とを交互に配列し、シールド線７ｃ２を、キャパシタ下方のビット線２ａ〜２ｄにほぼ重なるよう配置している。ここで、第１の配線層からなるビット線裏打下層配線７ｃ１と、第１の配線層からなるシールド線７ｃ２の線幅は同程度としている。また、第２の配線層からなる、ビット線方向Ｄ２に沿って延びるビット線裏打上層配線８ｃは、上記シールド線７ｃ２上に位置するよう配置している。
【０２１７】
このような構成の本実施の形態３では、実施の形態１と同様、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きくしているので、メモリアレイの上方で発生するストレスダメージからキャパシタを保護する効果をさらに高め、かつ同時に還元を引き起こす水素がキャパシタ強誘電体膜へ拡散するのを抑制することができ、これにより、簡単にキャパシタの特性劣化を抑制することができる効果が得られる。
【０２１８】
また、この実施の形態３では、ビット線裏打配線を、第１の配線層からなるビット線裏打下層配線７ｃ１と、第２の配線層からなるビット線裏打上層配線８ｃとに分け、ビット線裏打下層配線７ｃ１とビット線裏打上層配線８ｃとが重ならないよう配置しているので、異なるビット線の間、つまりビット線裏打下層配線７ｃ１に接続されたビット線と、ビット線裏打上層配線８ｃに接続されたビット線の間での電気的干渉の影響を少なくすることが可能となる。しかも、前記第１の配線層で形成された２本のビット線裏打配線の間に、前記第１の配線層で形成されたシールド線を配置しているので、隣接するビット線裏打下層配線７ｃ１に接続されたビット線間での電気的干渉の影響も少なくすることができる。これにより半導体記憶装置の読出し時の誤動作をより確実に防止することができる。
【０２１９】
また、この実施の形態３では、メモリセルキャパシタが強誘電体メモリであるので、２つのビット線裏打配線の間にシールド線を配置することにより、ビット線の寄生容量の最適化を行うことも可能である。
【０２２０】
なお、本実施の形態３では、第１の配線層からなるビット線裏打下層配線の線幅と、第１の配線層からなるシールド線の線幅は同程度としているが、ビット線裏打下層配線とシールド線の配線幅の大小関係はこれに限るものではない。
【０２２１】
例えば、ビット線の抵抗値を低減した方が良い場合は、ビット線裏打下層配線７ｃ１の線幅をシールド線７ｃ２の線幅より太くするのが望ましい。さらに、この太いビット線裏打下層配線７ｃ１を、できるだけキャパシタの上方を覆うように配置することにより、よりキャパシタ特性の劣化を抑制することも可能である。一方、ビット線の容量値を低減させたい場合は、上記とは逆に、シールド線幅をビット線幅より太くしてもよい。
【０２２２】
また、この実施の形態３では、実施の形態１と同様、キャパシタ下方にビット線を配置し、ビット線裏打配線をキャパシタ上方の２つの配線層により形成しているビット線構造を示したが、ビット線構造は、実施の形態２のように、キャパシタの下方にはビット線を配置せず、各メモリセルトランジスタを構成する拡散層を、キャパシタ上方の第１の配線層からなるビット線及び第２の配線層からなるビット線のいずれかに直接接続したものでもよい。この場合、隣接するビット線の距離を広げることができ、これにより、信号線間の電気的干渉の影響を低減して、読出し時の誤動作を防止することができるという効果がある。また、ビット線の高密度配置が可能となり、ビット線のピッチによってセルアレイ面積が決められている場合には、セルアレイ面積を小さくすることが可能となる。またこの場合、第１の配線層で形成された２本のビット線の間に、該第１の配線層で形成されたシールド線が位置することとなるので、第１の配線層の面積密度を容易に大きくすることができ、また、ビット線間の電気的干渉を低減でき、これにより誤動作の防止効果が得られる。
【０２２３】
（実施の形態４）
図８及び図９は、本発明の実施の形態４による半導体記憶装置を説明する図であり、図８は、該半導体記憶装置のワード線方向と平行な断面構造を示す図、図９は、該半導体記憶装置のビット線方向と平行な断面構造を示す図である。
【０２２４】
本実施の形態４の半導体メモリ装置１００ｄは、実施の形態１と同様、キャパシタに対する水素バリア性が向上し、かつキャパシタへのストレスによる悪影響が緩和されるよう、メモリセルキャパシタの上方に配線層を配置した構造を有するものである。但し、この実施の形態４では、実施の形態１とは、シールド層とプレート線裏打配線との位置関係が異なっている。
【０２２５】
つまり、実施の形態１では、ワード線裏打配線６ａ及びプレート線裏打配線６ｂを第１の配線層で形成し、シールド層９を第４の配線層で形成しているのに対し、本実施の形態４では、プレート線裏打配線６ｄを第４の配線層で形成し、シールド層９ｄを第１の配線層で形成している。
【０２２６】
そして、この実施の形態４では、第１及び第２の配線層からなる多層配線を、メモリセルアレイ上で第１の配線層が占める面積が、第２の配線層が占める面積より大きい構造としている。
【０２２７】
また、この実施の形態４では、シールド層９ｄをメモリセルアレイ上の全面を覆うよう形成している。
【０２２８】
このような構成の実施の形態４では、実施の形態１と同様、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きくしているので、メモリアレイの上方で発生するストレスダメージからキャパシタを保護する効果をさらに高め、かつ同時に還元を引き起こす水素がメモリセルキャパシタへ拡散するのを抑制することができ、これにより、簡単にキャパシタの特性劣化を抑制することができる効果が得られる。
【０２２９】
また、シールド層９ｄを、第１の配線層によりメモリセルアレイ上の全面を覆うよう形成しているので、本実施の形態４では、実施の形態１よりも、第２の配線層の占める面積に対する第１の配線層の占める面積の面積率をより大きくでき、キャパシタの特性劣化を抑制する効果をより大きなものとすることができる。
【０２３０】
なお、上記実施の形態４では、上記シールド層は、メモリセルアレイ上の全面を覆うよう形成しているが、シールド層は、一定幅のライン状のものを複数配列したものであってもよく、さらに、シールド層はメッシュ状のものであっても、あるいは複数のスリットを形成したものであってもよい。このような構造のシールド層は、シールド層による応力のキャパシタへの影響が問題となる場合には、有効である。
【０２３１】
また、シールド層を複数のシールド線に分割した構造とした場合には、分割された個々のシールド線は必要に応じて、接地電圧信号線や、電源電圧信号線として使用することが可能である。
【０２３２】
また、この実施の形態４では、実施の形態１と同様、キャパシタ下方にビット線を配置し、ビット線裏打配線をキャパシタ上方の２つの配線層により形成しているビット線構造を示したが、ビット線構造は、実施の形態２のように、キャパシタの下方にはビット線を配置せず、各メモリセルトランジスタを構成する拡散層を、キャパシタ上方の第１の配線層からなるビット線及び第２の配線層からなるビット線のいずれかに直接接続したものでもよい。この場合、隣接するビット線の距離を広げることができ、これにより、信号線間の電気的干渉の影響を低減して、読出し時の誤動作を防止することができるという効果がある。また、ビット線の高密度配置が可能となり、ビット線のピッチによってセルアレイ面積が決められている場合には、セルアレイ面積を小さくすることが可能となる。
【０２３３】
（実施の形態５）
図１０及び図１１は本発明の実施の形態５による半導体記憶装置を説明する図であり、図１０は、該半導体記憶装置のワード線方向と平行な断面構造を示す図、図１１は、該半導体記憶装置のビット線方向と平行な断面構造を示す図である。
【０２３４】
本実施の形態５の半導体メモリ装置１００ｅは、実施の形態１と同様、キャパシタに対する水素バリア性が向上し、かつキャパシタへのストレスによる悪影響が緩和されるよう、メモリセルキャパシタの上方に配線層を配置した構造を有するものである。但し、この実施の形態５では、実施の形態１とは、主に、ワード線裏打配線及びプレート線裏打配線とビット線裏打配線との位置関係が異なるものである。
【０２３５】
つまり、実施の形態１では、ワード線裏打配線６ａ及びプレート線裏打配線６ｂを第１の配線層で形成し、ビット線裏打配線を第２の配線層と第３の配線層で形成しているのに対し、本実施の形態５では、ワード線裏打配線６ｆ及びプレート線裏打配線６ｅを第２の配線層で形成し、ビット線裏打下層配線７ｅ１を第１の配線層で、ビット線裏打上層配線８ｅを第３の配線層で形成し、さらに、シールド線７ｅ２などの配線層を第１の配線層で形成している。
【０２３６】
そして、この実施の形態５では、第１及び第２の配線層からなる多層配線を、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きい構造としている。
【０２３７】
また、この実施の形態５では、第１の配線層からなる、ビット線方向Ｄ２に沿って延びるビット線裏打下層配線７ｅ１と、第１の配線層からなる、ビット線方向Ｄ２に沿って延びるシールド線７ｅ２とを交互に配列し、シールド線７ｅ２を、キャパシタ下方のビット線２ａ〜２ｄにほぼ重なるよう配置している。ここで、第１の配線層からなるビット線裏打下層配線７ｅ１と、第１の配線層からなるシールド線７ｅ２の線幅は同程度としている。また、第２の配線層からなる、ビット線方向Ｄ２に沿って延びるビット線裏打上層配線８ｅは、上記シールド線７ｅ２上に位置するよう配置している。
【０２３８】
このような構成の本実施の形態５では、実施の形態１と同様、メモリセルアレイ上で第１の配線層が占める面積を、第２の配線層が占める面積より大きくしているので、メモリアレイの上方で発生するストレスダメージからキャパシタを保護する効果をさらに高め、かつ同時に還元を引き起こす水素がキャパシタに拡散するのを抑制することができ、これにより、簡単にキャパシタの特性劣化を抑制することができる効果が得られる。
【０２３９】
さらに、この実施の形態５では、ビット線裏打配線を、第１の配線層からなるビット線裏打下層配線７ｅ１と、第３の配線層からなるビット線裏打上層配線８ｅとに分け、ビット線裏打下層配線７ｅ１とビット線裏打上層配線８ｅとの間に、それぞれ第２の配線層からなるプレート線裏打配線６ｅ及びワード線裏打配線６ｆを配置しているので、異なるビット線の間、つまりビット線裏打下層配線７ｅ１に接続されたビット線と、ビット線裏打上層配線８ｅに接続されたビット線の間での電気的干渉の影響を低減することができ、半導体記憶装置の読出し時の誤動作を防止することができる。
【０２４０】
また、この実施の形態５では、ビット線裏打配線を、第１の配線層で形成されたものと、第２の配線層の上層に位置する第３の配線層で形成されたものとを含むものとしたので、第２の配線層をワード線の裏打配線として利用可能となり、しかも、第２の配線層をメモリセルキャパシタのプレート線の裏打配線層として使用しているので、実施の形態１と同様、プレート線に発生する電位をより安定させることができるという効果がある。
【０２４１】
なお、この実施の形態５では、実施の形態１と同様、キャパシタ下方にビット線を配置し、ビット線裏打配線をキャパシタ上方の２つの配線層により形成しているビット線構造を示したが、ビット線構造は、実施の形態２のように、キャパシタの下方にはビット線を配置せず、各メモリセルトランジスタを構成する拡散層を、キャパシタ上方の第１の配線層からなるビット線及び第３の配線層からなるビット線のいずれかに直接接続したものでもよい。この場合、隣接するビット線間の距離をより広げることができ、隣接するビット線間での電気的干渉の影響を一層低減できるという効果がある。また、ビット線の高密度配置が可能となり、ビット線のピッチによってセルアレイ面積が決められている場合には、セルアレイ面積を小さくすることが可能となる。また、この場合も、第２の配線層によりワード線裏打配線が形成されているので、ワード線の抵抗を小さくして高速化が可能となると同時に、第２の配線層をワード線の裏打配線として利用した配線構造を実現することができる。
【０２４２】
また、このように、実施の形態５の配線構造におけるビット線の配置を、ビット線がキャパシタ上方に位置するビット線上置き型に変更して得られる配線構造では、ビット線の裏打配線を設け、第１の配線層でビット線を形成し、第３の配線層でビット線裏打配線を形成するようにしてもよい。
【０２４３】
この場合、第１の配線層で形成したビット線の抵抗を、第３の配線層で形成したビット線裏打配線により小さくすることが可能となり、デバイスとして高速化が可能となる。
【０２４４】
また、このようにビット線を第１の配線層で形成し、ビット線裏打配線を第３の配線層で形成したビット線上置き型の配線構造で、ワード線裏打配線を第２の配線層で形成することにより、ワード線の低抵抗化による高速化が可能となる。
【０２４５】
さらに、上記ビット線上置き型の配線構造で、ワード線裏打配線及びプレート線裏打配線を第２の配線層で形成することにより、ワード線の低抵抗化とプレート線の低抵抗化によるより一層の高速化が可能となり、しかも、プレート線の低抵抗化によるプレート線電位の安定化を図ることもできる。
【０２４６】
また、本発明の実施の形態は、上述した実施の形態１ないし実施の形態５に限定されるものではなく、上記実施の形態を組み合わせたものも、本発明の実施の形態に含まれるものである。
【０２４７】
例えば、本発明の１つの実施の形態による半導体記憶装置は、実施の形態１と実施の形態４とを組み合わせた配線構造を有するもの、つまり、実施の形態１におけるシールド層９を第１の配線層で構成し、実施の形態１におけるプレート線裏打配線６ｂ、ビット線裏打下層配線７、及びビット線裏打上層配線８を、第２，第３、第４の配線層で形成した配線構造を有するものでもよい。また、本発明の１つの実施の形態による半導体記憶装置は、実施の形態４と実施の形態５とを組み合わせた配線構造を有するもの、つまり、実施の形態４におけるプレート線裏打配線６ｄを第３の配線層で構成し、実施の形態４におけるビット線裏打上層配線８を第４の配線層で形成した配線構造を有するものでもよい。
【０２４８】
また、上記各実施の形態では、メモリセルキャパシタ上に、第１の配線層、第２の配線層、第３の配線層を順次形成した配線構造を示しているが、メモリセルキャパシタ上の配線構造は、メモリセルキャパシタと第１の配線層との間、第１の配線層と第２の配線層の間、あるいは第２の配線層と第３の配線層の間に、他の配線層が配置されているものでもよく、さらに、第３の配線層上に他の配線層が配置されていてもよい。
【０２４９】
また、上記各実施の形態では特に説明していないが、配線の配置については、平面的に見てできるだけ各配線層で覆われていない部分が少なくなるように配線を配置することにより、キャパシタの劣化をより抑制できる効果が得られる。
【０２５０】
また、上述した実施の形態は、半導体記憶装置の一例として、メモリセルキャパシタとして強誘電体キャパシタを有する強誘電体メモリを挙げて説明しているが、本発明の対象となる半導体メモリ装置は、強誘電体メモリに限るものではなく、本発明は、他のキャパシタ構造およびキャパシタ材料を用いた半導体メモリにも同様に適用可能である。
【０２５１】
またさらに、上記実施の形態１のビット線構造の変形例、ワード線構造の変形例、及びプレート線構造の変形例は、上記実施の形態３ないし５の半導体記憶装置にも、実施の形態１の場合と同様に適用可能であることは言うまでもない。
【産業上の利用可能性】
【０２５２】
本発明の半導体記憶装置は、キャパシタの特性劣化を抑制することができるものであり、特にメモリアレイ上の多層配線を有する半導体記憶装置において有用である。
【図面の簡単な説明】
【０２５３】
【図１】本発明の実施の形態１による半導体記憶装置を説明する平面図である。
【図２】本発明の実施の形態１による半導体記憶装置を説明する図であり、ワード線方向の断面構造を示す、図１のＩａ−Ｉａ線断面図である。
【図３】本発明の実施の形態１による半導体記憶装置を説明する図であり、ビット線線方向の断面構造を示す、図１のＩｂ−Ｉｂ線断面図である。
【図４】本発明の実施の形態２による半導体記憶装置を説明する図であり、ワード線方向の断面構造を示す図である。
【図５】本発明の実施の形態２による半導体記憶装置を説明する図であり、ビット線方向の断面構造を示す図である。
【図６】本発明の実施の形態３による半導体記憶装置を説明する図であり、ワード線方向の断面構造を示す図である。
【図７】本発明の実施の形態３による半導体記憶装置を説明する図であり、ビット線方向の断面構造を示す図である。
【図８】本発明の実施の形態４による半導体記憶装置を説明する図であり、ワード線方向の断面構造を示す図である。
【図９】本発明の実施の形態４による半導体記憶装置を説明する図であり、ビット線方向の断面構造を示す図である。
【図１０】本発明の実施の形態５による半導体記憶装置を説明する図であり、ワード線方向の断面構造を示す図である。
【図１１】本発明の実施の形態５による半導体記憶装置を説明する図であり、ビット線方向の断面構造を示す図である。
【図１２】本発明の実施の形態による半導体記憶装置にて適用可能なビット線構造の変形例を説明する図であり、ビット線上置き型のビット線構造（図（ａ）ないし図（ｉ））を示している。
【図１３】本発明の実施の形態による半導体記憶装置にて適用可能なビット線構造の変形例を説明する図であり、ビット線下置き型のビット線構造（図（ａ）ないし図（ｋ））を示している。
【図１４】本発明の実施の形態による半導体記憶装置にて適用可能なワード線構造の変形例を説明する図であり、ワード線裏打配線を有しない構造（図（ａ））、ワード線裏打配線を有する構造（図（ｂ））、ワード線裏打配線を有するその他の構造（図（ｃ））を示している。
【図１５】本発明の実施の形態による半導体記憶装置にて適用可能なプレート線構造を説明する図であり、プレート線裏打配線を有しない構造（図（ａ））、プレート線裏打配線を有する構造（図（ｂ））、プレート線裏打配線を有するその他の構造（図（ｃ））を示している。
【図１６】文献開示の従来の半導体記憶装置を説明する図であり、該半導体記憶装置のビット線方向の要部断面を示す図である。
【図１７】上記文献開示の従来の半導体記憶装置を説明する図であり、該半導体記憶装置のワード線方向の要部断面を示す図である。
【符号の説明】
【０２５４】
１、１ａ〜１ｄ  拡散層
２ａ〜２ｄ  ビット線
３ａ〜３ｄ  キャパシタ下部電極
４ａ〜４ｄ  キャパシタ強誘電体膜
５ａ〜５ｄ  キャパシタ上部電極
６ａ、６ａ１  ワード線裏打配線
６ｂ、６ｃ、６ｄ  プレート線裏打配線
７、７ｃ１、７ｅ１  ビット線裏打下層配線
７ｂ  下層ビット線
７ｃ２、７ｅ２、９、９ｄ  シールド層
８ｂ  上層ビット線
８ｅ  ビット線裏打上層配線
１０ａ〜１０ｄ  ワード線
１２ｄ、１２ｅ、１４ａ〜１４ｄ、１５、１５ｂ  コンタクトプラグ
１００ａ〜１００ｅ  半導体記憶装置
１０１ａ  半導体基板
Ａｍ  メモリセルアレイ
Ｂ１〜Ｂ２０  ビット線構造
Ｂａ１、Ｂｃ１  第１のビット線
Ｂａ２、Ｂｃ２  第２のビット線
Ｂｂ、Ｂｄ、Ｂｉ、Ｂｊ１、Ｂｊ２、Ｂｋ、Ｂｍ１、Ｂｍ２、Ｂｔ、Ｂｕ、Ｂｖ  ビット線
Ｄ１  ワード線方向
Ｄ２  ビット線方向
Ｐ１〜Ｐ３  プレート線構造
Ｐａ、Ｐｂ、Ｐｃ  プレート線
Ｒｃ  キャパシタ領域
Ｓｃ、Ｓｅ、Ｓｆ、Ｓｇ、Ｓｈ、Ｓｍ、Ｓｎ、Ｓｐ、Ｓｑ、Ｓｒ、Ｓｖ  配線
ＵＢｂ、ＵＢｄ、ＵＢｊ１、ＵＢｊ２、ＵＢｍ１、ＵＢｍ２、ＵＢｕ、ＵＢｖ  ビット線裏打配線
ＵＢｋ１、ＵＢｎ１  第１のビット線裏打配線
ＵＢｋ２、ＵＢｎ２  第２のビット線裏打配線
ＵＰｂ、ＵＰｃ  プレート線裏打配線
ＵＷｂ、ＵＷｃ  ワード線裏打配線
Ｗ１〜Ｗ３  ワード線構造
Ｗａ、Ｗｂ、Ｗｃ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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