(57)【要約】【課題】  本発明は、消費電力や不要輻射を減少できるメモリ制御装置を提供することを目的とする。【解決手段】  メモリ制御部３に、メモリ７への書き込みデータとメモリからの読み出しデータが一致するかどうかの検査を実施してその良否を判定する検査実施／判定部２を設け、この検査実施／判定部２の比較結果によって、メモリインターフェース部７の出力電流とメモリインターフェース部の出力電圧、さらにメモリ制御部３のメモリ制御タイミングのパターンを調整する構成とする。この構成によれば、メモリデータエラーを回避しながらメモリ７の駆動電流と駆動電圧を最適化でき、消費電力や不要輻射を減少させることができる。【選択図】      図１
2006091940.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、このメモリを駆動するメモリインターフェース部と、このメモリインターフェース部を介して前記メモリへのデータの書き込みおよびメモリからの読み出しを制御するメモリ制御部を備えたメモリ制御装置であって、
前記メモリ制御部に、前記メモリへの書き込みデータとメモリからの読み出しデータが一致するかどうかの検査を実施してその良否を判定する判定手段を設け、
前記メモリインターフェース部に、前記判定手段の判定結果に応じて、メモリインターフェース部の出力電流を任意の値に切り換える電流切換手段を設け、
前記電流切換手段は、前記判定手段においてメモリへの書き込みデータとメモリからの読み出しデータが一致すると判断されるときには、メモリインターフェース部の出力電流を現状より少なくするように切り換えるか、または現状を維持するようにし、前記判定手段においてメモリへの書き込みデータとメモリからの読み出しデータが一致しないと判断されるときには、メモリインターフェースの出力電流を現状より多くするように切り換えること
を特徴とするメモリ制御装置。
【請求項２】
前記電流切換手段は、メモリインターフェース部の出力電流を設定する際に、メモリインターフェース部の各信号線の電流を個別に設定するための手段を有すること
を特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
メモリと、このメモリを駆動するメモリインターフェース部と、このメモリインターフェース部を介して前記メモリへのデータの書き込みおよびメモリからの読み出しを制御するメモリ制御部を備えたメモリ制御装置であって、
前記メモリ制御部に、前記メモリへの書き込みデータとメモリからの読み出しデータが一致するかどうかの検査を実施してその良否を判定する判定手段を設け、
前記メモリインターフェース部に、前記判定手段の判定結果に応じて、メモリインターフェース部の出力電圧を任意の値に切り換える電圧切換手段を設け、
前記電圧切換手段は、前記判定手段においてメモリへの書き込みデータとメモリからの読み出しデータが一致すると判断されるときには、メモリインターフェース部の出力電圧を現状より小さくするように切り換えるか、または現状を維持するようにし、前記判定手段においてメモリへの書き込みデータとメモリからの読み出しデータが一致しないと判断されるときには、メモリインターフェース部の出力電圧を現状より大きくするように切り換えること
を特徴とするメモリ制御装置。
【請求項４】
前記電圧切換手段は、メモリインターフェース部の出力電圧を設定する際に、メモリインターフェースの各信号線の電圧を個別に設定するための手段を有すること
を特徴とする請求項３に記載のメモリ制御装置。
【請求項５】
メモリと、このメモリを駆動するメモリインターフェース部と、このメモリインターフェース部を介して前記メモリへのデータの書き込みおよびメモリからの読み出しを制御するメモリ制御部を備えたメモリ制御装置であって、
前記メモリ制御部に、前記メモリへの書き込みデータとメモリからの読み出しデータが一致するかどうかの検査を実施してその良否を判定する判定手段と、メモリ制御タイミングを複数のパターンに切り換えるタイミング生成手段とを設け、
前記タイミング生成手段は、前記判定手段においてメモリへの書き込みデータとメモリからの読み出しデータが一致すると判断されるときには、メモリ制御タイミングのパターンを現状より遅くなるように設定するか、または現状を維持するように設定し、前記判定手段においてメモリへの書き込みデータとメモリからの読み出しデータが一致しないと判断されるときには、メモリ制御タイミングのパターンを現状より速くなるように設定すること
を特徴とするメモリ制御装置。
【請求項６】
前記メモリ制御部に、前記メモリのアクセス状況を監視して任意の基準値と比較し、アクセス状況が粗かどうか密かどうかを判定するアクセス状況判定手段を設け、
前記タイミング生成手段は、メモリ制御タイミングのパターンを現状より遅くなるように設定するか、または現状を維持するように設定するとき、前記アクセス状況判定手段により前記アクセス状況が粗と判定されるときには、メモリ制御タイミングのパターンを現状より遅くなるように設定し、前記アクセス状況判定手段により前記アクセス状況が密と判定するときには、メモリ制御タイミングのパターンを現状維持するように設定すること
を特徴とする請求項５に記載のメモリ制御装置。
【請求項７】
メモリと、このメモリを駆動するメモリインターフェース部と、このメモリインターフェース部を介して前記メモリへのデータの書き込みおよびメモリからの読み出しを制御するメモリ制御部を備えたメモリ制御装置であって、
前記メモリに対して書き込む前のデータを処理し、このデータ処理の際のエラー発生状況を出力する書き込み前処理手段と、
前記メモリから読み出した後のデータを処理し、このデータ処理の際のエラー発生状況を出力する読み出し後処理手段と
を備え、
前記メモリ制御部に、前記書き込み前処理手段から出力されたエラー発生状況と前記読み出し後処理手段から出力されたエラー発生状況を比較して判定する比較判定手段を設け、
前記メモリインターフェース部に、前記比較判定手段の判定結果に応じて、メモリインターフェース部の出力電流を任意の値に切り換える電流切換手段を設け、
前記電流切換手段は、前記比較判定手段において前記メモリに対して書き込む前のデータ処理でのエラー発生状況とメモリから読み出した後のデータ処理でのエラー発生状況に差が無いと判断されるときには、メモリインターフェース部の出力電流を現状より少なくするように切り換えるか、または現状を維持するようにし、前記比較判定手段において前記メモリに対して書き込む前のデータ処理でのエラー発生状況とメモリから読み出した後のデータ処理でのエラー発生状況に差が有ると判断されるときには、メモリインターフェース部の出力電流を現状より多くするように切り換えること
を特徴とするメモリ制御装置。
【請求項８】
前記電流切換手段は、メモリインターフェース部の出力電流を設定する際に、メモリインターフェース部の各信号線の電流を個別に設定するための手段を有すること
を特徴とする請求項７に記載のメモリ制御装置。
【請求項９】
メモリと、このメモリを駆動するメモリインターフェース部と、このメモリインターフェース部を介して前記メモリへのデータの書き込みおよびメモリからの読み出しを制御するメモリ制御部を備えたメモリ制御装置であって、
前記メモリに対して書き込む前のデータを処理し、このデータ処理の際のエラー発生状況を出力する書き込み前処理手段と、
前記メモリから読み出した後のデータを処理し、このデータ処理の際のエラー発生状況を出力する読み出し後処理手段と
を備え、
前記メモリ制御部に、前記書き込み前処理手段から出力されたエラー発生状況と前記読み出し後処理手段から出力されたエラー発生状況を比較して判定する比較判定手段を設け、
前記メモリインターフェース部に、前記比較判定手段の判定結果に応じて、メモリインターフェース部の出力電圧を任意の値に切り換える電圧切換手段を設け、
前記電圧切換手段は、前記比較判定手段においてメモリに対して書き込む前のデータ処理でのエラー発生状況とメモリから読み出した後のデータ処理でのエラー発生状況に差が無いと判断されるときには、メモリインターフェース部の出力電圧を現状より小さくするように切り換えるか、または現状を維持するようにし、前記比較判定手段においてメモリに対して書き込む前のデータ処理でのエラー発生状況とメモリから読み出した後のデータ処理でのエラー発生状況に差が有ると判断されるときには、メモリインターフェース部の出力電圧を現状より大きくするように切り換えること
を特徴とするメモリ制御装置。
【請求項１０】
前記電圧切換手段は、メモリインターフェース部の出力電圧を設定する際に、メモリインターフェース部の各信号線の電圧を個別に設定するための手段を有すること
を特徴とする請求項９に記載のメモリ制御装置。
【請求項１１】
メモリと、このメモリを駆動するメモリインターフェース部と、このメモリインターフェース部を介して前記メモリへのデータの書き込みおよびメモリからの読み出しを制御するメモリ制御部を備えたメモリ制御装置であって、
前記メモリに対して書き込む前のデータを処理し、このデータ処理の際のエラー発生状況を出力する書き込み前処理手段と、
前記メモリから読み出した後のデータを処理し、このデータ処理の際のエラー発生状況を出力する読み出し後処理手段と
を備え、
前記メモリ制御部に、前記書き込み前処理手段から出力されたエラー発生状況と前記読み出し後処理手段から出力されたエラー発生状況を比較して判定する比較判定手段と、メモリ制御タイミングを複数のパターンに切り換えるタイミング生成手段を設け、
前記タイミング生成手段は、前記比較判定手段においてメモリに対して書き込む前のデータ処理でのエラー発生状況とメモリから読み出した後のデータ処理でのエラー発生状況に差が無いと判断されるときには、メモリ制御タイミングのパターンを現状より遅くなるように設定するか、または現状を維持するように設定し、前記比較判定手段においてメモリに対して書き込む前のデータ処理でのエラー発生状況とメモリから読み出した後のデータ処理でのエラー発生状況に差が有ると判断されるときには、メモリ制御タイミングのパターンを現状より速くなるように設定すること
を特徴とするメモリ制御装置。
【請求項１２】
前記メモリ制御部に、前記メモリのアクセス状況を監視して任意の基準値と比較し、アクセス状況が粗かどうか密かどうかを判定するアクセス状況判定手段を設け、
前記タイミング生成手段は、メモリ制御タイミングのパターンを現状より遅くなるように設定するか、または現状を維持するように設定するとき、前記アクセス状況判定手段により前記アクセス状況が粗と判定されるときには、メモリ制御タイミングのパターンを現状より遅くなるように設定し、前記アクセス状況判定手段により前記アクセス状況が密と判定するときには、メモリ制御タイミングのパターンを現状維持するように設定すること
を特徴とする請求項１１に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを使用するシステムのメモリ制御装置に関するものである。
【背景技術】
【０００２】
従来、メモリ制御装置では、メモリの駆動能力不足やタイミングマージン不足によるメモリデータエラーを回避し、メモリを正常かつ高速に駆動できるようにメモリ制御のタイミングマージンを調整している。
【０００３】
このようなタイミングマージンの制御方法と制御装置が、例えば、特許第３４９０４０３号公報に開示されている。この公報に開示されている方法は、メモリの検査を実施し、その検査結果の良否判定によってメモリ駆動クロック信号の周波数を調整するというものである。
【０００４】
また従来のメモリ制御装置では、メモリを駆動するメモリインターフェース部の駆動能力はあらかじめ固定された値で設計されている。すなわち、メモリインターフェース部の駆動能力設計において、メモリ駆動能力不足によるメモリデータエラーを回避するために、駆動電流や駆動電圧は十分なマージンがある値にあらかじめ固定されている。
【特許文献１】特許第３４９０４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような従来のメモリ制御装置の場合、メモリ駆動クロック信号の周波数を調整するだけであり、メモリインターフェース部の駆動電流や駆動電圧は十分なマージンがある値にあらかじめ固定されているため、必要とする以上の動作電流が流れて消費電力や不要輻射の悪化を引き起こす要因となっていた。
【０００６】
そこで、本発明は、消費電力や不要輻射を減少できるメモリ制御装置を提供することを目的としたものである。
【課題を解決するための手段】
【０００７】
前述した目的を達成するために、本発明のメモリ制御装置は、メモリへの書き込みデータとメモリからの読み出しデータが一致するかどうかの検査を実施してその良否を判定する判定手段を設け、この判定手段の比較結果によってメモリインターフェース部の出力電流とメモリインターフェース部の出力電圧とメモリ制御タイミングのパターンを調整することを特徴とするものである。
【０００８】
また本発明のメモリ制御装置は、メモリに対して書き込む前のデータを処理し、このデータ処理の際のエラー発生状況を出力する書き込み前処理手段と、メモリから読み出した後のデータを処理し、このデータ処理の際のエラー発生状況を出力する読み出し後処理手段と、書き込み前処理手段から出力されたエラー発生状況と読み出し後処理手段から出力されたエラー発生状況を比較して判定する比較判定手段を設け、この比較判定手段の比較結果によってメモリインターフェース部の出力電流とメモリインターフェース部の出力電圧とメモリ制御タイミングのパターンを調整することを特徴とするものである。
【０００９】
上記構成によれば、判定手段の比較結果または比較判定手段の比較結果に応じて、判定結果が良のとき、メモリインターフェース部の出力電流と出力電圧（メモリの駆動電流と駆動電圧）が、現状より減少または現状維持とされ、メモリ制御タイミングのパターンが現状より遅くまたは現状維持とされ、判定結果が否のとき、メモリインターフェース部の出力電流と出力電圧（メモリの駆動電流と駆動電圧）が、現状より増加され、メモリ制御タイミングのパターンが現状より速くされることにより、メモリデータエラーを回避しながらメモリの駆動電流と駆動電圧が最適化される。
【発明の効果】
【００１０】
本発明のメモリ制御装置は、上記構成を有し、メモリデータエラーを回避しながらメモリの駆動能力（メモリの駆動電流と駆動電圧）を最適化でき、消費電力や不要輻射を減少させることができる、という効果を有している。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は本発明の実施の形態１におけるメモリ制御装置の構成を示すブロック図である。
【００１２】
このメモリ制御装置は、図１に示すように、メモリ７と、メモリ７を駆動するメモリインターフェース部６と、メモリインターフェース部６を介してメモリ７へのデータの書き込みおよびメモリ７からの読み出しを制御するメモリ制御部３を備え、メモリインターフェース部６に電流切換部４および電圧切換部５を設け、メモリ制御部３にタイミング生成部１、検査実施／判定部２およびアクセス状況判定部３１を設けている。
【００１３】
前記検査実施／判定部２は、メモリ７への書き込みデータとメモリ７からの読み出しデータが一致するかどうかの検査を実施してその良否を判定する判定手段であり、検査の良否の判定結果を、タイミング生成部１と電流切換部４と電圧切換部５へ出力している。また前記アクセス状況判定部３１は、メモリ７のアクセス状況を監視して任意の基準値と比較し、アクセス状況が粗かどうか密かどうかを判定するアクセス状況判定手段であり、その判定結果をタイミング生成部１へ出力している。
【００１４】
また前記電流切換部４は、検査実施／判定部２から入力する検査の判定結果に応じて、メモリインターフェース部６の出力電流（メモリ７の駆動電流）を任意の値に切り換える電流切換手段であり、検査実施／判定部２の判定結果に応じて、メモリインターフェース部６の出力電流を切り換えている。この電流切換部４は、メモリインターフェース部６の出力電流を設定する際に、メモリインターフェース部６の各信号線の出力電流を個別に設定するための手段を有している。この電流切換部４の構成の一例を図２に示す。
【００１５】
図２に示すように、電流切換部４は、出力電流がＩのバッファ８と、出力電流が２Ｉのバッファ９と、出力電流が４Ｉのバッファ１０とがそれぞれスイッチ１１と、スイッチ１２と、スイッチ１３とを介して並列に接続される構成を有している。スイッチ１１だけを接続するとメモリインターフェース部６の出力電流はＩになり、スイッチ１２だけを接続するとメモリインターフェース部６の出力電流は２Ｉになり、スイッチ１３だけを接続するとメモリインターフェース部６の出力電流は４Ｉになり、スイッチ１１とスイッチ１２の２つを接続するとメモリインターフェース部６の出力電流は３Ｉになり、スイッチ１１とスイッチ１３の２つを接続するとメモリインターフェース部６の出力電流は５Ｉになり、スイッチ１２とスイッチ１３の２つを接続するとメモリインターフェース部６の出力電流は６Ｉになり、スイッチ１１とスイッチ１２とスイッチ１３を全て接続するとメモリインターフェース部６の出力電流は７Ｉになる。したがって、本構成例では、検査実施／判定部２の検査の判定結果に応じて、スイッチ１１とスイッチ１２とスイッチ１３を選択・駆動することによって、メモリインターフェース部６の各信号線の出力電流としてＩ、２Ｉ、３Ｉ、４Ｉ、５Ｉ、６Ｉ、７Ｉの７通りを選択することができる。
【００１６】
また上記電圧切換部５は、検査実施／判定部２から入力する検査の判定結果に応じて、メモリインターフェース部６の出力電圧（メモリ７の駆動電圧）を任意の値に切り換える電圧切換手段であり、検査実施／判定部２の判定結果に応じて、メモリインターフェース部６の出力電圧を切り換えている。この電圧切換手段５は、メモリインターフェース部６の出力電圧を設定する際に、メモリインターフェース６の各信号線の出力電圧を個別に設定するための手段を有している。この電圧切換部５の構成の一例を図３に示す。
【００１７】
図３に示すように、電圧切換部５は、入力電圧を変圧して出力電圧を生成するスイッチング式変圧部１４と、パルス調整部１５およびパルス変換部１６を含むスイッチング制御部１７とを備えている。パルス変換部１６で生成されるスイッチングパルスは、パルス調整部１５での設定とスイッチング式変圧部１４の出力電圧のフィードバックで調整され、所望の出力電圧が得られるようにスイッチング式変圧部１４のスイッチングを制御している。したがって、本構成例では、検査実施／判定部２の検査の判定結果に応じて、パルス調整部１５での設定を変更することにより、メモリインターフェース部６の各信号線の出力電圧を切り換えることができる。
【００１８】
また前記タイミング生成部１は、基準クロック信号の１周期を単位として複数のパターンの書き込みイネーブル信号とアドレス信号とデータ信号を生成する、すなわちメモリ制御タイミングを複数のパターンに切り換えるタイミング生成手段であり、メモリ制御部３は、このタイミング生成部１により生成されるメモリ制御タイミングにより、メモリインターフェース部６を介してメモリ７を制御している。図４は、図１に示したメモリ制御装置におけるタイミング生成部１で生成されるメモリ制御タイミングパターンの一例を示すタイミングチャートである。本タイミングチャートは、基準クロック信号１８と、書き込みイネーブル信号１９と、アドレス信号２０と、データ信号２１とのタイミングを示しており、メモリ７は基準クロック信号１８の立ち上がりエッジでの同期動作を行う。また、書き込みイネーブル信号１９はネガティブイネーブル信号であり、Ｌレベルで書き込み動作が行われる。複数のパターンとしてパターン１〜パターン３の３種類のメモリ制御タイミングのパターンが予め設定されている。
「パターン１」
パターン１では、基準クロック信号１８の１周期を最小周期単位として書き込みイネーブル信号１８とアドレス信号２０とデータ信号２１が形成される。本タイミングチャートでは、書き込みイネーブル信号１９をイネーブルにすることによりアドレス信号２０で設定する「Ａ１」アドレスにデータ信号２１で設定する「Ｄ１」データを書き込み、その後アドレス信号２０で「Ａ３」アドレスを設定してデータ信号２１から「Ｄ３」データを読み出すという動作を示している。
「パターン２」
パターン２では、基準クロック信号１８の２周期を最小周期単位として書き込みイネーブル信号１８とアドレス信号２０とデータ信号２１が形成される。本タイミングチャートでは、書き込みイネーブル信号１９をイネーブルにすることによりアドレス信号２０で設定する「Ａ２」アドレスにデータ信号２１で設定する「Ｄ２」データを書き込み、その後アドレス信号２０で「Ａ１」アドレスを設定してデータ信号２１から「Ｄ１」データを読み出すという動作を示している。
「パターン３」
パターン３では基準クロック信号１８の３周期を最小周期単位として書き込みイネーブル信号１８とアドレス信号２０とデータ信号２１が形成される。本タイミングチャートでは、書き込みイネーブル信号１９をイネーブルにすることによりアドレス信号２０で設定する「Ａ３」アドレスにデータ信号２１で設定する「Ｄ３」データを書き込み、その後アドレス信号２０で「Ａ２」アドレスを設定してデータ信号２１から「Ｄ２」データを読み出すという動作を示している。
【００１９】
したがって、本構成例では、検査実施／判定部２の検査の判定結果とアクセス状況判定部３１の判定結果に応じて、前記３種類のメモリ制御タイミングのパターンは任意に切り換えられて使用される。
【００２０】
上記構成により前記検査実施／判定部２から出力される判定結果に応じて、電流切換部４と電圧切換部５を調整して、メモリ７を駆動するメモリインターフェース部６の電流と電圧が決定され、さらに前記検査実施／判定部２とアクセス状況判定部３１から出力される判定結果に応じて、タイミング生成部１を調整して、メモリ制御部３のメモリ制御タイミングが決定される。
【００２１】
すなわち、前記検査実施／判定部２の判定結果が良、すなわちメモリ７への書き込みデータとメモリ７からの読み出しデータが一致すると判断されるときには、
ａ１．電流切換部４では、メモリインターフェース部６の出力電流（メモリ７の駆動電流）を現状より少なくするように調整される（切り換えられる）か、または現状を維持するように調整され、
ａ２．電圧切換部５では、メモリインターフェース部６の出力電圧（メモリ７の駆動電圧）を現状より小さくするように調整される（切り換えられる）か、または現状を維持するように調整され、
ａ３．タイミング生成部１では、メモリ制御タイミングのパターンを現状より遅くするかまたは現状を維持するように選択される。続いてタイミング生成部１では、アクセス状況判定部３１によりアクセス状況が粗と判定されるときには、メモリ制御タイミングのパターンが現状より遅くなるように調整（設定）され、アクセス状況判定部３１によりアクセス状況が密と判定するときには、メモリ制御タイミングのパターンを現状維持するように調整（設定）される。
【００２２】
また前記検査実施／判定部２の判定結果が否、すなわちメモリ７への書き込みデータとメモリ７からの読み出しデータが一致しないと判断されるときには、
ｂ１．電流切換部４では、メモリインターフェース部６の出力電流（メモリ７の駆動電流）を現状より多くするように調整され（切り換えられ）、
ｂ２．電圧切換部５では、メモリインターフェース部６の出力電圧（メモリ７の駆動電圧）を現状より大きくするように調整され（切り換えられ）、
ｂ３．タイミング生成部１では、メモリ制御タイミングのパターンを現状より速くするように調整（設定）される。
【００２３】
上記作用により、検査実施／判定部２の判定結果が良のとき、メモリ７の駆動電流とメモリ７の駆動電圧が、現状より減少または現状維持とされ、メモリ制御タイミングのパターンが現状より遅くまたは現状維持が選択され、続いてアクセス状況判定部３１の判定結果により、アクセス状況が粗と判定されるときには、メモリ制御タイミングのパターンが現状より遅くなるように調整（設定）され、アクセス状況が密と判定するときには、メモリ制御タイミングのパターンが現状維持するように調整（設定）される。また検査実施／判定部２の判定結果が否のとき、メモリ７の駆動電流とメモリ７の駆動電圧が現状より増加され、メモリ制御タイミングのパターンが現状より速くなるように調整（設定）される。よって、メモリデータエラーを回避しながらメモリ７の駆動電流とメモリ７の駆動電圧が最適化される。
【００２４】
以上のように、本実施の形態１によれば、メモリデータエラーを回避しながらメモリ７の駆動能力（メモリ７の駆動電流とメモリ７の駆動電圧）を最適化でき、消費電力や不要輻射を減少させることができる。
【００２５】
また本実施の形態１によれば、メモリ制御のタイミングマージンを調整する手段としてタイミング生成部１を設け、タイミング生成部１によってメモリ制御タイミングを調整して複数タイミングパターン（パターン１〜３）の切換を行うことにより、論理回路だけでタイミングマージンを調整できるため、回路規模の縮小と消費電流の削減を行うことができる。
【００２６】
また本実施の形態１によれば、メモリ７の変更やメモリインターフェース状況の変化などが発生した場合に、即座に調整を行うことでメモリ駆動能力不足によるメモリデータエラーを回避でき、メモリ７の駆動能力を常時最適に維持できる。
［実施の形態２］
図５は本発明の実施の形態２におけるメモリ制御装置の構成を示すブロック図である。なお、実施の形態１におけるメモリ制御装置（図１）と同一の構成には同一の符号を付して説明を省略する。
【００２７】
このメモリ制御装置は、図５に示すように、データ処理部２２およびエラー信号生成部２３を設けた書き込み前処理部２４と、データ処理部２５およびエラー信号生成部２６を設けた読み出し後処理部２７を新たに備え、メモリ制御部３０に、検査実施／判定部２に代えて比較／判定部２９を設けている。なお、前記電流切換部４の構成例は図２で示される構成例と同様、前記電圧切換部５の構成例は図３で示される構成例と同様、前記タイミング生成部１で生成されるタイミングパターン例は図４で示されるタイミングパターン例と同様としている。
【００２８】
前記データ処理部２２はメモリ７に書き込む前のデータを処理する手段、前記エラー信号生成部２３はデータ処理部２２によりデータを処理する際に発生したエラー発生状況より処理エラー信号を生成して出力する手段であり、書き込み前処理部２４は、メモリ７に対して書き込む前のデータを処理し、このデータ処理の際のエラー発生状況を出力する書き込み前処理手段を構成している。書き込み前処理部２４において、メモリ７に書き込む前のデータがデータ処理部２２で処理され、その際の処理エラー信号がエラー信号生成部２３より比較／判定部２９へ出力される。
【００２９】
また前記データ処理部２５はメモリ７から読み出した後のデータを処理する手段、前記エラー信号生成部２６はデータ処理部２５によりデータを処理する際に発生したエラー発生状況より処理エラー信号を生成して出力する手段であり、読み出し後処理部２７は、メモリ７から読み出した後のデータを処理し、このデータ処理の際のエラー発生状況を出力する読み出し後処理手段を構成している。読み出し後処理部２７において、メモリ７から読み出した後のデータはデータ処理部２５で処理され、その際の処理エラー信号がエラー信号生成部２６より比較／判定部２９へ出力される。
【００３０】
前記メモリ制御部３０に含まれる比較／判定部２９は、書き込み前処理部２４のエラー信号生成部２３から出力された処理エラー信号（エラー発生状況）と読み出し後処理部２７のエラー信号生成部２６から出力された処理エラー信号（エラー発生状況）が入力され、これら２種類の処理エラー信号を比較して判定する比較判定手段を構成しており、２種類の処理エラー信号の差分による良否の判定結果が、タイミング生成部１と電流切換部４と電圧切換部５へ出力されている。
【００３１】
上記構成により前記比較／判定部２９から出力される判定結果に応じて、電流切換部４と電圧切換部５を調整して、メモリ７を駆動するメモリインターフェース部６の電流と電圧が決定され、さらに前記比較／判定部２９とアクセス状況判定部３１から出力される判定結果に応じて、タイミング生成部１を調整して、メモリ制御部３のメモリ制御タイミングが決定される。
【００３２】
すなわち、前記比較／判定部２９の判定結果が良、すなわちエラー信号生成部２３から出力される書き込み前処理での処理エラーのエラー発生状況とエラー信号生成部２６から出力される読み出し後処理での処理エラーのエラー発生状況に差が無いと判断されるときには、
ｃ１．電流切換部４では、メモリインターフェース部６の出力電流（メモリ７の駆動電流）を現状より少なく調整される（切り換えられる）か、または現状を維持するように調整され、
ｃ２．電圧切換部５では、メモリインターフェース部６の出力電圧（メモリ７の駆動電圧）を現状より小さく調整される（切り換えられる）か、または現状を維持するように調整され、
ｃ３．タイミング生成部１では、メモリ制御タイミングのパターンを現状より遅くするかまたは現状を維持するように選択される。続いて、アクセス状況判定部３１によりアクセス状況が粗と判定されるときには、メモリ制御タイミングのパターンを現状より遅くなるように調整（設定）され、アクセス状況判定部３１によりアクセス状況が密と判定するときには、メモリ制御タイミングのパターンを現状維持するように調整（設定）される。
【００３３】
また前記比較／判定部２９の判定結果が否、すなわちエラー信号生成部２３から出力される書き込み前処理での処理エラーのエラー発生状況とエラー信号生成部２６から出力される読み出し後処理での処理エラーのエラー発生状況に差が有ると判断されるときには、
ｄ１．電流切換部４では、メモリインターフェース部６の出力電流（メモリ７の駆動電流）を現状より多くするように調整され（切り換えられ）、
ｄ２．電圧切換部５では、メモリインターフェース部６の出力電圧（メモリ７の駆動電圧）を現状より大きくするように調整され（切り換えられ）、
ｄ３．タイミング生成部１では、メモリ制御タイミングのパターンを現状より速くするように調整（設定）される。
【００３４】
上記作用により、比較／判定部２９の判定結果が良のとき、メモリ７の駆動電流とメモリ７の駆動電圧が、現状より減少または現状維持とされ、メモリ制御タイミングのパターンが現状より遅くまたは現状維持が選択され、続いてアクセス状況判定部３１の判定結果により、アクセス状況が粗と判定されるときには、メモリ制御タイミングのパターンを現状より遅くなるように調整（設定）され、アクセス状況が密と判定するときには、メモリ制御タイミングのパターンを現状維持するように調整（設定）される。また比較／判定部２９の判定結果が否のとき、メモリ７の駆動電流とメモリ７の駆動電圧が現状より増加され、メモリ制御タイミングのパターンが現状より速くなるように調整（設定）される。よって、メモリデータエラーを回避しながらメモリ７の駆動電流とメモリ７の駆動電圧が最適化される。
【００３５】
以上のように、本実施の形態２によれば、メモリデータエラー発生の判断条件としてメモリ書き込み前とメモリ読み出し後のエラー発生状況（データ処理エラー）の差を利用することで、実施の形態１のようなメモリ検査回路（検査実施／判定部２）がなくてもメモリ駆動条件の調整が行えるため、回路規模をより削減できる。
【００３６】
また本実施の形態２によれば、上記実施の形態１と同様に、メモリデータエラーを回避しながらメモリ７の駆動能力（メモリ７の駆動電流とメモリ７の駆動電圧）を最適化でき、消費電力や不要輻射を減少させることができ、またメモリ制御のタイミングマージンを調整する手段であるタイミング生成部１によって、メモリ制御タイミングを調整して複数タイミングパターン（パターン１〜３）の切換を行うことにより、論理回路だけでタイミングマージンを調整できるため、回路規模の縮小と消費電流の削減を行うことができ、さらにメモリ７の変更やメモリインターフェース状況の変化などが発生した場合に、即座に調整を行うことでメモリ駆動能力不足によるメモリデータエラーを回避でき、メモリ７の駆動能力を常時最適に維持できる。
【産業上の利用可能性】
【００３７】
本発明にかかるメモリ制御装置は、メモリデータエラーを回避しながら消費電力や不要輻射を減少させることができる、という効果を有し、メモリ制御を内蔵する半導体チップとＤＲＡＭ等のメモリチップが実装基板上で接続されるシステムにおいて有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１におけるメモリ制御装置の構成を示すブロック図である。
【図２】同メモリ制御装置における電流切換部の構成を示す図である。
【図３】同メモリ制御装置における電圧変換部の構成を示すブロック図である。
【図４】同メモリ制御装置におけるメモリ制御タイミングパターンを示すタイミングチャートである。
【図５】本発明の実施の形態２におけるメモリ制御装置の構成を示すブロック図である。
【符号の説明】
【００３９】
１    タイミング生成部
２    検査実施／判定部
３    メモリ制御部
４    電流切換部
５    電圧切換部
６    メモリインターフェース部
７    メモリ
８，９，１０  バッファ
１１，１２，１３  スイッチ
１４  スイッチング式変圧部
１５  パルス調整部
１６  パルス変換部
１７  スイッチング制御部
１８  基準クロック信号
１９  書き込みイネーブル信号
２０  アドレス信号
２１  データ信号
２２  データ処理部
２３  エラー信号生成部
２４  書き込み前処理部
２５  データ処理部
２６  エラー信号生成部
２７  読み出し後処理部
２９  比較／判定部
３０  メモリ制御部
３１  アクセス状況判定部
【図１】
2006091940.tif 000003
【図２】
2006091940.tif 000004
【図３】
2006091940.tif 000005
【図４】
2006091940.tif 000006
【図５】
2006091940.tif 000007