(57)【要約】【課題】  有機エレクトロルミネッセンス表示装置に関し、画素欠陥のリペアを画質へ影響を与えることなく確実に行う。【解決手段】  画素１を２分割以上分割し、分割された各分割部２に別個の電流供給配線が接続されるとともに、分割部２の内の不良分割部５とアクティブ素子３との接続配線４の内の少なくとも１つを遮断する。【選択図】          図１
2006330469.tif 000002
【特許請求の範囲】
【請求項１】
有機エレクトロルミネッセンス素子と電源ラインとの接続を制御するアクティブ素子を画素毎に有する有機エレクトロルミネッセンス表示装置において、前記画素を２分割以上分割し、前記分割された各分割部に個別に電流供給配線が接続されるとともに、前記分割部の内の不良分割部と前記アクティブ素子との接続配線の内の少なくとも１つが遮断されていることを特徴とする有機エレクトロルミネッセンス表示装置。
【請求項２】
上記画素が色毎のサブピクセルから構成されるとともに、前記各サブピクセルを２分割以上分割したことを特徴とする請求項１記載の有機エレクトロルミネッセンス表示装置。
【請求項３】
上記各分割部が同一のアクティブ素子に接続され、前記同一のアクティブ素子から電流が供給されることを特徴とする請求項１または２に記載の有機エレクトロルミネッセンス表示装置。
【請求項４】
上記各分割部毎に別個のアクティブ素子が接続され、前記別個のアクティブ素子から前記各分割部へ電流が供給されることを特徴とする請求項１または２に記載の有機エレクトロルミネッセンス表示装置。
【請求項５】
上記遮断された接続配線が、電源ラインへの接続配線であることを特徴とする請求項３または４に記載の有機エレクトロルミネッセンス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機エレクトロルミネッセンス表示装置に関するものであり、特に、製造工程に伴うゴミや残渣に起因する短絡欠陥による表示欠陥を回復させるための構成に特徴のあるアクティブマトリクス型の有機エレクトロルミネッセンス表示装置に関するものである。
【背景技術】
【０００２】
近年、ＣＲＴに代わる薄型のフラットパネルディスプレイとして液晶ディスプレイやプラズマディスプレイが普及しているが、最近、自発光型のフラットパネルディスプレイとして有機エレクトロルミネッセンス（ＥＬ）ディスプレイが注目を集めている。
【０００３】
この有機ＥＬディスプレイは有機ＥＬ素子を画素として、これを多数マトリクス状に配置して構成され、フルカラー表示の場合には各画素をＲ，Ｇ，Ｂの各サブピクセルから構成している。
【０００４】
この有機ＥＬ素子の駆動方法としては、液晶ディスプレイと同様にパッシブ方式とアクティブ方式があり、この内、アクティブ方式は画素毎にＴＦＴ等のアクティブ素子を設けてその動作を制御することで表示させる方式であり、高画質化する上で好ましいとされている。
【０００５】
電圧駆動の液晶ディスプレイの場合はスイッチング素子としてＴＦＴを１つ用い、これを直接画素電極に接続しているが、電流駆動の有機ＥＬディスプレイの場合には、少なくとも２つ、通常は４〜６のＴＦＴと１〜２の容量を用いる。
【０００６】
ここで、図１２乃至図１４を参照して従来の有機ＥＬディスプレイを説明する。
図１２参照  
図１２は、従来のＴＦＴを用いた有機ＥＬディスプレイの画素回路構成図であり、ここでは説明を簡単にするためにＴＦＴを２個用いた原理的構成を示すが、有機ＥＬディスプレイはこのような画素をマトリクスに配置して構成される。
【０００７】
図に示すように、行方向に伸びるゲートライン８１には、ゲートライン８１によって選択されるｎチャネル型のＴＦＴ９１のゲートが接続されており、このＴＦＴ９１のドレインには列方向に伸びるデータライン８２が接続されており、そのソースには他端が低電圧の電源である容量ライン８３に接続された保持容量９２が接続されている。
【０００８】
また、ＴＦＴ９１のソースと保持容量９２の接続点は、ｐチャネル型のＴＦＴ９３のゲートに接続されており、このＴＦＴ９３のソースが電源ライン８４に接続され、そのドレインには他端が接地ライン８５に接続された有機ＥＬ素子９４に接続されている。
【０００９】
したがって、ゲートライン８１がＨレベルの時にＴＦＴ９１がオンとなり、その時のデータライン８２のデータが保持容量９２に保持され、この保持容量９２に維持されているデータ（電荷）に応じてＴＦＴ９３の電流が制御され、このＴＦＴ９３の電流が有機ＥＬ素子９４に流れて発光する。
【００１０】
即ち、ＴＦＴ９１がオンしている時に、データライン８２にその画素に対応する信号が供給されるため、データライン８２に供給される信号に応じて保持容量９２が充電され、これによってＴＦＴ９３が対応する電流を流し、有機ＥＬ素子９４の輝度制御が行われることになるので、ＴＦＴ９３のゲート電位を制御して有機ＥＬ素子９４に流す電流を制御して各画素の階調表示が行われることになる。
【００１１】
図１３参照  
図１３は有機ＥＬディスプレイの要部平面図であり、ここでは、３つのサブピクセル９６〜９８からなる１つの画素を示しており、また、図においては図１２に示すＴＦＴ９１，９３及び保持容量９２を画素回路９５として示している。
なお、有機ＥＬディスプレイでは、この画素構造がマトリクス状に配置されている。
【００１２】
図１４参照  
図１４は、図１３に示したサブピクセルの概略的断面図であり、ガラス基板よりなる絶縁性基板１０１上には、ＳｉＯ2 からなるバッファ層１０２が形成されており、このバッファ層１０２上に、アモルファスＳｉ或いは多結晶Ｓｉからなるチャネル層１０３が形成されている。
【００１３】
このチャネル層１０３上には、ＳｉＯ2 からなるゲート絶縁膜１０４を介してゲート電極１０５が形成され、このゲート電極１０５の両側のチャネル層１０３にソース領域１０６及びドレイン領域１０７が形成されてＴＦＴ９３を構成している。
【００１４】
ＴＦＴ９３が形成されたバッファ層１０２上には、層間絶縁膜１０８が形成され、この層間絶縁膜１０８上には、コンタクトホール１０９を介してソース領域１０６に接続されたソース電極１１１と、コンタクトホール１１０を介してドレイン領域１０７に接続されたドレイン電極１１２とがそれぞれ形成されている。
【００１５】
ソース電極１１１及びドレイン電極１１２が形成された層間絶縁膜１０８上には、平坦化絶縁膜１１３が形成され、この平坦化絶縁膜１１３上にはソース電極１１１に達するコンタクトホール１１４を介してソース電極１１１に接続されたＩＴＯ等の透明導電膜よりなる下部電極１１５、有機エレクトロルミネッセンス層１１６、及び、Ａｌ膜或いはＭｇ−Ａｇ合金膜等よりなる上部電極１１７を順次成膜することによって有機ＥＬ素子９４が形成されている。
なお、有機エレクトロルミネッセンス層１１６は、例えば、正孔輸送層、発光層、及び、電子輸送層が順次積層されて構成されている。
【００１６】
この有機ＥＬ素子９４の発光層において発生した光は、上部電極１１７が光透過性を有していないので絶縁性基板１０１側から出射されるため、ボトムエミッション型の有機エレクトロルミネッセンス表示装置と称される。
【００１７】
このような有機ＥＬディスプレイの製造過程においてゴミが混入したり、蒸着マスクが基板に接触して傷が発生したり、或いは、基板の洗浄不足による残渣等の各種の原因によい、上部電極と下部電極が接触ショートし画素欠陥が生じるので、この状況を図１５を参照して説明する。
【００１８】
図１５参照  
図に示すように、製造工程に伴うゴミや残渣等の何らかの原因により下部電極１１５に突起部１１８が形成されると、その上に蒸着される有機エレクトロルミネッセンス層１１６の突起部１１８に対応する近傍における膜厚が極端に薄くなり、その上に上部電極１１７を形成した場合に、上部電極１１７と下部電極１１５との間で短絡が発生する。
これらの画素欠陥は画像表示のなかで一旦視認されると無視できなくなるもので欠陥画素が発生することで画質を大幅に低下する。
【００１９】
そこで、この画素欠陥対策として、屈折率変化領域を設けて光を散乱させ欠陥画素を目立たなくさせる方法（例えば、特許文献１参照）や、画素部の短絡部をレーザ照射して絶縁化する方法（例えば、特許文献１参照）が提案されている。
【特許文献１】特開２００４−２７９４６４号公報
【特許文献２】特開２００３−１７８８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、特許文献１における方法では、画像によっては輪郭がぼやけるなど画質が低下するという問題がある。
また、特許文献２における方法では、レーザ照射により完全に絶縁化できない場合、長時間放置した場合など、リペア箇所からショートが発生する可能性がある。
【００２１】
したがって、本発明は画素欠陥のリペアを画質へ影響を与えることなく確実に行うことを目的とする。
【課題を解決するための手段】
【００２２】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号６は遮断部である。
図１参照
上記課題を解決するために、本発明は、有機エレクトロルミネッセンス素子と電源ラインとの接続を制御するアクティブ素子３を画素１毎に有する有機エレクトロルミネッセンス表示装置において、画素１を２分割以上分割し、分割された各分割部２に別個の電流供給配線が接続されるとともに、分割部２の内の不良分割部５とアクティブ素子３との接続配線４の内の少なくとも１つが遮断されていることを特徴とする。
【００２３】
このように、画素１を２分割以上分割し、分割された各分割部２に別個の電流供給配線を接続することによって、分割部２の内に不良分割部５が発生しても不良分割部５とアクティブ素子３との接続配線４の内の少なくとも１つを遮断することによって、リペア箇所からショートが発生する虞はなく、また、画素全体としては有効画素とすることができるので、画質に影響を与えることがない。
【００２４】
この場合、モノクロ表示装置の場合には、画素１自体を分割すれば良いし、画素１が各色毎のサブピクセルから構成される場合には、各サブピクセルを２分割以上分割すれば良い。
【００２５】
画素１の分割の態様としては、各分割部２が同一のアクティブ素子３から電流が供給されるように分割しても良いし、或いは、各分割部２毎に別個のアクティブ素子３を接続し、別個のアクティブ素子３から各分割部２へ電流が供給されるようにしても良い。
【００２６】
また、遮断の態様としては、電源ラインへの接続配線４を遮断することが一番確実であるが、分割部２毎に別個のアクティブ素子３を接続している場合には、電源ライン以外への接続配線４を遮断しても良いものである。
【００２７】
本発明のリペア構成は、トップエミッション型有機エレクトロルミネッセンス表示装置にも適用されるものであり、この場合、アクティブ素子３上にも有効画素部を延在させることによって開口率を大きくすることができる。
なお、接続配線４との遮断は、レーザ照射等による溶断が典型的なものである。
【発明の効果】
【００２８】
本発明においては、画素の欠陥部を接続配線を遮断することによって分離しているので画素欠陥のリペアを確実に行うことができ、且つ、残りの分割部を有効画素として発光表示しているので画質への影響を防ぐことができる。
【発明を実施するための最良の形態】
【００２９】
本発明においては、各分割部が同一のアクティブ素子から電流が供給されるように、或いは、分割部毎に別個のアクティブ素子を接続して別個のアクティブ素子から各分割部へ電流が供給されるよう各画素を２分割以上に、画素が色毎のサブピクセルから構成される場合には、各サブピクセルを２分割以上に分割し、分割された各分割部に別個の電流供給配線を接続し、分割部の内の不良分割部とアクティブ素子との接続配線の内の少なくとも１つ、典型的には、電源ラインへの接続配線をレーザ溶断等により遮断するものである。
【実施例１】
【００３０】
ここで、図２乃至図５を参照して、本発明の実施例１のボトムエミッション型有機ＥＬ表示装置を説明する。
図２参照  
まず、ガラス基板からなる絶縁性基板１１上に、ＣＶＤ法によりＳｉＯ2 膜からなるバッファ層１２を形成したのち、ＣＶＤ法によって多結晶シリコン層を堆積し、次いで、通常のフォトエッチ工程を用いて島状多結晶シリコン層１３を形成する。
【００３１】
次いで、全面にＣＶＤ法によりＳｉＯ2 膜を堆積させたのち、スパッタ法によりＡｌＮｄ膜を堆積させ、次いで、通常のフォトエッチ工程を用いてＳｉＯ2 膜及びＡｌＮｄ膜をパターニングしてゲート絶縁膜１４及びゲート電極１５を形成する。
【００３２】
次いで、ゲート電極１５をマスクとして、例えば、イオン注入法によりリンイオンをイオン注入することによって、ゲート電極１５の両側の島状多結晶シリコン層１３にソース領域１６及びドレイン領域１７を形成して、残りの部分をチャネル層１８とする。
【００３３】
次いで、ＣＶＤ法を用いて全面にＳｉＮ膜からなる層間絶縁膜１９を堆積させたのち、通常のフォトエッチ工程を用いてソース領域１６及びドレイン領域１７に達するコンタクトホール２０，２１をそれぞれ形成する。
【００３４】
図３参照  
次いで、全面にＡｌ／Ｔｉ／Ａｌ多層構造導電層を堆積させたのち、通常のフォトエッチ工程を用いてパターニングすることによって、ソース電極２２及びドレイン電極２５を形成する。
なお、ソース電極２２は、２段目の平面図に記載しているように共通ソース線２３から３つの分岐線２４に分岐しているが、分割部の構成を分かりやすくするために、便宜的に断面図においては共通ソース線２３をソース電極２２として図示している。
【００３５】
次いで、例えば、スピンコート法を用いて全面に感光性樹脂を塗布して層間絶縁膜２６とし、この層間絶縁膜２６を所定のマスクを用いて露光した後、所定の現像液を用いて現像することによって、ソース電極２２の分岐線２４に対するコンタクトホール２７を形成する。
なお、図においては、便宜的に共通ソース線２３に対してコンタクトホール２７が形成されている。
【００３６】
次いで、例えば、スパッタ法によりＩＴＯ膜を全面に堆積させたのち、通常のフォトエッチ工程を用いて所定の形状にパターニングすることによって、コンタクトホール２７を介してソース電極２２の分岐線２４に接続する分割下部電極２８を形成する。
【００３７】
次いで、マスク蒸着法を用いて画素開口部の底部に露出している分割下部電極２８を覆う有機ＥＬ層２９を形成したのち、再びマスク蒸着法を用いて有機ＥＬ層２９を覆う厚さが、例えば、１００ｎｍのＡｌ膜を堆積させて共通上部電極３０を形成し、分割下部電極２８に対応する領域がそれぞれ分割画素部３１〜３３となる。
【００３８】
なお、この場合の有機ＥＬ層２９は、分割下部電極側２８側から順に、正孔注入層として２−ＴＮＡＴＡ〔４，４’，４”−トリス（２−ナフチルフェニルアミノ）トリフェニルアミン〕膜、正孔輸送層としてα−ＮＰＤ〔Ｎ，Ｎ’−ビス（１−ナフチル）−Ｎ，Ｎ’−ジフェニル−１，１’−ビフェニル−４，４’−ジアミン〕膜、発光層としてＡｌｑ３〔８−キノリノールアルミニウム錯体〕を積層して構成する。
【００３９】
図４参照  
図４は、このようにして作製したパネルの１サブピクセルを示す概略的要部平面図であり、この状態で点灯試験を行い、ゴミの混入、蒸着マスクの基板接触による傷、基板洗浄不足による残渣等に起因する共通上部電極３０と分割下部電極２８との間の接触ショートによる画素欠陥の有無を調べる。
なお、画素欠陥が生じた分割画素部３１〜３３においてはショート箇所３５から電流がリークし非点灯となる。
【００４０】
図５参照  
図５は、画素欠陥が発見された場合のリペア方法の説明図であり、画素欠陥が生じた分割画素部３３と画素回路３４との接続であるソース電極２２の分岐線２４を、例えば、絶縁性基板１１側からのレーザ照射により溶断して切断する。
なお、画素欠陥が生じた分割画素部３１〜３３が、画素回路３４から最も離れている場合には、溶断部３６を分岐線２４ではなく、画素欠陥が生じた分割画素部３３近傍の共通ソース線２３を溶断して形成しても良いものである。
【００４１】
このように、本発明の実施例１においては、サブピクセルを分割し、それぞれに画素回路を接続していることから、画素欠陥が生じた分割画素部の画素回路との接続を切断することで電流のリークを抑えることができる。
【００４２】
また、配線の切断は例えばレーザ照射による溶断によって行っているので、ショート箇所３５と確実に絶縁化されるので、長期間にわたる信頼性が確保される。
さらに、有効画素となる残りの２つの分割画素部３１，３２には通常より大きな電流が流れるので、画素全体としても輝度が落ちることがなく、したがって、画質が低下することがない。
【実施例２】
【００４３】
次に、図６及び図７を参照して、本発明の実施例２のボトムエミッション型有機ＥＬ表示装置を説明するが、素子構造自体は従来と同様であるので平面図のみ示す。
図６参照
図６は、本発明の実施例２の１サブピクセルを示す概略的要部平面図であり、通常の１サブピクセル構成を細くして３つの分割画素部５１〜５３を形成し、それぞれを独立したＴＦＴを含む分割画素回路５４〜５６を介して同一のゲートライン４１、データライン４２、電源ライン４３に接続したものである。
【００４４】
図７参照  
図７は、画素欠陥が発見された場合のリペア方法の説明図であり、実施例１と同様に点灯試験で画素欠陥が発見された場合、画素欠陥が生じた分割画素部５２に接続した画素回路５５のＴＦＴを機能させないようにゲートライン４１、データライン４２、電源ライン４３との接続部の全部乃至はいずれかをレーザ溶断により切断する。
なお、図においては、全てを切断した場合を示している。
【００４５】
この実施例２においても、実施例１と全く同様に長期間にわたる信頼性が確保されるとともに、画質が低下することがない。
なお、実施例２においては画素回路部を分割しているので、画素回路不良に起因する短絡が発生しても、画素部の欠陥と同様にリペアすることができる。
【実施例３】
【００４６】
次に、図８乃至図１０を参照して、本発明の実施例３のトップエミッション型有機ＥＬ表示装置を説明する。
図８参照  
まず、上記の実施例１と全く同様に、絶縁性基板１１上にバッファ層１２を介してＴＦＴを形成し、次いで、全面にＳｉＮ膜からなる層間絶縁膜層１９を堆積させたのち、通常のフォトエッチ工程を用いてソース領域１６及びドレイン領域１７に達するコンタクトホールをそれぞれ形成する。
【００４７】
次いで、全面にＡｌ／Ｔｉ／Ａｌ多層構造導電層を堆積させたのち、通常のフォトエッチ工程を用いてパターニングすることによって、ＴＦＴ部上にも延在するようにソース電極６１を形成するとともに、ドレイン電極２５を形成する。
なお、ソース電極６１は、３段目の平面図に記載しているように共通ソース線６２から４つの分岐線６３に分岐しているが、分割部の構成を分かりやすくするために、便宜的に断面図においては共通ソース線６２をソース電極６１として図示している。
【００４８】
次いで、例えば、スピンコート法を用いて全面に感光性樹脂を塗布して層間絶縁膜２６とし、この層間絶縁膜２６を所定のマスクを用いて露光した後、所定の現像液を用いて現像することによって、ソース電極６１の分岐線６３に対するコンタクトホール２７を形成する。
なお、図においては、便宜的に共通ソース線６１に対してコンタクトホール２７が形成されている。
【００４９】
次いで、例えば、スパッタ法によりＡｌ膜を全面に堆積させたのち、通常のフォトエッチ工程を用いて所定の形状にパターニングすることによって、コンタクトホール２７を介してソース電極６１の分岐線６３に接続する分割下部電極６４を形成する。
【００５０】
次いで、マスク蒸着法を用いて画素開口部の底部に露出している分割下部電極６４を覆う有機ＥＬ層２９を形成したのち、再びマスク蒸着法を用いて有機ＥＬ層２９を覆う厚さが、例えば、１０ｎｍのＡｌ膜と厚さが、例えば、３０ｎｍのＩＴＯ膜を順次堆積させて共通上部電極６５を形成し、各分割下部電極６４に対応する領域がそれぞれ分割画素部６６〜６９となる。
【００５１】
図９参照  
図９は、このようにして作製したパネルの１サブピクセルを示す概略的要部平面図であり、この状態で点灯試験を行い、ゴミの混入、蒸着マスクの基板接触による傷、基板洗浄不足による残渣等に起因する共通上部電極６５と分割下部電極６４との間の接触ショートによる画素欠陥の有無を調べる。
【００５２】
図１０参照  
図１０は、画素欠陥が発見された場合のリペア方法の説明図であり、画素欠陥が生じた分割画素部６９と画素回路３４との接続であるソース電極６１の分岐線６３を、例えば、絶縁性基板１１側からのレーザ照射により溶断して切断することによって、電流のリークを抑えることができる。
【００５３】
この実施例３においても、実施例１と全く同様に長期間にわたる信頼性が確保されるとともに、画質が低下することがない。
なお、実施例３は、トップエミッション型であり、画素回路部上にも分割画素部６６を設けているので開口率を大きくすることができる。
【実施例４】
【００５４】
次に、図１１を参照して、本発明の実施例４のトップエミッション型有機ＥＬ表示装置を説明するが、素子構造自体は従来のトップエミッション型有機ＥＬ表示装置と同様であるので平面図のみ示す。
図１１参照
図１１は、本発明の実施例４の１サブピクセルを示す概略的要部平面図であり、通常の１サブピクセル構成を細くして３つの分割画素部７１〜７３を形成し、それぞれを独立したＴＦＴを含む分割画素回路７４〜７６を介して同一のゲートライン４１、データライン４２、電源ライン４３に接続したものである。
【００５５】
画素欠陥が発見された場合、実施例２と同様に、画素欠陥が生じた分割画素部７１〜７３に接続した画素回路７４〜７６のＴＦＴを機能させないようにゲートライン４１、データライン４２、電源ライン４３との接続部の全部乃至はいずれかをレーザ溶断により切断すれば良い。
【００５６】
この実施例４においても、実施例１と全く同様に長期間にわたる信頼性が確保されるとともに、画質が低下することがなく、また、実施例２と同様に画素回路不良に起因する短絡が発生しても、画素部の欠陥と同様にリペアすることができ、さらに、実施例３と同様に、画素回路部上にも有効画素領域を設けているので開口率を大きくすることができる。
【００５７】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例において示した有機ＥＬ層を構成する材料及び層構造は単なる一例にすぎず、発光色に応じて有機層の材料は公知の有機ＥＬ材料の中から適宜選択するものである。
【００５８】
また、上記の各実施例においては、ＴＦＴを構成する島状シリコン層をＣＶＤ法によって堆積した多結晶シリコン層によって構成しているが、まず、アモルファスシリコン膜を形成したのち、レーザアニール法等により結晶化して多結晶シリコン膜としても良いものである。
【００５９】
また、上記の実施例１，２，４においては１サブピクセルを３分割し、実施例３においては４分割しているが、分割数は任意であり、例えば、２分割でも良いものである。
【００６０】
また、上記の実施例１，２においては、分割下部電極としてＩＴＯを用いているが、ＩＴＯに限られるものではなく、ＩＴＯと同様に透光性を有するＩＺＯ或いはＺｎＯ等の他の酸化物導電材料を用いても良いものである。
【００６１】
また、上記の実施例３，４においては、分割下部電極としてＡｌを用いているが、Ａｌに限られるものではなく、ＡｌＮｄ，Ｍｏ等の金属や、ＩＴＯ、ＩＺＯ或いはＺｎＯ等のの酸化物導電材料を用いても良いものである。
【００６２】
また、上記の各実施例においては、点灯試験を何時行うかについては言及していないが、共通上部電極の形成直後に行っても良いし、あるいは、絶縁性基板１１にガラス基板からなる第２基板をＵＶ接着剤を用いて貼り合わせたのちに行っても良い。
【００６３】
また、上記の各実施例においては、アクティブ素子としてＴＦＴを用いているが、ＴＦＴに限られるものではなく、例えば、他の３端子型のスイッチング素子を用いても良いものである。
【００６４】
また、上記の各実施例においては、ＲＧＢ発光素子を組み合わせたフルカラーの表示装置として説明しているが、単色表示装置或いは複数の色を適当に組み合わせたカラー表示装置としても良いものである。
【００６５】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  有機エレクトロルミネッセンス素子と電源ラインとの接続を制御するアクティブ素子３を画素１毎に有する有機エレクトロルミネッセンス表示装置において、前記画素１を２分割以上分割し、前記分割された各分割部２に別個の電流供給配線が接続されるとともに、前記分割部２の内の不良分割部５と前記アクティブ素子３との接続配線４の内の少なくとも１つが遮断されていることを特徴とする有機エレクトロルミネッセンス表示装置。
（付記２）  上記画素１が色毎のサブピクセルから構成されるとともに、前記各サブピクセルを２分割以上分割したことを特徴とする付記１記載の有機エレクトロルミネッセンス表示装置。
（付記３）  上記各分割部２が同一のアクティブ素子３に接続され、前記同一のアクティブ素子３から電流が供給されることを特徴とする付記１または２に記載の有機エレクトロルミネッセンス表示装置。
（付記４）  上記各分割部２毎に別個のアクティブ素子３が接続され、前記別個のアクティブ素子３から前記各分割部２へ電流が供給されることを特徴とする付記１または２に記載の有機エレクトロルミネッセンス表示装置。
（付記５）  上記遮断された接続配線４が、電源ラインへの接続配線４であることを特徴とする付記３または４に記載の有機エレクトロルミネッセンス表示装置。
（付記６）  上記遮断された接続配線４が、電源ライン以外への接続配線４であることを特徴とする付記４記載の有機エレクトロルミネッセンス表示装置。
（付記７）  上記有機エレクトロルミネッセンス素子が発光を上部電極方向から取り出すトップエミッション型有機エレクトロルミネッセンス素子であるとともに、上記アクティブ素子３上にも有効画素部が延在していることを特徴とする付記１乃至６のいずれか１に記載の有機エレクトロルミネッセンス表示装置。
（付記８）  上記接続配線４との遮断部６が、溶断によるものであることを特徴とする付記１乃至７のいずれか１に記載の有機エレクトロルミネッセンス表示装置。
【産業上の利用可能性】
【００６６】
本発明の活用例としては、二次元マトリクス状の表示装置が典型的なものであるが、マトリクス状表示装置に限られるものではなく、ムード照明用光源等の大型単一光源にも適用されるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のボトムエミッション型有機ＥＬ表示装置の途中までの製造工程の説明図である。
【図３】本発明の実施例１のボトムエミッション型有機ＥＬ表示装置の図２以降の製造工程の説明図である。
【図４】１サブピクセルを示す概略的要部平面図である。
【図５】画素欠陥が発見された場合のリペア方法の説明図である。
【図６】本発明の実施例２の１サブピクセルを示す概略的要部平面図である。
【図７】画素欠陥が発見された場合のリペア方法の説明図である。
【図８】本発明の実施例３のトップエミッション型有機ＥＬ表示装置の製造工程の説明図である。
【図９】１サブピクセルを示す概略的要部平面図である。
【図１０】画素欠陥が発見された場合のリペア方法の説明図である。
【図１１】本発明の実施例４の１サブピクセルを示す概略的要部平面図である。
【図１２】従来のＴＦＴを用いた有機ＥＬディスプレイの画素回路構成図である。
【図１３】有機ＥＬディスプレイの要部平面図である。
【図１４】図１３に示したサブピクセルの概略的断面図である。
【図１５】従来の画素欠陥の説明図である。
【符号の説明】
【００６８】
１  画素
２  分割部
３  アクティブ素子
４  接続配線
５  不良分割部
６  遮断部
１１  絶縁性基板
１２  バッファ層
１３  島状多結晶シリコン層
１４  ゲート絶縁膜
１５  ゲート電極
１６  ソース領域
１７  ドレイン領域
１８  チャネル層
１９  層間絶縁膜
２０  コンタクトホール
２１  コンタクトホール
２２  ソース電極
２３  共通ソース線
２４  分岐線
２５  ドレイン電極
２６  層間絶縁膜
２７  コンタクトホール
２８  分割下部電極
２９  有機ＥＬ層
３０  共通上部電極
３１  分割画素部
３２  分割画素部
３３  分割画素部
３４  画素回路
３５  ショート箇所
３６  溶断部
４１  ゲートライン
４２  データライン
４３  電源ライン
５１  分割画素部
５２  分割画素部
５３  分割画素部
５４  分割画素回路
５５  分割画素回路
５６  分割画素回路
５７  ショート箇所
５８  溶断部
５９  溶断部
６０  溶断部
６１  ソース電極
６２  共通ソース線
６３  分岐線
６４  分割下部電極
６５  共通上部電極
６６  分割画素部
６７  分割画素部
６８  分割画素部
６９  分割画素部
７０  溶断部
７１  分割画素部
７２  分割画素部
７３  分割画素部
７４  分割画素回路
７５  分割画素回路
７６  分割画素回路
８１  ゲートライン
８２  データライン
８３  容量ライン
８４  電源ライン
８５  接地ライン
９１  ＴＦＴ
９２  保持容量
９３  ＴＦＴ
９４  有機ＥＬ素子
９５  画素回路
９６  サブピクセル
９７  サブピクセル
９８  サブピクセル
１０１  絶縁性基板
１０２  バッファ層
１０３  チャネル層
１０４  ゲート絶縁膜
１０５  ゲート電極
１０６  ソース領域
１０７  ドレイン領域
１０８  層間絶縁膜
１０９  コンタクトホール
１１０  コンタクトホール
１１１  ソース電極
１１２  ドレイン電極
１１３  平坦化絶縁膜
１１４  コンタクトホール
１１５  下部電極
１１６  有機エレクトロルミネッセンス層
１１７  上部電極
１１８  突起部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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