(57)【要約】【課題】複数の半導体チップを積層する時ボンディングワイヤーの不安定性を克服して軽薄・短小化を具現する。【解決手段】半導体素子パッケージ100は、上面に複数の基板パッド111a、111bを具備する基板110と、基板上に積層される複数の半導体チップとして、各半導体チップは各半導体チップに共通信号が印加される共通ピンと電気的に連結されたチップパッド121を具備する複数の半導体チップ120、140と、基板上に積層されてチップパッドと電気的に連結された接続配線を具備して、各半導体チップの共通ピンはチップパッドを経由して接続配線に電気的に集結されて、接続配線は基板パッドと電気的に連結されたインターポーザチップを含む。【選択図】図１
2006186375.tif 000002
【特許請求の範囲】
【請求項１】
上面に複数の基板パッドを具備する基板と、
前記基板上に積層される複数の半導体チップとして、前記各半導体チップは前記各半導体チップに共通信号が印加される共通ピンと、前記共通ピンに電気的に連結されたチップパッドとを具備する複数の半導体チップと、
前記基板上に積層されて前記チップパッドと電気的に連結された接続配線を具備するインターポーザチップを含み、
前記各半導体チップの前記共通ピンは前記チップパッドを経由して前記接続配線に電気的に集結されて、前記接続配線は前記基板パッドと電気的に連結されたことを特徴とする半導体素子パッケージ。
【請求項２】
前記半導体チップは直接接近テストのためのチップ選択ピンを具備することを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項３】
前記チップ選択ピンは前記基板と電気的に連結されることを特徴とする請求項２に記載の半導体素子パッケージ。
【請求項４】
前記半導体チップに対して直接接近テスト時に、テスト対象ではない前記半導体チップには前記チップ選択ピンを介して高いインピーダンスが印加されることを特徴とする請求項２に記載の半導体素子パッケージ。
【請求項５】
前記接続配線と前記基板パッドはボンディングワイヤーにより電気的に連結されることを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項６】
前記チップパッドと前記接続配線はボンディングワイヤーにより電気的に連結されることを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項７】
前記インターポーザチップはウエーハ、フレキシブル印刷回路基板または印刷回路基板を利用して形成されたことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項８】
前記接続配線は単層または多層で構成されたことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項９】
前記接続配線は、
前記チップパッドとボンディングワイヤーにより電気的に連結される第１ボンディングパッドと、前記基板パッドとボンディングワイヤーにより電気的に連結される第２ボンディングパッドと、前記第１ボンディングパッドと前記第２ボンディングパッドを電気的に連結する配線を含むことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項１０】
前記複数の半導体チップはメモリーチップまたはロジック・アナログチップであることを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項１１】
前記複数の半導体チップのうちロジック・アナログチップは前記基板上に最下層または最上層に位置することを特徴とする請求項１０に記載の半導体素子パッケージ。
【請求項１２】
前記共通ピンはデータピンまたはアドレスピンの少なくともいずれか一方であることを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項１３】
前記半導体チップの共通ピンを除いた残りの独立ピンは前記基板パッドと直接ワイヤーにより電気的に連結され、前記インターポーザチップの接続配線を経由して前記基板パッドと電気的に連結されることを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項１４】
前記独立ピンは電力ピン、グラウンドピンまたはチップ選択ピンであることを特徴とする請求項１３に記載の半導体素子パッケージ。
【請求項１５】
基板パッドを具備した基板と、接続配線を具備したインターポーザチップと、第１チップパッドを具備した第１半導体チップと、第２チップパッドを具備した第２半導体チップで構成された複数の積層構造物を含み、
前記接続配線は前記基板、前記第１チップパッド及び前記第２チップパッドを電気的に連結することを特徴とする半導体素子パッケージ。
【請求項１６】
前記第１チップパッドは前記第１半導体チップの第１共通ピンと対応し、
前記第２チップパッドは前記第２半導体チップの第２共通ピンと対応することを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項１７】
前記第１及び第２共通ピンはデータピンまたはアドレスピンの少なくともいずれか一方であることを特徴とする請求項１６に記載の半導体素子パッケージ。
【請求項１８】
前記インターポーザチップは前記第１及び第２半導体チップ間に配置されて、前記第１及び第２半導体チップのうち下に位置する半導体チップは前記基板上に配置されることを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項１９】
前記接続配線は、
前記チップパッドとボンディングワイヤーにより電気的に連結される第１ボンディングパッドと、前記基板パッドとボンディングワイヤーにより電気的に連結される第２ボンディングパッドと、前記第１ボンディングパッドと前記第２ボンディングパッドを電気的に連結する配線を含むことを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項２０】
基板上に積層された複数の半導体チップ内にインターポーザチップを配置する段階と、
前記各半導体チップの共通信号を前記インターポーザチップに集結する段階と、
前記インターポーザチップと前記基板間に前記共通信号を連結する段階とを含むことを特徴とする半導体素子パッケージの製造方法。
【請求項２１】
前記インターポーザチップは少なくとも２個の前記半導体チップ間に位置することを特徴とする請求項２０に記載の半導体素子パッケージの製造方法。
【請求項２２】
前記共通信号を集結する段階は前記半導体チップのチップパッドと前記インターポーザチップのボンディングパッドを電気的に連結する段階であることを特徴とする請求項２０に記載の半導体素子パッケージの製造方法。
【請求項２３】
前記共通信号を連結する段階は前記インターポーザチップのボンディングパッドと前記基板の基板パッドを電気的に連結する段階であることを特徴とする請求項２０に記載の半導体素子パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子パッケージ及びその製造方法に係り、より具体的には複数の半導体チップが積層された半導体素子パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型・軽量・薄形化を実現するキーテクノロジーの一つである、半導体チップの高密度実装を実現するために、半導体装置ではこれまでにも種々なパッケージング技術が開発されてきた。
【０００３】
マザーボードへの実装に必要な面積を低減させるための、半導体装置のパッケージ構造に関する技術として、ＤＩＰ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ）等のピン挿入方式パッケージ、ＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）等の外周のリードによる表面実装パッケージ、またＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等のパッケージ下面に格子形状に外部出力端子を配置したパッケージ、といったような技術が開発されてきた。また、半導体チップに対するパッケージの面積比率を低減させることによって高密度実装を実現する技術として、基板配線の微細化による外部出力端子の狭ピッチ化及びパッケージサイズの縮小化が企図されてきた。
【０００４】
また、複数の半導体チップを集めて、単一のパッケージ内に実装するマルチチップパッケージ、マルチチップパッケージのうちでも、さらに高密度実装を実現するために複数の半導体チップを積層実装したチップスタックドパッケージのような技術が開発されてきた。また、マルチチップパッケージのうちでも、それぞれ他の機能を有する複数の半導体チップを単一のパッケージに密封してシステム化を実現することは、システムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ、ＳＩＰ）と呼ばれて、開発が進められてきた。
【０００５】
一方、電子機器の小型・軽量・薄形化を実現する方法として、半導体チップの高密度パッケージング・実装とは別途の方法が注目されている。これは、従来、相異なる半導体チップだったメモリー、ロジック、アナログのような回路を混在させて、単一のチップにシステム機能を集積させた、システムオンチップ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ、ＳＯＣ）を利用した方法である。
【０００６】
しかし、メモリー、ロジックのような回路を一つのチップに集積させる場合には、メモリー回路は低電圧化が困ることと、ロジック回路で発生するノイズ対策が必要であるということ等の問題がある。また、従来バイポーラーで製造されてきたアナログ回路を混在させる場合、メモリー、ロジックと等しいＣＭＯＳで製作することは困るようになる。
【０００７】
そのため、システムオンチップに代わって、同等な機能を短期間、低費用で開発することが可能なシステムインパッケージが注目されている。
【０００８】
従来の半導体チップの場合、システムインパッケージのための製品化を念頭に置かないでチップパッドなどの位置を決定して半導体チップをデザインする場合が大部分である。したがって、このような半導体チップを印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、ＰＣＢ）にボンディングワイヤーで電気的に連結する場合、ボンディングワイヤーどうし接触して短絡されたり印刷回路基板の回路が非常に複雑になったりするためこれによってルーティング（ｒｏｕｔｉｎｇ）が困難になるといった問題が発生する。
【０００９】
また、複数の半導体チップを積層するシステムインパッケージの構造で、半導体チップと印刷回路基板間の電気的接続をワイヤーボンディングで実施する場合、半導体チップサイズが大きい順で積層される。これは、上に重なった半導体チップが下の半導体チップのチップパッドと干渉しないようにするためである。印刷回路基板上の基板パッドは、最下段に位置する半導体チップ外側に配置されているため、最上段と最下段の半導体チップサイズに差があれば、上段の半導体チップのチップパッドと印刷回路基板の基板パッド間の距離が長くなり、必然的にボンディングワイヤーの長さも長くなるようになる。ボンディングワイヤーの長さが長くなれば、ワイヤー強度が低下して、ワイヤー自体重さによりワイヤーの垂れ下がりが発生する。
【００１０】
システムインパッケージに実装される半導体チップではメモリー半導体チップとロジック・アナログ半導体チップが使われる。メモリー半導体チップとロジック・アナログ半導体チップを基板上に積層する場合、一般的にメモリー半導体チップに比べてロジック・アナログ半導体チップのピン（ｐｉｎ）数が多いため、メモリー半導体チップからのボンディングワイヤーとロジック・アナログ半導体チップからのボンディングワイヤーが相互に絡まる場合がある。
【００１１】
このようなシステムインパッケージの軽薄・短小化だけでなくシステムインパッケージの高品質を確保するためにシステムインパッケージを構成する各半導体チップに対して直接接近テスト（ｄｉｒｅｃｔ  ａｃｃｅｓｓ  ｔｅｓｔ）を実施することができる方案が提示される必要がある。
【特許文献１】特開２００４−２３５３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、複数の半導体チップを積層する時ボンディングワイヤーの不安定性を克服して軽薄・短小化を具現することができる半導体素子パッケージ及びその製造方法を提供することにある。
【００１３】
本発明が解決しようとする技術的課題は以上に言及した技術的課題で制限されるものではなく、言及されないまた他の技術的課題は下記の記載から当業者によって明確に理解することができる。
【課題を解決するための手段】
【００１４】
前記技術的課題を達成するための本発明の一実施形態による半導体素子パッケージは、上面に複数の基板パッドを具備する基板と、前記基板上に積層される複数の半導体チップであって、前記各半導体チップは前記各半導体チップに共通信号が印加される共通ピンと電気的に連結されたチップパッドを具備する複数の半導体チップと、前記基板上に積層されて前記チップパッドと電気的に連結された接続配線を具備して、前記各半導体チップの前記共通ピンは前記チップパッドを経由して前記接続配線に電気的に集結されて、前記接続配線は前記基板パッドと電気的に連結されたインターポーザチップを含む。
【００１５】
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１６】
上述したように本発明による半導体素子パッケージによれば、複数の半導体チップを積層する時ボンディングワイヤーの不安定性を克服し、軽薄・短小化を具現することができて、追加設備を用意する必要なしに各半導体チップに対する直接接近テストを具現することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の利点及び特徴、そしてそれらを達成するための方法は、添付されている図面と共に詳細に後述する実施形態を参照することによって明確になる。しかし本発明は以下で開示する実施形態に限られるものでなく相異なる多様な形態で具現することができ、単に本実施形態は本発明の開示が完全なように開示したもので、本発明が属する技術分野において通常の知識を有する者が発明の範ちゅうを完全に理解するために提供するものであって、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体にかけて同一の参照符号は同一の構成要素を示している。
【００１８】
以下、本発明をさらに具体的に説明するために本発明による実施形態を、添付図面を参照しながらより詳細に説明する。
【００１９】
図１は本発明の一実施形態による半導体素子パッケージを上から見下ろした平面図である。そして、図２は図１の半導体素子パッケージをII−II’線で切った断面図である。
【００２０】
図１及び図２に示したように、本発明の一実施形態による半導体素子パッケージ１００は、基板１１０を積層ベースにして、半導体チップ１２０、インターポーザチップ（ｉｎｔｅｒｐｏｓｅｒ  ｃｈｉｐ）１３０及び半導体チップ１４０が順次積層された構成を有している。また、基板１１０と半導体チップ１２０との間、半導体チップ１２０とインターポーザチップ１３０との間、及びインターポーザチップ１３０と半導体チップ１４０との間は、それぞれ、接着層５０で接着されている。
【００２１】
ここで、基板１１０は、無機物で構成される薄板などの絶縁層に配線層を形成したものが利用される。基板１１０上に形成された配線層としては、半導体チップ１２０及び半導体チップ１４０と電気的に接続するための基板パッド１１１がある。基板パッド１１１は、外部と電気的に連結されるための外部引出電極（Ｉ／Ｏ  ｅｌｅｃｔｒｏｄｅ）の電極パッドであって、またワイヤーボンディングを行うためのボンディングパッドとして利用されるものである。このような基板パッド１１１は半導体チップ１２０及び半導体チップ１４０の共通ピンと電気的に連結される。また、基板１１０上の配線層で半導体チップ１２０及び半導体チップ１４０と電気的に接続するための基板パッド１１１ａ、１１１ｂがある。基板パッド１１１ａは半導体チップ１２０のチップ選択ピンと電気的に連結しており、基板パッド１１１ｂは半導体チップ１４０のチップ選択ピンと電気的に連結している。これに関しては後で詳細に説明する。
【００２２】
そして、基板１１０を構成する無機物薄板としては、樹脂フィルム、樹脂を含浸させたガラス繊維基材、セラミック等を好適に利用することができる。また、このような基板１１０としてはリードフレーム（ｌｅａｄｆ  ｒａｍｅ）またはボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等を利用することができる。
【００２３】
半導体チップ１２０は上面に形成された配線（図示せず）と、これら配線と連結された共通ピン（図示せず）と、これら配線と連結された独立ピン（図示せず）と、上面縁に沿って形成されたチップパッド１２１、１２１’を具備する。
【００２４】
半導体チップ１２０はシリコーン基板上にトランジスタなどの機能素子（回路素子）が形成された構成を有することができる。ここで、半導体チップ１２０はメモリーチップまたはロジック・アナログチップで構成することができる。そして、共通ピンは機能素子を構成するデータピン（ｄａｔａ  ｐｉｎ）またはアドレスピン（ａｄｄｒｅｓｓ  ｐｉｎ）の少なくともいずれか一方に該当し、独立ピンは機能素子を構成する電力ピン（ｐｏｗｅｒ  ｐｉｎ）、グラウンドピン（ｇｒｏｕｎｄ  ｐｉｎ）またはチップ選択ピン（ｃｈｉｐ  ｓｅｌｅｃｔ  ｐｉｎ）等に該当する。
【００２５】
チップパッド１２１、１２１’は半導体チップ１２０と外部を電気的に連結する外部引出電極の電極パッドであって、またワイヤーボンディングを行うためのボンディングパッドとして利用される。本発明の一実施形態によるチップパッド１２１は半導体チップ１２０の共通ピンと電気的に連結されて、インターポーザチップ１３０の第１ボンディングパッド１３１と電気的に連結される。また、本発明の一実施形態によるチップパッド１２１’は半導体チップ１２０のチップ選択ピンと電気的に連結されて、基板１１０の基板パッド１１１ａと電気的に連結される。図１及び図２に示した本実施形態においてはチップパッド１２１’が基板パッド１１１ａと直接ボンディングワイヤー１０により電気的に連結されると説明したが本発明はこれに限られず、チップパッド１２１’はインターポーザチップ１３０の接続配線を経由して基板パッド１１１ａと電気的に連結される。そして、チップ選択ピンを除いた独立ピンは図示しなかったが、チップ選択ピンと同じく半導体チップ１２０のチップパッドから基板パッドと直接ボンディングワイヤーにより電気的に連結されたり、インターポーザチップ１３０の接続配線を経由して基板パッドと電気的に連結されたりすることができる。
【００２６】
半導体チップ１２０の配線層はチップパッド１２１、１２１’部分を除いて、ＳｉＮまたはポリイミドなどで構成された絶縁膜で保護されることが望ましい。
【００２７】
また、半導体チップ１４０も半導体チップ１２０と同じく、上面に形成された配線（図示せず）と、これら配線と連結された共通ピン（図示せず）と、これら配線と連結された独立ピン（図示せず）と、上面縁に沿って形成されたチップパッド１４１、１４１’を具備する。
【００２８】
半導体チップ１４０はシリコーン基板上にトランジスタなどの機能素子（回路素子）が形成された構成を有することができる。ここで、半導体チップ１４０はメモリーチップまたはロジック・アナログチップで構成されることができる。そして、共通ピンは機能素子を構成するデータピンまたはアドレスピンの少なくともいずれか一方に該当し、独立ピンは機能素子を構成する電力ピン、グラウンドピンまたはチップ選択ピン等に該当する。
【００２９】
チップパッド１４１、１４１’は半導体チップ１４０と外部を電気的に連結する外部引出電極の電極パッドであって、またワイヤーボンディングを行うためのボンディングパッドとして利用される。本発明の一実施形態によるチップパッド１４１は半導体チップ１４０の共通ピンと電気的に連結されて、インターポーザチップ１３０の第３ボンディングパッド１３３と電気的に連結される。また、本発明の一実施形態によるチップパッド１４１’は半導体チップ１４０のチップ選択ピンと電気的に連結されて、基板１１０の基板パッド１１１ｂと電気的に連結される。図１及び図２に示した本実施形態においてはチップパッド１４１’が基板パッド１１１ｂと直接ボンディングワイヤー１０により電気的に連結されると説明したが本発明はこれに限られず、チップパッド１４１’はインターポーザチップ１３０の接続配線を経由して基板パッド１１１ｂと電気的に連結される。そして、チップ選択ピンを除いた独立ピンは図示しなかったが、チップ選択ピンと同じく半導体チップ１４０のチップパッドから基板パッドと直接ボンディングワイヤーにより電気的に連結されたり、インターポーザチップ１３０の接続配線を経由して基板パッドと電気的に連結されたりすることができる。
【００３０】
半導体チップ１４０の配線層はチップパッド１４１、１４１’部分を除いて、ＳｉＮまたはポリイミドなどで構成された絶縁膜で保護されることが望ましい。
【００３１】
インターポーザチップ１３０は、ウエーハで構成されたダミー半導体チップとして形成されることができる。ここで、ダミー半導体チップとは、機能素子が形成されていない半導体チップをいう。また、インターポーザチップ１３０はフレキシブル印刷回路基板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、ＦＰＣ）または印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、ＰＣＢ）で構成されることができる。
【００３２】
このようなインターポーザチップ１３０の一面には単層または多層で構成された接続配線が形成されている。このような接続配線は、外部と電気的に連結されるための第１ボンディングパッド１３１、第２ボンディングパッド１３２、第３ボンディングパッド１３３及び配線２０を含む。
【００３３】
第１ボンディングパッド１３１は半導体チップ１２０のチップパッド１２１と電気的に連結される。第１ボンディングパッド１３１とチップパッド１２１はボンディングワイヤー１０を利用して電気的に連結されることができる。第３ボンディングパッド１３３は半導体チップ１４０のチップパッド１４１と電気的に連結される。第３ボンディングパッド１３３とチップパッド１４１はボンディングワイヤー１０を利用して電気的に連結される。第２ボンディングパッド１３２は基板１１０の基板パッド１１１と電気的に連結される。第２ボンディングパッド１３２と基板パッド１１１はボンディングワイヤー１０を利用して電気的に連結される。
【００３４】
本発明の一実施形態において、半導体チップ１２０、インターポーザチップ１３０、半導体チップ１４０が順次に積層されているので、第１ボンディングパッド１３１は半導体チップ１２０に近い側に配置されて、第３ボンディングパッド１３３は第１ボンディングパッド１３１よりも半導体チップ１４０に近い側に配置されることが望ましい。
【００３５】
配線２０は第１ボンディングパッド１３１、第２ボンディングパッド１３２、第３ボンディングパッド１３３を電気的に連結する。したがって、半導体チップ１２０の共通ピンはチップパッド１２１と第１ボンディングパッド１３１を経由して第２ボンディングパッド１３２と電気的に連結されて、半導体チップ１４０の共通ピンはチップパッド１４１と第３ボンディングパッド１３３を経由して第２ボンディングパッド１３２と電気的に連結される。
【００３６】
このように各半導体チップ１２０、１４０の共通ピンとのボンディングワイヤーはインターポーザチップ１３０の接続配線に集結されて、インターポーザチップ１３０の接続配線と基板１１０の基板パッド１１１は電気的に連結される。したがって、従来多層に積層された半導体素子パッケージで、各半導体チップのデータピンまたはアドレスピンが個別的に基板とワイヤーボンディングされる時には各半導体チップのデータピンまたはアドレスピンの数だけワイヤーとそれに該当する基板パッドが必要であった。したがって、ワイヤーの長さが長くなりワイヤーが垂れ下がったり、多くの数のワイヤーのためワイヤーどうし接触して短絡したり基板パッドのための広い空間が必要であってパッケージの軽薄・短小化を具現しにくいという問題があった。本発明の一実施形態による半導体素子パッケージ１００は、各半導体チップに共通的に信号が印加される共通ピンをインターポーザチップに電気的に連結した後インターポーザチップと基板は電気的に接続することによって、使われるワイヤー数を減少させることができて、また各半導体チップがインターポーザチップを経由して基板と電気的に接続されるのでワイヤーの長さが長くなることを防止することができる。また、共通ピンを一つでまとめて基板と連結するようになって基板パッドの数を明確に減らすことができるのでパッケージの軽薄・短小化を具現することができる。
【００３７】
インターポーザチップ１３０の接続配線の構成は前記に限られるものではなく、例えば配線２０に直接ワイヤーボンディングすることができる場合には接続配線にボンディングパッドを形成する必要はない。また、ボンディングパッドだけで接続配線を構成して、一つのボンディングパッド上に複数のボンディングワイヤーを接合させることもできる。
【００３８】
本発明の一実施形態において、第１ボンディングパッド１３１はインターポーザチップ１３０の外周辺に沿って配置されている。また、第３ボンディングパッド１３３は第１ボンディングパッド１３１の内側で半導体チップ１４０の外周辺に沿って配置されている。また、配線２０は相互に交差しないように第３ボンディングパッド１３３から第１ボンディングパッド１３１に向かって放射線形状に配線されていて、第２ボンディングパッド１３２は配線２０上に形成されることができる。また、接続配線の表面は第１ボンディングパッド１３１、第２ボンディングパッド１３２及び第３ボンディングパッド１３３を残して絶縁膜で封止することが望ましい。
【００３９】
先に説明したように、インターポーザチップ１３０はウエーハ、フレキシブル印刷回路基板または印刷回路基板を用いて形成することができる。特に、インターポーザチップ１３０が半導体チップ１２０または半導体チップ１４０を形成する時に利用されるウエーハと等しい材質及び構造のウエーハを利用して形成することができる。また、半導体チップ１２０または半導体チップ１４０に配線層を形成する時と等しいプロセスと装置で、インターポーザチップ１３０上に第１ボンディングパッド１３１、第２ボンディングパッド１３２、第３ボンディングパッド１３３及び配線２０を形成することができる。したがって、インターポーザチップ１３０の形成に半導体チップ１２０または半導体チップ１４０の形成と同様の材料や製造装置を利用することができるため、インターポーザチップ１３０の形成に要する製造費用及び製造時間の上昇を低く抑制することが可能である。また、ウエーハに接続配線を形成する時は、配線ピッチの最小値は１μｍ以下とすることが可能であるため、インターポーザチップ１３０の接続配線の配線ピッチも１μｍ以下に微細に形成することが可能である。
【００４０】
本発明の一実施形態に使われるボンディングワイヤーでは金、金合金、アルミニウムまたはアルミニウム合金を用いることができ、キャピラリーボンディング（ｃａｐｉｌｌａｒｙ  ｂｏｎｄｉｎｇまたはｂａｌｌ  ｂｏｎｄｉｎｇ）またはウェッジボンディング（ｗｅｄｇｅ  ｂｏｎｄｉｎｇ）等のツール（ｔｏｏｌ）を用いて接合することができる。
【００４１】
本発明の一実施形態において、半導体チップのうちロジック・アナログチップは基板１１０上の積層構造で最下層または最上層に位置することが望ましい。一般的にメモリー半導体チップに比べてロジック・アナログチップのピン数はさらに多い。したがって、半導体チップのピン中の共通ピンはインターポーザチップ１３０を経由して基板１１０とワイヤーボンディングして残りの独立ピンは個別的に基板１１０とワイヤーボンディングするが、ロジック・アナログチップの独立ピンの数がメモリー半導体チップの独立ピンの数より多いので基板１１０上の積層構造で最下層または最上層にロジック・アナログチップを配置することによって他のボンディングワイヤーと接触して短絡される恐れを防止することができる。
【００４２】
以下、本発明の一実施形態による半導体素子パッケージのテストに対して説明する。
【００４３】
本発明の一実施形態による半導体素子パッケージ１００を構成する各半導体チップ１２０、１４０の特性をテストするために、直接接近テストを用いることができる。先に説明したように、本発明の半導体素子パッケージ１００を構成する各半導体チップ１２０、１４０の共通ピンは各チップパッド１２１、１４１と連結されて、各チップパッド１２１、１４１はボンディングワイヤー１０によりインターポーザチップ１３０の接続配線に集結されて、このような接続配線は基板パッド１１１とボンディングワイヤー１０により電気的に連結されている。そして、各半導体チップ１２０、１４０のチップ選択ピンは各チップパッド１２１’、１４１’と連結されて、各チップパッド１２１’、１４１’はボンディングワイヤー１０により各基板パッド１１１ａ、１１１ｂと電気的に連結されている。
【００４４】
したがって、半導体チップ１２０を直接接近テストしようとする場合、まずチップパッド１４１’と連結されたチップ選択ピンに高いインピーダンス（ｈｉｇｈ  ｉｍｐｅｄｅｎｃｅ）を印加して半導体チップ１４０をフローティング（ｆｌｏａｔｉｎｇ）させる。その後、インターポーザチップ１３０の第２ボンディングパッド１３２にテスト信号を印加すれば半導体チップ１２０に対してだけ直接接近テストをすることができる。
【００４５】
反対に、半導体チップ１４０を直接接近テストしようとする場合、まずチップパッド１２１’と連結されたチップ選択ピンに高いインピーダンス（ｈｉｇｈ  ｉｍｐｅｄｅｎｃｅ）を印加して半導体チップ１２０をフローティング（ｆｌｏａｔｉｎｇ）させる。その後、インターポーザチップ１３０の第２ボンディングパッド１３２にテスト信号を印加すれば半導体チップ１４０に対してだけ直接接近テストをすることができる。
【００４６】
このように、本発明の一実施形態による半導体素子パッケージ１００は各半導体チップ１２０、１４０の共通ピンとのボンディングワイヤー１０がインターポーザチップ１３０の接続配線に集結された後、インターポーザチップ１３０の接続配線と基板パッド１１１をボンディングワイヤー１０により電気的に連結することによって、パッケージの軽薄・短小化を具現することができるようになった。これだけでなく、本発明の半導体素子パッケージ１００の構造によれば、半導体チップ１２０、１４０の高品質を確保するための直接接近テストのテスト適用範囲を広げることができて、既存の一つの半導体チップで構成された半導体素子パッケージに対する直接接近テストプログラムをそのまま用いて各半導体チップを個別的にテストできるので追加設備を具備する必要がなくて工程単価を低めることができる。また、各半導体チップを個別的にテストするためにチップ選択ピンを形成することによって、さらに各半導体チップ上にテスト信号のバイパス（ｂｙｐａｓｓ）のためのロジック回路を形成する必要がない。
【００４７】
また、本発明の一実施形態による半導体素子パッケージ１００の構造で、半導体チップがロジック・アナログチップである場合、バーンインテスト（ｂｕｒｎ−ｉｎ  ｔｅｓｔ）で半導体チップが高い電圧を耐えることができるようにトレラント引出電極（ｔｏｌｅｒａｎｔ  Ｉ／Ｏ  ｅｌｅｃｔｒｏｄｅ）を用いることができる。
【００４８】
以下、図３及び図４を参照して本発明の他の実施形態を説明する。図３は本発明の他の実施形態による半導体素材パッケージを上から見下ろした平面図であって、図４は図３の半導体素子パッケージのIV−IV’線で切った断面図である。説明の便宜上、図１及び図２に示した各部材と同一機能を有する部材は同一符号で示し、したがってその説明は省略する。本実施形態の半導体素子パッケージ３００は、図３及び図４に示したように、次を除いては基本的に等しい構造を有する。すなわち、図３及び図４に示したように、本実施形態の半導体チップパッケージ３００は半導体チップ１４０上に半導体チップ１５０がさらに積層されている構造である。半導体チップ１４０と半導体チップ１５０間には接着層５０が介在されている。
【００４９】
半導体チップ１５０は上面に形成された配線（図示せず）と、これら配線と連結された共通ピン（図示せず）と、これら配線と連結された独立ピン（図示せず）と、上面縁に沿って形成されたチップパッド１５１、１５１’を具備する。
【００５０】
半導体チップ１５０の配線はシリコーン基板上にトランジスタなどの機能素子（回路素子）が形成された構成を有する。ここで、半導体チップ１５０はメモリーチップまたはロジック・アナログチップで構成されることができる。そして、共通ピンは機能素子を構成するデータピンまたはアドレスピンの少なくともいずれか一方に該当し、独立ピンは機能素子を構成する電力ピン、グラウンドピンまたはチップ選択ピン等に該当する。
【００５１】
チップパッド１５１、１５１’は半導体チップ１５０と外部を電気的に連結する外部引出電極の電極パッドであって、またワイヤーボンディングを行うためのボンディングパッドとして利用されることができる。本発明の一実施形態によるチップパッド１５１は半導体チップ１５０の共通ピンと電気的に連結されて、インターポーザチップ１３０の第４ボンディングパッド１３４と電気的に連結される。また、本発明の一実施形態によるチップパッド１５１’は半導体チップ１５０のチップ選択ピンと電気的に連結されて、基板１１０の基板パッド１１１ｃと電気的に連結される。図３及び図４に示した本実施形態においてはチップパッド１５１’が基板パッド１１１ｃと直接ボンディングワイヤー１０により電気的に連結されると説明したが本発明はこれに限られず、チップパッド１５１’はインターポーザチップ１３０の接続配線を経由して基板パッド１１１ｃと電気的に連結されることができる。そして、チップ選択ピンを除いた独立ピンは図示しなかったが、チップ選択ピンと同じく半導体チップ１５０のチップパッドから基板パッドと直接ボンディングワイヤーにより電気的に連結されたり、インターポーザチップ１３０の接続配線を経由して基板パッドと電気的に連結されたりすることができる。
【００５２】
半導体チップ１５０の配線層はチップパッド１５１、１５１’部分を除いて、ＳｉＮまたはポリイミドなどで構成された絶縁膜で保護されることが望ましい。
【００５３】
インターポーザチップ１３０には先に説明したように、半導体チップ１５０のチップパッド１５１と電気的に連結される第４ボンディングパッド１３４が形成されている。したがって、インターポーザチップ１３０の接続配線は、第１ボンディングパッド１３１、第２ボンディングパッド１３２、第３ボンディングパッド１３３、第４ボンディングパッド１３４及び配線２０を含む。
【００５４】
ここで、配線２０は第１ボンディングパッド１３１、第２ボンディングパッド１３２、第３ボンディングパッド１３３及び第４ボンディングパッド１３４を電気的に連結する。
【００５５】
本実施形態の半導体素子パッケージ３００のテスト動作は先に説明したことと実質的に等しいのでその説明を省略する。
【００５６】
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須な特徴を変更しなくとも他の具体的な形態で実施できるということを理解することができることである。それゆえ以上で記述した実施形態はすべての面で例示的なことであって限定的でないことに理解しなければならない。
【産業上の利用可能性】
【００５７】
本発明の半導体素子パッケージ及びその製造方法は複数の半導体チップを積層するシステムインパッケージの構造等に適用できることである。但し、上で言及したシステムインパッケージの構造は例示に過ぎない。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態による半導体素子パッケージを上から見下ろした平面図である。
【図２】図１の半導体素子パッケージをII−II’線で切った断面図である。
【図３】本発明の他の実施形態による半導体素材パッケージを上から見下ろした平面図である。
【図４】図３の半導体素子パッケージのIV−IV’線で切った断面図である。
【符号の説明】
【００５９】
１０：ワイヤー
２０：配線
５０：接着層
１００：半導体素子パッケージ
１１０：基板
１１１、１１１ａ、１１１ｂ、１１１ｃ：基板パッド
１２０、１４０、１５０：半導体チップ
１２１、１２１’、１４１、１４１’、１５１、１５１’：チップパッド
１３０：インターポーザチップ
１３１：第１ボンディングパッド
１３２：第２ボンディングパッド
１３３：第３ボンディングパッド
１３４：第４ボンディングパッド
【図１】
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【図２】
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【図３】
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【図４】
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