(57)【要約】【課題】インダクタが基板に対する占有面積を縮小でき、且つインダクタの性能を改善することが可能な半導体装置を提供する。【解決手段】半導体基板１１の表面領域に素子分離領域１２が形成されている。素子分離領域１２の上方にスパイラル状のインダクタ１６が形成されている。インダクタ１６の内径よりも内側に一定の電位が供給される導電領域１１ａが形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面領域に形成された素子分離領域と、
前記素子分離領域の上方に形成されたスパイラル状のインダクタと、
前記インダクタの内径よりも内側に形成され、一定の電位が供給される導電領域と
を具備することを特徴とする半導体装置。
【請求項２】
前記導電領域は、前記半導体基板に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電領域は、前記素子分離領域上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記導電領域上に形成され、積層された複数の配線をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記導電領域は、前記インダクタの外形とほぼ同等の大きさを有し、中央部の抵抗値に比べて外側の抵抗値が高く設定されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体基板上に形成されたインダクタ素子を有する半導体装置に関する。
【背景技術】
【０００２】
近時、システムオンシリコンチップ（ＳｏＣ）の進歩は著しく、一段と高性能化されている。例えば無線ＬＡＮ（Local Area Network）などの高周波回路を含む無線用の半導体チップは、インダクタを必要とし、このインダクタを半導体チップの内部に形成することにより、半導体チップの面積削減や低コスト化が実現されている。
【０００３】
このように半導体チップ内に形成されるオン・チップ・インダクタは、半導体基板上に例えば金属配線によりスパイラル形状に形成される。このインダクタに高周波電流が流れた場合、カップリングにより半導体基板にも高周波電流が流れる。この基板に流れる電流はノイズとして他の回路に影響を与える。また、この基板に流れる電流は、インダクタの性能にも影響を与え、例えばインダクタのＱ（クォリティ・ファクタ）を低下させる。
【０００４】
従来、上記問題を解決するため、スパイラル状のインダクタの外周よりも外側にガードリングを形成し、このガードリングに接地電位を供給することにより、基板電位を安定化し、インダクタのＱを改善する技術が開発されている。しかし、インダクタは、他の回路に比べて基板に対する占有面積が大きいため、このインダクタより外側に、インダクタ用のガードリングを形成した場合、一層インダクタの占有面積が大きくなる。また、インダクタにより発生される磁束の変化により、ガードリングに誘導起電力が発生する。この誘導起電力に応じてガードリングに誘導電流が流れ、この誘導電流によりインダクタのインダクタンスが変化してしまう。さらに、ガードリングに誘導起電力が発生することにより、インダクタにエネルギーロスが生じ、インダクタのＱが劣化される。
【０００５】
尚、関連技術として、インダクタと基板との間に、シールド層を形成する技術が開発されている（例えば特許文献１参照）。この技術は、周囲に複数のスリットを有するシールド層により基板内の渦電流を抑制し、基板のノイズを低減してＱの低下を防止している。
【特許文献１】米国特許第６、４３７、４０９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題を解決するものであり、インダクタが基板に対する占有面積を縮小でき、且つインダクタの性能を改善することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によれば、半導体基板と、前記半導体基板の表面領域に形成された素子分離領域と、前記素子分離領域の上方に形成されたスパイラル状のインダクタと、前記インダクタの内径よりも内側に形成され、一定の電位が供給される導電領域とを具備することを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、インダクタが基板に対する占有面積を縮小でき、且つインダクタの性能を改善することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１０】
図１、図２は、第１の実施形態を示している。半導体基板１１の表面領域には、素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成されている。この素子分離領域１２は、後述するインダクタの内径より内側の例えば中央部に対応した位置において基板１１を露出している。素子分離領域１２により覆われた基板１１内には、ウェル領域１３が形成されている。このウェル領域１３は、インダクタが形成される領域に対応して形成される。また、素子分離領域１２から露出された導電領域１１ａとしての基板の表面には、シリサイド層１４が形成されている。素子分離領域１２及びシリサイド層１４の上には、層間絶縁膜１５、１７が形成されている。
【００１１】
これら層間絶縁膜１５、１７の上にスパイラル形状のインダクタ１６が形成されている。このインダクタ１６の交差部１６ａとコンタクト１６ｂ、１６ｃは、層間絶縁膜１７内に形成されている。インダクタ１６は絶縁膜１８により覆われている。絶縁膜１８、１７、１５には、前記シリサイド層１４を露出する開口ＣＨが形成され、この開口ＣＨ内にシリサイド層１４に接続されるコンタクト１９が形成される。このコンタクト１９に絶縁膜１８上に形成された配線２０が接続される。この配線２０には一定電位、例えば接地電位が供給される。このため、コンタクト１９、シリサイド層１４、導電領域１１ａを介してウェル領域１２に接地電位が供給される。この電位は、接地電位に限定されるものではなく、半導体装置の特性に応じた電位とすればよい。
【００１２】
図３乃至図５は、第１の実施形態の製造方法を示している。先ず、図３に示すように、半導体基板１１の表面領域で、インダクタの形成領域に対応して溝１２ａが形成される。これにより、溝１２ａのほぼ中央部に基板が島状に残り、導電領域１１ａが形成される。この後、基板１１の全面に絶縁膜１２ｂが形成される。この絶縁膜１２ｂは、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化され、素子分離領域１２が形成される。次いで、インダクタが形成される領域に対応して、基板１１内に例えばボロンがイオン注入され、ウェル領域１３が形成される。次に、高濃度のＰ型不純物イオンが注入され、活性化される。この後、素子分離領域１２から露出された導電領域１１ａの表面がシリサイド化され、シリサイド層１４が形成される。
【００１３】
次に、図４に示すように、素子分離領域１２及びシリサイド層１４の上に層間絶縁膜１５が形成される。この層間絶縁膜１５の上にインダクタ１６の交差部１６ａが形成される。この後、全面に層間絶縁膜１７が形成される。この層間絶縁膜１７内に交差部１６ａの両端にそれぞれ接続されるコンタクト１６ｂ、１６ｃが形成される。さらに、層間絶縁膜１７の上にスパイラル形状のインダクタ１６が形成される。
【００１４】
次いで、図５に示すように、全面に絶縁膜１８が形成され、この絶縁膜１８及び層間絶縁膜１７、１５に前記シリサイド層１４を露出する開口ＣＨが形成される。この開口ＣＨ内に例えばタングステンなどの金属が埋め込まれ、図１、図２に示すようなコンタクト１９が形成される。この後、絶縁膜１８の上にコンタクト１９に接続された配線２０が形成される。
【００１５】
上記第１の実施形態によれば、スパイラル状のインダクタ１６の内径より内側の中央部に、基板１１のウェル領域１３に接続された導電領域１１ａ及びコンタクト１９を設け、この導電領域１１ａ及びコンタクト１９を介してウェル領域１３に一定の電位を供給している。このため、インダクタ１６により磁界が発生された場合においても、基板１１の電位を安定に保持することができる。
【００１６】
また、従来のように、インダクタの外周より大きなガードリングを必要としないため、インダクタの大型化を防止できる。
【００１７】
さらに、大きなガードリングを必要とせず、誘導起電力はコンタクト１９及び導電領域１１ａの僅かな領域に発生するだけである。このため、従来のように、ガードリングによるインダクタのエネルギーロスを低減できる。したがって、インダクタのＱ値を向上することが可能である。すなわち、Ｑ値を向上させるためには、インダクタの磁界に応じて発生される誘導起電力を低減させる必要がある。従来のように、大きなガードリングを形成した場合、ガードリングに大きな誘導起電力が発生し、誘導電流が流れる。このため、インダクタのエネルギーロスが大きくなりＱ値が低下する。これに対して、第１の実施形態の場合、インダクタ１６の磁界に応じて発生する誘導起電力は、導電領域１１ａとコンタクト１９の部分であるため、誘導起電力の発生を低減できる。このため、インダクタ１６のエネルギーロスを抑えてＱ値を向上できる。
【００１８】
図６は、ガードリングを用いた従来のインダクタと第１の実施形態のＱ値の関係を示している。図６から明らかなように、第１の実施形態の場合、Ｑ値を向上することができる。
【００１９】
また、導電領域１１ａ及びコンタクト１９はインダクタ１６の中央部にあり、インダクタ１６から発生された磁界は、コンタクト１９及び導電領域１１ａを通り、この僅かな領域に誘導起電力が発生するだけである。このため、インダクタンスの変化を抑制でき、正確なインダクタンスを設定することが可能である。
【００２０】
図７は、インダクタの構成とインダクタンスの関係を示している。この例に示すインダクタの構成は、例えば外径が２１１μｍ、配線幅が１５μｍ、巻き数が２ターン、配線間スペースが１．５μｍの場合である。点Ａは、従来のインダクタ周囲にガイドリングが形成されている場合のインダクタンスを示し、点Ｂは、第１の実施形態に係るインダクタのインダクタンスを示し、点Ｃは、従来のガイドリング及び第１の実施形態に示す導電領域１１ａ及びコンタクト１９のいずれもがない場合を示している。
【００２１】
図７から明らかなように、点Ｂに示す第１の実施形態によれば、点Ａに示す従来のガードリングを有するインダクタ比べてインダクタンスを向上することができる。また、第１の実施形態によれば、点Ｃに示すガイドリング及び導電領域１１ａ、コンタクト１９のいずれもがない場合とほぼ同等のインダクタンスを得ることができる。このため、導電領域１１ａとコンタクト１９がインダクタンスに及ぼす影響は少なく、ほぼ設計通りのインダクタンスを得ることができる。
【００２２】
尚、第１の実施形態において、素子分離領域１２は、大きな面積を有している。このため、ＣＭＰにより絶縁膜を平坦化する際、ディッシングの影響を回避するため、素子分離領域１２を複数の部分に分離し、複数の素子分離領域の相互間に基板を露出するように構成してもよい。
【００２３】
図８は、第２の実施形態を示している。第１の実施形態は、基板１１内に形成されたウェル領域１３に一定の電位を供給してインダクタ１６から発生される磁界の変化に応じて、基板内に発生する誘導起電力を抑制した。これに対して、第２の実施形態は、基板１１内にインダクタに対応したウェル領域を有していない。
【００２４】
すなわち、図８に示すように、基板１１の表面領域には、素子分離領域１２が形成されている。この素子分離領域１２は、インダクタ１６が形成される範囲内に、第１の実施形態のように、基板を露出する領域を有していない。素子分離領域１２の上で、層間絶縁膜１５内には、スパイラル状のインダクタ１６の中央部に対応してポリシリコン層２１が形成されている。このポリシリコン層２１の上面は、シリサイド化され、シリサイド層２２が形成されている。これらポリシリコン層２１とシリサイド層２２とにより、導電領域２３が形成される。シリサイド層２２に層間絶縁膜１７及び絶縁膜１８を貫通してコンタクト１９が接続され、このコンタクト１９に配線２０が接続される。これら配線２０、コンタクト１９を介して導電領域２３に一定の電位、例えば接地電位が供給される。この電位は、接地電位に限定されるものではない。その他の構成は、第１の実施形態と同様である。
【００２５】
上記第２の実施形態によれば、スパイラル状のインダクタ１６の中央部にポリシリコン層２１及びシリサイド層２２からなる導電領域２３を形成し、この導電領域２３にコンタクト１９を介して例えば接地電位を供給している。したがって、インダクタ１６から発生された磁束は、一定電位に保持された導電領域２３及びコンタクト１９を通り、コンタクト１９及び導電領域２３に発生した誘導起電力は接地される。このため、基板の電位変動を抑制することができる。
【００２６】
しかも、インダクタ１６より大きなガードリングを必要としないため、インダクタ１６の形状の大型化を抑制することができる。さらに、大きなガードリングを必要としないため、インダクタ１６のエネルギーロスを低減できＱ値を向上できる。
【００２７】
図９は、第３の実施形態を示している。第３の実施形態は、第１の実施形態を変形したものであり、第１の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。第１の実施形態において、コンタクト１９及び配線２０は、一層により構成されていた。これに対して、第３の実施形態は、コンタクト及び配線を多層により構成している。
【００２８】
すなわち、図９において、シリサイド層１４にはコンタクト１９ａが接続され、このコンタクト１９ａに配線２０ａが接続されている。この配線２０ａにコンタクト１９ｂ、配線２０ｂが接続されている。さらに、配線２０ａは、電位を供給するためのコンタクト１９ｃ、１９ｄ、及び配線２０ｃ、２０ｄ、２０ｅに接続されている。また、インダクタ１６の両端部もコンタクト１６ｃを介して絶縁膜１８の表面に導出されている。
【００２９】
上記第３の実施形態によれば、シリサイド層１４の上にコンタクト１９ａ、１９ｂ及び配線２０ａ、２０ｂを積層して形成している。このため、インダクタ１６に対する配線２０ａの配置に対する制約を軽減でき、ウェル領域１３に一定電位を確実に供給することができる。しかも、コンタクトと配線を積層することにより、コンタクトのアスペクト比を緩和できるとともに、高くて長いコンタクトを形成することができる。したがって、インダクタ１６からの磁界に対する抵抗値を増加できる。
【００３０】
また、図９は、積層されたコンタクトと配線を第１の実施形態に適用した場合について示した。しかし、これに限定されるものではなく、図１０に示すように、第２の実施形態に適用することも可能である。この場合、コンタクト１９ａ、１９ｂと配線２０ａ、２０ｂの積層数を増加することにより、インダクタから発生された磁界に伴う誘導起電力を効率良く抑制でき、基板の電位変動を抑制することが可能である。
【００３１】
図１１（ａ）（ｂ）（ｃ）は、前記一定電位が供給される導電領域１１ａ及びシリサイド層１４や導電領域２３の平面形状を示している。この領域の形状は、インダクタ１６の磁界に応じて発生する誘導起電力に対して抵抗となる形状であることが望ましい。図１１（ａ）に示す導電領域３１は矩形であり、図１１（ｂ）に示す導電領域３２は八角形であり、図１１（ｃ）に示す導電領域３３は十字形である。図１１（ａ）（ｂ）（ｃ）において、磁束が紙面に対して垂直に発生すると仮定した場合、紙面内において、磁束の周囲に電流が発生する。この電流に対して高抵抗を示す形状は、領域の外径を同一とした場合、領域に内接する円の面積が小さいほど高抵抗を示す。図１１（ａ）（ｂ）（ｃ）に示す３つの形状の場合、抵抗値の関係は、導電領域３１＜導電領域３２＜導電領域３３となり、図１１（ｃ）に示す導電領域３３が最も大きな抵抗値を示す。一般的には、鋭角な角を多数有する形状ほど抵抗値が大きくなる。このため、導電領域１１ａ及びシリサイド層１４や、導電領域２３は、図１１（ｃ）に示す形状とすることが望ましい。
【００３２】
一方、図１２は、インダクタ１６の内径より大きな導電領域４１をインダクタ１６の下方に形成した場合を示している。この導電領域４１の構成は、第１、第２の実施形態のいずれでもよい。この導電領域４１は、例えば十字形状とされている。この導電領域４１のインダクタ１６の外径部分に対応する幅は、インダクタ１６の中央部分Ｌ１から外周部分Ｌ２に向かって次第に狭くなるように形成されている。このため、この導電領域４１の抵抗値は、インダクタ１６の中央部に比べてインダクタ１６の外周に向かって次第に高くなっている。
【００３３】
上記構成によっても、導電領域４１の大きさは、インダクタ１６の外径以内であるため、インダクタ１６の形状の大型化を防止できる。しかも、誘導起電力が発生する領域は従来に比べて小さく、インダクタ１６の外周に近いほど抵抗値が大きく設定されている。このため、インダクタ１６のエネルギーロスを抑制することができＱ値を向上できる。
【００３４】
図１３は、上記各実施形態が適用されるシステムＬＳＩの一例を示している。このＬＳＩは、例えば携帯電話や無線ＬＡＮなどに適用される高周波回路を含むＬＳＩである。半導体チップ５１内には、ローノイズアンプ（ＬＮＡ）５２、局部発振器としての電圧制御発振器（ＶＣＯ）５３、混合器（ＭＩＸ）５４、フィルタ５５、ベースバンドデジタル回路５６、パワーアンプ（ＰＡ）５７が配置されている。ＬＮＡ５２は、入力高周波信号を受ける。ＭＩＸ５４は、ＬＮＡ５２の出力信号とＶＣＯ５３からの信号とを混合し、中間周波信号を出力する。ＭＩＸ５４の出力信号はフィルタ５５を介してベースバンドデジタル回路５６に供給される。ベースバンドデジタル回路５６は、入力信号に対して所要の処理を行う。ベースバンドデジタル回路５６の出力信号はＰＡ５７により増幅されて出力される。
【００３５】
上記インダクタ１６は、例えばＬＮＡ５２、ＶＣＯ５３、ＰＡ５７に設けられている。特に、ＶＣＯ５３に設けられるインダクタは、インダクタンスが正確で、高いＱを必要とする。このため、第１、第２の実施形態に示す構成とすることにより、ＶＣＯ５３の性能を向上できる。
【００３６】
また、図１２に示すように、この種の高周波回路が配置されたチップは複数のインダクタを有している。このため、各インダクタを小型化することにより、チップにおける占有面積を削減することができる。上記各実施形態のインダクタは、従来のようにインダクタの外周より大きなガードリングを有していないため、インダクタを小型化でき、チップにおける占有面積を低減できるという優れた効果を有している。
【００３７】
尚、上記各実施形態において、導電領域１１ａ、２３の形成位置は、スパイラル状のインダクタの内径より内側の中央部に形成した。しかし、中央部に限定されるものではなく、中央部以外の位置に形成することも可能である。また、導電領域の数は１つに限定されるものではなく、複数とすることも可能である。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態を示す平面図。
【図２】図１のII−II線に沿った断面図。
【図３】図２の製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】第１の実施形態と従来のインダクタのＱ値を比較して示す特性図。
【図７】第１の実施形態と従来のインダクタのインダクタンスを比較して示す特性図。
【図８】第２の実施形態を示す断面図。
【図９】第３の実施形態を示すものであり、第１の実施形態の構成に第３の実施形態の構成を適用した場合を示す断面図。
【図１０】第３の実施形態を示すものであり、第２の実施形態の構成に第３の実施形態の構成を適用した場合を示す断面図。
【図１１】図１１（ａ）（ｂ）（ｃ）は、第４の実施形態を示す平面図。
【図１２】第４の実施形態を示す平面図。
【図１３】本発明が適用される半導体装置の一例を示す平面図。
【符号の説明】
【００３９】
１１…半導体基板、１２…素子分離領域、１３…ウェル領域、１６…インダクタ、１９、１９ａ〜１９ｅ…コンタクト、２０、２０ａ〜２０ｅ…配線、２１…ポリシリコン層、１１ａ、２３、３１、３２、３３、４１…導電領域。
【図１】
2006186034.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006186034.tif 000009
【図８】
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【図９】
2006186034.tif 000011
【図１０】
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【図１１】
2006186034.tif 000013
【図１２】
2006186034.tif 000014
【図１３】
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