(57)【要約】【課題】  低周波数のクロックで高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路およびパラレル−シリアル変換方法を提供することを目的とする。【解決手段】ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、パラレルデータを入力する入力部２と、パラレルデータの入力周波数と同じ周波数で、パラレルデータの周期をｎ等分した位相差を持つｎ相のデータクロック群を生成するクロック生成部１と、パラレルデータの各ビットをｎ相のデータクロック群の各位相に同期させ、同期データ群として出力する同期部３と、同期データ群からデータクロック群の状態に対応する同期データを選択し、シリアルデータとして出力する信号選択部４とを備えることにより上記課題を解決する。【選択図】  図１
2006217488.tif 000002
【特許請求の範囲】
【請求項１】
ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、
前記パラレルデータを入力する入力部と、
前記パラレルデータの入力周波数と同じ周波数で、前記パラレルデータの周期をｎ等分した位相差を持つｎ相のデータクロック群を生成するクロック生成部と、
前記パラレルデータの各ビットを前記ｎ相のデータクロック群の各位相に同期させ、同期データ群として出力する同期部と、
前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力する信号選択部と
を備えるパラレル−シリアル変換回路。
【請求項２】
前記パラレルデータのビット数ｎが３ビット以上であり、前記ｎ相のデータクロック群が３相以上であることを特徴とする請求項１記載のパラレル−シリアル変換回路。
【請求項３】
ｎ×ｋ（ｎ≧３，ｋ≧２の整数）ビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、
前記パラレルデータを入力する入力部と、
前記パラレルデータの入力周波数のｋ倍の周波数で、その周期をｎ等分した位相差を持つｎ相のデータクロック群を生成するクロック生成部と、
前記パラレルデータをｎビットのパラレルデータに変換する変換部と、
前記ｎビットのパラレルデータの各ビットを前記ｎ相のデータクロック群の各位相に同期させ、同期データ群として出力する同期部と、
前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力する信号選択部と
を備えるパラレル−シリアル変換回路。
【請求項４】
前記クロック生成部で生成された前記ｎ相のデータクロック群を伝送する伝送路の特性インピーダンスは、送信側および受信側の特性インピーダンスと同一値であることを特徴とする請求項１乃至３何れか一項記載のパラレル−シリアル変換回路。
【請求項５】
前記クロック生成部は、前記入力されたパラレルデータの入力周波数と同じ又はｋ倍の周波数のシンボルクロックを生成するシンボルクロック生成部と、
前記シンボルクロックに基づいて、前記シンボルクロックの周期をｎ等分した位相差を持つ前記ｎ相のデータクロック群を生成するデータクロック生成部と
を備える請求項１乃至４何れか一項記載のパラレル−シリアル変換回路。
【請求項６】
前記ｎ相のデータクロック群の状態に基づいて出力選択信号を生成する選択信号生成部を更に備えており、
前記信号選択部は、前記出力選択信号に基づいて前記同期データ群から同期データを選択し、シリアルデータとして出力することを特徴とする請求項１乃至５何れか一項記載のパラレル−シリアル変換回路。
【請求項７】
前記信号選択部を、前記データクロック群および前記同期データ群に基づいて信号群を生成するデータ生成部と、前記生成された信号群に基づいて出力信号を生成し、シリアルデータとして出力する出力信号生成部とに置き換えたことを特徴とする請求項１乃至５何れか一項記載のパラレル−シリアル変換回路。
【請求項８】
前記シリアルデータを差動信号として出力することを特徴とする請求項１乃至７何れか一項記載のパラレル−シリアル変換回路。
【請求項９】
ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換方法であって、
前記ｎビットのパラレルデータを前記パラレルデータの入力周波数と同じ周波数で、前記パラレルデータの周期をｎ等分した位相差を持つｎ相のデータクロック群の各位相に同期させて同期データ群として出力し、
前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力することを特徴とするパラレル−シリアル変換方法。
【請求項１０】
前記パラレルデータのビット数ｎが３ビット以上であり、前記ｎ相のデータクロック群が３相以上であることを特徴とする請求項９記載のパラレル−シリアル変換方法。
【請求項１１】
ｎ×ｋ（ｎ≧３，ｋ≧２の整数）ビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換方法であって、
前記パラレルデータの入力周波数のｋ倍の周波数からなるクロックにより前記パラレルデータをｎビットのパラレルデータに変換し、
前記ｎビットのパラレルデータを前記パラレルデータの入力周波数のｋ倍の周波数で、その周期をｎ等分した位相差を持つｎ相のデータクロック群の各位相に同期させて同期データ群として出力し、
前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力することを特徴とするパラレル−シリアル変換方法。
【請求項１２】
前記ｎ相のデータクロック群を伝送する伝送路の特性インピーダンスは、送信側および受信側の特性インピーダンスと同一値であることを特徴とする請求項９乃至１１何れか一項記載のパラレル−シリアル変換方法。
【請求項１３】
前記入力されたパラレルデータの入力周波数と同じ又はｋ倍の周波数のシンボルクロックを生成し、
前記シンボルクロックに基づいて、前記シンボルクロックの周期をｎ等分した位相差を持つ前記ｎ相のデータクロック群を生成することを特徴とする請求項９乃至１２何れか一項記載のパラレル−シリアル変換方法。
【請求項１４】
前記ｎ相のデータクロック群の状態に基づいて出力選択信号を生成し、
前記出力選択信号に基づいて前記同期データ群から同期データを選択し、シリアルデータとして出力することを特徴とする請求項９乃至１３何れか一項記載のパラレル−シリアル変換方法。
【請求項１５】
前記データクロック群および前記同期データ群に基づいて信号群を生成し、
前記生成された信号群に基づいて出力信号を生成し、シリアルデータとして出力することを特徴とする請求項９乃至１３何れか一項記載のパラレル−シリアル変換方法。
【請求項１６】
前記シリアルデータを差動信号として出力することを特徴とする請求項９乃至１５何れか一項記載のパラレル−シリアル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレル−シリアル変換回路およびパラレル−シリアル変換方法に係り、特にパラレルデータをシリアルデータに変換して出力するパラレル−シリアル変換回路およびパラレル−シリアル変換方法に関する。
【背景技術】
【０００２】
例えばパラレル−シリアル変換回路は、シフトレジスタを用いたものが一般的に知られている。シフトレジスタを用いたパラレル−シリアル変換回路では、シリアルデータを送信する為のデータクロックと、パラレルデータを入力する為のシンボルクロックと、パラレルデータをロードする為のロード信号とを持つ。
【０００３】
シンボルクロックは、データクロックをｎ分周したものである。言い換えれば、データクロックはシンボルクロックのｎ倍の周波数を持つ。また、ロード信号はシンボルクロックの立ち上がりエッジに合わせてアサートされる。ロード信号は、データクロックに同期している。
【０００４】
外部より入力されたパラレルデータは、シンボルクロックで一旦取り込まれ、ロード信号がアサートされたとき、シフトレジスタにロードされる。ロード信号がアサートされていなければ、シフトレジスタはデータクロックにより１ビットずつシフトされることでパラレル−シリアル変換が行われる。
【０００５】
シフトレジスタを用いたパラレル−シリアル変換回路では、シリアルデータがデータクロックに同期して生成される。従って、高速なパラレル−シリアル変換を行う為には、高速なデータクロックが必要となる。今日の高速シリアル伝送では、データクロックとして高周波数（数ＧＨｚ帯）のクロックが求められている。
【０００６】
しかし、高周波数のクロックを伝送可能な回路は作成が容易でなく、規模が大きなものとなってしまう。また、クロックの周波数が上がると、クロックバッファの貫通電流などにより、大幅に消費電力が増大してしまう。
【０００７】
従来のパラレル−シリアル変換回路では、データクロックとして用いるクロックの周波数を下げてパラレル−シリアル変換を行っていた（例えば、特許文献１及び２参照）。
【特許文献１】特開平１１−２１５０１０号公報
【特許文献２】特開２０００−２５２８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載されているパラレル−シリアル変換では、データクロックの周波数がシンボルクロックのｎ／２倍と決まっており、求められるシリアルデータの周波数が高くなったときに結局、高周波数のクロックを用いなければならないという問題があった。
【０００９】
また、特許文献２に記載されているパラレル−シリアル変換では、入力されたパラレルデータを元に、出力として選択される信号を決定しているが、パラレルデータのビット数が増えるに従って、処理が複雑なものになってしまう。また、データ変換の際に、いわゆるヒゲや割れ目のようなディフェクトが発生してしまい、それを除去する回路を付加する必要がある為、回路規模が大きくなってしまうという問題があった。
【００１０】
本発明は、上記の点に鑑みなされたもので、低周波数のクロックで高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路およびパラレル−シリアル変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明は、ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、前記パラレルデータを入力する入力部と、前記パラレルデータの入力周波数と同じ周波数で、前記パラレルデータの周期をｎ等分した位相差を持つｎ相のデータクロック群を生成するクロック生成部と、前記パラレルデータの各ビットを前記ｎ相のデータクロック群の各位相に同期させ、同期データ群として出力する同期部と、前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力する信号選択部とを備えることを特徴とする。
【００１２】
また、本発明は、ｎ×ｋ（ｎ≧３，ｋ≧２の整数）ビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、前記パラレルデータを入力する入力部と、前記パラレルデータの入力周波数のｋ倍の周波数で、その周期をｎ等分した位相差を持つｎ相のデータクロック群を生成するクロック生成部と、前記パラレルデータをｎビットのパラレルデータに変換する変換部と、前記ｎビットのパラレルデータの各ビットを前記ｎ相のデータクロック群の各位相に同期させ、同期データ群として出力する同期部と、前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力する信号選択部とを備えることを特徴とする。
【００１３】
また、本発明は、ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換方法であって、前記ｎビットのパラレルデータを前記パラレルデータの入力周波数と同じ周波数で、前記パラレルデータの周期をｎ等分した位相差を持つｎ相のデータクロック群の各位相に同期させて同期データ群として出力し、前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力することを特徴とする。
【００１４】
また、本発明は、ｎ×ｋ（ｎ≧３，ｋ≧２の整数）ビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換方法であって、前記パラレルデータの入力周波数のｋ倍の周波数からなるクロックにより前記パラレルデータをｎビットのパラレルデータに変換し、前記ｎビットのパラレルデータを前記パラレルデータの入力周波数のｋ倍の周波数で、その周期をｎ等分した位相差を持つｎ相のデータクロック群の各位相に同期させて同期データ群として出力し、前記同期データ群から前記データクロック群の状態に対応する同期データを選択し、シリアルデータとして出力することを特徴とする。
【００１５】
本発明では、多相のクロックを用いることにより、低周波数のクロックで高速なパラレル−シリアル変換を行なうことができる。また、位相差が細かい多相のクロックを用いることにより、単純なクロックでは得られない時間分解能で所望のシリアルデータを生成することもできる。
【発明の効果】
【００１６】
本発明によれば、低周波数のクロックで高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路およびパラレル−シリアル変換方法を提供可能である。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態を、以下の実施例に基づき図面を参照しつつ説明していく。
【実施例１】
【００１８】
図１は本発明によるパラレル−シリアル変換回路の第１実施例の構成図である。図２はパラレル−シリアル変換回路における各信号のタイミングチャートである。なお、図２のタイミングチャートにおいて、データクロック［０］〜［３］はそれぞれデータクロックの０ビット目〜３ビット目を表し、他の信号についても同様とする。また、図２のパラレルデータのパターンはＬＳＢ（０ビット目）が右側となっている。さらに、第１実施例では４ビットのパラレルデータをシリアルデータに変換する例を説明するが、これに限らない。
【００１９】
図１のパラレル−シリアル変換回路は、クロック生成部１，入力部２，同期回路３及び信号選択回路４を備えている。クロック生成部１は、図２（ａ）に示すシンボルクロックを生成して入力部２に入力する。入力部２は、シンボルクロックに同期して図２（ｂ）に示すパラレルデータを同期回路３に入力する。入力部２の具体例としては画像処理装置など適当な論理回路が挙げられる。
【００２０】
また、クロック生成部１は図２（ｃ）〜（ｆ）に示すデータクロック群を生成して同期回路３及び信号選択回路４に入力する。シンボルクロックは、データクロック群と同じ周波数を持ち、データクロック群の中のある１つのデータクロックと同じ（ほぼ同じ）位相を持つ。その為、パラレルデータは、データクロック群の中のある１つのデータクロックに同期して同期回路３に入力される。
【００２１】
例えば図２のタイミングチャートでは、パラレルデータがデータクロック［０］に同期して同期回路３に入力されているが、必ずしもこの限りではない。クロック生成部１の具体例としてはＰＬＬ（Phase Locked Loop）回路等が挙げられる。例えばパラレルデータのビット数ｎが偶数であれば、ＰＬＬ回路の発振部を図３に示すようなｎ／２段の差動リングオシレータで構成することにより、パラレルデータの周期をｎ等分（概ねｎ等分）した位相差を持つデータクロック群を生成できる。
【００２２】
図１において、同期回路３は図２（ｂ）に示すパラレルデータを図２（ｃ）〜（ｆ）に示すデータクロックに同期するように取り直し、図２（ｇ）〜（ｊ）に示す同期データ群として信号選択回路４に出力する。同期データのそれぞれのビットは、同じビット番号のデータクロックと同期している。つまり、同期データ［ｍ］はデータクロック［ｍ］と同期して同期回路３から出力される。
【００２３】
例えば同期回路３の具体例としては、図４に示すようなフリップフロップの構成が挙げられる。同期回路３は、図２のタイミングチャートに示すように、各データクロックに同期した同期データ群を出力できる。
【００２４】
信号選択回路４は、データクロック群の状態に基づき、同期データ群の中から出力が有効な１つの同期データを選択し、図２（ｋ）に示すシリアルデータとして出力する。信号選択回路４の具体例としては、図５に示すように、各同期データに対してスイッチを２個直列に入れ、それぞれの出力ノードを接続する構成が挙げられる。
【００２５】
例えば、各スイッチに入る信号がＨｉｇｈ（以下、単にＨという）のときにスイッチはオンされるものとする。ｍ番目の同期データ［ｍ］を選択するスイッチの場合は、例えばパラレルデータのビット数ｎが偶数であれば、そのスイッチをコントロールするオンオフ信号としてデータクロック［ｍ＋１］とデータクロック［ｍ＋ｎ／２］とを用いることができる。パラレルデータのビット数ｎが奇数であっても、適当なデータクロックをスイッチのオンオフ信号として用いることができる。
【００２６】
図５の例では、同期データ［０］に対する二つのスイッチのオンオフ信号として、それぞれデータクロック［１］とデータクロック［２］とが用いられている。スイッチが両方オンであれば、同期データ［０］はシリアルデータとして出力される。少なくとも一方のスイッチがオフであれば、出力ノードがハイインピーダンスとなり、同期データ［０］は出力されず、他の何れかの同期データが出力される。
【００２７】
したがって、本発明によるパラレル−シリアル変換回路から出力されるシリアルデータは図２に示すように、入力されたパラレルデータがシリアルデータに変換されたものとなる。このように、多相のデータクロック群を用いてパラレル−シリアル変換を行うことにより、データクロックより速い周波数のシリアルデータを出力できる。
【００２８】
本発明のパラレル−シリアル変換回路は、低い周波数のデータクロックでパラレル−シリアル変換を行うことができ、回路規模や消費電力を低減することができる。また、多相のデータクロック群の位相差が、そのまま時間分解能となるので、図６に示すように単純なクロックでは得られない数十ピコ秒の時間刻みでコントロールされたシリアルデータを生成することもできる。
【００２９】
第１実施例のパラレル−シリアル変換回路では、出力するシリアルデータより低い周波数の多相のデータクロックを用いてパラレル−シリアル変換を行うので、高周波数のクロックを用いる為の回路が不要であり、回路規模の縮小、消費電力の低減に繋がり、コストの低減を実現できる。
【実施例２】
【００３０】
図７は本発明によるパラレル−シリアル変換回路の第２実施例の構成図である。図８はパラレル−シリアル変換回路における各信号のタイミングチャートである。なお、図８のタイミングチャートにおいて、データクロック［０］〜［３］はそれぞれデータクロックの０ビット目〜３ビット目を表し、他の信号についても同様とする。また、第２実施例では８（４×２）ビットのパラレルデータをシリアルデータに変換する例を説明するが、これに限らない。
【００３１】
図７のパラレル−シリアル変換回路は、同期回路３，信号選択回路４，入力部５，変換回路６及びクロック生成部７を備えている。クロック生成部７は、図８（ａ）に示すシンボルクロックａを生成して入力部５に入力する。入力部５は、シンボルクロックａに同期して８ビットのパラレルデータを変換回路６に入力する。
【００３２】
また、クロック生成部７は図８（ｂ）に示すシンボルクロックｂを生成して変換回路６に入力する。変換回路６は、シンボルクロックｂに同期して８ビットのパラレルデータを４ビットのパラレルデータに変換する。変換回路６は変換した４ビットのパラレルデータをシンボルクロックｂに同期して同期回路３に入力する。
【００３３】
また、クロック生成部７は図８（ｃ）〜（ｆ）に示すデータクロック群を生成して同期回路３及び信号選択回路４に入力する。ここで、シンボルクロックｂはシンボルクロックａのｋ倍の周波数を持ち、立ち上がりエッジがシンボルクロックａの立ち上がりエッジに同期している。また、シンボルクロックｂはデータクロック群と同じ周波数を持ち、第１実施例におけるシンボルクロックとデータクロック群との関係と同じである。
【００３４】
変換回路６の具体例としては、通常のシフトレジスタを用いたｋビットのパラレル−シリアル変換部をｎ個並列した構成が挙げられる。第１実施例のパラレル−シリアル変換回路では、パラレル−シリアル変換されるビット数だけデータクロックが必要となる。このため、第１実施例のパラレル−シリアル変換回路では、パラレル−シリアル変換されるビット数に比例して消費電流が増えるだけでなく、レイアウトによるデータクロック間のスキュー等の問題が顕著になる。
【００３５】
第２実施例のパラレル−シリアル変換回路では、シンボルクロックｂの周波数帯として変換回路６で余裕を持ってパラレル−シリアル変換できる程度の周波数帯を選ぶことにより、パラレル−シリアル変換されるビット数の増加による回路規模や消費電力の増大を回避することができる。
【００３６】
図７において、同期回路３はシンボルクロックｂに同期して、第１実施例と同様な４ビットパラレルデータを変換回路６から入力される。したがって、同期回路３及び信号選択回路４の処理は第１実施例と同様であり、説明を省略する。
【００３７】
第２実施例のパラレル−シリアル変換回路では、ｎ×ｋ（ｎ≧３、ｋ≧２の整数）ビットのパラレル−シリアル変換を、高い周波数のデータクロックを用いることなく、且つ回路規模や消費電力を抑えた構成で実現できる。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【実施例３】
【００３８】
図９は本発明によるパラレル−シリアル変換回路の第３実施例の構成図である。図９のパラレル−シリアル変換回路は、第１実施例のパラレル−シリアル変換回路に選択信号生成回路８が追加された構成である。図９のパラレル−シリアル変換回路は、クロック生成部１，入力部２，同期回路３，選択信号生成回路８及び信号選択回路９を備えている。
【００３９】
選択信号生成回路８は、クロック生成部１から図２（ｃ）〜（ｆ）に示される４ビットのデータクロック群を入力され、その４ビットのデータクロック群の状態に基づき、４ビットの出力選択信号を生成して信号選択回路９に出力する。信号選択回路９は、選択信号生成回路８から入力される４ビットの出力選択信号に基づき、同期データ群の中から１つの同期データを選択し、シリアルデータとして出力する。
【００４０】
第３実施例のパラレル−シリアル変換回路における信号選択回路９は、第１実施例のパラレル−シリアル変換回路における信号選択回路４の構成よりも単純にできる。例えばパラレルデータのビット数ｎが偶数であるとき、選択信号生成回路８及び信号選択回路９の具体例としては図１０に示すような構成が挙げられる。
【００４１】
パラレルデータのビット数ｎが偶数であれば、ｍ番目の同期データ［ｍ］を選択する出力選択信号はデータクロック［ｍ＋１］とデータクロック［ｍ＋ｎ／２］との論理積とすることができる。即ち、図１０に示すような構成であれば、各同期データに対してスイッチを１個とすることができる。なお、パラレルデータのビット数ｎが奇数であっても、適当なデータクロックの論理積を出力選択信号として用いることができる。
【００４２】
信号選択回路９の出力は、そのままシリアルデータとして出力される為、信号選択回路９の構成を単純にすることがシリアルデータの品質に影響する。具体的には、ジッタ低減などの効果が挙げられる。したがって、第３実施例のパラレル−シリアル変換回路では出力信号の負荷となる回路素子を低減できるので、シリアルデータの品質を向上させることができる。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【実施例４】
【００４３】
図１１は本発明によるパラレル−シリアル変換回路の第４実施例の構成図である。図１１のパラレル−シリアル変換回路は、第２実施例のパラレル−シリアル変換回路に選択信号生成回路８が追加された構成である。図１１のパラレル−シリアル変換回路は、同期回路３，入力部５，変換回路６，クロック生成部７，選択信号生成回路８及び信号選択回路９を備えている。
【００４４】
選択信号生成回路８は、クロック生成部７から図８（ｃ）〜（ｆ）に示される４ビットのデータクロック群を入力され、その４ビットのデータクロック群の状態に基づき、４ビットの出力選択信号を生成して信号選択回路９に出力する。信号選択回路９は、選択信号生成回路８から入力される４ビットの出力選択信号に基づき、同期データ群の中から１つの同期データを選択し、シリアルデータとして出力する。
【００４５】
第４実施例のパラレル−シリアル変換回路における信号選択回路９は、第２実施例のパラレル−シリアル変換回路における信号選択回路４の構成よりも単純にできる。信号選択回路９の出力は、そのままシリアルデータとして出力される為、信号選択回路９の構成を単純にすることがシリアルデータの品質に影響する。具体的には、ジッタ低減などの効果が挙げられる。
【００４６】
したがって、第４実施例のパラレル−シリアル変換回路では出力信号の負荷となる回路素子を低減できるので、シリアルデータの品質を向上させることができる。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【実施例５】
【００４７】
図１２は本発明によるパラレル−シリアル変換回路の第５実施例の構成図である。図１３はパラレル−シリアル変換回路における各信号のタイミングチャートである。なお、図１３のタイミングチャートにおいて、データクロック［０］〜［３］はそれぞれデータクロックの０ビット目〜３ビット目を表し、他の信号についても同様とする。また、第５実施例では４ビットのパラレルデータをシリアルデータに変換する例を説明するが、これに限らない。
【００４８】
図１２のパラレル−シリアル変換回路は、クロック生成部１，入力部２，同期回路３，データ生成回路１０及び出力信号生成回路１１を備えている。クロック生成部１は、図１３（ａ）〜（ｄ）に示すデータクロック群を生成して同期回路３及びデータ生成回路１０に入力する。また、同期回路３は図１３（ｅ）〜（ｈ）に示すｎビットの同期データ群をデータ生成回路１０に出力する。
【００４９】
データ生成回路１０は、それぞれのビットの同期データに対応する適当なデータクロックから図１３（ｉ）〜（ｌ）に示すｎビットのデータ信号群を生成し、出力信号生成回路１１に出力する。
【００５０】
具体的なｎビットのデータ信号群の具体例としては、出力されるシリアルデータがＨのときのみＨとなり、それ以外のときにＬであるような構成が挙げられる。出力信号生成回路１１は、ｎビットのデータ信号群の全ての論理和を取ることで、図１３（ｍ）に示すシリアルデータを出力できる。
【００５１】
例えばパラレルデータのビット数ｎが偶数であれば、データ生成回路１０から出力されるデータ信号は、図１３に示すように、同期データ［ｍ］，データクロック［ｍ＋１］及びデータクロック［ｍ＋ｎ／２］の論理和となる。出力信号生成回路１１は、生成されたｎビットのデータ信号群の論理和からシリアルデータを得ることができる。なお、パラレルデータのビット数ｎが奇数であっても、適当な同期データ及びデータクロックを選んでｎビットのデータ信号群を生成することができる。
【００５２】
実施例５のパラレル−シリアル変換回路ではデータ信号にクロックを乗せ、そのデータ信号で出力信号生成回路１１を直接駆動する為に、より高速に精度の良いシリアルデータを出力できる。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【実施例６】
【００５３】
図１４は本発明によるパラレル−シリアル変換回路の第６実施例の構成図である。第６実施例では８ビットのパラレルデータをシリアルデータに変換する例を説明するが、これに限らない。
【００５４】
図１４のパラレル−シリアル変換回路は、同期回路３，入力部５，変換回路６，クロック生成部７，データ生成回路１０及び出力信号生成回路１１を備えている。クロック生成部７は、データクロック群を生成して同期回路３及びデータ生成回路１０に入力する。また、同期回路３はｎビットの同期データ群をデータ生成回路１０に出力する。データ生成回路１０は、それぞれのビットの同期データに対応する適当なデータクロックからｎビットのデータ信号群を生成し、出力信号生成回路１１に出力する。
【００５５】
実施例６のパラレル−シリアル変換回路ではデータ信号にクロックを乗せ、そのデータ信号で出力信号生成回路１１を直接駆動する為に、より高速に精度の良いシリアルデータを出力できる。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【実施例７】
【００５６】
図１５は本発明によるパラレル−シリアル変換回路の第７実施例の構成図である。図１５のパラレル−シリアル変換回路は、第１実施例のパラレル−シリアル変換回路の信号選択回路４が２つとなり、出力されるシリアルデータを差動信号としたものである。同期回路１２は、入力されたパラレルデータをそのままデータクロック群に同期させた同期データ群と入力されたパラレルデータを反転させ、データクロック群に同期させた反転データ群とを、それぞれ異なる信号選択回路４に出力する。図１５のパラレル−シリアル変換回路は、同じパラレルデータを元にした正転信号と反転信号とを差動シリアルデータとして出力できる。
【００５７】
例えばＰＣＩ−ＥｘｐｒｅｓｓやＳｅｒｉａｌ−ＡＴＡといった今日の高速シリアル伝送技術においては、低消費電力でノイズ耐性の高いＬＶＤＳ（Low Voltage Differential Signaling）と呼ばれる技術が多く採用されている。ＬＶＤＳでは、差動信号を用いた伝送が主流である。図１５のパラレル−シリアル変換回路では、同じデータクロックを元にして正転信号と反転信号とを生成する為、生成した差動信号の信号間スキューを低減することができる。
【００５８】
なお、図１６〜図２０のパラレル−シリアル変換回路は、第２実施例〜第６実施例のパラレルーシリアル変換回路において、図１５のパラレル−シリアル変換回路と同様、出力されるシリアルデータを差動信号としたものである。実施例７のパラレル−シリアル変換回路では、高い周波数のデータクロックを用いることなく、スキューの少ない差動信号を得られるパラレル−シリアル変換を実現できる。
【００５９】
即ち、図１６〜図２０のパラレル−シリアル変換回路はＬＶＤＳ伝送規格に適した差動信号を出力できる。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【実施例８】
【００６０】
上記したパラレル−シリアル変換回路ではクロック生成部１，７を備えていた。しかしながら、１つのパラレル−シリアル変換回路のみの為にクロック生成部１，７を備えることはコスト等の問題からも考えにくい。実際の回路では、様々な機能を持ったモジュールが組み合わされて１つのシステムを形成する場合が大半である。全てのモジュールに対して供給されるクロックは、単一のクロック生成部で生成されるのが一般的である。
【００６１】
したがって、例えば第１実施例のパラレル−シリアル変換回路を構成するクロック生成部１と、それ以外の各回路との間には、数百ミクロンから数ミリメートルの距離がとられることが考えられる。一般に、信号の伝送距離が長くなると、インピーダンス不整合による反射の影響が顕著になり、伝送される信号の品質に影響を与える。ここで言う長い伝送距離とは、信号に含まれる高周波成分の波長をλとしたときに、およそλ／４以上の長さを目安としている。
【００６２】
上記したパラレル−シリアル変換回路では、データクロック群の伝送路のインピーダンス不整合により反射が起こり、データクロック群の位相関係に乱れが発生する。同期回路３に入力されるデータクロック群の位相関係が乱れると、パラレル−シリアル変換回路では出力されるシリアルデータのジッタが増加するという問題があった。
【００６３】
そこで、第８実施例のパラレル−シリアル変換回路では、クロック生成部１，７のクロック送信部と、同期回路３，１２のクロック受信部と、クロック生成部１，７及び同期回路３，１２を結ぶ伝送路とにおいて、それぞれインピーダンス整合を取ることを要件としている。
【００６４】
したがって、送信・受信両端で発生する反射を低減することができ、同期回路３，１２で受信されるデータクロック群は、送信された元の状態と同じ位相関係を保つことができるので、出力されるシリアルシリアルデータのジッタを低減できる。
【００６５】
このようなインピーダンス整合を考えた伝送路の一例としては、図２１のような構成が挙げられる。クロック送信側において、送信されるデータクロックはバッファ２１から出力されたあと、適当なインピーダンスＺ０を持つ抵抗２２を直列に通って伝送路２３に出力される。データクロックが通る伝送路２３のレイアウトを一定の線幅ｗとすることにより、伝送路２３はチップ内にあるストリップラインとして考えることができる。ストリップラインの特性インピーダンスは、線幅ｗに概ね反比例して変化するので、他のデバイスパラメータを元に線幅ｗを決定し、伝送路２３の特性インピーダンスをＺ０に設定することができる。
【００６６】
そして、クロック受信側ではデータクロックをインピーダンスＺ０を持つ抵抗２４で接地してバッファ２５で受信する。図２１のような構成では、送信側，伝送路及び受信側それぞれの特性インピーダンスをＺ０にすることができ、インピーダンス整合の取れた伝送路を実現できる。
【００６７】
実施例８のパラレル−シリアル変換回路では、インピーダンス整合された伝送路を用いてデータクロックが伝送されるので、データクロックを生成する回路とパラレル−シリアル変換回路との距離が離れていても安定した品質のシリアルデータを出力でき、汎用性を高めることが可能である。
【実施例９】
【００６８】
図２２は本発明によるパラレル−シリアル変換回路の第９実施例の構成図である。図２２のパラレル−シリアル変換回路は、第１実施例のパラレル−シリアル変換回路に多相クロック生成部１４が追加された構成である。図２２のパラレル−シリアル変換回路は、クロック生成部１，入力部２，同期回路３，信号選択回路４及び多相クロック生成部１４を備えている。
【００６９】
多相クロック生成部１４は、クロック生成部１からシンボルクロックを入力され、そのシンボルクロックを元にデータクロック群を生成する。多相クロック生成部１４は生成したデータクロック群を同期回路３及び信号選択回路４に入力する。多相クロック生成部１４で生成されるデータクロック群は、シンボルクロックと同じ周波数を持つ。データクロック群の中のある１つのデータクロックは、シンボルクロックと同じ位相を持つように生成される。その為、パラレルデータは、データクロック群の中のある１つのデータクロックに同期して同期回路３に入力される。多相クロック生成部１４の具体例としてはＤＬＬ回路等の位相遅延回路が挙げられる。
【００７０】
図２２のような回路構成とすることで、クロック生成部１から出力されるクロックは単一位相のクロックでよいことになる。その為、クロック生成部１はＩＣチップ上においてパラレル−シリアル変換回路から離れた位置に置くことができる。また、クロック生成部１から出力されるクロックは他の論理回路にも供給できるので、他の回路との併用が容易となる。さらに、多相クロックの生成をパラレル−シリアル変換回路内の多相クロック生成部１４で行なうため、クロック伝送のバラツキによる位相誤差を少なく抑えることができ、出力されるシリアルデータのジッタを低減できる。
【００７１】
なお、図２３〜図３３のパラレル−シリアル変換回路は、第２実施例〜第７実施例のパラレルーシリアル変換回路において、図２２のパラレル−シリアル変換回路と同様、多相クロック生成部１４，１５が追加された構成である。なお、上記のパラレル−シリアル変換回路と同様な部分についての説明は適宜省略した。
【００７２】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明によるパラレル−シリアル変換回路の第１実施例の構成図である。
【図２】パラレル−シリアル変換回路における各信号のタイミングチャートである。
【図３】クロック生成部の具体例を表す構成図である。
【図４】同期回路の具体例を表す構成図である。
【図５】信号選択回路の具体例を表す構成図である。
【図６】多相のデータクロック群の位相差と、コントロールされたシリアルデータとの関係を表した概略図である。
【図７】本発明によるパラレル−シリアル変換回路の第２実施例の構成図である。
【図８】パラレル−シリアル変換回路における各信号のタイミングチャートである。
【図９】本発明によるパラレル−シリアル変換回路の第３実施例の構成図である。
【図１０】選択信号生成回路及び信号選択回路の具体例を表す構成図である。
【図１１】本発明によるパラレル−シリアル変換回路の第４実施例の構成図である。
【図１２】本発明によるパラレル−シリアル変換回路の第５実施例の構成図である。
【図１３】パラレル−シリアル変換回路における各信号のタイミングチャートである。
【図１４】本発明によるパラレル−シリアル変換回路の第６実施例の構成図である。
【図１５】本発明によるパラレル−シリアル変換回路の第７実施例の構成図（その１）である。
【図１６】本発明によるパラレル−シリアル変換回路の第７実施例の構成図（その２）である。
【図１７】本発明によるパラレル−シリアル変換回路の第７実施例の構成図（その３）である。
【図１８】本発明によるパラレル−シリアル変換回路の第７実施例の構成図（その４）である。
【図１９】本発明によるパラレル−シリアル変換回路の第７実施例の構成図（その５）である。
【図２０】本発明によるパラレル−シリアル変換回路の第７実施例の構成図（その６）である。
【図２１】インピーダンス整合を考えた伝送路の一例を示す構成図である。
【図２２】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その１）である。
【図２３】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その２）である。
【図２４】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その３）である。
【図２５】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その４）である。
【図２６】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その５）である。
【図２７】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その６）である。
【図２８】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その７）である。
【図２９】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その８）である。
【図３０】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その９）である。
【図３１】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その１０）である。
【図３２】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その１１）である。
【図３３】本発明によるパラレル−シリアル変換回路の第９実施例の構成図（その１２）である。
【符号の説明】
【００７４】
１，７    クロック生成部
２    入力部
３，１２    同期回路
４，９    信号選択回路
５    入力部
６    変換回路
８    選択信号生成回路
１０，１３    データ生成回路
１１    出力信号生成回路
１４，１５    多相クロック生成部
２１，２５    バッファ
２２，２４    抵抗
２３    伝送路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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