(57)【要約】      （修正有）【課題】隣接アドレス信号の変化方向に影響されることなくアドレス信号の遷移時間をほぼ一定にし、画素の誤点灯および電磁放射の発生を防止するとともに消費電力が少なくて済むプラズマディスプレイ装置のアドレス電極駆動回路を提供する。【解決手段】２つの直列形態の出力ＭＯＳＦＥＴＱ１１とＱ１２を備え、プラズマディスプレイ装置の信号線のいずれかに接続される出力回路（６４Ａ）と、定電流用トランジスタＱ１を含み、入力信号に応じて上記出力ＭＯＳＦＥＴの一方（Ｑ１１）をオフ状態からオン状態にさせるときに該出力ＭＯＳＦＥＴのゲート容量に定電流を流す駆動回路６３Ａを設ける。【選択図】図７
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【特許請求の範囲】
【請求項１】
並んで延長され、容量性負荷となる複数の信号線のそれぞれに出力を行なう複数の出力回路と、
第１電源電圧が供給される第１電源電圧端子と、
上記第１電源電圧よりも低い第２電源電圧が供給される第２電源電圧端子と、を備え、
上記複数の出力回路のそれぞれは、
上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に接続され、接続ノードが上記複数の信号線のいずれかが接続される出力ノードに結合された第１出力ＭＯＳＦＥＴおよび第２出力ＭＯＳＦＥＴと、
定電流用トランジスタを含み、入力信号に応じて上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときに上記第１出力ＭＯＳＦＥＴのゲート容量に定電流を流す第１駆動回路と、
上記第１電源電圧端子と上記第２電源電圧端子との間にて上記定電流用トランジスタと直列に接続され、上記第１出力ＭＯＳＦＥＴと第２出力ＭＯＳＦＥＴの上記出力ノードの電位が制御端子に印加されるようにされたスイッチ・トランジスタとを備え、
上記出力ノードの電位が所定の電位に達したときに上記スイッチ・トランジスタがオフ状態にされて、上記定電流による上記ゲート容量の充放電が停止されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１駆動回路は、上記スイッチ・トランジスタと直列に接続された第１トランジスタおよび該第１トランジスタと制御端子が共通接続された第２トランジスタとからなるカレントミラー回路を備え、上記第２トランジスタにより上記第１出力ＭＯＳＦＥＴのゲート容量に上記定電流を流すことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第１駆動回路は、上記第１電源電圧端子と上記第１出力ＭＯＳＦＥＴのゲート端子との間に、上記第２トランジスタと並列に接続された第３トランジスタを備え、上記出力ノードの電位の上昇により上記スイッチ・トランジスタがオフ状態にされた後、上記第３トランジスタがオン状態にされて上記第１出力ＭＯＳＦＥＴのゲート容量に電流を流すことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１電源電圧端子と上記出力ノードとの間に上記第３トランジスタと直列に接続され、上記定電流用トランジスタと相補的にスイッチングされる第４トランジスタが設けられてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
上記第１出力ＭＯＳＦＥＴおよび上記第２出力ＭＯＳＦＥＴは、それぞれＮチャネル型のＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１出力ＭＯＳＦＥＴのゲート端子と上記出力ノードとの間に逆方向接続された保護ダイオードを備えることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記保護ダイオードはツェナーダイオードであり、該ツェナーダイオードと並列に接続されたＰＮ接合ダイオードを備えることを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
第２定電流用トランジスタを含み、入力信号に応じて上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路を備え、
該第２駆動回路は、上記第２出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときに、上記第２出力ＭＯＳＦＥＴのゲート容量に定電流を流すことを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記第２駆動回路は、上記出力ノードと上記第２電源電圧端子との間に接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項８において、
上記第２駆動回路は、
上記第２定電流用トランジスタと直列に接続された第５トランジスタおよび該第５トランジスタと制御端子が共通接続された第６トランジスタとからなるカレントミラー回路を備え、上記第６トランジスタにより上記第２出力ＭＯＳＦＥＴのゲート容量に上記定電流を流すことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記出力ノードと上記第２電源電圧端子との間に上記第６トランジスタと直列に接続され、上記第２定電流用トランジスタと相補的にスイッチングされる第７トランジスタが設けられてなることを特徴とする半導体集積回路装置。
【請求項１２】
第１電源電圧端子と第２電源電圧端子との間に直列形態に接続され、接続ノードが出力端子に接続された第１出力ＭＯＳＦＥＴおよび第２出力ＭＯＳＦＥＴと、
定電流用トランジスタを含み、入力信号に応じて上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときに上記第１出力ＭＯＳＦＥＴのゲート容量に定電流を流す第１駆動回路と、
上記第１電源電圧端子と上記第２電源電圧端子との間にて上記定電流用トランジスタと直列に接続され、上記第１出力ＭＯＳＦＥＴと第２出力ＭＯＳＦＥＴの上記接続ノードの電位が制御端子に印加されるようにされたスイッチ・トランジスタとを備え、
上記接続ノードの電位が所定の電位に達したときに上記スイッチ・トランジスタをオフ状態にさせ、上記定電流による上記ゲート容量の充放電を停止させる複数の出力回路を有する半導体集積回路装置と、
上記複数の出力回路のそれぞれの出力端子に複数のアドレス電極のそれぞれが接続される表示パネルと、を含むことを特徴とするプラズマディスプレイ装置。
【請求項１３】
請求項１２において、
上記第１駆動回路は、上記スイッチ・トランジスタと直列に接続された第１トランジスタおよび該第１トランジスタと制御端子が共通接続された第２トランジスタとからなるカレントミラー回路を備え、上記第２トランジスタにより上記第１出力ＭＯＳＦＥＴのゲート容量に上記定電流を流すことを特徴とするプラズマディスプレイ装置。
【請求項１４】
請求項１３において、
上記第１駆動回路は、上記第１電源電圧端子と上記第１出力ＭＯＳＦＥＴのゲート端子との間に、上記第２トランジスタと並列に接続された第３トランジスタを備え、上記出力ノードの電位の上昇により上記スイッチ・トランジスタがオフ状態にされた後、上記第３トランジスタがオン状態にされて上記第１出力ＭＯＳＦＥＴのゲート容量に電流を流すことを特徴とするプラズマディスプレイ装置。
【請求項１５】
請求項１４において、
上記第１電源電圧端子と上記出力ノードとの間に上記第３トランジスタと直列に接続され、上記定電流用トランジスタと相補的にスイッチングされる第４トランジスタが設けられてなることを特徴とするプラズマディスプレイ装置。
【請求項１６】
請求項１２において、
上記第１出力ＭＯＳＦＥＴおよび上記第２出力ＭＯＳＦＥＴは、それぞれＮチャネル型のＭＯＳＦＥＴであることを特徴とするプラズマディスプレイ装置。
【請求項１７】
請求項１６において、
上記第１出力ＭＯＳＦＥＴのゲート端子と上記出力ノードとの間に逆方向接続された保護ダイオードを備えることを特徴とするプラズマディスプレイ装置。
【請求項１８】
請求項１７において、
上記保護ダイオードはツェナーダイオードであり、該ツェナーダイオードと並列に接続されたＰＮ接合ダイオードを備えることを特徴とするプラズマディスプレイ装置。
【請求項１９】
請求項１２において、
第２定電流用トランジスタを含み、入力信号に応じて上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路を備え、
該第２駆動回路は、上記第２出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときに、上記第２出力ＭＯＳＦＥＴのゲート容量に定電流を流すことを特徴とするプラズマディスプレイ装置。
【請求項２０】
請求項１９において、
上記第２駆動回路は、上記出力ノードと上記第２電源電圧端子との間に接続されていることを特徴とするプラズマディスプレイ装置。
【請求項２１】
請求項１９において、
上記第２駆動回路は、
上記第２定電流用トランジスタと直列に接続された第５トランジスタおよび該第５トランジスタと制御端子が共通接続された第６トランジスタとからなるカレントミラー回路を備え、上記第６トランジスタにより上記第２出力ＭＯＳＦＥＴのゲート容量に上記定電流を流すことを特徴とするプラズマディスプレイ装置。
【請求項２２】
請求項２０において、
上記出力ノードと上記第２電源電圧端子との間に上記第６トランジスタと直列に接続され、上記第２定電流用トランジスタと相補的にスイッチングされる第７トランジスタが設けられてなることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置の駆動回路に適用して有効な技術に関し、特にプラズマディスプレイ装置の走査線と直交するアドレス線（アドレス電極）を駆動するアドレス電極駆動回路（アドレスドライバ）に利用して有効な技術に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、ＰＤＰと称する）には交流電圧で放電を起こし発光するＡＣ型ＰＤＰと直流電圧で放電を起こし発光するＤＣ型ＰＤＰとがある。いずれも基本的には２枚のガラス基板に電極となる導電層や絶縁層など様々な層を作り込んで貼り合わせ、内部に放電により紫外線を発生させるＮｅなどのガスを封入した構造となっている。このうちＤＣ型ＰＤＰは放電セルを形成するためのリブ（隔壁）がセル状であるのに対し、ＡＣ型ＰＤＰはリブがストライプ状であるため、ＡＣ型ＰＤＰの方が構造は簡単である。
【０００３】
また、ＡＣ型ＰＤＰには、対向する２つの電極で維持放電および選択放電を行う対向放電型と、同一面内の２つの電極間で維持放電を行い対向する第３の電極を利用して選択放電を行う面放電型とがある。ここで、面放電型ＰＤＰの表示パネルの概略構成を、図１を用いて簡単に説明する。なお、図１に示す表示パネルは輝度特性に優れた反射型の表示パネルの例である。
【０００４】
フロント基板１１には、維持放電のためのＸ電極１２ｘとＹ電極１２ｙが交互に並行してストライプ状に配設されており、これらの電極１２ｘ，１２ｙは、ＩＴＯ等からなる透明電極とＣｒやＣｕ等からなるバス電極とで構成されている。さらに、前記電極１２ｘ，１２ｙは、ガラス等からなる透明誘電体層１３で被覆され、放電面にはＭｇＯ等からなる保護膜１４が形成されている。
一方、リア基板１５には、選択放電のためのアドレス線（データ電極またはアドレス電極とも呼ばれる）１６が前記電極１２ｘ，１２ｙと直交する方向に配設されている。さらに、アドレス線１６は、白色誘電体層１７で被覆されているとともに、アドレス線１６に沿って隔壁（リブ）１８がストライプ状に形成されている。また、隔壁１８の内側には、可視光の発光とカラー化のために、Ｒ（赤），Ｇ（緑），Ｂ（青）の３色の蛍光層１９ａ，１９ｂ，１９ｃが規則的に配置されている。
【０００５】
各種導電層や絶縁膜が形成されたフロント基板１１とリア基板１５は、隔壁１８と保護膜１４とが密着するように基板周囲に形成されたシール層（図示せず）により貼合されている。また、２枚の基板に挟まれた空間には、放電を起こしたときに紫外線を発生させるためのガスが封入されている。
【０００６】
上記のような構成を有するＰＤＰ表示パネル１０と、該表示パネルのアドレス線１６を駆動する電圧を印加するアドレスドライバ、表示パネルのＸ，Ｙ電極１２ｘ，１２ｙを駆動する電圧を印加する走査ドライバ、維持放電のための電圧を生成するサスティンドライバおよび制御回路等でＡＣ型ＰＤＰが構成される。そして、アドレスドライバおよび走査ドライバにより前記Ｘ電極１２ｘとアドレス線１６間に電圧が印加されて選択放電が行われ、サスティンドライバにより前記Ｘ，Ｙ電極１２ｘ，１２ｙ間に電圧が印加されて維持放電が行われることによって表示パネル１０での発光表示が実行される。なお、プラズマディスプレイのアドレス電極を駆動する半導体集積回路に関する発明としては、例えば特許文献１に記載の発明がある。
【特許文献１】特開２００４−３２５７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＡＣ型ＰＤＰにおけるアドレスドライバの主な負荷は、図２に示すように、サスティン電極および走査電極との間のカップリング容量（以下、サスティン容量と称する）Ｃｓと、隣接ピンを駆動するアドレス信号の配線との間の容量（以下、隣接ピン容量と称する）Ｃｐである。これらの負荷容量のうちサスティン容量Ｃｓはほぼ一定であるが、隣接ピン容量Ｃｐは隣接アドレス信号が自分と同じ方向へ変化する場合は見えなくなる。つまり、アドレスドライバの負荷は隣接アドレス信号の変化の方向に応じて変動する。
【０００８】
ここで、隣接アドレス信号が自分と逆の方向へ変化するときは変化量が２倍になり負荷はさらに大きく見えることになるが、アドレス信号が立ち上がるときと立ち下がるときとでタイミングをずらすことによって、かかる負荷の増大を回避することができる。従って、このようなタイミング制御をした場合のアドレスドライバの負荷は、隣接アドレス信号が自分と同じ方向へ変化するときは小さく、隣接アドレス信号が変化しないとき（逆の方向に変化するときを含む）は大きくなることになる。なお、ＰＤＰでは、両隣のアドレス信号が変化しないときの隣接ピン容量はサスティン容量とほぼ同程度の大きさに達する。
【０００９】
ところで、ＰＤＰの評価においては、数ラインずつ白と黒を交互に表示させる白黒表示モードや隣接ドット同士で表示を反転させる千鳥表示モードなどがある。白黒表示モードでは全ビットが同一方向つまり隣接アドレス信号同士が同じ方向へ変化するため負荷は最も小さく、千鳥表示モードでは隣接アドレス信号同士が逆の方向へ変化するため負荷は最も大きくなる。このようにアドレスドライバの負荷が変動すると、図３に示すように、アドレス出力は白黒表示モードでは急峻に立ち上がり又は立ち下がり、千鳥表示モードでは緩やかに立ち上がり又は立ち下がり、それによってアドレス信号の遷移時間も変化する。図４には、従来のアドレスドライバを用いたＰＤＰにおける負荷の大きさとアドレス信号の遷移時間との関係を示す。
【００１０】
本発明者らが検討した結果では、白黒表示モードでのアドレスドライバの負荷はおよそ２０ｐＦでアドレス遷移時間が２０ｎｓ（ナノ秒）程度の場合、千鳥表示モードでのアドレスドライバの負荷はおよそ５０ｐＦでアドレス遷移時間は４５ｎｓ程度であり、およそ２倍に達することが分かった。ここで、アドレス遷移時間が長いと点灯すべき画素が点灯しなかったり点灯すべきでない画素が点灯したりする誤点灯が発生するおそれがあるので、一般には、負荷が最も大きい場合にもアドレス遷移時間が所定の時間内に入るようにアドレスドライバの駆動力を大きくするような設計が行なわれている。
【００１１】
ところが、このような駆動力の大きなアドレスドライバを用いたＰＤＰでは、白黒表示モード時のアドレス信号の変化が急峻過ぎるため、アドレス線から電磁放射が発生するという課題がある。かかる課題を防止するため、従来のＰＤＰでは、パネルの表面に透明な電磁波遮断用フィルムを張るなどの対策を施すようにしたものもある。しかしながら、かかる対策を行なうと、ＰＤＰのコスト上昇を招くという別の課題が発生する。
【００１２】
なお、かかる問題を解決するため、アドレスドライバを構成する出力ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のゲート容量を、前段のレベルシフト回路に設けた定電流源により充放電させることにより、所望のスルーレートで出力を変化させるようにした発明が、本発明者らによって先に提案されている（特開２００４−３２５７０５）。
【００１３】
しかしながら、この先願においては、定電流源と直列のスイッチを制御パルスによりオン、オフさせるように構成されている。そのため、この制御パルスのパルス幅を最適に設定することが困難であり、無駄な電流が流れてしまい、消費電力が増加するという不具合があるということが明らかとなった。また、特許文献１には、不要なパルスによって無駄な駆動電流の消費を防止するようにしたアドレス電極駆動回路に関する発明が開示されているが、この先願発明には、出力のスルーレートを制御することについては開示されていない。
【００１４】
本発明は、隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができ、それによって画素の誤点灯および電磁放射の発生を防止することができるとともに消費電力が少なくて済むプラズマディスプレイ装置のアドレス電極駆動回路を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、第１と第２の電源電圧端子間に接続され２つの直列形態の出力ＭＯＳＦＥＴを備え接続ノードがプラズマディスプレイ装置の信号線（アドレス電極）のいずれかに接続される出力回路に、定電流用トランジスタを含み入力信号に応じて上記出力ＭＯＳＦＥＴの一方をオン状態にさせるときに該出力ＭＯＳＦＥＴのゲート容量に定電流を流す駆動回路を設ける。また、上記定電流用トランジスタと直列に接続され、上記接続ノードすなわち出力端子の電位が制御端子に印加されるようにされたスイッチ・トランジスタを設ける。そして、上記接続ノードの電位が所定の電位に達したときに上記スイッチ・トランジスタがオフ状態にされて、上記定電流用トランジスタの定電流による上記ゲート容量の充電が停止されるようにして、出力信号の変化速度（スルーレート）を制御するようにしたものである。
【００１６】
上記した手段によれば、出力ＭＯＳＦＥＴのゲート容量が定電流で充電されることでゲート電圧が一定の速度で上昇し、隣接アドレス信号の変化の方向に応じて出力ドライバ回路の負荷の大きさが変動したとしても、アドレス信号の遷移時間をほぼ一定にすることができる。そのため、アドレス信号の変化が緩過ぎて誤点灯が発生したり、アドレス信号の変化が急峻過ぎてアドレス線から電磁放射が発生したりするのを防止することができるようになる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができるプラズマディスプレイ装置のアドレス電極駆動回路に好適な半導体集積回路装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施例を図面に基づいて説明する。
図５は、本発明に係るアドレス電極駆動回路を適用して有効なプラズマディスプレイ装置の一例として、ＡＣ型ＰＤＰを使用したディスプレイ装置の概略構成を示すブロック図である。なお、図５のプラズマディスプレイ装置は、３電極面放電型ＰＤＰを使用しているが、本発明に係るアドレス電極駆動回路は、対向放電型のＰＤＰにも適用可能である。
【００１９】
図５のプラズマディスプレイ装置は、表示パネル１０と、ディジタル信号処理回路２０と、電源回路３０と、Ｘ電極を走査駆動する走査ドライバ４０と、Ｙ電極を駆動するサスティンドライバ５０と、アドレス線を駆動するアドレスドライバ６０とから構成される。なお、表示パネル１０には、図１に示す従来と同様の構成を有するＡＣ型ＰＤＰを使用している。
【００２０】
ディジタル信号処理制御回路２０は、クロックＣＬＫ、表示データＤＡＴＡ、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣ等の各信号に基づいて、各ドライバ４０〜６０に対する制御パルスを生成し供給する。走査ドライバ４０およびアドレスドライバ６０は、前記ディジタル信号処理制御回路２０から制御パルスに基づき、表示パネル１０上の各画素において発光させるべき場所と発光させない場所を決定し、対応する駆動電圧を生成して出力する。
【００２１】
具体的には、走査ドライバ４０がフロント基板に設けられているＸ電極を順次選択レベルに駆動する電圧を出力し、アドレスドライバ６０は表示データに応じてリア基板のアドレス線を選択レベルまたは非選択レベルに駆動する電圧を出力し、発光させるべき画素に対応したアドレス線に選択レベルの電圧が印加される。これによって、選択された電極間で放電が行なわれて選択された画素だけが単発発光されることとなる。
【００２２】
サスティンドライバ５０は、前記ディジタル信号処理制御回路２０からの制御パルスに基づいて、フロント基板のＹ電極にＸ電極と逆位相の連続した電圧パルスを印加し、Ｘ，Ｙ電極間で維持放電を起こさせる。この維持放電により、先に選択的に単発発光していた画素のみが放電発光し表示パネル１０で発光表示が行なわれる。
【００２３】
図６は、本発明を適用して好適な半導体集積回路化されたアドレス電極駆動回路（アドレスドライバ）の一実施例のブロック図である。
この実施例のアドレスドライバ６０は、ディジタル信号処理制御回路２０から入力されるディジタル表示データ信号を受けて前記Ｘ，Ｙ電極間に放電が起こるようにアドレス線に印加する高電圧出力パルスを生成し出力する。アドレスドライバ６０は、入力されたシリアル表示データをパラレルデータに変換するシフトレジスタ６１と、変換された表示データを保持するラッチ部６２と、信号のレベルを変換するレベル変換部６３と、アドレス線に印加される電圧パルスを出力するドライバ部６４と、上記シフトレジスタ６１〜ドライバ部６４の制御信号を生成するコントロール部６５などから構成される。
【００２４】
コントロール部６５は、システムクロック信号ＣＬＫに同期してシリアル表示データＤＡＴＡ１〜ＤＡＴＡｎをシフトレジスタ６１順次取り込み、ディジタル信号処理制御回路２０からのラッチ信号ＬＡＴに同期してシフトレジスタ６１からラッチ部６２へ転送させる。アドレスドライバ６０には、上記シフトレジスタ６１やラッチ部６２、コントロール部６５に供給される５Ｖのような電源電圧が印加される電源端子ＶDD1と、ドライバ部６４に供給される８０Ｖのような高電源電圧が印加される電源端子ＶDD2と、接地電位が印加される電源端子ＧＮＤが設けられている。
【００２５】
図７には、図６のアドレスドライバ６０におけるレベルシフト回路６３Ａとドライバ６４Ａの一実施例の回路図が示されている。レベルシフト回路６３Ａとドライバ６４Ａは、それぞれの各アドレス出力端子に対応して設けられる単位回路であって、これらが集まってレベル変換部６３とドライバ部６４を構成する。
【００２６】
図７に示されているように、この実施例では、ドライバ６４Ａは例えば７０Ｖのような高い電源電圧ＶＤＨが印加された第１電源電圧端子と第２電源電圧端子としての接地点との間に直列に接続された２個のＮチャネルＭＯＳＦＥＴ  Ｑ１１，Ｑ１２により構成されている。
【００２７】
レベルシフト回路６３Ａは、第１電源電圧端子と接地点との間に直列に接続された３個のＭＯＳＦＥＴ  Ｑ１，Ｑ２，Ｑ３および抵抗Ｒ１と、第１電源電圧端子と接地点との間に直列に接続された２個のＭＯＳＦＥＴ  Ｑ４，Ｑ５と、Ｑ４と並列に設けられたＭＯＳＦＥＴ  Ｑ６とにより構成されている。これらのＭＯＳＦＥＴのうち、Ｑ２〜Ｑ４，Ｑ６はＰチャネルＭＯＳＦＥＴ、Ｑ１とＱ５はＮチャネルＭＯＳＦＥＴである。ドライバ６４ＡのＭＯＳＦＥＴ  Ｑ１１，Ｑ１２は、レベルシフト回路６３ＡのＭＯＳＦＥＴ  Ｑ１〜Ｑ６よりも十分に高い駆動力を持つように、ゲート幅が大きく、ゲート・ソース間耐圧がＱ２，Ｑ６等に比べて低い素子により形成される。
【００２８】
この実施例では、ＭＯＳＦＥＴ  Ｑ５のゲート端子に入力信号ＰＩＮが印加され、Ｑ１のゲート端子にＰＩＮと逆相の信号ＰＩＮＢが印加されている。そして、ＭＯＳＦＥＴ  Ｑ４とＱ６の共通ドレインの電位がハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のゲート端子に印加され、ロウ側の出力ＭＯＳＦＥＴ  Ｑ１２のゲート端子に入力信号ＮＩＮが印加されている。入力信号ＰＩＮとＮＩＮは、互いにハイレベルの期間が重複しないようにされたほぼ逆相の信号であり、Ｑ１１とＱ１２が相補的にオン、オフされてアドレス電極駆動パルスを出力するとともに、同時にオン状態にならないように制御されることで貫通電流が流されないようにされている。
【００２９】
入力信号ＰＩＮＢがハイレベル時、ＭＯＳＦＥＴ  Ｑ１と抵抗Ｒ１は、Ｑ１のしきい値電圧とＲ１の抵抗値によって決まる電流を流す定電流源として機能する。ＭＯＳＦＥＴ  Ｑ３は、ゲートとドレインが結合されて電流−電圧変換素子として機能し、ＭＯＳＦＥＴ  Ｑ４がこのＱ３とゲート共通接続されて、Ｑ３のドレイン電流Ｉ１に比例した電流Ｉ２を流すカレントミラー回路を構成している。また、入力ＭＯＳＦＥＴ  Ｑ１と直列に設けられたＭＯＳＦＥＴ  Ｑ２のゲート端子には、ドライバ６４Ａの出力ノードの電位が印加され、出力をモニタしてオン、オフ動作するスイッチング素子として機能する。
【００３０】
さらに、出力ＭＯＳＦＥＴ  Ｑ１１のゲート端子とドライバ６４Ａの出力ノードとの間には、ツェナーダイオードＤＺ１が逆方向接続され、耐圧保護用素子として機能するようにされている。このツェナーダイオードＤＺ１は、例えば出力がハイレベルの状態で誤って出力端子が接地点に短絡されたような場合に、逆方向電流を流すことで出力ＭＯＳＦＥＴ  Ｑ１１のゲート電圧を下げ、Ｑ１１に過大なドレイン電流が流れてドレイン・ソース間が破壊されるのを防止する。ＤＺ１の逆方向電圧は例えば６Ｖのような値とされる。
【００３１】
次に、ドライバ６４Ａの出力がロウレベルからハイレベルに変化するときの図７の回路の動作を、図８のタイミングチャートを用いて説明する。
出力がロウレベルの時、入力信号はＰＩＮとＮＩＮがハイレベル、ＰＩＮＢがロウレベルである。この状態から、まず、入力信号ＮＩＮがロウレベルに変化されて、ロウ側の出力ＭＯＳＦＥＴ  Ｑ１２がオフ状態にされる（タイミングｔ１）。続いて、入力信号ＰＩＮがハイレベルからロウレベルに、また逆相の信号ＰＩＮＢがロウレベルからハイレベルにそれぞれ変化されて、レベルシフト回路６３Ａの入力ＭＯＳＦＥＴ  Ｑ５がオフ状態に、またＱ１がオン状態にされる（タイミングｔ２）。
【００３２】
このとき、出力電位Ｖｏｕｔは最初ロウレベルであるため、モニタ用スイッチＭＯＳＦＥＴ  Ｑ２はオン状態にあり、Ｑ１がオン状態にされることによりＱ１にドレイン電流Ｉ１が流れ、その電流がＱ２を介してＱ３に流されて、Ｑ３とＱ４のカレントミラーにより、Ｉ１に比例した電流Ｉ２がＱ４に流される。これにより、Ｑ４のドレイン端子に接続されている寄生容量（主としてハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のゲート容量Ｃgd，Ｃgs）が定電流で充電され、Ｑ１１のゲート電圧が一定の速度で上昇する。このとき、出力端子の負荷容量がＱ１１の駆動能力の範囲内であれば、出力電位Ｖｏｕｔもゲート電圧の変化に追従して一定の速度で立ち上がる。なお、Ｑ４のドレイン端子に接続されている寄生容量としては、Ｑ１１のゲート容量Ｃgd，Ｃgsの他に、Ｑ５，Ｑ６のソース・ドレイン間容量Ｃdsがあるが、Ｑ１１のサイズがＱ５，Ｑ６に比べてかなり大きいため、Ｃgd＋Ｃgs＞＞Ｃdsであり、Ｑ１１のゲート電圧のスルーレートは定電流Ｉ２とＱ１１のゲート容量Ｃgd，Ｃgsとでほぼ決まる。
【００３３】
そして、出力電位Ｖｏｕｔがあるレベル（ＶＤＨ−Ｖthq3−Ｖthq2）まで上昇すると、モニタ用スイッチＭＯＳＦＥＴ  Ｑ２がオフ状態になる。ここで、Ｖthq3，Ｖthq2はそれぞれＭＯＳＦＥＴ  Ｑ３，Ｑ２のしきい値電圧であり、例えばＶthq3≒２Ｖ，Ｖthq2≒７Ｖに設計される。すると、Ｖｏｕｔが６１Ｖまで上昇すると、カレントミラーのＭＯＳＦＥＴ  Ｑ３，Ｑ４のドレイン電流が流れなくなり、Ｑ４の電流によるＱ１１のゲート容量の充電が自動的に終了する（タイミングｔ３）。
【００３４】
これにより、無駄なドライブ電流Ｉ１が流れないようにすることができる。また、ここで、ＭＯＳＦＥＴ  Ｑ６として比較的高いしきい値電圧（例えばＱ２のVthq2と同じ電圧）を有する素子を使用すると、モニタ用スイッチＭＯＳＦＥＴ  Ｑ２がオンしている間はオフし、Ｑ２がオフしてＱ１のドレイン電圧が下がるとオンするように動作させることができる。これにより、Ｑ２がオフしてＱ４のドレイン電流が流れなくなっても、Ｑ６によって出力ＭＯＳＦＥＴ  Ｑ１１のゲート電圧をハイレベルに保つことができる。
【００３５】
図７のドライバ６４Ａの出力がロウレベルからハイレベルへ変化される際における出力ＭＯＳＦＥＴのゲート電圧および出力電圧の動作波形図が図１８に示されている。図７のレベルシフト回路６３Ａの入力ＭＯＳＦＥＴ  Ｑ１が入力信号ＰＩＢによってオン状態にされ、Ｑ５が入力信号ＰＩによってオフ状態にされると、カレントミラーのＭＯＳＦＥＴ  Ｑ４の定電流Ｉ２がＮチャネル出力ＭＯＳＦＥＴ  Ｑ１１のゲート・ソース間寄生容量Ｃgsを充電させる。このとき、ゲート・ドレイン間寄生容量Ｃgdも存在するが、ミラー効果によってゲート側からみた容量値が大きくなっている。このため、上記電流Ｉ２は、相対的に小さな容量値の上記ゲート・ソース間寄生容量Ｃgsを充電させる電流として作用する。すると、図１８に示したように上記出力ＭＯＳＦＥＴ  Ｑ１１のゲート・ソース間電圧Ｖgsが直線的に上昇される。
【００３６】
そして、上記ＭＯＳＦＥＴ  Ｑ１１のゲート・ソース間電圧Ｖgsがそのしきい値電圧以上に大きくなると、このＭＯＳＦＥＴ  Ｑ１１がオン状態となってドレイン電流が流れて出力端子に接続されている負荷容量ＣＬを充電し、出力電圧Ｖｏｕｔがロウレベルからハイレベルに変化される。このとき、上記出力端子には、ＰＤＰのアドレス電極が接続されており、かかるＰＤＰのアドレス電極には回路の接地電位との間に存在する寄生容量と、隣接アドレス電極間に存在する寄生容量からなる負荷容量ＣＬを有する。かかる隣接アドレス電極間に存在する寄生容量は、隣接アドレス電極が同じくハイレベルに変化する場合には、上記出力端子からみたときには存在しないものとみなすことができるので、出力回路にとっての負荷容量ＣＬは小さくなる。これに対して、隣接アドレス電極がロウレベルのままであるときや、逆にハイレベルからロウレベルに変換するときには、それに対しても充電電流を供給することとなって出力回路にとっての負荷容量ＣＬは大きくなる。このような隣接アドレス電極の変化により出力回路の負荷容量ＣＬが大きく変化するものである。
【００３７】
この実施例の出力回路では、上記負荷容量ＣＬが小さいときには、図１８に示したように上記電流Ｉ２によって直線的に大きくなるＮチャネルＭＯＳＦＥＴ  Ｑ１１のゲート・ソース間電圧Ｖgsが比較的小さいＶgs1に達したときに流れるＭＯＳＦＥＴ  Ｑ１１のドレイン電流によって、上記小さな負荷容量ＣＬへの充電動作が開始されて出力電圧Ｖｏｕｔを上昇させる。この出力電圧Ｖｏｕｔの上昇によって、上記電流Ｉ２がＭＯＳＦＥＴ  Ｑ１１のゲート・ドレイン間寄生容量Ｃgdの充電動作に費やされる結果、ゲート電圧ＶＧ１（ゲート・ソース間電圧Ｖgs1 ）がほぼ一定にとなる。その結果、かかるゲート電圧ＶＧ１に対応した比較的小さな一定のドレイン電流によりアドレス電極がロウレベル（Ｌ）から直線的にハイレベル（Ｈ）に立ち上げられる。
【００３８】
これに対して、上記負荷容量ＣＬが大きいときには、図１８に示したように上記電流Ｉ２によってゲート・ソース間電圧Ｖgsをより大きくするようゲート，ソース間寄生容量Ｃgsを充電する。このように充電期間がより長くなることにより、大きくされたゲート・ソース間電圧Ｖgs2 が印加されるゲート電圧ＶＧ２によって出力ＭＯＳＦＥＴ  Ｑ１１が比較的大きなドレイン電流を流して上記大きな負荷容量ＣＬの充電動作を開始して出力電圧Ｖｏｕｔを上昇させる。このような出力電圧Ｖｏｕｔの上昇により上記電流Ｉ２がＭＯＳＦＥＴ  Ｑ１１のゲート・ドレイン間寄生容量Ｃgdの充電動作に費やされる結果、ゲート電圧ＶＧ２（ゲート・ソース間電圧Ｖgs2 ）はほぼ一定となる。その結果、かかるゲート電圧ＶＧ２に対応した比較的大きな一定のドレイン電流によりアドレス電極をロウレベル（Ｌ）から直線的にハイレベル（Ｈ）に立ち上げられる。
【００３９】
この実施例では、前記のようにロウ側の出力ＭＯＳＦＥＴ  Ｑ１２がオフ状態でハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のオフからオンへの変化により出力がロウレベルからハイレベルへ遷移する場合、ハイ側のＭＯＳＦＥＴ  Ｑ１１はスイッチＭＯＳＦＥＴ  Ｑ２がオンの間だけカレントミラーＭＯＳＦＥＴ  Ｑ４の定電流Ｉ２によってＱ１１のゲート寄生容量ＣgsとＣgdの充放電動作を行う。このときの出力の立ち上がりスピードは、前記のように主に寄生容量Ｃgdを定電流Ｉ２による充電スピード（スルーレート）で決まる。これにより、ハイ側のＭＯＳＦＥＴ  Ｑ１１のゲート電圧ＶＧは負荷容量ＣＬとその立ち上がりスピードｔｒに応じたドライバ電流ｉｏになるゲート・ソース間Ｖgsでバランスする。これは前記図１８において立ち上がり過程でゲート電圧ＶＧが一定になる区間である。このとき必要とされるドライバ電流ｉｏは、ｉｏ＝ＶＧ２（ハイレベル）×ＣＬ／ｔｒである。よって、負荷容量ＣＬの容量値が大きいほど、立ち上がりスピードｔｒが速いほど（小さい）、ハイ側のＭＯＳＦＥＴ  Ｑ１１のドライバ電流ｉｏは大きくなる。
【００４０】
この実施例の回路の場合においては、ハイ側のＭＯＳＦＥＴ  Ｑ１１のゲートが高電圧電源ＶＤＨに接続された場合が、ハイ側のＭＯＳＦＥＴ  Ｑ１１のゲート・ソース間電圧Ｖgsが最大となり、ハイ側のＭＯＳＦＥＴ  Ｑ１１のドライバ電流ｉｏも最大になる。これ以降、ハイ側のＭＯＳＦＥＴ  Ｑ１１のドライバ電流ｉｏは最大値で一定になる為に上記式において、負荷容量が変わるとその立ち上がりスピードｔｒの方が変化してしまう。つまり、従来の回路では、上記最大電圧でゲート・ソース間電圧Ｖgsを決めている為にドライバ電流ｉｏは常に最大電流かつ定電流で使用している為、その立ち上がりスピードは負荷容量ＣＬの変化に応じて変化してしまう。これに対し、本実施例の回路では、スルーレートで立ち上がりスピードｔｒが決めて、ｉｏ＝ＶＧ２（ハイレベル）×ＣＬ／ｔｒの式において最大ドライバ電流以内で使用するなら、負荷容量ＣＬが変化しても立ち上がりスピードｔｒが変化しないようにコントロールすることができる。
【００４１】
このようにして、上記負荷容量の大小（変動）に無関係に出力電圧Ｖｏｕｔの立ち上がりをほぼ同じくするようにできる。言い換えるならば、負荷容量ＣＬが小のときにはそれに対応した小さな出力電流ｉｏが形成され、負荷容量ＣＬが大のときにはそれに対応した大きな出力電流ｉｏが形成されるものとなり、上記のように出力電圧Ｖｏｕｔの立ち上がりをほぼ同じくする。ただし、上記のような動作を実現するためには、ハイ側のＭＯＳＦＥＴ  Ｑ１１が上記立ち上がり特性を実現するのに十分なドライバビリティを有することが必要である。つまり、ハイ側のＭＯＳＦＥＴ  Ｑ１１は、上記電源電圧ＶＧ２よりも小さな電圧Ｖgs1 や電圧Ｖgs2 によっても、上記必要な立ち上がり特性を実現できる出力電流ｉｏを得ることができるようなドライバビリティを有するように設計すると良い。
【００４２】
本実施例の駆動回路によれば、出力の負荷容量の大きさが変わっても立ち上がり時間を一定にすることができるため、隣接するアドレス電極を駆動する回路の出力の変化の方向にかかわらずアドレス信号の遷移時間を一定に保つことができる。その結果、遷移時間が長くなって画素の誤点灯が発生したり、逆に遷移時間が短くなって電磁放射が発生したりするのを抑制することができる。
【００４３】
図１７には、図７のアドレスドライバの特性を説明するための図が示されている。図１７の特性図は、出力が立ち上がる際の負荷容量と出力の遷移時間との関係を示すシミュレーション結果（■印）である。比較のためにスルーレート制御をしないアドレスドライバの特性（◆印）を示してある。
【００４４】
図１７より、スルーレート制御をしないドライバでは、数ラインずつ白と黒を交互に表示させる白黒表示モードと隣接ドット同士で表示を反転させる千鳥表示モードとで遷移時間差Δｔ２が約３０ｎｓ（ナノ秒）近くにも達する。これに対し、本実施例のドライバにおいては、負荷容量が６０ｐＦ以下では、遷移時間がほぼ一定になり、白黒表示モードと千鳥表示モードとで遷移時間差Δｔ１は２ｎｓ程度であり、遷移時間差が大幅に改善されることが分かる。
【００４５】
また、本実施例の駆動回路によれば、出力電位ＶｏｕｔをモニタしてＭＯＳＦＥＴ  Ｑ２がオフするように構成することで、図８に示すように、Ｖｏｕｔが所定の電位に達した時点ｔ３でＱ２をオフさせることができ、Ｑ１に無駄な電流Ｉ１が流れ続けないようにすることができる。
【００４６】
ここで、定電流源として機能するＭＯＳＦＥＴ  Ｑ１と直列のＭＯＳＦＥＴ  Ｑ２を、出力電圧ではなく、前記先願のように、別途生成された制御パルスによりオン、オフさせる方式も考えられる。しかしながら、制御パルスを用いる方式にあっては、制御パルスのパルス幅を最適に設定することが困難であり、パルス幅が狭いと出力電位Ｖｏｕｔが所定の電位に達する前にＱ１１がオフしてしまうので、どうしても広めに設計せざるを得ない。
【００４７】
しかし、そのように設計すると、図９に示すように、Ｖｏｕｔが所定の電位に達した後もＱ１に電流Ｉ１が流れ続けてしまい、ハッチングで示す部分が無駄な電流となり、消費電力が増加するという不具合が生じる。また、制御パルスＣＰのパルス幅を最適に設定するには、製造ばらつきを考慮してトリミング回路などを設ける必要があり、回路規模が大きくなりチップ面積の増大をもたらすので、好ましい対策ではない。
【００４８】
さらに、ハイ側の出力ＭＯＳＦＥＴ  Ｑ１１にＮチャネルＭＯＳＦＥＴが使用されているため、占有面積を低減することができる。また、周知のように、ＮチャネルＭＯＳＦＥＴの方がＰチャネルＭＯＳＦＥＴよりもキャリア移動度が高いので、同一サイズであればＮチャネルＭＯＳＦＥＴの方が動作速度を速くし、同一速度であればＮチャネルＭＯＳＦＥＴの方がサイズを小さくすることができる。そのため、ハイ側の出力ＭＯＳＦＥＴ  Ｑ１１にＮチャネルＭＯＳＦＥＴを使用することで、占有面積を低減することができる。
【００４９】
図１０には、第１の実施例の変形例が示されている。この変形例は、ツェナーダイオードＤＺ１と並列に同じく逆方向接続されたＰＮ接合ダイオードＤ１を設けたものである。ＰＮ接合ダイオードＤ１は、ツェナーダイオードＤＺ１の保護素子である。ツェナーダイオードＤＺ１は順方向電流をあまり多く流すと破壊されるおそれがあるため、図７の実施例では、ＭＯＳＦＥＴ  Ｑ５をオンした直後に出力端子からツェナーダイオードＤＺ１を通して出力ＭＯＳＦＥＴ  Ｑ１１のゲート端子に向かって電流が流れ、ツェナーダイオードＤＺ１それ自身が破壊されるおそれがある。
【００５０】
ここで、出力ＭＯＳＦＥＴ  Ｑ１１，Ｑ１２が同時にオン状態になって、電源電圧ＶＤＨから接地点に向かって貫通電流が流れるのを防止するため、ＭＯＳＦＥＴ  Ｑ１２をオンさせる前にＱ５をオンさせＱ１１のゲート電圧を下げてＱ１１をオフさせる必要がある。そのため、ツェナーダイオードＤＺ１に順方向電流が流れるのを回避することはできない。
【００５１】
本変形例では、ツェナーダイオードＤＺ１に順方向電流が流れる際に、これと並列に接続されたＰＮ接合ダイオードＤ１にも電流が流れることにより、ツェナーダイオードＤＺ１の破壊を回避することができる。ただし、ツェナーダイオードＤＺ１として順方向電流を充分に流すことができるものを使用した場合には、ＰＮ接合ダイオードＤ１は省略することができる。
【００５２】
図１１には、アドレス電極駆動信号を出力するアドレスドライバのレベルシフト回路およびドライバの第２の実施例が示されている。この実施例は、ドライバ６４Ａのロウ側出力ＭＯＳＦＥＴ  Ｑ１２のゲート端子を駆動する回路を設けて、出力電圧Ｖｏｕｔの立ち下がりもスルーレート制御するようにしたものである。具体的には、出力ノードと接地点との間に直列に接続された２個のＭＯＳＦＥＴ  Ｑ７，Ｑ８および抵抗Ｒ２と、これらと並列に出力ノードと接地点との間に直列に接続された２個のＭＯＳＦＥＴ  Ｑ９，Ｑ１０と、出力ＭＯＳＦＥＴ  Ｑ１２のゲート・ソース間に逆方向接続された保護用のツェナーダイオードＤＺ２とにより構成されている。ツェナーダイオードＤＺ１と異なり、ツェナーダイオードＤＺ２には順方向電流が流れないので、ダイオードＤ１に相当する保護素子は不要である。
【００５３】
これらのＭＯＳＦＥＴのうち、Ｑ８，Ｑ９はＰチャネルＭＯＳＦＥＴ、Ｑ７とＱ１０はＮチャネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ  Ｑ８〜Ｑ１０は出力ＭＯＳＦＥＴ  Ｑ１２よりもサイズの小さな素子により構成されている。また、ＭＯＳＦＥＴ  Ｑ８，Ｑ９には、ハイ側の出力ＭＯＳＦＥＴ  Ｑ１１を駆動する回路を構成するＭＯＳＦＥＴ  Ｑ２，Ｑ６よりもゲート・ソース間耐圧の低い素子を用いることができる。
【００５４】
この実施例では、ＭＯＳＦＥＴ  Ｑ７のゲート端子に、入力信号ＰＩＮとハイレベルの期間が重ならないようにされた入力信号ＮＩＮが印加され、Ｑ１０のゲート端子にＮＩＮと逆相の信号ＮＩＮＢが印加されている。そして、ＭＯＳＦＥＴ  Ｑ９とＱ１０の共通ドレインの電位がロウ側の出力ＭＯＳＦＥＴ  Ｑ１２のゲート端子に印加されている。入力信号ＮＩＮがハイレベル時、ＭＯＳＦＥＴ  Ｑ７と抵抗Ｒ２は、Ｑ７のしきい値電圧とＲ２の抵抗値によって決まる電流を流す定電流源として機能する。ＭＯＳＦＥＴ  Ｑ８は、ゲートとドレインが結合されて電流−電圧変換素子として機能し、ＭＯＳＦＥＴ  Ｑ９がこのＱ８とゲート共通接続されて、Ｑ７のドレイン電流Ｉ３に比例した電流Ｉ４を流すカレントミラー回路を構成している。
【００５５】
次に、ドライバ６４Ａの出力がハイレベルからロウレベルに変化するときの図１１の回路の動作を、図１２のタイミングチャートを用いて説明する。
出力がハイレベルの時、入力信号はＮＩＮ，ＰＩＮがロウレベル、ＮＩＮＢ，ＰＩＮＢがハイレベルである。この状態から、まず、入力信号ＰＩＮがハイレベルに変化されて、ＭＯＳＦＥＴ  Ｑ５がオンされてハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のゲート容量にチャージされていた電荷が引き抜かれてＱ１１がオフ状態にされる（タイミングｔ１１）。続いて、入力信号ＮＩＮがロウレベルからハイレベルに、また逆相の信号ＮＩＮＢがハイレベルからロウレベルにそれぞれ変化されて、ＭＯＳＦＥＴ  Ｑ１０がオフ状態に、またＱ７がオン状態にされる（タイミングｔ１２）。
【００５６】
このとき、出力電位Ｖｏｕｔは最初ハイレベルであり、Ｑ７がオン状態にされることによりＱ７のドレイン電流Ｉ３はＱ８に流されて、Ｑ８とＱ９のカレントミラーにより、Ｉ３に比例した電流Ｉ４がＱ９に流される。これにより、Ｑ９のドレイン端子に接続されている寄生容量（主としてロウ側の出力ＭＯＳＦＥＴ  Ｑ１２のゲート容量Ｃgd，Ｃgs）が定電流で充電され、出力端子の立ち下がり開始後、負荷容量に応じた一定のゲート電圧を保ち、これに応じた出力電流により負荷容量の放電を行う。このとき、出力端子の負荷容量がＱ１２の駆動能力の範囲内であれば、出力電位Ｖｏｕｔは一定の速度で立ち下がる。
【００５７】
そして、出力電位ＶｏｕｔがＭＯＳＦＥＴ  Ｑ７，Ｑ８のしきい値電圧を足した電位（約４Ｖ）まで下がると、Ｑ８がオフし、Ｑ７，Ｑ９のドレイン電流Ｉ３，Ｉ４が流れなくなり、Ｑ９によるＱ１２のゲート容量の充電が自動的に終了する（タイミングｔ１３）。これにより、無駄なドライブ電流Ｉ３が流れないようにすることができる。Ｑ９がオフした後は、Ｑ１０がオフであるため、ロウ側の出力ＭＯＳＦＥＴ  Ｑ１２のゲート電圧はそのしきい値電圧（約２Ｖ）よりも高い電圧（４Ｖ）にあるため、Ｑ１２のドレイン電流により、Q９,Q１０により分圧されたＱ１２のゲート電圧がＱ１２のＶｔｈを下回る電位（３Ｖ）になるまで出力電圧Ｖｏｕｔは下がる。
【００５８】
また、このとき、出力ノードはダイオードＤ１を介してオン状態されているＭＯＳＦＥＴ  Ｑ５のドレイン端子に接続されているため、立下り終了時には出力電圧Ｖｏｕｔは接地電圧よりダイオードＤ１の順方向電圧Ｖｆだけ高い電圧まで下がる。
【００５９】
本実施例の駆動回路によれば、出力の負荷容量の大きさが変わっても立ち下がり時間を一定にすることができるため、隣接するアドレス電極を駆動する回路の出力の変化の方向にかかわらずアドレス信号の遷移時間を一定に保つことができる。その結果、遷移時間が長くなって画素の誤点灯が発生したり、逆に遷移時間が短くなって電磁放射が発生したりするのを防止することができる。また、出力電位Ｖｏｕｔがある電位まで下がると自動的に定電流用ＭＯＳＦＥＴ  Ｑ７と直列のＭＯＳＦＥＴ  Ｑ８をオフさせるようにすることができ、これによって定電流用ＭＯＳＦＥＴ  Ｑ７に無駄な電流Ｉ３が流れ続けないようにすることができる。
【００６０】
ここで、前記先願のように、カレントミラー回路を構成するＭＯＳＦＥＴ  Ｑ８，Ｑ９のソース端子を出力ノードはなく、所定の電源電圧に接続し、定電流源として機能するＭＯＳＦＥＴ  Ｑ７の入力信号ＮＩＮに、図１３に示すような所定のパルス幅Ｐｗを持たせてオン、オフさせる方式も考えられる。しかしながら、このような制御パルスを用いる方式にあっては、入力信号ＮＩＮのパルス幅を最適に設定することが困難であり、Ｖｏｕｔが所定の電位に達した後もＱ７に電流Ｉ３が流れ続けてしまう。そのため、図１３にハッチングで示すような部分が無駄な電流となり、消費電力が増加するという不具合が生じるが、本実施例ではそのようなことがない。
【００６１】
また、本実施例のように、ＭＯＳＦＥＴ  Ｑ８，Ｑ９のソース端子を出力ノードに接続することにより、Ｑ７〜Ｑ１０からなるロウ側のスルーレート制御回路の動作電流を、本来出力ＭＯＳＦＥＴ  Ｑ１２により接地点へ不用な電流として流される電流を利用して与えることができるため、消費電力をさらに低減することができるという利点がある。
【００６２】
なお、図７の第１の実施例で、ロウ側のＭＯＳＦＥＴ  Ｑ１２はスルーレート制御せずに入力信号ＮＩＮのみで制御しているのは、一般にアドレス線からの電磁放射を防止する上で、アドレス電極駆動信号が立ち下がるときよりも立ち上がるときの方が重要であるからである。第１の実施例のように、ハイ側のＭＯＳＦＥＴ  Ｑ１１のみをスルーレート制御するだけでもかなりの効果を得ることができる。
【００６３】
図１４には、第３の実施例が示されている。この実施例は、ドライバ６４Ａのハイ側の出力ＭＯＳＦＥＴ  Ｑ１１としてＰチャネルＭＯＳＦＥＴを使用するとともに、モニタ用スイッチＭＯＳＦＥＴ  Ｑ２を設ける位置を変えたものである。
【００６４】
具体的には、ゲート端子に入力信号ＰＩＮＢが印加されたＭＯＳＦＥＴ  Ｑ１と直列にＭＯＳＦＥＴ  Ｑ３が接続され、ゲート端子に入力信号ＰＩＮが印加されたＭＯＳＦＥＴ  Ｑ５と直列にＭＯＳＦＥＴ  Ｑ４が接続され、Ｑ３とＱ４は互いにゲートとドレインが交差結合され、ラッチ回路を構成している。また、ハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のゲート容量を充電する電流を流すＭＯＳＦＥＴ  Ｑ６のゲート端子はＭＯＳＦＥＴ  Ｑ４のドレイン端子に接続されている。
【００６５】
そして、このＭＯＳＦＥＴ  Ｑ６と直列に、モニタ用スイッチＭＯＳＦＥＴ  Ｑ２と、ゲート端子に入力信号ＰＩＮ２が印加され定電流源として機能するＭＯＳＦＥＴ  Ｑ２１および抵抗Ｒ１が接続されている。さらに、Ｑ６とＱ２の接続ノードと接地点との間には、ゲート端子に入力信号ＰＩＮ３が印加され定電流源として機能するＭＯＳＦＥＴ  Ｑ２２および抵抗Ｒ２が接続されている。Ｑ２２は出力電圧Ｖｏｕｔがハイレベルに維持されている間ずっと１μＡのような微小な電流Ｉ２を流し続けるようにされる。
【００６６】
図１５には、図１４の回路において、ドライバの出力がロウレベルからハイレベルに変化するときに、ロウ側の出力ＭＯＳＦＥＴ  Ｑ１２のゲート端子に印加される入力信号ＮＩＮとレベルシフト回路のＭＯＳＦＥＴ  Ｑ１，Ｑ５，Ｑ２１，Ｑ２２のゲート端子に入力される信号ＰＩＮ，ＰＩＮ２，ＰＩＮ３，ＰＩＮＢのタイミングと、出力の変化の様子が示されている。このような入力信号が印加されることにより、ＭＯＳＦＥＴ  Ｑ２１に流れる例えば３００μＡのような定電流Ｉ１によってハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のゲート容量の電荷が放電され、出力端子の立上り開始後、負荷容量に応じた一定のゲート電圧を保ち、これに応じた出力電流により負荷容量の充電を行い、出力電位Ｖｏｕｔが一定の速度で立ち上がるようにされる。
【００６７】
そして、出力電位Ｖｏｕｔがあるレベルまで上昇すると、モニタ用ＭＯＳＦＥＴ  Ｑ２がオフ状態になる。すると、ＭＯＳＦＥＴ  Ｑ２１のドレイン電流Ｉ１が流れなくなり、Ｑ２１の電流によるＱ１１のゲート容量の放電が自動的に終了する。これにより、無駄なドライブ電流が流れないようにすることができる。
【００６８】
また、出力電圧Ｖｏｕｔがハイレベルに維持されている間ずっとＱ２２により１μＡのような微小な電流Ｉ２を流し続けられることにより、モニタ用ＭＯＳＦＥＴ  Ｑ２がオフしても、比較的少ない消費電流で出力ＭＯＳＦＥＴ  Ｑ１１のゲート電圧をロウレベルに保ってオン状態を維持させることができる。Ｑ２２の電流Ｉ２はＱ２１の電流Ｉ１に比べると非常に小さいので、本実施例を適用することで、前述の先願のように制御パルスで制御する必要がなくなり、ＭＯＳＦＥＴ  Ｑ２１に無駄なドライブ電流Ｉ１が流れるのを防止して、トータルの消費電力を減らすことができる。
【００６９】
すなわち、図１４の回路においては、モニタ用ＭＯＳＦＥＴ  Ｑ２を設けずに、ＭＯＳＦＥＴ  Ｑ２１の入力信号ＰＩＮ２を、図１６のように制御パルスとすることで、出力ＭＯＳＦＥＴ  Ｑ１１のゲート電圧を負荷容量に応じた一定の電圧に保ち、これに応じた出力電流により負荷容量の充電を行い、出力電位Ｖｏｕｔを所定のスルーレートで立ち上げることができる。ただし、そのようにすると、図１６にハッチングで示すようにＱ２１に無駄なドライブ電流Ｉ１が流れることなるが、本実施例を適用することで、図１５のように、Ｑ２１に無駄なドライブ電流Ｉ１が流れるのを防止することができる。
【００７０】
以上説明したように、上記実施例を適用することにより、最適なスルーレートでアドレス信号を変化させることができる。それによって、プラズマディスプレイ装置における画素の誤点灯による表示画質の低下および電磁放射の発生を防止することができる。また、制御パルスを使用しなくてもよいので、無駄なドライブ電流が流れるのを防止して、消費電力を低減することができるようになるという利点がある。
【００７１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、レベルシフト回路およびドライバがすべてＭＯＳトランジスタにより構成されているが、定電流用トランジスタＱ１，Ｑ７，Ｑ２１等はバイポーラ・トランジスタにより構成されていても良い。
【００７２】
また、図１４の実施例では、ハイ側の出力ＭＯＳＦＥＴ  Ｑ１１のゲート電圧のスルーレートを制御する回路のみを設けたものを示したが、図１１に示されているようなロウ側の出力ＭＯＳＦＥＴ  Ｑ１２のゲート電圧のスルーレートを制御する回路も設けた実施例も考えられる。
【産業上の利用可能性】
【００７３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である面放電型のＰＤＰのアドレス電極駆動回路に適用した場合について説明したが、本発明はそれに限定されるものでなく、対向放電型のＰＤＰのアドレス電極駆動回路その他、比較的負荷が大きく印加電圧の高いディスプレイの信号線を駆動する駆動回路に利用することができる。
【図面の簡単な説明】
【００７４】
【図１】面放電型ＰＤＰの表示パネルの概略構成を示す斜視図である。
【図２】ＰＤＰのアドレス線を駆動するアドレスドライバに接続される負荷の状態を示す等価回路図である。
【図３】ＰＤＰのアドレス線を駆動する従来のアドレスドライバの出力の変化を示す波形図である。
【図４】ＰＤＰのアドレス線を駆動する従来のアドレスドライバの負荷容量と遷移時間との関係を示すグラフである。
【図５】本発明に係るＰＤＰのアドレス電極駆動用半導体集積回路を適用して有効なプラズマディスプレイ装置の概略構成を示すブロック図である。
【図６】本発明を適用して好適な半導体集積回路化されたアドレス電極駆動回路（アドレスドライバ）の一実施例の概略構成を示すブロック図である。
【図７】アドレスドライバを構成するレベルシフト回路およびドライバの第１の実施例を示す回路図である。
【図８】出力がロウレベルからハイレベルに変化するときに図７のレベルシフト回路に入力される信号と出力電圧およびドライブ電流の変化を示すタイミングチャートである。
【図９】レベルシフト回路を制御パルスで制御するようにした場合の入力信号と出力電圧およびドライブ電流の変化を示すタイミングチャートである。
【図１０】第１の実施例の変形例を示す回路図である。
【図１１】アドレス電極駆動信号を出力するアドレスドライバのレベルシフト回路およびドライバの第２の実施例を示す回路図である。
【図１２】第２の実施例において、出力がロウレベルからハイレベルに変化するときに図１１のレベルシフト回路に入力される信号と出力電圧およびドライブ電流の変化を示すタイミングチャートである。
【図１３】第２の実施例において、レベルシフト回路を制御パルスで制御するようにした場合の入力信号と出力電圧およびドライブ電流の変化を示すタイミングチャートである。
【図１４】アドレス電極駆動信号を出力するアドレスドライバのレベルシフト回路およびドライバの第３の実施例を示す回路図である。
【図１５】第３の実施例において、出力がロウレベルからハイレベルに変化するときに図１４のレベルシフト回路に入力される信号と出力電圧およびドライブ電流の変化を示すタイミングチャートである。
【図１６】第３の実施例において、レベルシフト回路を制御パルスで制御するようにした場合の入力信号と出力電圧およびドライブ電流の変化を示すタイミングチャートである。
【図１７】実施例のアドレスドライバの負荷容量−遷移時間特性を示す特性図である。
【図１８】実施例のアドレスドライバにおいて、出力がロウレベルからハイレベルへ変化される際における出力ＭＯＳＦＥＴのゲート電圧および出力電圧の動作波形図である。
【符号の説明】
【００７５】
１０  表示パネル（ＰＤＰ）
２０  ディジタル信号処理回路
３０  電源回路
４０  走査ドライバ
５０  サスティンドライバ
６０  アドレスドライバ（駆動用半導体集積回路装置）
６１  シフトレジスタ
６２  ラッチ部
６３  レベル変換部
６４  ドライバ部
６３Ａ  レベルシフト回路
６４Ａ  ドライバ（アドレス電極駆動回路）
【図１】
2006330228.tif 000003
【図２】
2006330228.tif 000004
【図３】
2006330228.tif 000005
【図４】
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【図５】
2006330228.tif 000007
【図６】
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【図７】
2006330228.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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