(57)【要約】【課題】 低コストプロセスを可能とする単層ゲート型の不揮発性半導体メモリにおいて、制御ゲートが高電圧に十分に耐える構造とするとともに、しきい値の変動を最小限に抑える。 【解決手段】 所定形状の浮遊ゲート２０がＳＯＩ基板１に形成され、制御ゲートとなる不純物拡散層１７と酸化膜１８を誘電体膜として容量結合している。誘電体膜１８直下の不純物拡散層１７は、フィ−ルド酸化膜２、埋め込み酸化膜１２により単結晶シリコン層１３から絶縁されている。また、トンネル酸化膜１９上に延在した浮遊ゲート２０の両側の単結晶シリコン層１３には一対の不純物拡散層２１，２２が形成されており、不純物拡散層２１，２２と近接するｐ型不純物拡散層１９５には、しきい値を安定させるためのアルミニウム電極１９８が接続されている。 【選択図】図３
2006186403.tif 000002
【特許請求の範囲】
【請求項１】
フィールドシールド素子分離構造によって素子活性領域が画定された半導体装置であって、
半導体基板の表面領域に形成された第１の拡散層と、
前記半導体基板上にフィールドシールドゲート絶縁膜を介して形成され、前記第１の拡散層の上層において前記第１の拡散層よりも広い第１の開口部を少なくとも有するシールドプレート電極と、
前記シールドプレート電極に印加された電圧によって画定される素子活性領域において、前記半導体基板の表面領域にある間隔を有して形成された一対の第２の拡散層と、
前記シールドプレート電極と略同一の階層位置において前記第１の拡散層上に誘電体膜を介して形成され前記第１の拡散層と容量結合してなる第１の電極と、
前記素子活性領域における前記一対の第２の拡散層間の前記半導体基板上にトンネル絶縁膜を介して形成された第２の電極と
を有し、前記第１の電極と前記第２の電極が電気的に接続されることによって浮遊ゲートとして機能し、前記第１の拡散層が制御ゲートとして機能して不揮発性半導体メモリを構成することを特徴とする半導体装置。
【請求項２】
前記シールドプレート電極の下層における前記半導体基板の表面領域に前記第１の拡散層から離間して前記半導体基板と同じ導電型の第３の拡散層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の拡散層は、前記半導体基板と逆導電型の不純物の導入により形成された領域であって前記第１の拡散層に対して絶縁された領域によって覆われていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記誘電体膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の電極は、チタン化合物、タングステン化合物、ルテニウム化合物、白金のいずれかを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上に素子分離構造が形成されて画定された第１、第２及び第３の素子活性領域と、前記第３の素子活性領域に対して逆導電型に形成された第４の素子活性領域とを備えた半導体装置であって、
前記第１の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にトンネル酸化膜を介して形成された第１の電極とを有し、
前記第２の素子活性領域には、前記半導体基板の表面領域に形成された第１の導電体層と、前記第１の導電体層の側面から下面にかけて覆うように形成された前記第１の導電体層に対して絶縁された領域と、前記半導体基板上に誘電体膜を介して形成され前記第１の導電体層と容量結合してなる第２の電極とを有し、
前記第１の素子活性領域における前記半導体基板に所定の電位を印可するための第３の電極を有し、
前記第３の素子活性領域及び第４の素子活性領域には、前記半導体基板の表面領域にそれぞれ形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にそれぞれゲート絶縁膜を介して形成された所定のパターンのゲート電極とからなるＣＭＯＳトランジスタが構成され、
前記第１の電極と前記第２の電極が電気的に接続されて浮遊ゲートとして機能し、前記第１の導電体層が制御ゲートとして機能することによって不揮発性半導体メモリを構成す
るとともに、前記ＣＭＯＳトランジスタが前記不揮発性半導体メモリの周辺回路として機能することを特徴とする半導体装置。
【請求項７】
半導体基板上に素子分離構造が形成されて画定された第１及び第２の素子活性領域を備えた半導体装置であって、
前記第１の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層を有し、
前記第２の素子活性領域には、前記半導体基板の表面領域に形成された第１の導電体層と、前記第１の導電体層の側面から下面を覆うように形成された領域であって前記第１の導電体層に対して絶縁された領域とを有し、
前記第１の素子活性領域においては前記一対の拡散層間の前記半導体基板上に第１の絶縁膜を介して第１の電極が形成され、
前記第２の素子活性領域においては前記第１の導電体層上に第２の絶縁膜を介して前記第１の導電体層と容量結合してなる第２の電極が形成され、
前記第１の素子活性領域における前記半導体基板に所定の電位を印可するための第３の電極を有し、前記第１の電極と前記第２の電極が電気的に接続されていることを特徴とする半導体装置。
【請求項８】
半導体基板上に素子分離構造が形成されて画定された第１、第２及び第３の素子活性領域を備えた半導体装置であって、
前記第１の素子活性領域には、前記半導体基板の表面領域に形成された一対の第１の拡散層と、前記一対の第１の拡散層間の前記半導体基板上に第１の絶縁膜を介して形成された第１の電極とを有し、
前記第２の素子活性領域には、前記半導体基板の表面領域に形成された第１の導電体層と、前記第１の導電体層上に第２の絶縁膜を介して形成された前記第１の導電体層と容量結合してなる第２の電極とを有し、
前記第１の素子活性領域における前記半導体基板に所定の電位を印可するための第３の電極を有し、
前記第３の素子活性領域には、前記半導体基板の表面領域に形成された一対の第２の拡散層と、前記一対の第２の拡散層間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とからなる半導体素子が構成され、
少なくとも前記第１の素子活性領域又は前記第２の素子活性領域の側面から下面にかけての領域が絶縁された領域で覆われるとともに、前記第１の電極と前記第２の電極が電気的に接続されて島状の電極を構成して半導体メモリの一部を構成し、
前記半導体素子が前記半導体メモリの周辺回路として機能することを特徴とする半導体装置。
【請求項９】
前記素子分離構造が、ＬＯＣＯＳ法により形成されたフィールド酸化膜、トレンチ型素子分離構造、フィールドシールド素子分離構造のうちのいずれかであることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板の表面領域に形成された第２の導電体層を有し、前記第３の電極は前記第２の導電体層を介して前記半導体基板に所定の電位を印可することを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体基板は、半導体基板上に絶縁層を介して表面に半導体層を備えた半導体基板であって、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記絶縁層と、前記素子分離構造とから構成されることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体基板内の所定深さの部位には埋め込み絶縁層が形成され、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記埋め込み絶縁層と、前記素子分離構造とから構成されることを特徴とする請求項６〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１の導電体層は前記半導体基板に形成された拡散層であることを特徴とする請求項６〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記絶縁された領域は、前記半導体基板と逆導電型の不純物の導入により形成された領域であることを特徴とする請求項６〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
少なくとも前記第１及び前記第２の素子活性領域上に、前記第１及び第２の電極に達する開孔が形成された層間絶縁膜を有し、前記第１の電極と前記第２の電極が、前記開孔を充填する導電膜によって電気的に接続されていることを特徴とする請求項６及び８〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１及び第２の素子活性領域上に、前記第１及び第２の電極に達する開孔が形成された層間絶縁膜を有し、前記第１の電極と前記第２の電極が、前記開孔を充填する導電膜によって電気的に接続されていることを特徴とする請求項７及び９〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１の電極及び前記第２の電極が浮遊ゲートとして機能し、前記第１の導電体層が制御ゲートとして機能して不揮発性半導体メモリを構成することを特徴とする請求項７〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記導電領域は、前記第１の素子活性領域を画定する素子分離構造上の溝内に形成された拡散層であって、前記絶縁された領域は前記素子分離構造からなることを特徴とする請求項６〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１の電極と前記第２の電極を接続する第１の配線層と、前記第１、第３及び第４の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第２の配線層を有し、前記第１の配線層と前記第２の配線層が同一材料で形成されていることを特徴とする請求項６、９〜１５及び１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記誘電体膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含むことを特徴とする請求項６、９〜１５、１８及び１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記第２の絶縁膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含むことを特徴とする請求項７〜１８のいずれか１項に記載の半導体装置。
【請求項２２】
前記第２の電極は、チタン化合物、タングステン化合物、ルテニウム化合物、白金のいずれかを含むことを特徴とする請求項６〜２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記第１の電極と前記第２の電極を接続する第１の配線層と、前記第第３の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第２の配線層を有し、前記第１の配線層と前記第２の配線層が同一材料で形成されていることを特徴とする請求項８〜１５、１７、１８、２１及び２２のいずれか１項に記載の半導体装置。
【請求項２４】
所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第１、第２、第
３及び第４の素子活性領域を画定し、少なくとも前記第１の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第１の工程と、
前記第１の素子活性領域に不純物を導入し、第１の拡散層を形成する第２の工程と、
前記第２の素子活性領域における前記半導体基板の表面領域に前記半導体基板と逆導電型の不純物を導入して拡散層領域を形成する第３の工程と、
前記第１、第２、第３及び第４の素子活性領域における前記半導体基板上に第１、第２、第３及び第４の絶縁膜をそれぞれ形成する第４の工程と、
前記第１、第２、第３及び第４の素子活性領域における前記半導体基板上の全面に前記第１、第２、第３及び第４の絶縁膜を間に介して導電膜を形成する第５の工程と、
前記導電膜をパターニングして、少なくとも前記第１又は第３の素子活性領域上に所定パターンに残すとともに、前記第２及び前記第４の素子活性領域上にそれぞれゲート電極を形成する第６の工程と、
前記第３及び第４の素子活性領域に不純物を導入し、前記第３及び第４の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層及び一対の第３の拡散層を形成する第７の工程と、
前記第２の素子活性領域に前記拡散層領域と逆導電膜型の不純物を導入し、前記第２の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第４の拡散層を形成する第８の工程と、
前記第３の素子活性領域の近傍の前記半導体基板に不純物を導入して、第５の拡散層を形成する第９の工程と、
前記第５の拡散層と接続され前記第５の拡散層を介して前記第３の素子活性領域に所定電圧を印可する電極を形成する第１０の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２５】
前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第５の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２７】
前記第１の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第１１の工程を更に有し、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２８】
前記第６の工程において、前記第２の素子活性領域における前記導電膜と前記第４の素子活性領域における前記導電膜を一体の連なる形状にパターニングすることを特徴とする請求項２４〜２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記第１０の工程後、前記一対の第３の拡散層の一方と前記一対の第４の拡散層の一方を電気的に接続する第１２の工程を更に有することを特徴とする請求項２４〜２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記第６の工程において、前記導電膜を前記第１及び第３の素子活性領域にわたる島状の所定パターンに形成することを特徴とする請求項２４〜２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記第６の工程において、前記導電膜を前記第１及び第３の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第８の工程の後に、前記第１及び第２の素子活性領域に形成された前記導電膜を電気的に接続する第１３の工程を更に有することを特徴とする請求項２４〜２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３２】
前記第６の工程において、前記導電膜を前記第３の素子活性領域のみに島状の所定パターンに形成し、前記第１０の工程の後に、前記導電膜と電気的に接続され前記第１の絶縁膜を介して前記第１の拡散層と容量結合する第２の導電膜を形成する第１４の工程を更に有することを特徴とする請求項２４〜２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３３】
前記第２の導電膜の形成と同時に、前記一対の第２、第３及び第４の拡散層と電気的に接続される配線層を形成することを特徴とする請求項３２に記載の半導体装置の製造方法。
【請求項３４】
所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第１、及び第２の素子活性領域を画定し、少なくとも前記第１の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第１の工程と、
前記第１の素子活性領域の前記半導体基板の表面領域に不純物を導入し、第１の拡散層を形成する第２の工程と、
前記第１の素子活性領域の前記半導体基板上に第１の絶縁膜を、前記第２の素子活性領域の前記半導体基板上に第２の絶縁膜を形成する第３の工程と、
前記第１及び第２の素子活性領域上を含む全面に導電膜を形成し、前記導電膜を少なくとも前記第１又は第２の素子活性領域上に所定パターンに残す第４の工程と、
前記第２の素子活性領域上を含む全面に不純物を導入し、第２の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第５の工程と、
前記第２の素子活性領域の近傍の前記半導体基板に不純物を導入して、第３の拡散層を形成する第６の工程と、
前記第３の拡散層と接続され前記第３の拡散層を介して前記第２の素子活性領域に所定電圧を印可する電極を形成する第７の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３５】
前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３６】
前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第５の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成することを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３７】
前記第１の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第８の工程を更に有し、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項３４〜３６のいずれか１項に記載の半導体装置の製造方法。
【請求項３８】
前記第４の工程において、前記導電膜を前記第１及び第２の素子活性領域にわたる島状の所定パターンに形成することを特徴とする請求項３４〜３７のいずれか１項に記載の半導体装置の製造方法。
【請求項３９】
前記第４の工程において、前記導電膜を前記第１及び第２の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第５の工程の後に、前記第１及び第２の素子活性領域に形成された前記導電膜を電気的に接続する第９の工程を更に有する請求項３４〜３７のいずれか１項に記載の半導体装置の製造方法。
【請求項４０】
前記第４の工程において、前記導電膜を前記第２の素子活性領域のみに島状の所定パターンに形成し、前記第５の工程の後に、前記導電膜と電気的に接続され前記第１の絶縁膜を介して前記第１の拡散層と容量結合する第２の導電膜を形成する第１０の工程を更に有することを特徴とする請求項３４〜３７のいずれか１項に記載の半導体装置の製造方法。
【請求項４１】
前記第２の導電膜の形成と同時に、前記一対の第２の拡散層と電気的に接続される配線層を形成することを特徴とする請求項４０に記載の半導体装置の製造方法。
【請求項４２】
ほぼ平坦な半導体領域の表面に第１の溝を形成する第１の工程と、
前記半導体領域の全面に前記第１の溝の深さより厚い膜厚の第１の膜を形成し、前記第１の溝を埋め込む第２の工程と、
前記第１の膜の前記第１の溝上に相当する部位に第２の溝を形成する工程であって、前記第２の溝の底面が前記第１の溝以外の前記半導体基板よりも下層に位置し、かつ前記第１の溝における前記半導体基板の表面に達しないように前記第２の溝を形成する第３の工程と、
前記第１の膜の全面に前記第２の溝の深さより厚い膜厚の第２の膜を形成し、前記第２の溝を埋め込む第４の工程と、
前記半導体基板をストッパーとして、少なくとも前記第１及び第２の膜を研磨して表面を平坦化する第５の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４３】
前記第１の膜が絶縁膜であり、前記第２の膜が導電膜であることを特徴とする請求項４２に記載に半導体装置の製造方法。
【請求項４４】
前記第１の溝を充填する前記第１の膜が素子分離用絶縁膜として機能し、前記第１の膜により前記半導体基板に素子活性領域が画定されることを特徴とする請求項４２又は４３に記載の半導体装置の製造方法。
【請求項４５】
前記第１の膜が第１の絶縁膜であり、前記第２の膜が第１の導電膜であり、
前記第５の工程の後に、前記素子活性領域の前記半導体基板上に第２の絶縁膜を、前記導電膜上に第３の絶縁膜を形成する第６の工程と、
前記素子活性領域上及び前記第１の絶縁膜上を含む全面に第２の導電膜を形成し、前記第２の導電膜を前記素子活性領域上及び前記第１の導電膜上に所定パターンに残す第７の工程と、
前記素子活性領域上を含む全面に不純物を導入し、前記素子活性領域における前記第２の導電膜の両側の前記半導体基板の表面領域に一対の拡散層を形成する第８の工程と、
前記素子活性領域の近傍の前記半導体基板に不純物を導入して、前記拡散層とは別の拡散層を形成する第９の工程と、
前記別の拡散層と接続され前記別の拡散層を介して前記素子活性領域に所定電圧を印可する電極を形成する第１０の工程と
を有することを特徴とする請求項４４に記載の半導体装置の製造方法。
【請求項４６】
前記第７の工程において、前記第２の導電膜を前記第１及び第２の素子活性領域にわたる島状の所定パターンに形成することを特徴とする請求項４５に記載の半導体装置の製造
方法。
【請求項４７】
前記第７の工程において、前記第２の導電膜を前記第１及び第２の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、
第１０の工程の後に、前記第１及び第２の素子活性領域に形成された前記第２の導電膜を電気的に接続する第１１の工程を更に有することを特徴とする請求項４５に記載の半導体装置の製造方法。
【請求項４８】
半導体基板上に第１の絶縁膜を形成する第１の工程と、
第１の不純物を導入して、前記半導体基板の表面領域の所定範囲に第１の拡散層を形成する第２の工程と、
前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、
前記第１の導電膜を前記第１の絶縁膜が露出するまで選択的に除去して、前記第１の拡散層上において第１の島状の導電膜を形成するとともに第１の開口部と前記第１の島状の導電膜を囲み前記第１の拡散層よりも広い第２の開口部とを有するシールドプレート電極を形成する第４の工程と、
全面に第２の絶縁膜を形成して、前記第１の島状の導電膜及び前記シールドプレート電極を埋め込む第５の工程と、
前記第１の開口部内に存する前記第２の絶縁膜及び前記第１の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第６の工程と、
前記素子活性領域における前記半導体基板上に第３の絶縁膜及び第２の導電膜を順に積層する第７の工程と、
前記第２の導電膜を選択的に除去して、少なくとも前記素子活性領域の前記半導体基板上に前記第３の絶縁膜を介して第２の島状の導電膜を形成する第８の工程と、
前記素子活性領域上を含む全面に第２の不純物を導入し、前記素子活性領域における前記第２の島状の導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第９の工程と、
前記第１の島状の導電膜と前記第２の島状の導電膜を電気的に接続して一体の浮遊ゲート電極を形成する第１０の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４９】
半導体基板上に第１の絶縁膜を形成する第１の工程と、
第１の不純物を導入して、前記半導体基板の表面領域の所定範囲に第１の拡散層を形成する第２の工程と、
前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、
前記第１の導電膜を前記第１の絶縁膜が露出するまで選択的に除去して、前記第１の拡散層上において第１の島状の導電膜を形成するとともに第１の開口部と前記第１の島状の導電膜を囲み前記第１の拡散層よりも広い第２の開口部とを有するシールドプレート電極を形成する第４の工程と、
全面に第２の絶縁膜を形成して、前記第１の島状の導電膜及び前記シールドプレート電極を埋め込む第５の工程と、
前記第１の開口部内に存する前記第２の絶縁膜及び前記第１の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第６の工程と、
前記素子活性領域における前記半導体基板上に第３の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜を穿って、前記第１の島状の導電膜を露出させる開孔を形成する第８の工程と、
前記素子活性領域を含む全面に第２の導電膜を形成して、前記開孔を充填する第９の工程と、
前記第２の導電膜を前記開孔から前記素子活性領域上へ連なるパターンを残すように選択的に除去して、前記第１の島状の導電膜とともに一体の浮遊ゲート電極を形成する第１
０の工程と、
前記素子活性領域上に第２の不純物を導入し、前記素子活性領域における前記第２の導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第１１の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５０】
前記第１の工程と前記第２の工程の間に、前記半導体基板と逆導電型の第３の不純物を導入して、前記半導体基板の表面領域に第３の拡散層を形成する第１１の工程を更に有し、
前記第２の工程において、前記第３の拡散層の範囲内に前記第３の拡散層よりも浅く前記第１の拡散層を形成することを特徴とする請求項４８に記載の半導体装置の製造方法。
【請求項５１】
前記第１の工程と前記第２の工程の間に、前記半導体基板と逆導電型の第３の不純物を導入して、前記半導体基板の表面領域に第３の拡散層を形成する第１１の工程を更に有し、
前記第２の工程において、前記第３の拡散層の範囲内に前記第３の拡散層よりも浅く前記第１の拡散層を形成することを特徴とする請求項４９に記載の半導体装置の製造方法。
【請求項５２】
半導体基板上の所定領域に第１の絶縁膜を形成し、前記第１の絶縁膜に覆われていない前記半導体基板上に第２の絶縁膜を形成する第１の工程と、
第１の不純物を導入して、前記第２の絶縁膜の下層の前記半導体基板の表面領域に第１の拡散層を形成する第２の工程と、
前記第１の絶縁膜及び第２の絶縁膜上に第１の導電膜を形成する第３の工程と、
前記第１の導電膜を前記第１又は第２の絶縁膜が露出するまで選択的に除去して、前記第１の拡散層上で第１の島状の導電膜を形成するとともに第２の島状の導電膜を前記第１の絶縁膜上に形成し同時に前記第１の島状の導電膜及び前記第２の島状の導電膜をそれぞれ囲む開口部を有するシールドプレート電極を形成する第４の工程と、
前記第１の島状の導電膜と前記第２の島状の導電膜を電気的に接続して浮遊ゲート電極を形成する第５の工程と、
前記第２の島状の導電膜を囲む開口部に不純物を導入して、前記第２の島状の導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第６の工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、浮遊ゲートと制御ゲートが誘電体膜を介して形成されてなる不揮発性半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
近年では、半導体メモリとして、電源との接続を断っても記憶データが保持されるＥＥＰＲＯＭ等の不揮発性半導体メモリが注目されている。この不揮発性半導体メモリは、半導体基板上にトンネル絶縁膜を介して浮遊ゲートが形成され、誘電体膜を介してこの浮遊ゲートと対向するように制御ゲートが形成されて構成されている。
【０００３】
上述のような不揮発性半導体メモリの一例が、特開平６−８５２７９号公報に開示されている。この素子は、上述の不揮発性半導体メモリを上下逆さに構成したものである。具体的には、半導体基板上に形成された絶縁膜内に、制御ゲート、ゲート絶縁膜、浮遊ゲート及びトンネル絶縁膜が順次積層形成され、その上にソース／ドレインを有する半導体層が形成されて不揮発性半導体メモリが構成されている。この素子は、表面側からコンタクトをとることができるため、ワード線を配置し易く高集積化に適している。
【０００４】
ところが、このような不揮発性半導体メモリは積層ゲート構造を有するために構造が複雑となり、素子形成時の要求精度が極めて高く、しかも書き込み電圧を低下させるために制御ゲートと浮遊ゲートとの重なり部分の面積を大きくすることが必要であり、製造工程及び製造コストの増大化や信頼性の低下のみならず高集積化の妨げにすらなる等の問題が生じている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の問題に対する対策として、特願昭５８−３０３５５号や特開平７−１１２０１８号公報に、セル面積が小さく、しかも１層の多結晶シリコン膜からなるＥＥＰＲＯＭが開示されている。このＥＥＰＲＯＭは、半導体基板にソース／ドレインが形成されてなる第１の素子活性領域と、この第１の素子活性領域と素子分離構造を介して隣接し、不純物拡散層が形成されてなる第２の素子活性領域とを備えており、１層の多結晶シリコン膜がパターニングされて第１の素子活性領域ではソース／ドレイン間のチャネル上でトンネル絶縁膜を介してパターン形成され、第２の素子活性領域では不純物拡散層と対向するようにゲート絶縁膜を介してパターン形成されてなる浮遊ゲートを有して構成されている。ここで、第２の素子活性領域の不純物拡散層が制御ゲートとして機能することになる。
【０００６】
しかしながら、上述の単層ゲート型のＥＥＰＲＯＭにおいては、データの消去時や書き込み時、特に消去時には制御ゲート、即ち不純物拡散層に印加する必要のある電圧が２０（Ｖ）以上と高電圧であるため、制御ゲートと半導体基板との耐圧の確保が不十分となって誤動作を招来するという深刻な問題がある。
【０００７】
特開平７−１４７３４０号公報には、制御電極を構成する半導体領域を絶縁膜により他の半導体領域から分離して、接合降伏電圧により制限されない高い制御電圧を印可することを可能とする不揮発性メモリセルが記載されている。
【０００８】
しかし、特開平７−１４７３４０号公報に記載された方法では、書き込み時あるいは読み出し時のしきい値の変動を抑止することができず、しきい値の変動によりメモリセルの誤動作を引き起こす虞があった。
【０００９】
本発明の目的は、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートが十分に耐えることができ、誤動作を防止して信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、フィールドシールド素子分離構造によって素子活性領域が画定された半導体装置であって、半導体基板の表面領域に形成された第１の拡散層と、前記半導体基板上にフィールドシールドゲート絶縁膜を介して形成され、前記第１の拡散層の上層において前記第１の拡散層よりも広い第１の開口部を少なくとも有するシールドプレート電極と、前記シールドプレート電極に印加された電圧によって画定される素子活性領域において、前記半導体基板の表面領域にある間隔を有して形成された一対の第２の拡散層と、前記シールドプレート電極と略同一の階層位置において前記第１の拡散層上に誘電体膜を介して形成され前記第１の拡散層と容量結合してなる第１の電極と、前記素子活性領域における前記一対の第２の拡散層間の前記半導体基板上にトンネル絶縁膜を介して形成された第２の電極とを有し、前記第１の電極と前記第２の電極が電気的に接続されることによって浮遊ゲートとして機能し、前記第１の拡散層が制御ゲートとして機能して不揮発性半導体メモリを構成する。
【００１１】
本発明の半導体装置の一態様例においては、前記シールドプレート電極の下層における前記半導体基板の表面領域に前記第１の拡散層から離間して前記半導体基板と同じ導電型の第３の拡散層が形成されている。
【００１２】
本発明の半導体装置の一態様例において、前記第１の拡散層は、前記半導体基板と逆導電型の不純物の導入により形成された領域であって前記第１の拡散層に対して絶縁された領域によって覆われている。
【００１３】
本発明の半導体装置の一態様例において、前記誘電体膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含む。
【００１４】
本発明の半導体装置の一態様例において、前記第１の電極は、チタン化合物、タングステン化合物、ルテニウム化合物、白金のいずれかを含む。
【００１５】
本発明の半導体装置は、半導体基板上に素子分離構造が形成されて画定された第１、第２及び第３の素子活性領域と、前記第３の素子活性領域に対して逆導電型に形成された第４の素子活性領域とを備えた半導体装置であって、前記第１の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にトンネル酸化膜を介して形成された第１の電極とを有し、前記第２の素子活性領域には、前記半導体基板の表面領域に形成された第１の導電体層と、前記第１の導電体層の側面から下面にかけて覆うように形成された前記第１の導電体層に対して絶縁された領域と、前記半導体基板上に誘電体膜を介して形成され前記第１の導電体層と容量結合してなる第２の電極とを有し、前記第１の素子活性領域における前記半導体基板に所定の電位を印可するための第３の電極を有し、前記第３の素子活性領域及び第４の素子活性領域には、前記半導体基板の表面領域にそれぞれ形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にそれぞれゲート絶縁膜を介して形成された所定のパターンのゲート電極とからなるＣＭＯＳトランジスタが構成され、前記第１の電極と前記第２の電極が電気的に接続されて浮遊ゲートとして機能し、前記第１の導電体層が制御ゲートとして機能することによって不揮発性半導体メモリを構成するとともに、前記ＣＭＯＳトランジスタが前記不揮発性半導体メモリの周辺回路として機能する。
【００１６】
本発明の半導体装置の一態様例においては、半導体基板上に素子分離構造が形成されて画定された第１及び第２の素子活性領域を備えた半導体装置であって、前記第１の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層を有し、前記第２の素子活性領域には、前記半導体基板の表面領域に形成された第１の導電体層と、前記第１の導電体層の側面から下面を覆うように形成された領域であって前記第１の導電体層に対して絶縁された領域とを有し、前記第１の素子活性領域においては前記一対の拡散層間の前記半導体基板上に第１の絶縁膜を介して第１の電極が形成され、前記第２の素子活性領域においては前記第１の導電体層上に第２の絶縁膜を介して前記第１の導電体層と容量結合してなる第２の電極が形成され、前記第１の素子活性領域における前記半導体基板に所定の電位を印可するための第３の電極を有し、前記第１の電極と前記第２の電極が電気的に接続されている。
【００１７】
本発明の半導体装置は、半導体基板上に素子分離構造が形成されて画定された第１、第２及び第３の素子活性領域を備えた半導体装置であって、前記第１の素子活性領域には、前記半導体基板の表面領域に形成された一対の第１の拡散層と、前記一対の第１の拡散層間の前記半導体基板上に第１の絶縁膜を介して形成された第１の電極とを有し、前記第２の素子活性領域には、前記半導体基板の表面領域に形成された第１の導電体層と、前記第１の導電体層上に第２の絶縁膜を介して形成された前記第１の導電体層と容量結合してなる第２の電極とを有し、前記第１の素子活性領域における前記半導体基板に所定の電位を印可するための第３の電極を有し、前記第３の素子活性領域には、前記半導体基板の表面領域に形成された一対の第２の拡散層と、前記一対の第２の拡散層間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とからなる半導体素子が構成され、少なくとも前記第１の素子活性領域又は前記第２の素子活性領域の側面から下面にかけての領域が絶縁された領域で覆われるとともに、前記第１の電極と前記第２の電極が電気的に接続されて島状の電極を構成して半導体メモリの一部を構成し、前記半導体素子が前記半導体メモリの周辺回路として機能する。
【００１８】
本発明の半導体装置の一態様例においては、前記素子分離構造が、ＬＯＣＯＳ法により形成されたフィールド酸化膜、トレンチ型素子分離構造、フィールドシールド素子分離構造のうちのいずれかである。
【００１９】
本発明の半導体装置の一態様例においては、前記半導体基板の表面領域に形成された第２の導電体層を有し、前記第３の電極は前記第２の導電体層を介して前記半導体基板に所定の電位を印可する。
【００２０】
本発明の半導体装置の一態様例においては、前記半導体基板、半導体基板上に絶縁層を介して表面に半導体層を備えた半導体基板であって、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記絶縁層と、前記素子分離構造とから構成される。
【００２１】
本発明の半導体装置の一態様例においては、前記半導体基板内の所定深さの部位には埋め込み絶縁層が形成され、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記埋め込み絶縁層と、前記素子分離構造とから構成される。
【００２２】
本発明の半導体装置の一態様例においては、前記第１の導電体層は前記半導体基板に形成された拡散層である。
【００２３】
本発明の半導体装置の一態様例においては、前記絶縁された領域は、前記半導体基板と逆導電型の不純物の導入により形成された領域である。
【００２４】
本発明の半導体装置の一態様例においては、少なくとも前記第１及び前記第２の素子活性領域上に、前記第１及び第２の電極に達する開孔が形成された層間絶縁膜を有し、前記第１の電極と前記第２の電極が、前記開孔を充填する導電膜によって電気的に接続されている。
【００２５】
本発明の半導体装置の一態様例においては、前記第１及び第２の素子活性領域上に、前記第１及び第２の電極に達する開孔が形成された層間絶縁膜を有し、前記第１の電極と前記第２の電極が、前記開孔を充填する導電膜によって電気的に接続されている。
【００２６】
本発明の半導体装置の一態様例においては、前記第１の電極及び前記第２の電極が浮遊ゲートとして機能し、前記第１の導電体層が制御ゲートとして機能して不揮発性半導体メモリを構成する。
【００２７】
本発明の半導体装置の一態様例においては、前記導電領域は、前記第１の素子活性領域を画定する素子分離構造上の溝内に形成された拡散層であって、前記絶縁された領域は前記素子分離構造からなる。
【００２８】
本発明の半導体装置の一態様例においては、前記第１の電極と前記第２の電極を接続する第１の配線層と、前記第１、第３及び第４の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第２の配線層を有し、前記第１の配線層と前記第２の配線層が同一材料で形成されている。
【００２９】
本発明の半導体装置の一態様例において、前記誘電体膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含む。
【００３０】
本発明の半導体装置の一態様例において、前記第２の絶縁膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含む。
【００３１】
本発明の半導体装置の一態様例において、前記第２の電極は、チタン化合物、タングステン化合物、ルテニウム化合物、白金のいずれかを含む。
【００３２】
本発明の半導体装置の一態様例においては、前記第１の電極と前記第２の電極を接続する第１の配線層と、前記第第３の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第２の配線層を有し、前記第１の配線層と前記第２の配線層が同一材料で形成されている。
【００３３】
本発明の半導体装置の製造方法は、所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第１、第２、第３及び第４の素子活性領域を画定し、少なくとも前記第１の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第１の工程と、前記第１の素子活性領域に不純物を導入し、第１の拡散層を形成する第２の工程と、前記第２の素子活性領域における前記半導体基板の表面領域に前記半導体基板と逆導電型の不純物を導入して拡散層領域を形成する第３の工程と、前記第１、第２、第３及び第４の素子活性領域における前記半導体基板上に第１、第２、第３及び第４の絶縁膜をそれぞれ形成する第４の工程と、前記第１、第２、第３及び第４の素子活性領域における前記半導体基板上の全面に前記第１、第２、第３及び第４の絶縁膜を間に介して導電膜を形成する第５の工程と、前記導電膜をパターニングして、少なくとも前記第１又は第３の素子活性領域上に所定パターンに残すとともに、前記第２及び前記第４の素子活性領域上にそれぞれゲート電極を形成する第６の工程と、前記第３及び第４の素子活性領域に不純物を導入し、前記第３及び第４の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層及び一対の第３の拡散層を形成する第７の工程
と、前記第２の素子活性領域に前記拡散層領域と逆導電膜型の不純物を導入し、前記第２の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第４の拡散層を形成する第８の工程と、前記第３の素子活性領域の近傍の前記半導体基板に不純物を導入して、第５の拡散層を形成する第９の工程と、前記第５の拡散層と接続され前記第５の拡散層を介して前記第３の素子活性領域に所定電圧を印可する電極を形成する第１０の工程とを有する。
【００３４】
本発明の半導体装置の製造方法の一態様例において、前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。  
【００３５】
本発明の半導体装置の製造方法の一態様例において、前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第５の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成する。
【００３６】
本発明の半導体装置の製造方法の一態様例においては、前記第１の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第１１の工程を更に有し、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。
【００３７】
本発明の半導体装置の製造方法の一態様例においては、前記第６の工程において、前記第２の素子活性領域における前記導電膜と前記第４の素子活性領域における前記導電膜を一体の連なる形状にパターニングする。
【００３８】
本発明の半導体装置の製造方法の一態様例においては、前記第１０の工程後、前記一対の第３の拡散層の一方と前記一対の第４の拡散層の一方を電気的に接続する第１２の工程を更に有する。
【００３９】
本発明の半導体装置の製造方法の一態様例においては、前記第６の工程において、前記導電膜を前記第１及び第３の素子活性領域にわたる島状の所定パターンに形成する。
【００４０】
本発明の半導体装置の製造方法の一態様例においては、前記第６の工程において、前記導電膜を前記第１及び第３の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第８の工程の後に、前記第１及び第２の素子活性領域に形成された前記導電膜を電気的に接続する第１３の工程を更に有する。
【００４１】
本発明の半導体装置の製造方法の一態様例においては、前記第６の工程において、前記導電膜を前記第３の素子活性領域のみに島状の所定パターンに形成し、前記第１０の工程の後に、前記導電膜と電気的に接続され前記第１の絶縁膜を介して前記第１の拡散層と容量結合する第２の導電膜を形成する第１４の工程を更に有する。
【００４２】
本発明の半導体装置の製造方法の一態様例においては、前記第２の導電膜の形成と同時に、前記一対の第２、第３及び第４の拡散層と電気的に接続される配線層を形成する。
【００４３】
本発明の半導体装置の製造方法は、所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第１、及び第２の素子活性領域を画定し、少なくとも前記第１の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第１の工程と、前記第１の素子活性領域の前記半導体基板の表面領域に不純物を導入し、第１の拡散層を形成する第２の工程と、前記第１の素子活性領域の前記半導体基板上に第１の絶縁
膜を、前記第２の素子活性領域の前記半導体基板上に第２の絶縁膜を形成する第３の工程と、前記第１及び第２の素子活性領域上を含む全面に導電膜を形成し、前記導電膜を少なくとも前記第１又は第２の素子活性領域上に所定パターンに残す第４の工程と、前記第２の素子活性領域上を含む全面に不純物を導入し、第２の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第５の工程と、前記第２の素子活性領域の近傍の前記半導体基板に不純物を導入して、第３の拡散層を形成する第６の工程と、前記第３の拡散層と接続され前記第３の拡散層を介して前記第２の素子活性領域に所定電圧を印可する電極を形成する第７の工程とを有する。
【００４４】
本発明の半導体装置の製造方法の一態様例においては、前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。
【００４５】
本発明の半導体装置の製造方法の一態様例において、前記半導体基板は前記絶縁層を備えたＳＯＩ基板であり、前記第１の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第５の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成する。
【００４６】
本発明の半導体装置の製造方法の一態様例においては、前記第１の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第８の工程を更に有し、前記第１の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。
【００４７】
本発明の半導体装置の製造方法の一態様例においては、前記第４の工程において、前記導電膜を前記第１及び第２の素子活性領域にわたる島状の所定パターンに形成する。
【００４８】
本発明の半導体装置の製造方法の一態様例においては、前記第４の工程において、前記導電膜を前記第１及び第２の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第５の工程の後に、前記第１及び第２の素子活性領域に形成された前記導電膜を電気的に接続する第９の工程を更に有する。
【００４９】
本発明の半導体装置の製造方法の一態様例においては、前記第４の工程において、前記導電膜を前記第２の素子活性領域のみに島状の所定パターンに形成し、前記第５の工程の後に、前記導電膜と電気的に接続され前記第１の絶縁膜を介して前記第１の拡散層と容量結合する第２の導電膜を形成する第１０の工程を更に有する。
【００５０】
本発明の半導体装置の製造方法の一態様例においては、前記第２の導電膜の形成と同時に、前記一対の第２の拡散層と電気的に接続される配線層を形成する。
【００５１】
本発明の半導体装置の製造方法の一態様例においては、ほぼ平坦な半導体領域の表面に第１の溝を形成する第１の工程と、前記半導体領域の全面に前記第１の溝の深さより厚い膜厚の第１の膜を形成し、前記第１の溝を埋め込む第２の工程と、前記第１の膜の前記第１の溝上に相当する部位に第２の溝を形成する工程であって、前記第２の溝の底面が前記第１の溝以外の前記半導体基板よりも下層に位置し、かつ前記第１の溝における前記半導体基板の表面に達しないように前記第２の溝を形成する第３の工程と、前記第１の膜の全面に前記第２の溝の深さより厚い膜厚の第２の膜を形成し、前記第２の溝を埋め込む第４の工程と、前記半導体基板をストッパーとして、少なくとも前記第１及び第２の膜を研磨して表面を平坦化する第５の工程とを有する。
【００５２】
本発明の半導体装置の製造方法の一態様例においては、前記第１の膜が絶縁膜であり、
前記第２の膜が導電膜である。
【００５３】
本発明の半導体装置の製造方法の一態様例においては、前記第１の溝を充填する前記第１の膜が素子分離用絶縁膜として機能し、前記第１の膜により前記半導体基板に素子活性領域が画定される。
【００５４】
本発明の半導体装置の製造方法の一態様例においては、前記第１の膜が第１の絶縁膜であり、前記第２の膜が第１の導電膜であり、前記第５の工程の後に、前記素子活性領域の前記半導体基板上に第２の絶縁膜を、前記導電膜上に第３の絶縁膜を形成する第６の工程と、前記素子活性領域上及び前記第１の絶縁膜上を含む全面に第２の導電膜を形成し、前記第２の導電膜を前記素子活性領域上及び前記第１の導電膜上に所定パターンに残す第７の工程と、前記素子活性領域上を含む全面に不純物を導入し、前記素子活性領域における前記第２の導電膜の両側の前記半導体基板の表面領域に一対の拡散層を形成する第８の工程と、前記素子活性領域の近傍の前記半導体基板に不純物を導入して、前記拡散層とは別の拡散層を形成する第９の工程と、前記別の拡散層と接続され前記別の拡散層を介して前記素子活性領域に所定電圧を印可する電極を形成する第１０の工程とを有する。
【００５５】
本発明の半導体装置の製造方法の一態様例においては、前記第７の工程において、前記第２の導電膜を前記第１及び第２の素子活性領域にわたる島状の所定パターンに形成する。
【００５６】
本発明の半導体装置の製造方法の一態様例においては、前記第７の工程において、前記第２の導電膜を前記第１及び第２の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、第１０の工程の後に、前記第１及び第２の素子活性領域に形成された前記第２の導電膜を電気的に接続する第１１の工程を更に有する。
【００５７】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する第１の工程と、第１の不純物を導入して、前記半導体基板の表面領域の所定範囲に第１の拡散層を形成する第２の工程と、前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、前記第１の導電膜を前記第１の絶縁膜が露出するまで選択的に除去して、前記第１の拡散層上において第１の島状の導電膜を形成するとともに第１の開口部と前記第１の島状の導電膜を囲み前記第１の拡散層よりも広い第２の開口部とを有するシールドプレート電極を形成する第４の工程と、全面に第２の絶縁膜を形成して、前記第１の島状の導電膜及び前記シールドプレート電極を埋め込む第５の工程と、前記第１の開口部内に存する前記第２の絶縁膜及び前記第１の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第６の工程と、前記素子活性領域における前記半導体基板上に第３の絶縁膜及び第２の導電膜を順に積層する第７の工程と、前記第２の導電膜を選択的に除去して、少なくとも前記素子活性領域の前記半導体基板上に前記第３の絶縁膜を介して第２の島状の導電膜を形成する第８の工程と、前記素子活性領域上を含む全面に第２の不純物を導入し、前記素子活性領域における前記第２の島状の導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第９の工程と、前記第１の島状の導電膜と前記第２の島状の導電膜を電気的に接続して一体の浮遊ゲート電極を形成する第１０の工程とを有する。
【００５８】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する第１の工程と、第１の不純物を導入して、前記半導体基板の表面領域の所定範囲に第１の拡散層を形成する第２の工程と、前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、前記第１の導電膜を前記第１の絶縁膜が露出するまで選択的に除去して、前記第１の拡散層上において第１の島状の導電膜を形成するとともに第１の開口部と前記第１の島状の導電膜を囲み前記第１の拡散層よりも広い第２の開口部とを有するシールドプレート電極を形成する第４の工程と、全面に第２の絶縁膜を形成して、前記第１の島状の導電膜及び前記シ
ールドプレート電極を埋め込む第５の工程と、前記第１の開口部内に存する前記第２の絶縁膜及び前記第１の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第６の工程と、前記素子活性領域における前記半導体基板上に第３の絶縁膜を形成する第７の工程と、前記第２の絶縁膜を穿って、前記第１の島状の導電膜を露出させる開孔を形成する第８の工程と、前記素子活性領域を含む全面に第２の導電膜を形成して、前記開孔を充填する第９の工程と、前記第２の導電膜を前記開孔から前記素子活性領域上へ連なるパターンを残すように選択的に除去して、前記第１の島状の導電膜とともに一体の浮遊ゲート電極を形成する第１０の工程と、前記素子活性領域上に第２の不純物を導入し、前記素子活性領域における前記第２の導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第１１の工程とを有する。
【００５９】
本発明の半導体装置の製造方法の一態様例においては、前記第１の工程と前記第２の工程の間に、前記半導体基板と逆導電型の第３の不純物を導入して、前記半導体基板の表面領域に第３の拡散層を形成する第１１の工程を更に有し、前記第２の工程において、前記第３の拡散層の範囲内に前記第３の拡散層よりも浅く前記第１の拡散層を形成する。
【００６０】
本発明の半導体装置の製造方法の一態様例においては、前記第１の工程と前記第２の工程の間に、前記半導体基板と逆導電型の第３の不純物を導入して、前記半導体基板の表面領域に第３の拡散層を形成する第１１の工程を更に有し、前記第２の工程において、前記第３の拡散層の範囲内に前記第３の拡散層よりも浅く前記第１の拡散層を形成する。
【００６１】
本発明の半導体装置の製造方法は、半導体基板上の所定領域に第１の絶縁膜を形成し、前記第１の絶縁膜に覆われていない前記半導体基板上に第２の絶縁膜を形成する第１の工程と、第１の不純物を導入して、前記第２の絶縁膜の下層の前記半導体基板の表面領域に第１の拡散層を形成する第２の工程と、前記第１の絶縁膜及び第２の絶縁膜上に第１の導電膜を形成する第３の工程と、前記第１の導電膜を前記第１又は第２の絶縁膜が露出するまで選択的に除去して、前記第１の拡散層上で第１の島状の導電膜を形成するとともに第２の島状の導電膜を前記第１の絶縁膜上に形成し同時に前記第１の島状の導電膜及び前記第２の島状の導電膜をそれぞれ囲む開口部を有するシールドプレート電極を形成する第４の工程と、前記第１の島状の導電膜と前記第２の島状の導電膜を電気的に接続して浮遊ゲート電極を形成する第５の工程と、前記第２の島状の導電膜を囲む開口部に不純物を導入して、前記第２の島状の導電膜の両側の前記半導体基板の表面領域に一対の第２の拡散層を形成する第６の工程とを有する。
〔作用〕
【００６２】
本発明においては、不揮発性半導体メモリの制御ゲートとして機能する導電体層を半導体基板の表面領域に形成し、当該導電体層の側面から下面にかけての領域を絶縁膜によって完全に覆っている。これにより、データの消去時に制御ゲートに高電圧が印可された場合でも、導電体層の外郭部における耐圧を高く保つことが可能となる。そして、不揮発性半導体メモリのトンネル酸化膜の両側における半導体基板の表面領域に一対の拡散層が形成され、この拡散層を含む素子活性領域に所定の基板電位を印可するための電極を設けている。これにより、しきい値の変動を最小限に抑えて、書き込み、読み出しを安定的に行うことが可能である。
【発明の効果】
【００６３】
本発明によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートが十分に耐えることができ、誤動作を防止して信頼性の高い半導体装置を実現できる。
【発明を実施するための最良の形態】
【００６４】
以下、本発明を適用したいくつかの具体的な実施形態について、図面を参照しながら詳細に説明する。
【００６５】
（第１の実施形態）
先ず、第１の実施形態について説明する。この第１の実施形態においては、半導体装置として不揮発性半導体記憶装置であるＥＥＰＲＯＭを例示し、その構成を製造方法とともに説明する。また、ＥＥＰＲＯＭの形成と同時に周辺回路部としてのＣＭＯＳインバータを形成する方法もあわせて説明する。図１は、このＥＥＰＲＯＭ及びＣＭＯＳインバータを示す概略平面図であり、図２及び図３は、このＥＥＰＲＯＭとＣＭＯＳインバータの製造方法を工程順に示す図１中の一点鎖線Ａ−Ａ’に沿った概略断面図である。
【００６６】
先ず、図２（ａ）に示すように、ｐ型のシリコン半導体基板部１１上に、厚みが５０ｎｍ程度の埋め込み酸化膜１２を介して、厚みが５０ｎｍ程度の単結晶シリコン層１３が設けられてなるＳＯＩ基板１を用意する。
【００６７】
次に、図２（ｂ）に示すように、いわゆるＬＯＣＯＳ法によりＳＯＩ基板１を選択的に酸化して素子分離構造であるフィールド酸化膜２を膜厚が１００ｎｍ程度となるように形成し、ＳＯＩ基板１上に素子領域３，４，７１，７２を画定する。このとき、素子領域３，４及び素子領域７１，７２は、フィールド酸化膜２を介して電気的に分離されて近接することになる。ここで、素子領域３，４はＥＥＰＲＯＭが形成される領域となり、素子領域７１，７２はＣＭＯＳインバータが形成される領域となる。
【００６８】
次に、図２（ｃ）に示すように、素子領域３，４，７１，７２における単結晶シリコン層１３の表面を熱酸化して、イオン注入用のキャップ絶縁膜１４，１５７３，７４を膜厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【００６９】
続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域３のみが露出する形状にフォトレジストを加工してレジストマスク１６を形成する。そして、このレジストマスク１６をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、キャップ絶縁膜１４を介して、素子領域３における単結晶シリコン層１３内に、表層から埋め込み酸化膜１２上にまでの深さ方向の全域にｎ型不純物がイオン注入される。
【００７０】
そして、レジストマスク１６を灰化処理等により除去し洗浄した後、ＳＯＩ基板１にアニール処理を施すことにより、ＥＥＰＲＯＭの制御ゲートとして機能する不純物拡散層１７を形成する。これにより、不純物拡散層１７は側面から下面にかけてフィールド酸化膜２と埋め込み酸化膜１２によって覆われた構造となる。
【００７１】
次に、図２（ｄ）に示すように、フォトリソグラフィーにより素子領域７２のみが露出する形状にフォトレジストを加工してレジストマスク７５を形成する。そして、このレジストマスク７５をマスクとして、ｎ型不純物、ここではリン（Ｐ）をドーズ量１×１０12（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域７２における単結晶シリコン層１３内にキャップ絶縁膜７４を介してｎ型不純物がイオン注入される。
【００７２】
そして、レジストマスク７５を灰化処理等により除去し洗浄した後、ＳＯＩ基板１にアニール処理を施すことにより、ＣＭＯＳインバータのｎウェル領域７６を形成する。その後、キャップ絶縁膜１４，１５，７３，７４を除去する。
【００７３】
次に、図２（ｅ）に示すように、素子領域３，４，７１，７２における単結晶シリコン層１３の表面を再び熱酸化して、素子領域３，における不純物拡散層１７の表面には、膜厚が１５ｎｍ〜２０ｎｍ程度の酸化膜１８を、素子領域７１，７２における単結晶シリコン層１３の表面には、膜厚が１５〜２０ｎｍ程度のゲート酸化膜７７，７８を形成する。その後、レジストマスク８７を形成し、素子領域４以外を覆い、上述した熱酸化によって素子領域４上に形成された酸化膜をエッチングにより除去する。
【００７４】
次に、図３（ａ）に示すように、レジストマスク８７を除去した後、再度熱酸化することによって、素子領域４における単結晶シリコン層１３の表面は膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９を形成する。
【００７５】
次に、図３（ｂ）に示すように、素子領域３，４，７１，７２上を含む全面にＣＶＤ法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にｎ型不純物、ここではリン（Ｐ）をドープする。そして、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域３上から素子領域４上にわたる多結晶シリコン膜からなる島状パターンの浮遊ゲート２０を形成する。そして、同時にこの多結晶シリコン膜からなるＣＭＯＳインバータのゲート電極７９，８０を形成する。
【００７６】
具体的には、浮遊ゲート２０は、図１に示すように、素子領域３上では隣接するフィールド酸化膜２間にかけて酸化膜１８を介して素子領域３を覆う形状に形成されるとともに、素子領域４上ではトンネル酸化膜１９を介して所定幅の帯状に形成される。また、ＣＭＯＳインバータのゲート電極７９，８０は各素子領域７１，７２上とフィールド酸化膜２を跨がるようにして形成される。
【００７７】
このように、多結晶シリコン膜を形成した後のパターニングによって、浮遊ゲート２０とＣＭＯＳインバータのゲート電極７９，８０を同時に形成することができるため、製造工程を簡略化することができる。なお、ゲート電極７９，８０はフィールド酸化膜２上で接続されるようにパターニングしてもよい。
【００７８】
続いて、フォトリソグラフィーにより素子領域４，７１のみが露出する形状にフォトレジストを加工してレジストマスク８１を形成する。この際、素子領域４の一部を覆うようにレジストマスク８１を形成する。そして、ｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域４における浮遊ゲート２０の両側の単結晶シリコン層１３内にトンネル酸化膜１９を介して砒素がイオン注入される。ただし、素子領域４の一部でレジストマスク８１によって覆われた領域に砒素がイオン注入されることはない。
【００７９】
同時にＣＭＯＳインバータのゲート電極７９の両側の単結晶シリコン層１３内にゲート酸化膜７７を介して砒素がイオン注入される。
【００８０】
次に、図３（ｃ）に示すように、フォトリソグラフィーにより素子領域７２のみが露出する形状にフォトレジストを加工してレジストマスク８２を形成する。そして、このレジストマスク８２をマスクとして、ｐ型不純物、ここではホウ素（Ｂ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域７２におけるＣＭＯＳインバータのゲート電極８０の両側の単結晶シリコン層１３内に、ゲート酸化膜７８を介してｐ型不純物がイオン注入される。
【００８１】
そして、レジストマスク８２を除去した後、素子領域４の一部の領域であってｎ型の不純物がイオン注入されなかった領域に、ホウ素（Ｂ）をドーズ量３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）程度の条件でイオン注入する。このイオン注入は
前述した素子領域７２へのイオン注入と同一工程で行ってもよい。
【００８２】
その後、図３（ｄ）に示すように、ＳＯＩ基板１にアニール処理を施すことによりＥＥＰＲＯＭの制御ゲートのソース／ドレインとなる一対の不純物拡散層２１，２２を形成し、同時にＣＯＳインバータのｐウェル領域、ｎウェル領域７６にも一対の不純物拡散層８３，８４及び不純物拡散層８５，８６を形成する。
【００８３】
そして、素子領域4 の一部にイオン注入されたホウ素（Ｂ）によって、ｐ型不純物拡散層１９５を不純物拡散層２１と隣接して形成する。
【００８４】
しかる後、層間絶縁膜１９６を形成し、ｐ型不純物拡散層１９５を露出させるコンタクト孔１９７を形成する。その後、コンタクト孔１９７を充填しｐ型不純物拡散層１９５と接続されるアルミニウム電極１９８をスパッタ法により形成する。
【００８５】
その後、接続用の配線層等を形成し、第１の実施形態のＥＥＰＲＯＭを完成させる。好適には、配線層の形成の際に不純物拡散層８３，８４のうちのドレイン側と不純物拡散層８５，８６のうちのソース側を電気的に接続するようにする。
【００８６】
第１の実施形態のＥＥＰＲＯＭにおいては、素子領域４では、ソース／ドレインとなる不純物拡散層２１，２２間の単結晶シリコン層１３に形成されたチャネル上にトンネル酸化膜１９を介して浮遊ゲート２０が形成されているとともに、素子領域３では、浮遊ゲート２０が制御ゲートである不純物拡散層１７と酸化膜１８を介して対向し、浮遊ゲート２０と不純物拡散層１７とが酸化膜１８を誘電体膜として容量結合する。
【００８７】
そして、例えばデータの消去時には、ソース／ドレイン（不純物拡散層）２１，２２を０（Ｖ）とし、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度の所定電圧を印加する。このとき、酸化膜１８とトンネル酸化膜１９との容量結合比で、制御ゲート１７の電圧が浮遊ゲート２０にも印加され、トンネル酸化膜１９を介して電子が単結晶シリコン層１３から注入される。これにより、トンネル酸化膜１９を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、制御ゲート１７は、下面を埋め込み酸化膜１２によって、側面をフィールド酸化膜によって覆われており、シリコン半導体基板部１１から十分に絶縁されているため、例えば制御ゲート１７に３０（Ｖ）まで印加しても、シリコン半導体基板部１１への降伏現象が起こることはない。
【００８８】
さらに、第１の実施形態においては、ＥＥＰＲＯＭのソース／ドレインの一方である不純物拡散層２１に隣接するｐ型不純物拡散層１９５を設けている。そして、このｐ型不純物拡散層１９５にアルミニウム電極１９８を介して所定の基板電位を印可することができるため、ＥＥＰＲＯＭのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。
【００８９】
従って、第１の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート１７が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【００９０】
更に、半導体基板として、シリコン半導体基板部１１上に、埋め込み酸化膜１２を介して単結晶シリコン層１３が設けられてなるＳＯＩ基板１を用いるため、動作速度やリ−ク電流特性を向上させることができる。
【００９１】
また、第１の実施形態によれば、ＥＥＰＲＯＭの周辺回路部として、ＣＭＯＳインバー
タを同時に形成することができ、この際にゲート電極７９，８０を浮遊ゲート２０と同一の多結晶シリコン膜からパターニングして形成するため、工程を煩雑化することなく両者を同時に形成することができる。
【００９２】
なお、第１の実施形態においては、浮遊ゲート２０を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域３上と素子領域４上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。この場合には電気的接続と同時にアルミニウム電極１９８を形成することが可能である。
【００９３】
また、第１の実施形態においては、ＳＯＩ基板１に形成する素子分離構造としてＬＯＣＯＳ法によるフィールド酸化膜２を例示したが、他の素子分離構造、例えばシャロートレンチ素子分離構造（ＳＴＩ）や、フィールドシールド素子分離構造によって素子分離を行ってもよい。一例として図４に、シャロートレンチ素子分離構造によって素子分離を行った例を示す。
【００９４】
このようにシャロートレンチ素子分離構造においては、ＳＯＩ基板１の埋め込み酸化膜１２に達するように溝８８を形成し、溝８８をシリコン酸化膜８９によって埋め込むため、素子分離幅は溝８８の幅によって決定される。
【００９５】
これにより、ＬＯＣＯＳ法におけるバーズビーク等の問題を回避できるため、、更なる半導体素子の微細化を達成することが可能である。
【００９６】
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。この第２の実施形態においては、第１の実施形態と同様にＥＥＰＲＯＭの構成を製造方法とともに例示するが、第１の実施形態と異なりＳＯＩ基板を用いず、また素子分離としてトレンチ分離を用いる点で相違する。図５は、このＥＥＰＲＯＭを示す概略平面図であり、図６及び図７は、このＥＥＰＲＯＭの製造方法を工程順に示す図５中の一点鎖線Ａ−Ａ’に沿った概略断面図である。なお、第１の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等については、同符号を記して説明を省略する。
【００９７】
先ず、図６（ａ）に示すように、ｐ型のシリコン半導体基板３１上に膜厚５０ｎｍ程度のシリコン酸化膜３２を介して膜厚１．５μｍ程度にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、所定形状のレジストマスク３３を形成する。
【００９８】
続いて、レジストマスク３３をマスクとして、シリコン半導体基板３１をドライエッチングし、レジストマスク３３の両側に、シリコン半導体基板３１の表面からの深さが０．４μｍ程度の溝３４ａ，３４ｂ，３４ｃを形成する。
【００９９】
次に、図６（ｂ）に示すように、レジストマスク３３を灰化処理等により除去した後、シリコン半導体基板３１上にＣＶＤ法によりシリコン酸化膜３６を溝３４，３５の深さより大きい膜厚、ここでは０．６μｍ〜１．０μｍ程度に堆積して、溝３４ａ，３４ｂ，３４ｃをこのシリコン酸化膜３６で埋め込む。
【０１００】
次に、図６（ｃ）に示すように、シリコン酸化膜３６上にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、溝３４ａのみの上部に相当するシリコン酸化膜３６の所定部位を露出させる形状のレジストマスク３７を形成する。
【０１０１】
続いて、レジストマスク３７をマスクとして、シリコン酸化膜３６をドライエッチングしてシリコン酸化膜３６に溝３８を形成する。具体的には、この溝３８を、シリコン酸化膜３６にシリコン半導体基板３１（の溝３４）の表面には達しない程度の所定深さ、ここではシリコン半導体基板３１の表面から深さ０．２μｍ程度とし、しかも溝３４ａより狭い所定幅に形成する。
【０１０２】
次に、図６（ｄ）に示すように、レジストマスク３７を灰化処理等により除去した後、シリコン酸化膜３６上にＣＶＤ法により、ノンドープの多結晶シリコン膜３９を溝３８の深さより大きい膜厚、ここでは０．５μｍ〜１．０μｍ程度に堆積して、溝３８をこの多結晶シリコン膜３９で埋め込む。その後、多結晶シリコン膜３９にｎ型不純物、ここではリン（Ｐ）をドープする。
【０１０３】
次に、図６（ｅ）に示すように、シリコン半導体基板３１をストッパーとして、多結晶シリコン膜３９及びシリコン酸化膜３６を例えば化学機械研磨法（ＣＭＰ法）により研磨し、表面を平坦化する。ここで、図６（ｄ）の破線ＩＩ−ＩＩで示すように、シリコン半導体基板３１の表面（最上面）が若干量、ここでは０〜０．０５μｍ程度研磨されるように、化学機械研磨を行う。このとき、表面が平坦化されることにより、溝３４ａ，３４ｂ，３４ｃ内にシリコン酸化膜３６が充填されてトレンチ分離がなされ、素子領域４０ａ，４０ｂが形成されるとともに、溝３８内に多結晶シリコン膜３９が充填される。溝３４ａ，３４ｂ，３４ｃ内のシリコン酸化膜３６が素子分離用絶縁膜として機能するとともに、溝３８内の多結晶シリコン膜３９が制御ゲートとして機能することになる。このように、１回の研磨により素子分離用絶縁膜と制御ゲートの形成が同時に行われるため、工程が短縮化される。
【０１０４】
続いて、露出した素子領域４０ａ，４０ｂにおけるシリコン半導体基板３１の表面及び多結晶シリコン膜３９の表面を熱酸化して、イオン注入用のキャップ絶縁膜（不図示）を膜厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０１０５】
続いて、メモリセルとなるトランジスタのしきい値を調整するため、全面にホウ素（Ｂ）をドーズ量を１×１０12（１／ｃｍ2 ）としてイオン注入する（図示は省略する）。
【０１０６】
次に、図７（ａ）に示すように、キャップ絶縁膜を除去した後、溝３８内の多結晶シリコン膜３９の表面及び素子領域４０ａ，４０ｂにおけるシリコン半導体基板３１の表面を熱酸化して、多結晶シリコン膜３９の表面及び素子領域４０ｂの表面には膜厚が１５ｎｍ〜２０ｎｍ程度の酸化膜１８を、素子領域４０ａにおけるシリコン半導体基板３１の表面には膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９をそれぞれ形成する。
【０１０７】
続いて、酸化膜１８上及びトンネル酸化膜１９上を含む全面にＣＶＤ法によりノンドープの多結晶シリコン膜４５を堆積形成し、この多結晶シリコン膜４５にｎ型不純物、ここではリン（Ｐ）をドープする。
【０１０８】
次に、図７（ｂ）に示すように、多結晶シリコン膜４５にフォトリソグラフィー及びそれに続くドライエッチングを施して、酸化膜１８上からトンネル酸化膜１９上にわたる多結晶シリコン膜４５からなる島状パターンの浮遊ゲート２０を形成する。具体的に、浮遊ゲート２０は、図５に示すように、溝３４ａ内のシリコン酸化膜３６上では、隣接するフィールド酸化膜２間にかけて酸化膜１８を介して溝３８内の多結晶シリコン膜３９と対向する形状に形成されるとともに、素子領域４０ａ上ではトンネル酸化膜１９を介して所定幅の帯状に形成される。
【０１０９】
続いて、フォトリソグラフィによりレジストマスク２６を形成して素子領域４０ｂを覆
った後、全面にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域４０ａにおける浮遊ゲート２０の両側のシリコン半導体基板３１内にトンネル酸化膜１９を介して砒素がイオン注入される。
【０１１０】
次に、図７（ｃ）に示すように、レジストマスク２６を除去し、素子領域４０ｂ以外を覆うレジストマスク２７を形成する。そして、全面にｐ型不純物、ここではホウ素（Ｂ）をドーズ量３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。
【０１１１】
そして、シリコン半導体基板３１にアニール処理を施すことにより、素子領域４０ａにソース／ドレインとなる一対の不純物拡散層２１，２２を形成し、素子領域４０ｂにｐ型不純物拡散層２８を形成する。
【０１１２】
しかる後、図７（ｄ）に示すように、層間絶縁膜２９、コンタクト孔２４を形成し、コンタクト孔２４を埋め込むアルミニウム電極２３をスパッタ法により形成する。ここで、アルミニウム電極２３はｐ型不純物拡散層２８と接続されて、シリコン半導体基板３１に所定の基板電位を印可するために用いられる。その後、接続用の配線層等を形成し、第２の実施形態のＥＥＰＲＯＭを完成させる。
【０１１３】
第２の実施形態のＥＥＰＲＯＭにおいては、素子領域４０ａでは、ソース／ドレインとなる不純物拡散層２１，２２間のシリコン半導体基板３１に形成されたチャネル上にトンネル酸化膜１９を介して浮遊ゲート２０が形成されているとともに、溝３４を充填するシリコン酸化膜３６ａ上では、浮遊ゲート２０が制御ゲートである多結晶シリコン膜３９と酸化膜１８を介して対向し、浮遊ゲート２０と多結晶シリコン膜３９とが酸化膜１８を誘電体膜として容量結合する。
【０１１４】
そして、例えばデータの消去時には、ソース／ドレイン（不純物拡散層）２１，２２を０（Ｖ）とし、制御ゲート（多結晶シリコン膜）３９に２０（Ｖ）程度の所定電圧を印加する。このとき、酸化膜１８とトンネル酸化膜１９との容量結合比で、制御ゲート３９の電圧が浮遊ゲート２０にも印加され、トンネル酸化膜１９を介して電子がシリコン半導体基板３１から注入される。これにより、トンネル酸化膜１９を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、制御ゲート３９は、溝３４内のシリコン酸化膜３６によってシリコン半導体基板３１から十分に絶縁されているため、例えば制御ゲート３９に３０（Ｖ）まで印加しても、シリコン半導体基板３１への降伏現象が起こることはない。
【０１１５】
さらに、第２の実施形態においては、ＥＥＰＲＯＭのソース／ドレインが形成された素子領域４０ａとフィ−ルド酸化膜２を介して隣接する素子領域４０ｂにｐ型不純物拡散層２８を設けている。そして、このｐ型不純物拡散層２８にアルミニウム電極２３を介して所定の基板電位を印可することができるため、ＥＥＰＲＯＭのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。
【０１１６】
従って、第２の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート３９が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０１１７】
なお、第２の実施形態においては、浮遊ゲート２０を一体の多結晶シリコン膜からなる島状パターンに形成したが、酸化膜１８を介した多結晶シリコン膜３９上と素子領域４０
上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。
【０１１８】
（変形例）
以下、第２の実施形態の変形例について説明する。この変形例は、第２の実施形態とほぼ同様であるが、製造工程が若干相違する。図８は、このＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。なお、第２の実施形態のＥＥＰＲＯＭに対応する部材等については同符号を記して説明を省略する。
【０１１９】
先ず、図６（ｂ）までの工程は第２の実施形態と同様であり、シリコン半導体基板３１上にＣＶＤ法によりシリコン酸化膜３６を堆積して、溝３４ａ，３４ｂ，３４ｃをこのシリコン酸化膜３６で埋め込む。
【０１２０】
次に、図８（ａ）に示すように、シリコン半導体基板３１をストッパーとして、シリコン酸化膜３６を例えば化学機械研磨法（ＣＭＰ法）により研磨し、表面を平坦化する。溝３４ａ，３４ｂ，３４ｃ内にシリコン酸化膜３６が充填されてトレンチ分離がなされ、素子領域６３ａ，６３ｂが形成される。
【０１２１】
次に、図８（ｂ）に示すように、全面に熱酸化し、膜厚５０ｎｍ程度のシリコン酸化膜４６を形成し、シリコン酸化膜３６上を含むシリコン半導体装置３１の全面にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、溝３４ａのみの上部に相当するシリコン酸化膜３６の所定部位を露出させる形状のレジストマスク６１を形成する。
【０１２２】
続いて、レジストマスク６１をマスクとして、シリコン酸化膜３６をドライエッチングしてシリコン酸化膜３６に溝３８を形成する。具体的には、この溝３８を、シリコン酸化膜３６にシリコン半導体基板３１（の溝３４ａ）の表面には達しない程度の所定深さ、ここでは深さ０．２μｍ程度とし、しかも溝３４ａより狭い所定幅に形成する。
【０１２３】
次に、図８（ｃ）に示すように、レジストマスク６１を灰化処理等により除去した後、シリコン酸化膜３６，４６上にＣＶＤ法により、ノンドープの多結晶シリコン膜６２を溝３８の深さより大きい膜厚、ここでは０．４μｍ〜１．０μｍ程度に堆積して、溝３８をこの多結晶シリコン膜６２で埋め込む。その後、多結晶シリコン膜６２にｎ型不純物、ここではリン（Ｐ）をドープする。
【０１２４】
次に、図８（ｄ）に示すように、素子領域６３ａにおけるシリコン半導体基板３１をストッパーとして、多結晶シリコン膜６２を例えば化学機械研磨法（ＣＭＰ法）により研磨し、表面を平坦化する。このとき、表面が平坦化されることにより、溝３８内に多結晶シリコン膜６２が充填され、溝３８内の多結晶シリコン膜６２が制御ゲートとして機能することになる。
【０１２５】
続いて、露出したシリコン半導体基板３１の表面及び多結晶シリコン膜６２の表面を熱酸化して、イオン注入用のキャップ絶縁膜（不図示）を膜厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０１２６】
続いて、メモリセルとなるトランジスタのしきい値を調整するため、全面にホウ素（Ｂ）をドーズ量を１×１０12（１／ｃｍ2 ）としてイオン注入する（図示は省略する）。
【０１２７】
しかる後、第２の実施形態と同様に、図７（ａ）〜図７（ｄ）に示す各工程を順次行い、酸化膜１８を介した溝３４内の多結晶シリコン膜６２上からトンネル酸化膜１９を介し
た素子領域６３ｂにわたる所定形状の浮遊ゲート２０をパターン形成し、層間絶縁膜やコンタクト孔、接続用の配線層の形成等の後工程を経て、第２の実施形態の変形例のＥＥＰＲＯＭを完成させる。
【０１２８】
第２の実施形態の変形例のＥＥＰＲＯＭにおいては、素子領域６３ｂでは、ソース／ドレインとなる不純物拡散層２１，２２間のシリコン半導体基板３１に形成されたチャネル上にトンネル酸化膜１９を介して浮遊ゲート２０が形成されているとともに、溝３４を充填するシリコン酸化膜３６上では、浮遊ゲート２０が制御ゲートである多結晶シリコン膜６２と酸化膜１８を介して対向し、浮遊ゲート２０と多結晶シリコン膜３９とが酸化膜１８を誘電体膜として容量結合する。
【０１２９】
そして、例えばデータの消去時には、ソース／ドレイン（不純物拡散層）２１，２２を０（Ｖ）とし、制御ゲート（多結晶シリコン膜）６２に２０（Ｖ）程度の所定電圧を印加する。このとき、酸化膜１８とトンネル酸化膜１９との容量結合比で、制御ゲート３９の電圧が浮遊ゲート２０にも印加され、トンネル酸化膜１９を介して電子がシリコン半導体基板３１から注入される。これにより、トンネル酸化膜１９を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、制御ゲート６２は、溝３４内のシリコン酸化膜３６によってシリコン半導体基板３１から十分に絶縁されているため、例えば制御ゲート６２に３０（Ｖ）まで印加しても、シリコン半導体基板３１への降伏現象が起こることはない。
【０１３０】
従って、第２の実施形態の変形例によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート６２が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０１３１】
なお、この変形例においても、浮遊ゲート２０を一体の多結晶シリコン膜からなる島状パターンに形成したが、酸化膜１８を介した多結晶シリコン膜６２上と素子領域６３ｂ上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。
【０１３２】
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。この第３の実施形態においては、第１の実施形態と同様にＥＥＰＲＯＭの構成を製造方法とともに例示するが、第１の実施形態と異なりＳＩＭＯＸ法を用いる点で相違する。図９は、このＥＥＰＲＯＭを示す概略平面図であり、図１０及び図１１は、このＥＥＰＲＯＭの製造方法を工程順に示す図９中の一点鎖線Ａ−Ａ’に沿った概略断面図である。なお、第１の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等については、同符号を記して説明を省略する。
【０１３３】
先ず、図１０（ａ）に示すように、単結晶シリコンからなるｐ型のシリコン半導体基板４１上に、膜厚１００ｎｍ程度のシリコン酸化膜４２を介してＣＶＤ法によりシリコン酸化膜４３を膜厚１．５μｍ〜２．０程度に堆積形成し、このシリコン酸化膜４３にフォトリソグラフィー及びそれに続くドライエッチングを施して、シリコン酸化膜４２の所定部位を露出させる。
【０１３４】
次に、図１０（ｂ）に示すように、全面にドーズ量０．１〜２．４×１０18（１／ｃｍ2 ）、加速エネルギー１８０（ｋｅＶ）の条件で酸素イオン注入する。このとき、シリコン酸化膜４２を介してシリコン半導体基板４１内の所定深さに酸素イオンが注入され、続いて１１００℃〜１２５０℃の温度で２〜６時間のアニール処理をシリコン半導体基板４１に施すことにより、シリコン酸化膜４３のパターンに倣った埋め込み酸化膜４４が形成
される。
【０１３５】
次に、図１０（ｃ）に示すように、ＨＦ溶液を用いたウェットエッチングによりシリコン酸化膜４２，４３を除去した後、いわゆるＬＯＣＯＳ法によりシリコン酸化膜４１を選択的に酸化して素子分離構造であるフィールド酸化膜２を膜厚が１００ｎｍ程度となるように形成し、シリコン半導体基板４１上に素子領域４，５１，５３を画定する。ここで、素子領域５１は、フィールド酸化膜２の形成により埋め込み酸化膜４４の各端部が隣接するフィールド酸化膜２と接続され、これらフィールド酸化膜２と埋め込み酸化膜４４により、シリコン半導体基板４１の一部が残りのシリコン半導体基板４１から電気的に分離されて形成されてなる島状領域である。
【０１３６】
続いて、素子領域４，５１，５３におけるシリコン半導体基板４１の表面を熱酸化して、後述するイオン注入用のキャップ絶縁膜１４，１５，２５５を膜厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０１３７】
次に、図１０（ｄ）に示すように、フォトレジストを塗布し、フォトリソグラフィーにより素子領域４，５３側のみを覆う形状にフォトレジスト４７を加工する。そして、このフォトレジスト４７をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域５１におけるシリコン半導体基板４１内にキャップ絶縁膜１４を介してｎ型不純物がイオン注入される。そして、フォトレジストを灰化処理等により除去し洗浄した後、シリコン半導体基板４１にアニール処理を施すことにより、制御ゲートとして機能する不純物拡散層１７を形成する。
【０１３８】
次に、図１１（ａ）に示すように、素子領域４，５１におけるシリコン半導体基板４１の表面を再び熱酸化して、素子領域５１，５３におけるシリコン半導体基板４１の表面には膜厚が１５ｎｍ〜２０ｎｍ程度の酸化膜１８，２５６を、素子領域４におけるシリコン半導体基板４１の表面には膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９をそれぞれ形成する。
【０１３９】
次に、図１１（ｂ）に示すように、素子領域４，５１上を含む全面にＣＶＤ法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にｎ型不純物、ここではリン（Ｐ）をドープする。
【０１４０】
続いて、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域４上から素子領域５１上にわたる多結晶シリコン膜からなる島状パターンの浮遊ゲート２０を形成する。具体的に、浮遊ゲート２０は、図７に示すように、素子領域５１上では隣接するフィールド酸化膜２間にかけて酸化膜１８を介して素子領域５１を覆う形状に形成されるとともに、素子領域４上ではトンネル酸化膜１９を介して所定幅の帯状に形成される。
【０１４１】
続いて、フォトリソグラフィによりレジストマスク５９を形成して素子領域５３を覆った後、全面にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域４における浮遊ゲート２０の両側のシリコン半導体基板４１内にトンネル酸化膜１９を介して砒素がイオン注入される。
【０１４２】
次に、図１１（ｃ）に示すように、レジストマスク５９を除去し、素子領域５３以外を覆うレジストマスク５４を形成する。そして、全面にｐ型不純物、ここではホウ素（Ｂ）をドーズ量３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオ
ン注入する。そして、シリコン半導体基板４１にアニール処理を施すことにより、素子領域４においてソース／ドレインとなる一対の不純物拡散層２１，２２を形成し、素子領域５３にｐ型不純物拡散層５５を形成する。
【０１４３】
しかる後、図１１（ｄ）に示すように、層間絶縁膜５６を形成し、ｐ型不純物拡散層５５を露出させるコンタクト孔５７を形成する。その後、コンタクト孔５７を充填しｐ型不純物拡散層５５と接続されるアルミニウム電極５８をスパッタ法により形成する。
【０１４４】
その後、接続用の配線層等を形成し、第３の実施形態のＥＥＰＲＯＭを完成させる。
【０１４５】
第３の実施形態のＥＥＰＲＯＭにおいては、素子領域４では、ソース／ドレインとなる不純物拡散層２１，２２間のシリコン半導体基板４１に形成されたチャネル上にトンネル酸化膜１９を介して浮遊ゲート２０が形成されているとともに、素子領域５１では、浮遊ゲート２０が制御ゲートである不純物拡散層１７と酸化膜１８を介して対向し、浮遊ゲート２０と不純物拡散層１７とが酸化膜１８を誘電体膜として容量結合する。
【０１４６】
そして、例えばデータの消去時には、ソース／ドレイン（不純物拡散層）２１，２２を０（Ｖ）とし、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度の所定電圧を印加する。このとき、酸化膜１８とトンネル酸化膜１９との容量結合比で、制御ゲート１７の電圧が浮遊ゲート２０にも印加され、トンネル酸化膜１９を介して電子がシリコン半導体基板４１から注入される。これにより、トンネル酸化膜１９を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、制御ゲート１７は、埋め込み酸化膜４４及びその両側に接続されたフィールド酸化膜２によってシリコン半導体基板４１から十分に絶縁されているため、例えば制御ゲート１７に３０（Ｖ）まで印加しても、シリコン半導体基板４１への降伏現象が起こることはない。
【０１４７】
さらに、第３の実施形態においては、ＥＥＰＲＯＭのソース／ドレインが形成された素子領域４とフィ−ルド酸化膜２を介して隣接した素子領域５３に、ｐ型不純物拡散層５５を設けている。そして、このｐ型不純物拡散層５５にアルミニウム電極５７を介して所定の基板電位を印可することができるため、ＥＥＰＲＯＭのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。
【０１４８】
従って、第３の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート１７が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０１４９】
なお、第３の実施形態においては、浮遊ゲート２０を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域４上と素子領域５１上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。
【０１５０】
また、素子領域４においても埋め込み酸化膜４４をあらかじめ形成しておくことによって、後に形成されるフィールド酸化膜２とこの埋め込み酸化膜４４を接続して、素子領域４４もシリコン半導体基板４１から電気的に分離されてなる島状領域としてもよい。
【０１５１】
（第４の実施形態）
以下、本発明の第４の実施形態について説明する。この第４の実施形態においては、半導体装置として不揮発性半導体記憶装置であるＥＥＰＲＯＭを例示するが、素子分離構造をフィールドシールド素子分離構造とし、シールドプレート電極と浮遊ゲート電極をとと
もに形成する点で第１〜第３の実施形態と相違する。図１２は、このＥＥＰＲＯＭを示す概略平面図であり、図１３〜図１６は、このＥＥＰＲＯＭの製造方法を工程順に示す図１２中の一点鎖線Ａ−Ａ’に沿った概略断面図である。
【０１５２】
まず、図１３（ａ）に示すように、ｐ型シリコン半導体基板１０１上を熱酸化処理して熱酸化膜１０２を形成し、図１３（ｂ）に示すように、この熱酸化膜１０２上に開口部１０６を有するレジスト１０７を通常のフォトリソグラフィ工程により形成する。
【０１５３】
次に、図１３（ｃ）に示すように、ｎ型の不純物であるヒ素（Ａｓ）を加速エネルギー１００ｋｅｖ程度、ドーズ量２．０×１０15／ｃｍ程度の条件でイオン注入して、開口部１０６の位置にｎ型の不純物拡散層１０８を形成する。
【０１５４】
次に、図１３（ｄ）に示すように、レジスト１０７を除去した後、低圧ＣＶＤ法によりリン（Ｐ）を添加させながら厚さ０．１〜０．３μｍ程度のリン（Ｐ）ドープ多結晶シリコン膜１０９を形成し、続けて、低圧ＣＶＤ法によりリン（Ｐ）ドープ多結晶シリコン膜１０９上にシリコン酸化膜１１０を厚さ０．１〜０．３μｍ程度形成する。
【０１５５】
次に、図１４（ａ）に示すように、フォトリソグラフィ、及びこれに続くドライエッチングによりシリコン酸化膜１１０を選択的に除去して下層のリン（Ｐ）ドープ多結晶シリコン膜１０９を露出させる。この際、不純物拡散層１０８の上層にシリコン酸化膜１１０を残し、またシリコン酸化膜１０９が広範囲に渡って除去される開口部１２６を形成するようにシリコン酸化膜１１０を選択的に除去する。
【０１５６】
次に、図１４（ｂ）に示すように、シリコン酸化膜１１０をマスクとして多結晶シリコン膜１１１をエッチング除去して下層の熱酸化膜１０２を露出させる。これによって、リン（Ｐ）ドープ多結晶シリコン膜１０９はシリコン酸化膜１１０の形状に倣って分断されてシールドプレート電極１１１が形成される。また、同時にシールドプレート電極１１１から所定の間隔をおいてフローティングゲート電極１１２が不純物拡散層１０８上に形成される。
【０１５７】
このように、シールドプレート電極１１１の形成と同時にフローティングゲート電極１１２を形成することができるので、製造工程を短縮化することが可能となる。
【０１５８】
そして、フローティングゲート電極１１２は熱酸化膜１０２を介して不純物拡散層１０８と容量結合する。
【０１５９】
ところで、このｎ型である不純物拡散層１０８とｐ型シリコン半導体基板１０１の接合部位のようなｐｎ接合の降伏耐圧は、一般的にｐ型濃度の増加に伴って低下するとともに、ｎ型濃度の増加に伴って大きくなることが知られている。
【０１６０】
しかし、いわゆるＬＯＣＯＳ法によって素子分離を行った場合、ＬＯＣＯＳ法においては熱酸化によってフィールド酸化膜を形成するため、素子分離端の位置精度の確保に限界があり、またフィールド酸化膜の下層にチャンネルストッパー層を形成した場合にはｐ型シリコン半導体基板のｐ型濃度を増加させることになってしまう。また、このチャンネルストッパー層の位置を精度良く保つことも容易でなかった。
【０１６１】
従って、例えば不純物拡散層１０８の近傍にＬＯＣＯＳ法によりフィールド酸化膜を形成しようとすると、チャンネルストッパー層の影響により不純物拡散層１０８の界面近傍におけるｐ型シリコン半導体基板１０１のｐ型不純物濃度が上昇して、上述した降伏耐圧が減少することがあった。
【０１６２】
しかし、この第４の実施形態においては、シールドプレート電極１１１を上述したようにパターニングによって形成し、これを埋設したフィールドシールド素子分離構造を形成するため、シールドプレート電極１１１の位置を精度良く形成することができる。
【０１６３】
従って、図１４（ｂ）に示すように、不純物拡散層１０８とシールドプレート電極１１１の間隔を所定の距離（Ｘ1 及びＸ2 ）だけ精度良く離間させて形成することができる。そして、シールドプレート電極１１１に所定の電圧を印加してｐ型シリコン半導体基板１０１の電位を固定することによって、不純物拡散層１０８近傍におけるｐ型シリコン半導体基板１０１のｐ型不純物濃度の上昇を抑止することができる。
【０１６４】
また、シールドプレート電極１１１に特定の電圧を印加することでｐ型シリコン半導体基板１０１の表面領域の電位を任意の値に可変させることもできる。従って、フローティングゲート電極１１２と熱酸化膜１０２を介して容量結合する不純物拡散層１０８に高電圧がかけられた場合、シールドプレート電極１１１に最適の電圧を印加することで不純物拡散層１０８とｐ型シリコン半導体基板１０１の接合部位における耐圧をより高めることができる。
【０１６５】
次に、図１４（ｃ）に示すように、低圧ＣＶＤ法により全面に厚さ０．３〜０．５μｍ程度のシリコン酸化膜１１３を形成する。これによって、シールドプレート電極１１１とフローティングゲート電極１１２の間の隙間は完全に埋められる。また、図１４（ａ）に示す開口部１２６において露出したシールドプレート電極１１１の側面が覆われて、シールドプレート電極１１１とフローティングゲート電極１１２が熱酸化膜１０２及びシリコン酸化膜１１０とシリコン酸化膜１１３が一体となったシリコン酸化膜１２７によって埋設される。
【０１６６】
次に、図１４（ｄ）に示すように、ｐ型シリコン半導体基板１０１が露出するまでシリコン酸化膜１２７をエッチング除去する。そして、フィールドシールド素子分離構造１２８によって画定された素子形成領域１２９を形成する。
【０１６７】
ここで、フローティングゲート電極１１２と隣接するシールドプレート電極１１１との間隔はエッチングの際に間のシリコン酸化膜１２７が除去されてｐ型シリコン半導体基板１０１が露出しないようにあかじめ調節されている。
【０１６８】
次に、素子形成領域１２９におけるｐ型シリコン半導体基板１０１表面を熱酸化処理して、厚さ８〜１０ｎｍ程度のトンネル酸化膜１１４を形成する。そして、素子形成領域１２９を含む全面に低圧ＣＶＤ法により、リン（Ｐ）を添加させながら厚さ０．２〜０．４μｍのリン（Ｐ）ドープ多結晶シリコン膜１１５を形成し、続けて低圧ＣＶＤ法により厚さ０．２〜０．４μｍ程度のシリコン酸化膜１１６を形成する。この状態を図１５（ａ）に示す。
【０１６９】
次に、図１５（ｂ）に示すように、フォトリソグラフィ及びこれに続くドライエッチングによりシリコン酸化膜１１６を選択的に除去し、さらにこのパターニングされたシリコン酸化膜１１６をマスクとしてドライエッチングを施し、リン（Ｐ）ドープ多結晶シリコン膜１１５を除去する。
【０１７０】
これによって図１５（ｃ）に示すようなフローティングゲート電極１１７が形成される。このフローティングゲート電極１１７は平面的には図１２に示すように、素子形成領域１２９を分断するように形成され、その端部は不純物拡散層１０８と容量結合するフローティングゲート電極１１２の近傍まで達する。
【０１７１】
次に、図１５（ｄ）に示すように、シリコン酸化膜１１６及びフィールドシールド素子分離構造１２８をマスクとして、ｎ型の不純物であるリン（Ｐ）を３０〜５０ｋｅｖ程度の加速エネルギー、１×１０13〜３×１０13／ｃｍ2 程度のドーズ量でイオン注入して低濃度の不純物拡散層１１８を形成する。
【０１７２】
次に、図１６（ａ）に示すように、全面にシリコン酸化膜を形成して異方性エッチングを行うことによりフローティングゲート電極１１７及びシリコン酸化膜１１６の側壁を覆うサイドウォール１１９を形成する。
【０１７３】
そして、図１６（ｂ）に示すように、このサイドウォール１１９、シリコン酸化膜１１６及びフィールドシールド素子分離構造１２８をマスクとして、ｎ型の不純物である砒素（Ａｓ）を３０ｋｅｖ程度の加速エネルギー、１．０×１０15／ｃｍ2 程度のドーズ量でイオン注入して高濃度の不純物拡散層を形成する。その後、９００℃程度の温度条件で熱処理を行って、メモリセルトランジスタのソース層１２１及びドレイン層１２２を形成する。
【０１７４】
次に、図１６（ｃ）に示すように、全面に層間絶縁膜であるＢＰＳＧ膜１２３を形成しリフロー処理を行い表面を平坦化する。そして、フローティングゲート電極１１２、フローティングゲート電極１１７、不純物拡散層１０８、ソース層１２１及びドレイン層１２２を露出させるコンタクトホール１２４を開孔する。
【０１７５】
そして、図１６（ｄ）に示すように、スパッタ法によりアルミニウム配線層１２５を形成し、パターニングを行うことでフローティングゲート電極１１２とフローティングゲート電極１１７を電気的に導通させて一体のフローティングゲート電極とする。そして、不純物拡散層１０８、ソース層１２１及びドレイン層１２２と導通する各配線を施して図１２及び図１６（ｄ）に示すようなＥＥＰＲＯＭを完成させる。
【０１７６】
なお、フローティングゲート電極１１２とフローティングゲート電極１１７の接続は上述したように上層にアルミニウム配線層１２５を形成せずに行っても良い。この場合には例えば図１５（ａ）に示す工程でリン（Ｐ）ドープ多結晶シリコン膜１１５を形成する前にシリコン酸化膜１２７にフローティングゲート電極１１２を露出させる開孔を形成しておけば、リン（Ｐ）ドープ多結晶シリコン膜１１５の形成の際、この開孔が充填されることにより接続することができる。
【０１７７】
そして、図１５（ｃ）に示す工程でリン（Ｐ）ドープ多結晶シリコン膜１１５をパターニングすることでフローティングゲート電極１１２とフローティングゲート電極１１７を一体とすることができる。
【０１７８】
第４の実施形態のＥＥＰＲＯＭにおいては、制御ゲートである不純物拡散層１０８とシールドプレート電極１１１の間に所定の距離（Ｘ1 及びＸ2 ）がとられており、シールドプレート電極１１１に所定の電圧を印加することによって、不純物拡散層１０８の近傍におけるｐ型シリコン半導体基板１０１のｐ型不純物濃度の上昇を抑止することができる。
【０１７９】
このようなｐｎ接合の降伏耐圧はｐ型の不純物の濃度、すなわちこの場合ではｐ型シリコン半導体基板１０１のｐ型不純物の濃度の増加に伴って低下するため、ｐ型の濃度の上昇を抑えたことでこの接合面における絶縁耐圧を上げることができる。
【０１８０】
また、シールドプレート電極１１１の形成とフローティングゲート電極１１２の形成を同じエッチング工程内で同時に行うことができるので、特別にゲート用の多結晶シリコン
膜の堆積工程を必要としない。従って工程を煩雑にすることなく、フローティングゲート電極１１２の形成が可能となる。
【０１８１】
そして、例えばデータの消去時には、ソース層１２１、ドレイン層１２２を０（Ｖ）とし、制御ゲートである不純物拡散層１０８に２０（Ｖ）程度の所定電圧を印加する。このとき、ゲート酸化膜である熱酸化膜１０２とトンネル酸化膜１１４との容量結合比で、不純物拡散層１０８の電圧がフローティングゲート電極１１７にも印加され、トンネル酸化膜１１４を介して電子がｐ型シリコン半導体基板１０１から注入される。これにより、トンネル酸化膜１１４を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで不純物拡散層１０８と接合するｐ型シリコン半導体基板１０１のｐ型不純物の濃度が低く抑えられているため、不純物拡散層１０８に高電圧を印加しても降伏現象が起こることはない。
【０１８２】
従って、第４の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートである不純物拡散層１０８が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性が向上し、製造工程の短縮化が達成されたＥＥＰＲＯＭが実現される。
【０１８３】
（第５の実施形態）
以下、本発明の第５の実施形態について説明する。この第５の実施形態においては第４の実施形態と同様に素子分離領域をフィールドシールド素子分離構造により形成したＥＥＰＲＯＭを例示し、第４の実施形態における不純物拡散層１０８とｐ型シリコン半導体基板１０１との接合面における絶縁耐圧をより向上させたＥＥＰＲＯＭの構成を製造方法とともに説明する。図１７は、このＥＥＰＲＯＭを示す概略平面図であり、図１８〜図２２は、このＥＥＰＲＯＭの製造方法を工程順に示す図１７中の一点鎖線Ａ−Ａ’に沿った概略断面図である。なお、第４の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等ついては、同符号を記して説明する。
【０１８４】
まず、図１８（ａ）に示すように、ｐ型シリコン半導体基板１０１上を熱酸化処理して熱酸化膜１０２を形成し、この熱酸化膜１０２上に開口部１０３を有するレジスト１０４を通常のフォトリソグラフィ工程により形成する。
【０１８５】
次に、図１８（ｂ）に示すように、レジスト１０４をマスクとしてｐ型の不純物であるホウ素（Ｂ）をイオン注入してチャンネルストッパー層１０５を形成する。このチャンネルストッパー層１０５は上部に形成されるフィールドシールド素子分離構造のしきい値電圧を上げて、寄生デバイスの形成を抑止する。
【０１８６】
次に、図１８（ｃ）に示すように、レジスト１０４を除去した後、新たに開口部１３１を有するレジスト１３２を形成する。そして、レジスト１３２をマスクとしてｐ型シリコン半導体基板１０１と逆導電型のｎ型の不純物であるリン（Ｐ）を加速エネルギー８０〜１２０ｋｅｖ程度、ドーズ量１．０×１０12〜２．０×１０12／ｃｍ程度の条件でイオン注入して、開口部１３１の位置に拡散層１３３を形成する。
【０１８７】
次に、図１８（ｄ）に示すように、レジスト１３２を除去した後、第４の実施の形態と同様に新たに開口部１０６を有するレジスト１０７を形成する。この際、開口部１０６の幅はレジスト１３２の開口部１３１よりも狭く形成する。そして、レジスト１０７をマスクとしてｎ型の不純物であるヒ素（Ａｓ）を加速エネルギー１００ｋｅｖ程度、ドーズ量２．０×１０15／ｃｍ程度の条件でイオン注入して、開口部１０６の位置に拡散層１３３よりも浅くｎ型の不純物拡散層１０８を形成する。
【０１８８】
ここで、拡散層１３３はリン（Ｐ）のイオン注入によってｐ型シリコン半導体基板１０１に比して不純物濃度が低く、イントリジック型の拡散層が形成されるため、不純物拡散層１０８に対してはｐ型シリコン半導体基板１０１に比して相対的に絶縁された領域となる。従って、不純物拡散層１０８に高電圧がかけられた場合、不純物拡散層１０８と拡散層１３３の接合部位における耐圧をより高めることができる。
【０１８９】
次に、図１９（ａ）に示すように、レジスト１０７を除去した後、低圧ＣＶＤ法によりリン（Ｐ）を添加させながら厚さ０．１〜０．３μｍ程度のドープ多結晶シリコン膜１０９を形成し、続けて、低圧ＣＶＤ法によりリン（Ｐ）ドープ多結晶シリコン膜１０９上にシリコン酸化膜１１０を厚さ０．１〜０．３μｍ程度形成する。
【０１９０】
次に、図１９（ｂ）に示すように、フォトリソグラフィ、及びこれに続くドライエッチングによりシリコン酸化膜１１０を選択的に除去して下層のリン（Ｐ）ドープ多結晶シリコン膜１０９を露出させる。この際、ｐ型シリコン半導体基板１０１の表面領域に形成された不純物拡散層１０８及びチャンネルストッパー層１０５の上層にシリコン酸化膜１１０を残し、またシリコン酸化膜１１０が広範囲に渡って除去される開口部１２６を形成するようにシリコン酸化膜１１０を選択的に除去する。
【０１９１】
次に、図１９（ｃ）に示すように、シリコン酸化膜１１０をマスクとして多結晶シリコン膜１０９をエッチング除去して下層の熱酸化膜２を露出させる。これによってリン（Ｐ）ドープ多結晶シリコン膜１０９はシリコン酸化膜１１０の形状に倣って分断され、チャンネルストッパー層１０５上にはシールドプレート電極１１１が形成され、同時にシールドプレート電極１１１から所定の間隔をおいてフローティングゲート電極１１２がｎ型の不純物拡散層１０８上に形成される。
【０１９２】
このように、シールドプレート電極１１１の形成と同時にフローティングゲート電極１１２を形成することができるので、製造工程を短縮化することが可能となる。
【０１９３】
そして、フローティングゲート電極１１２は熱酸化膜１０２を介して不純物拡散層１０８と容量結合する。
【０１９４】
次に、図１９（ｄ）に示すように、低圧ＣＶＤ法により全面に厚さ０．３〜０．５μｍ程度のシリコン酸化膜１１３を形成する。これによって、シールドプレート電極１１１とフローティングゲート電極１１２の間の隙間は完全に埋められる。また、開口部１２６に露出したシールドプレート電極１１１の側面が覆われて、シールドプレート電極１１１とフローティングゲート電極１１２が熱酸化膜１０２及びリコン酸化膜１１０とシリコン酸化膜１１３が一体となったシリコン酸化膜１２７によって埋設される。
【０１９５】
次に、図２０（ａ）に示すように、ｐ型シリコン半導体基板１０１が露出するまでシリコン酸化膜１２７をエッチング除去する。そして、フィールドシールド素子分離構造１２８によって画定された素子形成領域１２９を形成する。
【０１９６】
次に、素子形成領域１２９におけるｐ型シリコン半導体基板１０１表面を熱酸化処理して、厚さ８〜１０ｎｍ程度のトンネル酸化膜１１４を形成する。そして、素子形成領域１２９を含む全面に低圧ＣＶＤ法により、リン（Ｐ）を添加させながら厚さ０．２〜０．４μｍのリン（Ｐ）ドープ多結晶シリコン膜１１５を形成し、続けて低圧ＣＶＤ法により厚さ０．２〜０．４μｍ程度のシリコン酸化膜１１６を形成する。この状態を図２０（ｂ）に示す。
【０１９７】
次に、図２０（ｃ）に示すように、フォトリソグラフィ及びこれに続くドライエッチン
グによりシリコン酸化膜１１６を選択的に除去し、さらにこのパターニングされたシリコン酸化膜１１６をマスクとしてドライエッチングを施し、リン（Ｐ）ドープ多結晶シリコン膜１１５を除去する。
【０１９８】
これによって図２０（ｄ）に示すようなフローティングゲート電極１１７が形成される。このフローティングゲート電極１１７は平面的には図１７に示すように、素子形成領域１２９を分断するように形成され、その端部は不純物拡散層１０８と容量結合するフローティングゲート電極１１２の近傍まで達する。
【０１９９】
次に、図２１（ａ）に示すように、シリコン酸化膜１１６及びフィールドシールド素子分離構造１２８をマスクとして、ｎ型の不純物であるリン（Ｐ）を３０〜５０ｋｅｖ程度の加速エネルギー、１×１０13〜３×１０13／ｃｍ2 程度のドーズ量でイオン注入して低濃度の不純物拡散層１１８を形成する。
【０２００】
次に、図２１（ｂ）に示すように、全面にシリコン酸化膜を形成して異方性エッチングを行うことによりフローティングゲート電極１１７及びシリコン酸化膜１１６の側壁を覆うサイドウォール１１９を形成する。
【０２０１】
そして、図２１（ｃ）に示すように、このサイドウォール１１９、シリコン酸化膜１１６及びフィールドシールド素子分離構造１２８をマスクとして、ｎ型の不純物である砒素（Ａｓ）を３０ｋｅｖ程度の加速エネルギー、１．０×１０15／ｃｍ2 程度のドーズ量でイオン注入して高濃度の不純物拡散層を形成する。その後、９００℃程度の温度条件で熱処理を行って、メモリセルトランジスタのソース層１２１及びドレイン層１２２を形成する。
【０２０２】
次に、図２１（ｄ）に示すように、全面に層間絶縁膜であるＢＰＳＧ膜１２３を形成しリフロー処理を行い表面を平坦化する。そして、フローティングゲート電極１１２、フローティングゲート電極１１７、不純物拡散層１０８、ソース層１２１及びドレイン層１２２を露出させるコンタクトホール１２４を開孔する。
【０２０３】
そして、スパッタ法によりアルミニウム配線層１２５を形成し、図１７に示すようにパターニングを行うことでフローティングゲート電極１１２とフローティングゲート電極１１７を電気的に導通させて一体のフローティングゲート電極とする。同時に、アルミニウム配線層１２５をパターニングして、不純物拡散層１０８、ソース層１２１及びドレイン層１２２と導通する各配線を形成して、図１７及び図２２に示すようなＥＥＰＲＯＭを完成させる。
【０２０４】
この第５の実施形態においては、ＥＥＰＲＯＭのフローティングゲート電極１２と対向する不純物拡散層１０８を形成する前に、ｐ型シリコン半導体基板１０１の表面領域に不純物拡散層１０８よりも広い範囲でｎ型の不純物であるリン（Ｐ）を低濃度にイオン注入して、不純物拡散層１０８に対してはｐ型シリコン半導体基板１０１よりも相対的に絶縁された領域である拡散層１３３を積極的に形成する。
【０２０５】
これによって、この拡散層１３３の範囲内においてｐ型の不純物濃度を元のｐ型シリコン半導体基板１０１より低下させることができる。従って、この接合面における逆方向電圧に対する絶縁耐圧を第４の実施の形態と比してより向上させることができる。
【０２０６】
そして、例えばデータの消去時には、ソース層１２１、ドレイン層１２２を０（Ｖ）とし、制御ゲートである不純物拡散層１０８に２０（Ｖ）程度の所定電圧を印加する。このとき、ゲート酸化膜である熱酸化膜１０２とトンネル酸化膜１１４との容量結合比で、不
純物拡散層１０８の電圧がフローティングゲート電極１１７にも印加され、トンネル酸化膜１１４を介して電子がｐ型シリコン半導体基板１０１から注入される。これにより、トンネル酸化膜１１４を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで不純物拡散層１０８と接合する拡散層１３３はｎ型の不純物のイオン注入によって型不純物の濃度が低く抑えられてｐ型シリコン半導体基板１０１に比して相対的に絶縁性が向上しているため、不純物拡散層１０８に高電圧を印加しても降伏現象が起こることはない。
【０２０７】
従って、第５の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートである不純物拡散層１０８が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０２０８】
（第６の実施形態）
次に、第６の実施形態について説明する。この第６の実施形態においても、半導体装置として不揮発性半導体記憶装置であるＥＥＰＲＯＭを例示し、第４の実施形態及び第５の実施形態と同様に素子分離領域をフィールドシールド素子分離構造により形成した構成を示すが、より簡略化された製造方法をその構成とともに説明する。図２３は、このＥＥＰＲＯＭを示す概略平面図であり、図２４〜図２７は、このＥＥＰＲＯＭの製造方法を工程順に示す図２３中の一点鎖線Ａ−Ａ’に沿った概略断面図である。また、図２８は図２３中の一点鎖線Ｂ−Ｂ’に沿った概略断面図である。なお、第４の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等ついては、同符号を記して説明する。
【０２０９】
まず、図２４（ａ）に示すように、ｐ型ウェル拡散層１４０が形成された半導体基板１４１の表面を熱酸化処理して熱酸化膜１６４，膜厚８〜１０ｎｍ程度のトンネル酸化膜１６５を別々に形成し、この熱酸化膜１６４，トンネル酸化膜１６５上に開口部１０３を有するレジスト１０４を通常のフォトリソグラフィ工程により形成する。
【０２１０】
次に、図２４（ｂ）に示すように、レジスト１０４をマスクとしてｐ型の不純物であるホウ素（Ｂ）をイオン注入してチャンネルストッパー層１０５を形成する。このチャンネルストッパー層１０５は上部に形成されるフィールドシールド素子分離構造のしきい値電圧を上げて、寄生デバイスの形成を抑止する。
【０２１１】
次に、図２４（ｃ）に示すように、レジスト１０４を除去した後、新たに開口部１０６を有するレジスト１０７を形成する。そして、レジスト１０７をマスクとしてｎ型の不純物であるヒ素（Ａｓ）を加速エネルギー１００ｋｅｖ程度、ドーズ量２．０×１０15／ｃｍ程度の条件でイオン注入して、開口部１０６の位置にｎ型の不純物拡散層１０８を形成する。
【０２１２】
次に、図２４（ｄ）に示すように、熱酸化膜１６４，トンネル酸化膜１６５上に減圧ＣＶＤ法によりｎ型の不純物であるリン（Ｐ）を添加させながら多結晶シリコン膜１４３を形成し、さらに多結晶シリコン膜１４３上に減圧ＣＶＤ法によりシリコン酸化膜１４４を形成する。
【０２１３】
次に、図２５（ａ）に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、シリコン酸化膜１４４と多結晶シリコン膜１４３を共に選択的に除去して、下層の熱酸化膜１６４，トンネル酸化膜１６５を露出させる。これによって、チャンネルストッパー層１０５上にはシールドプレート電極１４５が形成され、ｎ型の不純物拡散層１０８上にはフローティングゲート電極１４６が形成される。
【０２１４】
さらに、この工程では所定の範囲内でシリコン酸化膜１４４と多結晶シリコン膜１４３が島状のパターンを残して除去され、この範囲内においてフローティングゲート電極１４７が形成される。
【０２１５】
すなわち、このドライエッチング工程によってシールドプレート電極１４５、フローティングゲート電極１４６とともにフローティングゲート電極１４７を同時に形成することができる。
【０２１６】
次に、図２５（ｂ）に示すように、全面に減圧ＣＶＤ法によりシリコン酸化膜１４８を厚さ２５０ｎｍ程度形成する。
【０２１７】
そして、図２５（ｃ）に示すように、ドライエッチングを行ってシールドプレート電極１４５とフローティングゲート電極１４６，１４７の側面にのみシリコン酸化膜１４８が残るようにシリコン酸化膜１４８を除去する。ここで、フィールドシールド素子分離構造１６２に囲まれた素子形成領域１６３が画定される。
【０２１８】
その後、全面に減圧ＣＶＤ法によりシリコン酸化膜１４９を膜厚２０ｎｍ程度形成する。
【０２１９】
次に、図２５（ｄ）に示すように、フローティングゲート電極１４６及びフローティングゲート電極１４７上のシリコン酸化膜１４４にコンタクトホール１５０，１５１を形成する。これによって、フローティングゲート電極１４６，１４７が露出する。
【０２２０】
次に、図２６（ａ）に示すように、減圧ＣＶＤ法により、全面にリン（Ｐ）をドープした多結晶シリコン膜１５２を厚さ２００ｎｍ程度形成する。シリコン酸化膜１４４に形成されたコンタクトホール１５０，１５１はこの多結晶シリコン膜１５２によって充填され、フローティングゲート電極１４５とフローティングゲート電極１４６は多結晶シリコン膜１５２によって電気的に接続される。
【０２２１】
次に、図２６（ｂ）に示すように、多結晶シリコン膜１５２上に減圧ＣＶＤ法によりシリコン酸化膜１５３を形成する。そして、フォトリソグラフィ及びこれに続くドライエッチングにより図２６（ｃ）に示すように、フローティングゲート電極１４６，１４７上のみにシリコン酸化膜１５３を残すようにパターニングを行う。
【０２２２】
次に、図２６（ｄ）に示すように、残されたシリコン酸化膜１５３をマスクとしてドライエッチングを行い、多結晶シリコン膜１５２をパターニングする。図２３にその平面構成を示すように、多結晶シリコン膜１５２は素子形成領域１６３におけるフローティングゲート電極１４７から不純物拡散層１０８上のフローティングゲート電極１４６まで電気的に接続するようにパターニングされる。
【０２２３】
そして、フローティングゲート電極１４６とフローティングゲート電極１４７は多結晶シリコン膜１５２を介して一体のフローティングゲート電極１６０となる。この状態での図２３におけるＢ−Ｂ’線に沿った断面を図２８に示す。
【０２２４】
次に、図２７（ａ）に示すように、素子形成領域における半導体基板１４１のｐ型ウェル拡散層１４０の表面領域にｎ型の不純物であるリン（Ｐ）を加速エネルギー３０ｋｅｖ程度、ドーズ量５．０×１０15／ｃｍ2 程度の条件でイオン注入する。その後、ｎ型の不純物であるヒ素（Ａｓ）を加速エネルギー３０ｋｅｖ程度、ドーズ量５．０×１０15／ｃｍ2 程度の条件でイオン注入する。そして９００℃程度の温度条件で熱処理を行って、砒素（Ａｓ）からなるソース層１５４、ドレイン層１５５を形成するとともに、拡散係数が
砒素（Ａｓ）よりも大きいリン（Ｐ）を広く拡散させて、ソース層１５４、ドレイン層１５５を囲むリン（Ｐ）からなる不純物拡散層１６１を形成する。
【０２２５】
次に、図２７（ｂ）に示すように、全面に層間絶縁膜であるシリコン酸化膜を形成し、リフロー処理を行い表面を平坦化する。そして、不純物拡散層１０８、ソース層１５４及びドレイン層１５５を露出させるコンタクトホール１５８を開孔する。
【０２２６】
そして、スパッタ法によりアルミニウム配線層１５９を形成し、パターニングを行うことで図２３及び図２７（ｂ）に示すようなＥＥＰＲＯＭを完成させる。
【０２２７】
以上示したように第６の実施形態によれば、ＥＥＰＲＯＭの制御ゲートである不純物拡散層１０８上にフローティングゲート電極１４６とフィールドシールド素子分離構造１６２のシールドプレート電極１４６を形成すると同時に、フローティングゲート電極１４７も形成することができる。
【０２２８】
従って、不純物拡散層１０８とｐ型シリコン半導体基板１０１との接合面近傍でのｐ型不純物の濃度の不要な上昇を抑止して第４の実施形態と同様に絶縁耐圧を向上させることができるとともに、本実施形態はさらに製造工程の短縮化を図ることができる。
【０２２９】
なお、この第６の実施形態においても、第５の実施形態のように不純物拡散層１０８を形成する前にｐ型ウェル拡散層１４０に比して相対的に絶縁された領域である拡散層１３３を形成しておけば、絶縁耐圧をさらに高くすることができる。
【０２３０】
（第７の実際形態）
以下、第７の実施形態について説明する。この第７の実施形態においても、半導体装置として不揮発性半導体記憶装置であるＥＥＰＲＯＭを例示し、その構成を製造方法とともに説明する。第７の実施形態では浮遊ゲートの一部に金属膜を用いた点で第１〜第６に実施形態と相違する。図２９は、このＥＥＰＲＯＭを示す概略平面図であり、図３０〜図３２は、このＥＥＰＲＯＭの製造方法を工程順に示す図２９中の一点鎖線Ａ−Ａ’に沿った概略断面図である。なお、第１の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等ついては、同符号を記して説明する。
【０２３１】
先ず、図３０（ａ）に示すように、ｐ型のシリコン半導体基板部１１上に、厚みが５０ｎｍ程度の埋め込み酸化膜１２を介して、厚みが５０ｎｍ程度の単結晶シリコン層１３が設けられてなるＳＯＩ基板１を用意する。
【０２３２】
次に、図３０（ｂ）に示すように、いわゆるＬＯＣＯＳ法によりＳＯＩ基板１を選択的に酸化して素子分離構造であるフィールド酸化膜２を膜厚が１００ｎｍ程度となるように形成し、ＳＯＩ基板１上に素子領域３，４を画定する。このとき、素子領域３，４は、フィールド酸化膜２を介して電気的に分離されて近接することになる。
【０２３３】
次に、図３０（ｃ）に示すように、素子領域３，４における単結晶シリコン層１３の表面を熱酸化して、イオン注入用のキャップ絶縁膜１４，１５を膜厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０２３４】
続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域３のみが露出する形状にフォトレジストを加工してレジストマスク１６を形成する。そして、このレジストマスク１６をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域３における単結晶シリコン層１３内にキャップ絶縁膜１４
を介してｎ型不純物がイオン注入される。
【０２３５】
そして、レジストマスク１６を灰化処理等により除去し洗浄した後、ＳＯＩ基板１にアニール処理を施すことにより、ＥＥＰＲＯＭの制御ゲートとして機能する不純物拡散層１７を形成する。その後、キャップ絶縁膜１４，１５を除去する。
【０２３６】
次に、図３０（ｄ）に示すように、素子領域３，４における単結晶シリコン層１３の表面を再び熱酸化して、素子領域３における単結晶シリコン層１３の表面には酸化膜１８を、素子領域４における単結晶シリコン層１３の表面に膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９を形成する。
【０２３７】
次に、素子領域３，４上を含む全面にＣＶＤ法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にｎ型不純物、ここではリン（Ｐ）をドープする。そして、図２９及び図３０（ｅ）に示すように、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域４上とフィールド酸化膜２上に跨がる島状パターンのゲート電極１７０を形成する。
【０２３８】
続いて、フォトリソグラフィにより素子領域４及び不純物拡散層１７を覆うレジストマスク２５０を形成する。この際、素子領域４の一部を覆うようにレジストマスク２５０を形成する。そして、全面にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域４におけるゲート電極１７０の両側の単結晶シリコン層１３内にトンネル酸化膜１９を介して砒素がイオン注入される。ただし、素子領域４の一部でレジストマスク２５０によって覆われた領域に砒素がイオン注入されることはない。
【０２３９】
次に、図３１（ａ）に示すように、フォトリソグラフィにより素子領域４の一部の領域であって、ｎ型の不純物がイオン注入されなかった領域を露出させるレジストマスク２５１を形成し、ホウ素（Ｂ）をドーズ量３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）程度の条件でイオン注入する。
【０２４０】
そして、ＳＯＩ基板１にアニール処理を施すことにより、図３１（ｂ）に示すように、素子領域４においてソース／ドレインとなる一対の不純物拡散層２１，２２を形成し、同時に不純物拡散層２２と隣接するｐ型不純物拡散層１９５を形成する。
【０２４１】
次に、図３１（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜１７１を厚く形成する。そして、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域３、素子領域４上のゲート電極１７０及びｐ型不純物拡散層１９５を露出させるコンタクトホール１７２、コンタクトホール１７３及びコンタクトホール１９７を同時に形成する。
【０２４２】
次に、図３１（ｄ）に示すように、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に積層し、これらの積層膜からなるＯＮＯ膜１７４を形成する。
【０２４３】
次に、図３２（ａ）に示すように、フォトリソグラフィーにより、コンタクトホール１７３，１９７が形成された位置に開口部を有するレジストマスク１７５を形成する。このレジストマスク１７５はゲート電極１７０上のＯＮＯ膜１７４を除去するために形成するので、コンタクトホール１７３，１９７に対するフォト合わせは高い精度を必要としない。その後、ウエットエッチング及びドライエッチングにより、ゲート電極１７０及びｐ型不純物拡散層１９５上のＯＮＯ膜１７４を除去して、ゲート電極１７０及びｐ型不純物拡散層１９５を露出させる。
【０２４４】
次に、レジストマスク１７５を灰化処理等により除去した後、スパッタ法により全面にアルミニウム膜を形成する。そして、図２９及び図３２（ｂ）に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域３上から素子領域４上に跨がった形状にアルミニウム膜をパターニングしてアルミニウム電極１７６を形成する。同時に、コンタクトホール１９７を充填し、ｐ型不純物拡散層１９５と接続されるアルミニウム電極１９８を形成する。
【０２４５】
これにより、素子領域３においてはアルミニウム電極１７６がＯＮＯ膜１７４を介して不純物拡散層１７と容量結合し、一方素子領域４においては、アルミニウム電極１７６がゲート電極１７０と電気的に接続される。
【０２４６】
従って、アルミニウム電極１７６とゲート電極１７０が一体となって浮遊ゲートとして機能することになる。
【０２４７】
しかる後、層間絶縁膜やコンタクト孔、接続用の配線層等を形成し、第７の実施形態のＥＥＰＲＯＭを完成させる。
【０２４８】
第７の実施形態のＥＥＰＲＯＭにおいては、素子領域４では、ソース／ドレインとなる不純物拡散層２１，２２間の単結晶シリコン層１３に形成されたチャネル上にトンネル酸化膜１９を介してゲート電極１７０が形成されているとともに、素子領域３では、ゲート電極１７０と電気的に接続したアルミニウム電極１７６が制御ゲートである不純物拡散層１７とＯＮＯ膜１７４を介して対向し、アルミニウム電極１７６と不純物拡散層１７とがＯＮＯ膜１７４を誘電体膜として容量結合する。
【０２４９】
そして、例えばデータの消去時には、ソース／ドレイン（不純物拡散層）２１，２２を０（Ｖ）とし、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度の所定電圧を印加する。このとき、ＯＮＯ膜１７４とトンネル酸化膜１９との容量結合比で、制御ゲート１７の電圧がアルミニウム膜１７６とゲート電極１７０からなる浮遊ゲートにも印加され、トンネル酸化膜１９を介して電子が単結晶シリコン層１３から注入される。これにより、トンネル酸化膜１９を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、浮遊ゲートはその主要部を電気的抵抗の小さいアルミニウム電極１７６により形成しているため、制御ゲートに印加された電圧が不要に消費されることなく浮遊ゲートに印加されることとなり、電子が注入される時間、すなわち消去に要する時間を短縮することが可能となる。
【０２５０】
また、第１の実施形態と同様に、制御ゲート１７は、埋め込み酸化膜１２によってシリコン半導体基板部１１から十分に絶縁されているため、例えば制御ゲート１７に３０（Ｖ）まで印加しても、シリコン半導体基板部１１への降伏現象が起こることはない。
【０２５１】
さらに、第７の実施形態においては、素子領域４に隣接するｐ型不純物拡散層１９５を設けている。そして、このｐ型不純物拡散層１９５にアルミニウム電極１９８を介して所定の基板電位を印可することができるため、ＭＯＳトランジスタのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。しかも、このアルミニウム電極１９８はアルミニウム電極１７６と同時に形成することが可能である。
【０２５２】
従って、第７の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート１７が十分に耐えることができ誤動作を防止するとともに、金属配線からなる浮遊ゲートによって充放電時間を短縮し、更なる書き込み及び消去時間の短縮化も可能であり、信頼性の高いＥＥＰ
ＲＯＭが実現される。
【０２５３】
更に、第１の実施形態と同様に、半導体基板として、シリコン半導体基板部１１上に、埋め込み酸化膜１２を介して単結晶シリコン層１３が設けられてなるＳＯＩ基板１を用いるため、動作速度やリ−ク電流特性を向上させることができる。
【０２５４】
なお、本実施形態では誘電体膜としてＯＮＯ膜１７４を用いたが、通常のシリコン酸化膜を用いてもよい。
【０２５５】
（第８の実際形態）
次に、第８の実施形態について説明する。この第８の実施形態においても、半導体装置として不揮発性半導体記憶装置であるＥＥＰＲＯＭを例示し、その構成を製造方法とともに説明する。第８の実施形態は、第７の実施形態と同様に浮遊ゲートの電気的抵抗を抑えるため金属配線層を用いた例であるが、第１の実施形態と同様に周辺回路部としてのＣＭＯＳインバータを同時に形成し、浮遊ゲートを構成する金属配線層と、ＣＭＯＳインバータの配線層を同時に形成して製造工程を簡略化した例を示す。図３３は、このＥＥＰＲＯＭを示す概略平面図であり、図３４〜図３６は、このＥＥＰＲＯＭの製造方法を工程順に示す図３３中の一点鎖線Ａ−Ａ’に沿った概略断面図である。なお、第１、第８の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等ついては、同符号を記して説明する。
【０２５６】
先ず、図３４（ａ）に示すように、ｐ型のシリコン半導体基板部１１上に、厚みが５０ｎｍ程度の埋め込み酸化膜１２を介して、厚みが５０ｎｍ程度の単結晶シリコン層１３が設けられてなるＳＯＩ基板１を用意する。
【０２５７】
次に、図３４（ｂ）に示すように、いわゆるＬＯＣＯＳ法によりＳＯＩ基板１を選択的に酸化して素子分離構造であるフィールド酸化膜２を膜厚が１００ｎｍ程度となるように形成し、ＳＯＩ基板１上に素子領域３，４，７１，７２を画定する。このとき、素子領域３，４及び素子領域７１，７２は、フィールド酸化膜２を介して電気的に分離されて近接することになる。ここで、素子領域３，４はＥＥＰＲＯＭが形成される領域となり、素子領域７１，７２はＣＭＯＳインバータが形成される領域となる。
【０２５８】
次に、図３４（ｃ）に示すように、素子領域３，４，７１，７２における単結晶シリコン層１３の表面を熱酸化して、イオン注入用のキャップ絶縁膜１４，１５７３，７４を膜厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０２５９】
続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域３のみが露出する形状にフォトレジストを加工してレジストマスク１６を形成する。そして、このレジストマスク１６をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、キャップ絶縁膜１４を介して、素子領域３における単結晶シリコン層１３内に、表層から埋め込み酸化膜１２上にまでの深さ方向の全域にｎ型不純物がイオン注入される。
【０２６０】
そして、レジストマスク１６を灰化処理等により除去し洗浄した後、ＳＯＩ基板１にアニール処理を施すことにより、ＥＥＰＲＯＭの制御ゲートとして機能する不純物拡散層１７を形成する。これにより、不純物拡散層１７は側面から下面にかけてフィールド酸化膜２と埋め込み酸化膜１２によって覆われた構造となる。
【０２６１】
次に、図３４（ｄ）に示すように、フォトリソグラフィーにより素子領域７２のみが露
出する形状にフォトレジストを加工してレジストマスク７５を形成する。そして、このレジストマスク７５をマスクとして、ｎ型不純物、ここではリン（Ｐ）をドーズ量１×１０12（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域７２における単結晶シリコン層１３内にキャップ絶縁膜７４を介してｎ型不純物がイオン注入される。
【０２６２】
そして、レジストマスク７５を灰化処理等により除去し洗浄した後、ＳＯＩ基板１にアニール処理を施すことにより、ＣＭＯＳインバータのｎウェル領域７６を形成する。その後、キャップ絶縁膜１４，１５，７３，７４を除去する。
【０２６３】
次に、図３４（ｅ）に示すように、素子領域３，４，７１，７２における単結晶シリコン層１３の表面を再び熱酸化して、素子領域３，における不純物拡散層１７の表面には、膜厚が１５ｎｍ〜２０ｎｍ程度の酸化膜１８を、素子領域７１，７２における単結晶シリコン層１３の表面には、膜厚が１５〜２０ｎｍ程度のゲート酸化膜７７，７８を形成する。その後、レジストマスク８７を形成し、素子領域４以外を覆い、上述した熱酸化によって素子領域４上に形成された酸化膜をエッチングにより除去する。
【０２６４】
次に、図３５（ａ）に示すように、レジストマスク８７を除去した後、再度熱酸化することによって、素子領域４における単結晶シリコン層１３の表面は膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９を形成する。
【０２６５】
次に、図３５（ｂ）に示すように、素子領域３，４，７１，７２上を含む全面にＣＶＤ法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にｎ型不純物、ここではリン（Ｐ）をドープする。そして、図３０及び図３５（ｂ）に示すように、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域４上とフィールド酸化膜２上に跨がる島状パターンのゲート電極１７０を形成する。そして、同時にこの多結晶シリコン膜からなるＣＭＯＳインバータのゲート電極７９，８０を形成する。
【０２６６】
具体的には、ゲート電極１７０は、素子領域４上ではトンネル酸化膜１９を介して所定幅の帯状に形成される。また、ＣＭＯＳインバータのゲート電極７９，８０は各素子領域７１，７２上とフィールド酸化膜２を跨がるようにして形成される。
【０２６７】
このように、多結晶シリコン膜を形成した後のパターニングによって、ゲート電極１７０とＣＭＯＳインバータのゲート電極７９，８０を同時に形成することができるため、製造工程を簡略化することができる。なお、ゲート電極７９，８０はフィールド酸化膜２上で接続されるようにパターニングしてもよい。
【０２６８】
続いて、フォトリソグラフィーにより素子領域４，７１のみが露出する形状にフォトレジストを加工してレジストマスク８１を形成する。この際、素子領域４の一部を覆うようにレジストマスク８１を形成する。そして、ｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域４におけるゲート電極１７０の両側の単結晶シリコン層１３内にトンネル酸化膜１９を介して砒素がイオン注入される。また、同時にＣＭＯＳインバータのゲート電極７９の両側の単結晶シリコン層１３内にゲート酸化膜７７を介して砒素がイオン注入される。ただし、素子領域４の一部でレジストマスク８１によって覆われた領域に砒素がイオン注入されることはない。
【０２６９】
次に、図３５（ｃ）に示すように、フォトリソグラフィーにより素子領域７２のみが露出する形状にフォトレジストを加工してレジストマスク８２を形成する。そして、このレ
ジストマスク８２をマスクとして、ｎ型不純物、ここではホウ素（Ｂ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。このとき、素子領域７２におけるＣＭＯＳインバータのゲート電極８０の両側の単結晶シリコン層１３内に、ゲート酸化膜７８を介してｎ型不純物がイオン注入される。
【０２７０】
そして、レジストマスク８２を除去した後、素子領域４の一部の領域であってｎ型の不純物がイオン注入されなかった領域に、ホウ素（Ｂ）をドーズ量３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）程度の条件でイオン注入する。このイオン注入は前述した素子領域７２へのイオン注入と同一工程で行ってもよい。
【０２７１】
そして、図３５（ｄ）に示すように、ＳＯＩ基板１にアニール処理を施すことによりＥＥＰＲＯＭの制御ゲートのソース／ドレインとなる一対の不純物拡散層２１，２２を形成し、同時にＣＯＳインバータのｐウェル領域、ｎウェル領域７６にも一対の不純物拡散層８３，８４及び不純物拡散層８５，８６を形成する。
【０２７２】
そして、素子領域4 の一部にイオン注入されたホウ素（Ｂ）によって、ｐ型不純物拡散層１９５を不純物拡散層２２と隣接するように形成する。
【０２７３】
次に、図３６（ａ）に示すように、ＣＶＤ法により全面にシリコン酸化膜１７１を厚く形成する。そして、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域３の不純物拡散層１７を露出させるようにコンタクトホール１７２を形成する。
【０２７４】
次に、図３６（ｂ）に示すように、露出した不純物拡散層１７を覆うように、厚さ１５ｎｍ〜２０ｎｍ程度のゲート酸化膜１７７を形成する。
【０２７５】
次に、図３６（ｃ）に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、シリコン酸化膜１７１にゲート電極１７０を露出させるコンタクトホール１７３、ｐ型不純物拡散層１９５を露出させるコンタクトホール１９７及び周辺回路部における不純物拡散層８３，８４，８５，８６を露出させるコンタクトホール１８２，１８３，１８４，１８５，を同時に開孔する。また、図３０に示すように、不純物拡散層２１，２２に達するコンタクトホール１７８，１７９も同一工程で形成する。
【０２７６】
次に、図３６（ｄ）に示すように、スパッタ法により全面にアルミニウム膜を形成する。そして、図３３に示すようにフォトリソグラフィー及びこれに続くドライエッチングにより、素子領域３上から素子領域４上に跨がった形状にアルミニウム膜をパターニングすることによってアルミニウム電極１７６を形成する。この際、図３０に示すように、同時にコンタクトホール１７８，１７９，１８２，１８３，１８４，１８５に埋め込まれたアルミニウム膜を所定の形状にパターニングしてアルミニウム配線１８０，１８１，１８６，１８７，１８８，１８９を形成する。さらに、ｐ型不純物拡散層１９５と接続されるアルミニウム電極１９８も同時に形成する。
【０２７７】
これにより、素子領域３においてはアルミニウム電極１７６がシリコン酸化膜１７７を介して不純物拡散層１７と容量結合し、一方素子領域４においては、アルミニウム電極１７６がゲート電極１７０と電気的に接続される。
【０２７８】
従って、アルミニウム電極１７６とゲート電極１７０が一体となって浮遊ゲートとして機能することになる。
【０２７９】
しかる後、層間絶縁膜やコンタクト孔、接続用の配線層等を形成し、第８の実施形態のＥＥＰＲＯＭを完成させる。
【０２８０】
第８の実施形態のＥＥＰＲＯＭにおいては、素子領域４では、ソース／ドレインとなる不純物拡散層２１，２２間の単結晶シリコン層１３に形成されたチャネル上にトンネル酸化膜１９を介してゲート電極１７０が形成されているとともに、素子領域３では、ゲート電極１７０と電気的に接続したアルミニウム電極１７６が制御ゲートである不純物拡散層１７とシリコン酸化膜１７７を介して対向し、アルミニウム電極１７６と不純物拡散層１７とがシリコン酸化膜１７７を誘電体膜として容量結合する。
【０２８１】
そして、例えばデータの消去時には、ソース／ドレイン（不純物拡散層）２１，２２を０（Ｖ）とし、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度の所定電圧を印加する。このとき、シリコン酸化膜１７７とトンネル酸化膜１９との容量結合比で、制御ゲート１７の電圧がアルミニウム膜１７６とゲート電極１７０からなる浮遊ゲートにも印加され、トンネル酸化膜１９を介して電子が単結晶シリコン層１３から注入される。これにより、トンネル酸化膜１９を含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、浮遊ゲートはその主要部を電気的抵抗の小さいアルミニウム電極１７６により形成しているため、制御ゲートに印加された電圧が不要に消費されることなく浮遊ゲートに印加されることとなり、電子が注入される時間、すなわち消去に要する時間を短縮することが可能となる。
【０２８２】
また、第１の実施形態と同様に、制御ゲート１７は、埋め込み酸化膜１２によってシリコン半導体基板部１１から十分に絶縁されているため、例えば制御ゲート１７に３０（Ｖ）まで印加しても、シリコン半導体基板部１１への降伏現象が起こることはない。
【０２８３】
さらに、第８の実施形態においては、ＥＥＰＲＯＭのソース／ドレインの一方である不純物拡散層２２に隣接するようにｐ型不純物拡散層１９５を設けている。そして、このｐ型不純物拡散層１９５にアルミニウム電極１９８を介して所定の基板電位を印可することができるため、ＭＯＳトランジスタのしきい値の変動を最小限に抑えて書き込み、及び読み出し動作を安定的に行うことが可能である。しかも、このアルミニウム電極１９８は、ＣＭＯＳトランジスタと接続されるアルミニウム配線１８０，１８１，１８６，１８７，１８８，１８９及びアルミニウム電極１７６の形成と同一工程で形成することができる。
【０２８４】
従って、第８の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート１７が十分に耐えることができ誤動作を防止するとともに、金属配線からなる浮遊ゲートによって充放電時間を短縮し、更なる書き込み及び消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０２８５】
さらに、第８の実施形態によれば、金属配線からなる浮遊ゲートを形成する際に、周辺回路部におけるトランジスタのソース／ドレインと接続される金属配線を同時に形成することができる。これにより、更なる製造工程の簡略化が可能である。
【０２８６】
（第９の実施形態）
次に、第９の実施形態について説明する。この第９の実施形態においても、半導体装置として不揮発性半導体記憶装置であるＥＥＰＲＯＭを例示し、その構成を製造方法とともに説明する。図３７は、このＥＥＰＲＯＭを示す概略平面図であり、図３８〜図４１は、このＥＥＰＲＯＭの製造方法を工程順に示す図３７中の一点鎖線Ａ−Ａ’に沿った概略断面図である。
【０２８７】
先ず、図３８（ａ）に示すように、ｐ型の第１の単結晶シリコン基板２０１の一方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の絶縁膜２０２を形成する。そして、
この第１のシリコン基板２０１表面の絶縁膜２０２側に、鏡面研磨された主面を有するｎ型の第２の単結晶シリコン基板２０３を充分に清浄な雰囲気下で密着、加熱して、それぞれのシリコン基板２０１、２０３で絶縁膜２０２を挟むように一体に接合する。続いて、第２の単結晶シリコン基板２０３を所定の厚さに研磨する。これにより、第１のシリコン基板２０１上に絶縁膜２０２を介して第２のシリコン基板２０３を接合して構成されたＳＯＩ基板が作製される。なお、図３８（ａ）中、第２のシリコン基板２０３の絶縁膜２０２側の表面には、接合を施す前にドーピングすることによりｎ型の高濃度不純物拡散層２０４が形成されている。
【０２８８】
次に、図３８（ｂ）に示すように、第２のシリコン基板２０３の表面にパッド酸化膜２０８ａを熱酸化にて形成し、さらにその表面に第１の絶縁層としてのシリコン窒化膜２０９及び第２の絶縁層としてのシリコン酸化膜２１０を順次ＣＶＤ法により堆積させる。その後、温度１０００℃程度のアニール処理を行なって、シリコン酸化膜２１０を緻密化する。続いて、図示しないレジストを形成し、公知のフォトリソグラフィ処理を行い所定のパターンに加工する。その後、エッチングガスとしてＣＦ4 ，ＣＨＦ3 系ガスを用いたＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）処理を施し、表面に形成されたレジストをマスクとして、シリコン酸化膜２１０，シリコン窒化膜２０９及びパッド酸化膜２０８ａを選択的にエッチングして、シリコン基板２０３の表面を露出させる開口２１１を形成する。なお、図３８（ｂ）はレジスト剥離後の状態を示している。
【０２８９】
次に、図３８（ｃ）に示すように、シリコン酸化膜２１０をマスクにして、エッチングガスとしてＨＢｒ系ガスを用いたＲＩＥ処理により、第２のシリコン基板２０３を選択的にエッチングして絶縁膜２０２に到達する溝２１２を形成する。この場合、シリコン酸化膜２１０とシリコン基板２０３とのエッチング選択比により、良好に溝２１２が絶縁膜２０２に達するように、前工程におけるシリコン酸化膜２１０の膜厚が決定されている。
【０２９０】
次に、溝２１２の内壁面にＣＤＥ（Ｃｈｅｍｉｃａｌ ＤｒｙＥｔｃｈｉｎｇ）処理を
施す。このＣＤＥ処理は、ＲＦ放電型のプラズマエッチング装置を用い、例えば原料ガス：ＣＦ4 ，Ｏ2 ，Ｎ2 、周波数：１３．５６ＭＨｚ、エッチング速度：１５００Å／ｍｉｎ，プラズマからウエハまでの距離：１００ｃｍの条件で行う。これにより、溝２１２の内壁面が厚さ１５００Å程度エッチングされる。
【０２９１】
次に、ＣＤＥ処理した溝２１２の内壁面をアニール処理する。このアニール処理は、例えば、Ｎ2 雰囲気下において１０００℃の温度で３０分間加熱することにより行う。次に、アニール処理した溝２１２の内壁面を犠牲酸化処理するようにしてもよい。この犠牲酸化処理は、例えば１０００℃のドライ酸化により膜厚５００Å程度の犠牲酸化膜を形成後、この犠牲酸化膜をフッ酸で除去するようにする。
【０２９２】
次に、図３８（ｄ）に示すように、溝２１２の内壁面に例えば１０５０℃のウェット熱酸化により絶縁被膜２１３を形成し、続いて多結晶シリコン膜２１４をＬＰーＣＶＤ法により堆積する。このとき、多結晶シリコン膜２１４は溝２１２内を埋設するとともにシリコン酸化膜２１０上にも堆積されることになる。
【０２９３】
次に、図３９（ａ）に示すように、ドライエッチング処理により、シリコン酸化膜２１０の上に堆積した余分な多結晶シリコン膜２１４をエッチングバック（１回目）する。この時、溝２１２内に残る多結晶シリコン膜２１４の上端はシリコン窒化膜２０９より上部に位置するようにエッチングをストップさせる。
【０２９４】
次に、図３９（ｂ）に示すように、フッ素溶液によるウェットエッチング処理によりシリコン酸化膜２１０をエッチング除去する。この時、シリコン窒化膜２０９と、このシリ
コン窒化膜２０９より上部に上端がくるように残した多結晶シリコン膜２１４とがエッチングストッパとなり、パッド酸化膜２０８ａ及び溝２１２の内壁面に形成された絶縁被膜２１３はエッチングされない。
【０２９５】
次に、図３９（ｃ）に示すように、ドライエッチング処理により、溝２１２内に埋め込まれた多結晶シリコン膜２１４のシリコン窒化膜２０９より上に突出している部分をエッチングバック（２回目）する。この際、次工程で多結晶シリコン膜２１４の上側に後述する熱酸化膜２１５を成長させたときに、熱酸化膜２１５と周囲のパッド酸化膜２０８ａとが同一高さとなるように、多結晶シリコン膜２１４の上端はパッド酸化膜２０８ａの上端から０．３μｍ程度下側となるよう制御するのが望ましい。
【０２９６】
その後、溝２１２内の多結晶シリコン膜２１４の一部にメモリセル部の基板コンタクトをとるｐ型不純物拡散層２４４を形成するため、多結晶シリコン膜２１４の一部が露出するようにレジストマスクを形成し、このレジストマスク及びシリコン窒化膜２０９をマスクとしてｐ型不純物、ここではホウ素（Ｂ）をドーズ量１×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオン注入する。その後、窒素（Ｎ2 ）ガス雰囲気中で温度１０００度、時間３０〜６０分程度アニールしてイオン注入されたホウ素（Ｂ）を拡散させる。これにより、図３９（ｃ）に示すように、溝２１２内の一部の領域にｐ型不純物拡散層２４４が形成される。
【０２９７】
次いで、図３９（ｄ）に示すように、溝２１２内に埋め込まれた多結晶シリコン膜２１４の上部を、シリコン窒化膜２０９をマスクとして選択的に熱酸化して、酸化膜２１５を成長させる。その後、図４０（ａ）に示すように、シリコン窒化膜２０９をエッチング除去する。２回目のエッチングバックの際に多結晶シリコン膜２１４の上面を所定位置に制御したため、図４０R>０（ａ）からも明らかなように、溝２１２部分においては段差は形成されず、平坦化された表面を形成することが可能である。そして、溝２１２及び埋設された多結晶シリコン膜２１４により素子分離がなされ素子領域２６０，２６１が画定される。
【０２９８】
そして、図４０（ｂ）に示すように、公知のフォトリソグラフィ、不純物拡散工程により、素子領域２６０にＥＥＰＲＯＭの制御ゲートとなるｎ型の不純物拡散層２４６を形成し、素子領域２６１にｐウェル２０５を形成する。
【０２９９】
次に、図４０（ｃ）に示すように、第２のシリコン基板２０３の表面に、いわゆるＬＯＣＯＳ法によりフィールド酸化膜２０８を形成する。この際、ｐ型不純物拡散層２４４上においては、ｐ型不純物拡散層２４４の表面の一部を覆うようにフィ−ルド酸化膜２０８を形成する。すなわち、ｐ型不純物拡散層２４４の表面の一部が露出した状態となる。そして、パッド酸化膜２０８ａを除去する。
【０３００】
なお、上述したＬＯＣＯＳ法は、基板表面の所定部位に酸化抑制膜としてのシリコン窒化膜を形成した後、該シリコン窒化膜が形成されていない部位を熱酸化などにより酸化して厚いフィールド酸化膜２０８を形成する方法である。ここで、図４０（ｃ）はＬＯＣＯＳ法による酸化後、酸化抑制膜であるシリコン窒化膜をリン酸（Ｈ3 ＰＯ4 ）により除去した後の図である。
【０３０１】
次に、図４０（ｄ）に示すように、ゲ−ト酸化膜２２１ａ，２２１ｂ及びトンネル酸化膜２２１ｃを順次形成する。そして、ＬＰーＣＶＤ処理によって多結晶シリコン膜を形成した後、フォトリソグラフィ及びこれに続くエッチング処理を施すことにより浮遊ゲート２２２及びゲ−ト電極２２３を形成する。ここで、図３７R>７に示すように、浮遊ゲート２２２は素子領域２６０から２６１に連なる一体の電極パターンを有している。また、ゲ
ート電極２２３は浮遊ゲート２２２と隣接するように形成される。その後、選択ドーピングによりｎ型不純物拡散層２３５〜２３９を形成する。
【０３０２】
次に、図４１（ａ）に示すように、基板上の全面にＰＳＧ，ＢＰＳＧ等の層間絶縁膜２１９を堆積する。そして、レジストマスク（図示せず）を形成し、コンタクトホール２４８，２４９を形成してこのレジストマスクを除去する。次に、図４１（ｂ）に示すように、コンタクトホール２４８以外の領域をレジストでマスクし、メモリセルの基板コンタクトを取るためにｐ型不純物拡散層２４４とｎ型不純物拡散層２３５の両方に跨がるようにシリコン基板をエッチングし、溝２４０を形成する。
【０３０３】
次に、溝２４０の内壁面にＣＤＥ（Ｃｈｅｍｉｃａｌ ＤｒｙＥｔｃｈｉｎｇ）処理を
施す。このＣＤＥ処理は、ＲＦ放電型のプラズマエッチング装置を用い、例えば原料ガス：ＣＦ4 ，Ｏ2 ，Ｎ2 、周波数：１３．５６ＭＨｚ、エッチング速度：１５００Å／ｍｉｎ，プラズマからウエハまでの距離：１００ｃｍの条件で行う。これにより、溝２４０の内壁面が厚さ１５００Å程度エッチングされる。
【０３０４】
次に、図４１（ｃ）に示すように、コンタクトホール２４８，２４９の内壁面を含む全面にバリアメタル金属２４１を膜厚１０００Å程度形成する。具体的にはバリヤメタル金属２４１はチタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層膜からなる。続いて、スパッタ法によりアルミニウム膜２４２を膜厚７０００Å程度形成した後、パターニングすることによりコンタクトホール２４８に埋め込まれた基板電極及びコンタクトホール２４９に埋め込まれたビット線を同時に形成する。
【０３０５】
ここで、コンタクトホール２４０に埋設されたアルミニウム膜２４２は基板の電位を所定値にする役割を果たし、第９の実施形態では図４１（ｃ）に示すように、接地電位（ＧＮＤ）とされている。また、このアルミニウム膜２４２は同時にｎ型不純物拡散層２３５とも接続されており、ｎ型不純物拡散層２３５も接地電位に固定している。
【０３０６】
第９の実施形態のＥＥＰＲＯＭにおいては、素子領域２６０ではトンネル酸化膜２２１ｃを介して浮遊ゲート２２２が形成されているとともに、素子領域２６０では、素子領域２６１上から延在する浮遊ゲート２２２が制御ゲートである不純物拡散層２４６とシリコン酸化膜２２１ａを介して対向し、浮遊ゲート２２２と不純物拡散層２４６とがシリコン酸化膜２２１ａを誘電体膜として容量結合する。
【０３０７】
そして、例えばデータの消去時には、ソース／ドレイン（ｎ型不純物拡散層）２３５，２３６を０（Ｖ）とし、制御ゲート（不純物拡散層）２４６に２０（Ｖ）程度の所定電圧を印加する。このとき、酸化膜２２１ａとトンネル酸化膜２２１ｃとの容量結合比で、制御ゲート２４６の電圧が浮遊ゲート２２２にも印加され、トンネル酸化膜２２１ｃを介して電子が浮遊ゲート２２２へ注入される。これにより、トンネル酸化膜２２１ｃを含むトランジスタのしきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、制御ゲート２４６は、下面を絶縁膜２０２によって、側面を溝２１２に埋設された多結晶シリコン膜２１４からなる素子分離構造によって覆われており、シリコン基板２０３から十分に絶縁されているため、例えば制御ゲート１７に３０（Ｖ）まで印加しても、降伏現象が起こることはない。
【０３０８】
さらに、第９の実施形態においては、素子活性領域２６１の電位を固定するためのアルミニウム膜２４２を設け、このアルミニウム膜２４２がｐ型不純物拡散層２４４に接続されている。そして、アルミニウム膜２４２を介して素子領域２６１に所定の基板電位を印可するとともに、素子領域２６０，２６１を画定するためのフィ−ルドシールド電極として機能するｐ型不純物拡散層２４４（多結晶シリコン膜２１４）に所定の電位を印可する
ことが可能である。これにより、ＥＥＰＲＯＭのしきい値の変動を最小限に抑えて書き込み及び読み出し動作を安定的に行うとともに、確実な素子分離を行うことが可能となる。さらに、アルミニウム電極２４２によりｎ型不純物拡散層２３５を接地電位とすることが可能である。
【０３０９】
従って、第９の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート２４６が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０３１０】
更に、半導体基板として、シリコン基板２０１上に、絶縁膜２０２を介してシリコン基板２０３が設けられてなるＳＯＩ基板を用いるため、動作速度やリ−ク電流特性を向上させることができる。
【０３１１】
なお、第９の実施形態においては、浮遊ゲート２２２を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域２６０上と素子領域２６１上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。この場合には電気的接続と同時にアルミニウム電極２４２を形成することも可能である。
【０３１２】
なお、第１〜第９の実施形態においては、酸化膜あるいはＯＮＯ膜等を誘電体膜として制御ゲートである不純物拡散層と浮遊ゲートを容量結合させたが、誘電体膜はこれらに限定されるものではない。例えばタンタル酸化物、ＢＳＴ化合物等を含む高誘電体膜や、ＰＺＴ膜、ＰＬＺＴ膜等を含む強誘電体膜を用いてもよい。
【０３１３】
このように誘電体膜として高誘電体膜や強誘電体膜を用いた場合の、浮遊ゲート電極の材料としては、チタン化合物、タングステン化合物、ルテニウム化合物、白金等が適している。
【図面の簡単な説明】
【０３１４】
【図１】本発明の第１の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図２】本発明の第１の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３】本発明の第１の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態の変形例のＥＥＰＲＯＭを示す概略断面図である。
【図５】本発明の第２の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図６】本発明の第２の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図７】本発明の第２の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施形態の変形例のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の第３の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図１０】本発明の第３の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１１】本発明の第３の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１２】本発明の第４の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図１３】本発明の第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１４】本発明の第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１５】本発明の第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１６】本発明の第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１７】本発明の第５の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図１８】本発明の第５の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１９】本発明の第５の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２０】本発明の第５の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２１】本発明の第５の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２２】本発明の第５の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２３】本発明の第６の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図２４】本発明の第６の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２５】本発明の第６の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２６】本発明の第６の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２７】本発明の第６の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２８】本発明の第６の実施形態のＥＥＰＲＯＭを示す概略断面図である。
【図２９】本発明の第７の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図３０】本発明の第７の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３１】本発明の第７の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３２】本発明の第７の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３３】本発明の第８の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図３４】本発明の第８の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３５】本発明の第８の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３６】本発明の第８の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３７】本発明の第９の実施形態のＥＥＰＲＯＭを示す概略平面図である。
【図３８】本発明の第９の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図３９】本発明の第９の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図４０】本発明の第９の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図４１】本発明の第９の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
【０３１５】
１ ＳＯＩ基板
２，２０８ フィールド酸化膜
３，４，４０ａ，４０ｂ，５１，５３，６３，７１，７２，２６０，２６１素子領域
１１ シリコン半導体基板部
１２ 埋め込み酸化膜
１３ 単結晶シリコン層
１４，１５，７３，７４ キャップ絶縁膜
１６，３３，３７，４７，５４，５９，６１，７５，８１，８２，８７，１７５レジストマスク
１７ 不純物拡散層（制御ゲート）
１８ 酸化膜
１９，１１４，１６５，２２１ｃ トンネル酸化膜
２０，２２２ 浮遊ゲート
２１，２２，８３，８４，８５，８６ 不純物拡散層（ソース／ドレイン）
２３，５８，，１７６，１９８ アルミニウム電極
２４，５７，１２４，１５０，１５１，１７２，１７３，１７８，１７９，１８２，１８３，１８４，１８５，１９７，２４８，２４９コンタクトホール
２８，１９５，２４４ ｐ型不純物拡散層
２９，５６，１９６，２１９ 層間絶縁膜
３１，４１，１４１ シリコン半導体基板
３２，４２，４３，４６，１１０，１１３，１１６，１２７，１４４，１４８，１５３，１７１，１７７，２１０シリコン酸化膜
３４ａ，３４ｂ，３４ｃ （シリコン半導体基板３１に形成された）溝
３６ シリコン酸化膜（素子分離用絶縁膜）
３８ （溝３４を充填する素子分離用絶縁膜３６に形成された）溝
３９，６２ 多結晶シリコン膜（制御ゲート）
４４ 埋め込み酸化膜
４５，６２，１４３，１５２ 多結晶シリコン膜
７６ ｎウェル領域
７７，７８，１７７，２２１ａ，２２１ｂ ゲート酸化膜
７９，８０，１７０，２２３ ゲート電極
１０１ ｐ型シリコン半導体基板
１０２，１６４ 熱酸化膜
１０３，１０６，１２６，１３１ 開口部
１０４，１０７，１３２，１９０ レジスト
１０５ チャンネルストッパー層
１０８，１１８，１６１ 不純物拡散層
１０９，１１５ リン（Ｐ）ドープ多結晶シリコン膜
１１１，１４５ シールドプレート電極
１１２，１１７，１４５，１４６，１４７，１６０ フローティングゲート電極
１１９ サイドウォール
１２１，１５４ ソース層
１２２，１５５ ドレイン層
１２３，１５７ ＢＰＳＧ膜
１２５，１５９ アルミニウム配線層
１２８，１６２ フィールドシールド素子分離構造
１２９，１６３ 素子形成領域
１３３ 拡散層
１４０ ｐ型ウェル拡散層
１７４ ＯＮＯ膜
１８０，１８１，１８６，１８７，１８８，１８９ アルミニウム配線
２０１ 第１の単結晶シリコン基板
２０２ 絶縁膜
２０３ 第２の単結晶シリコン基板
２０４ 高濃度不純物拡散層
２０５ ｐウェル
２０８ａ パッド酸化膜
２０９ シリコン窒化膜
２１１ 開口
２１２，２４０ 溝
２１３ 絶縁被膜
２１４ 多結晶シリコン膜
２１５ 酸化膜
２３５，２３６，２３７，２３８，２３９ ｎ型高濃度不純物拡散層
２４１ バリヤメタル金属
２４２ アルミニウム膜
【図１】
2006186403.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2006186403.tif 000030
【図２９】
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【図３０】
2006186403.tif 000032
【図３１】
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【図３２】
2006186403.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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