(57)【要約】  【課題】  出力端にインダクタが接続された場合でもパルス信号の跳ね上がり及び落ち込みを低減することができるパルス信号出力回路を提供する。  【解決手段】  入力電圧ＶIN−グランド電圧間に直列接続されたトランジスタＱ１及びＱ２と、トランジスタＱ１をオンにしトランジスタＱ２をオフにする期間とトランジスタＱ１をオフにしトランジスタＱ２をオンにする期間との間にトランジスタＱ１及びＱ２をオフにするデッドタイム期間を設けるようにトランジスタＱ１及びＱ２をオン／オフ制御する制御回路１と、抵抗Ｒ１及びコンデンサＣ２の直列接続体とを備え、トランジスタＱ１及びＱ２の接続ノードに前記直列接続体の一端が接続され、前記接続ノードからパルス信号が出力されるパルス信号出力回路１００。【選択図】      図１
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【特許請求の範囲】
【請求項１】
異なる２電位間に直列接続された一対のスイッチ素子と、
前記一対のスイッチ素子の一方をオンにし他方をオフにする期間と前記一対のスイッチ素子の一方をオフにし他方をオンにする期間との間に前記一対のスイッチ素子の両方をオフにするデッドタイム期間を設けるように前記一対のスイッチ素子をオン／オフ制御する制御部と、
抵抗及びコンデンサの直列接続体とを備え、
前記一対のスイッチ素子の一方と他方との接続ノードに前記直列接続体の一端が接続され、前記接続ノードからパルス信号が出力されることを特徴とするパルス信号出力回路。
【請求項２】
請求項１に記載のパルス信号出力回路と、前記パルス信号出力回路から出力されるパルス信号を平滑する平滑回路とを備え、前記平滑回路がインダクタを有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ／ＤＣコンバータを備えることを特徴とする電気機器。
【請求項４】
携帯機器である請求項３に記載の電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号を出力するパルス信号出力回路に関する。
【背景技術】
【０００２】
従来のパルス信号出力回路を図９に示す。図９に示すパルス信号出力回路は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ１と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ２と、制御回路１とによって構成される。
【０００３】
ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトランジスタＱ２のドレインとが接続される。ＰＭＯＳトランジスタＱ１のソースに第１の直流電圧（ここでは、入力電圧ＶIN）が印加され、ＮＭＯＳトランジスタＱ２のソースに第１の直流電圧よりも低い第２の直流電圧（ここでは、グランド電圧）が印加される。
【０００４】
制御回路１は、第１の制御信号ＳＷＨ（図１１を参照）をＰＭＯＳトランジスタＱ１のゲートに供給し、第２の制御信号ＳＷＬ（図１１を参照）をＮＭＯＳトランジスタＱ２のゲートに供給して、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２をオン／オフ制御する。
【０００５】
ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２との接続点の電圧ＳＷＯＵＴ（図１１を参照）は、第１の制御信号ＳＷＨ、第２の制御信号ＳＷＬがともにＬｏｗレベルのときに入力電圧ＶINと同値になり、第１の制御信号ＳＷＨ、第２の制御信号ＳＷＬがともにＨｉｇｈレベルのときにグランド電圧と同値になる。
【０００６】
また、制御回路１は、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２に貫通電流が流れることを防止するために、ＰＭＯＳトランジスタＱ１をオンにしＮＭＯＳトランジスタＱ２をオフにする期間Ｐ１とＰＭＯＳトランジスタＱ１をオフにしＮＭＯＳトランジスタＱ２をオンにする期間Ｐ２との間にＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２をオフにするデッドタイム期間Ｐ３、Ｐ４を設けている（図１１を参照）。
【特許文献１】特開２００２−１４２４５１号公報（第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のパルス信号出力回路は、例えばＤＣ／ＤＣコンバータの出力段に用いられる（例えば、特許文献１を参照）。この場合、従来のパルス信号出力回路から出力されるパルス信号を平滑する平滑回路が従来のパルス信号出力回路の出力端に接続される。そして、前記平滑回路は通常インダクタ及びコンデンサから成る。
【０００８】
ここで、図９に示すパルス信号出力回路と、インダクタ及びコンデンサから成る平滑回路とを備えるＤＣ／ＤＣコンバータの出力段の構成を図１０に示す。また、図１０に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートを図１１に示す。なお、図１０において図９と同一の部分には同一の符号を付し詳細な説明を省略する。
【０００９】
図１０に示すＤＣ／ＤＣコンバータの出力段は、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の接続ノードから出力されるパルス信号ＳＷＯＵＴを、インダクタＬ１及びコンデンサＣ１から成る平滑回路で平滑して電圧Ｖｏを得ている。このようにして、図１０に示すＤＣ／ＤＣコンバータの出力段は、入力電圧ＶINを所望の電圧Ｖｏに変換している。
【００１０】
なお、ＰＭＯＳトランジスタＱ１のソース−ドレイン間（実際にはバックゲート−ドレイン間）には、図示の方向でボディダイオードＢＤ１が付随している。このため、デッドタイム期間Ｐ４では、インダクタＬ１の電磁誘導による電流がボディダイオードＢＤ１を通じて流れ続ける。その結果、デッドタイム期間Ｐ４ではパルス信号ＳＷＯＵＴが入力電圧ＶINの値より跳ね上がってしまう（図１１を参照）。
【００１１】
また、ＮＭＯＳトランジスタＱ２のソース−ドレイン間（実際にはバックゲート−ドレイン間）には、図示の方向でボディダイオードＢＤ２が付随している。このため、デッドタイム期間Ｐ３では、インダクタＬ１の電磁誘導による電流がボディダイオードＢＤ２を通じて流れ続ける。その結果、デッドタイム期間Ｐ３ではパルス信号ＳＷＯＵＴがグランド電圧の値より落ち込んでしまう（図１１を参照）。
【００１２】
上述したパルス信号ＳＷＯＵＴの跳ね上がりによりパルス信号ＳＷＯＵＴの電圧は瞬間的に入力電圧ＶINを上回り、上述したパルス信号ＳＷＯＵＴの落ち込みによりパルス信号ＳＷＯＵＴの電圧は瞬間的にグランド電圧を下回るため、素子（ＰＭＯＳトランジスタＱ１、ＮＭＯＳトランジスタＱ２等）の破壊を防止するためには素子の耐圧を高く設定しなければならなかった。
【００１３】
本発明は、上記の問題点に鑑み、出力端にインダクタが接続された場合でもパルス信号の跳ね上がり及び落ち込みを低減することができるパルス信号出力回路並びにこれを備えたＤＣ／ＤＣコンバータ及び電気機器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために本発明に係るパルス信号出力回路は、異なる２電位間に直列接続された一対のスイッチ素子と、前記一対のスイッチ素子の一方をオンにし他方をオフにする期間と前記一対のスイッチ素子の一方をオフにし他方をオンにする期間との間に前記一対のスイッチ素子の両方をオフにするデッドタイム期間を設けるように前記一対のスイッチ素子をオン／オフ制御する制御部と、抵抗及びコンデンサの直列接続体とを備え、前記一対のスイッチ素子の一方と他方との接続ノードに前記直列接続体の一端が接続され、前記接続ノードからパルス信号が出力されるようにしている。
【００１５】
このような構成のパルス信号出力回路の出力端にインダクタが接続された場合、前記インダクタの電磁誘導による電流のためにパルス信号の跳ね上がりや落ち込みが生じ得るが、デッドタイム期間においてパルス信号が跳ね上がり得るときにはインダクタの電磁誘導による電流を前記コンデンサが吸い込むので、パルス信号の跳ね上がりを低減することができ、デッドタイム期間においてパルス信号が落ち込み得るときにはインダクタの電磁誘導による電流を前記コンデンサが放出するので、パルス信号の落ち込みを低減することができる。したがって、素子の耐圧を高く設定する必要がなくなる。
【００１６】
また、上記目的を達成するために本発明に係るＤＣ／ＤＣコンバータは、上記構成のパルス信号出力回路と、前記パルス信号出力回路から出力されるパルス信号を平滑する平滑回路とを備え、前記平滑回路がインダクタを有するようにしている。
【００１７】
このような構成によると、前記パルス信号出力回路から出力されるパルス信号の跳ね上がり及び落ち込みを低減することができる。したがって、素子の耐圧を高く設定する必要がなくなり、小型化或いは低コスト化を図ることができる。
【００１８】
また、上記目的を達成するために本発明に係る電気機器は、上記構成のＤＣ／ＤＣコンバータを備えるようにしている。上記構成のＤＣ／ＤＣコンバータは、小型化或いは低コスト化を図ることができるので、前記電気機器が小型化・低コスト化の必要性が特に高い携帯機器である場合に好適である。
【発明の効果】
【００１９】
本発明によると、出力端にインダクタが接続された場合でもパルス信号の跳ね上がり及び落ち込みを低減することができるパルス信号出力回路並びにこれを備えたＤＣ／ＤＣコンバータ及び電気機器を実現することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態について図面を参照して以下に説明する。本発明に係るパルス信号出力回路と、インダクタ及びコンデンサから成る平滑回路とを備えるＤＣ／ＤＣコンバータの出力段の一構成例を図１に示す。また、図１に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートを図２に示す。なお、図１において図９及び図１０と同一の部分には同一の符号を付し詳細な説明を省略し、図２において図１１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００２１】
本発明に係るパルス信号出力回路１００は、図９に示すパルス信号出力回路の出力端に抵抗Ｒ１及びコンデンサＣ２から成る直列接続体を新たに設けた構成である。抵抗Ｒ１の一端がＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２との接続ノードに接続され、抵抗Ｒ１の他端がコンデンサＣ２の一端に接続され、コンデンサＣ２の他端に直流電圧（ここではグランド電圧であるが、他の直流電圧であってもよい）が印加されている。
【００２２】
このような構成によると、デッドタイム期間Ｐ４では、インダクタＬ１の電磁誘導による電流をコンデンサＣ２が吸い込むので、インダクタＬ１の電磁誘導による電流がボディダイオードＢＤ１を通じて流れることはほとんどなくなる。その結果、デッドタイム期間Ｐ４におけるパルス信号の跳ね上がりが低減される（図２を参照）。また、このような構成によると、デッドタイム期間Ｐ３では、インダクタＬ１の電磁誘導による電流をコンデンサＣ２が放出するので、インダクタＬ１の電磁誘導による電流がボディダイオードＢＤ２を通じて流れることはほとんどなくなる。その結果、デッドタイム期間Ｐ３におけるパルス信号の落ち込みが低減される（図２を参照）。したがって、本発明に係るパルス信号出力回路１００においては素子の耐圧を高く設定する必要がなくなる。
【００２３】
上述した本発明に係るパルス信号出力回路１００は、一対のスイッチ素子としてＰＭＯＳトランジスタとＮＭＯＳトランジスタを用いているが、他のＭＯＳトランジスタの組み合わせであっても構わない。
【００２４】
一対のスイッチ素子として二つのＮＭＯＳトランジスタを用いた本発明に係るパルス信号出力回路と、インダクタ及びコンデンサから成る平滑回路とを備えるＤＣ／ＤＣコンバータの出力段の構成を図３に示す。また、図３に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートを図４に示す。なお、図３において図１と同一の部分には同一の符号を付し詳細な説明を省略し、図４において図２と同一の部分には同一の符号を付し詳細な説明を省略する。
【００２５】
本発明に係るパルス信号出力回路２００は、本発明に係るパルス信号出力回路１００のＰＭＯＳトランジスタＱ１をＮＭＯＳトランジスタＱ３に置換し、その置換に伴って制御回路１が生成する第１の制御信号ＳＷＨの波形を本発明に係るパルス信号出力回路１００の場合に対して反転させている。なお、ＮＭＯＳトランジスタＱ３のソース−ドレイン間（実際にはバックゲート−ドレイン間）には、図示の方向でボディダイオードＢＤ３が付随している。
【００２６】
また、本発明に係るパルス信号出力回路１００が具備する一対のスイッチ素子はＭＯＳトランジスタでなくても構わない。
【００２７】
例えば、一対のスイッチ素子として二つのＮＰＮトランジスタを用いることができる。一対のスイッチ素子として二つのＮＰＮトランジスタを用いた本発明に係るパルス信号出力回路と、インダクタ及びコンデンサから成る平滑回路とを備えるＤＣ／ＤＣコンバータの出力段の構成を図５に示す。また、図５に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートを図６に示す。なお、図５において図１と同一の部分には同一の符号を付し詳細な説明を省略し、図６において図２と同一の部分には同一の符号を付し詳細な説明を省略する。
【００２８】
本発明に係るパルス信号出力回路３００は、本発明に係るパルス信号出力回路１００のＰＭＯＳトランジスタＱ１をＮＰＮトランジスタＱ４にＮＭＯＳトランジスタＱ２をＮＰＮトランジスタＱ５にそれぞれ置換し、その置換に伴って制御回路１が生成する第１の制御信号ＳＷＨの波形を本発明に係るパルス信号出力回路１００の場合に対して反転させている。なお、ＮＰＮトランジスタＱ４のコレクタ−エミッタ間には、図示の方向で寄生ダイオードＰＤ１が付随しており、ＮＰＮトランジスタＱ５のコレクタ−エミッタ間には、図示の方向で寄生ダイオードＰＤ２が付随している。
【００２９】
次に、本発明に係るＤＣ／ＤＣコンバータについて説明する。本発明に係るＤＣ／ＤＣコンバータの一構成例を図７に示す。なお、図７において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００３０】
図７に示すＤＣ／ＤＣコンバータは、上述した本発明に係るパルス信号出力回路１００と、インダクタＬ１及びコンデンサＣ１から成る平滑回路と、抵抗Ｒ２及びＲ３から成る電圧検出回路と、ヒステリシスコンパレータ２と、基準電圧源３と、出力端子４とを備えており、スイッチングレギュレータとして機能する。
【００３１】
抵抗Ｒ２の一端がインダクタＬ１、コンデンサＣ１、及び出力端子４の接続ノードに接続され、抵抗Ｒ２の他端が抵抗Ｒ３の一端に接続され、抵抗Ｒ３の他端にグランド電圧が印加される。そして、抵抗Ｒ２と抵抗Ｒ３の接続点にヒステリシスコンパレータ２の反転入力端子が接続される。基準電圧源３は所定の基準電圧をヒステリシスコンパレータ２の非反転入力端子に供給する。
【００３２】
ヒステリシスコンパレータ２は、基準電圧源３の出力である所定の基準電圧から第一の基準電圧ＶREF1と第二の基準電圧ＶREF2（＞ＶREF1）を設定し、比較動作を行う。なお、所定の基準電圧は通常第一の基準電圧ＶREF1及び第二の基準電圧ＶREF2のいずれかと同値である。ヒステリシスコンパレータ２は、ヒステリシスコンパレータ２の反転入力端子に供給される電圧Ｖａが第二の基準電圧ＶREF2より大きくなるとその後電圧Ｖａが第一の基準電圧ＶREF1と同値になるまでＬｏｗレベルの信号を制御回路１に供給し、電圧Ｖａが第一の基準電圧ＶREF1より小さくなるとその後第二の基準電圧ＶREF2と同値になるまでＨｉｇｈレベルの信号を制御回路１に供給する。したがって、ヒステリシスコンパレータ２から制御回路１に供給される信号はパルス信号となる。
【００３３】
制御回路１は、ヒステリシスコンパレータ１から出力されるパルス信号に基づいて第１の制御信号ＳＷＨ及び第２の制御信号ＳＷＬを生成する。すなわち、制御回路１は、ヒステリシスコンパレータ１から出力されるパルス信号の立ち上がりからデッドタイム期間Ｐ４だけ遅延して立ち下がりヒステリシスコンパレータ１から出力されるパルス信号の立ち下がりに同期して立ち上がる第１の制御信号ＳＷＨを生成し、ヒステリシスコンパレータ１から出力されるパルス信号の立ち上がりに同期して立ち下がりヒステリシスコンパレータ１から出力されるパルス信号の立ち下がりからデッドタイム期間Ｐ３だけ遅延して立ち上がる第２の制御信号ＳＷＬを生成する。
【００３４】
図７に示すＤＣ／ＤＣコンバータは、パルス信号ＳＷＯＵＴの跳ね上がり及び落ち込みを低減することができるので、素子の耐圧を高く設定する必要がなくなり、小型化或いは低コスト化を図ることができる。
【００３５】
また、本発明に係るＤＣ／ＤＣコンバータは、電気機器一般の電源装置として用いることができるが、小型化或いは低コスト化を図ることができるので、小型化・低コスト化の必要性が特に高い携帯機器に好適である。
【００３６】
ここで、本発明に係る携帯機器として携帯電話装置を例に挙げて説明する。本発明に係る携帯電話装置の回路ブロック例を図８に示す。図８に示す携帯電話装置は、携帯電話装置全体を制御するマイクロコンピュータ５と、アンテナ６と、アンテナ６を介して基地局と送受信する無線部７と、着信を音や振動によって報知する報知部８と、電話番号等を表示画面に表示する液晶ディスプレイ（ＬＣＤ）９と、キー入力部１０と、音声通話時に操作者が発する音声を入力して電気信号に変換する音声入力部１１と、音声通話時に相手方の音声に応じた電気信号を音声に変換して出力する音声出力部１２と、バッテリ１３と、レギュレータ１４〜１７とを備えている。レギュレータ１４は、バッテリ１３から出力される直流電圧を第１の所定値の直流電圧と第２の所定値の直流電圧に変換して、第１の所定値の直流電圧を液晶ディスプレイ９のゲートドライバに駆動電圧として供給し、第２の所定値の直流電圧を液晶ディスプレイ９のソースドライバに駆動電圧として供給する。レギュレータ１５は、バッテリ１３から出力される直流電圧を所定値の直流電圧に変換して液晶ディスプレイ９のバックライトに駆動電圧として供給する。レギュレータ１６は、バッテリ１３から出力される直流電圧を所定値の直流電圧に変換してマイクロコンピュータ５に駆動電圧として供給する。レギュレータ１７は、バッテリ１３から出力される直流電圧を所定値の直流電圧に変換して無線部７、報知部８、音声入力部１１、及び音声出力部１２に駆動電圧として供給する。そして、レギュレータ１５を図７に示すＤＣ／ＤＣコンバータにしている。
【図面の簡単な説明】
【００３７】
【図１】は、本発明に係るパルス信号出力回路を備えるＤＣ／ＤＣコンバータの出力段の一構成例を示す図である。
【図２】は、図１に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートである。
【図３】は、本発明に係るパルス信号出力回路を備えるＤＣ／ＤＣコンバータの出力段の他の構成例を示す図である。
【図４】は、図３に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートである。
【図５】は、本発明に係るパルス信号出力回路を備えるＤＣ／ＤＣコンバータの出力段の更に他の構成例を示す図である。
【図６】は、図５に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートである。
【図７】は、本発明に係るＤＣ／ＤＣコンバータの一構成例を示す図である。
【図８】は、本発明に係る携帯電話装置の回路ブロック例を示す図である。
【図９】は、従来のパルス信号出力回路の一構成例を示す図である。
【図１０】は、従来のＤＣ／ＤＣコンバータの出力段の一構成例を示す図である。
【図１１】は、図１０に示すＤＣ／ＤＣコンバータの出力段の各部信号のタイミングチャートである。
【符号の説明】
【００３８】
１    制御回路
２    ヒステリシスコンパレータ
３    基準電圧源
４    出力端子
５    マイクロコンピュータ
６    アンテナ
７    無線部
８    報知部
９    液晶ディスプレイ（ＬＣＤ）
１０    キー入力部
１１    音声入力部
１２    音声出力部
１３    バッテリ
１４〜１７    レギュレータ
１００、２００、３００    本発明に係るパルス信号出力回路
ＢＤ１〜ＢＤ３    ボディダイオード
Ｃ１、Ｃ２    コンデンサ
Ｌ１    インダクタ
ＰＤ１、ＰＤ２    寄生ダイオード
Ｑ１    ＰＭＯＳトランジスタ
Ｑ２    ＮＭＯＳトランジスタ
Ｒ１〜Ｒ３    抵抗
【図１】
2006296044.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006296044.tif 000011
【図１０】
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【図１１】
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