(57)【要約】      （修正有）【課題】液晶表示装置の画面内の位置に依存する輝度むらを低減する。【解決手段】補正の特性を決定する複数の基準電圧を生成する基準電圧生成回路１６と、複数の基準電圧を分圧して基準電圧よりも多い数の電圧を生成する電圧生成回路１０と、入力されるデジタル映像信号に基づき、電圧生成回路１０で生成された複数の電圧から一つの電圧を選択してデータ線の駆動信号として出力するＤＡＣ回路１３ａ〜１３ｄとを備える。ＤＡＣ回路１３ａ〜１３ｄは、入力されるデジタル映像信号をデコードするデコーダ１１ａ〜１１ｄと、デコーダの出力によって、電圧生成回路１０から供給される複数の電圧の内の一つを選択してアナログ信号として出力するセレクタ１２ａ〜１２ｄと、を含む。液晶表示装置に１画面分の映像信号を書き込む垂直期間内に基準電圧を変化させることで、ＤＡＣ回路１３ａ〜１３ｄの入出力特性を変化させる。【選択図】図１
2006330084.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示装置の画素をデータ線を介して駆動するデータ線駆動回路において、
デジタル映像信号を入力して前記データ線の駆動信号を出力するデジタルアナログ変換回路（以下、ＤＡＣ回路という）を備え、
前記液晶表示装置が１画面分の信号を書き込む期間内に前記ＤＡＣ回路の入出力特性を動的に変化させるように構成することを特徴とするデータ線駆動回路。
【請求項２】
前記ＤＡＣ回路の入出力特性を、前記液晶表示装置の１画素行分の映像信号を書き込む期間毎に変化させることを特徴とする請求項１に記載のデータ線駆動回路。
【請求項３】
前記ＤＡＣ回路の入出力特性が非線形であることを特徴とする請求項１または２に記載のデータ線駆動回路。
【請求項４】
液晶表示装置の画素をデータ線を介して駆動するデータ線駆動回路において、
複数の基準電圧を生成する基準電圧生成回路と、
前記複数の基準電圧を分圧して前記基準電圧よりも多い数の電圧を生成する電圧生成回路と、
入力されるデジタル映像信号に基づき、前記電圧生成回路で生成される複数の電圧から一つの電圧を選択して前記データ線の駆動信号として出力するデジタルアナログ変換回路（以下、ＤＡＣ回路という）と、
を備え、
前記液晶表示装置に１画面分の映像信号を書き込む垂直期間内に前記基準電圧を変化させることで、前記ＤＡＣ回路の入出力特性を変化させるように構成することを特徴とするデータ線駆動回路。
【請求項５】
前記基準電圧生成回路は、
前記液晶表示装置の画面内の位置を示す情報と、該位置における前記複数の基準電圧の選択情報とを記憶するメモリと、
前記画面の走査信号に応じて対応する位置における前記複数の基準電圧を前記メモリから読み出して出力する出力回路と、
を備えることを特徴とする請求項４記載のデータ線駆動回路。
【請求項６】
前記ＤＡＣ回路は、
前記デジタル映像信号をデコードするデコーダと、
前記デコーダの出力によって、前記電圧生成回路から供給される複数の電圧の内の一つを選択してアナログ信号として出力するセレクタと、
を含むことを特徴とする請求項４に記載のデータ線駆動回路。
【請求項７】
前記データ線駆動回路は、前記液晶表示装置を構成する透明基板上に接続される半導体回路であることを特徴とする請求項１乃至６のいずれか一に記載のデータ線駆動回路。
【請求項８】
請求項１乃至７のいずれか一に記載のデータ線駆動回路によって駆動される液晶表示装置において、
前記液晶表示装置が１画面分の映像信号を表示させる期間内において、前記液晶表示装置の全ての画素に書き込まれた前記映像信号の対向電極電位に対する極性が等しいことを特徴とする液晶表示装置。
【請求項９】
請求項８に記載の液晶表示装置において、
前記液晶表示装置が１画面分の映像信号を表示させる周波数が１２０Ｈｚ以上であることを特徴とする液晶表示装置。
【請求項１０】
請求項１乃至７のいずれか一に記載のデータ線駆動回路によって駆動される液晶表示装置または請求項８乃至９のいずれか一に記載の液晶表示装置を用いるプロジェクタ装置。
【請求項１１】
請求項１乃至７のいずれか一に記載のデータ線駆動回路によって駆動される液晶表示装置または請求項８乃至９のいずれか一に記載の液晶表示装置において、
前記液晶表示装置の画素が配置される基板および前記基板に対向して配置される対向基板の何れにも、カラーフィルターが付加されておらず、且つ、１画面分の映像信号を書き込む周期に同期して、波長域の異なる光を照射するように構成されることを特徴とする液晶表示装置。
【請求項１２】
請求項１乃至７のいずれか一に記載のデータ線駆動回路によって駆動される液晶表示装置または請求項８、９、１１のいずれか一に記載の液晶表示装置を用いる端末装置。
【請求項１３】
液晶表示装置が画素をデータ線を介して駆動し、表示する方法であって、
デジタル映像信号を入力して前記データ線の駆動信号を出力するデジタルアナログ変換における入出力特性を、前記液晶表示装置が１画面分の信号を書き込む期間内に動的に変化させることを特徴とする液晶表示装置の表示方法。
【請求項１４】
前記入出力特性を、前記液晶表示装置の１画素行分の映像信号を書き込む期間毎に変化させることを特徴とする請求項１３に記載の液晶表示装置の表示方法。
【請求項１５】
前記入出力特性が非線形であることを特徴とする請求項１３または１４に記載の液晶表示装置の表示方法。
【請求項１６】
前記液晶表示装置が１画面分の映像信号を表示させる周波数が１２０Ｈｚ以上であることを特徴とする請求項１３乃至１５のいずれか一に記載の液晶表示装置の表示方法。
【請求項１７】
前記液晶表示装置の画素が配置される基板および前記基板に対向して配置される対向基板の何れにも、カラーフィルターが付加されておらず、且つ、１画面分の映像信号を書き込む周期に同期して、波長域の異なる光を照射することを特徴とする請求項１３乃至１６のいずれか一に記載の液晶表示装置の表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
Ｒ，Ｇ，Ｂの光の３原色毎に液晶表示装置を用い、それらの画像を合成して投射する３板式液晶プロジェクタ装置は、高輝度、高精細の投射画像が得られることからプレゼンテーション用途を中心に幅広く使われている。この３板式液晶プロジェクタ装置の構成を図２４に示す。光源用ランプ１０１から照射される白色光は、色分離ミラー１０２ａ、１０２ｂによりＲ，Ｇ，Ｂの成分に分離されて、それぞれＲ，Ｇ，Ｂ用の液晶表示装置１０３ａ、１０３ｂ、１０３ｃに入射される。各液晶表示装置では色毎の映像が表示され、その像が合成プリズム１０４で合成されることでフルカラーの映像となり、投射レンズ１０５を通してスクリーンに投影される。この図２４では特に図示していないが、光源の光を均一化する光学装置、偏光変換装置、偏光板などが含まれている。
【０００３】
このような３板式液晶プロジェクタ装置で用いられる液晶表示装置の構成を図２５に示す。図２５の液晶表示装置は、縦横に配置されたデータ線Ｄ１〜Ｄｎとゲート線Ｇ１〜Ｇｍの各交点に配置された画素Ｐと、データ線を駆動するデータドライバ回路１１１と、ゲート線を駆動するゲートドライバ回路１１２とで構成される。図２６は、画素Ｐの等価回路を示したもので、各画素は、画素ＴＦＴ、蓄積容量Ｃｓ、画素容量Ｃｌｃとで構成されている。通常この液晶表示装置は、Ｐ−Ｓｉ（ポリシリコン）ＴＦＴ（Thin Film Transistor）プロセスによって作製される。その理由は、Ｐ−Ｓｉ  ＴＦＴは、ａ−Ｓｉ（アモルファスシリコン）ＴＦＴに比べ電流駆動能力が高く、画素ＴＦＴの他にゲートドライバ回路１１２や、データドライバ回路１１１の一部をＴＦＴで構成することが可能となり、液晶表示装置の小型化を実現できるからである。液晶表示装置の小型化は、プロジェクタ装置のコスト低減のためには必要不可欠な事項であり、現状用いられる液晶表示装置の表示画面サイズは、対角１インチ以下である。
【０００４】
このような液晶表示装置に用いられるデータドライバ回路の構成として次の２つの方法が考えられる。第一の方法は、外部から供給されるアナログ映像信号を液晶表示装置内に設けられたアナログスイッチで順次サンプリングする回路構成であり、現状最も多く用いられている。第二の方法は、データ線に供給するアナログ映像信号を液晶表示装置の基板上に配置されたデータ線駆動ＩＣで生成し、その出力を複数のデータ線にアナログスイッチによりサンプリングする回路構成である。以下図面を用いてそれぞれの方法について説明する。
【０００５】
図２７に第一の方法による液晶表示装置の構成を示す。この液晶表示装置のデータドライバ回路は、走査回路１１３とアナログスイッチ１１４とで構成されている。また、ゲートドライバ回路１１２は、走査回路で構成されている。図２８は、この液晶表示装置の動作を示したタイミングチャートである。データドライバ回路の走査回路１１３は、スタート信号ＤＳＴとクロックＤＣＬＫで制御され、クロックＤＣＬＫに同期したサンプリングパルスＳＰ１〜ＳＰｎを順次各出力端子に出力する。走査回路の出力は、アナログスイッチ１１４のそれぞれのゲートに接続され、図２７の例では１本のサンプリングパルスに３つのアナログスイッチが接続されている。そのため、ビデオ信号線Ｖ１〜Ｖ３に供給される映像信号が、それぞれ同時に３本のデータ線にアナログスイッチを介して書き込まれることになる。つまり、一つのサンプリングパルスによって制御されるアナログスイッチに接続されるデータ線を１つのブロックとして、そのブロック単位で映像信号が書き込まれるのである。よって、液晶表示装置１行分の画素に映像信号を書き込む期間ＴＨにおいて、データ線３本ずつのブロック単位で順次映像信号がデータ線に書き込まれ、その間にゲートドライバ回路１１２がゲート線Ｇ１〜Ｇｍの１つに画素ＴＦＴが導通状態となる電位を書き込むことで、１行分の画素に映像信号を書き込むことが出来る。この動作を全てのゲート線Ｇ１〜Ｇｍに対して行うことで、１画面分の映像信号を表示することが可能となる。このように、ブロック単位で映像信号を書き込む動作をブロック分割駆動といい、この方式の液晶表示装置は、外部回路と液晶表示装置との電気的接続数を少なくできるというメリットがある。例えば現在主流である横１０２４画素×縦７６８画素の解像度を有する液晶表示装置の場合、外部から供給される映像信号は、６〜２４本であり、データドライバ回路の制御信号は、電源を含め１０本程度である。またゲートドライバ回路の制御信号も電源を含め１０本未満であり、対向電極への接続端子、プリチャージ回路への信号端子などを含めても合計３０〜５０本程度の配線で液晶表示装置を駆動させることが出来る。
【０００６】
図２９に第二の方法による液晶表示装置の構成を示す。この液晶表示装置のデータドライバ回路は、液晶表示装置の基板上にＣＯＧ（チップオングラス）接続された単結晶シリコンによるデータ線駆動回路ＩＣ１１６と、データ線駆動回路ＩＣ１１６の各出力を複数のデータ線Ｄ１〜Ｄｎに接続するスイッチ１１７とで構成される。ゲートドライバ回路１１２の構成は、第一の方法による液晶表示装置と同一の構成を用いることができる。この構成は、小型携帯端末用液晶表示装置によく用いられているが、近年のデータ線駆動ＩＣの小型化、高精度化によりプロジェクタ用液晶表示装置にも適用できるスペックを有するようになってきた。図２９で示した例では、データ線駆動回路ＩＣの各出力端子は、それぞれ、３つのアナログスイッチを介して３本のデータ線に接続されており、その３つのアナログスイッチは、個別のサンプリングパルスＳＰａ１〜ＳＰａ３で制御されている。
【０００７】
次にこの動作を図３０に示したタイミングチャートを用いて説明する。ＨＳＹＮＣは、液晶表示装置の１本のゲート線に接続された画素に映像信号を書き込む水平期間ＴＨの区切りを示す信号であり、データ線駆動回路の各出力端子Ｖ１〜Ｖｋは、水平期間ＴＨの中で３回に分けて映像信号を出力する。このとき、映像信号出力に同期してサンプリングパルスＳＰａ１〜ＳＰａ３が時分割して与えられるため、３本のデータ線にアナログスイッチ１１７を介して時分割に映像信号が書き込まれる。この動作が全てのデータ線駆動回路の出力端子に対して行われるため、１水平期間内に全てのデータ線が３回に分けて映像信号が書き込まれることになる。この時ゲートドライバ回路１１２によりある１本のゲート線に画素ＴＦＴを導通状態とするパルスが出力されるため、データ線に書き込まれた映像信号が画素に書き込まれる。この動作を全てのゲート線Ｇ１〜Ｇｍに対して行うことにより、１画面分の映像信号を書き込むことか出来る。
【０００８】
この方式による液晶表示装置では、先に説明したブロック分割駆動を行う液晶表示装置に比べて外部との接続数は増え、横１０２４×縦７６８の画素数の液晶表示装置の場合、数百程度となるが、アナログスイッチが映像信号を書き込むサンプリング期間を長く取ることが出来る。データ線駆動回路の１出力が駆動するデータ線の数は、データ線駆動回路ＩＣ１１６の接続ピッチと画素のピッチとで決まり、現状接続ピッチは５０μｍ程度であり、液晶表示装置の表示対角を１インチとすると画素ピッチは２０μｍ程度となり、データ線駆動回路の１出力が駆動するデータ線の数は、３本以上であれば接続できる。データ線駆動回路の１出力が３本のデータ線を駆動すると仮定すると、サンプリング期間は、７μｓ程度と十分な期間を取ることができ、アナログスイッチ１１７を構成するＴＦＴの特性ばらつきが生じていても書き込み率の誤差を極めて小さくすることができ、均一な画像を表示させることが可能となる。
【０００９】
ところで表示装置は、印加電圧に対して出力が非線形となるガンマ特性を示している。このガンマ特性を補正する技術として、特許文献１に開示されている液晶素子駆動用ガンマ補正回路がある。図３１にこの回路を示す。図３１に示すように、この回路は複数の抵抗ｒ１〜ｒ６４を直列に接続した抵抗ストリングの両端に電圧（Ｖ０、Ｖ６４）を印加し、抵抗により分圧された複数の電圧の中の一つをデジタルデータに応じて選択して出力するというＤＡＣ回路（デコーダ３３）で構成されている。ここで、抵抗ストリングによって分圧される電圧値が、映像信号をガンマ補正した後の電圧値と等しくなるように抵抗ストリングの各抵抗の値を選択することで、ＤＡＣ回路の入出力特性にガンマ補正の機能を持たせることが可能となる。
【００１０】
このようにこの特許文献１の技術では、ＤＡＣ回路の入出力特性にガンマ補正の機能を持たせることにより、別途ガンマ補正回路を設ける必要がなく、小型化が実現できるという特徴がある。
【００１１】
ところで、表示装置には、パネルの位置により印加電圧に対する出力特性が異なるという特性があり、この位置によるわずかな違いが表示画像の色むらと認識されてしまうという課題があった。
【００１２】
この課題を解決する技術として、特許文献２に記載の技術がある。特許文献２は、ルックアップテーブルでガンマ補正をする場合にパネルの位置に応じてガンマ特性を制御する方法を開示している。ここでは、パネルの位置に応じた補正波形データをメモリーに蓄えておき、この補正波形データに基づいてガンマ補正回路に入力する信号をパネル位置に応じて変化させている。具体的には、補正波形データをＤ／Ａ変換した補正波形信号をＡ／Ｄ変換回路の基準電圧端子に入力することにより、Ａ／Ｄ変換の直線性を変化させてガンマ補正特性を変化させるのと同等の効果を得ている。
【００１３】
【特許文献１】特開平１０−１０８０４０号公報（図１）
【特許文献２】特開２０００−２６７６３８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献２に記載の技術は、ＤＡＣ回路の他にガンマ補正回路が必要であり、回路面積が増えてしまうという根本的問題がある。特許文献１に記載の技術では、ＤＡＣ回路にガンマ補正の機能を持たせているために回路面積は小さくできるが、パネル位置に応じてガンマ補正特性を変えることができないという問題がある。
【００１５】
また、特許文献１の技術においても特許文献２の技術でガンマ補正回路への入力信号をパネル位置に応じて変化させているように、ＤＡＣ回路への入力信号をパネル位置に応じて変化させることが考えられる。しかし、特許文献１のＤＡＣ回路は、非線形出力であるために単純に入力信号を変化させても色むらを解消することができない。
【００１６】
ＤＡＣ回路が線形出力であれば、入力信号を変化させてパネル位置ごとに所望の出力を得ることはできるが、線形ＤＡＣ回路で非線形ＤＡＣ回路と同等の出力精度を出そうとすれば、ＤＡＣ回路の規模を大きくせざるを得ないため、ＩＣコストが上昇してしまう。例えば８ｂｉｔの階調表示をさせる場合、非線形ＤＡＣ回路では８ｂｉｔの出力精度でよいが、線形ＤＡＣ回路では１０ｂｉｔ程度の出力精度がなければ表示できない。１０ｂｉｔＤＡＣ回路の回路面積は、８ｂｉｔＤＡＣ回路の４倍程度となりＩＣコストの上昇が避けられない。
【００１７】
そこで本発明の目的は、ＤＡＣ回路の精度を増加させることなく、入出力特性の変更可能なＤＡＣ回路及びそのＤＡＣ回路を用いた表示装置の面内の輝度むらの発生を無くすことが可能なデータ線駆動回路を提供することである。また、そのデータ線駆動回路を用いることで面内輝度の均一なむらのない液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、上記目的を達成するため、入出力特性を所望の特性に変化させる非線形ＤＡＣ回路を提供する。
【００１９】
そのための第一の特徴は、複数の所望の基準電圧を生成する基準電圧生成回路と、この基準電圧生成回路から供給される複数の基準電圧間に直列接続された複数の抵抗と、この複数の抵抗の各ノードの電位のうちひとつを選択してアナログ信号とするデコーダとを有するＤＡＣ回路である。
【００２０】
基準電圧生成回路により生成する基準電圧を調整することにより、複数の抵抗の各ノードの電位を所望の値に設定することができるので、ＤＡＣ回路の入出力特性を所望の特性に変化させることのできる非線形ＤＡＣ回路を得ることができる。
【００２１】
この非線形ＤＡＣ回路をデータ線駆動回路に用いることで、表示装置の表示位置によりガンマ特性が異なっていたとしても、複数のノードの電位を表示位置ごとに異なるガンマ特性に合うように複数種類用意しておけば、表示位置による輝度のむらをなくすことができる。
【００２２】
本発明のデータ線駆動回路は、一つのアスペクトによれば、液晶表示装置の画素をデータ線を介して駆動するデータ線駆動回路において、デジタル映像信号を入力してデータ線の駆動信号を出力するデジタルアナログ変換回路（以下、ＤＡＣ回路という）を備え、液晶表示装置が１画面分の信号を書き込む期間内にＤＡＣ回路の入出力特性を動的に変化させるように構成する。
【００２３】
第１の展開形態のデータ線駆動回路において、ＤＡＣ回路の入出力特性を、液晶表示装置の１画素行分の映像信号を書き込む期間毎に変化させることが好ましい。
【００２４】
第２の展開形態のデータ線駆動回路において、ＤＡＣ回路の入出力特性が非線形であることが好ましい。
【００２５】
本発明のデータ線駆動回路は、他のアスペクトによれば、液晶表示装置の画素をデータ線を介して駆動するデータ線駆動回路において、複数の基準電圧を生成する基準電圧生成回路と、複数の基準電圧を分圧して基準電圧よりも多い数の電圧を生成する電圧生成回路と、入力されるデジタル映像信号に基づき、電圧生成回路で生成された複数の電圧から一つの電圧を選択してデータ線の駆動信号として出力するデジタルアナログ変換回路（以下、ＤＡＣ回路という）とを備え、液晶表示装置に１画面分の映像信号を書き込む垂直期間内に基準電圧を変化させることで、ＤＡＣ回路の入出力特性を変化させるように構成する。
【００２６】
第３の展開形態のデータ線駆動回路において、基準電圧生成回路は、液晶表示装置の画面内の位置を示す情報と、該位置における複数の基準電圧の選択情報とを記憶するメモリと、画面の走査信号に応じて対応する位置における複数の基準電圧をメモリから読み出して出力する出力回路と、を備えることが好ましい。
【００２７】
第４の展開形態のデータ線駆動回路において、ＤＡＣ回路は、デジタル映像信号をデコードするデコーダと、デコーダの出力によって、電圧生成回路から供給される複数の電圧の内の一つを選択してアナログ信号として出力するセレクタと、を含むことが好ましい。
【００２８】
第５の展開形態のデータ線駆動回路において、データ線駆動回路は、液晶表示装置を構成する透明基板上に接続される半導体回路であることが好ましい。
【００２９】
本発明の液晶表示装置は、一つのアスペクトによれば、データ線駆動回路によって駆動される液晶表示装置において、液晶表示装置が１画面分の映像信号を表示させる期間内において、液晶表示装置の全ての画素に書き込まれた映像信号の対向電極電位に対する極性が等しい。
【００３０】
第１の展開形態の液晶表示装置において、液晶表示装置が１画面分の映像信号を表示させる周波数が１２０Ｈｚ以上であることが好ましい。
【００３１】
第２の展開形態の液晶表示装置において、液晶表示装置の画素が配置される基板および基板に対向して配置される対向基板の何れにも、カラーフィルターが付加されておらず、且つ、１画面分の映像信号を書き込む周期に同期して、波長域の異なる光を照射するように構成されることが好ましい。
【００３２】
本発明の液晶表示装置の表示方法は、一つのアスペクトによれば、液晶表示装置が画素をデータ線を介して駆動し、表示する方法であって、デジタル映像信号を入力してデータ線の駆動信号を出力するデジタルアナログ変換における入出力特性を、液晶表示装置が１画面分の信号を書き込む期間内に動的に変化させる。
【００３３】
［効果をもたらす手段の働き］
本発明のデータ線駆動回路では、ＤＡＣ回路に電圧を供給する電圧生成回路の基準電圧を液晶表示装置のどの位置の画素に供給する信号かによって変化させることで、Ｖ−Ｔ特性（印加電圧に対する画素における透過率特性）の面内ばらつきに合致したＶ−Ｔ変換を行うことが出来る。
【発明の効果】
【００３４】
本発明によれば、Ｖ−Ｔ特性を決定する基準電圧を動的に変化させ、液晶表示装置のどの場所の画素に書き込まれる映像信号かに応じて、Ｖ−Ｔ特性を変化させる。したがって、液晶表示装置の面内の輝度むらを低減することが可能となる。液晶表示装置の面内輝度むらは、液晶表示装置のＶ−Ｔ特性に場所依存性が有るにも関わらず、液晶表示装置のどの場所の画素に書き込まれる映像信号に対しても同一のＶ−Ｔ変換を行う為に生じている。そのため、書き込まれる場所に応じて映像信号に施すＶ−Ｔ特性を変えることで輝度むらを減らすことが出来る。
【００３５】
また、本発明によれば、回路の規模を小さくすることが可能となる。従来のＶ−Ｔ特性を変化させることが可能なデータ線駆動回路は、ＤＡＣの入出力特性を線形（あるいは直線的）にして、デジタル信号に算術的なＶ−Ｔ変換を行っていた。この場合、液晶表示装置の非線形なＶ−Ｔ特性に合致させて高精度な出力を得るには、１０ｂｉｔ以上の精度を持つＤＡＣ回路を搭載しなければならなかった。これに対し本発明のデータ線駆動回路は、非線形な入出力特性を有するＤＡＣ回路を用い、その入出力特性を電圧生成回路の基準電圧を動的に変化させることで可変させており、液晶表示装置のＶ−Ｔ特性のばらつきに対応している。この構成の回路では、ＤＡＣ回路に要求される精度は、８ｂｉｔ程度で十分であり、従来と比較し回路規模を小さくすることが可能となる。
【発明を実施するための最良の形態】
【００３６】
次に、本発明の実施の形態について図面を参照して詳細に説明する。 
【００３７】
［構成の説明］
図１は、本発明のデータ線駆動回路の構成例を示したものである。本発明のデータ線駆動回路は、基準電圧から複数の電圧を生成する電圧生成回路１０、デコーダ１１ａ、１１ｂ、１１ｃ、１１ｄとセレクタ１２ａ、１２ｂ、１２ｃ、１２ｄとでそれぞれ構成されるＤＡＣ１３ａ、１３ｂ、１３ｃ、１３ｄ、外部から供給される映像信号をサンプリングして保持し、ＤＡＣ１３ａ、１３ｂ、１３ｃ、１３ｄへ供給するラインメモリ１４、ＤＡＣ１３ａ、１３ｂ、１３ｃ、１３ｄの出力をそれぞれバッファリングするバッファ１５ａ、１５ｂ、１５ｃ、１５ｄ、そして電圧生成回路１０に基準電圧を供給する基準電圧生成回路１６で構成される。ここで、ＤＡＣ１３ａ、１３ｂ、１３ｃ、１３ｄおよびバッファ回路１５ａ、１５ｂ、１５ｃ、１５ｄの数は、データ線駆動回路の出力数と同数以上とする。電圧生成回路１０は、供給される基準電圧を分圧する機能を有している。図１で示した例では、４つの基準電圧Ｖｒ０〜Ｖｒ３を分圧してＶｑ０〜Ｖｑ１５の１６種類の電圧を出力している。ここで、液晶表示装置のある位置におけるＶ−Ｔ特性（印加電圧に対する透過率特性）が図２に示されるような場合、Ｖｑ０からＶｑ１５の電圧を透過率が０〜１００％に１６等分される電圧に設定する。するとＤＡＣの入出力特性として図３に示すような特性が得られる。ここではデジタル入力信号が０の時に黒が出力されることにしている。図３の特性は、図２に示したＶ−Ｔ特性の逆関数を示しており、これがＶ−Ｔ補正の特性となる。
【００３８】
［動作の説明］ 
ラインメモリ１４には外部からデジタル化された映像信号ＶＩＤＥＯが供給され、それを液晶表示装置の１画素行分保持する。そして保持された映像信号は、デコーダ１１ａ、１１ｂ、１１ｃ、１１ｄに転送される。デコーダ１１ａ、１１ｂ、１１ｃ、１１ｄでは、入力されたデジタル信号に対応した１６本のデコード信号を出力する。セレクタ１２ａ、１２ｂ、１２ｃ、１２ｄでは、１６本のデコード信号に応じて電圧生成回路１０から出力される１６本の電圧線の一つを選択し、それぞれバッファ１５ａ、１５ｂ、１５ｃ、１５ｄに出力する。１水平期間の中で、ラインメモリ１４に保持された映像信号を先述の方法で一斉に、あるいは複数回に分割してバッファ１５ａ、１５ｂ、１５ｃ、１５ｄから出力することで、液晶表示装置の１画素行分の信号書き込みを行うことが出来る。
【００３９】
図４は、液晶表示装置に１画面分の映像信号を書き込む期間である１垂直期間ＴＶにおける基準電圧の変化を示したものである。ここでは水平期間の切り替わるタイミングに同期して基準電圧を垂直期間の始めから終わりにかけて変化させている。このように基準電圧を変化させると電圧生成回路１０の出力も変化し、ＤＡＣの入出力特性として図５に示すような特性が得られる。図５のＶ−Ｔ補正特性（ａ）は、図４の時刻ａにおける基準電圧から生成されるＤＡＣの入出力特性であり、Ｖ−Ｔ補正特性（ｂ）、（ｃ）も同様にそれぞれ図４の時刻ｂ、ｃにおける基準電圧から生成されるＤＡＣの入出力特性である。このように基準電圧を変化させることで、Ｖ−Ｔ補正の特性であるＤＡＣの入出力特性を垂直期間内に動的に変化させることが出来る。
【００４０】
基準電圧の設定の仕方は、次のようにして行うことが出来る。図６は、液晶表示装置の３カ所のＶ−Ｔ特性を示している。場所（ａ）の特性は、図４の時刻ａに信号が書き込まれる画素行付近のＶ−Ｔ特性であり、場所（ｂ）、（ｃ）は、それぞれ時刻ｂ、ｃに信号が書き込まれる画素行付近のＶ−Ｔ特性である。このデータ線駆動回路では、基準電圧として４つの電圧を必要としており、それぞれの基準電圧は、液晶表示装置の透過率が０％、３３％、６６％、１００％付近になる電圧である。そこで、図６の３本のＶ−Ｔ特性がそれぞれ０％、３３％、６６％、１００％の透過率となる電圧を求め基準電圧とする。例えば、場所（ａ）の０％、３３％、６６％、１００％の電圧をＶｒ０（ａ）、Ｖｒ１（ａ）、Ｖｒ２（ａ）、Ｖｒ３（ａ）とする。すると、図５に示したＶ−Ｔ補正の特性は、図６で示したＶ−Ｔ特性を直線的に補正する特性となる。電圧生成回路の分圧比を決める際には、場所（ａ）のＶ−Ｔ特性を基準にするのが望ましい。その理由は、Ｖ−Ｔ特性で電圧に対して透過率が最も急激に変化する状態が、場所（ａ）の部分に含まれる事が多いためである。
【００４１】
これまで説明を簡略化するために階調数が１６の例を示してきたが、原理的にこの値に限定される理由はなく、自然画を表示させることを想定すると、２５６階調以上であることが望ましい。また、基準電圧の時間変動が直線的に変化するグラフを示しているが、これが直線的になるかどうかはパネルの特性により異なり、曲線的に変化しても原理上何ら問題にならない。
【００４２】
本発明のデータ線駆動回路では、液晶表示装置のＶ−Ｔ特性に場所依存性があった場合でも、輝度むらを大幅に抑制することができる。本発明のデータ線駆動回路ではＤＡＣに供給する電圧を生成する電圧生成回路の基準電圧を、垂直期間内に動的に変化させることでＶ−Ｔ補正の特性を変化させることができ、その結果として場所毎に異なるＶ−Ｔ特性に合致したＶ−Ｔ補正を行うことが出来るからである。
【００４３】
また、本発明のデータ線駆動回路では、回路規模を小さくすることが出来る。従来のＶ−Ｔ特性を動的に変化させる構成の回路では、ＤＡＣの入出力特性を線形（あるいは直線的）にして、デジタル的に映像信号に補正処理を施すため、丸め込み誤差による影響を排除するためにＤＡＣの精度を１０ｂｉｔ以上にする必要があった。これに対し、本発明の回路構成では非線形のＤＡＣを用いるため、ＤＡＣの精度を８ｂｉｔとしても従来の１０ｂｉｔと同程度以上の階調制御が出来る。その結果、回路規模を小さくすることが可能となる。
【実施例１】
【００４４】
本発明の第１の実施例に基づくデータ線駆動回路を図７に示す。また、このデータ線駆動回路で駆動する液晶表示装置の構成を図８に示す。図８は、先に図２９で説明した構成と同一である。すなわちデータ線駆動回路５１とデータ線駆動回路ＩＣ１１６、スイッチ５２とスイッチ１１７、ゲートドライバ回路５３とゲートドライバ回路１１２が対応する。データ線駆動回路の各出力端子が液晶表示装置の３本のデータ線を時分割で駆動する例を示している。
【００４５】
次に図７における個々の回路構成について説明する。図７で示したデータ線駆動回路は、ラインメモリ２０、ＤＡＣを構成するデコーダ２１〜２ｋとセレクタ３１〜３ｋ、バッファ４１〜４ｋ、そして電圧生成回路５０で構成されている。
【００４６】
図９は、ラインメモリ２０の構成例を示している。ラインメモリ２０の機能として、液晶表示装置の１画素行分の映像信号を保持しつつ、次の画素行のデータをサンプリングできることが求められる。この機能を実現する回路として図９で示した例では、１画素行分の映像信号を保持できるメモリを２系統用いた構成を示している。メモリＭ１ａ〜ＭｎａとメモリＭ１ｂ〜Ｍｎｂとがそれぞれ１画素行分の映像信号を保持するメモリである。このメモリは、メモリ制御回路６１により制御され、クロックＤＣＬＫに同期して供給されるデジタル化された映像信号ＶＩＤＥＯを順次メモリＭ１ａ〜Ｍｎａに書き込んでいく。メモリＭ１ａ〜Ｍｎａに書き込まれた映像信号は、制御信号ＤＳＴで規定される水平期間の最後に、一斉にメモリＭ１ｂ〜Ｍｎｂに転送される。メモリＭ１ｂ〜Ｍｎｂに転送された映像信号は、３本の制御信号ＳＬ１〜ＳＬ３で個別に制御されるスイッチ６２により、隣接する３つのメモリの内のどれか一つの出力を選択し、入力信号ＤＶ１〜ＤＶｋとしてデコーダに出力される。
【００４７】
図１０は、デコーダ２１〜２ｋの構成例を示している。デコーダの機能としては、入力されるデジタル信号ＤＶ（０）〜ＤＶ（３）に対応して、セレクタ３１〜３ｋ内のスイッチを制御する制御線Ｓ０〜Ｓ１５の１本に、セレクタスイッチが導通状態となる電位を供給する。ここではインバータＩＮＶ１〜ＩＮＶ４とＡＮＤ回路ＡＮＤ０〜ＡＮＤ１５により構成した例を示した。もちろん論理的に入出力の関係が合致していれば、それを構成する手段は、本発明の本質に影響を与えるものではない。また、図示した例では、４ｂｉｔのデジタル信号ＤＶ（０）〜ＤＶ（３）をデコードして１６本の制御線Ｓ０〜Ｓ１５の出力が得られる例を示したが、これらの数は、ＤＡＣの精度により決まるもので、８ｂｉｔ精度の場合、８ｂｉｔのデジタル信号から２５６本の出力を出す構成となる。
【００４８】
図１１は、セレクタ３１〜３ｋの構成例を示したものである。セレクタの機能としては、電圧生成回路５０から入力される１６本の電圧線Ｖｑ０〜Ｖｑ１５のどれか一つを、デコーダから入力される１６本の制御信号Ｓ０〜Ｓ１５に応じて選択して信号線ＡＶに出力することが求められる。ここでは、単純に１６本の制御信号Ｓ０〜Ｓ１５でそれぞれ駆動される１６個のスイッチＳＷ０〜ＳＷ１５の一つによって選択する例を示した。デコーダ２１〜２ｋ及びセレクタ３１〜３ｋに求められる機能は、ラインメモリ２０から入力されるデジタル映像信号に対応して、電圧生成回路５０から出力される複数の電圧線の一つを選択し出力することであり、上記例に示した以外の手段も多数存在する。本発明では、デコーダ及びセレクタの構成の如何は、重要ではなく、先に述べた機能を実現できるものであればどのような構成を用いても良い。
【００４９】
図１２は、バッファ４１〜４ｋの構成例を示したものである。バッファに求められる機能としては、デコーダ２１〜２ｋとセレクタ３１〜３ｋとでそれぞれ構成されるＤＡＣからの出力電圧を、容量性の負荷である液晶表示装置のデータ線に、要求される時間内に書き込むことである。ここでは、オペアンプＯＰによるボルテージフォロワ回路の例を示した。もちろん上記機能を実現できれば別の構成を用いても良い。
【００５０】
図１３は、電圧生成回路５０の構成例を示したものである。電圧生成回路の機能としては、供給される複数の基準電圧を分圧して、ＤＡＣの出力精度に合致した数の電圧を出力することである。また、液晶をＡＣ駆動（対向電極電位に対して、画素電極の極性が交互に変わる駆動）を行うための極性反転機能も必要となる場合がある。ここでは極性反転機能を含んだ例を示している。この電圧生成回路では４つの基準電圧Ｖｒ０〜Ｖｒ３を抵抗Ｒｐ１〜Ｒｐ１５で分圧して、１６種の電圧を生成している。また、基準電圧Ｖｒ０〜Ｖｒ３の極性をそれぞれ反転させ、極性の異なる４つの基準電圧−Ｖｒ０〜−Ｖｒ３を抵抗Ｒｎ１〜Ｒｎ１５で分圧して負極性の１６種の電圧を生成している。どちらの極性の電圧を出力するかは、制御信号ＩＮＶでスイッチＳＷｐあるいはスイッチＳＷｎを開閉することにより行う。極性反転機能は、先に示したバッファ回路で実現しても良く、その場合は電圧生成回路にこの機能を持たせなくともよい。基準電圧を分圧する各抵抗の値は、実施の形態を説明する部分で述べたとおり、液晶表示装置のＶ−Ｔ特性から決定する。
【００５１】
図１４は、別の構成の電圧生成回路５０を示したものであり、図１３の回路と異なる点は、基準電圧の分圧を抵抗Ｒｎ１〜Ｒｎ１５、Ｒｐ１〜Ｒｐ１５ではなく、代わりにそれぞれ容量Ｃｎ１〜Ｃｎ１５、Ｃｐ１〜Ｃｐ１５を用いている点である。図１３の構成を用いた場合、消費電力を低減するために抵抗値を高く設定する必要があるが、回路を作製するプロセスによっては高抵抗金属を使用できない場合がある。このような場合、抵抗を形成する金属の配線長を延ばすことで対応するが、抵抗のための面積が大きくなってしまうという問題が生ずる。図１４の回路構成では、抵抗を使用しないため小面積で基準電圧を分圧させる回路を作ることができる。ただし、分圧された電圧は、必ずバッファ回路Ｂｕｆを介してＤＡＣに供給する必要があり、さらに基準電圧を変化させる際に一旦全ての容量の両端をショートさせ電荷をリセットする必要が生ずる場合もある。これは分圧に利用する容量に不要な電荷が保持されていると、正しく電圧を分圧できなくなるためである。図中Ｂｕｆで示された部分は、分圧された電圧をバッファリングするバッファ回路であり、スイッチＳＷｎａ、ＳＷｎｂ、ＳＷｐａ、ＳＷｐｂは、それぞれ、容量をリセットするためのスイッチである。リセット時にリセット信号ＲＳＴによってスイッチＳＷｎａ、ＳＷｐａを導通状態に、スイッチＳＷｎｂ、ＳＷｐｂをオープンにすることでリセットが行われる。
【００５２】
図１５は、基準電圧生成回路１６の構成例を示したものである。この基準電圧生成回路１６は、図７で示したデータ線駆動回路と独立して外部に設けても、データ線駆動回路の中に組み込んでも良い。基準電圧生成回路の機能としては、データ線駆動回路が液晶表示装置のどの位置の画素に信号を書き込んでいるかに応じて、基準電圧を変化させることが求められ、さらに水平期間が切り替わる直前に素早く出力を安定させる必要がある。ここでは、ＤＡＣ７１〜７４と、ＤＡＣ７１〜７４に供給するデータを保持するメモリ７５と、メモリ７５およびＤＡＣ７１〜７４を制御するコントローラ７６と、ＤＡＣ７１〜７４の出力をそれぞれバッファするバッファ回路７７〜８０とで構成される例を示している。コントローラ７６は、液晶表示装置のゲート線を駆動するゲートドライバ回路を制御するクロックなどを用いて、液晶表示装置のどの画素行に映像信号を書き込んでいるかを判断する。図１５で示した例は、ゲートドライバ回路の制御信号であるＧＳＴとクロックＧＣＬＫを用いている。メモリ７５は、信号が書き込まれる画素行毎の基準電圧データを保持しており、コントローラ７６から現在の書き込み画素行を示す信号ＧＰＯＳに応じた基準電圧データＶＲＤＡＴを出力する。コントローラ７６は、メモリ７５からのデータを各ＤＡＣ７１〜７４に出力し、そのデータは、それぞれＤＡＣ７１〜７４により電圧に変換されてバッファ回路７７〜８０を介し、電圧生成回路５０に出力される。
【００５３】
図１６は、図８に示した液晶表示装置に内蔵されたゲートドライバ回路５３の構成例を示している。ゲートドライバ回路に求められる機能は、水平期間毎に画素ＴＦＴを導通状態とするパルスをゲート線に順次出力することで、シフトレジスタが良く用いられる。図１６では、２つのクロックＧＣＬＫ、／ＧＣＬＫとスタート信号ＧＳＴとで制御されるシフトレジスタの構成例を示している。図１６で示されている回路は、シフトレジスタの２段分（出力Ｇ１、Ｇ２）の回路であり、段数は液晶表示装置のゲート線の数に応じて決められる。
【００５４】
次に動作について説明する。図１７は、データ線駆動回路の動作を示したタイミングチャートである。期間ＴＨは、液晶表示装置に１画素行分の信号を書き込む水平期間を示している。この水平期間内において、データ線駆動回路のラインメモリ２０は、クロックＤＣＬＫに同期して入力されるデジタル化された映像信号ＶＩＤＥＯをメモリＭ１ａ〜Ｍｎａにサンプリングして保持する。そして、１画素行分の映像信号が全てサンプリングされた後、水平期間の最後にメモリＭ１ａ〜Ｍｎａに保持された映像信号を一斉にメモリＭ１ｂ〜Ｍｎｂに転送する。この信号サンプリングの動作と平行して、映像信号をサンプリングしている間に、既にメモリＭ１ｂ〜Ｍｎｂに転送された映像信号が、時分割でデコーダに送られる。この時分割は、制御信号ＳＬ１〜ＳＬ３で制御され、制御信号ＳＬ１がハイレベルの期間では、制御信号ＳＬ１で制御されるスイッチ６２に接続されたメモリの内容がデコーダとセレクタとで構成されているＤＡＣに転送される。同様に制御信号ＳＬ２、ＳＬ３がハイレベルの期間には、それぞれ、制御信号ＳＬ２、ＳＬ３で制御されるスイッチ６２に接続されたメモリの内容がＤＡＣに転送される。これらの動作で、メモリＭ１ｂ〜Ｍｎｂに保持されたデータが、３回に分けてデコーダに転送されることになる。ＤＡＣでは、データに応じて電圧生成回路で生成された電圧の一つを選択し、バッファを介して出力している。これに同期して液晶表示装置内のスイッチが制御信号ＳＰ１〜ＳＰ３で制御され、データ線駆動回路から出力された信号をデータ線に書き込んでいる。図１７に示した例では、制御信号ＳＬ１に同期してＳＰ１がハイレベルとなり、データ線Ｄ１、Ｄ４、Ｄ７などに書き込まれる。同様に制御信号ＳＬ２に同期してＳＰ２が、ＳＬ３に同期してＳＰ３がハイレベルとなることで、全てのデータ線に信号が書き込まれる。ここで、ゲート線の何れかに、ゲートドライバ回路により画素ＴＦＴを導通状態とするパルスが書き込まれることで、データ線に書き込まれた映像信号が画素ＴＦＴを通して画素及び蓄積容量に書き込まれる。この動作を全てのゲート線に対して行うことで、液晶表示装置に１画面分の映像信号を書き込むことが可能となる。
【００５５】
図１８は、ゲートドライバ回路および基準電圧生成回路の動作を示したタイミングチャートである。ゲートドライバ回路は、スタート信号ＧＳＴをトリガにして、クロックＧＣＬＫに同期してパルスを順次次段に転送する。ここでクロックＧＣＬＫの１周期の期間が水平期間と合致しているため、ゲートドライバ回路は、水平期間毎に順次ゲート線にパルスを出力する。基準電圧生成回路では、ＧＳＴをトリガにしてＧＣＬＫをカウントすることで、現在どの画素行に映像信号が書き込まれているかを検知している。それに応じて、メモリから基準電圧データを読み出し、図１８に示すように基準電圧Ｖｒ０〜Ｖｒ３を変化させている。
【００５６】
電圧生成回路に供給される極性反転制御信号ＩＮＶは、液晶表示装置をゲート線反転駆動で駆動させる場合には水平期間毎にＩＮＶを反転させ、フレーム反転駆動で駆動させる場合は垂直期間毎にＩＮＶを反転させればよい。
【００５７】
この実施例で示したデータ線駆動回路を用いて液晶表示装置を駆動させると、液晶表示装置のＶ−Ｔ特性に場所依存性が有る場合であっても、輝度むらを大幅に抑制することができる。また、本発明のデータ線駆動回路では、回路規模を小さくすることが出来る。その理由は、既に実施の形態の箇所で述べたとおりである。
【実施例２】
【００５８】
本発明の第２の実施例について説明する。図１９は、本発明のデータ線駆動回路を用いた液晶表示装置を駆動するシステムの構成を示した図である。このシステムは、本発明のデータ線駆動回路を用いた液晶表示装置９０と外部駆動回路９１で構成される。外部駆動回路９１は、映像信号を供給する信号源から、入力映像信号と同期信号を得て液晶表示装置に映像信号、制御信号を供給する。同時に液晶表示装置９０で必要となる各種電源電圧も供給する。外部駆動回路９１は、信号源から供給される映像信号を少なくとも１画面分以上保持できるメモリ９２を有している。ここでは、１画面分のメモリを２組（フレームメモリ１、フレームメモリ２）設けた例を示している。さらに外部駆動回路９１は、メモリ９２を制御する信号ＭＷ、ＭＲ、液晶表示装置を制御する制御信号を生成する制御回路９３、各種電源電圧を生成する電源回路９４を少なくとも有している。液晶表示装置９０の構成は実施例１で示した構成と同様である。
【００５９】
次に第２の実施例の動作について説明する。図２０は、図１９で示した外部駆動回路９１の動作を示したタイミングチャートである。信号源から映像信号ＶＩＤＥＯ＿ＩＮは、同期信号ＶＳＹＮＣに同期して供給される。メモリ制御信号ＭＷ、ＭＲは、２つ有るメモリのどちらに信号を書き込み、どちらから信号を読み出すかを決める信号である。ある期間において、フレームメモリ１に信号源からの入力映像信号が書き込まれ、フレームメモリ２から信号が読み出されるとすると、次の期間では、フレームメモリ２に入力映像信号が書き込まれ、フレームメモリ１から信号が読み出される。このような動作を行うことで、信号源から供給される入力映像信号を、別の周波数で読み出すという周波数変換が可能となる。ここで、信号源から供給される入力映像信号の垂直期間をＴＶとすると、ゲートドライバ回路のスタート信号であるＧＳＴは、期間ＴＶの中に３回のパルスを含んでいる。つまり、信号源の垂直期間を３分割したサブフレーム期間ＴＳＦ内で、液晶表示装置に１画面分の映像を書き込む動作を行っている。また、液晶表示装置の各画素に書き込む映像信号の極性を制御する極性制御信号ＩＮＶをサブフレーム期間毎に反転するようにする。すると、サブフレーム期間内では、全ての画素に同極性の信号Ｖ１〜Ｖｋが書き込まれるようになる。図２０で示した例では、サブフレーム期間を垂直期間の３分割した期間としたが、分割数は２以上であればよい。各サブフレーム内でのデータ線駆動回路および、液晶表示装置の動作は、実施例１で説明した動作と同じである。
【００６０】
第２の実施例のデータ線駆動回路を用いた液晶表示装置では、面内の輝度むらが無くコントラスト比の高い映像を、表示させることが可能となる。その理由を以下に説明する。
【００６１】
プロジェクタ装置用の液晶表示装置は、装置の小型化の要求からパネルサイズが小さく、画素ピッチが２０μｍ以下のものが多く使われている。この程度の大きさの画素になると、液晶分子の配向の乱れであるディスクリネーションをブラックマトリクスで完全に覆うのが困難となってくる。その理由は、ブラックマトリクスの幅を広げると画素の開口率が大幅に低下して、画素を透過する光が低下するからである。ディスクリネーションを発生させないようにするには、隣接する画素に同極性の信号を書き込むフレーム反転駆動をすればよいことは広く知られている。しかしながら、フレーム反転駆動を行うと、フリッカの発生と、面内の輝度むらの発生という問題が起こる。フリッカに対する対応として考えられるのは、液晶表示装置が１画面分の信号を書き換える周期を短くすることである。我々の実験ではサブフレーム周波数１２０Ｈｚで、フリッカを感じなくなった。
【００６２】
一方、面内の輝度むらの発生は、画素電圧のリーク電流による変動が原因である。このリーク電流は、画素ＴＦＴのソース・ドレイン間の電圧に依存し、その電位差が大きいほどリーク量が増える。フレーム反転駆動を行うと、フレームの最初に信号が書き込まれた画素では、画素電圧とデータ線の電位差が小さいが、フレームの最後に書き込まれた画素では、次のフレームにおいてデータ線に逆極性の信号が書き込まれるため電位差が大きくなる。すると、フレーム内で最初に信号が書き込まれた画素と最後に書き込まれた画素とで、リーク電流による画素電圧の変動値に差が生じて、輝度むらの発生原因となる。この現象も、サブフレームの周波数を高めれば、リーク時間が短くなることから低減されることが期待される。我々の行った実験では、図２１に示すように１８０Ｈｚで駆動しても、パネルの上部（信号が最初に書き込まれる位置）と下部（信号が最後に書き込まれる位置）とで、コントラスト比に差が生じていることがわかった。ただし、６０Ｈｚと１２０Ｈｚでは大きな差が生じているが、１８０Ｈｚは１２０Ｈｚとあまり差がない。よって、少なくとも６０Ｈｚの２倍以上の周波数で液晶表示装置の映像を書き換え、パネル面内の輝度差を映像信号により補正すれば先に述べた２つの問題を解決できる。
【００６３】
図２２は、１２０Ｈｚでフレーム反転駆動を行った際のＶ−Ｔ特性を、パネルの上下方向に４カ所測定した結果である。図から明らかなように、面内の輝度むらは、Ｖ−Ｔ特性の場所依存として扱うことができ、実施例１で説明した手法で、パネルの位置によりＶ−Ｔ特性を変えれば、輝度むらを低減できることがわかる。よって、本発明のデータ線駆動回路を用い液晶表示装置を駆動させれば、面内の輝度むらが無くコントラスト比の高い映像を表示させることが可能となる。
【実施例３】
【００６４】
本発明のデータ線駆動回路を用いた液晶表示装置の第３の実施例について説明する。図２３は、本発明のデータ線駆動回路を用いた液晶表示装置の動作を示したタイミングチャートである。データ線駆動回路及び液晶表示装置の構成は、既に説明した第１、第２の実施例の液晶表示装置と同じであり、説明を省略する。図２３の期間ＴＶは、外部から液晶表示装置に供給される映像信号の１画面分の信号が供給される垂直期間を示している。第３の実施例の液晶表示装置は、期間ＴＶを少なくとも３つのサブフレーム期間（ＴＳＶＲ、ＴＳＶＧ、ＴＳＶＢ）に分割し、各サブフレーム期間をそれぞれ少なくとも２つの期間（ＴＷＲおよびＴＬＲ、ＴＷＧおよびＴＬＧ、ＴＷＢおよびＴＬＢ）に分割する。期間ＴＷＲでは、液晶表示装置に表示させる映像信号の赤色の成分の信号を書き込み、期間ＴＬＲでは、信号ＲＬＥＤによって液晶表示装置に赤色の光を照射する。同様に期間ＴＷＧでは緑色の成分の映像信号を書き込み、期間ＴＬＧで信号ＧＬＥＤによって緑色の光を照射し、期間ＴＷＢでは青色の成分の映像信号を書き込み、期間ＴＬＢで信号ＢＬＥＤによって青色の光を照射する。これは、液晶表示装置にカラーフィルターを設けずにカラー表示するフィールドシーケンシャル駆動を行うものである。各サブフレーム内での動作は実施例１で説明した動作と同じである。
【００６５】
本発明のデータ線駆動回路を用いた液晶表示装置では、面内の輝度むらを大幅に低減することが可能となる。その理由を以下に説明する。フィールドシーケンシャル駆動では、サブフレーム内で最初に信号を書き込んだ画素と、最後に信号を書き込んだ画素とで、信号が書き込まれてから光源が点灯するまでの時間に差が生ずる。ここで、液晶分子の応答速度がサブフレーム期間と比べ遙かに短い場合は、問題が生じないが、同程度以上である場合、同じ信号を書き込んでも光源が点灯を開始する時点での液晶分子の配向に差が生ずる。液晶分子の配向は、画素の透過率の差となり、これが面内輝度むらの原因となっていた。しかしながら、この輝度差もパネル内のＶ−Ｔ特性の違いとして扱うことが出来る。よって、本発明のデータ線駆動回路を用いて液晶表示装置を駆動させれば、面内の輝度むらを低減することが可能となる。
【産業上の利用可能性】
【００６６】
本発明の液晶表示装置の活用例として、フロントタイプ液晶プロジェクタ装置、リアタイプ液晶プロジェクタ装置、携帯端末装置がある。
【図面の簡単な説明】
【００６７】
【図１】本発明のデータ線駆動回路の構成を示す図である。
【図２】液晶表示装置のＶ−Ｔ特性の例を示す図である。
【図３】Ｖ−Ｔ補正の特性であるＤＡＣ回路の入出力特性を示す図である。
【図４】本発明のデータ線駆動回路の動作を示すタイミングチャートである。
【図５】Ｖ−Ｔ補正の特性の変化を示す図である。
【図６】本発明のデータ線駆動回路の基準電圧の設定の方法を示す図である。
【図７】本発明のデータ線駆動回路の構成を示す図である。
【図８】本発明のデータ線駆動回路を用いた液晶表示装置の構成を示す図である。
【図９】ラインメモリの構成例を示す図である。
【図１０】デコーダの構成例を示す図である。
【図１１】セレクタの構成例を示す図である。
【図１２】バッファの構成例を示す図である。
【図１３】電圧生成回路の構成例を示す図である。
【図１４】電圧生成回路の別の構成例を示す図である。
【図１５】基準電圧生成回路の構成例を示す図である。
【図１６】ゲートドライバの構成例を示す図である。
【図１７】本発明のデータ線駆動回路の動作を示すタイミングチャートである。
【図１８】本発明のデータ線駆動回路の動作を示すタイミングチャートである。
【図１９】本発明のデータ線駆動回路を用いた液晶表示装置の外部駆動回路の構成例を示す図である。
【図２０】本発明のデータ線駆動回路を用いた液晶表示装置の外部駆動回路の動作を示すタイミングチャートである。
【図２１】液晶表示装置のコントラストの場所依存性を示す図である。
【図２２】液晶表示装置のＶ−Ｔ特性の場所依存性を示す図である。
【図２３】本発明のデータ線駆動回路を用いた液晶表示装置の動作を示すタイミングチャートである。
【図２４】液晶表示装置を用いたプロジェクタ装置の構成を示す図である。
【図２５】従来の液晶表示装置の構成を示す図である。
【図２６】従来の液晶表示装置の画素の等価回路を示す図である。
【図２７】従来の他の液晶表示装置の構成を示す図である。
【図２８】従来の他の液晶表示装置の動作を示すタイミングチャートである。
【図２９】従来のさらに他の液晶表示装置の構成を示す図である。
【図３０】従来のさらに他の液晶表示装置の動作を示すタイミングチャートである。
【図３１】従来の液晶素子駆動用ガンマ補正回路の回路図である。
【符号の説明】
【００６８】
１０  電圧生成回路
１１ａ、１１ｂ、１１ｃ、１１ｄ、２１〜２ｋ  デコーダ
１２ａ、１２ｂ、１２ｃ、１２ｄ、３１〜３ｋ  セレクタ
１３ａ、１３ｂ、１３ｃ、１３ｄ、７１〜７４  ＤＡＣ
１４  ラインメモリ
１５ａ、１５ｂ、１５ｃ、１５ｄ、４１〜４ｋ  バッファ
１６  基準電圧生成回路
２０  ラインメモリ
５０  電圧生成回路
５１  データ線駆動回路
５２  スイッチ
５３  ゲートドライバ回路
６１  メモリ制御回路
６２  スイッチ
７５、９２  メモリ
７６  コントローラ
７７〜８０  バッファ回路
９０  液晶表示装置
９１  外部駆動回路
９３  制御回路
９４  電源回路
ＡＮＤ０〜ＡＮＤ１５  ＡＮＤ回路
Ｃｎ１〜Ｃｎ１５、Ｃｐ１〜Ｃｐ１５  容量
Ｍ１ａ〜Ｍｎａ、Ｍ１ｂ〜Ｍｎｂ  メモリ
ＩＮＶ１〜ＩＮＶ４  インバータ
ＯＰ  オペアンプ
Ｒｎ１〜Ｒｎ１５、Ｒｐ１〜Ｒｐ１５  抵抗
Ｓ０〜Ｓ１５  制御線
ＳＷ０〜ＳＷ１５、ＳＷｐ、ＳＷｎ、ＳＷｎａ、ＳＷｎｂ、ＳＷｐａ、ＳＷｐｂ  スイッチ
Ｖｑ０〜Ｖｑ１５  電圧線
【図１】
2006330084.tif 000003
【図２】
2006330084.tif 000004
【図３】
2006330084.tif 000005
【図４】
2006330084.tif 000006
【図５】
2006330084.tif 000007
【図６】
2006330084.tif 000008
【図７】
2006330084.tif 000009
【図８】
2006330084.tif 000010
【図９】
2006330084.tif 000011
【図１０】
2006330084.tif 000012
【図１１】
2006330084.tif 000013
【図１２】
2006330084.tif 000014
【図１３】
2006330084.tif 000015
【図１４】
2006330084.tif 000016
【図１５】
2006330084.tif 000017
【図１６】
2006330084.tif 000018
【図１７】
2006330084.tif 000019
【図１８】
2006330084.tif 000020
【図１９】
2006330084.tif 000021
【図２０】
2006330084.tif 000022
【図２１】
2006330084.tif 000023
【図２２】
2006330084.tif 000024
【図２３】
2006330084.tif 000025
【図２４】
2006330084.tif 000026
【図２５】
2006330084.tif 000027
【図２６】
2006330084.tif 000028
【図２７】
2006330084.tif 000029
【図２８】
2006330084.tif 000030
【図２９】
2006330084.tif 000031
【図３０】
2006330084.tif 000032
【図３１】
2006330084.tif 000033