(57)【要約】  【課題】ロジックチップとメモリチップをパッケージへ組み立てた後に、見かけ上、不良のデータ格納領域（メモリセル、セクタ）の無い半導体装置を提供するために、コストアップによる装置原価の上昇を招くこと。  【解決手段】本発明の半導体装置は、データ格納領域と冗長データ格納領域とを有するメモリ回路（３３）を備えるメモリチップ（３０）と、前記データ格納領域を前記冗長データ格納領域へ置き換えるための不良アドレス情報（９−０〜９−１１）を記録する複数の電流溶断型ヒューズ（Ｆ０〜Ｆ１１）を備えるロジックチップ（２０）とを具備し、前記メモリチップ（３０）と前記ロジックチップ（２０）とをシステムインパッケージ構造にしている。  【選択図】図２
2006186247.tif 000002
【特許請求の範囲】
【請求項１】
データ格納領域と冗長データ格納領域とを有するメモリ回路を備えるメモリチップと、
前記データ格納領域を前記冗長データ格納領域へ置き換えるための不良アドレス情報を記録する複数の電流溶断型ヒューズを備えるロジックチップとを具備し、
前記メモリチップと前記ロジックチップとをシステムインパッケージ構造にした半導体装置。
【請求項２】
前記ロジックチップは、
アドレスに応じて前記データ格納領域がアクセスされてテストされた結果、前記アドレスが不良ビットのアドレスを表す場合、前記複数の電流溶断型ヒューズのうち、切断されるべき電流溶断型ヒューズにヒューズ切断用電流を流して、前記不良ビットのアドレスである前記不良アドレス情報を前記複数の電流溶断型ヒューズに記録するヒューズ回路
を更に備える請求項１記載の半導体装置。
【請求項３】
前記ロジックチップは、
前記アドレスに応じて前記データ格納領域をアクセスしてテストし、テストした結果、前記アドレスが前記不良ビットのアドレスを表す場合、前記切断されるべき電流溶断型ヒューズを指示するヒューズ切断信号を前記ヒューズ回路に出力するＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路
を更に備え、
前記ヒューズ回路は、
前記ヒューズ切断信号に応じて、前記切断されるべき電流溶断型ヒューズに前記ヒューズ切断用電流を流して、前記不良アドレス情報を前記複数の電流溶断型ヒューズに記録する
請求項２記載の半導体装置。
【請求項４】
前記メモリチップは、
前記データ格納領域がアクセスされるときの入力アドレスを表す入力アドレス情報と、前記複数の電流溶断型ヒューズに記録された前記不良アドレス情報との比較結果を出力するアドレス比較回路と、
前記入力アドレス情報と、前記入力アドレス情報と前記不良アドレス情報との不一致を表す前記比較結果とに応じて、前記データ格納領域をアクセスし、前記入力アドレス情報と、前記入力アドレス情報と前記不良アドレス情報との一致を表す前記比較結果とに応じて、前記冗長データ格納領域をアクセスするアドレス制御回路と
を更に備える請求項２又は３記載の半導体装置。
【請求項５】
前記ロジックチップは、
前記データ格納領域がアクセスされるときの入力アドレスを表す入力アドレス情報と、前記複数の電流溶断型ヒューズに記録された前記不良アドレス情報との比較結果を出力するアドレス比較回路
を更に備え、
前記メモリチップは、
前記入力アドレス情報と、前記入力アドレス情報と前記不良アドレス情報との不一致を表す前記比較結果とに応じて、前記データ格納領域をアクセスし、前記入力アドレス情報と、前記入力アドレス情報と前記不良アドレス情報との一致を表す前記比較結果とに応じて、前記冗長データ格納領域をアクセスするアドレス制御回路
を更に備える請求項２又は３記載の半導体装置。
【請求項６】
前記メモリチップと前記ロジックチップとをチップオンチップ構造にした請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、システムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ；以下、ＳＩＰ）型の半導体装置に関する。
【背景技術】
【０００２】
通常、複数のメモリセルを備えた大規模なメモリ回路と複雑なシステムを内蔵するロジック回路とを１チップ上に実現する場合、チップ面積が非常に大きくなる。このような場合、不良率が上がるために良品のチップコストが上がってしまう。このため、ＳＩＰ型半導体装置が採用されるようになってきている。ＳＩＰ型半導体装置とは、メモリ回路が搭載されたメモリチップと、ロジック回路が搭載されたロジックチップとを備え、これら別々のチップを組み合わせるようにパッケージに封止した半導体装置である。しかし、大規模なメモリ回路はＳＩＰ構造に組み立てる時に一部のメモリセルが不良になることもある。この場合では、メモリ回路に冗長メモリセルを更に備えておき、不良のメモリセルから冗長メモリセルに置き換えるリダンダンシ処理を行なうことでパッケージになってからの不良率を低減するようにしている。
【０００３】
このようなＳＩＰ型半導体装置が、第１従来例の半導体装置として、特開２００４−１５８０９８号公報に記載されている。第１従来例の半導体装置は、メモリ回路が搭載されたメモリチップと、ロジック回路とテスト回路とが搭載されたロジックチップとを具備している。メモリ回路はスペア部を備え、テスト回路はＢＩＳＴ機能を備えている。第１従来例の半導体装置では、ロジックチップ側のテスト回路によりメモリチップ（第１のメモリチップ）上のメモリ回路をテストし、不良ビットのアドレス（以下、不良アドレス情報とも称する）を別のメモリチップ（第２のメモリチップ）へ蓄積している（特開２００４−１５８０９８号公報の段落００２０参照）。そして、第１従来例の半導体装置では、別のメモリチップに蓄積された不良アドレス情報を参照して、テストされたメモリチップのスペア部をアクセスする。
また、特開２００４−１５８０９８号公報には、第１’従来例の半導体装置として、テストされるメモリチップ上のメモリ回路に不良アドレス情報を蓄積しても良い旨も記載されている。しかし、このメモリ回路はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）かＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が想定されており、このメモリ回路に不良アドレス情報を蓄積しておく場合、いずれも電源が入っていないと不良アドレス情報を記憶しておくことができない。
【０００４】
また、大面積チップに伴う不良率増加によるチップコスト増をいとわないならば、第２従来例の半導体装置が、特開２００４−７９５７１号公報に記載されている。第２従来例の半導体装置は、１チップ上にロジック回路とメモリ回路とが混載された混載チップと、その内部に不良アドレス情報を記録するヒューズ回路が搭載されたヒューズ回路チップとを具備している。このように、第２従来例の半導体装置では、この混載チップとは別のヒューズ回路チップ内のヒューズに不良アドレス情報を記録する。
また、特開２００４−７９５７１号公報には、第２’従来例の半導体装置として、混載チップとは別の不揮発性メモリが搭載されたチップに不良アドレス情報を記録することが記載されている。
【０００５】
【特許文献１】特開２００４−１５８０９８号公報
【特許文献２】特開２００４−７９５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、従来の半導体装置を紹介したが、第２及び第２’従来例の半導体装置では、チップコスト増となる混載チップを具備しているため、これを採用することは好ましくない。しかも、第１及び第２’従来例の半導体装置では、不良アドレス情報を記録するのに、メモリ回路がテストされるメモリチップとは別のメモリチップを用いるため、コスト増となり、これを採用することは好ましくない。
【０００７】
また、テストされるメモリ回路はＤＲＡＭかＳＲＡＭであって良く、かつＳＩＰ型のパッケージへ組み立て後にユーザ側でテストすることなく、見かけ上、不良メモリセルの無いデバイスを提供することが要求される。つまり、リダンダンシ処理後に電源を切って出荷するので、第１’従来例の半導体装置のように、テストされるメモリ回路（例えばＤＲＡＭ又はＳＲＡＭ）内に不良アドレス情報を記録する訳にはいかない。
【０００８】
更に、従来の半導体装置として、メモリチップと、不良アドレス情報を記録するためのレーザ切断型ヒューズが搭載されたロジックチップとを具備する第３従来例の半導体装置も考えられる。この第３従来例の半導体装置では、メモリチップは極限までチップサイズを小さくすることと、レーザ切断型ヒューズにレーザをあててそのレーザ切断型ヒューズを切断した場合のメモリチップのダメージを避けるために、レーザ切断型ヒューズをメモリチップ側に搭載せず、ロジックチップ側に搭載する。しかし、ロジックチップ上にメモリチップが配置されるようなＣＯＣ（チップ・オン・チップ）構造を採用する場合に、メモリチップの方がロジックチップよりチップサイズが大きいとロジックチップ側に搭載されたレーザ切断型ヒューズがメモリチップに隠れてしまう。また、第３従来例の半導体装置では、メモリチップとロジックチップとをパッケージに封止した後にメモリチップのメモリ回路をテストして不良アドレス情報を記録する場合、ロジックチップのレーザ切断型ヒューズにレーザをあてるため、メモリ回路やその他の回路がショートするような不具合が生じる可能性がある。従って、レーザ切断型ヒューズをロジックチップへ搭載することは好ましくない。
【０００９】
更に、従来の半導体装置として、メモリチップと、不揮発性メモリが搭載されたロジックチップとを具備する第４従来例の半導体装置も考えられる。しかし、第４従来例の半導体装置では、不良アドレス情報を記録するためにのみ不揮発性メモリをロジックチップへ搭載することは、製造工程数が増えるためにコストアップになってデバイス原価の上昇を招き、これを採用することは好ましくない。
【００１０】
以上のように、従来では、ロジックチップとメモリチップをパッケージへ組み立てた後に、見かけ上、不良のデータ格納領域（メモリセル、セクタ）の無い半導体装置を提供するために、コストアップによる装置原価の上昇を招くという課題がある。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の半導体装置は、データ格納領域と冗長データ格納領域とを有するメモリ回路（３３）を備えるメモリチップ（３０）と、前記データ格納領域を前記冗長データ格納領域へ置き換えるための不良アドレス情報（９−０〜９−１１）を記録する複数の電流溶断型ヒューズ（Ｆ０〜Ｆ１１）を備えるロジックチップ（２０）とを具備し、前記メモリチップ（３０）と前記ロジックチップ（２０）とをシステムインパッケージ構造にしている。
【発明の効果】
【００１３】
以上の構成により、本発明の半導体装置によれば、ロジックチップとメモリチップをパッケージへ組み立てた後に、見かけ上、不良のデータ格納領域（メモリセル、セクタ）の無い半導体装置を提供することができる。また、本発明の半導体装置によれば、従来例の半導体装置に比べて、装置原価を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、本発明の半導体装置について詳細に説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の構成を示している。第１実施形態による半導体装置は、ロジックチップ２０と、メモリチップ３０と、パッケージ基板４０とを具備している。
【００１６】
本発明の第１実施形態による半導体装置では、ロジックチップ２０上にメモリチップ３０が配置されるＣＯＣ（チップ・オン・チップ）構造が採用されている。ロジックチップ２０は、その上面に設けられた複数のロジックチップＣＯＣ接続パッド２１を備えている。メモリチップ３０は、その下面に設けられた複数のメモリチップＣＯＣ接続パッド３１を備えている。複数のロジックチップＣＯＣ接続パッド２１は、それぞれ複数のメモリチップＣＯＣ接続パッド３１に接続されている。
【００１７】
本発明の第１実施形態による半導体装置では、ロジックチップ２０とメモリチップ３０とをシステムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ；以下、ＳＩＰ）構造にしている。ロジックチップ２０は、その上面に設けられた複数のロジックチップ外部パッド２２を更に備えている。複数のロジックチップ外部パッド２２は、それぞれ複数の配線４１を介してパッケージ基板４０に接続されている。
【００１８】
図２に示されるように、ロジックチップ２０は、ロジック回路２３と、マルチプレクサであるアクセス制御回路２４と、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路２５と、レベルシフタ２７と、反転部２８と、ヒューズ回路２９とを更に備えている。ロジック回路２３は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を備えている。ＢＩＳＴ回路２５はレジスタ２６を備えている。
メモリチップ３０は、データ入出力回路３２と、メモリ回路３３と、アドレス制御回路３４と、アドレス比較回路３５とを更に備えている。データ入出力回路３２は、センスアンプ（図示省略）を備えている。
【００１９】
ロジック回路２３、ＢＩＳＴ回路２５は、アクセス制御回路２４に接続されている。アクセス制御回路２４は、ロジックチップＣＯＣ接続パッド２１、メモリチップＣＯＣ接続パッド３１を介して、データ入出力回路３２、アドレス制御回路３４、アドレス比較回路３５に接続されている。
ＢＩＳＴ回路２５は、レベルシフタ２７に接続されている。レベルシフタ２７は、反転部２８に接続されている。反転部２８は、ヒューズ回路２９に接続されている。ヒューズ回路２９は、ロジックチップＣＯＣ接続パッド２１、メモリチップＣＯＣ接続パッド３１を介して、アドレス比較回路３５に接続されている。
データ入出力回路３２は、メモリ回路３３に接続されている。アドレス制御回路３４は、メモリ回路３３、アドレス比較回路３５に接続されている。
ロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５は、ロジックチップ外部パッド２２を介して、テスタ５０に接続される。
【００２０】
テスタ５０は、テストモード信号１をロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に出力する。テストモード信号１は、通常動作モード、又は、テストモードを表す。通常動作モード、テストモードについては後述する。
テストモード信号１が通常動作モードを表す場合、ロジック回路２３、アクセス制御回路２４は、通常動作モードを実行する。テストモード信号１がテストモードを表す場合、ＢＩＳＴ回路２５、アクセス制御回路２４は、テストモードを実行する。
テストモード信号１は、通常動作モードを表す場合、ローレベルを示し、テストモードを表す場合、ハイレベルを示す。また、テスタ５０がロジックチップ外部パッド２２を介してロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に接続されていない場合、テストモード信号１がローレベルを表すため、ロジック回路２３、アクセス制御回路２４は、通常動作モードを実行する。
【００２１】
メモリ回路３３は、複数のデータ格納領域と、少なくとも１つの冗長データ格納領域とを備えている。ここで、複数のデータ格納領域をデータ格納領域３６−１〜３６−ｎ（ｎは１以上の整数）と表すものとする。また、少なくとも１つの冗長データ格納領域は２つ存在し、その冗長データ格納領域を冗長データ格納領域３７−１、３７−２と表すものとする。メモリ回路３３としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリが例示される。メモリ回路３３がＤＲＡＭ、ＳＲＡＭである場合、データ格納領域はメモリセルを表し、冗長データ格納領域は冗長メモリセルを表す。メモリ回路３３がフラッシュメモリである場合、データ格納領域はセクタを表し、冗長データ格納領域は冗長セクタを表す。データ格納領域３６−１〜３６−ｎ、冗長データ格納領域３７−１、３７−２のアドレスは、１２ビットにより表される。
【００２２】
反転部２８は、第１インバータ群と、第２インバータ群とを備えている。第１インバータ群は、１２個の第１インバータＩＶ０〜ＩＶ１１を含んでいる。第２インバータ群は、１２個の第２インバータ（図示省略）を含んでいる。
【００２３】
ヒューズ回路２９は、第１ヒューズ回路群と、第２ヒューズ回路群とを備えている。
第１ヒューズ回路群は、１２個の第１ヒューズ回路ＦＣ０〜ＦＣ１１を含んでいる。１２個の第１ヒューズ回路ＦＣ０〜ＦＣ１１は、それぞれ、第１インバータ群の１２個の第１インバータＩＶ０〜ＩＶ１１に接続されている。１２個の第１ヒューズ回路ＦＣ０〜ＦＣ１１は、それぞれ、１２個の第１電流溶断型ヒューズＦ０〜Ｆ１１を有している。不良のデータ格納領域がデータ格納領域３６−ｘ（ｘ＝１、２、…、ｎ）である場合、１２個の第１電流溶断型ヒューズＦ０〜Ｆ１１は、不良のデータ格納領域３６−ｘを冗長データ格納領域３７−１へ置き換えるための第１不良アドレス情報を記録する。
第２ヒューズ回路群は、１２個の第２ヒューズ回路（図示省略）を含んでいる。１２個の第２ヒューズ回路は、それぞれ、第２インバータ群の１２個の第２インバータに接続されている。１２個の第２ヒューズ回路は、それぞれ、１２個の第２電流溶断型ヒューズ（図示省略）を有している。不良のデータ格納領域がデータ格納領域３６−ｙ（ｙ＝１、２、…、ｎ、但し、ｘ≠ｙ）である場合、その１２個の第２電流溶断型ヒューズは、不良のデータ格納領域３６−ｙを冗長データ格納領域３７−２へ置き換えるための第２不良アドレス情報を記録する。
【００２４】
次に、図２を参照しながら、テストモードについて説明する。テストモードにおける処理は、救済アドレス記録処理と、アドレス置換処理（リダンダンシ処理）とを含んでいる。
【００２５】
まず、テストモードの救済アドレス記録処理について説明する。救済アドレス記録処理において、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−ｘをアクセスしてテストするときのアドレス、データ、情報の伝達経路は以下のようになる。
【００２６】
テストモードを表すテストモード信号１がロジックチップ２０内のロジックチップ外部パッド２２を介してＢＩＳＴ回路２５、アクセス制御回路２４に供給される。
ＢＩＳＴ回路２５は、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−１〜３６−ｎをアクセスしてテストする。まず、ＢＩＳＴ回路２５は、テストモードを表すテストモード信号１を受け付けたとき、その内部のレジスタ２６に記録された内容をリセットし、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−ｘのアドレスと、データのパターンとを生成する。
【００２７】
ロジックチップ２０において、ＢＩＳＴ回路２５は、データ格納領域３６−ｘのアドレスを表すアドレス情報（１２ビット）７−０〜７−１１と、書込データとしてデータ６とをアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報７−０〜７−１１をアドレス情報１１−０〜１１−１１として、メモリチップ３０内のアドレス制御回路３４にパラレルに出力する。アクセス制御回路２４は、ＢＩＳＴ回路２５からの書込データをデータ５として、メモリチップ３０内のデータ入出力回路３２にパラレルに出力する。
メモリチップ３０において、アドレス制御回路３４は、アクセス制御回路２４から供給されるアドレス情報１１−０〜１１−１１に応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、アクセス制御回路２４からの書込データをデータ格納領域３６−ｘに書き込む。
【００２８】
ロジックチップ２０において、ＢＩＳＴ回路２５は、データ格納領域３６−ｘのアドレスを表すアドレス情報７−０〜７−１１をアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報７−０〜７−１１をアドレス情報１１−０〜１１−１１として、メモリチップ３０内のアドレス制御回路３４にパラレルに出力する。
メモリチップ３０において、アドレス制御回路３４は、アクセス制御回路２４から供給されるアドレス情報１１−０〜１１−１１に応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、その内部のセンスアンプにより、データ格納領域３６−ｘから読出データを読み出し、データ５として、ロジックチップ２０内のアクセス制御回路２４にパラレルに出力する。
ロジックチップ２０において、アクセス制御回路２４は、データ入出力回路３２からの読出データをデータ６として、ＢＩＳＴ回路２５に出力する。
【００２９】
ロジックチップ２０内のＢＩＳＴ回路２５がデータ格納領域３６−ｘをアクセスした結果、書込データと読出データとが一致しない場合、データ格納領域３６−ｘのアドレスは、不良ビットのアドレスを表している。この場合、ＢＩＳＴ回路２５は、データ格納領域３６−ｘにおけるアドレス情報７−０〜７−１１を第１不良アドレス情報９−０〜９−１１としてレジスタ２６に記録する。
【００３０】
救済アドレス記録処理において、ＢＩＳＴ回路２５は、全てのデータ格納領域３６−１〜３６−ｎについてのアドレスとデータのパターンとを生成して、データ格納領域３６−１〜３６−ｎをテストする。
【００３１】
次に、テストモードのアドレス置換処理について説明する。アドレス置換処理において、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−ｘを冗長データ格納領域３７−１へ置き換えるときの情報の伝達経路は以下のようになる。
【００３２】
ロジックチップ２０において、ＢＩＳＴ回路２５は、レジスタ２６に記録された第１不良アドレス情報９−０〜９−１１を読み出し、ヒューズ切断信号８−０〜８−１１をレベルシフタ２７に出力する。ヒューズ切断信号８−０〜８−１１は、ローレベル、又は、ハイレベルを示し、電圧により表される。ヒューズ切断信号８−０〜８−１１は、それぞれ第１不良アドレス情報９−０〜９−１１に対応するように、ＢＩＳＴ回路２５によって設定される。例えば、第１不良アドレス情報９−０〜９−８が“０”を表し、第１不良アドレス情報９−９〜９−１１が“１”を表す場合、ヒューズ切断信号８−０〜８−８がローレベルに設定され、ヒューズ切断信号８−９〜８−１１がハイレベルに設定される。ハイレベルを示すヒューズ切断信号８−９〜８−１１は、それぞれ、ヒューズ回路２９内の第１電流溶断型ヒューズＦ０〜Ｆ１１のうち、切断されるべき第１電流溶断型ヒューズＦ９〜Ｆ１１を指示する。
【００３３】
ロジックチップ２０において、レベルシフタ２７は、ヒューズ切断信号８−０〜８−１１が表す電圧のレベルを、反転部２８の第１インバータ群を駆動するのに充分なレベルに上げる。この場合、第１インバータ群の第１インバータＩＶ０〜ＩＶ１１は、それぞれ、レベルシフタ２７からのヒューズ切断信号８−０〜８−１１を反転して、ヒューズ回路２９の第１ヒューズ回路群の第１ヒューズ回路ＦＣ０〜ＦＣ１１に出力する。
【００３４】
ロジックチップ２０において、第１ヒューズ回路ＦＣ０〜ＦＣ１１は、それぞれ、第１インバータＩＶ０〜ＩＶ１１からのヒューズ切断信号８−０〜８−１１に応じて動作する。この場合、第１ヒューズ回路ＦＣ９〜ＦＣ１１は、それぞれ、第１インバータＩＶ９〜ＩＶ１１からのヒューズ切断信号８−９〜８−１１がローレベルを表すときに、第１電流溶断型ヒューズＦ９〜Ｆ１１を切断するためのヒューズ切断用電流を、第１電流溶断型ヒューズＦ９〜Ｆ１１に流す。
第１電流溶断型ヒューズＦ０〜Ｆ１１のうち、切断されない第１電流溶断型ヒューズＦ０〜Ｆ８は、それぞれ、第１不良アドレス情報９−０〜９−８である“０”を表し、切断された第１電流溶断型ヒューズＦ９〜Ｆ１１は、それぞれ、第１不良アドレス情報９−９〜９−１１である“１”を表している。このようにして、ヒューズ回路２９の第１ヒューズ回路群（第１ヒューズ回路ＦＣ０〜ＦＣ１１）は、それぞれ、データ格納領域３６−ｘに対応する不良ビットのアドレスを表す第１不良アドレス情報９−０〜９−１１を、第１電流溶断型ヒューズＦ０〜Ｆ１１に記録する。
ヒューズ回路２９の第１ヒューズ回路群は、第１電流溶断型ヒューズＦ０〜Ｆ１１に記録された第１不良アドレス情報９−０〜９−１１をメモリチップ３０内のアドレス比較回路３５にパラレルに出力する。ここで、第１不良アドレス情報９−０〜９−１１は、上記のアドレス情報１１−０〜１１−１１とは異なるバスに出力される。
【００３５】
ここで、ロジックチップ２０内のＢＩＳＴ回路２５がデータ格納領域３６−ｙをアクセスした結果、書込データと読出データとが一致しない場合、ロジックチップ２０内のＢＩＳＴ回路２５、反転部２８の第２インバータ群、ヒューズ回路２９の第２ヒューズ回路群によって、不良のデータ格納領域３６−ｙにおける第２不良アドレス情報が第２ヒューズ回路群の第２電流溶断型ヒューズに記録される。
ヒューズ回路２９の第２ヒューズ回路群は、第２電流溶断型ヒューズに記録された第２不良アドレス情報をメモリチップ３０内のアドレス比較回路３５にパラレルに出力する。
【００３６】
次に、図２を参照しながら、通常動作モードについて説明する。
【００３７】
通常動作モードを表すテストモード信号１がロジックチップ外部パッド２２を介してＢＩＳＴ回路２５、アクセス制御回路２４に供給される。
ロジックチップ２０内のロジック回路２３は、通常動作モードを表すテストモード信号１を受け付けたとき、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−１〜３６−ｎをアクセスすることができる。
【００３８】
通常動作モードにおいて、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−ｘに書込データを書き込むときの入力アドレス、データ、情報の伝達経路は以下のようになる。
【００３９】
ロジックチップ２０において、ロジック回路２３は、データ格納領域３６−ｘの入力アドレスを表す入力アドレス情報（１２ビット）２−０〜２−１１と、書込データとしてデータ４をアクセス制御回路２４に出力する。アクセス制御回路２４は、入力アドレス情報２−０〜２−１１を入力アドレス情報３−０〜３−１１として、メモリチップ３０内のアドレス制御回路３４、アドレス比較回路３５にパラレルに出力する。ここで、入力アドレス情報３−０〜３−１１は、上記のアドレス情報１１−０〜１１−１１と同じバスに出力される。アクセス制御回路２４は、ＢＩＳＴ回路２５からの書込データをデータ５として、メモリチップ３０内のデータ入出力回路３２にパラレルに出力する。
【００４０】
メモリチップ３０において、アドレス比較回路３５には、ヒューズ回路２９の第１電流溶断型ヒューズＦ０〜Ｆ１１に記録された第１不良アドレス情報９−０〜９−１１が供給され、ヒューズ回路２９の第２電流溶断型ヒューズに記録された第２不良アドレス情報が供給されている。また、アドレス比較回路３５には、アクセス制御回路２４からの入力アドレス情報３−０〜３−１１が供給される。
アドレス比較回路３５は、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１との比較結果である第１比較結果信号１０をアドレス制御回路３４に出力する。第１比較結果信号１０は、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが不一致である場合、“０”を表し、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが一致している場合、“１”を表している。
また、アドレス比較回路３５は、入力アドレス情報３−０〜３−１１と第２不良アドレス情報との比較結果である第２比較結果信号をアドレス制御回路３４に出力する。第２比較結果信号は、入力アドレス情報３−０〜３−１１と第２不良アドレス情報とが不一致である場合、“０”を表し、入力アドレス情報３−０〜３−１１と第２不良アドレス情報とが一致している場合、“１”を表している。
【００４１】
例えば、第１比較結果信号１０、第２比較結果信号が“０”を表している。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０、第２比較結果信号“０”とに応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、アクセス制御回路２４からの書込データをデータ格納領域３６−ｘに書き込む。
【００４２】
一方、第１比較結果信号１０が“１”を表している。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０“１”とに応じて、冗長データ格納領域３７−１を選択する。データ入出力回路３２は、アクセス制御回路２４からの書込データを冗長データ格納領域３７−１に書き込む。
【００４３】
通常動作モードにおいて、メモリチップ３０内のメモリ回路３３のデータ格納領域３６−ｘから読出データを読み出すときの入力アドレス、データ、情報の伝達経路は以下のようになる。
【００４４】
ロジックチップ２０において、ロジック回路２３は、データ格納領域３６−ｘの入力アドレスを表す入力アドレス情報２−０〜２−１１をアクセス制御回路２４に出力する。アクセス制御回路２４は、入力アドレス情報２−０〜２−１１を入力アドレス情報３−０〜３−１１として、メモリチップ３０内のアドレス制御回路３４、アドレス比較回路３５にパラレルに出力する。
【００４５】
メモリチップ３０において、アドレス比較回路３５は、上記と同じ動作を行なう。即ち、アドレス比較回路３５は、第１比較結果信号１０、第２比較結果信号をアドレス制御回路３４に出力する。
【００４６】
例えば、第１比較結果信号１０、第２比較結果信号が“０”を表している。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０、第２比較結果信号“０”とに応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、その内部のセンスアンプにより、データ格納領域３６−ｘから読出データを読み出し、データ５として、ロジックチップ２０内のアクセス制御回路２４にパラレルに出力する。
ロジックチップ２０において、アクセス制御回路２４は、データ入出力回路３２からの読出データをデータ４として、ロジック回路２３に出力する。
【００４７】
一方、第１比較結果信号１０が“１”を表している。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０“１”とに応じて、冗長データ格納領域３７−１を選択する。データ入出力回路３２は、その内部のセンスアンプにより、冗長データ格納領域３７−１から読出データを読み出し、データ５として、ロジックチップ２０内のアクセス制御回路２４にパラレルに出力する。
ロジックチップ２０において、アクセス制御回路２４は、データ入出力回路３２からの読出データをデータ４として、ロジック回路２３に出力する。
【００４８】
このように、本発明の第１実施形態による半導体装置では、テストモードにおいて、ロジックチップ２０側のＢＩＳＴ回路２５によりメモリチップ３０側のメモリ回路３３をテストし、データ格納領域３６−ｘを冗長データ格納領域３７−１へ置き換えるための不良アドレス情報９−０〜９−１１をロジックチップ２０側の第１ヒューズ回路ＦＣ０〜ＦＣ１１によりロジックチップ２０側の第１電流溶断型ヒューズＦ０〜Ｆ１１に記録している。その結果、通常動作モードにおいて、メモリチップ３０側のアドレス制御回路３４は、供給される入力アドレス情報３−０〜３−１１と、第１電流溶断型ヒューズＦ０〜Ｆ１１に記録された不良アドレス情報９−０〜９−１１とが一致していない場合、データ格納領域３６−ｘをアクセスし、上記の入力アドレス情報３−０〜３−１１と上記の不良アドレス情報９−０〜９−１１とが一致している場合、冗長データ格納領域３７−１をアクセスすることができる。
【００４９】
ヒューズ回路２９の詳細について説明する。ここで、回路例として、ヒューズ回路２９の第１ヒューズ回路群の１ビット分の第１ヒューズ回路ＦＣｉ（ｉ＝０、１、…、１１）の詳細について説明する。
【００５０】
図３に示されるように、第１ヒューズ回路ＦＣｉは、上述のように第１電流溶断型ヒューズＦｉを有し、更に、Ｎ型トランジスタであるヒューズ切断用トランジスタＦＴｒｉと、判定回路ＦＪｉとを有している。
第１電流溶断型ヒューズＦｉの両端子のうちの第１端子Ｆｉ−Ａは、端子ＴＡに接続されている。ヒューズ切断用トランジスタＦＴｒｉのドレインは、第１電流溶断型ヒューズＦｉの両端子のうちの第２端子Ｆｉ−Ｂと、判定回路ＦＪｉの入力端子ＴＣとに接続されている。ヒューズ切断用トランジスタＦＴｒｉのゲートは端子ＴＢに接続され、ヒューズ切断用トランジスタＦＴｒｉのソースは接地されている。
端子ＴＡには、テストモードの救済アドレス記録処理、通常動作モードのときに、接地電圧が供給され、テストモードのアドレス置換処理のときに、テストモード電圧（例示；３〜４Ｖ）が供給される。端子ＴＢには、通常動作モードのときに接地電圧が供給され、テストモードのアドレス置換処理のときに第１電流溶断型ヒューズＦｉを切断する場合、テストモード電圧が供給される。
【００５１】
図４に示されるように、第１電流溶断型ヒューズＦｉは、埋め込み銅配線によって形成された複数のヒューズ部分Ｆｉ−１〜Ｆｉ−７を含んでいる。ヒューズ部分Ｆｉ−１の一端部は上記の第１端子Ｆｉ−Ａである。ヒューズ部分Ｆｉ−１の他端部は、ヒューズ部分Ｆｉ−１とヒューズ部分Ｆｉ−２とが垂直に設けられるように、ヒューズ部分Ｆｉ−２の一端部に接続されている。ヒューズ部分Ｆｉ−２の他端部は、ヒューズ部分Ｆｉ−２とヒューズ部分Ｆｉ−３とが垂直に設けられ、且つ、ヒューズ部分Ｆｉ−１とヒューズ部分Ｆｉ−３とが向かい合うように、ヒューズ部分Ｆｉ−３の一端部に接続されている。ヒューズ部分Ｆｉ−３の他端部は、ヒューズ部分Ｆｉ−１とヒューズ部分Ｆｉ−４とが向かい合うように、ヒューズ部分Ｆｉ−４の一端部に接続されている。ヒューズ部分Ｆｉ−４の他端部は、ヒューズ部分Ｆｉ−１とヒューズ部分Ｆｉ−５とが向かい合うように、ヒューズ部分Ｆｉ−５の一端部に接続されている。ヒューズ部分Ｆｉ−５の他端部は、ヒューズ部分Ｆｉ−５とヒューズ部分Ｆｉ−６とが垂直に設けられるように、ヒューズ部分Ｆｉ−６の一端部に接続されている。ヒューズ部分Ｆｉ−６の他端部は、ヒューズ部分Ｆｉ−６とヒューズ部分Ｆｉ−７とが垂直に設けられ、且つ、ヒューズ部分Ｆｉ−３、Ｆｉ−４、Ｆｉ−５とヒューズ部分Ｆｉ−７とが向かい合うように、ヒューズ部分Ｆｉ−７の一端部に接続されている。ヒューズ部分Ｆｉ−７の他端部は上記の第２端子Ｆｉ−Ｂである。
ヒューズ部分Ｆｉ−４の直径は、ヒューズ部分Ｆｉ−１〜Ｆｉ−３、Ｆｉ−５〜Ｆｉ−７の直径より小さい。テストモードのアドレス置換処理のときに端子Ｂにテストモード電圧が供給された場合、ヒューズ切断用トランジスタＦＴｒｉがオンし、第１電流溶断型ヒューズＦｉとヒューズ切断用トランジスタＦＴｒｉに上記のヒューズ切断用電流が流れ、ヒューズ部分Ｆｉ−４は切断される。
【００５２】
１ビット分の第１ヒューズ回路ＦＣｉ（ｉ＝０、１、…、１１）内の判定回路ＦＪｉの詳細について説明する。
【００５３】
図５に示されるように、判定回路ＦＪｉは、インバータ６１、６６、６７と、Ｐ型トランジスタであるトランジスタ６２、６４、６５と、Ｎ型トランジスタであるトランジスタ６３とを有している。トランジスタ６２とトランジスタ６３はインバータ６８を構成している。インバータ６１の入力端子は、端子ＩＮＩＴに接続されている。インバータ６１の出力端子は、インバータ６８の入力端子に接続されている。インバータ６８のトランジスタ６３のソースは、上記の判定回路ＦＪｉの入力端子ＴＣに接続されている。インバータ６８のトランジスタ６２のソースとトランジスタ６４のソースには、電源電圧が供給される。トランジスタ６４のドレインは、トランジスタ６５のソースに接続されている。トランジスタ６５のドレインは、インバータ６８の出力端子と、インバータ６６の入力端子とに接続されている。インバータ６６の出力端子は、トランジスタ６４、６５のゲートと、インバータ６７の入力端子とに接続されている。インバータ６７の出力端子は、判定回路ＦＪｉの出力端子ＴＤに接続されている。
【００５４】
テスタ５０は、テストモードを表すテストモード信号１をロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に出力するときに、ハイレベルを示す判定制御信号を、ロジックチップ外部パッド２２を介して、ヒューズ回路２９内の判定回路ＦＪｉの端子ＩＮＩＴに出力する。このとき、判定回路ＦＪｉは、図６に示される初期化処理を行なう。初期化処理では、判定回路ＦＪｉは、ハイレベルを示す判定制御信号に応じて、ハイレベルを示す“１”を出力端子ＴＤに出力する。
テスタ５０は、通常動作モードを表すテストモード信号１をロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に出力するときに、ローレベルを示す判定制御信号を、ロジックチップ外部パッド２２を介して、ヒューズ回路２９内の判定回路ＦＪｉの端子ＩＮＩＴに出力する。このとき、判定回路ＦＪｉは、図６に示される判定処理を行なう。また、テスタ５０がロジックチップ外部パッド２２を介してロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に接続されていない場合、判定制御信号がローレベルを示すため、判定回路ＦＪｉは、判定処理を実行する。判定処理では、判定回路ＦＪｉは、第１電流溶断型ヒューズＦｉが切断されているか否かを判定する。判定回路ＦＪｉは、第１電流溶断型ヒューズＦｉが切断されていない場合、ローレベルを示す“０”を第１不良アドレス情報として出力端子ＴＤに出力し、第１電流溶断型ヒューズＦｉが切断された場合、ハイレベルを示す“１”を第１不良アドレス情報として出力端子ＴＤに出力する。
【００５５】
反転部２８の詳細について説明する。ここで、回路例として、反転部２８の第１インバータ群の１ビット分の第１インバータＩＶｉ（ｉ＝０、１、…、１１）の詳細について説明する。
【００５６】
図７に示されるように、第１インバータＩＶｉは、Ｐ型トランジスタであるトランジスタ７１と、Ｎ型トランジスタであるトランジスタ７２とを有している。トランジスタ７１、７２のゲートは、レベルシフタ２７に接続されている。トランジスタ７２のソースは接地されている。トランジスタ７１のドレインとトランジスタ７２のドレインは、ヒューズ回路２９内の端子ＴＢに接続されている。
ロジックチップ２０内のロジックチップ外部パッド２２は、ヒューズ切断用電源端子ＴＦを含んでいる。ヒューズ切断用電源端子ＴＦは、ヒューズ回路２９内の端子ＴＡと、反転部２８の第１インバータ群の第１インバータＩＶｉのトランジスタ７１のソースとに接続されている。
【００５７】
ＢＩＳＴ回路２５は、テストモードの救済アドレス記録処理を終了したときに、救済アドレス記録完了信号をテスタ５０に出力する。テスタ５０は、救済アドレス記録完了信号に応じて、テストモードのアドレス置換処理を実行するための上記のテストモード電圧をヒューズ切断用電源端子ＴＦに供給する。テスタ５０は、通常動作モードのときに、接地電圧をヒューズ切断用電源端子ＴＦに供給する。
テストモードのアドレス置換処理のときに、ＢＩＳＴ回路２５が、ローレベルを示すヒューズ切断信号８−ｉを、レベルシフタ２７を介して出力した場合、第１インバータＩＶｉは、ハイレベル（３〜４Ｖ）を示すテストモード電圧を端子ＴＢに出力する。この場合、ヒューズ切断用トランジスタＦＴｒｉがオフしているため、ヒューズ回路２９内の第１電流溶断型ヒューズＦｉとヒューズ切断用トランジスタＦＴｒｉに上記のヒューズ切断用電流が流れない。
テストモードのアドレス置換処理のときに、ＢＩＳＴ回路２５が、ハイレベルを示すヒューズ切断信号８−ｉを、レベルシフタ２７を介して出力した場合、第１インバータＩＶｉは、ローレベルを示すテストモード電圧を端子ＴＢに出力し、ヒューズ切断用トランジスタＦＴｒｉがオンする。このとき、ヒューズ回路２９内の第１電流溶断型ヒューズＦｉとヒューズ切断用トランジスタＦＴｒｉに上記のヒューズ切断用電流が流れ、第１電流溶断型ヒューズＦｉのヒューズ部分Ｆｉ−４が切断される。
【００５８】
判定回路ＦＪｉの出力端子ＴＤは、ロジックチップＣＯＣ接続パッド２１、メモリチップＣＯＣ接続パッド３１を介して、アドレス比較回路３５に接続されている。ここで、アドレス比較回路３５の詳細について説明する。
【００５９】
図８に示されるように、アドレス比較回路３５は、排他的ＯＲゲート８１−０〜８１−１１と、多入力ＡＮＤゲート８７とを有している。多入力ＡＮＤゲート８７は、ＡＮＤゲート８２〜８６を含んでいる。排他的ＯＲゲート８１−０〜８１−１１の第１入力端子は、ロジックチップＣＯＣ接続パッド２１、メモリチップＣＯＣ接続パッド３１を介して、アクセス制御回路２４に接続されている。排他的ＯＲゲート８１−０〜８１−１１の第２入力端子は、ヒューズ回路２９内の第１ヒューズ回路ＦＣ０〜ＦＣ１１の判定回路ＦＪ０〜ＦＪ１１の出力端子ＴＤに接続されている。排他的ＯＲゲート８１−０〜８１−２、８１−３〜８１−５、８１−６〜８１−８、８１−９〜８１−１１の出力端子は、それぞれ、ＡＮＤゲート８２、８３、８４、８５の入力端子に接続されている。ＡＮＤゲート８２、８３、８４、８５の出力端子は、ＡＮＤゲート８６の入力端子に接続されている。ＡＮＤゲート８６の出力端子は、アドレス制御回路３４に接続されている。
【００６０】
アクセス制御回路２４は、通常動作モードのときに、ローレベル“０”又はハイレベル“１”を示す入力アドレス情報３−０〜３−１１を、それぞれ、アドレス比較回路３５の排他的ＯＲゲート８１−０〜８１−１１の第１入力端子に出力する。上述のように、ヒューズ回路２９内の第１ヒューズ回路ＦＣ０〜ＦＣ１１の判定回路ＦＪ０〜ＦＪ１１は、ローレベル“０”又はハイレベル“１”を示す第１不良アドレス情報９−０〜９−１１を、それぞれ、アドレス比較回路３５の排他的ＯＲゲート８１−０〜８１−１１の第２入力端子に出力する。
排他的ＯＲゲート８１−０〜８１−１１は、それぞれ、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが一致していない場合、ローレベルを示す“０”を多入力ＡＮＤゲート８７に出力する。排他的ＯＲゲート８１−０〜８１−１１は、それぞれ、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが一致している場合、ハイレベルを示す“１”を多入力ＡＮＤゲート８７に出力する。
排他的ＯＲゲート８１−０〜８１−１１からの出力のうち、少なくとも１つの出力がローレベル“０”を示す。即ち、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが不一致である。この場合、多入力ＡＮＤゲート８７は、ローレベル“０”を表す第１比較結果信号１０をアドレス制御回路３４に出力する。
排他的ＯＲゲート８１−０〜８１−１１からの出力が全てハイレベル“１”を示す。即ち、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが一致している。この場合、多入力ＡＮＤゲート８７は、ハイレベル“１”を表す第１比較結果信号１０をアドレス制御回路３４に出力する。
【００６１】
図９は、本発明の第１実施形態による半導体装置の動作として、テストモードの救済アドレス記録処理を示すフローチャートである。
【００６２】
テスタ５０は、テストモードを表すテストモード信号１をロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に出力する。このとき、テスタ５０は、ハイレベルを示す判定制御信号を、ヒューズ回路２９内の判定回路ＦＪ０〜ＦＪ１１の端子ＩＮＩＴに出力する。ＢＩＳＴ回路２５は、テストモードを表すテストモード信号１を受け付けたとき、その内部のレジスタ２６に記録された内容をリセットする（図９のステップＳ１）。
【００６３】
ＢＩＳＴ回路２５は、メモリ回路３３のデータ格納領域３６−１〜３６−ｎのアドレスと、データのパターンとを生成する（図９のステップＳ２）。
【００６４】
ＢＩＳＴ回路２５は、データ格納領域３６−ｘのアドレスを表すアドレス情報７−０〜７−１１と、書込データ（データ６）とをアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報１１−０〜１１−１１（アドレス情報７−０〜７−１１）をアドレス制御回路３４にパラレルに出力する。アクセス制御回路２４は、ＢＩＳＴ回路２５からの書込データ（データ５）をデータ入出力回路３２にパラレルに出力する。アドレス制御回路３４は、アクセス制御回路２４から供給されるアドレス情報１１−０〜１１−１１に応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、アクセス制御回路２４からの書込データをデータ格納領域３６−ｘに書き込む（図９のステップＳ３）。
【００６５】
次に、ＢＩＳＴ回路２５は、データ格納領域３６−ｘのアドレスを表すアドレス情報７−０〜７−１１をアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報１１−０〜１１−１１（アドレス情報７−０〜７−１１）をアドレス制御回路３４にパラレルに出力する。アドレス制御回路３４は、アクセス制御回路２４から供給されるアドレス情報１１−０〜１１−１１に応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、その内部のセンスアンプにより、データ格納領域３６−ｘから読出データ（データ５）を読み出し、ロジックチップ２０内のアクセス制御回路２４にパラレルに出力する。アクセス制御回路２４は、データ入出力回路３２からの読出データ（データ６）をＢＩＳＴ回路２５に出力する（図９のステップＳ４）。
【００６６】
ＢＩＳＴ回路２５は、データ格納領域３６−ｘをアクセスしたときの書込データと読出データとを比較・照合する（図９のステップＳ５）。
【００６７】
データ格納領域３６−ｘをアクセスしたときの書込データと読出データとが一致しない。この場合、データ格納領域３６−ｘのアドレスは、不良ビットのアドレスを表しているため、ＢＩＳＴ回路２５は、データ格納領域３６−ｘにおけるアドレス情報７−０〜７−１１を第１不良アドレス情報９−０〜９−１１としてレジスタ２６に記録する（図９のステップＳ６）。
ＢＩＳＴ回路２５は、全てのデータ格納領域３６−１〜３６−ｎについてテストを実行していない場合（図９のステップＳ７−ＮＯ）、次のデータ格納領域についてステップＳ２を実行する。ＢＩＳＴ回路２５は、全てのデータ格納領域３６−１〜３６−ｎについてテストを実行した場合（図９のステップＳ７−ＹＥＳ）、救済アドレス記録処理を終了する。
【００６８】
一方、データ格納領域３６−ｘをアクセスしたときの書込データと読出データとが一致する。この場合、ＢＩＳＴ回路２５は、上記のステップＳ７を実行する。
【００６９】
図１０は、本発明の第１実施形態による半導体装置の動作として、テストモードのアドレス置換処理を示すフローチャートである。
【００７０】
ＢＩＳＴ回路２５は、救済アドレス記録処理を終了したときに、救済アドレス記録完了信号をテスタ５０に出力する。テスタ５０は、救済アドレス記録完了信号に応じて、テストモード電圧をヒューズ切断用電源端子ＴＦに供給する（図１０のステップＳ１１）。
【００７１】
ＢＩＳＴ回路２５は、レジスタ２６に記録された第１不良アドレス情報９−０〜９−１１として、例えば第１不良アドレス情報９−０〜９−８“０”、９−９〜９−１１“１”を読み出し、ヒューズ切断信号８−０〜８−１１として、ヒューズ切断信号８−０〜８−８（ローレベル）、８−９〜８−１１（ハイレベル）を、レベルシフタ２７を介して、反転部２８の第１インバータ群の第１インバータＩＶ０〜ＩＶ１１に出力する。第１インバータＩＶ０〜ＩＶ１１は、ヒューズ切断信号８−０〜８−１１を反転して、ヒューズ回路２９の第１ヒューズ回路群の第１ヒューズ回路ＦＣ０〜ＦＣ１１に出力する（図１０のステップＳ１２）。
【００７２】
第１ヒューズ回路ＦＣ０〜ＦＣ１１のうちの第１ヒューズ回路ＦＣ９〜ＦＣ１１は、それぞれ、第１インバータＩＶ９〜ＩＶ１１からのヒューズ切断信号８−９〜８−１１（ローレベル）に応じて、第１電流溶断型ヒューズＦ９〜Ｆ１１にヒューズ切断用電流を流して、第１電流溶断型ヒューズＦ９〜Ｆ１１を切断する（図１０のステップＳ１３）。
【００７３】
図１１は、本発明の第１実施形態による半導体装置の動作として、通常動作モードを示すフローチャートである。
【００７４】
テスタ５０は、通常動作モードを表すテストモード信号１をロジック回路２３、アクセス制御回路２４、ＢＩＳＴ回路２５に出力する。このとき、テスタ５０は、ローレベルを示す判定制御信号を、ヒューズ回路２９内の判定回路ＦＪ０〜ＦＪ１１の端子ＩＮＩＴに出力する。テスタ５０は、接地電圧（ＧＮＤ）をヒューズ切断用電源端子ＴＦに供給する（図１１のステップＳ２１）。
【００７５】
判定回路ＦＪ０〜ＦＪ１１は、それぞれ、ローレベルを示す判定制御信号を受け付けたとき、判定処理として、第１電流溶断型ヒューズＦ０〜Ｆ１１が切断されているか否かを判定する。判定回路ＦＪ０〜ＦＪ８は、それぞれ、第１電流溶断型ヒューズＦ０〜Ｆ８が切断されていないため、ローレベルを示す“０”を第１不良アドレス情報としてアドレス比較回路３５に出力する。判定回路ＦＪ９〜ＦＪ１１は、それぞれ、第１電流溶断型ヒューズＦ９からＦ１１が切断されたため、ハイレベルを示す“１”を第１不良アドレス情報としてアドレス比較回路３５に出力する（図１１のステップＳ２２）。
【００７６】
ロジック回路２３は、通常動作モードを表すテストモード信号１を受け付けたとき、メモリ回路３３のデータ格納領域３６−ｘをアクセス（書込命令、読出命令）することが可能である。ロジック回路２３は、データ格納領域３６−ｘの入力アドレスを表す入力アドレス情報２−０〜２−１１をアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報３−０〜３−１１（アドレス情報２−０〜２−１１）をアドレス制御回路３４、アドレス比較回路３５にパラレルに出力する。アドレス比較回路３５には、ヒューズ回路２９の判定回路ＦＪ０〜ＦＪ１１からの第１不良アドレス情報９−０〜９−１１が供給され、アクセス制御回路２４からの入力アドレス情報３−０〜３−１１が供給される（図１１のステップＳ２３）。
【００７７】
アドレス比較回路３５は、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とを比較する（図１１のステップＳ２４）。
【００７８】
入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが不一致である場合（図１１のステップＳ２４−ＮＯ）、アドレス比較回路３５は、“０”を表す第１比較結果信号１０をアドレス制御回路３４に出力する。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０“０”とに応じて、データ格納領域３６−ｘをアクセスする（図１１のステップＳ２５）。その後、電源が切られていない場合（図１１のステップＳ２７−ＮＯ）、データ格納領域３６−１〜３６−ｎのいずれかについてステップＳ２３が実行され、電源が切られた場合（図１１のステップＳ２７−ＹＥＳ）、通常動作処理が終了する。
【００７９】
入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが一致している場合（図１１のステップＳ２４−ＹＥＳ）、アドレス比較回路３５は、“１”を表す第１比較結果信号１０をアドレス制御回路３４に出力する。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０“１”とに応じて、冗長データ格納領域３７−１をアクセスする（図１１のステップＳ２６）。その後、電源が切られていない場合（図１１のステップＳ２７−ＮＯ）、データ格納領域３６−１〜３６−ｎのいずれかについてステップＳ２３が実行され、電源が切られた場合（図１１のステップＳ２７−ＹＥＳ）、通常動作処理が終了する。
【００８０】
以上の説明により、本発明の第１実施形態による半導体装置では、テストモードにおいて、ロジックチップ２０側のＢＩＳＴ回路２５によりメモリチップ３０側のメモリ回路３３をテストし、データ格納領域３６−ｘを冗長データ格納領域３７−１へ置き換えるための不良アドレス情報９−０〜９−１１をロジックチップ２０側の第１ヒューズ回路ＦＣ０〜ＦＣ１１によりロジックチップ２０側の第１電流溶断型ヒューズＦ０〜Ｆ１１に記録する。
これにより、本発明の第１実施形態による半導体装置によれば、ロジックチップ２０とメモリチップ３０をパッケージへ組み立てた後に、見かけ上、不良のデータ格納領域（メモリセル、セクタ）の無い半導体装置を提供することができる。
【００８１】
第２及び第２’従来例の半導体装置では、混載チップ側のメモリ回路がテストされた結果、不良アドレス情報をヒューズ回路チップ側のヒューズ回路に記録する。このため、第２及び第２’従来例の半導体装置では、混載チップによりチップ面積やチップコストが上昇し、チップコストの上昇に伴い、その半導体装置の原価が高くなってしまう。
これに対して、本発明の第１実施形態による半導体装置では、メモリチップ３０側のメモリ回路３３がテストされた結果、不良アドレス情報９−０〜９−１１をロジックチップ２０側の第１ヒューズ回路ＦＣ０〜ＦＣ１１（第１電流溶断型ヒューズＦ０〜Ｆ１１）に記録する。このため、本発明の第１実施形態による半導体装置では、第２及び第２’従来例の半導体装置に比べて、装置原価を低減することができる。
【００８２】
第１及び第２’従来例の半導体装置では、メモリ回路がテストされるメモリチップとは別のメモリチップに不良アドレス情報を記録する。このため、第１及び第２’従来例の半導体装置では、別のメモリチップにより装置の面積やチップコストが上昇し、チップコストの上昇に伴い、その半導体装置の原価が高くなってしまう。
これに対して、本発明の第１実施形態による半導体装置では、上述のように、ロジックチップ２０（第１電流溶断型ヒューズＦ０〜Ｆ１１）に不良アドレス情報９−０〜９−１１を記録する。このため、本発明の第１実施形態による半導体装置では、第１及び第２’従来例の半導体装置に比べて、装置原価を低減することができる。
【００８３】
第４従来例の半導体装置では、ロジックチップ側の不揮発性メモリに不良アドレス情報を記録する。
これに対して、本発明の第１実施形態による半導体装置では、上述のように、ロジックチップ２０側の第１電流溶断型ヒューズＦ０〜Ｆ１１に不良アドレス情報９−０〜９−１１を記録する。本発明の第１実施形態による半導体装置では、不良のデータ格納領域を記録したい数だけ電流溶断型ヒューズとそれに伴うヒューズ回路を製造すればよいので、不揮発性メモリよりも製品単価や製造工程数において安価である。このため、本発明の第１実施形態による半導体装置では、第４従来例の半導体装置に比べて、装置原価を低減することができる。
【００８４】
第１’従来例の半導体装置では、テストされるメモリ回路（例えばＤＲＡＭ又はＳＲＡＭ）内に不良アドレス情報を記録する。
これに対して、本発明の第１実施形態による半導体装置では、上述のように、ロジックチップ２０側の第１電流溶断型ヒューズＦ０〜Ｆ１１に不良アドレス情報９−０〜９−１１を記録する。このため、本発明の第１実施形態による半導体装置では、テストモード（救済アドレス記録処理、アドレス置換処理）を実行した後に電源を切って出荷することができる。
【００８５】
第３従来例の半導体装置では、ロジックチップ側のレーザ切断型ヒューズに不良アドレス情報を記録する。このため、第３従来例の半導体装置では、メモリチップとロジックチップとをパッケージに封止した後にメモリチップのメモリ回路をテストして不良アドレス情報を記録する場合、ロジックチップのレーザ切断型ヒューズにレーザをあてるため、メモリ回路やその他の回路がショートするような不具合が生じる可能性がある。
これに対して、本発明の第１実施形態による半導体装置では、上述のように、ロジックチップ２０側の第１電流溶断型ヒューズＦ０〜Ｆ１１に不良アドレス情報９−０〜９−１１を記録する。本発明の第１実施形態による半導体装置では、メモリチップ３０とロジックチップ２０とをパッケージに封止した後にメモリチップ２０のメモリ回路３３をテストして不良アドレス情報９−０〜９−１１を記録する場合、レーザを用いないため、メモリ回路３３やその他の回路がショートするような不具合が生じない。このように、本発明の第１実施形態による半導体装置では、メモリチップ３０とロジックチップ２０とをパッケージに封止した後にメモリチップ２０のメモリ回路３３をテストすることができる。
【００８６】
（第２実施形態）
図１２は、本発明の第２実施形態による半導体装置の構成を示している。第２実施形態では、第１実施形態と重複する説明を省略する。この第２実施形態による半導体装置では、アドレス比較回路３５は、メモリチップ３０に備えられているのではなく、ロジックチップ２０に備えられていてもよい。この場合、アドレス比較回路３５は、ロジックチップ２０内でアクセス制御回路２４、ヒューズ回路２９に接続されている。また、アドレス比較回路３５は、ロジックチップＣＯＣ接続パッド２１、メモリチップＣＯＣ接続パッド３１を介して、メモリチップ３０内のアドレス制御回路３４に接続されている。
【００８７】
本発明の第２実施形態による半導体装置の動作・効果については、第１実施形態と同じである。
【００８８】
（第３実施形態）
図１３は、本発明の第３実施形態による半導体装置の構成を示している。第３実施形態では、第１実施形態と重複する説明を省略する。この第３実施形態による半導体装置では、ＢＩＳＴ回路２５とレベルシフタ２７と反転部２８との機能がテスタ５０に備えられている。この場合、図１４に示されるように、ヒューズ回路２９の端子ＴＡ、ＴＢは、ロジックチップ外部パッド２２を介して、テスタ５０に接続されている。
【００８９】
本発明の第３実施形態による半導体装置の動作について説明する。
【００９０】
まず、テストモードの救済アドレス記録処理について説明する。
【００９１】
テスタ５０は、テストモードを表すテストモード信号１をアクセス制御回路２４に出力する。このとき、テスタ５０は、ハイレベルを示す判定制御信号を、ヒューズ回路２９内の判定回路ＦＪ０〜ＦＪ１１の端子ＩＮＩＴに出力する。ここで、テスタ５０は、テストモードを表すテストモード信号１を出力するとき、テスタ５０内のレジスタに記録された内容をリセットする（図９のステップＳ１）。
【００９２】
テスタ５０は、メモリ回路３３のデータ格納領域３６−１〜３６−ｎのアドレスと、データのパターンとを生成する（図９のステップＳ２）。
【００９３】
テスタ５０は、データ格納領域３６−ｘのアドレスを表すアドレス情報７−０〜７−１１と、書込データ（データ６）とをアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報１１−０〜１１−１１（アドレス情報７−０〜７−１１）をアドレス制御回路３４にパラレルに出力する。アクセス制御回路２４は、テスタ５０からの書込データ（データ５）をデータ入出力回路３２にパラレルに出力する。アドレス制御回路３４は、アクセス制御回路２４から供給されるアドレス情報１１−０〜１１−１１に応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、アクセス制御回路２４からの書込データをデータ格納領域３６−ｘに書き込む（図９のステップＳ３）。
【００９４】
次に、テスタ５０は、データ格納領域３６−ｘのアドレスを表すアドレス情報７−０〜７−１１をアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報１１−０〜１１−１１（アドレス情報７−０〜７−１１）をアドレス制御回路３４にパラレルに出力する。アドレス制御回路３４は、アクセス制御回路２４から供給されるアドレス情報１１−０〜１１−１１に応じて、データ格納領域３６−ｘを選択する。データ入出力回路３２は、その内部のセンスアンプにより、データ格納領域３６−ｘから読出データ（データ５）を読み出し、ロジックチップ２０内のアクセス制御回路２４にパラレルに出力する。アクセス制御回路２４は、データ入出力回路３２からの読出データ（データ６）をテスタ５０に出力する（図９のステップＳ４）。
【００９５】
テスタ５０は、データ格納領域３６−ｘをアクセスしたときの書込データと読出データとを比較・照合する（図９のステップＳ５）。
【００９６】
データ格納領域３６−ｘをアクセスしたときの書込データと読出データとが一致しない。この場合、データ格納領域３６−ｘのアドレスは、不良ビットのアドレスを表しているため、テスタ５０は、データ格納領域３６−ｘにおけるアドレス情報７−０〜７−１１を第１不良アドレス情報９−０〜９−１１として、テスタ５０内のレジスタに記録する（図９のステップＳ６）。
テスタ５０は、全てのデータ格納領域３６−１〜３６−ｎについてテストを実行していない場合（図９のステップＳ７−ＮＯ）、次のデータ格納領域についてステップＳ２を実行する。テスタ５０は、全てのデータ格納領域３６−１〜３６−ｎについてテストを実行した場合（図９のステップＳ７−ＹＥＳ）、救済アドレス記録処理を終了する。
【００９７】
一方、データ格納領域３６−ｘをアクセスしたときの書込データと読出データとが一致する。この場合、テスタ５０は、上記のステップＳ７を実行する。
【００９８】
次に、テストモードのアドレス置換処理について説明する。
【００９９】
テスタ５０は、救済アドレス記録処理を終了したとき、テストモード電圧をヒューズ切断用電源端子ＴＦに供給する（図１０のステップＳ１１）。
【０１００】
テスタ５０は、テスタ５０内のレジスタに記録された第１不良アドレス情報９−０〜９−１１として、例えば第１不良アドレス情報９−０〜９−８“０”、９−９〜９−１１“１”を読み出し、ヒューズ切断信号８−０〜８−１１として、ヒューズ切断信号８−０〜８−８（ハイレベル）、８−９〜８−１１（ローレベル）を、ヒューズ回路２９の第１ヒューズ回路群の第１ヒューズ回路ＦＣ０〜ＦＣ１１に出力する（図１０のステップＳ１２）。
【０１０１】
第１ヒューズ回路ＦＣ０〜ＦＣ１１のうちの第１ヒューズ回路ＦＣ９〜ＦＣ１１は、それぞれ、テスタ５０からのヒューズ切断信号８−９〜８−１１（ローレベル）に応じて、第１電流溶断型ヒューズＦ９〜Ｆ１１にヒューズ切断用電流を流して、第１電流溶断型ヒューズＦ９〜Ｆ１１を切断する（図１０のステップＳ１３）。
【０１０２】
次に、通常動作モードについて説明する。
【０１０３】
テスタ５０は、通常動作モードを表すテストモード信号１をアクセス制御回路２４に出力する。このとき、テスタ５０は、ローレベルを示す判定制御信号を、ヒューズ回路２９内の判定回路ＦＪ０〜ＦＪ１１の端子ＩＮＩＴに出力する。テスタ５０は、接地電圧（ＧＮＤ）をヒューズ切断用電源端子ＴＦに供給する（図１１のステップＳ２１）。
【０１０４】
判定回路ＦＪ０〜ＦＪ１１は、それぞれ、ローレベルを示す判定制御信号を受け付けたとき、判定処理として、第１電流溶断型ヒューズＦ０〜Ｆ１１が切断されているか否かを判定する。判定回路ＦＪ０〜ＦＪ８は、それぞれ、第１電流溶断型ヒューズＦ０〜Ｆ８が切断されていないため、ローレベルを示す“０”を第１不良アドレス情報としてアドレス比較回路３５に出力する。判定回路ＦＪ９〜ＦＪ１１は、それぞれ、第１電流溶断型ヒューズＦ９からＦ１１が切断されたため、ハイレベルを示す“１”を第１不良アドレス情報としてアドレス比較回路３５に出力する（図１１のステップＳ２２）。
【０１０５】
ロジック回路２３は、通常動作モードを表すテストモード信号１を受け付けたとき、メモリ回路３３のデータ格納領域３６−ｘをアクセス（書込命令、読出命令）することが可能である。ロジック回路２３は、データ格納領域３６−ｘの入力アドレスを表す入力アドレス情報２−０〜２−１１をアクセス制御回路２４に出力する。アクセス制御回路２４は、アドレス情報３−０〜３−１１（アドレス情報２−０〜２−１１）をアドレス制御回路３４、アドレス比較回路３５にパラレルに出力する。アドレス比較回路３５には、ヒューズ回路２９の判定回路ＦＪ０〜ＦＪ１１からの第１不良アドレス情報９−０〜９−１１が供給され、アクセス制御回路２４からの入力アドレス情報３−０〜３−１１が供給される（図１１のステップＳ２３）。
【０１０６】
アドレス比較回路３５は、入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とを比較する（図１１のステップＳ２４）。
【０１０７】
入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが不一致である場合（図１１のステップＳ２４−ＮＯ）、アドレス比較回路３５は、“０”を表す第１比較結果信号１０をアドレス制御回路３４に出力する。この場合、アドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０“０”とに応じて、データ格納領域３６−ｘをアクセスする（図１１のステップＳ２５）。その後、電源が切られていない場合（図１１のステップＳ２７−ＮＯ）、データ格納領域３６−１〜３６−ｎのいずれかについてステップＳ２３が実行され、電源が切られた場合（図１１のステップＳ２７−ＹＥＳ）、通常動作処理が終了する。
【０１０８】
入力アドレス情報３−０〜３−１１と第１不良アドレス情報９−０〜９−１１とが一致している場合（図１１のステップＳ２４−ＹＥＳ）、アドレス比較回路３５は、“１”を表す第１比較結果信号１０をアドレス制御回路３４に出力する。この場合、ア_ドレス制御回路３４は、アクセス制御回路２４から供給される入力アドレス情報３−０〜３−１１と、第１比較結果信号１０“１”とに応じて、冗長データ格納領域３７−１をアクセスする（図１１のステップＳ２６）。その後、電源が切られていない場合（図１１のステップＳ２７−ＮＯ）、データ格納領域３６−１〜３６−ｎのいずれかについてステップＳ２３が実行され、電源が切られた場合（図１１のステップＳ２７−ＹＥＳ）、通常動作処理が終了する。
【０１０９】
以上の説明により、本発明の第３実施形態による半導体装置では、テストモードにおいて、外部のテスタ５０によりメモリチップ３０側のメモリ回路３３をテストし、データ格納領域３６−ｘを冗長データ格納領域３７−１へ置き換えるための不良アドレス情報９−０〜９−１１をロジックチップ２０側の第１ヒューズ回路ＦＣ０〜ＦＣ１１によりロジックチップ２０側の第１電流溶断型ヒューズＦ０〜Ｆ１１に記録する。
これにより、本発明の第３実施形態による半導体装置によれば、ロジックチップ２０とメモリチップ３０をパッケージへ組み立てた後に、見かけ上、不良のデータ格納領域（メモリセル、セクタ）の無い半導体装置を提供することができる。
【０１１０】
（第４実施形態）
図１５は、本発明の第４実施形態による半導体装置の構成を示している。第４実施形態では、第３実施形態と重複する説明を省略する。この第４実施形態による半導体装置では、アドレス比較回路３５は、メモリチップ３０に備えられているのではなく、ロジックチップ２０に備えられていてもよい。この場合、アドレス比較回路３５は、ロジックチップ２０内でアクセス制御回路２４、ヒューズ回路２９に接続されている。また、アドレス比較回路３５は、ロジックチップＣＯＣ接続パッド２１、メモリチップＣＯＣ接続パッド３１を介して、メモリチップ３０内のアドレス制御回路３４に接続されている。
【０１１１】
本発明の第４実施形態による半導体装置の動作・効果については、第３実施形態と同じである。
【図面の簡単な説明】
【０１１２】
【図１】図１は、本発明の第１実施形態による半導体装置の構成を示している。
【図２】図２は、本発明の第１実施形態による半導体装置の構成を示すブロック図である。
【図３】図３は、ヒューズ回路２９の回路例である第１ヒューズ回路ＦＣｉ（ｉ＝０、１、…、１１）の構成を示している。
【図４】図４は、図３に示された第１電流溶断型ヒューズＦｉの構成の詳細を示している。
【図５】図５は、図３に示された判定回路ＦＪｉの構成の詳細を示している。
【図６】図６は、図３と図５に示された判定回路ＦＪｉの真理値表を示している。
【図７】図７は、本発明の第１実施形態による半導体装置の構成の一部を示すブロック図である。
【図８】図８は、図２と図７に示された比較回路３５の構成の詳細を示している。
【図９】図９は、本発明の第１実施形態による半導体装置の動作として、テストモードの救済アドレス記録処理を示すフローチャートである。
【図１０】図１０は、本発明の第１実施形態による半導体装置の動作として、テストモードのアドレス置換処理を示すフローチャートである。
【図１１】図１１は、本発明の第１実施形態による半導体装置の動作として、通常動作モードを示すフローチャートである。
【図１２】図１２は、本発明の第２実施形態による半導体装置の構成を示している。
【図１３】図１３は、本発明の第３実施形態による半導体装置の構成を示している。
【図１４】図１４は、本発明の第３実施形態による半導体装置の構成の一部を示すブロック図である。
【図１５】図１５は、本発明の第４実施形態による半導体装置の構成を示している。
【符号の説明】
【０１１３】
１    テストモード信号
２−０〜２−１１、３−０〜３−１１、７−０〜７−１１、１１−０〜１１−１１    アドレス情報
４〜６    データ
８−０〜８−１１    ヒューズ切断信号
９−０〜９−１１    不良アドレス情報
１０    比較結果信号
２０    ロジックチップ
２１    ロジックチップＣＯＣ接続パッド
２２    ロジックチップ外部パッド
２３    ロジック回路
２４    マルチプレクサであるアクセス制御回路
２５    ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路
２６    レジスタ
２７    レベルシフタ
２８    反転部
２９    ヒューズ回路
３０    メモリチップ
３１    ロジックチップＣＯＣ接続パッド
３２    データ入出力回路
３３    メモリ回路
３４    アドレス制御回路
３５    アドレス比較回路
４０    パッケージ基板
４１    配線
５０    テスタ
Ｆ０〜Ｆ１１、Ｆｉ（ｉ＝０、１、…、１１）    第１電流溶断型ヒューズ
ＦＣ０〜ＦＣ１１、ＦＣｉ（ｉ＝０、１、…、１１）    第１ヒューズ回路
ＦＪ０〜ＦＪ１１、ＦＪｉ（ｉ＝０、１、…、１１）    判定回路
ＦＴｒ０〜ＦＴｒ１１、ＦＴｒｉ（ｉ＝０、１、…、１１）    ヒューズ切断用トランジスタ
ＩＶ０〜ＩＶ１１、ＩＶｉ（ｉ＝０、１、…、１１）    第１インバータ
【図１】
2006186247.tif 000003
【図２】
2006186247.tif 000004
【図３】
2006186247.tif 000005
【図４】
2006186247.tif 000006
【図５】
2006186247.tif 000007
【図６】
2006186247.tif 000008
【図７】
2006186247.tif 000009
【図８】
2006186247.tif 000010
【図９】
2006186247.tif 000011
【図１０】
2006186247.tif 000012
【図１１】
2006186247.tif 000013
【図１２】
2006186247.tif 000014
【図１３】
2006186247.tif 000015
【図１４】
2006186247.tif 000016
【図１５】
2006186247.tif 000017