(57)【要約】    【課題】各画素セルが、アドレス放電及びサスティン放電を夫々個別に実施する２つの放電セルからなる構造を有する表示パネルを誤放電させることなく駆動させて安定した画像品質が得られる表示装置を提供することを目的とする。    【解決手段】アドレス期間内において表示パネルの行電極対各々の一方の行電極にベースパルスを印加しつつこのベースパルスに重畳させて上記一方の行電極に順次走査パルスを印加する。更に、上記走査パルスに同期させて、入力映像信号に基づく各画素毎の画素データに応じた電圧を有する画素データパルスを１表示ライン分ずつ順次列電極に印加することにより、選択セル内において選択的にアドレス放電を生起させる。この際、上記アドレス期間の開始直前に、所定期間に亘り、行電極にベースパルスのパルス電圧と同一の電圧を印加すると共に、アドレス放電を生起させ得る画素データパルスの電圧と同一の電圧を列電極に印加することにより、上記選択セル内において微弱な放電を生起せしめてこの選択セル内に形成されている壁電荷の量を低減させる。    【選択図】  図８
2006171400.tif 000002
【特許請求の範囲】
【請求項１】
放電空間を挟んで対向配置された前面基板および背面基板と、前記前面基板の内面に設けられた複数の行電極対と、前記背面基板の内面に前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと、前記前面基板側に光吸収層が設けられた選択セルとからなる画素セルが形成されてなる表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて、夫々がアドレス期間とサスティン期間とを含む複数のサブフィールドからなる単位表示期間毎に駆動する表示装置であって、
前記単位表示期間の先頭の前記サブフィールドにおいて前記行電極対の各々にリセットパルスを印加することにより前記選択セル内にリセット放電を生起させるリセット手段と、
前記サブフィールド各々の前記アドレス期間内において前記行電極対各々の一方の行電極にベースパルスを印加しつつ前記ベースパルスに重畳させて前記行電極対各々の一方の行電極に順次走査パルスを印加すると共に、前記走査パルス各々に同期させて前記画素データに応じた第１及び第２電圧の内の一方の電圧を有する画素データパルスを１表示ライン分ずつ順次前記列電極に印加することにより、前記第１電圧を有する前記画素データパルスが印加された前記画素セルの前記選択セル内において選択的にアドレス放電を生起させるアドレス手段と、
前記サブフィールド各々の前記サスティン期間内において前記行電極対の各々にサスティンパルスを印加することにより前記表示セル内の前記行電極対における行電極間にサスティン放電を生起させるサスティン手段と、
前記アドレス期間の開始直前において所定期間に亘り前記一方の行電極に前記ベースパルスのパルス電圧と同一の電圧を印加すると共に前記列電極に前記画素データパルスにおける前記第１電圧と同一の電圧を印加することにより、前記選択セル内において放電を生起せしめて前記選択セル内に形成されている壁電荷の量を低減させる壁電荷量調整手段と、を有することを特徴とする表示装置。
【請求項２】
前記リセット手段は、前記選択セル内における前記一方の行電極及び前記列電極間に前記リセット放電を生起せしめることを特徴とする請求項１記載の表示装置。
【請求項３】
前記選択セルの前記背面基板側に２次電子放出層を設け、
前記リセット手段は前記一方の行電極に対して前記列電極が相対的に負極側となるような極性を有する前記リセットパルスを生成し、
前記アドレス手段は前記一方の行電極に対して前記列電極が相対的に負極側となるような極性を有する前記画素データパルス及び前記走査パルスを夫々生成することを特徴とする請求項１記載の表示装置。
【請求項４】
前記サスティン手段は、前記サスティン期間に負極性の前記サスティンパルスを印加することを特徴とする請求項１記載の表示装置。
【請求項５】
前記アドレス手段は、前記選択セル内において生起された前記アドレス放電を前記表示セル内に拡張して前記表示セルを点灯モード状態及び消灯モード状態の内のいずれか一方に設定することを特徴とする請求項１記載の表示装置。
【請求項６】
前記アドレス手段は、前記単位表示期間の先頭のサブフィールドのアドレス期間において選択的に書き込みアドレス放電を生じせしめて前記表示セルを点灯モード状態に設定し、
前記先頭のサブフィールドに後続するサブフィールドの内のいずれか１のサブフィールドのアドレス期間においてのみ選択的に消去アドレス放電を生じせしめて消灯モード状態に設定することを特徴とする請求項１記載の表示装置。
【請求項７】
前記リセットパルスは、前記サスティンパルスに比して立上り又は立下り区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１記載の表示装置。
【請求項８】
前記表示セルは、前記行電極対を構成する前記一方の行電極と他方の行電極とが放電空間内で第１放電間隙を介して対向する部分を含み、前記選択セルは、前記列電極と前記行電極対を構成する前記一方の電極とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項９】
前記行電極対を構成する前記一方の行電極と他方の行電極とは、それぞれ行方向に延びる本体部と前記単位発光領域毎に第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
前記表示セルは、前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、前記選択セルは、前記列電極と前記行電極対を構成する前記一方の電極における本体部とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１０】
前記表示パネルは、隣接する前記画素セルの放電空間を行方向に区画する縦壁部と列方向に区画する横壁部とからなる隔壁と、前記画素セル内の前記表示セルの放電空間と前記選択セルの放電空間とを区画する仕切り壁とを備え、
前記画素セルの前記選択セルの放電空間は隣接するもの同士では前記隔壁によって互いに閉じられており、
互いに行方向に隣接する前記画素セル同士の前記表示セルの放電空間は連通しており、且つ各画素セル内の前記表示セル及び前記選択セル各々の放電空間が互いに連通していることを特徴とする請求項１記載の表示装置。
【請求項１１】
前記表示セル内にのみ放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置に関する。
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。かかるプラズマディスプレイパネル（以下、ＰＤＰと称する）として、互いに放電空間が連通している表示放電セル及びアドレス放電セルからなる２つのセルにて、１画素セルを構築するようにしたものが知られている（例えば、特許文献１参照）。このような構造のＰＤＰを駆動するには、先ず、入力映像信号に応じて選択的に各画素セルのアドレス放電セル内の列電極及び行電極間に駆動パルスを印加することにより、このアドレス放電セル内でアドレス放電を生起させる。このアドレス放電は表示放電セル内に引き込まれて表示放電セル内に所望量の壁電荷を形成させる。この際、壁電荷が形成された画素セルが点灯モード、形成されなかった画素セルが消灯モードに設定される（アドレス期間）。次に、点灯モードに設定された画素セルに対してのみ、その画素セルの表示放電セル内において繰り返しサスティン放電を生起させ、その放電に伴う発光状態を維持させる。
【０００３】
ここで、上記上記アドレス期間では、アドレス放電セル内で生起されたアドレス放電を表示放電セル内にも引き込むべく、所定電圧のパルスを列電極及び行電極間に印加するようにしている。しかしながら、所定電圧のパルスを印加すると、アドレス期間直前のアドレス放電セル内の壁電荷分布状態によっては点灯モードに設定されるべき画素セルのアドレス放電セル内においても誤って放電が生起されてしまう恐れがあった。
【特許文献１】特開２００３−３１１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、各画素セルが、アドレス放電及びサスティン放電を夫々個別に実施する２つの放電セルからなる構造を有する表示パネルを誤放電させることなく駆動させて安定した画像品質が得られる表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
請求項１に係る発明の表示装置は、放電空間を挟んで対向配置された前面基板および背面基板と、前記前面基板の内面に設けられた複数の行電極対と、前記背面基板の内面に前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと、前記前面基板側に光吸収層が設けられた選択セルとからなる画素セルが形成されてなる表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて、夫々がアドレス期間とサスティン期間とを含む複数のサブフィールドからなる単位表示期間毎に駆動する表示装置であって、前記単位表示期間の先頭の前記サブフィールドにおいて前記行電極対の各々にリセットパルスを印加することにより前記選択セル内にリセット放電を生起させるリセット手段と、前記サブフィールド各々の前記アドレス期間内において前記行電極対各々の一方の行電極にベースパルスを印加しつつ前記ベースパルスに重畳させて前記行電極対各々の一方の行電極に順次走査パルスを印加すると共に、前記走査パルス各々に同期させて前記画素データに応じた第１及び第２電圧の内の一方の電圧を有する画素データパルスを１表示ライン分ずつ順次前記列電極に印加することにより、前記第１電圧を有する前記画素データパルスが印加された前記画素セルの前記選択セル内において選択的にアドレス放電を生起させるアドレス手段と、前記サブフィールド各々の前記サスティン期間内において前記行電極対の各々にサスティンパルスを印加することにより前記表示セル内の前記行電極対における行電極間にサスティン放電を生起させるサスティン手段と、前記アドレス期間の開始直前において所定期間に亘り、前記一方の行電極に前記ベースパルスのパルス電圧と同一の電圧を印加すると共に前記列電極に前記画素データパルスにおける前記第１電圧と同一の電圧を印加することにより、前記選択セル内において放電を生起せしめて前記選択セル内に形成されている壁電荷の量を低減させる壁電荷量調整手段と、を有する。
【発明を実施するための最良の形態】
【０００６】
表示セル及び選択セルからなる画素セルを備えた表示パネルを駆動するにあたり、アドレス期間内において表示パネルの行電極対各々の一方の行電極にベースパルスを印加しつつこのベースパルスに重畳させて上記一方の行電極に順次走査パルスを印加する。更に、上記走査パルスに同期させて、入力映像信号に基づく各画素毎の画素データに応じた電圧を有する画素データパルスを１表示ライン分ずつ順次列電極に印加することにより、選択セル内において選択的にアドレス放電を生起させる。この際、上記アドレス期間の開始直前に、所定期間に亘り、行電極にベースパルスのパルス電圧と同一の電圧を印加すると共に、アドレス放電を生起させ得る画素データパルスの電圧と同一の電圧を列電極に印加することにより、上記選択セル内において放電を生起せしめてこの選択セル内に形成されている壁電荷の量を低減させる。
【実施例】
【０００７】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【０００８】
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、入力映像信号に応じてＰＤＰ５０を駆動制御する駆動制御回路５６とから構成される。
【０００９】
ＰＤＰ５０は、アドレスドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０及び表示電極形成部ＤＰＥからなる。
【００１０】
表示電極形成部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ1〜Ｄmが形成されている。更に、表示電極形成部ＤＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々が、図１に示す如く、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ1〜Ｄmとの各交叉部、つまり図１中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルＰＣが形成されている。
【００１１】
尚、行電極Ｘ1〜Ｘn各々の内の奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1各々は、表示電極形成部ＤＰＥの右端に設けられている接続端子ＴXOに共通に接続されている。一方、偶数番目の行電極Ｘ2、Ｘ4、Ｘ6・・・・、Ｘn-2、及びＸn各々は、表示電極形成部ＤＰＥの左端に設けられている接続端子ＴXEに共通に接続されている。又、行電極Ｙ1〜Ｙn各々の内の奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々は、表示電極形成部ＤＰＥの左端に設けられている接続端子ＴY1、ＴY3、ＴY5、・・・・、ＴY(n-3)及びＴY(n-1)に夫々個別に接続されている。一方、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々は、表示電極形成部ＤＰＥの右端に設けられている接続端子ＴY2、ＴY4、・・・・、ＴY(n-2)、及びＴY(n)に夫々個別に接続されている。
【００１２】
図２〜図５は、上記表示電極形成部ＤＰＥの内部構造の一部を抜粋して示す図である。
【００１３】
尚、図２は、ＰＤＰ５０の表示面側から眺めた表示電極形成部ＤＰＥの平面図である。又、図３は、図２に示されるＶ１−Ｖ１線から眺めた断面図である。又、図４は、図２に示されるＶ２−Ｖ２線から眺めた断面図である。又、図５は、図２に示されるＷ１−Ｗ１線から眺めた断面図である。
【００１４】
図２に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００１５】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図２に示す如く表示面の行方向（左右方向）に伸長して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。
【００１６】
又、図３に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図５に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な隙間ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべくこの第１横壁１５Ａに沿った方向に伸長した誘電体層１７が形成されている。又、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図４に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００１７】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図２及び図３に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。表示セルＣ１は、図２及び図３に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。
【００１８】
又、図３に示す如く、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、図４に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、ＰＤＰ５０に形成されている画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００１９】
かかる構造からなる表示電極形成部ＤＰＥは、ＰＤＰ５０のシャーシ（図示せぬ）上に固定されている。このシャーシ上における表示電極形成部ＤＰＥの上端近傍にアドレスドライバ５５が実装されている。又、かかるシャーシ上における表示電極形成部ＤＰＥの左端近傍には偶数Ｘ電極ドライバ５１０び奇数Ｙ電極ドライバ５３０が夫々実装されている。更に、このシャーシ上における表示電極形成部ＤＰＥの右端近傍には奇数Ｘ電極ドライバ５２０び偶数Ｙ電極ドライバ５４０が夫々実装されている。偶数Ｘ電極ドライバ５１０の出力端子Ａ１は、奇数Ｙ電極ドライバ５３０と、表示電極形成部ＤＰＥの接続端子ＴXEとに夫々電気的に接続されている。奇数Ｙ電極ドライバ５３０の出力端子Ｂ１〜Ｂ（ｎ／２）は、夫々単一の接続ラインを介して表示電極形成部ＤＰＥの接続端子ＴY1，ＴY3，・・・，ＴY(n-1)各々と電気的に接続されている。奇数Ｘ電極ドライバ５２０の出力端子Ａ１は、偶数Ｙ電極ドライバ５４０と、表示電極形成部ＤＰＥの接続端子ＴXOとに夫々電気的に接続されている。偶数Ｙ電極ドライバ５４０の出力端子Ｂ１〜Ｂ（ｎ／２）各々は、夫々単一の接続ラインを介して表示電極形成部ＤＰＥの接続端子ＴY2，ＴY4，・・・，ＴY(n)各々と電気的に接続されている。
【００２０】
偶数Ｘ電極ドライバ５１０は、後述するが如きリセットパルスＲＰX1、ＲＰX2、ＲＰX3、及びサスティンパルスＩＰXを発生して、奇数Ｙ電極ドライバ５３０並びに表示電極形成部ＤＰＥの偶数番目の行電極Ｘ2，Ｘ4，・・・，Ｘnに夫々印加する。奇数Ｙ電極ドライバ５３０は、かかる偶数Ｘ電極ドライバ５１０からリセットパルスＲＰX1、ＲＰX2、ＲＰX3が供給された場合には、これら一連のリセットパルスをそのままリセットパルスＲＰY1、ＲＰY2、ＲＰY3として表示電極形成部ＤＰＥの奇数番目の行電極Ｙ1，Ｙ3，Ｙ5，・・・，Ｙn-1に夫々印加する。又、奇数Ｙ電極ドライバ５３０は、偶数Ｘ電極ドライバ５１０からサスティンパルスＩＰXが供給された場合にはこれをそのままサスティンパルスＩＰYとして、奇数番目の行電極Ｙ1，Ｙ3，Ｙ5，・・・，Ｙn-1に夫々印加する。更に、奇数Ｙ電極ドライバ５３０は、後述するが如き走査パルスＳＰを発生し、これを奇数番目の行電極Ｙ1，Ｙ3，Ｙ5，・・・，Ｙn-1に順次印加する。奇数Ｘ電極ドライバ５２０は、後述するが如きリセットパルスＲＰX1、ＲＰX2、ＲＰX3、及びサスティンパルスＩＰXを発生して、偶数Ｙ電極ドライバ５４０並びに表示電極形成部ＤＰＥの奇数番目の行電極Ｘ1，Ｘ3，Ｘ5，・・・，Ｘn-1に夫々印加する。偶数Ｙ電極ドライバ５４０は、奇数Ｘ電極ドライバ５２０からリセットパルスＲＰX1、ＲＰX2、ＲＰX3が供給された場合には、これら一連のリセットパルスをそのままリセットパルスＲＰY1、ＲＰY2、ＲＰY3として表示電極形成部ＤＰＥの偶数番目の行電極Ｙ2，Ｙ4，・・・，Ｙnに夫々印加する。又、偶数Ｙ電極ドライバ５４０は、奇数Ｘ電極ドライバ５２０からサスティンパルスＩＰXが供給された場合には、これをそのままサスティンパルスＩＰYとして、表示電極形成部ＤＰＥの偶数番目の行電極Ｙ2，Ｙ4，・・・，Ｙnに夫々印加する。更に、偶数Ｙ電極ドライバ５４０は、後述するが如き走査パルスＳＰを発生し、これを表示電極形成部ＤＰＥの偶数番目の行電極Ｙ2，Ｙ4，・・・，Ｙnに順次印加する。
・・・・、Ｙn-2、及びＹnに各々に中継供給する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、後述するが如き画素データパルスを生成して表示電極形成部ＤＰＥの列電極Ｄ1〜Ｄmに印加する。
【００２１】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤSとし、これを図６に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図６に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ1、1〜ＧＤn、m毎に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２２】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。
【００２３】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、偶数Ｘ電極ドライバ５１０、奇数Ｙ電極ドライバ５３０、奇数Ｘ電極ドライバ５２０及び偶数Ｙ電極ドライバ５４０に供給する。
【００２４】
図７に示す発光駆動シーケンスでは、映像信号における各単位表示期間（１フィールド又は１フレーム表示期間）毎に、１５個のサブフィールドＳＦ１〜ＳＦ１５による駆動を実施させる。先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷRE、ＷRO及びサスティン行程ＩAがその順に実行される。サブフィールドＳＦ２〜ＳＦ１５各々では、選択消去アドレス行程ＷE、サスティン行程ＩO、選択消去アドレス行程Ｗo及びサスティン行程ＩEがその順に実行される。尚、最後尾のサブフィールドＳＦ１５に限り、サスティン行程ＩEの直後に消去行程Ｅが実行される。
【００２５】
図８は、図７に示す発光駆動シーケンスに従って、奇数Ｘ電極ドライバ５２０、偶数Ｘ電極ドライバ５１０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０からなる行電極ドライバ、並びにアドレスドライバ５５が表示電極形成部ＤＰＥの列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。
【００２６】
尚、図８においては、図７に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１及びＳＦ２での動作のみを抜粋して示す。
【００２７】
先ず、サブフィールドＳＦ１のリセット行程Ｒでは、上記行電極ドライバが、後述するサスティンパルスに比して立ち上がり変化の緩やかな正極性の第１のリセットパルスＲＰX1、負極性の第２のリセットパルスＲＰX2、及び上記ＲＰX1と略同一パルス電圧を有する正極性の第３のリセットパルスＲＰX3を順次生成して、行電極Ｘ1〜Ｘn各々に印加する。この間、行電極ドライバは、上記リセットパルスＲＰX1、ＲＰX2、ＲＰX3各々と同一波形を有する第１のリセットパルスＲＰY1、第２のリセットパルスＲＰY2、及び第３のリセットパルスＲＰY3各々を順次、行電極Ｙ1〜Ｙnに印加する。更に、リセット行程Ｒにおいて、アドレスドライバ５５は、図８に示すように、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に第１のリセットパルスＲＰX1（ＲＰY1）が印加されている間は列電極Ｄ1〜Ｄm各々を０ボルトに設定する。又、アドレスドライバ５５は、第２及び第３のリセットパルスＲＰX2及びＲＰX3（ＲＰY2及びＲＰY3）が印加されている間は列電極Ｄ1〜Ｄm各々に正極性の電圧調整パルスＣＰを印加する。上述した如き正極性の第１のリセットパルスＲＰY1の印加により、ＰＤＰ５０の全ての画素セルＰＣ各々の選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には第１電圧が印加されることになる。これにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には第１のリセット放電が生起される。第１のリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。次に、負極性の第２のリセットパルスＲＰY2及び正極性の電圧調整パルスＣＰの印加により、ＰＤＰ５０の全ての画素セルＰＣ各々の選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には上記第１電圧とは極性の異なる第２電圧が印加されることになる。これにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には第２のリセット放電が生起される。そして、正極性の第３のリセットパルスＲＰY3及び正極性の電圧調整パルスＣＰの印加により、ＰＤＰ５０の全ての画素セルＰＣ各々の選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には上記第１電圧よりも低い第３電圧が印加されることになる。つまり、正極性の第３のリセットパルスＲＰY3が印加されている間、列電極Ｄには第３のリセットパルスＲＰY3と同一極性の電圧調整パルスＣＰが印加されているので、列電極及び行電極間に印加される電圧は上記第１電圧よりも低くなるのである。かかる第３電圧が選択セルＣ２内の列電極Ｄ及び行電極Ｙ間に印加されることにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には、上記第２のリセット放電に引き続き、第３のリセット放電が生起される。従って、第３のリセット放電は第１のリセット放電に比して弱い放電となる。かかる第３のリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。尚、第３のリセット放電によって各電極上に形成された壁電荷の量は、上記第１のリセット放電の終息直後に形成された壁電荷の量よりも増加している。
【００２８】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷREでは、行電極ドライバが、正極性のオフセット電圧Ｖofs1を有する走査ベースパルスＢＰ＋を行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加しつつ、走査ベースパルスＳＢ＋から突出した波形の正極性の走査パルスＳＰを偶数の行電極Ｙ2、Ｙ4、Ｙ6、・・・、Ｙn各々に順次印加して行く。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における偶数表示ラインに対応した各データビットを、その論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを消灯モードに設定させる論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させる論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる偶数表示ラインに対応した画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加し、次に、第４表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ4を列電極Ｄ1〜Ｄmに印加して行くのである。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、選択セルＣ２内において生起された選択書込アドレス放電は間隙ｒを介して表示セルＣ１側にも拡張される。これにより、表示セルＣ１内の行電極Ｙ上には負極性、行電極Ｘ上には負極性の壁電荷が夫々形成され、画素セルＰＣは点灯モードに設定される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット放電終了直後の状態、つまり消灯モードの状態を維持する。
【００２９】
すなわち、選択書込アドレス行程ＷREの実行により、入力映像信号に応じて、偶数表示ラインに属する各画素セルＰＣが消灯モード及び点灯モードの内のいずれか一方に設定されるのである。
【００３０】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷROでは、行電極ドライバが、正極性のオフセット電圧Ｖofs1を有する走査ベースパルスＢＰ＋を行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加しつつ、走査ベースパルスＳＢ＋から突出した波形の正極性の走査パルスＳＰを奇数の行電極Ｙ1、Ｙ3、Ｙ5、・・・、Ｙn-1各々に順次印加して行く。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における奇数表示ラインに対応した各データビットを、その論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを消灯モードに設定させる論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させる論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる奇数表示ラインに対応した画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第３表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ3を列電極Ｄ1〜Ｄmに印加して行くのである。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、選択セルＣ２内において生起された選択書込アドレス放電は間隙ｒを介して表示セルＣ１側にも拡張される。これにより、表示セルＣ１内の行電極Ｙ上には負極性、行電極Ｘ上には負極性の壁電荷が夫々形成され、画素セルＰＣは点灯モードに設定される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット放電終了直後の状態、つまり消灯モードの状態を維持する。
【００３１】
すなわち、選択書込アドレス行程ＷROの実行により、入力映像信号に応じて、奇数表示ラインに属する各画素セルＰＣが消灯モード及び点灯モードの内のいずれか一方に設定されるのである。
【００３２】
次に、サブフィールドＳＦ１のサスティン行程ＩAでは、行電極ドライバは、図８に示されるように、負極性のサスティンパルスＩＰYを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々と、奇数番目の行電極Ｙ1、Ｙ3、・・・、Ｙn-1各々とに、交互に印加する。更に、かかるサスティン行程ＩAにおいて、行電極ドライバは、図８に示すように、負極性のサスティンパルスＩＰXを、奇数番目の行電極Ｘ1、Ｘ3、・・・、Ｘn-1各々と、偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2、及びＸn各々とに、交互に印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄm各々に正極性のアドレスパルスＡＰを印加する。かかるサスティン行程ＩAにおいて、図８に示す如く偶数の行電極Ｙに最初に印加されたサスティンパルスＩＰYに応じて、点灯モードに設定された各画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において放電が生起される。この際、かかる放電は、画素セルＰＣ内の間隙ｒを介して表示セルＣ１側にも拡張され、表示セルＣ１に形成されていた壁電荷の量を増加させる。よって、それ以降、引き続き行電極Ｘ及びＹに印加されるサスティンパルスＩＰX及びＩＰYに応じて表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電（表示放電）が繰り返し生起され、その放電に伴う発光状態を維持する。一方、消灯モードに設定された画素セルＰＣの選択セルＣ２内では列電極Ｄ及び行電極Ｙ間に放電が生起されないので、その後、サスティンパルスＩＰX及びＩＰYが印加されても、表示セルＣ１内で上記サスティン放電が生起されることはない。
【００３３】
次に、サブフィールドＳＦ２の選択消去アドレス行程ＷEでは、行電極ドライバが負極性のオフセット電圧Ｖofs2を有する走査ベースパルスＢＰ−を奇数番目の行電極Ｘの各々及び偶数番目の行電極Ｙの各々に印加しつつ、この走査ベースパルスＢＰ−から突出した波形の正極性の電圧を有する走査パルスＳＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹnの各々に順次印加して行く。尚、オフセット電圧Ｖofs2は、走査パルスＳＰの非印加時における偶数番目の行電極Ｙ及び列電極Ｄ間での誤放電を防止すべく印加されるものである。アドレスドライバ５５は、サブフィールドＳＦ２に対応した画素駆動データビット群ＤＢ２における偶数表示ラインに対応した各データビットを、その論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加し、次に、第４表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ4を列電極Ｄ1〜Ｄmに印加して行くのである。この際、走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択消去アドレス放電が生起される。かかる選択消去アドレス放電後、選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、選択セルＣ２内において生起された選択消去アドレス放電は間隙ｒを介して表示セルＣ１側にも拡張される。これにより、表示セルＣ１内の行電極Ｙ上には負極性、行電極Ｘ上にも負極性の壁電荷が夫々形成され、画素セルＰＣは消灯モードに設定される。一方、走査パルスＳＰと同時に高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記選択消去アドレス放電は生じない。よって、その画素セルＰＣにおける壁電荷分布状態は現状維持となる。すなわち、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷、行電極Ｘ上には負極性の壁電荷が夫々維持される形態、つまり点灯モードに設定されることになる。
【００３４】
このように、上記選択消去アドレス行程ＷEの実行により、偶数表示ラインに属する画素セルＰＣ各々が、入力映像信号に応じて点灯モード及び消灯モードのいずれか一方の状態に設定される。
【００３５】
次に、サブフィールドＳＦ２のサスティン行程ＩOでは、行電極ドライバは、図８に示されるが如き負極性のサスティンパルスＩＰYを奇数番目の行電極Ｙ1、Ｙ3、・・・、Ｙn-1各々に印加すると共に、負極性のサスティンパルスＩＰXを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2、及びＸn各々に印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄm各々に正極性のアドレスパルスＡＰを印加する。これらサスティンパルスＩＰY及びＩＰXの印加に応じて上述した如き点灯モードに設定されている各画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、その放電に伴う発光状態を維持する。一方、消灯モードに設定されている画素セルＰＣの表示セルＣ１内では、上記サスティン放電は生起されない。
【００３６】
次に、サブフィールドＳＦ２の選択消去アドレス行程ＷOでは、行電極ドライバが負極性のオフセット電圧Ｖofs2を有する走査ベースパルスＢＰ−を奇数番目の行電極Ｙの各々及び偶数番目の行電極Ｘの各々に印加しつつ、この走査ベースパルスＢＰ−から突出した波形の正極性の電圧を有する走査パルスＳＰを奇数番目の行電極Ｙ1、Ｙ3、・・・、Ｙn-1各々に順次印加して行く。アドレスドライバ５５は、サブフィールドＳＦ２に対応した画素駆動データビット群ＤＢ２における奇数表示ラインに対応した画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第３表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ3を列電極Ｄ1〜Ｄmに印加して行くのである。この際、走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択消去アドレス放電が生起される。かかる選択消去アドレス放電後、選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、選択セルＣ２内において生起された選択消去アドレス放電は間隙ｒを介して表示セルＣ１側にも拡張される。これにより、表示セルＣ１内の行電極Ｙ上には負極性、行電極Ｘ上にも負極性の壁電荷が夫々形成され、画素セルＰＣは消灯モードに設定される。一方、走査パルスＳＰと同時に高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記選択消去アドレス放電が生じない。よって、その画素セルＰＣにおける壁電荷分布状態は現状維持となる。すなわち、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷、行電極Ｘ上には負極性の壁電荷が夫々維持される形態、つまり点灯モードに設定されることになる。
【００３７】
このように、上記選択消去アドレス行程ＷOの実行により、奇数表示ラインに属する画素セルＰＣ各々が、入力映像信号に応じて点灯モード及び消灯モードのいずれか一方の状態に設定される。
【００３８】
次に、サブフィールドＳＦ２のサスティン行程ＩEでは、行電極ドライバは、図８に示されるが如き負極性のサスティンパルスＩＰYを偶数番目の行電極Ｙの各々印加すると共に、負極性のサスティンパルスＩＰXを奇数番目の行電極Ｘの各々に印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄm各々に正極性のアドレスパルスＡＰを印加する。これらサスティンパルスＩＰY及びＩＰXの印加に応じて上述した如き点灯モードに設定されている各画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、その放電に伴う発光状態を維持する。一方、消灯モードに設定されている画素セルＰＣの表示セルＣ１内では、上記サスティン放電は生起されない。
【００３９】
そして、上述した如き図７及び図８に示す駆動を、図６に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、最初のサブフィールドＳＦ１の選択書込アドレス行程（ＷRE、ＷRO）において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１５各々の内の１のサブフィールドの選択消去アドレス行程（Ｗo、Ｗe）のみで選択消去アドレス放電が生起され（黒丸にて示す）、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、単位表示期間（１フィールド又は１フレーム表示期間）内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００４０】
ここで、図１に示されるプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図２及び図３に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルＣ２内にて生起させるようにしている。選択セルＣ２内には、上記リセット放電及びアドレス放電に伴う光が前面透明基板１０を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が形成されている。よって、リセット放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。又、選択セルＣ２内には、その背面基板１３側に図３に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。そこで、図８に示すアドレス行程（ＷRE、ＷRO、Ｗo、Ｗe）では、正極性のピーク電圧を有する走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加することによりアドレス放電を生起させている。すなわち、アドレス放電を生起させるにあたり、列電極Ｄを相対的に陰極側にすることにより、選択セルＣ２内に形成されている２次電子放出材料層３０をも陰極側にしているのである。これにより、２次電子放出材料層３０から効果的に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。
【００４１】
又、図８に示す駆動においては、走査パルスＳＰが印加された行電極Ｙ以外の行電極Ｙと列電極Ｄとの間での誤ったアドレス放電を防止すべく、リセット行程Ｒでは、アドレス放電と同様に行電極及び列電極間でリセット放電を生起させるようにしている。行電極Ｙと列電極Ｄ間でリセット放電を生起させると、選択セルＣ２内の列電極Ｄには正極性の壁電荷、行電極Ｙには負極性の壁電荷が夫々形成される状態となる。このような壁電荷の形成状態において、正極性の走査パルスＳＰの印加により選択セルＣ２内にアドレス放電を生起させるには、この走査パルスＳＰを高電圧にする必要がある。換言すると、選択セルＣ２内の列電極Ｄに正極性の壁電荷、行電極Ｙに負極性の壁電荷が形成された状態では、列電極Ｄ及び行電極Ｙ間に比較的高い電圧が印加されない限り放電は生起されないので、誤放電が防止されるのである。ところが、走査パルスＳＰを高電圧化すべく全ての行電極Ｘ及びＹに図８に示す如き正極性の走査ベースパルスＢＰ＋を印加すると、走査パルスＳＰ自体が印加されていないにも拘わらず、画素セルＰＣの表示セルＣ１内の行電極及び列電極間で誤放電が生起されてしまうという問題が生じる。そこで、先頭のサブフィールドＳＦ１のリセット行程Ｒでは、少なくとも３回のリセット放電を順次生起させることにより、表示セルＣ１内に形成される壁電荷の量を増加させるようにしている。すなわち、先ず、正極性の第１電圧を行電極及び前記列電極間に印加することにより前記選択セル内の前記一方の行電極及び前記列電極間に第１リセット放電を生起させ、次に、負極性の第２電圧を行電極及び前記列電極間に印加することにより第２リセット放電を生起させる。そして、正極性の第３電圧を行電極及び前記列電極間に印加することにより、前記選択セル内の前記一方の行電極及び前記列電極間に第３リセット放電を生起させるのである。この際、最終の第３のリセット放電を生起させるべく行電極及び列電極間に印加する第３電圧を、先頭の第１のリセット放電を生起させるべく行電極及び列電極間に印加する第１電圧よりも低くすることにより、最終の第３のリセット放電を先頭の第１のリセット放電に比して弱めている。かかる第１のリセット放電に伴い、表示セルＣ１内の行電極Ｙ上には、走査ベースパルスＢＰ＋とは逆極性の負の壁電荷が比較的多めに形成される為、走査ベースパルスＳＢ＋が印加されているだけでは、表示セルＣ１内の行電極及び列電極間において放電が生じることはない。つまり、アドレス行程実行中における表示セルＣ１内での誤放電が防止されるのである。尚、かかる第１のリセット放電に伴い選択セルＣ２内には過剰な量の壁電荷が形成されてしまうが、この第１のリセット放電よりも弱い第３のリセット放電が生起されることにより、壁電荷の量が減少して適切な量に調整される。
【００４２】
また、図８に示す駆動では、サブフィールドＳＦ１のサスティン行程ＩAが終了してから次のサブフィールドＳＦ２の選択消去アドレス行程ＷE、ＷOにおいて最初の画素データパルス群ＤＰ2、ＤＰ1が印加されるまでの間、全ての列電極Ｄを接地電位に設定すると共に偶数番目の行電極Ｙ、奇数番目の行電極Ｙ上に負極性のオフセット電圧Ｖofs2を印加する期間Ｔａ（５〜２０μs）を設けるようにしている。かかる期間Ｔａでの電圧印加により、走査パルスＳＰの印加対象となる偶数番目の行電極Ｙの各々及び奇数番目の行電極Ｙの各々と列電極Ｄ1〜Ｄm各々との間で微弱な放電が生起され、この放電によって選択セルＣ２内に形成されていた過剰な壁電荷の一部が消去され適切な壁電荷量に調整される。すなわち、サブフィールドＳＦ１のサスティン行程終了時点で、過剰な壁電荷が選択セル内に形成されていると、サブフィールドＳＦ２の選択消去アドレス行程において走査パルスＳＰと共に非選択（通常は消去アドレス放電が生じない）の高電圧の画素データパルスが印加された際、誤放電が生じるおそれがあるが、上述のように、選択セルＣ２内に残留していた壁電荷の量が減少して適切な壁電荷量に調整されるので、誤った選択消去アドレス放電が防止されるのである。尚、負極性のオフセット電圧Ｖofs2を小さめに設定しても誤放電を防止することができるため、選択マージンが向上する。また、上述の期間Ｔaは、サブフィールドＳＦ２以降の各サブフィールドの選択消去アドレス行程各々の直前に設けるようにしても良い。
【図面の簡単な説明】
【００４３】
【図１】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図２】図１に示される表示電極形成部ＤＰＥの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ１−Ｖ１線上での断面を示す図である。
【図４】図２に示されるＶ２−Ｖ２線上での断面を示す図である。
【図５】図２に示されるＷ１−Ｗ１線上での断面を示す図である。
【図６】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図７】図１に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図８】図７に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【符号の説明】
【００４４】
５０     ＰＤＰ
520  奇数Ｘ電極ドライバ
510  偶数Ｘ電極ドライバ
530  奇数Ｙ電極ドライバ
540  偶数Ｙ電極ドライバ
５５      アドレスドライバ
５６      駆動制御回路
Ｃ１      表示セル
Ｃ２      選択セル
DPE    表示電極形成部
ＰＣ      画素セル
【図１】
2006171400.tif 000003
【図２】
2006171400.tif 000004
【図３】
2006171400.tif 000005
【図４】
2006171400.tif 000006
【図５】
2006171400.tif 000007
【図６】
2006171400.tif 000008
【図７】
2006171400.tif 000009
【図８】
2006171400.tif 000010