(57)【要約】      （修正有）【課題】電流制御型発振回路を用いた発振器において、位相雑音特性の劣化やデッドロック状態となることを回避して、安定した発振動作を実現することを目的とする。【解決手段】発振周波数制御回路を構成する差動増幅回路の差動対の各電流経路に抵抗Ｑ１、Ｑ３を挿入し、差動対の出力電流Ｉa，Ｉbの直線領域における傾きを緩やかにする。また当該差動対の一方のトランジスタのベースに印加する基準電圧を低く設定することで、直線領域を低電圧側にシフトさせ、低電圧側の飽和領域が生じないようにする。さらに、電流制御型発振回路の出力信号と基準信号との位相の比較結果を発振周波数制御電圧に変換する際に、回路共通の正電圧電源Ｖccに代えてレギュレータの出力によりの上限電圧を制限することで、直線領域より上側の飽和領域にが移動しないようにする。【選択図】図４
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【特許請求の範囲】
【請求項１】
共通の電流源に接続された２つの電流経路に対応して設けられた一対の入力端子に発振周波数制御電圧及び基準電圧を入力され、前記各電流経路に流れる一対の電流を差動出力電流として取り出す差動増幅回路を有し、当該差動出力電流に基づいて出力発振信号の発振周波数を制御する発振器において、
前記差動増幅回路は、前記各電流経路に直列に接続された抵抗素子を有すること、を特徴とする発振器。
【請求項２】
請求項１に記載の発振器において、
前記抵抗素子の抵抗値は、前記発振周波数制御電圧の変化に対する前記差動出力電流の直線領域が、前記発振周波数制御電圧の目標制御範囲を包含するように設定されること、を特徴とする発振器。
【請求項３】
請求項１に記載の発振器において、
前記抵抗素子の抵抗値は、前記発振周波数制御電圧に含まれるノイズ電圧に対する前記発振周波数の許容変動幅に応じて設定されること、を特徴とする発振器。
【請求項４】
出力発振信号と基準信号との位相差に基づいて発振周波数制御電圧を生成するフェーズロック回路と、共通の電流源に接続された２つの電流経路に対応して設けられた一対の入力端子に前記発振周波数制御電圧及び基準電圧を入力され、前記各電流経路に流れる一対の電流を差動出力電流として取り出す差動増幅回路とを有し、当該差動出力電流に基づいて前記出力発振信号の発振周波数を制御する発振器において、
前記フェーズロック回路は、
前記位相差を検出する位相比較回路と、
前記発振周波数制御電圧の出力端子及び第１共用電源の間に接続された第１スイッチ素子と、
前記出力端子及び第２共用電源の間に接続された第２スイッチ素子と、
前記第１共用電源及び前記第１スイッチ素子の間に設けられ前記第１共用電源に基づいて所定の制限電圧を生成するレギュレータと、
前記位相差に応じて前記第１スイッチ素子及び前記第２スイッチ素子を選択的にオン状態とするスイッチ制御回路と、
を有し、
前記制限電圧は、前記発振周波数制御電圧の変化に対する前記差動出力電流の直線領域の上限電圧及び下限電圧のうち前記第１共用電源寄りの電圧に応じて設定されること、
を特徴とする発振器。
【請求項５】
請求項４に記載の発振器において、
前記差動増幅回路は、前記各電流経路に直列に接続された抵抗素子を有し、
前記抵抗素子の抵抗値は、前記差動出力電流の直線領域が、前記発振周波数制御電圧の目標制御範囲を包含するように設定されること、を特徴とする発振器。
【請求項６】
請求項４又は請求項５に記載の発振器において、
前記基準電圧は、前記直線領域の上限電圧及び下限電圧のうち前記第２共用電源寄りの電圧が当該第２共用電源に応じた電圧となるように設定されること、を特徴とする発振器。
【請求項７】
請求項４から請求項６のいずれか１つに記載の発振器において、
前記第２共用電源は、アースであること、を特徴とする発振器。
【請求項８】
請求項１から請求項７のいずれか１つに記載の発振器において、
入力端から出力端への信号の伝達時間が前記差動出力電流に応じて可変制御される補間形遅延回路を複数段接続したリングオシレータを有し、
当該リングオシレータが前記出力発振信号を生成することを特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的な発振信号を生成する発振器に関し、特にその動作の安定化に関する。
【背景技術】
【０００２】
図６は、従来の発振器のブロック図である。この発振器は、電流制御型発振回路２、フェーズロック回路（ＰＬＬ：Phase Locked Loop）４、基準信号源６、低域通過フィルタ（ＬＰＦ：Low Pass Filter）８、発振周波数制御回路１０を含んで構成される。
【０００３】
電流制御型発振回路２は、入力端から出力端への信号の伝達時間を発振周波数制御回路１０が出力する電流に応じて可変制御される補間形遅延回路を複数段接続した差動型リングオシレータである。
【０００４】
ＰＬＬ４は、電流制御型発振回路２が出力する出力発振信号Ｖoutと基準信号源６が出力する基準信号との位相差に応じた発振周波数制御電圧Ｖtuneを生成し出力する。図７は、従来のＰＬＬ４の構成を示す模式的な回路図である。ＰＬＬ４は位相比較回路１２、スイッチ制御回路１４、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）１６，１８を含んで構成される。位相比較回路１２は出力発振信号Ｖoutと基準信号Ｓとを入力され、それらの信号間の位相差を検出する。スイッチ制御回路１４は、位相比較回路１２での比較結果信号を受けて、ＦＥＴ１６，１８を選択的にオン状態とするスイッチ制御信号を生成する。ＦＥＴ１６は正電圧の電源ＶccとＶtuneの出力端子との間に接続されたＰチャネルのＦＥＴであり、そのゲートにはスイッチ制御回路１４からスイッチ制御信号ＣＰが印加される。一方、ＦＥＴ１８は接地電位ＧＮＤとＶtuneの出力端子との間に接続されたＮチャネルのＦＥＴであり、そのゲートにはスイッチ制御回路１４からスイッチ制御信号ＣＮが印加される。例えば、Ｖoutが基準信号Ｓより位相が進んでいる期間において、ＣＰはＬ（Low）レベルとされ、ＦＥＴ１６がオン状態とされる。これにより、Ｖtuneが上昇する。一方、Ｖoutが基準信号Ｓより位相が遅れている期間において、ＣＮはＨ（High）レベルとされ、ＦＥＴ１８がオン状態とされる。これにより、Ｖtuneが下降する。
【０００５】
図８は、従来の発振周波数制御回路１０の回路図である。発振周波数制御回路１０は差動増幅回路であり、トランジスタＱ1，Ｑ2がチャネルを直列に接続された電流経路と、トランジスタＱ3，Ｑ4がチャネルを直列に接続された電流経路とが共通の定電流源Ｉ0に接続される。Ｑ1のベースは基準電圧Ｖcに接続され、Ｑ3のベースにはＶtuneが印加される。定電流源Ｉ0が供給する電流のうちＱ2に流れる電流ＩbとＱ4に流れる電流Ｉaとの割合は、差動入力となるＶtuneとＶcとの差に応じて変動する。ＶcはＶccとＧＮＤとの中間電圧であるＶcc／２に応じた電圧に設定される。
【０００６】
トランジスタＱ2に流れる電流ＩbとトランジスタＱ4に流れる電流Ｉaとはそれぞれカレントミラー回路を利用して、電流制御型発振回路２を構成する補間形遅延回路へ供給される。例えば、電流Ｉbは補間形遅延回路の低速パスの差動増幅回路の電流源とされ、一方、電流Ｉaは補間形遅延回路の高速パスの差動増幅回路の電流源とされる。Ｖtuneが下降してＩaが増加するにつれ、補間形遅延回路において並列接続された高速パス及び低速パスのうち高速パスでの信号伝達が優勢となり、信号伝達時間が減少して、Ｖoutの位相遅れを解消することができる。一方、Ｖtuneが上昇してＩbが増加するにつれ、低速パスでの信号伝達が優勢となり、信号伝達時間が増加して、Ｖoutの位相進みを解消することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９は、従来の発振周波数制御回路１０のＩa及びＩbのＶtuneに対する変化を示すグラフである。Ｖtuneの変化に対してＩa、Ｉbが変化しない領域を飽和領域、一方、変化する領域を直線領域と称する。従来の回路では直線領域はＶcを中心として比較的狭い範囲、例えば±約０．１Ｖ以内であり、この直線領域において電流制御型発振回路２の発振周波数は変化する。しかし、その狭い直線領域を外れた飽和領域では発振周波数は変化しない。この特性のため、１つには、直線領域でのＶtuneの変動に対する発振周波数の変化が急峻となり、ノイズによりＶtuneがわずかに変化しただけでも、発振周波数が大きく変動する。すなわち、ＰＬＬの位相雑音特性が劣化するという問題があった。またもう１つには、Ｖtuneが飽和領域内まで変化すると、Ｉa，Ｉbが一定となり、発振周波数が変化しなくなる。すなわち、ＰＬＬが周波数制御不能（デッドロック状態）となるという問題があった。
【０００８】
本発明は、上述の問題点を解決するためになされたものであり、電流制御型発振回路を用いた発振器において、位相雑音特性の劣化やデッドロック状態となることを回避して、安定した発振動作を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る発振器は、共通の電流源に接続された２つの電流経路に対応して設けられた一対の入力端子に発振周波数制御電圧及び基準電圧を入力され、前記各電流経路に流れる一対の電流を差動出力電流として取り出す差動増幅回路を有し、当該差動出力電流に基づいて出力発振信号の発振周波数を制御するものにおいて、前記差動増幅回路が、前記各電流経路に直列に接続された抵抗素子を有するものである。
【００１０】
他の本発明に係る発振器においては、前記発振周波数制御電圧の変化に対する前記差動出力電流の直線領域が前記発振周波数制御電圧の目標制御範囲を包含するように、前記抵抗素子の抵抗値が設定される。
【００１１】
さらに他の本発明に係る発振器においては、前記抵抗素子の抵抗値が、前記発振周波数制御電圧に含まれるノイズ電圧に対する前記発振周波数の許容変動幅に応じて設定される。
【００１２】
別の本発明に係る発振器は、出力発振信号と基準信号との位相差に基づいて発振周波数制御電圧を生成するフェーズロック回路と、共通の電流源に接続された２つの電流経路に対応して設けられた一対の入力端子に前記発振周波数制御電圧及び基準電圧を入力され、前記各電流経路に流れる一対の電流を差動出力電流として取り出す差動増幅回路とを有し、当該差動出力電流に基づいて前記出力発振信号の発振周波数を制御するものにおいて、前記フェーズロック回路が、前記位相差を検出する位相比較回路と、前記発振周波数制御電圧の出力端子及び第１共用電源の間に接続された第１スイッチ素子と、前記出力端子及び第２共用電源の間に接続された第２スイッチ素子と、前記第１共用電源及び前記第１スイッチ素子の間に設けられ前記第１共用電源に基づいて所定の制限電圧を生成するレギュレータと、前記位相差に応じて前記第１スイッチ素子及び前記第２スイッチ素子を選択的にオン状態とするスイッチ制御回路と、を有し、前記制限電圧が、前記発振周波数制御電圧の変化に対する前記差動出力電流の直線領域の上限電圧及び下限電圧のうち前記第１共用電源寄りの電圧に応じて設定される。
【００１３】
また他の本発明に係る発振器においては、前記差動増幅回路が、前記各電流経路に直列に接続された抵抗素子を有し、前記差動出力電流の直線領域が前記発振周波数制御電圧の目標制御範囲を包含するように、前記抵抗素子の抵抗値が設定される。
【００１４】
さらに他の本発明に係る発振器においては、前記基準電圧が、前記直線領域の上限電圧及び下限電圧のうち前記第２共用電源寄りの電圧が当該第２共用電源に応じた電圧となるように設定される。
【００１５】
本発明の好適な態様は、前記第２共用電源が、アースである発振器である。
【００１６】
また本発明の他の好適な態様は、入力端から出力端への信号の伝達時間が前記差動出力電流に応じて可変制御される補間形遅延回路を複数段接続したリングオシレータを有し、当該リングオシレータが前記出力発振信号を生成する発振器である。
【発明の効果】
【００１７】
本発明によれば、差動増幅回路の各電流経路に直列に接続された抵抗素子によって、差動出力電流の直線領域の電圧範囲が拡大する。これにより、直線領域での発振周波数制御電圧の変動に対する発振周波数の変化が緩やかとなり、位相雑音特性が改善される。また、直線領域の幅の拡大、レギュレータや基準電圧のシフトによる発振周波数制御電圧の変動範囲の制限によって、発振周波数制御電圧が飽和領域に入りにくくなりデッドロック状態となることを回避し得る。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。以下、上述の従来の構成と同じ構成要素には同じ符号を付して理解を容易とする。
【００１９】
図１は、本実施形態に係る発振器の概略の構成を示すブロック図である。この発振器は、電流制御型発振回路２、ＰＬＬ２０、基準信号源６、ＬＰＦ８、発振周波数制御回路２２を含んで構成される。
【００２０】
電流制御型発振回路２は、補間形遅延回路２４を例えば４段接続した差動型リングオシレータである。補間形遅延回路２４は差動型であり、本実施形態のように偶数段でリングオシレータを構成する場合には、補間形遅延回路２４相互間の接続のうち１箇所において前段の差動出力と次段の差動入力とを位相を反転させないように接続し、残りの箇所において反転するように接続する。
【００２１】
図２は、補間形遅延回路２４の概略の回路図である。補間形遅延回路２４は回路共通の所定の正電圧源Ｖccと接地ＧＮＤとの間に構成される。補間形遅延回路２４は差動入力端子Ｎinと差動出力端子Ｎoutとの間に互いに並列に構成された高速パス及び低速パスを有する。高速パスにはトランジスタＱ5及びＱ6を差動対として有する差動増幅回路２６が設けられる。また低速パスにはトランジスタＱ7及びＱ8を差動対として有する差動増幅回路２８と、トランジスタＱ9及びＱ10を差動対として有する差動増幅回路３０とが設けられる。高速パスの利得及び低速パスの利得はそれぞれ差動増幅回路２６及び差動増幅回路３０の電流源の電流によって変えられる。差動増幅回路２６の電流源はトランジスタＱ13で構成され、これが電流Ｉaを供給し、一方、差動増幅回路３０の電流源はトランジスタＱ14で構成され、これが電流Ｉbを供給する。
【００２２】
これら電流Ｉa，Ｉbを変え、各パスの利得を変えることで、補間形遅延回路２４の遅延時間を高速パスの遅延時間から低速パスの遅延時間までの間で可変設定することができる。
【００２３】
なお、低速パスにはトランジスタＱ11及びＱ12からなるクロスカップル差動対３２が付加され、これが発振器のより広い同調範囲を実現する。クロスカップル差動対３２の電流源はトランジスタＱ15で構成され、これが電流Ｉbを供給する。
【００２４】
高速パスの差動対Ｑ5及びＱ6による出力電流と、低速パスの差動対Ｑ9及びＱ10とクロスカップル差動対Ｑ11及びＱ12とによる出力電流とは加算合成される。加算合成された電流は、抵抗Ｒ1及びＲ2によって電圧に変換され、その電圧が出力発振信号Ｖoutとして補間形遅延回路２４の出力端子Ｎoutから出力される。
【００２５】
補間形遅延回路２４へ供給される上述の電流Ｉa，ＩbはＰＬＬ２０及び発振周波数制御回路２２により制御される。
【００２６】
ＰＬＬ２０は、電流制御型発振回路２が出力する出力発振信号Ｖoutと基準信号源６が出力する基準信号との位相差に応じた発振周波数制御電圧Ｖtuneを生成し出力する。図３は、ＰＬＬ２０の構成を示す模式的な回路図である。ＰＬＬ２０は位相比較回路１２、スイッチ制御回路１４、ＦＥＴ１６，１８、及びレギュレータ４０を含んで構成される。
【００２７】
位相比較回路１２は出力発振信号Ｖoutと基準信号Ｓとを入力され、それらの信号間の位相差を検出する。スイッチ制御回路１４は、位相比較回路１２での比較結果信号を受けて、ＦＥＴ１６，１８を選択的にオン状態とするスイッチ制御信号を生成する。
【００２８】
レギュレータ４０は回路共通の正電圧電源Ｖccに接続され、Ｖccに基づいてそれよりも低い所定の電圧Ｖrを生成して出力する。ＦＥＴ１６はこのレギュレータ４０の出力端子とＶtuneの出力端子との間に接続される。ＦＥＴ１６はＰチャネルのＦＥＴであり、そのゲートにはスイッチ制御回路１４からスイッチ制御信号ＣＰが印加される。一方、ＦＥＴ１８は接地電位ＧＮＤとＶtuneの出力端子との間に接続されたＮチャネルのＦＥＴであり、そのゲートにはスイッチ制御回路１４からスイッチ制御信号ＣＮが印加される。例えば、Ｖoutが基準信号Ｓより位相が進んでいる期間において、ＣＰはＬレベルとされ、ＦＥＴ１６がオン状態とされる。これにより、Ｖtuneが上昇する。一方、Ｖoutが基準信号Ｓより位相が遅れている期間において、ＣＮはＨレベルとされ、ＦＥＴ１８がオン状態とされる。これにより、Ｖtuneが下降する。ここで、ＦＥＴ１６はソースをレギュレータ４０に接続されるので、Ｖtuneは基本的にアース電位からＶrまでの範囲内で変動し得る。具体的には、Ｖtuneの上限電圧Ｖuは、ＦＥＴ１６のオン抵抗による端子間電圧分、Ｖrから低くなり、下限電圧Ｖdは、ＦＥＴ１８のオン抵抗による端子間電圧分、接地電位より高くなる。例えば、その端子間電圧は、チャネル電流が数ｍＡであれば、０．２Ｖ程度である。
【００２９】
ＦＥＴ１６がオン状態となると、レギュレータ４０からの電流によりＬＰＦ８のコンデンサが充電され、Ｖoutが上昇し、一方、ＦＥＴ１８がオン状態となると、ＬＰＦ８のコンデンサがＦＥＴ１８を介して放電され、Ｖoutが下降する。
【００３０】
図４は、発振周波数制御回路２２の概略の構成を示す回路図である。発振周波数制御回路２２は差動増幅回路であり、トランジスタＱ1，Ｑ2がチャネルを直列に接続された電流経路と、トランジスタＱ3，Ｑ4がチャネルを直列に接続された電流経路とが共通の定電流源Ｉ0に接続される。
【００３１】
この発振周波数制御回路２２は従来の発振周波数制御回路１０と相違し、その動作の直線領域の電圧範囲を広げる目的で、各電流経路それぞれに抵抗Ｒ3，Ｒ4が直列に接続されている。ここでは、抵抗Ｒ3はＱ1のエミッタとＶccとの間に接続され、抵抗Ｒ4はＱ2のエミッタとＶccとの間に接続される。
【００３２】
また、Ｑ1のベースは基準電圧Ｖc-xに接続され、Ｑ3のベースにはＶtuneが印加される。ここで、Ｖc-xは発振周波数制御回路１０におけるＶcと相違し、ＶccとＧＮＤとの中間電圧であるＶcc／２よりも所定電圧分、シフトされた電圧に設定される。ここでは、レギュレータ４０によりＶtuneの上限電圧Ｖuを低く抑える構成としたことに対応して、Ｖc-xはＧＮＤ側にシフトされる。
【００３３】
図５は、発振周波数制御回路２２のトランジスタＱ4に流れる電流Ｉa及びトランジスタＱ2に流れる電流ＩbのＶtuneに対する変化を示すグラフである。上述のように発振周波数制御回路２２における電流Ｉa，Ｉbの電流経路それぞれに挿入した抵抗Ｒ4，Ｒ3によって、直線領域の幅が拡大されている。このＶtune幅は、デッドロックを生じずに発振周波数制御回路２２が発振周波数の制御を可能な範囲、すなわち、発振周波数制御回路２２の入力ダイナミックレンジである。例えば、従来はこの入力ダイナミックレンジはＶc±０．１Ｖ程度であったが、本発振器では、例えばＶc-x±１．０Ｖに拡大される。
【００３４】
また、この入力ダイナミックレンジの設定に対応して、Ｖc-xは、例えば、１．２Ｖに設定され、これにより直線領域の下限電圧がＶtuneの下限電圧Ｖd（例えば０．２Ｖ程度）に合わせられる。
【００３５】
さらに、上述したようにＰＬＬ２０においてレギュレータ４０によりＶtuneの上限電圧Ｖuを制限しているが、例えば、レギュレータ４０の出力電圧Ｖrを２．６Ｖ程度に設定することにより、Ｖu（例えばＶr−０．２Ｖ程度）を直線領域の上限電圧に合わせることができる。
【００３６】
このように入力ダイナミックレンジを拡大して、Ｖtuneに対する発振周波数のゲイン（Ｉa，Ｉb特性の傾き）を下げたことにより、ＰＬＬ２０の位相雑音特性の改善が図られる。また、基準電圧Ｖc-xのシフト及びレギュレータ４０によるＶtuneの変動幅の制限により、発振周波数制御回路２２の飽和領域の使用を回避する構成とすることができ、発振周波数制御のデッドロックの防止が図られる。
【００３７】
このように発振周波数制御回路２２は、Ｉa，Ｉb特性の直線領域で動作して、ＰＬＬ２０により生成されるＶtuneに応じてＱ2に電流Ｉb、Ｑ4に電流Ｉaを生じる。Ｑ2のベースは各補間形遅延回路２４のＱ14及びＱ15のベースに接続され、Ｑ2とＱ14及びＱ15とはカレントミラー回路を構成する。これにより、Ｑ14及びＱ15に流れる電流は、Ｑ2に流れる電流Ｉbと等しくなり、発振周波数制御回路２２によりＶtuneに応じて可変制御される。同様に、Ｑ4のベースは各補間形遅延回路２４のＱ13のベースに接続され、Ｑ4とＱ13とはカレントミラー回路を構成する。これにより、Ｑ13に流れる電流は、Ｑ4に流れる電流Ｉaと等しくなり、発振周波数制御回路２２によりＶtuneに応じて可変制御される。
【００３８】
ここで、発振周波数制御回路２２は既に述べたように差動増幅回路であり、ＩaとＩbとの和は一定値Ｉ0に保たれる。したがって、Ｖtuneに応じたＩa及びＩbの増減は相補的であり、上述の構成ではＶtuneが減少するとＩaが増加し、かつＩbが減少して、補間形遅延回路２４における遅延時間が減少し、一方、Ｖtuneが増加するとＩaが減少し、かつＩbが増加して、遅延時間が増加する。これにより電流制御型発振回路２の出力発振信号Ｖoutの周波数が可変制御される。ちなみに、ＩaとＩbとの和が一定値Ｉ0に保たれることにより、補間形遅延回路２４の出力振幅を一定に保つことができる。
【００３９】
なお、上述の構成では、レギュレータ４０によりＶtuneの上限電圧Ｖuを制限したが、ＧＮＤとＦＥＴ１８との間にレギュレータを設けて、Ｖtuneの下限電圧Ｖdを高めてもよい。その場合には、Ｖc-xはＶcc／２より上にシフトした値に設定する。例えば、直線領域の上限電圧がＶuに応じた値となるように設定することがデッドロック抑制の観点から好適である。さらに、Ｖdが直線領域の下限電圧に応じた値となるようにレギュレータの出力電圧を設定することが同様にデッドロック抑制の観点から好適である。
【図面の簡単な説明】
【００４０】
【図１】実施形態に係る発振器の概略の構成を示すブロック図である。
【図２】補間形遅延回路の概略の回路図である。
【図３】実施形態に係るＰＬＬの構成を示す模式的な回路図である。
【図４】実施形態に係る発振周波数制御回路の概略の構成を示す回路図である。
【図５】実施形態に係る発振周波数制御回路における電流Ｉa及びＩbのＶtuneに対する変化を示すグラフである。
【図６】従来の発振器のブロック図である。
【図７】従来のＰＬＬの構成を示す模式的な回路図である。
【図８】従来の発振周波数制御回路の回路図である。
【図９】従来の発振周波数制御回路における電流Ｉa及びＩbのＶtuneに対する変化を示すグラフである。
【符号の説明】
【００４１】
２  電流制御型発振回路、６  基準信号源、８  ＬＰＦ、２０  ＰＬＬ、２２  発振周波数制御回路、２４  補間形遅延回路、２６，２８，３０  差動増幅回路、３２  クロスカップル差動対、４０  レギュレータ。
【図１】
2006217544.tif 000003
【図２】
2006217544.tif 000004
【図３】
2006217544.tif 000005
【図４】
2006217544.tif 000006
【図５】
2006217544.tif 000007
【図６】
2006217544.tif 000008
【図７】
2006217544.tif 000009
【図８】
2006217544.tif 000010
【図９】
2006217544.tif 000011