(57)【要約】【課題】  位相調整を行うことなく、遅延時間のバラツキの少ない駆動信号を生成することができるプラズマディスプレイ装置を提供することを課題とする。【解決手段】  第１の表示電極（Ｙｉ）と、第１の表示電極との間に放電を発生させるための第２の表示電極（Ｘｉ）と、第１の表示電極に放電電圧を印加する第１の表示電極駆動回路と、第２の表示電極に放電電圧を印加する第２の表示電極駆動回路とを有するプラズマディスプレイ装置が提供される。第１の表示電極駆動回路は、トランス（Ｔ１）を用いて第１の信号を入力しその入力信号に応じて第１の表示電極に第１の電位を供給する第１の出力素子（ＣＵ）を有する。【選択図】        図４
2006145869.tif 000002
【特許請求の範囲】
【請求項１】
第１の表示電極と、
前記第１の表示電極との間に放電を発生させるための第２の表示電極と、
前記第１の表示電極に放電電圧を印加する第１の表示電極駆動回路と、
前記第２の表示電極に放電電圧を印加する第２の表示電極駆動回路とを有し、
前記第１の表示電極駆動回路は、トランスを用いて第１の信号を入力しその入力信号に応じて前記第１の表示電極に第１の電位を供給する第１の出力素子を有するプラズマディスプレイ装置。
【請求項２】
さらに、トランスを用いないで第２の信号を入力しその入力信号に応じて前記第１の表示電極に前記第１の電位を供給する第２の出力素子を有する請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記第１の出力素子は、前記第１及び第２の表示電極間でサステイン放電を行わせるためのサステインパルスを形成するための電位を前記第１の表示電極に供給する請求項１又は２記載のプラズマディスプレイ装置。
【請求項４】
前記第１の出力素子は入力端子の入力信号をトランスを用いて入力し、前記第２の出力素子は前記入力端子の同一の入力信号をトランスを用いないで入力する請求項２記載のプラズマディスプレイ装置。
【請求項５】
第１の入力端子の第１の入力信号をトランスを用いて入力しその入力信号に応じて容量性負荷に第１の電位を供給する第１の出力素子と、
前記第１の入力端子の第１の入力信号をトランスを用いないで入力しその入力信号に応じて前記容量性負荷に前記第１の電位を供給する第２の出力素子と
を有する容量性負荷駆動回路。
【請求項６】
第１の表示電極と、
前記第１の表示電極との間に放電を発生させるための第２の表示電極と、
前記第１の表示電極に放電電圧を印加する第１の表示電極駆動回路と、
前記第２の表示電極に放電電圧を印加する第２の表示電極駆動回路とを有し、
前記第１の表示電極駆動回路は、
第１の入力端子からの信号を変調して出力するための第１の変調回路と、
１次巻線及び２次巻線を有し、前記１次巻線が前記第１の変調回路の出力に接続される第１のトランスと、
前記第１のトランスの２次巻線からの信号を復調して出力するための第１の復調回路と、
前記第１の復調回路の出力信号に応じて第１の電位を前記第１の表示電極に供給する第１の出力素子と
を有するプラズマディスプレイ装置。
【請求項７】
前記第１の変調回路は、前記第１の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第１の復調回路は、前記第１のトランスの２次巻線から入力される高周波数信号を低周波数信号へ変換して出力する請求項６記載のプラズマディスプレイ装置。
【請求項８】
前記第１の変調回路は、立ち上がりエッジ又は立ち下がりエッジの信号を入力するとエッジパルスを出力し、
前記第１の復調回路は、前記エッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号を出力する請求項６又は７記載のプラズマディスプレイ装置。
【請求項９】
さらに、前記第１の復調回路の出力信号を増幅して前記第１の出力素子に出力するための第１の増幅回路を有し、
前記第１の増幅回路は、電源電圧として、前記第１のトランスの２次巻線における基準電位を基準としたフローティング電源電圧を用いる請求項６〜８のいずれか１項に記載のプラズマディスプレイ装置。
【請求項１０】
第１の入力端子からの信号を変調して出力するための第１の変調回路と、
１次巻線及び２次巻線を有し、前記１次巻線が前記第１の変調回路の出力に接続される第１のトランスと、
前記第１のトランスの２次巻線からの信号を復調して出力するための第１の復調回路と、
前記第１の復調回路の出力信号に応じて第１の電位を容量性負荷に供給する第１の出力素子と
を有する容量性負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置及び容量性負荷駆動回路に関する。
【背景技術】
【０００２】
平面ディスプレイとしてプラズマディスプレイ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。図１は、３電極型のＡＣ駆動方式のプラズマディスプレイ装置の全体構成を示す図である。図示のように、プラズマディスプレイ装置は、隣接して配置した複数のＸ電極（Ｘ１，Ｘ２，Ｘ３，…，Ｘｎ）及びＹ電極（Ｙ１，Ｙ２，Ｙ３，…，Ｙｎ）と、それに交差する方向に配置した複数のアドレス電極（Ａ１，Ａ２，Ａ３，…，Ａｍ）と、交差部分に配置した蛍光体とを有する２枚の基板間に放電ガスを封入したプラズマディスプレイパネル（ＰＤＰ）１と、アドレス電極にアドレスパルスなどを印加するアドレスドライバ２と、Ｘ電極に維持放電（サステイン）パルスなどを印加するＸ共通ドライバ３と、Ｙ電極に順次走査パルスなどを印加する走査ドライバ４と、Ｙ電極に印加する維持放電（サステイン）パルスなどを走査ドライバ４に供給するＹ共通ドライバ５と、各部の制御を行う制御回路６とを備える。制御回路６は、更にフレームメモリを含む表示データ制御部７と、走査ドライバ制御部９と共通ドライバ制御部１０で構成される駆動制御回路８とを有する。表示データ制御部７はクロックＣＬＫ及び表示データＤＡＴＡを入力し、駆動制御回路８は垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを入力する。Ｘ共通ドライバ３とＹ共通ドライバ５には、サステインパルスを出力するサステイン回路が設けられており、サステイン回路はサステイン出力素子を有する。プラズマディスプレイ装置については広く知られているので、ここでは装置全体に関するこれ以上の詳しい説明は省略し、本発明に関係するＸ共通ドライバ３とＹ共通ドライバ５についてのみ更に説明する。
【０００３】
図２は、下記の特許文献１に開示されたパワートランジスタ駆動回路の概略構成をブロック図で表した図であり、破線で示すように全体がＩＣ１１に設けられている。プラズマディスプレイ装置では、図２のパワートランジスタ駆動ＩＣを、サステイン出力素子をドライブするためのプリドライブ回路として使用する。図２に示すパワートランジスタ駆動ＩＣ１１では、ハイレベル入力電圧ＨＩＮを入力回路２１で増幅し、ハイレベルシフト回路２２によってハイレベル基準電圧Ｖｒを基準とした電圧に変換し、更に出力増幅回路２３を介してハイレベル出力電圧ＨＯとして出力している。また、ローレベル入力電圧ＬＩＮを入力増幅回路２４で増幅し、遅延回路２５を介して出力増幅回路２６へ入力して増幅した後ローレベル出力電圧ＬＯとして出力している。参照番号１２と１３はハイレベル入力電圧ＨＩＮとローレベル入力電圧ＬＩＮの入力端子を、参照番号１６と１９はハイレベル出力電圧ＨＯとローレベル出力電圧ＬＯの出力端子を、参照番号１５はハイレベル電源電圧Ｖｃの供給端子を、参照番号１７はハイレベル基準電圧Ｖｒの供給端子を、参照番号１８はローレベル電源電圧Ｖｄの供給端子を、参照番号２０はグランド端子を示す。
【０００４】
図２のパワートランジスタ駆動ＩＣにおいて、遅延回路２５は、ハイレベル入力電圧ＨＩＮとハイレベル出力電圧ＨＯの立ち上がり時刻の差分ｔｄＬＨ（ＨＯ）と、ローレベル入力電圧ＬＩＮとローレベル出力電圧ＬＯの立ち上り時刻の差分ｔｄＬＨ（ＬＯ）が等しくなるように調整する働きをしている。更に、遅延回路２５は、ハイレベル入力電圧ＨＩＮとハイレベル出力電圧ＨＯの立ち下がり時刻の差分ｔｄＨＬ（ＨＯ）と、ローレベル入力電圧ＬＩＮとローレベル出力電圧ＬＯの立ち下り時刻の差分ｔｄＨＬ（ＬＯ）が等しくなるように調整する働きもしている。しかしながら、遅延回路２５によってｔｄＬＨ（ＨＯ）とｔｄＬＨ（ＬＯ）を完全に一致させることはできず、ある程度の差が生じるのが避けられない。同様に、ｔｄＨＬ（ＨＯ）とｔｄＨＬ（ＬＯ）を完全に一致させることはできず、ある程度の差が生じるのが避けられない。
【０００５】
図２のパワートランジスタ駆動ＩＣをプラズマディスプレイ装置のプリドライブ回路として使用する場合、その出力端子１６，１９には、パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated Gate Bipolar Transistor)などのサステイン出力素子が接続される。プラズマディスプレイ装置（ＰＤＰ装置）では、サステイン出力素子をオン・オフすることによってサステインパルスを生成し、プラズマディスプレイパネル（ＰＤＰ）のＸ電極とＹ電極に供給している。
【０００６】
図３は、ＰＤＰ装置におけるサステイン回路の一例を示しており、図２のパワートランジスタ駆動ＩＣをサステイン出力素子のプリドライブ回路１１Ａ，１１Ｂに使用する。図３において、ＣＵとＣＤはサステイン出力素子を示し、この出力素子をオン・オフさせることによって、容量性負荷に相当するＰＤＰへサステインパルスを供給している。図３において、入力信号ＣＵＩはプリドライブ回路１１Ａのハイレベル入力電圧として入力され、ハイレベル出力電圧として出力素子ＣＵへ供給される。また、入力信号ＣＤＩはプリドライブ回路１１Ａのローレベル入力電圧として入力され、ローレベル出力電圧として出力素子ＣＤへ供給される。
【０００７】
出力素子ＣＵがオンすると電源電圧Ｖｓが、ダイオードＤ１と出力素子ＣＵを介してＰＤＰへ供給される（この時、出力素子ＣＤはオフ）。また、出力素子ＣＤがオンすると、この出力素子ＣＤを介してＰＤＰへグランド（ＧＮＤ）電圧が供給される（この時、出力素子ＣＵはオフ）。なお、出力素子ＣＵを駆動するプリドライブ回路１１Ａの電源電圧（容量Ｃ１に蓄えられるハイレベル電源電圧）は、電源ＶｅからダイオードＤ２を介して、容量Ｃ１に充電される。また、出力素子ＣＤを駆動するプリドライブ回路１１Ａの電源電圧（容量Ｃ２に蓄えられるローレベル電源電圧）は、電源Ｖｅから直接容量Ｃ２に充電される。図３に示した回路では、出力素子ＣＵ，ＣＤを交互にオン・オフすることによって、ＰＤＰへサステインパルスを供給する。
【０００８】
図３のＬＵとＬＤは電力回収出力素子であり、このＬＵ、ＬＤをオン・オフすることによって、ＣＵ、ＣＤの電力を低減する働きをしている。図３において、入力信号ＬＵＩはプリドライブ回路のハイレベル入力電圧として入力され、ハイレベル出力電圧として出力素子ＬＵに供給される。また、入力信号ＬＤＩはプリドライブ回路のローレベル入力電圧として入力され、ローレベル出力電圧として出力素子ＬＤに供給される。
【０００９】
出力素子ＬＵがオンすると、電源電圧ＶｓとＧＮＤの間に直列に接続された容量Ｃ５とＣ６の中点電圧Ｖｐが、出力素子ＬＵ、ダイオードＤ４、コイルＬ１を介してＰＤＰに供給される（この時、出力素子ＬＤはオフ）。また、出力素子ＬＤがオンすると、コイルＬ２、ダイオードＤ５、出力素子ＬＤを介してＰＤＰに上記の中点電圧Ｖｐが供給される（この時、出力素子ＬＵはオフ）。なお、出力素子ＬＵを駆動するプリドライブ回路の電源電圧（容量Ｃ３に蓄えられているハイレベル電源電圧）は、電源ＶｅからダイオードＤ３を介して、容量Ｃ３に充電される。また、出力素子ＬＤを駆動するプリドライブ回路の電源電圧（容量Ｃ４に蓄えられているローレベル電源電圧）は、電源Ｖｅから直接容量Ｃ４に充電される。図３に示した回路では、上記出力素子ＬＵをサステイン出力素子ＣＵがオンする直前にオンさせ、上記出力素子ＬＤをサステイン出力素子ＣＤがオンする直前にオンさせることによって、ＣＵ、ＣＤで生じる電力損失を低減する働きをしている。
【００１０】
なお、図３に示した回路において、スイッチＳＷ１は、プラズマディスプレイ装置のリセット期間にオンし、リセット電圧Ｖｗを出力素子ＣＵを介してＰＤＰに供給する働きをしている。
【００１１】
また、下記の特許文献２には、パワートランジスタの駆動方法及び回路、並びに該回路を含む集積回路が記載されている。
【００１２】
【特許文献１】特開２００４−２７４７１９号公報
【特許文献２】特許第３０６９０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図２の回路では、伝送速度が遅いため遅延時間のバラツキが大きい。この結果、サステイン出力素子のハイサイド素子ＣＵへ供給する駆動パルスとローサイド素子ＣＤへ供給する駆動パルスとの間にタイミングマージンを確保するための隙間（ＣＵ、ＣＤともにオフする期間）を長く確保する必要があった。このため、サステイン周期を短くし、サステインパルス数を増加する上での障害となっていた。
【００１４】
また、上記遅延時間が大きい場合、電力回収用素子ＬＵとサステイン出力素子のハイサイド素子ＣＵとのオンタイミングのバラツキ、及び、電力回収素子ＬＤと出力素子のローサイド素子ＣＤとのオンタイミングのバラツキも大きくなるため、電力回収効率が低下する可能性があった。さらに、ＡＬＩＳ方式における駆動マージンの低下も問題となる。
【００１５】
この課題を回避するため、位相調整等を行う必要があり、この位相調整回路の追加、調整工数の増加によるコストアップにつながっていた。
【００１６】
本発明の目的は、上記位相調整を行うことなく、上記遅延時間のバラツキの少ない駆動信号を生成することができるプラズマディスプレイ装置及び容量性負荷駆動回路を提供することにある。
【００１７】
また、本発明のもう一つの目的は、上記位相調整等を行う場合でも、従来に比べより高精度の調整を行うことによって、サステインパルス数を増加でき、電力回収効率をより高くでき、ＡＬＩＳ方式を使用する場合でも、より駆動マージンの広いプラズマディスプレイ装置及び容量性負荷駆動回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、第１の表示電極と、第１の表示電極との間に放電を発生させるための第２の表示電極と、第１の表示電極に放電電圧を印加する第１の表示電極駆動回路と、第２の表示電極に放電電圧を印加する第２の表示電極駆動回路とを有するプラズマディスプレイ装置が提供される。第１の表示電極駆動回路は、トランスを用いて第１の信号を入力しその入力信号に応じて第１の表示電極に第１の電位を供給する第１の出力素子を有する。
【発明の効果】
【００１９】
第１の出力素子はトランスを用いて信号を入力するので、位相調整を行うことなく、遅延時間のバラツキを少なくして第１の出力素子を駆動することができる。また、位相調整等を行う場合でも、より高精度の調整を行うことができ、サステインパルス数を増加でき、電力回収効率をより高くでき、ＡＬＩＳ方式を使用する場合でも、より駆動マージンを広くすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図を用いて説明する。
（第１の実施形態）
本発明の第１の実施形態によるプラズマディスプレイ装置は、図１に示す全体構成を有する。その詳細は、上記の図１の説明と同じである。以下、Ｘ電極Ｘ１〜Ｘｎの個々又はそれらを総称してＸ電極Ｘｉといい、Ｙ電極Ｙ１〜Ｙｎの個々又はそれらを総称してＹ電極Ｙｉという。Ｘ電極Ｘｉ及びＹ電極Ｙｉは、表示電極であり、その間に絶縁体を有して容量性負荷を構成する。Ｙ共通ドライバ５は、Ｘ電極Ｘｉ及びＹ電極Ｙｉ間でサステイン放電を行わせるためにＹ電極Ｙｉにサステインパルスを供給するＹ電極の容量性負荷駆動回路である。Ｘ共通ドライバ３は、Ｘ電極Ｘｉ及びＹ電極Ｙｉ間でサステイン放電を行わせるためにＸ電極Ｘｉにサステインパルスを供給するＸ電極の容量性負荷駆動回路である。Ｘ共通ドライバ３及びＹ共通ドライバ５は、互いに構成が同様であるので、以下、Ｙ共通ドライバ５を例に説明する。
【００２１】
図４は、本発明の第１の実施形態による図１のＹ共通ドライバ（Ｙサステイン駆動回路）５の構成例を示す回路図である。
【００２２】
増幅回路Ｍ１は、入力端子ＣＵＩから入力される信号を増幅して出力する。トランスＴ１は、１次巻線及び２次巻線を有する。増幅回路Ｍ１の出力は、トランスＴ１の１次巻線及び容量Ｃ１１を介してグランドに接続される。トランスＴ１の２次巻線は、ＮチャンネルパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）ＣＵのゲート及びＹ電極Ｙｉ間に接続される。以下、パワーＭＯＳＦＥＴをＭＯＳトランジスタという。ＭＯＳトランジスタＣＵは、ソースがＹ電極Ｙｉに接続され、ドレインが正の電源電圧Ｖｓに接続される。電源電圧Ｖｓは、例えば１８０Ｖである。ＭＯＳトランジスタＣＵの基準電位は、ＭＯＳトランジスタＣＵのソースが接続されたＹ電極Ｙｉの電位である。Ｙ電極Ｙｉの電位は、図５に示すように、０Ｖから電源電圧Ｖｓまでの間で変化する。トランスＴ１は、入力端子ＣＵＩのグランド基準の入力信号を入力し、Ｙ電極Ｙｉの電位を基準にした信号に変換してＭＯＳトランジスタＣＵのゲートに出力することができる。なお、図５の詳細は後述する。
【００２３】
ＰチャンネルＭＯＳトランジスタＣＵ２は、ＭＯＳトランジスタＣＵと並列に接続される。ＭＯＳトランジスタＣＵ２のゲートは、ドライブ回路Ｍ１１を介して入力端子ＣＵＩに接続される。ＭＯＳトランジスタＣＵ２は、ソースが電源電圧Ｖｓに接続され、ドレインがダイオードＤ１１のアノードに接続される。ダイオードＤ１１のカソードは、Ｙ電極Ｙｉに接続される。ドライブ回路Ｍ１１及びダイオードＤ１１を設けることにより、ＭＯＳトランジスタＣＵ２を駆動することができる。
【００２４】
次に、ドライブ回路Ｍ１１の構成を説明する。抵抗Ｒ１１１は、電源電圧Ｖｓ及びＭＯＳトランジスタＣＵ２のゲート間に接続される。抵抗Ｒ１１２は、ＭＯＳトランジスタＣＵ２のゲート及びＮＰＮ接合のバイポーラトランジスタＱ１１のコレクタ間に接続される。バイポーラトランジスタＱ１１のエミッタは、グランドに接続される。抵抗Ｒ１１３は、入力端子ＣＵＩ及びバイポーラトランジスタＱ１１のベース間に接続される。抵抗Ｒ１１４は、バイポーラトランジスタＱ１１のベース及びグランド間に接続される。
【００２５】
増幅回路Ｍ２は、入力端子ＣＤＩから入力される信号を増幅して出力する。トランスＴ２は、１次巻線及び２次巻線を有する。増幅回路Ｍ２の出力は、トランスＴ２の１次巻線及び容量Ｃ１２を介してグランドに接続される。トランスＴ２の２次巻線は、ＮチャンネルＭＯＳトランジスタＣＤのゲート及びグランド間に接続される。ＭＯＳトランジスタＣＤは、ソースがグランドに接続され、ドレインがＹ電極Ｙｉに接続される。
【００２６】
ドライブ回路Ｍ１２は、増幅回路であり、入力端子ＣＤＩから入力される信号を増幅して出力する。ＮチャンネルＭＯＳトランジスタＣＤ２は、ゲートが増幅回路Ｍ１２の出力に接続され、ソースがグランドに接続され、ドレインがＹ電極Ｙｉに接続される。
【００２７】
ＭＯＳトランジスタＣＵは、トランスＴ１を用いて信号を入力しその入力信号に応じてＹ電極Ｙｉに電源電圧（ハイレベル）Ｖｓを供給する。ＭＯＳトランジスタＣＵ２は、トランスを用いないで信号を入力しその入力信号に応じてＹ電極Ｙｉに電源電圧Ｖｓを供給する。ＭＯＳトランジスタＣＤは、トランスＴ２を用いて信号を入力しその入力信号に応じてＹ電極Ｙｉにグランド（ローレベル）を供給する。ＭＯＳトランジスタＣＤ２は、トランスを用いないで信号を入力しその入力信号に応じてＹ電極Ｙｉにグランドを供給する。
【００２８】
なお、スイッチＳＷ１は、プラズマディスプレイ装置のリセット期間にオンし、リセット電圧ＶｗをＹ電極Ｙｉに供給する働きをしている。
【００２９】
本実施形態では、ＭＯＳトランジスタＣＵ及びＣＤのドライブ回路としてトランスＴ１及びＴ２を用いることにより、図２に示した回路を用いる場合に比べ、ＭＯＳトランジスタＣＵ及びＣＤをより高速に駆動することができる。ただし、トランスＴ１及びＴ２は高周波数信号を伝達することは可能であるが、低周波数信号を伝達することは困難である。そこで、ＭＯＳトランジスタＣＵと並列に低周波数用ＭＯＳトランジスタＣＵ２を接続し、ＭＯＳトランジスタＣＤと並列に低周波数用ＭＯＳトランジスタＣＤ２を接続している。入力端子ＣＵＩ及びＣＤＩに低周波数信号が入力された場合には、ＭＯＳトランジスタＣＵ２及びＣＤ２が導通する。
【００３０】
図５は、図４のＹ共通ドライバ５の動作を説明するためのタイミングチャートである。ＭＯＳトランジスタＣＵ，ＣＵ２，ＣＤ，ＣＤ２の動作により、Ｙ電極Ｙｉにはサステインパルスが供給される。ＭＯＳトランジスタＣＵ，ＣＵ２，ＣＤ，ＣＤ２の波形は、ハイレベルがオン（導通）を示し、ローレベルがオフ（非導通）を示す。ＮチャンネルＭＯＳトランジスタは、ゲートがハイレベルになるとオンする。ＰチャンネルＭＯＳトランジスタは、ゲートがローレベルになるとオンする。
【００３１】
まず、時刻ｔ５０１では、入力端子ＣＵＩの入力信号に応じてＭＯＳトランジスタＣＵがオンし、それに少し遅れてＭＯＳトランジスタＣＵ２がオンする。ＭＯＳトランジスタＣＵ２に接続されるドライブ回路Ｍ１１は、ＭＯＳトランジスタＣＵに接続されるトランスＴ１より動作が遅い。ＭＯＳトランジスタＣＵはトランスＴ１を用いて入力端子ＣＵＩの信号を入力し、ＭＯＳトランジスタＣＵ２はトランスＴ１を用いないでドライブ回路Ｍ１１を用いて入力端子ＣＵＩの信号を入力するため、ＭＯＳトランジスタＣＵ２のオン開始時間が遅れる。
【００３２】
トランジスタＣＵがオンになると、電源電圧Ｖｓは、トランジスタＣＵを介して、Ｙ電極Ｙｉに供給される。Ｙ電極Ｙｉは、電源電圧Ｖｓにクランプされる。その後、入力端子ＣＵＩの入力信号に応じてトランジスタＣＵ及びＣＵ２がオフする。Ｙ電極Ｙｉは、電源電圧Ｖｓを維持する。
【００３３】
次に、時刻ｔ５０２では、入力端子ＣＤＩの入力信号に応じてトランジスタＣＤ及びＣＤ２がオンする。Ｙ電極Ｙｉは、トランジスタＣＤ及びＣＤ２を介して、グランドに接続される。Ｙ電極Ｙｉは、グランドにクランプされる。その後、入力端子ＣＤＩの入力信号に応じてトランジスタＣＤ及びＣＤ２がオフする。Ｙ電極Ｙｉは、グランドを維持する。以後、上記の時刻ｔ５０１〜ｔ５０２の動作を繰り返す。
【００３４】
以上はＹ電極Ｙｉのサステインパルスについて説明した。Ｘ電極Ｘｉのサステインパルスは、Ｙ電極Ｙｉのサステインパルスを逆相にした信号である。時刻ｔ５０１では、Ｘ電極Ｘｉ及びＹ電極Ｙｉ間に電圧Ｖｓが印加される。Ｘ電極Ｘｉ及びＹ電極Ｙｉ間の表示のためのサステイン放電は、時刻ｔ５０１付近で生じ、発光する。同様に、Ｙ電極Ｙｉがグランドのときに、Ｘ電極Ｘｉが電源電圧Ｖｓになると、その時刻付近でサステイン放電が発生して発光する。
【００３５】
図３に示した回路では、図３におけるＭＯＳトランジスタＣＵ及びＣＤを駆動するため図２に示したパワートランジスタの駆動用ＩＣを使用している。これに対して、本実施形態では、上記パワートランジスタの駆動用ＩＣの代わりに、トランスＴ１及びＴ２を用いている。
【００３６】
本実施形態では、ＭＯＳトランジスタ（出力素子）ＣＵ及びＣＤのドライブ回路としてトランスＴ１及びＴ２を用いることにより、図２に示した回路を用いる場合に比べ、ＭＯＳトランジスタＣＵ及びＣＤをより高速に駆動することができる。すなわち、前述したタイミングマージンを確保するための隙間を短くすることができる。よって、本実施形態では、図２に示した回路を用いる場合に必要であった入出力遅延時間の調整を行うことなく、ＭＯＳトランジスタＣＵ及びＣＤを高速で駆動することができる。従って、サステインパルスの周期を短くし、サステインパルス数を増加させプラズマディスプレイ装置の輝度を高くすることができる。また、ＭＯＳトランジスタＣＵ及びＣＤのゲート信号の遅延時間のバラツキを小さくすることができる。
【００３７】
このトランスＴ１及びＴ２を用いた場合、サステインパルスを発生させるためにＭＯＳトランジスタＣＵ及びＣＤを高周波数駆動することは可能であるが、プラズマディスプレイパネルを電源電圧Ｖｓ又はグランドへ長い期間クランプさせることは難しい。そこで、ＭＯＳトランジスタＣＵと並列に低周波数用ＭＯＳトランジスタ（出力素子）ＣＵ２を接続し、ＭＯＳトランジスタＣＤと並列に低周波数用ＭＯＳトランジスタ（出力素子）ＣＤ２を接続している。Ｙ電極Ｙｉを長い期間クランプさせる場合は、これらＭＯＳトランジスタＣＵ２又はＣＤ２を導通させている。ドライブ回路Ｍ１１は、ＭＯＳトランジスタＣＵ２のドライブ回路である。増幅回路Ｍ１２は、ＭＯＳトランジスタＣＤ２のドライブ回路である。本実施形態では、ＭＯＳトランジスタＣＵ及びＣＵ２は入力端子ＣＵＩの同一の入力信号を入力し、ＭＯＳトランジスタＣＤ及びＣＤ２は入力端子ＣＤＩの同一の入力信号を入力して駆動している。この場合、ＭＯＳトランジスタＣＵ２がオフしてからＭＯＳトランジスタＣＤをオンさせ、ＭＯＳトランジスタＣＤ２がオフしてからＭＯＳトランジスタＣＵをオンさせるように駆動すればよい。
【００３８】
また、ＭＯＳトランジスタＣＵ２及びＣＤ２へ独立した駆動信号を供給して、サステイン期間ではＭＯＳトランジスタＣＵ及びＣＤのみをオンさせ、サステインパルスより長い周期の信号をプラズマディスプレイパネルのＹ電極Ｙｉへ供給する場合にＭＯＳトランジスタＣＵ２又はＣＤ２を導通させることにより、上記駆動シーケンスをフリーにすることができ、より高速な駆動が可能となる。
【００３９】
（第２の実施形態）
図６は、本発明の第２の実施形態による図１のＹ共通ドライバ（Ｙサステイン駆動回路）５の構成例を示す回路図である。図６の回路は、図４の回路に対して、基本的に同じであり、以下の電力回収回路が追加されている。
【００４０】
増幅回路Ｍ３は、入力端子ＬＵＩから入力される信号を増幅して出力する。トランスＴ３は、１次巻線及び２次巻線を有する。増幅回路Ｍ３の出力は、トランスＴ３の１次巻線及び容量Ｃ１３を介してグランドに接続される。トランスＴ３の２次巻線は、ＮチャンネルＭＯＳトランジスタ（出力素子）ＬＵのゲート及びソース間に接続される。ＭＯＳトランジスタＬＵは、ソースがダイオードＤ４のアノードに接続され、ドレインが容量Ｃ６を介してグランドに接続される。コイルＬ１は、ダイオードＤ４のカソード及びＹ電極Ｙｉ間に接続される。ダイオードＤ４は、容量Ｃ６の電位ＶｐからＭＯＳトランジスタＬＵ及びコイルＬ１を介してＹ電極Ｙｉに順方向電流を流す。
【００４１】
増幅回路Ｍ４は、入力端子ＬＤＩから入力される信号を増幅して出力する。トランスＴ４は、１次巻線及び２次巻線を有する。増幅回路Ｍ４の出力は、トランスＴ４の１次巻線及び容量Ｃ１４を介してグランドに接続される。トランスＴ４の２次巻線は、ＮチャンネルＭＯＳトランジスタ（出力素子）ＬＤのゲート及びソース間に接続される。ＭＯＳトランジスタＬＤは、ソースが容量Ｃ６を介してグランドに接続され、ドレインがダイオードＤ５のカソードに接続される。コイルＬ２は、ダイオードＤ５のアノード及びＹ電極Ｙｉ間に接続される。ダイオードＤ５は、Ｙ電極ＹｉからＭＯＳトランジスタＬＤ及びコイルＬ２を介して容量Ｃ６の電位Ｖｐに順方向電流を流す。
【００４２】
なお、上記の電力回収回路は、後に図７を参照しながら説明するように、常に高周波数で動作するため、ＭＯＳトランジスタＣＵ２及びＣＤ２のような低周波数用ＭＯＳトランジスタを必要としない。
【００４３】
また、図３の回路と同様に、容量Ｃ６に容量Ｃ５を接続してもよい。その場合、容量Ｃ５は、電源電圧Ｖｓ及び容量Ｃ６間に接続される。
【００４４】
図７は、図６のＹ共通ドライバ５の動作を説明するためのタイミングチャートである。ＭＯＳトランジスタＣＵ，ＣＵ２，ＣＤ，ＣＤ２の動作により電源電圧Ｖｓ又はグランドにクランプし、ＭＯＳトランジスタＬＵ及びＬＤにより電力回収を行う。ＭＯＳトランジスタＬＵ，ＣＵ，ＣＵ２，ＬＤ，ＣＤ，ＣＤ２の波形は、ハイレベルがオン（導通）を示し、ローレベルがオフ（非導通）を示す。
【００４５】
まず、時刻ｔ７０１において、入力端子ＬＵＩの入力信号に応じてＭＯＳトランジスタＬＵがオンする。容量Ｃ６は、後に説明するように、充電されているので、容量Ｃ６の電位ＶｐはＭＯＳトランジスタＬＵ、ダイオードＤ４及びコイルＬ１を介して、ＬＣ共振によりＹ電極Ｙｉに供給される。Ｙ電極Ｙｉは、電源電圧Ｖｓに向けて上昇する。
【００４６】
次に、時刻ｔ７０２では、入力端子ＣＵＩの入力信号に応じてＭＯＳトランジスタＣＵがオンし、それに少し遅れてＭＯＳトランジスタＣＵ２がオンする。この動作は、図５の時刻ｔ５０１の動作と同様である。電源電圧Ｖｓは、ＭＯＳトランジスタＣＵを介して、Ｙ電極Ｙｉに供給される。Ｙ電極Ｙｉは、電源電圧Ｖｓにクランプされる。その後、入力端子ＬＵＩの入力信号に応じてＭＯＳトランジスタＬＵがオフし、入力端子ＣＵＩの入力信号に応じてＭＯＳトランジスタＣＵ及びＣＵ２がオフする。Ｙ電極Ｙｉは、電源電圧Ｖｓを維持する。
【００４７】
次に、時刻ｔ７０３では、入力端子ＬＤＩの入力信号に応じてＭＯＳトランジスタＬＤがオンする。Ｙ電極Ｙｉの電荷（電力）は、コイルＬ２、ダイオードＤ５及びＭＯＳトランジスタＬＤを介して、グランドに接続された容量Ｃ６の電位ＶｐにＬＣ共振により放出される。これにより、容量Ｃ６は、充電され、電力回収を行うことができる。Ｙ電極Ｙｉは、グランドに向けて下降する。
【００４８】
次に、時刻ｔ７０４では、入力端子ＣＤＩの入力信号に応じてＭＯＳトランジスタＣＤ及びＣＤ２がオンする。Ｙ電極Ｙｉは、トランジスタＣＤ及びＣＤ２を介して、グランドに接続される。Ｙ電極Ｙｉは、グランドにクランプされる。その後、入力端子ＬＤＩの入力信号に応じてＭＯＳトランジスタＬＤがオフし、入力端子ＣＤＩの入力信号に応じてＭＯＳトランジスタＣＤ及びＣＤ２がオフする。Ｙ電極Ｙｉは、グランドを維持する。以後、上記の時刻ｔ７０１〜ｔ７０４の動作を繰り返す。
【００４９】
本実施形態では、電力回収回路を駆動するＭＯＳトランジスタＬＵ及びＬＤの駆動回路としてトランスＴ３及びＴ４を用いている点に特徴がある。ＭＯＳトランジスタＬＵ及びＬＤはサステインパルスの立ち上がり時、及び、立ち下がり時の短い期間（高周波数）において導通する。上記ＭＯＳトランジスタＬＵ及びＬＤをトランスＴ３及びＴ４で駆動することにより、図２に示した回路を用いる場合に比べ、ＭＯＳトランジスタＬＵ及びＬＤをより高速に駆動することができる。この結果、電力回収用素子ＬＵとサステイン出力素子のハイサイド素子ＣＵとのオンタイミングの差、及び、電力回収素子ＬＤと出力素子のローサイド素子ＣＤとのオンタイミングの差をより高精度に設定することができ、電力回収効率の向上を図ることができる。
【００５０】
（第３の実施形態）
図８は、本発明の第３の実施形態による図１のＹ共通ドライバ（Ｙサステイン駆動回路）５の構成例を示す回路図である。図８の回路は、図６の回路に対して、基本的に同じであり、以下の点が異なる。
【００５１】
変調回路ＥＮ１，ＥＮ２、復調回路ＲＥ１，ＲＥ２及び増幅回路Ｍ１３，Ｍ１４が追加され、これによりＭＯＳトランジスタＣＵ及びＣＤを高周波数のみならず低周波数でも駆動することができるようになる。その結果、図６の低周波数用ＭＯＳトランジスタＣＵ２及びＣＤ２が不要になる。
【００５２】
変調回路ＥＮ１は、入力端子ＣＵＩ及び増幅回路Ｍ１の入力間に接続され、入力端子ＣＵＩからの低周波数信号を高周波数信号に変調して増幅回路Ｍ１に出力する。復調回路ＲＥ１は、トランスＴ１の２次巻線の高周波数信号を低周波数信号に復調して増幅回路Ｍ１３に出力する。増幅回路Ｍ１３は、復調回路ＲＥ１の出力信号を増幅してＭＯＳトランジスタＣＵのゲートに出力する。
【００５３】
ダイオードＤ２は、アノードがフローティング電源電圧ＦＶｅに接続され、カソードが容量Ｃ１を介してＹ電極Ｙｉに接続される。フローティング電源電圧ＦＶｅは、例えば１５Ｖである。復調回路ＲＥ１及び増幅回路Ｍ１３は、容量Ｃ１の両端に接続され、Ｙ電極Ｙｉの電位を基準電位としたフローティング電源電圧の供給を受ける。トランスＴ１の２次巻線における基準電位も、Ｙ電極Ｙｉの電位である。
【００５４】
変調回路ＥＮ２は、入力端子ＣＤＩ及び増幅回路Ｍ２の入力間に接続され、入力端子ＣＤＩからの低周波数信号を高周波数信号に変調して増幅回路Ｍ２に出力する。復調回路ＲＥ２は、トランスＴ２の２次巻線の高周波数信号を低周波数信号に復調して増幅回路Ｍ１４に出力する。増幅回路Ｍ１４は、復調回路ＲＥ２の出力信号を増幅してＭＯＳトランジスタＣＤのゲートに出力する。容量Ｃ２は、フローティング電源電圧ＦＶｅ及びグランド間に接続される。復調回路ＲＥ２及び増幅回路Ｍ１４は、容量Ｃ２の両端に接続され、グランドを基準電位としたフローティング電源電圧の供給を受ける。トランスＴ２の２次巻線における基準電位も、グランドである。
【００５５】
図９は、図８の回路の動作を説明するためのタイミングチャートである。電圧Ｖ１は、変調回路ＥＮ１の出力電圧を示す。電圧Ｖ２は、トランスＴ１の入力電圧を示す。電圧Ｖ３は、復調回路ＲＥ１の入力電圧を示す。電圧Ｖ４は、復調回路ＲＥ１の出力電圧を示す。電圧ＶＣＵＧは、ＭＯＳトランジスタＣＵのゲート電圧を示す。
【００５６】
変調回路ＥＮ１は、入力端子ＣＵＩの入力信号の立ち上がりエッジの信号を入力するとエッジパルスの電圧Ｖ１を出力し、立ち下がりエッジの信号を入力してもエッジパルスの電圧Ｖ１を出力する。これにより、変調回路ＥＮ１は、入力端子ＣＵＩの低周波数信号を高周波数信号Ｖ１に変調することができる。増幅回路Ｍ１は、電圧Ｖ１を増幅して電圧Ｖ２を出力する。
【００５７】
トランスＴ１は、グランド基準の電圧Ｖ２を入力し、Ｙ電極Ｙｉの電位を基準とする電圧Ｖ３を出力する。電圧Ｖ２は変調回路ＥＮ１により高周波数信号に変調されているので、入力端子ＣＵＩの入力信号が低周波数信号であっても、トランスＴ１は電圧Ｖ２を電圧Ｖ３として正常に伝達することができる。
【００５８】
復調回路ＲＥ１は、電圧Ｖ３のエッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号Ｖ４を出力する。具体的には、復調回路ＲＥ１は、エッジパルスの電圧Ｖ３を入力する毎にレベル反転を行い、立ち上がりエッジ及び立ち下がりエッジの信号Ｖ４を交互に出力する。これにより、復調回路ＲＥ１は、高周波数信号Ｖ３を低周波数信号Ｖ４に復調することができる。増幅回路Ｍ１３は、電圧Ｖ４を増幅して電圧ＶＣＵＧを出力する。結果として、電圧ＶＣＵＧは、入力端子ＣＵＩの入力信号と同じ論理レベル信号となる。
【００５９】
なお、変調回路ＥＮ２及び復調回路ＲＥ２の動作は、変調回路ＥＮ１及び復調回路ＲＥ１の動作と同様である。
【００６０】
本実施形態は、変調回路ＥＮ１、ＥＮ２及び復調回路ＲＥ１、ＲＥ２を用いた点が特徴である。上記変調回路ＥＮ１によって、入力端子ＣＵＩの信号を高周波信号に符号化して増幅回路Ｍ１を介してトランスＴ１の１次巻線へ供給している。また、復調回路ＲＥ１ではトランスＴ１の２次巻線から出力される符号化された高周波数信号を駆動パルスに再生して、増幅回路Ｍ１３を介してＭＯＳトランジスタＣＵへ供給している。ＭＯＳトランジスタＣＤに関しても同様に駆動することができる。
【００６１】
ＭＯＳトランジスタＣＵ及びＣＤを駆動するパルスは、サステインパルスの周期よりも長い周期のパルスの場合も考えられる。例えば、プラズマディスプレイパネルのＸ電極Ｘｉ又はＹ電極Ｙｉを電源電圧Ｖｓ又はグランドへ比較的長い期間クランプする場合である。その場合でも、ＭＯＳトランジスタＣＵ及びＣＤへ供給するために必要十分な駆動電圧を供給するため、増幅回路Ｍ１３及びＭ１４の電源電圧供給用にフローティング電源を設け、このフローティング電源から電源電圧ＦＶｅを供給している。
【００６２】
電源電圧投入時、及び、電源電圧遮断時における誤動作を防止するため、入力端子ＣＵＩ及びＣＤＩの信号がハイレベルのときにＭＯＳトランジスタＣＵ及びＣＤをオンさせ、入力端子ＣＵＩ及びＣＤＩの信号がローレベルのときにＭＯＳトランジスタＣＵ及びＣＤをオフさせている。この結果、電源電圧が低く変調回路ＥＮ１，ＥＮ２及び復調回路ＲＥ１，ＲＥ２が動作していない場合は、ＭＯＳトランジスタＣＵ及びＣＤの駆動パルスがローレベルとなり、ＭＯＳトランジスタＣＵ及びＣＤがオフ状態となる。従って、電源電圧投入時、及び、電源電圧遮断時にＭＯＳトランジスタＣＵ及びＣＤがオン状態となり破壊等に至ることがない。
【００６３】
（第４の実施形態）
図１０は、本発明の第４の実施形態による図１のＹ共通ドライバ（Ｙサステイン駆動回路）５の構成例を示す回路図である。図１０の回路は、図６の回路に対して、基本的に同じであり、以下の点が異なる。
【００６４】
図６の回路はハイレベルがＶｓでありローレベルがグランドであるサステインパルスをＹ電極Ｙｉに供給したが、図１０の回路はハイレベルが＋Ｖｓ／２でありローレベルが−Ｖｓ／２であるサステインパルスをＹ電極Ｙｉに供給する。
【００６５】
電源電圧＋Ｖｓ／２は、抵抗Ｒ１１１、ＭＯＳトランジスタＣＵのドレイン及びＭＯＳトランジスタＣＵ２のソースに供給される。電源電圧−Ｖｓ／２は、トランスＴ２の２次巻線、ＭＯＳトランジスタＣＤのソース及びＭＯＳトランジスタＣＤ２のソースに供給される。
【００６６】
図６ではドライブ回路Ｍ１２が増幅回路であったが、図１０の回路ではドライブ回路Ｍ１２はローレベルシフト回路である。以下、ローレベルシフト回路Ｍ１２の構成を説明する。抵抗Ｒ１２１は、電源電圧−Ｖｓ／２及びＭＯＳトランジスタＣＤ２のゲート間に接続される。抵抗Ｒ１２２は、ＭＯＳトランジスタＣＤ２のゲート及びＰＮＰ接合バイポーラトランジスタＱ１２のコレクタ間に接続される。バイポーラトランジスタＱ１２のエミッタは、電源電圧Ｖｃｃに接続される。電源電圧Ｖｃｃは、例えば５Ｖ又は３Ｖである。抵抗Ｒ１２３は、入力端子ＣＤＩ及びバイポーラトランジスタＱ１２のベース間に接続される。抵抗Ｒ１２４は、電源電圧Ｖｃｃ及びバイポーラトランジスタＱ１２のベース間に接続される。ローレベルシフト回路Ｍ１２は、入力端子ＣＤＩのグランド基準の信号を電位−Ｖｓ／２基準の信号に変換してＭＯＳトランジスタＣＤ２のゲートに出力する。
【００６７】
本実施形態では、サステイン電源電圧として、＋Ｖｓ／２と−Ｖｓ／２の２つの電源電圧を用いている点に特徴がある。図１０の回路では、図６の電力回収用容量Ｃ６を削除することができる。ＭＯＳトランジスタＬＵのドレイン及びＭＯＳトランジスタＬＤのソースは、グランドに接続される。ＭＯＳトランジスタＣＵ及びＣＤのドライブ回路として、トランスＴ１及びＴ２を用いることにより、入力端子ＣＵＩ及びＣＤＩのグランドを基準とした入力信号を、出力素子（ＭＯＳトランジスタ）ＣＵ及びＣＤの基準電圧（ＭＯＳトランジスタのソース電圧等）を基準とした駆動パルスへ容易に変換することができる。このように基準電圧レベルが異なる信号へ変換する場合でも、本実施形態では高速性能に優れたトランスＴ１〜Ｔ４を用いているため、遅延時間のバラツキを小さくできる。
【００６８】
（第５の実施形態）
図１１は、本発明の第５の実施形態による図１のＹ共通ドライバ（Ｙサステイン駆動回路）５の構成例を示す回路図である。図１１の回路は、図８の回路に対して、基本的に同じであり、以下の点が異なる。
【００６９】
図８の回路はハイレベルがＶｓでありローレベルがグランドであるサステインパルスをＹ電極Ｙｉに供給したが、図１１の回路はハイレベルが＋Ｖｓ／２でありローレベルが−Ｖｓ／２であるサステインパルスをＹ電極Ｙｉに供給する。電源電圧＋Ｖｓ／２は、ＭＯＳトランジスタＣＵのドレインに供給される。電源電圧−Ｖｓ／２は、トランスＴ２の２次巻線、復調回路ＲＥ２、増幅回路Ｍ１４、容量Ｃ２及びＭＯＳトランジスタＣＤのソースに供給される。
【００７０】
本実施形態では、図８に示した回路と比較して、サステイン電源電圧として＋Ｖｓ／２と−Ｖｓ／２の２つの電源電圧を用いている点が異なる。図１１に示した回路では、図８の電力回収用容量Ｃ６を削除することができる。ＭＯＳトランジスタＬＵのドレイン及びＭＯＳトランジスタＬＤのソースは、グランドに接続される。ＭＯＳトランジスタＣＵ及びＣＤのドライブ回路として、トランスＴ１及びＴ２を用いることにより、入力端子ＣＵＩ及びＣＤＩのグランドを基準とした入力信号を、出力素子（ＭＯＳトランジスタ）ＣＵ及びＣＤの基準電圧（ＭＯＳトランジスタのソース電圧等）を基準とした駆動パルスへ変換することができる。その他の動作は、図８に示した回路と同様である。
【００７１】
（第６の実施形態）
図１２は、本発明の第６の実施形態による図１のＹ共通ドライバ（Ｙサステイン駆動回路）５の構成例を示す回路図である。図１２の回路は、図８の回路に対して、基本的に同じであり、入出力遅延時間調整回路ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を追加した点が異なる。入出力遅延時間調整回路ＣＨ１〜ＣＨ４は、可変抵抗及び容量からなり、可変抵抗の抵抗値を変えることにより入力信号に対する出力信号の遅延時間を調整することができる。
【００７２】
入出力遅延時間調整回路ＣＨ１は、入力端子ＣＵＩ及び変調回路ＥＮ１間に接続され、入力端子ＣＵＩの信号を遅延して変調回路ＥＮ１に出力する。入出力遅延時間調整回路ＣＨ１は、入力端子ＣＤＩ及び変調回路ＥＮ２間に接続され、入力端子ＣＤＩの信号を遅延して変調回路ＥＮ２に出力する。入出力遅延時間調整回路ＣＨ３は、入力端子ＬＵＩ及び増幅回路Ｍ３間に接続され、入力端子ＬＵＩの信号を遅延して増幅回路Ｍ３に出力する。入出力遅延時間調整回路ＣＨ４は、入力端子ＬＤＩ及び増幅回路Ｍ４間に接続され、入力端子ＬＤＩの信号を遅延して増幅回路Ｍ４に出力する。
【００７３】
入出力遅延時間調整回路ＣＨ１〜ＣＨ４では、入力端子ＣＵＩ，ＣＤＩ，ＬＵＩ，ＬＤＩの信号の立ち上がり時刻と、ＭＯＳトランジスタＣＵ，ＣＤ，ＬＵ，ＬＤの駆動パルス（ゲート電圧）ＶＣＵＧ，ＶＣＤＧ，ＶＬＵＧ，ＶＬＤＧの立ち上がり時刻との差（入出力遅延時間）が一定の値となるように、入出力遅延時間調整回路ＣＨ１〜ＣＨ４内の遅延時間を調整している。本実施形態では、トランスＴ１〜Ｔ４を用いて信号伝送を高速で行っているため、図２に示したＩＣを用いた場合と比較して、調整する前の遅延時間のバラツキが少ない。よって、上記入出力遅延時間の調整をより高精度に行うことができる。
【００７４】
本実施形態において、入出力遅延時間調整回路ＣＨ１〜ＣＨ４として抵抗と容量からなる時定数回路用いており、抵抗値を調整することにより上記遅延時間の調整を行っているが他の回路を用いても良い。
【００７５】
また、第３の実施形態（図８）以外の上記の実施形態の回路の入力部に上記入出力遅延時間調整回路ＣＨ１〜ＣＨ４を用いた場合でも、より高精度に遅延時間の調整を行うことができる。
【００７６】
以上のように、第１〜第６の実施形態では、高速応答性に優れたトランスをプリドライブ回路として適用した。しかしながら、トランスは、周波数の低い信号を伝えることが難しい。トランスの飽和を防ぐためには大型にしなければならず、回路規模の増大につながる。そこで、下記２つの方法によりこの問題を解決した。
【００７７】
（１）サステインパルス用信号（高周波数信号）はトランスで供給し、オプションパルス等に使用する低周波数信号は補助回路により供給する。
（２）トランス１次側に変調回路を設け、トランスの２次側に復調回路を設け、低周波数信号を高周波信号に変換して伝送し、トランスの２次側で本来のドライブ信号に再生する。
【００７８】
第１〜第６の実施形態によれば、位相調整を行わなくても、遅延時間のバラツキの少ない駆動信号を有するプラズマディスプレイ装置、及び、容量性負荷駆動回路を提供することができる。
【００７９】
また、上記位相調整等を行う場合でも、図２の回路に比べより高精度の調整を行うことができ、サステインパルス数増加、電力回収効率向上、ＡＬＩＳ方式における駆動マージン拡大が可能となる。
【００８０】
上記のＡＬＩＳ方式を説明する。プラズマディスプレイ装置は、図１に示すように、Ｘ電極Ｘｉ及びＹ電極Ｙｉが交互に並び、Ｘ電極Ｘｉの両側にＹ電極Ｙｉが存在する。図１のプラズマディスプレイ装置では、Ｘ電極Ｘｉは一方に隣接するＹ電極Ｙｉとの間のみサステイン放電を行う。例えば、Ｘ電極Ｘ１及びＹ電極Ｙ１間でサステイン放電を行い、Ｘ電極Ｘ２及びＹ２間でサステイン放電を行う。これに対し、ＡＬＩＳ方式では、Ｘ電極Ｘｉは両側に隣接するＹ電極Ｙｉとの間でサステイン放電を行う。例えば、第１のフィールドではＸ電極Ｘ１及びＹ１間でサステイン放電を行い、第２のフィールドではＸ電極Ｘ１及びＹ電極Ｙ２間でサステイン放電を行う。
【００８１】
回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、正常な動作が行えなくなる可能性が増加する。通常、電源電圧Ｖｓの動作可能な最大値Ｖｓ（ｍａｘ）と最小値Ｖｓ（ｍｉｎ）との差ΔＶｓを駆動マージンと呼ぶが、回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、駆動マージンΔＶｓが低下する。これは装置の動作の安定性が低下することを意味する。
【００８２】
また、ＡＬＩＳ方式では、同じ電圧が印加される隣接する電極間では放電は生じないが、この印加タイミングにずれが生じると、表示を行わない表示ラインでも一時的に放電が発生し、アドレス期間に書き込まれた壁電荷が減少し、正常な表示が行われないという問題を生じる場合がある。
【００８３】
以上のように、サステイン回路の各回路素子の遅延時間がばらつき、それに応じてサステインパルスのオン・オフのタイミングのずれや形状のずれを生じ、消費電力が増加したり、誤動作するという問題がある。第１〜第６の実施形態によれば、ＡＬＩＳ方式においても、サステインパルスの立ち上がりのタイミングのずれや形状のずれのないサステイン回路を実現し、低消費電力で誤動作しないプラズマディスプレイ装置を実現することができる。
【００８４】
なお、上記のＭＯＳトランジスタＣＵ２は、ＰチャンネルのＭＯＳトランジスタ又はＰＮＰ接合のバイポーラトランジスタを用いて構成することができる。上記のＭＯＳトランジスタＣＵ，ＣＤ，ＣＤ２，ＬＵ，ＬＤは、ＮチャンネルのＭＯＳトランジスタ、ＮＰＮ接合のバイポーラトランジスタ又はＩＧＢＴを用いて構成することができる。また、ＭＯＳトランジスタＣＵ，ＣＵ２，ＣＤ，ＣＤ２，ＬＵ，ＬＤは、上記以外の出力素子でもよい。
【００８５】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００８７】
（付記１）
第１の表示電極と、
前記第１の表示電極との間に放電を発生させるための第２の表示電極と、
前記第１の表示電極に放電電圧を印加する第１の表示電極駆動回路と、
前記第２の表示電極に放電電圧を印加する第２の表示電極駆動回路とを有し、
前記第１の表示電極駆動回路は、トランスを用いて第１の信号を入力しその入力信号に応じて前記第１の表示電極に第１の電位を供給する第１の出力素子を有するプラズマディスプレイ装置。
（付記２）
さらに、トランスを用いないで第２の信号を入力しその入力信号に応じて前記第１の表示電極に前記第１の電位を供給する第２の出力素子を有する付記１記載のプラズマディスプレイ装置。
（付記３）
前記第１の出力素子は、前記第１及び第２の表示電極間でサステイン放電を行わせるためのサステインパルスを形成するための電位を前記第１の表示電極に供給する付記２記載のプラズマディスプレイ装置。
（付記４）
前記第２の出力素子は、前記サステインパルスより長い周期の信号を前記第１の表示電極に供給する際に導通して前記第１の表示電極に前記第１の電位を供給する付記３記載のプラズマディスプレイ装置。
（付記５）
前記第１の出力素子は入力端子の入力信号をトランスを用いて入力し、前記第２の出力素子は前記入力端子の同一の入力信号をトランスを用いないで入力する付記２記載のプラズマディスプレイ装置。
（付記６）
前記第１の出力素子は、前記第１の信号がハイレベルのときに導通して前記第１の表示電極に前記第１の電位を供給し、前記第１の信号がローレベルのときに非導通となって前記第１の表示電極に前記第１の電位を供給しない付記１記載のプラズマディスプレイ装置。
（付記７）
前記第１及び第２の出力素子は前記第１の電位としてハイレベル電位を供給し、
さらに、トランスを用いて第３の信号を入力しその入力信号に応じて前記第１の表示電極にローレベル電位を供給する第３の出力素子と、
トランスを用いないで第４の信号を入力しその入力信号に応じて前記第１の表示電極に前記ローレベル電位を供給する第４の出力素子と
を有する付記２記載のプラズマディスプレイ装置。
（付記８）
前記第１及び第３の出力素子は、前記第１及び第２の表示電極間でサステイン放電を行わせるためのサステインパルスを形成するための電位を前記第１の表示電極に供給する付記７記載のプラズマディスプレイ装置。
（付記９）
前記第２及び第４の出力素子は、前記サステインパルスより長い周期の信号を前記第１の表示電極に供給する際に導通して前記ハイレベル電位及び前記ローレベル電位を供給する付記８記載のプラズマディスプレイ装置。
（付記１０）
前記第１の出力素子は第１の入力端子の入力信号をトランスを用いて入力し、
前記第２の出力素子は前記第１の入力端子の同一の入力信号をトランスを用いないで入力し、
前記第３の出力素子は第２の入力端子の入力信号をトランスを用いて入力し、
前記第４の出力素子は前記第２の入力端子の同一の入力信号をトランスを用いないで入力する付記７記載のプラズマディスプレイ装置。
（付記１１）
前記第２の出力素子は、Ｐチャンネルの電界効果トランジスタ又はＰＮＰ接合のバイポーラトランジスタを用いて構成される付記７記載のプラズマディスプレイ装置。
（付記１２）
前記第４の出力素子は、Ｎチャンネルの電界効果トランジスタ、ＮＰＮ接合のバイポーラトランジスタ又はＩＧＢＴを用いて構成される付記７記載のプラズマディスプレイ装置。
（付記１３）
前記第２の出力素子はＰチャンネルの電界効果トランジスタ又はＰＮＰ接合のバイポーラトランジスタを用いて構成され、前記第４の出力素子はＮチャンネルの電界効果トランジスタ、ＮＰＮ接合のバイポーラトランジスタ又はＩＧＢＴを用いて構成される付記７記載のプラズマディスプレイ装置。
（付記１４）
さらに、前記第１の表示電極に接続される第１のコイルと、
トランスを用いて第５の信号を入力しその入力信号に応じて第２の電位を前記第１のコイルを介して前記第１の表示電極に接続する第５の出力素子と、
前記第２の電位から前記第５の出力素子及び前記第１のコイルを介して前記第１の表示電極に順方向電流を流すための第１のダイオードと、
前記第１の表示電極に接続される第２のコイルと、
トランスを用いて第６の信号を入力しその入力信号に応じて前記第２の電位を前記第２のコイルを介して前記第１の表示電極に接続する第６の出力素子と、
前記第１の表示電極から前記第６の出力素子及び前記第２のコイルを介して前記第２の電位に順方向電流を流すための第２のダイオードと
を有する付記７記載のプラズマディスプレイ装置。
（付記１５）
第１の入力端子の第１の入力信号をトランスを用いて入力しその入力信号に応じて容量性負荷に第１の電位を供給する第１の出力素子と、
前記第１の入力端子の第１の入力信号をトランスを用いないで入力しその入力信号に応じて前記容量性負荷に前記第１の電位を供給する第２の出力素子と
を有する容量性負荷駆動回路。
（付記１６）
前記第１及び第２の出力素子は前記第１の電位としてハイレベル電位を供給し、
さらに、第２の入力端子の第２の入力信号をトランスを用いて入力しその入力信号に応じて前記容量性負荷にローレベル電位を供給する第３の出力素子と、
前記第２の入力端子の第２の入力信号をトランスを用いないで入力しその入力信号に応じて前記容量性負荷に前記ローレベル電位を供給する第４の出力素子と
を有する付記１５記載の容量性負荷駆動回路。
（付記１７）
さらに、容量性負荷に接続される第１のコイルと、
第３の入力端子の第３の入力信号をトランスを用いて入力しその入力信号に応じて第２の電位を前記第１のコイルを介して前記容量性負荷に接続する第５の出力素子と、
前記第２の電位から前記第５の出力素子及び前記第１のコイルを介して前記容量性負荷に順方向電流を流すための第１のダイオードと、
前記容量性負荷に接続される第２のコイルと、
第４の入力端子の第４の入力信号をトランスを用いて入力しその入力信号に応じて前記第２の電位を前記第２のコイルを介して前記容量性負荷に接続する第６の出力素子と、
前記容量性負荷から前記第６の出力素子及び前記第２のコイルを介して前記第２の電位に順方向電流を流すための第２のダイオードと
を有する付記１６記載の容量性負荷駆動回路。
（付記１８）
第１の表示電極と、
前記第１の表示電極との間に放電を発生させるための第２の表示電極と、
前記第１の表示電極に放電電圧を印加する第１の表示電極駆動回路と、
前記第２の表示電極に放電電圧を印加する第２の表示電極駆動回路とを有し、
前記第１の表示電極駆動回路は、
第１の入力端子からの信号を変調して出力するための第１の変調回路と、
１次巻線及び２次巻線を有し、前記１次巻線が前記第１の変調回路の出力に接続される第１のトランスと、
前記第１のトランスの２次巻線からの信号を復調して出力するための第１の復調回路と、
前記第１の復調回路の出力信号に応じて第１の電位を前記第１の表示電極に供給する第１の出力素子と
を有するプラズマディスプレイ装置。
（付記１９）
前記第１の変調回路は、前記第１の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第１の復調回路は、前記第１のトランスの２次巻線から入力される高周波数信号を低周波数信号へ変換して出力する付記１８記載のプラズマディスプレイ装置。
（付記２０）
前記第１の変調回路は、立ち上がりエッジ又は立ち下がりエッジの信号を入力するとエッジパルスを出力し、
前記第１の復調回路は、前記エッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号を出力する付記１８記載のプラズマディスプレイ装置。
（付記２１）
さらに、前記第１の復調回路の出力信号を増幅して前記第１の出力素子に出力するための第１の増幅回路を有し、
前記第１の増幅回路は、電源電圧として、前記第１のトランスの２次巻線における基準電位を基準としたフローティング電源電圧を用いる付記１８記載のプラズマディスプレイ装置。
（付記２２）
前記第１の出力素子は前記第１の電位としてハイレベル電位を供給し、
さらに、第２の入力端子からの信号を変調して出力するための第２の変調回路と、
１次巻線及び２次巻線を有し、前記１次巻線が前記第２の変調回路の出力に接続される第２のトランスと、
前記第２のトランスの２次巻線からの信号を復調して出力するための第２の復調回路と、
前記第２の復調回路の出力信号に応じてローレベル電位を前記第１の表示電極に供給する第２の出力素子と
を有する付記１８記載のプラズマディスプレイ装置。
（付記２３）
前記第１の変調回路は、前記第１の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第１の復調回路は、前記第１のトランスの２次巻線から入力される高周波数信号を低周波数信号へ変換して出力し、
前記第２の変調回路は、前記第２の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第２の復調回路は、前記第２のトランスの２次巻線から入力される高周波数信号を低周波数信号へ変換して出力する付記２２記載のプラズマディスプレイ装置。
（付記２４）
前記第１及び第２の変調回路は、立ち上がりエッジ又は立ち下がりエッジの信号を入力するとエッジパルスを出力し、
前記第１及び第２の復調回路は、前記エッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号を出力する付記２２記載のプラズマディスプレイ装置。
（付記２５）
さらに、前記第１の復調回路の出力信号を増幅して前記第１の出力素子に出力するための第１の増幅回路と、
前記第２の復調回路の出力信号を増幅して前記第２の出力素子に出力するための第２の増幅回路とを有し、
前記第１の増幅回路は、電源電圧として、前記第１のトランスの２次巻線における基準電位を基準とした第１のフローティング電源電圧を用い、
前記第２の増幅回路は、電源電圧として、前記第２のトランスの２次巻線における基準電位を基準とした第２のフローティング電源電圧を用いる付記２２記載のプラズマディスプレイ装置。
（付記２６）
さらに、前記第１の表示電極に接続される第１のコイルと、
第３の入力端子からの信号をトランスを用いて入力しその入力信号に応じて第２の電位を前記第１のコイルを介して前記第１の表示電極に接続する第３の出力素子と、
前記第２の電位から前記第３の出力素子を介して前記第１の表示電極に順方向電流を流すための第１のダイオードと、
前記第１の表示電極に接続される第２のコイルと、
第４の入力端子からの信号をトランスを用いて入力しその入力信号に応じて前記第２の電位を前記第２のコイルを介して前記第１の表示電極に接続する第４の出力素子と、
前記第１の表示電極から前記第４の出力素子及び前記第２のコイルを介して前記第２の電位に順方向電流を流すための第２のダイオードと
を有する付記２２記載のプラズマディスプレイ装置。
（付記２７）
第１の入力端子からの信号を変調して出力するための第１の変調回路と、
１次巻線及び２次巻線を有し、前記１次巻線が前記第１の変調回路の出力に接続される第１のトランスと、
前記第１のトランスの２次巻線からの信号を復調して出力するための第１の復調回路と、
前記第１の復調回路の出力信号に応じて第１の電位を容量性負荷に供給する第１の出力素子と
を有する容量性負荷駆動回路。
（付記２８）
前記第１の出力素子は前記第１の電位としてハイレベル電位を供給し、
さらに、第２の入力端子からの信号を変調して出力するための第２の変調回路と、
１次巻線及び２次巻線を有し、前記１次巻線が前記第２の変調回路の出力に接続される第２のトランスと、
前記第２のトランスの２次巻線からの信号を復調して出力するための第２の復調回路と、
前記第２の復調回路の出力信号に応じてローレベル電位を前記容量性負荷に供給する第２の出力素子と
を有する付記２７記載の容量性負荷駆動回路。
（付記２９）
さらに、前記容量性負荷に接続される第１のコイルと、
第３の入力端子からの信号をトランスを用いて入力しその入力信号に応じて第２の電位を前記第１のコイルを介して前記容量性負荷に接続する第３の出力素子と、
前記第２の電位から前記第３の出力素子及び前記第１のコイルを介して前記容量性負荷に順方向電流を流すための第１のダイオードと、
前記容量性負荷に接続される第２のコイルと、
第４の入力端子からの信号をトランスを用いて入力しその入力信号に応じて前記第２の電位を前記第２のコイルを介して前記容量性負荷に接続する第４の出力素子と、
前記容量性負荷から前記第４の出力素子及び前記第２のコイルを介して前記第２の電位に順方向電流を流すための第２のダイオードと
を有する付記２８記載の容量性負荷駆動回路。
【図面の簡単な説明】
【００８８】
【図１】プラズマディスプレイ装置の全体構成を示す図である。
【図２】パワートランジスタ駆動用ＩＣの従来例を示す図である。
【図３】サステイン回路の従来例を示す図である。
【図４】本発明の第１の実施形態によるＹ共通ドライバの構成例を示す回路図である。
【図５】図４のＹ共通ドライバの動作を説明するためのタイミングチャートである。
【図６】本発明の第２の実施形態によるＹ共通ドライバの構成例を示す回路図である。
【図７】図６のＹ共通ドライバの動作を説明するためのタイミングチャートである。
【図８】本発明の第３の実施形態によるＹ共通ドライバの構成例を示す回路図である。
【図９】図８の回路の動作を説明するためのタイミングチャートである。
【図１０】本発明の第４の実施形態によるＹ共通ドライバの構成例を示す回路図である。
【図１１】本発明の第５の実施形態によるＹ共通ドライバの構成例を示す回路図である。
【図１２】本発明の第６の実施形態によるＹ共通ドライバの構成例を示す回路図である。
【符号の説明】
【００８９】
１  プラズマディスプレイパネル
２  アドレスドライバ
３  Ｘ共通ドライバ
４  走査ドライバ
５  Ｙ共通ドライバ
６  制御回路
７  表示データ制御部
８  駆動制御回路
９  走査ドライバ制御部
１０  共通ドライバ制御部
Ｘｉ  Ｘ電極
Ｙｉ  Ｙ電極
Ｔ１，Ｔ２  トランス
ＣＵ，ＣＵ２，ＣＤ，ＣＤ２  ＭＯＳトランジスタ（出力素子）
【図１】
2006145869.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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