(57)【要約】【課題】読み出し選択性の向上と記憶素子の高集積化を同時に実現する。【解決手段】本発明の例に関わる半導体メモリは、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、複数の記憶素子の直下に配置され、行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを備え、複数の選択素子は、ｍ段以上の異なる層内に配置され、Ｘ個の記憶素子は、ｎ＋１個以上となる。【選択図】図７
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【特許請求の範囲】
【請求項１】
行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、
前記複数の記憶素子の直下に配置され、前記行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、
前記行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを具備し、
前記複数の選択素子は、ｍ段以上の異なる層内に配置され、前記Ｘ個の記憶素子は、ｎ＋１個以上であることを特徴とする半導体メモリ。
【請求項２】
行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、
前記複数の記憶素子の直下に配置され、前記行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、
前記行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを具備し、
前記複数の選択素子は、ｍ＋１段以上の異なる層内に配置され、前記Ｘ個の記憶素子は、ｎ（但し、ｎ≧ｍの場合に限る）個以上であることを特徴とする半導体メモリ。
【請求項３】
行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、
前記複数の記憶素子の直下に配置され、前記行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、
前記行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを具備し、
前記複数の選択素子は、ｍ段以上の異なる層内に配置され、前記Ｘ個の記憶素子は、ｎ＋ｍ−１個以上であることを特徴とする半導体メモリ。
【請求項４】
前記ピッチＰｘ及び前記ピッチＰｙは、前記複数の記憶素子を同一層内で最密に配置したときの値を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記ピッチＰｘ及び前記ピッチＰｙは、リソグラフィ技術により決まる最小加工寸法により決定されることを特徴とする請求項４に記載の半導体メモリ。
【請求項６】
前記複数の第１導電層の各々は、第２導電層を経由して前記複数の選択素子のうちの１つに接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項７】
前記第２導電層は、前記列方向に延びていることを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
前記ピッチＰｘ及び前記ピッチＰｙのうちの１つは、前記複数の記憶素子を同一層内で最密に配置したときの値よりも大きな値を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項９】
行列状に配置される複数の記憶素子と、前記複数の記憶素子の直下に複数段に積み重ねられて配置される複数の選択素子と、前記行方向に並ぶ複数の記憶素子の一端を互いに接続する複数の導電層とを具備し、
前記複数の導電層の各々は、その直下に配置される前記複数の選択素子のうちの１つに接続されることを特徴とする半導体メモリ。
【請求項１０】
前記複数の記憶素子は、磁気抵抗効果素子であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子と選択素子とからなるセルユニットを有する半導体メモリに関し、特に、磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)、相変化メモリ(OUM: ovonic unified memory)、強誘電体メモリ(FeRAM: ferroelectric random access memory)などの新たな原理による不揮発性メモリに使用される。
【背景技術】
【０００２】
近年、磁気抵抗効果を利用する磁気ランダムアクセスメモリ、相転移による抵抗変化を利用するＰＲＡＭ（別名ＯＵＭ）、強誘電体の自発分極を利用する強誘電体メモリなどの新たな原理による不揮発性メモリが多く提案されている。
【０００３】
例えば、磁気ランダムアクセスメモリでは、２つの強磁性層と、これらの間の絶縁層（トンネルバリア）とからなる磁気抵抗効果(MR: magneto-resistive)素子を記憶素子とし、２つの強磁性層の磁化の向きによりデータを記憶する。２つの強磁性層の磁化の向きが同じである場合を平行状態（低抵抗状態）とし、これを“０”に対応させ、一方、逆である場合を反平行状態（高抵抗状態）とし、これを“１”に対応させる。
【０００４】
また、相変化メモリでは、記憶素子として、例えば、カルコゲナイド半導体を用いる。カルコゲナイド半導体は、結晶質と非晶質という２つの状態間で相転移が可能であるため、両状態の抵抗値が異なることを利用すれば、データ“０”，“１”を記憶することが可能となる。
【０００５】
これらのメモリは、いずれも、大容量化（小面積化）、高速化、高Ｓ／Ｎ比化、低消費電力化、という共通の開発課題を持っている。
【０００６】
まず、大容量化（小面積化）という課題からのアプローチとして、クロスポイント型セルアレイ構造が検討されている。この構造によれば、ワード線とビット線との交点に、選択素子を介さずに記憶素子を配置することで、記憶素子の微細化により大容量化を実現できる。
【０００７】
しかし、この場合、仮に、記憶素子の微細化により大容量化を実現できたとしても、読み出し時に、本来の電流パスに加えて、スニークパス(sneak path)という余分な電流パスが発生し、これがノイズとなり、センス性能の低下という新たな問題を生じさせる。
【０００８】
ところで、スニークパスによるノイズを減らす技術としては、読み出し動作中に、非選択ワード線及び非選択ビット線にそれぞれバイアス電圧Ｖｇを与える、という提案がなされているが、それでも、スニークパスが完全になくなるわけではなく、また、読み出し時間については、選択素子を持つセルアレイ構造に比べて２桁程度長くなる（例えば、特許文献１，２参照）。
【０００９】
このように、大容量化に最も有利なクロスポイント型セルアレイ構造では、高速化及び高Ｓ／Ｎ比化の課題を解消することができない。
【００１０】
そこで、高速化及び高Ｓ／Ｎ比化という課題からのアプローチとして採用されるのが、１つの記憶素子に１つの選択素子（例えば、ＭＯＳトランジスタ）を接続させるセルアレイ構造である。この構造によれば、読み出し選択性を向上させることができるため、高速化及び高Ｓ／Ｎ比化を実現できる。
【００１１】
しかし、現在の技術では、選択素子のサイズは、記憶素子のサイズに比べて数倍以上大きく、１つの記憶素子に１つの選択素子を対応させた場合には、必然的に、１セル当たりの面積が大きくなり、大容量化（小面積化）を実現することはできない。
【００１２】
このように、高速化及び高Ｓ／Ｎ比化に最も有利な１つの記憶素子に１つの選択素子を接続するセルアレイ構造では、大容量化（小面積化）という課題を解消することができない。
【特許文献１】特開２００３−２８８７７９号公報
【特許文献２】特開２００１−３２５７９１号公報
【特許文献３】特開２００３−１０００７１号公報
【特許文献４】特開２００３−２４９６２９号公報
【特許文献５】特許第２６１６１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、選択素子を有するセルアレイ構造により読み出し選択性を向上させた半導体メモリにおいて、記憶素子の高集積化を実現するためのセルレイアウトを提案する。
【課題を解決するための手段】
【００１４】
本発明の例に関わる半導体メモリは、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、前記複数の記憶素子の直下に配置され、前記行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、前記行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを備え、前記複数の選択素子は、ｍ段以上の異なる層内に配置され、前記Ｘ個の記憶素子は、ｎ＋１個以上である。
【００１５】
本発明の例に関わる半導体メモリは、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、前記複数の記憶素子の直下に配置され、前記行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、前記行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを備え、前記複数の選択素子は、ｍ＋１段以上の異なる層内に配置され、前記Ｘ個の記憶素子は、ｎ（但し、ｎ≧ｍの場合に限る）個以上である。
【００１６】
本発明の例に関わる半導体メモリは、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される複数の記憶素子と、前記複数の記憶素子の直下に配置され、前記行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである複数の選択素子と、前記行方向に並ぶＸ個の記憶素子の一端を互いに接続する複数の第１導電層とを備え、前記複数の選択素子は、ｍ段以上の異なる層内に配置され、前記Ｘ個の記憶素子は、ｎ＋ｍ−１個以上である。
【００１７】
前記ピッチＰｘ及び前記ピッチＰｙは、前記複数の記憶素子を同一層内で最密に配置したときの値を有する。前記ピッチＰｘ及び前記ピッチＰｙは、リソグラフィ技術により決まる最小加工寸法により決定される。
【００１８】
前記複数の第１導電層の各々は、第２導電層を経由して前記複数の選択素子のうちの１つに接続される。前記第２導電層は、前記列方向に延びている。
【００１９】
前記ピッチＰｘ及び前記ピッチＰｙのうちの１つは、前記複数の記憶素子を同一層内で最密に配置したときの値よりも大きな値を有していてもよい。
【００２０】
本発明の例に関わる半導体メモリは、行列状に配置される複数の記憶素子と、前記複数の記憶素子の直下に複数段に積み重ねられて配置される複数の選択素子と、前記行方向に並ぶ複数の記憶素子の一端を互いに接続する複数の導電層とを備え、前記複数の導電層の各々は、その直下に配置される前記複数の選択素子のうちの１つに接続される。
【００２１】
前記複数の記憶素子は、同一層内にリソグラフィ技術により決まる最密よりも緩いピッチで配置される。
【００２２】
前記複数の選択素子のうち、最上段の選択素子に接続されるコンタクトプラグのサイズは、前記最上段以外の段の選択素子に接続されるコンタクトプラグのサイズよりも小さい。
【００２３】
前記複数の記憶素子は、磁気抵抗効果素子である。前記磁気抵抗効果素子は、例えば、長方形を有し、その短辺の長さは、０．１５μｍ以下である。前記記憶素子は、結晶質と非晶質との相転移を利用する相変化型素子、又は、強誘電体素子であってもよい。
【発明の効果】
【００２４】
本発明の例によれば、選択素子を有するセルアレイ構造により読み出し選択性を向上させた半導体メモリにおいて、新規なセルレイアウトにより記憶素子の高集積化を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２６】
１．  概要  
(1)   対象  
本発明の例は、記憶素子（例えば、磁気抵抗効果素子）と選択素子（例えば、ＭＯＳトランジスタ）とからなるセルユニットによりメモリセルアレイが構成される半導体メモリを対象とする。
【００２７】
このようなセルアレイ構造を有する半導体メモリでは、メモリセルアレイ内に選択素子を配置しなければならないため、原則的には、クロスポイント型セルアレイ構造と同程度の大容量化を実現することは困難である。
【００２８】
そこで、本発明の例では、このような選択素子を有するセルアレイ構造においても、クロスポイント型セルアレイ構造と同程度の大容量化（最密化）を実現することができる新規なセルレイアウトを提案する。
【００２９】
まず、記憶素子について考える。
【００３０】
キャパシタ容量を利用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）の場合には、記憶素子（キャパシタ）のサイズを小さくすると、キャパシタ容量が小さくなって、読み出しに必要な信号強度が十分に得られなくなる、という問題がある。
【００３１】
これに対し、近年、注目を浴びている新規メモリ、例えば、磁気ランダムアクセスメモリ、相変化メモリなどの不揮発性メモリの場合には、記憶素子のサイズを小さくすることが、読み出しに必要な信号強度に大きな影響を与えない。
【００３２】
特に、磁気ランダムアクセスメモリの記憶素子である磁気抵抗効果（ＭＲ）素子は、従来、サイズを小さくすると、反磁界の影響によりデータを保持できなくなるという問題があったが、この問題は、スピン注入技術による書き込み方式を採用することにより解消された。
【００３３】
この技術によれば、逆に、記憶素子のサイズが小さくないと、電子スピンによる書き込み／読み出し効果が発揮されないため、磁気ランダムアクセスメモリにおいては、記憶素子の微細化が一気に可能となった。
【００３４】
次に、選択素子について考える。
【００３５】
選択素子のサイズは、既に述べた通り、記憶素子のサイズに比べて数倍以上大きい。このため、１つの記憶素子に１つの選択素子を接続させるセルアレイ構造では、記憶素子の微細化が図られても、選択素子のサイズがネックとなり、大容量化を実現することが難しい。
【００３６】
ここで、ダイナミックランダムアクセスメモリでは、記憶素子のサイズ（キャパシタ容量）が読み出しに必要な信号強度に影響を与える。このため、メモリセルの微細化を図るためには、選択素子のサイズに加えて、読み出しに必要な信号強度を考慮した記憶素子のサイズについても検討しなければならない。
【００３７】
これに対し、例えば、磁気ランダムアクセスメモリ、相変化メモリなどの新規メモリの場合には、記憶素子のサイズが読み出しに必要な信号強度に影響を与えない。このため、メモリセルの微細化を図るに当たっては、主に、選択素子のサイズ（レイアウト）について検討すればよい。
【００３８】
そこで、このような新規メモリにおいては、１セル当たりの面積を縮小し得る選択素子のレイアウトの検討が重要課題となっている。
【００３９】
(2)   セルアレイ構造の例と問題点  
図１は、そのようなセルアレイ構造の一例を示している。図２は、図１のセルアレイ構造の１ブロック内の記憶素子と選択素子のレイアウトである。図３は、図２の記憶素子と選択素子の断面構造である。
【００４０】
このセルアレイ構造の特徴は、複数の記憶素子１２の一端を共通に接続し、さらに、その接続点を１つの選択素子ＲＳＷに接続する点にある。
【００４１】
具体的には、導電層（金属板）１７により、行方向に並ぶ４個の記憶素子１２の一端が互いに接続される。また、コンタクトプラグ２４により、導電層１７が選択素子ＲＳＷとしてのＭＯＳトランジスタのドレイン２２Ｄに接続される。さらに、４個の記憶素子１２は、それぞれ、独立に、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。
【００４２】
このようなセルアレイ構造によれば、複数の記憶素子１２の一端を、まとめて、その直下に配置される１つの選択素子ＲＳＷに接続することで、読み出し選択性を確保しつつ、メモリセルアレイの大容量化を図ることができる。
【００４３】
しかし、図４及び図５に示すように、その大容量化には選択素子ＲＳＷのサイズに起因した限界がある。
【００４４】
即ち、ワード線ＷＬ１が延びる行方向に関しては、リソグラフィ技術による最小加工寸法（設計ルール）が許す範囲内で記憶素子１２を密に配置できるが、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が延びる列方向に関しては、記憶素子１２を密に配置できない。
【００４５】
なぜなら、このセルアレイ構造では、１つの選択素子ＲＳＷに接続される複数個の記憶素子１２は、それぞれ、独立に、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続する必要があるためである。
【００４６】
従って、記憶素子１２のサイズのみを考えれば、破線で示すように、さらに、列方向に、記憶素子１２を密に配置できるはずなのに、実際は、選択素子ＲＳＷの直上の領域のほとんどが無駄なスペースとなっており、記憶素子１２の高集積化が十分に図られていない。
【００４７】
本発明の例では、このような実情の下、選択素子ＲＳＷの新規なレイアウトを提案することにより、このような選択素子ＲＳＷ上の無駄となっていたスペースにも記憶素子１２を配置できるようにし、クロスポイント型セルアレイ構造と同程度の大容量化を実現する。
【００４８】
(3)   本発明の例の概念  
図６及び図７は、本発明の例の概念を示している。  
本発明の例では、まず、クロスポイント型セルアレイ構造と同程度のセル密度（最密化）を実現するために、記憶素子１２を、行方向にピッチＰｘ、列方向にピッチＰｙで、規則的に行列状に配置した記憶素子１２のアレイを想定する。
【００４９】
そして、このような記憶素子１２のアレイ内に、行方向のサイズＬｘがｎ×Ｐｘ、列方向のサイズＬｙがｍ×Ｐｙである選択素子ＲＳＷを配置する場合の選択素子ＲＳＷのレイアウトを提案する。
【００５０】
ここで、本発明の例が対象とするのは、上述のように、記憶素子１２と選択素子ＲＳＷとからなるセルユニットによりメモリセルアレイが構成される半導体メモリである。そこで、ここでは、１つの選択素子ＲＳＷには、Ｘ個の記憶素子１２が接続されるものと仮定する。
【００５１】
尚、ｎ、ｍ、及び、Ｘは、いずれも自然数（１，２，３，・・・）である。
【００５２】
そして、本発明の第１例においては、１つの選択素子ＲＳＷに接続される記憶素子１２の数Ｘを、ｎ＋１個以上とする。この場合、選択素子ＲＳＷと記憶素子１２とのコンタクトをきちんと取るために、行方向に並ぶＸ個の記憶素子１２の一端を互いに接続すると共に、選択素子ＲＳＷについては、ｍ段以上の異なる層内に積み重ねて形成する。
【００５３】
また、本発明の第２例においては、１つの選択素子ＲＳＷに接続される記憶素子１２の数Ｘを、ｎ個以上とする。この場合、選択素子ＲＳＷと記憶素子１２とのコンタクトをきちんと取るために、行方向に並ぶＸ個の記憶素子１２の一端を互いに接続すると共に、選択素子ＲＳＷについては、ｍ＋１段以上の異なる層内に積み重ねて形成する。但し、ｎ≧ｍとする。
【００５４】
さらに、本発明の第３例においては、１つの選択素子ＲＳＷに接続される記憶素子１２の数Ｘを、ｎ＋ｍ−１個以上とする。この場合、選択素子ＲＳＷと記憶素子１２とのコンタクトをきちんと取るために、行方向に並ぶＸ個の記憶素子１２の一端を互いに接続すると共に、選択素子ＲＳＷについては、ｍ段以上の異なる層内に積み重ねて形成する。
【００５５】
ここで注意しなければならない点は、本発明の例が、単に記憶素子１２よりも大きな選択素子ＲＳＷを半導体基板２１上に複数段に積み重ねて高集積化を図ったもの、ではない点にある。つまり、単に選択素子を積み重ねただけでは、記憶素子１２と選択素子ＲＳＷとのコンタクトの取り方に問題が生じることが明らかだからである。
【００５６】
尚、本発明の例では、高集積化という効果を最大限に発揮するためには、記憶素子１２をクロスポイント型セルアレイ構造と同程度のセル密度（最密）に配置することが前提となる。
【００５７】
しかし、例えば、配線抵抗の低減などを考慮した場合には、本発明の例は、記憶素子１２が最密に配置されていない場合にも応用可能である。
【００５８】
このように、本発明の例は、記憶素子１２のアレイと選択素子ＲＳＷのサイズとが提供された場合において、記憶素子１２と選択素子ＲＳＷとのコンタクトの取り方を考慮したセルレイアウトを提案する。
【００５９】
本発明の例によれば、選択素子を有するセルアレイ構造により読み出し選択性を向上させた半導体メモリにおいて、記憶素子をクロスポイント型セルアレイ構造と同程度に高集積化できる。
【００６０】
尚、選択素子ＲＳＷに接続されるワード線及び記憶素子１２に接続されるビット線が延びる方向については、特に限定されない。例えば、ワード線については、行方向に延び、ビット線については、列方向に延びるように、これらの導電線を配置する。
【００６１】
２  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００６２】
本発明の例は、上述のように、記憶素子と選択トランジスタとからなるセルユニットを有する半導体メモリに適用できるが、以下では、その代表例として、磁気ランダムアクセスメモリについて説明する。
【００６３】
また、以下の例では、最も有力視されているスピン注入技術による書き込み方式を採用した磁気ランダムアクセスメモリについて説明するが、本発明の例は、書き込み電流による磁場により磁化反転を行う磁気ランダムアクセスメモリにも当然に適用できる。
【００６４】
(1)   セルアレイ構造  
まず、スピン注入書き込み方式による磁気ランダムアクセスメモリのセルアレイ構造について説明する。
【００６５】
図８は、スピン注入書き込み方式による磁気ランダムアクセスメモリのセルアレイ構造を示している。
【００６６】
メモリセルアレイ１１は、複数のセルユニット（ブロック）ＢＫ１１−１，・・・ＢＫ１１−ｋ，・・・ＢＫｊｎ−１，・・・ＢＫｊｎ−ｋ（ｊ＝１，２，・・・、ｎ＝１，２，・・・、ｋ＝１，２，・・・）から構成される。
【００６７】
セルユニットＢＫ１１−１，・・・ＢＫ１１−ｋ，・・・ＢＫｊｎ−１，・・・ＢＫｊｎ−ｋの各々は、Ｘ個の記憶素子（本例では、磁気抵抗効果素子）１２と、これらＸ個の記憶素子１２の一端に接続される１つの選択素子（本例では、ＭＯＳトランジスタ）ＲＳＷとから構成される。本例では、セルユニットＢＫ１１−１，・・・ＢＫ１１−ｋ，・・・ＢＫｊｎ−１，・・・ＢＫｊｎ−ｋ内の記憶素子１２の数Ｘは、４個となっている。
【００６８】
また、本例では、ｋ個のセルユニットにより１つのグループ（単位ブロック）が構成される。これらｋ個のセルユニットからなるグループにより占められる領域Ｓ内には、ｋ個又はそれ以上の選択素子ＲＳＷがＺ（＝ｋ）段又はそれ以上に積み重ねられて配置される。
【００６９】
選択素子ＲＳＷとしてのＭＯＳトランジスタのゲートには、ワード線ＷＬ１，・・・ＷＬｊが接続される。ワード線ＷＬ１，・・・ＷＬｊは、行方向に延び、その一端は、ロウデコーダ＆ワード線ドライバ１３Ａに接続される。
【００７０】
ロウデコーダ＆ワード線ドライバ１３Ａは、読み出し／書き込み時に、ロウアドレス信号に基づいて選択された１本のワード線を駆動する。
【００７１】
選択素子ＲＳＷとしてのＭＯＳトランジスタのソースには、ソース線ＳＬ１，・・・ＳＬｎが接続される。ソース線ＳＬ１，・・・ＳＬｎは、列方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＣＳＷ１を経由して、書き込みドライバ／シンカー１５Ａに接続される。
【００７２】
書き込みドライバ／シンカー１５Ａは、書き込み時に、電子スピン注入による書き込みを実行するための書き込み電流の供給源又は吸収源となる。また、読み出し時には、書き込みドライバ／シンカー１５Ａは、ソース線ＳＬ１，・・・ＳＬｎを接地電位ＶＳＳに設定する。
【００７３】
カラム選択スイッチＣＳＷ１としてのＭＯＳトランジスタのゲートは、カラムデコーダ＆カラム選択線ドライバ１４に接続される。
【００７４】
カラムデコーダ＆カラム選択線ドライバ１４は、書き込み時に、カラムアドレス信号に基づいて書き込み電流を流す１本のソース線を選択する。また、読み出し時には、カラムデコーダ＆カラム選択線ドライバ１４は、カラムアドレス信号に基づいて１本のソース線を選択する。選択されたソース線は、書き込みドライバ／シンカー１５Ａにより、接地電位ＶＳＳに設定される。
【００７５】
セルユニットＢＫ１１−１，・・・ＢＫ１１−ｋ，・・・ＢＫｊｎ−１，・・・ＢＫｊｎ−ｋ内の記憶素子１２は、それぞれ、独立に、ビット線ＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４に接続される。
【００７６】
ビット線ＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４は、列方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＣＳＷ２を経由して、書き込みドライバ／シンカー１５Ｂ及び読み出し回路（センスアンプを含む）１６に接続される。
【００７７】
書き込みドライバ／シンカー１５Ｂは、書き込み時に、電子スピン注入による書き込みを実行するための書き込み電流の供給源又は吸収源となる。また、読み出し時には、書き込みドライバ／シンカー１５Ｂは、非動作状態となる。これに代わり、読み出し回路１６が動作状態となる。
【００７８】
カラム選択スイッチＣＳＷ２としてのＭＯＳトランジスタのゲートは、カラムデコーダ１３Ｂに接続される。
【００７９】
カラムデコーダ１３Ｂは、書き込み時に、カラムアドレス信号に基づいて書き込み電流を流す１本のビット線を選択する。また、読み出し時には、カラムデコーダ１３Ｂは、カラムアドレス信号に基づいて１本のビット線を選択する。選択されたビット線は、読み出し回路１６に電気的に接続される。
【００８０】
(2)   第１実施の形態  
A.  セルレイアウト  
図９は、第１実施の形態に関わる磁気ランダムアクセスメモリのセルレイアウトを示している。図１０は、図９のＸ−Ｘ線に沿う断面図、図１１は、図９のＸＩ−ＸＩ線に沿う断面図、図１２は、図９のＸＩＩ−ＸＩＩ線に沿う断面図である。
【００８１】
記憶素子は、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される。ピッチＰｘ及びピッチＰｙは、例えば、これら記憶素子を同一層内で最密、即ち、クロスポイント型セルアレイ構造と同程度のセル密度で配置したときの値を有する。ピッチＰｘ及びピッチＰｙは、リソグラフィ技術により決まる最小加工寸法（設計ルール）により決定される。
【００８２】
単位ブロックは、３個×３個の記憶素子により構成される。
【００８３】
行方向の３個の記憶素子ｍ１１，ｍ１２，ｍ１３の一端は、短冊状導電層（例えば、金属板）ＳＴ１により互いに接続される。短冊状導電層ＳＴ１は、コンタクトプラグＣＰ１を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。
【００８４】
また、行方向の３個の記憶素子ｍ２１，ｍ２２，ｍ２３の一端は、短冊状導電層（例えば、金属板）ＳＴ２により互いに接続される。短冊状導電層ＳＴ２は、導電層（補助短冊）ＳＳＴ２及びコンタクトプラグＣＰ２を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。
【００８５】
さらに、行方向の３個の記憶素子ｍ３１，ｍ３２，ｍ３３の一端は、短冊状導電層（例えば、金属板）ＳＴ３により互いに接続される。短冊状導電層ＳＴ３は、導電層（補助短冊）ＳＳＴ３及びコンタクトプラグＣＰ３を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。
【００８６】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、単位ブロック内の短冊状導電層ＳＴ１，ＳＴ２，ＳＴ３の数に対応して３段に積み重ねられている。
【００８７】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３のサイズは、Ｐｘ（行方向）×３Ｐｙ（列方向）に設定される。選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、図１３に示すように、互いにオーバーラップしないように、単位ブロック内においてその位置をずらして配置される。
【００８８】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３としてのＭＯＳトランジスタのゲートは、ワード線ＷＬ１，ＷＬ２，ＷＬ３となる。
【００８９】
導電層（補助短冊）ＳＳＴ２，ＳＳＴ３は、短冊状導電層ＳＴ２，ＳＴ３と選択素子Ｔｒ２，Ｔｒ３とのコンタクトを取るために列方向に延びる。
【００９０】
このようなセルレイアウトによれば、記憶素子をリソグラフィ技術により許される範囲内において最密に配置しても、全ての記憶素子に関し、３個ずつまとめて１つの選択素子に接続できる。
【００９１】
従って、読み出し選択性の向上とクロスポイント型セルアレイ構造と同程度の高集積化を実現できる。
【００９２】
B.  動作  
次に、図９乃至図１２の磁気ランダムアクセスメモリの動作について簡単に説明する。
【００９３】
読出し動作：  記憶素子ｍ２２のデータを読み出す場合について考える。
【００９４】
まず、ワード線ＷＬ２を駆動し、選択素子Ｔｒ２をオン状態にする。また、ビット線ＢＬ２を選択し、ビット線ＢＬ２を読み出し回路に接続する。
【００９５】
読み出し時には、ソース線ＳＬ１，ＳＬ２，ＳＬ３は、接地電位ＶＳＳに設定されているため、読み出し回路から供給される読み出し電流は、記憶素子ｍ２２を経由してソース線ＳＬ２に流れる。
【００９６】
この時、記憶素子ｍ２２のデータ（抵抗値）に応じてビット線ＢＬ２の電位が変わるため、このビット線ＢＬ２の電位変化を読み出し回路（センスアンプ）で検出すれば、記憶素子ｍ２２のデータを読み出すことができる。
【００９７】
ここで、非選択のワード線ＷＬ１，ＷＬ３に接続される選択素子Ｔｒ１，Ｔｒ３は、オフ状態である。
【００９８】
従って、単位ブロック内の９個の記憶素子ｍ１１，ｍ１２，ｍ１３，ｍ２１，ｍ２２，ｍ２３，ｍ３１，ｍ３２，ｍ３３のうち、読み出し電流が流れる記憶素子は、ｍ２２のみとなり、クロスポイント型セルアレイ構造で問題となるスニークパスが発生せず、高Ｓ／Ｎ比化及び高速化を実現できる。
【００９９】
尚、読み出しに関しては、記憶素子のデータを、電圧値として読み出してもよいし、電流値として読み出してもよい。
【０１００】
本発明の例に関わるセルレイアウトは、読み出し方法に影響されない。読み出し方法は、例えば、記憶素子の抵抗値を検出できるものであれば、どのような方法を用いてもよい。
【０１０１】
書き込み動作：  図９乃至図１２の磁気ランダムアクセスメモリは、スピン注入書き込み方式を採用した場合の例であり、書き込みのみに使用される書き込み線を有しない。
【０１０２】
まず、書き込みの対象となる記憶素子を選択する。
【０１０３】
記憶素子ｍ２２に対してデータ書き込みを実行する場合、ワード線ＷＬ２を駆動し、選択素子Ｔｒ２をオン状態にする。そして、記憶素子ｍ２２が搭載される短冊状導電層ＳＴ２を第１の書き込みドライバ／シンカーに接続する。また、ビット線ＢＬ２を選択し、ビット線ＢＬ２を第２の書き込みドライバ／シンカーに接続する。
【０１０４】
ここで、記憶素子ｍ２２は、短冊状導電層ＳＴ２からビット線に向かって、ピン層（フィルタ層）、トンネルバリア層、フリー層の順で構成されている、と仮定する。
【０１０５】
この場合、記憶素子ｍ２２に“０”を書き込むとき（磁化状態を平行にするとき）は、記憶素子ｍ２２に、短冊状導電層ＳＴ２からビット線ＢＬ２に向かう書き込み電流を流す。この時、ピン層の磁化の向きと逆向きのスピンを持つ電子は、ピン層で反射され、同じ向きのスピンを持つ電子のみがフリー層を通過する。その結果、フリー層の磁化の向きは、ピン層の磁化の向きと同じになる。
【０１０６】
また、記憶素子ｍ２２に“１”を書き込むとき（磁化状態を反平行にするとき）は、記憶素子ｍ２２に、ビット線ＢＬ２から短冊状導電層ＳＴ２に向かう書き込み電流を流す。この時、フリー層を通過した電子のうち、ピン層の磁化の向きと同じ向きのスピンを持つ電子は、ピン層をそのまま通過し、同じ向きのスピンを持つ電子のみがピン層で反射される。その結果、フリー層の磁化の向きは、ピン層の磁化の向きと逆になる。
【０１０７】
c.  まとめ  
上記動作の説明から分かるように、選択された記憶素子が同じ場合、読み出し動作と書き込み動作とは、同一のワード線及びビット線を用いて実行される。つまり、読み出し電流と書き込み電流とは大きさが異なるだけで、それらの電流経路は同じである。
【０１０８】
従って、スピン注入書き込み方式の磁気ランダムアクセスメモリの場合には、書き込み動作のみに用いる書き込み線が不要になるため、本発明の例による効果、即ち、記憶素子の高集積化がさらに顕著になる。
【０１０９】
d.  その他  
図９乃至図１２の磁気ランダムアクセスメモリにおいて、記憶素子を相変化型素子（例えば、カルコゲナイド半導体）にすると、相変化メモリとして使用することができる。
【０１１０】
ワード線及びビット線を用いて、例えば、記憶素子に長い電気パルスを印加すると、記憶素子は、結晶質状態となり、短い電気パルスを印加すると、非晶質状態となる。このように、電気パルスの長さを調節するだけで、書き込みデータの値を制御できる。
【０１１１】
尚、書き込みパルスの向きは、スピン注入書き込み方式の磁気ランダムアクセスメモリとは異なり、一方向のみでよい。
【０１１２】
また、図９乃至図１２の磁気ランダムアクセスメモリにおいて、書き込み動作のみに用いる書き込み線を追加すれば、通常の磁界書き込み型磁気ランダムアクセスメモリとすることができる。
【０１１３】
(3)   第２実施の形態  
第２実施の形態は、第１実施の形態の変形例である。
【０１１４】
第１実施の形態では、例えば、図１４に示すように、短冊状導体層ＳＴ１，ＳＴ２，ＳＴ３及び導体層（補助短冊）ＳＳＴ２，ＳＳＴ３を用いて、記憶素子と選択素子とのコンタクトを確保する。
【０１１５】
しかし、短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１により、直接、選択素子Ｔｒ１に接続されるのに対し、短冊状導体層ＳＴ２は、導体層（補助短冊）ＳＳＴ２及びコンタクトプラグＣＰ２を経由して選択素子Ｔｒ２に接続され、短冊状導体層ＳＴ３は、導体層（補助短冊）ＳＳＴ３及びコンタクトプラグＣＰ３を経由して選択素子Ｔｒ２に接続される。
【０１１６】
このように、記憶素子と選択素子とを結ぶ経路の長さには、記憶素子ごとに、かなりの差が生じ、この差は、配線抵抗にも影響する。
【０１１７】
そこで、第２実施の形態では、全ての記憶素子に対して、記憶素子から選択素子までの配線抵抗がほぼ等しくなるようなセルレイアウトを提案する。
【０１１８】
A.  セルレイアウト  
図１５は、第２実施の形態に関わる磁気ランダムアクセスメモリのセルレイアウトを示している。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図、図１７は、図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面図、図１８は、図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。
【０１１９】
記憶素子は、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される。ピッチＰｘ及びピッチＰｙは、例えば、これら記憶素子を同一層内で最密、即ち、クロスポイント型セルアレイ構造と同程度のセル密度で配置したときの値を有する。ピッチＰｘ及びピッチＰｙは、リソグラフィ技術により決まる最小加工寸法（設計ルール）により決定される。
【０１２０】
単位ブロックは、３個×３個の記憶素子により構成される。
【０１２１】
行方向の３個の記憶素子ｍ１１，ｍ１２，ｍ１３の一端は、短冊状導電層（例えば、金属板）ＳＴ１により互いに接続される。短冊状導電層ＳＴ１は、導電層（補助短冊）ＳＳＴ１及びコンタクトプラグＣＰ１を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。
【０１２２】
また、行方向の３個の記憶素子ｍ２１，ｍ２２，ｍ２３の一端は、短冊状導電層（例えば、金属板）ＳＴ２により互いに接続される。短冊状導電層ＳＴ２は、コンタクトプラグＣＰ２を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。
【０１２３】
さらに、行方向の３個の記憶素子ｍ３１，ｍ３２，ｍ３３の一端は、短冊状導電層（例えば、金属板）ＳＴ３により互いに接続される。短冊状導電層ＳＴ３は、導電層（補助短冊）ＳＳＴ３及びコンタクトプラグＣＰ３を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。
【０１２４】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、単位ブロック内の短冊状導電層ＳＴ１，ＳＴ２，ＳＴ３の数に対応して３段に積み重ねられている。
【０１２５】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３のサイズは、Ｐｘ（行方向）×３Ｐｙ（列方向）に設定される。選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、図１９に示すように、互いにオーバーラップしないように、その位置をずらして配置される。
【０１２６】
また、記憶素子と選択素子とを結ぶ経路の長さをほぼ等しくするために、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３の位置が工夫される。これに伴い、選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３が配置される領域は、単位ブロックと完全にオーバーラップしておらず、それに対してピッチＰｙ分だけ列方向にずれる。
【０１２７】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３としてのＭＯＳトランジスタのゲートは、ワード線ＷＬ１，ＷＬ２，ＷＬ３となる。
【０１２８】
導電層（補助短冊）ＳＳＴ１，ＳＳＴ３は、短冊状導電層ＳＴ１，ＳＴ３と選択素子Ｔｒ１，Ｔｒ３とのコンタクトを取るために列方向に延びる。
【０１２９】
このようなセルレイアウトによれば、記憶素子をリソグラフィ技術により許される範囲内において最密に配置しても、全ての記憶素子に関し、３個ずつまとめて１つの選択素子に接続できる。
【０１３０】
また、導電層（補助短冊）ＳＳＴ１，ＳＳＴ３の長さが等しいため、全ての記憶素子に対し、記憶素子から選択素子までの配線抵抗がほぼ等しくなる。
【０１３１】
従って、読み出し選択性の向上と高集積化を実現できると共に、セルユニット間における配線抵抗のばらつきも解消でき、高性能な磁気ランダムアクセスメモリとすることができる。
【０１３２】
B.  動作
読み出し動作及び書き込み動作については、上述の第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０１３３】
c.  まとめ  
図１５乃至図１８の磁気ランダムアクセスメモリによれば、全ての記憶素子に対して、記憶素子から選択素子までの配線抵抗がほぼ等しくなるようなセルレイアウトを提案できる。従って、読み出し選択性の向上と高集積化を実現できると共に、さらに、高性能化を実現できる。
【０１３４】
d.  その他  
第２実施の形態において、配線抵抗は、導体層（補助短冊）ＳＳＴ１，ＳＳＴ２，ＳＳＴ３の長さの制御に加えて、例えば、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３の深さの制御、即ち、短冊状導体層ＳＴ１，ＳＴ２，ＳＴ３に接続される選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３の位置（どの段に配置されているか）によっても制御することができる。
【０１３５】
(4)   第３実施の形態  
第３実施の形態は、記憶素子と選択素子とを接続するための部材として、導体層（補助短冊）を用いずに、コンタクトプラグのみを用いる場合の例である。第３実施の形態は、記憶素子と選択素子との間の配線抵抗をできるだけ小さくしたい場合に有効な技術である。
【０１３６】
この技術を用いるときは、原理的に、記憶素子は、それが最密となるようなピッチＰｘ，Ｐｙで配置することが難しい。なぜなら、記憶素子と選択素子のコンタクトをとるために、ワード線ＷＬ１，ＷＬ２，ＷＬ３を避けなければならないからである。
【０１３７】
従って、ピッチＰｘ，Ｐｙのうちのうちの１つは、記憶素子を最密に配置したときの値よりも大きな値となる。
【０１３８】
A.  セルレイアウト  
図２０は、第３実施の形態に関わる磁気ランダムアクセスメモリのセルレイアウトを示している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図、図２２は、図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図、図２３は、図２０のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
【０１３９】
記憶素子は、行方向にピッチＰｘ、列方向にピッチＰｙで、行列状に配置される。ピッチＰｘ及びピッチＰｙのうちの１つは、例えば、これら記憶素子を同一層内で最密、即ち、クロスポイント型セルアレイ構造と同程度のセル密度で配置したときの値よりも大きな値を有する。
【０１４０】
本例では、ピッチＰｘは、リソグラフィ技術により決まる最小加工寸法（設計ルール）により決定され、ピッチＰｙは、ピッチＰｘよりも大きい。
【０１４１】
単位ブロックは、３個×３個の記憶素子により構成される。
【０１４２】
行方向の３個の記憶素子ｍ１１，ｍ１２，ｍ１３の一端は、短冊状導電層（例えば、金属板）ＳＴ１により互いに接続される。短冊状導電層ＳＴ１は、コンタクトプラグＣＰ１を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。
【０１４３】
また、行方向の３個の記憶素子ｍ２１，ｍ２２，ｍ２３の一端は、短冊状導電層（例えば、金属板）ＳＴ２により互いに接続される。短冊状導電層ＳＴ２は、コンタクトプラグＣＰ２を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。
【０１４４】
さらに、行方向の３個の記憶素子ｍ３１，ｍ３２，ｍ３３の一端は、短冊状導電層（例えば、金属板）ＳＴ３により互いに接続される。短冊状導電層ＳＴ３は、コンタクトプラグＣＰ３を経由して、その直下に配置される選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。
【０１４５】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、単位ブロック内の短冊状導電層ＳＴ１，ＳＴ２，ＳＴ３の数に対応して３段に積み重ねられている。
【０１４６】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３のサイズは、Ｐｘ（行方向）×２Ｐｙ（列方向）に設定される。選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、図２４に示すように、互いにオーバーラップしないように、その位置をずらして配置される。
【０１４７】
また、記憶素子と選択素子とのコンタクトを確保するために、選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、それぞれ、互いにピッチＰｙだけ列方向にずれている。
【０１４８】
選択素子Ｔｒ１，Ｔｒ２，Ｔｒ３としてのＭＯＳトランジスタのゲートは、ワード線ＷＬ１，ＷＬ２，ＷＬ３となる。ワード線ＷＬ１，ＷＬ２，ＷＬ３は、平面的にみると、短冊状導体層Ｓｔ１，ＳＴ２，ＳＴ３の間に配置される。
【０１４９】
このようなセルレイアウトによれば、全ての記憶素子に関し、３個ずつまとめて１つの選択素子に接続し、かつ、選択素子を複数段に積み重ねているため、記憶素子の高密度化を実現できる。
【０１５０】
また、第１及び第２実施の形態における導電層（補助短冊）ＳＳＴ１，ＳＳＴ２，ＳＳＴ３を使用しないため、記憶素子から選択素子までの配線抵抗を小さくし、高性能な磁気ランダムアクセスメモリとすることができる。
【０１５１】
B.  動作
読み出し動作及び書き込み動作については、上述の第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０１５２】
c.  まとめ  
図２０乃至図２３の磁気ランダムアクセスメモリによれば、記憶素子と選択素子との接続をコンタクトプラグのみにより行っているため、記憶素子から選択素子までの配線抵抗を小さくすることができる。従って、読み出し選択性の向上と高集積化を実現できると共に、さらに、高性能化を実現できる。
【０１５３】
d.  その他  
第３実施の形態は、記憶素子と選択素子との間の配線抵抗が問題となるような場合において、ある程度の高集積化を確保できる技術として有効である。配線抵抗の問題を材料などの別の技術により解決できるときは、上述の第１及び第２実施の形態のように、記憶素子を最密に配置するのが好ましい。
【０１５４】
(5)   第４実施の形態  
第１及び第２実施の形態は、記憶素子を最密に配置したときに、さらに、選択素子のサイズも最小に設定できた場合の例である。
【０１５５】
即ち、選択素子がＭＯＳトランジスタであるとすると、ピッチＰｘ，Ｐｙ＝Ｐｍｉｎ（リソグラフィ技術による最小加工寸法により決まる最小ピッチ）のとき、ゲート、ソース及びドレインに必要な領域を考慮すれば、選択素子の最小サイズは、Ｐｘ×３Ｐｙとなる。
【０１５６】
しかし、将来的には、選択素子を最小サイズで形成することは困難になると考えられる。
【０１５７】
そこで、第４実施の形態では、選択素子のサイズを固定せず、記憶素子のアレイのピッチＰｘ，Ｐｙと選択素子のサイズｎＰｘ×ｍＰｙ（ｎ，ｍ＝１，２，３，・・・）とが与えられた場合のセルレイアウトについて提案する。
【０１５８】
このセルレイアウトの特徴は、上記条件が与えられた場合に、選択素子を最低何段積み重ねればよいか、また、記憶素子と選択素子とのコンタクトを確実にとるために、短冊状導体層に接続される記憶素子の数を何個にしたらよいか、といった選択素子のサイズを考慮した記憶素子と選択素子との接続方法にある。
【０１５９】
以下、[A].  １つの単位ブロックに対応する複数の選択素子を同位置に積み重ねる場合No.1、  [B].  １つの単位ブロックに対応する複数の選択素子を同位置に積み重ねる場合No.2、  [C].  １つの単位ブロックに対応する複数の選択素子を互いにずらして積み重ねる場合の３つのケースについて説明する。
【０１６０】
[A].  １つの単位ブロックに対応する複数の選択素子を同位置に積み重ねる場合No.1  
図２５は、記憶素子のアレイのピッチと選択素子のサイズとが与えられた場合の選択素子の積み重ね段数Ｚと短冊状導体層に接続される記憶素子の数Ｘとを示す概念図である。
【０１６１】
記憶素子のアレイは、行方向にピッチＰｘ、列方向にピッチＰｙで配置されているものとする。ピッチＰｘ，Ｐｙは、例えば、記憶素子を、リソグラフィ技術による最小加工寸法に基づき最密に配置したときの値である。
【０１６２】
選択素子のサイズＬｘ×Ｌｙは、ｎＰｘ×ｍＰｙ（ｎ，ｍ＝１，２，３，・・・）で表されるものとする。
【０１６３】
この場合、選択素子の積み重ね段数Ｚは、ｍ段以上とし、短冊状導体層による記憶素子の接続数Ｘは、（ｎ＋１）個以上とする。単位ブロックのサイズは、（ｎ＋１）×ｍ個以上となる。
【０１６４】
尚、ｎ、ｍ、Ｚ、Ｘの関係については、表１に示すようになる。
【０１６５】
【表１】
2006186109.tif 000003
【０１６６】
選択素子の積み重ね段数Ｚと記憶素子の接続数Ｘとを上述のように設定すれば、記憶素子のアレイをクロスポイント型セルアレイ構造と同程度に最密に配置した場合であっても、記憶素子と選択素子とのコンタクトを確実にとることができる。
【０１６７】
以下、記憶素子と選択素子とのコンタクトの取り方について説明する。
【０１６８】
a.  最初に、選択素子のサイズが、２Ｐｘ×３Ｐｙ、選択素子の積み重ね段数Ｚが、３段、記憶素子の接続数Ｘが、３個、単位ブロックのサイズが、３×３個である場合について考える。
【０１６９】
まず、図２６及び図２７に示すように、単位ブロック内の短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１１，ＣＰ１２及び導体層（補助短冊）ＳＳＴ１により、最上段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。導体層（補助短冊）ＳＳＴ１は、選択素子Ｔｒ１に隣接する他の選択素子を避けるために設けられる。
【０１７０】
次に、図２８及び図２９に示すように、単位ブロック内の短冊状導体層ＳＴ２は、コンタクトプラグＣＰ２１，ＣＰ２２，ＣＰ２３及び導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２により、中段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２は、選択素子Ｔｒ２に隣接する他の選択素子を避けるために設けられる。
【０１７１】
次に、図３０及び図３１に示すように、単位ブロック内の短冊状導体層ＳＴ３は、コンタクトプラグＣＰ３１，ＣＰ３２，ＣＰ３３及び導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２により、最下段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２は、選択素子Ｔｒ３に隣接する他の選択素子を避けるために設けられる。
【０１７２】
このようなセルレイアウトによれば、全ての記憶素子に関して、３個ずつ、まとめて１つの選択素子に接続することができる。従って、読み出し選択性の向上と記憶素子の高集積化とを同時に実現することができる。
【０１７３】
b.  次に、選択素子のサイズが、３Ｐｘ×５Ｐｙ、選択素子の積み重ね段数Ｚが、５段、記憶素子の接続数Ｘが、４個、単位ブロックのサイズが、４×５個である場合について考える。
【０１７４】
まず、図３２及び図３３に示すように、単位ブロック内の短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１１，ＣＰ１２及び導体層（補助短冊）ＳＳＴ１により、最上段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。導体層（補助短冊）ＳＳＴ１は、選択素子Ｔｒ１に隣接する他の選択素子を避けるために設けられる。
【０１７５】
次に、図３４及び図３５に示すように、単位ブロック内の短冊状導体層ＳＴ２は、コンタクトプラグＣＰ２１，ＣＰ２２，ＣＰ２３及び導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２により、下から４段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２は、選択素子Ｔｒ２に隣接する他の選択素子を避けるために設けられる。
【０１７６】
次に、図３６及び図３７に示すように、単位ブロック内の短冊状導体層ＳＴ３は、コンタクトプラグＣＰ３１，ＣＰ３２，ＣＰ３３及び導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２により、下から３段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２は、選択素子Ｔｒ３に隣接する他の選択素子を避けるために設けられる。
【０１７７】
次に、図３８及び図３９に示すように、単位ブロック内の短冊状導体層ＳＴ４は、コンタクトプラグＣＰ４１，ＣＰ４２，ＣＰ４３及び導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２により、下から２段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ４に接続される。導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２は、選択素子Ｔｒ４に隣接する他の選択素子を避けるために設けられる。
【０１７８】
次に、図４０及び図４１に示すように、単位ブロック内の短冊状導体層ＳＴ５は、コンタクトプラグＣＰ５１，ＣＰ５２，ＣＰ５３及び導体層（補助短冊）ＳＳＴ５１，ＳＳＴ５２により、最下段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ５に接続される。導体層（補助短冊）ＳＳＴ５１，ＳＳＴ５２は、選択素子Ｔｒ５に隣接する他の選択素子を避けるために設けられる。
【０１７９】
このようなセルレイアウトによれば、全ての記憶素子に関して、４個ずつ、まとめて１つの選択素子に接続することができる。従って、読み出し選択性の向上と記憶素子の高集積化とを同時に実現することができる。
【０１８０】
c.  その他  
本発明の例によれば、上述の２つの例以外のサイズの選択素子を用いた場合においても、記憶素子と選択素子とのコンタクトを確実にとることができる。
【０１８１】
[B].  １つの単位ブロックに対応する複数の選択素子を同位置に積み重ねる場合No.2  
図４２は、記憶素子のアレイのピッチと選択素子のサイズとが与えられた場合の選択素子の積み重ね段数Ｚと短冊状導体層に接続される記憶素子の数Ｘとを示す概念図である。
【０１８２】
記憶素子のアレイは、行方向にピッチＰｘ、列方向にピッチＰｙで配置されているものとする。ピッチＰｘ，Ｐｙは、例えば、記憶素子を、リソグラフィ技術による最小加工寸法に基づき最密に配置したときの値である。
【０１８３】
選択素子のサイズＬｘ×Ｌｙは、ｎＰｘ×ｍＰｙ（ｎ，ｍ＝１，２，３，・・・）で表されるものとする。但し、ｎ≧ｍとする。
【０１８４】
この場合、選択素子の積み重ね段数Ｚは、（ｍ＋１）段以上とし、短冊状導体層による記憶素子の接続数Ｘは、ｎ個以上とする。単位ブロックのサイズは、ｎ×（ｍ＋１）個以上となる。
【０１８５】
この例No.2は、上述の例No.1と比べると、前提条件は同じであるが、選択素子の積み重ね段数Ｚが１段だけ増えて（ｍ＋１）段以上となり、短冊状導体層による記憶素子の接続数Ｘが１個だけ減ってｎ個以上となる。
【０１８６】
この例No.2は、短冊状導体層に接続される記憶素子の数をできるだけ減らしたい場合に有効である。
【０１８７】
選択素子の積み重ね段数Ｚと記憶素子の接続数Ｘとを上述のように設定すれば、記憶素子のアレイをクロスポイント型セルアレイ構造と同程度に最密に配置した場合であっても、記憶素子と選択素子とのコンタクトを確実にとることができる。
【０１８８】
以下、記憶素子と選択素子とのコンタクトの取り方について説明する。
【０１８９】
a.  最初に、選択素子のサイズが、４Ｐｘ×３Ｐｙ、選択素子の積み重ね段数Ｚが、４段、記憶素子の接続数Ｘが、４個、単位ブロックのサイズが、４×４個である場合について考える。
【０１９０】
まず、図４３及び図４４に示すように、単位ブロック内の短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１１，ＣＰ１２及び導体層（補助短冊）ＳＳＴ１により、最上段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。導体層（補助短冊）ＳＳＴ１は、選択素子Ｔｒ１以外の他の選択素子を避けるために列方向に延びている。
【０１９１】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ１により選択素子Ｔｒ１以外の他の選択素子を容易に迂回することができる。
【０１９２】
次に、図４５及び図４６に示すように、単位ブロック内の短冊状導体層ＳＴ２は、コンタクトプラグＣＰ２１，ＣＰ２２，ＣＰ２３及び導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２により、下から３段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２は、選択素子Ｔｒ２以外の他の選択素子を避けるために列方向に延びている。
【０１９３】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２により選択素子Ｔｒ２以外の他の選択素子を容易に迂回することができる。
【０１９４】
次に、図４７及び図４８に示すように、単位ブロック内の短冊状導体層ＳＴ３は、コンタクトプラグＣＰ３１，ＣＰ３２，ＣＰ３３及び導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２により、下から２段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２は、選択素子Ｔｒ３以外の他の選択素子を避けるために列方向に延びている。
【０１９５】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２により選択素子Ｔｒ３以外の他の選択素子を容易に迂回することができる。
【０１９６】
次に、図４９及び図５０に示すように、単位ブロック内の短冊状導体層ＳＴ４は、コンタクトプラグＣＰ４１，ＣＰ４２，ＣＰ４３及び導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２により、最下段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ４に接続される。導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２は、選択素子Ｔｒ４以外の他の選択素子を避けるために列方向に延びている。
【０１９７】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２により選択素子Ｔｒ４以外の他の選択素子を容易に迂回することができる。
【０１９８】
このようなセルレイアウトによれば、全ての記憶素子に関して、４個ずつ、まとめて１つの選択素子に接続することができる。従って、読み出し選択性の向上と記憶素子の高集積化とを同時に実現することができる。
【０１９９】
b.  次に、選択素子のサイズが、４Ｐｘ×４Ｐｙ、選択素子の積み重ね段数Ｚが、５段、記憶素子の接続数Ｘが、４個、単位ブロックのサイズが、４×５個である場合について考える。
【０２００】
まず、図５１及び図５２に示すように、単位ブロック内の短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１１，ＣＰ１２及び導体層（補助短冊）ＳＳＴ１により、下から４段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。導体層（補助短冊）ＳＳＴ１は、選択素子Ｔｒ１以外の他の選択素子を避けるために列方向に延びている。
【０２０１】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ１により選択素子Ｔｒ１以外の他の選択素子を容易に迂回することができる。
【０２０２】
次に、図５３及び図５４に示すように、単位ブロック内の短冊状導体層ＳＴ２は、コンタクトプラグＣＰ２１，ＣＰ２２，ＣＰ２３及び導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２により、下から３段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２は、選択素子Ｔｒ２以外の他の選択素子を避けるために列方向に延びている。
【０２０３】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２により選択素子Ｔｒ２以外の他の選択素子を容易に迂回することができる。
【０２０４】
次に、図５５及び図５６に示すように、単位ブロック内の短冊状導体層ＳＴ３は、コンタクトプラグＣＰ３１，ＣＰ３２，ＣＰ３３及び導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２により、下から２段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２は、選択素子Ｔｒ３以外の他の選択素子を避けるために列方向に延びている。
【０２０５】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２により選択素子Ｔｒ３以外の他の選択素子を容易に迂回することができる。
【０２０６】
次に、図５７及び図５８に示すように、単位ブロック内の短冊状導体層ＳＴ４は、コンタクトプラグＣＰ４１，ＣＰ４２，ＣＰ４３及び導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２により、最下段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ４に接続される。導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２は、選択素子Ｔｒ４以外の他の選択素子を避けるために列方向に延びている。
【０２０７】
本例では、ｎ≧ｍに設定されているので、導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２により選択素子Ｔｒ４以外の他の選択素子を容易に迂回することができる。
【０２０８】
次に、図５９及び図６０に示すように、単位ブロック内の短冊状導体層ＳＴ５は、コンタクトプラグＣＰ５により、最上段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ５に接続される。
【０２０９】
ここで、短冊状導体層ＳＴ５と選択素子Ｔｒ５とのコンタクトに関しては、導体層（補助短冊）を使用していない。このため、選択素子（ＭＯＳトランジスタ）Ｔｒ５のソース／ドレインの向きは、選択素子（ＭＯＳトランジスタ）Ｔｒ１〜Ｔｒ４のソース／ドレインの向きと逆になる。
【０２１０】
このようなセルレイアウトによれば、全ての記憶素子に関して、４個ずつ、まとめて１つの選択素子に接続することができる。従って、読み出し選択性の向上と記憶素子の高集積化とを同時に実現することができる。
【０２１１】
c.  その他  
本発明の例によれば、上述の２つの例以外のサイズの選択素子を用いた場合においても、記憶素子と選択素子とのコンタクトを確実にとることができる。
【０２１２】
[C].  １つの単位ブロックに対応する複数の選択素子を互いにずらして積み重ねる場合（図９〜図２４のケースも含む）  
図６１は、記憶素子のアレイのピッチと選択素子のサイズとが与えられた場合の選択素子の積み重ね段数Ｚと短冊状導体層に接続される記憶素子の数Ｘとを示す概念図である。
【０２１３】
記憶素子のアレイは、行方向にピッチＰｘ、列方向にピッチＰｙで配置されているものとする。ピッチＰｘ，Ｐｙは、例えば、記憶素子を、リソグラフィ技術による最小加工寸法に基づき最密に配置したときの値である。
【０２１４】
選択素子のサイズＬｘ×Ｌｙは、ｎＰｘ×ｍＰｙ（ｎ，ｍ＝１，２，３，・・・）で表されるものとする。
【０２１５】
この場合、選択素子の積み重ね段数Ｚは、ｍ段以上とし、短冊状導体層による記憶素子の接続数Ｘは、（ｎ＋ｍ−１）個以上とする。単位ブロックのサイズは、（ｎ＋ｍ−１）×ｍ個以上となる。
【０２１６】
記憶素子の接続数Ｘについては、選択素子の行方向のサイズがｎ×Ｐｘであるため、最低、ｎ個必要となる。但し、これだけでは、記憶素子と選択素子とのコンタクトを確実にとれない。
【０２１７】
そこで、記憶素子と選択素子とのコンタクトを確実にとるために、積み重ねたｍ個の選択素子を、行方向にピッチＰｘずつ、ずらすとすると、記憶素子の接続数Ｘは、ｎ個に加えて、さらに、選択素子の積み重ね段数Ｚから１を引いた数（＝ｍ−１）だけ追加しなければならない。
【０２１８】
従って、記憶素子の接続数Ｘは、（ｎ＋ｍ−１）個以上となる。
【０２１９】
また、この場合、記憶素子と選択素子とのコンタクトをとるために必要な導体層（補助短冊）の数は、１つ以下となる。
【０２２０】
尚、ｎ、ｍ、Ｚ、Ｘの関係については、表２に示すようになる。
【０２２１】
【表２】
2006186109.tif 000004
【０２２２】
選択素子の積み重ね段数Ｚと記憶素子の接続数Ｘとを上述のように設定すれば、記憶素子のアレイをクロスポイント型セルアレイ構造と同程度に最密に配置した場合であっても、記憶素子と選択素子とのコンタクトを確実にとることができる。
【０２２３】
以下、記憶素子と選択素子とのコンタクトの取り方について説明する。
【０２２４】
選択素子のサイズが、４Ｐｘ×３Ｐｙ、選択素子の積み重ね段数Ｚが、３段、記憶素子の接続数Ｘが、４個、単位ブロックのサイズが、４×３個である場合について考える。
【０２２５】
まず、図６２及び図６３に示すように、単位ブロック内の短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１により、最上段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。短冊状導体層ＳＴ１と選択素子Ｔｒ１とのコンタクトに際しては、導体層（補助短冊）は使用しない。
【０２２６】
次に、図６４及び図６５に示すように、単位ブロック内の短冊状導体層ＳＴ２は、コンタクトプラグＣＰ２１，ＣＰ２２及び導体層（補助短冊）ＳＳＴ２により、中段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。導体層（補助短冊）ＳＳＴ２は、選択素子Ｔｒ２以外の他の選択素子を避けるために設けられる。
【０２２７】
次に、図６６及び図６７に示すように、単位ブロック内の短冊状導体層ＳＴ３は、コンタクトプラグＣＰ３１，ＣＰ３２及び導体層（補助短冊）ＳＳＴ３により、最下段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。導体層（補助短冊）ＳＳＴ３は、選択素子Ｔｒ３以外の他の選択素子を避けるために設けられる。
【０２２８】
このようなセルレイアウトによれば、全ての記憶素子に関して、４個ずつ、まとめて１つの選択素子に接続することができる。また、記憶素子と選択素子とのコンタクトに際しては、１つ以下の導体層（補助短冊）を用いることにより確実に行うことができる。従って、読み出し選択性の向上と記憶素子の高集積化とを同時に実現することができる。
【０２２９】
c.  その他  
本発明の例によれば、上述の例以外のサイズの選択素子を用いた場合においても、記憶素子と選択素子とのコンタクトを確実にとることができる。
【０２３０】
(6)   第５実施の形態  
第５実施の形態は、第１乃至第４実施の形態に関わる半導体メモリの製造方法及びその方法により形成されるデバイス構造に関する。
【０２３１】
まず、本発明の例によれば、半導体基板上に選択素子（例えば、ＭＯＳトランジスタ）を複数段に積み重ねる必要がある。
【０２３２】
選択素子を複数段に積み重ねるには、いわゆるダマシンプロセス(damascene process)により、順次、選択素子を形成していく方法の他、異なる半導体基板上にそれぞれ形成した複数の選択素子を、貼り合せ技術により、互いに結合させる方法を使用できる。
【０２３３】
後者の貼り合せ技術を用いる場合には、貼り合せマージンを見込み、コンタクトプラグ同士の接点のサイズを決めなければならない。
【０２３４】
図６８乃至図７２は、貼り合せ技術により選択素子の積層構造を形成した場合のデバイス構造の例を示している。
【０２３５】
この構造の特徴は、最上段の選択素子Ｔｒ１以外の選択素子Ｔｒ２〜Ｔｒ４に接続されるコンタクトプラグ又は導体層については、貼り合せマージンを考慮したサイズを有している、という点にある。
【０２３６】
例えば、図６９に示すように、単位ブロック内の短冊状導体層ＳＴ１は、コンタクトプラグＣＰ１１，ＣＰ１２，ＣＰ１３及び導体層（補助短冊）ＳＳＴ１１，ＳＳＴ１２により、最上段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ１に接続される。導体層（補助短冊）ＳＳＴ１１は、選択素子Ｔｒ１以外の他の選択素子を避けるために設けられる。
【０２３７】
また、図７０に示すように、単位ブロック内の短冊状導体層ＳＴ２は、コンタクトプラグＣＰ２１，ＣＰ２２，ＣＰ２３，ＣＰ２４及び導体層（補助短冊）ＳＳＴ２１，ＳＳＴ２２，ＳＳＴ２３，ＳＳＴ２４により、下から３段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ２に接続される。導体層（補助短冊）ＳＳＴ２１は、選択素子Ｔｒ２以外の他の選択素子を避けるために設けられる。
【０２３８】
ここで、コンタクトプラグＣＰ２３，ＣＰ２４及び導体層ＳＳＴ２２，ＳＳＴ２３，ＳＳＴ２４は、貼り合せマージンを考慮したサイズを有する。例えば、これらのために、２Ｐｘ×２Ｐｙ分の領域を確保する。
【０２３９】
また、図７１に示すように、単位ブロック内の短冊状導体層ＳＴ３は、コンタクトプラグＣＰ３１，ＣＰ３２，ＣＰ３３，ＣＰ３４，ＣＰ３５及び導体層（補助短冊）ＳＳＴ３１，ＳＳＴ３２，ＳＳＴ３３，ＳＳＴ３４，ＳＳＴ３５，ＳＳＴ３６により、下から２段目に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ３に接続される。導体層（補助短冊）ＳＳＴ３１は、選択素子Ｔｒ３以外の他の選択素子を避けるために設けられる。
【０２４０】
ここで、コンタクトプラグＣＰ３３，ＣＰ３４，ＣＰ３５及び導体層ＳＳＴ３２，ＳＳＴ３３，ＳＳＴ３４，ＳＳＴ３５，ＳＳＴ３６は、貼り合せマージンを考慮したサイズを有する。例えば、これらのために、２Ｐｘ×２Ｐｙ分の領域を確保する。
【０２４１】
また、図７２に示すように、単位ブロック内の短冊状導体層ＳＴ４は、コンタクトプラグＣＰ４１，ＣＰ４２，ＣＰ４３，ＣＰ４４，ＣＰ４５及び導体層（補助短冊）ＳＳＴ４１，ＳＳＴ４２，ＳＳＴ４３，ＳＳＴ４４，ＳＳＴ４５，ＳＳＴ４６，ＳＳＴ４７により、最下段に配置された選択素子（ＭＯＳトランジスタ）Ｔｒ４に接続される。
【０２４２】
ここで、コンタクトプラグＣＰ４２，ＣＰ４３，ＣＰ４４，ＣＰ４５及び導体層ＳＳＴ４１，ＳＳＴ４２，ＳＳＴ４３，ＳＳＴ４４，ＳＳＴ４５，ＳＳＴ４６，ＳＳＴ４７は、貼り合せマージンを考慮したサイズを有する。例えば、これらのために、２Ｐｘ×２Ｐｙ分の領域を確保する。
【０２４３】
このように、貼り合せ技術を用いれば、製造工程数は増えてしまうが、各段に配置される選択素子（例えば、ＭＯＳトランジスタ）については、最新の微細加工技術により形成する必要がない。また、各段に配置される選択素子の全てをダマシンプロセスで形成する場合には、高度な技術が必要となるが、それも不要である。
【０２４４】
尚、貼り合せマージンを見込んだコンタクト接点のサイズについては、アライメント（位置合せ）技術に依存する。
【０２４５】
本例では、貼り合せによるコンタクト接点のサイズを２Ｐｘ×２Ｐｙとしたが、このサイズよりも大きくても構わないし、また、技術の進歩により、このサイズよりも小さくなることも十分に考えられる。
【０２４６】
(7)   その他  
本発明の例は、選択素子のサイズが大きいほど、記憶素子の高集積化に関する効果が顕著となる。例えば、選択素子がＭＯＳトランジスタであって、そのサイズが、Ｌｘ（＝１μｍ）×Ｌｙ（＝４μｍ）＝４μｍ２であると仮定する。
【０２４７】
また、次世代メモリであるスピン注入型磁気ランダムアクセスメモリの記憶素子のサイズが２００ｎｍ×３００ｎｍであるとすると、記憶素子の行方向のピッチＰｘは、２００ｎｍ、列方向のピッチＰｙは、３００ｎｍに設定されるため、ｎ＝５、ｍ＝１３となる。
【０２４８】
従って、記憶素子は、１３段以上に積み重ねられることになる。
【０２４９】
この場合、例えば、記憶素子と選択素子とが１：１に対応するセルアレイ構造と比べると、６５倍（１３段の場合）又はそれ以上（１３段を超える場合）の高集積化が可能となる。
【０２５０】
また、例えば、記憶素子と選択素子とがｍ：１に対応するセルアレイ構造と比べると、１３倍（１３段の場合）又はそれ以上（１３段を超える場合）の高集積化が可能となる。
【０２５１】
ところで、微細加工技術が大幅に進んだとしても、選択素子のサイズが記憶素子１個分のサイズと同程度になることはあり得ない。仮に、選択素子のサイズが記憶素子のサイズよりも若干大きい程度、例えば、０．６μｍ×０．３μｍ（600nm×300nm）まで小さくなったと仮定すると、ｎ＝２、ｍ＝２となる。
【０２５２】
この場合でも、例えば、記憶素子と選択素子とが１：１に対応するセルアレイ構造と比べると、３倍又はそれ以上の高集積化が可能となる。
【０２５３】
また、例えば、記憶素子と選択素子とがｍ：１に対応するセルアレイ構造と比べても、２倍又はそれ以上の高集積化が可能となる。
【０２５４】
但し、以上は、選択素子の微細化に当たり、エレクトロマイグレーションや、高誘電率薄膜などの問題を解消したことを前提とする。
【０２５５】
本発明の例によれば、クロスポイント型セルアレイ構造に比べ、高Ｓ／Ｎ比化及び高速化を実現できると共に、クロスポイント型セルアレイ構造と同程度のセル密度（高集積化）を実現できる。
【０２５６】
また、本発明の例の主旨は、クロスポイント型セルアレイ構造と同程度のセル密度を実現する、という他に、選択素子を多段に積み重ねることにより記憶素子の集積度を向上させる、という点にある。この場合には、記憶素子は、最密のよりも広いピッチで配置してもよいし、選択素子の積み重ね段数Ｚや記憶素子の接続数Ｘについても、できるだけ多くする。
【０２５７】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。
【０２５８】
例えば、選択素子は、シリコン（Ｓｉ）をベースとするＭＯＳＦＥＴに限定されるものではなく、有機物、カーボンナノチューブなどの他の材料や構造をベースに形成されるものであっても、また、バイポーラトランジスタやダイオードなどであっても、記憶素子よりも大きなサイズを必要とするものであれば、本発明の例の適用により同様の効果を発揮できる。
【０２５９】
また、記憶素子は、磁気抵抗効果素子、結晶質と非晶質との相転移を利用する相変化型素子、強誘電体素子などであってもよい。
【０２６０】
また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２６１】
【図１】磁気ランダムアクセスメモリのセルアレイ構造の例を示す回路図。
【図２】１ブロック内の選択素子と記憶素子のレイアウトを示す平面図。
【図３】１ブロック内の選択素子と記憶素子の構造を示す断面図。
【図４】１ブロック内の選択素子と記憶素子のレイアウトを示す平面図。
【図５】１ブロック内の選択素子と記憶素子の構造を示す断面図。
【図６】本発明の例の概念を示す図。
【図７】本発明の例の概念を示す図。
【図８】磁気ランダムアクセスメモリのセルアレイ構造の例を示す回路図。
【図９】第１実施の形態に関わるセルレイアウトを示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】図９のＸＩ−ＸＩ線に沿う断面図。
【図１２】図９のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】単位ブロックと選択素子との位置関係を示す図。
【図１４】記憶素子と選択素子との接続関係を示す図。
【図１５】第２実施の形態に関わるセルレイアウトを示す平面図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】単位ブロックと選択素子との位置関係を示す図。
【図２０】第３実施の形態に関わるセルレイアウトを示す平面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】単位ブロックと選択素子との位置関係を示す図。
【図２５】第４実施の形態に関わるセルレイアウトを示す平面図。
【図２６】記憶素子と選択素子の接続例を示す平面図。
【図２７】記憶素子と選択素子の接続例を示す断面図。
【図２８】記憶素子と選択素子の接続例を示す平面図。
【図２９】記憶素子と選択素子の接続例を示す断面図。
【図３０】記憶素子と選択素子の接続例を示す平面図。
【図３１】記憶素子と選択素子の接続例を示す断面図。
【図３２】記憶素子と選択素子の接続例を示す平面図。
【図３３】記憶素子と選択素子の接続例を示す断面図。
【図３４】記憶素子と選択素子の接続例を示す平面図。
【図３５】記憶素子と選択素子の接続例を示す断面図。
【図３６】記憶素子と選択素子の接続例を示す平面図。
【図３７】記憶素子と選択素子の接続例を示す断面図。
【図３８】記憶素子と選択素子の接続例を示す平面図。
【図３９】記憶素子と選択素子の接続例を示す断面図。
【図４０】記憶素子と選択素子の接続例を示す平面図。
【図４１】記憶素子と選択素子の接続例を示す断面図。
【図４２】第４実施の形態に関わるセルレイアウトを示す平面図。
【図４３】記憶素子と選択素子の接続例を示す平面図。
【図４４】記憶素子と選択素子の接続例を示す断面図。
【図４５】記憶素子と選択素子の接続例を示す平面図。
【図４６】記憶素子と選択素子の接続例を示す断面図。
【図４７】記憶素子と選択素子の接続例を示す平面図。
【図４８】記憶素子と選択素子の接続例を示す断面図。
【図４９】記憶素子と選択素子の接続例を示す平面図。
【図５０】記憶素子と選択素子の接続例を示す断面図。
【図５１】記憶素子と選択素子の接続例を示す平面図。
【図５２】記憶素子と選択素子の接続例を示す断面図。
【図５３】記憶素子と選択素子の接続例を示す平面図。
【図５４】記憶素子と選択素子の接続例を示す断面図。
【図５５】記憶素子と選択素子の接続例を示す平面図。
【図５６】記憶素子と選択素子の接続例を示す断面図。
【図５７】記憶素子と選択素子の接続例を示す平面図。
【図５８】記憶素子と選択素子の接続例を示す断面図。
【図５９】記憶素子と選択素子の接続例を示す平面図。
【図６０】記憶素子と選択素子の接続例を示す断面図。
【図６１】第４実施の形態に関わるセルレイアウトを示す平面図。
【図６２】記憶素子と選択素子の接続例を示す平面図。
【図６３】記憶素子と選択素子の接続例を示す断面図。
【図６４】記憶素子と選択素子の接続例を示す平面図。
【図６５】記憶素子と選択素子の接続例を示す断面図。
【図６６】記憶素子と選択素子の接続例を示す平面図。
【図６７】記憶素子と選択素子の接続例を示す断面図。
【図６８】第５実施の形態に関わるセルレイアウトを示す平面図。
【図６９】記憶素子と選択素子の接続例を示す断面図。
【図７０】記憶素子と選択素子の接続例を示す断面図。
【図７１】記憶素子と選択素子の接続例を示す断面図。
【図７２】記憶素子と選択素子の接続例を示す断面図。
【符号の説明】
【０２６２】
１１：  メモリセルアレイ、  １２：  記憶素子、  １３Ａ：  ロウでコーダ＆ワード線ドライバ、  １３Ｂ：  カラムデコーダ、  １４：  カラムデコーダ＆カラム選択線ドライバ、  １５Ａ，１５Ｂ：  書き込みドライバ／シンカー、  １６：  読み出し回路（センスアンプを含む）、  ＷＬ１〜ＷＬ５：  ワード線、  ＢＬ１〜ＢＬ４：  ビット線、  ＲＳＷ：  選択素子、  ＣＳＷ１，ＣＳＷ２：  カラム選択スイッチ、  ＳＬ１〜ＳＬ３：  ソース線、ＳＴ１〜ＳＴ４：  短冊状導体層、  ＳＳＴ１〜ＳＳＴ３：  導体層（補助短冊）。
【図１】
2006186109.tif 000005
【図２】
2006186109.tif 000006
【図３】
2006186109.tif 000007
【図４】
2006186109.tif 000008
【図５】
2006186109.tif 000009
【図６】
2006186109.tif 000010
【図７】
2006186109.tif 000011
【図８】
2006186109.tif 000012
【図９】
2006186109.tif 000013
【図１０】
2006186109.tif 000014
【図１１】
2006186109.tif 000015
【図１２】
2006186109.tif 000016
【図１３】
2006186109.tif 000017
【図１４】
2006186109.tif 000018
【図１５】
2006186109.tif 000019
【図１６】
2006186109.tif 000020
【図１７】
2006186109.tif 000021
【図１８】
2006186109.tif 000022
【図１９】
2006186109.tif 000023
【図２０】
2006186109.tif 000024
【図２１】
2006186109.tif 000025
【図２２】
2006186109.tif 000026
【図２３】
2006186109.tif 000027
【図２４】
2006186109.tif 000028
【図２５】
2006186109.tif 000029
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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