(57)【要約】【課題】  各フォトセンサから並列的に出力される検出信号を、所定の信号レベルに増幅する際に、該増幅処理に係る消費電力を低減することができる読取駆動回路及びその駆動制御方法、並びに、当該読取駆動回路を備えた画像読取装置を提供する。【解決手段】  読取駆動回路は、並列的に配列された複数のフォトセンサに個別に接続された複数の読出ラインＬreadの各々に対応して、所定のタイミングで順次シフト信号Ｓｘを出力するシフトレジスタＳＲＴと、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２からなる直列回路により構成され、上記シフト信号Ｓｘに基づいて動作するソースフォロワ型の増幅回路、及び、該直列回路の接続接点Ｎ１１の電位に基づいて読取データＶdataを出力ラインＬoutに出力する出力制御スイッチＳＷ１３を備え、各読出ラインＬreadに対応して個別に設けられた読出回路部ＲＤＡｘと、を有している。【選択図】  図１
2006186853.tif 000002
【特許請求の範囲】
【請求項１】
読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路において、
少なくとも、
所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、
前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、選択的に前記検出信号を所定の信号レベルに増幅する増幅手段と、
前記増幅手段により個別に増幅処理された前記検出信号の各々を、前記シフト信号の出力タイミングに基づいて、時系列的に出力することにより、前記読取データを生成するデータ変換手段と、
前記シフト信号の出力タイミングに基づいて、前記増幅手段への電流の供給状態を個別に制御する電流制御手段と、
を備えることを特徴とする読取駆動回路。
【請求項２】
前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする請求項１記載の読取駆動回路。
【請求項３】
前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記増幅処理された前記検出信号を取り出すソースフォロワ型の増幅回路を有していることを特徴とする請求項１記載の読取駆動回路。
【請求項４】
前記データ変換手段は、前記増幅手段の各々に対応して個別に設けられ、前記増幅手段における増幅動作に同期して、前記増幅処理された前記検出信号を出力する出力制御スイッチを備えていることを特徴とする請求項１記載の読取駆動回路。
【請求項５】
前記電流制御手段は、前記シフト信号の出力タイミングに基づいて、前記増幅手段を構成する前記第２のトランジスタ素子の制御端子に印加する信号レベルを制御することにより、前記増幅手段への前記電流の供給状態を制御する手段を備えていることを特徴とする請求項３又は４記載の読取駆動回路。
【請求項６】
前記電流制御手段は、前記シフト信号の出力タイミングに基づいて、前記増幅手段を構成する前記第１のトランジスタ素子の制御端子に印加する信号レベルを制御することにより、前記増幅手段への前記電流の供給状態を制御する手段を備えていることを特徴とする請求項３又は４記載の読取駆動回路。
【請求項７】
前記電流制御手段は、前記所定の電源電圧間に、前記第１のトランジスタ素子及び前記第２のトランジスタ素子に直列に接続された電流制御スイッチを備え、前記シフト信号の出力タイミングに基づいて、該電流制御スイッチの導通状態を制御することにより、前記増幅手段への前記電流の供給状態を制御することを特徴とする請求項３又は４記載の読取駆動回路。
【請求項８】
読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路において、
少なくとも、
所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、
前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、前記検出信号を時系列的に出力するデータ変換手段と、
前記データ変換手段により前記時系列的に出力される前記各検出信号相互間の信号レベルを初期化する信号リセット手段と、
前記時系列的に出力される前記各検出信号の各々を、所定の信号レベルに順次増幅する増幅手段と、
を備えることを特徴とする読取駆動回路。
【請求項９】
前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする請求項８記載の読取駆動回路。
【請求項１０】
前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記時系列的に出力される前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記読取データを取り出すソースフォロワ型の増幅回路を有していることを特徴とする請求項８記載の読取駆動回路。
【請求項１１】
読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路の駆動制御方法において、
少なくとも、
前記並列的に読み出される前記検出信号の各々に対応して個別に設けられた増幅手段のうち、唯一の前記増幅手段においてのみ前記検出信号を所定の信号レベルに増幅する処理を、前記増幅手段の各々について所定のタイミングで順次実行するステップと、
前記増幅手段により増幅処理された前記検出信号の各々を、順次時系列的に出力することにより、前記読取データを生成するステップと、
を含み、
前記増幅手段により前記検出信号を増幅処理するステップは、前記検出信号を増幅処理する前記唯一の前記増幅手段のみが駆動状態に設定され、他の前記増幅手段が非駆動状態に設定されていることを特徴とする読取駆動回路の駆動制御方法。
【請求項１２】
前記増幅手段により前記検出信号を増幅処理するステップにおいては、前記駆動状態に設定された前記増幅手段にのみ、前記増幅処理に係る電流が流れ、前記非駆動状態に設定された前記他の増幅手段には、前記電流が流れないように制御することを特徴とする請求項１１記載の読取駆動回路の駆動制御方法。
【請求項１３】
読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路の駆動制御方法において、
少なくとも、
前記並列的に読み出された前記検出信号を、時系列データに変換して出力するステップと、
前記時系列的に出力される前記各検出信号相互間の信号レベルを初期化するステップと、
前記時系列的に出力される前記各検出信号の各々を、単一の増幅手段により所定の信号レベルに順次増幅するステップと、
を含み、
前記増幅手段により前記検出信号を増幅処理するステップは、前記検出信号を増幅処理するタイミングにおいてのみ前記増幅手段が駆動状態に設定され、他のタイミングでは非駆動状態に設定されていることを特徴とする読取駆動回路の駆動制御方法。
【請求項１４】
前記増幅手段により前記検出信号を増幅処理するステップにおいては、前記駆動状態に設定された前記タイミングにおいてのみ、前記増幅処理に係る電流が流れ、前記非駆動状態に設定された前記他のタイミングでは、前記電流が流れないように制御することを特徴とする請求項１３記載の読取駆動回路の駆動制御方法。
【請求項１５】
複数のフォトセンサが配列されたフォトセンサアレイを備え、前記フォトセンサの各々から出力される検出信号に基づいて、前記フォトセンサアレイ上に載置された読取対象物の画像を読み取る画像読取装置において、
少なくとも、
前記フォトセンサアレイに配列された任意の数の前記フォトセンサを同時に選択状態に設定するための走査信号を出力する走査駆動回路と、
前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に対応した前記検出信号を並列的に読み出す信号駆動回路と、
を備え、
前記信号駆動回路は、少なくとも、
所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、
前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、選択的に前記検出信号を所定の信号レベルに増幅する増幅手段と、
前記増幅手段の各々に対応して個別に設けられ、前記増幅手段により増幅処理された前記検出信号の各々を、該増幅動作に同期して、時系列的に出力するデータ変換手段と、
前記増幅手段の動作状態に応じて、前記増幅手段の各々への電流の供給状態を個別に制御する電流制御手段と、
を備えることを特徴とする画像読取装置。
【請求項１６】
前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする請求項１５記載の画像読取装置。
【請求項１７】
前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記増幅処理された前記検出信号を取り出すソースフォロワ型の増幅回路を有していることを特徴とする請求項１５記載の画像読取装置。
【請求項１８】
前記電流制御手段は、前記検出信号を増幅処理する駆動状態に設定された唯一の前記増幅手段のみに、前記増幅処理に係る電流が流れ、前記検出信号を増幅処理していない非駆動状態に設定された前記増幅手段には、前記電流が流れないように制御する手段を備えていることを特徴とする請求項１５乃至１７のいずれかに記載の画像読取装置。
【請求項１９】
複数のフォトセンサが配列されたフォトセンサアレイを備え、前記フォトセンサの各々から出力される検出信号に基づいて、前記フォトセンサアレイ上に載置された読取対象物の画像を読み取る画像読取装置において、
少なくとも、
前記フォトセンサアレイに配列された任意の数の前記フォトセンサを同時に選択状態に設定するための走査信号を出力する走査駆動回路と、
前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に対応した前記検出信号を並列的に読み出す信号駆動回路と、
を備え、
前記信号駆動回路は、少なくとも、
所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、
前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、前記検出信号を時系列的に出力するデータ変換手段と、
前記データ変換手段により前記時系列的に出力される前記各検出信号相互間の信号レベルを初期化する信号リセット手段と、
前記時系列的に出力される前記各検出信号の各々を、所定の信号レベルに順次増幅する増幅手段と、
を備えることを特徴とする画像読取装置。
【請求項２０】
前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする請求項１９記載の画像読取装置。
【請求項２１】
前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記時系列的に出力される前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記読取データを取り出すソースフォロワ型の増幅回路を有していることを特徴とする請求項１９記載の画像読取装置。
【請求項２２】
前記フォトセンサは、チャネル領域を形成する半導体層を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記読取対象物が載置される検知面と、を備えた素子構造を有し、
前記第１のゲート電極にリセットパルスを印加して前記フォトセンサを初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記読取対象物の画像に対応して、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を前記検出信号として出力することを特徴とする請求項１５乃至２１のいずれかに記載の画像読取装置。
【請求項２３】
前記信号駆動回路は、所定のタイミングで前記フォトセンサに前記プリチャージパルスを印加するプリチャージ手段を備えていることを特徴とする請求項２２記載の画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読取駆動回路及びその駆動制御方法並びに画像読取装置に関し、特に、フォトセンサがライン状又はマトリクス状に配列されたフォトセンサアレイを備え、該フォトセンサアレイを走査することにより、読取対象物（被写体）の画像パターンに応じた検出信号を並列的に読み出し、該検出信号を時系列的な読取データに変換して出力する読取駆動回路及びその駆動制御方法、並びに、該読取駆動回路を備えた画像読取装置に関する。
【背景技術】
【０００２】
従来、印刷物や写真、指紋等の被写体画像を読み取る画像読取装置として、例えば、ＣＣＤ（Charge Coupled Device）のように、フォトセンサ（光電変換素子）をライン状（一次元）又はマトリクス状（二次元）に配列したフォトセンサアレイを備え、該フォトセンサアレイ上の検知面に載置された読取対象物（被写体）に対して照射光を照射し、その反射光を各行ごとに各フォトセンサを順次走査して読み取り、被写体の画像パターンに応じて検出された電気信号（検出信号）を、各列のフォトセンサごとに並列的に読み出し、パラレル−シリアル変換して、時系列データからなる読取データを生成して出力する構成が知られている。
【０００３】
図１６は、従来技術における画像読取装置の一例を示す概略構成図であり、図１７は、従来技術における画像読取装置の他の例を示す概略構成図である。
例えば、特許文献１等には、図１６に示すように、概略、フォトダイオードＰＤを備えた複数のフォトセンサＰＳｙがマトリクス状に配列されたフォトセンサアレイ１１０Ｙと、各行ごとにフォトセンサＰＳｙを順次選択状態に設定して走査する走査駆動回路（走査線駆動回路）１２０Ｙと、選択状態に設定された行のフォトセンサＰＳｙから出力される検出信号を並列的に取り込み、時系列データからなる読取データＶdataを出力する読取駆動回路（データ線読取回路）１３０Ｙと、走査駆動回路１２０Ｙ及び読取駆動回路１３０Ｙに所定のタイミング制御信号を供給して、被写体画像の画像読取動作を制御するタイミング制御回路１４０Ｙと、を備えた画像読取装置が記載されている。
【０００４】
ここで、読取駆動回路１３０Ｙは、例えば、走査駆動回路１２０Ｙにより選択状態に設定された行のフォトセンサＰＳｙにより、被写体の画像パターンに応じて検出された電気信号（検出信号；例えば、光電荷に対応した電圧）を、各列（読み出しラインＬread）ごとに並列的に取り込んで保持する蓄積容量（読み出しラインＬreadに寄生する配線容量であってもよい）Ｃｙと、各列ごとに該蓄積容量Ｃｙに保持された検出信号の電圧成分を、所定の電圧レベルに増幅する増幅器ＡＭＰｙと、増幅処理された検出信号をパラレル−シリアル変換して、時系列データからなる読取データＶdataを生成して出力するマルチプレクサＭＰＬと、を備えた構成を有している。
【０００５】
また、特許文献２等には、図１７に示すように、概略、フォトトランジスタＰＴを備えた複数のフォトセンサＰＳｚが一次元配列されたフォトセンサアレイ１１０Ｚと、各フォトセンサＰＳｚにより検出された検出信号を並列的に取り込み、時系列データからなる読取データＶdataを出力する読取駆動回路１３０Ｚと、を備えた画像読取装置が記載されている。
【０００６】
ここで、読取駆動回路１３０Ｚは、例えば、被写体の画像パターンに応じて、各フォトセンサＰＳｚにより検出された電気信号（検出信号）を並列的に取り込んで保持する蓄積容量（読み出しラインＬreadに寄生する配線容量であってもよい）Ｃｚと、各フォトセンサＰＳｚに対応して、シフト信号Ｓp1、Ｓp2、Ｓp3、・・・を所定のタイミングで順次出力するシフトレジスタＳＲｚと、シフト信号Ｓp1、Ｓp2、Ｓp3、・・・に基づいて順次オン動作して、上記各フォトセンサＰＳｚごとに蓄積容量Ｃｚに保持された検出信号を、時系列的に出力するトランジスタ（スイッチ）群ＴＲＧと、該時系列に出力された検出信号の電圧成分を所定の電圧レベルに増幅して、読取データＶdataとして出力する単一の増幅器ＡＭＰｚと、を備えた構成を有している。
【０００７】
【特許文献１】特開平６−３１５０８５号公報  （第３頁、図１）
【特許文献２】特開平１０−１３６１５２号公報  （第３頁、第４頁、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術に示した画像読取装置においては、いずれの構成においても、フォトセンサにより検出された検出信号（電気信号）を所定の信号レベルに増幅するための増幅器が設けられた構成を有している。そのため、以下に示すような課題を有していた。
すなわち、特許文献１等に記載された画像読取装置のように、各列のフォトセンサから出力される検出信号を個別、かつ、並列的に増幅するために、各フォトセンサに対応して増幅器を複数設けた構成を有している場合にあっては、被写体画像を読み取る画像読取動作期間中、上記複数の増幅器を常時駆動状態に設定すると、該駆動のためのバイアス電圧に基づく電流が常時供給されることになるため、画像読取装置における消費電力の増加や読取駆動回路における発熱量の増加が生じるという問題を有していた。
【０００９】
また、特許文献２等に記載された画像読取装置のように、各フォトセンサから出力される検出信号のパラレル−シリアル変換後、単一の増幅器を用いて増幅処理する構成を有している場合にあっては、増幅器の設置個数や設置面積を削減することはできるが、時系列データに変換された後の検出信号（読取データ）を、該時系列タイミングに応じて順次増幅処理する必要があるため、増幅器の駆動周波数を極端に高く設定する必要があり、これにより、やはり消費電力の増加が生じるという問題を有していた。
【００１０】
そこで、本発明は、上記問題点に鑑み、フォトセンサアレイの各フォトセンサから並列的に出力される検出信号を、所定の信号レベルに増幅した後、パラレル−シリアル変換する構成、あるいは、パラレル−シリアル変換した後に所定の信号レベルに増幅する構成のいずれの方式においても、該増幅処理に係る消費電力及び発熱量を低減することができる読取駆動回路及びその駆動制御方法、並びに、当該読取駆動回路を備えた画像読取装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載の発明は、読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路において、少なくとも、所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、選択的に前記検出信号を所定の信号レベルに増幅する増幅手段と、前記増幅手段により個別に増幅処理された前記検出信号の各々を、前記シフト信号の出力タイミングに基づいて、時系列的に出力することにより、前記読取データを生成するデータ変換手段と、前記シフト信号の出力タイミングに基づいて、前記増幅手段への電流の供給状態を個別に制御する電流制御手段と、を備えることを特徴とする。
【００１２】
請求項２記載の発明は、請求項１記載の読取駆動回路において、前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする。
請求項３記載の発明は、請求項１記載の読取駆動回路において、前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記増幅処理された前記検出信号を取り出すソースフォロワ型の増幅回路を有していることを特徴とする。
【００１３】
請求項４記載の発明は、請求項１記載の読取駆動回路において、前記データ変換手段は、前記増幅手段の各々に対応して個別に設けられ、前記増幅手段における増幅動作に同期して、前記増幅処理された前記検出信号を出力する出力制御スイッチを備えていることを特徴とする。
【００１４】
請求項５記載の発明は、請求項３又は４記載の読取駆動回路において、前記電流制御手段は、前記シフト信号の出力タイミングに基づいて、前記増幅手段を構成する前記第２のトランジスタ素子の制御端子に印加する信号レベルを制御することにより、前記増幅手段への前記電流の供給状態を制御する手段を備えていることを特徴とする。
【００１５】
請求項６記載の発明は、請求項３又は４記載の読取駆動回路において、前記電流制御手段は、前記シフト信号の出力タイミングに基づいて、前記増幅手段を構成する前記第１のトランジスタ素子の制御端子に印加する信号レベルを制御することにより、前記増幅手段への前記電流の供給状態を制御する手段を備えていることを特徴とする。
【００１６】
請求項７記載の発明は、請求項３又は４記載の読取駆動回路において、前記電流制御手段は、前記所定の電源電圧間に、前記第１のトランジスタ素子及び前記第２のトランジスタ素子に直列に接続された電流制御スイッチを備え、前記シフト信号の出力タイミングに基づいて、該電流制御スイッチの導通状態を制御することにより、前記増幅手段への前記電流の供給状態を制御することを特徴とする。
【００１７】
請求項８記載の発明は、読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路において、少なくとも、所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、前記検出信号を時系列的に出力するデータ変換手段と、前記データ変換手段により前記時系列的に出力される前記各検出信号相互間の信号レベルを初期化する信号リセット手段と、前記時系列的に出力される前記各検出信号の各々を、所定の信号レベルに順次増幅する増幅手段と、を備えることを特徴とする。
【００１８】
請求項９記載の発明は、請求項８記載の読取駆動回路において、前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする。
請求項１０記載の発明は、請求項８記載の読取駆動回路において、前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記時系列的に出力される前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記読取データを取り出すソースフォロワ型の増幅回路を有していることを特徴とする。
【００１９】
請求項１１記載の発明は、読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路の駆動制御方法において、少なくとも、前記並列的に読み出される前記検出信号の各々に対応して個別に設けられた増幅手段のうち、唯一の前記増幅手段においてのみ前記検出信号を所定の信号レベルに増幅する処理を、前記増幅手段の各々について所定のタイミングで順次実行するステップと、前記増幅手段により増幅処理された前記検出信号の各々を、順次時系列的に出力することにより、前記読取データを生成するステップと、を含み、前記増幅手段により前記検出信号を増幅処理するステップは、前記検出信号を増幅処理する前記唯一の前記増幅手段のみが駆動状態に設定され、他の前記増幅手段が非駆動状態に設定されていることを特徴とする。
【００２０】
請求項１２記載の発明は、請求項１１記載の読取駆動回路の駆動制御方法において、前記増幅手段により前記検出信号を増幅処理するステップにおいては、前記駆動状態に設定された前記増幅手段にのみ、前記増幅処理に係る電流が流れ、前記非駆動状態に設定された前記他の増幅手段には、前記電流が流れないように制御することを特徴とする。
【００２１】
請求項１３記載の発明は、読取対象物の画像パターンに応じて、並列的に検出された検出信号を読み出し、時系列的な読取データを生成して出力する読取駆動回路の駆動制御方法において、少なくとも、前記並列的に読み出された前記検出信号を、時系列データに変換して出力するステップと、前記時系列的に出力される前記各検出信号相互間の信号レベルを初期化するステップと、前記時系列的に出力される前記各検出信号の各々を、単一の増幅手段により所定の信号レベルに順次増幅するステップと、を含み、前記増幅手段により前記検出信号を増幅処理するステップは、前記検出信号を増幅処理するタイミングにおいてのみ前記増幅手段が駆動状態に設定され、他のタイミングでは非駆動状態に設定されていることを特徴とする。
【００２２】
請求項１４記載の発明は、請求項１３記載の読取駆動回路の駆動制御方法において、前記増幅手段により前記検出信号を増幅処理するステップにおいては、前記駆動状態に設定された前記タイミングにおいてのみ、前記増幅処理に係る電流が流れ、前記非駆動状態に設定された前記他のタイミングでは、前記電流が流れないように制御することを特徴とする。
【００２３】
請求項１５記載の発明は、複数のフォトセンサが配列されたフォトセンサアレイを備え、前記フォトセンサの各々から出力される検出信号に基づいて、前記フォトセンサアレイ上に載置された読取対象物の画像を読み取る画像読取装置において、少なくとも、前記フォトセンサアレイに配列された任意の数の前記フォトセンサを同時に選択状態に設定するための走査信号を出力する走査駆動回路と、前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に対応した前記検出信号を並列的に読み出す信号駆動回路と、を備え、前記信号駆動回路は、少なくとも、所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、選択的に前記検出信号を所定の信号レベルに増幅する増幅手段と、前記増幅手段の各々に対応して個別に設けられ、前記増幅手段により増幅処理された前記検出信号の各々を、該増幅動作に同期して、時系列的に出力するデータ変換手段と、前記増幅手段の動作状態に応じて、前記増幅手段の各々への電流の供給状態を個別に制御する電流制御手段と、を備えることを特徴とする。
【００２４】
請求項１６記載の発明は、請求項１５記載の画像読取装置において、前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする。
請求項１７記載の発明は、請求項１５記載の画像読取装置において、前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記増幅処理された前記検出信号を取り出すソースフォロワ型の増幅回路を有していることを特徴とする。
【００２５】
請求項１８記載の発明は、請求項１５乃至１７のいずれかに記載の画像読取装置において、前記電流制御手段は、前記検出信号を増幅処理する駆動状態に設定された唯一の前記増幅手段のみに、前記増幅処理に係る電流が流れ、前記検出信号を増幅処理していない非駆動状態に設定された前記増幅手段には、前記電流が流れないように制御する手段を備えていることを特徴とする。
【００２６】
請求項１９記載の発明は、複数のフォトセンサが配列されたフォトセンサアレイを備え、前記フォトセンサの各々から出力される検出信号に基づいて、前記フォトセンサアレイ上に載置された読取対象物の画像を読み取る画像読取装置において、少なくとも、前記フォトセンサアレイに配列された任意の数の前記フォトセンサを同時に選択状態に設定するための走査信号を出力する走査駆動回路と、前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に対応した前記検出信号を並列的に読み出す信号駆動回路と、を備え、前記信号駆動回路は、少なくとも、所定のタイミングで順次シフト信号を出力するシフト信号生成手段と、前記並列的に読み出される前記検出信号の各々に対応して個別に設けられ、前記シフト信号の出力タイミングに基づいて、前記検出信号を時系列的に出力するデータ変換手段と、前記データ変換手段により前記時系列的に出力される前記各検出信号相互間の信号レベルを初期化する信号リセット手段と、前記時系列的に出力される前記各検出信号の各々を、所定の信号レベルに順次増幅する増幅手段と、を備えることを特徴とする。
【００２７】
請求項２０記載の発明は、請求項１９記載の画像読取装置において、前記増幅手段は、ソースフォロワ型の増幅回路を有して、前記増幅処理された前記検出信号を出力することを特徴とする。
請求項２１記載の発明は、請求項１９記載の画像読取装置において、前記増幅手段は、所定の電源電圧間に、第１のトランジスタ素子及び第２のトランジスタ素子が直列接続され、前記第１のトランジスタ素子の制御端子に前記時系列的に出力される前記検出信号が印加され、前記第１のトランジスタ素子及び前記第２のトランジスタ素子の接続接点から前記読取データを取り出すソースフォロワ型の増幅回路を有していることを特徴とする。
【００２８】
請求項２２記載の発明は、請求項１５乃至２１のいずれかに記載の画像読取装置において、前記フォトセンサは、チャネル領域を形成する半導体層を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記読取対象物が載置される検知面と、を備えた素子構造を有し、前記第１のゲート電極にリセットパルスを印加して前記フォトセンサを初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記読取対象物の画像に対応して、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を前記検出信号として出力することを特徴とする。
請求項２３記載の発明は、請求項２２記載の画像読取装置において、前記信号駆動回路は、所定のタイミングで前記フォトセンサに前記プリチャージパルスを印加するプリチャージ手段を備えていることを特徴とする。
【発明の効果】
【００２９】
第１の発明に係る読取駆動回路及びその駆動制御は、例えば、複数のフォトセンサが２次元配列されたフォトセンサアレイ上に載置された読取対象物（被写体）の画像パターンを、任意の数のフォトセンサにより検出信号として並列的に読み出して、時系列的な読取データに変換して出力する読取駆動回路（ドライバ回路）において、上記並列的に読み出される検出信号の各々に対応して、該検出信号の信号レベルを所定の増幅率で増幅する増幅手段（増幅回路）と、該増幅処理された検出信号を所定のタイミングで出力するデータ変換手段（出力制御スイッチ）と、上記増幅手段における動作状態に応じて、当該増幅手段への電流の供給状態を制御する電流制御手段と、からなる読出回路部を複数備え、各読出回路における動作（検出信号の増幅処理及び出力制御）が順次選択的に実行されて、所定の信号レベルに変換された各検出信号が時系列的な読取データとして出力される。
【００３０】
このような構成及び制御方法によれば、複数のフォトセンサの各々に対応して設けられた複数の読出回路部のうち、検出信号の増幅処理が実行される読出回路部においてのみ、増幅処理に係る電流が流れ、他の読出回路部には上記電流が流れない（遮断する）ように制御されるので、並列的に読み出された検出信号（パラレルデータ）を所定の信号レベルを有する時系列的な読取データ（シリアルデータ）に変換する際に、いずれか一つの読出回路部（増幅手段）においてのみ電力が消費されることになり、読取駆動回路の消費電力や発熱量を抑制することができる。
【００３１】
第２の発明に係る読取駆動回路及びその駆動制御は、例えば、複数のフォトセンサが２次元配列されたフォトセンサアレイ上に載置された読取対象物（被写体）の画像パターンを、任意の数のフォトセンサにより検出信号として並列的に読み出して、時系列的な読取データに変換して出力する読取駆動回路（ドライバ回路）において、上記並列的に読み出される検出信号の各々に対応して、該検出信号を所定のタイミングで順次出力して、時系列的なデータに変換する複数のデータ変換手段と、時系列データに変換された各検出信号相互間の信号レベルを所定の初期値に設定する単一の信号リセット手段と、該時系列データに変換された各検出信号を所定の信号レベルに増幅する単一の増幅手段（増幅回路）と、を備え、時系列データに変換された各検出信号の出力タイミング（時系列タイミング）に基づいて、上記増幅手段により各検出信号を増幅することにより読取データが出力される。
【００３２】
このような構成及び制御方法によれば、時系列データに変換された検出信号の出力タイミングにおいてのみ、増幅手段に増幅処理に係る電流が流れ、該検出信号相互間のタイミング（検出信号の非出力タイミング）においては、上記電流が流れない（遮断する）ように制御されるので、並列的に読み出された検出信号を所定の信号レベルを有する時系列的な読取データに変換する際に、単一の増幅手段を間欠的に動作させることになり、読取駆動回路の消費電力や発熱量を抑制することができる。
【００３３】
そして、第１の発明に係る読取駆動回路を、信号駆動回路（ソースドライバ）に適用した画像読取装置によれば、フォトセンサアレイに配列された複数のフォトセンサから、読取対象物（被写体）の画像パターンに応じた検出信号を並列的に読み出して、個別に増幅処理を施して所定の信号レベルに増幅し、時系列的な読取データ（画像データ）に変換する際に、検出信号の増幅処理及び出力制御が行われる読出回路部（増幅手段及びデータ変換手段）にのみ、増幅処理に係る電流が流れて駆動し、それ以外の読出回路部には上記電流が流れないので、画像データの読取動作に際し、信号駆動回路における消費電力及び発熱量を抑制することができる。
【００３４】
また、第２の発明に係る読取駆動回路を、信号駆動回路（ソースドライバ）に適用した画像読取装置によれば、複数のフォトセンサから、読取対象物の画像パターンに応じた検出信号を並列的に読み出して、時系列データに変換し、単一の増幅手段により所定の信号レベルに順次増幅する際に、該増幅手段において時系列データに変換された各検出信号が入力され、増幅処理が行われるタイミングにおいてのみ、増幅処理に係る電流が流れて駆動し、それ以外の検出信号相互間のタイミングにおいては上記電流が流れないので、画像データの読取動作に際し、信号駆動回路における消費電力及び発熱量を抑制することができる。
【００３５】
なお、フォトセンサアレイを構成するフォトセンサとしては、例えば、単一の半導体層（チャネル領域）の上方及び下方に第１のゲート電極（トップゲート電極）及び第２のゲート電極が設けられた、いわゆる、ダブルゲート型フォトセンサを適用することができ、この場合、本発明に係る信号駆動回路（読取駆動回路）には、上述した各構成に加え、各ダブルゲート型フォトセンサに所定のタイミングでプリチャージパルスを個別に印加するプリチャージ手段を備えた構成を有しているものであってもよい。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る読取駆動回路及びその駆動制御方法並びに該読取駆動回路を備えた画像読取装置について、実施の形態を示して詳しく説明する。
まず、本発明に係る読取駆動回路及びその駆動制御方法について、図面を参照しながら説明する。
【００３７】
＜第１の実施形態＞
図１は、本発明に係る読取駆動回路の第１の実施形態を示す概略回路構成図である。
図１に示すように、本実施形態に係る読取駆動回路は、概略、並列的に配列された複数のフォトセンサ（図示を省略）に個別に接続され、各フォトセンサにより読取対象物（被写体）の画像パターンに応じて検出された検出信号（信号電圧）Ｖreadを読み出すための複数の読出ラインＬreadと、各読出ラインＬreadに対応して、所定のタイミングで順次シフト信号Ｓ１、Ｓ２、・・・（以下、「シフト信号Ｓｘ」と総称する）を出力するシフトレジスタ（シフト信号生成手段）ＳＲＴと、各読出ラインＬread（又は、各シフト信号Ｓｘ）に対応して個別に設けられた読出回路部ＲＤＡ１、ＲＤＡ２、・・・（以下、「読出回路部ＲＤＡｘ」と総称する）と、各読出回路部ＲＤＡｘに対して共通に設けられた単一の出力ラインＬoutと、を備えた構成を有している。
【００３８】
また、本実施形態に係る各読出回路部ＲＤＡｘは、例えば、上記読出ラインＬreadが制御端子（ゲート端子）に接続されるとともに、電流路（ソースードレイン端子）の一端側が正側電源電圧（高電位電源）Ｖschが印加された正側電源ラインＬschに接続され、同他端側が接点Ｎ１１に接続された駆動側スイッチング素子（第１のトランジスタ素子）ＳＷ１１と、上記シフトレジスタＳＲＴから出力されるシフト信号Ｓｘが制御端子（ゲート端子）に印加されるとともに、電流路の一端側が負側電源電圧（低電位電源）Ｖsclが印加された負側電源ラインＬsclに接続され、同他端側が上記接点Ｎ１１に接続された負荷側スイッチング素子（第２のトランジスタ素子）ＳＷ１２と、シフトレジスタＳＲＴから出力されるシフト信号Ｓｘが制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が上記接点Ｎ１１に接続され、同他端側が単一の出力ラインＬoutに接続された出力制御スイッチ（データ変換手段）ＳＷ１３と、を備えた構成を有している。
【００３９】
すなわち、本実施形態においては、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２からなる直列回路がソースフォロワ型の増幅回路（増幅手段）を構成するとともに、負荷側スイッチング素子ＳＷ１２が駆動側スイッチング素子ＳＷ１１における増幅動作（増幅処理に係る電流の供給状態）を制御する増幅動作制御手段（電流制御手段）をも構成し、また、出力制御スイッチＳＷ１３が増幅された検出信号（パラレルデータ）を時系列データ（シリアルデータ）に変換するパラレル−シリアル変換手段（データ変換手段）を構成している。
【００４０】
ここで、正側電源電圧Ｖsch及び負側電源電圧Ｖsclの値は、負荷側スイッチング素子ＳＷ１２が実質的に負荷（抵抗）として作用して、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２からなる直列回路がソースフォロワ型の増幅回路を構成するする電圧値に設定される。
なお、各読出回路部ＲＤＡｘを構成する駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２並びに出力制御スイッチＳＷ１３は、例えば、いずれもｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）を適用して構成することができる。
【００４１】
このような構成を有する読取駆動回路における駆動制御動作は、まず、各フォトセンサにより検出された検出信号（電圧成分）Ｖreadが、各フォトセンサに接続された駆動側スイッチング素子ＳＷ１１の制御端子（薄膜トランジスタのゲート端子）に印加される。
この状態において、シフトレジスタＳＲＴから所定のタイミングでハイレベルのシフト信号Ｓｘ（Ｓ１、Ｓ２、・・・）が出力されると、負荷側スイッチング素子ＳＷ１２がオン動作するとともに、出力制御スイッチＳＷ１３がオン動作することにより、正側電源電圧Ｖsch及び負側電源電圧Ｖsclに基づくバイアス電圧が、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２からなる直列回路に印加されて、各検出信号Ｖreadに応じた電流値を有する電流が、正側電源ラインＬschからソースフォロワ型の増幅手段を構成する駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２を介して、負側電源ラインＬsclに流れる。
【００４２】
これにより、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２の接続接点（接点Ｎ１）に、各フォトセンサの検出信号Ｖreadの信号レベルに応じて、所定の増幅率で増幅された電位が生成され、該電位に基づく信号レベルを有する各読取データＶdataが、出力制御スイッチＳＷ１３を介して出力ラインＬoutに出力される。
【００４３】
一方、シフトレジスタＳＲＴから出力されるシフト信号Ｓｘがローレベルの場合には、負荷側スイッチング素子ＳＷ１２がオフ動作するとともに、出力制御スイッチＳＷ１３がオフ動作することにより、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２からなる直列回路に電流は流れず、また、接点Ｎ１１の電位に基づく読取データＶdataの出力ラインＬoutへの出力も遮断される。
【００４４】
このように、複数のフォトセンサに対応して並列的に設けられた読出回路部ＲＤＡｘのうち、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが入力された読出回路部ＲＤＡｘにおいてのみ、駆動側スイッチング素子ＳＷ１１及び負荷側スイッチング素子ＳＷ１２からなる直列回路に電流が流れて増幅処理が実行され、また、該増幅処理された検出信号が、出力制御スイッチＳＷ１３を介して出力ラインＬoutに出力される動作が、各読出回路部ＲＤＡｘ（すなわち、各フォトセンサ）について、シフトレジスタＳＲＴからのシフト信号Ｓｘの出力タイミングに基づいて順次実行されることにより、例えば、被写体画像の１行分の画像パターンに対応した読取データＶdataを、時系列データとして得ることができる。
【００４５】
したがって、本実施形態に係る読取駆動回路によれば、被写体の画像パターンに応じて、複数のフォトセンサにより並列的に検出された検出信号（パラレルデータ）を、各フォトセンサごとに異なるタイミングで、所定の信号レベルに増幅して単一の出力ラインに出力する動作を、繰り返し実行することにより、時系列的な読取データ（シリアルデータ）に変換して出力することができるので、各フォトセンサ（読出ライン）に対応して設けられた複数の読出回路部のうち、上記増幅処理及びパラレル−シリアル変換処理を実行している唯一の読出回路部にのみ電流を流せばよいことになり、それ以外の読出回路部への電流の供給を遮断することができ、消費電力や発熱量を抑制することができる。
【００４６】
＜第２の実施形態＞
図２は、本発明に係る読取駆動回路の第２の実施形態を示す概略回路構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００４７】
図２に示すように、本実施形態に係る読取駆動回路は、概略、複数のフォトセンサ（図示を省略）の各々に接続された各読出ラインＬread、及び、シフトレジスタＳＲＴからの各シフト信号Ｓｘ（Ｓ１、Ｓ２、・・・）に対応して個別の読出回路部ＲＤＢ１、ＲＤＢ２、・・・（以下、「読出回路部ＲＤＢｘ」と総称する）が設けられ、該読出回路部ＲＤＢｘは、各々、読出ラインＬreadに制御端子が接続されるとともに、電流路の一端側が正側電源ラインＬschに接続され、同他端側が接点Ｎ２１に接続された駆動側スイッチング素子ＳＷ２１と、接点Ｎ２２に制御端子が接続されるとともに、電流路の一端側が負側電源ラインＬsclに接続され、同他端側が上記接点Ｎ２１に接続された負荷側スイッチング素子ＳＷ２２と、上記シフトレジスタＳＲＴから出力されるシフト信号Ｓｘが制御端子に印加されるとともに、電流路の一端側が接点Ｎ２１に接続され、同他端側が単一の出力ラインＬoutに接続された出力制御スイッチＳＷ２３と、上記シフト信号Ｓｘが制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が接点Ｎ２２に接続され、同他端側が負荷側バイアス電圧が印加されたバイアス電圧ラインＬbiに接続されたバイアス制御スイッチＳＷ２４と、上記シフト信号Ｓｘを反転処理するインバータＩＮＶ２と、シフト信号Ｓｘの反転信号が制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が接点Ｎ２２に接続され、同他端側が負側電源ラインＬsclに接続された負荷側制御スイッチＳＷ２５と、を備えた構成を有している。
【００４８】
すなわち、本実施形態においては、上述した第１の実施形態と同様に、駆動側スイッチング素子ＳＷ２１及び負荷側スイッチング素子ＳＷ２２からなる直列回路がソースフォロワ型の増幅回路（増幅手段）を構成するとともに、負荷側スイッチング素子ＳＷ２２が駆動側スイッチング素子ＳＷ２１における増幅動作を制御する増幅動作制御手段（電流制御手段）をも構成し、また、出力制御スイッチＳＷ２３が増幅された検出信号を時系列データに変換するパラレル−シリアル変換手段（データ変換手段）を構成し、さらに、バイアス制御スイッチＳＷ２４及び負荷側制御スイッチＳＷ２５からなる相補回路（インバータＩＮＶ２を含む）が負荷側スイッチング素子ＳＷ２２のオン、オフ動作を制御する負荷側制御手段（電流制御手段）を構成している。
【００４９】
なお、各読出回路部ＲＤＢｘを構成する駆動側スイッチング素子ＳＷ２１及び負荷側スイッチング素子ＳＷ２２、出力制御スイッチＳＷ２３、並びに、バイアス制御スイッチＳＷ２４、負荷側制御スイッチＳＷ２５は、例えば、いずれもｎチャネル型の電界効果型薄膜トランジスタを適用して構成することができる。
【００５０】
このような構成を有する読出駆動回路における駆動制御動作は、まず、各フォトセンサにより検出された検出信号（電圧成分）Ｖreadが、各フォトセンサに接続された駆動側スイッチング素子ＳＷ２１の制御端子に印加された状態において、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが出力されると、バイアス制御スイッチＳＷ２４がオン動作するとともに、負荷側制御スイッチＳＷ２５がオフ動作することにより、バイアス電圧ラインＬbiからバイアス制御スイッチＳＷ２４を介して、負荷側バイアス電圧Ｖbiに基づく電位が接点Ｎ２２（負荷側スイッチング素子ＳＷ２２の制御端子）に印加されて、負荷側スイッチング素子ＳＷ２２がオン動作する。また、出力制御スイッチＳＷ２３がオン動作することにより、接点２１が出力ラインＬoutに電気的に接続される。
【００５１】
これにより、駆動側スイッチング素子ＳＷ２１及び負荷側スイッチング素子ＳＷ２２からなる直列回路に、検出信号Ｖreadに応じた電流値を有する電流が流れ、接点Ｎ２１に各フォトセンサの検出信号Ｖreadの信号レベルに応じて、所定の増幅率で増幅された電位が生成され、該電位に基づく信号レベルを有する各読取データＶdataが、出力制御スイッチＳＷ１３を介して出力ラインＬoutに出力される。
【００５２】
一方、シフトレジスタＳＲＴから出力されるシフト信号Ｓｘがローレベルの場合には、バイアス制御スイッチＳＷ２４がオフ動作するとともに、負荷側制御スイッチＳＷ２５がオン動作することにより、負荷側制御スイッチＳＷ２５を介して、接点Ｎ２２に負側電源電圧Ｖsclが印加されて、負荷側スイッチング素子ＳＷ２２がオフ動作する。
【００５３】
このとき、負荷側スイッチング素子ＳＷ２２の制御端子（接点Ｎ２２）には、負荷側制御スイッチＳＷ２５を介して負側電源電圧Ｖsclが印加されるため、負側電源電圧Ｖsclに対して当該負荷側制御スイッチＳＷ２５のしきい値電圧Ｖth分、降下した電圧が印加される。すなわち、負荷側スイッチング素子ＳＷ２２において、ソース電圧（負側電源電圧Ｖscl）よりもしきい値電圧Ｖth分、低い電圧がゲート端子（接点Ｎ２２）に印加されることになるので、負荷側スイッチング素子ＳＷ２２は完全にオフ状態に設定され、駆動側スイッチング素子ＳＷ２１及び負荷側スイッチング素子ＳＷ２２からなる直列回路に電流が流れることはない。
また、出力制御スイッチＳＷ２３がオフ動作することにより、接点２１と出力ラインＬoutが電気的に遮断され、接点Ｎ２１の電位に基づく電圧成分が出力ラインＬoutに出力されることはない。
【００５４】
これにより、各フォトセンサに対応して設けられた複数の読出回路部ＲＤＢｘのうち、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが入力された読出回路部ＲＤＢｘにおいてのみ、駆動側スイッチング素子ＳＷ２１及び負荷側スイッチング素子ＳＷ２２からなる直列回路に電流が流れて増幅処理が実行され、それ以外の読出回路部ＲＤＢｘにおいては、負荷側スイッチング素子ＳＷ２２により電流が完全に遮断される。
【００５５】
したがって、本実施形態に係る読取駆動回路によれば、上述した第１の実施形態に示したように、シフトレジスタから出力されるシフト信号を用いて、上記負荷側スイッチング素子を直接オン、オフ動作させる場合に比較して、当該負荷側スイッチング素子をより確実にオフ動作させることができるので、シフト信号の信号レベルの変動や、負荷側スイッチング素子の素子特性等に起因する電流のリーク（漏出）を防止して、適切な読取データＶdataを出力することができるとともに、該電流リークに伴う消費電力の増加を抑制することができる。
【００５６】
＜第３の実施形態＞
図３は、本発明に係る読取駆動回路の第３の実施形態を示す概略回路構成図である。ここで、上述した各実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００５７】
図３に示すように、本実施形態に係る読取駆動回路は、上述した各実施形態と同様に、複数のフォトセンサ（図示を省略）の各々に接続された各読出ラインＬread、及び、シフトレジスタＳＲＴからの各シフト信号Ｓｘ（Ｓ１、Ｓ２、・・・）に対応して個別の読出回路部ＲＤＣ１、ＲＤＣ２、・・・（以下、「読出回路部ＲＤＣｘ」と総称する）が設けられ、該読出回路部ＲＤＣｘは、各々、接点Ｎ３２に制御端子が接続されるとともに、電流路の一端側が正側電源ラインＬschに接続され、同他端側が接点Ｎ３１に接続された駆動側スイッチング素子ＳＷ３１と、バイアス電圧ラインＬbiに制御端子が接続されるとともに、電流路の一端側が負側電源ラインＬsclに接続され、同他端側が上記接点Ｎ３１に接続された負荷側スイッチング素子ＳＷ３２と、上記シフトレジスタＳＲＴから出力されるシフト信号Ｓｘが制御端子に印加されるとともに、電流路の一端側が接点Ｎ３１に接続され、同他端側が単一の出力ラインＬoutに接続された出力制御スイッチＳＷ３３と、上記シフト信号Ｓｘが制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が読出ラインＬreadに接続され、同他端側が上記接点Ｎ３２に接続された読出制御スイッチＳＷ３４と、上記シフト信号Ｓｘを反転処理するインバータＩＮＶ３と、シフト信号Ｓｘの反転信号が制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が接点Ｎ３２に接続され、同他端側が負側電源ラインＬsclに接続された駆動側制御スイッチＳＷ３５と、を備えた構成を有している。
【００５８】
すなわち、本実施形態においては、上述した第１及び第２の実施形態と同様に、駆動側スイッチング素子ＳＷ３１及び負荷側スイッチング素子ＳＷ３２からなる直列回路がソースフォロワ型の増幅回路（増幅手段）を構成し、また、出力制御スイッチＳＷ３３が増幅された検出信号を時系列データに変換するパラレル−シリアル変換手段（データ変換手段）を構成し、さらに、読出制御スイッチＳＷ３４及び駆動側制御スイッチＳＷ３５からなる相補回路（インバータＩＮＶ３を含む）が駆動側スイッチング素子ＳＷ３１のオン、オフ動作を制御する駆動側制御手段（電流制御手段）を構成している。
【００５９】
なお、各読出回路部ＲＤＣｘを構成する駆動側スイッチング素子ＳＷ３１及び負荷側スイッチング素子ＳＷ３２、出力制御スイッチＳＷ３３、並びに、読出制御スイッチＳＷ３４、駆動側制御スイッチＳＷ３５は、例えば、いずれもｎチャネル型の電界効果型薄膜トランジスタを適用して構成することができる。
【００６０】
このような構成を有する読取駆動回路における駆動制御動作は、まず、各フォトセンサにより検出された検出信号（電圧成分）Ｖreadが、各読出ラインＬreadに印加された状態において、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが出力されると、読出制御スイッチＳＷ３４がオン動作するとともに、駆動側制御スイッチＳＷ３５がオフ動作することにより、読出ラインＬreadから読出制御スイッチＳＷ３４を介して、検出信号Ｖreadに基づく電位が接点３２（駆動側スイッチング素子ＳＷ３１の制御端子）に印加されて、駆動側スイッチング素子ＳＷ３１がオン動作する。ここで、負荷側スイッチング素子ＳＷ３２の制御端子には、負荷側バイアス電圧Ｖbiが常時印加されていることにより、負荷側スイッチング素子ＳＷ３２はオン状態に設定されている。また、出力制御スイッチＳＷ３３がオン動作することにより、接点３１が出力ラインＬoutに電気的に接続される。
【００６１】
これにより、駆動側スイッチング素子ＳＷ３１及び負荷側スイッチング素子ＳＷ３２からなる直列回路に、検出信号Ｖreadに応じた電流値を有する電流が流れ、接点Ｎ３１に各フォトセンサの検出信号Ｖreadの信号レベルに応じて、所定の増幅率で増幅された電位が生成され、該電位に基づく信号レベルを有する各読取データＶdataが、出力制御スイッチＳＷ３３を介して出力ラインＬoutに出力される。
【００６２】
一方、シフトレジスタＳＲＴから出力されるシフト信号Ｓｘがローレベルの場合には、読出制御スイッチＳＷ３４がオフ動作するとともに、駆動側制御スイッチＳＷ３５がオン動作することにより、駆動側制御スイッチＳＷ３５を介して、接点Ｎ３２に負側電源電圧Ｖsclが印加されて、駆動側スイッチング素子ＳＷ３１がオフ動作する。
【００６３】
このとき、駆動側スイッチング素子ＳＷ３１の制御端子（接点Ｎ３２）には、駆動側制御スイッチＳＷ３５を介して負側電源電圧Ｖsclが印加されるため、負側電源電圧Ｖsclに対して当該駆動側制御スイッチＳＷ３５のしきい値電圧Ｖth分、降下した電圧が印加される。すなわち、駆動側スイッチング素子ＳＷ３１において、ソース電圧（接点Ｎ３１の電位；負側電源電圧Ｖscl）よりもしきい値電圧Ｖth分、低い電圧がゲート端子（接点Ｎ３２）に印加されることになるので、駆動側スイッチング素子ＳＷ３１は完全にオフ状態に設定され、駆動側スイッチング素子ＳＷ３１及び負荷側スイッチング素子ＳＷ３２からなる直列回路に電流が流れることはない。
また、出力制御スイッチＳＷ３３がオフ動作することにより、接点３１と出力ラインＬoutが電気的に遮断され、接点Ｎ３１の電位に基づく電圧成分が出力ラインＬoutに出力されることはない。
【００６４】
これにより、各フォトセンサに対応して設けられた複数の読出回路部ＲＤＢｘのうち、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが入力された読出回路部ＲＤＣｘにおいてのみ、駆動側スイッチング素子ＳＷ３１及び負荷側スイッチング素子ＳＷ３２からなる直列回路に電流が流れて増幅処理が実行され、それ以外の読出回路部ＲＤＣｘにおいては、駆動側スイッチング素子ＳＷ３１により電流が完全に遮断される。
【００６５】
したがって、本実施形態に係る読取駆動回路によれば、上述した第２の実施形態と同様に、シフトレジスタから出力されるシフト信号を用いて、上記駆動側スイッチング素子を直接オン、オフ動作させる場合に比較して、当該駆動側スイッチング素子をより確実にオフ動作させることができるので、シフト信号の信号レベルの変動や、駆動側スイッチング素子の素子特性等に起因する電流のリーク（漏出）を防止して、適切な読取データＶdataを出力することができるとともに、該電流リークに伴う消費電力の増加を抑制することができる。
【００６６】
＜第４の実施形態＞
図４は、本発明に係る読取駆動回路の第４の実施形態を示す概略回路構成図である。ここで、上述した各実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００６７】
図４に示すように、本実施形態に係る読取駆動回路は、概略、複数のフォトセンサ（図示を省略）の各々に接続された各読出ラインＬread、及び、シフトレジスタＳＲＴからの各シフト信号Ｓｘ（Ｓ１、Ｓ２、・・・）に対応して個別の読出回路部ＲＤＤ１、ＲＤＤ２、・・・（以下、「読出回路部ＲＤＤｘ」と総称する）が設けられ、該読出回路部ＲＤＤｘは、各々、読出ラインＬreadが制御端子に接続されるとともに、電流路の一端側が接点Ｎ４２に接続され、同他端側が接点Ｎ４１に接続された駆動側スイッチング素子ＳＷ４１と、バイアス電圧ラインＬbiに制御端子が接続されるとともに、電流路の一端側が負側電源ラインＬsclに接続され、同他端側が上記接点Ｎ３１に接続された負荷側スイッチング素子ＳＷ４２と、上記シフトレジスタＳＲＴから出力されるシフト信号Ｓｘが制御端子に印加されるとともに、電流路の一端側が接点Ｎ４１に接続され、同他端側が単一の出力ラインＬoutに接続された出力制御スイッチＳＷ４３と、上記シフト信号Ｓｘが制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が正側電源ラインＬschに接続され、同他端側が接点Ｎ４２に接続された電流制御スイッチＳＷ４４と、を備えた構成を有している。
【００６８】
すなわち、本実施形態においては、上述した各実施形態と同様に、駆動側スイッチング素子ＳＷ４１及び負荷側スイッチング素子ＳＷ４２からなる直列回路がソースフォロワ型の増幅回路（増幅手段）を構成し、また、出力制御スイッチＳＷ４３が増幅された検出信号を時系列データに変換するパラレル−シリアル変換手段（データ変換手段）を構成し、さらに、電流制御スイッチＳＷ４４が駆動側スイッチング素子ＳＷ４１及び負荷側スイッチング素子ＳＷ４２への電流の供給状態を制御する電流制御手段（電流制御手段）を構成している。
【００６９】
なお、各読出回路部ＲＤＤｘを構成する駆動側スイッチング素子ＳＷ４１及び負荷側スイッチング素子ＳＷ４２、出力制御スイッチＳＷ４３、並びに、電流制御スイッチＳＷ４４は、例えば、いずれもｎチャネル型の電界効果型薄膜トランジスタを適用して構成することができる。
【００７０】
このような構成を有する読取駆動回路における駆動制御動作は、まず、各フォトセンサにより検出された検出信号（電圧成分）Ｖreadが、各読出ラインＬreadに印加された状態において、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが出力されると、電流制御スイッチＳＷ４４がオン動作するとともに、出力制御スイッチＳＷ３３がオン動作する。
【００７１】
これにより、電流制御スイッチＳＷ４４を介して、駆動側スイッチング素子ＳＷ４１及び負荷側スイッチング素子ＳＷ４２からなる直列回路に、検出信号Ｖreadに応じた電流値を有する電流が流れ、接点Ｎ４１に各フォトセンサの検出信号Ｖreadの信号レベルに応じて、所定の増幅率で増幅された電位が生成され、該電位に基づく信号レベルを有する各読取データＶdataが、出力制御スイッチＳＷ４３を介して出力ラインＬoutに出力される。
【００７２】
一方、シフトレジスタＳＲＴから出力されるシフト信号Ｓｘがローレベルの場合には、電流制御スイッチＳＷ４４がオフ動作することにより、駆動側スイッチング素子ＳＷ４１及び負荷側スイッチング素子ＳＷ４２からなる直列回路への電流の供給が遮断されるとともに、出力制御スイッチＳＷ４３がオフ動作することにより、接点４１と出力ラインＬoutが電気的に遮断され、接点Ｎ４１の電位に基づく電圧成分が出力ラインＬoutに出力されることはない。
【００７３】
これにより、各フォトセンサに対応して設けられた複数の読出回路部ＲＤＤｘのうち、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが入力された読出回路部ＲＤＤｘにおいてのみ、駆動側スイッチング素子ＳＷ４１及び負荷側スイッチング素子ＳＷ４２からなる直列回路に電流が流れて増幅処理が実行され、それ以外の読出回路部ＲＤＤｘにおいては、電流制御スイッチＳＷ４４により電流が完全に遮断される。
【００７４】
したがって、本実施形態に係る読取駆動回路によれば、シフトレジスタから出力されるシフト信号を用いて、駆動側スイッチング素子及び負荷側スイッチング素子への電流の供給状態を制御して、増幅処理及びパラレル−シリアル変換処理を実行している読出回路部以外への電流の供給を確実に遮断することができるので、消費電力や発熱量を抑制することができる。
【００７５】
＜第５の実施形態＞
図５は、本発明に係る読取駆動回路の第５の実施形態を示す概略回路構成図である。ここで、上述した各実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００７６】
図５に示すように、本実施形態に係る読取駆動回路は、概略、複数のフォトセンサ（図示を省略）の各々に接続された各読出ラインＬread、及び、シフトレジスタ（シフト信号生成手段）ＳＲＴからの各シフト信号Ｓｘ（Ｓ１、Ｓ２、・・・）に対応して個別に設けられた読出回路部ＲＤＥ１、ＲＤＥ２、・・・（以下、「読出回路部ＲＤＥｘ」と総称する）と、該読出回路部ＲＤＥｘから時系列的に出力される検出信号Ｖreadを、所定の信号レベルに増幅する唯一の増幅回路部（増幅手段）ＡＭＰｘと、該増幅回路部ＡＭＰｘに入力される信号レベルを、所定のタイミングでリセット電圧Ｖrstに初期化するリセット回路部（信号リセット手段）ＲＳＴと、を備えた構成を有している。
【００７７】
ここで、本実施形態に係る各読出回路部ＲＤＥｘは、例えば、電流路（ソースードレイン端子）の一端側に各読出ラインＬreadが接続され、同他端側に共通の接点Ｎ５２が接続された読出制御スイッチ（データ変換手段）ＳＷ５４と、各読出ラインＬreadごとに設けられ、一方の入力接点にシフトレジスタＳＲＴから出力されたシフト信号Ｓｘが入力され、他方の入力接点に出力イネーブル信号ＯＥが入力されるとともに、出力接点が上記読出制御スイッチＳＷ５４の制御端子（ゲート端子）に接続された２入力型の論理積演算回路（アンド回路）ＡＮＤｘと、を備えた構成を有している。
【００７８】
また、増幅回路部ＡＭＰｘは、例えば、上記接点Ｎ５２が制御端子に接続されるとともに、電流路の一端側に正側電源電圧Ｖschが印加され、同他端側が接点（出力接点）Ｎ５１に接続された駆動側スイッチング素子（第１のトランジスタ素子）ＳＷ５１と、電流制御信号ＣＣが制御端子に印加されるとともに、電流路の一端側に負側電源電圧Ｖsclが印加され、同他端側が上記接点Ｎ５１に接続された負荷側スイッチング素子（第２のトランジスタ素子）ＳＷ５２と、を備えた構成を有している。
【００７９】
リセット回路部ＲＳＴは、例えば、リセット制御信号ＲＣが制御端子（ゲート端子）に印加されるとともに、電流路（ソースードレイン端子）の一端側が上記接点Ｎ５２に接続され、同他端側にリセット電圧Ｖrstが印加されたリセットスイッチＳＷ５３を備えた構成を有している。
【００８０】
すなわち、本実施形態においては、上述した各実施形態と同様に、駆動側スイッチング素子ＳＷ５１及び負荷側スイッチング素子ＳＷ５２からなる直列回路がソースフォロワ型の増幅回路（増幅手段）を構成するとともに、負荷側スイッチング素子ＳＷ５２が駆動側スイッチング素子ＳＷ５１における増幅動作を制御する増幅動作制御手段をも構成し、また、読出制御スイッチＳＷ５４及びアンド回路ＡＮＤｘが並列的に検出された検出信号Ｖreadを時系列データに変換するパラレル−シリアル変換手段（データ変換手段）を構成し、さらに、リセットスイッチＳＷ５３が時系列データに変換された検出信号Ｖread間の信号レベルを初期化する信号リセット手段を構成している。
【００８１】
なお、各読出回路部ＲＤＥｘを構成する駆動側スイッチング素子ＳＷ５１及び負荷側スイッチング素子ＳＷ５２、リセットスイッチＳＷ５３、並びに、読出制御スイッチＳＷ５４は、例えば、いずれもｎチャネル型の電界効果型薄膜トランジスタを適用して構成することができる。
【００８２】
また、上記読出回路部ＲＤＥｘ及び増幅回路部ＡＭＰｘに供給される出力イネーブル信号ＯＥ及び電流制御信号ＣＣは、詳しくは後述するが、ハイレベル及びローレベルの切換タイミングが同期するように設定され、また、上記リセット回路部ＲＳＴに供給されるリセット制御信号ＲＣは、上記出力イネーブル信号ＯＥ及び電流制御信号ＣＣに対して反転関係を有するように設定され、各シフト信号Ｓｘの信号幅は、出力イネーブル信号ＯＥとリセット制御信号ＲＣの信号幅の和となるように設定されている。
【００８３】
さらに、電流制御信号ＣＣのハイレベル側の信号レベルＶchは、増幅回路部ＡＭＰｘの負荷側スイッチング素子ＳＷ５２を十分かつ確実にオン動作させることができる所定のバイアス電圧に設定され、また、同電流制御信号ＣＣのローレベル側の信号レベルＶclは、負側電源電圧Ｖsclに対して、少なくとも負荷側スイッチング素子ＳＷ５２のしきい値電圧Ｖth分、低い電圧になるように設定されている。
【００８４】
次いで、本実施形態に係る読取駆動回路の駆動制御動作について説明する。
図６は、本実施形態に係る読取駆動回路の駆動制御動作の一例を示すタイミングチャートである。
上述したような構成を有する読取駆動回路における駆動制御動作は、図６に示すように、まず、各フォトセンサにより並列的に検出された検出信号（電圧成分）Ｖreadが、各フォトセンサに接続された読出ラインＬread（各読出回路部ＲＤＥｘの読出制御スイッチＳＷｘの電流路の一端側）に印加される。
【００８５】
この状態において、シフトレジスタＳＲＴからハイレベルのシフト信号Ｓｘが順次出力されるとともに、各シフト信号Ｓｘの出力期間中に出力イネーブル信号ＯＥが所定の信号幅で出力されると、各アンド回路ＡＮＤｘからハイレベルの論理出力が各読出制御スイッチＳＷｘの制御端子に順次出力されて、各読出制御スイッチＳＷｘが所定の周期で選択的にオン動作して、上記各読出ラインＬreadに印加された検出信号Ｖreadが共通の接点Ｎ５２に時系列的に出力される。
【００８６】
ここで、シフト信号Ｓｘと出力イネーブル信号ＯＥに基づいて、検出信号Ｖreadが順次出力される接点Ｎ５２の電位は、各検出信号Ｖreadの出力期間相互の間隙となるタイミングにおいて、リセット制御信号ＲＣに基づいて、リセット回路部ＲＳＴのリセットスイッチＳＷ５３がオン動作することにより、所定のリセット電圧Ｖrstが接点Ｎ５２に印加される。すなわち、図６に示すように、接点Ｎ５２には、各フォトセンサにより検出された検出信号Ｖreadに基づく信号レベルと、リセット電圧Ｖrstに基づく信号レベルが交互に出力されることになる。
【００８７】
このように、各読出回路部ＲＤＥｘ及びリセット回路部ＲＳＴにより、シリアルデータに変換され、接点Ｎ５２に順次出力された検出信号Ｖreadが、増幅回路部ＡＭＰの駆動側スイッチング素子ＳＷ５１の制御端子に印加され、一方、出力イネーブル信号ＯＥに同期するように設定された電流制御信号ＣＣが負荷側スイッチング素子ＳＷ５２の制御端子に印加されることにより、上記各検出信号Ｖreadの出力タイミングに同期して負荷側スイッチング素子ＳＷ５２がオン動作する。し、増幅回路部ＡＭＰを構成するが同期してオン動作する。
【００８８】
これにより、正側電源電圧Ｖsch及び負側電源電圧Ｖscl間に、検出信号Ｖreadに応じた電流値を有する電流が流れ、このとき、駆動側スイッチング素子ＳＷ５１及び負荷側スイッチング素子ＳＷ５２の接続接点（接点Ｎ５１）に、各フォトセンサの検出信号Ｖreadの信号レベルに応じて、所定の増幅率で増幅された電位が生成され、読取データＶdataとして出力ラインＬoutに順次出力される。
【００８９】
一方、接点Ｎ５２に順次出力される検出信号Ｖread相互間のタイミング（リセット制御信号ＲＣがハイレベルとなるタイミング）においては、増幅回路部ＡＭＰの駆動側スイッチング素子ＳＷ５１の制御端子に、低電位のリセット電圧Ｖrstが印加されて、駆動側スイッチング素子ＳＷ５１がオフ動作するとともに、このタイミングに同期して、負側電源電圧Ｖsclよりもしきい値電圧Ｖth分低い信号レベルを有する電流制御信号ＣＣが負荷側スイッチング素子ＳＷ５２の制御端子に印加されて、負荷側スイッチング素子ＳＷ５２が完全にオフ動作する。
これにより、検出信号Ｖreadの非出力タイミングにおいては、正側電源電圧Ｖsch及び負側電源電圧Ｖscl間に電流は流れず、また、接点Ｎ５１に接続された出力ラインＬoutへの読取データＶdataの出力も遮断される。
【００９０】
したがって、本実施形態に係る読取駆動回路によれば、被写体の画像パターンに応じて、複数のフォトセンサにより並列的に検出された検出信号（パラレルデータ）を、時系列データ（シリアルデータ）に変換した後、単一の増幅手段を用いて所定の信号レベルに増幅して単一の出力ラインに出力するため、当該時系列データに対応して増幅回路部を高い周波数で駆動させる必要はあるものの、時系列データにおける検出信号の非出力タイミングにおいては、上記増幅手段への電流の供給を遮断することができるので、消費電力や発熱量を抑制することができる。
【００９１】
＜画像読取装置への適用例＞
次に、本発明に係る読取駆動回路及びその駆動制御方法を適用可能な画像読取装置について詳しく説明する。
上述した各実施形態に示した読取駆動回路及びその駆動制御方法は、例えば、従来技術に示したようなフォトダイオードやフォトトランジスタ等のフォトセンサを２次元配列して構成されたセンサアレイを備えた周知の画像読取装置に良好に適用することができる。
【００９２】
ところで、このような周知の画像読取装置においては、走査された各フォトセンサを選択状態にするための選択トランジスタを、各フォトセンサごとに個別に設ける必要があるため、被写体画像の読取精度（画像パターンの検出精度）を向上させるために検出画素（読取画素）数を増加させると、装置規模が大型化するという問題を有している。
【００９３】
そこで、近年、このような問題を解決するためのフォトセンサの構成として、ダブルゲート型の薄膜トランジスタ構造を有し、フォトセンサ自体にフォトセンス機能と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート型フォトセンサが開発され、システムの小型化、及び、読取画素の高密度化を図る試みがなされている。以下、ダブルゲート型フォトセンサ、及び、該フォトセンサからなるセンサアレイを備えた画像読取装置について、図面を参照して詳しく説明する。
【００９４】
（ダブルゲート型フォトセンサ）
まず、本発明に係る画像読取装置に適用可能なフォトセンサ（ダブルゲート型フォトセンサ）の素子構造について、図面を参照して説明する。
図７は、本発明に係る画像読取装置に適用可能なフォトセンサ（ダブルゲート型フォトセンサ）の素子構造を示す概略断面図である。
【００９５】
図７（ａ）に示すように、本発明に係る画像読取装置に適用可能なダブルゲート型フォトセンサＰＳは、概略、励起光（ここでは、可視光）の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル領域）１１と、半導体層１１の両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１２（ソース端子Ｓ）及びドレイン電極１３（ドレイン端子Ｄ）と、半導体層１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１４及び上部ゲート絶縁膜１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘ（第１のゲート電極；トップゲート端子ＴＧ）と、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（第２のゲート電極；ボトムゲート端子ＢＧ）と、を有して構成されている。
【００９６】
そして、このような構成を有するダブルゲート型フォトセンサＰＳは、図７（ａ）に示すように、ガラス基板等の透明な絶縁性の基板ＳＵＢ上に形成され、該基板ＳＵＢ上に２次元配列することにより、後述するようなフォトセンサアレイが構成される。また、該ダブルゲート型フォトセンサＰＳを含む基板ＳＵＢの一面側全体には保護絶縁膜（パッシベーション膜）１９が被覆形成されている。このようなダブルゲート型フォトセンサＰＳは、一般に、図７（ｂ）に示すような等価回路により表される。
【００９７】
なお、図７（ａ）において、トップゲート絶縁膜１５、ブロック絶縁膜１４、ボトムゲート絶縁膜１６を構成する絶縁膜、及び、トップゲート電極ＴＧｘ上に設けられる保護絶縁膜１９は、いずれも半導体層１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、図面下方に設けられた光源（図示を省略；後述する図１５参照）からの照射光を図面上方に透過させ、保護絶縁膜１９の上面（以下、「検知面」と記す）ＤＴＣに載置された被写体に反射して、図面上方側からダブルゲート型フォトセンサＰＳ（詳しくは、半導体層１１）に入射する光のみを検知する構造を有している。
【００９８】
（画像読取装置）
次いで、上述したダブルゲート型フォトセンサを２次元配列したフォトセンサアレイを備えたフォトセンサシステム（画像読取装置）について説明する。
図８は、本発明に係る読取駆動回路を備えたフォトセンサシステム（画像読取装置）の全体構成の一例を示す概略構成図である。
【００９９】
本発明に係る画像読取装置は、例えば、図８に示すように、概略、上述したようなダブルゲート型フォトセンサＰＳを二次元配列（例えば、ｎ行×ｍ列のマトリクス状に配列）したフォトセンサアレイ１１０と、各ダブルゲート型フォトセンサＰＳのトップゲート端子ＴＧを行方向に接続して伸延するトップゲートライン１１１に接続され、各トップゲートライン（走査ライン）１１１に順次走査信号φＴｉ（後述するリセットパルス：ｉは、任意の自然数；ｉ＝１、２、・・・ｎ）を出力するトップゲートドライバ（走査駆動回路）１２０と、各ダブルゲート型フォトセンサＰＳのボトムゲート端子ＢＧを行方向に接続して伸延するボトムゲートライン１１２に接続され、各ボトムゲートライン１１２に順次走査信号φＢｉ（後述する読み出しパルス）を出力するボトムゲートドライバ（走査駆動回路）１３０と、各ダブルゲート型フォトセンサＰＳのソース端子Ｓを列方向に接続して伸延するソースライン１１３（上述した各実施形態に示した読出ラインＬreadに対応する）に接続され、各ソースライン１１３を介して各フォトセンサＰＳにプリチャージ電圧Ｖpgを印加するとともに、各フォトセンサＰＳに蓄積されたキャリヤに応じたソースライン電圧ＶＤｊ（＝検出電圧Ｖdt：ｊは、任意の自然数；ｊ＝１、２、・・・ｍ；上述した各実施形態に示した検出信号Ｖreadに対応する）を読み出すソースドライバ（信号駆動回路、読取駆動回路）１４０と、少なくとも、フォトセンサアレイ１１０による被写体画像の読み取り動作を制御するための各種制御信号φtg、φbg、φpgを、各々上記トップゲートドライバ１２０、ボトムゲートドライバ１３０、ソースドライバ１４０に供給するとともに、ソースドライバ１４０を介して取得した画像データＶim（上述した各実施形態に示した読取データＶdataに対応する）を、図示を省略した記憶部や、画像データの加工や照合等の所定の処理を実行する外部機能部との間でやり取りする機能を備えたシステムコントローラ１５０と、を有して構成されている。
なお、フォトセンサアレイ１１０において、１１４は、各ダブルゲート型フォトセンサＰＳのドレイン端子Ｄを所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するドレインライン（コモンライン）である。
【０１００】
以下、上述した画像読取装置に適用されるトップゲートドライバ、ボトムゲートドライバ及びソースドライバについて具体的に説明する。
（トップゲートドライバ／ボトムゲートドライバ）
図９は、本発明に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図である。ここで、トップゲートドライバ及びボトムゲートドライバは、略同等の構成を有しているので、両者を併せて同時に説明する。
【０１０１】
トップゲートドライバ１２０又はボトムゲートドライバ１３０は、例えば、図９に示すように、システムコントローラ１５０から制御信号φtg又はφbgとして供給されるスタート信号ＳＴtb、及び、基準クロック信号ＣＫtb、出力イネーブル信号ＯＥtb等に基づいて、スタート信号ＳＴtbを順次シフトしつつ、フォトセンサアレイ１１０の各行のトップゲートライン１１１又はボトムゲートライン１１２に対応するシフト信号Ｓout1、Ｓout2、・・・Ｓoutnを出力するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号Ｓout1、Ｓout2、・・・Ｓoutnを、所定の信号レベルに増幅して走査信号（後述するリセットパルスφＴｉ又は読み出しパルスφＢｉ）として、各トップゲートライン１１１又はボトムゲートライン１１２に出力するレベルシフト回路部１２２と、を有して構成されている。
【０１０２】
（ソースドライバの第１の構成例）
図１０は、本発明に係る画像読取装置に適用可能なソースドライバの第１の構成例を示す概略ブロック図であり、図１１は、第１の構成例に係るソースドライバの具体構成を示す回路図である。なお、図１１において、上述した読取駆動回路と同等の構成については、同等又は同一の符号を付して説明する。
【０１０３】
図１０、図１１に示すように、第１の構成例に係るソースドライバ１４０Ａは、少なくとも、システムコントローラ１５０から制御信号として供給されるスタート信号ＳＴｓ及び基準クロック信号ＣＫｓ、出力イネーブル信号ＯＥｓに基づいて、スタート信号ＳＴｓを順次シフトしつつ、フォトセンサアレイ１１０の各列のソースライン１１３に対応するシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmを出力するシフトレジスタ回路部（シフト信号生成手段）１４１ａ（上述した各実施形態に示したシフトレジスタＳＲＴに対応する）と、システムコントローラ１５０から制御信号として供給されるプリチャージ信号φpgに基づくタイミングで、各ソースライン１１３に所定のプリチャージパルス（プリチャージ電圧Ｖpg）を一斉に印加するスイッチ（薄膜トランジスタ）ＳＷＰａ群を備えたプリチャージ回路部（プリチャージ手段）１４５ａと、システムコントローラ１５０から制御信号として供給されるサンプリング信号φsrに基づくタイミングで、各ソースライン１１３を介して各ダブルゲート型フォトセンサＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤ（検出電圧Ｖdt）を並列的に読み出すスイッチＳＷＳａ群、及び、該ソースライン電圧ＶＤを保持する容量素子（又は、ライン寄生容量）ＣＳａ群を備えたサンプリング回路部１４４ａと、駆動側スイッチング素子ＳＷ１１ａ及び負荷側スイッチング素子ＳＷ１２ａを直列接続したソースフォロワ型の増幅回路を備え、上記容量素子ＣＳａ群に保持されたソースライン電圧ＶＤを所定の信号レベルに増幅するソースフォロワ回路部（増幅手段、電流制御手段）１４３ａ（上述した各実施形態に示した読出回路部ＲＤＡｘ〜ＲＤＤｘに対応する）と、上記シフトレジスタ回路部１４１ａから順次出力されるシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、ソースフォロワ回路部１４３ａから出力される（増幅された）ソースライン電圧ＶＤを時系列的に取り出してシリアルデータに変換して画像データＶim（上述した各実施形態に示した読取データ信号Ｖdataに対応する）として出力する出力制御スイッチＳＷ１３ａ群を備えたパラレル−シリアル変換回路部（データ変換手段）１４２ａ（上述した各実施形態に示した読出回路部ＲＤＡｘ〜ＲＤＤｘに対応する）と、を有して構成されている。
【０１０４】
ここで、本構成例に係るソースドライバ１４０Ａにおいて、ソースフォロワ回路部１４３ａ及びパラレル−シリアル変換回路部１４２ａ、シフトレジスタ回路部１４１ａからなる構成は、上述した第１乃至第４の実施形態に示した読取駆動回路のいずれかの構成を適用することができ、特に、ソースフォロワ回路部１４３ａ及びパラレル−シリアル変換回路部１４２ａにおいて、各列（ソースライン）ごとに設けられる駆動側スイッチング素子ＳＷ１１ａ及び負荷側スイッチング素子ＳＷ１２ａ、出力制御スイッチＳＷ１３ａからなる回路構成ＲＤａは、上述した第１乃至第４の実施形態に示した読出回路部ＲＤＡｘ〜ＲＤＤｘの構成を適用することができる。なお、本実施形態においては、図１１に示すように、第１の実施形態に示した読取駆動回路（図１参照）を適用した場合を示す。
【０１０５】
このような構成を有するソースドライバ１４０Ａによれば、システムコントローラ１５０から供給されるサンプリング信号φsrに基づいて、１列目からｍ列目までの各ソースライン１１３を介して、ソースライン電圧ＶＤが一括して取り出されて一旦保持され、シフトレジスタ回路部１４１ａから順次出力されるシフト信号ＡＳoutjに基づいて、上記ソースライン電圧ＶＤ（検出電圧Ｖdt）が所定の信号レベルに増幅されるとともに、シリアル信号に変換されて画像データＶimとして出力される。
【０１０６】
（ソースドライバの第２の構成例）
図１２は、本発明に係る画像読取装置に適用可能なソースドライバの第２の構成例を示す概略ブロック図であり、図１３は、第２の構成例に係るソースドライバの具体構成を示す回路図である。ここで、上述した第１の構成例と同等の構成、また、上述した読取駆動回路と同等の構成については、同等又は同一の符号を付して説明する。
【０１０７】
図１２、図１３に示すように、第２の構成例に係るソースドライバ１４０Ｂは、上述した第１の構成例に係るソースドライバ１４０Ａと同等の構成（図１０、図１１参照）を有するシフトレジスタ回路部（シフト信号生成手段）１４１ｂ及びプリチャージ回路部（プリチャージ手段）１４５ｂと、各ダブルゲート型フォトセンサＰＳに蓄積されたキャリヤに対応して、各ソースライン１１３に接続された容量素子（又は、ライン寄生容量）ＣＳｂに保持されたソースライン電圧ＶＤ（検出電圧Ｖdt）を、シフトレジスタ回路部１４１ｂから順次出力されるシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、時系列的に取り出してシリアルデータに変換する読出制御スイッチＳＷ５４ｂ群及びアンド回路ＡＮＤｂ群を備えたパラレル−シリアル変換回路部（データ変換手段）１４２ｂ（上述した第５の実施形態に示した読出回路部ＲＤＥｘに対応する）と、駆動側スイッチング素子ＳＷ５１ｂ及び負荷側スイッチング素子ＳＷ５２ｂを直列接続したソースフォロワ型の増幅回路を唯一備え、上記シリアルデータを所定の信号レベルに増幅して画像データＶimとして出力するソースフォロワ回路部（増幅手段）１４３ｂ（上述した第５の実施形態に示した増幅回路部ＡＭＰｘに対応する）と、パラレル−シリアル変換回路部１４２ｂから出力される上記シリアルデータの信号レベルを、所定のタイミングで初期化するリセットスイッチＳＷ５３ｂを備えたリセット回路部（信号リセット手段）１４６ｂ（上述した第５の実施形態に示したリセット回路部ＲＳＴに対応する）と、を有して構成されている。
【０１０８】
ここで、本構成例に係るソースドライバ１４０Ｂにおいて、ソースフォロワ回路部１４３ｂ及びパラレル−シリアル変換回路部１４２ｂ、シフトレジスタ回路部１４１ｂ、リセット回路部１４６ｂからなる構成は、上述した第５の実施形態に示した読取駆動回路の構成を適用することができ、特に、パラレル−シリアル変換回路部１４２ｂにおいて、各列（ソースライン）ごとに設けられる読出制御スイッチＳＷ５４ｂ及びアンド回路ＡＮＤｂからなる回路構成ＲＤｂは、上述した第５の実施形態に示した読出回路部ＲＤＥｘの構成を適用することができる。
【０１０９】
このような構成を有するソースドライバ１４０Ｂによれば、各ソースライン１１３に接続された容量素子ＣＳｂに保持されたソースライン電圧ＶＤ（検出電圧Ｖdt）を、シフトレジスタ回路部１４１ｂから順次出力されるシフト信号ＡＳoutjに基づくタイミングで、１列目からｍ列目まで、上記ソースライン電圧ＶＤが順次読み出されてシリアル信号に変換されるとともに、単一のソースフォロワ回路部１４３ｂを介して所定の信号レベルに増幅されて画像データＶimとして出力される。
【０１１０】
（画像読取装置の駆動制御方法）
次いで、上述した構成を有するフォトセンサシステム（画像読取装置）の駆動制御方法について、図面を参照して簡単に説明する。
図１４は、本発明に係る画像読取装置に適用されるフォトセンサアレイ（ダブルゲート型フォトセンサ）の駆動制御方法の一例を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図１５は、本発明に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図１５においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングを一部省略する。
【０１１１】
上述したフォトセンサアレイ１１０の基本的な駆動制御方法は、図１４に示すように、所定の処理動作期間（処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
図１４に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ１２０によりトップゲートライン１１１を介して、ｉ行目のダブルゲート型フォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、リセットパルス電圧Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。
【０１１２】
次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ１２０によりトップゲート端子ＴＧにローレベル（例えば、トップゲート電圧Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
【０１１３】
ここで、電荷蓄積期間Ｔａにおいては、図１５に示すように、図７に示したダブルゲート型フォトセンサＰＳが形成された透明な絶縁性の基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面ＤＴＣ（フォトセンサアレイ１１０の上面）に密着して載置された被写体（例えば、指）ＦＧに対して光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層１１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層１１に入射した光量に応じて、半導体層１１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層１１とブロック絶縁膜１４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
【０１１４】
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ソースドライバ１４０によりプリチャージ信号φpgに基づいてソースライン１１３を介して、ソース端子Ｓにプリチャージパルス（例えば、プリチャージ電圧Ｖpg＝＋５Ｖ）を印加し、ソース電極１２に電荷を保持させるプリチャージ動作を実行する。なお、このプリチャージ動作期間Ｔprchにおいては、ソースドライバ１４０のシフトレジスタ回路部１４１ａ、１４１ｂからはシフト信号は出力されず、したがって、少なくとも各ソースライン１１３ごとに設けられた回路構成（読出回路部）ＲＤａ、ＲＤｂはオフ状態（非動作状態）に設定されている。
【０１１５】
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ１３０によりボトムゲートライン１１２を介して、ボトムゲート端子ＢＧに読み出しパルス（例えば、読み出しパルス電圧Ｖbg＝＋１０Ｖのハイレベル）φＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（検出電圧Ｖdt）をソースドライバ１４０により読み出す読み出し動作が実行される。
【０１１６】
ここで、読み出しパルスφＢｉの印加期間（読み出し期間；第３のステップ）におけるソースライン電圧ＶＤ（検出電圧Ｖdt）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、検出電圧Ｖdtが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後の検出電圧Ｖdtを検出することにより、ダブルゲート型フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（検出電圧Ｖdt）を検出することができる。
【０１１７】
なお、読み出し期間Ｔreadにおけるソースドライバ１４０によるソースライン電圧ＶＤ（検出電圧Ｖdt）の読み出し動作は、上述した各実施形態に示した場合と同様に、例えば、図１０、図１１に示した構成を有する場合には、フォトセンサアレイ１１０の各列（ソースライン１１３）ごとに設けられた読出回路部ＲＤａのうち、シフトレジスタ回路部１４１ａからシフト信号ＡＳoutjが入力された読出回路部ＲＤａにおいてのみ、駆動側スイッチング素子ＳＷ１１ａ及び負荷側スイッチング素子ＳＷ１２ａからなるソースフォロワ型の増幅回路によりソースライン電圧ＶＤ（検出電圧Ｖdt）の増幅処理が実行され、また、該増幅処理された検出信号Ｖdtが、出力制御スイッチＳＷ１３ａを介して出力される一連の動作を、シフトレジスタ回路部１４１ａからのシフト信号ＡＳoutjの出力タイミングに基づいて、各列ごとに選択的に順次実行することにより、被写体画像（指紋画像）の１行分（ｉ行目）の画像データＶimが、時系列データとして得られる。
【０１１８】
また、ソースドライバ１４０が、例えば、図１２、図１３に示した構成を有する場合には、フォトセンサアレイ１１０の各列（ソースライン１１３）ごとに設けられた読出回路部ＲＤｂのうち、シフトレジスタ回路部１４１ｂからシフト信号ＡＳoutjが入力された読出回路部ＲＤｂにおいてのみ、ソースライン電圧ＶＤ（検出電圧Ｖdt）が出力制御スイッチＳＷ１３ａを介して出力される動作が順次実行されることにより、ソースライン電圧ＶＤが時系列データに変換され、該ソースライン電圧ＶＤの時系列タイミングに同期して、駆動側スイッチング素子ＳＷ１１ｂ及び負荷側スイッチング素子ＳＷ１２ｂからなるソースフォロワ型の増幅回路により、ソースライン電圧ＶＤ（検出電圧Ｖdt）が順次増幅処理が実行されることにより、被写体画像（指紋画像）の１行分（ｉ行目）の画像データＶimが得られる。
【０１１９】
そして、このような特定の行（ｉ行目）に対する一連の検出電圧Ｖdtの検出動作（リセット動作→電荷蓄積動作及びプリチャージ動作→読み出し動作からなるｉ行目の画像データＶimの読取動作）を１サイクルとして、例えば、図１４に示すように、上述したフォトセンサアレイ１１０の各行（ｉ、ｉ+１、・・・）に対して、同等の動作処理を順次所定のタイミングで繰り返し実行することにより、ダブルゲート型フォトセンサＰＳからなるフォトセンサアレイ１１０により被写体の２次元画像（１画面分の指紋画像）を読み取るモノクローム型の画像読取装置を実現することができる。
【０１２０】
したがって、上述したような第１乃至第４のいずれかの実施形態に示した読取駆動回路を、上記画像読取装置のソースドライバに適用することにより、フォトセンサアレイに配列された各ダブルゲート型フォトセンサから、被写体の画像パターンに応じた検出信号を並列的に読み出して、個別に増幅処理を施して所定の信号レベルに増幅し、時系列データに変換する際に、パラレル−シリアル変換処理の動作タイミングに同期して、各ソースライン（読出ライン）に対応して設けられた、ソースフォロワ回路部の増幅回路のみがオン動作（駆動）して電流が流れ、それ以外の増幅回路がオフ動作して電流を遮断するように制御される（すなわち、ソースドライバの各列ごとに設けられた複数の増幅回路のうち、いずれか一つの増幅回路のみが駆動するように制御される）ので、被写体画像の読取動作に際し、ソースドライバにおける消費電力及び発熱量を抑制した画像読取装置を実現することができる。
【０１２１】
また、上述したような第５の実施形態に示した読取駆動回路を、上記画像読取装置のソースドライバに適用した場合にあっては、フォトセンサアレイに配列された各ダブルゲート型フォトセンサから、被写体の画像パターンに応じた検出信号を並列的に読み出して、時系列データに変換し、所定の信号レベルに順次増幅する際に、パラレル−シリアル変換処理のタイミング（時系列タイミング）に同期して、ソースフォロワ回路部に設けられた唯一の増幅回路が間欠的にオン動作（駆動）して電流が流れ、検出信号が出力されないタイミングでは当該増幅回路がオフ動作して電流を遮断するように制御される（すなわち、時系列的に出力される検出信号群において、各検出信号が存在するタイミングでのみ増幅回路が駆動するように制御される）ので、被写体画像の読取動作に際し、ソースドライバにおける消費電力を抑制した画像読取装置を実現することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明に係る読取駆動回路の第１の実施形態を示す概略回路構成図である。
【図２】本発明に係る読取駆動回路の第２の実施形態を示す概略回路構成図である。
【図３】本発明に係る読取駆動回路の第３の実施形態を示す概略回路構成図である。
【図４】本発明に係る読取駆動回路の第４の実施形態を示す概略回路構成図である。
【図５】本発明に係る読取駆動回路の第５の実施形態を示す概略回路構成図である。
【図６】本実施形態に係る読取駆動回路の駆動制御動作の一例を示すタイミングチャートである。
【図７】本発明に係る画像読取装置に適用可能なフォトセンサ（ダブルゲート型フォトセンサ）の素子構造を示す概略断面図である。
【図８】本発明に係る読取駆動回路を備えたフォトセンサシステム（画像読取装置）の全体構成の一例を示す概略構成図である。
【図９】本発明に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図である。
【図１０】本発明に係る画像読取装置に適用可能なソースドライバの第１の構成例を示す概略ブロック図である。
【図１１】第１の構成例に係るソースドライバの具体構成を示す回路図である。
【図１２】本発明に係る画像読取装置に適用可能なソースドライバの第２の構成例を示す概略ブロック図である。
【図１３】第２の構成例に係るソースドライバの具体構成を示す回路図である。
【図１４】本発明に係る画像読取装置に適用されるフォトセンサアレイ（ダブルゲート型フォトセンサ）の駆動制御方法の一例を示すタイミングチャートである。
【図１５】本発明に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。
【図１６】従来技術における画像読取装置の一例を示す概略構成図である。
【図１７】従来技術における画像読取装置の他の例を示す概略構成図である。
【符号の説明】
【０１２３】
Ｌread      読出ライン
Ｌout      出力ライン
Ｓｘ        シフト信号
ＳＲＴ      シフトレジスタ
ＲＤＡｘ〜ＲＤＥｘ      読出回路部
ＡＭＰｘ      増幅回路部
ＲＳＴ        リセット回路部
ＳＷ１１〜ＳＷ５１      駆動側スイッチング素子
ＳＷ１２〜ＳＷ５２      負荷側スイッチング素子
ＳＷ１３〜ＳＷ４２      出力制御スイッチ
ＳＷ２４      バイアス制御スイッチ
ＳＷ２５      負荷側制御スイッチ
ＳＷ３４、ＳＷ５４      読出制御スイッチ
ＳＷ３５      駆動側制御スイッチ
ＳＷ４４      電流制御スイッチ
ＳＷ５３      リセットスイッチ
ＳＷ５４      電流制御スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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