(57)【要約】【課題】消費電力を低減した表示装置を提供することを課題とする。【解決手段】複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、複数の画素の１行に対応するビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、シフトレジスタから出力されるサンプリングパルスに同期して、映像信号入力線に入力されたビデオ信号を複数のソース信号線に順に出力する。一方、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバへのスタートパルスの入力を停止し、且つ映像信号入力線に入力されたビデオ信号を複数のソース信号線全てに同時に出力する。【選択図】図１
2006330709.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の１行に対応する前記ビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に順に出力し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。
【請求項２】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の１行に対応する前記ビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に順に出力し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。
【請求項３】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のラッチ回路と、ラッチパルスが入力されると前記複数の第１のラッチ回路各々の出力信号が入力される複数の第２のラッチ回路と、前記複数の第２のラッチ回路各々の出力信号が入力される複数のＤ／Ａ変換回路とを有し、
前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の１行に対応する前記デジタルビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第１のラッチ回路に順に出力し、
前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第１のラッチ回路全てに同時に出力することを特徴とする表示装置の駆動方法。
【請求項４】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のラッチ回路と、ラッチパルスが入力されると前記複数の第１のラッチ回路各々の出力信号が入力される複数の第２のラッチ回路と、前記複数の第２のラッチ回路各々の出力信号が入力される複数のＤ／Ａ変換回路とを有し、
前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の１行に対応する前記デジタルビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第１のラッチ回路に順に出力し、
前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第１のラッチ回路全てに同時に出力することを特徴とする表示装置の駆動方法。
【請求項５】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の１行に対応する前記ビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に出力し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ出力信号線に入力された所定の信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。
【請求項６】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の１行に対応する前記ビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に出力し、
前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ出力信号線に入力された所定の信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。
【請求項７】
複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する手段とを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、複数の第３のスイッチと、所定の電位に保たれた電源端子とを有し、
前記複数の第３のスイッチ各々は制御端子を有し、当該制御端子に入力される信号に応じてオンまたはオフとなり、
前記複数の第３のスイッチ各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記映像信号入力線は、前記複数の第３のスイッチのうちの互いに異なる第３のスイッチを介して、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであることを特徴とする表示装置。
【請求項８】
複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する手段とを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、複数の第３のスイッチと、所定の電位に保たれた電源端子とを有し、
前記複数の第３のスイッチ各々は制御端子を有し、当該制御端子に入力される信号に応じてオンまたはオフとなり、
前記複数の第３のスイッチ各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記映像信号入力線は、前記複数の第３のスイッチのうちの互いに異なる第３のスイッチを介して、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであることを特徴とする表示装置。
【請求項９】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、制御信号を出力し且つ前記ソースドライバにスタートパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、複数の第３のスイッチと、所定の電位に保たれた電源端子とを有し、
前記複数の第３のスイッチ各々は制御端子を有し、当該制御端子に入力される信号に応じてオンまたはオフとなり、
前記複数の第３のスイッチ各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記映像信号入力線は、前記複数の第３のスイッチのうちの互いに異なる第３のスイッチを介して、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記第２のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。
【請求項１０】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、制御信号を出力し且つ前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、複数の第３のスイッチと、所定の電位に保たれた電源端子とを有し、
前記複数の第３のスイッチ各々は制御端子を有し、当該制御端子に入力される信号に応じてオンまたはオフとなり、
前記複数の第３のスイッチ各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記映像信号入力線は、前記複数の第３のスイッチのうちの互いに異なる第３のスイッチを介して、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記第２のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。
【請求項１１】
請求項７乃至請求項１０のいずれか一項において、
前記複数の第１のスイッチ各々及び前記第２のスイッチはデジタルのスイッチであり、前記複数の第３のスイッチ各々はアナログのスイッチであることを特徴とする表示装置。
【請求項１２】
複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する手段とを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた電源端子と、複数の第１のラッチ回路と、複数の第２のラッチ回路と、複数のＤ／Ａ変換回路とを有し、
前記複数の第１のラッチ回路各々は制御端子を有し、前記複数の第１のラッチ回路各々の入力端子は当該制御端子に入力される信号に応じて前記複数の映像信号入力線と接続を選択され、
前記複数の第１のラッチ回路各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記複数の第１のラッチ回路のうちの互いに異なる第１のラッチ回路の出力端子は、ラッチパルスが入力されると前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の入力端子と接続され、
前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の出力端子は、前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の入力端子と接続され、
前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の出力端子は、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであることを特徴とする表示装置。
【請求項１３】
複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する手段とを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた電源端子と、複数の第１のラッチ回路と、複数の第２のラッチ回路と、複数のＤ／Ａ変換回路とを有し、
前記複数の第１のラッチ回路各々は制御端子を有し、前記複数の第１のラッチ回路各々の入力端子は当該制御端子に入力される信号に応じて前記複数の映像信号入力線と接続を選択され、
前記複数の第１のラッチ回路各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記複数の第１のラッチ回路のうちの互いに異なる第１のラッチ回路の出力端子は、ラッチパルスが入力されると前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の入力端子と接続され、
前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の出力端子は、前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の入力端子と接続され、
前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の出力端子は、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであることを特徴とする表示装置。
【請求項１４】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた電源端子と、複数の第１のラッチ回路と、複数の第２のラッチ回路と、複数のＤ／Ａ変換回路とを有し、
前記複数の第１のラッチ回路各々は制御端子を有し、前記複数の第１のラッチ回路各々の入力端子は当該制御端子に入力される信号に応じて前記複数の映像信号入力線と接続を選択され、
前記複数の第１のラッチ回路各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記複数の第１のラッチ回路のうちの互いに異なる第１のラッチ回路の出力端子は、ラッチパルスが入力されると前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の入力端子と接続され、
前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の出力端子は、前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の入力端子と接続され、
前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の出力端子は、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記第２のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。
【請求項１５】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた電源端子と、複数の第１のラッチ回路と、複数の第２のラッチ回路と、複数のＤ／Ａ変換回路とを有し、
前記複数の第１のラッチ回路各々は制御端子を有し、前記複数の第１のラッチ回路各々の入力端子は当該制御端子に入力される信号に応じて前記複数の映像信号入力線と接続を選択され、
前記複数の第１のラッチ回路各々の制御端子は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第２のスイッチを介して前記電源端子と接続され、
前記複数の第１のラッチ回路のうちの互いに異なる第１のラッチ回路の出力端子は、ラッチパルスが入力されると前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の入力端子と接続され、
前記複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の出力端子は、前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の入力端子と接続され、
前記複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の出力端子は、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の１行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記第２のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。
【請求項１６】
複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々にビデオ信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する手段と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた出力信号線とを有し、
前記複数のソース信号線各々は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記ソースドライバの出力端子と接続され、且つ前記第２のスイッチを介して前記出力信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであることを特徴とする表示装置。
【請求項１７】
複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々にビデオ信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する手段と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた出力信号線とを有し、
前記複数のソース信号線各々は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記ソースドライバの出力端子と接続され、且つ前記第２のスイッチを介して前記出力信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであることを特徴とする表示装置。
【請求項１８】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々にビデオ信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する制御回路と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた出力信号線とを有し、
前記複数のソース信号線各々は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記ソースドライバの出力端子と接続され、且つ前記第２のスイッチを介して前記出力信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記第２のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。
【請求項１９】
マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々にビデオ信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する制御回路と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた出力信号線とを有し、
前記複数のソース信号線各々は、前記複数の第１のスイッチのうちの互いに異なる第１のスイッチを介して前記ソースドライバの出力端子と接続され、且つ前記第２のスイッチを介して前記出力信号線と接続され、
前記複数の第１のスイッチ及び前記第２のスイッチは、制御信号によってオンまたはオフが選択され、前記複数の第１のスイッチと前記第２のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の１行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記第２のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。
【請求項２０】
請求項１６乃至請求項１９のいずれか一項において、
前記複数の第１のスイッチ各々及び前記第２のスイッチはアナログのスイッチであることを特徴とする表示装置。
【請求項２１】
請求項７乃至請求項２０のいずれか一項において、
前記複数の画素各々は表示媒体として発光素子を有していることを特徴とする表示装置。
【請求項２２】
請求項７乃至請求項２０のいずれか一項において、
前記複数の画素各々は表示媒体としてＥＬ素子を有していることを特徴とする表示装置。
【請求項２３】
請求項７乃至請求項２０のいずれか一項において、
前記複数の画素各々は表示媒体として液晶素子を有していることを特徴とする表示装置。
【請求項２４】
請求項７乃至請求項２３のいずれか一項において、
前記複数の画素各々はスイッチング素子を有していることを特徴とする表示装置。
【請求項２５】
請求項７乃至請求項２４のいずれか一項において、
前記表示装置を用いたことを特徴とする表示モジュール。
【請求項２６】
請求項２５において、
前記表示モジュールを用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
マトリクス状に配置された複数の画素を有し、当該複数の画素各々にビデオ信号（画像信号、映像信号ともいう）を入力して画像表示を行う表示装置及びその駆動方法に関する。特に、入力されたビデオ信号をシフトレジスタの出力信号を用いてサンプリングし、各列の画素に対応する複数のソース信号線に出力するドライバ（以下、ソースドライバという）を有する表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
ソースドライバの消費電力を抑え、表示装置の消費電力を低減する試みがされてきた。例えば、複数の画素各々において入力されるビデオ信号が複数のフレーム期間の間に変化しない場合、即ち静止画像を表示する場合に、ソースドライバの有するシフトレジスタの動作を停止させ、消費電力を低減する表示装置及びその駆動方法が提案されている（特許文献１参照）。
【０００３】
また別の例として、複数のソース信号線各々において、複数の画素のある１行が選択されている期間に入力されるビデオ信号が当該行の前の行が選択されていた期間に入力されたビデオ信号と等しい場合に、ソースドライバの有するシフトレジスタの動作を停止させ、消費電力を低減する表示装置及びその駆動方法が提案されている（特許文献２参照）。
【特許文献１】特開２００２−１６９４９９号公報
【特許文献２】特開２００３−４４０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のソースドライバでは、複数の画素の１行の画素全てに入力されるビデオ信号が同じであっても、１行全ての画素に対応するビデオ信号をサンプリングしていた。
【０００５】
本発明では、複数の画素の１行の画素全てに入力されるビデオ信号が同じ場合に、更に消費電力を低減することができる表示装置及びその駆動方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
マトリクス状に配置された複数の画素と、複数の画素にビデオ信号を入力する複数のソース信号線と、複数のソース信号線各々に信号を出力するソースドライバとを有する表示装置において、以下の駆動方法を用いる。
【０００７】
（第１の駆動方法）
ソースドライバが、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有する構成の表示装置では以下の駆動方法を用いる。
【０００８】
複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいか否かを判断する。複数の画素の１行に対応するビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、シフトレジスタから出力されるサンプリングパルスに同期して、映像信号入力線に入力されたビデオ信号を複数のソース信号線に順に出力する。サンプリングパルスとは、シフトレジスタの複数の出力端子から順に出力されるパルスのことである。一方、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ映像信号入力線に入力されたビデオ信号を複数のソース信号線全てに同時に出力する。
【０００９】
なお、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止するかわりにクロックパルスの入力を停止しても良いし、スタートパルスの入力及びクロックパルスの入力の両方を停止しても良い。
【００１０】
なお、ビデオ信号はデジタルビデオ信号であっても良いしアナログビデオ信号であっても良い。ビデオ信号としてデジタルの信号を用いる場合、時分割階調方式の駆動方法と組み合わせることも可能である。時分割階調方式とは、１フレーム期間中にデジタルビデオ信号の各ビットに対応した複数のサブフレーム期間を設定し、複数のサブフレーム期間各々において複数の画素各々を第１の輝度で表示するか第１の輝度より暗い第２の輝度で表示するかをデジタルビデオ信号の各ビットの信号によって選択する階調方法である。例えば、第１の輝度での表示を「白」表示とし、第２の輝度での表示を「黒」表示として、各画素において１フレーム期間中に「白」表示された期間を制御することによって階調を表現する。
【００１１】
（第２の駆動方法）
ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のラッチ回路と、ラッチパルスが入力されると複数の第１のラッチ回路各々の出力信号が入力される複数の第２のラッチ回路と、複数の第２のラッチ回路各々の出力信号が入力される複数のＤ／Ａ変換回路とを有する構成としてもよい。Ｄ／Ａ変換回路は、入力されたデジタル信号をアナログ信号に変換して出力する回路である。ここで、ラッチパルスとは、複数の第１のラッチ回路に保持された情報を複数の第２のラッチ回路に転送するタイミングを定める信号である。当該ソースドライバは、入力されたデジタルビデオ信号を対応するアナログビデオ信号に変換して複数のソース信号線に同時に出力することができる。当該ソースドライバを有する表示装置では以下の駆動方法を用いる。
【００１２】
複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する。複数の画素の１行に対応するデジタルビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、シフトレジスタから出力されるサンプリングパルスに同期して、複数の映像信号入力線に入力されたデジタルビデオ信号を複数の第１のラッチ回路に順に出力する。一方、複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ複数の映像信号入力線に入力されたデジタルビデオ信号を複数の第１のラッチ回路全てに同時に出力する。
【００１３】
なお、複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止するかわりにクロックパルスの入力を停止しても良いし、スタートパルスの入力及びクロックパルスの入力の両方を停止しても良い。
【００１４】
なお、第２の駆動方法において、複数の映像信号入力線を１本とし、時分割階調方式と組み合わせることも可能である。この場合、上記Ｄ／Ａ変換回路は必ずしも必要ない。
【００１５】
つまり、第２の駆動方法において、複数の映像信号入力線を１本とし、デジタルビデオ信号を１つのサブフレーム期間において１ビットずつ１本の映像信号入力線に入力する。入力されたデジタルビデオ信号を複数の第１のラッチ回路に保持する。第１のラッチ回路の出力信号は、ラッチパルスが入力されると一斉に複数の第２のラッチ回路に入力される。Ｄ／Ａ変換回路を設けない場合、複数の第２のラッチ回路から出力されるデジタルビデオ信号は複数のソース信号線に出力される。こうして、各サブフレーム期間において、複数の第２のラッチ回路は１ビット分のデジタルビデオ信号を複数のソース信号線に出力する。ここで、複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する。複数の画素の１行に対応するデジタルビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、シフトレジスタから出力されるサンプリングパルスに同期して、映像信号入力線に入力されたデジタルビデオ信号を複数の第１のラッチ回路に順に出力する。一方、複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ映像信号入力線に入力されたデジタルビデオ信号を複数の第１のラッチ回路全てに同時に出力する。以上によって、第２の駆動方法において、時分割階調方式を組み合わせることが可能である。
【００１６】
（第３の駆動方法）
第１の駆動方法では、シフトレジスタからの出力信号に同期して映像信号入力線に入力されたビデオ信号を複数のソース信号線に順に出力するか否かを選択している。また、第２の駆動方法では、シフトレジスタからの出力信号に同期して複数の映像信号入力線に入力されたデジタルビデオ信号を複数の第１のラッチ回路に順に出力するか否かを選択している。しかし、本発明はこれに限定されない。
【００１７】
映像信号入力線とは別の配線である出力信号線を設け、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいか否かに応じて、ソースドライバからの出力信号を複数のソース信号線に出力するか、出力信号線に入力された所定の信号を複数のソース信号線全てに同時に出力するかを選択しても良い。つまり、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいか否かを判断する。複数の画素の１行に対応するビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合に、ソースドライバの有するシフトレジスタから出力されるサンプリングパルスに同期して、映像信号入力線に入力されたビデオ信号をサンプリングし複数のソース信号線に出力する。一方、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ出力信号線に入力された所定の信号を複数のソース信号線全てに同時に出力する。
【００１８】
なお、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止するかわりにクロックパルスの入力を停止しても良いし、スタートパルスの入力及びクロックパルスの入力の両方を停止しても良い。
【００１９】
なお、ビデオ信号はデジタルビデオ信号であっても良いしアナログビデオ信号であっても良い。ビデオ信号としてデジタルの信号を用いる場合、時分割階調方式の駆動方法と組み合わせることも可能である。
【００２０】
また、上記第１の駆動方法乃至第３の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法（以下、ソースライン反転駆動ともいう）と組み合わせてもよい。同じ極性のビデオ信号が入力され続けたとき劣化が起こる素子を表示媒体として用いた表示装置に対して、ソースライン反転駆動は有効である。例えば、表示媒体として液晶素子を有する表示装置に対してソースライン反転駆動は有効である。
【００２１】
なお、ソースライン反転駆動を行う場合において、あるビデオ信号と当該ビデオ信号の極性を反転したビデオ信号とは、画素に入力された際同じ輝度を表現するものであると考え、同じビデオ信号であるとみなすことにする。
【００２２】
上記第１の駆動方法において、映像信号出力線に入力されたビデオ信号を複数のソース信号線に出力する前に、信号の電圧振幅を変換してもよいし、信号の電流を増大させてもよい。
【００２３】
上記第２の駆動方法において、Ｄ／Ａ変換回路から出力された信号を複数のソース信号線に出力する前に、信号の電圧振幅を変換してもよいし、信号の電流を増大させてもよい。また、上記第２の駆動方法において時分割階調方式を組み合わせる場合、複数の第２のラッチ回路から出力された信号を複数のソース信号線に出力する前に、信号の電圧振幅を変換してもよいし、信号の電流を増大させてもよい。
【００２４】
上記第３の駆動方法において、ソースドライバから出力された信号を複数のソース信号線に出力する前に、信号の電圧振幅を変換してもよいし、信号の電流を増大させてもよい。
【００２５】
以上、本発明の表示装置の駆動方法について説明した。次いで上記駆動方法を用いて表示を行う表示装置の構成について説明する。
【００２６】
（第１の回路構成）
上記第１の駆動方法を行う表示装置の構成について説明する。
【００２７】
表示装置は、マトリクス状に配置された複数の画素と、複数の画素にビデオ信号を入力する複数のソース信号線と、複数のソース信号線各々に信号を出力するソースドライバと、制御信号を出力し且つソースドライバにスタートパルスを入力するか否かを制御する制御回路とを有する。
【００２８】
ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、複数の第３のスイッチと、所定の電位に保たれた電源端子とを有する。複数の第３のスイッチ各々は制御端子を有し、制御端子に入力される信号に応じてオンまたはオフとなる。複数の第３のスイッチ各々の制御端子は、複数の第１のスイッチのうちの互いに異なる第１のスイッチを介してシフトレジスタの出力端子と接続され、且つ第２のスイッチを介して電源端子と接続される。複数の第３のスイッチ各々は、複数のソース信号線のうちの互いに異なるソース信号線１本に対応して設けられる。こうして、映像信号入力線は、複数の第３のスイッチのうちの１つを介して複数のソース信号線のうちの１本と接続される。複数の第１のスイッチ及び第２のスイッチは、ソースドライバに入力される制御信号によってオンまたはオフが選択され、複数の第１のスイッチと第２のスイッチの一方がオンのとき他方はオフである。
【００２９】
制御回路は、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有する。制御回路は、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ第２のスイッチがオンとなるような制御信号を出力する。
【００３０】
なお、制御回路は、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止するかわりにクロックパルスの入力を停止しても良いし、スタートパルスの入力及びクロックパルスの入力の両方を停止しても良い。
【００３１】
なお、ビデオ信号は、デジタルビデオ信号であっても良いし、アナログビデオ信号であっても良い。ビデオ信号がアナログビデオ信号の場合、複数の第３のスイッチ各々はアナログのスイッチとすることができる。アナログスイッチとしては、例えば、ｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続した構成のトランスミッションゲート（伝送ゲート、伝達ゲート、トランスファゲートともいう）を用いることができる。なお、シフトレジスタからサンプリングパルスが出力されているか否かに関わらず、即ちシフトレジスタの出力信号が高電位か低電位かに関わらず、第１のスイッチは制御信号に応じてオンまたはオフが制御されなくてはならない。よって、第１のスイッチとしてはＣＭＯＳ型のスイッチング素子を用いるのが好ましい。例えば、第１のスイッチとしてｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続した構成のトランスミッションゲートを用いるのが好ましい。
【００３２】
（第２の回路構成）
上記第１の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の回路構成について説明する。
【００３３】
第１の回路構成における映像信号入力線を２本にする。この２本の映像信号入力線を第１の映像信号入力線、第２の映像信号入力線と呼ぶ。ソースライン反転駆動を行う場合、第１の映像信号入力線と第２の映像信号入力線とでは、入力されるビデオ信号の極性を反転させる。複数の第３のスイッチのうちの互いに異なる第３のスイッチを介して、奇数列のソース信号線各々は第１の映像信号入力線に接続し、偶数列のソース信号線各々は第２の映像信号入力線に接続する。
【００３４】
映像信号入力線の構成と、映像信号入力線と複数の第３のスイッチと複数のソース信号線との接続の仕方以外の構成については、上記第１の回路構成と同様であるので説明は省略する。
【００３５】
（第３の回路構成）
上記第１の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の回路構成について前記第２の回路構成とは別の構成を説明する。
【００３６】
第１の回路構成における制御信号を２つにする。この２つの制御信号を第１の制御信号及び第２の制御信号と呼ぶ。また、第１の回路構成における第２のスイッチを少なくとも２つ設ける。２つの第２のスイッチのうち一方を介して電源端子は複数のソース信号線のうち奇数列のソース信号線に対応する第３のスイッチの制御端子に接続する。２つの第２のスイッチのうち他方を介して電源端子は複数のソース信号線のうち偶数列のソース信号線に対応する第３のスイッチの制御端子に接続する。２つの第２のスイッチのうち一方には第１の制御信号が入力され、オンまたはオフが制御される。２つの第２のスイッチのうち他方には第２の制御信号が入力され、オンまたはオフが制御される。また、複数の第１のスイッチにおいて、複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチには第１の制御信号が入力され、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチには第２の制御信号が入力される。
【００３７】
複数のソース信号線のうち同じソース信号線に対応する第１のスイッチと第２のスイッチとでは、一方がオンのとき他方はオフである。また、ソースライン反転駆動を行う場合、複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチがオンのとき、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチはオフとなる。複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチがオフのとき、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチはオンとなる。
【００３８】
制御信号と、第２のスイッチの構成と、第２のスイッチと複数の第３のスイッチと電源端子との接続の仕方と、複数の第１のスイッチ及び第２のスイッチへの制御信号の入力の仕方と、複数の第１のスイッチ及び第２のスイッチのオンまたはオフの関係以外の構成については、上記第１の回路構成と同様であるので説明は省略する。
【００３９】
（第４の回路構成）
上記第２の駆動方法を行う表示装置の構成について説明する。
【００４０】
表示装置は、マトリクス状に配置された複数の画素と、複数の画素にビデオ信号を入力する複数のソース信号線と、複数のソース信号線各々に信号を出力するソースドライバと、制御信号を出力し且つソースドライバにスタートパルスを入力するか否かを制御する制御回路とを有する。
【００４１】
ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第１のスイッチと、第２のスイッチと、所定の電位に保たれた電源端子と、複数の第１のラッチ回路と、複数の第２のラッチ回路と、複数のＤ／Ａ変換回路とを有する。複数の第１のラッチ回路各々の入力端子は、制御端子に入力される信号に応じて複数の映像信号入力線との接続を選択される。複数の第１のラッチ回路各々の制御端子は、複数の第１のスイッチのうちの互いに異なる第１のスイッチを介してシフトレジスタの出力端子と接続され、且つ第２のスイッチを介して電源端子と接続される。複数の第１のラッチ回路のうちの互いに異なる第１のラッチ回路の出力端子は、ラッチパルスが入力されると複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の入力端子と接続される。複数の第２のラッチ回路のうちの互いに異なる第２のラッチ回路の出力端子は、複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の入力端子と接続される。複数のＤ／Ａ変換回路のうちの互いに異なるＤ／Ａ変換回路の出力端子は、複数のソース信号線のうちの互いに異なるソース信号線と接続される。複数の第１のスイッチ及び第２のスイッチは、ソースドライバに入力される制御信号によってオンまたはオフが選択され、複数の第１のスイッチと第２のスイッチの一方がオンのとき他方はオフである。
【００４２】
制御回路は、複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有する。制御回路は、複数の画素の１行に対応するデジタルビデオ信号が全て等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ第２のスイッチがオンとなるような制御信号を出力する。
【００４３】
なお、制御回路は、複数の画素の１行に対応するデジタルビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止するかわりにクロックパルスの入力を停止しても良いし、スタートパルスの入力及びクロックパルスの入力の両方を停止しても良い。
【００４４】
シフトレジスタからサンプリングパルスが出力されているか否かに関わらず、即ちシフトレジスタの出力信号が高電位か低電位かに関わらず、第１のスイッチは制御信号に応じてオンまたはオフが制御されなくてはならない。よって、第１のスイッチとしてはＣＭＯＳ型のスイッチング素子を用いるのが好ましい。例えば、第１のスイッチとしてｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続した構成のトランスミッションゲートを用いるのが好ましい。
【００４５】
（第５の回路構成）
上記第２の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の回路構成について説明する。
【００４６】
第４の回路構成における複数の映像信号入力線を２組にする。この２組の映像信号入力線を第１の複数の映像信号入力線、第２の複数の映像信号入力線と呼ぶ。ソースライン反転駆動を行う場合、第１の複数の映像信号入力線と第２の複数の映像信号入力線とでは、入力されるデジタルビデオ信号の極性を反転させる。複数のソース信号線のうち奇数列のソース信号線に対応する複数の第１のラッチ回路各々の入力端子は第１の複数の映像信号入力線に接続し、複数のソース信号線のうちの偶数列のソース信号線に対応する複数の第１のラッチ回路各々の入力端子は第２の複数の映像信号入力線に接続する。
【００４７】
複数の映像信号入力線の構成と、複数の映像信号入力線と複数の第１のラッチ回路との接続の仕方以外の構成については、上記第４の回路構成と同様であるので説明は省略する。
【００４８】
（第６の回路構成）
上記第２の駆動方法において、複数のソース信号線の隣り合う信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の構成について第５の回路構成とは別の構成を説明する。
【００４９】
第４の回路構成における制御信号を２つにする。この２つの制御信号を第１の制御信号及び第２の制御信号と呼ぶ。また、第４の回路構成における第２のスイッチを少なくとも２つ設ける。２つの第２のスイッチのうち一方を介して電源端子は複数のソース信号線のうち奇数列のソース信号線に対応する第１のラッチ回路の制御端子に接続される。２つの第２のスイッチのうち他方を介して電源端子は複数のソース信号線のうち偶数列のソース信号線に対応する第１のラッチ回路の制御端子に接続される。２つの第２のスイッチのうち一方には第１の制御信号が入力され、オンまたはオフが制御される。２つの第２のスイッチのうち他方には第２の制御信号が入力され、オンまたはオフが制御される。また、複数の第１のスイッチにおいて、複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチには第１の制御信号が入力され、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチには第２の制御信号が入力される。
【００５０】
複数のソース信号線のうち同じソース信号線に対応する第１のスイッチと第２のスイッチとでは、一方がオンのとき他方はオフである。また、ソースライン反転駆動を行う場合、複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチがオンのとき、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチはオフとなる。複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチがオフのとき、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチはオンとなる。
【００５１】
制御信号と、第２のスイッチの構成と、第２のスイッチと複数の第１のラッチ回路の制御端子と電源端子との接続の仕方と、複数の第１のスイッチ及び第２のスイッチへの制御信号の入力の仕方と、複数の第１のスイッチ及び第２のスイッチのオンまたはオフの関係以外の構成については、上記第４の回路構成と同様であるので説明は省略する。
【００５２】
（第７の回路構成）
上記第３の駆動方法を行う表示装置の構成について説明する。
【００５３】
表示装置は、マトリクス状に配置された複数の画素と、複数の画素にビデオ信号を入力する複数のソース信号線と、複数のソース信号線各々にビデオ信号を出力するソースドライバと、制御回路と、複数の第１のスイッチと、第２のスイッチと、所定の信号が入力される出力信号線とを有する。制御回路は、制御信号を出力し且つソースドライバにスタートパルスを入力するか否かを制御する。
【００５４】
複数のソース信号線各々は、複数の第１のスイッチのうちの互いに異なる第１のスイッチを介してソースドライバの出力端子と接続され、且つ第２のスイッチを介して出力信号線と接続される。複数の第１のスイッチ及び第２のスイッチは、制御信号によってオンまたはオフが選択され、複数の第１のスイッチと第２のスイッチの一方がオンのとき他方はオフである。
【００５５】
制御回路は、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有する。制御回路は、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止し、且つ第２のスイッチがオンとなるような制御信号を出力する。
【００５６】
なお、制御回路は、複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、ソースドライバ（ソースドライバが有するシフトレジスタ）へのスタートパルスの入力を停止するかわりにクロックパルスの入力を停止しても良いし、スタートパルスの入力及びクロックパルスの入力の両方を停止しても良い。
【００５７】
ソースドライバから信号が出力されているか否かに関わらず、即ちソースドライバの出力信号の電位に関わらず、第１のスイッチは制御信号に応じてオンまたはオフが制御されなくてはならない。よって、第１のスイッチとしてはＣＭＯＳ型のスイッチング素子を用いるのが好ましい。例えば、第１のスイッチとしてｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続した構成のトランスミッションゲートを用いるのが好ましい。
【００５８】
出力信号線の電位に関わらず、第２のスイッチは制御信号に応じてオンまたはオフが制御されなくてはならない。よって、第２のスイッチとしてはＣＭＯＳ型のスイッチング素子を用いるのが好ましい。例えば、第２のスイッチとしてｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続した構成のトランスミッションゲートを用いるのが好ましい。
【００５９】
（第８の回路構成）
上記第３の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の構成について説明する。
【００６０】
第７の回路構成における出力信号線を２本にする。この２本の出力信号線を第１の出力信号線、第２の出力信号線と呼ぶ。第１の出力信号線と第２の出力信号線とでは、入力される所定の信号の極性を反転させる。複数の第２のスイッチのうちの互いに異なる第２のスイッチを介して、奇数列のソース信号線各々は第１の出力信号線に接続し、偶数列のソース信号線各々は第２の出力信号線に接続する。
【００６１】
出力信号線の構成と、出力信号線と複数の第２のスイッチと複数のソース信号線との接続の仕方以外の構成については、上記第７の回路構成と同様であるので説明は省略する。
【００６２】
（第９の回路構成）
上記第３の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の構成について第８の回路構成とは別の構成を説明する。
【００６３】
第７の回路構成における制御信号を２つにする。この２つの制御信号を第１の制御信号及び第２の制御信号と呼ぶ。複数の第１のスイッチにおいて、複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチには第１の制御信号が入力され、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチには第２の制御信号が入力される。
【００６４】
複数のソース信号線のうち同じソース信号線に対応する第１のスイッチと第２のスイッチとでは、一方がオンのとき他方はオフである。また、ソースライン反転駆動を行う場合、複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチがオンのとき、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチはオフとなる。複数のソース信号線のうち奇数列のソース信号線に対応する第１のスイッチがオフのとき、複数のソース信号線のうち偶数列のソース信号線に対応する第１のスイッチはオンとなる。
【００６５】
制御信号と、複数の第１のスイッチ及び第２のスイッチへの制御信号の入力の仕方と、複数の第１のスイッチ及び第２のスイッチのオンまたはオフの関係以外の構成については、上記第７の回路構成と同様であるので説明は省略する。
【００６６】
上記第１の回路構成乃至第３の回路構成において、映像信号出力線に入力されたビデオ信号を複数のソース信号線に出力する前に、信号の電圧振幅を変換する回路（レベルシフタ回路）を設けてもよいし、電圧利得が１で電流利得が１より大きい回路（バッファ回路）を設けてもよいし、レベルシフタ回路及びバッファ回路の両方を設けてもよい。
【００６７】
上記第４の回路構成乃至第６の回路構成において、Ｄ／Ａ変換回路から出力された信号を複数のソース信号線に出力する前に、レベルシフタ回路を設けてもよいし、バッファ回路を設けてもよいし、レベルシフタ回路及びバッファ回路の両方を設けてもよい。
【００６８】
上記第７の回路構成乃至第９の回路構成において、ソースドライバから出力された信号を複数のソース信号線に出力する前に、レベルシフタ回路を設けてもよいし、バッファ回路を設けてもよいし、レベルシフタ回路及びバッファ回路の両方を設けてもよい。
【００６９】
上記第１の回路構成乃至第９の回路構成において、複数の画素各々は表示媒体として液晶素子を有していても良い。また、複数の画素各々は表示媒体として発光素子を有していても良い。例えば、エレクトロルミネッセンス素子（ＥＬ素子）を有していても良し、発光ダイオードを有していても良い。複数の画素各々の表示媒体として、電気磁気的作用によりコントラストが変化する表示媒体を自由に適用することができる。また、複数の画素各々はスイッチング素子を有していても良い。
【００７０】
表示装置は、ＥＬディスプレイ、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ）とすることができる。また、プラズマディスプレイ（ＰＤＰ）、フィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）、電子インクを用いた電子ペーパーとすることができる。
【００７１】
なお、スイッチ（スイッチング素子）は、様々な形態のものを用いることができ、一例として、スイッチ（スイッチング素子）として、電気的スイッチや機械的なスイッチなどがある。つまり、スイッチ（スイッチング素子）は電流の流れを制御できるものであればよく、様々なものを用いることができる。例えば、スイッチ（スイッチング素子）は、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチ（スイッチング素子）としてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。なお、スイッチとして動作させるトランジスタのソースの電位が電源電位のうち低電位側に近い状態で動作する場合はｎチャネル型を、反対に、ソースの電位が電源電位のうち高電位側に近い状態で動作する場合はｐチャネル型を用いることが望ましい。なぜなら、ゲートとソース間の電圧の絶対値を大きくできるため、スイッチとして動作しやすいからである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチへの入力電位が出力電位に対して、高い場合と低い場合の両方において当該スイッチを適切に動作させることができる。
【００７２】
なお、接続されているとは、電気的に接続されている場合と直接接続されている場合の両方を含むものとする。したがって、本発明の効果を奏するための所定の接続関係に加え、所定の接続関係の素子と素子の間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。
【００７３】
なお、トランジスタは様々な形態のものを用いることができる。例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタを用いることができる。また、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯ等の化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ等を適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができる。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、樹脂基板、紙基板、セロファン基板、石材基板などに配置することができる。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。
【００７４】
なお、トランジスタの構成は、様々な形態をとることができる。例えば、２つ以上のトランジスタを直列に接続した構成と等価のマルチゲート構造のトランジスタを用いてもよい。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時にドレインとソースの間の電圧が変化に対するドレインとソースの間の電流の変化を小さくすることができる。また、トランジスタは、チャネルの上下にゲート電極が配置された構造でもよいし、チャネルの上にゲート電極が配置された構造でもよいし、チャネルの下にゲート電極が配置された構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよい。チャネルの上下にゲート電極が配置された構成のトランジスタでは、チャネルの領域が増えるため、電流値を大きくしたり、空乏層ができやすくなりＳ値を小さくすることができる。また、トランジスタにおいてチャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造とすることにより、チャネルの一部に電荷がたまってトランジスタの動作が不安定になることを防ぐことができる。また、トランジスタにおいてＬＤＤ（低濃度ドレイン）領域があってもよい。ＬＤＤ領域を設けることにより、トランジスタのオフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時にドレインとソースの間の電圧が変化に対するドレインとソースの間の電流の変化を小さくすることができる。
【００７５】
なお、複数の画素の各々は、一つの色要素に対応するものとする。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の三つの色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三つの画素から構成されるものとする。なお、色要素は三つに限定されず、例えば、ＲＧＢＷ（Ｗは白）の四つや、ＲＧＢの三つに、イエロー、シアン、マゼンダを追加したものなどを用いることができる。
【００７６】
なお、複数の画素がマトリクス状に配置（配列）されているとは、複数の色要素でカラー表示を行う場合に複数の画素がストライプ配置されている場合、デルタ配置されている場合、ベイヤー配置されている場合を含んでいる。
【発明の効果】
【００７７】
複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合に、当該行の画素に所定のビデオ信号を入力し、且つソースドライバ中のシフトレジスタの動作を停止することができる。こうして、ソースドライバの消費電力を低減することができる。
【００７８】
特に、第３の駆動方法、第７の回路構成乃至第９の回路構成では、ソースドライバのシフトレジスタだけでなくソースドライバ全体の動作を停止することができるので、ソースドライバの消費電力を大きく低減することができる。例えば、ソースドライバがＤ／Ａ変換回路やラッチ回路等を有する場合、これらの回路の動作も停止することができる。
【００７９】
こうして、表示装置の消費電力を大きく低減することができる。
【発明を実施するための最良の形態】
【００８０】
本発明の実施形態について説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施形態の記載内容に限定して解釈されるものではない。
【００８１】
（第１の実施の形態）
第１の実施の形態は、第１の駆動方法及び第１の回路構成に対応した実施の形態である。なお、ビデオ信号としてアナログビデオ信号を用いた場合に対応する例である。第１の実施の形態について、図１、図２及び図３を用いて説明する。図１は表示装置のソースドライバの構成を示す図である。図２及び図３は図１のソースドライバの駆動方法を示すタイミングチャートである。
【００８２】
図１において、ソースドライバは、シフトレジスタ１００と、複数の第１のスイッチ（ＳＷ１）と、複数の第２のスイッチ（ＳＷ２）と、複数の第３のスイッチ（ＡＳＷ１乃至ＡＳＷｍ）と、制御信号が入力される配線２００１と、電源端子２００３と、ビデオ信号が入力される配線２００２とを有する。ソースドライバは、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する。
【００８３】
図１の表示装置の駆動方法について、図２及び図３を参照して説明する。複数の画素の１行に対応するビデオ信号において少なくとも２つの画素に対応する信号が互いに異なる場合（以下、通常駆動という）と複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しい場合（以下、省電力駆動という）とに分けて説明する。通常駆動のタイミングチャートを図２に示し、省電力駆動のタイミングチャートを図３に示す。なお、図２及び図３のタイミングチャートにおいて、スイッチがオフした状態または所定のビデオ信号が入力されていない状態を斜線で示し、スイッチがオンした状態または所定のビデオ信号が入力されている状態を白抜きで示す。複数の画素の１行に対応するビデオ信号において少なくとも２つの画素に対応する信号が互いに異なるとは、図２中、例えば１とｍの信号が異なることである。複数の画素の１行に対応するビデオ信号において全ての画素に対応する信号が等しいとは、図２中１乃至ｍの信号が全て同じことである（この状態を図３に表記）。
【００８４】
図２を参照して通常駆動について説明する。通常駆動時は、配線２００１に入力される制御信号により第１のスイッチ（ＳＷ１）はオンし、配線２００１に入力される制御信号をインバータ５００２で反転した信号により第２のスイッチ（ＳＷ２）はオフしている。スタートパルス及びクロックパルスが入力されたシフトレジスタ１００は、複数の出力端子（図中、ＳＲｏｕｔ  １乃至ＳＲｏｕｔ  ｍ（ｍは自然数）で示す）から順にパルスを出力する。このパルスをサンプリングパルスと呼ぶ。サンプリングパルスは、オンである第１のスイッチ（ＳＷ１）を介して第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）に入力される。第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）各々は、アナログスイッチであり、制御端子を有し当該制御端子に入力される信号に応じてオンまたはオフが制御される。なお、図１に示す第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）各々は２つの制御端子を有し、一方の制御端子に入力される信号に対して反転した信号をもう一方の制御端子に入力する構成となっている。即ち、図１に示す第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）各々は、２つの制御端子にサンプリングパルス及びその反転した信号が入力され、オンまたはオフが制御される。サンプリングパルスはインバータ５００１によって反転される。サンプリングパルスによって、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）を順にオンさせることによって、映像信号入力線に相当する配線２００２に入力されたビデオ信号（図２中、１乃至ｍと表記）を順にソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に出力することができる。ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に順にビデオ信号を出力する駆動方法を点順次駆動という。
【００８５】
次に、図３を参照して省電力駆動について説明する。省電力駆動時は、制御信号により第１のスイッチ（ＳＷ１）をオフとし、制御信号の反転した信号により第２のスイッチ（ＳＷ２）をオンしている。第１のスイッチ（ＳＷ１）をオフすることによって、シフトレジスタ１００と第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１００に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１００の駆動を停止させる。シフトレジスタの駆動を停止させるとは、当該シフトレジスタがサンプリングパルスを出力しないようにすることである。
【００８６】
第２のスイッチ（ＳＷ２）をオンさせることによって、電源端子２００３は第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２）をオンさせることによって、電位ＶＤＤが全ての第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子に入力される。電位ＶＤＤは、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子に入力された際、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）をオンするような電位にしておく。こうして、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）全てを同時にオンすることができるため、同じビデオ信号（所定のビデオ信号）を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【００８７】
以上の動作によって、シフトレジスタ１００を駆動させることなく、同じビデオ信号を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバの消費電力をシフトレジスタ１００の動作に必要な分だけ小さくすることができる。
【００８８】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【００８９】
なお、電源端子２００３は、第２のスイッチ（ＳＷ２）がオンとなるときに電位ＶＤＤが与えられていれば良い。電源端子２００３に入力される信号として、例えば、配線２００１に入力される制御信号を用いてもよいし、スタートパルスを用いてもよい。
【００９０】
図１に示す構成のソースドライバでは、第２のスイッチ（ＳＷ２）はソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）毎に設けられた構成を示したがこれに限定されない。第２のスイッチ（ＳＷ２）は複数のソース信号線で共有することもできる。
【００９１】
ソースドライバに制御信号、ビデオ信号、スタートパルス及びクロックパルスを入力する手段（以下、ソースドライバ制御回路という）について、図２８（Ａ）を用いて説明する。
【００９２】
ソースドライバ制御回路１９００は、制御回路１９０１と、メモリ１９０２とを有し、ソースドライバ１９１０に制御信号、ビデオ信号、スタートパルス及びクロックパルスを入力する。
【００９３】
メモリ１９０２にはビデオ信号が記憶されている。メモリ１９０２から複数の画素のうち１行の画素に対応するビデオ信号が読み出される。読み出されたビデオ信号はソースドライバ１９１０に入力される。
【００９４】
制御回路１９０１は判定回路１９０３とパルス出力回路１９０４とを有する。メモリ１９０２から読み出されたビデオ信号は制御回路１９０１にも入力される。制御回路１９０１が有する判定回路１９０３において、複数の画素のうち１行の画素に対応するビデオ信号が全て等しいか否かが判断される。判定回路１９０３は、複数の画素のうち１行の画素に対応するビデオ信号が全て等しい場合と対応するビデオ信号の少なくとも２つが互いに異なる場合とでは異なる制御信号を出力する。この制御信号がソースドライバ１９１０に入力される。
【００９５】
また、パルス出力回路１９０４には判定回路１９０３から制御信号が入力される。複数の画素のうち１行の画素に対応するビデオ信号の少なくとも２つが互いに異なる場合に対応する制御信号が入力されると、パルス出力回路１９０４はソースドライバ１９１０へ通常駆動時のスタートパルス及びクロックパルスを供給する。一方、複数の画素のうち１行の画素に対応するビデオ信号が全て等しい場合に対応する制御信号が入力されると、パルス出力回路１９０４はソースドライバ１９１０へのスタートパルスの出力を停止する。なお、パルス出力回路１９０４は入力される制御信号に応じて、ソースドライバ１９１０へのクロックパルスの出力を停止する構成であってもよいし、ソースドライバ１９１０へのスタートパルス及びクロックパルスの両方の出力を停止する構成であってもよい。
【００９６】
（第２の実施の形態）
第２の実施の形態は、第１の駆動方法及び第２の回路構成に対応した実施の形態である。第２の実施の形態について、図４、図５及び図６を用いて説明する。なお、ビデオ信号としてアナログビデオ信号を用いた場合に対応する例である。図４は表示装置のソースドライバの構成を示す図である。図５及び図６は図４のソースドライバの駆動方法を示すタイミングチャートである。図４、図５及び図６において、図１、図２及び図３と同じ部分は同じ符号を用いて示し、説明は省略する。通常駆動のタイミングチャートを図５に示し、省電力駆動のタイミングチャートを図６に示す。
【００９７】
図４に示すソースドライバでは、図１に示したソースドライバにおける配線２００２のかわりに配線２２０２ａ及び配線２２０２ｂの２本の配線を設けている点に特徴がある。即ち、図４に示すソースドライバでは図１に示したソースドライバに対して映像信号入力線に相当する配線を２本設けている点で異なる。複数の第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）のうちの互いに異なる第３のスイッチを介して、奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々は配線２２０２ａに接続し、偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々は配線２２０２ｂに接続する。配線２２０２ａには第１のビデオ信号が入力され、配線２２０２ｂには第２のビデオ信号が入力されている。第１のビデオ信号（図中、ビデオ信号１と表記）に対して第２のビデオ信号（図中、ビデオ信号２と表記）の極性を反転させることによって、ソースライン反転駆動を行うことができる。
【００９８】
図５を参照して通常駆動時について説明する。通常駆動時は、配線２００１に入力される制御信号により第１のスイッチ（ＳＷ１）はオン、第２のスイッチ（ＳＷ２）はオフしている。シフトレジスタ１１０にスタートパルスを入力し、その出力により得られるサンプリングパルスにより、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）をオンさせることで第１のビデオ信号及び第２のビデオ信号をソース信号線に出力する。
【００９９】
なお、本実施の形態で示すソースドライバでは、映像信号入力線に相当する配線を２本（配線２２０２ａ及び配線２２０２ｂ）設けている。よって、奇数列のソース信号線のうちの１本（ＳＬｉｎｅ  ｐ：ｐはｍより小さい奇数）に対応する第１のビデオ信号と、偶数列のソース信号線のうち奇数列のソース信号線（ＳＬｉｎｅ  ｐ）と隣接する１本（ＳＬｉｎｅ  ｐ＋１）に対応する第２のビデオ信号とを同時にサンプリングすることができる。つまり、通常駆動時において、ソース信号線（ＳＬｉｎｅ  ｐ）に対応する第３のスイッチ（ＡＳＷｐ）とソース信号線（ＳＬｉｎｅ  ｐ＋１）に対応する第３のスイッチ（ＡＳＷｐ＋１）とを同時のオン・オフさせることができる。よって、ソースドライバの出力端子は、第３のスイッチ（ＡＳＷｐ）と第３のスイッチ（ＡＳＷｐ＋１）とに対して１つ設ければよい。従って、第１の実施の形態で示したソースドライバに対して、本実施の形態で示したソースドライバでは、シフトレジスタ１１０の出力端子を約半分の数とすることが可能である。図３では、ｍを偶数としてシフトレジスタ１１０の出力端子をＳＬｉｎｅ１乃至ＳＬｉｎｅｍ／２とした例を示した。こうして、シフトレジスタ１１０の駆動周波数を低減することができる。
【０１００】
一般に、異なるビデオ信号が入力される映像信号入力線の数をｋ（ｋは２以上の自然数）本とし、複数のソース信号線をｋ本ずつの組に分割してｋ本のソース信号線に対応するｋ個の第３のスイッチを同時にオンまたはオフさせる駆動方法（以下、ソースライン分割駆動といい、ｋを分割数という）を用いてもよい。
【０１０１】
本実施の形態では、ソースライン反転駆動と分割数２のソースライン分割駆動とを組み合わせた例について示した。しかし、本発明は任意の分割数のソースライン分割駆動と組み合わせることもできる。なお、ソースライン反転駆動と分割数ｋのソースライン分割駆動とを組み合わせる場合、ｋは偶数とする必要がある。また、任意の分割数のソースライン分割駆動のみを行ってもよい。なお、ソースライン反転駆動を行わない場合は、複数の映像信号入力線において入力されるビデオ信号の極性を反転させる必要はない。
【０１０２】
図６を参照して省電力駆動時について説明する。省電力駆動時は、制御信号により第１のスイッチ（ＳＷ１）をオフ、第２のスイッチ（ＳＷ２）をオンしている。第１のスイッチ（ＳＷ１）をオフすることによって、シフトレジスタ１１０と第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１１０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１１０の駆動を停止させる。
【０１０３】
第２のスイッチ（ＳＷ２）をオンさせることによって、電源端子２００３は第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２）をオンさせることによって、電位ＶＤＤが全ての第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子に入力される。電位ＶＤＤは、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子に入力された際、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）をオンするような電位にしておく。こうして、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）全てを同時にオンすることができるため、第１のビデオ信号の奇数列のソース信号線への出力と、第２のビデオ信号の偶数列のソース信号線への出力とを同時に行うことができる。こうして、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に第１のビデオ信号（所定のビデオ信号）または第１のビデオ信号の極性が反転した信号である第２のビデオ信号を出力することができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１０４】
以上の動作によって、シフトレジスタ１１０を駆動させることなく、同じビデオ信号（但し、ソース信号線毎に極性が反転したビデオ信号）を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバの消費電力をシフトレジスタ１１０の動作に必要な分だけ小さくすることができる。
【０１０５】
その他の構成については、図１に示したソースドライバと同様であるので、説明は省略する。
【０１０６】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１０７】
ソースドライバ制御回路について、図２８（Ｂ）を用いて説明する。図２８（Ｂ）において、図２８（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図２８（Ｂ）のソースドライバ制御回路１９１１は、反転回路１９０５を有する点で図２８（Ａ）のソースドライバ制御回路１９００と異なる。ソースドライバ制御回路１９１１において、メモリ１９０２から読み出されたビデオ信号は反転回路１９０５に入力され、極性が反転されて出力される。こうして、ソースドライバ制御回路１９１１は第１のビデオ信号（図中、ビデオ信号１と表記）と第１のビデオ信号の極性が反転された第２のビデオ信号（図中、ビデオ信号２と表記）とを出力する。
【０１０８】
（第３の実施の形態）
第３の実施の形態は、第１の駆動方法及び第３の回路構成に対応した実施の形態である。第３の実施の形態について、図７、図８及び図９を用いて説明する。なお、ビデオ信号としてアナログビデオ信号を用いた場合に対応する例である。図７は表示装置のソースドライバの構成を示す図である。図８及び図９は図７のソースドライバの駆動方法を示すタイミングチャートである。図７、図８及び図９において、図１、図２及び図３と同じ部分は同じ符号を用いて示し、説明は省略する。通常駆動のタイミングチャートを図８に示し、省電力駆動のタイミングチャートを図９に示す。
【０１０９】
図７に示すソースドライバでは、図１に示したソースドライバにおける配線２００１のかわりに配線２３０１ａ及び配線２３０１ｂの２本の配線を設けている点に特徴がある。即ち、図７に示すソースドライバでは図１に示したソースドライバに対して制御信号が入力される配線を２本設けている点で異なる。配線２３０１ａには第１の制御信号（図中、制御信号１と表記）が入力され、配線２３０１ｂには第２の制御信号（図中、制御信号２と表記）が入力される。
【０１１０】
奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々に対応する第１のスイッチ（ＳＷ１−ａ）の制御端子には、配線２３０１ａに入力された第１の制御信号が入力される。奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々に対応する第２のスイッチ（ＳＷ２−ａ）の制御端子には、配線２３０１ａに入力された第１の制御信号の反転信号が入力される。第１の制御信号はインバータ５００２ａによって反転される。偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々に対応する第１のスイッチ（ＳＷ１−ｂ）の制御端子には、配線２３０１ｂに入力された第２の制御信号が入力される。偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々に対応する第２のスイッチ（ＳＷ２−ｂ）の制御端子には、配線２３０１ｂに入力された第２の制御信号の反転信号が入力される。第２の制御信号はインバータ５００２ｂによって反転される。第１のスイッチ（ＳＷ１−ａ）と第２のスイッチ（ＳＷ２−ａ）とでは一方がオンのとき他方はオフである。第１のスイッチ（ＳＷ１−ｂ）と第２のスイッチ（ＳＷ２−ｂ）とでは一方がオンのとき他方はオフである。また、ソースライン反転駆動を行う場合、第１のスイッチ（ＳＷ１−ａ）がオンのとき第１のスイッチ（ＳＷ１−ｂ）はオフとなり、第１のスイッチ（ＳＷ１−ａ）がオフのとき第１のスイッチ（ＳＷ１−ｂ）はオンとなる。
【０１１１】
図８を参照して通常駆動時について説明する。通常駆動時は、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオンし、第２のスイッチ（ＳＷ２−ａ）はオフしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオンし、第２のスイッチ（ＳＷ２−ｂ）はオフしている。シフトレジスタ１２０にスタートパルスを入力し、その出力により得られるサンプリングパルスにより、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）を順にオンさせることでビデオ信号を順にソース信号線に出力する。
【０１１２】
図９を参照して省電力駆動時について説明する。画素の１行にビデオ信号を出力する期間（以下、１ライン期間という）を前半と後半にわけ、前半または後半の一方において奇数列に対応するソース信号線にビデオ信号を入力し、他方において偶数列に対応するソース信号線にビデオ信号を入力する。１ライン期間の前半と後半において、入力されるビデオ信号の極性を変えれば、ソースライン反転駆動を行うことができる。なお、本実施の形態では、１ライン期間の前半に奇数列に対応するソース信号線にビデオ信号を入力し、後半に偶数列に対応するソース信号線にビデオ信号を入力する例について説明する。
【０１１３】
１ライン期間の前半では、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオフし、第２のスイッチ（ＳＷ２−ａ）はオンしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオンし、第２のスイッチ（ＳＷ２−ｂ）はオフしている。第１のスイッチ（ＳＷ１−ａ）をオフすることによって、シフトレジスタの出力端子と奇数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１２０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１２０の駆動を停止させる。
【０１１４】
第２のスイッチ（ＳＷ２−ａ）はオンなので、電源端子２００３は奇数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２−ａ）をオンさせることによって、電位ＶＤＤが奇数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）の制御端子に入力される。電位ＶＤＤは、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）の制御端子に入力された際、第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）をオンするような電位にしておく。こうして、奇数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）を同時にオンすることができるため、ビデオ信号を奇数列のソース信号線に同時に出力することができる。このとき、第１のスイッチ（ＳＷ１−ｂ）はオンしているので、偶数列のソース信号線に対応するシフトレジスタ１２０の出力信号（ＳＲｏｕｔ２、ＳＲｏｕｔ４、・・・・）は偶数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  ２、ＡＳＷ  ４、・・・・）の制御端子に入力される。シフトレジスタ１２０にはスタートパルスが入力されないので、シフトレジスタ１２０はサンプリングパルスを出力しない。よって、偶数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  ２、ＡＳＷ  ４、・・・・）はオフしている。こうして、偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）は何も出力されていない状態となっている。
【０１１５】
１ライン期間の後半では、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオンし、第２のスイッチ（ＳＷ２−ａ）はオフしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオフし、第２のスイッチ（ＳＷ２−ｂ）はオンしている。第１のスイッチ（ＳＷ１−ｂ）をオフすることによって、シフトレジスタ１２０の出力端子と偶数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１２０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１２０の駆動を停止させる。
【０１１６】
第２のスイッチ（ＳＷ２−ｂ）はオンなので、電源端子２００３は偶数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  ２、ＡＳＷ  ４、・・・・）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２−ｂ）をオンさせることによって、電位ＶＤＤが偶数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  ２、ＡＳＷ  ４、・・・・）の制御端子に入力される。こうして、偶数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  ２、ＡＳＷ  ４、・・・・）を同時にオンすることができるため、ビデオ信号を偶数列のソース信号線に同時に出力することができる。このとき、第１のスイッチ（ＳＷ１−ａ）はオンしているので、奇数列のソース信号線に対応するシフトレジスタ１２０の出力（ＳＲｏｕｔ１、ＳＲｏｕｔ３、・・・・）は奇数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）の制御端子に入力される。シフトレジスタ１２０にはスタートパルスが入力されないので、シフトレジスタ１２０はサンプリングパルスを出力しない。よって、奇数列のソース信号線に対応する第３のスイッチ（ＡＳＷ  １、ＡＳＷ  ３、・・・・）はオフしている。こうして、奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）は何も出力されていない状態となっている。
【０１１７】
１ライン期間の前半と後半において、入力されるビデオ信号の極性を変えれば、ソースライン反転駆動を行うことができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１１８】
図８及び図９のタイミングチャートでは、図９に示した省電力駆動時においてのみソースライン反転駆動を行う例について示した。しかし本発明はこれに限定されず、図８に示した通常駆動時においてもソースライン反転駆動を行ってもよい。
【０１１９】
以上の動作によって、シフトレジスタ１２０を駆動させることなく、同じビデオ信号（但し、ソース信号線毎に極性が反転したビデオ信号）を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に出力することができる。そのため、ソースドライバの消費電力をシフトレジスタ１２０の動作に必要な分だけ小さくすることができる。
【０１２０】
その他の構成については、図１に示したソースドライバと同様であるので、説明は省略する。
【０１２１】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１２２】
ソースドライバ制御回路について、図２８（Ｃ）を用いて説明する。図２８（Ｃ）において、図２８（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図２８（Ｃ）のソースドライバ制御回路１９１２は、図２８（Ａ）の制御回路１９０１とは異なる構成の制御回路１９０６を有する。ソースドライバ制御回路１９１２において、メモリ１９０２から読みされたビデオ信号は制御回路１９０６に入力される。制御回路１９０６が有する判定回路１９０７において、複数の画素のうち１行の画素に対応するビデオ信号が全て等しいか否かが判断される。判定回路１９０７は、複数の画素のうち１行の画素に対応するビデオ信号が全て等しい場合と対応するビデオ信号の少なくとも２つが互いに異なる場合とでは異なる第１の制御信号（図中、制御信号１と表記）及び第２の制御信号（図中、制御信号２と表記）を出力する。この第１の制御信号及び第２の制御信号がソースドライバ１９１０に入力される。なお、制御回路１９０６が有するパルス出力回路１９０４の構成については図２８（Ａ）と同様であるので説明は省略する。
【０１２３】
（第４の実施の形態）
第４の実施の形態は、第２の駆動方法及び第４の回路構成に対応した実施の形態である。第４の実施の形態について、図１０、図１１及び図１２を用いて説明する。図１０は表示装置のソースドライバの構成を示す図である。図１１及び図１２は図１０のソースドライバの駆動方法を示すタイミングチャートである。
【０１２４】
図１０に示す構成のソースドライバは、第１の実施の形態において図１で示したソースドライバにおいて、ビデオ信号をデジタルビデオ信号とし、ビデオ信号が入力される映像信号入力線を当該デジタルビデオ信号の各ビットに対応した数配置した構成である。つまり、デジタルビデオ信号がｎ（ｎは自然数）ビットであった場合、映像信号入力線をｎ本設ける。図１０のソースドライバは、ｎが４の場合の例に相当する。また、図１０に示す構成のソースドライバは、第１のラッチ回路（図中、ＬＡＴ１  １乃至ＬＡＴ１  ｍと表記）と第２のラッチ回路（図中、ＬＡＴ２  １乃至ＬＡＴ２  ｍと表記）と、第２のラッチ回路（ＬＡＴ２  １乃至ＬＡＴ２  ｍ）に信号を入力する配線２４０３とを有する。
【０１２５】
図１１を参照して通常駆動時について説明する。通常駆動時は、配線２００１に入力される制御信号により第１のスイッチ（ＳＷ１）はオンし、配線２００１に入力される制御信号を反転した信号により第２のスイッチ（ＳＷ２）はオフしている。制御信号の反転はインバータ５００２によって行われる。シフトレジスタ１３０にスタートパルスを入力し、その出力により得られるサンプリングパルスは第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に入力される。制御端子にサンプリングパルスが入力されと、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）各々は配線２４０２に入力されるデジタルビデオ信号（４ビットのデジタルビデオ信号）を保持する。配線２４０２は複数の映像信号入力線に相当する。こうして、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）は、配線２４０２に入力されるデジタルビデオ信号を順に保持する。第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）に保持された４ビットのデジタルビデオ信号は、配線２４０３に入力されるラッチパルスに同期して第２のラッチ回路（ＬＡＴ２  １乃至ＬＡＴ２  ｍ）に同時に入力され保持される。第２のラッチ回路（ＬＡＴ２  １乃至ＬＡＴ２  ｍ）に保持された４ビットのデジタルビデオ信号は、Ｄ／Ａ変換回路（図中、ＤＡＣ１乃至ＤＡＣｍと表記）に入力される。Ｄ／Ａ変換回路（ＤＡＣ１乃至ＤＡＣｍ）は４ビットのデジタルビデオ信号を対応するアナログ信号に変換する。変換されたアナログ信号（アナログビデオ信号）は、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力される。こうして、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に信号を出力する駆動方法（線順次駆動）を行う。
【０１２６】
なお、図１１及び図１２のタイミングチャートにおいて、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）のうちの１本（ＳＬｉｎｅ  ｐ：ｐはｍ以下の自然数）とソース信号線（ＳＬｉｎｅ  ｐ）に対応する第２のラッチ回路（ＬＡＴ２  ｐ）の信号の状態をまとめてＳＬｉｎｅ／ＬＡＴ２  ｐと示した。図１１中、ＳＬｉｎｅ／ＬＡＴ２  ｐは、１ライン期間前にサンプリングパルスによって第１のラッチ回路（ＬＡＴ１  ｐ）に保持されたデジタルビデオ信号または当該デジタルビデオ信号をアナログ変換した信号が出力されていることを示している。
【０１２７】
図１２を参照して省電力駆動時について説明する。省電力駆動時は、制御信号により第１のスイッチ（ＳＷ１）をオフし、制御信号の反転信号により第２のスイッチ（ＳＷ２）をオンしている。第１のスイッチ（ＳＷ１）をオフすることによって、シフトレジスタ１３０の出力端子と第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１３０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１３０の駆動を停止させる。第２のスイッチ（ＳＷ２）をオンすることによって、電源端子２００３に与えられる電位ＶＤＤは、全ての第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に同時に入力される。第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に入力された際、配線２４０２に入力されたデジタルビデオ信号を保持するような電位に電位ＶＤＤを設定しておく。こうして、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に対応するビデオ信号を同時に第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）に保持することができる。以上によって、シフトレジスタ１３０を駆動させることなく、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に対応するデジタルビデオ信号を同時に第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）に保持することができる。こうして、保持されたデジタルビデオ信号をアナログ変換した信号をソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１２８】
本実施の形態で図１０を用いて説明したソースドライバにおいて、ソースライン反転駆動を行う場合は、Ｄ／Ａ変換回路（ＤＡＣ１乃至ＤＡＣｍ）により奇数列に対応するソース信号線と偶数列に対応するソース信号線とで出力するアナログの信号の極性を反転させればよい。
【０１２９】
以上の動作によって、シフトレジスタ１３０を駆動させることなく、同じビデオ信号を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバの消費電力をシフトレジスタ１３０の動作に必要な分だけ小さくすることができる。
【０１３０】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１３１】
なお、電源端子２００３は、第２のスイッチ（ＳＷ２）がオンとなるときに電位ＶＤＤが与えられていれば良い。電源端子２００３に入力される信号として、例えば、配線２００１に入力される制御信号を用いてもよいし、スタートパルスを用いてもよい。
【０１３２】
図１０に示す構成のソースドライバでは、第２のスイッチ（ＳＷ２）はソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）毎に設けられた構成を示したがこれに限定されない。第２のスイッチ（ＳＷ２）は複数のソース信号線で共有することもできる。
【０１３３】
ソースドライバ制御回路については、第１の実施の形態において図２８（Ａ）で説明した構成と同様である。しかし、本実施の形態のソースドライバ制御回路では、ビデオ信号がデジタルビデオ信号であり、当該デジタルビデオ信号の各ビットに対応した信号を複数の映像信号入力線に入力する点で異なる。
【０１３４】
（第５の実施の形態）
第５の実施の形態は、第２の駆動方法及び第５の回路構成に対応した実施の形態である。第５の実施の形態について、図１３、図１４及び図１５を用いて説明する。図１３は表示装置のソースドライバの構成を示す図である。図１４及び図１５は図１３のソースドライバの駆動方法を示すタイミングチャートである。図１３、図１４及び図１５において、図１０、図１１及び図１２と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１３５】
図１３に示す構成のソースドライバは、図１０に示したソースドライバにおける配線２４０２のかわりに配線２５０２ａ及び配線２５０２ｂの２組の配線を設けている点に特徴がある。即ち、図１３に示すソースドライバでは図１０に示したソースドライバに対して複数の映像信号入力線に相当する配線を２組設けている点で異なる。複数の第１のラッチ回路のうちの１つ（ＬＡＴ１  ｐ：ｐはｍ以下の自然数）と、複数の第２のラッチ回路のうちの１つ（ＬＡＴ２  ｐ）と、複数のＤ／Ａ変換回路のうちの１つ（ＤＡＣｐ）とを介して、奇数列のソース信号線各々は配線２５０２ａに接続し、偶数列のソース信号線各々は配線２５０２ｂに接続する。配線２５０２ａには第１のデジタルビデオ信号が入力され、配線２５０２ｂには第２のデジタルビデオ信号が入力されている。第１のデジタルビデオ信号に対して第２のデジタルビデオ信号の極性を反転させることによって、ソースライン反転駆動を行うことができる。
【０１３６】
図１４を参照して通常駆動時について説明する。通常駆動時は、配線２００１に入力される制御信号により第１のスイッチ（ＳＷ１）はオン、配線２００１に入力される制御信号の反転信号により第２のスイッチ（ＳＷ２）はオフしている。制御信号の反転はインバータ５００２で行われる。シフトレジスタ１４０にスタートパルスを入力し、その出力により得られるサンプリングパルスによって、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）に順に第１のデジタルビデオ信号及び第２のデジタルビデオ信号を保持する。保持されたデジタルビデオ信号をアナログ変換してソース信号線に出力する動作については、第４の実施の形態と同様であるので説明は省略する。
【０１３７】
なお、本実施の形態で示すソースドライバでは、複数の映像信号入力線に相当する配線を２組（配線２５０２ａ及び配線２５０２ｂ）設けている。よって、奇数列のソース信号線のうちの１本（ＳＬｉｎｅ  ｐ：ｐはｍより小さい奇数）に対応する第１のデジタルビデオ信号と、偶数列のソース信号線のうち奇数列のソース信号線（ＳＬｉｎｅ  ｐ）と隣接する１本（ＳＬｉｎｅ  ｐ＋１）に対応する第２のデジタルビデオ信号とを同時にサンプリングすることができる。つまり、通常駆動時において、ソース信号線（ＳＬｉｎｅ  ｐ）に対応する第１のラッチ回路（ＬＡＴ１  ｐ）とソース信号線（ＳＬｉｎｅ  ｐ＋１）に対応する第１のラッチ回路（ＬＡＴ１  ｐ＋１）とを同時にデジタルビデオ信号の保持が可能な状態とすることができる。よって、ソースドライバの出力端子は、第１のラッチ回路（ＬＡＴ１  ｐ）と第１のラッチ回路（ＬＡＴ１  ｐ＋１）とに対して１つ設ければよい。従って、第４の実施の形態で示したソースドライバに対して、本実施の形態で示したソースドライバでは、シフトレジスタ１４０の出力端子を約半分の数とすることが可能である。図１３では、ｍを偶数としてシフトレジスタ１４０の出力端子をＳＬｉｎｅ１乃至ＳＬｉｎｅｍ／２とした例を示した。こうして、シフトレジスタ１４０の駆動周波数を低減することができる。
【０１３８】
一般に、異なるデジタルビデオ信号が入力される複数の映像信号入力線の組をｋ（ｋは２以上の自然数）組とし、複数のソース信号線をｋ本ずつの組に分割してｋ本のソース信号線に対応するｋ個の第１のラッチ回路を同時にデジタルビデオ信号の保持が可能な状態とさせる駆動方法（ソースライン分割駆動といい、ｋを分割数という）を用いてもよい。
【０１３９】
本実施の形態では、ソースライン反転駆動と分割数２のソースライン分割駆動とを組み合わせた例について示した。しかし、本発明は任意の分割数のソースライン分割駆動と組み合わせることもできる。なお、ソースライン反転駆動と分割数ｋのソースライン分割駆動とを組み合わせる場合、ｋは偶数とする必要がある。また、任意の分割数のソースライン分割駆動のみを行ってもよい。なお、ソースライン反転駆動を行わない場合は、複数組の映像信号入力線において入力されるビデオ信号の極性を反転させる必要はない。
【０１４０】
図１５を参照して省電力駆動時について説明する。省電力駆動時は、制御信号により第１のスイッチ（ＳＷ１）をオフ、制御信号の反転信号により第２のスイッチ（ＳＷ２）をオンしている。第１のスイッチ（ＳＷ１）をオフすることによって、シフトレジスタ１４０と第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１４０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１４０の駆動を停止させる。
【０１４１】
第２のスイッチ（ＳＷ２）をオンさせることによって、電源端子２００３は第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２）をオンさせることによって、電位ＶＤＤが全ての第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に入力される。電位ＶＤＤは、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に入力された際、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）をデジタルビデオ信号の保持が可能な状態とするような電位にしておく。こうして、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）全てに同時にデジタルビデオ信号を保持させることができる。こうして、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に、第１のデジタルビデオ信号をアナログ変換した信号または当該信号の極性が反転した信号を出力することができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１４２】
以上の動作によって、シフトレジスタ１４０を駆動させることなく、同じデジタルビデオ信号に対応したアナログ信号（但し、ソース信号線毎に極性が反転した信号）を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバの消費電力をシフトレジスタ１４０の動作に必要な分だけ小さくすることができる。
【０１４３】
その他の構成については、図１０に示したソースドライバと同様であるので、説明は省略する。
【０１４４】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１４５】
ソースドライバ制御回路については、第２の実施の形態において図２８（Ｂ）で説明した構成と同様である。しかし、本実施の形態のソースドライバ制御回路では、ビデオ信号がデジタルビデオ信号であり、当該デジタルビデオ信号の各ビットに対応した信号を複数の映像信号入力線に入力する点で異なる。
【０１４６】
（第６の実施の形態）
第６の実施の形態は、第２の駆動方法及び第６の回路構成に対応した実施の形態である。第６の実施の形態について、図１６、図１７及び図１８を用いて説明する。図１６は表示装置のソースドライバの構成を示す図である。図１７及び図１８は図１６のソースドライバの駆動方法を示すタイミングチャートである。図１６、図１７及び図１８において、図１０、図１１及び図１２と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１４７】
図１６に示すソースドライバでは、図１０に示したソースドライバにおける配線２００１のかわりに配線２６０１ａ及び配線２６０１ｂの２本の配線を設けている点に特徴がある。即ち、図１６に示すソースドライバでは図１０に示したソースドライバに対して制御信号が入力される配線を２本設けている点で異なる。配線２６０１ａには第１の制御信号（図中、制御信号１と表記）が入力され、配線２６０１ｂには第２の制御信号（図中、制御信号２と表記）が入力される。
【０１４８】
奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々に対応する第１のスイッチ（ＳＷ１−ａ）の制御端子には、配線２６０１ａに入力された第１の制御信号が入力される。奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々に対応する第２のスイッチ（ＳＷ２−ａ）の制御端子には、配線２６０１ａに入力された第１の制御信号の反転信号が入力される。第１の制御信号の反転は、インバータ５００２ａによって行われる。偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々に対応する第１のスイッチ（ＳＷ１−ｂ）の制御端子には、配線２６０１ｂに入力された第２の制御信号が入力される。偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々に対応する第２のスイッチ（ＳＷ２−ｂ）の制御端子は、配線２６０１ｂに入力された第２の制御信号の反転信号が入力される。第２の制御信号の反転は、インバータ５００２ｂによって行われる。第１のスイッチ（ＳＷ１−ａ）と第２のスイッチ（ＳＷ２−ａ）とでは一方がオンのとき他方はオフである。第１のスイッチ（ＳＷ１−ｂ）と第２のスイッチ（ＳＷ２−ｂ）とでは一方がオンのとき他方はオフである。また、ソースライン反転駆動を行う場合、第１のスイッチ（ＳＷ１−ａ）がオンのとき第１のスイッチ（ＳＷ１−ｂ）はオフとなり、第１のスイッチ（ＳＷ１−ａ）がオフのとき第１のスイッチ（ＳＷ１−ｂ）はオンとなる。
【０１４９】
図１７を参照して通常駆動時について説明する。通常駆動時は、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオンし、第１の制御信号の反転信号により第２のスイッチ（ＳＷ２−ａ）はオフしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオンし、第２の制御信号の反転信号により第２のスイッチ（ＳＷ２−ｂ）はオフしている。シフトレジスタ１５０にスタートパルスを入力し、その出力により得られるサンプリングパルスを第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に入力することにより、第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）に順にデジタルビデオ信号を保持する。保持されたデジタルビデオ信号をアナログ変換してソース信号線に出力する動作については、第４の実施の形態と同様であるので説明は省略する。
【０１５０】
図１８を参照して省電力駆動時について説明する。画素の１行に対応するデジタルビデオ信号を第１のラッチ回路（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）に出力する期間（以下、１ラインサンプリング期間という）を前半と後半にわける。前半または後半の一方において奇数列に対応する第１のラッチ回路にデジタルビデオ信号を保持し、他方において偶数列に対応する第１のラッチ回路にデジタルビデオ信号を保持する。１ラインサンプリング期間の前半と後半において、入力されるビデオ信号の極性を変えれば、ソースライン反転駆動を行うことができる。なお、本実施の形態では、１ラインサンプリング期間の前半に奇数列のソース信号線に対応する第１のラッチ回路にデジタルビデオ信号を保持し、後半に偶数列のソース信号線に対応する第１のラッチ回路にデジタルビデオ信号を保持する例について説明する。
【０１５１】
１ラインサンプリング期間の前半では、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオフし、第１の制御信号の反転信号により第２のスイッチ（ＳＷ２−ａ）はオンしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオンし、第２の制御信号の反転信号により第２のスイッチ（ＳＷ２−ｂ）はオフしている。第１のスイッチ（ＳＷ１−ａ）をオフすることによって、シフトレジスタ１５０の出力端子と奇数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１５０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１５０の駆動を停止させる。
【０１５２】
第２のスイッチ（ＳＷ２−ａ）はオンなので、電源端子２００３は奇数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２−ａ）をオンさせることによって、電位ＶＤＤが奇数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）の制御端子に入力される。電位ＶＤＤは、第１のラッチ回路（（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）の制御端子に入力された際、第１のラッチ回路（（ＬＡＴ１  １乃至ＬＡＴ１  ｍ）をデジタルビデオ信号の保持が可能な状態とするような電位にしておく。こうして、奇数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）に同時にデジタルビデオ信号を保持することができる。このとき、第１のスイッチ（ＳＷ１−ｂ）はオンしているので、偶数列のソース信号線に対応するシフトレジスタ１５０の出力信号（ＳＲｏｕｔ２、ＳＲｏｕｔ４、・・・・）は偶数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）の制御端子に入力される。シフトレジスタ１５０にはスタートパルスが入力されないので、シフトレジスタ１５０はサンプリングパルスを出力しない。よって、偶数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）には新たにデジタルビデオ信号は保持されない。よって、偶数列のソース信号線に対応するる第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）には１ラインサンプリング期間前にサンプリングされたデジタルビデオ信号が保持されている。
【０１５３】
１ラインサンプリング期間の後半では、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオンし、第１の制御信号の反転信号により第２のスイッチ（ＳＷ２−ａ）はオフしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオフし、第２の制御信号の反転信号により第２のスイッチ（ＳＷ２−ｂ）はオンしている。第１のスイッチ（ＳＷ１−ｂ）をオフすることによって、シフトレジスタ１５０の出力端子と偶数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）の制御端子とが非接続状態となる。この状態で、シフトレジスタ１５０に入力されるスタートパルスを停止させる。こうして、シフトレジスタ１５０の駆動を停止させる。
【０１５４】
第２のスイッチ（ＳＷ２−ｂ）はオンなので、電源端子２００３は偶数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）の制御端子と接続される。電源端子２００３には所定の電位ＶＤＤが与えられている。よって、第２のスイッチ（ＳＷ２−ｂ）をオンさせることによって、電位ＶＤＤが偶数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）の制御端子に入力される。こうして、偶数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  ２、ＬＡＴ１  ４、・・・）に同時にデジタルビデオ信号を保持することができる。このとき、第１のスイッチ（ＳＷ１−ａ）はオンしているので、奇数列のソース信号線に対応するシフトレジスタ１５０の出力信号（ＳＲｏｕｔ１、ＳＲｏｕｔ３、・・・・）は奇数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）の制御端子に入力される。シフトレジスタ１５０にはスタートパルスが入力されないので、シフトレジスタ１５０はサンプリングパルスを出力しない。よって、奇数列のソース信号線に対応する第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）には新たにデジタルビデオ信号は保持されない。よって、奇数列のソース信号線に対応するる第１のラッチ回路（ＬＡＴ１  １、ＬＡＴ１  ３、・・・）には１ラインサンプリング期間の前半でサンプリングされたデジタルビデオ信号が保持されている。
【０１５５】
１ラインサンプリング期間の前半と後半において、入力されるデジタルビデオ信号の極性を変えれば、ソースライン反転駆動を行うことができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１５６】
図１７及び図１８のタイミングチャートでは、図１８に示した省電力駆動時においてのみソースライン反転駆動を行う例について示した。しかし本発明はこれに限定されず、図１７に示した通常駆動時においてもソースライン反転駆動を行ってもよい。
【０１５７】
以上の動作によって、シフトレジスタ１５０を駆動させることなく、同じデジタルビデオ信号に対応したアナログ信号（但し、ソース信号線毎に極性が反転した信号）を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバの消費電力をシフトレジスタ１５０の動作に必要な分だけ小さくすることができる。
【０１５８】
その他の構成については、図１０に示したソースドライバと同様であるので、説明は省略する。
【０１５９】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１６０】
ソースドライバ制御回路については、第３の実施の形態において図２８（Ｃ）で説明した構成と同様である。しかし、本実施の形態のソースドライバ制御回路では、ビデオ信号がデジタルビデオ信号であり、当該デジタルビデオ信号の各ビットに対応した信号を複数の映像信号入力線に入力する点で異なる。
【０１６１】
（第７の実施の形態）
第７の実施の形態は、第３の駆動方法及び第７の回路構成に対応した実施の形態である。第７の実施の形態について、図１９、図２０及び図２１を用いて説明する。図１９は表示装置のソースドライバと当該ソースドライバの出力信号を選択的に複数のソース信号線に出力する切換回路の構成を示す図である。図２０及び図２１は図１９のソースドライバ及び切換回路の駆動方法を示すタイミングチャートである。
【０１６２】
図１９に示す本実施の形態の構成は、任意の構成のソースドライバ２００において、その出力部分に切換回路２７００を設けた構成である。本実施の形態は、線順次駆動、点順次駆動に関係なく、複数の画素のうち１行の画素全てに同じビデオ信号を入力する場合にソースドライバ２００を駆動させることなくソース信号線に当該ビデオ信号を書き込む構成である。図２０及び図２１では一例として、点順次駆動の場合のタイミングチャートを示している。また、ソースドライバ２００が出力するビデオ信号は、デジタルビデオ信号でもアナログビデオ信号でもよい。
【０１６３】
図２０を参照して通常駆動時について説明する。通常駆動時は、配線２７０１に入力される制御信号により第１のスイッチ（ＳＷ１）はオンし、制御信号の反転信号により第２のスイッチ（ＳＷ２）はオフしている。制御信号の反転はインバータ５００３によって行われる。第１のスイッチ（ＳＷ１）をオンすることにより、ソースドライバの出力端子（図中、ＳＤｏｕｔ  １乃至ＳＤｏｕｔ  ｍと表記）とソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）を接続させる。第２のスイッチ（ＳＷ２）をオフすることにより所定の電位に保たれた配線２７０２とソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）とを非接続状態とする。配線２７０２を出力信号線とも呼ぶ。ソースドライバ２００が有するシフトレジスタにスタートパルスを入力し、ソースドライバ２００は出力端子（ＳＤｏｕｔ  １乃至ＳＤｏｕｔ  ｍ）から順にビデオ信号を出力する。出力されたビデオ信号は、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力される。
【０１６４】
図２１を参照して省電力駆動時について説明する。省電力駆動時は、制御信号により第１のスイッチ（ＳＷ１）をオフし、制御信号の反転信号により第２のスイッチ（ＳＷ２）をオンしている。第１のスイッチ（ＳＷ１）をオフすることによって、ソースドライバ２００の出力端子とソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）とが非接続状態となる。この状態で、ソースドライバ２００が有するシフトレジスタに入力されるスタートパルスを停止させる。こうして、ソースドライバ２００の駆動を停止させる。第２のスイッチ（ＳＷ２）をオンすることによって、配線２７０２に与えられる所定の電位は、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に入力される。ここで、当該所定の電位を、１行の画素で等しいビデオ信号に対応するよう設定すれば、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）において、同じビデオ信号を同時に入力することができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１６５】
以上の動作によって、ソースドライバ２００を駆動させることなく、同じビデオ信号を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバ２００の動作に必要な分だけ消費電力を小さくすることができる。
【０１６６】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１６７】
本実施の形態において、切換回路２７００を制御する制御回路は、第１の実施の形態において図２８（Ａ）で説明したソースドライバ制御回路と同様の構成とすることができる。しかし、本実施の形態の切換回路２７００では、判定回路１９０３から出力される制御信号はソースドライバ２００ではなく切換回路２７００に入力する点、ビデオ信号に対応した出力信号を切換回路２７００の配線２７０２に入力する点で異なる。
【０１６８】
（第８の実施の形態）
第８の実施の形態は、第３の駆動方法及び第８の回路構成に対応した実施の形態である。第８の実施の形態について、図２２、図２３及び図２４を用いて説明する。図２２は表示装置のソースドライバ２１０と当該ソースドライバ２１０の出力信号を選択的に複数のソース信号線に出力する切換回路２８００の構成を示す図である。図２３及び図２４は図２２のソースドライバ２１０及び切換回路２８００の駆動方法を示すタイミングチャートである。図２２、図２３及び図２４において、図１９、図２０及び図２１と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１６９】
図２２に示す本実施の形態の構成は、任意の構成のソースドライバ２１０において、その出力部分に切換回路２８００を設けた構成である。本実施の形態は、線順次駆動、点順次駆動に関係なく、複数の画素のうち１行の画素全てに同じビデオ信号を入力する場合にソースドライバ２１０を駆動させることなくソース信号線に当該ビデオ信号を書き込む構成である。図２３及び図２４では一例として、点順次駆動の場合のタイミングチャートを示している。また、ソースドライバが出力するビデオ信号は、デジタルビデオ信号でもアナログビデオ信号でもよい。
【０１７０】
図２２に示す切換回路２８００では、図１９に示した切換回路２７００における配線２７０２のかわりに配線２８０２ａ及び配線２８０２ｂの２本の配線を設けている点に特徴がある。即ち、図２２に示す切換回路２８００では図１９に示した切換回路２７００に対して出力信号線に相当する配線を２本設けている点で異なる。第２のスイッチ（ＳＷ２）を介して、奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々は配線２８０２ａに接続し、偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々は配線２８０２ｂに接続する。
【０１７１】
図２３を参照して通常駆動時について説明する。通常駆動時は、配線２７０１に入力される制御信号により第１のスイッチ（ＳＷ１）はオンし、配線２７０１に入力される制御信号の反転信号により第２のスイッチ（ＳＷ２）はオフしている。制御信号の反転はインバータ５００３によって行われる。第１のスイッチ（ＳＷ１）をオンすることにより、ソースドライバ２１０の出力端子（図中、ＳＤｏｕｔ  １乃至ＳＤｏｕｔ  ｍと表記）とソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）を接続させる。第２のスイッチ（ＳＷ２）をオフすることにより所定の電位に保たれた配線２８０２ａまたは配線２８０２ｂとソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）とを非接続状態とする。ソースドライバ２１０が有するシフトレジスタにスタートパルスを入力し、ソースドライバ２１０は出力端子（ＳＤｏｕｔ  １乃至ＳＤｏｕｔ  ｍ）から順にビデオ信号を出力する。出力されたビデオ信号はソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力される。
【０１７２】
図２４を参照して省電力駆動時について説明する。省電力駆動時は、制御信号により第１のスイッチ（ＳＷ１）をオフし、制御信号の反転信号により第２のスイッチ（ＳＷ２）をオンしている。第１のスイッチ（ＳＷ１）をオフすることによって、ソースドライバ２１０の出力端子とソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）とが非接続状態となる。この状態で、ソースドライバ２１０が有するシフトレジスタに入力されるスタートパルスを停止させる。こうして、ソースドライバ２１０の駆動を停止させる。第２のスイッチ（ＳＷ２）をオンすることによって、配線２８０２ａに与えられる第１の所定の電位は奇数列のソース信号線に同時に入力され、配線２８０２ｂに与えられる第２の所定の電位は偶数列のソース信号線に同時に入力される。第２の所定の電位を第１の所定の電位の極性が反転した電位とし、第１の所定の電位を１行の画素で等しいビデオ信号に対応するよう設定すれば、全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）において、同じビデオ信号を同時に入力し、且つソースライン反転駆動を行うことができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１７３】
以上の動作によって、ソースドライバ２１０を駆動させることなく、同じビデオ信号を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に同時に出力することができる。そのため、ソースドライバ２１０の動作に必要な分だけ消費電力を小さくすることができる。
【０１７４】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１７５】
本実施の形態において、切換回路２８００を制御する制御回路は、第２の実施の形態において図２８（Ｂ）で説明したソースドライバ制御回路と同様の構成とすることができる。しかし、本実施の形態の切換回路２８００では、判定回路１９０３から出力される制御信号はソースドライバではなく切換回路２８００に入力する点、ビデオ信号に対応した出力信号を切換回路２８００の配線２８０２ａ及び配線２８０２ｂに入力する点で異なる。
【０１７６】
（第９の実施の形態）
第９の実施の形態は、第３の駆動方法及び第９の回路構成に対応した実施の形態である。第９の実施の形態について、図２５、図２６及び図２７を用いて説明する。図２５は表示装置のソースドライバ２２０と当該ソースドライバ２２０の出力信号を選択的に複数のソース信号線に出力する切換回路２９００の構成を示す図である。図２６及び図２７は図２５のソースドライバ２２０及び切換回路２９００の駆動方法を示すタイミングチャートである。図２５、図２６及び図２７において、図１９、図２０及び図２１と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１７７】
図２５に示す本実施の形態の構成は、任意の構成のソースドライバ２２０において、その出力部分に切換回路２９００を設けた構成である。本実施の形態は、線順次駆動、点順次駆動に関係なく、複数の画素のうち１行の画素全てに同じビデオ信号を入力する場合にソースドライバ２２０を駆動させることなくソース信号線に当該ビデオ信号を書き込む構成である。図２６及び図２７では一例として、点順次駆動の場合のタイミングチャートを示している。また、ソースドライバ２２０が出力するビデオ信号は、デジタルビデオ信号でもアナログビデオ信号でもよい。
【０１７８】
図２５に示す切換回路２９００では、図１９に示した切換回路２７００における制御信号が入力される配線２７０１のかわりに配線２９０１ａ及び配線２９０１ｂの２本の配線を設けている点に特徴がある。
【０１７９】
奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々に対応する第１のスイッチ（ＳＷ１−ａ）の制御端子は、配線２９０１ａに入力された第１の制御信号が入力される。奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・・）各々に対応する第２のスイッチ（ＳＷ２−ａ）の制御端子は、配線２９０１ａに入力された第１の制御信号の反転信号が入力される。第１の制御信号の反転はインバータ５００３ａによって行われる。偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々に対応する第１のスイッチ（ＳＷ１−ｂ）の制御端子は、配線２９０１ｂに入力された第２の制御信号が入力される。偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・・）各々に対応する第２のスイッチ（ＳＷ２−ｂ）の制御端子は、配線２９０１ｂに入力された第２の制御信号の反転信号が入力される。第２の制御信号の反転はインバータ５００３ｂによって行われる。第１のスイッチ（ＳＷ１−ａ）と第２のスイッチ（ＳＷ２−ａ）とでは一方がオンのとき他方はオフである。第１のスイッチ（ＳＷ１−ｂ）と第２のスイッチ（ＳＷ２−ｂ）とでは一方がオンのとき他方はオフである。また、ソースライン反転駆動を行う場合、第１のスイッチ（ＳＷ１−ａ）がオンのとき第１のスイッチ（ＳＷ１−ｂ）はオフとなり、第１のスイッチ（ＳＷ１−ａ）がオフのとき第１のスイッチ（ＳＷ１−ｂ）はオンとなる。
【０１８０】
図２６を参照して通常駆動時について説明する。通常駆動時は、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオンし、第１の制御信号の反転信号により第２のスイッチ（ＳＷ２−ａ）はオフしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオンし、第２の制御信号の反転信号により第２のスイッチ（ＳＷ２−ｂ）はオフしている。ソースドライバ２２０が有するシフトレジスタにスタートパルスを入力し、ソースドライバ２２０は出力端子（ＳＤｏｕｔ  １乃至ＳＤｏｕｔ  ｍ）から順にビデオ信号を出力する。出力されたビデオ信号は、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力される。
【０１８１】
図２７を参照して省電力駆動時について説明する。１ライン期間を前半と後半にわけ、前半または後半の一方において奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・）にビデオ信号を出力し、他方において偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・）にビデオ信号を出力する。１ライン期間の前半と後半において、配線２９０１ａに入力されるビデオ信号と配線２９０１ｂに入力されるビデオ信号との極性を変えれば、ソースライン反転駆動を行うことができる。本実施の形態では、１ライン期間の前半において奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・）にビデオ信号を出力し、後半において偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・）にビデオ信号を出力する例について説明する。
【０１８２】
１ライン期間の前半では、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオフし、第１の制御信号の反転信号により第２のスイッチ（ＳＷ２−ａ）はオンしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオンし、第２の制御信号の反転信号により第２のスイッチ（ＳＷ２−ｂ）はオフしている。第１のスイッチ（ＳＷ１−ａ）をオフすることによって、ソースドライバ２２０の出力端子と奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・）とが非接続状態となる。この状態で、ソースドライバ２２０が有するシフトレジスタに入力されるスタートパルスを停止させる。こうして、ソースドライバ２２０の駆動を停止させる。
【０１８３】
第２のスイッチ（ＳＷ２−ａ）はオンなので、配線２７０２は奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・）と接続される。配線２７０２に与えられる所定の電位は奇数列のソース信号線に同時に入力される。当該所定の電位を１行の画素で等しいビデオ信号に対応するよう設定すれば、奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・）において、同じビデオ信号を同時に入力することができる。
【０１８４】
このとき、第１のスイッチ（ＳＷ１−ｂ）はオンしているので、偶数列のソース信号線に対応する出力端子から出力される信号（ＳＤｏｕｔ  ２、ＳＤｏｕｔ  ４、・・・）は偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・）に入力される。ソースドライバ２２０の有するシフトレジスタにはスタートパルスが入力されないので、当該シフトレジスタはサンプリングパルスを出力しない。よって、偶数列のソース信号線には新たにビデオ信号は出力されない。
【０１８５】
１ライン期間の後半では、第１の制御信号により第１のスイッチ（ＳＷ１−ａ）はオンし、第１の制御信号の反転信号により第２のスイッチ（ＳＷ２−ａ）はオフしている。第２の制御信号により第１のスイッチ（ＳＷ１−ｂ）はオフし、第２の制御信号の反転信号により第２のスイッチ（ＳＷ２−ｂ）はオンしている。第１のスイッチ（ＳＷ１−ｂ）をオフすることによって、ソースドライバ２２０の出力端子と偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・）とが非接続状態となる。この状態で、ソースドライバ２２０が有するシフトレジスタに入力されるスタートパルスを停止させる。こうして、ソースドライバ２２０の駆動を停止させる。
【０１８６】
第２のスイッチ（ＳＷ２−ｂ）はオンなので、配線２７０２は偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・）と接続される。配線２７０２に与えられる所定の電位は偶数列のソース信号線に同時に入力される。当該所定の電位を１行の画素で等しいビデオ信号に対応するよう設定すれば、偶数列のソース信号線（ＳＬｉｎｅ  ２、ＳＬｉｎｅ  ４、・・・）において、同じビデオ信号を同時に入力することができる。
【０１８７】
このとき、第１のスイッチ（ＳＷ１−ａ）はオンしているので、奇数列のソース信号線に対応する出力端子から出力される信号（ＳＤｏｕｔ  １、ＳＤｏｕｔ  ３、・・・）は奇数列のソース信号線（ＳＬｉｎｅ  １、ＳＬｉｎｅ  ３、・・・）に入力される。ソースドライバ２２０の有するシフトレジスタにはスタートパルスが入力されないので、当該シフトレジスタはサンプリングパルスを出力しない。よって、奇数列のソース信号線には新たにビデオ信号は出力されない。
【０１８８】
１ライン期間の前半と後半において、、配線２７０２に入力される所定の電位の極性を変えれば、ソースライン反転駆動を行うことができる。なお、ソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に信号を出力する期間は、任意の長さに設定することができる。
【０１８９】
図２６及び図２７のタイミングチャートでは、図２７に示した省電力駆動時においてのみソースライン反転駆動を行う例について示した。しかし本発明はこれに限定されず、図２６に示した通常駆動時においてもソースライン反転駆動を行ってもよい。
【０１９０】
以上の動作によって、ソースドライバ２２０を駆動させることなく、同じビデオ信号を全てのソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に出力することができる。そのため、ソースドライバ２２０の動作に必要な分だけ消費電力を小さくすることができる。
【０１９１】
上述のとおりの通常駆動または省電力駆動によってソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に入力されたビデオ信号は、表示装置の有する複数の画素の１行に入力される。同様に複数の画素の全ての行に対して、通常駆動または省電力駆動によってビデオ信号を入力し、複数の画素は表示を行う。
【０１９２】
本実施の形態において、切換回路２９００を制御する制御回路は、第３の実施の形態において図２８（Ｃ）で説明したソースドライバ制御回路と同様の構成とすることができる。しかし、本実施の形態の切換回路２９００では、判定回路１９０７から出力される第１の制御信号及び第２の制御信号はソースドライバ２２０ではなく切換回路２９００に入力する点、ビデオ信号に対応した出力信号を切換回路２９００の配線２７０２に入力する点で異なる。
【０１９３】
（第１０の実施の形態）
第１０の実施の形態では、複数の画素が形成されたパネルの例について図２９を用いて説明する。図２９（Ａ）において、パネル１０１は、マトリクス状に配置された複数の画素５００よりなる画素部５０１を有する。画素部５０１は、画素５００毎に薄膜トランジスタ等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。画素５００の表示媒体として、エレクトロルミネッセンス素子等の発光素子を設けても良いし、液晶素子を設けても良い。
【０１９４】
なお、図２９（Ｂ）に示すように、画素部５０１が形成された基板と同じ基板上に画素部５０１を駆動する駆動回路を設けても良い。図２９（Ｂ）において図２９（Ａ）と同じ部分は同じ符号を用いて示し説明は省略する。図２９（Ｂ）では、駆動回路としてソースドライバ５０３及びゲートドライバ５０４を示した。なおこれに限定されず、ソースドライバ５０３、ゲートドライバ５０４の他に更に駆動回路を設けても良い。駆動回路は、別基板上に形成され画素部５０１が形成された基板上に実装されていても良い。例えば、画素部５０１はガラス基板上に薄膜トランジスタを用いて形成し、駆動回路は単結晶基板上に形成しそのＩＣチップをＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）によって当該ガラス基板上に接続してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏ  Ｂｏｎｄｉｎｇ）によって当該ガラス基板上に接続してもよいし、プリント基板を用いて当該ガラス基板と接続してもよい。
【０１９５】
また、駆動回路は、画素部５０１が形成された基板と同一基板上に画素５００の有する薄膜トランジスタと同じ工程で形成された薄膜トランジスタを用いて形成されていても良い。薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていてもよいし非晶質半導体で形成されていても良い。
【０１９６】
本実施の形態は、第１の実施の形態乃至第９の実施の形態と自由に組み合わせて実施することが可能である。
【０１９７】
（第１１の実施の形態）
図３０（Ａ）に、図２９（Ａ）や図２９（Ｂ）で示した画素部５０１の構成例（以下、第１の画素構成という）を示す。画素部５０１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線Ｇ１乃至Ｇｑ（ｑは自然数）と、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差部毎に設けられた画素６００とを有する。
【０１９８】
図３０（Ａ）の画素６００の構成を図３０（Ｂ）に示す。図３０（Ｂ）では、複数のソース信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６００を示す。画素６００は、第１のトランジスタ６０１と、第２のトランジスタ６０２と、容量素子６０３と、発光素子６０４とを有する。なお、本実施の形態では、発光素子６０４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子６０３として、第２のトランジスタ６０２の寄生容量等を積極的に利用してもよい。第１のトランジスタ６０１及び第２のトランジスタ６０２は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素６００を構成するトランジスタとして、薄膜トランジスタを用いることができる。
【０１９９】
第１のトランジスタ６０１のゲートは走査線Ｇｙに接続され、第１のトランジスタ６０１のソース及びドレインの一方はソース信号線Ｓｘに接続され、他方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続される。容量素子６０３の他方の電極は、電位Ｖ３が与えられる端子６０５に接続される。第２のトランジスタ６０２のソース及びドレインの一方は発光素子６０４の一方の電極に接続され、他方は電位Ｖ２が与えられる端子６０６に接続される。発光素子６０４の他方の電極は、電位Ｖ１が与えられる端子６０７に接続される。
【０２００】
図３０（Ａ）及び図３０（Ｂ）に示した画素部５０１の表示方法について説明する。
【０２０１】
複数の走査線Ｇ１乃至Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数のソース信号線Ｓ１乃至Ｓｐ全てに画像信号を入力する。こうして、画素部５０１の１行の画素に画像信号を入力する。複数の走査線Ｇ１乃至Ｇｑを順に選択し同様の動作を行って、画素部５０１の全ての画素６００に画像信号を入力する。
【０２０２】
複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙが選択され、複数のソース信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘから画像信号が入力された画素６００の動作について説明する。走査線Ｇｙが選択されると、第１のトランジスタ６０１がオン状態となる。トランジスタのオン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ６０１がオン状態となると、ソース信号線Ｓｘに入力された画像信号は、第１のトランジスタ６０１を介して第２のトランジスタ６０２のゲートに入力される。第２のトランジスタ６０２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジスタ６０２のオン状態が選択されると、第２のトランジスタ６０２のドレイン電流が発光素子６０４に流れ、発光素子６０４は発光する。
【０２０３】
電位Ｖ２と電位Ｖ３とは、第２のトランジスタ６０２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ２と電位Ｖ３とを同じ電位としてもよい。電位Ｖ２と電位Ｖ３とを同じ電位とする場合は、端子６０５と端子６０６とを同じ配線に接続しても良い。電位Ｖ１と電位Ｖ２とは、発光素子６０４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子６０４に電流を流し、発光素子６０４を発光させる。
【０２０４】
本実施の形態は、第１の実施の形態乃至第１０の実施の形態と自由に組み合わせて実施することが可能である。
【０２０５】
（第１２の実施の形態）
図３１（Ａ）に、図２９（Ａ）や図２９（Ｂ）で示した画素部５０１の構成例を示す。図３１（Ａ）では、第１１の実施の形態で示した第１の画素構成とは異なる例（以下、第２の画素構成という）を示す。画素部５０１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線Ｇ１乃至Ｇｑ（ｑは自然数）及び複数の走査線Ｒ１乃至Ｒｑと、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差部毎に設けられた画素７００とを有する。
【０２０６】
図３１（Ａ）の画素７００の構成を図３１（Ｂ）に示す。図３１（Ｂ）では、複数のソース信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ１乃至Ｒｑのうちの１本Ｒｙとの交差部に形成された画素７００を示す。なお、図３１（Ｂ）に示す構成の画素において、図３０（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図３１（Ｂ）では、図３０（Ｂ）で示した画素６００において、第３のトランジスタ７０１とを有する点で異なる。第３のトランジスタ７０１は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素７００を構成するトランジスタとして、薄膜トランジスタを用いることができる。
【０２０７】
第３のトランジスタ７０１のゲートは走査線Ｒｙに接続され、第３のトランジスタ７０１のソース及びドレインの一方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続され、他方は電位Ｖ４が与えられる端子７０２に接続される。
【０２０８】
図３１（Ａ）及び図３１（Ｂ）に示した画素部５０１の表示方法について説明する。
【０２０９】
発光素子６０４を発光させる方法は、第１１の実施の形態で説明した方法と同じである。図３１（Ａ）及び図３１（Ｂ）で示す構成の画素では、走査線Ｒｙ及び第３のトランジスタ７０１を有することによって、ソース信号線Ｓｘから入力される画像信号に関わらず、画素７００の発光素子６０４を非発光とすることができる点に特徴がある。走査線Ｒｙに入力される信号によって、画素７００の発光素子６０４が発光する時間を設定することができる。こうして、走査線Ｇ１乃至Ｇｑを順に選択し全ての走査線Ｇ１乃至Ｇｑを選択する期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現することができる。
【０２１０】
電位Ｖ４は、第３のトランジスタ７０１がオン状態となった際に第２のトランジスタ６０２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７０１がオン状態となった際に、電位Ｖ３と同じ電位になるように電位Ｖ４を設定することができる。電位Ｖ３と電位Ｖ４とを同じ電位とすることによって、容量素子６０３に保持された電荷を放電し、第２のトランジスタ６０２のソースとゲート間の電圧をゼロとして第２のトランジスタ６０２をオフ状態とすることができる。なお、電位Ｖ３と電位Ｖ４とを同じ電位とする場合は、端子６０５と端子７０２とを同じ配線に接続しても良い。
【０２１１】
なお、第３のトランジスタ７０１は、図３１（Ｂ）に示した配置に限定されない。例えば、第２のトランジスタ６０２と直列に第３のトランジスタ７０１を配置してもよい。この構成では、走査線Ｒｙに入力される信号により、第３のトランジスタ７０１をオフ状態にすることによって、発光素子６０４に流れる電流を遮断し、発光素子６０４を非発光とすることができる。
【０２１２】
図３１（Ｂ）で示した第３のトランジスタ７０１の代わりにダイオードを用いることもできる。第３のトランジスタ７０１の代わりにダイオードを用いた画素の構成を図３１（Ｃ）に示す。なお、図３１（Ｃ）において図３１（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード７７１の一方の電極は走査線Ｒｙに接続され、他方の電極は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続されている。
【０２１３】
ダイオード７７１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６０２をｐチャネル型のトランジスタとする。ダイオード７７１の一方の電極の電位を上昇させることによって、第２のトランジスタ６０２のゲートの電位を上昇させ、第２のトランジスタ６０２をオフ状態とすることができる。
【０２１４】
図３１（Ｃ）では、ダイオード７７１は、走査線Ｒｙに接続された一方の電極から第２のトランジスタ６０２のゲートに接続された他方の電極に電流を流すとし、第２のトランジスタ６０２をｐチャネル型のトランジスタとした構成を示したがこれに限定されない。ダイオード７７１は、第２のトランジスタ６０２のゲートに接続された他方の電極から第３の走査線Ｒｙに接続された一方の電極に電流を流すとし、第２のトランジスタ６０２をｎチャネル型のトランジスタとした構成としてもよい。第２のトランジスタ６０２がｎチャネル型のトランジスタのときは、ダイオード７７１の一方の電極の電位を下降させることによって、第２のトランジスタ６０２のゲートの電位を下降させ、第２のトランジスタ６０２をオフ状態とすることができる。
【０２１５】
ダイオード７７１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すものとする。ダイオード接続されたトランジスタとしては、ｐチャネル型のトランジスタを用いても良いしｎチャネル型のトランジスタを用いても良い。
【０２１６】
本実施の形態は、第１の実施の形態乃至第１１の実施の形態と自由に組み合わせて実施することが可能である。
【０２１７】
（第１３の実施の形態）
図３６（Ａ）に、図２９（Ａ）や図２９（Ｂ）で示した画素部５０１の構成例（以下、第３の画素構成という）を示す。画素部５０１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線Ｇ１乃至Ｇｑ（ｑは自然数）と、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差部毎に設けられた画素６００とを有する。
【０２１８】
図３６（Ａ）の画素６００の構成を図３６（Ｂ）に示す。図３６（Ｂ）では、複数のソース信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６００を示す。また、各行に対応して容量線Ｃ０が設けられている。画素６００は、トランジスタ４６０１と、液晶素子４６０２と、容量素子４６０３とを有する。トランジスタ４６０１は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素６００を構成するトランジスタとして、薄膜トランジスタを用いることができる。
【０２１９】
トランジスタ４６０１のゲートは走査線Ｇｙに接続され、トランジスタ４６０１のソース及びドレインの一方はソース信号線Ｓｘに接続され、他方は液晶素子４６０２の一方の電極及び容量素子４６０３の一方の電極に接続される。液晶素子４６０２の他方の電極は、電位Ｖ０が与えられる端子４６０４に接続される。容量素子４６０３の他方の電極は、容量線Ｃ０に接続される。容量線Ｃ０には、端子４６０４に与えられる電位Ｖ０と同じ電位が与えられる。
【０２２０】
図３６（Ａ）及び図３６（Ｂ）に示した画素部５０１の表示方法について説明する。
【０２２１】
複数の走査線Ｇ１乃至Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数のソース信号線Ｓ１乃至Ｓｐ全てに画像信号を入力する。こうして、画素部５０１の１行の画素に画像信号を入力する。複数の走査線Ｇ１乃至Ｇｑを順に選択し同様の動作を行って、画素部５０１の全ての画素６００に画像信号を入力する。
【０２２２】
複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙが選択され、複数のソース信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘから画像信号が入力された画素６００の動作について説明する。走査線Ｇｙが選択されると、トランジスタ４６０１がオン状態となる。トランジスタのオン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソースとドレインが非導通状態であることを言うものとする。トランジスタ４６０１がオン状態となると、ソース信号線Ｓｘに入力された画像信号は、トランジスタ４６０１を介して液晶素子４６０２の一方の電極及び容量素子４６０３の一方の電極に入力される。こうして、液晶素子４６０２の一対の電極間に電圧（入力された画像信号の電位と端子４６０４の電位Ｖ０の電位差に相当）が印加され、液晶素子４６０２の透過率が変化する。
【０２２３】
本実施の形態は、第１の実施の形態乃至第１０の実施の形態と自由に組み合わせて実施することが可能である。
（第１４の実施の形態）
本発明の表示装置におけるソースドライバの一部のレイアウトの例を示す。図１に示した回路図のソースドライバの一部のレイアウトを例を図４１に示す。
【０２２４】
ソースドライバには、トランジスタ４１０１、トランジスタ４１０２、トランジスタ４１０３、トランジスタ４１０４、トランジスタ４１０５、トランジスタ４１０６が配置されている。トランジスタ４１０１は、図１の第１のスイッチＳＷ１に対応する。トランジスタ４１０２は、図１の第２のスイッチＳＷ２に対応する。トランジスタ４１０３とトランジスタ４１０４とで図１のインバータ５００１を構成する。トランジスタ４１０５とトランジスタ４１０６とはアナログスイッチを構成しており、このアナログスイッチは図１の第３のスイッチ（ＡＳＷ  １乃至ＡＳＷ  ｍ）に対応する。
【０２２５】
図４１のソースドライバの接続関係について説明する。なお、トランジスタにおいて、ソース及びドレインの一方を第１端子と呼び、他方を第２端子と呼ぶ。トランジスタ４１０１の第１端子が入力端子４１０７に接続され、第２端子がトランジスタ４１０２の第２端子、トランジスタ４１０３の第２端子、トランジスタ４１０４の第２端子、及びトランジスタ４１０６のゲートに接続されている。トランジスタ４１０１のゲートが配線４１０８に接続されている。トランジスタ４１０２の第１端子が配線４１１０に接続され、ゲートが配線４１０９に接続されている。トランジスタ４１０３の第１端子が配線４１１０に接続され、第２端子がトランジスタ４１０４の第２端子、及びトランジスタ４１０５のゲートに接続されている。トランジスタ４１０４の第１端子が配線４１１１に接続されている。トランジスタ４１０５の第１端子が配線４１１２に接続され、第２端子がトランジスタ４１０６の第２端子、及び出力端子４１１３に接続されている。トランジスタ４１０６の第１端子が配線４１１２に接続されている。
【０２２６】
なお、入力端子４１０７は、図１のシフトレジスタ１００の出力端子に接続されている。配線４１０８は、図１の配線２００１に対応する。配線４１０９は、図１においてインバータ５００２を介して配線２００１と接続される配線に対応する。配線４１１０は図１の電源端子２００３に対応する。更に、図４１では、配線４１１０は図１のインバータ５００１の高電源電位を供給する配線としても機能する。配線４１１１は、図１のインバータ５００１の低電源電位を供給する配線として機能する。配線４１１２は、図１の配線２００２に対応する。出力端子４１１３は、図１のソース信号線（ＳＬｉｎｅ  １乃至ＳＬｉｎｅ  ｍ）に接続される。
【０２２７】
ソースドライバを構成するトランジスタがトップゲート構造の場合は、絶縁表面上に、半導体層４１１４、ゲート絶縁膜、ゲート電極として機能する配線４１１５、層間絶縁膜、ソース電極及びドレイン電極として機能する配線４１１６の順で形成される。ソースドライバを構成するトランジスタがボトムゲート構造の場合は、絶縁表面上に、ゲート電極として機能する配線４１１５、ゲート絶縁膜、半導体層４１１４、層間絶縁膜、ソース電極及びドレイン電極として機能する配線４１１６の順で膜が形成される。なお、トップゲート構造の場合もボトムゲート構造の場合も、コンタクトホール４１１７によって半導体層４１１４と配線４１１６とが接続される。
【０２２８】
なお、トランジスタ４１０１はｐチャネル型でも、ｎチャネル型でもよい。トランジスタ４１０２はｐチャネル型でも、ｎチャネル型でもよい。トランジスタ４１０３はｐチャネル型であり、トランジスタ４１０４はｎチャネル型である。トランジスタ４１０５はｐチャネル型でも、ｎチャネル型でもよい。トランジスタ４１０６は、トランジスタ４１０５がｐチャネル型であればｎチャネル型とし、トランジスタ４１０５がｎチャネル型であればｐチャネル型とする。
【０２２９】
なお、配線４１１０の配線幅を配線４１１１の配線幅より大きくしてもよい。通常駆動から省電力駆動に切り替わるとき、全てのトランジスタ４１０２がオンするため配線４１１０には大きな瞬間電流が流れる。配線４１１０の配線幅を配線４１１１の配線幅よりも大きくすることによって、配線４１１０の配線抵抗を減らし、通常駆動から省電力駆動に切り替えを良好に行うことができる。
【０２３０】
また、配線４１１２とシフトレジスタ１００の間に配線４１１１を配置する。こうして、配線４１１１を遮蔽材として機能させ、配線４１１２に供給されているビデオ信号の電位の変動の影響をシフトレジスタ１００に与えないようにすることができる。
【０２３１】
なお、本実施の形態で述べた内容は、第１の実施の形態乃至第１３の実施の形態で述べた内容と自由に組み合わせて実施することができる。
【実施例１】
【０２３２】
本実施例では、画素を実際に作製した例について説明する。図３２（Ａ）及び図３２（Ｂ）は、第１１の実施の形態乃至第１２の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例を示す。
【０２３３】
図３２（Ａ）及び図３２（Ｂ）において、１０００は基板、１００１は下地膜、１００２は半導体層、１１０２は半導体層、１００３は第１の絶縁膜、１００４はゲート電極、１１０４は電極、１００５は第２の絶縁膜、１００６は電極、１００７は第１の電極、１００８は第３の絶縁膜、１００９は発光層、１０１０は第２の電極である。１１００はＴＦＴ、１０１１は発光素子、１１０１は容量素子である。図３２では、画素を構成する素子として、ＴＦＴ１１００と、容量素子１１０１とを代表で示した。図３２（Ａ）の構成について説明する。
【０２３４】
基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。
【０２３５】
下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散しＴＦＴ１１００の特性に悪影響をおよぼすのを防ぐことができる。図３２では、下地膜１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜１００１を必ずしも設ける必要はない。
【０２３６】
半導体層１００２及び半導体層１１０２としては、所定の形状に加工された結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域（ＬＤＤ領域）を有していてもよい。半導体層１１０２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。
【０２３７】
第１の絶縁膜１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。
【０２３８】
なお、第１の絶縁膜１００３として水素を含む膜を用い、半導体層１００２を水素化してもよい。
【０２３９】
ゲート電極１００４及び電極１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物を用いることができる。更に、これらの単層または積層構造を用いることができる。
【０２４０】
ＴＦＴ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１の絶縁膜１００３とによって構成される。図３２では、画素を構成するＴＦＴとして、発光素子１０１１の第１の電極１００７に接続されたＴＦＴ１１００のみを示したが、複数のＴＦＴを有する構成としてもよい。また、本実施例では、ＴＦＴ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。
【０２４１】
容量素子１１０１は、第１の絶縁膜１００３を誘電体とし、第１の絶縁膜１００３を挟んで対向する半導体層１１０２と電極１１０４とを一対の電極として構成される。なお、図３２では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の半導体層１００２と同時に形成される半導体層１１０２とし、他方の電極をＴＦＴ１１００のゲート電極１００４と同時に形成される電極１１０４とした例を示したが、この構成に限定されない。
【０２４２】
第２の絶縁膜１００５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により形成された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
【０２４３】
また、第２の絶縁膜１００５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基としてフルオロ基を用いてもよい。または置換基として少なくとも水素を含む有機基とフルオロ基とを用いてもよい。
【０２４４】
なお、第２の絶縁膜１００５の表面を高密度プラズマによって処理し、窒化させてもよい。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては電子密度が１０１１ｃｍ−３以上かつ電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。高密度プラズマ処理の際、基板１０００は３５０℃から４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を発生するアンテナから基板１０００までの距離を２０ｍｍ以上８０ｍｍ以下（好ましくは２０ｍｍ以上６０ｍｍ以下）とする。
【０２４５】
窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ）と希ガス雰囲気下、またはＮＨ３と希ガス雰囲気下において、上記高密度プラズマ処理を行い第２の絶縁膜１００５表面を窒化する。高密度プラズマにより窒化処理により形成された第２の絶縁膜１００５表面にはＨや、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜１００５として酸化シリコン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、ＴＦＴ１１００の半導体層１００２の水素化を行ってもよい。なお当該水素化処理は、前述した第１の絶縁膜１００３中の水素を用いた水素化処理と組み合わせてもよい。
【０２４６】
なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、第２の絶縁膜１００５としてもよい。
【０２４７】
電極１００６としては、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素、またはＡｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素を複数含む合金を用いることができる。更に、これらの単層または積層構造を用いることができる。
【０２４８】
第１の電極１００７及び第２の電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
【０２４９】
また、発光素子は、直流電圧を印加することによって発光する発光素子（以下、直流駆動発光素子という）と、交流電圧を印加することによって発光する発光素子（以下、交流駆動発光素子という）に分けられる。
【０２５０】
直流駆動発光素子では、発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。
【０２５１】
正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
【０２５２】
ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。
【０２５３】
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。
【０２５４】
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定されることはない。
【０２５５】
直流駆動発光素子では、発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。
【０２５６】
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
【０２５７】
第１の電極１００７及び第２の電極１０１０の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
【０２５８】
第３の絶縁膜１００８としては、第２の絶縁膜１００５と同様の材料を用いて形成することができる。第３の絶縁膜１００８は、第１の電極１００７の端部を覆うように第１の電極１００７の周辺に形成され、隣り合う画素において発光層１００９を分離する機能を有する。
【０２５９】
発光層１００９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、低分子系のいずれの材料も用いることが可能である。
【０２６０】
発光素子１０１１は、発光層１００９と、発光層１００９を介して重なる第１の電極１００７及び第２の電極１０１０とによって構成される。第１の電極１００７及び第２の電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１１は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
【０２６１】
一方、交流駆動発光素子は、一対の電極間に２つの絶縁膜で挟まれた発光層を有する絶縁二重構造を有しており、一対の電極の間に交流電圧を印加することにより発光が得られる。交流駆動発光素子において、発光層は、ＺｎＳ、ＳｒＳ、ＢａＡｌ２Ｓ４などを用いることができる。発光層を挟む絶縁膜は、Ｔａ２Ｏ５、ＳｉＯ２＿、Ｙ＿２Ｏ＿３、ＢａＴｉＯ３、ＳｒＴｉＯ＿３、窒化珪素などを用いることができる。
【０２６２】
図３２（Ｂ）の構成について説明する。なお、図３２（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２６３】
図３２（Ｂ）は、図３２（Ａ）において、第２の絶縁膜１００５と第３の絶縁膜１００８の間に絶縁膜１１０８を有する構成である。電極１００６と第１の電極１００７とは、絶縁膜１１０８に設けられたコンタクトホールにおいて、電極１１０６によって接続されている。
【０２６４】
なお、電極１１０６は、必ずしも必要ではない。つまり、第１の電極１００７は、電極１１０６を介さずに電極１００６に直接接続されていてもよい。こうして、電極１１０６を形成するための工程数を減らすことができ、コストを低減することができる。
【０２６５】
また、電極１１０６を介さず第１の電極１００７を電極１００６に直接接続する場合、第１の電極１００７の材料や作製方法によっては、第１の電極１００７の被覆性が悪化し断線することがある。このような場合は、図３２（Ｂ）のように、絶縁膜１１０８に設けられたコンタクトホールにおいて、電極１１０６によって電極１００６と第１の電極１００７とを接続したほうが有利である。
【０２６６】
絶縁膜１１０８は、第２の絶縁膜１００５と同様の構成とすることができる。電極１１０６は、電極１００６と同様の構成とすることができる。
【０２６７】
本実施例は、発明を実施する最良の形態と自由に組み合わせて実施することができる。
【実施例２】
【０２６８】
本実施例では、画素を実際に作製した例について説明する。図３７は、第１１の実施の形態乃至第１２の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例を示す。なお、実施例１に示した図３２と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２６９】
図３７で示した画素は、実施例１において図３２（Ａ）で示した構成において、ＴＦＴ１１００と容量素子１１０１の構成が異なる。ＴＦＴ１１００としてボトムゲート型のＴＦＴを用いた例である。ＴＦＴ１１００は、ゲート電極２７０３と、チャネル形成領域２７０６、ＬＤＤ領域２７０７及び不純物領域２７０８を有する半導体層と、ゲート電極２７０３と、当該半導体層との間の第１の絶縁膜２７０５とによって構成される。第１の絶縁膜２７０５はＴＦＴ１１００のゲート絶縁膜として機能する。不純物領域２７０８はＴＦＴ１１００のソース領域及びドレイン領域となる。
【０２７０】
容量素子１１０１は、第１の絶縁膜２７０５を誘電体とし、第１の絶縁膜２７０５を挟んで対向する半導体層と電極２７０４とを一対の電極として構成される。当該半導体層は、チャネル形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する。なお、図３７では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の活性層となる半導体層と同時に形成される半導体層とし、他方の電極をＴＦＴ１１００のゲート電極２７０３と同時に形成される電極２７０４とした例を示したが、この構成に限定されない。
【０２７１】
チャネル形成領域２７０６、ＬＤＤ領域２７０７及び不純物領域２７０８を有する半導体層や、チャネル形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する半導体層としては、図３２における半導体層１００２や半導体層１１０２と同様の材料を用いることができる。第１の絶縁膜２７０５としては、図３２における第１の絶縁膜１００３と同様の材料を用いることができる。ゲート電極２７０３や電極２７０４としては、図３２におけるゲート電極１００４と同様の材料を用いることができる。
【０２７２】
チャネル形成領域２７０６及びチャネル形成領域２７０９は導電型を付与する不純物元素が添加されていてもよい。
【０２７３】
本実施例は、発明を実施する最良の形態、実施例１と自由に組み合わせて実施することができる。
【実施例３】
【０２７４】
本実施例では、画素を実際に作製した例について説明する。図３８は、第１１の実施の形態乃至第１２の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例を示す。なお、実施例１に示した図３２と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２７５】
図３８（Ａ）及び図３８（Ｂ）で示した画素は、実施例１において図３２（Ａ）で示した構成において、ＴＦＴ１１００と容量素子１１０１の構成が異なる。図３８（Ａ）は、ＴＦＴ１１００としてボトムゲート型でチャネルエッチ構造のＴＦＴを用いた例である。図３８（Ｂ）は、ＴＦＴ１１００としてボトムゲート型でチャネル保護構造のＴＦＴを用いた例である。図３８（Ｂ）に示したチャネル保護構造のＴＦＴ１１００は、図３８（Ａ）に示したチャネルエッチ構造のＴＦＴ１１００において半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なる。
【０２７６】
図３８（Ａ）及び図３８（Ｂ）において、ＴＦＴ１１００は、ゲート電極２９０３と、ゲート電極２９０３上の第１の絶縁膜２９０５と、第１の絶縁膜２９０５上の半導体層２９０６と、半導体層２９０６上のＮ型半導体層２９０８及びＮ型半導体層２９０９とによって構成される。第１の絶縁膜２９０５はＴＦＴ１１００のゲート絶縁膜として機能する。Ｎ型半導体層２９０８及びＮ型半導体層２９０９がＴＦＴ１１００のソース及びドレインとなる。Ｎ型半導体層２９０８及びＮ型半導体層２９０９の上にはそれぞれ電極２９１１、電極２９１２が形成される。電極２９１１の一方の端部は半導体層２９０６が無い領域まで延びて存在し、半導体層２９０６が無い領域において電極２９１１の上部に接して電極１００６が形成されている。
【０２７７】
容量素子１１０１は、第１の絶縁膜２９０５を誘電体とし、電極２９０４を一方の電極とし、第１の絶縁膜２９０５を挟んで電極２９０４と対向する半導体層２９０７、半導体層２９０７上のＮ型半導体層２９１０、及びＮ型半導体層２９１０上の電極２９１３とを他方の電極として構成される。電極２９０４はゲート電極２９０３と同時に形成することができる。半導体層２９０７は半導体層２９０６と同時に形成することができる。Ｎ型半導体層２９１０はＮ型半導体層２９０８及びＮ型半導体層２９０９と同時に形成することができる。電極２９１３は電極２９１１及び電極２９１２と同時に形成することができる。
【０２７８】
ゲート電極２９０３や電極２９０４としては、図３２におけるゲート電極１００４と同様の材料を用いることができる。半導体層２９０６や半導体層２９０７としては、非晶質半導体膜を用いることができる。第１の絶縁膜２９０５としては、図３２における第１の絶縁膜１００３と同様の材料を用いることができる。電極２９１１、電極２９１２及び電極２９１３としては、電極１００６と同様の材料を用いることができる。Ｎ型半導体層２９１０はＮ型半導体層２９０８及びＮ型半導体層２９０９としては、Ｎ型の不純物元素を含む半導体膜を用いることができる。
【０２７９】
本実施例は、発明を実施する最良の形態、実施例１及び実施例２と自由に組み合わせて実施することができる。
【実施例４】
【０２８０】
本実施例では、画素を実際に作製した例について説明する。図３９は、第１３の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として液晶素子を用いた例を示す。
【０２８１】
図３９（Ａ）、図３９（Ｂ）及び図３９（Ｃ）で示した画素は、実施例１において図３２（Ａ）及び図３２（Ｂ）で示した構成、実施例２において図３７で示した構成において、発光素子１０１１の代わりに液晶素子を設けた例である。図３２、図３７と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２８２】
液晶素子は、第１の電極４０００と、第１の電極４０００上に形成された配向膜４００１と、液晶４００２と、配向膜４００３と、第２の電極４００４とによって構成される。第１の電極４０００と第２の電極４００４の間に電圧が印加されることによって、液晶の配向状態が変化し、液晶素子の透過率が変化する。第２の電極４００４及び配向膜４００３は、対向基板４００５に形成されている。
【０２８３】
第１の電極４０００及び第２の電極４００４の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。第１の電極４０００及び第２の電極４００４の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
【０２８４】
液晶４００２としては公知の液晶を自由に用いることができる。例えば、液晶４００２として強誘電性の液晶を用いてもよいし反強誘電性の液晶を用いてもよい。また、液晶の駆動方式は、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｅｎｄ）モード等を自由に用いることができる。
【０２８５】
本実施例では、液晶４００２に電圧を印加する一対の電極（第１の電極４０００及び第２の電極４００４）を異なる基板上に形成した例を示したがこれに限定されない。第２の電極４００４を基板１０００上に設けてもよい。こうして、液晶の駆動方式として、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードを用いてもよい。また、液晶４００２によっては、配向膜４００１及び配向膜４００３の一方または両方が無くてもよい。
【０２８６】
本実施例は、発明を実施する最良の形態、実施例１乃至実施例３と自由に組み合わせて実施することができる。
【実施例５】
【０２８７】
本実施例では、画素を実際に作製した例について説明する。図４０は、第１３の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として液晶素子を用いた例を示す。
【０２８８】
図４０（Ａ）及び図４０（Ｂ）で示した画素は、実施例３において図３８（Ａ）及び図３８（Ｂ）で示した構成において、発光素子１０１１の代わりに液晶素子を設けた例である。図３８と同じ部分は同じ符号を用いて示し、説明は省略する。また、液晶素子の構成等については、実施例４において図３９で示した構成と同様であるので説明は省略する。
【０２８９】
本実施例は、発明を実施する最良の形態、実施例１乃至実施例４と自由に組み合わせて実施することができる。
【実施例６】
【０２９０】
本実施例では、画素の形成された基板の封止を行った構成について、図３３を用いて説明する。図３３（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図３３（Ｂ）、図３３（Ｃ）はそれぞれ図３３（Ａ）のＡ−Ａ’における断面図である。図３３（Ｂ）と図３３（Ｃ）とは、異なる方法で封止を行った例である。
【０２９１】
図３３（Ａ）乃至図３３（Ｃ）において、基板１３０１上には、複数の画素を有する画素部１３０２が配置され、画素部１３０２を囲むようにしてシール材１３０６が設けられシーリング材１３０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良に形態や、実施例１、実施例２、実施例３で示した構成を用いることができる。
【０２９２】
図３３（Ｂ）の表示パネルでは、図３３（Ａ）のシーリング材１３０７は、対向基板１３２１に相当する。シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタを保護する保護膜１３２３が設けられる。画素部１３０２に配置された発光素子から発せられる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着と画素部１３０２の封止とを同時に行っても良い。
【０２９３】
図３３（Ｃ）に示した表示パネルでは、図３３（Ａ）のシーリング材１３０７は、シーリング材１３２４に相当する。シール材１３０６を接着層として用いてシーリング材１３２４が貼り付けられ、基板１３０１、シール材１３０６及びシーリング材１３２４によって密閉空間１３０８が形成される。シーリング材１３２４には予め凹部の中に吸湿剤１３０９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
【０２９４】
基板１３０１上には、画素部１３０２等に信号を伝達するための入力端子部１３１１が設けられ、該入力端子部１３１１へはＦＰＣ（フレキシブルプリントサーキット）１３１２を介して映像信号等の信号が伝達される。入力端子部１３１１では、基板１３０１上に形成された配線とＦＰＣ（フレキシブルプリントサーキット）１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。
【０２９５】
画素部１３０２が形成された基板１３０１上に、画素部１３０２に信号を入力する駆動回路が一体形成されていても良い。画素部１３０２に信号を入力する駆動回路をＩＣチップで形成し、基板１３０１上にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏ  Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板１３０１上に配置しても良い。
【０２９６】
本実施例は、発明を実施するための最良の形態、実施例１乃至実施例５と自由に組み合わせて実施することができる。
【実施例７】
【０２９７】
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。
【０２９８】
図３４はパネル９００と回路基板９０４を組み合わせた表示モジュールを示している。図３４では、回路基板９０４上にコントローラ９０５や信号分割回路９０６などが形成されている例を示した。回路基板９０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。
【０２９９】
回路基板９０４上に形成されたこれらの回路から出力された信号は、接続配線９０７によってパネル９００に入力される。
【０３００】
パネル９００は、画素部９０１と、ソースドライバ９０２と、ゲートドライバ９０３とを有する。パネル９００の構成は、実施例１乃至実施例６で示した構成と同様とすることができる。図３４では、画素部９０１が形成された基板と同一基板上に、ソースドライバ９０２及びゲートドライバ９０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部９０１が形成された基板と同一基板上にゲートドライバ９０３のみが形成され、ソースドライバは回路基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上に形成されていても良い。
【０３０１】
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。
【０３０２】
本実施例は、発明を実施するための最良の形態、実施例１乃至実施例６と自由に組み合わせて実施することができる。
【実施例８】
【０３０３】
本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。記録媒体を備えた画像再生装置としては、具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。電子機器の例を図３５に示す。
【０３０４】
図３５（Ａ）は、ノート型パーソナルコンピュータであり、本体９１１、筐体９１２、表示部９１３、キーボード９１４、外部接続ポート９１５、ポインティングマウス９１６等を含む。本発明は、表示部９１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０３０５】
図３５（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体９２１、筐体９２２、第１の表示部９２３、第２の表示部９２４、記録媒体（ＤＶＤ等）読み込み部９２５、操作キー９２６、スピーカー部９２７等を含む。第１の表示部９２３は主として画像情報を表示し、第２の表示部９２４は主として文字情報を表示する。本発明は、第１の表示部９２３、第２の表示部９２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０３０６】
図３５（Ｃ）は携帯電話であり、本体９３１、音声出力部９３２、音声入力部９３３、表示部９３４、操作スイッチ９３５、アンテナ９３６等を含む。本発明は、表示部９３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０３０７】
図３５（Ｄ）はカメラであり、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９等を含む。本発明は、表示部９４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０３０８】
本実施は、発明を実施するための最良の形態、実施例１乃至実施例７と自由に組み合わせて実施することができる。
【図面の簡単な説明】
【０３０９】
【図１】第１の実施の形態を示す図。
【図２】第１の実施の形態を示す図。
【図３】第１の実施の形態を示す図。
【図４】第２の実施の形態を示す図。
【図５】第２の実施の形態を示す図。
【図６】第２の実施の形態を示す図。
【図７】第３の実施の形態を示す図。
【図８】第３の実施の形態を示す図。
【図９】第３の実施の形態を示す図。
【図１０】第４の実施の形態を示す図。
【図１１】第４の実施の形態を示す図。
【図１２】第４の実施の形態を示す図。
【図１３】第５の実施の形態を示す図。
【図１４】第５の実施の形態を示す図。
【図１５】第５の実施の形態を示す図。
【図１６】第６の実施の形態を示す図。
【図１７】第６の実施の形態を示す図。
【図１８】第６の実施の形態を示す図。
【図１９】第７の実施の形態を示す図。
【図２０】第７の実施の形態を示す図。
【図２１】第７の実施の形態を示す図。
【図２２】第８の実施の形態を示す図。
【図２３】第８の実施の形態を示す図。
【図２４】第８の実施の形態を示す図。
【図２５】第９の実施の形態を示す図。
【図２６】第９の実施の形態を示す図。
【図２７】第９の実施の形態を示す図。
【図２８】第１、２、３の実施の形態を示す図。
【図２９】第１０の実施の形態を示す図。
【図３０】第１１の実施の形態を示す図。
【図３１】第１２の実施の形態を示す図。
【図３２】実施例１を示す図。
【図３３】実施例６を示す図。
【図３４】実施例７を示す図。
【図３５】実施例８を示す図。
【図３６】第１３の実施の形態を示す図。
【図３７】実施例２を示す図。
【図３８】実施例３を示す図。
【図３９】実施例４を示す図。
【図４０】実施例５を示す図。
【図４１】第１４の実施の形態を示す図。
【符号の説明】
【０３１０】
１０１  パネル
１００  シフトレジスタ
１１０  シフトレジスタ
１２０  シフトレジスタ
１３０  シフトレジスタ
１４０  シフトレジスタ
１５０  シフトレジスタ
２００  ソースドライバ
２１０  ソースドライバ
２２０  ソースドライバ
５００  画素
５０１  画素部
５０３  ソースドライバ
５０４  ゲートドライバ
６００  画素
６０１  第１のトランジスタ
６０２  第２のトランジスタ
６０３  容量素子
６０４  発光素子
６０５  端子
６０６  端子
６０７  端子
７００  画素
７０１  第３のトランジスタ
７０２  端子
７７１  ダイオード
９００  パネル
９０１  画素部
９０２  ソースドライバ
９０３  ゲートドライバ
９０４  回路基板
９０５  コントローラ
９０６  信号分割回路
９０７  接続配線
９１１  本体
９１２  筐体
９１３  表示部
９１４  キーボード
９１５  外部接続ポート
９１６  ポインティングマウス
９２１  本体
９２２  筐体
９２３  第１の表示部
９２４  第２の表示部
９２５  記録媒体（ＤＶＤ等）読み込み部
９２６  操作キー
９２７  スピーカー部
９３１  本体
９３２  音声出力部
９３３  音声入力部
９３４  表示部
９３５  操作スイッチ
９３６  アンテナ
９４１  本体
９４２  表示部
９４３  筐体
９４４  外部接続ポート
９４５  リモコン受信部
９４６  受像部
９４７  バッテリー
９４８  音声入力部
９４９  操作キー
１０００  基板
１００１  下地膜
１００２  半導体層
１００３  第１の絶縁膜
１００４  ゲート電極
１００５  第２の絶縁膜
１００６  電極
１００７  第１の電極
１００８  第３の絶縁膜
１００９  発光層
１０１０  第２の電極
１０１１  発光素子
１１００  ＴＦＴ
１１０１  容量素子
１１０２  半導体層
１１０４  電極
１１０６  電極
１１０８  絶縁膜
１３０１  基板
１３０２  画素部
１３０６  シール材
１３０７  シーリング材
１３０８  密閉空間
１３０９  吸湿剤
１３１０  カバー材
１３１１  入力端子部
１３１２  ＦＰＣ（フレキシブルプリントサーキット）
１３２０  カラーフィルタ
１３２１  対向基板
１３２２  密閉空間
１３２３  保護膜
１３２４  シーリング材
１９００  ソースドライバ制御回路
１９０１  制御回路
１９０２  メモリ
１９０３  判定回路
１９０４  パルス出力回路
１９０５  反転回路
１９０６  制御回路
１９０７  判定回路
１９１０  ソースドライバ
１９１１  ソースドライバ制御回路
１９１２  ソースドライバ制御回路
２００１  配線
２００２  配線
２００３  電源端子
２２０２ａ  配線
２２０２ｂ  配線
２３０１ａ  配線
２３０１ｂ  配線
２４０２  配線
２４０３  配線
２５０２ａ  配線
２５０２ｂ  配線
２６０１ａ  配線
２６０１ｂ  配線
２７００  切換回路
２７０１  配線
２７０２  配線
２７０３  ゲート電極
２７０４  電極
２７０５  第１の絶縁膜
２７０６  チャネル形成領域
２７０７  ＬＤＤ領域
２７０８  不純物領域
２７０９  チャネル形成領域
２７１０  ＬＤＤ領域
２７１１  不純物領域
２８００  切換回路
２８０２ａ  配線
２８０２ｂ  配線
２９００  切換回路
２９０１ａ  配線
２９０１ｂ  配線
２９０３  ゲート電極
２９０４  電極
２９０５  第１の絶縁膜
２９０６  半導体層
２９０７  半導体層
２９０８  Ｎ型半導体層
２９０９  Ｎ型半導体層
２９１０  Ｎ型半導体層
２９１１  電極
２９１２  電極
２９１３  電極
３００１  絶縁物
４０００  第１の電極
４００１  配向膜
４００２  液晶
４００３  配向膜
４００４  第２の電極
４００５  対向基板
４１０１  トランジスタ
４１０２  トランジスタ
４１０３  トランジスタ
４１０４  トランジスタ
４１０５  トランジスタ
４１０６  トランジスタ
４１０７  入力端子
４１０８  配線
４１０９  配線
４１１０  配線
４１１１  配線
４１１２  配線
４１１３  出力端子
４１１４  半導体層
４１１５  配線
４１１６  配線
４１１７  コンタクトホール
４６０１  トランジスタ
４６０２  液晶素子
４６０３  容量素子
４６０４  端子
５００１  インバータ
５００２  インバータ
５００２ａ  インバータ
５００２ｂ  インバータ
５００３  インバータ
５００３ａ  インバータ
５００３ｂ  インバータ
【図１】
2006330709.tif 000003
【図２】
2006330709.tif 000004
【図３】
2006330709.tif 000005
【図４】
2006330709.tif 000006
【図５】
2006330709.tif 000007
【図６】
2006330709.tif 000008
【図７】
2006330709.tif 000009
【図８】
2006330709.tif 000010
【図９】
2006330709.tif 000011
【図１０】
2006330709.tif 000012
【図１１】
2006330709.tif 000013
【図１２】
2006330709.tif 000014
【図１３】
2006330709.tif 000015
【図１４】
2006330709.tif 000016
【図１５】
2006330709.tif 000017
【図１６】
2006330709.tif 000018
【図１７】
2006330709.tif 000019
【図１８】
2006330709.tif 000020
【図１９】
2006330709.tif 000021
【図２０】
2006330709.tif 000022
【図２１】
2006330709.tif 000023
【図２２】
2006330709.tif 000024
【図２３】
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【図２４】
2006330709.tif 000026
【図２５】
2006330709.tif 000027
【図２６】
2006330709.tif 000028
【図２７】
2006330709.tif 000029
【図２８】
2006330709.tif 000030
【図２９】
2006330709.tif 000031
【図３０】
2006330709.tif 000032
【図３１】
2006330709.tif 000033
【図３２】
2006330709.tif 000034
【図３３】
2006330709.tif 000035
【図３４】
2006330709.tif 000036
【図３５】
2006330709.tif 000037
【図３６】
2006330709.tif 000038
【図３７】
2006330709.tif 000039
【図３８】
2006330709.tif 000040
【図３９】
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【図４０】
2006330709.tif 000042
【図４１】
2006330709.tif 000043