(57)【要約】【課題】  画像伝送システムの高解像度化、高速化進むと共に、画像信号及び制御信号等のデータ信号を伝送する配線ケーブルの本数が多くなり、システム全体として大型化することに問題があった。【解決手段】  外部からのパラレル画像信号をシリアル画像信号に変換し、出力するトランスミッタ１１と、トランスミッタ１１からのシリアル画像信号を受信し、そのシリアル画像信号をパラレル画像信号へ変換し、外部へ出力するレシーバ１２を有する画像伝送システム１０において、レシーバ１２にクロック信号を生成する手段を備える。これにより、トランスミッタ１１とレシーバ１２とを接続する伝送ケーブルの本数を削減し、画像伝送システムを小型化できる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
外部から入力されたパラレル画像信号をシリアル画像信号に変換し、レシーバへ送信するトランスミッタと、
前記トランスミッタから前記シリアル画像信号を受信し、前記シリアル画像信号をパラレル画像信号へ変換し、外部へ出力するレシーバと、
前記トランスミッタと前記レシーバとを接続し、前記シリアル画像信号を前記トランスミッタから前記レシーバへ伝送する伝送ケーブル部とを具備し、
前記レシーバが、クロック信号を生成する手段を有することを特徴とする画像伝送システム。
【請求項２】
前記レシーバが、前記トランスミッタから送信された画像信号用データや制御信号によりクロック信号相当のタイミングを検出する手段と、検出した前記クロック信号相当のタイミングと制御信号の位相に基づき、前記クロック信号を生成する手段とを有することを特徴とする請求項１に記載の画像伝送システム。
【請求項３】
前記トランスミッタにおいて、疑似クロック信号を生成する手段と、前記伝送ケーブル部を通し、前記疑似クロック信号を前記トランスミッタから前記レシーバへ伝送する手段と、前記レシーバにおいて、前記疑似クロック信号を検出し、前記疑似クロック信号の位相に基づき前記クロック信号を生成する手段とを有することを特徴とする画像伝送システム。
【請求項４】
前記疑似クロック信号は、テスト用データ信号として、前記トランスミッタのリセット直後に、前記トランスミッタから前記伝送ケーブル部を通して前記レシーバへ伝送されることを特徴とする請求項３に記載の画像伝送システム。
【請求項５】
前記疑似クロック信号は、インデックス用データ信号として、前記シリアル画像信号における１周期分の先頭、または後尾に配置されていることを特徴とする請求項３に記載の画像伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像伝送システムに関する。
【背景技術】
【０００２】
近年、映像機器の一部として利用される画像伝送システムは急速に、高解像度化、高速化が進むと共に、コンパクト化が課題となっている。
【０００３】
画像伝送システムは、外部からのパラレル画像信号及び制御信号をシリアル化して出力するトランスミッタと、トランスミッタから画像信号及び制御信号を受信し、その信号をパラレル化し、外部へ出力するレシーバと、トランスミッタとレシーバとを接続し、画像信号及び制御信号をトランスミッタからレシーバへ伝送するチャネルを有する伝送ケーブル部によって基本的に構成されている。
【０００４】
また、これらの信号を伝送する際、位相を合わせるクロック信号が必要であり、トランスミッタにおいてそのクロック信号を生成し、トランスミッタだけでなく、レシーバにおいてもそのクロック信号を使用する。このため、クロック信号をトランスミッタからレシーバへ伝送する必要があり、伝送ケーブル部のチャネルは画像信号及び制御信号等のデータ信号を伝送する数チャネルのケーブルとクロック信号を伝送する１チャネルのケーブルを必要とする（例えば、特許文献１参照。）。
【０００５】
しかし、画像伝送システムの高解像度化、高速化が進むと共に、画像信号及び制御信号等のデータ信号を伝送するケーブルの本数が多くなり、システム全体として大型化することに問題があった。
【特許文献１】特開２００２−２０４３７７号公報  （第６ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、画像伝送システムにおけるトランスミッタとレシーバ間の伝送ケーブルを削減し、小型化を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、画像伝送システムとして、外部から入力されたパラレル画像信号をシリアル画像信号に変換し、レシーバへ送信するトランスミッタと、前記トランスミッタから前記シリアル画像信号を受信し、前記シリアル画像信号をパラレル画像信号へ変換し、外部へ出力するレシーバと、前記トランスミッタと前記レシーバとを接続し、前記シリアル画像信号を前記トランスミッタから前記レシーバへ伝送する伝送ケーブル部とを具備し、前記レシーバが、クロック信号を生成する手段を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、クロック信号をトランスミッタだけでなく、レシーバにおいても独立に生成させることにより、トランスミッタとレシーバ間のクロック信号用の伝送ケーブルを削除することが可能になり、画像伝送システムを小型化することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１０】
本発明における画像伝送システムの第１の実施例を図１〜図５を用いて説明する。図１は、本実施例における画像伝送システムの概要を示すブロック回路図である。図２は、本実施例における画像伝送システム内の伝送部を示すブロック回路図である。また、図３は、本実施例における伝送部のデータ変換を示すタイミングチャートである。更に、図４は、本実施例におけるレシーバでのデータ変換のタイミング調整の手順を示すフローチャートである。図５は、図４と関連して伝送部のデータ変換を示すタイミングチャートである。
【００１１】
図１において、画像伝送システム１０は、トランスミッタ１１及びレシーバ１２からなり、その間を伝送ケーブル１３ａで接続している。トランスミッタ１１は外部から送られてきた画像信号及び制御信号を受信して、それぞれの信号を再生してレシーバ１２へ出力する。なお、レシーバ１２は更に、ＬＣＤ等の画像表示装置等を有する図示しない機器、例えばパーソナルコンピュータやモニター，テレビ等に接続する。或いは、パーソナルコンピュータのモニター機器やテレビ機器等，コンピュータやテレビの周辺機器に内蔵されている場合もある。即ち、外部から送られてきた画像信号はパーソナルコンピュータ等の機器によって映像として表示される。
【００１２】
トランスミッタ１１には、画像制御回路１４及び送信回路１５が含まれる。また、レシーバ１２には、受信回路１６及び画像処理回路１７が含まれる。配線１３ａで接続された送信回路１５及び受信回路１６がトランスミッタ１１からレシーバ１２への画像信号の伝送部１３である。
【００１３】
外部から送られてきた画像信号及び制御信号は、画像制御回路１４においてパラレル信号として処理され、送信回路１５へ送られる。送信回路１５では、パラレル信号をシリアル信号に変換し、配線１３ａを通して受信回路１６へ伝送される。受信回路１６は、画像信号及び制御信号を受信してそれぞれの信号を再生する。更に再生した信号をパラレル信号に変換し、画像処理回路１７に送信する。画像処理回路１７において、図示しない画像表示装置に対応した形式のＲＧＢの階調データ、画像表示装置を駆動する制御信号等を生成して、外部へ出力する。
【００１４】
なお、受信回路１６としては、シリアル信号によるデータをデコードして出力できるものであれば良く、例えば、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）規格のシリアル受信回路等を用いることができる。
【００１５】
図２は、送信回路１５、伝送ケーブルであるチャネルＡ〜Ｄ、及び受信回路１６を含む伝送部１３を示すブロック回路図である。送信回路１５では、外部からの信号を、ＰＬＬ回路２１で受け、同期をとるためのクロック信号として、一定周波数の信号をパラレル／シリアル変換回路２２に送る。
【００１６】
また、このクロック信号は送信回路１５だけで用い、従来の画像伝送システムのように、受信回路で用いられるようなケーブルを通しての伝送は行わない。このような方式により、送信回路１５から受信回路１６への伝送用のケーブルを従来に比べて削減でき、ケーブル接続の簡易化が図れる。
【００１７】
一方、外部からのデータ信号であるＲＧＢパラレル信号及び制御信号を、パラレル／シリアル変換回路２２においてシリアル信号に変換する。変換されたシリアル信号は、差動バッファ回路２３によって電圧が変換され、伝送ケーブルであるチャネルＡ〜Ｄから受信回路１６の差動バッファ回路２４へ送信される。
【００１８】
これらのデータ信号は、シリアル／パラレル変換回路２５においてパラレル信号に変換され、ＲＧＢパラレル信号及び制御信号として画像処理回路へ出力される。
【００１９】
次に、受信回路１６におけるクロック同期について説明する。上述のように、従来の伝送部と比べ、送信回路から受信回路１６へのクロック差動信号の伝送ケーブルを削除した。従って、受信回路１６において、データ信号をシリアル／パラレル変換するためのクロックタイミングを補正する回路を付加し、定期的に、クロック信号とデータ信号のタイミングを補正する方式をとる。
【００２０】
受信回路１６では、内蔵の発振子２６或いは外付けの外部発振子２７からの信号を、セレクタ２８で選択し、ＰＬＬ回路３０へ入力する。ＰＬＬ回路３０からのクロック信号の出力に伴って、差動バッファ回路２４から送信されたデータ信号をシリアル／パラレル変換回路２５において変換する。しかし、この状態では、データ信号とクロック信号とは非同期である。
【００２１】
従って、先ず、クロック周期の１／７ごとにクロック信号の位相を変える１／７スキュー調整回路３１を設け、クロック信号とデータ信号の位相関係を設定できるようにし、クロック生成回路３２へ信号を送る。これにより比較的粗い位相調整を行う。更に、期待値のデータを拾えるように、クロックの位相を細かく変えるスキュー調整回路２９を、ＰＬＬ回路３０の後段（または前段）に配置する。そのクロック信号パターンと、差動バッファ回路２４から送られる制御信号ビットデータの位相パターンとを調整し、クロック生成回路３２から同期をとったクロック信号をシリアル／パラレル変換回路２５へ送信する。
【００２２】
例えば、ＬＶＤＳ規格の伝送システムにおける８ビット版ＲＧＢ信号のシリアルからパラレルへのデータ変換マップを図３（ａ）に示す。各チャネルでのデータ内容のなかで、Ｒ１、Ｇ１、Ｂ１等のＲＧＢ信号ビットと共に、チャネルＣに制御信号ビットＤＥ、ＨＳ(H  sync)、ＶＳ（V  sync）が含まれる。
【００２３】
図３（ｂ）は、各チャネルにおける信号のタイミングチャートである。チャネルＣの制御信号ビットＤＥ、ＨＳ、ＶＳの位置を検出し、例えば、信号ビットＤＥに合うように、１／７スキュー調整回路３１及びスキュー調整回路２９において、クロック信号の位相を調整する。
【００２４】
１／７スキュー調整回路３１及びスキュー調整回路２９における位相調整は、以下に述べるように自動的に実行される。即ち、制御信号ビットＤＥ、ＨＳ、ＶＳは、１画面分のデータ内で、ハイレベルとローレベルの変化のタイミングが決まっている。従って、図３（ｂ）におけるチャネルＣでの任意な３連続データ値と制御信号ビットＤＥ、ＨＳ、ＶＳの期待値が一致する条件を探す。一致する条件から、データに対してクロックのスキューデータを設定する。なお、例えば数分毎等定期的に、この設定を実行することによって、データ信号とクロック信号の位相のずれを補正できる。
【００２５】
図４は第１の実施例におけるデータ変換のタイミング設定の自動調整手順を示すフローチャートを、図５はクロックタイミング調整のタイミングチャートを示す。以下に述べるように、Ｘ値は期待値とのデータ比較が可能なように、一方、Ｙ値はデータを正確に読み取ることができるように、それぞれ自動設定していく。
【００２６】
図４において、スタート後（Ｓ１０）、図５に示すクロックＸ＝１を設定し（Ｓ１２）、更に時間Ｙ＝１のデータを設定する（Ｓ１１）。この周期時間を水平同期の周期時間（Ｈ  Sｙｎｃ）と比較し（Ｓ１３）、Ｈ  Sｙｎｃよりも大きい場合は、時間ＹをＹ＝Ｙ＋１に設定し、再度ループを回す（Ｓ２３）。
【００２７】
一方、Ｈ  Sｙｎｃよりも小さい場合は、この周期時間を垂直同期の周期時間（Ｖ  Sｙｎｃ）と比較する（Ｓ１４）。Ｖ  Sｙｎｃよりも大きい場合は、時間ＹをＹ＝Ｙ＋１に設定し、再度ループを回す（Ｓ２３）。
【００２８】
一方、ＸがＨ  Sｙｎｃよりも小さい場合は、図５におけるタイミングＴをＴ＝１、即ち、１周期７分割されているシリアルデータの(1)に設定する（Ｓ１５）。以上の過程は、データを読み取るタイミングが、データのタイミングと非同期であると、データを読み取ることができないため、期待値と一致させるようにYを一つずつ、ずらしていく。
【００２９】
続いて、シリアルデータの(1)から始まり、(2)、(3)のデータを読み込む（Ｓ１６）。更に、各データがハイレベルにあるのか、或いはローレベルにあるのかを調べる。(1)＝(2)＝「L」の場合（Ｓ１７）、即ち、(1)、(2)のデータが共にハイレベルにある場合、データビット「DE」とデータビット「ＶＳ（Ｖ  Sｙｎｃ）」である可能性が高くなる。従って、次に、タイミングＴをＴ＝Ｔ＋１にずらす（Ｓ１８）。一方、(1)＝(2)＝「L」ではない場合、(1)、(2)、(3)のビット位置を隣接する位置へずらす（Ｓ２４）。
【００３０】
タイミングＴをＴ＝Ｔ＋１にずらした後（Ｓ１８）、更に(3)のデータのレベルを調べる。(3)のデータがハイレベルにある場合は（Ｓ１９）、データビット「DE」、データビット「ＶＳ」、データビット「ＨＳ（Ｈ  Sｙｎｃ）」が並んでいる可能性が更に高くなる。
【００３１】
一方、(3)のデータがローレベルにある場合は、(1)、(2)、(3)のビット位置を隣接する位置へずらす（Ｓ２４）。先の(1)＝(2)＝「L」ではない場合も含めて、(1)、(2)、(3)のビット位置を隣接する位置へずらした後は、クロックＸをＸ＝Ｘ＋１にして再度ループを回す。
【００３２】
しかし、(3)のデータがハイレベルにある場合（Ｓ１９）、比較が１回では、データのバラツキによって偶然に一致した可能性があるため、３周期分以上をモニタ（Ｔ＞３）していることを確認する（Ｓ２０）。確認されれば、データ信号とクロック信号の位相関係から適切な出力クロックをスキューデータから設定する（Ｓ２１）。一方、確認できなければ、再度データ読み込みのループに戻る。
【００３３】
上述のフローにおいて、タイミングＹは、データの読み取り位置であり、ビットを例えば４分割するよう設定すると適正な期待値と合致することが可能である。
【００３４】
以上に述べたように、画像伝送システムにおいて、トランスミッタ側だけにクロック生成を有するだけでなく、レシーバ側にもクロック生成の機能を設定することにより、送信回路から受信回路への伝送用のケーブルを削減でき、ケーブル接続の簡易化並びに小型化を図ることができる。
【実施例２】
【００３５】
本発明における画像伝送システムの第２の実施例を図６及び図７を用いて説明する。図６は、本実施例における画像伝送システム内の伝送部を示すブロック回路図である。また、図７は、本実施例におけるレシーバでのデータ変換のタイミング調整の手順を示すフローチャートである。
【００３６】
本実施例における画像伝送システムの概要は、実施例１と基本的に同じであり、説明は省略する。
【００３７】
図６は、送信回路１５ｂ、伝送ケーブルであるチャネルＡ〜Ｄ、及び受信回路１６ｂを含む伝送部１３ｂを示すブロック回路図である。送信回路１５ｂでは、外部からの信号を、ＰＬＬ回路２１で受け、同期をとるためのクロック信号として、一定周波数の信号をパラレル／シリアル変換回路２２に送る。また、データ信号を送信開始する際、データ信号とクロック信号の位相を合わせることが可能なテスト用データを送るため、メモリ回路３４にそのデータを記憶させておく。
【００３８】
更に、このクロック信号は送信回路１５ｂだけで用い、従来の画像伝送システムのように、受信回路で用いられるように、ケーブルを通しての伝送は行わない。このような方式により、送信回路１５ｂから受信回路１６ｂへの伝送用のケーブルを従来に比べて削減でき、ケーブル接続の簡易化が図れる。
【００３９】
一方、外部からのデータ信号であるＲＧＢパラレル信号及び制御信号を、パラレル／シリアル変換回路２２においてシリアル信号に変換する。変換されたシリアル信号は、差動バッファ回路２３によって電圧が変換され、配線１３ａであるチャネルＡ〜チャネルＤから受信回路１６ｂの差動バッファ回路２４へ送信される。
【００４０】
これらのデータ信号は、受信回路１６ｂのシリアルパラレル変換回路２５においてパラレル信号に変換され、ＲＧＢパラレル信号及び制御信号として画像処理回路へ出力される。
【００４１】
一方、受信回路１６ｂでは、送信回路１５ｂからのテスト用データを特定のチャネル、例えばチャネルＢを通して受け、そのクロック相当の信号（疑似クロック信号）を回復させるように内部で回路を組む。
【００４２】
これにより、従来の画像伝送システムのように、クロック信号を受信回路で用いられるように、配線を通しての伝送は行わない。このような方式により、送信回路１５ｂから受信回路１６ｂへの伝送用の配線１３ａを従来に比べて削減でき、ケーブル接続の簡易化が図れる。
【００４３】
受信回路１６ｂでは、送信回路１５ｂからの疑似クロック信号の繰り返しデータを、例えばチャネルＢを介してクロック生成回路３２で受信し、セレクタ３３へ送信する一方、スキュー調整回路２９へも送信する。また、内蔵の発振子２６或いは外付けの外部発振子２７からの信号を、セレクタ２８で選択し、スキュー調整回路２９に送信する。スキュー調整回路２９において、受信回路１６ｂでのクロック信号と送信回路１５ｂからの疑似クロック信号との位相を同期させ、セレクタ３３を通してＰＬＬ回路３０へ送る。ＰＬＬ回路３０からの出力に伴って、差動バッファ回路から送信されたデータ信号をシリアル／パラレル変換回路２５において変換する。
【００４４】
図７に、本実施例におけるクロック同期のタイミング調整の手順をフローチャートで示す。
【００４５】
スタート後（Ｓ３０）、リセット状態から（Ｓ３１）リセットを解除する（Ｓ３２）。続いて、トランスミッタ側の送信回路１５ｂから、例えばチャネルＢを通して、データ信号の送り始めに、例えばハイレベルの信号とローレベルの信号とを組み合わせたテスト用データ信号である疑似クロック信号を出力する（Ｓ３３）。レシーバ側の受信回路１６ｂでは、クロック生成回路３２で受信し、ＰＬＬ回路３０において、そのクロックに追従させる（Ｓ３４）。セットアップ時間に問題がなければ（Ｓ３５）、レシーバ側の受信回路１６ｂでのクロック信号をクロック生成回路３２で生成し、切り換える。
【００４６】
以上に述べたように、画像伝送システムにおいて、トランスミッタ側だけにクロック生成を有するだけでなく、レシーバ側にもクロック生成の機能を設定することにより、送信回路から受信回路への伝送用のケーブルを削減でき、ケーブル接続の簡易化並びに小型化を図ることができる。
【００４７】
また、トランスミッタ側から疑似クロック信号を、データ送信用のチャネルを通して、レシーバ側へ送信するため、レシーバ側のクロック生成のための回路構成も比較的簡易化される。
【実施例３】
【００４８】
本発明における画像伝送システムの第３の実施例を図８及び図９を用いて説明する。図８は、本実施例における画像伝送システム内の伝送部を示すブロック回路図である。また、図９は、本実施例における伝送部のデータ変換を示すタイミングチャートである。
【００４９】
本実施例における画像伝送システムの概要は、実施例１と基本的に同じであり、説明は省略する。
【００５０】
図８は、送信回路１５ｃ、伝送ケーブルであるチャネルＡ〜Ｄ、及び受信回路１６ｃを含む伝送部１３ｃを示すブロック回路図である。送信回路１５ｃでは、外部からの信号を、ＰＬＬ回路２１で受け、同期をとるためのクロック信号として、一定周波数の信号をパラレル／シリアル変換回路２２に送る。また、本実施例では、データ信号を送信開始する際、データ信号と一緒にデータ信号の先頭を示すインデックス用データ信号を受信回路１６ｃへ伝送する。そのインデックス用データをメモリ回路３４に記憶させておく。
【００５１】
更に、このクロック信号は送信回路１５ｃだけで用い、従来の画像伝送システムのように、受信回路で用いられるように、配線を通しての伝送は行わない。このような方式により、送信回路１５ｃから受信回路１６ｃへの伝送用の配線１３ａを従来に比べて削減でき、ケーブル接続の簡易化が図れる。
【００５２】
一方、外部からのデータ信号であるＲＧＢパラレル信号及び制御信号を、パラレル／シリアル変換回路２２においてシリアル信号に変換する。変換されたシリアル信号は、差動バッファ回路２３によって電圧が変換され、伝送ケーブルであるチャネルＡ〜Ｄから受信回路１６ｃの差動バッファ回路２４へ送信される。
【００５３】
これらのデータ信号は、受信回路１６ｃのシリアルパラレル変換回路２５においてパラレル信号に変換され、ＲＧＢパラレル信号及び制御信号として画像処理回路へ出力される。
【００５４】
また、データ信号と共に、データ信号の先頭にクロック相当の信号（疑似クロック信号）となるインデックス用データ信号を乗せて、各チャネルを通し、そのインデックス用データを送信回路１５ｃから受信回路１６ｃへ送る。これにより、クロックは伝送されないが、周波数は同等の信号が送られるため、クロック相当の信号（疑似クロック信号）として有効となる。
【００５５】
これに対し、受信回路１６ｃでは、送信回路１５ｃの各チャネルを通してデータ信号のインデックス用データ信号を受け、そのクロック相当の信号（疑似クロック信号）を回復させるように内部で回路を組む。
【００５６】
これにより、従来の画像伝送システムのように、クロック信号を受信回路で用いられるように、送信回路１５ｃからケーブルを通して受信回路１６ｃへ伝送は行わない。このような方式により、送信回路１５ｃから受信回路１６ｃへの伝送用のケーブルを従来に比べて削減でき、ケーブル接続の簡易化が図れる。
【００５７】
受信回路１６ｃでは、図９に示すインデックスビットをクロック生成回路３２において判断し、この疑似クロック信号をもとに、クロックを回復させ、生成したクロック信号をＰＬＬ回路３０へ入力する。回復したクロック信号に追従したＰＬＬ回路３０の出力によって、差動バッファ回路から送信されたデータ信号をシリアル／パラレル変換回路２５において変換する。
【００５８】
なお、クロックの１周期あたり通常のデータが７ビットであり、一方、本実施例ではインデックスビットを、例えば３ビット分を多くする。従って、その分のデータ速度は大きくなる。
【００５９】
以上に述べたように、画像伝送システムにおいて、トランスミッタ側だけにクロック生成を有するだけでなく、レシーバ側にもクロック生成の機能を設定することにより、送信回路から受信回路への伝送用のケーブルを削減でき、ケーブル接続の簡易化並びに小型化を図ることができる。
【００６０】
また、トランスミッタ側から疑似クロック信号としてインデックス用データ信号を、データ送信用のチャネルを通して、レシーバ側へ送信するため、レシーバ側のクロック生成のための回路構成も更に比較的簡易化される。
【００６１】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００６２】
受信回路としては、シリアル信号によるデータをデコードして出力できるものであれば良く、例えば、ＬＶＤＳ規格の受信回路の他に、規格の受信回路を用いることができる。
【００６３】
また、本画像伝送システムに接続する画像表示装置としては、ＬＣＤの他にＣＲＴであっても良い。
【図面の簡単な説明】
【００６４】
【図１】本発明による画像伝送システムの第１の実施例を示すブロック回路図。
【図２】本発明による画像伝送システムの第１の実施例における伝送部を示すブロック回路図。
【図３】本発明による画像伝送システムの第１の実施例におけるデータ変換のタイミングチャート。
【図４】本発明による画像伝送システムの第１の実施例におけるデータ変換のタイミング調整の手順を示すフローチャート。
【図５】本発明による画像伝送システムの第１の実施例におけるデータ変換のタイミングチャート。
【図６】本発明による画像伝送システムの第２の実施例における伝送部を示すブロック回路図。
【図７】本発明による画像伝送システムの第２の実施例におけるデータ変換のタイミング調整の手順を示すフローチャート。
【図８】本発明による画像伝送システムの第３の実施例における伝送部を示すブロック回路図。
【図９】本発明による画像伝送システムの第３の実施例におけるデータ変換のタイミングチャート。
【符号の説明】
【００６５】
１０  画像伝送システム
１１  トランスミッタ
１２  レシーバ
１３、１３ｂ、１３ｃ  伝送部
１３a  伝送ケーブル
１４  画像制御回路
１５、１５ｂ、１５ｃ  送信回路
１６、１６ｂ、１６ｃ  受信回路
１７  画像処理回路
２１、３０  ＰＬＬ回路
２２  パラレル／シリアル変換回路
２３、２４  差動バッファ回路
２５  シリアルパラレル変換回路
２６  発振子
２７  外部発振子
２８、３３  セレクタ
２９  スキュー調整回路
３１  １／７スキュー調整回路
３２  クロック生成回路
３４  メモリ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006217502.tif 000007
【図６】
2006217502.tif 000008
【図７】
2006217502.tif 000009
【図８】
2006217502.tif 000010
【図９】
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