(57)【要約】【課題】  フローティングゲート絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置と、その製造方法を提供する。【解決手段】  半導体基板１の主表面上にアシストゲート絶縁膜２ａを介在させ互いに間隔を隔てて複数のアシストゲート電極３３が形成されている。隣り合うシストゲート電極３３によって挟まれた半導体基板１の領域の表面上を充填するようにシリコンエピタキシャル成長部１３が形成されている。シリコンエピタキシャル成長部１３の表面上にフローティングゲート絶縁膜８が形成されている。フローティングゲート絶縁膜８上にフローティングゲート電極９９が形成されている。フローティングゲート電極９９上にＯＮＯ膜１０を介在させて、ポリシリコン膜１１および金属シリサイド膜１２からなるコントロールゲート電極３４が形成されている。【選択図】        図１
2006186048.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介在させ互いに間隔を隔ててそれぞれ形成された複数の第１電極と、
隣り合う前記第１電極によって挟まれた領域に位置する前記半導体基板の表面上を充填するように形成された所定の高さを有する半導体部と、
前記半導体部の表面上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２電極と、
前記第２電極上に第３絶縁膜を介在させて形成された第３電極と
を備えた、半導体装置。
【請求項２】
前記半導体部は前記第１電極よりも高く形成されて、前記第２電極の下端が前記第１電極の上端よりも上に位置する、請求項１記載の半導体装置。
【請求項３】
少なくとも前記第１電極の側面を覆う所定の高さの側壁絶縁膜を備え、
前記第２電極の下端は前記側壁絶縁膜の上端よりも下に位置する、請求項２記載の半導体装置。
【請求項４】
前記半導体部はエピタキシャル成長層である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
不揮発性メモリを有する半導体装置の製造方法であって、
半導体基板の主表面上に第１絶縁膜を介在させ、互いに間隔を隔てて第１電極および前記第１電極を覆う被覆膜をそれぞれ含む所定の高さの複数の柱状体を形成する工程と、
複数の前記柱状体のそれぞれによって挟まれた領域に露出した前記半導体基板の表面上に、所定の高さの半導体部を形成する工程と、
熱酸化法により前記半導体部の表面上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２電極を形成する工程と、
前記第２電極上に第３絶縁膜を介在させて第３電極を形成する工程と
を備えた、半導体装置の製造方法。
【請求項６】
前記半導体部を形成する工程では、前記半導体部は前記半導体部の上端が前記第１電極の上端よりも上に位置するように形成される、請求項５記載の半導体装置の製造方法。
【請求項７】
前記柱状体を形成する工程は、少なくとも前記第１電極の側面を覆う所定の高さの側壁絶縁膜を形成する工程を含み、
前記側壁絶縁膜の上端を前記第２電極の下端よりも上に位置する工程を備えた、請求項６記載の半導体装置の製造方法。
【請求項８】
前記半導体部を形成する工程では、前記半導体部はエピタキシャル成長法によって形成される、請求項５〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、フラッシュメモリに代表される不揮発性のメモリを備えた半導体装置と、その製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリを有する半導体装置の一つとしてフラッシュメモリがある。近年、この種の半導体装置の小型化が図られており、たとえば非特許文献１にあるように、単位メモリセルの物理サイズを４Ｆ2としたＡＧ（アシストゲート）−ＡＮＤ型フラッシュメモリが提案されている。このＡＧ−ＡＮＤ型フラッシュメモリでは、まず、メモリセル領域に所定の間隔を隔てて複数のアシストゲート電極が形成されている。そのアシストゲート電極に交差するようにコントロールゲート電極が設けられ、互いに隣り合うアシストゲート電極とアシストゲート電極の間にあってコントロールゲート電極と交差する部分に電荷を蓄積するためのフローティングゲート電極が設けられている。このフローティングゲート電極は、アシストゲート電極よりも高くなるように形成され、アシストゲート電極およびコントロールゲート電極とは電気的に絶縁されている。
【０００３】
ＡＧ−ＡＮＤ型フラッシュメモリによれば、メモリセルを構成するメモリセルトランジスタのビット線が拡散層で構成されるのではなく、アシストゲート電極に所定の電圧を印加することによって、アシストゲート電極の直下に位置する半導体基板の領域の部分に形成される反転層によって構成される。このため、メモリセル領域では、ビット線を設けるための不純物領域を形成する必要がなくなるので、メモリセル領域の占有面積が削減されて半導体装置の小型化を図ることができる。
【非特許文献１】Y.Sasago,et.al.,:”90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F2/bit and programming throughput of 10 MB/s“,IEDM Tech.Dig.,(2003)p.823.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置の製造方法では次のような問題点があった。フローティングゲート電極を形成する際には、所定の間隔を隔てて形成された複数のアシストゲート電極のそれぞれによって挟まれた半導体基板の領域の表面に、熱酸化処理を施すことによってフローティングゲート絶縁膜（トンネルゲート酸化膜）が形成される。このとき、隣り合うアシストゲート電極とアシストゲート電極との距離（間隔）に対するアシストゲート電極の高さの比（アスペクト比）が比較的大きいために、酸化種が半導体基板の表面にまで到達しにくく、露出した半導体基板の表面に形成されるフローティングゲート絶縁膜の膜厚が半導体基板面内においてばらつきやすく、フローティングゲート絶縁膜の信頼性が損なわれることがあった。
【０００５】
一方、これを解消しようとして、アスペクト比を小さくしようとすると、コントロールゲート電極とフローティングゲート電極の対向面積が小さくなり、コントロールゲート電極とフローティングゲート電極のカップリング比が減少して、書込み特性が悪化してしまうことになる。そのため、フローティングゲート絶縁膜の膜厚のばらつきを容易に改善できないという問題点があった。
【０００６】
また、従来の半導体装置では、半導体基板の表面上にアシストゲート絶縁膜を介在させてアシストゲート電極が形成され、また、半導体基板の表面上にフローティングゲート絶縁膜を介在させてフローティングゲート電極が形成されているため、アシストゲート電極とフローティングゲート電極とが互いに接近することになる。そのために、アシストゲート電極とフローティングゲート電極との間でリーク電流が生じやすく、フローティングゲート電極における電荷の保持特性が低下するという問題点があった。
【０００７】
本発明は、上記問題点を解決するためになされたものであり、一つの目的はフローティングゲート絶縁膜に対応する絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は不揮発性メモリを有する半導体装置であって、主表面を有する半導体基板と複数の第１電極と半導体部と第２絶縁膜と第２電極と第３電極とを備えている。複数の第１電極は、半導体基板の主表面上に第１絶縁膜を介在させ互いに間隔を隔ててそれぞれ形成されている。半導体部は、隣り合う第１電極によって挟まれた領域に位置する半導体基板の表面上を充填するように所定の高さを有して形成されている。第２絶縁膜は半導体部の表面上に形成されている。第２電極は第２絶縁膜上に形成されている。第３電極は、第２電極上に第３絶縁膜を介在させて形成されている。
【０００９】
本発明に係る半導体装置の製造方法は不揮発性メモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に第１絶縁膜を介在させ、互いに間隔を隔てて第１電極およびその第１電極を覆う被覆膜をそれぞれ含む所定の高さの複数の柱状体を形成する。複数の柱状体のそれぞれによって挟まれた領域に露出した半導体基板の表面上に、所定の高さの半導体部を形成する。熱酸化法により半導体部の表面上に第２絶縁膜を形成する。第２絶縁膜上に第２電極を形成する。第２電極上に第３絶縁膜を介在させて第３電極を形成する。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、隣り合う第１電極によって挟まれた領域に位置する半導体基板の表面上を充填するように所定の高さを有する半導体部が形成されることで、第２絶縁膜を形成する際に酸化種が半導体部の表面に確実に到達して第２絶縁膜の膜厚のばらつきが低減する。その結果、半導体装置の書き込み速度や消去速度等の諸特性を向上させることができ、また、第１電極と第２電極との間のリーク電流が抑制されて、記憶保持特性を向上させることができる。さらに、第１電極の直下に位置する半導体基板の表面部分に加えて、第１電極の側方に位置する半導体部の部分にも反転層が形成されることで、反転層の抵抗が下がり書き込み速度の向上を図ることができる。
【００１１】
本発明に係る半導体装置の製造方法によれば、複数の柱状体のそれぞれによって挟まれた領域に露出した半導体基板の表面上に、所定の高さの半導体部を形成し、その半導体部の状面上に熱酸化法により第２絶縁膜を形成することで、そのような半導体部が形成されない場合と比べて、第２絶縁膜を形成する際に酸化種が半導体部の表面に確実に到達して第２絶縁膜の膜厚のばらつきが低減する。その結果、半導体装置の書き込み速度や消去速度等の諸特性を向上させることができ、また、第１電極と第２電極との間のリーク電流が抑制されて、記憶保持特性を向上させることができる。さらに、反転層の抵抗が下がり書き込み速度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
本発明の実施の形態１に係る半導体装置としてＡＧ−ＡＮＤ型フラッシュメモリについて説明する。図１に示すように、半導体基板１の主表面上にアシストゲート絶縁膜（第１絶縁膜）２ａを介在させ互いに間隔を隔てて複数のアシストゲート電極（第１電極）３３が形成されている。隣り合うアシストゲート電極３３によって挟まれた半導体基板１の領域の表面上を充填するように所定の高さを有するシリコンエピタキシャル成長部１３が形成されている。そのシリコンエピタキシャル成長部（半導体部）１３の表面上にフローティングゲート絶縁膜８が形成されている。そのフローティングゲート絶縁膜（第２絶縁膜）８上にフローティングゲート電極（第２電極）９９が形成されている。そのフローティングゲート電極９９上にＯＮＯ膜（第３絶縁膜）１０を介在させて、ポリシリコン膜１１および金属シリサイド膜１２からなるコントロールゲート電極（第３電極）３４が形成されている。
【００１３】
次に、ＡＧ−ＡＮＧ型フラッシュメモリにおける情報の書き込み動作、読み出し動作および消去動作について説明する。まず、情報の書込み動作においては、所定の選択メモリセルトランジスタが接続されるワード線に、たとえば１５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソース形成用のアシストゲート電極３３に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極３３に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極３３の直下に位置する半導体基板１の表面にソース・ドレインとなる反転層が形成される。
【００１４】
一方、上述した以外のアシストゲート電極３３には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極３３の直下に位置する半導体基板１の表面には反転層は形成されず、選択メモリセルトランジスタと非選択メモリセルトランジスタとの間の電気的な分離が行なわれる。また、他のアシストゲート電極３３には、たとえば１Ｖ程度の電圧が印加される。さらに、選択メモリセルトランジスタにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソースとなる反転層に接続されるビット線には、書き込み選択のためにたとえば０Ｖ程度の電圧が印加される一方、非選択メモリセルにおけるソースとなる反転層に接続されるビット線には、書き込みを阻止するためにたとえば２Ｖ程度の電圧が印加される。
【００１５】
これにより、選択メモリセルトランジスタにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がフローティングゲート絶縁膜８を介してフローティングゲート電極９９に注入される。一方、非選択メモリセルトランジスタにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極への電荷の注入は行なわれない。以上のような動作により、所定のメモリセルトランジスタに選択的に情報の書込みが行なわれる。
【００１６】
次に、情報の読み出し動作においては、上述した書込み動作と逆の動作が行なわれる。選択メモリセルトランジスタが接続されるワード線に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のワード線には、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソース・ドレイン形成用のアシストゲート電極３３には、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルトランジスタにおけるソース・ドレインが形成される。一方、非選択メモリセルトランジスタにおけるソース・ドレイン形成用のアシストゲート電極３３には、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルトランジスタにおいては、ソース・ドレインとなる反転層が形成されない。この結果、選択メモリセルトランジスタと非選択メモリセルトランジスタとの電気的な分離が実現される。
【００１７】
また、選択メモリセルトランジスタにおいてドレインとなる反転層が接続されるビット線に、たとえば１．２Ｖ程度の電圧が印加される一方、他のビット線には、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルトランジスタにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極の蓄積電荷の状態によって選択メモリセルトランジスタのしきい値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況からそのメモリセルトランジスタのデータを判別することができる。以上のような動作によって、所定のメモリセルトランジスタの情報の読み出しが行なわれる。
【００１８】
次に、情報の消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方、半導体基板１には正の電圧が印加される。なお、アシストゲート電極３３には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極から半導体基板１に向かって、Ｆ−Ｎ（Fowlor Nordheim）トンネル放出により電荷が放出される。以上のような動作によって、複数のメモリセルの情報が一括で消去される。ＡＧ−ＡＮＤ型フラッシュメモリは以上のように動作する。
【００１９】
上述したＡＧ−ＡＮＤ型フラッシュメモリでは、隣り合うアシストゲート電極３３によって挟まれた領域に位置する半導体基板１の表面上を充填するように所定の高さを有するシリコンエピタキシャル成長部１３が形成される。これにより、後述するように、熱酸化法によってフローティングゲート絶縁膜８を形成する際に酸化種がシリコンエピタキシャル成長部１３の表面に確実に到達してフローティングゲート絶縁膜８の膜厚のばらつきが低減する。その結果、ＡＧ−ＡＮＤ型フラッシュメモリの書き込み速度や消去速度等の諸特性を向上させることができる。
【００２０】
また、シリコンエピタキシャル成長部１３が形成されることで、アシストゲート電極３３とフローティングゲート電極９９との距離が確保され、アシストゲート電極３３とフローティングゲート電極９９との間のリーク電流が抑制されて、記憶保持特性を向上させることができる。さらに、アシストゲート電極３３の直下に位置する半導体基板１の表面部分に加えて、アシストゲート電極３３の側方に位置するシリコンエピタキシャル成長部１３の部分にも反転層が形成されることで、反転層の抵抗が下がり書き込み速度の向上を図ることができる。
【００２１】
実施の形態２
次に、前述したＡＧ−ＡＮＤ型フラッシュメモリの製造方法について説明する。まず、図２に示すように、半導体基板１の主表面に熱酸化処理を施すことにより熱酸化膜２が形成される。その熱酸化膜２上に、たとえばＣＶＤ（Chemical Vapor Deposition）法によりリン（Ｐ）あるいは砒素（Ａｓ）をドープしたポリシリコン膜３が形成される。そのポリシリコン膜３上に、たとえばＣＶＤ法によりシリコン窒化膜４が形成される。
【００２２】
そのシリコン窒化膜４上に、たとえばＣＶＤ法によりシリコン酸化膜５が形成される。そのシリコン酸化膜５上に所定の写真製版処理を施すことによりアシストゲート電極をパターニングするためのレジストパターン２１が形成される。次に、そのレジストパターン２１をマスクとして、シリコン酸化膜５、シリコン窒化膜４およびポリシリコン膜３に異方性エッチングを施すことにより、図３に示すように、溝３１が形成されて、互いに間隔を隔てられた、複数のアシストゲート電極３３を含む柱状体３０が形成される。その後、レジストパターン２１が除去される。
【００２３】
次に、図４に示すように、熱酸化処理を施すことにより、露出したアシストゲート電極３３のそれぞれの側面に熱酸化膜６が形成される。このとき、半導体基板１の表面上に形成された熱酸化膜２の膜厚はさらに厚くなる。次に、柱状体３０を覆うように、たとえばＣＶＤ法によってシリコン酸化膜（図示せず）が形成される。次に、そのシリコン酸化膜の全面に異方性エッチングを施すことにより、図５に示すように、アシストゲート電極３３の側面上を含む柱状体３０の側面上にサイドウォール酸化膜７が形成される。その後、露出した半導体基板の表面に等方性のポリシリコンエッチングを施すことにより、全面エッチングによってダメージを受けた半導体基板の表面部分（図示せず）が除去される。
【００２４】
次に、図６に示すように、隣り合う柱状体３０によって挟まれた半導体基板１の表面上に、たとえば温度約６３０℃〜６６０℃のもとでＳｉ2Ｈ6等を核としてシリコンを選択的に成長させることにより、シリコンエピタキシャル成長部１３が形成される。この場合、シリコンエピタキシャル成長部１３は、アシストゲート電極３３の高さよりも高くなるように形成される。
【００２５】
次に、図７に示すように、たとえば熱酸化法の一つとしてＩＳＳＧ（In-Situ Steam Generation）酸化法により、柱状体３０によって挟まれた領域に露出したシリコンエピタキシャル成長部１３の表面にフローティングゲート絶縁膜８が形成される。次に、柱状体３０を覆うように、リン（Ｐ）または砒素（Ａｓ）がドープされたポリシリコン膜（図示せず）が形成される。次に、図８に示すように、そのポリシリコン膜の全面にエッチングを施すことにより、隣り合う柱状体３０によって挟まれた領域に位置するフローティングゲート電極となるポリシリコン膜９の部分を残して他のポリシリコン膜の部分が除去される。残されたポリシリコン膜９の上端は柱状体３０の上端よりも低い位置にある。
【００２６】
次に、メモリセル領域以外の領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてメモリセル領域に位置する柱状体３０にエッチングを施すことにより、図９に示すように、シリコン酸化膜５が除去されるとともに、サイドウォール酸化膜７の上端がシリコン窒化膜４の上端と下端との間の位置になるまでサイドウォール酸化膜７が除去されて、フローティングゲート電極となるポリシリコン膜９ａ，９ｂが露出する。その後、ポリシリコン膜９ａ，９ｂ上にＯＮＯ（OxyNitride Oxide）膜が形成され、そのＯＮＯ膜を覆うように、たとえばＣＶＤ法によりリン（Ｐ）または砒素（Ａｓ）をドープしたポリシリコン膜（いずれも図示せず）が形成される。そのポリシリコン膜上にたとえばタングステンなどの金属シリサイド膜が形成される。
【００２７】
次に、金属シリサイド膜上にコントロールゲート電極をパターニングするための所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、金属シリサイド膜、ポリシリコン膜、ＯＮＯ膜およびポリシリコン膜９ａ，９ｂ等に異方性エッチングを施すことにより、図１０に示すように、アシストゲート電極３３に交差するように、ポリシリコン膜１１と金属シリサイド膜１２とからなるコントロールゲート電極３４が形成される。また、互いに隣り合うアシストゲート電極３３の間にあってコントロールゲート電極３４と交差する部分に情報としての電荷を蓄積するためのフローティングゲート電極９９が形成される。フローティングゲート電極９９とコントロールゲート電極１４との間にはＯＮＯ膜１０が介在している。このようにして、ＡＧ−ＡＮＤ型フラッシュメモリが製造される。
【００２８】
上述した半導体装置の製造方法では、フローティングゲート電極９９の直下に形成されるフローティングゲート絶縁膜８の膜厚のばらつきが抑制されて、ＡＧ−ＡＮＤ型フラッシュメモリの書き込み速度や消去速度等の諸特性が向上する。また、フローティングゲート電極９９とアシストゲート電極３３との間のリーク電流が抑制されて、記憶保持特性が向上する。このことについて、従来の製造方法と比較して説明する。
【００２９】
従来の製造方法では、まず、図５に示す工程の後、熱酸化処理を施すことにより、図１１に示すように、露出した半導体基板１０１の領域の表面にフローティングゲート絶縁膜１０８が形成される。次に、溝１３１によって互いに隔てられた柱状体１３０を覆うように、ポリシリコン膜（図示せず）が形成される。次に、図１２に示すように、そのポリシリコン膜の全面にエッチングを施すことにより、柱状体１３０によって挟まれた領域に位置するフローティングゲート電極となるポリシリコン膜１０９の部分を残して他のポリシリコン膜の部分が除去される。
【００３０】
次に、メモリセル領域以外の領域を覆う所定のレジストパターンをマスクとしてメモリセル領域に位置する柱状体１３０にエッチングを施すことにより、図１３に示すように、シリコン酸化膜１０５が除去されるとともに、シリコン窒化膜１０４より上に位置するサイドウォール酸化膜１０７が除去されて、フローティングゲート電極となるポリシリコン膜１０９ａ，１０９ｂが露出する。
【００３１】
その後、ＯＮＯ膜、ポリシリコン膜および金属シリサイド膜が形成されて、所定の写真製版および加工を施すことにより、図１４に示すように、アシストゲート電極１３３に交差するように、ポリシリコン膜１１１と金属シリサイド膜１１２とからなるコントロールゲート電極１３４が形成される。また、互いに隣り合うアシストゲート電極１３３の間にあってコントロールゲート電極１３４と交差する部分にフローティングゲート電極１９９が形成される。フローティングゲート電極１９９とコントロールゲート電極１３４との間にはＯＮＯ膜１１０が介在している。アシストゲート電極１３３と半導体基板１０１との間にはアシストゲート絶縁膜１０２ａが形成されている。比較例としての従来のＡＧ−ＡＮＤ型フラッシュメモリは以上のようにして製造される。
【００３２】
本発明の実施の形態に係る半導体装置の製造方法（発明例）では、フローティングゲート電極９９の直下に形成されるフローティングゲート絶縁膜８は、図６および図７に示す工程において柱状体３０によって挟まれたシリコンエピタキシャル成長部１３の表面に形成される。一方、従来の製造方法（比較例）では、図５および図１１に示す工程において柱状体１３０によって挟まれた半導体基板１０１の表面に形成される。
【００３３】
このとき、発明例と比較例とで、隣り合う柱状体３０，１３０間の距離Ｌと柱状体３０，１３０の上端からフローティングゲート絶縁膜が形成される表面までの距離Ｈとをそれぞれ比較すると、距離Ｌと柱状体３０，１３０の高さを一定とすれば、発明例では、シリコンエピタキシャル成長部１３の高さ分だけ距離Ｈが短くなる。これにより、発明例における距離Ｌに対する距離Ｈの比Ｈ/Ｌ（アスペクト比：図６参照）は、たとえば約６．０〜６．５程度となって、比較例におけるアスペクト比（約８．５〜９．０程度、図５参照）よりも小さくなる。その結果、発明例では、熱酸化法によってフローティングゲート絶縁膜８を形成する際に、酸化種がシリコンエピタキシャル成長部１３の表面にまで確実に到達して、フローティングゲート絶縁膜８の膜厚のばらつきが抑制される。
【００３４】
フローティングゲート絶縁膜８の膜厚のばらつきが抑制されることで、書き込みあるいは消去を行なう前の初期のしきい値電圧Ｖｔｈｉ、消去速度、書き込み速度のばらつきを低減することができる。また、フローティングゲート電極９９とフローティングゲート電極９９との対向面積（紙面に対して垂直方向に対向）が減少して、両フローティングゲート電極９９のカップリングによるしきい値電圧のばらつきを低減することができる。
【００３５】
さらに、エピタキシャル成長部１３が形成されることで、アシストゲート電極３３とフローティングゲート電極９９との距離Ｄ（図１０参照）は、たとえば約５０ｎｍ程度となって、従来の半導体装置における対応する距離Ｃ（約３０ｎｍ程度、図１４参照）よりも長くなって、アシストゲート電極３３とフローティングゲート電極９９との間でリーク電流が生じるのを抑制することができる。
【００３６】
また、アシストゲート電極３３に所定の電圧を印加することによって形成される反転層について、従来の半導体装置では、図１５に示すように、反転層１１５はアシストゲート電極１３３の直下に位置する半導体基板１０１の表面部分に形成されることになる。これに対して、実施の形態に係る半導体装置では、図１６に示すように、アシストゲート電極３３の直下に位置する半導体基板１の表面部分に加えて、アシストゲート電極３３の側面の近傍（側方）に位置するシリコンエピタキシャル成長部１３の部分にも反転層１５が形成されることになる。これにより、実施の形態に係る半導体装置における反転層１５の領域は、従来の半導体装置における反転層１１５の領域よりも拡大し、反転層１５の抵抗を下げることができる。その結果、フラッシュメモリにおいて書き込み速度の向上を図ることができる。
【００３７】
なお、上述した実施の形態では、エピタキシャル成長させる材料としてシリコンを例に挙げたが、この他に、たとえばＳｉ−Ｇｅを適用してもよい。
【００３８】
今回開示された実施の形態は例示に過ぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、比較例における反転層の形成のされ方を示す断面図である。
【図１６】同実施の形態において、発明例における反転層の形成のされ方を示す断面図である。
【符号の説明】
【００４０】
１  半導体基板、２ａ  アシストゲート絶縁膜、６  熱酸化膜、３，９，１１  ポリシリコン膜、４  シリコン窒化膜、５  シリコン酸化膜、７  サイドウォール酸化膜、８  フローティングゲート絶縁膜、１０  ＯＮＯ膜、１２  金属シリサイド膜、１３  シリコンエピタキシャル成長部、１５  反転層、２１  レジストパターン、３３  アシストゲート電極、３４  コントロールゲート電極、９９  フローティングゲート電極。
【図１】
2006186048.tif 000003
【図２】
2006186048.tif 000004
【図３】
2006186048.tif 000005
【図４】
2006186048.tif 000006
【図５】
2006186048.tif 000007
【図６】
2006186048.tif 000008
【図７】
2006186048.tif 000009
【図８】
2006186048.tif 000010
【図９】
2006186048.tif 000011
【図１０】
2006186048.tif 000012
【図１１】
2006186048.tif 000013
【図１２】
2006186048.tif 000014
【図１３】
2006186048.tif 000015
【図１４】
2006186048.tif 000016
【図１５】
2006186048.tif 000017
【図１６】
2006186048.tif 000018