(57)【要約】      （修正有）【課題】ラインパタン端部の後退量を評価する作業による労力の低減と、そのマスクＣＡＤ処理の簡易化を図る。【解決手段】ウェハ上に配線ラインが等ピッチで設計されているレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、レイアウトパタン１００の配線ライン端部１０１とこの配線ライン方向に配置されたパタン間の対向スペース１０１ａを均一化する工程を含む。配線ピッチのライン端部への影響は軽微なものとして扱い、配線ライン端部１０１の対向スペース１０１ａの間隔のみ揃えることで、ライン端部の変形（後退）ばらつきを抑止することができる。これにより、ウェハ上での後退量を均一化することができるので、ハンマ図形の生成仕様が簡易化でき、マスクＣＡＤ処理時間の短縮、およびマスクデータ量の削減が可能となる。【選択図】図１
2006091905.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に配線ラインが等ピッチで設計されているレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置されたパタン間の対向スペースを均一化する工程を含む半導体設計レイアウトパタン生成方法。
【請求項２】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出して前記エッジ間隔を均一にする工程とを含む半導体設計レイアウトパタン生成方法。
【請求項３】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを周辺パタンの密集度により抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、パタン密集度によりエッジの突き出し量を変更してパタン密集度を均一にすることを特徴とする半導体設計レイアウトパタン生成方法。
【請求項４】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおける垂直方向のライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、前記エッジ間隔に応じてエッジの突き出し可能量を算出することを特徴とする半導体設計レイアウトパタン生成方法。
【請求項５】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおける水平方向のライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、前記エッジ間隔に応じてエッジの突き出し可能量を算出することを特徴とする半導体設計レイアウトパタン生成方法。
【請求項６】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、前記エッジ間隔に応じて前記ライン端部の伸長パタンを生成する工程と、前記伸長パタンを前記補正対象となるエッジと入れ換えて前記エッジ間隔を均一にする工程とを含む半導体設計レイアウトパタン生成方法。
【請求項７】
伸長パタンを入れ換えた後のレイアウトパタンに対してライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、前記補正対象となるエッジにおける前記エッジ間隔の中心を基準に中心図形を生成する工程と、前記伸長パタンから前記中心図形を削る工程とを含む請求項６記載の半導体設計レイアウトパタン生成方法。
【請求項８】
請求項２，３，４，５または６記載の半導体設計レイアウトパタン生成方法により、レイアウトパタンのライン端部とこのライン方向に配置されたパタン間の対向スペースを均一化する手段を備えた図形パタン生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体製造のウェハプロセスにおけるパタン劣化を補うフォトマスクデータ加工技術に関するもので、フォトマスクデータにおける半導体設計レイアウトパタン生成方法および図形パタン生成装置に関するものである。
【背景技術】
【０００２】
半導体設計レイアウトパタンのライン端部はウェハ上におけるパタン変形（後退）が著しく、これを未然に防ぐためにマスクデータ上にハンマ（またはセリフ）と呼ばれる補助パタンをライン端部に付加し、ウェハ上の変形を抑止している。
【０００３】
一般的にレイアウトパタンのライン端部に対しては、ウェハ上における後退量を実験により見積もり、一定の形状、大きさのハンマ図形を付加している。例えば図１６に示すようなレイアウトパタン０の線幅１を測長し、またライン端部を挟むエッジの長さ２、および対向間隔距離３に応じて、ライン端部に一定の大きさのハンマ図形４を一律に生成する。
【０００４】
これの改良方法として、ハンマ図形４をライン端部に付加した後、さらにハンマ図形からの対向間隔距離５を測長し、対向間隔距離に応じてハンマ図形の削り込みパタン６を発生し、ハンマ図形から削る（後退させる）ことによりライン端部の変形量をより精度よく補正する方法も提案されている。
【０００５】
上記先行技術文献として、半導体製造用マスクのパターン補正方法およびそのパターン補正方法を記録した記録媒体（特許文献１）、マスクパターン補正方法、パターン形成及びフォトマスク（特許文献２）がある。
【特許文献１】特開２００１−８３６８９号公報（第２頁、請求項１、請求項２）
【特許文献２】特開平０８−３２１４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような従来のマスクパタン補正方法では、各ラインパタン端部と周辺パタンとの組み合わせ毎に端部の後退量を評価し、その値に対して補正量を定めないと十分な補正精度が得られない。各ラインパタン端部と周辺パタンとの組み合わせ毎に後退量を評価するためには膨大な評価作業が必要となり、さらにその組み合わせ毎に補正処理を行なうマスクＣＡＤ処理に要する時間も膨大となる。
【０００７】
したがって、この発明の目的は、前記課題に鑑み、各ラインパタン端部の補正を行なうのに、各ラインパタン端部と周辺のパタンとの関係を考慮したラインパタン端部の後退量の評価を必要としないことにより、評価作業の労力の低減と、そのマスクＣＡＤ処理の簡易化を図ることができる半導体設計レイアウトパタン生成方法および図形パタン生成装置を提供することである。
【課題を解決するための手段】
【０００８】
請求項１記載の半導体設計レイアウトパタン生成方法は、ウェハ上に配線ラインが等ピッチで設計されているレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置されたパタン間の対向スペースを均一化する工程を含む。
【０００９】
請求項２記載の半導体設計レイアウトパタン生成方法は、投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出して前記エッジ間隔を均一にする工程とを含む。
【００１０】
請求項３記載の半導体設計レイアウトパタン生成方法は、投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを周辺パタンの密集度により抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、パタン密集度によりエッジの突き出し量を変更してパタン密集度を均一にする。
【００１１】
請求項４記載の半導体設計レイアウトパタン生成方法は、投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおける垂直方向のライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、前記エッジ間隔に応じてエッジの突き出し可能量を算出する。
【００１２】
請求項５記載の半導体設計レイアウトパタン生成方法は、投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおける水平方向のライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、前記エッジ間隔に応じてエッジの突き出し可能量を算出する。
【００１３】
請求項６記載の半導体設計レイアウトパタン生成方法は、投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、前記エッジ間隔に応じて前記ライン端部の伸長パタンを生成する工程と、前記伸長パタンを前記補正対象となるエッジと入れ換え、前記エッジ間隔を均一にする工程とを含む。
【００１４】
請求項７記載の半導体設計レイアウトパタン生成方法は、請求項６記載の半導体設計レイアウトパタン生成方法において、伸長パタンを入れ換えた後のレイアウトパタンに対してライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、前記補正対象となるエッジにおける前記エッジ間隔の中心を基準に中心図形を生成する工程と、前記伸長パタンから前記中心図形を削る工程とを含む。
【００１５】
請求項８記載の図形パタン生成装置は、請求項２，３，４，５または６記載の半導体設計レイアウトパタン生成方法により、レイアウトパタンのライン端部とこのライン方向に配置されたパタン間の対向スペースを均一化する手段を備えた。
【発明の効果】
【００１６】
この発明の請求項１記載の半導体設計レイアウトパタン生成方法によれば、レイアウトパタンの配線ライン端部とこの配線ライン方向に配置されたパタン間の対向スペースを均一化する工程を含むので、配線ピッチのライン端部への影響は軽微なものとして扱い、配線ライン端部の対向スペースの間隔のみ揃えることで、ライン端部の変形（後退）ばらつきを抑止することができる。これにより、ウェハ上での後退量を均一化することができるので、ハンマ図形の生成仕様が簡易化でき、マスクＣＡＤ処理時間の短縮、およびマスクデータ量の削減が可能となる。
【００１７】
この発明の請求項２記載の半導体設計レイアウトパタン生成方法によれば、レイアウトパタンにおけるライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出してエッジ間隔を均一にする工程とを含むので、ウェハ上における設計レイアウトパタンライン端部の対向スペースが規定間隔を満たすことにより、ウェハ上におけるライン端部後退量を均一にすることを可能とする。また、ウェハ上での後退量を均一化することにより、ハンマ図形の生成仕様が簡易化でき、マスクＣＡＤ処理時間の短縮、およびマスクデータ量の削減が可能となる。
【００１８】
この発明の請求項３記載の半導体設計レイアウトパタン生成方法によれば、レイアウトパタンにおけるライン端部のエッジを周辺パタンの密集度により抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、エッジを突き出す工程の際に、パタン密集度によりエッジの突き出し量を変更してパタン密集度を均一にするので、ウェハ上における設計レイアウトパタンライン端部の対向スペースが規格スペース以上となるエッジの割合から求められるパタン密集度に応じて、ウェハ上におけるライン端部後退量を均一にすることを可能とする。また、ウェハ上での後退量を均一化することにより、請求項２と同様にハンマ図形の生成仕様が簡易化できる。
【００１９】
この発明の請求項４記載の半導体設計レイアウトパタン生成方法によれば、レイアウトパタンにおける垂直方向のライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、エッジを突き出す工程の際に、エッジ間隔に応じてエッジの突き出し可能量を算出するので、ウェハ上における設計レイアウトパタンの垂直方向のライン端部の対向スペースが規定間隔を満たすことにより、ウェハ上におけるライン端部後退量を均一にすることを可能とする。また、ウェハ上での後退量を均一化することにより、請求項２と同様にハンマ図形の生成仕様が簡易化できる。
【００２０】
この発明の請求項５記載の半導体設計レイアウトパタン生成方法によれば、レイアウトパタンにおける水平方向のライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、エッジを突き出す工程の際に、エッジ間隔に応じてエッジの突き出し可能量を算出するので、ウェハ上における設計レイアウトパタンの水平方向のライン端部の対向スペースが規定間隔を満たすことにより、ウェハ上におけるライン端部後退量を均一にすることを可能とする。また、ウェハ上での後退量を均一化することにより、請求項２と同様にハンマ図形の生成仕様が簡易化できる。
【００２１】
この発明の請求項６記載の半導体設計レイアウトパタン生成方法によれば、レイアウトパタンにおけるライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、エッジ間隔に応じてライン端部の伸長パタンを生成する工程と、伸長パタンを補正対象となるエッジと入れ換え、前記エッジ間隔を均一にする工程とを含むので、ウェハ上における設計レイアウトパタンライン端部の対向スペースが規定間隔を満たすことにより、ウェハ上におけるライン端部後退量を均一にすることを可能とする。また、ウェハ上での後退量を均一化することにより、請求項２と同様にハンマ図形の生成仕様が簡易化できる。
【００２２】
請求項７では、伸長パタンを入れ換えた後のレイアウトパタンに対してライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジにおけるエッジ間隔の中心を基準に中心図形を生成する工程と、伸長パタンから中心図形を削る工程とを含むので、全レイアウトパタン内の全てのライン端部が規定スペースを確保することが可能となる。
【００２３】
この発明の請求項８記載の図形パタン生成装置によれば、請求項２，３，４，５または６記載の半導体設計レイアウトパタン生成方法により、レイアウトパタンのライン端部とこのライン方向に配置されたパタン間の対向スペースを均一化する手段を備えたので、ウェハ上におけるパタンライン端部の後退影響を均一にすることができる。
【発明を実施するための最良の形態】
【００２４】
この発明の第１の実施の形態を図１に基づいて説明する。図１はこの発明の第１の実施形態の半導体設計レイアウトパタン生成方法においてレイアウトパタンライン端部の平面図である。
【００２５】
図１において、１００は全レイアウトパタン、１０１は規定間隔以上のライン端部である。図１に示すように、設計レイアウトパタン１００の配線ラインが等ピッチで設計されている場合、配線ピッチのライン端部への影響は軽微なものとして扱い、配線ライン端部１０１の対向スペース１０１ａの間隔のみを揃える。すなわち、このパタン生成方法は、配線ライン端部１０１とこの配線ライン方向に配置されたパタン間の対向スペース１０１ａを均一化する工程を含む。これにより、ウェハ上におけるパタンライン端部の後退影響を均一することができる。
【００２６】
この発明の第２の実施の形態について説明する。
【００２７】
この実施形態では、配線間隔が等ピッチに設計されたレイアウトパタンにおいて、チップ全体に占めるライン端部に対して、ライン端部の対向スペースが規格スペース以上であるエッジの割合を求める工程を行う。
【００２８】
前記工程で求めた規格スペース以上のライン端部が規定の割合よりも多い場合、ライン端部の変形を行い、設計レイアウトパタンのソースデータに反映させる。ライン端部変形は、実施の形態３、または実施の形態４、または実施の形態５によりライン端部伸長を行い、ライン端部の対向間隔を均一にする。
【００２９】
前記工程で求めた規格スペース以上のライン端部が規定の割合よりも少ない場合、ウェハ上におけるライン端部の影響は軽微なものとして扱い、設計レイアウトパタンのソースデータにおけるライン端部の変形を行わず、ライン端部ＯＰＣ処理を実施する。
【００３０】
この発明の第３の実施の形態を図２ないし図６に基づいて説明する。図２はこの発明の第３の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【００３１】
この実施形態では、第２の実施形態のライン端部変形に際して、図２に示すように、レイアウトパタンにおけるライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程（Ｓ５）と、補正対象となるエッジを隣接するエッジ側に突き出してエッジ間隔を均一にする工程とを含む。
【００３２】
この場合、設計レイアウトパタン上のライン端部に最大寸法分の伸長パタンを生成する（Ｓ６）。伸長パタンを生成した後、ライン端部の対向間隔を測長し、規定間隔を満たしていない場合（デザインエラーとなる場合）、段階的に寸法を小さくした（後退した）伸長パタンに置き換えて、規定間隔を満たすようにする（Ｓ７〜Ｓ９）。
【００３３】
以下、ライン端部補正ＣＡＤ処理アルゴリズムの手順を示す。
【００３４】
全レイアウトパタン１００から対向間隔が規定以上の垂直方向のライン端部１０１を抽出する（Ｓ５）。
【００３５】
図３に示すように、ライン端部１０１に対して、垂直方向に最大寸法分伸長したパタン１０２を生成する（Ｓ６）。
【００３６】
Ｓ６で生成した全レイアウトパタンに対して、ライン端部の対向間隔を測長し、規定間隔が満たされない（デザインエラーとなる）ライン端部１０３を抽出する（Ｓ７，Ｓ８）。
【００３７】
図４に示すように、ライン端部１０３に対して、生成した伸長パタン１０２から任意の寸法分後退した伸長パタン１０４に置き換える（Ｓ９）。
【００３８】
Ｓ７〜Ｓ９の処理を繰り返し、垂直方向のライン端部の対向間隔が規定間隔を満たすまで繰り返す。
【００３９】
次にＳ５〜Ｓ９迄で生成された全レイアウトパタンに対して対向間隔が規定間隔以上の水平方向のライン端部１０５を抽出し、図５に示すようにライン端部１０５に対して水平方向にのみ最大寸法分伸長したパタン１０６を生成する（Ｓ１０）。
【００４０】
Ｓ１０で生成した全レイアウトパタンに対して、ライン端部の対向間隔を測長し、規定間隔が満たされない（デザインエラーとなる）ライン端部１０７を抽出する（Ｓ１１，Ｓ１２）。
【００４１】
図６に示すように、ライン端部１０７に対して生成した伸長パタン１０６から任意の寸法分後退した伸長パタン１０８に置き換える（Ｓ１３）。
【００４２】
Ｓ１１〜Ｓ１３の処理を繰り返し、水平方向のライン端部の対向間隔が規定間隔を満たすまで繰り返すことにより、全レイアウトパタンのライン端部が規定間隔（ピッチ）を満たすことが可能となる。
【００４３】
なお、レイアウトパタンにおけるライン端部のエッジを周辺パタンの密集度により抽出し、エッジを突き出す工程の際に、パタン密集度によりエッジの突き出し量を変更してパタン密集度を均一にしてもよい。
【００４４】
この発明の第４の実施の形態を図７ないし図１１に基づいて説明する。図７はこの発明の第４の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【００４５】
この実施形態では、第２の実施形態のライン端部変形に際して、図７に示すように、レイアウトパタンにおける垂直方向または水平方向のライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程（Ｓ５）と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、エッジを突き出す工程の際に、エッジ間隔に応じてエッジの突き出し可能量を算出する。
【００４６】
この場合、設計レイアウトパタン上のライン端部に任意の伸長パタンを生成する（Ｓ６）。伸長パタンを生成した後、ライン端部の対向間隔を測長し、規定間隔が満たされていない場合、段階的に寸法を大きくした伸長パタンに置き換え、規定間隔を満たすようにする（Ｓ７〜Ｓ９）。
【００４７】
以下、ライン端部補正ＣＡＤ処理アルゴリズムの手順を示す。
【００４８】
全レイアウトパタン１００から対向間隔が規定以上のライン端部１０１を抽出する（Ｓ５）。
【００４９】
図８に示すように、ライン端部１０１に対して、垂直方向にのみ任意の寸法分伸長したパタン１１０を生成する（Ｓ６）。
【００５０】
Ｓ６で生成したパタンのライン端部に対して対向間隔を測長し、規定間隔が満たされていないライン端部１１１を抽出する（Ｓ７，Ｓ８）。
【００５１】
図９に示すように、ライン端部１１１に対して再度垂直方向に任意の寸法分伸長したパタン１１２を生成する（Ｓ９）。
【００５２】
Ｓ７〜Ｓ９までの処理を繰り返し、垂直方向のライン端部が規定間隔を満たすまで繰り返す。
【００５３】
次にＳ５〜Ｓ９迄で生成されたレイアウトパタンから対向間隔が規定以上のライン端部を抽出し、図１０に示すようにライン端部に対し水平方向にのみ任意の寸法分伸長したパタ１１３を生成する（Ｓ１０）。
【００５４】
Ｓ１０生成したレイアウトパタンのライン端部に対して対向間隔を測長し、規定間隔が満たされていないライン端部１１４を抽出する（Ｓ１１，Ｓ１２）。
【００５５】
図１１に示すように、ライン端部１１４に対して再度水平方向に任意の寸法分伸長したパタン１１５を生成する（Ｓ１３）。
【００５６】
Ｓ１１〜Ｓ１３までの処理を繰り返し、水平方向のライン端部が規定間隔を満たすまでライン端部の伸長を繰り返すことにより、全レイアウトパタンライン端部が規定間隔を満たすことが可能となる。
【００５７】
この発明の第５の実施の形態を図１２ないし図１４に基づいて説明する。図１２はこの発明の第５の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【００５８】
この実施形態では、第２の実施形態のライン端部変形に際して、レイアウトパタンにおけるライン端部のエッジを抽出する工程と、ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程（Ｓ５）と、エッジ間隔に応じてライン端部の伸長パタンを生成する工程と、伸長パタンを補正対象となるエッジと入れ換えてエッジ間隔を均一にする工程とを含む。
【００５９】
この場合、設計レイアウトパタン上におけるライン端部を垂直成分、水平成分に最大寸法分の伸長パタンを一律に生成し（Ｓ６）、ライン端部の対向間隔が規定間隔を満たさない場合、ライン端部の間隔の中心を基準に規定間隔の線幅をもつ中心図形を生成し、伸長パタンから削る（後退させる）（Ｓ７〜Ｓ１０）。
【００６０】
以下、ライン端部補正ＣＡＤ処理アルゴリズムの手順を示す。
【００６１】
全レイアウトパタン１００から対向間隔が規定以上のライン端部１０１を抽出する（Ｓ５）。
【００６２】
図１３に示すように、ライン端部１０１に対して、垂直方向にのみ最大寸法分伸長したパタン１２０を生成する（Ｓ６）。
【００６３】
Ｓ６で生成した全レイアウトパタンのライン端部に対して、水平方向にのみ最大寸法分伸長したパタン１２１を生成する（Ｓ６）。
【００６４】
Ｓ６で生成した全レイアウトパタンに対してライン端部の対向間隔を測長し、規定間隔が満たされない（デザインエラーとなる）ライン端部１２２を抽出する（Ｓ７，Ｓ８）。
【００６５】
図１４に示すように、ライン端部１２２に対して対向間隔の中心を基準に、規定間隔以上の線幅を持った中心図形１２３を生成する（Ｓ９）。
【００６６】
中心図形１２３を伸長パタン１２１から削る（マイナスする）ことにより全レイアウトパタン内全てのライン端部が規定間隔を確保することが可能となる（Ｓ１０）。
【００６７】
また、図１５に示すように、ＯＰＣ処理（図２，７のＳ１４，図１２のＳ１１）は設計レイアウトパタンのライン端部対向データが実施の形態３、または実施の形態４、または実施の形態５により等距離になっていることを前提として、簡易化されたハンマ図形（またはセリフ）１２４を生成する。
【産業上の利用可能性】
【００６８】
本発明にかかる半導体設計レイアウトパタン生成方法および図形パタン生成装置は、ハンマ図形の生成仕様が簡易化でき、マスクＣＡＤ処理時間の短縮、およびマスクデータ量の削減が可能となるという効果を有し、半導体製造のウェハプロセスにおけるパタン劣化を補うフォトマスクデータ加工技術として有用である。
【図面の簡単な説明】
【００６９】
【図１】この発明の第１の実施形態においてレイアウトパタンライン端部の平面図である。
【図２】この発明の第３の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【図３】第３の実施形態におけるライン端部垂直方向最大寸法伸長パタンの平面図である。
【図４】第３の実施形態におけるライン端部垂直方向後退パタンの平面図である。
【図５】第３の実施の形態におけるライン端部水平方向最大寸法伸長パタンの平面図である。
【図６】第３の実施の形態におけるライン端部水平方向後退パタンの平面図である。
【図７】この発明の第４の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【図８】第４の実施の形態におけるライン端部垂直方向段階伸長パタンの平面図である。
【図９】第４の実施の形態におけるライン端部垂直方向段階伸長パタンの平面図である。
【図１０】第４の実施の形態におけるライン端部水平方向段階伸長パタンの平面図である。
【図１１】第４の実施の形態におけるライン端部水平方向段階伸長パタンの平面図である。
【図１２】この発明の第５の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【図１３】第５の実施の形態におけるライン端部最大寸法伸長パタンの平面図である。
【図１４】第５の実施の形態における規定寸法確保後のレイアウトパタン平面図である。
【図１５】ＯＰＣ処理後のレイアウトパタン平面図である。
【図１６】従来例におけるハンマ図形生成方法の平面図である。
【符号の説明】
【００７０】
１  パタン線幅
２  ライン端を挟むエッジ長
３  パタン対向間隔
４  ライン端部に付加するハンマ図形
５  ハンマ図形生成後の対向間隔
６  ハンマ削り込みパタン
１００  全レイアウトパタン
１０１  レイアウトパタン内のライン端部
１０２  垂直方向にのみ最大寸法分伸長された図形パタン
１０６  水平方向にのみ最大寸法分伸長された図形パタン
１１０  垂直方向にのみ任意の寸法分伸長された図形パタン
１１３  水平方向にのみ任意の寸法分伸長された図形パタン
１２３  ライン端部に対して規定寸法を満たす幅をもつ中心図形
１２４  ＯＰＣ処理で生成されるハンマ図形パタン
【図１】
2006091905.tif 000003
【図２】
2006091905.tif 000004
【図３】
2006091905.tif 000005
【図４】
2006091905.tif 000006
【図５】
2006091905.tif 000007
【図６】
2006091905.tif 000008
【図７】
2006091905.tif 000009
【図８】
2006091905.tif 000010
【図９】
2006091905.tif 000011
【図１０】
2006091905.tif 000012
【図１１】
2006091905.tif 000013
【図１２】
2006091905.tif 000014
【図１３】
2006091905.tif 000015
【図１４】
2006091905.tif 000016
【図１５】
2006091905.tif 000017
【図１６】
2006091905.tif 000018
【手続補正書】
【提出日】平成17年12月22日(2005.12.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ウェハ上に配線ラインが等ピッチで設計されているレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置されたパタン間の対向スペースを均一化する工程を含む半導体設計レイアウトパタン生成方法。
【請求項２】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出して前記エッジ間隔を均一にする工程とを含む半導体設計レイアウトパタン生成方法。
【請求項３】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを周辺パタンの密集度により抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、パタン密集度によりエッジの突き出し量を変更してパタン密集度を均一にすることを特徴とする半導体設計レイアウトパタン生成方法。
【請求項４】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおける垂直方向のライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、前記エッジ間隔に応じてエッジの突き出し可能量を算出することを特徴とする半導体設計レイアウトパタン生成方法。
【請求項５】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおける水平方向のライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、補正対象となるエッジを隣接するエッジ側に突き出す工程とを含み、前記エッジを突き出す工程の際に、前記エッジ間隔に応じてエッジの突き出し可能量を算出することを特徴とする半導体設計レイアウトパタン生成方法。
【請求項６】
投影光学系によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンにおけるライン端部のエッジを抽出する工程と、前記ライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、前記エッジ間隔に応じて前記ライン端部の伸長パタンを生成する工程と、前記伸長パタンを前記補正対象となるエッジと入れ換えて前記エッジ間隔を均一にする工程とを含む半導体設計レイアウトパタン生成方法。
【請求項７】
伸長パタンを入れ換えた後のレイアウトパタンに対してライン端部のエッジから隣接するエッジまでのエッジ間隔を算出し、その算出結果に基づいて補正対象となるエッジを抽出する工程と、前記補正対象となるエッジにおける前記エッジ間隔の中心を基準に中心図形を生成する工程と、前記伸長パタンから前記中心図形を削る工程とを含む請求項６記載
の半導体設計レイアウトパタン生成方法。
【請求項８】
請求項２，３，４，５または６記載の半導体設計レイアウトパタン生成方法により、レイアウトパタンのライン端部とこのライン方向に配置されたパタン間の対向スペースを均一化する手段を備えた図形パタン生成装置。
【請求項９】
ウェハ上に配線ラインが等ピッチで設計されていないレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、
前記レイアウトパタンの未配線領域に、配線に関与しないダミー図形パタンを生成する工程と、
前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置された配線に関与しない前記ダミー図形パタン間の対向スペースを均一化する工程と、
を含む半導体設計レイアウトパタン生成方法。
【請求項１０】
ウェハ上に配線ラインが等ピッチで設計されていないレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、
前記レイアウトパタンの未配線領域に、配線に関与せず、かつ投影光学系により前記ウェハ上に解像されない微小図形パタンを生成する工程と、
前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置されたウェハ上に解像されない前記微小図形パタン間の対向スペースを均一化する工程と、
を含む半導体設計レイアウトパタン生成方法。
【請求項１１】
請求項９または１０記載の半導体設計レイアウトパタン生成方法により、配線と周辺のパタン間のピッチを揃える手段を備えた図形パタン生成装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項８記載の図形パタン生成装置は、請求項２，３，４，５または６記載の半導体設計レイアウトパタン生成方法により、レイアウトパタンのライン端部とこのライン方向に配置されたパタン間の対向スペースを均一化する手段を備えた。
請求項９記載の半導体設計レイアウトパタン生成方法は、ウェハ上に配線ラインが等ピッチで設計されていないレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンの未配線領域に、配線に関与しないダミー図形パタンを生成する工程と、前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置された配線に関与しない前記ダミー図形パタン間の対向スペースを均一化する工程と、を含む。
請求項１０記載の半導体設計レイアウトパタン生成方法は、ウェハ上に配線ラインが等ピッチで設計されていないレイアウトパタンを投影光学系により形成するための半導体設計レイアウトパタン生成方法であって、前記レイアウトパタンの未配線領域に、配線に関与せず、かつ投影光学系により前記ウェハ上に解像されない微小図形パタンを生成する工程と、前記レイアウトパタンの配線ライン端部とこの配線ライン方向に配置されたウェハ上に解像されない前記微小図形パタン間の対向スペースを均一化する工程と、を含む。
請求項１１記載の図形パタン生成装置は、請求項９または１０記載の半導体設計レイアウトパタン生成方法により、配線と周辺のパタン間のピッチを揃える手段を備えた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
また、図１５に示すように、ＯＰＣ処理（図２，７のＳ１４，図１２のＳ１１）は設計レイアウトパタンのライン端部対向データが実施の形態３、または実施の形態４、または実施の形態５により等距離になっていることを前提として、簡易化されたハンマ図形（またはセリフ）１２４を生成する。
この発明の他の実施形態を図１７に基づいて説明する。図１７はこの発明の他の実施形態の半導体設計レイアウトパタン生成方法においてダミー図形パタン生成後のレイアウトパタン平面図である。
図１７において、１００は全レイアウトパタン、２００はダミーパタンである。図１７に示すように、設計レイアウトパタン１００における配線ラインが等ピッチで設計されていなかった場合、ウェハ上におけるライン端部の影響を均一にするため、配線ライン間（未配線領域）に他配線に関与しないダミー図形パタン２００を配置し、配線ラインが等ピッチになるように設計する。すなわち、このパタン生成方法は、上記ダミー図形パタン２００を生成する工程を含み、前記工程はダミー図形パタン２００と配線ラインとの間隔が等しくなるように設定する。これにより、ウェハ上におけるパタンライン端部の後退影響を均一することができる。
この発明の他の実施形態を図１８に基づいて説明する。図１８はこの発明の他の実施形態の半導体設計レイアウトパタン生成方法において補助パタン生成後のレイアウトパタン平面図である。
図１８において、１００は全レイアウトパタン、２０１は補助パタンである。図１８に示すように、設計レイアウトパタン１００の配線ラインが等ピッチで設計されていなかった場合、ウェハ上におけるライン端部の影響を均一にするため、配線ライン間（未配線領域）に他配線に関与せず、かつ投影光学系によりウェハ上に解像されない微小図形パタン（スキャタリングバー、またはアシストバー）２０１を生成し、配線ラインが等ピッチになるように設計する。すなわち、このパタン生成方法は、上記微小図形パタンを生成する工程を含み、前記工程は微小図形パタンと配線ラインとの間隔が等しくなるように設定する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
【図１】この発明の第１の実施形態においてレイアウトパタンライン端部の平面図である。
【図２】この発明の第３の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【図３】第３の実施形態におけるライン端部垂直方向最大寸法伸長パタンの平面図である。
【図４】第３の実施形態におけるライン端部垂直方向後退パタンの平面図である。
【図５】第３の実施の形態におけるライン端部水平方向最大寸法伸長パタンの平面図である。
【図６】第３の実施の形態におけるライン端部水平方向後退パタンの平面図である。
【図７】この発明の第４の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【図８】第４の実施の形態におけるライン端部垂直方向段階伸長パタンの平面図である。
【図９】第４の実施の形態におけるライン端部垂直方向段階伸長パタンの平面図である。
【図１０】第４の実施の形態におけるライン端部水平方向段階伸長パタンの平面図である。
【図１１】第４の実施の形態におけるライン端部水平方向段階伸長パタンの平面図である。
【図１２】この発明の第５の実施形態の半導体設計レイアウトパタン生成方法のフロー図である。
【図１３】第５の実施の形態におけるライン端部最大寸法伸長パタンの平面図である。
【図１４】第５の実施の形態における規定寸法確保後のレイアウトパタン平面図である。
【図１５】ＯＰＣ処理後のレイアウトパタン平面図である。
【図１６】従来例におけるハンマ図形生成方法の平面図である。
【図１７】この発明の他の実施形態においてダミー図形パタン生成後のレイアウトパタン平面図である。
【図１８】この発明の他の実施形態において補助パタン生成後のレイアウトパタン平面図である。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】追加
【補正の内容】
【図１７】
2006091905.tif 000019
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】追加
【補正の内容】
【図１８】
2006091905.tif 000020