(57)【要約】【課題】低振幅の信号で安定した動作が可能な、低消費電力でＴＦＴのばらつきに強いデータラッチ回路を提供することを課題とする。【解決手段】アナログスイッチ導通時は、ｎチャネル型ＴＦＴのゲート電極にデータ信号が入力され、この時インバータの入力端子にはＶＤＤが供給される。非導通時は、導通時に取り込まれるデータ信号のレベルに応じて、ｎチャネル型ＴＦＴはオン又はオフする。データ信号がＨレベルの時はオンして、ＶＳＳがインバータの入力端子に供給される。データ信号がＬレベルの時は、ＶＤＤがインバータの入力端子に供給される。よって、インバータの入力端子にはＶＤＤとＶＳＳのレベルしか伝わらないような回路構成となる。このような構成により、インバータを電源電圧で動作することが可能となり、貫通電流の削減により低消費電力で且つＴＦＴのばらつきに強い確実な回路を提供できる。【選択図】図１
2006330712.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング信号及び反転サンプリング信号の高レベル及び低レベル状態に応じてデータ信号の取り込みを行うアナログスイッチと、
前記データ信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされる第１のｎチャネル型トランジスタと、
前記第１のｎチャネル型トランジスタと直列に接続され、前記反転サンプリング信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされる第２のｎチャネル型トランジスタと、
前記反転サンプリング信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされるｐチャネル型トランジスタと、
前記第１のｎチャネル型トランジスタ及び第２のｎチャネル型トランジスタを介して低電源電位が、前記ｐチャネル型トランジスタを介して高電源電位が入力される、インバータ及びクロックドインバータで形成されるラッチ回路と
を備えたことを特徴とするデータラッチ回路。
【請求項２】
第１のｎチャネル型トランジスタと第２のｎチャネル型トランジスタとｐチャネル型トランジスタとインバータとクロックドインバータとアナログスイッチを有するデータラッチ回路であって、
前記第２のｎチャネル型トランジスタのゲート電極と前記ｐチャネル型トランジスタのゲート電極は接続され、
前記ｐチャネル型トランジスタの第１の電極と前記第２のｎチャネル型トランジスタの第１の電極はそれぞれ第１の電源と第２の電源に電気的に接続され、
前記第２のｎチャネル型トランジスタの第２の電極と前記第１のｎチャネル型トランジスタの第１の電極は接続され、
前記第１のｎチャネル型トランジスタの第２の電極と前記ｐチャネル型トランジスタの第２の電極と前記インバータの入力端子と前記クロックドインバータの出力端子は接続され、
前記インバータの出力端子と前記クロックドインバータの入力端子は接続され、前記第１のｎチャネル型トランジスタのゲート電極に前記アナログスイッチの出入力端子の一方は接続され、
前記アナログスイッチの出入力端子の他方には、外部からの信号が入力される
ことを特徴とするデータラッチ回路。
【請求項３】
第１のｎチャネル型トランジスタと第２のｎチャネル型トランジスタとｐチャネル型トランジスタと第１のインバータと第２のインバータと第１のアナログスイッチと第２のアナログスイッチを有するデータラッチ回路であって、
前記第２のｎチャネル型トランジスタのゲート電極との前記ｐチャネル型トランジスタのゲート電極は接続され、
前記ｐチャネル型トランジスタの第１の電極と前記第２のｎチャネル型トランジスタの第１の電極はそれぞれ第１の電源と第２の電源に電気的に接続され、
前記第２のｎチャネル型トランジスタの第２の電極と前記第１のｎチャネル型トランジスタの第１の電極は接続され、
前記第２のアナログスイッチの出入力端子の一方と前記第２のインバータの出力端子は接続され、
前記第１のｎチャネル型トランジスタの第２の電極と前記ｐチャネル型トランジスタの第２の電極と前記第１のインバータの入力端子と前記第２のアナログスイッチの他方は接続され、
前記第１のインバータの出力端子と前記第２のインバータの入力端子は接続され、
前記第１のｎチャネル型トランジスタのゲート電極と前記第１のアナログスイッチの一方は接続され、
前記第１のアナログスイッチの他方には、外部からの信号が入力される
ことを特徴とするデータラッチ回路。
【請求項４】
直列に接続された第１のｎチャネル型トランジスタ、第２のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと第２のｐチャネル型トランジスタと第１のアナログスイッチと第２のアナログスイッチと第３のアナログスイッチとインバータとを有するデータラッチ回路であって、
前記第２のｎチャネル型トランジスタのゲート電極と前記第１のｐチャネル型トランジスタのゲート電極は接続され、
前記ｐチャネル型トランジスタの第１の電極と前記第２のｎチャネル型トランジスタの第１の電極はそれぞれ第１の電源と第２の電源に電気的に接続され、
前記第２のｎチャネル型トランジスタの第２の電極と前記第１のｎチャネル型トランジスタの第１の電極は接続され、
前記第１のｎチャネル型トランジスタの第２の電極と前記第１のｐチャネル型トランジスタの第２の電極と前記インバータの入力端子と前記第２のｐチャネル型トランジスタの第２の電極は接続され、
前記第２のアナログスイッチと前記第３のアナログスイッチの出入力端子の一方と前記インバータの出力端子は接続され、
前記第２のアナログスイッチと前記第３のアナログスイッチの他方はそれぞれ前記第２のｐチャネル型トランジスタと前記第１のｎチャネル型トランジスタのゲート電極は接続され、
前記第１のｎチャネル型トランジスタのゲート電極と前記第１のアナログスイッチの一方は接続され、
前記第１のアナログスイッチの他方には、外部からの信号が入力される
ことを特徴とするデータラッチ回路。
【請求項５】
請求項２において、前記アナログスイッチの導通時、前記ｐチャネル型トランジスタはオンして、前記第２のｎチャネル型トランジスタはオフして、前記クロックドインバータはハイインピーダンスとなり、前記インバータの入力端子は前記第１の電源の電位が供給されることを特徴とするデータラッチ回路。
【請求項６】
請求項３において、前記第１のアナログスイッチの導通時、前記ｐチャネル型トランジスタはオンして、前記第２のｎチャネル型トランジスタはオフして、前記第２のアナログスイッチはハイインピーダンスとなり、前記第１のインバータの入力端子は前記第１の電源の電位が供給されることを特徴とするデータラッチ回路。
【請求項７】
請求項４において、前記第１のアナログスイッチの導通時、前記ｐチャネル型トランジスタはオンして、前記第２のｎチャネル型トランジスタはオフして、前記第２のアナログスイッチと前記第３のアナログスイッチはハイインピーダンスとなり、前記インバータの入力端子には前記第１の電源の電位が供給されることを特徴とするデータラッチ回路。
【請求項８】
請求項２において、前記アナログスイッチの非導通時に、前記ｐチャネル型トランジスタはオフして、前記第２のｎチャネル型トランジスタはオンして、前記第１のｎチャネル型トランジスタのゲート電極に入力される信号のレベルにより、前記インバータの入力端子に供給される電源電位が第１の電位もしくは第２の電位に決定され、その直後に前記クロックドインバータはインバータとして機能することを特徴とするデータラッチ回路。
【請求項９】
請求項３において、前記第１のアナログスイッチの非導通時に、前記ｐチャネル型トランジスタはオフして、前記第２のｎチャネル型トランジスタはオンして、前記第１のｎチャネル型トランジスタのゲート電極に入力される信号のレベルにより、前記第１のインバータの入力端子に供給される電源電位が第１の電位もしくは第２の電位に決定され、その直後に前記第２のアナログスイッチは導通することを特徴とするデータラッチ回路。
【請求項１０】
請求項４において、前記第１のアナログスイッチの非導通時に、前記第１のｐチャネル型トランジスタはオフして、前記第２のｎチャネル型トランジスタはオンして、前記第１のｎチャネル型トランジスタのゲート電極に入力される信号のレベルにより、前記インバータの入力端子に供給される電源電位が第１の電位もしくは第２の電位に決定され、その直後に前記第２のアナログスイッチと前記第３のアナログスイッチは導通することを特徴とするデータラッチ回路。
【請求項１１】
請求項２、請求項５または請求項８のいずれか一項において、前記インバータの入力端子に供給される第１の電位もしくは第２の電位は、前記インバータとクロックドインバータによって、保持されることを特徴とするデータラッチ回路。
【請求項１２】
請求項３、請求項６または請求項９のいずれか一項において、前記第１のインバータの入力端子に供給される第１の電位もしくは第２の電位は、前記第１のインバータと第２のインバータと第２のアナログスイッチによって、保持されることを特徴とするデータラッチ回路。
【請求項１３】
請求項４、請求項７または請求項１０のいずれか一項において、前記インバータの入力端子の第２の電位は、前記第１のｎチャネル型トランジスタと前記インバータと前記第３のアナログスイッチによって保持され、前記第１の電位は、前記第２のｐチャネル型トランジスタと前記インバータと前記第２のアナログスイッチによって保持されることを特徴とするデータラッチ回路。
【請求項１４】
請求項２乃至請求項１３のいずれか一項において、前記インバータもしくは前記第１のインバータの入力端子は第１の電源と第２の電源のいずれか一と接続することを特徴とするデータラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のタイミングにおいて信号の取り込み、保持を行うデータラッチ回路に関する。特に、デジタル映像信号を用いて映像の表示を行うアクティブマトリクス型表示装置において、前記デジタル映像信号の取り込み、保持を行うデータラッチ回路に関する。また、本発明は、前記データラッチ回路を含む駆動回路を有するアクティブマトリクス型表示装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を形成する技術が大幅に進歩し、携帯機器向けの需要の増加から、液晶表示装置等を始めとしたフラットパネルディスプレイの開発が進められている。特に、映像の表示を行う画素部と、画素部の制御を行う駆動回路（以下、まとめて「内部回路」と表記する）を基板上に一体形成する技術は活発に開発が進められている。
【０００３】
内部回路はフレキシブルプリント基板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ：ＦＰＣ）等を介して、外部に設けられたコントローラＩＣ等（以下、「外部回路」と表記する）と接続され、その動作が制御される。近年、半導体装置の微細化が進み、それに伴う集積回路の小型化によって、携帯端末等への応用も進むことで、さらなる低消費電力化が要求されるようになり、現在は、一般的に外部回路に用いられているＩＣの駆動電圧は、内部回路の駆動電圧と比較して小さくなっている。
【０００４】
通常、外部回路では３．３Ｖ程度の振幅の信号が出力されるのに対し、内部回路の駆動電圧は５Ｖから１０Ｖ程度と、外部回路が出力する信号の振幅よりも大きな駆動電圧が必要となる。また、内部回路には低振幅デジタル形式のデータ信号を、所望のタイミングで取り込み、一定期間保持するためのデータラッチ回路が必要となる。
【０００５】
データラッチ回路には、低振幅信号入力を考慮したものもある（例えば、特許文献１参照。）。
【０００６】
しかし、低信号電圧入力に対応したデータラッチ回路においては、ＴＦＴの諸特性、特にしきい値のばらつきにより、回路が誤作動を起こしてしまう。さらに、内部回路の駆動電圧に応じて、レベル変換回路等を用いて信号の振幅を増幅して対応しているが、レベル変換回路等を新たに追加することは、回路規模の増大や消費電力の増加を招くことになる。よって、外部回路から内部回路へは、低振幅の信号をそのまま入力し、それによって正常な動作が得られることが望ましい。
【０００７】
ここで、一般的な従来型データラッチ回路を図２に示す。図２（Ａ）にて用いている回路シンボルの等価回路を図１５（Ａ）、（Ｂ）、（Ｃ）に示す。図１５（Ａ）、（Ｂ）、（Ｃ）中、駆動電源として正電源をＶＤＤ、負電源をＶＳＳと表記する。
【０００８】
図２（Ａ）に示したデータラッチ回路の動作につき、図２（Ｂ）に示したタイミングチャートを用いて簡単に説明する。図２（Ｂ）に示すＴ１期間においては、サンプリング（ＳＡＭＰ）信号が高（Ｈ）レベル、反転サンプリング（ＳＡＭＰＢ）信号が低（Ｌ）レベルとなっており、クロックドインバータ２００がインバータとして動作し、データ（ＤＡＴＡ）信号を反転して出力する。アナログスイッチ２００ａを用いる場合は、データ（ＤＡＴＡ）信号をそのまま通過させて出力する。この時のクロックドインバータ２００を用いる場合の出力波形は、図２（Ａ）中のノードａの状態として、図２（Ｂ）のａに表記する。続いて、インバータ２０１は、ノードａの状態をさらに反転して出力端子（ＯＵＴ）に出力する。この時のクロックドインバータ２０２を用いる場合の出力波形は、図２（Ａ）中のＯＵＴの状態として、図２（Ｂ）のＯＵＴに表記する。アナログスイッチ２００ａを用いる場合のノードａとＯＵＴの出力波形は、それぞれ、図２（Ｂ）中のノードａとＯＵＴの反転した波形となるので省略する。この時、クロックドインバータ２０２もしくはアナログスイッチ２００ａは、出力がハイインピーダンスとなっているため、クロックドインバータ２００、もしくはアナログスイッチ２００ａの出力を阻害しない。
【０００９】
続いて、Ｔ２期間に移り、サンプリング（ＳＡＭＰ）信号が低（Ｌ）レベル、反転サンプリング（ＳＡＭＰＢ）信号が高（Ｈ）レベルになると、クロックドインバータ２００もしくはアナログスイッチ２００ａは出力がハイインピーダンスとなるため、データ（ＤＡＴＡ）信号の取り込みが停止する。この時、ノードａには、期間Ｔ１の終了直前のデータ（ＤＡＴＡ）信号が、クロックドインバータ２００で反転された出力が現れており、インバータ２０１でさらに反転されて出力する。一方、クロックドインバータ２０２がインバータとして動作し、インバータ２０１とともにループが形成される。インバータ２０１の入力、すなわちノードａの状態は、クロックドインバータ２０２によって確定され、クロックドインバータ２０２の入力、すなわち出力端子ＯＵＴの状態は、インバータ２０１によって確定される。この状態が期間Ｔ２で継続され、期間Ｔ１の終了直前のＤＡＴＡ信号が保持される。
【００１０】
その後期間Ｔ３において、再びサンプリング（ＳＡＭＰ）信号が高（Ｈ）レベル、反転サンプリング（ＳＡＭＰＢ）信号が低（Ｌ）レベルになると、期間Ｔ１と同様、クロックドインバータ２００、もしくはアナログスイッチ２００ａが動作して、その時のデータ（ＤＡＴＡ）信号を反転、もしくは通過させてノードａに出力する。期間Ｔ４に移ると、同様の動作により、期間Ｔ３終了直前のＤＡＴＡ信号が保持される。
【００１１】
以上の動作を、サンプリング（ＳＡＭＰ）信号および反転サンプリング（ＳＡＭＰＢ）信号の状態にしたがって繰り返し、データ（ＤＡＴＡ）信号の取り込みと保持を繰り返す。
【特許文献１】特開２０００−３５２９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ビデオ信号などの振幅は論理素子の電源電圧よりも低い。振幅の小さいビデオ信号をそのままデータラッチ回路で保持しようとすると、データ保持部の論理素子に貫通電流が流れ、消費電力が増加してしまう。
【００１３】
本発明は前述の課題を鑑み、回路の駆動電源の振幅に対して、外部からより低振幅の信号の取り込みを行う際に、不正な貫通電流等を生じず、確実な動作をもたらすデータラッチ回路の提供を目的とする。
【課題を解決するための手段】
【００１４】
本発明は、映像データ等のデータ信号の高（Ｈ）レベルと低（Ｌ）レベル、データ信号のサンプリングをおこなうサンプリング信号（ＳＡＭＰ）の高（Ｈ）レベルと低（Ｌ）レベル、および反転サンプリング信号（ＳＡＭＰＢ）の高（Ｈ）レベルと低（Ｌ）レベルの組み合わせにより、インバータの入力の電圧を決定する。さらに、インバータの入力には第１の電源電位（正電源電位：ＶＤＤ）あるいは第２の電源電位（負電源電位：ＶＳＳ）が入力される回路構成とする。
【００１５】
このような回路構成にすることで、インバータを電源電圧で動作することが可能となるため、従来型のインバータに流れていた貫通電流を低減することができ、且つしきい値電圧に依存しにくい回路構成になり、ＴＦＴの諸特性のばらつきに強い、低消費電力で、安定した動作が可能な回路を提供することができる。
【発明の効果】
【００１６】
本発明のデータラッチ回路は、駆動電源幅に対して入力信号の振幅が小さくても、保持部ではＶＤＤとＶＳＳの２値しか電位がかからない回路構成となっている。このような回路構成にすることで、貫通電流の低減による消費電力の削減をはかり、ＴＦＴ特性のばらつきによる影響を受けることはなく、確実な動作を行うことができる。さらに、外部回路の昇圧を必要としないため、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
発明の実施の形態について、図面を参照しながら説明する。本実施の形態の説明では便宜上以下のパラメータを適用する。なお、ここで示すパラメータは本発明に係る回路の一駆動条件であり、本実施の形態と同様の作用効果を奏するものであれば、異なるパラメータの組み合わせも許容される。
回路の駆動電源として、ＶＳＳ＝０Ｖ、ＶＤＤ＝５Ｖ（５Ｖｐｐ）を適用する。
サンプリング（ＳＡＭＰ）信号及び反転サンプル反転サンプリング（ＳＡＭＰＢ）信号の振幅を高（Ｈ）レベルは５Ｖ、低（Ｌ）レベルは０Ｖ（５Ｖｐｐ）とする。
サンプリング１（ＳＡＭＰ１）信号及び反転サンプリング１（ＳＡＭＰ１Ｂ）信号の振幅を高（Ｈ）レベルは５Ｖ、低（Ｌ）レベルは０Ｖ（５Ｖｐｐ）とする。
データ（ＤＡＴＡ）信号の振幅を高（Ｈ）レベルは３．３Ｖ、低（Ｌ）レベルは０Ｖ（３．３Ｖｐｐ）とする。
回路を構成するＴＦＴにおいて、ｐチャネル型ＴＦＴのしきい値電圧は−１．５Ｖ、ｎチャネル型ＴＦＴのしきい値電圧は１．５Ｖとする。
【００１８】
なお、絶縁基板上等にシリコン薄膜を成膜し、活性層を形成してなる薄膜トランジスタにおいては、その構造から、ソース電極とドレイン電極の定義が困難であるため、ここでは、特別にソース電極、ドレイン電極の定義が必要な場合を除き、一方を第１の電極、他方を第２の電極と表記する。一般的に、ｎチャネル型トランジスタにおいては、電位の低い側がソース電極、高い側がドレイン電極となり、ｐチャネル型トランジスタにおいては、電位の高い側がソース電極、低い側がドレイン電極となるため、回路動作の説明において、ゲート・ソース間電圧等に関し記載のある場合には、上記にしたがう。
【００１９】
図１（Ａ）に本発明の実施形態のデータラッチ回路の構成を示す。図１に用いられている回路シンボルの等価回路を図１５（Ａ）、（Ｂ）、（Ｃ）に示す。図１５（Ａ）はアナログスイッチであり、等価回路ではｎチャネル型ＴＦＴ３０１とｐチャネル型ＴＦＴ３０２で構成されている。図１５（Ｂ）はインバータであり、等価回路ではｎチャネル型ＴＦＴ３０４とｐチャネル型ＴＦＴ３０３で構成されている。図１５（Ｃ）はクロックドインバータであり、等価回路ではｎチャネル型ＴＦＴ３０７、３０８とｐチャネル型ＴＦＴ３０５、３０６で構成されている。データラッチ回路は、データ（ＤＡＴＡ）信号の取り込み行うアナログスイッチ１００、データ（ＤＡＴＡ）信号の高（Ｈ）レベル及び低（Ｌ）レベルによってオン又はオフを制御するｎチャネル型ＴＦＴの１０３を有する。また、データラッチ回路は、反転サンプリング（ＳＡＭＰＢ）信号によりＶＳＳを出力するためのｎチャネル型ＴＦＴの１０４、反転サンプリング（ＳＡＭＰＢ）信号によりＶＤＤを出力するためのｐチャネル型ＴＦＴ１０５を有する。アナログスイッチ１００はサンプリング（ＳＡＭＰ）信号、反転サンプリング（ＳＡＭＰＢ）信号により、オン又はオフする。ｎチャネル型ＴＦＴ１０４とｐチャネル型ＴＦＴ１０５の第１の電極はそれぞれＶＳＳとＶＤＤに接続されている。ｎチャネル型ＴＦＴ１０４の第２の電極はｎチャネル型ＴＦＴ１０３の第１の電極と接続されている。ｎチャネル型ＴＦＴ１０３の第２の電極とｐチャネル型ＴＦＴ１０５の第２の電極はインバータ１０１の入力端子、クロックドインバータ１０２の出力端子に接続される。
【００２０】
その接続箇所は図１（Ａ）のａを示し、以下「ノードａ」と表記する。インバータ１０１の出力端子は、クロックドインバータ１０２の入力端子に接続される。前記接続箇所は図１（Ａ）のＯＵＴを示す。図１に示す、インバータ１０１及びクロックドインバータ１０２は、図１のｙに相当し、以下「保持ブロックｙ」と表記する。図１（Ｂ）に示すａを、以下「出力ａ」、ｂを、以下「出力ｂ」と表記する。
【００２１】
まず、図１（Ａ）より、サンプリング（ＳＡＭＰ）信号と反転サンプリング（ＳＡＭＰＢ）信号による回路の動作を説明する。
【００２２】
サンプリング（ＳＡＭＰ）信号が高（Ｈ）レベルで反転サンプリング（ＳＡＭＰＢ）信号が低（Ｌ）レベルの時の動作について説明する。このとき、アナログスイッチ１００はオンの動作をする（図１５（Ａ）の等価回路におけるｎチャネル型ＴＦＴ３０１、ｐチャネル型ＴＦＴ３０２がそれぞれオンの動作をする）。それにより、データ（ＤＡＴＡ）信号を取り込み、ｎチャネル型ＴＦＴ１０３のゲート電極へデータ（ＤＡＴＡ）信号を入力する。ｐチャネル型ＴＦＴ１０５のゲート電極には反転サンプリング（ＳＡＭＰＢ）信号の低（Ｌ）レベル（０Ｖ）が入力され、第１の電極（ソース電極）の電位はＶＤＤ（５Ｖ）であり、Ｖｇｓがしきい値電圧を上回っているのでオンし、ＶＤＤをノードａに出力する。ｎチャネル型ＴＦＴ１０４のゲート電極にも反転サンプリング（ＳＡＭＰＢ）信号の低（Ｌ）レベルが入力され、第１の電極（ソース電極）の電位はＶＳＳ（０Ｖ）であり、Ｖｇｓがしきい値電圧を下回りオフする。よって、データ（ＤＡＴＡ）信号が高（Ｈ）レベル、低（Ｌ）レベルに関わらず、ノードａのＶＤＤは確定されている。
【００２３】
一方、サンプリング（ＳＡＭＰ）信号が低（Ｌ）レベルで反転サンプリング（ＳＡＭＰＢ）信号が高（Ｈ）レベルの時の動作について説明する。このとき、アナログスイッチ１００はオフの動作をする（アナログスイッチの１００のｎチャネル型ＴＦＴ３０１及びｐチャネル型ＴＦＴ３０２はそれぞれオフする）。それにより、データ（ＤＡＴＡ）信号の取り込みは停止し、ｎチャネル型ＴＦＴ１０３のゲート電極へのデータ（ＤＡＴＡ）信号の入力は止まる。ｎチャネル型ＴＦＴ１０４のゲート電極は、反転サンプリング（ＳＡＭＰＢ）信号の高（Ｈ）レベル（５Ｖ）が入力され、第１の電極（ソース電極）の電位はＶＳＳ（０Ｖ）であり、Ｖｇｓがしきい値電圧を上回っているのでオンし、ＶＳＳをｎチャネル型ＴＦＴ１０３の第１の電極に出力する。ｐチャネル型ＴＦＴ１０５のゲート電極にも反転サンプリング（ＳＡＭＰＢ）信号の高（Ｈ）レベル（５Ｖ）が入力され、第１の電極（ソース電極）の電位はＶＤＤ（５Ｖ）であり、Ｖｇｓがしきい値電圧を下回りオフする。
【００２４】
この時、アナログスイッチ１００により、取り込まれていたデータ（ＤＡＴＡ）信号が高（Ｈ）レベルであるとすると、ｎチャネル型ＴＦＴ１０３のゲート電位は３．３Ｖ、第１の電極（ソース電極）の電位はＶＳＳ（０Ｖ）であり、Ｖｇｓがしきい値電圧を上回っているのでオンし、第１の電極のＶＳＳをノードａに出力する。データ（ＤＡＴＡ）信号が低（Ｌ）レベルであるとすると、ｎチャネル型ＴＦＴ１０３のゲート電位は０Ｖ、第１の電極（ソース電極）の電位はＶＳＳ（０Ｖ）であり、Ｖｇｓがしきい値電圧を下回るのでオフする。よって、データ（ＤＡＴＡ）信号が高（Ｈ）レベルのときは、ノードａのＶＳＳは確定される。逆にデータ（ＤＡＴＡ）信号が低（Ｌ）レベルのときはノードａの電位はＶＤＤとなる。
【００２５】
次に、図１（Ｂ）に本実施形態のデータラッチ回路のタイミングチャートを示す。図１（Ｂ）のａを以下「出力ａ」、ｂを以下「出力ｂ」と表記する。以下、図１（Ａ）、（Ｂ）より、ノードａ、ＯＵＴの電圧の保持動作を詳細に説明する。
【００２６】
Ｔ１期間の始まりは各信号のタイミングがサンプリング（ＳＡＭＰ）信号は高（Ｈ）レベル、反転サンプリング（ＳＡＭＰＢ）信号は低（Ｌ）レベル、サンプリング１（ＳＡＭＰ１）信号は高（Ｈ）レベル、反転サンプリング１（ＳＡＭＰ１Ｂ）信号は低（Ｌ）レベルとなり、それぞれ同時に切り換わる。この切り換わりは同時に行わなくてもよい。しかし、アナログスイッチ１００とクロックドインバータ１０２の両方がオンとなるタイミングが生じると、ノードａにおいて、クロックドインバータ１０２の出力とｎチャネル型ＴＦＴ１０３、ｐチャネル型ＴＦＴ１０５の出力が衝突するので、所望の動作はできない。逆にサンプリング（ＳＡＭＰ）信号と反転サンプリング（ＳＡＭＰＢ）信号とサンプリング１（ＳＡＭＰ１）信号と反転サンプリング１（ＳＡＭＰ１Ｂ）信号のタイミングの前後関係によっては、アナログスイッチ１００とクロックドインバータ１０２の両方がオフになる期間が現れる。その場合は、ノードａは浮遊状態になるが、一瞬浮遊になったからといって即座にノードａの電位が変動することはないので、両方オフになる期間を短くすればよい。このようにタイミングを考慮すれば、動作に影響は及ばない。
【００２７】
Ｔ１とＴ２期間について説明する。Ｔ１とＴ２期間はサンプリング（ＳＡＭＰ）信号が高（Ｈ）レベル、反転サンプリング（ＳＡＭＰＢ）信号が低（Ｌ）レベルなので、アナログスイッチ１００より、データ（ＤＡＴＡ）信号の取り込みが行われる。Ｔ１期間が終わり、Ｔ２期間に移る時に、データ（ＤＡＴＡ）信号は反転しているが、この期間は、サンプリング（ＳＡＭＰ）信号は高（Ｈ）レベル、反転サンプリング（ＳＡＭＰＢ）信号は低（Ｌ）レベルなので、前述したように、データ（ＤＡＴＡ）信号のレベルに関わらずに、ノードａはＶＤＤが出力される。さらに、クロックドインバータ１０２の制御を行うサンプリング１（ＳＡＭＰ１）信号、反転サンプリング１（ＳＡＭＰ１Ｂ）信号はそれぞれ高（Ｈ）レベル、低（Ｌ）レベルとなっているので、出力はハイインピーダンスとなる。これらの動作により、Ｔ１とＴ２期間、ＯＵＴにはノードａの反転した低（Ｌ）レベルが出力される。
【００２８】
Ｔ２期間が終わり、サンプリング（ＳＡＭＰ）信号は低（Ｌ）レベル、反転サンプリング（ＳＡＭＰＢ）信号は高（Ｈ）レベルとなるので、アナログスイッチ１００による、データ（ＤＡＴＡ）信号の取り込みは停止する。この時、前述したように、ｎチャネル型ＴＦＴ１０３の第１の電極はＶＳＳとなり、ｎチャネル型ＴＦＴ１０３のゲートの電極には、Ｔ２期間の終了直前にアナログスイッチ１００によって取り込まれていた、データ（ＤＡＴＡ）信号（Ｄ２）のレベルが保持されている。
【００２９】
Ｔ２期間の終了直前、ｎチャネル型ＴＦＴ１０３のゲート電極にデータ（ＤＡＴＡ）信号（Ｄ２）の高（Ｈ）レベルが入力されるときの動作について説明する。前述したように、ｎチャネル型ＴＦＴ１０３はオンとなり、ノードａにはＶＳＳが出力される。また、インバータ１０１をにより、ＯＵＴにはＶＤＤが出力される。続いて、Ｔ３期間に移り、保持ブロックｙのクロックドインバータ１０２はサンプリング１（ＳＡＭＰ１）信号が高（Ｈ）レベル、反転サンプリング１（ＳＡＭＰ１Ｂ）信号が低（Ｌ）レベルなので、ハイインピーダンスとなる。さらに、アナログスイッチ１００はサンプリング（ＳＡＭＰ）信号が低（Ｌ）レベル、反転サンプリング（ＳＡＭＰＢ）信号が高（Ｈ）レベルなので、ハイインピーダンスとなる。すなわち、Ｔ３期間はアナログスイッチ１００とクロックドインバータ１０２の両方が「オフ」になる期間が現れる。
【００３０】
その場合、ノードａは浮遊状態になるが、信号のタイミングをずらす期間はごく短いので、一瞬浮遊になったからといって即座にノードａの電位が変動することはない。Ｔ３期間が終わり、Ｔ４期間に移ると、サンプリング１（ＳＡＭＰ１）信号は低（Ｌ）レベル、反転サンプリング１（ＳＡＭＰ１Ｂ）信号は高（Ｈ）レベルとなり、クロックドインバータ１０２はインバータとして機能する。インバータ１０１とクロックドインバータ１０２はそれぞれの出力がＯＵＴ、ノードａ（ＶＳＳ）の電位を保持する帰還を形成するので、再びクロックドインバータ１０２がハイインピーダンスになるまでのＴ４期間、ＯＵＴはＶＤＤとなる。このように、ＯＵＴは、Ｔ２期間の終了直前に取り込まれた、データ（ＤＡＴＡ）信号の高（Ｈ）レベルに応じて、ＶＤＤを保持することができる。
【００３１】
一方、Ｔ２期間の終了直前、ｎチャネル型ＴＦＴ１０３のゲート電極にデータ（ＤＡＴＡ）信号（Ｄ２）の低（Ｌ）レベルが入力される時の動作について説明する。前述したように、ｎチャネル型ＴＦＴ１０３はオフとなり、ノードａはＶＤＤが出力されている。ＯＵＴはインバータ１０１により、ＶＳＳが出力される。前述したように、Ｔ３期間、ノードａは一瞬浮遊になるが、信号のタイミングをずらす期間は短いので、ノードａの電位が変動することはない。Ｔ３期間の終わりからＴ４期間に移るとき、サンプリング１（ＳＡＭＰ１）信号は低（Ｌ）レベル、反転サンプリング１（ＳＡＭＰ１Ｂ）信号は高（Ｈ）レベルとなり、クロックドインバータ１０２はインバータとして機能する。インバータ１０１とクロックドインバータ１０２はそれぞれの出力がＯＵＴ、ノードａ（ＶＤＤ）を保持する帰還を形成し、Ｔ４期間、ＯＵＴはＶＳＳ（出力ｂ）となる。このように、ＯＵＴは、Ｔ２期間の終了直前に取り込まれた、データ（ＤＡＴＡ）信号の低（Ｌ）レベルに応じて、ＶＳＳを保持することができる。Ｔ５期間以降はＴ１からＴ４期間のタイミングで動作を繰り返すので省略する。
【００３２】
以上の動作を、サンプリング（ＳＡＭＰ）信号、反転サンプリング（ＳＡＭＰＢ）信号、サンプリング１（ＳＡＭＰ１）信号、反転サンプリング１（ＳＡＭＰ１Ｂ）信号の状態にしたがって繰り返し、データ（ＤＡＴＡ）信号の取り込みと保持を繰り返す。
【００３３】
以上の動作により、従来型のデータラッチ回路と比較して、本発明によるデータラッチ回路は以下の特徴を有する。
【００３４】
本実施形態のデータラッチ回路では、ノードａには電源電圧のＶＳＳ（０Ｖ）もしくはＶＤＤ（５Ｖ）のみが供給され、インバータ１０１に入力するので、インバータ１０１を構成するｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴは、確実に排他的に動作するため、インバータ１０１に不正な貫通電流が流れることはない。このようなことから、保持の動作は非常に安定し、かつ貫通電流の削減により、消費電力の低減ができる。
【００３５】
もう一つの特徴として、ＴＦＴの製造プロセスによって生じるＴＦＴ諸特性のばらつき、特に、しきい値電圧のばらつきに回路動作が依存しにくいという点である。
【００３６】
本実施形態のデータラッチ回路では、ノードａにはＶＤＤとＶＳＳの電源電圧のみ伝わるので、インバータ１０１には５Ｖの電位が入力され、ｎチャネル型ＴＦＴ３０４のＶｇｓ＝５Ｖで、しきい値電圧を上回るのでオンする。また、ｐチャネル型ＴＦＴ３０３のＶｇｓｐは０Ｖとなりオフする。よって、インバータ１０１の出力はＶＳＳとなり、ＶＤＤ・ＶＳＳ電源電圧間に不正な貫通電流が流れることはなく、確実な動作することが可能である。このように、従来型と比較して、本発明はしきい値電圧のばらつきに依存しにくい回路構成となっている。
【００３７】
本実施形態である図１（Ａ）では、図１（Ｂ）のＴ２の終了直前の期間においてデータ（ＤＡＴＡ）信号の電圧のレベルが低（Ｌ）レベルの時には、Ｔ３期間においてノードａにＶＤＤを供給する。そして、データ（ＤＡＴＡ）信号の電圧のレベルが高（Ｈ）レベルの時には、ノードａにＶＳＳを供給するようにタイミングや回路が構成されている。従って、データ（ＤＡＴＡ）に応じたＶＤＤとＶＳＳの電源電圧がインバータに入力され、回路は確実な動作をする。よって、前述したように、従来型の回路における、ＴＦＴのしきい値電圧により回路動作が依存するようなことはない。
【００３８】
このように、従来型のデータラッチ回路よりも、ＴＦＴのしきい値電圧に依存しにくい構成になっているため、しきい値電圧によるばらつきに強い回路構成となっている。
【００３９】
また、本実施形態における構成を一部換えたものを、図４に示す。保持ブロックｙの構成は、インバータ及びクロックドインバータにより形成されていたが、クロックドインバータをアナログスイッチとインバータに換えて構成される。その他の動作は図１（Ｂ）に示すタイミングで動作するので省略する。
【００４０】
データラッチ回路の他の一態様を図３に示す。図３のデータラッチ回路は、保持ブロックｙの構成を、インバータ４０１、アナログスイッチ４０２と４０３、ｐチャネル型ＴＦＴ４０７によって接続される構成に変えたものである。ｐチャネル型ＴＦＴ４０７の第１の電極にＶＤＤを接続し、第２の電極はｎチャネル型ＴＦＴ４０４の第２の電極とインバータ４０１の入力端子に接続し、ゲート電極はアナログスイッチ４０２の出入力端子の一方に接続する。アナログスイッチ４０２の出入力端子の他方はインバータ４０１の出力端子である、ＯＵＴに接続し、アナログスイッチ４０３の出入力端子の一方と接続する。アナログスイッチ４０３の出入力端子の他方は、ｎチャネル型ＴＦＴ４０４のゲート電極に接続する。その他の構成は図１のデータラッチ回路と同様の構成となっている。
【００４１】
図３に示す各ＴＦＴに入力される制御信号（サンプリング（ＳＡＭＰ）信号、反転サンプリング（ＳＡＭＰＢ）信号、サンプリング１（ＳＡＭＰ１）信号、反転サンプリング１（ＳＡＭＰ１Ｂ）信号）は図１（Ｂ）のタイミングチャートと同様のタイミングで動作をする。図３に示すｂを、以下「ノードｂ」と称する。Ｔ１期間からＴ３期間までは、図１（Ａ）に示した実施形態と動作は同じなので省略する。
【００４２】
Ｔ３期間、ノードｂにＶＳＳが供給されている時、すなわちデータ（ＤＡＴＡ）信号（Ｄ２）が高（Ｈ）レベル時の動作を説明する。Ｔ４期間の始まりは、サンプリング１（ＳＡＭＰ１）信号が低（Ｌ）レベル、反転サンプリング１（ＳＡＭＰ１Ｂ）信号が高（Ｈ）レベルとなり、アナログスイッチ４０２、４０３はオンされている。ノードｂにはＶＳＳが供給されており、ＯＵＴはインバータ４０１により、ＶＤＤが出力されている。アナログスイッチ４０２，４０３はオンされているのでＰチャネル型ＴＦＴ４０７のゲート電極にはＶＤＤが入力されて、Ｐチャネル型ＴＦＴ４０７はオフする。ｎチャネル型ＴＦＴ４０４のゲート電極にＶＤＤ（５Ｖ）が入力され、第１の電極（ソース電極）の電位はＶＳＳ（０Ｖ）であり、Ｖｇｓがしきい値電圧を上回るのでオンする。よって、ｎチャネル型ＴＦＴ４０４より、ノードｂにＶＳＳが出力される。この時ｎチャネル型ＴＦＴ４０４とｎチャネル型ＴＦＴ４０５とインバータ４０１とアナログスイッチ４０３によって、帰還が形成される。すなわち、ノードｂの状態はｎチャネル型ＴＦＴ４０４とｎチャネル型ＴＦＴ４０５によって確定され、ＯＵＴはインバータ４０１によって確定される。この状態がＴ４期間中で継続され、ＯＵＴは図１（Ｂ）に示される出力ａのようになる。
【００４３】
同様にＴ３期間、ノードｂにＶＤＤが供給されている時、すなわちデータ（ＤＡＴＡ）信号（Ｄ２）が低（Ｌ）レベル時の動作を説明する。Ｔ４期間の始まりは、前述したように、アナログスイッチ４０２、４０３はオンされている。この時ノードｂにはＶＤＤが供給されており、ＯＵＴはインバータ４０１により、ＶＳＳが出力されている。ＯＵＴのＶＳＳはアナログスイッチ４０２、４０３を介して、それぞれ、ｐチャネル型ＴＦＴ４０７とｎチャネル型ＴＦＴ４０４のゲート電極に入力される。ｐチャネル型ＴＦＴ４０７のゲート電位はＶＳＳ（０Ｖ）、第１の電極（ソース電極）の電位はＶＤＤ（５Ｖ）であり、Ｖｇｓがしきい値電圧を上回るのでオンする。ｎチャネル型ＴＦＴ４０４のゲート電位はＶＳＳ（０Ｖ）、第１の電極（ソース電極）の電位はＶＳＳ（０Ｖ）であり、Ｖｇｓがしきい値電圧を下回るのでオフする。よって、ｐチャネル型ＴＦＴ４０７より、ノードｂにＶＤＤが出力される。この時ｐチャネル型ＴＦＴ４０７とインバータ４０１とアナログスイッチ４０２によって、帰還が形成される。すなわち、ノードｂの状態はｐチャネル型ＴＦＴ４０７によって確定され、ＯＵＴはインバータ４０１によって確定される。この状態がＴ４期間中で継続され、ＯＵＴは出力ｂとなる。
【００４４】
このように、データ（ＤＡＴＡ）信号の高（Ｈ）レベルを保持するときには、ｎチャネル型ＴＦＴ４０４とアナログスイッチ４０３とインバータ４０１によって帰還が形成される。一方、データ（ＤＡＴＡ）信号の低（Ｌ）レベルを保持するときには、ｐチャネル型ＴＦＴ４０７とアナログスイッチ４０２とインバータ４０１によって帰還が形成される。このように、ｎチャネル型ＴＦＴ４０４とｐチャネル型ＴＦＴ４０７のゲート電極を固定し、保持を行う帰還を２つにすることにより、回路動作の安定をはかり、確実に動作させることができる。
【００４５】
（実施の形態２）
本実施の形態においては、実施形態で用いたデータラッチ回路をソース信号線駆動回路に用いた例について説明する。ソース信号線駆動回路とは、入力するデータ信号を取りこみ、駆動する画素に対応するソース線にアナログ変換した信号を出力するというものである。
【００４６】
図５にソース信号線駆動回路の構成の例を示す。ソース信号線駆動回路は、シフトレジスタ６００、ラッチ回路６０１、Ｄ／Ａ変換回路６０２（Ｄｉｇｔａｌ／Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）によって構成される場合が多い。通常、ソース信号線駆動回路にはこのほかにラッチ回路を動作させる際にデータ信号を増幅させるのに必要となるレベルシフタもあるが、本発明によりそれが不要となる。実際のソースドライバでは画素の行数分ソース線が必要なので、表示装置のソースドライバ部分は図５の回路が行数分並ぶことになる。
【００４７】
シフトレジスタ６００から送られたサンプリング信号（ＳＡＭＰ）及び反転サンプリング信号（ＳＡＭＰＢ）はラッチ回路６０１に入力される。ラッチ回路６０１はサンプリング信号（ＳＡＭＰ）、反転サンプリング信号（ＳＡＭＰＢ）及びラッチ回路内のクロックドインバータを制御するサンプリング１信号（ＳＡＭＰ１）、反転サンプリング１信号（ＳＡＭＰ１Ｂ）に応じて入力された、外部回路からのデータ信号（ＤＡＴＡ）を保持及び出力を行いＤ／Ａ変換回路に送る。Ｄ／Ａ変換回路では複数のラッチ回路からの出力に応じて複数の電源階調線（ＶＯＬ）から１本を選択する、あるいは２本の電源階調線を選択しその電圧範囲内での電圧を選択してソース線（Ｓｏｕｒｃｅ）に出力する。
【００４８】
シフトレジスタは複数のインバータ、クロックドインバータからなり、入力された信号を１周期もしくは半周期分シフトして出力する。シフトレジスタは公知のものを用いることができる。Ｄ／Ａ変換回路  はデジタル信号をアナログ信号に変換するものであり、その構造によってさまざまな形態があるがシフトレジスタと同様、公知のものを用いれば良い。また、ＤＡＣの後にアナログバッファをつけても良い。
【００４９】
さらに、本実施形態では、デジタル入力された信号をアナログ出力する例を挙げて説明したが、デジタル入力された信号をデジタル出力することももちろん可能である。
【００５０】
（実施の形態３）
本実施の形態は、実施の形態１及び実施の形態２で示すデータラッチ回路を含み、エレクトロルミネセンスを発現する材料を用いた発光素子を画素に適用して表示画面を構成する表示装置について図６を参照して説明する。
【００５１】
図６（Ａ）において、表示パネル１５０１は、マトリクス状に配置された複数の画素１５０２よりなる画素部１５０３を有する。画素１５０２毎は、ＴＦＴ等のスイッチング素子と、それに接続する発光素子を備えた構成とする。外部基板１５０７と表示パネル１５０１を接続する接続配線１５０８には、信号線駆動回路１５０５、走査線駆動回路１５０６を構成するドライバＩＣが実装されていても良い。実施の形態１及び実施の形態２で示すデータラッチ回路はドライバＩＣの中に組み込まれている。
【００５２】
他の形態として、図６（Ｂ）に示すように画素部１５０３が形成された基板と同じ基板上に、信号線駆動回路１５０５、走査線駆動回路１５０６を設ける構成とすることもできる。これらの駆動回路は、画素１５０２と同様にＴＦＴで形成されており、ｐチャネル型及びｎチャネル型ＴＦＴで形成することができる。実施の形態１及び実施の形態２で示すデータラッチ回路はＴＦＴで形成されている。この場合、ＴＦＴのチャネル形成領域は、多結晶半導体で形成されていることが好ましい。
【００５３】
このような表示装置は、データラッチ回路が貫通電流の低減による消費電力の削減をはかり、ＴＦＴ特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
【００５４】
（実施の形態４）
図７（Ａ）に、図６（Ａ）及び図６（Ｂ）で示した画素部１５０３の構成例（以下、第１の画素構成という）を示す。画素部１５０３は、複数の信号線Ｓ１からＳｐ（ｐは自然数）と、複数の信号線Ｓ１からＳｐと交差するように設けられた複数の走査線Ｇ１からＧｑ（ｑは自然数）と、信号線Ｓ１からＳｐと走査線Ｇ１からＧｑの交差部毎に設けられた画素１５０２を含んでいる。この場合、画素１５０２は信号線及び走査線に囲まれて区画化された領域を含んだ領域を指している。
【００５５】
図７（Ａ）の画素１５０２の構成を、図７（Ｂ）に示す。図７（Ｂ）では、複数の信号線Ｓ１からＳｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１からＧｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素１５０２を示す。画素１５０２は、第１のＴＦＴ７０１と、第２のＴＦＴ７０２と、容量素子７０３と、発光素子７０４とを有する。なお、本実施の形態では、発光素子７０４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子７０３として、第２のＴＦＴ７０２の寄生容量等を積極的に利用してもよい。第１のＴＦＴ７０１及び第２のＴＦＴ７０２は、ｎチャネル型ＴＦＴであってもｐチャネル型ＴＦＴであっても良い。
【００５６】
第１のＴＦＴ７０１のゲートは走査線Ｇｙに接続され、第１のＴＦＴ７０１のソース及びドレインの一方は信号線Ｓｘに接続され、他方は第２のＴＦＴ７０２のゲート及び容量素子７０３の一方の電極に接続される。容量素子７０３の他方の電極は、電位Ｖ３が与えられる端子７０５に接続される。第２のＴＦＴ７０２のソース及びドレインの一方は発光素子７０４の一方の電極に接続され、他方は電位Ｖ２が与えられる端子７０６に接続される。発光素子７０４の他方の電極は、電位Ｖ１が与えられる端子７０７に接続される。
【００５７】
このような構成を有する画素１５０２の動作は次のように説明することができる。複数の走査線Ｇ１からＧｑのうち１本を選択し、当該走査線が選択されている間に複数の信号線Ｓ１からＳｐ全てに画像信号を入力する。こうして、画素部１５０３の１行の画素に画像信号を入力する。複数の走査線Ｇ１からＧｑを順に選択し同様の動作を行って、画素部１５０３の全ての画素１５０２に画像信号を入力する。
【００５８】
複数の走査線Ｇ１からＧｑのうちの１本Ｇｙが選択され、複数の信号線Ｓ１からＳｐのうちの１本Ｓｘから画像信号が入力された画素１５０２の動作について説明する。走査線Ｇｙが選択されると、第１のＴＦＴ７０１がオン状態となる。ＴＦＴのオン状態とはソースとドレインが導通状態であることを言い、ＴＦＴのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のＴＦＴ７０１がオン状態となると、信号線Ｓｘに入力された画像信号は、第１のＴＦＴ７０１を介して第２のＴＦＴ７０２のゲートに入力される。第２のＴＦＴ７０２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のＴＦＴ７０２のオン状態が選択されると、第２のＴＦＴ７０２のドレイン電流が発光素子７０４に流れ発光素子７０４は発光する。
【００５９】
電位Ｖ２と電位Ｖ３とは、第２のＴＦＴ７０２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ２と電位Ｖ３とを同じ電位としてもよい。電位Ｖ２と電位Ｖ３とを同じ電位とする場合は、端子７０５と端子７０６とを同じ配線に接続しても良い。電位Ｖ１と電位Ｖ２とは、発光素子７０４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子７０４に電流を流し発光素子７０４を発光させる。
【００６０】
このような画素部１５０３を有する表示装置は、実施の形態３と同様に、実施の形態１又は２のデータラッチ回路を含むことにより有意な効果を備えている。すなわち、当該データラッチ回路が貫通電流の低減による消費電力の削減をはかり、ＴＦＴ特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
【００６１】
（実施の形態５）
図８（Ａ）に、図６（Ａ）及び図６（Ｂ）で示した画素部１５０３の他の構成例を示す。画素部１５０３は、複数の第１の信号線Ｓ１からＳｐ（ｐは自然数）と、複数の信号線Ｓ１からＳｐと交差するように設けられた複数の走査線Ｇ１からＧｑ（ｑは自然数）及び複数の走査線Ｒ１からＲｑと、信号線Ｓ１からＳｐと走査線Ｇ１からＧｑの交差部毎に設けられた画素１５０２とを有する。
【００６２】
図８（Ａ）の画素１５０２の構成を図８（Ｂ）に示す。図８（Ｂ）では、複数の信号線Ｓ１からＳｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１からＧｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ１からＲｑのうちの１本Ｒｙとの交差部に形成された画素１５０２を示す。なお、図８（Ｂ）に示す構成の画素において、図７（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図８（Ｂ）では、図７（Ｂ）で示した画素１５０２において、第３のＴＦＴ７０８とを有する点で異なる。第３のＴＦＴ７０８は、ｎチャネル型ＴＦＴであってもｐチャネル型ＴＦＴであっても良い。
【００６３】
第３のＴＦＴ７０８のゲートは走査線Ｒｙに接続され、第３のＴＦＴ７０８のソース及びドレインの一方は第２のＴＦＴ７０２のゲート及び容量素子７０３の一方の電極に接続され、他方は電位Ｖ４が与えられる端子７０９に接続される。
【００６４】
図８（Ａ）及び図８（Ｂ）で示す構成の画素では、走査線Ｒｙ及び第３のＴＦＴ７０８を有することによって、信号線Ｓｘから入力される画像信号に関わらず、画素１５０２の発光素子７０４を非発光とすることができる点に特徴がある。走査線Ｒｙに入力される信号によって、画素１５０２の発光素子７０４が発光する時間を設定することができる。こうして、走査線Ｇ１からＧｑを順に選択し全ての走査線Ｇ１からＧｑを選択する期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現することができる。
【００６５】
電位Ｖ４は、第３のＴＦＴ７０８がオン状態となった際に第２のＴＦＴ７０２がオフ状態となるように設定すれば良い。例えば、第３のＴＦＴ７０８がオン状態となった際に、電位Ｖ２と同じ電位になるように電位Ｖ４を設定することができる。電位Ｖ２と電位Ｖ４とを同じ電位とすることによって、容量素子７０３に保持された電荷を放電し、第２のＴＦＴ７０２のソースとゲート間の電圧をゼロとして第２のＴＦＴ７０２をオフ状態とすることができる。なお、電位Ｖ２と電位Ｖ４とを同じ電位とする場合は、端子７０６と端子７０９とを同じ配線に接続しても良い。
【００６６】
なお、第３のＴＦＴ７０８は、図８（Ｂ）に示した配置に限定されない。例えば、第２のＴＦＴ７０２と直列に第３のＴＦＴ７０８を配置してもよい。この構成では、走査線Ｒｙに入力される信号により、第３のＴＦＴ７０８をオフ状態にすることによって、発光素子７０４に流れる電流を遮断し、発光素子７０４を非発光とすることができる。
【００６７】
図８（Ｂ）で示した第３のＴＦＴ７０８の代わりにダイオードを用いることもできる。第３のＴＦＴ７０８の代わりにダイオードを用いた画素の構成を図８（Ｃ）に示す。なお、図８（Ｃ）において図８（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード７１０の一方の電極は走査線Ｒｙに接続され、他方の電極は第２のＴＦＴ７０２のゲート及び容量素子７０３の一方の電極に接続されている。
【００６８】
ダイオード７１０は一方の電極から他方の電極に電流を流す。第２のＴＦＴ７０２をｐチャネル型ＴＦＴとする。ダイオード７１０の一方の電極の電位を上昇させることによって、第２のＴＦＴ７０２のゲートの電位を上昇させ、第２のＴＦＴ７０２をオフ状態とすることができる。
【００６９】
図８（Ｃ）では、ダイオード７１０は、走査線Ｒｙに接続された一方の電極から第２のＴＦＴ７０２のゲートに接続された他方の電極に電流を流すとし、第２のＴＦＴ７０２をｐチャネル型ＴＦＴとした構成を示したがこれに限定されない。ダイオード７１０は、第２のＴＦＴ７０２のゲートに接続された他方の電極から信号線Ｒｙに接続された一方の電極に電流を流すとし、第２のＴＦＴ７０２をｎチャネル型ＴＦＴとした構成としてもよい。第２のＴＦＴ７０２がｎチャネル型ＴＦＴのときは、ダイオード７１０の一方の電極の電位を下降させることによって、第２のＴＦＴ７０２のゲートの電位を下降させ、第２のＴＦＴ７０２をオフ状態とすることができる。
【００７０】
ダイオード７１０としては、ダイオード接続されたＴＦＴを用いてもよい。ダイオード接続されたＴＦＴとは、ドレインとゲートが接続されたＴＦＴを示すものとする。ダイオード接続されたＴＦＴとしては、ｐチャネル型ＴＦＴを用いても良いしｎチャネル型ＴＦＴを用いても良い。
【００７１】
このような画素部１５０３を有する表示装置は、実施の形態３と同様に、実施の形態１又は２のデータラッチ回路を含むことにより有意な効果を備えている。すなわち、当該ータラッチ回路が貫通電流の低減による消費電力の削減をはかり、ＴＦＴ特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
【００７２】
（実施の形態６）
実施の形態３乃至５に示す表示装置の画素の構成の一態様について、図９を参照して説明する。図９は、ＴＦＴとそれに接続する発光素子で構成される画素の断面図である。
【００７３】
図９において、基板１０００上に、ブロッキング層１００１、ＴＦＴ１１００を構成する半導体層１００２、容量部１１０１の一方の電極を構成する半導体層１００２が形成されている。その上層には第１絶縁層１００３が形成され、ＴＦＴ１１００にあってはゲート絶縁層として、容量部１１０１にあっては容量を形成するための誘電体層として機能する。
【００７４】
第１絶縁層１００３上にはゲート電極１００４と容量部１１０１の他方の電極を形成する導電層１１０４が形成されている。ＴＦＴ１１００に接続する配線１００７は、発光素子１０１２の第１電極１００８と接続している。この第１電極１００８は、第３絶縁層１００６上に形成されている。第１絶縁層１００３と第３絶縁層１００６との間には、第２絶縁層１００５が形成されていてもよい。発光素子１０１２は、第１電極１００８、ＥＬ層１００９、第２電極１０１０で構成されている。また、第１電極１００８の周辺端部及び、第１電極１００８と配線１００７との接続部を覆うように第４絶縁層１０１１が形成されている。
【００７５】
次に、上記に示す構成の詳細を説明する。基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、化学的機械研磨（ＣＭＰ）法などの研磨により平坦化しておいても良い。
【００７６】
ブロッキング層１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。ブロッキング層１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散しＴＦＴ１１００の特性に悪影響をおよぼすのを防ぐことができる。図９では、ブロッキング層１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、ブロッキング層１００１を必ずしも設ける必要はない。
【００７７】
また、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１／ｃｍ３から１０１３／ｃｍ３の範囲である高密度プラズマで、ガラス基板の表面を直接処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、窒素（Ｎ２）、またはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）などの窒化物気体を導入すると、ガラス基板の表面を窒化することができる。このガラス基板の表面に形成された窒化物層は、窒化珪素を主成分とするので、ガラス基板側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成してブロッキング層１００１としても良い。
【００７８】
他にも、酸化珪素や、酸窒化珪素などによるブロッキング層１００１の表面に対し同様なプラズマ処理を行うことにより、その表面及び表面から１ｎｍから１０ｎｍの深さで窒化処理をすることができる。このきわめて薄い窒化珪素の層により、その上に形成する半導体層へ応力の影響を与えることなくブロッキング層とすることができる。
【００７９】
半導体層１００２としては、結晶性半導体膜を用いることが好ましい。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、一導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層１００２には、全体に一導電型若しくはそれと逆の導電型を付与する不純物元素が添加された構成とすることができる。
【００８０】
第１絶縁層１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。この場合において、当該絶縁膜の表面を、前述と同様に、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１／ｃｍ３から１０１３／ｃｍ３の範囲にある高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理は第１絶縁層１００３の成膜に先立って行っても良い。すなわち、半導体層１００２の表面に対してプラズマ処理を行う。このとき、基板温度を３００℃から４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、その上に堆積するゲート絶縁層と良好な界面を形成することができる。
【００８１】
ゲート電極１００４及び導電層１１０４としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。
【００８２】
ＴＦＴ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１絶縁層１００３とによって構成される。図９では、画素を構成するＴＦＴ１１００として、発光素子１０１２の第１電極１００８に接続されるものを示している。このＴＦＴ１１００は、ゲート電極１００４を半導体層１００２上に複数配置したマルチゲート型の構成を示している。すなわち、複数のＴＦＴが直列に接続された構成を有している。このような構成により、不用意なオフ電流の増加を抑制することができる。なお、また、図９では、ＴＦＴ１１００をトップゲート型のＴＦＴとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のＴＦＴであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のＴＦＴであっても良い。
【００８３】
容量部１１０１は、第１絶縁層１００３を誘電体とし、第１絶縁層１００３を挟んで対向する半導体層１００２と導電層１１０４とを一対の電極として構成される。なお、図９では、画素に設ける容量素子として、一対の電極の一方をＴＦＴ１１００の半導体層１００２と同時に形成される半導体層１１０２とし、他方の導電層１１０４をゲート電極１００４と同時に形成される層とする例を示したが、この構成に限定されない。
【００８４】
第２絶縁層１００５は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。この第２絶縁層１００５は窒化シリコンまたは酸窒化シリコンで形成する。この第２絶縁層１００５は、半導体層１００２の汚染を防ぐ保護膜としての機能を含んでいる。この第２絶縁層１００５を堆積した後に、水素ガスを導入して前述のようにマイクロ波で励起された高密プラズマ処理をすることで、第２絶縁層１００５の水素化を行っても良い。または、アンモニアガスを導入して、第２絶縁層１００５の窒化と水素化を行っても良い。または、酸素、Ｎ２Ｏガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより第２絶縁層１００５の表面を緻密化することができる。それにより保護膜としての機能を強化することができる。この第２絶縁層１００５に導入された水素は、その後、４００℃から４５０℃の熱処理をすることにより、第２絶縁層１００５を形成する窒化シリコンから水素を放出させて、半導体層１００２の水素化をすることができる。
【００８５】
第３絶縁層１００６としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜（塗布酸化珪素膜）などを用いることができる。有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、第３絶縁層１００６として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００８６】
配線１００７としてはＡｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。
【００８７】
第１電極１００８及び第２電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、モリブデン含む酸化インジウムスズなどを用いることができる。勿論、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。
【００８８】
第１電極１００８及び第２電極１０１０の少なくとも一方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
【００８９】
第４絶縁層１０１１としては、第３絶縁層１００６と同様の材料を用いて形成することができる。
【００９０】
発光素子１０１２は、ＥＬ層１００９と、それを挟む第１電極１００８及び第２電極１０１０とによって構成される。第１電極１００８及び第２電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１２は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
【００９１】
ＥＬ層１００９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。
【００９２】
ＥＬ層１００９は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
【００９３】
ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン（略称：ＣｕＰｃ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、などが挙げられるが、これらに限定されることはない。
【００９４】
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。
【００９５】
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）、バソキュプロイン（略称：ＢＣＰ）、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、などが挙げられるが、これらに限定されることはない。
【００９６】
発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ルブレン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）などが挙げられる。また、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、などの燐光を放出できる化合物用いることもできる。
【００９７】
また、発光層は、一重項励起発光材料と金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
【００９８】
また、発光層として無機材料を用いても良い。発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）等を用いることができる。また、酸化物としては、例えば、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等を用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）等も用いることができ、硫化カルシウム−ガリウム（ＣａＧａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウム（ＢａＧａ２Ｓ４）、等の３元系の混晶であってもよい。
【００９９】
金属イオンの内殻電子遷移を利用した発光中心として、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）などを用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
【０１００】
また、ドナー−アクセプター再結合を利用した発光中心として、第一の不純物元素及び第二の不純物元素を含む発光材料を用いることができる。第一の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、ケイ素（Ｓｉ）等を用いることができる。第二の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）等を用いることができる。
【０１０１】
この場合の発光材料は固相反応、すなわち、母体材料及び不純物元素を秤量し、乳鉢で混合、電気炉で加熱して反応させる方法により、母体材料に不純物元素を含有させる。例えば、母体材料と、第一の不純物元素又は第一の不純物元素を含む化合物と、第二の不純物元素又は第二の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固体反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
【０１０２】
また、固相反応を利用する場合の不純物元素として、第一の不純物元素と第二の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第一の不純物元素と第二の不純物元素で構成される化合物としては、例えば、フッ化銅（ＣｕＦ２）、塩化銅（ＣｕＣｌ）、ヨウ化銅（ＣｕＩ）、臭化銅（ＣｕＢｒ）、窒化銅（Ｃｕ３Ｎ）、リン化銅（Ｃｕ３Ｐ）、フッ化銀（ＡｇＦ）、塩化銀（ＡｇＣｌ）、ヨウ化銀（ＡｇＩ）、臭化銀（ＡｇＢｒ）、塩化金（ＡｕＣｌ３）、臭化金（ＡｕＢｒ３）、塩化白金（ＰｔＣｌ２）等を用いることができる。
【０１０３】
また、第二の不純物元素の代わりに第三の不純物元素を含んだ発光材料を用いてもよい。第三の不純物元素は、例えば、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等を用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であればよく、好ましくは０．１〜５ｍｏｌ％の範囲である。
【０１０４】
また、高い電気導電性を有する発光材料としては、母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を添加した発光材料を用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であればよく、好ましくは０．１〜５ｍｏｌ％の範囲である。
【０１０５】
第二の不純物元素と第三の不純物元素で構成される化合物としては、例えば、フッ化リチウム（ＬｉＦ）、塩化リチウム（ＬｉＣｌ）、ヨウ化リチウム（ＬｉＩ）、臭化銅（ＬｉＢｒ）、塩化ナトリウム（ＮａＣｌ）等のハロゲン化アルカリ、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、アンチモン化アルミニウム（ＡｌＳｂ）、リン化ガリウム（ＧａＰ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）、アンチモン化インジウム（ＩｎＳｂ）等を用いることができる。
【０１０６】
母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を用いた発光層は、高電界により加速されたホットエレクトロンを必要とすることなく、発光することが可能である。つまり、発光素子に高電圧を印加する必要がなくなるため、低駆動電圧で動作可能な発光素子を得ることができる。また、低駆動電圧で発光可能であるため、消費電力も低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。
【０１０７】
また、母体材料として上述した材料を用い、第二の不純物元素および第三の不純物元素及び上述した金属イオンの内殻電子遷移を利用した発光中心を含む発光材料を用いることができる。この場合、発光中心となる金属イオンは、母体材料に対して０．０５〜５ａｔｏｍ％であることが好ましい。また、第二の不純物元素の濃度は、母体材料に対して０．０５〜５ａｔｏｍ％であることが好ましい。また、第三の不純物元素の濃度は、母体材料に対して０．０５〜５ａｔｏｍ％であることが好ましい。このような構成の発光材料は、低電圧で発光可能である。よって、低駆動電圧で発光可能な発光素子を得ることができるため、消費電力が低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。
【０１０８】
いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。
【０１０９】
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。
【０１１０】
図９で示す構成の画素を有する表示装置において、実施の形態１又は２のデータラッチ回路を含むことにより低消費電力化を図ることができる。すなわち、当該データラッチ回路が貫通電流の低減による消費電力の削減をはかり、ＴＦＴ特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要としないことから、低消費電力化はもとより、レイアウト面積の縮小、コストダウンを実現することができる。
【０１１１】
（実施の形態７）
図１０は表示パネル８００と制御回路８０４を組み合わせた表示モジュールを示している。表示パネル８００は、画素部８０１と、信号線駆動回路８０２と、走査線駆動回路８０３とを有し、この構成は図６（Ｂ）と同様なものを示している。このような表示モジュールを組み込んで、様々な電気器具を構成することができる。
【０１１２】
（実施の形態８）
本実施の形態は、本発明に係る電気器具として、携帯電話機の一例について示す。
【０１１３】
図１１で示す携帯電話機９００は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できように配置される。
【０１１４】
表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機９００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。
【０１１５】
そして、表示パネル（Ａ）９０８を文字や画像を表示する高精細のカラー表示画面とし、表示パネル（Ｂ）９０９を文字情報を表示する単色の情報表示画面とすることができる。特に表示パネル（Ｂ）９０９をアクティブマトリクス型として、高精細化をすることにより、さまざまな文字情報を表示して、一画面当たりの情報表示密度を向上させることができる。例えば、表示パネル（Ａ）９０８を、２インチから２．５インチで６４階調、２６万色のＱＶＧＡ（３２０ドット×２４０ドット）とし、表示パネル（Ｂ）９０９を、単色で２階調から８階調、１８０ｐｐｉから２２０ｐｐｉの高精細パネルとして、ローマ字、ひらがな、カタカナをはじめ、漢字、アラビア文字、顔文字などを表示することができる。
【０１１６】
表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９は、実施の形態３乃至７と同様の構成を備えている。すなわち、実施の形態１又は２のデータラッチ回路を含むことにより、消費電力の削減をはかり、ＴＦＴ特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されている。それにより、携帯電話機９００の消費電力を低減することに寄与している。それにより、長時間の連続使用を可能としている。また、バッテリを小型化できるので、携帯電話機の軽量化を図ることができる。
【０１１７】
このような携帯電話機９００はさまざまな駆動方式で表示を行うことができる。例えば、その一例として時間階調方式がある。時間階調はある一定の輝度で発光する発光素子の点灯時間を変化させて、階調を表示するものである。たとえば、１フレーム期間中すべて点灯すれば点灯率は１００％となる。また１フレーム期間中の半分の期間点灯すれば点灯率は５０％となる。フレーム周波数がある程度高ければ、一般的には６０Ｈｚ以上であれば、人間の目では点滅が認識できず、中間調として認識される。このようにして。点灯率を変化させることによって、階調を表現することが可能である。
【０１１８】
図１３（Ａ）は横軸に時間をとり、縦軸に表示画面の行番号をとったものである。この例では、表示画面は上から順に書き込みをおこなっており、そのため表示が遅れることになる。図１３（Ａ）の例では上から順に書き込みをおこなっているが、これには限定されない。以下には４ビットを例にとり説明を行う。
【０１１９】
図１３（Ａ）では、１フレームを４つのサブフレーム（Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４）に分けている。それぞれのサブフレームの期間の長さの比は、Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝８：４：２：１となっている。これらのサブフレームを組み合わせることによって、点灯期間の長さを０から１５までのいずれかに設定することが可能である。このように１フレームを２のべき乗のサブフレームに区切って階調を表現できる。また、Ｔｓ４では点灯期間が短いため、画面の下半分の書き込みが終了前に、上半分を消灯する必要があり、書き込みと消去を並行しておこなっている。
【０１２０】
図１３（Ｂ）は図１３（Ａ）と異なる時間区分で階調表現をおこなったものである。図１３（Ａ）の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生する。これは人間の目が７階調目と８階調を交互に見たときに映像が本来の階調とは異なって見えるように錯覚をするものである。従って、図１３（Ｂ）では上位ビットを分割し、上述した疑似輪郭現象を軽減しているものである。具体的には、最上位ビット（ここではＴｓ１）を４つに分割し、１フレーム内部に配置している。また、第２ビット（ここではＴｓ２）を２分割し、１フレーム内部に配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこなっている。
【０１２１】
図１４（Ａ）は疑似輪郭が発生しないように、サブフレームを２のべき乗ではなく等間隔で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生しないが、階調自体は荒くなる。従って、ＦＲＣ（フレームレートコントロール）またはディザなどを用いて、階調補完をおこなう必要がある。
【０１２２】
図１４（Ｂ）は２階調で表示をおこなう場合のものである。この場合は１フレーム中に１サブフレームのみ存在するので、書き換え回数も１フレームに１回となり、コントローラ、ドライバの消費電力を低減することが可能になる。携帯電話機において、電子メールなどの文字情報を主として表示する場合（メールモード）では、動画や静止画を表示する場合に比べ低い階調数で良いので、消費電力を優先した表示が可能となる。このような表示と前述した図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）などを組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使い分けて、消費電力の削減が可能になる。
【０１２３】
図１４（Ｃ）は４階調を表現するもので１フレーム期間に３回の書き込みをおこなって表示をおこなう。これは漫画などの静止画であって文字情報を表示する場合よりも階調数を高めた方が良い場合などに適用することができる。階調数は４階調から１６階調程度の範囲内で設定すれば良い。
【０１２４】
このように、実施の形態１又は２のデータラッチ回路を含む表示パネルと、１６階調以上の自然画若しくは動画モードと、４階調から１６階調で表示を行う静止画モードと、２階調から８階調で行うメールモードを含む駆動方式を組み合わせることにより、携帯電話機の消費電力を低減することができる。
【０１２５】
本実施形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施例の構成を適用しても、同様な効果を得ることができる。また、本実施形態に係る構成は、携帯電話機に限定されず、表示パネルや操作スイッチなどの入力手段を備えたコンピュータやＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）に代表される情報端末に広く適用することができる。
【０１２６】
（実施の形態９）
本実施の形態は、本発明に係る電気器具として、テレビ装置の一例について示す。
【０１２７】
図１２は本発明に係るテレビ装置であり、本体９５０、表示部９５１、スピーカー部９５２、操作スイッチ類９５３等を含む。このテレビ装置において、表示部９５１は実施の形態３乃至７と同様の構成を備えている。すなわち、実施の形態１又は２のデータラッチ回路を含むことにより、消費電力の削減をはかり、ＴＦＴの諸特性のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されている。それにより、テレビ装置の消費電力を低減することに寄与している。
【０１２８】
このような特徴により、テレビ装置において電源回路を大幅に削減、若しくは縮小することができるので、本体９５０の小型軽量化や薄型化を図ることが可能である。また、低消費電力、高画質及び小型軽量化が図られたテレビ装置により、住環境に適合した製品を提供することができる。
【０１２９】
（付記）
以上説明したように、本発明によれば以下の態様を導くことができる。
【０１３０】
サンプリング信号及び反転サンプリング信号の高レベル及び低レベル状態に応じてデータ信号の取り込みを行うアナログスイッチと、データ信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされる第１のｎチャネル型トランジスタと、第１のｎチャネル型トランジスタと直列に接続され、反転サンプリング信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされる第２のｎチャネル型トランジスタと、反転サンプリング信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされるｐチャネル型トランジスタと、第１のｎチャネル型トランジスタ及び第２のｎチャネル型トランジスタを介して低電源電位が、ｐチャネル型トランジスタを介して高電源電位が入力される、メモリ回路とを備えたデータラッチ回路。
この場合において、メモリ回路はダイナミックメモリでもよく、また、スタティックメモリでもよい。
この場合において、メモリ回路はインバータとクロックドインバータを含んだ回路構成でもよく、また、アナログスイッチと２つのインバータを含んだ回路構成でもよい。
さらに、この場合において、データ信号の振幅は高電源電位と低電源電位の電位差よりも小さくてもよい。
【０１３１】
第１のｎチャネル型トランジスタと第２のｎチャネル型トランジスタとｐチャネル型トランジスタとインバータとクロックドインバータとアナログスイッチを有するデータラッチ回路。このデータラッチ回路は、第２のｎチャネル型トランジスタのゲート電極とｐチャネル型トランジスタのゲート電極は接続され、ｐチャネル型トランジスタの第１の電極と第２のｎチャネル型トランジスタの第１の電極はそれぞれ第１の電源と第２の電源に接続され、第２のｎチャネル型トランジスタの第２の電極と第１のｎチャネル型トランジスタの第１の電極は接続され、第１のｎチャネル型トランジスタの第２の電極とｐチャネル型トランジスタの第２の電極とインバータの入力端子とクロックドインバータの出力端子は接続され、インバータの出力端子とクロックドインバータの入力端子は接続され、第１のｎチャネル型トランジスタのゲート電極にアナログスイッチの出入力端子の一方は接続され、アナログスイッチの出入力端子の他方には外部からの信号が入力される。
この場合において、アナログスイッチの導通時、ｐチャネル型トランジスタはオンして、第２のｎチャネル型トランジスタはオフして、クロックドインバータは高インピーダンスとなり、インバータの入力端子に第１の電源の電位が供給される。
この場合において、アナログスイッチの非導通時に、ｐチャネル型トランジスタはオフして、第２のｎチャネル型トランジスタはオンして、第１のｎチャネル型トランジスタのゲート電極に入力される信号のレベルにより、インバータの入力端子に供給される電源電位が第１の電位もしくは第２の電位に決定され、その直後にクロックドインバータはインバータとして機能する。
さらに、この場合において、外部からの信号の振幅は第１の電源電位と第２の電源の電位差よりも小さくてもよい。
【０１３２】
第１のｎチャネル型トランジスタと第２のｎチャネル型トランジスタとｐチャネル型トランジスタと第１のインバータと第２のインバータと第１のアナログスイッチと第２のアナログスイッチを有するデータラッチ回路。このデータラッチ回路は、第２のｎチャネル型トランジスタのゲート電極とのｐチャネル型トランジスタのゲート電極は接続され、ｐチャネル型トランジスタの第１の電極と第２のｎチャネル型トランジスタの第１の電極はそれぞれ第１の電源と第２の電源に接続され、第２のｎチャネル型トランジスタの第２の電極と第１のｎチャネル型トランジスタの第１の電極は接続され、第２のアナログスイッチの出入力端子の一方と第２のインバータの出力端子は接続され、第１のｎチャネル型トランジスタの第２の電極とｐチャネル型トランジスタの第２の電極と第１のインバータの入力端子と第２のアナログスイッチの出入力端子の他方は接続され、第１のインバータの出力端子と第２のインバータの入力端子は接続され、第１のｎチャネル型トランジスタのゲート電極と第１のアナログスイッチの出入力端子の一方は接続され、第１のアナログスイッチの出入力端子の他方には外部からの信号が入力される。
この場合において、第１のアナログスイッチの導通時、ｐチャネル型トランジスタはオンして、第２のｎチャネル型トランジスタはオフして、第２のアナログスイッチは高インピーダンスとなり、第１のインバータの入力端子に第１の電源の電位が供給される。
この場合において、第１のアナログスイッチの非導通時に、ｐチャネル型トランジスタはオフして、第２のｎチャネル型トランジスタはオンして、第１のｎチャネル型トランジスタのゲート電極に入力される信号のレベルにより、第１のインバータの入力端子に供給される電源電位が第１の電位もしくは第２の電位に決定され、その直後に第２のアナログスイッチは導通する。
さらに、この場合において、外部からの信号の振幅は第１の電源電位と第２の電源の電位差よりも小さくてもよい。
【０１３３】
直列に接続された第１のｎチャネル型トランジスタ、第２のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと第２のｐチャネル型トランジスタと第１のアナログスイッチと第２のアナログスイッチと第３のアナログスイッチとインバータとを有するデータラッチ回路。このデータラッチ回路は、第２のｎチャネル型トランジスタのゲート電極と第１のｐチャネル型トランジスタのゲート電極は接続され、第１のｐチャネル型トランジスタの第１の電極と第１のｐチャネル型トランジスタの第１の電極は第１の電源に接続され、第２のｎチャネル型トランジスタの第１の電極は第２の電源に接続され、第２のｎチャネル型トランジスタの第２の電極と第１のｎチャネル型トランジスタの第１の電極は接続され、第１のｎチャネル型トランジスタの第２の電極と第１のｐチャネル型トランジスタの第２の電極とインバータの入力端子と第２のｐチャネル型トランジスタの第２の電極は接続され、第２のアナログスイッチと第３のアナログスイッチの出入力端子の一方とインバータの出力端子は接続され、第２のアナログスイッチと第３のアナログスイッチの出入力端子の他方はそれぞれ第２のｐチャネル型トランジスタと第１のｎチャネル型トランジスタのゲート電極は接続され、第１のｎチャネル型トランジスタのゲート電極と第１のアナログスイッチの出入力端子の一方は接続され、第１のアナログスイッチの出入力端子の他方には、外部からの信号が入力される。
この場合において、第１のアナログスイッチの導通時、第１のｐチャネル型トランジスタはオンして、第２のｎチャネル型トランジスタはオフして、第２のアナログスイッチと第３のアナログスイッチはハイインピーダンスとなり、インバータの入力端子には第１の電源の電位が供給される。
この場合において、第１のアナログスイッチの非導通時に、第１のｐチャネル型トランジスタはオフして、第２のｎチャネル型トランジスタはオンして、第１のｎチャネル型トランジスタのゲート電極に入力される信号のレベルにより、インバータの入力端子に供給される電源電位が第１の電位もしくは第２の電位に決定され、その直後に第２のアナログスイッチと第３のアナログスイッチは導通する。
さらに、この場合において、外部からの信号の振幅は第１の電源電位と第２の電源の電位差よりも小さくてもよい。
【０１３４】
本発明のデータラッチ回路の駆動方法は、第１の期間に、メモリ回路の入力端子の電位を初期化し、同じく第１の期間に、メモリ回路への入力信号をサンプリングし、第１の期間の後の第２の期間に、前記サンプルされた入力信号に応じてメモリ回路の入力端子の電位は変化、あるいは保持され、第２の期間の後の第３の期間には、保持されたメモリ回路の入力端子の電位あるいは前記サンプルされた入力信号に応じて変化されたメモリ回路の入力端子の電位を保持することを特徴とする。この場合において、メモリ回路はダイナミックメモリでもよく、また、スタティックメモリでもよい。
この場合において、メモリ回路はインバータとクロックドインバータを含んだ回路構成でもよく、また、アナログスイッチと２つのインバータを含んだ回路構成でもよい。
さらに、この場合において、入力信号の振幅はメモリ回路の駆動電圧よりも小さくてもよい。
【図面の簡単な説明】
【０１３５】
【図１】本発明のデータラッチ回路の構成例および動作タイミングを示す図。
【図２】従来型のデータラッチ回路の構成例を示す図。
【図３】本発明のデータラッチ回路の構成例を示す図。
【図４】本発明のデータラッチ回路の構成例を示す図。
【図５】本発明のデータラッチ回路の適応が可能なソース信号線駆動回路の構成を示す図。
【図６】実施の形態３に係る表示装置の構成を示す図。
【図７】図６の表示装置における画素部の構成例を示す図。
【図８】図６の表示装置における画素部の構成例を示す図。
【図９】図６の表示装置における画素の一構成例を示す図。
【図１０】実施の形態７に係る表示モジュールを示す図。
【図１１】実施の形態８に係る携帯電話機の構成を示す図。
【図１２】実施の形態９に係るテレビ装置の構成を示す図。
【図１３】実施の形態８に係る携帯電話機の駆動方法を説明するための図。
【図１４】実施の形態８に係る携帯電話機の駆動方法を説明するための図。
【図１５】図１に用いられている回路シンボルの等価回路図。
【符号の説明】
【０１３６】
１００  アナログスイッチ
１０１  インバータ
１０２  クロックドインバータ
１０３  ｎチャネル型ＴＦＴ
１０４  ｎチャネル型ＴＦＴ
１０５  ｐチャネル型ＴＦＴ
２００  クロックドインバータ
２００ａ  アナログスイッチ
２０１  インバータ
２０２  クロックドインバータ
３０１  ｎチャネル型ＴＦＴ
３０２  ｐチャネル型ＴＦＴ
３０３  ｐチャネル型ＴＦＴ
３０４  ｎチャネル型ＴＦＴ
３０５  ｐチャネル型ＴＦＴ
３０６  ｐチャネル型ＴＦＴ
３０７  ｎチャネル型ＴＦＴ
３０８  ｎチャネル型ＴＦＴ
４００  アナログスイッチ
４０１  インバータ
４０２  アナログスイッチ
４０３  アナログスイッチ
４０４  ｎチャネル型ＴＦＴ
４０５  ｎチャネル型ＴＦＴ
４０６  ｐチャネル型ＴＦＴ
４０７  ｐチャネル型ＴＦＴ
５００  アナログスイッチ
５０１  インバータ
５０２  インバータ
５０３  アナログスイッチ
５０４  ｎチャネル型ＴＦＴ
５０５  ｎチャネル型ＴＦＴ
５０６  ｐチャネル型ＴＦＴ
６００  シフトレジスタ
６０１  ラッチ回路
６０２  Ｄ／Ａ変換回路
６０５  端子
６０６  端子
６０７  端子
７０１  第１のＴＦＴ
７０２  第２のＴＦＴ
７０３  容量素子
７０４  発光素子
７０５  端子
７０６  端子
７０７  端子
７０８  第３のＴＦＴ
７０９  端子
７１０  ダイオード
８００  表示パネル
８０１  画素部
８０２  信号線駆動回路
８０３  走査線駆動回路
８０４  制御回路
９００  携帯電話機
９０１  本体（Ａ）
９０２  本体（Ｂ）
９０３  筐体
９０４  操作スイッチ類
９０５  マイクロフォン
９０６  スピーカ
９０７  回路基板
９０８  表示パネル（Ａ）
９０９  表示パネル（Ｂ）
９１０  蝶番
９５０  本体
９５１  表示部
９５２  スピーカー部
９５３  操作スイッチ類
１０００  基板
１００１  ブロッキング層
１００２  半導体層
１００３  第１絶縁層
１００４  ゲート電極
１００５  第２絶縁層
１００６  第３絶縁層
１００７  配線
１００８  第１電極
１００９  ＥＬ層
１０１０  第２電極
１０１１  第４絶縁層
１０１２  発光素子
１１００  ＴＦＴ
１１０１  容量部
１１０２  半導体層
１５０１  表示パネル
１５０２  画素
１５０３  画素部
１５０４  入力端子
１５０５  信号線駆動回路
１５０６  走査線駆動回路
１５０７  外部基板
１５０８  接続配線
【図１】
2006330712.tif 000003
【図２】
2006330712.tif 000004
【図３】
2006330712.tif 000005
【図４】
2006330712.tif 000006
【図５】
2006330712.tif 000007
【図６】
2006330712.tif 000008
【図７】
2006330712.tif 000009
【図８】
2006330712.tif 000010
【図９】
2006330712.tif 000011
【図１０】
2006330712.tif 000012
【図１１】
2006330712.tif 000013
【図１２】
2006330712.tif 000014
【図１３】
2006330712.tif 000015
【図１４】
2006330712.tif 000016
【図１５】
2006330712.tif 000017