(57)【要約】【課題】  寄生容量の少ない強誘電体ランダムアクセスメモリを提供する。【解決手段】  強誘電体ランダムアクセスメモリの第１ブロックＢ１において、第１スイッチトランジスタＴＣ１と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルＭＣ１−ＭＣ４と、が第１、第２端の間に直列接続される。第２ブロックＢ２において、第２スイッチトランジスタＴＣ２と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルＭＣ５−ＭＣ８と、が第１、第２端の間に直列接続される。第１プレート線ＰＬ１は、第１、第２ブロックの各第１端と接続される。第１、第２ブロック選択トランジスタＴＳ１、ＴＳ２のそれぞれの電流通路の一端は第１、第２ブロックの第２端とそれぞれ接続される。第１ビット線ＢＬ１は、第１、第２ブロック選択トランジスタのそれぞれ電流通路の他端と接続される。【選択図】      図１
2006085833.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルと、が第１端および第２端の間に直列接続された第１ブロックと、
第２スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルと、が第１端および第２端の間に直列接続された第２ブロックと、
前記第１ブロックの前記第１端および前記第２ブロックの前記第１端と接続された第１プレート線と、
電流通路の一端を前記第１ブロックの前記第２端と接続された第１ブロック選択トランジスタと、
電流通路の一端を前記第２ブロックの前記第２端と接続された第２ブロック選択トランジスタと、
前記第１ブロック選択トランジスタの前記電流通路の他端および前記第２ブロック選択トランジスタの前記電流通路の他端と接続された第１ビット線と、
を具備することを特徴とする強誘電体ランダムアクセスメモリ。
【請求項２】
前記第１メモリセルがアクセスされる際に前記第２スイッチトランジスタがオフとされることを特徴とする請求項１に記載の強誘電体ランダムアクセスメモリ。
【請求項３】
前記第１メモリセルがアクセスされる際に、前記第１ブロック選択トランジスタがオンとされ、前記第２ブロック選択トランジスタがオフとされる、ことを特徴とする請求項２に記載の強誘電体ランダムアクセスメモリ。
【請求項４】
前記第１ブロックが、前記第１メモリセルと同数の第１スイッチトランジスタを有し、
前記第２ブロックが、前記第１メモリセルと同数の前記第２メモリセルと、前記第１メモリセルと同数の前記第２スイッチトランジスタと、を有し、
前記第１メモリセルと前記第１スイッチトランジスタとが交互に直列接続され、
前記第２メモリセルと前記第２スイッチトランジスタとが交互に直列接続され、
前記第１ブロック内の前記第２端からｘ番目（ｘは第１メモリセルの個数以下の自然数）の前記第１メモリセルがアクセスされる際、前記第１ブロック内の前記第２端からｘ番目の前記第１メモリセルの前記セルトランジスタおよび前記第２ブロック内の前記第１端からｘ番目の前記第２スイッチトランジスタがオフとされる、
ことを特徴とする請求項１に記載の強誘電体ランダムアクセスメモリ。
【請求項５】
スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数のメモリセルと、が第１端および第２端の間に直列接続された第１ブロックと、
スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数のメモリセルと、が第１端および第２端の間に直列接続された第２ブロックと、
前記第１ブロックの前記第１端と接続された第１プレート線と、
前記第２ブロックの前記第１端と接続された第２プレート線と、
電流通路の一端を前記第１ブロックの前記第２端および前記第２ブロックの前記第２端と接続された第１ブロック選択トランジスタと、
前記第１ブロック選択トランジスタの前記電流通路の他端と接続された第１ビット線と、
を具備することを特徴とする強誘電体ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体ランダムアクセスメモリ（Ferromagnetic Random Access Memory : FeRAM）に関し、例えば、並列接続された強誘電体キャパシタとトランジスタとからなるセルが直列に接続された構造を有する強誘電体ランダムアクセスメモリに関する。
【背景技術】
【０００２】
例えば、特開2003-297078（特許文献１）に示すように、並列接続された強誘電体キャパシタ（Ｃ）とトランジスタ（Ｔ）とからなるセルが直列に接続された構造を有する強誘電体ランダムアクセスメモリ（ＴＣ並列ユニット直列接続型強誘電体ランダムアクセスメモリ）が知られている。並列接続された強誘電体キャパシタとセルトランジスタとからなるメモリセルが複数個、直列接続された構造を、以下、ブロックと称する。各ブロックの一端はブロック選択トランジスタを介してビット線に接続される。ブロックの他端はプレート線と接続される。
【０００３】
通常時、全てのメモリセルのセルトランジスタはオンしており、キャパシタの両端に電圧は印加されない。また、ブロック選択トランジスタはオフしている。書き込みおよび読み出しの際、アクセス対象のメモリセルのセルトランジスタがオフとされ、このメモリセルが含まれるブロックのブロック選択トランジスタがオンとされる。この状態で、プレート線を駆動する（プレート線電位を上昇させる）ことにより、アクセス対象のメモリセル内のキャパシタの両端に電圧が印加され、キャパシタの分極状態に応じた電位がビット線に発生する。
【特許文献１】特開2003-297078号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、プレート線およびビット線の寄生容量の少ない強誘電体ランダムアクセスメモリを提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明の第１の視点による強誘電体ランダムアクセスメモリは、第１スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルと、が第１端および第２端の間に直列接続された第１ブロックと、第２スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルと、が第１端および第２端の間に直列接続された第２ブロックと、前記第１ブロックの前記第１端および前記第２ブロックの前記第１端と接続された第１プレート線と、電流通路の一端を前記第１ブロックの前記第２端と接続された第１ブロック選択トランジスタと、電流通路の一端を前記第２ブロックの前記第２端と接続された第２ブロック選択トランジスタと、前記第１ブロック選択トランジスタの前記電流通路の他端および前記第２ブロック選択トランジスタの前記電流通路の他端と接続された第１ビット線と、を具備することを特徴とする。
【０００６】
本発明の第２の視点による強誘電体ランダムアクセスメモリは、スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数のメモリセルと、が第１端および第２端の間に直列接続された第１ブロックと、スイッチトランジスタと、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数のメモリセルと、が第１端および第２端の間に直列接続された第２ブロックと、前記第１ブロックの前記第１端と接続された第１プレート線と、前記第２ブロックの前記第１端と接続された第２プレート線と、電流通路の一端を前記第１ブロックの前記第２端および前記第２ブロックの前記第２端と接続された第１ブロック選択トランジスタと、前記第１ブロック選択トランジスタの前記電流通路の他端と接続された第１ビット線と、を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、プレート線およびビット線の寄生容量の少ない強誘電体ランダムアクセスメモリ、および読み出し電位がメモリセルの位置によらずにほぼ一定の強誘電体ランダムアクセスメモリを提供できる。
【発明を実施するための最良の形態】
【０００８】
１つのプレート線に複数のブロックが接続されている場合、プレート線には、これらブロック内のメモリセルが有するトランジスタの寄生容量が付加されている。この寄生容量に起因して、プレート線を駆動する際に、プレート線を所望の電位まで上昇させるのに要する消費電力が増大する。よって、強誘電体ランダムアクセスメモリの消費電力が増加する。
【０００９】
また、各ブロックに対してブロック選択トランジスタが設けられる。これらブロック選択トランジスタがビット線に接続されるため、ビット線の寄生容量が大きくなる。このため、強誘電体キャパシタからビット線に読み出された電荷に応じた電位がビット線の容量の増大に応じて小さくなる。また、ブロック選択トランジスタの数の増大に応じて、ブロック選択トランジスタと接続される配線のためのスペースによって、メモリセルアレイの面積が増大する。
【００１０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（１）第１実施形態  
［１−１］構成  
図１は、本発明の第１実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。また、図１は、待機状態における各部の電位を示す図である。これら電位に関しては、動作の説明の際に述べる。図１に示されるように、プレート線ＰＬ１とビット線ＢＬ１との間に、ブロックＢ１、Ｂ２が設けられる。ブロックＢ１は、一端をプレート線と接続され、他端をｎ型のブロック選択トランジスタＴＳ１を介してビット線ＢＬ１と接続される。ブロック選択トランジスタＴＳ１のゲートには、ブロック選択線ＢＳ１が接続される。
【００１２】
同様に、ブロックＢ２は、一端をプレートＰＬ１と接続され、他端をｎ型のブロック選択トランジスタＴＳ２を介してビット線ＢＬ１と接続される。ブロック選択トランジスタＴＳ３のゲートには、ブロック選択線ＢＳ２が接続される。
【００１３】
ブロックＢ１は、メモリセルＭＣ１−ＭＣ４と、少なくとも１つのｎ型のスイッチトランジスタＴＣ１を有する。１つのメモリセルは、並列接続された強誘電体キャパシタとｎ型のセルトランジスタから構成される。すなわち、メモリセルＭＣ１−ＭＣ４は、それぞれ、並列接続された強誘電体キャパシタＭ１−Ｍ４、セルトランジスタＴ１−Ｔ４から構成される。セルトランジスタＴ１−Ｔ４のそれぞれのゲートは、ワード線ＷＬ１−ＷＬ４と接続される。スイッチトランジスタＴＣ１は、メモリセルＭＣ１−ＭＣ４のいずれか２つの間に設けられる。図１では、メモリセルＭＣ３とメモリセルＭＣ４との間に接続された例が示されている。スイッチトランジスタのゲートには、信号線（ワード線）ＷＬＣ１が接続される。
【００１４】
ブロックＢ２は、メモリセルＭＣ５−ＭＣ８と、少なくとも１つのｎ型のスイッチトランジスタＴＣ２を有する。メモリセルＭＣ５−ＭＣ８は、それぞれ、並列接続された強誘電体キャパシタＭ５−Ｍ８、セルトランジスタＴ５−Ｔ８から構成される。セルトランジスタＴ５−Ｔ８のそれぞれのゲートは、ワード線ＷＬ５−ＷＬ８と接続される。スイッチトランジスタＴＣ２は、メモリセルＭＣ５−ＭＣ８のいずれか２つの間に設けられる。図１では、メモリセルＭＣ５とメモリセルＭＣ６との間に接続された例が示されている。スイッチトランジスタＴＣ１のゲートには、信号線ＷＬＣ２が接続される。
【００１５】
図２は、図１の構成（セル部分）と周辺回路との関係を示す図である。図２に示すように、プレート線ＰＬ１は、プレート線駆動回路ＰＬＤと接続されている。プレート線駆動回路ＰＬＤは、メモリセルＭＣ１−ＭＣ８へのアクセスの際、プレート線駆動電位（アレイ電位）をプレート線ＰＬ１に供給する。ワード線ＷＬ１−ＷＬ８は、ロウデコーダＲＤ等を含んだ制御回路ＣＮＴに接続されている。制御回路ＣＮＴは、強誘電体ランダムアクセスメモリの外部からのアドレス信号に応じた、アクセス対象のメモリセルＭＣ１−ＭＣ８のセルトランジスタＴ１−Ｔ８がプレート線ＰＬ１、ビット線ＢＬ１と電気的に接続されるように、ワード線ＷＬ１−ＷＬ８の電位を制御する。制御回路ＣＮＴは、信号線ＷＬＣ１、ＷＬＣ２、ブロック選択線ＢＳ１、ＢＳ２の電位も制御する。ビット線ＢＬ１は、センスアンプＳＡに接続される。センスアンプＳＡは、読み出しの際にビット線ＢＬ１に生じた電位を、例えば参照電位と比較し、その差を増幅することにより、読み出し対象のメモリセルＭＣが有する情報を判別する。図２において、プレート線ＰＬ２−ＰＬｎ（ｎは自然数）は、後述の実施形態におけるプレート線ＰＬ２−ＰＬｎ等がプレート線駆動回路ＰＬに接続されていることを示す図である。ワード線ＷＬ９−ＷＬｍ、信号線ＷＬＣ３−ＷＬＣｌ、ＢＬ２−ＢＬｉ、ＢＳ３−ＢＳｊ（ｍ、ｌ、ｉ、ｊは自然数）に関しても同様に、制御回路ＣＮＴ、センスアンプＳＡ等に接続されている。
【００１６】
［１−２］動作  
次に、第１実施形態に係る強誘電体ランダムアクセスメモリの動作について、メモリセルＭＣ１からの読み出しの場合を例に取り、以下に説明する。図３は、図１の強誘電体ランダムアクセスメモリの１読み出しサイクルにおける主要部の電位を示す図である。図４は、図１の強誘電体ランダムアクセスメモリの読み出し時の１つの状態を模式的に示す図である。図１、図３に示すように、待機状態において、ワード線ＷＬ１−ＷＬ８、信号線ＷＬＣ１、ＷＬＣ２の電位は、電位ＶＰＰ（ハイレベル）とされている。よって、セルトランジスタＴ１−Ｔ８、スイッチトランジスタＴＣ１、ＴＣ２はオンしている。また、ブロック選択線ＢＳ１の電位は、接地電位ＶＳＳとされている。接地電位ＶＳＳ（ローレベル）は典型的には、０Ｖである。また、プレート線ＰＬ１の電位は、電位ＶＳＳであり、ビット線ＢＬ１の電位は電位ＶＳＳである。センスアンプＳＡの動作を制御する信号ＳＡはローレベルとされており、センスアンプＳＡは動作していない。
【００１７】
次いで、読み出しの際、読み出し対象のメモリセルＭＣ１と接続されたワード線ＷＬ１の電位が電位ＶＳＳとされる。また、メモリセルＭＣ１が含まれているブロックＢ１以外のブロックＢ２に含まれているスイッチトランジスタＴＣ２と接続された信号線ＷＬＣ２の電位がローレベルとされる。これ以外のワード線ＷＬ２−ＷＬ８、信号線ＷＬＣ１の電位は電位ＶＰＰを維持する。また、ブロック選択信号ＢＳ１が電位ＶＰＰとされる。この結果、図４に示すように、選択トランジスタＴ１がオフし、ブロック選択トランジスタＴＳ１がオンすることにより、強誘電体キャパシタＭ１がプレート線ＰＬ１およびビット線ＢＬ１と電気的に接続される。また、スイッチトランジスタＴＣ２がオフすることにより、ブロックＢ２内でスイッチトランジスタＴＣ２とビット線ＢＬ１との間のメモリセルＭＣ６−ＭＣ８（セルトランジスタＴ６−Ｔ８）がプレート線ＰＬ１から切り離される。なお、図４において、破線により示されているトランジスタは、オフしていることを示している。以下の図でも同じである。
【００１８】
この後の待機状態に移行する直前までの動作は、通常のＴＣ並列ユニット直列接続型の強誘電体アクセスメモリと同じである。すなわち、プレート線ＰＬ１の電位が、アレイ電位ＶＡに駆動される。アレイ電位ＶＡは、電位ＶＰＰより低く、また、強誘電体キャパシタＴが保持している分極量に応じた電位がビット線ＢＬ１に発生するのに要する電位とされている。プレート線ＰＬ１の電位が強誘電体キャパシタＴ１に印加されることにより、強誘電体キャパシタＴ１の分極状態に応じた電位がビット線ＢＬ１上に現れる。この後、センスアンプの制御信号ＳＡがハイレベルとされることにより、センスアンプＳＡが起動する。センスアンプＳＡは、参照電位Ｖｒｅｆとビット線ＢＬ１上の電位とを比較増幅する。この結果、ビット線ＢＬ１上の電位が、アレイ電位ＶＡまたは接地電位ＶＳＳに増幅されることにより、強誘電体キャパシタＴ１の保持していた情報が判断される。
【００１９】
次に、プレート線ＰＬが電位ＶＳＳとされた後、センスアンプＳＡがオフとされ、ブロック選択信号ＢＳ１が電位ＶＳＳとされ、ワード線ＷＬ１、ＷＬＣ２が電位ＶＰＰとされることにより、強誘電体メモリは待機状態に移行する。
【００２０】
［１−３］変形例  
図５、図６は、第１実施形態の変形例に係る強誘電体ランダムアクセスメモリを模式的に示す図である。スイッチトランジスタＴＣ１、ＴＣ２は、ブロックＢ１、Ｂ２内でそれぞれ、メモリセルＭＣ１−ＭＣ８（以下、各メモリセルを個別に特定する必要のない場合は、メモリセルＭＣと記載する。他の参照符号に関しても同じ。）と直列に接続されていれば、どのメモリセルＭＣ間に接続されていても良い。
【００２１】
図５の例では、スイッチトランジスタＴＣ１は、メモリセルＭＣ４とプレート線ＰＬ１との間に接続されている。スイッチトランジスタＴＣ２は、メモリセルＭＣ５とプレート線ＰＬ１との間に接続されている。
【００２２】
図６の例では、スイッチトランジスタＴＣ１は、メモリセルＭＣ２とメモリセルＭＣ３との間に接続されている。スイッチトランジスタＴＣ２は、メモリセルＭＣ６とメモリセルＭＣ７との間に接続されている。
【００２３】
各主要部の電位変化を含む動作に関しては、図１に示すものと同じである。また、スイッチトランジスタＴＣが、ブロックＢ１、Ｂ２内で、プレート線ＰＬ１に関して対称でなくとも構わない。
【００２４】
［１−４］効果  
本発明の第１実施形態に係る強誘電体ランダムアクセスメモリによれば、ブロックＢが、直列接続された複数のメモリセルＭＣおよびスイッチトランジスタＴＣを有する。このため、１つのプレート線ＰＬに接続された２個以上のブロックＢのいずれか１つの中のメモリセルＭＣにアクセスする際、残りのブロックＢ内のスイッチトランジスタＴＣはオフとされる。よって、スイッチトランジスタＴＣとビット線ＢＬとの間のメモリセルＭＣは、プレート線ＰＬから切断されることにより、スイッチトランジスタＴＣが設けられない場合に比べてプレート線ＰＬ１の寄生容量が減少する。したがって、プレート線ＰＬをアレイ電位ＶＡに駆動するのに要する電力が小さくなり、消費電力の少ない強誘電体ランダムアクセスメモリの消費電力を実現することができる。
【００２５】
なお、スイッチトランジスタＴＣが挿入される位置が、プレート線ＰＬに近いほど、プレート線ＰＬに寄生する容量が低下する。このため、プレート線ＰＬを駆動するための電力を低減させる観点のみから言えば、スイッチトランジスタＴＣがプレート線ＰＬと、ブロックＢ内の端部のメモリセルＭＣとの間か、ブロックＢ内の端部のメモリセルＭＣと２番目のメモリセルＭＣの間に設けられていることが好ましい。
【００２６】
（２）第２実施形態  
［２−１］構成  
第２実施形態では、スイッチトランジスタＴＣが、各メモリセルＭＣ間、およびメモリセルＭＣとプレート線ＰＬ１との間に設けられる。図７は、本発明の第２実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。図７に示されるように、ブロックＢ２は、ブロックＢ１と同じ数のメモリセルＭＣを有する。
【００２７】
また、ブロックＢ１内において、メモリセルＭＣ１、ＭＣ２間にスイッチトランジスタＴＣ１が設けられる。メモリセルＭＣ２、ＭＣ３間にスイッチトランジスタＴＣ２が設けられる。メモリセルＭＣ３、ＭＣ４間にスイッチトランジスタＴＣ３が設けられる。メモリセルＭＣ４、プレート線ＰＬ１間にスイッチトランジスタＴＣ４が設けられる。スイッチトランジスタＴＣ１−ＴＣ４のゲートには、信号線ＷＬＣ１−ＷＬＣ４がそれぞれ接続される。
【００２８】
ブロックＢ２内において、プレート線ＰＬ１、メモリセルＭＣ５間にスイッチトランジスタＴＣ５が設けられる。メモリセルＭＣ５、ＭＣ６間にスイッチトランジスタＴＣ６が設けられる。メモリセルＭＣ６、ＭＣ７間にスイッチトランジスタＴＣ７が設けられる。メモリセルＭＣ７、ＭＣ８間にスイッチトランジスタＴＣ８が設けられる。スイッチトランジスタＴＣ５−ＴＣ８のゲートには、信号線ＷＬＣ５−ＷＬＣ８がそれぞれ接続される。
【００２９】
このように、各ブロックＢ１、Ｂ２内において、メモリセルＭＣとスイッチトランジスタＴＣが同じ数ずつ設けられる。この結果、メモリセルＭＣ１とスイッチトランジスタＴＣ１、メモリセルＭＣ２とスイッチトランジスタＴＣ２、等のメモリセルＭＣとスイッチトランジスタＴＣからなる組が複数個設けられる。上記例では、これらメモリセルＭＣとスイッチトランジスタＴＣからなる組において、メモリセルＭＣがブロックＢ１、Ｂ２のビット線ＢＬ１側に位置し、スイッチトランジスタＴＣがブロックＢ１、Ｂ２内のプレート線ＰＬ１側に位置する。しかしながら、メモリセルＭＣとスイッチトランジスタＴＣとの位置関係が逆転していても構わない。さらに、メモリセルＭＣとスイッチトランジスタＴＣからなる組内のメモリセルＭＣとスイッチトランジスタＴＣとの位置関係が、ブロックＢ１とブロックＢ２において異なっていても構わない。このような構成としても、後述と同じ効果を得られる。この、メモリセルＭＣとスイッチトランジスタＴＣとの位置関係に関する記載は、後述の第３実施形態以降についても当てはまる。
【００３０】
［２−２］動作  
次に、第２実施形態に係る強誘電体ランダムアクセスメモリの動作について図８乃至図１５を参照して以下に説明する。まず、ブロックＢ１内の左（ブロックＢ１のビット線ＢＬ１と接続される側）から１番目のメモリセルＭＣ１にアクセスする場合について図８、図９を用いて説明する。図８は、メモリセルＭＣ１にアクセスする場合の主要部の電位を示す図である。図９は、メモリセルＭＣ１にアクセスする場合の状態を模式的に示す図である。図７、図８に示されるように、待機状態において、ワード線ＷＬ１−ＷＬ８、信号線ＷＬＣ１−ＷＬＣ８の電位は電位ＶＰＰとされており、ブロック選択線ＢＳ１、ＢＳ２の電位は電位ＶＳＳとされている。プレート線ＰＬ１、ビット線ＢＬ１の電位は電位ＶＳＳであり、センスアンプＳＡの制御信号ＳＡはローレベルとされている。
【００３１】
メモリセルＭＣ１へのアクセスに際して、ワード線ＷＬ１−ＷＬ８のうち、ワード線ＷＬ１の電位のみ電位ＶＳＳとされる。また、信号線ＷＬＣ１−ＷＬＣ８のうち、ブロックＢ２内の左（ブロックＢ２のプレート線ＰＬ１と接続される側）から１番目のスイッチトランジスタＴＣ５の信号線ＷＬＣ５の電位のみが電位ＶＳＳとされる。また、メモリセルＭＣ１が含まれるブロックＢ１のブロック選択線ＢＳ１の電位はＶＰＰとされ、ブロック選択線ＢＳ２の電位はＶＳＳを維持する。この結果、ブロックＢ１においては、セルトランジスタＴ１のみがオフし、その他のセルトランジスタＴ２−Ｔ４およびスイッチトランジスタＴＣ１−ＴＣ４はオンを維持することにより、強誘電体キャパシタＭ１の一端がビット線ＢＬ１と電気的に接続され、他端がプレート線ＰＬ１と電気的に接続される。また、ブロックＢ２においては、メモリセルＭＣ５−ＭＣ８がプレート線ＰＬ１から切断される。この状態が、図９に示されている。
【００３２】
図９に示されるように、プレート線ＰＬ１には、７つのトランジスタＴ２−Ｔ４、ＴＣ１−ＴＣ４の容量が付加されている（太線のトランジスタにより図示）。この状態で、第１実施形態と同じく、プレート線ＰＬ１、センスアンプＳＡが駆動される。センスアンプＳＡによる増幅の終了後、プレート線ＰＬ１が電位ＶＳＳとされ、さらにその後ワード線ＷＬ１、信号線ＷＬＣ５の電位が電位ＶＰＰとされ、ブロック選択線ＢＳ１の電位が電位ＶＳＳとされることにより、待機状態に移行する。
【００３３】
次に、ブロックＢ１内の左から２番目のメモリセルＭＣ２にアクセスする場合について図１０、図１１を用いて説明する。図１０は、メモリセルＭＣ２にアクセスする場合の主要部の電位を示す図である。図１１は、メモリセルＭＣ２にアクセスする場合の状態を模式的に示す図である。メモリセルＭＣ２へのアクセスの際、ワード線ＷＬ２の電位が電位ＶＳＳとされ、ブロックＢ２内の左から２番目のスイッチトランジスタＴＣ６の信号線ＷＬＣ６の電位が電位ＶＳＳとされる。その他に関しては、図８と同じである。この結果、ブロックＢ１においては、セルトランジスタＴ２のみがオフし、その他のセルトランジスタＴ１、Ｔ３、Ｔ４およびスイッチトランジスタＴＣ１−ＴＣ４はオンを維持する。この状態で、ブロック選択トランジスタＴＳ１がオンとされることにより、強誘電体キャパシタＭＣ２の一端がビット線ＢＬ１と電気的に接続され、他端がプレート線ＰＬ１と電気的に接続される。また、ブロックＢ２においては、メモリセルＭＣ６−ＭＣ８がプレート線ＰＬ１から切断される。この状態が、図１１に示されている。図１１に示されるように、プレート線ＰＬ１には、７つのトランジスタＴ３−Ｔ５、ＴＣ２−ＴＣ５の容量が付加されている（太線のトランジスタにより図示）。この後、プレート線ＰＬ１の駆動、センスアンプＳＡによる増幅を経て、待機状態に移行する。
【００３４】
次に、次に、ブロックＢ１内の左から３番目のメモリセルＭＣ３にアクセスする場合について図１２、図１３を用いて説明する。図１２は、メモリセルＭＣ３にアクセスする場合の主要部の電位を示す図である。図１３は、メモリセルＭＣ３にアクセスする場合の状態を模式的に示す図である。メモリセルＭＣ３へのアクセスの際、ワード線ＷＬ３の電位が電位ＶＳＳとされ、ブロックＢ２内の左から３番目のスイッチトランジスタＴＣ７の信号線ＷＬＣ７の電位のみが電位ＶＳＳとされる。その他に関しては、図８と同じである。この結果、ブロックＢ１においては、セルトランジスタＴ３のみがオフし、その他のセルトランジスタＴ１、Ｔ２、Ｔ４およびスイッチトランジスタＴＣ１−ＴＣ４はオンを維持する。この状態で、ブロック選択トランジスタＴＳ１がオンとされることにより、強誘電体キャパシタＭＣ３の一端がビット線ＢＬ１と電気的に接続され、他端がプレート線ＰＬ１と電気的に接続される。また、ブロックＢ２においては、メモリセルＭＣ７−ＭＣ８がプレート線ＰＬ１から切断される。この状態が、図１３に示されている。図１３に示されるように、プレート線ＰＬ１には、７つのトランジスタＴ４−Ｔ６、ＴＣ３−ＴＣ６の容量が付加されている（太線のトランジスタにより図示）。この後、プレート線ＰＬ１の駆動、センスアンプＳＡによる増幅を経て、待機状態に移行する。
【００３５】
次に、次に、ブロックＢ１内の左から４番目のメモリセルＭＣ４にアクセスする場合について図１４、図１５を用いて説明する。図１４は、メモリセルＭＣ４にアクセスする場合の主要部の電位を示す図である。図１５は、メモリセルＭＣ４にアクセスする場合の状態を模式的に示す図である。メモリセルＭＣ４へのアクセスの際、ワード線ＷＬ４の電位が電位ＶＳＳとされ、ブロックＢ２内の左から４番目のスイッチトランジスタＴＣ８の信号線ＷＬＣ８の電位のみが電位ＶＳＳとされる。その他に関しては、図８と同じである。この結果、ブロックＢ１においては、セルトランジスタＴ４のみがオフし、その他のセルトランジスタＴ１−Ｔ３およびスイッチトランジスタＴＣ１−ＴＣ４はオンを維持する。この状態で、ブロック選択トランジスタＢＳ１がオンとされることにより、強誘電体キャパシタＭＣ４の一端がビット線ＢＬ１と電気的に接続され、他端がプレート線ＰＬ１と電気的に接続される。また、ブロックＢ２においては、メモリセルＭＣ８がプレート線ＰＬ１から切断される。この状態が、図１５に示されている。図１５に示されるように、プレート線ＰＬ１には、７つのトランジスタＴ５−Ｔ７、ＴＣ４−ＴＣ７の容量が付加されている（太線のトランジスタにより図示）。この後、プレート線ＰＬ１の駆動、センスアンプＳＡによる増幅を経て、待機状態に移行する。
【００３６】
以上述べたように、ブロックＢ１内のどのメモリセルＭＣにアクセスするかによらずに、プレート線ＰＬ１に接続されるトランジスタの数は一定である。なお、上記例では、各ブロック内の左側から数えた位置のトランジスタＴ、ＴＣがオフとされるが、右側から数えたとしても同じである。また、ブロックＢ２内のメモリセルＭＣにアクセスする際も、上記の説明と同様である。
【００３７】
［２−３］効果  
本発明の第２実施形態に係る強誘電体ランダムアクセスメモリによれば、同じプレート線ＰＬと接続されたブロックＢ１、Ｂ２は同じ数のメモリセルＭＣを有し、ブロックＢ１、Ｂ２において、メモリセルＭＣと同数のスイッチトランジスタＴＣが、メモリセルＭＣと交互に直列接続される。そして、ブロックＢの１つの中の左（または右）からｘ番目のメモリセルＭＣへのアクセスの際、他のブロックＢ内の左（または右）からｘ番目のスイッチトランジスタＴＣがオフとされる。このため、アクセスされるメモリセルＭＣの位置によらずに、プレート線ＰＬに接続されるトランジスタの数、すなわち寄生容量が常に一定となる。このため、プレート線ＰＬを駆動する際の速度が一定となり、アクセス動作のばらつきが少なく、動作マージンの大きな強誘電体ランダムアクセスメモリを実現できる。
【００３８】
（３）第３実施形態  
［３−１］構成  
第３実施形態では、第２実施形態の構成において、メモリセルＭＣへのアクセスの際、ブロック選択トランジスタＴＳ１、ＴＳ２がともにオンとされる。図１６は、本発明の第３実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。図１６に示されるように、ブロック選択トランジスタＴＳ１、ＴＳ２のゲートには、共通のブロック選択信号ＢＳ１が供給されている。その他は、第２実施形態と同じである。
【００３９】
また、第２実施形態において記載したように、メモリセルＭＣとスイッチトランジスタＴＣからなる組内のメモリセルＭＣとスイッチトランジスタＴＣとの位置関係が、図１６の場合と逆転していても構わない。さらに、メモリセルＭＣとスイッチトランジスタＴＣとの位置関係が、ブロックＢ１とブロックＢ２において異なっていても構わない。このような場合でも、後述の効果を得られる。
【００４０】
［３−２］動作  
次に、第３実施形態に係る強誘電体ランダムアクセスメモリの動作について図１７−図２４を参照して以下に説明する。まず、ブロックＢ１内の左から１番目のメモリセルＭＣ１にアクセスする場合について図１７、図１８を用いて説明する。図１７は、メモリセルＭＣ１にアクセスする場合の主要部の電位を示す図である。図１８は、メモリセルＭＣ１にアクセスする場合の状態を模式的に示す図である。待機状態は、電位ＶＳＳのブロック選択信号ＢＳ１がブロック選択トランジスタＴＳ１、ＴＳ２のゲートに供給されており、第２実施形態と同じである。
【００４１】
メモリセルＭＣ１へのアクセスの際の動作は、第２実施形態とほぼ同じである。すなわち、左から１番目のメモリセルＭＣ１のワード線ＷＬ１と、ブロックＢ２内の左から１番目のスイッチトランジスタＴＣ５の信号線ＷＬＣ５の電位のみが電位ＶＳＳとされる。この結果、ブロックＢ１においてはセルトランジスタＴ１のみがオフし、その他のセルトランジスタＴ２−Ｔ４およびスイッチトランジスタＴＣ１−ＴＣ４はオンを維持する。また、ブロックＢ２においてはメモリセルＭＣ５−ＭＣ８がプレート線ＰＬ１から切断される。次に、ブロック選択信号ＢＳ１が電位ＶＰＰとされることにより、ブロック選択トランジスタＴＳ１、ＴＳ２がオンとされる。この結果、強誘電体キャパシタＭ１の一端、他端が、ビット線ＢＬ１、プレート線ＰＬ１とそれぞれ電気的に接続され、メモリセルＭＣ８の一端がビット線ＢＬ１と電気的に接続される。この状態が、図１８に示されている。
【００４２】
図１８に示されるように、プレート線ＰＬ１には、７つのトランジスタＴ２−Ｔ４、ＴＣ１−ＴＣ４の容量が付加されている。また、ビット線ＢＬ１には、９つのトランジスタＴ５−Ｔ８、ＴＣ６−ＴＣ８、ＴＳ１、ＴＳ２の容量が付加されている（太線のトランジスタにより図示）。この後は、第２実施形態と同じく、プレート線ＰＬ１の駆動、センスアンプＳＡによる増幅を経て待機状態に移行する。
【００４３】
メモリセルＭＣ２、ＭＣ３、ＭＣ４にアクセスする際の動作も、ブロック選択トランジスタＴＳ１、ＴＳ２がオンとされることを除いて、第２実施形態と同じである。以下、ＭＣ１へのアクセスの場合と異なる点のみを、図１９−図２４を参照して説明する。図１９、図２１、図２３は、メモリセルＭＣ２、ＭＣ３、ＭＣ４にアクセスする場合の主要部の電位をそれぞれ示す図である。図２０、図２２、図２４は、メモリセルＭＣ２、ＭＣ３、ＭＣ４にアクセスする場合の状態をそれぞれ模式的に示す図である。
【００４４】
メモリセルＭＣ２へのアクセスの際、図１９、図２０に示すように、セルトランジスタＴ２およびスイッチトランジスタＴＣ６がオフとされ、ブロック選択トランジスタＴＳ１、ＴＳ２がオンとされる。この結果、プレート線ＰＬ１には、７つのトランジスタＴ３−Ｔ５、ＴＣ２−ＴＣ５の容量が付加される。また、ビット線ＢＬ１には、９つのトランジスタＴ１、Ｔ６−Ｔ８、ＴＣ１、ＴＣ７、ＴＣ８、ＴＳ１、ＴＳ２の容量が付加される（太線のトランジスタにより図示）。
【００４５】
メモリセルＭＣ３へのアクセスの際、図２１、図２２に示すように、セルトランジスタＴ３およびスイッチトランジスタＴＣ７がオフとされ、ブロック選択トランジスタＴＳ１、ＴＳ２がオンとされる。この結果、プレート線ＰＬ１には、７つのトランジスタＴ４−Ｔ６、ＴＣ３−ＴＣ６の容量が付加される。また、ビット線ＢＬ１には、９つのトランジスタＴ１、Ｔ２、Ｔ７、Ｔ８、ＴＣ１、ＴＣ２、ＴＣ８、ＴＳ１、ＴＳ２の容量が付加される（太線のトランジスタにより図示）。
【００４６】
メモリセルＭＣ４へのアクセスの際、図２３、図２４に示すように、セルトランジスタＴ４およびスイッチトランジスタＴＣ８がオフとされ、ブロック選択トランジスタＴＳ１、ＴＳ２がオンとされる。この結果、プレート線ＰＬ１には、７つのトランジスタＴ５−Ｔ７、ＴＣ４−ＴＣ７の容量が付加される。また、ビット線ＢＬ１には、９つのトランジスタＴ１−Ｔ３、Ｔ８、ＴＣ１−ＴＣ３、ＴＳ１、ＴＳ２の容量が付加される（太線のトランジスタにより図示）。
【００４７】
以上述べたように、ブロックＢ１内のどのメモリセルＭＣにアクセスするかによらずに、プレート線ＰＬ１に接続されるトランジスタの数およびビット線ＢＬ１に付加されるトランジスタの数は一定である。なお、ブロックＢ２内のメモリセルＭＣにアクセスする際も同様である。
【００４８】
［３−３］効果  
本発明の第３実施形態に係る強誘電体ランダムアクセスメモリによれば、第２実施形態と同じく、アクセスされるメモリセルＭＣの位置によらずに、プレート線ＰＬに接続されるトランジスタの数、すなわち寄生容量が常に一定となる。このため、動作マージンの大きな強誘電体ランダムアクセスメモリを実現できる。
【００４９】
また、第３実施形態に係る強誘電体ランダムアクセスメモリによれば、同じプレート線ＰＬに接続されるブロックＢのブロック選択トランジスタＴＳ１、ＴＳ２が同じ信号により制御される。このため、アクセス対象のメモリセルＭＣが含まれていないブロックＢもビット線ＢＬ１に接続される。そして、ビット線ＢＬ１に接続されるトランジスタの数、が常に一定、すなわち寄生容量が常に一定となる。このため、メモリセルＭＣが同じ分極情報を有していると仮定した場合、ビット線ＢＬに読み出された電位が、メモリセルＭＣの位置に応じてばらつくことを回避できる。よって、読み出された電位のばらつきが少なく、読み出し動作マージン大きな強誘電体ランダムアクセスメモリを実現できる。
【００５０】
（４）第４実施形態  
第４実施形態は、第２、第３実施形態の変形例であり、スイッチトランジスタＴＣが２個のメモリセルＭＣごとに挿入される。図２５は、本発明の第４実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。図２５に示されるように、ブロックＢ１内において、メモリセルＭＣ１とメモリセルＭＣ２との間にスイッチトランジスタＴＣ１が接続され、メモリセルＭＣ３とメモリセルＭＣ４との間にスイッチトランジスタＴＣ２が接続される。また、ブロックＢ２内において、メモリセルＭＣ５とメモリセルＭＣ６との間にスイッチトランジスタＴＣ３が接続され、メモリセルＭＣ７とメモリセルＭＣ８との間にスイッチトランジスタＴＣ４が接続される。その他の構成は、第２実施形態と同じである。ブロック選択信号ＢＳは、ブロック選択トランジスタＴＳ１、ＴＳ２において異なっていても良いし、共通であっても良い。共通のブロック選択信号ＢＳ１を用いることにより、第３実施形態と同じ、ビット線ＢＬ１の寄生容量を一定に保つ効果を得られる。
【００５１】
動作に関しては、第２、第３実施形態と同様である。異なる点を以下に述べる。例えばメモリセルＭＣ１へのアクセスの際は、スイッチトランジスタＴＣ３がオフとされる。メモリセルＭＣ２、ＭＣ３、ＭＣ４へのアクセスの際は、スイッチトランジスタＴＣ４がオフとされる。メモリセルＭＣごとにスイッチトランジスタＴＣが設けられていないため、アクセス対象のメモリセルＭＣの位置に応じて、プレート線ＰＬ１、ビット線ＢＬ１に接続されるトランジスタの数が、１または２個異なる。しかしながら、この程度の寄生容量の差は無視できる程度に小さいため、本実施形態は、スイッチトランジスタＴＣの数を減らすことを優先する場合に特に有効である。
【００５２】
本発明の第４実施形態によれば、ブロックＢ内において、２個のメモリセルＭＣごとにスイッチトランジスタが設けられる。このため、第２実施形態と同様に、プレート線ＰＬ１に付加される寄生容量を、アクセス対象のメモリセＭＣの位置に寄らずに、略一定に保つことができる。また、ブロック選択トランジスタＴＳ１、ＴＳ２へのブロック選択信号ＢＳを共通とすることにより、第３実施形態と同様に、ビット線ＢＬに付加される容量を、アクセス対象のメモリセルＭＣの位置によらずに、略一定に保つことができる。
【００５３】
（５）第５実施形態  
第１乃至第４実施形態では、ブロックＢが、４個のメモリセルＭＣを有する場合を例に説明している。しかしながら、これ以外の数とすることももちろん可能である。図２６は、本発明の第５実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。図２６は、ブロックＢが８個のメモリセルＭＣ１−ＭＣ８を有し、第４実施形態と同様に２個のメモリセルＭＣごとにスイッチトランジスタＴＣ１−ＴＣ４が設けられた場合を例示している。メモリセルＭＣを１６個、３２個等、典型的には２のｎ乗個とすることが可能である。また、第２、第３実施形態に本実施形態を適用した場合も同じである。
【００５４】
動作に関しても、第４実施形態と同じである。すなわち、アクセス対象のメモリセルＭＣ以外のメモリセルＭＣのセルトランジスタＴはオンを維持する。そして、第１実施形態の場合は、アクセス対象のメモリセルＭＣが含まれるブロックＢと異なるブロック内のスイッチトランジスタＴＣがオフとされる。第２、第３、第４実施形態の場合は、プレート線ＰＬおよびビット線ＢＬと接続されるトランジスタの数が一定または略一定となるように、特定のスイッチトランジスタＴＣがオフとされる。メモリセルＭＣの数は、設計者が、動作速度やビット線容量によって最適な設計となるように適宜選択することができる。
【００５５】
本発明の第５実施形態に係る強誘電体ランダムアクセスメモリによれば、第１乃至第４実施形態と同じ効果を得られる。
【００５６】
（６）第６実施形態  
［６−１］構成  
第６実施形態は、ブロック選択トランジスタＴＳとビット線ＢＬとの接続関係に関する。図２７は、本発明の第６実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。図２７に示すように、複数のブロックＢ１−Ｂ８が設けられる。各ブロックＢ１−Ｂ８は、直列接続されたメモリセル群ＭＣＧとスイッチトランジスタＴＣとから構成される。メモリセル群ＭＣＧは、図２８に示すように、例えば直列接続された４つのメモリセルＭＣから構成される。なお、図２８は、メモリセル群ＭＣＧ１の構成を代表的に示している。もちろん、第５実施形態に示したように、８、１６個等のメモリセルＭＣから構成されていても良い。何れの場合においても、図２７に示すように、同じ列に属するメモリセルＭＣのセルトランジスタＴのゲートには、同じワード線ＷＬが接続される。すなわち、例えばブロックＢ１、Ｂ２内の最も左のセルトランジスタには同じワード線ＷＬが接続される。
【００５７】
プレート線ＰＬ１にメモリセル群ＭＣＧ１の一端が接続され、プレート線ＰＬ２にメモリセル群ＭＣＧ２の一端が接続されている。また、プレート線ＰＬ３に、メモリセル群ＭＣＧ３、ＭＣＧ５のそれぞれの一端が接続され、プレート線ＰＬ４にメモリセル群ＭＣＧ４、ＭＣＧ６のそれぞれの一端が接続されている。
【００５８】
メモリセル群ＭＣＧ１の他端はスイッチトランジスタＴＣ１０を介して、メモリセル群ＭＣＧ３の他端はスイッチトランジスタＴＣ２０を介して、ブロック選択トランジスタＴＳ１の一端と接続されている。メモリセル群ＭＣＧ２の他端はスイッチトランジスタＴＣ１１を介して、メモリセル群ＭＣＧ４の他端はスイッチトランジスタＴＣ２１を介して、ブロック選択トランジスタＴＳ２の一端と接続されている。ブロック選択トランジスタＴＳ１、ＴＳ２のそれぞれの他端は、相互に接続され、この接続ノードがビット線ＢＬ１に接続されている。したがって、ビット線ＢＬ１に接続されるブロック選択トランジスタＴＳの数は、ブロック４つに対して２つのみである。
【００５９】
メモリセル群ＭＣＧ５の他端はスイッチトランジスタＴＣ３０を介して、メモリセル群ＭＣＧ７の他端はスイッチトランジスタＴＣ４０を介して、ブロック選択トランジスタＴＳ３の一端と接続されている。メモリセル群ＭＣＧ６の他端はスイッチトランジスタＴＣ３１を介して、メモリセル群ＭＣＧ８の他端はスイッチトランジスタＴＣ４１を介して、ブロック選択トランジスタＴＳ４の一端と接続されている。ブロック選択トランジスタＴＳ３、ＴＳ４のそれぞれの他端は、相互に接続され、この接続ノードがビット線ＢＬ２に接続されている。したがって、ビット線ＢＬ２に接続されるブロック選択トランジスタＴＳの数は、ブロック４つに対して２つのみである。
【００６０】
同じ列に属するスイッチトランジスタＴＣのゲートには、同じ信号線ＷＬＣが接続される。すなわち、スイッチトランジスタＴＣ１０、ＴＣ１１のゲートには、信号線ＷＬＣ１が接続される。スイッチトランジスタＴＣ２０、ＴＣ２１のゲートには、信号線ＷＬＣ２が接続される。スイッチトランジスタＴＣ３０、ＴＣ３１のゲートには、信号線ＷＬＣ３が接続される。スイッチトランジスタＴＣ４０、ＴＣ４１のゲートには、信号線ＷＬＣ４が接続される。
【００６１】
［６−２］動作  
次に、第６実施形態に係る強誘電体ランダムアクセスメモリの動作について、ブロックＢ３内の最も左のメモリセルＭＣ５からの読み出しの場合を例に取り、以下に説明する。図２９は、図２７の強誘電体ランダムアクセスメモリの１読み出しサイクルにおける主要部の電位を示す図である。図３０は、図２７の強誘電体ランダムアクセスメモリの読み出し時の１つの状態を模式的に示す図である。図２７、図２９に示すように、待機状態において、ワード線ＷＬ１−ＷＬ１６、信号線ＷＬＣ１−ＷＬＣ４の電位は、電位ＶＰＰとされている。また、ブロック選択線ＢＳ１−ＢＳ４の電位は、接地電位ＶＳＳとされている。プレート線ＰＬ１−ＰＬ６の電位は、電位ＶＳＳであり、ビット線ＢＬ１、ＢＬ２の電位は電位ＶＳＳである。センスアンプＳＡの動作を制御する信号ＳＡはローレベルとされている。
【００６２】
次いで、読み出しの際、読み出し対象のメモリセルＭＣ５と接続されたワード線ＷＬ５の電位が電位ＶＳＳとされる。また、メモリセルＭＣ５が含まれているブロックＢ３以外のブロックＢを通る信号線ＷＬＣ１、ＷＬＣ３の電位がローレベルとされる。また、信号線ＷＬＣ４は、ハイレベルを維持する。また、ブロック選択信号ＢＳ１が電位ＶＰＰとされる。ブロック選択信号ＢＳ２−ＢＳ４は、ローレベルを維持する。この結果、図３０に示すように、プレート線ＰＬ３から、メモリセルＭＣ５の強誘電体キャパシタＭ５、スイッチトランジスタＴＣ２０、ブロック選択トランジスタＴＳ１を介してビット線ＢＬ１に至る電流経路が形成される。
【００６３】
次に、プレート線ＰＬ３がアレイ電位ＶＡに駆動されると、メモリセルＭＣ５の強誘電体キャパシタＭ５に蓄えられたデータがビット線ＢＬ１に転送される。次にセンスアンプＳＡにより、ビット線ＢＬ２に図示せぬダミーセル等から読み出された参照電位とビット線ＢＬ１上の電位が増幅され、次いで待機状態に移行する。ブロックＢ２−Ｂ４内のメモリセルＭＣからの読み出しの場合も、同様に、ビット線ＢＬ１に読み出し電位が転送される。一方、ブロックＢ５−Ｂ８の場合は、ビット線ＢＬ２に電位が転送される。ブロック１−４のグループと、ブロックＢ５−Ｂ８のグループが同時に選択されることは無いので、ビット線ＢＬ１、ＢＬ２を互いに相補なビット線対として使用できる。
【００６４】
［６−３］変形例  
図３１は、第６実施形態の変形例に係るブロックの構成を例示する図である。図３１は、ブロックＢ１に関して代表的に例示している。図３１に示すように、スイッチトランジスタＴＣは、ブロック選択トランジスタ側から１番目のメモリセルＭＣ１と、２番目のメモリセルＭＣ２との間に接続されている。動作に関しては、図２７の場合と同じである。
【００６５】
［６−４］効果  
本発明の第６実施形態に係る強誘電体ランダムアクセスメモリによれば、２つのブロックＢの接続ノードが、１つのブロック選択トランジスタＴＳを介してビット線ＢＬに接続される。すなわち、ブロックＢの数に対して、ビット線ＢＬに接続されるブロック選択トランジスタＴＳの数は半減する。このため、ブロックＢごとにブロック選択トランジスタＴＳがビット線ＢＬに接続されている場合に比べて、ブロック選択トランジスタＴＳのソース／ドレイン拡散層のジャンクション容量が減少する。また、同時に、ビット線ＢＬの延在方向において４つのブロックごとに１つのビット線コンタクトが形成されるため、従来の場合よりビット線コンタクトの数が減少する。よって、ビット線ＢＬの容量によって、強誘電体キャパシタからの電位を大きく確保することにより、読み出しマージンの大きな強誘電体ランダムアクセスメモリを実現できる。
【００６６】
（７）第７実施形態  
［７−１］構成  
第７実施形態では、第６実施形態の構成に加え、１つのブロックＢ内に２つのスイッチトランジスタＴＣが設けられる。図３２は、本発明の第７実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。各ブロックＢ１−Ｂ８は、図３３に示されるように、例えば８個のメモリセルＭＣ１−ＭＣ８と２つのスイッチトランジスタＴＣ１、ＴＣ２とから構成される。なお、図３３は、ブロックＢ１の構成を代表的に示している。スイッチトラジスタＴＣは、右から１番目と左から２番目のメモリセルＭＣとの間、および左から１番目と左から２番目のメモリセルＭＣとの間に、設けられる。その他の構成については、第６実施形態と同じである。
【００６７】
［７−２］動作  
動作に関しても、第６実施形態と同様である。ブロックＢ３内の左から３番目のメモリセルＭＣ１１からの読み出しの場合を例に取り、以下に説明する。図３４は、図３３の強誘電体ランダムアクセスメモリの１読み出しサイクルにおける主要部の電位を示す図である。図３４に示すように、待機状態において、ワード線ＷＬ１−ＷＬ３２、信号線ＷＬＣ１−ＷＬＣ８の電位は、電位ＶＰＰとされている。また、ブロック選択線ＢＳ１−ＢＳ４の電位は、接地電位ＶＳＳとされている。プレート線ＰＬ１−ＰＬ６の電位は、電位ＶＳＳであり、ビット線ＢＬ１、ＢＬ２の電位は電位ＶＳＳである。センスアンプＳＡの動作を制御する信号ＳＡはローレベルとされている。
【００６８】
次いで、読み出しの際、読み出し対象のメモリセルＭＣ１１と接続されたワード線ＷＬ１１の電位が電位ＶＳＳとされる。また、メモリセルＭＣ１１が含まれているブロックＢ３と同じプレート線ＰＬ３と接続されたブロックＢ５内において、プレート線ＰＬ３側のスイッチトランジスタＴＣの信号線ＷＬＣ６がローレベルとされる。この結果、ブロックＢ５において、オフとされたスイッチトランジスタＴＣとビット線ＢＬ１との間の強誘電体キャパシタＭがプレート線ＰＬ３から切断される。そして、ブロック選択信号ＢＳ１が電位ＶＰＰとされることにより、プレート線ＰＬ３から、メモリセルＭＣ１１の強誘電体キャパシタＭ１１、ブロック選択トランジスタＴＳ１を介してビット線ＢＬ１に至る電流経路が形成される。この後、他の実施形態と同様に、プレート線ＰＬ３の駆動、センスアンプＳＡによる増幅を経て、待機状態に移行する。
【００６９】
［７−３］効果  
本発明の第７実施形態に係る強誘電体ランダムアクセスメモリによれば、第６実施形態と同じく、２つのブロックＢの接続ノードが、１つのブロック選択トランジスタＴＳを介してビット線ＢＬに接続される。よって、第６実施形態と同じ効果を得られる。
【００７０】
また、第７実施形態によれば、第１実施形態と同じく、ブロックＢにおいてスイッチトランジスタＴＣがメモリセルＭＣと直列に接続される。このため、第１実施形態と同じく、プレート線ＰＬの寄生容量が減少することにより、消費電力の少ない強誘電体ランダムアクセスメモリの消費電力を実現することができる。
【００７１】
（８）第８実施形態  
図３５は、本発明の第８実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図である。図３５に示されるように、第７実施形態の構成と比べて、ブロック選択トランジスタＴＳ３、ＴＳ４がビット線ＢＬ１に接続されている。その他の構成は、第７実施形態と同じである。動作に関しても第７実施形態と同様である。
【００７２】
本発明の第８実施形態に係る強誘電体ランダムアクセスメモリによれば、第７実施形態と同じく、２つのブロックＢの接続ノードが１つのブロック選択トランジスタＴＳを介してビット線ＢＬに接続される。また、ブロックＢにおいてスイッチトランジスタＴＣがメモリセルＭＣと直列に接続される。このため、ビット線ＢＬおよびプレート線ＰＬの寄生容量を低減することができる。
【００７３】
また、第８実施形態によれば、ワード線ＷＬの延在方向に並ぶ２行のブロックＢが、１つのビット線ＢＬに接続される。このため、１行ごとにビット線ＢＬが設けられる場合に比べ、ビット線ＢＬの数を半減させることができ、ビット線ＢＬのレイアウトが容易になる。
【００７４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図２】各実施形態のセル部分と周辺回路との関係を示す図。
【図３】第１実施形態に係る強誘電体ランダムアクセスメモリの主要部の電位を示す図。
【図４】第１実施形態に係る強誘電体ランダムアクセスメモリの読み出し時の状態を模式的に示す図。
【図５】第１実施形態の変形例に係る強誘電体ランダムアクセスメモリを模式的を模式的に示す図。
【図６】第１実施形態の変形例に係る強誘電体ランダムアクセスメモリを模式的を模式的に示す図。
【図７】本発明の第２実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図８】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ１にアクセスする場合の主要部の電位を示す図。
【図９】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ１にアクセスする場合の状態を模式的に示す図。
【図１０】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ２にアクセスする場合の主要部の電位を示す図。
【図１１】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ２にアクセスする場合の状態を模式的に示す図。
【図１２】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ３にアクセスする場合の主要部の電位を示す図。
【図１３】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ３にアクセスする場合の状態を模式的に示す図。
【図１４】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ４にアクセスする場合の主要部の電位を示す図。
【図１５】第２実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ４にアクセスする場合の状態を模式的に示す図。
【図１６】本発明の第３実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図１７】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ１にアクセスする場合の主要部の電位を示す図。
【図１８】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ１にアクセスする場合の状態を模式的に示す図。
【図１９】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ２にアクセスする場合の主要部の電位を示す図。
【図２０】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ２にアクセスする場合の状態を模式的に示す図。
【図２１】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ３にアクセスする場合の主要部の電位を示す図。
【図２２】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ３にアクセスする場合の状態を模式的に示す図。
【図２３】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ４にアクセスする場合の主要部の電位を示す図。
【図２４】第３実施形態に係る強誘電体ランダムアクセスメモリのメモリセルＭＣ４にアクセスする場合の状態を模式的に示す図。
【図２５】本発明の第４実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図２６】本発明の第５実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図２７】本発明の第６実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図２８】第６実施形態のブロックの構成を例示する図。
【図２９】第６実施形態に係る強誘電体ランダムアクセスメモリの主要部の電位を示す図。
【図３０】第６実施形態に係る強誘電体ランダムアクセスメモリの読み出し時の状態を模式的に示す図。
【図３１】第６実施形態の変形に係るブロックの構成を例示する図。
【図３２】本発明の第７実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【図３３】第７実施形態の変形に係るブロックの構成を例示する図。
【図３４】第７実施形態の強誘電体ランダムアクセスメモリの１読み出しサイクルにおける主要部の電位を示す図。
【図３５】本発明の第８実施形態に係る強誘電体ランダムアクセスメモリを模式的に示す図。
【符号の説明】
【００７６】
ＰＬ１−ＰＬｎ…プレート線、ＢＬ１−ＢＬｎ…ビット線、Ｂ１−Ｂ８…ブロック、Ｍ１−Ｍ８…強誘電体キャパシタ、Ｔ１−Ｔ８…セルトランジスタ、ＭＣ１−ＭＣ８…メモリセル、ＷＬ１−ＷＬｎ…ワード線、ＷＬＣ１−ＷＬＣｎ…信号線、ＢＳ１−ＢＳｎ…ブロック選択信号、ＴＣ１−ＴＣｎ…スイッチトランジスタ、ＰＬＤ…プレート線駆動回路、ＲＤ…ロウデコーダ、ＣＮＴ…制御回路、ＳＡ…センスアンプ。
【図１】
2006085833.tif 000003
【図２】
2006085833.tif 000004
【図３】
2006085833.tif 000005
【図４】
2006085833.tif 000006
【図５】
2006085833.tif 000007
【図６】
2006085833.tif 000008
【図７】
2006085833.tif 000009
【図８】
2006085833.tif 000010
【図９】
2006085833.tif 000011
【図１０】
2006085833.tif 000012
【図１１】
2006085833.tif 000013
【図１２】
2006085833.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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