(57)【要約】【課題】  トランジスタの特性の変動に関わりなく、かつコストを上昇することなく、黒太陽現象を確実に防止する。【解決手段】  基準電圧生成回路の第２ソースフォロア回路は、画素の第１ソースフォロア回路と同じ特性のトランジスタを有する。このため、第２ソースフォロア回路は、第１ソースフォロア回路の特性の変化に合わせて第２基準電圧を生成できる。ノイズ電圧切替回路は、ノイズ電圧が第２基準電圧以下のときに第１電圧をノイズ電圧として画素信号生成回路に出力する。リセット状態でのノイズ電圧と第２基準電圧とは、常に所定の電圧差になる。したがって、高い輝度を有する被写体を撮像する場合にも、画像の品質が低下することを防止できる。形成されたトランジスタの特性に合わせて複数の基準電圧のいずれかを選択するトリミング回路等が不要になるため、撮像装置のコストを削減できる。【選択図】    図１
2006217244.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と光電変換素子により生成された電荷に応じてノイズ電圧と画素電圧とを生成するための第１ソースフォロア回路とを各々有する複数の画素と、
第１基準電圧を生成する電圧生成部と、第１基準電圧に応じて第２基準電圧を生成する少なくとも一つの第２ソースフォロア回路とを有する基準電圧生成回路と、
前記ノイズ電圧と前記画素電圧との電圧差を画素信号として出力する画素信号生成回路と、
前記ノイズ電圧が前記第２基準電圧を超えるときに前記ノイズ電圧を前記画素信号生成回路に出力し、前記ノイズ電圧が前記第２基準電圧以下のときに第１電圧を前記ノイズ電圧として前記画素信号生成回路に出力するノイズ電圧切替回路とを備えていることを特徴とする撮像装置。
【請求項２】
請求項１記載の撮像装置において、
前記第２ソースフォロア回路は、前記第１ソースフォロア回路を構成するトランジスタと同じ特性を有するトランジスタを有することを特徴とする撮像装置。
【請求項３】
請求項２記載の撮像装置において、
前記第２ソースフォロア回路のトランジスタは、前記第１ソースフォロア回路のトランジスタの閾値電圧と同じ閾値電圧を有することを特徴とする撮像装置。
【請求項４】
請求項２記載の撮像装置において、
前記第２ソースフォロア回路のトランジスタは、前記第１ソースフォロア回路のトランジスタに比べて、ゲート幅が大きく、チャネル長が同じであることを特徴とする撮像装置。
【請求項５】
請求項１記載の撮像装置において、
前記電圧生成部は、直列に接続された複数の抵抗を有し、抵抗の接続ノードのいずれかから前記第１基準電圧を生成することを特徴とする撮像装置。
【請求項６】
請求項１記載の撮像装置において、
前記電圧生成部は、電源電圧を用いて定電圧である前記第１基準電圧を生成する定電圧生成回路を有することを特徴とする撮像装置。
【請求項７】
請求項１記載の撮像装置において、
前記基準電圧生成回路は、前記第１基準電圧を共通に受け、前記第２基準電圧を共通に生成するために、並列に接続された複数の前記第２ソースフォロア回路を有することを特徴とする撮像装置。
【請求項８】
請求項７記載の撮像装置において、
前記画素がマトリックス状に形成された画素アレイを備え、
前記第２ソースフォロア回路は、前記画素アレイ内の一部の画素の前記第１ソースフォロア回路を用いて形成されていることを特徴とする撮像装置。
【請求項９】
請求項８記載の撮像装置において、
前記第２ソースフォロア回路は、前記画素アレイの一方の端の画素の第１ソースフォロア回路と他方の端の画素の第１ソースフォロア回路とを用いて形成されていることを特徴とする撮像装置。
【請求項１０】
請求項１記載の撮像装置において、
前記画素がマトリックス状に形成された画素アレイを備え、
前記第２ソースフォロア回路は、画素アレイ内の一部の画素の前記第１ソースフォロア回路を用いて形成されていることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子を有する撮像装置に関する。特に、本発明は、高い輝度を有する被写体を撮像する場合に、撮像された画像の品質を向上する技術に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の撮像装置は、各光電変換素子において、リセット期間にノイズデータ（ノイズ電圧）を読み出す。例えば、撮像装置の相関二重サンプリング回路（以下、ＣＤＳ（Correlated Double Sampling）回路とも称する）は、リセット期間に続く読み出し期間に、読み出したノイズデータを含む画素データからノイズデータを差し引くことで、真の画素データを生成する。ところが、高い輝度を有する被写体を撮像する場合、撮像装置内での電荷の漏れにより、ノイズデータのレベルは、画素データのレベルに近づいてしまう。ノイズデータと画素データのレベル差が小さくなるため、画素データが示す輝度は、相対的に低くなる。例えば、太陽を撮像する場合、撮像された画像において太陽の輝度が極端に低くなり、太陽像が黒くなってしまう。この現象は、一般に黒太陽（black sun）と呼ばれる。
【０００３】
特開２００４−１１２７４０号公報には、黒太陽を防止するため、ノイズデータのレベルが所定の基準電圧レベル以下になったときに、ＣＤＳ回路に供給するノイズデータレベルを固定の電圧レベルに切り替える技術が開示されている。固定の電圧レベルは、例えば、被写体の輝度がゼロのときの標準的な黒レベルを示す。
【特許文献１】特開２００４−１１２７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＣＭＯＳイメージセンサでは、光電変換素子は、フォトダイオードとトランジスタとを用いて構成されている。トランジスタの閾値電圧は、撮像装置（半導体）の製造条件により変化する。上記ノイズデータのレベルは、トランジスタの閾値電圧の変動に追従して変化する。一方、一般に、上記基準電圧は、閾値電圧の変動の影響を受けない。このため、閾値電圧の変動により、ノイズデータのレベルは、上記基準電圧レベルに対して相対的に変化する。この結果、上記ノイズデータレベルと固定の電圧レベルとの切り替えが正常に行われないという問題が発生する。
【０００５】
例えば、ノイズデータレベルが基準電圧レベルに比べて高くなりすぎると、黒太陽の現象が起きているのに、ノイズデータレベルは固定の電圧レベルに切り替えられない。逆に、ノイズデータレベルが基準電圧レベルに比べて低くなると、常に黒太陽の現象が起きていると判定され、固定の電圧レベルに常時切り替えられてしまう。
【０００６】
この種の問題は、例えば、抵抗分割等により、複数の基準電圧を生成し、製造されたトランジスタの閾値電圧に応じて、基準電圧を切り替えることで解決できる。しかし、この手法で基準電圧を切り替える場合、撮像装置内にヒューズ回路等のトリミング回路を形成する必要がある。また、撮像装置を試験するための試験工程に、ヒューズカット工程を設けなければならない。この結果、撮像装置のコストは上昇する。
【０００７】
本発明の目的は、トランジスタの特性の変動に関わりなく、かつコストを上昇することなく、黒太陽現象を確実に防止することにある。
【課題を解決するための手段】
【０００８】
本発明の撮像装置の一形態では、複数の画素の各々は、光電変換素子および第１ソースフォロア回路を有する。第１ソースフォロア回路は、光電変換素子により生成された電荷に応じてノイズ電圧（ノイズデータ）と画素電圧（画素データ）とを生成する。基準電圧生成回路は、第１基準電圧を生成する電圧生成部および第１基準電圧に応じて第２基準電圧を生成する第２ソースフォロア回路を有する。例えば、第２ソースフォロア回路は、第１ソースフォロア回路を構成するトランジスタと同じ特性のトランジスタを有する。より好ましい例では、第２ソースフォロア回路のトランジスタは、第１ソースフォロア回路のトランジスタの閾値電圧と同じ閾値電圧を有する。ノイズ電圧切替回路は、ノイズ電圧が第２基準電圧を超えるときにノイズ電圧を画素信号生成回路に出力する。ノイズ電圧切替回路は、ノイズ電圧が第２基準電圧以下のときに第１電圧をノイズ電圧として画素信号生成回路に出力する。画素信号生成回路は、ノイズ電圧と画素電圧との差電圧を画素信号として出力する。
【０００９】
基準電圧生成回路が第２ソースフォロア回路を用いて形成されるため、第１ソースフォロア回路から出力されるノイズ電圧（リセット状態での値）の閾値電圧に伴う変化に追従して、第２ソースフォロア回路から出力される第２基準電圧を変化させることができる。第２基準電圧を第１ソースフォロア回路の特性の変化に合わせて変化させることができる。このため、ノイズ電圧は、第１ソースフォロア回路を構成するトランジスタの閾値電圧に関わりなく、第２基準電圧に対して常に所定の電圧差を有する値に設定される。したがって、ノイズ電圧切替回路は、常に正常に動作でき、例えば黒太陽現象を確実に防止できる。この結果、高い輝度を有する被写体を撮像する場合に、画像の品質が低下することを防止できる。また、形成されたトランジスタの特性に合わせて複数の基準電圧のいずれかを選択するトリミング回路等が不要になるため、撮像装置のコストを削減できる。
【００１０】
本発明の撮像装置の一形態における好ましい例では、第２ソースフォロア回路のトランジスタは、第１ソースフォロア回路のトランジスタに比べて、ゲート幅が大きく、チャネル長が同じである。ゲート幅を大きくすることで、第２ソースフォロア回路に流れる電流量を大きくできる。この結果、第２ソースフォロア回路は、安定した第２基準電圧を高い精度で生成できる。
【００１１】
本発明の撮像装置の一形態における好ましい例では、電圧生成部は、直列に接続された複数の抵抗を有し、抵抗の接続ノードのいずれかから第１基準電圧を生成する。このため、撮像装置の仕様に合わせて第１基準電圧の値を切り替えることができる。すなわち、一つの撮像装置を仕様の異なる複数の撮像装置として出荷できる。この結果、撮像装置の開発コストを削減できる。
【００１２】
本発明の撮像装置の一形態における好ましい例では、電圧生成部は、電源電圧を用いて定電圧である第１基準電圧を生成する定電圧生成回路を有する。第１基準電圧は、電源電圧および温度等で変動しない。第１基準電圧が一定のため、第２基準電圧は、第２ソースフォロア回路の特性の影響のみを受けて変化する。したがって、第２基準電圧を、第１ソースフォロア回路から出力されるノイズ電圧（リセット状態での値）の変化に追従して確実に変化させることができる。
【００１３】
本発明の撮像装置の一形態における好ましい例では、基準電圧生成回路内に互いに並列に接続された複数の第２ソースフォロア回路は、第１基準電圧を共通に受け、第２基準電圧を共通に生成する。このため、複数の第２ソースフォロア回路の特性を平均化できる。基準電圧生成回路は、個別の回路特性に依存しない平均的な第２基準電圧を生成できる。また、第２ソースフォロア回路に流れる電流の総量を大きくできるため、基準電圧生成回路は、安定した第２基準電圧を高い精度で生成できる。
【００１４】
本発明の撮像装置の一形態における好ましい例では、第２ソースフォロア回路は、画素アレイ内の一部の画素の第１ソースフォロア回路を用いて形成されている。このため、第２ソースフォロア回路の特性を、第１ソースフォロア回路と容易に一致させることができる。この結果、第１ソースフォロア回路から出力されるノイズ電圧（リセット状態での値）の変化に追従して、第２ソースフォロア回路から出力される第２基準電圧を正確に変化させることができる。
【００１５】
本発明の撮像装置の一形態における好ましい例では、第２ソースフォロア回路は、画素アレイの一方の端の画素の第１ソースフォロア回路と他方の端の画素の第１ソースフォロア回路とを用いてそれぞれ形成されている。第２ソースフォロア回路を互いに離れた位置に形成することで、平均的な第２基準電圧を容易に生成できる。
【発明の効果】
【００１６】
本発明では、トランジスタの特性の変動に関わりなく、かつコストを上昇することなく、黒太陽現象を確実に防止できる。特に、高い輝度を有する被写体を撮像する場合に画像の品質が低下することを防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１８】
図１は、本発明の撮像装置の第１の実施形態を示している。この撮像装置は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサチップとして形成されている。撮像装置は、定電圧生成回路１０、動作制御回路１２、基準電圧生成回路１４、ノイズ電圧切替回路１６、相関二重サンプリング回路（ＣＤＳ回路）１８および画素アレイＡＲＹを有している。
【００１９】
定電圧生成回路１０は、電源電圧ＡＶＤＤに応じて、常に一定の電圧である内部電圧ＶＲを生成する。電源電圧ＡＶＤＤは、アナログ回路用の電源電圧である。定電圧生成回路１０に、デジタル回路用の電源電圧ＤＶＤＤを供給してもよい。内部電圧ＶＲは、電源電圧ＡＶＤＤより低い電圧であり、電源電圧ＡＶＤＤの変化、温度変化によらず、常に一定の電圧に保持される。動作制御回路１２は、撮像装置全体の動作を制御する。動作制御回路１２は、画素アレイＡＲＹにリセット信号ＲＳＴ、転送制御信号ＴＧ、選択制御信号ＳＥＬを出力し、基準電圧生成回路１４にスタンバイ信号ＸＰＤを出力する。スタンバイ信号ＸＰＤは、画素ＰＸが受光動作する動作期間に高レベルに変化し、画素ＰＸが受光動作をしないスタンバイ期間に低レベルに変化する。
【００２０】
基準電圧生成回路１４は、内部電圧ＶＲに応じて基準電圧（第２基準電圧）ＶＲＥＦを生成する。基準電圧生成回路１４は、高レベルのスタンバイ信号ＸＰＤを受けている間基準電圧ＶＲＥＦを生成し、低レベルのスタンバイ信号ＸＰＤを受けている間基準電圧ＶＲＥＦの生成を停止する。
【００２１】
ノイズ電圧切替回路１６は、後述する読み出し動作のリセット期間に、読み出された信号の電圧レベルＶＯＵＴ（ノイズ電圧、ノイズデータ）が基準電圧ＶＲＥＦを超えるときに、この電圧レベルＶＯＵＴをノイズ電圧ＶＯＵＴ１として出力する。ノイズ電圧切替回路１６は、リセット期間に、読み出された信号の電圧レベルＶＯＵＴが基準電圧ＶＲＥＦ以下のときに、固定の第１電圧Ｖ１をノイズ電圧ＶＯＵＴ１として出力する。第１電圧Ｖ１は、例えば、被写体の輝度がゼロのときの標準的なレベル（黒レベル）を示す。
【００２２】
ＣＤＳ回路１８は、読み出し期間に読み出した画素データ（画素電圧）から、リセット期間に読み出したノイズデータ（ノイズ電圧）を差し引き、ノイズを含まない真の画素データを生成し、生成した画素データを画素信号ＳＩＧとして出力する。画素アレイＡＲＹは、マトリックス状に配置された複数の画素ＰＸを有している。各画素ＰＸにより光電変換することで得られる画素データおよびノイズデータは、検出電圧ＶＯＵＴとして出力される。
【００２３】
図２は、図１に示した画素アレイＡＲＹの詳細を示している。この実施形態の画素ＰＸは、いわゆる４トランジスタタイプである。各画素ＰＸは、内部電圧線ＶＲと接地線ＶＳＳとの間に直列に接続されたｎＭＯＳトランジスタＭ１、Ｍ２およびフォトダイオードＰＤ（光電変換素子）と、内部電源線ＶＲと接地線ＶＳＳとの間に直列に接続されたｎＭＯＳトランジスタＭ３、Ｍ４および電流源ＣＳ１とを有している。トランジスタＭ４のソースは、読み出し電圧およびノイズ電圧が出力される検出電圧線ＶＯＵＴに接続されている。トランジスタＭ１（リセットトランジスタ）のゲートは、リセット信号ＲＳＴを受けている。トランジスタＭ２（転送トランジスタ）のゲートは、転送制御信号ＴＧを受けている。トランジスタＭ３（ソースフォロアトランジスタ）のゲートは、トランジスタＭ１、Ｍ２の接続ノードＦＤ（浮遊拡散ノード）に接続されている。トランジスタＭ４（選択トランジスタ）のゲートは、選択制御信号ＳＥＬを受けている。トランジスタＭ３は、ソースフォロアトランジスタである。トランジスタＭ３、Ｍ４によりソースフォロア回路ＳＦ１（第１ソースフォロア回路）が構成されている。
【００２４】
図３は、図１に示した基準電圧生成回路１４の詳細を示している。基準電圧生成回路１４は、電圧生成部ＶＧ、画素ＰＸのソースフォロア回路ＳＦ１と電気的特性が同じソースフォロア回路ＳＦ２（第２ソースフォロア回路）、電流源ＣＳ２および増幅器ＡＭＰを有している。電圧生成部ＶＧは、内部電圧線ＶＲと接地線ＶＳＳとの間に直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３と、抵抗Ｒ１−３の接続ノードをソースフォロア回路ＳＦ２のｎＭＯＳトランジスタＭ５のゲートに接続するスイッチＳＷ１、ＳＷ２とを有している。
【００２５】
スイッチＳＷ１−２のいずれかは、イメージセンサ内に形成されるレジスタの値に応じてオンする。レジスタの値は、例えば、パワーオン時にイメージセンサを使用するユーザ（システム）により設定される。スイッチＳＷ１−２の切り替えにより、抵抗列Ｒ１−３により生成される２つの電圧のいずれかが第１基準電圧ＶＲ１としてソースフォロア回路ＳＦ２のトランジスタＭ５のゲートに供給される。なお、トランジスタＭ５のゲート電圧は、画素ＰＸが光を受けないときのノイズ電圧よりわずかに低く設定される。トランジスタＭ５のゲート電圧を、スイッチＳＷ１−２により切り替えることができるため、例えば、一つのイメージセンサチップを複数の仕様（特性）のイメージセンサとして出荷できる。
【００２６】
ソースフォロア回路ＳＦ２は、ソースフォロア回路ＳＦ１のｎＭＯＳトランジスタＭ３、Ｍ４とそれぞれ同じ閾値電圧を有するｎＭＯＳトランジスタＭ５、Ｍ６を有している。例えば、トランジスタＭ５、Ｍ６のゲート幅は、トランジスタＭ３、Ｍ４のゲート幅の２倍にそれぞれ設計されている。トランジスタＭ５、Ｍ６のチャネル長は、トランジスタＭ３、Ｍ４のチャネル長と同じである。ゲート幅を大きくすることでソースフォロア回路ＳＦ２に流れる電流量をソースフォロア回路ＳＦ１に比べて大きくできる。このため、ソースフォロア回路ＳＦ２は、安定に動作でき、安定した第２基準電圧を高い精度で生成できる。なお、電流源ＣＳ２の電流量も電流源ＣＳ１の電流量の２倍に設計されている。
【００２７】
トランジスタＭ６のゲートは、スタンバイ信号ＸＰＤを受ける。画素ＰＸが受光動作をしないスタンバイ期間にトランジスタＭ６をオフすることで、スタンバイ電流を削減でき
る。電流源ＣＳ２は、トランジスタＭ６のソースと接地線ＶＳＳとの間に配置されている。増幅器ＡＭＰは、トランジスタＭ６のソース電圧を増幅し、基準電圧ＶＲＥＦとして出力する。
【００２８】
画素ＰＸと同じソースフォロア回路ＳＦ２が、基準電圧生成回路１４内に形成されるため、イメージセンサの製造工程において製造条件が変動し、画素ＰＸ内のトランジスタ（例えば、Ｍ３、Ｍ４）の閾値電圧が変化したときに、基準電圧ＶＲＥＦも変化する。より詳細には、画素ＰＸのトランジスタＭ３、Ｍ４の閾値電圧が高いとき、ノイズ電圧は相対的に低くなる。イメージセンサは、１チップで形成されるため、トランジスタＭ５、Ｍ６の閾値電圧は、トランジスタＭ３、Ｍ４の閾値電圧とともに高くなる。したがって、基準電圧ＶＲＥＦは、ノイズ電圧に追従して低くなる。逆に、トランジスタＭ３、Ｍ４の閾値電圧が低いとき、ノイズ電圧は相対的に高くなる。このとき、トランジスタＭ５、Ｍ６の閾値電圧は低くなるため、基準電圧ＶＲＥＦは、ノイズ電圧に追従して高くなる。このように、トランジスタの閾値電圧に依存するノイズ電圧の変化に追従して、基準電圧ＶＲＥＦを変化させることで、図４に示すノイズ電圧切替回路１６は、安定して動作する。
【００２９】
図４は、図１に示したノイズ電圧切替回路１６の詳細を示している。ノイズ電圧切替回路１６は、基準電圧ＶＲＥＦと画素ＰＸから出力されるノイズ電圧ＶＯＵＴを比較する判定回路ＤＣと、判定回路ＤＣの判定結果に応じてオンまたはオフするスイッチＳＷ３、ＳＷ４を有している。判定回路ＤＣは、ノイズ電圧ＶＯＵＴが基準電圧ＶＲＥＦより高いときに高レベルを出力する。このとき、スイッチＳＷ３はオフし、スイッチＳＷ４はオンする。ＣＤＳ回路１８は、画素ＰＸから読み出されたノイズ電圧ＶＯＵＴを用いて画素信号ＳＩＧを生成する。一方、判定回路ＤＣは、ノイズ電圧ＶＯＵＴが基準電圧ＶＲＥＦ以下のときに低レベルを出力する。このとき、スイッチＳＷ３はオンし、スイッチＳＷ４はオフする。ＣＤＳ回路１８は、固定の第１電圧Ｖ１を用いて画素信号ＳＩＧを生成する。
【００３０】
図５は、上述したイメージセンサの各画素における画素信号の読み出し動作を示している。読み出し動作は、ノイズデータ読み出し期間と画素データ読み出し期間とで構成される。読み出し動作の開始前、選択制御信号ＳＥＬは、トランジスタＭ４をオンするために高レベル（電源電圧）に設定される。リセット信号ＲＳＴ、転送制御信号ＴＧは、トランジスタＭ１、Ｍ２をオフするために低レベル（接地電圧）に設定される。
【００３１】
まず、ノイズデータ読み出し期間に、リセット信号ＲＳＴが高レベルに変化され、トランジスタＭ１はオンする。トランジスタＭ１のオンにより、ノードＦＤが内部電圧ＶＲにリセットされる。次に、リセット信号ＲＳＴが低レベルに変化され、ノイズデータＮ１が読み出される。ノイズデータ（ノイズ電圧）Ｎ１は、ノードＦＤの電圧変化に伴いソースフォロア回路ＳＦ１が動作することにより、検出電圧ＶＯＵＴとして出力される。
【００３２】
次に、画素データ読み出し期間に、転送制御信号ＴＧが高レベルに変化され、トランジスタＭ２はオンする。トランジスタＭ２のオンにより、被写体の撮像とともにフォトダイオードに溜まった電荷はノードＦＤに転送される。ノードＦＤの電圧は、電荷量に応じて下がる。但し、ノードＦＤの電圧変化は、ノイズデータＮ１の影響も含んでいる。次に、転送信号ＴＧが低レベルに変化され、ノイズデータＮ１を含む画素データ（Ｎ１＋Ｓ１）が読み出される。ノイズデータＮ１を含む画素データ（画素電圧）は、ノードＦＤの電圧変化に伴いソースフォロア回路ＳＦ１が動作することにより、検出電圧ＶＯＵＴとして出力される。
【００３３】
図１に示したＣＤＳ回路１８は、ノイズデータＮ１を含む画素電圧（Ｎ１＋Ｓ１）からノイズ電圧Ｎ１を差し引き、ノイズデータを除いた真の画素データを画素信号ＳＩＧとして出力する。ここで、イメージセンサで撮像される被写体が高い輝度を有しない場合（図
５（ａ））、ノイズ電圧Ｎ１は、基準電圧ＶＲＥＦより高い。このため、ノイズデータ読み出し期間に正しいノイズデータＮ１が読み出される。図４に示したノイズ電圧切替回路１６は、スイッチＳ３をオフし、スイッチＳＷ４をオンし、ノイズ電圧Ｎ１をＣＤＳ回路１８に出力する。一方、イメージセンサで撮像される被写体が高い輝度を有する場合（図５（ｂ））、ノイズ電圧Ｎ１は、イメージセンサの基板等で発生する電荷の漏れにより、基準電圧ＶＲＥＦより低くなる。このとき、ノイズ電圧切替回路１６は、スイッチＳ３をオンし、スイッチＳＷ４をオフし、仮想的なノイズを示す固定の第１電圧Ｖ１をＣＤＳ回路１８に出力する。
【００３４】
本発明では、基準電圧生成回路１４は、画素ＰＸに形成されるソースフォロア回路ＳＦ１と同じ電気的特性を有するソースフォロア回路ＳＦ２を有する。このため、半導体製造工程における製造条件が変動し、イメージセンサを構成するトランジスタの閾値電圧が変化する場合、ノイズ電圧Ｎ１の変化に追従して基準電圧ＶＲＥＦも変化する。したがって、画素ＰＸのリセット状態（リセット信号ＲＳＴの高レベル期間）において、ノイズ電圧Ｎ１は、トランジスタの閾値電圧に関わりなく基準電圧ＶＲＥＦに比べ常に所定の値だけ高くなる。リセット状態でのノイズ電圧Ｎ１は、トランジスタの閾値電圧に依存して変動する。このため、従来、上記所定の値は、ウエハ上に形成される複数のイメージセンサ間、ウエハ間、およびロット間でばらついていた。本発明の適用により、ウエハ上の複数のイメージセンサ間、ウエハ間、およびロット間において、リセット状態でのノイズ電圧Ｖ１と基準電圧ＶＲＥＦとの差を常に一定にできる。この結果、ノイズ電圧Ｎ１が基準電圧ＶＲＥＦに比べて高すぎることを防止でき、黒太陽の現象が起きているのに、ノイズ電圧Ｎ１が第１電圧Ｖ１に切り替えられないという問題を解消できる。さらに、ノイズ電圧Ｎ１が基準電圧ＶＲＥＦに比べて低すぎることを防止でき、常に黒太陽の現象が起きていると判定され、第１電圧Ｖ１に常時切り替えられるという問題を解消できる。
【００３５】
以上、第１の実施形態では、基準電圧生成回路１４は、画素ＰＸ内のソースフォロア回路ＳＦ１と同じ閾値電圧を有するソースフォロア回路ＳＦ２を有している。このため、イメージセンサを構成するトランジスタの閾値電圧が、製造条件の変動により変化しても、リセット状態でのノイズ電圧Ｎ１の変化に追従して、基準電圧ＶＲＥＦを変化させることができる。画素ＰＸ内のソースフォロア回路ＳＦ１の電気的特性に合わせて所望の基準電圧ＶＲＥＦを生成できるため、ノイズ電圧切替回路を常に正常に動作させることができる。この結果、黒太陽現象を確実に防止でき、高い輝度を有する被写体を撮像する場合に、画像の品質が低下することを防止できる。
【００３６】
形成されたトランジスタの電気的特性に合わせて複数の基準電圧のいずれかを選択するトリミング回路（ヒューズ回路）等が不要になる。一般に、ヒューズ回路の周囲は、試験工程でレーザカットを行うためにチップの保護膜を除去する必要があり、製造工程において保護膜の除去工程が必要である。試験工程では、イメージセンサの電気的特性が評価され、評価結果に応じてヒューズがカットされる。本発明の適用により、イメージセンサの製造工程が増加することを防止でき、トリミング用の試験工程は不要にできる。試験装置等の設備も不要にできる。また、ヒューズ回路が不要になるため、チップサイズを削減できる。この結果、イメージセンサの製造コストを削減できる。
【００３７】
ソースフォロア回路ＳＦ２のトランジスタのゲート幅を、ソースフォロア回路ＳＦ１のトランジスタのゲート幅に比べて大きくすることで、ソースフォロア回路ＳＦ２に流れる電流量を大きくできる。この結果、ソースフォロア回路ＳＦ２は、安定した基準電圧ＶＲＥＦを高い精度で生成できる。
【００３８】
基準電圧生成回路１４の電圧生成部ＶＧは、複数の電圧のいずれかをスイッチＳＷ１−２により選択し、第１基準電圧ＶＲ１（トランジスタＭ５のゲート電圧）として出力する
。このため、一つのイメージセンサチップを複数の仕様（特性）のイメージセンサとして出荷でき、イメージセンサの開発コストを削減できる。
【００３９】
図６は、本発明の撮像装置の第２の実施形態における基準電圧生成回路１４Ａを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の基準電圧生成回路１４の代わりに基準電圧生成回路１４Ａが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この撮像装置は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサチップとして形成されている。
【００４０】
基準電圧生成回路１４Ａは、第１の実施形態の電圧生成回路１４の電圧生成部ＶＧの代わりに定電圧生成回路２０を有している。その他の構成は、電圧生成回路１４と同じである。定電圧生成回路２０は、電源電圧ＡＶＤＤに応じて、常に一定の電圧である定電圧ＣＶ１を生成する。定電圧ＣＶ１は、内部電圧ＶＲより低い電圧であり、電源電圧ＡＶＤＤの変化、温度変化によらず、常に一定の電圧に保持される。なお、定電圧生成回路２０に、デジタル回路用の電源電圧ＤＶＤＤを供給してもよい。基準電圧生成回路１４Ａが形成されることにより、ソースフォロア回路ＳＦ２のトランジスタＭ５に供給されるゲート電圧を常に一定にできる。このため、基準電圧ＶＲＥＦは、ソースフォロア回路ＳＦ２を構成するトランジスタの閾値電圧の変動のみを受けて変化する。
【００４１】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、基準電圧ＶＲＥＦを、電源電圧の変化および温度の変化によらず一定にするとともに、リセット状態でのノイズ電圧Ｎ１の変化のみ（すなわち、ソースフォロア回路ＳＦ１を構成するトランジスタの閾値電圧の違い）に追従して確実に変化させることができる。
【００４２】
図７は、本発明の撮像装置の第３の実施形態における基準電圧生成回路１４Ｂを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の基準電圧生成回路１４の代わりに基準電圧生成回路１４Ｂが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この撮像装置は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサチップとして形成されている。
【００４３】
基準電圧生成回路１４Ｂは、第１の実施形態の電圧生成回路１４の電圧生成部ＶＧとともに定電圧生成回路２０を有している。その他の構成は、電圧生成回路１４と同じである。定電圧生成回路２０の出力ＣＶ１は、スイッチＳＷ５を介してソースフォロア回路ＳＦ２のトランジスタＭ５のゲートに接続されている。スイッチＳＷ１−２、ＳＷ５のいずれかは、イメージセンサ内に形成されるレジスタの値に応じてオンする。レジスタの値は、例えば、パワーオン時にイメージセンサを使用するユーザ（システム）により設定される。スイッチＳＷ１−２、ＳＷ５のいずれがオンする場合にも、トランジスタＭ５のゲート電圧は、画素ＰＸが光を受けないときのノイズ電圧よりわずかに低く設定される。
【００４４】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、３種類の電圧のいずれかをスイッチＳＷ１−２、ＳＷ５により選択し、第１基準電圧ＶＲ１（トランジスタＭ５のゲート電圧）として出力できる。このため、一つのイメージセンサチップを用いて、さらに多くの仕様（特性）のイメージセンサを形成でき、イメージセンサの開発コストを削減できる。
【００４５】
図８は、本発明の撮像装置の第４の実施形態における基準電圧生成回路１４Ｃを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ
等については、詳細な説明を省略する。この実施形態では、第１の実施形態の基準電圧生成回路１４の代わりに基準電圧生成回路１４Ｃが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この撮像装置は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサチップとして形成されている。
【００４６】
基準電圧生成回路１４Ｃは、電圧生成部ＶＧと増幅器ＡＭＰとの間に並列に配置された一対のソースフォロア回路ＳＦ３（第２ソースフォロア回路）を有している。ソースフォロア回路ＳＦ３は、ソースフォロア回路ＳＦ１のｎＭＯＳトランジスタＭ３、Ｍ４とそれぞれ同じ閾値電圧を有するｎＭＯＳトランジスタＭ７、Ｍ８を有している。例えば、トランジスタＭ７、Ｍ８のゲート幅は、トランジスタＭ３、Ｍ４のゲート幅と同じである。トランジスタＭ７、Ｍ８のチャネル長は、トランジスタＭ３、Ｍ４のチャネル長と同じである。基準電圧生成回路１４Ｃ内の複数のソースフォロア回路ＳＦ３は、一つのソースフォロア回路（例えば、第１の実施形態のＳＦ１）のトランジスタのゲート幅を大きくするのと同じ効果を有する。すなわち、第１の実施形態と同様に、ソースフォロア回路ＳＦ３に流れる電流量を大きくでき、ソースフォロア回路ＳＦ３を安定に動作できる。
【００４７】
図９は、第４の実施形態の画素アレイＡＲＹの詳細を示している。画素アレイＡＲＹは、マトリックス状に配置された複数の画素ＰＸを有している。画素アレイＡＲＹの最も外側に位置するダミー領域ＤＭＹに形成されたダミー画素ＤＰＸは、光電変換には使用されない。ダミー画素ＤＰＸは、内側の画素ＰＸを理想的な形状に形成するために形成される。図の左右両側には、ダミー領域ＤＭＹの内側にソースフォロアエリアＳＦＡが形成されている。図８に示したソースフォロア回路ＳＦ３は、ソースフォロアエリアＳＦＡ内の画素ＰＸに形成されるソースフォロア回路ＳＦ１を用いて形成されている。特に、この実施形態では、ソースフォロア回路ＳＦ３は、画素アレイＡＲＹ内で対角に位置する網掛けで示した画素ＰＸを用いて形成されている。
【００４８】
一般に、半導体デバイスは、素子の形成される位置により、素子の電気的特性がわずかに異なる。ソースフォロア回路ＳＦ３を画素アレイＡＲＹ内の互いに離れた位置に形成することで、ソースフォロア回路ＳＦ３の平均的な特性を確実に得ることができる。
【００４９】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、一対のソースフォロア回路ＳＦ２を画素アレイＡＲＹ内に分散して配置することで、ソースフォロア回路ＳＦの特性を平均化できる。したがって、基準電圧生成回路１４Ｃは、ソースフォロア回路ＳＦ２の個別の回路特性に依存しない平均的な基準電圧ＶＲＥＦを生成できる。また、ソースフォロア回路ＳＦに流れる電流の総量を大きくできるため、基準電圧生成回路１４Ｃは、安定した基準電圧ＶＲＥＦを高い精度で生成できる。
【００５０】
ソースフォロア回路ＳＦ２は、画素アレイＡＲＹ内のダミー領域ＤＭＹに形成される画素ＰＸのソースフォロア回路ＳＦ１を用いて形成される。このため、ソースフォロア回路ＳＦ２の電気的特性を、ソースフォロア回路ＳＦ１とを容易に一致させることができる。また、ソースフォロア回路ＳＦ２は、画素アレイＡＲＹの左右両側に形成されるソースフォロア領域ＳＦＡの画素ＰＸを用いてそれぞれ形成される。ソースフォロア回路ＳＦ２を画素アレイＡＲＹ内の互いに離れた位置に形成することで、平均的な基準電圧ＶＲＥＦを容易に生成できる。
【００５１】
なお、上述した第１および第２の実施形態では、ソースフォロア回路ＳＦ２のトランジスタＭ５、Ｍ６のゲート幅を、ソースフォロア回路ＳＦ１のトランジスタＭ３、Ｍ４のゲート幅の２倍に設計する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、トランジスタＭ５、Ｍ６を、トランジスタＭ３、Ｍ４と全く同じサイズ
に設計してもよい。この場合、ソースフォロア回路ＳＦ２は、画素アレイＡＲＹ内のダミー領域に形成される画素ＰＸ等のソースフォロア回路ＳＦ１を利用して構成することができる。画素アレイＡＲＹ内にソースフォロア回路ＳＦ２を形成することで、ソースフォロア回路ＳＦ１、ＳＦ２の電気的特性を確実に等しくできる。
【００５２】
上述した第４の実施形態では、一対のソースフォロア回路ＳＦ３を画素アレイＡＲＹ内で対角に位置する画素ＰＸを用いて形成する例について述べた。本発明はかかる実施形態に限定されるものではない。ソースフォロア回路ＳＦ３の数は２個より多くてもよい。例えば、４つのソースフォロア回路ＳＦ３を画素アレイＡＲＹ内の四隅に位置する画素ＰＸを用いて形成してもよい。
【００５３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
光電変換素子と、光電変換素子により生成された電荷に応じてノイズ電圧および画素電圧を生成するための第１ソースフォロア回路とを各々有する複数の画素と、
第１基準電圧を生成する電圧生成部と、第１基準電圧に応じて第２基準電圧を生成する少なくとも一つの第２ソースフォロア回路とを有する基準電圧生成回路と、
前記ノイズ電圧と前記画素電圧との電圧差を画素信号として出力する画素信号生成回路と、
前記ノイズ電圧が前記第２基準電圧を超えるときに前記ノイズ電圧を前記画素信号生成回路に出力し、前記ノイズ電圧が前記第２基準電圧以下のときに第１電圧を前記ノイズ電圧として前記画素信号生成回路に出力するノイズ電圧切替回路とを備えていることを特徴とする撮像装置。
（付記２）
付記１記載の撮像装置において、
前記第２ソースフォロア回路は、前記第１ソースフォロア回路を構成するトランジスタと同じ特性を有するトランジスタを有することを特徴とする撮像装置。
（付記３）
付記２記載の撮像装置において、
前記第２ソースフォロア回路のトランジスタは、前記第１ソースフォロア回路のトランジスタの閾値電圧と同じ閾値電圧を有することを特徴とする撮像装置。
（付記４）
付記２記載の撮像装置において、
前記第２ソースフォロア回路のトランジスタは、前記第１ソースフォロア回路のトランジスタに比べて、ゲート幅が大きく、チャネル長が同じであることを特徴とする撮像装置。
（付記５）
付記２記載の撮像装置において、
前記画素は、定電圧線を前記第１ソースフォロア回路の入力に接続するリセットトランジスタと、前記光電変換素子の出力を前記第１ソースフォロア回路の入力に接続する転送トランジスタと、前記第１ソースフォロア回路を構成するソースフォロアトランジスタと、前記第１ソースフォロア回路を構成し、前記ソースフォロアトランジスタの出力を前記ノイズ電圧切替回路に接続する選択トランジスタとを備え、
前記第２ソースフォロア回路は、前記第１基準電圧を受けるソースフォロアトランジスタと、ソースフォロアトランジスタの出力を前記基準電圧生成回路における前記第２基準電圧の出力ノードに接続する選択トランジスタとを備えていることを特徴とする撮像装置。
（付記６）
付記５記載の撮像装置において、
前記第２ソースフォロア回路の前記選択トランジスタを、前記画素で受ける光が光電変
換される読み出し期間にオンし、前記画素で受ける光が光電変換されないスタンバイ期間にオフする動作制御回路を備えていることを特徴とする撮像装置。
（付記７）
付記１記載の撮像装置において、
前記電圧生成部は、直列に接続された複数の抵抗を有し、抵抗の接続ノードのいずれかから前記第１基準電圧を生成することを特徴とする撮像装置。
（付記８）
付記１記載の撮像装置において、
前記電圧生成部は、電源電圧を用いて定電圧である前記第１基準電圧を生成する定電圧生成回路を有することを特徴とする撮像装置。
（付記９）
付記１記載の撮像装置において、
前記電圧生成部は、さらに直列に接続された複数の抵抗を有し、前記定電圧生成回路および抵抗の接続ノードのいずれかから前記第１基準電圧を生成することを特徴とする撮像装置。
（付記１０）
付記１記載の撮像装置において、
前記基準電圧生成回路は、前記第１基準電圧を共通に受け、前記第２基準電圧を共通に生成するために、並列に接続された複数の前記第２ソースフォロア回路を有することを特徴とする撮像装置。
（付記１１）
付記１０記載の撮像装置において、
前記画素がマトリックス状に形成された画素アレイを備え、
前記第２ソースフォロア回路は、前記画素アレイ内の一部の画素の前記第１ソースフォロア回路を用いて形成されていることを特徴とする撮像装置。
（付記１２）
付記１１記載の撮像装置において、
前記第２ソースフォロア回路は、前記画素アレイの一方の端の画素の第１ソースフォロア回路と他方の端の画素の第１ソースフォロア回路とを用いて形成されていることを特徴とする撮像装置。
（付記１３）
付記１記載の撮像装置において、
前記画素がマトリックス状に形成された画素アレイを備え、
前記第２ソースフォロア回路は、画素アレイ内の一部の画素の前記第１ソースフォロア回路を用いて形成されていることを特徴とする撮像装置。
（付記１４）
付記１記載の撮像装置において、
前記画素で受ける光が光電変換される読み出し期間に、前記第１ソースフォロア回路の入力を定電圧にリセットするリセット動作と、前記第１ソースフォロア回路により前記ノイズ電圧を生成するノイズ読み出し動作と、前記光電変換素子を前記ソースフォロア回路に接続する電荷転送動作と、前記第１ソースフォロア回路により前記画素電圧を生成する画素読み出し動作とを順次実行する動作制御回路を備えていることを特徴とする撮像装置。
（付記１５）
付記１記載の撮像装置において、
前記画素信号生成回路は、相関二重サンプリング回路であることを特徴とする撮像装置。
【００５４】
付記６記載の撮像装置では、動作制御回路は、第２ソースフォロア回路の選択トランジスタをスタンバイ期間にオフすることで、第２ソースフォロア回路の消費電流を削減でき
る。この結果、撮像装置のスタンバイ電流を削減できる。
【００５５】
付記９の撮像装置では、撮像装置の仕様に合わせて第１基準電圧の値を様々な値に設定できる。また、撮像装置の試作品を様々な第１基準電圧を用いて評価できる。
【００５６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００５７】
本発明は、スタティックメモリセルを有し、スタティックメモリセルの初期化機能を有する半導体メモリに適用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の撮像装置の第１の実施形態を示すブロック図である。
【図２】図１に示した画素アレイの詳細を示す回路図である。
【図３】図１に示した基準電圧生成回路の詳細を示す回路図である。
【図４】図１に示したノイズ電圧切替回路の詳細を示す回路図である。
【図５】イメージセンサの各画素における画素信号の読み出し動作を示すタイミング図である。
【図６】本発明の撮像装置の第２の実施形態における基準電圧生成回路を示す回路図である。
【図７】本発明の撮像装置の第３の実施形態における基準電圧生成回路を示す回路図である。
【図８】本発明の撮像装置の第４の実施形態における基準電圧生成回路を示す回路図である。
【図９】第４の実施形態の画素アレイの詳細を示すブロック図である。
【符号の説明】
【００５９】
１０  定電圧生成回路
１２  動作制御回路
１４、１４Ａ、１４Ｂ、１４Ｃ  基準電圧生成回路
１６  ノイズ電圧切替回路
１８  相関二重サンプリング回路（ＣＤＳ回路）
２０  定電圧生成回路
ＡＶＤＤ  電源電圧
ＡＲＹ  画素アレイ
Ｎ１  ノイズ電圧（ノイズデータ）
ＰＸ  画素
ＲＳＴ  リセット信号
Ｓ１  画素電圧（画素データ）
ＳＥＬ  選択制御信号
ＳＦ１、ＳＦ２、ＳＦ３  ソースフォロア回路
ＳＩＧ  画素信号
ＴＧ  転送制御信号
Ｖ１  第１電圧
ＶＯＵＴ  検出電圧
ＶＲ  内部電圧
ＶＲＥＦ  基準電圧
ＸＰＤ  スタンバイ信号
【図１】
2006217244.tif 000003
【図２】
2006217244.tif 000004
【図３】
2006217244.tif 000005
【図４】
2006217244.tif 000006
【図５】
2006217244.tif 000007
【図６】
2006217244.tif 000008
【図７】
2006217244.tif 000009
【図８】
2006217244.tif 000010
【図９】
2006217244.tif 000011