(57)【要約】      （修正有）【課題】ＤＣ−ＤＣコンバータのノイズを低減し、広い周波数範囲で信号を生成でき、機器の小型化・省コスト化を実現できるＰＬＬ周波数シンセサイザの提供。【解決手段】基準信号を発生の基準信号発生器，基準信号と比較信号の間の位相差を検出し、誤差信号を発生の位相比較器，誤差信号に応じて出力電流を制御のチャージポンプ前記出力電流を平滑化して制御電圧に変換のループフィルタ，制御電圧とバイアス電圧の和に対応の出力信号を発生の電圧制御発振器，所定の分数分周比に基づいて、分周比設定信号を発生の分数分周制御器，分周比設定信号の示す分周比で電圧制御発振器の出力信号を分周し、比較信号に変換の可変分周器，及びスイッチング素子と分周比設定信号に基いてスイッチング周波数を変化のスイッチング制御部とを含み、スイッチング動作により電源電圧をバイアス電圧に変換のＤＣ−ＤＣコンバータを有する。【選択図】図１
2006217509.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数で基準信号を発生させる基準信号発生器；
前記基準信号と比較信号との間の位相差を検出し、前記位相差を表す誤差信号を発生させる位相比較器；
前記誤差信号に応じて出力電流を制御するチャージポンプ；
前記チャージポンプの出力電流を平滑化して制御電圧に変換するループフィルタ；
前記制御電圧とバイアス電圧の和に対応する周波数で出力信号を発生させる電圧制御発振器；
所定の分数分周比に基づいて分周比を変化させ、前記分周比を示す分周比設定信号を発生させる分数分周制御器；
前記分周比設定信号の示す前記分周比で前記電圧制御発振器の出力信号を分周し、前記比較信号に変換する可変分周器；及び
スイッチング素子と、
前記分周比設定信号に基づいて前記スイッチング素子のスイッチング周波数を変化させるスイッチング制御部と、
を含み、前記スイッチング素子のスイッチング動作により電源電圧を前記バイアス電圧に変換するＤＣ−ＤＣコンバータ；
を有するＰＬＬ周波数シンセサイザ。
【請求項２】
前記スイッチング素子と直列に接続され、前記スイッチング素子のオン期間に前記電源電圧を印加されるインダクタ；
前記スイッチング素子のオフ期間に前記インダクタの両端に発生する起電力により導通する整流手段；及び
前記整流手段の出力電圧を平滑化して前記バイアス電圧に変換する平滑手段；
を前記ＤＣ−ＤＣコンバータがさらに有する、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ、を前記ＤＣ−ＤＣコンバータがさらに有し、
前記スイッチング制御部が、前記エラーアンプの出力に応じて前記スイッチング素子の時比率を調整し、それにより前記バイアス電圧を一定に保つ、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記分周比設定信号を所定の周期でサンプリングして前記スイッチング制御部に出力するサンプリング手段；
をさらに有する、請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ；及び、
前記ＤＣ−ＤＣコンバータの出力端子と接地端子との間に接続され、前記エラーアンプの出力に応じて抵抗値を変化させる可変抵抗手段；
を前記ＤＣ−ＤＣコンバータがさらに有する、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項６】
所定の周波数で出力信号を発生させる発振器；及び、
前記分周比設定信号に基づいて第２の分周比を変化させ、前記第２の分周比で前記発振器の出力信号を分周して前記スイッチング素子に対する制御信号を前記スイッチング周波数で発生させる第２の可変分周器；
を前記スイッチング制御部がさらに有し、
前記制御信号に従って前記スイッチング素子がスイッチング動作を行う、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザに関し、より詳しくは、電源電圧より高い電圧制御発振器（以下、ＶＣＯという）の制御電圧を得ることができるＤＣ−ＤＣコンバータを有する、ＰＬＬ周波数シンセサイザに関する。
【背景技術】
【０００２】
一般に携帯電話機のような無線通信機器で使用されるＰＬＬ周波数シンセサイザにおいて、広い周波数範囲で信号を生成しようとする場合、複数のＶＣＯを使用する方法やＶＣＯの発振周波数範囲を拡大する方法が考えられる。しかし、前者の場合には、素子数が増えるので回路が大きくなるという不都合がある。後者の場合には、ＶＣＯのバラクタダイオードに印加する制御電圧の範囲を広くすればよいが、そのために別途に電源を用意すると、機器の小型化・低コスト化を図るのが困難になる。そこで、ＰＬＬ周波数シンセサイザにおいて、広い周波数範囲で信号を生成しかつ機器の小型化・低コスト化を図る場合には、単一の電源からでも電源電圧より高い電圧を生成することができるＤＣ−ＤＣコンバータが用いられる。
【０００３】
ＤＣ−ＤＣコンバータは、一般に所定の周波数で誘導性のインダクタに流れる電流をスイッチングし、そのスイッチング動作に伴って発生する起電力によって、電源電圧の昇圧を行うことができる。しかし、ＤＣ−ＤＣコンバータを用いた場合、スイッチング動作の際に、大きなスイッチングノイズが発生して、ＰＬＬ周波数シンセサイザの出力信号に望ましくないノイズやスプリアスを生じてしまうことがある。
【０００４】
このようなノイズやスプリアスがＰＬＬ周波数シンセサイザのループフィルタの帯域内に入ると、ノイズの発生はもちろんのこと、ビットエラーレートの低下や規格外の信号の放射など、機器として正常な動作ができないような不具合が起こる。このような不具合の防止策として、ＤＣ−ＤＣコンバータをＰＬＬ周波数シンセサイザＩＣと離して配置したり、間にシールドを施すなど方法がある。しかし、そのような方法では、機器の小型化・低コスト化が難しくなる。
【０００５】
特開平１０−２５６９０３号公報に、上記のような課題を解決するＰＬＬ周波数シンセサイザ（特許文献１）が開示されている。特許文献１のＰＬＬ周波数シンセサイザは、ＤＣ−ＤＣコンバータの出力部にチャージポンプに対する電源電圧蓄電用のコンデンサを設けるとともに、ＤＣ−ＤＣコンバータを位相比較器の位相が非ロック状態の時に作動、ロック状態の時に停止できるよう構成されている。これにより、定常状態ではスイッチングノイズの影響を受けないので、ノイズの量を抑えることができる。
【０００６】
一方、ＰＬＬ周波数シンセサイザの中でも、出力周波数を基準信号の周波数より細かい周波数間隔に設定することが可能なものとして、分数分周ＰＬＬ周波数シンセサイザが知られている。分数分周ＰＬＬ周波数シンセサイザには、分数分周器が用いられる。分数分周器は、所定の周期の間でいくつかの擬似ランダムな分周比を取り、その周期の間にそれらを平均して、所望の分数分周比を得るものである。例えば、特許第３３６４２０６号（特許文献２）に記載されているような、高次のデルタシグマ変調器の出力を分周比として、所望の分数分周比を得るものがある。このデルタシグマ変調器を用いた分数分周器において、分周比を示す信号（特に下位のビット）は擬似ランダムに変化することが知られている。（以下、分周比を示す信号を分周比設定信号という。）
【０００７】
【特許文献１】特開平１０−２５６９０３号公報
【特許文献２】特許第３３６４２０６号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記特許文献１のＰＬＬ周波数シンセサイザは、ＤＣ−ＤＣコンバータを間欠的に動作させることにより、ノイズの低減を図った。しかしながら、特許文献１のＰＬＬ周波数シンセサイザでは、ロック状態であるときも回路の電荷の放電等によりロックが外れ、非ロック状態になることがあった。つまり、そのような時にもＤＣ−ＤＣコンバータが作動するので、ノイズが発生する可能性は高かった。
【０００９】
前述したように、ＰＬＬ周波数シンセサイザにおいて、広い周波数範囲で信号を生成しかつ機器の小型化・低コスト化を図るためには、ＤＣ−ＤＣコンバータが用いられる。しかし、ＤＣ−ＤＣコンバータは不要なノイズの発生源となり得るため、ＰＬＬ周波数シンセサイザＩＣにＤＣ−ＤＣコンバータを集積するのは困難であった。そのため、機器の小型化、低コスト化は困難であった。
【００１０】
本発明は、ＤＣ−ＤＣコンバータのノイズを低減し、広い周波数範囲で信号を生成できるとともに機器の小型化・低コスト化を実現できる、ＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の一つの観点によるＰＬＬ周波数シンセサイザは、基準周波数で基準信号を発生させる基準信号発生器；前記基準信号と比較信号との間の位相差を検出し、前記位相差を表す誤差信号を発生させる位相比較器；前記誤差信号に応じて出力電流を制御するチャージポンプ；前記チャージポンプの出力電流を平滑化して制御電圧に変換するループフィルタ；前記制御電圧とバイアス電圧の和に対応する周波数で出力信号を発生させる電圧制御発振器；所定の分数分周比に基づいて分周比を変化させ、前記分周比を示す分周比設定信号を発生させる分数分周制御器；前記分周比設定信号の示す前記分周比で前記電圧制御発振器の出力信号を分周し、前記比較信号に変換する可変分周器；及びスイッチング素子と、前記分周比設定信号に基づいて前記スイッチング素子のスイッチング周波数を変化させるスイッチング制御部と、を含み、前記スイッチング素子のスイッチング動作により電源電圧を前記バイアス電圧に変換するＤＣ−ＤＣコンバータ；を有する。
【００１２】
この発明においては、分数分周制御器と可変分周器とで、前述した分数分周器を構成している。分数分周制御器が可変分周器に出力する分周比設定信号（特に下位ビット）は、擬似ランダムに変化するものである。
【００１３】
この発明によれば、ＤＣ−ＤＣコンバータのスイッチング素子のスイッチング周波数を、分周比設定信号、つまり、擬似ランダムに変化する信号を用いて変調（ディザリング）させることで、スペクトラムの拡散を行う。これにより、スプリアスが拡散されるので、ＤＣ−ＤＣコンバータのノイズを低減することができる。したがって、ＰＬＬ周波数シンセサイザＩＣにＤＣ−ＤＣコンバータを集積することができるので、広い周波数範囲で信号を生成できるとともに機器の小型化・低コスト化を実現できる
【００１４】
本発明の他の観点によるＰＬＬ周波数シンセサイザは、前記スイッチング素子と直列に接続され、前記スイッチング素子のオン期間に前記電源電圧を印加されるインダクタ；前記スイッチング素子のオフ期間に前記インダクタの両端に発生する起電力により導通する整流手段；及び前記整流手段の出力電圧を平滑化して前記バイアス電圧に変換する平滑手段；を前記ＤＣ−ＤＣコンバータがさらに有する。
【００１５】
本発明の更に他の観点によるＰＬＬ周波数シンセサイザは、前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ、を前記ＤＣ−ＤＣコンバータがさらに有し、前記スイッチング制御部が、前記エラーアンプの出力に応じて前記スイッチング素子の時比率を調整し、それにより前記バイアス電圧を一定に保つように構成される。
【００１６】
本発明の更に他の観点によるＰＬＬ周波数シンセサイザは、前記分周比設定信号を所定の周期でサンプリングして前記スイッチング制御部に出力するサンプリング手段；をさらに有する。
【００１７】
この発明によれば、分数分周制御器が発生させる分周比設定信号が変化する周波数がＤＣ−ＤＣコンバータのスイッチング周波数より高い場合、サンプリング手段が分周比設定信号を時間的に間引いてからスイッチング制御部に出力する。これにより、スイッチング制御部が正常にスイッチング素子のスイッチング周波数を変化させることができ、スペクトラムの拡散を行うことができる。したがって、スプリアスを拡散できるので、ＤＣ−ＤＣコンバータのノイズを低減できる。
【００１８】
本発明の更に他の観点によるＰＬＬ周波数シンセサイザは、前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ；及び、前記ＤＣ−ＤＣコンバータの出力端子と接地端子との間に接続され、前記エラーアンプの出力に応じて抵抗値を変化させる可変抵抗手段；を前記ＤＣ−ＤＣコンバータがさらに有する。
【００１９】
この発明によれば、スイッチング制御部をバイアス電圧（ＤＣ−ＤＣ変換された電圧）に応じて間欠的に動作させるのではなく、連続して動作させることができる。これにより、スイッチング制御部の動作、停止により生ずるノイズの影響も無くすことができる。
【００２０】
本発明の更に他の観点によるＰＬＬ周波数シンセサイザは、前記一つの観点による発明のＰＬＬ周波数シンセサイザにおいて所定の周波数で出力信号を発生させる発振器；及び、前記分周比設定信号に基づいて第２の分周比を変化させ、前記第２の分周比で前記発振器の出力信号を分周して前記スイッチング素子に対する制御信号を前記スイッチング周波数で発生させる第２の可変分周器；を前記スイッチング制御部がさらに有し、前記制御信号に従って前記スイッチング素子がスイッチング動作を行うように構成される。
【００２１】
この発明によれば、発振器が発生させる出力信号を第２の可変分周器で分周してから出力するので、発振器の発振周波数（ＤＣ−ＤＣコンバータのスイッチング周波数）をループフィルタの帯域よりも高くすることが可能となる。したがって、さらにノイズを軽減することが可能となる。
【発明の効果】
【００２２】
本発明によれば、分数分周ＰＬＬ周波数シンセサイザの分周比設定信号を用いて、ＤＣ−ＤＣコンバータのスイッチング周波数を変化させ、スペクトラムを拡散させることにより、ＤＣ−ＤＣコンバータに発生するノイズを低減することができる。これにより、ＰＬＬ周波数シンセサイザＩＣにＤＣ−ＤＣコンバータを集積することができるので、広い周波数範囲で信号を生成できるとともに機器の小型化・低コスト化を実現できるＰＬＬ周波数シンセサイザを提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００２４】
《実施の形態１》
図１を用いて、本発明の実施の形態１におけるＰＬＬ周波数シンセサイザを説明する。図１は、実施の形態１のＰＬＬ周波数シンセサイザの構成を示すブロック図である。図１において、実施の形態１のＰＬＬ周波数シンセサイザは、基準信号発生器１、位相比較器２、チャージポンプ３、ループフィルタ４、ＶＣＯ５、可変分周器６、分数分周制御器７及びＤＣ−ＤＣコンバータ２０を有している。
【００２５】
基準信号発生器１は、基準周波数で基準信号を発生させる。位相比較器２は、基準信号発生器１の基準信号と比較信号との間の位相差を検出し、その位相差を表す誤差信号を発生させる。チャージポンプ３は、位相比較器２の誤差信号に応じて出力電流を制御する。ループフィルタ４は、チャージポンプ３の出力電流を平滑化して制御電圧に変換する。ＶＣＯ５は、ループフィルタ４の制御電圧とバイアス電圧との和に対応する周波数で出力信号を発生させる。分数分周制御器７は、所定の分数分周比に基づいて分周比を変化させ、その分周比を示す分周比設定信号を発生させる。可変分周器６は、分数分周制御器７の示す分周比でＶＣＯ５の出力信号を分周し比較信号に変換して、位相比較器２に出力する。
【００２６】
ＤＣ−ＤＣコンバータ２０は、スイッチング制御部２１、スイッチング素子２２、インダクタ２３、ダイオード２４、コンデンサ２５、エラーアンプ２６、基準電源２７及び抵抗２８を有している。スイッチング制御部２１は、分数分周制御器７の分周比設定信号（実施の形態１では下位ビット）に基づいて、スイッチング素子２２のスイッチング周波数を変化させる。インダクタ２３は、スイッチング素子２２と直列に接続されている。インダクタ２３は、スイッチング素子２２のオン期間に電源電圧を印加される。ダイオード２４は、スイッチング素子２２のオフ期間にインダクタ２３の両端に発生する起電力により導通する。コンデンサ２５及び抵抗２８は、ダイオード２４の出力電圧を平滑化してバイアス電圧に変換する。エラーアンプ２６は、バイアス電圧（ＤＣ−ＤＣ変換された電圧）と基準電源２７の基準電圧との差を検出する。スイッチング制御部２１は、エラーアンプ２６の出力に応じて、例えば動作を停止するなどして、スイッチング素子２２の時比率を調整する。それにより、前記バイアス電圧を一定に保つ。
【００２７】
実施の形態１のＰＬＬ周波数シンセサイザは、上記のように構成されることで、基準信号発生器１より発生される基準周波数信号を分数分周数倍した信号をＶＣＯ５より出力することができる。
【００２８】
次に、図２〜図４を用いて、実施の形態１のＰＬＬ周波数シンセサイザにおける分数分周制御器７の分周比設定信号について説明する。分周比設定信号の分周数設定値は、所定の周期（例えば基準信号の周期）毎に変化するものである。例えば、分数分周制御器７に高次のデルタシグマ変調器を用いた場合、分周比設定信号の分周数設定値は、外部より指示された所望の分数分周数の近傍で擬似ランダムに変化する。そして、前記所定の周期と比較して十分に長い時間で平均すると、所望の分数分周数になるものである。
【００２９】
図２は、分数分周制御器７に４次のデルタシグマ変調器を用い、分数分周数を１００.０１６に設定したときの分周数の変化を示した波形図である。図２において、縦軸は分周数、横軸は可変分周器６が出力したパルス数を示している。図２からわかるように、分周比設定信号の分周数設定値は、時系列に１００、１０１、９７、１０５、９５、１０２、１０２、９６・・・というように変化している。つまり、分周数は１００を中心に擬似ランダムに変化している。
【００３０】
図３は、図２の分周比設定信号の分周設定値の下位ビット（つまり、１００±αで動いている部分）の変化を示した波形図である。図３において、分周比設定信号の分周数設定値は、時系列に４、５、１、１、７、６、６、０、０、６・・・というように変化している。つまり、図３より、分周比設定信号の分周数設定値の、特に下位ビットが、時間的に擬似ランダムに変化していることがわかる。
【００３１】
図４は、図３に示した分周比設定信号の分周数設定値の下位ビットの値の変化を、十分長い時間分（図４では２の１７乗点分）取り出し、フーリエ変換したものである。図４において、スペクトラムはほぼ一様に分布しており、擬似ランダムに変化している。
【００３２】
次に、分周比設定信号を入力した時のＤＣ−ＤＣコンバータ２０の動作について、さらに詳しく説明する。まず、分数分周制御部７の分周比設定信号の下位ビットの値が、スイッチング制御部２１に入力される。スイッチング制御部２１は、例えば、スイッチング制御部２１に周波数の可変できる発振器を設けて、前記下位ビットの値に応じてスイッチング素子２２のスイッチング周波数を変化させる。このとき、スイッチング素子２２のスイッチング周波数は、図３に示すような擬似ランダムに変化する分数分周制御部７の分周比設定信号の下位ビットにより変化させられるので、ディザリングされる（故意に震わされる）ことになる。
【００３３】
スイッチング素子２２のオン期間、インダクタ２３には電源電圧が印加される。スイッチング素子２２のオフ期間、インダクタ２３のインダクタンスをＬ、電流をｉ、時間をｔとすると、インダクタ２３の両端には、Ｌ（ｄｉ／ｄｔ）なる起電力が生じる。つまり、スイッチング素子２２を瞬時にスイッチングすることで、電源電圧より高いパルス電圧が発生する。このとき、スイッチング素子２２のスイッチング周波数により、インダクタ２３に発生するパルス周波数のディザリングが行われるので、スペクトラムが拡散される。
上記のようにして発生した電源電圧より高いパルス電圧は、ダイオード２４により整流され、エラーアンプ２６により一定になるように調整され、コンデンサ２５及び抵抗２８で平滑されて、ＶＣＯ５に出力される。
【００３４】
実施の形態１のＰＬＬ周波数シンセサイザは、擬似ランダムな分数分周制御器７の分周比設定信号を用いて、ＤＣ−ＤＣコンバータ２０のスイッチング周波数をディザリングすることによって、スペクトラムを拡散することができ、鋭いピークを持ったノイズを拡散することができる。その結果、ＤＣ−ＤＣコンバータ２０のノイズを低減することができる。したがって、ＰＬＬ周波数シンセサイザＩＣにＤＣ−ＤＣコンバータの一部または全部を集積することが可能となるので、広い周波数範囲で信号を生成できるとともに機器の小型化、低コスト化を実現することができる。
【００３５】
《実施の形態２》
図５を用いて、本発明の実施の形態２におけるＰＬＬ周波数シンセサイザを説明する。図２は、実施の形態２のＰＬＬ周波数シンセサイザの構成を示すブロック図である。図５に示す実施の形態２のＰＬＬ周波数シンセサイザは、サンプリング手段８をさらに設けている点で、図１に示す実施の形態１のＰＬＬ周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
【００３６】
図５において、サンプリング手段８は、分数分周制御部７の分周比設定信号を所定の周期でサンプリングして、時間的に間引いてスイッチング制御部２１に出力する。
【００３７】
実施の形態２のＰＬＬ周波数シンセサイザは、分周分周制御器７が発生させる分周数比設定信号の変化がＤＣ−ＤＣコンバータの発振周波数より早い場合、サンプリング手段８が分周比設定信号をサンプリングして時間的に間引いてからスイッチング制御部２１に出力する。これにより、スイッチング制御部２１が正常にスイッチング素子２２のスイッチング周波数を変化させることができ、スペクトラムの拡散を行うことができる。したがって、スプリアスを拡散できるので、ＤＣ−ＤＣコンバータ２０のノイズを低減できる。
【００３８】
《実施の形態３》
図６を用いて、本発明の実施の形態３におけるＰＬＬ周波数シンセサイザを説明する。図６は、実施の形態３のＰＬＬ周波数シンセサイザの構成を示すブロック図である。図６に示す実施の形態３のＰＬＬ周波数シンセイサイザは、可変抵抗手段３１をさらに設け、エラーアンプ２６に代えてエラーアンプ２６ａを設けた点で、図１に示す実施の形態１のＰＬＬ周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
【００３９】
図６において、エラーアンプ２６ａは、バイアス電圧（ＤＣ−ＤＣ変換された電圧）と基準電源２７の基準電圧との差を検出する。可変抵抗手段３１は、ＤＣ−ＤＣコンバータ２０の出力端子と接地端子との間に接続されている。可変抵抗手段３１は、エラーアンプ２６ａの出力に応じて抵抗値を変化させることで、ＤＣ−ＤＣコンバータ２０の出力電圧を調整する。
【００４０】
実施の形態３のＰＬＬ周波数シンセサイザは、スイッチング制御部２１をバイアス電圧に応じて間欠的に動作させるではなく、連続して動作させることができる。これにより、スイッチング制御部２１の動作、停止により生ずるノイズの影響も無くすことができる。
【００４１】
《実施の形態４》
図７を用いて、本発明の実施の形態４におけるＰＬＬ周波数シンセサイザを説明する。図７は、実施の形態４のＰＬＬ周波数シンセサイザの構成を示すブロック図である。図７に示す実施の形態４のＤＣ−ＤＣコンバータは、スイッチング制御部２１に代わりスイッチング制御部２１ａを設けている点で、図１に示す実施の形態１のＰＬＬ周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
【００４２】
図７において、スイッチング制御部２１ａは、発振器４１及び可変分周器４２を有する。発振器４１は、所定の周波数で出力信号を発生させる。可変分周器４２は、分数分周制御器７の分周比設定信号に基づいて分周比を変化させ、その分周比で発振器４１の出力信号を分周してスイッチング素子２２に対する制御信号をスイッチング周波数で発生させる。
【００４３】
実施の形態３のＰＬＬ周波数シンセサイザは、発振器４１が発生させる出力信号を可変分周器４２で分周してから出力するので、発振器４１の発振周波数をループフィルタ４の帯域よりも高くすることが可能となる。これにより、さらにノイズを軽減することが可能となる。
【００４４】
尚、本発明の各実施の形態は、上記に挙げたものに限らず、これらの組み合わせでもよい。
【産業上の利用可能性】
【００４５】
本発明は、例えば、携帯電話機のような無線通信機器で使用されるＰＬＬ周波数シンセサイザに有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１のＰＬＬ周波数シンセサイザのブロック図
【図２】分数分周制御器の分周比設定信号の波形図
【図３】分数分周制御器の分周比設定信号の下位ビットの波形図
【図４】分数分周制御器の分周比設定信号の下位ビットのスペクトルを表す図
【図５】本発明の実施の形態２のＰＬＬ周波数シンセサイザのブロック図
【図６】本発明の実施の形態３のＰＬＬ周波数シンセサイザのブロック図
【図７】本発明の実施の形態４のＰＬＬ周波数シンセサイザのブロック図
【符号の説明】
【００４７】
１  基準信号発生器
２  位相比較器
３  チャージポンプ
４  ループフィルタ
５  ＶＣＯ
６、４１  可変分周器
７  分数分周制御器
８  サンプリング手段
２０  ＤＣ−ＤＣコンバータ
２１  スイッチング周波数生成部
２２  スイッチング素子
２３  インダクタ
２４  ダイオード
２５  コンデンサ
２６  エラーアンプ
２７  基準電源
２８  抵抗
３１  可変抵抗手段
【図１】
2006217509.tif 000003
【図２】
2006217509.tif 000004
【図３】
2006217509.tif 000005
【図４】
2006217509.tif 000006
【図５】
2006217509.tif 000007
【図６】
2006217509.tif 000008
【図７】
2006217509.tif 000009