(57)【要約】      （修正有）【課題】ＯＮＯ浸透現象を防止することが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】フラッシュメモリ素子の製造方法は、半導体基板１０上にトンネリング酸化膜１１とフローティングゲート１２を形成する段階と、前記フローティングゲート１２上に第１窒化膜１３ａ、第１酸化膜１３ｂ、第２窒化膜１３ｃ、第２酸化膜１３ｄ、第３窒化膜１３ｅを積層してゲート間絶縁膜１３を形成する段階と、前記ゲート間絶縁膜１３の上にコントロールゲート１６を形成する段階とを含んでなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネリング酸化膜とフローティングゲートを形成する段階と、
前記フローティングゲート上に第１窒化膜、第１酸化膜、第２窒化膜、第２酸化膜、第３窒化膜を積層してゲート間絶縁膜を形成する段階と、
前記ゲート間絶縁膜上にコントロールゲートを形成する段階とを含んでなるフラッシュメモリ素子の製造方法。
【請求項２】
前記ゲート間絶縁膜を形成する前に、前記フローティングゲート上に発生した自然酸化膜を除去する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１窒化膜と前記第３窒化膜は１０Å〜１５Åの厚さにすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第１酸化膜は前記第１窒化膜の表面を酸化させて形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第１酸化膜は前記第１窒化膜上にＬＰＣＶＤ法で酸化膜を蒸着して形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ゲート間絶縁膜の物理的な厚さは１８０Åより小さくなるようにし、前記ゲート間絶縁膜の電気的な厚さは１５０Åより小さくなるようにすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記第２窒化膜上の前記第２酸化膜の厚さを前記第２窒化膜下の前記第１酸化膜の厚さより厚くすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記第１酸化膜：前記第２窒化膜：前記第２酸化膜の厚さは１：１：１．２５〜１：２：２．３の比率にすることを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第１酸化膜を３０Å〜４５Åの厚さにし、前記第２窒化膜を４０Å〜６０Åの厚さにし、前記第２酸化膜を５０Å〜７０Åの厚さにすることを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、フローティングゲートとコントロールゲートとの間に形成されるゲート間絶縁膜の厚さを均一にするためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子において、フローティングゲートとコントロールゲートとの間に形成されるゲート間絶縁膜としてＯＮＯ（ＳｉＯ２−Ｓｉ３Ｈ４−ＳｉＯ２）膜を使用する場合、以後にゲート側壁にスペーサ酸化膜を形成するとき、ＳｉＯ２膜内の酸素拡散によりフローティングゲートとコントロールゲートのポリシリコン膜が酸化することにより、ＯＮＯ膜の厚さが蒸着厚さに対し１５〜３０％以上増加する「ＯＮＯ浸透(penetration)」現象が発生する。
【０００３】
このようなＯＮＯ膜の厚さ増加は、ゲートのＣＤによって偏差を示すので、メモリセルのゲートが正確に同一のＣＤを持たない場合、それぞれのセルは相異なる厚さのＯＮＯ膜を持つ。
【０００４】
ＳｉＯ２膜は、垂直方向の酸化が水平方向の酸化よりさらによく行われるため、同一のセル内部においてもＯＮＯ膜の厚さが不均一になる。したがって、セルの高さまたはセルの幅などセルの形状が少しずつ異なるように定義される場合、プログラム／消去サイクル(program/erase cycle)進行の際にお互い異なる動作速度を持つことになり、スロープログラムフェール(slow program fail)を引き起こしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的は、ＯＮＯ浸透現象を防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネリング酸化膜とフローティングゲートを形成する段階と、前記フローティングゲート上に第１窒化膜、第１酸化膜、第２窒化膜、第２酸化膜、第３窒化膜を積層してゲート間絶縁膜を形成する段階と、前記ゲート間絶縁膜上にコントロールゲートを形成する段階とを含んでなることを特徴とする。
【０００７】
好ましくは、前記ゲート間絶縁膜を形成する前に、前記フローティングゲート上に発生した自然酸化膜を除去する段階をさらに含むことを特徴とする。
【０００８】
好ましくは、前記第１窒化膜と前記第３窒化膜は１０Å〜１５Åの厚さにすることを特徴とする。
【０００９】
好ましくは、前記第１酸化膜は前記第１窒化膜の表面を酸化させて形成することを特徴とする。
【００１０】
好ましくは、前記第１酸化膜は前記第１窒化膜上にＬＰＣＶＤ法で酸化膜を蒸着して形成することを特徴とする。
【００１１】
好ましくは、前記ゲート間絶縁膜の物理的な厚さは１８０Åより小さくなるようにし、前記ゲート間絶縁膜の電気的な厚さは１５０Åより小さくなるようにすることを特徴とする。
【００１２】
好ましくは、前記第２窒化膜上の前記第２酸化膜の厚さを前記第２窒化膜下の前記第１酸化膜の厚さより厚くすることを特徴とする。
【００１３】
好ましくは、前記第１酸化膜：前記第２窒化膜：前記第２酸化膜の厚さは１：１：１．２５〜１：２：２．３の比率にすることを特徴とする。
【００１４】
好ましくは、前記第１酸化膜を３０〜４５Åの厚さにし、前記第２窒化膜を４０〜６０Åにし、前記第２酸化膜を５０〜７０Åの厚さにすることを特徴とする。
【発明の効果】
【００１５】
本発明は、ゲート間絶縁膜をＮＯＮＯＮ構造（第１窒化膜、第１酸化膜、第２窒化膜、第２酸化膜、第３窒化膜を積層した構造）で形成してポリシリコンと酸化膜との界面を除去することにより、後続の酸化工程によるゲート間絶縁膜の厚さ増加現象を根本的に封鎖することができる。
【００１６】
したがって、セルの形状に関係なくゲート間絶縁膜の厚さを均一に保つことができるので、セル間の動作速度を均一にすることができ、スロープログラムフェール率(slow program fail rate)を最小化させることができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に発明の範疇をより完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１８】
図１（ａ）および図１（ｂ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図で、スタック型ゲート構造を持つフラッシュメモリ素子を例として示した。
【００１９】
図１（ａ）に示すように、半導体基板１０上にトンネリング酸化膜１１を形成し、フローティングゲート用ポリシリコン膜１２を形成する。
【００２０】
希釈されたＨＦおよびＳＣ−１溶液を用いた前処理洗浄工程により、前記フローティングゲート用ポリシリコン膜１２に発生した自然酸化膜を除去した後、前記フローティングゲート用ポリシリコン膜１２上に第１窒化膜１３ａ、第１酸化膜１３ｂ、第２窒化膜１３ｃ、第２酸化膜１３ｄ、第３窒化膜１３ｅを積層してＮＯＮＯＮ(Nitride-Oxide-Nitride-Oxide-Nitride)構造のゲート間絶縁膜１３を形成する。
【００２１】
ここで、前記第１窒化膜１３ａ、第２窒化膜１３ｃおよび第３窒化膜１３ｅはＳｉ３Ｎ４膜で形成し、前記第１酸化膜１３ｂおよび第２酸化膜１３ｄはＳｉＯ２膜で形成する。
【００２２】
前記第１窒化膜１３ａおよび第３窒化膜１３ｅは、ポリシリコンと酸化膜との界面を除去して後続の酸化工程で酸素が浸透しても、ゲート間絶縁膜１３の厚さが増加しなくする役割をするものである。第１、第３窒化膜１３ａ、１３ｅの最終厚さは１０Å〜１５Åとする。
【００２３】
前記第１酸化膜１３ｂは、ＬＰＣＶＤ(Low Power Chemical Vapor Deposition)法で蒸着して形成し、あるいは前記第１窒化膜１３ａの表面の一部を酸化させて形成する。
【００２４】
前記第１酸化膜１３ｂをＬＰＣＶＤ法で形成する場合には、前記第１窒化膜１３ａを１０Å〜１５Åの厚さにすればよいが、前記第１酸化膜１３ｂを第１窒化膜１３ａの表面を酸化させて形成する場合には、前記第１窒化膜１３ａを３０Å〜６０Åの厚さにした後、その表面の一部を酸化させて第１酸化膜１３ｂを形成し、第１酸化膜１３ｂの形成後に残留する第１窒化膜１３ａの厚さが１０Å〜１５Åに維持できるようにする。
【００２５】
第２酸化膜１３ｄは前記第１酸化膜１３ｂより厚くするが、前記第１酸化膜１３ｂ、第２窒化膜１３ｃ、第２酸化膜１３ｄの厚さは１：１：１．２５〜１：２：２．３の比率を持つようにする。
【００２６】
前記第１酸化膜１３ｂは３０Å〜４５Åの厚さにし、第２窒化膜１３ｃは４０Å〜６０Åの厚さにし、第２酸化膜１３ｄは５０Å〜７０Åの厚さにすることが好ましい。
【００２７】
一方、前記ゲート間絶縁膜１３の物理的な厚さは１８０Åより小さくなければならず、前記ゲート間絶縁膜１３の電気的な厚さは１５０Åより小さくなければならない。
【００２８】
前記ゲート間絶縁膜１３を形成する時間が２時間以内となるよう、第１窒化膜１３ａ、第１酸化膜１３ｂ、第２窒化膜１３ｃ、第２酸化膜１３ｄ、第３窒化膜１３ｅの形成工程をコントロールする。
【００２９】
次に、前記ゲート間絶縁膜１３上にコントロールゲート用ポリシリコン膜１４とＷＳｉｘ膜１５を順次形成する。
【００３０】
前記コントロールゲート用ポリシリコン膜１４とＷＳｉｘ膜１５との積層膜はコントロールゲート１６として用いられる。
【００３１】
前記ＷＳｉｘ膜１５上にハードマスク膜１７を形成し、図１（ｂ）に示すように、前記ハードマスク膜１７をマスクとして前記ＷＳｉ膜１５とコントロールゲート用ポリシリコン膜１４とゲート間絶縁膜１３とフローティングゲート用ポリシリコン膜１２とトンネリング酸化膜１１をエッチングしてスタック構造のゲートを形成する。
【００３２】
以後、図面には図示していないが、前記トンネリング酸化膜１１からＷＳｉｘ１５までの構造物の両側にゲート側壁酸化膜を形成する。
【００３３】
前記フローティングゲート用ポリシリコン膜１２、コントロールゲート用ポリシリコン膜１４と界面を共有するゲート間絶縁膜１３が窒化膜の成分なので、前記ゲート側壁酸化膜の形成の際に前記フローティングゲート用ポリシリコン膜１２とコントロールゲート用ポリシリコン膜１４の酸化が防止され、ゲート間絶縁膜１３の厚さは増加しない。
【００３４】
これにより、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。
【００３５】
前述した実施例ではスタック型ゲート構造について言及したが、自己整合型ＳＴＩ構造のゲートのように他の形態のゲートにも適用可能である。
【図面の簡単な説明】
【００３６】
【図１】（ａ）本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。（ｂ）本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【符号の説明】
【００３７】
１０    半導体基板
１１    トンネリング酸化膜
１２    フローティングゲート用ポリシリコン膜
１３    ゲート間絶縁膜
１３ａ    第１窒化膜
１３ｂ    第２窒化膜
１３ｃ    第３窒化膜
１３ｂ    第１酸化膜
１３ｄ    第２酸化膜
１４    コントロールゲート用ポリシリコン膜
１５    ＷＳｉｘ膜
１６    コントロールゲート
１７    ハードマスク膜
【図１】
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