(57)【要約】【課題】  ピエゾ抵抗型半導体装置において、ダイヤフラムの形成領域を増加させることなしに、検出感度の向上及び出力の直線性の向上を図る。【解決手段】  ダイヤフラム３と、ダイヤフラム３の外周に接続してダイヤフラム３を支持しダイヤフラム３よりも相対的に厚く形成された支持枠１と、ダイヤフラム３に垂直な方向の加速度や圧力を印加したことによるダイヤフラム３の変形により歪むことで発生する応力を検出するピエゾ抵抗型応力検出部４ａ，４ｂとを備えたピエゾ抵抗型半導体装置１０において、ピエゾ抵抗型応力検出部４ａに接する位置においてダイヤフラム３の少なくとも一部が除去されて溝９が形成されるようにする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ダイヤフラムと、前記ダイヤフラムの外周で前記ダイヤフラムを支持し該ダイヤフラムよりも相対的に厚く形成された支持枠と、前記ダイヤフラムに外力が印加したことによる前記ダイヤフラムの変形により歪むことで発生する応力を検出するピエゾ抵抗型応力検出部とを備えたピエゾ抵抗型半導体装置において、
少なくとも１つの前記ピエゾ抵抗型応力検出部において、当該ピエゾ抵抗型応力検出部に接する位置において前記ダイヤフラムの少なくとも一部が除去されていることを特徴とする、ピエゾ抵抗型半導体装置。
【請求項２】
前記ピエゾ抵抗型応力検出部を囲む溝が形成されていることにより、前記ダイヤフラムの少なくとも一部が除去されている、請求項１に記載のピエゾ抵抗型半導体装置。
【請求項３】
前記支持枠及び前記ダイヤフラムが半導体基板から構成されている、請求項１または２に記載のピエゾ抵抗型半導体装置。
【請求項４】
前記支持枠及び前記ダイヤフラムが半導体基板から構成され、前記ピエゾ抵抗型応力検出部は前記半導体基板に対する不純物の注入と拡散とによって形成され、前記少なくとも１つのピエゾ抵抗型応力検出部の全周を囲む溝が形成されることにより前記ダイヤフラムの少なくとも一部が除去されるとともに、前記溝は前記不純物の拡散深さと同等かそれより大きな深さを有する、請求項１に記載のピエゾ抵抗型半導体装置。
【請求項５】
前記溝が絶縁物で埋設されている、請求項２または４に記載のピエゾ抵抗型半導体装置。
【請求項６】
前記ダイヤフラムは、絶縁層と該絶縁層上に形成された単結晶半導体層とを有するＳＯＩ構造を有し、前記ピエゾ抵抗型応力検出部は前記単結晶半導体層に形成され、前記少なくとも１つのピエゾ抵抗型応力検出部に接する位置において前記単結晶半導体層の少なくとも一部が除去されている、請求項１に記載のピエゾ抵抗型半導体装置。
【請求項７】
前記少なくとも１つのピエゾ抵抗型応力検出部を全周を囲む溝が前記単結晶半導体層に形成されている、請求項６に記載のピエゾ抵抗型半導体装置。
【請求項８】
前記溝は対応するピエゾ抵抗型応力検出部の全周に設けられるとともに、前記溝の形成位置において前記単結晶半導体層が完全に除去されている、請求項６に記載のピエゾ抵抗型半導体装置。
【請求項９】
前記少なくとも一部が除去されている領域以外で前記ダイヤフラムはほぼ全面が同一の膜厚を有する、請求項１に記載のピエゾ抵抗型半導体装置。
【請求項１０】
前記単結晶半導体層の少なくとも一部が除去されている領域以外で前記ダイヤフラムはほぼ全面が同一の膜厚を有する、請求項６に記載のピエゾ抵抗型半導体装置。
【請求項１１】
半導体基板の一方の主面上に不純物を注入する工程と、
前記半導体基板に熱処理を行なって拡散層を形成する工程と、
前記拡散層を複数の領域に分割して各々を素子分離する工程と、
を有し、
前記領域の少なくとも１つをピエゾ抵抗型応力検出部とすることを特徴とする、ピエゾ抵抗型半導体装置の製造方法。
【請求項１２】
前記ピエゾ抵抗型応力検出部の形成領域に対応させて前記半導体基板の他方の主面から前記半導体基板に中空部を形成してダイヤフラムを形成する工程をさらに有する、請求項１１に記載のピエゾ抵抗型半導体装置の製造方法。
【請求項１３】
分割された前記複数の領域のうち前記ピエゾ抵抗型応力検出部とされなった領域の少なくとも１つを温度検知部とする、請求項１１または１２に記載のピエゾ抵抗型半導体装置の製造方法。
【請求項１４】
エッチングによって前記拡散層を前記複数の領域に分割する、請求項１１乃至１３のいずれか１項に記載のピエゾ抵抗型半導体装置の製造方法。
【請求項１５】
熱酸化によって前記拡散層を前記複数の領域に分割する、請求項１１乃至１３のいずれか１項に記載のピエゾ抵抗型半導体装置の製造方法。
【請求項１６】
前記半導体基板は、少なくとも、半導体層と絶縁層と単結晶半導体層とをこの順で積層した構成を有し、前記拡散層が前記単結晶半導体層に形成される、請求項１１乃至１３のいずれか１項に記載のピエゾ抵抗型半導体装置の製造方法。
【請求項１７】
前記絶縁層が露出するまで前記単結晶半導体層をエッチングすることによって前記拡散層が前記複数の領域に分割される、請求項１６に記載のピエゾ抵抗型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にピエゾ抵抗を配置して構成されたピエゾ抵抗型半導体装置に関し、特に、半導体基板におけるダイヤフラムの形成領域の面積を増大させることなく検出感度の向上が図られたピエゾ抵抗型半導体装置に関する。
【背景技術】
【０００２】
近年、各種の物理量を検出するためのセンサが半導体装置製造技術を応用して製作されるようになってきており、圧力センサや加速度センサなどの半導体装置についても、ピエゾ抵抗型半導体装置として、半導体装置製造技術に基づいて製作されるようになっている。ピエゾ抵抗型半導体装置は、自動車・家電・産業機器・計測機器・医療機器などの分野で広く使用されている。
【０００３】
図１１（ａ）は、この種のピエゾ抵抗型半導体装置の原理を示す上面図であり、図１１（ｂ）は図１１（ａ）の２点鎖線の位置での断面図である。ピエゾ抵抗型半導体装置では、例えばシリコンからなる半導体基板を使用し、半導体基板の一部の領域に半導体基板の裏面側から中空部２を設けてその領域では半導体基板の厚さが薄くなるようにしてダイヤフラム３を形成している。ダイヤフラム３のことは、メンブレンとも呼ぶ。図１１（ａ）では、ダイヤフラム３の領域は、一方向斜線からなるハッチングで示されている。半導体基板において中空部２の周囲に位置する、ダイヤフラム３よりも厚い領域は、ダイヤフラム３に対する支持枠１として機能する。ダイヤフラム３は、一般には、正方形あるいは長方形の平面形状を有する領域あるいは円形の領域として形成される。ダイヤフラム３は、半導体基板の一方の面と他方の面との間に圧力差が生じたり、ダイヤフラムに垂直な方向の加速度が加わったときに、その外力差に応じて微小な変形を示す領域であるが、この変形に伴う応力が発生する位置において、ダイヤフラム３を含む半導体基板の表面には、応力に応じて抵抗値が変化する拡散抵抗（ピエゾ抵抗）が形成されている。この拡散抵抗は、例えば、半導体基板に対する不純物のイオン打ち込みと引き続く拡散工程によって設けられるものであって、ピエゾ抵抗型応力検出部４を構成する。ピエゾ抵抗からなる応力検出部４は細長く設けられており、その長手方向の両端には不図示の配線パターンが接続しており、それによって、抵抗値を測定することができるようになっている。ピエゾ抵抗の形状に直線状のものに限定されるものではなく、Ｕ字型あるいはコの字型に設け、両端間の抵抗を計測できるようにしてもよい。
【０００４】
このセンサでは、応力検出部４における抵抗変化を検出することによって、ダイヤフラム３の両側の外力差を検出することができる。応力検出部４を含めてダイヤフラム３及び支持枠１の上面すなわち半導体基板の表面側の全面は、保護膜５で覆われている。
【０００５】
検出感度向上のため、一般には、略矩形のダイヤフラム３の対向する２辺に沿ってそれぞれ拡散抵抗を設けたり、略矩形のダイヤフラム３の各辺に沿ってそれぞれ拡散抵抗を設け、これらの拡散抵抗を電気的にブリッジ接続することが行われている。図示したものでは、ダイヤフラム３の１対の対向する２辺に沿って設けられる応力検出部４は、その長手方向が対応する辺の延長方向に平行であり、別の対の対向する２辺の近傍に配置される応力検出部４は、その長手方向が対応する辺の延長方向に直交しており、ダイヤフラム３内に収まっていてもよいし、図１１に示すように、ダイヤフラム３と支持枠１にまたがって配置されていてもよい。応力によっては応力検出部が全てダイヤフラムの外側にある場合もありうる。応力検出部４における応力感度特性は、ピエゾ抵抗における電流が流れる方向と応力の印加方向とによって変化するから、このようにダイヤフラム３内に配置した２対の応力検出部４をホイーストンブリッジ接続することによって、感度よく正確に外力を測定できるようになる。
【０００６】
このようなピエゾ抵抗型半導体装置は、温度の影響を受けやすいという問題点を有するものの簡単な温度補償回路を設けることでこの問題点は容易に解消でき、また、通常の半導体装置製造プロセスを用いて比較的容易に製造でき、また、現在の半導体微細加工技術を適応することで、高感度化、小型化、低コスト化を容易に達成できる、という利点を有する。
【０００７】
図１２は、従来のピエゾ抵抗型半導体装置の製造工程を順を追って示す断面図である。まず、（１）に示すように、シリコン半導体基板４１の表面に、フォトレジスト４３を塗布するとともに、応力検出部４の形成位置にあわせてフォトレジスト４３をパターニングする。次に、（２）に示すように、イオン注入法などにより、フォトレジスト４３の開口部に拡散層４２を形成する。拡散層４２は、ピエゾ抵抗（拡散抵抗）からなる応力検出部４をなるべき層である。その後、（３）に示すように、フォトレジスト４３を剥離した後、熱処理、層間絶縁膜、金属配線及びパッシベーション膜（保護膜）（いずれも図示せず）の形成およびパターニングを行なう。最後に、（４）に示すように、シリコン半導体基板４１裏面側よりパターニングおよびエッチングを行なって、中空部２を形成するとともに同時にダイヤフラム３が形成されるようにする。これによって、ピエゾ抵抗型半導体装置が得られる。
【０００８】
なお、ダイヤフラムを形成する際にシリコン半導体基板をエッチングするが、シリコンのエッチングには、ＫＯＨ（水酸化カリウム）やＴＭＡＨ（テトラメチルアンモニウムハイドライド）によるウエットエッチングや、フッ素・塩素系ガスによるドライエッチングなどが実用化されている。その際、ダイヤフラムの厚さを均一にするため、エッチストッパ層を設ける場合が一般的であり、エッチストッパ層があらかじめ設けられている基板が使用される。具体例として、高濃度ｐ型拡散層を埋め込んだシリコン基板や、絶縁層（通常はシリコン酸化膜）上に単結晶シリコン層の形成されたいわゆるＳＯＩ(Silicon On Insulator)基板が用いられている。
【０００９】
ピエゾ抵抗型半導体装置の検出感度を向上させる試みとして、特許文献１は、ダイヤフラムにＶ字状の掘り込みを形成してピエゾ抵抗型応力検出部に応力が集中する構造を開示している。図１３（ａ）は、特許文献１に開示された半導体装置を示す平面図であり、図１３（ｂ）は、図１３（ａ）に示す半導体装置の断面図であり、図１３（ｃ）は、外力が加わった状態での半導体装置の断面図である。ダイヤフラム３には４個の応力検出部４が設けられるとともに、応力検出部４に応力が集中するように、相互に平行な複数の溝６が、ダイヤフラム３の表面に形成されている。
【００１０】
特許文献２には、図１４（ａ）〜（ｄ）に示すように、ダイヤフラムにおいて相対的に膜厚が大きい厚膜領域８と相対的に膜厚が小さい薄膜領域７とを設け、厚膜領域８にピエゾ抵抗型応力検出部４を配置することにより、ピエゾ抵抗型応力検出部４に応力を集中させる構造を開示している。厚膜領域８における半導体基板の厚さは薄膜領域７での厚さよりも厚いものの、ダイヤフラムの周囲の支持枠の部分での半導体基板の厚さよりは十分に薄くなっている。この半導体装置は、ダイヤフラム上において応力検出部４直下および周辺近傍のシリコン層より、応力検出部４から離れた部分のシリコン層が薄くなっている。このような構造をとることで、（１）ダイヤフラム３に外力が加えられた際に応力検出部４に応力が集中しやすくなるため、微小な外力およびその変化を検知でき、（２）応力検出部４が電気的に絶縁されるため、基板表面付近での接合リークなどによる暗電流の影響がなく、感度の向上を図ることができる。
【００１１】
図１４（ａ）〜（ｄ）は、それぞれ、厚膜領域７の形状を異ならせた構成例に対応するものであってダイヤフラム部分のみを示している。ハッチングが付された部分が厚膜領域８であって、ハッチングのない部分が薄膜領域７である。図１４（ａ）に示したものでは、ダイヤフラムの中央部に略正方形状に厚膜領域８を形成し、さらに、この正方形状の厚膜領域８の各辺の中央部とダイヤフラムの外周の各辺の中央部とをそれぞれ厚膜領域８で接続したものである。図１４（ｂ）に示したものは、ダイヤフラムの外周の対向する辺の中央部同士を接続するように十字型に厚膜領域８を形成したものである。図１４（ｃ）に示したものは、ダイヤフラムの外周の１対の対向する辺の中央部同士を接続するように、一文字型に厚膜領域８を形成したものである。図１４（ｄ）に示したものは、ダイヤフラムの外周の１対の対向する辺の中央部からそれぞれダイヤフラムの中心に向かって厚膜領域８を形成したものである。
【特許文献１】特開平８−２４７８７４号公報
【特許文献２】特開２００２−７１４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１１（ａ），（ｂ）に示した標準的なピエゾ抵抗型半導体装置１０では、ダイヤフラム３の１辺の長さをｈ、ダイヤフラム３の厚さをａとしたとき、ダイヤフラム３に発生する最大応力は（ｈ／ａ）2に比例することが知られている。この式からは、最大応力を高めて検出感度を向上させるためには、ダイヤフラムの一辺の長さｈを大きくするか、あるいは厚さａを小さくすればよいことがわかる。半導体装置の小型化を図るためには、一辺の長さｈを大きくするわけにはいかず、したがって、ダイヤフラム３の形成領域を増加させることなしに半導体装置の検出感度の向上を図るためには、ダイヤフラム３の厚さａを薄くする必要がある。しかしダイヤフラム３の厚さａを薄くすると、ダイヤフラム３の機械的強度が低下する。
【００１３】
特許文献１や２に開示された半導体装置においても同様に、応力集中を促進するためにダイヤフラムの薄膜領域や溝の占める割合を大きくすれば、ダイヤフラム自体の強度が低下し、例えば過大な外力が加わったときにダイヤフラムがこの部分で破壊されてしまうおそれがある。また、これらの構造では、ピエゾ抵抗型応力検出部の相互間及びピエゾ抵抗型応力検出部とダイヤフラム、ダイヤフラムの厚膜領域は、電気的には、ＰＮ接合で分離されている。ピエゾ抵抗型応力検出部は高抵抗であり、微少とはいえＰＮ接合リークが発生することは、応力検出の精度を悪化させるおそれがある。素子分離等をきちんと行おうとすれば、応力検出部を素子分離するために、応力検出部を含む各素子部の形成の前後の工程において新たにマスクパターンや工程を追加しなければならない。このことは半導体装置を製造する上でコストの増加を招いてしまう。
【００１４】
そこで本発明の目的は、ダイヤフラムの形成領域を大きくすることなく、検出感度の向上を図ることができるとともに、リーク電流の影響を排して出力直線性が向上したピエゾ抵抗型半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明のピエゾ抵抗型半導体装置は、ダイヤフラムと、ダイヤフラムでダイヤフラムを支持しダイヤフラムよりも相対的に厚く形成された支持枠と、ダイヤフラムに外力が印加したことによるダイヤフラムの変形により歪むことで発生する応力を検出するピエゾ抵抗型応力検出部とを備えたピエゾ抵抗型半導体装置において、少なくとも１つのピエゾ抵抗型応力検出部において、そのピエゾ抵抗型応力検出部に接する位置においてダイヤフラムの少なくとも一部が除去されていることを特徴とする。
【００１６】
このように構成することにより、ダイヤフラム部での大幅な機械強度の低下をもたらすことなく、ピエゾ抵抗型応力検出部４に応力を集中させることができる。また、ピエゾ抵抗型応力検出部とダイヤフラムとの間の電気的な絶縁性や素子分離も改善することができる。その結果、ダイヤフラムの形成領域を増加させることなしに、検出感度と出力の直線性とを向上させることができる。
【００１７】
さらに本発明のピエゾ抵抗型半導体装置では、ダイヤフラムを、絶縁層（いわゆる埋め込み絶縁層）と絶縁層上の単結晶半導体層からなるＳＯＩ構造のものとし、ピエゾ抵抗型応力検出部の周辺において絶縁層を残して単結晶半導体層を全て除去することにより、ピエゾ抵抗型応力検出部とダイヤフラムとの電気的な絶縁性も改善する。また、ＳＯＩ基板の裏面からバルク層を除去し中空部を形成する際に埋め込み絶縁膜層をエッチストッパーとすることで、制御性良くダイヤフラム部の薄膜化が可能となる。
【００１８】
本発明のピエゾ抵抗型半導体装置の製造方法は、半導体基板の一方の主面上に不純物を注入する工程と、半導体基板に熱処理を行なって拡散層を形成する工程と、拡散層を複数の領域に分割して各々を素子分離する工程と、を有し、分割された領域の少なくとも１つをピエゾ抵抗型応力検出部とすることを特徴とする。
【発明の効果】
【００１９】
本発明は、ピエゾ抵抗型半導体装置において、ピエゾ抵抗型応力検出部の周辺部のみダイヤフラムの一部を除去することにより、ダイヤフラムの形成領域を増加させることなしに検出感度の向上及び出力の直線性の向上を図ることができる、という効果がある。
【００２０】
本発明の製造方法によれば、典型的には拡散抵抗からなるピエゾ抵抗型応力検出部を半導体基板上の他の領域から電気的に絶縁することができ、これによって半導体基板側へのリーク電流を低減できるため、半導体装置の感度を向上できるという効果がある。また、ピエゾ抵抗型応力検出部と温度検知部と同時に形成できるため、拡散層を複数の領域に分割して相互に電気的に絶縁するための工程を追加しても、全体として工程数は増加しない。これによって、製造コストを増加することなく半導体装置の感度向上を実現できる効果がある。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の好ましい実施の形態について、図面を参照する。なお、以下に述べる実施の形態は、それぞれ、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に限定する旨の記載がない限り、これらの形態に限られるものではない。
【００２２】
図１（ａ），（ｂ）は、それぞれ、本発明の第１の実施形態のピエゾ抵抗型半導体装置の一種であるピエゾ抵抗型圧力センサの上面図と断面図である。
【００２３】
図示されるピエゾ抵抗型圧力センサ１０は、例えばシリコンからなる半導体基板を使用するものであって、半導体基板の裏面側から中空部２を形成し、中空部２の上面の部分の半導体基板がダイヤフラム３となるようにしたものである。ダイヤフラム３は、長方形あるいは正方形の平面形状を有する。ダイヤフラム３を取り囲む部分（外周）は、中空部２とはなっていない分だけダイヤフラム３の領域よりも半導体基板が厚くなっており、ダイヤフラム３に対する支持枠１として構成されている。
【００２４】
半導体基板の表面には、ピエゾ抵抗（拡散抵抗）からなる応力検出部４ａ，４ｂが設けられている。応力検出部４ａは、ダイヤフラム３の図示左辺及び右辺にそれぞれ対応してそれらの辺の中央部でそれらの辺をまたぐとともに、その長手方向が、ダイヤフラム３の辺の延びる方向に対して直交する方向を向くように設けられている。応力検出部４ｂは、ダイヤフラム３の図示上辺及び下辺のほぼ中央部において、ダイヤフラム３の辺の近傍であって支持枠１内となる位置に、その長手方向が対応する辺の伸びる方向に対して平行になるように設けられている。これらの応力検出部４ａ，４ｂは、ダイヤフラム３の変形により歪むことで圧力を電気信号として検出するためのものであって、図示しない回路パターンによってホイーストンブリッジ接続されている。
【００２５】
さらにこのピエゾ抵抗型圧力センサでは、ダイヤフラム３内に位置する応力検出部４ａについて、その周辺部のダイヤフラム３の一部が除去されている。具体的には、ピエゾ抵抗からなる応力検出部４ａの外周に沿うようにして、その外周の全周において、ダイヤフラム３を溝状に除去している。したがって、各応力検出部４ａは、それぞれ、溝９によって完全に取り囲まれていることになる。除去された溝９の部分は、図においては、網点部として示されている。溝９の幅は、応力検出部４ａの幅（応力検出部の長手方向に直交する方向での長さ）と同程度のものとされている。溝９の形成位置を除き、ダイヤフラム３は実質的に同一の膜厚となっている。
【００２６】
このように応力検出部４ａの周囲において溝状にダイヤフラム（シリコン）を除去する、図１では素子が形成された表面側からシリコンを除去することにより、ダイヤフラム３に圧力が印加されてダイヤフラム３が変形した際に、応力検出部４ａに応力が集中する。その結果、溝状にダイヤフラムを除去することをしなかったものに比べ、応力検出感度が向上する。その一方で、ダイヤフラム３からは溝９の部分だけが除去されるので、ダイヤフラムの機械的強度は実質的には低下しない。
【００２７】
なお、半導体基板の上面には、支持枠１、ダイヤフラム３及び応力検出部４ａ，４ｂの全面を覆うように、例えばシリコン酸化膜やシリコン窒化膜などの保護膜５が形成されている。保護膜５は、溝９を設けた後に積層されるので、溝９の内部表面は保護膜５で被覆されるが、溝９の深さに対して保護膜５の厚みは充分薄いため溝構造は残り、応力検出部４ａへの応力集中が起こる。
【００２８】
後述するように応力検出部４は半導体基板への不純物のイオン注入と拡散とによって形成されているから、溝９の深さは、応力検出部４を形成するための不純物の拡散深さと同程度かそれ以上とすることによって、ピエゾ抵抗型応力検出部４とダイヤフラム３を構成するシリコン半導体層との間の横方向ＰＮ接合リークを抑制することができ、上述したピエゾ抵抗型応力検出部４への応力集中とあわせて、ダイヤフラム３の形成領域を増加させることなしにピエゾ抵抗型応力検出部４の検出感度と出力の直線性とを向上させることができる。結局、この実施形態では、ダイヤフラム３のうちの除去される部分（溝９の部分）の面積がダイヤフラム３全体の面積に比べて小さく、また、ダイヤフラム３の厚さは概ね全面同一厚であるため、強度低下を防ぎつつ、ダイヤフラムの形成領域を増加させることなしに、検出感度と出力の直線性とを向上させることができる。
【００２９】
図２（ａ）〜（ｃ）は、図１（ａ），（ｂ）に示す圧力センサの簡単な製造方法を順を追って示している。
【００３０】
図２（ａ）に示すように、まず、シリコンなどの半導体基板２０の表面に対し、パターニングしてイオン注入を行い、その後、熱処理を施すことにより、拡散抵抗（ピエゾ抵抗）としてピエゾ抵抗型応力検出部４を形成する。次に、図２（ｂ）に示すように、例えばドライエッチングによって、応力検出部４の周辺部のみ、応力検出部４の外周の全周に沿うようにして溝９を形成する。溝９は所定の深さを有するので、半導体基板の一部が除去されたことになる。その後、図２（ｃ）に示すように、半導体基板２０の裏面から異方性のウエットエッチングやＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）によって中空部２の位置のシリコンを除去して中空部２を形成し（これによってダイヤフラム３が形成され）、半導体基板の表面に層間絶縁膜やパッシベーション膜などの保護膜５と配線パターン（不図示）などを形成することで、図１（ａ），（ｂ）に示す構造に圧力センサを製作することができる。
【００３１】
本実施形態においては、応力検出部４ａ．４ｂとしても、直線状のピエゾ抵抗（拡散抵抗）の他に、Ｕ字型あるいはコの字型のピエゾ抵抗を用いることができる。Ｕ字型のピエゾ抵抗を用いる場合には、Ｕ字の湾曲の内側部分にも溝を形成するようにする。また、溝９は、応力検出部４ａの周囲の全部でなくて一部に形成されているものも、応力検出部４ａへの応力の集中を可能にするので、本発明の範疇に含まれる。また、２つある応力検出部４ａのうち、いずれか一方のみに溝９を設けるようにしてもよい。
【００３２】
次に、本発明の第２の実施形態について説明する。図３（ａ），（ｂ）は、それぞれ、本発明の第２の実施形態のピエゾ抵抗型半導体装置の一種であるピエゾ抵抗型圧力センサの上面図と断面図である。
【００３３】
第２の実施形態のピエゾ抵抗型圧力センサは、第１の実施形態と同様のものであるが、半導体基板としていわゆるＳＯＩ（絶縁物上の半導体：Semiconductor On Insulator）基板を用いてダイヤフラム３をＳＯＩ構造で構成するとともに、応力検出部４ｂもダイヤフラム３上に設け、応力検出部４ｂの周囲にも溝９を設けている点で相違する。具体的には、ＳＯＩ半導体基板として、厚いバルクのシリコン半導体層（バルク層）上に、埋め込み絶縁層１１と単結晶半導体層１２とがこの順で積層されたものを使用し、ＳＯＩ半導体基板の裏面側から埋め込み絶縁層１１が露出するまでバルク層を除去して中空部２を形成し、これによってダイヤフラム３が形成されるようにしている。単結晶半導体層１２は、典型的にはシリコン単結晶層から構成されている。したがって、ダイヤフラム３は、埋め込み絶縁層１１と単結晶半導体層１２からなるＳＯＩ構造のものとなっている。応力検出部４ｂは、ダイヤフラム３の図示上辺及び下辺のそれぞれ中央部に対応して、それらの辺に沿うようにしてダイヤフラム３上に設けられている。応力検出部４ｂの周囲の溝９の一部は、支持枠１の領域にまたがってもよい。溝９の深さは、単結晶半導体層１２の厚さよりも小さいので、溝９の底面にも単結晶半導体層１２が露出している。
【００３４】
このようなピエゾ抵抗型圧力センサにおいても、応力検出部４ａ，４ｂの周囲に溝９を設けたことにおり、応力検出部４ａ，４ｂに対する応力の集中が起こり、溝９を設けないものに比べて、応力の検出感度が向上した。ダイヤフラム３の強度の実質的な低下はなかった。なお、図示したものでは応力検出部４ｂの周囲の全周にわたって溝９が形成されているが、応力検出部４ｂへの応力の集中は、応力検出部４ｂの周囲の一部に溝９を形成した場合にも発生し、そのような場合も本発明の範疇に含まれる。さらには、応力検出部４ａ，４ｂのうちの少なくとも１つの周囲に溝９を形成した構成も、本発明の範疇に含まれる。
【００３５】
さらにこの圧力センサでは、ダイヤフラムとしてＳＯＩ構造のものを用いることで、ダイヤフラム３を安定して薄膜化することができ、さらに感度が向上した。なお、溝９の深さをピエゾ抵抗型応力検出部４ａ，４ｂの拡散深さと同等以上にすることで、応力検出部４ａ，４ｂと単結晶半導体層１２との横方向ＰＮ接合リークを抑制することができ、応力検出部への応力集中とあわせて、ダイヤフラム形成領域を増加させることなしに、圧力センサの検出感度と出力の直線性とを向上させることができた。結局、この実施形態でも、ダイヤフラム３のうちの除去される部分の面積がダイヤフラム３全体の面積に比べて小さく、また、ダイヤフラム３の厚さは、溝９の位置を除けば概ね全面同一厚であるため、強度低下を防ぎつつ、ダイヤフラムの形成領域を増加させることなしに、検出感度と出力の直線性とを向上させることができる。
【００３６】
図４（ａ）〜（ｃ）は、図３（ａ），（ｂ）に示す圧力センサの簡単な製造方法を順を追って示している。
【００３７】
まず、図４（ａ）に示すように、上述した層構成を有するＳＯＩ基板２１の表面の単結晶半導体層１２に対し、パターニングしてイオン注入を行い、その後、熱処理を施すことにより、ピエゾ抵抗型応力検出部４を形成する。次に、図４（ｂ）に示すように、例えばドライエッチングによって、応力検出部４ａ，４ｂの周辺部のみ、単結晶半導体層１２の一部を除去し、溝９を形成する。その後、図４（ｃ）に示すように、ＳＯＩ基板２１の裏面から異方性のウエットエッチングや反応性イオンエッチング（ＲＩＥ）によって、埋め込み絶縁層１１が露出するまでバルク層を除去し、中空部２を形成する。本実施形態では、埋め込み絶縁層１１をエッチストッパーとすることで、制御性よくダイヤフラム３の膜厚を制御しつつ、図３（ａ）、（ｂ）に示す構造を実現することができる。
【００３８】
次に、本発明の第３の実施形態について説明する。図５（ａ），（ｂ）は、それぞれ、本発明の第３の実施形態のピエゾ抵抗型半導体装置の一種であるピエゾ抵抗型圧力センサの上面図と断面図である。
【００３９】
第３の実施形態のピエゾ抵抗型圧力センサは、第２の実施形態と同様のものであるが、ピエゾ抵抗型応力検出部４ａ，４ｂの少なくとも１つにおいて、その応力検出部の周囲の溝９が、単結晶半導体層１２を完全に切り取って埋め込み絶縁層１１にまで到達している。埋め込み絶縁層１１に到達する溝９は、対応する応力検出部を完全に取り囲んでいる。このように構成することで、応力検出部の相互間、及び応力検出部と単結晶半導体層１２との間のＰＮ接合リークを抑制することができ、応力検出部への応力集中とあわせて、ダイヤフラムの形成領域を増加させることなしに、圧力センサの検出感度と出力の直線性とを向上させることができた。結局、この実施形態でも、ダイヤフラム３のうちの除去される部分の面積がダイヤフラム３全体の面積に比べて小さく、また、ダイヤフラム３の厚さは概ね全面同一厚であるため、強度低下を防ぎつつ、ダイヤフラムの形成領域を増加させることなしに、検出感度と出力の直線性とを向上させることができる。
【００４０】
以下、本実施形態のピエゾ抵抗型圧力センサと従来のピエゾ抵抗型圧力センサとの出力特性を対比した結果を説明する。ダイヤフラム３としては、一辺が１００μｍの正方形であるものを使用し、ダイヤフラム３上においてダイヤフラム３の各辺に近接してそれぞれ応力検出部を設けた。応力検出部の大きさは、１０μｍ×２０μｍとした。本実施形態に基づく圧力センサでは、応力検出部の周囲の全周において、幅５μｍの溝を形成し、溝の位置のシリコンを全て除去した。従来の圧力センサにおいては、溝を全く形成しなかった。印加圧力に対するそれらの出力特性を比較した結果を図６に示す。図中、四角印１４は、本実施形態に基づく圧力センサの出力特性を示しており、丸印１５は従来の圧力センサの出力特性を示している。図から明らかなように、本実施形態の圧力センサは、従来のものに比べて２倍の出力を示すとともに、出力の直線性も改善されている。
【００４１】
図７（ａ）〜（ｃ）は、図５（ａ），（ｂ）に示す圧力センサの簡単な製造方法を順を追って示している。
【００４２】
まず、図７（ａ）に示すように、上述した層構成を有するＳＯＩ基板２１の表面の単結晶半導体層１２に対し、パターニングしてイオン注入を行い、その後、熱処理を施すことにより、ピエゾ抵抗型応力検出部４を形成する。次に、図７（ｂ）に示すように、例えばドライエッチングによって、応力検出部４ａ，４ｂの周辺部のみ、単結晶半導体層１２の全部を除去し、埋め込み絶縁層１１に達する溝９を形成する。具体的には、応力検出部４ａ，４ｂの外周の全周に沿うように溝９を形成する。その後、図７（ｃ）に示すように、ＳＯＩ基板２１の裏面から異方性のウエットエッチングや反応性イオンエッチング（ＲＩＥ）によって、埋め込み絶縁層１１が露出するまでバルク層を除去し、中空部２を形成する。本実施形態では、埋め込み絶縁層１１をエッチストッパーとすることで、制御性よくダイヤフラム３の膜厚を制御しつつ、図５（ａ）、（ｂ）に示す構造を実現することができる。
【００４３】
以上説明したピエゾ抵抗型圧力センサにおいて、応力検出部の周囲に設けられる溝は、応力検出部相互間の素子分離あるいは応力検出部とその周囲の半導体層との素子分離にも使用できるものである。したがって、パターニングして応力検出部を形成する工程と応力検出部に整合させて溝を形成する工程とを両方とも実施して圧力センサを形成するのではなく、応力検出部となるべき拡散層を半導体基板の全面に形成した後、溝を形成することによって、溝に対して整合的に応力検出部を形成することができる。このような工程を採用することによって、応力検出部のみを形成するためのパターニングの工程が不要となるから、全体として、工程数の削減や工程時間の削減を図ることができる。以下、半導体基板の全面に拡散層を形成し、その後、溝を形成することによる圧力センサの製造方法について説明する。
【００４４】
図８は、図１（ａ），（ｂ）に示した圧力センサを製造する際の工程を順を追って示している。
【００４５】
まず、（１）に示すように、シリコン基板３１の表面にイオン注入法などにより拡散層３２を形成する。続いて、（２）に示すように、拡散層３２が形成されたシリコン基板３１の上面にフォトレジスト３３を塗布し、応力検出部を囲む溝の部分が開口部となるようにフォトレジスト３３のパターニングを行なう。次に、（３）に示すように、フォトレジスト３３の開口部よりエッチングを行なって、拡散層３２を複数の領域に分割する。これらの領域のうち、エッチングによる溝９に周囲を囲まれたものが、応力検出部４となる。その後、（４）に示すように、フォトレジスト３３を剥離した後、層間絶縁膜・金属配線・パッシベーション膜（いずれも図示せず）の形成およびパターニングを行ない、（５）に示すように、シリコン基板３１の裏面側よりパターニングおよびエッチングを行なって中空部２を形成する。これによって、ピエゾ抵抗型圧力センサが得られる。
【００４６】
図８に示す工程を用いて、具体的に圧力センサを作製した一例を以下に示す。直径１５０ｍｍ、厚さ６２５μｍ、比抵抗０．３〜０．５Ωｃｍのｎ型シリコン基板３１を用い、このシリコン半導体基板の表面からイオン注入を行なって拡散層３２を形成する。このイオン注入は、イオン種ＢＦ2、ドーズ量５×１０13ｃｍ-2、加速電圧６０ｋｅＶの条件下で行なった。続いて、シリコン基板３１の表面にフォトレジストを塗布し、パターニングを行なう。さらにフォトレジスト３３の開口部より、Ｃｌ2ガスを用いたシリコン基板３１の反応性イオンエッチングを行なった。このときのエッチング条件は、圧力０．９３Ｐａ（７．０ｍＴｏｒｒ）、Ｃｌ2の流量１８０ｃｃ／ｍｉｎ、アノード電流２１０ｍＡ、２．４５ＧＨｚのマイクロ波出力２０Ｗであり、シリコン基板を深さ３００ｎｍエッチングした。なお、本明細書において、流量は、０℃、０．１０１３ＭＰａであると換算した場合の値で表示している。この後、酸素プラズマによるドライ処理、および硫酸・過酸化水素の混合液によるウエット処理を行なって、シリコン基板３１からフォトレジスト２３を剥離した。続いてシリコン基板３１にＮ2雰囲気下で熱処理を行なって、イオン注入部の結晶性回復および不純物の活性化を図った。このときの条件は、温度１０００℃、時間３０ｍｉｎ、Ｎ2の流量１０Ｌ／ｍｉｎであった。これにより、表面濃度２×１０18ｃｍ-3、ｘj＝０．３μｍのｐ型ピエゾ抵抗部（応力検出部４）および抵抗型温度センサ部とを同時に形成した。このとき拡散層のシート抵抗はおよそ３ｋΩ／□となるため、ピエゾ抵抗としても温度センサとしても使用可能な濃度である。さらに各々の抵抗は電気的に絶縁されているため、それぞれ独立したデバイスとして使用できる。その後シリコン基板３１の表面側に、層間絶縁膜・金属配線・パッシベーション膜の形成およびパターニングを順次行なう。ここで層間絶縁膜は、常圧ＣＶＤ法により形成したシリコン酸化膜である。また金属配線はスパッタリング法によって形成したアルミニウムを用いた。パッシベーション膜はプラズマＣＶＤ法により形成したシリコン窒化膜である。さらにシリコン基板３１の裏面側にパターニングおよびシリコン基板のエッチングを施して、厚さ３．０μｍのシリコンダイヤフラムを形成した。この工程は、（ａ）機械研削によるシリコン基板の薄層化、（ｂ）シリコン基板エッチング時のマスク材となるシリコン酸化膜の形成およびパターニング、（ｃ）シリコン基板のエッチングによるダイヤフラム形成の３工程から成っている。ここで、（ａ）の工程では、シリコン基板裏面から厚さ２３３μｍまで研削を行ない、（ｂ）の工程では、プラズマＣＶＤ法でシリコン酸化膜２μｍを成膜した。（３）の工程でのエッチングは、Ｃ4Ｆ8によるプラズマデポジションとＳＦ6によるプラズマエッチングとを交互に行なうボッシュプロセスによるドライエッチングを適用した。このときシリコンとプラズマ酸化膜との選択比は１５０：１であったため、深さ２３０μｍのトレンチを形成すると、裏面のプラズマ酸化膜は厚さ０．５μｍが残った。以上の工程を経ることで、簡単なプロセスで製造コストを増加させることなく、高感度なピエゾ抵抗型圧力センサを得ることができた。
【００４７】
前述したように、温度の影響を受けやすいピエゾ抵抗型圧力センサは、温度補償回路を併設している場合が多いが、ここで示した製造プロセスでは、ピエゾ抵抗型圧力センサと抵抗型温度センサとを同一基板上に形成できるため、比較的簡単な工程を追加することで、温度補償機能を備えた圧力センサシステムを作製することが可能である。
【００４８】
図９は、図１（ａ），（ｂ）に示した圧力センサを製造する際の別の製造プロセスを順を追って示している。
【００４９】
この製造プロセスは、図８に示したものと同様のものであるが、フォトレジストでパターニングしたシリコン窒化膜３５をマスクとして熱酸化膜を形成することで、ピエゾ抵抗部（応力検出部）を素子分離するようにしている点で相違する。まず、（１）に示すように、シリコン基板３１の表面にイオン注入法などにより拡散層３２を形成し、（２）に示すように、シリコン窒化膜３５の成膜およびパターニングを行なう。次に、（３）に示すように、シリコン窒化膜３５の開口部より熱酸化を行なって、シリコン酸化膜３６により各々が電気的に絶縁された複数の領域に拡散層３２を分割する。分割された領域が応力検出部４となる。その後、（４）に示すように、シリコン窒化膜３５を剥離し、層間絶縁膜・金属配線・パッシベーション膜（いずれも図示せず）の形成およびパターニングを行ない、（５）に示すように、シリコン基板３１の裏面側よりパターニングおよびエッチングを行なって、シリコン基板３１上にダイヤフラムを形成し、ピエゾ抵抗型圧力センサが得られる。
【００５０】
図９に示す工程を用いて、図８に示した場合とほぼ同様の条件で、ピエゾ抵抗型圧力センサを作製することができる。上述したようにピエゾ抵抗部をシリコン基板から絶縁する方法として熱酸化を適用しているが、ここでの熱酸化条件は、例えば、温度１０００℃、時間１２０ｍｉｎ、Ｈ2の流量９Ｌ／ｍｉｎ、Ｏ2の流量６Ｌ／ｍｉｎのウエット酸化であった。
【００５１】
このような製造プロセスを経ることで、ダイヤフラムの厚さが局所的に大きく変化することがないことから、過大な圧力がかかっても破断することのない充分な強度を保持しつつ、リークなどの影響がない高感度の圧力センサを得ることができる。また熱酸化を行なうことでイオン注入部の結晶性回復および不純物の活性化が実現できることから、その後にあらためて熱処理を行なう必要がなく、工程簡略化による工期短縮と低コスト化を図ることができる効果がある。なおここで挙げた熱酸化条件などの数値は、いずれもここに示す具体値のみに限定されず、目的に応じて自由に選択することが可能である。
【００５２】
図１０は、ＳＯＩ基板を用いる、図５（ａ），（ｂ）に示した圧力センサを製造する際の製造プロセスを順を追って示している。
【００５３】
バルクのシリコン層上に埋め込み絶縁層３８と単結晶シリコン層３９とが設けられたＳＯＩ基板３７を使用し、まず、（１）に示すように、単結晶シリコン層３９の表面にイオン注入法などにより拡散層３２を形成し、（２）に示すように、拡散層３２が形成された単結晶シリコン層３９上にフォトレジスト３３を塗布してパターニングし、（３）に示すように、フォトレジスト３３の開口部よりエッチングを行なって、溝９を形成し、拡散層３２を複数の領域に分割する。その際、エッチングによる溝９が、埋め込み絶縁層３８にまで達するようにする。その後、（４）に示すように、フォトレジスト３３を剥離し、層間絶縁膜・金属配線・パッシベーション膜（いずれも図示せず）の形成およびパターニングを行ない、（５）に示すように、ＳＯＩ基板３７の裏面側へパターニングを行ない、埋め込み絶縁層３８に達するまでエッチングを行なって、ＳＯＩ基板３７上にダイヤフラムを形成して、ピエゾ抵抗型圧力センサを得る。
【００５４】
図１０に示す工程を用いて、図８に示した場合とほぼ同様の条件で、ピエゾ抵抗型圧力センサを作製することができる。図８に示した場合との相違点は、ＳＯＩ基板３７を用いたことである。ここでは、厚さ６２５μｍ、比抵抗１〜４Ωｃｍのバルク層としてのｎ型シリコン基板上に、埋め込み絶縁層３８として厚さ４００ｎｍのシリコン酸化膜が、単結晶シリコン層３９として厚さ３μｍ、比抵抗０．３〜０．５Ωｃｍのｎ型シリコン層がそれぞれ形成されたＳＯＩ基板３７を用いた。このため、上述したボッシュプロセスによるシリコンのドライエッチングを行なうと、シリコン酸化膜によりエッチングの進行が停止するので、ｎ型シリコン層とシリコン酸化膜とを有する厚さ３．４μｍの均一なダイヤフラムを形成できた。これによりピエゾ抵抗部（応力検出部）はシリコン基板から完全に絶縁され、ダイヤフラムの厚さが局所的に大きく変化することがないことから、過大な圧力がかかっても破断することのない充分な強度を保持しつつ、リークなどの影響がない高感度の圧力センサを、簡単なプロセスにより得ることができる。また埋め込み絶縁層をダイヤフラム形成時のエッチングストッパとして用いることで、均一な厚さのダイヤフラムを精度よく形成できる効果がある。なおここで挙げたＳＯＩ基板の仕様などの数値は、いずれもここに示す具体値のみに限定されず、目的に応じて自由に選択することが可能である。
【００５５】
次に、本発明の第４の実施形態について説明する。図１５（ａ），（ｂ）は、それぞれ、本発明の第４の実施形態のピエゾ抵抗型半導体装置の一種であるピエゾ抵抗型圧力センサの上面図と断面図である。
【００５６】
第４の実施形態のピエゾ抵抗型圧力センサは、第３の実施形態と同様のものであるが、ピエゾ抵抗型応力検出部４ａ，４ｂの少なくとも１つにおいて、その応力検出部の周囲の溝９が、単結晶半導体層１２を完全に切り取って埋め込み絶縁層１１にまで到達している。埋め込み絶縁層１１に到達する溝９は、対応する応力検出部を完全に取り囲んでいる。このように構成することで、応力検出部の相互間、及び応力検出部と単結晶半導体層１２との間のＰＮ接合リークを抑制することができ、応力検出部への応力集中とあわせて、ダイヤフラムの形成領域を増加させることなしに、圧力センサの検出感度と出力の直線性とを向上させることができた。また、少なくとも１つのピエゾ抵抗型応力検出部４ａを最も応力の集中するダイヤフラム３と支持枠１の境界付近をまたぐ位置に配置することで、さらに感度を向上することができた。結局、この実施形態でも、ダイヤフラム３のうちの除去される部分の面積がダイヤフラム３全体の面積に比べて小さく、また、ダイヤフラム３の厚さは概ね全面同一厚であるため、強度低下を防ぎつつ、ダイヤフラムの形成領域を増加させることなしに、検出感度と出力の直線性とを向上させることができる。
【００５７】
次に、本発明の第５の実施形態について説明する。図１６（ａ），（ｂ）は、それぞれ、本発明の第５の実施形態のピエゾ抵抗型半導体装置の一種であるピエゾ抵抗型加速度センサの上面図と断面図である。ピエゾ抵抗型加速度センサ５２は中空部２を有する半導体基板で形成された支持枠１と、中空部２の上面に形成され、外力の印加により変形する半導体のダイヤフラム３の変形により歪むことで応力を電気信号として検出するピエゾ抵抗型応力検出部４と、ダイヤフラムの変形を促進するための錘５３を備えている。錘５３は、上面からみた形状が略矩形であり、矩形の各辺の中央付近でダイヤフラム３を介して支持枠４に接続している構成となっている。すなわち、錘５３は、支持枠１に対し、４点で支持されており、それ以外の場所では、錘５３は支持枠１に対して分離している。このピエゾ抵抗型加速度センサでは、加速度が加わることによって錘５３には錘の質量と加速度の大きさとの積に等しい外力が加わることとなるので、この外力によってダイヤフラム３が変形して発生する応力を検出することによって、加速度センサに加わった加速度を求めることができる。
【００５８】
このピエゾ抵抗型加速度センサ３２において、少なくとも１つのピエゾ抵抗型応力検出部４の周辺部のみダイヤフラム３の一部９を除去した。こうすることで応力集中がおこり周辺部を除去しないものに比べて感度が上がった。強度の低下はなかった。ダイヤフラム３の一部９を除去する深さをピエゾ抵抗型応力検出部４の拡散深さと同等以上にすることで、ピエゾ抵抗型応力検出部４とダイヤフラム３の横方向ＰＮ接合リークを抑制することができ、ピエゾ抵抗型応力検出部４への応力集中とあわせて、ピエゾ抵抗型加速度センサの形成領域を増加させることなしに検出感度と出力の線形性を向上させることができた。ダイヤフラム３の一部９を除去する面積がダイヤフラム３の面積に比べて小さく、ダイヤフラム３の厚さは概ね全面同一厚膜であるため、強度低下を防ぎつつピエゾ抵抗型加速度センサの形成領域を増加させることなしに検出感度と出力の線形性を向上させることができた。
【００５９】
図８〜図１０に示した製造プロセスは、例えば、自動車・家電・産業機器・計測機器・医療機器などの分野で使用されるピエゾ抵抗型半導体装置の製造に適したものである。
【図面の簡単な説明】
【００６０】
【図１】（ａ），（ｂ）は、それぞれ、本発明の第１の実施形態のピエゾ抵抗型圧力センサの上面図及び断面図である。
【図２】（ａ）〜（ｃ）は、図１（ａ），（ｂ）に示したピエゾ抵抗型圧力センサの製造工程を順を追って示す断面図である。
【図３】（ａ），（ｂ）は、それぞれ、本発明の第３の実施形態のピエゾ抵抗型圧力センサの上面図及び断面図である。
【図４】（ａ）〜（ｃ）は、図２（ａ），（ｂ）に示したピエゾ抵抗型圧力センサの製造工程を順を追って示す断面図である。
【図５】（ａ），（ｂ）は、それぞれ、本発明の第３の実施形態のピエゾ抵抗型圧力センサの上面図及び断面図である。
【図６】ピエゾ抵抗型圧力センサの出力特性を示すグラフである。
【図７】（ａ）〜（ｃ）は、図４（ａ），（ｂ）に示したピエゾ抵抗型圧力センサの製造工程を順を追って示す断面図である。
【図８】ピエゾ抵抗型圧力センサの製造工程の一例を順を追って示す断面図である。
【図９】ピエゾ抵抗型圧力センサの製造工程の別の例を順を追って示す断面図である。
【図１０】ピエゾ抵抗型圧力センサの製造工程のさらに別の例を順を追って示す断面図である。
【図１１】（ａ），（ｂ）は、それぞれ、従来のピエゾ抵抗型圧力センサの上面図と断面図である。
【図１２】従来のピエゾ抵抗型圧力センサの製造工程を順を追って示す断面図である。
【図１３】（ａ）〜（ｃ）は、特開平８−２４７８７４号公報に開示されたピエゾ抵抗型圧力センサを説明する図である。
【図１４】（ａ）〜（ｄ）は、いずれも、特開２００２−７１４９２号公報に開示されたピエゾ抵抗型圧力センサの上面図である。
【図１５】（ａ），（ｂ）は、それぞれ、本発明の第４の実施形態のピエゾ抵抗型圧力センサの上面図及び断面図である。
【図１６】（ａ），（ｂ）は、それぞれ、本発明の第４の実施形態のピエゾ抵抗型加速度センサの上面図及び断面図である。
【符号の説明】
【００６１】
１    支持枠
２    中空部
３    ダイヤフラム
４    ピエゾ抵抗型応力検出部
５    保護膜
６，９    溝
７    薄膜領域
８    厚膜領域
１０    ピエゾ抵抗型圧力センサ
１１，３８    埋め込み絶縁層
１２，３９    単結晶半導体層
２０    半導体基板
２１，３７    ＳＯＩ基板
２３，３３    フォトレジスト
３１    シリコン基板
５２    加速度センサ
５３    錘
【図１】
2006030159.tif 000003
【図２】
2006030159.tif 000004
【図３】
2006030159.tif 000005
【図４】
2006030159.tif 000006
【図５】
2006030159.tif 000007
【図６】
2006030159.tif 000008
【図７】
2006030159.tif 000009
【図８】
2006030159.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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