(57)【要約】【課題】半導体集積装置の静電サージ耐性を向上させる。【解決手段】半導体集積装置が非活性状態では、信号線Ｌｓ５とＰＭＯＳ７１のゲートとがＤ−ＮＭＯＳ７３で短絡されると共に、信号線Ｌｓ５とＮＭＯＳ７２のゲートとがＤ−ＮＭＯＳ７４で短絡され、ＰＭＯＳ７１及びＮＭＯＳ７２のゲート酸化膜に、高電圧が印加されなくなる。よって、それらのゲート酸化膜を確実に保護することができる。また、半導体集積装置が基板に装着されて電源電圧の供給を受けられる活性状態となり、静電破壊が発生し難い状態になってからは、Ｄ−ＮＭＯＳ７３，７４が絶縁素子となり、ＰＭＯＳ７１及びＮＭＯＳ７２のゲートが信号線Ｌｓ５から遮断されるので、通常のデバイス機能に悪影響を及ぼすことない。即ち、静電破壊耐性に優れた入出力用の保護回路を実現できる。【選択図】図１
2006186399.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子に接続される信号線と、
前記信号線と、第１の電位が与えられる第１の電位供給線と、第２の電位が与えられる第２の電位供給線とに接続される出力回路と、
前記信号線と、第３の電位が与えられる第３の電位供給線と、第４の電位が与えられる第４の電位供給線とに接続される入力回路と、
前記第１の電位供給線と前記第３の電位供給線との間に接続され、電源供給前は該第１の電位供給線と該第３の電位供給線とを電気的に接続する第１の保護手段と、
を備えたことを特徴とする静電破壊防止回路。
【請求項２】
請求項１に記載の静電破壊防止回路において、
前記第１の保護手段は、電源供給後は前記第１の電位供給線と前記第３の電位供給線とを遮断することを特徴とする静電破壊防止回路。
【請求項３】
請求項１又は請求項２に記載の静電破壊防止回路において、
前記出力回路は、
前記信号線に接続される第１の電極と、前記第１の電位供給線に接続される第２の電極と、内部信号線に接続される制御電極とからなる出力トランジスタと、
前記信号線と前記出力トランジスタの前記制御電極との間に接続され、電源供給前は該出力トランジスタの前記第１の電極と該出力トランジスタの該制御電極とを電気的に接続する第２の保護手投と、
をさらに備えたことを特徴とする静電破壊防止回路。
【請求項４】
請求項３に記載の静電破壊防止回路において、
前記第２の保護手段は、電源供給後は前記出力トランジスタの前記第１の電極と該出力トランジスタの前記制御電極とを遮断することを特徴とする静電破壊防止回路。
【請求項５】
請求項１乃至請求項４に記載の静電破壊防止回路において、
前記第１の保護手段は、
前記第１の電位供給線に接続される第１の電極、前記第２の電位供給線に接続される第２の電極、及び該第２の電位供給線に接続される制御電極とからなる第１の保護トランジスタと、
前記第１の保護トランジスタの前記制御電極と前記第１の電位供給線との間に接続され、電源供給前は該第１の保護トランジスタの該制御電極と該第１の電位供給線とを電気的に接続する第３の保護手段と、
をさらに備えていることを特徴とする静電破壊防止回路。
【請求項６】
請求項５に記載の静電破壊防止回路において、
前記第３の保護手段は、電源供給後は前記第１の保護トランジスタの前記制御電極と前記第１の電源供給線とを遮断することを特徴とする静電破壊防止回路。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載の静電破壊防止回路において、
前記入力手段は、
前記信号線に接続される制御電極と、前記第３の電位供給線に接続される第１の電極と、前記第４の電位供給線に接続される第２の電極とからなる人力トランジスタと、
前記信号線と前記第３の電位供給線との間に接続され、電源供給前は前記入力トランジスタの前記制御電極と該入力トランジスタの前記第１の電極とを電気的に接続する第１の保護手段と、
をさらに備えたことを特徴とする静電破壊防止回路。
【請求項８】
請求項７に記載の静電破壊防止回路において、
前記第４の保護手段は、電源供給後は前記入力トランジスタの前記制御電極と該入力トランジスタの前記第１の電極とを遮断することを特徴とする静電破壊防止回路。
【請求項９】
請求項１乃至請求項８のいずれか１つに記載の静電破壊防止回路において、
前記信号線に接続される第１の電極、前記第１の電位供給線に接続される第２の電極、及び該第１の電位供給線に接続される制御電極とからなる第２の保護トランジスタと、
前記信号線と前記第２の保護トランジスタの前記制御電極との間に接続され、電源供給前は該第２の保護トランジスタの該制御電極と該第２の保護トランジスタの前記第１の電極とを電気的に接続する第５の保護手段と、
をさらに備えたことを特徴とする静電破壊防止回路。
【請求項１０】
請求項９に記載の静電破壊防止回路において、
前記第５の保護手段は、電源供給後は前記第２の保護トランジスタの前記制御電極と該第２の保護トランジスタの前記第１の電極とを遮断することを特徴とする静電破壊防止回路。
【請求項１１】
請求項ｌ乃至請求項１０のいずれか１つに記載の静電破壊防止回路において、
前記第１の保護手段は、ディプレッション型のＮ型ＭＯＳトランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１２】
請求項１乃至請求項１０のいずれか１つに記載の静電破壊防止回路において、
前記第１の保護手段は、Ｎチャネル型のジャンクション電界効果トランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１３】
請求項３乃至請求項１２のいずれか１つに記載の静電破壊防止回路において、
前記第２の保護手段は、ディプレツション型のＮ型ＭＯＳトランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１４】
請求項３乃至請求項１２のいずれか１つに記載の静電破壊防止回路において、
前記第２の保護手段は、Ｎチャネル型のジャンクション電界効果トランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１５】
請求項５乃至請求項１４のいずれか１つに記載の静電破壊防止回路において、
前記第３の保護手段は、ディプレッション型のＮ型ＭＯＳトランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１６】
請求項５乃至請求項１４のいずれか１つに記載の静電破壊防止回路おいて、
前記第３の保護手段は、Ｎチャネル型のジャンクション電界効果トランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１７】
請求項７乃至請求項１６のいずれか１つに記載の静電破壊防止回路おいて、
前記第４の保護手段は、ディプレツション型のＮ型ＭＯＳトランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１８】
請求項７乃至請求項１６のいずれか１つに記載の静電破壊防止回路において、
前記第４の保護手段は、Ｎチャネル型のジャンクション電界効果トランジスタを含むことを特徴とする静電破壊防止回路。
【請求項１９】
請求項９乃至請求項１８のいずれか１つに記載の静電破壊防止回路において、
前記第５の保護手段は、デイプレッション型のＮ型ＭＯＳトランジスタを含むことを特徴とする静電破壊防止回路。
【請求項２０】
請求項９乃至請求項１８のいずれか１つに記載の静電破壊防止回路ｌにおいて、
前記第５の保護手段は．Ｎチャネル型のジャンクション電界効果トランジスタを含むことを特徴とする静電破壊防止回路。
【請求項２１】
請求項３又は請求項４、請求項乃至請求項１０のいずれか１つに記載の静電破壊防止回路において、
前記第１の保護手段は、第１のディプレッション型のＮ型ＭＯＳトフンジスタを含み、
前記第２の保護手段は、第２のディプレッション型のＮ型ＭＯＳトランジスタを含み、
前記第１のディプレツション型のＮ型ＭＯＳトランジスタの制御電極と、前記第２のディプレッション型のＮ型ＭＯＳトランジスタの制御電極とは、同じ電源線に接続されていることを特徴とする静電破壊防止回路。
【請求項２２】
請求項５乃至請求項１０に記載の静電破壊防止回路において、
前記第２の保護手段は、第１のディプレッション型のＮ型ＭＯＳトランジスタを含み、
前記第３の保護手段は、第２のディプレッション型のＮ型ＭＯＳトランジスタを含み、
前記第１のディプレッション型のＮ型ＭＯＳトランジスタの制御電極と、前記第２のディプレッション型のＮ型MＯＳトランジスタの制御電極とは、同じ電源線に接続されていることを特徴する静電破壊防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に設けられ、静電破壊を防止する静電破壊保護回路（以下、単に「保護回路」という。）に関するものである。
【背景技術】
【０００２】
近年の半導体集積装置は、低消費電力化及び高集積化に優れるＣＭＯＳ−ＩＣ（Comprementary Metal Oxide Semiconductor-Integrated Circuit）が主流になっている。このＣＭＯＳ−ＩＣに用いられるＭＯＳトランジスタは、半導体基板上に薄膜のゲート酸化膜を挟んでゲート電極を積み上げ、該ゲート酸化膜によって、ソース及びドレインとゲート電極とを分離形成する構造になっている。そのため、ＣＭＯＳ−ＩＣは、外部から静電気サージが侵入するとゲート酸化膜が破壊されやすいという本質的な欠点を有している。この欠点をカバーするために、入力端子や出力端子の如何を問わず、保護回路が設けられている。
【０００３】
図２は、従来の入力端子用保護回路を示す回路図であり、図３は、従来の出力端子用保護回路を示す回路図である。
【０００４】
入力端子用保護回路は、電源ＶＤＤを伝達するソースラインＬｖにゲート及びソースが接続されてオフ状態に固定されたＰチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という。）１と、グランドＧＮＤの電位を伝達するソースラインＬｇにゲート及びソースが接続されてオフ状態に固定されたＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という。）２とを有し、入力端子となる入力パッドＰｉが、該ＰＭＯＳ１及びＮＭＯＳ２のドレインに接続されている。ＰＭＯＳ１及びＮＭＯＳ２のドレインに接続された入力パッドＰｉが、ゲート保護用抵抗素子３を介して保護対象の内部回路４中のトランジスタ４ａ，４ｂのゲートに接続されている。
【０００５】
このような一般的な入力端子用保護回路では、入力パッドＰｉに静電気サージが侵入したときに、抵抗素子３により、保護対象の内部回路４のゲートに掛かるサージ電圧に遅延を掛け、ＰＭＯＳ１及びＮＭＯＳ２によって静電気サージをソースラインＬｖまたはＬｇに吸収させる。
【０００６】
出力端子用保護回路は、電源ＶＤＤを伝達するソースラインＬｖにゲート及びソースが接続されてオフ状態に固定されたＰＭＯＳ５と、グランドＧＮＤの電位を伝達するソースラインＬｇにゲート及びソースが接続されてオフ状態に固定されたＮＭＯＳ６とを有し、出力端子となる出力パッドＰｏが、該ＰＭＯＳ５及びＮＭＯＳ６のドレインに接続されている。保護対象の内部回路７の出力ノードＮは、該ノードＮと電源電位ＶＤＤとの間をオン、オフする出力トランジスタ７ａと、該ノードＮと電源電位ＶＤＤとの間をオン、オフする出力トランジスタ７ｂとに接続されているが、このノードＮもＰＭＯＳ５及びＮＭＯＳ６のドレインに接続されている。
【０００７】
このような出力端子用保護回路では、出力パッドＰｏから侵入した静電気サージを、ＰＭＯＳ５またはＮＭＯＳ６とノードＮ側とに分流することで、内部回路７の静電気破壊耐性を確保している。
【０００８】
【特許文献１】特開平５−１０２４７５号公報
【特許文献２】特開平６−９７３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、微細化技術の進展に伴い、従来の保護回路では、十分な静電気破壊耐性を確保することが困難になっている。以下に、保護回路の動作を説明しながら、従来の保護回路の課題を説明する。
【００１０】
入力パッドＰｉに静電気サージが印加されると、ＰＭＯＳ１またはＮＭＯＳ２のドレイン−基板間がブレークダウンを起こし、該ＰＭＯＳ１またはＮＭＯＳ２の構造に寄生するＰＮＰまたはＮＰＮのバイポーラトランジスタがオンとなり、サージ電流はバイポーラ電流としてソースラインＬｖ，Ｌｇに吸収される。従って、ＰＭＯＳ１またはＮＭＯＳ２が機能するためには、ドレイン電圧が一旦ブレークダウンにまで到達しなければならない。ところで、通常のトランジスタは、一部の保護専用トランジスタや高電圧動作用トランジスタを除き、ドレイン及びソースのそれぞれの不純物拡散が、ゲート下に幾分入り込むよう形成されている。そのため、ゲートの端部には、ドレイン不純物拡散層とゲートとが、ゲート酸化膜を挟んで重なる構造になっている。よって、従来の保護回路においては、ドレインがブレークダウンを起こすまで、ドレイン不純物拡散層とゲートとに挟まれた部分のゲート酸化膜に、ブレークダウン電圧に等しい電圧ストレスが印加されることになる。
【００１１】
このような構造のゲート端部のゲート酸化膜が破壊されないようにするためには、ゲート酸化膜が破壊されるよりも先にドレインがブレークダウンを起こすようにする必要がある。つまり、ドレインのブレークダウン電圧よりも、ゲート酸化膜の真性耐圧が高くなるように、ゲート酸化膜を厚く設定する必要がある。また、入力端子用保護回路は、元来、これに接続される内部回路４のトランジスタのゲートを保護する目的で配置され、ＰＭＯＳ１及びＮＭＯＳ２と抵抗素子３とを設け、抵抗素子３でサージ電圧に遅延を掛け、その間にサージ電圧をソースラインＬｖ，Ｌｇへ逃がすようになっている。
【００１２】
ゲート酸化膜が薄い場合には、その分、抵抗素子３の抵抗を増大させる必要があるが、これでは通常動作時のゲート信号にも遅延をかけることになり、高速動作の要求を満足できない。出力端子用保護回路においても、内部回路７のＭＯＳトランジスタ７ａ，７ｂ或いは保護トランジスタであるＰＭＯＳ５またはＮＭＯＳ６でのゲート端部におけるゲート酸化膜の破壊が深刻な課題となっている。
【００１３】
微細化が進むにつれてゲート酸化膜が薄膜化し、真性耐圧とドレインのブレークダウン電圧との差が縮まってきている。つまり、近年の半導体集積装置では、ブレークダウン電圧とゲート酸化膜の真性耐圧との差がほとんどないため、ゲート酸化膜に真性耐圧近辺のブレークダウン電圧が印加されると、ゲート酸化膜が破壊しやすいばかりか、破壊に至らないまでも、サージ電流に伴うゲート酸化膜中へのキャリア注入によって、ＰＭＯＳ１及びＮＭＯＳ２の特性が劣化するといった問題が顕存化してきている。このように、従来の、ＰＭＯＳ１及びＮＭＯＳ２を一旦ブレークダウンさせ、その後のバイポーラ電流をソースラインＬｖ，Ｌｇへ吸収させる方式では、ドレインのブレークダウン電圧が、ゲート酸化膜の真性耐圧よりも低く設定されていることが前提であり、ブレークダウン電圧を下回る真性耐圧しか持たないような薄いゲート酸化膜を採用することは、事実上、困難であった。仮に、ブレークダウン電圧とは無関係にそのゲート酸化膜を薄くできれば、応答速度や電流駆動能力等の改善にメリットが大きく、半導体集積装置の性能を大幅に向上できるばかりでなく、製造プロセスの設定自由度も飛躍的に上がる。
【００１４】
また、近年の半導体集積装置では、出力数の増加に対して電位供給配線の幅が追い付かず、複数の出力端子が同度にスイッチングしたときに、電源電位ＶＤＤが低下し、内部回路７における論理回路を誤動作させる問題や、ディジタル回路からのスイッチングノイズが電源電位ＶＤＤを変動させることによって、アナログ回路の入力または出力レベルへ悪影響を及ぼす等の問題への配慮から、一般的に、最終段の出力トランジスタの電位供給配線と内部回路７の他の回路の電位供給配線とを独立にしたり、ディジタル回路とアナログ回路の電位供給配線をそれぞれ別に設け、該各電位供給配線を外部接続端子へ金ワイヤを用いたボンディングで接続している。このような、複数の電源を有する半導体集積装置の入出力用保護回路の例を、次の図４に示す。
【００１５】
図４は、従来の入出力用保護回路を示す回路図であり、図２及び図３中の要素と共通の要素には共通の符号が付されている。
【００１６】
この保護回路は、入力用電源端子Ｔｉ１と入力用グランド端子Ｔｉ２との間に直列に接続された入力用トランジスタ４ａ，４ｂを有する内部回路の入力段と、出力用電源端子Ｔｏ１と出力用グランド端子Ｔｏ２との間に直列に接続された出力用トランジスタ７ａ，７ｂを有する内部回路の出力段と、入出力パッドＰｉｏとの間に設けられたものであり、保護トランジスタのＰＭＯＳ８及びＮＭＯＳ９とを備えている。ＰＭＯＳ８のソース及びゲートは電源端子Ｔｏ１に接続され、ＮＭＯＳ９のソース及びゲートはグランド端子Ｔｏ２に接続され、該ＰＭＯＳ８及びＮＭＯＳ９のドレインが入出力パッドＰｉｏに接続されている。ＰＭＯＳ８及びＮＭＯＳ９のドレインと入出力パッドＰｉｏは、保護用抵抗素子３を介して入力用トランジスタ４ａ，４ｂのゲートに接続されている。さらに、この保護回路には、電源端子Ｔｏ１，Ｔｉ１間に接続された保護トランジスタであるＰＭＯＳ１０と、グランド端子Ｔｏ２，Ｔｉ２間に接続された保護トランジスタであるＮＭＯＳ１１とが設けられている。ＰＭＯＳ１０のゲート及びソースは電源端子Ｔｉ１に接続され、該ＰＭＯＳ１０のドレインが電源端子Ｔｏ１に接続され、通常時は該ＰＭＯＳ１０がオフなるようになっている。ＮＭＯＳ１１のゲートとソースとが電源端子Ｔｉ２に接続され、該ＮＭＯＳ１１のドレインが電源端子Ｔｏ２に接続され、通常時は該ＮＭＯＳ１１オフなるようになっている。
【００１７】
図４の保護回路では、専用の保護トランジスタが設けられていない経路、即ち、入力パッドＰｉｏと入力用電源端子Ｔｉ１または入力用グランド端子Ｔｉ２との間に静電気サージが流入した場合、一旦保護用のＰＭＯＳ８及びＮＭＯＳ９が応答し、サージ電流を電源端子Ｔｏ１またはグランド端子Ｔｏ２に放出し、その後、電源端子Ｔｏ１，Ｔｉ１間に接続されたＰＭＯＳ１１、またはグランド端子Ｔｏ２，Ｔｉ２間に接続されたＮＭＯＳ１２を介して電流を流すことで、サージ電流を吸収するので、これら保護トランジスタが２段で動作するため、必然的に静電サージに対する応答が悪化し、保護抵抗素子３の抵抗を大きくしないと、入力用トランジスタ４ａ，４ｂのゲート酸化膜が破壊されてしまうという課題もあった。
【課題を解決するための手段】
【００１８】
本発明の静電破壊防止回路は、入出力端子に接続される信号線と、出力回路と、第１の保護手段とを備えている。
【００１９】
前記出力回路は、前記信号線と、第１の電位が与えられる第１の電位供給線と、第２の電位が与えられる第２の電位供給線とに接続される。前記 入力回路は、前記信号線と、第３の電位が与えられる第３の電位供給線と、第４の電位が与えられる第４の電位供給線とに接続される。さらに、前記第１の保護手段は、前記第１の電位供給線と前記第３の電位供給線との間に接続され、電源供給前は該第１の電位供給線と該第３の電位供給線とを電気的に接続する。
【００２０】
また、前記静電破壊防止回路において、前記出力回路は、出力トランジスタと、第２の保護手投とを、さらに備えている。
【００２１】
前記静電破壊防止回路において、前記第１の保護手段は、第１の保護トランジスタと、第３の保護手段と、をさらに備えている。
【００２２】
前記静電破壊防止回路において、前記入力手段は、人力トランジスタと、第１の保護手段と、をさらに備えている。
【００２３】
前記静電破壊防止回路において、第２の保護トランジスタと、第５の保護手段と、をさらに備えている。
【発明の効果】
【００２４】
本発明によれば、半導体集積装置が非活性状態のときに保護トランジスタのゲート電極及び第１電極の間が短絡され、該保護トランジスタのゲート酸化膜に電圧が掛からなくなり、該ゲート酸化膜における破壊が防止できる。
【発明を実施するための最良の形態】
【００２５】
静電破壊防止回路は、入出力端子に接続される信号線と、出力回路と、第１の保護手段とを備えている。前記出力回路は、前記信号線と、第１の電位が与えられる第１の電位供給線と、第２の電位が与えられる第２の電位供給線とに接続される。前記 入力回路は、前記信号線と、第３の電位が与えられる第３の電位供給線と、第４の電位が与えられる第４の電位供給線とに接続される。さらに、前記第１の保護手段は、前記第１の電位供給線と前記第３の電位供給線との間に接続され、電源供給前は該第１の電位供給線と該第３の電位供給線とを電気的に接続する。
【実施例１】
【００２６】
先ず、本発明の実施例１の前提となる参考例１〜３について、図５〜図９を参照しつつ説明する。
【００２７】
図５は、本発明の参考例１を示す保護回路の回路図である。
この保護回路は、半導体集積装置の入力端子である入力パッドＰｉと内部回路の入力トランジスタのゲートとの間に設けられたものであり、該入力パッドＰｉに接続された信号線Ｌｓ１にアノードが接続されると共にカソードが第１の電源電位ＶＤＤを供給する電位供給線Ｌｖｄに接続された保護素子であるｐｎダイオード２１と、信号線Ｌｓ１にカソードが接続されると共にアノードがグランド電位ＧＮＤを供給する電位供給線Ｌｇｄに接続された保護素子であるｐｎダイオード２２とを備えている。このようにダイオード２１，２２に接続された信号線Ｌｓ１には、抵抗２３の一端が接続され、該抵抗２３の他端に、第１の保護手段であるディプレッション型ＮＭＯＳ（以下、Ｄ−ＮＭＯＳという）２４の第３電極であるドレインと、第１の保護手段であるＤ−ＮＭＯＳ２５のドレインと、内部回路の入力段３０を構成する入力トランジスタのＰＭＯＳ３１及びＮＭＯＳ３２のゲートとに接続されている。
【００２８】
Ｄ−ＮＭＯＳ２４の第４電極であるソースは、電位供給線Ｌｖｄに接続され、Ｄ−ＮＭＯＳ２５のソースは、電位供給線Ｌｇｄに接続されている。各Ｄ−ＮＭＯＳ２４，２５のゲートは、電位ＶＤＤ及び電位ＧＮＤよりも低い第２の電源電位ＶＢＢを供給する電源線Ｌｖｂに接続されている。
【００２９】
内部回路の入力段３０では、ＰＭＯＳ３１及びＮＭＯＳ３２のドレイン同士が接続され、該ＰＭＯＳ３１のソースが電位供給線Ｌｖｄに接続され、該ＮＭＯＳ３２のソースが電位供給線Ｌｇｄに接続されている。
【００３０】
図６は、Ｄ−ＮＭＯＳの構造を示す断面図であり、図７は、Ｄ−ＮＭＯＳの電流−電圧特性を示す特性図であり、これらの図６及び図７を参照しつつ、ＣＭＯＳ半導体集積装置における静電破壊の起り易さの違いを説明する。
【００３１】
ＣＭＯＳ半導体集積装置では、非活性状態、つまり、電源端子に電源電圧が供給されていない単体の状態で取り扱われるときに、最も静電破壊を生じやすい。このことは、半導体集積装置が活性状態にあるのはどのようなときかを考えると解り易い。半導体集積装置が活性状態にあるのは、所定のプリント基板等の上位システムに組み込まれた状態のときであり、一旦基板に搭載されてしまえば、配線を介して他の半導体集積装置や各種電子部品と繋がるため、特定の端子に静電サージが印加されても、それが他の半導体集積装置や電子部品に分流されるので、単体で取り扱う場合よりも、静電気ストレスが緩和される。即ち、静電気破壊を防止するための保護回路は、非活性状態、即ち単体で取り扱われる状態の半導体集積装置に、所定の破壊耐性を付与する目的で設けられている。
【００３２】
例えば、図５中のＤ−ＮＭＯＳ２４は、図６のように、ゲート２４ｇの下のゲート酸化膜を介したＰ型基板表面領域にＮ型不純物をドープし、Ｎ型のソース２４ｓとドレイン２４ｄをチャネル領域２４ｃで短絡させたものであり、半導体集積装置が非活性状態の時には、図７中の特性４０で示される抵抗素子として機能する。また、このＤ−ＮＭＯＳ２４のゲート２４ｇに閾値電圧以下の負電圧を印加すると、今度はＰ型基板表面が蓄積層化してＰ型領域に変化し、チャネル領域２４ｃが消失する。一度チャネル領域２４ｃが消失すると、ソース２４ｓとドレイン２４ｄとの間は、図７中の特性４１で示すように、極めて高抵抗となって実質的に絶縁される。半導体集積装置が活性状態、即ち上位のシステムに組み込まれた状態であれば、該半導体集積装置が降圧回路を内蔵している場合に、その降圧回路で閾値以下の負電圧を作り出してゲート２４ｇヘ供給することにより、Ｄ−ＮＭＯＳ２４を絶縁素子に置き換えることができる。また、降圧回路を内蔵していない場合は、外部のシステム側から直接その負電圧を供給すれば、同様にＤ−ＮＭＯＳ２４を絶縁素子に置き換えることができる。Ｄ−ＮＭＯＳ２５も同様に機能する。
【００３３】
次に、以上の２点を背景に、本参考例１の保護回路の動作を説明する。
前述のようにゲート酸化膜が破壊され易い状態にある非活性状態においては、電源線Ｌｖｂから電位ＶＢＢが与えられていないので、Ｄ−ＮＭＯＳ２４は抵抗素子として機能し、信号線Ｌｓ１とＰＭＯＳ３１のソースとを短絡している。同様にＤ−ＮＭＯＳ２５は信号線ｓ１とＮＭＯＳ３２のソースとを短絡している。この状態で信号線Ｌｓ１に正または負のいずれかの静電気サージが侵入しても、信号Ｌｓ１とＣＭＯＳ入力のＰＭＯＳ３１及びＮＭＯＳ３２のソースとは短絡されているので、該静電サージがダイオード２１または２２を介して吸収されるばかりでなく、ＰＭＯＳ３１及びＮＭＯＳ３２におけるゲート電極−ソース拡散層間に挟まれたゲート酸化膜に電位差が発生せず、ダイオード２１または２２のサージ対する応答速度にかかわらず、ゲート酸化膜の破壊が効果的に防止される。
【００３４】
また、電位供給線Ｌｖｄに正の静電サージが侵入した場合には、Ｄ−ＮＭＯＳ２４，２５を介して電位供給線Ｌｇｄに該静電サージが流れる。電位供給線Ｌｇｄに正の静電サージが侵入した場合には、該静電サージがダイオード２１，２２及びＤ−ＮＭＯＳ２４，２５を介して電位供給線Ｌｖｄに流れる。
【００３５】
電源端子に電源電圧が与えられて活性状態になった後には、降圧回路或いは外部から導入された閾値以下の負の電圧ＶＢＢが供給され、Ｄ−ＮＭＯＳ２４，２５が絶縁素子として振る舞うようになり、信号線Ｌｓ１とＰＭＯＳ３１及びＮＭＯＳ３２のソースからそれぞれ絶縁されるので、正常に動作させることができる。この状態で静電気サージが信号線Ｌｓ１に印加されても、既に基板上の配線を介して他の半導体集積装置や各種の素子と繋がっており、サージストレスが分流するので、ＰＭＯＳ３１及びＮＭＯＳ３２のゲート酸化膜が破壊される危険は小さい。
【００３６】
以上のように、本参考例１では、半導体集積装置が非活性状態のときに導通し、活性状態のときに遮断状態になるＤ−ＮＭＯＳ２４，２５を入力端子用保護回路に設けたので、次のような利点がある。
【００３７】
（１）  ゲート酸化膜が破壊され易い非活性化状態に於ては、半導体集積装置外部から入力パッドＰｉを介して信号線Ｌｓ１ヘ静電気サージが侵入した際に、信号線Ｌｓ１とＰＭＯＳ３１のソースとがＤ−ＮＭＯＳ２４で短絡されて該ＰＭＯＳ３１のゲート酸化膜を静電気サージから確実に保護できる。同様に、信号線Ｌｓ１とＮＭＯＳ３２のソースとがＤ−ＮＭＯＳ２５で短絡され、ＮＭＯＳ３２のゲート酸化膜の静電気サージから確実に保護でき、各ゲート酸化膜の破壊を防止できる。
【００３８】
そして、半導体集積装置が基板に装着され電源電圧の供給を受けられる状態となって静電破壊が発生し難い状況下に於ては、電源線Ｌｖｂから閾値以下の負の電位ＶＢＢを供給することにより、該Ｄ−ＮＭＯＳ２４，２５が絶縁素子となり、結果的にデバイス機能に悪影響を及ぼすことはない。よって、静電破壊耐性に優れた入力端子用保護回路を実現できる。
【００３９】
（２）  各ＰＭＯＳ３１及びＮＭＯＳ３２のゲート電極−ソース拡散層間のゲート酸化膜に高電圧が掛からないため、遅延用の保護抵抗２３の抵抗値を低く抑えることが可能になり、通常動作時のゲート信号の遅延を低減させることができる。
【００４０】
図８は、本発明の参考例２を示す保護回路の回路図である。
この保護回路は、半導体集積装置の出力端子である入力パッドＰｏに対して設けられたものであり、出力パッドＰｏに接続された信号線Ｌｓ２に各第３電極であるドレインがそれぞれ接続された第１の保護手段であるＤ−ＮＭＯＳ５１，５２を備えている。
【００４１】
半導体集積装置の内部回路の出力段６０は、出力トランジスタであるＰＭＯＳ６１とＮＭＯＳ６２を有しているが、これらＰＭＯＳ６１及びＮＭＯＳ６２の第１電極であるドレインも、信号線Ｌｓ２に接続されている。ＰＭＯＳ６１の第２電極であるソースは電源電位ＶＤＤを供給する電位供給線Ｌｖｄに接続され、該ＰＭＯＳ６１のゲートには、半導体集積装置の内部信号線Ｌｓ３が接続されている。ＮＭＯＳ６２のソースはグランド電位ＧＮＤを供給する電位供給線Ｌｇｄに接続され、該ＮＭＯＳ６２のゲートには、半導体集積装置の内部信号線Ｌｓ４が接続されている。これに対し、各Ｄ−ＮＭＯＳ５１，５２の第４電極であるソースは、ＰＭＯＳ６１及びＮＭＯＳ６２のゲートにそれぞれ接続され、該Ｄ−ＮＭＯＳ５１，５２のゲートには、電源線Ｌｖｂが接続されている。電源線Ｌｖｂは、この半導体集積装置が非活性状態のときに、Ｄ−ＮＭＯＳ５１，５２が抵抗素子として機能し、活性状態のときに絶縁素子として機能するように、該非活性状態のときにグランド電位ＧＮＤよりも低い電圧ＶＢＢを、Ｄ−ＮＭＯＳ５１，５２のゲートに供給する配線である。
【００４２】
次に、本参考例２の保護回路の動作を説明する。
各Ｄ−ＮＭＯＳ５１，５２の電位ＶＢＢに対する動作は、参考例１と同様であり、ここでは説明を省略する。
【００４３】
半導体集積装置が非活性状態のときにおいては、保護対象の出力段６０のＰＭＯＳ６１のゲートと信号線Ｌｓ２とが、また、もう一方の保護対象であるＮＭＯＳ６２のゲートと信号線Ｌｓ２とがそれぞれＤ−ＮＭＯＳ５１，５２によって短絡される。この状態で、信号線Ｌｓ２に静電サージが印加されても、各ＰＭＯＳ６１及びＮＭＯＳ６２のゲート酸化膜に電圧が掛からない。
【００４４】
一方、半導体集積装置が活性状態になると、ＰＭＯＳ６１のゲートと信号線Ｌｓ２との間、及び、ＮＭＯＳ６２のゲートと信号線Ｌｓ２との間は、各Ｄ−ＮＭＯＳ５１，５２のゲートに電源線Ｌｖｂから電位ＶＢＢが供給されて該Ｄ−ＮＭＯＳ５１，５２が絶縁素子となることにより、導通が遮断される。この状態で、ＰＭＯＳ６１及びＮＭＯＳ６２が、内部信号線Ｌｓ３，Ｌｓ４上の信号に基づきオン、オフし、信号線Ｌｓ２の電位を設定して出力パッドＰｏを介して出力する。
【００４５】
以上のようには、本参考例２では、出力パッドＰｏに接続された信号線Ｌｓ２にＤ−ＮＭＯＳ５１，５２を接続し、ゲート酸化膜が破壊され易い非活性状態では、信号線Ｌｓ２とＰＭＯＳ６１のゲートとの間、及び信号線Ｌｓ２とＮＭＯＳ６２のゲートとの間を短絡する構成にしているので、該ＰＭＯＳ６１及びＮＭＯＳ６２でのゲート酸化膜の破壊を確実に防止できる。また、半導体集積装置が基板に装着され電源電圧の供給が受けられる状態となり、静電破壊が発生し難い状況では、Ｄ−ＮＭＯＳ５１，５２のゲートヘ負の閾値電圧を供給すれば、該Ｄ−ＮＭＯＳ５１，５２を絶縁素子とすることができ、通常のデバイス機能に悪影響を及ぼすことない。即ち、静電破壊耐性に優れた出力用保護回路が実現できる。
【００４６】
図９は、本発明の参考例３を示す保護回路の回路図であり、図８中の要素と共通の要素には共通の符号が付されている。
【００４７】
この保護回路の特徴は、参考例２の保護回路に、さらに第２の保護手段であるＤ−ＮＭＯＳ５３，５４を設けたことであり、他の構成は図８と同様である。Ｄ−ＮＭＯＳ５３の第３電極であるドレインは、ＰＭＯＳ６１のゲートに接続され、該Ｄ−ＮＭＯＳ５３の第４電極であるソースは電位供給線Ｌｖｄに接続されている。Ｄ−ＮＭＯＳ５４のドレインは、ＮＭＯＳ６２のゲートに接続され、該Ｄ−ＮＭＯＳ５４のソースは電位供給線Ｌｇｄに接続されている。即ち、保護対象のＰＭＯＳ６１のゲート１は、Ｄ−ＮＭＯＳ５３を介して電源電位ＶＤＤに、保護対象のＮＭＯＳ６２のゲートが、Ｄ−ＮＭＯＳ５４を介してグランド電位ＧＮＤに接続されている。各Ｄ−ＮＭＯＳ５３，５４のゲートは、電源線Ｌｖｂに接続されている。
【００４８】
ＤーＮＭＯＳ５１，５２の動作は、参考例２と同様なので、ここでは説明を省略する。
本参考例３の保護回路において、半導体集積装置が非活性状態のとき、Ｄ−ＮＭＯＳ５１〜５４が導通状態なので、信号線Ｌｓ２は２つのＤ−ＮＭＯＳ５１，５３を介して電位供給線Ｌｖｄに接続されると共に、該信号線Ｌｓ２は２つのＤ−ＮＭＯＳ５２，５４を介して電位供給線Ｌｇｄに接続されて短絡される。この状態で、出力パッドＰｏへ静電気サージが侵入しても、それが２つのＤ−ＮＭＯＳ５１，５３を介して直接電位供給線Ｌｖｄへ、或いは、Ｄ−ＮＭＯＳ５２，５４を介して直接電位供給線Ｌｇｄへ流れる。
【００４９】
一方、半導体集積装置が活性状態になると。電源線ＬｖｂからＤ−ＮＭＯＳ５１〜５４に電位ＶＢＢが供給され、Ｄ−ＮＭＯＳ５１，５３がそれぞれ絶縁素子となるので、ＰＭＯＳ６１のドレイン及びソースとゲートとが遮断される。同様に、Ｄ−ＮＭＯＳ５２，５４がそれぞれ絶縁素子となるので、ＮＭＯＳ６２のドレイン及びソースとゲートとが遮断される。
【００５０】
以上のように、本参考例３では、参考例２の保護回路に、さらに、Ｄ−ＮＭＯＳ５３，５４を設けたので、参考例２の利点に加えて、さらに、次のように利点が得られる。
【００５１】
（１）  静電破壊を起こし易い非活性状態に、出力パッドＰｏへ静電気サージが侵入しても直接電位供給線Ｌｖｄまたは電位供給線Ｌｇｄへ流すことができるので、通常のデバイス機能に悪影響を及ぼさずに、参考例２よりも一層確実にゲート酸化膜の破壊を防止することができる。
【００５２】
（２）  Ｄ−ＮＭＯＳ５１を介して内部信号線Ｌｓ３ヘ流れ込むサージ電流や、Ｄ−ＮＭＯＳ５２を介して内部信号線Ｌｓ４ヘ流れ込もうとするサージ電流に対し、Ｄ−ＮＭＯＳ５３，５４が、電位供給線ＬｖｄまたはＬｇｄへ抜けるための経路を確保するので、各内部信号線Ｌｓ３，Ｌｓ４自身が、サージ電流によって破壊される心配がない。
【００５３】
図１は、本発明の実施例１を示す保護回路の回路図であり、図５及び図８中の要素と共通の要素には共通の符号が付されている。
【００５４】
この保護回路は、半導体集積装置の入出力パッドＰｉｏに対して設けられたものであり、半導体集積装置の入力段３０を構成するＰＭＯＳ３１及びＮＭＯＳ３２を保護するための参考例１と同様の抵抗２３及びＤ−ＮＭＯＳ２４，２５と、出力段６０のＰＭＯＳ６１及びＮＭＯＳ６２を保護するための参考例２と同様のＤ−ＮＭＯＳ５１，５２とを備え、これらが、入出力パッドＰｉｏに信号を入出力する信号線Ｌｓ５に対して参考例１、２と同様に接続されている。
【００５５】
この保護回路には、さらに、第１電極であるドレインが信号線Ｌｓ５に接続され、第２電極のソース及びゲートが電位供給線Ｌｖｄに接続された保護トランジスタであるＰＭＯＳ７１と、同様にドレインが信号線Ｌｓ５に接続され、ソース及びゲートが電位供給線Ｌｇｄに接続された保護トランジスタであるＮＭＯＳ７２と、第３電極であるドレインが信号線Ｌｓ５に接続され、第４電極であるソースが該ＰＭＯＳ７１のゲートに接続された第３の保護手段であるＤ−ＮＭＯＳ７３と、ドレインが信号線Ｌｓ５に接続され、ソースが該ＮＭＯＳ７２のゲートに接続された第３の保護手段であるＤ−ＮＭＯＳ７４とが、設けられている。各Ｄ−ＮＭＯＳ７３，７４のゲートは、電源線Ｌｖｂに共通に接続されている。
【００５６】
次に、本実施例１の保護回路の動作を説明する。
半導体集積装置の入力段３０に対して設けられた抵抗２３及びＤ−ＮＭＯＳ２４，２５と、出力段６０に対して設けられたＤ−ＮＭＯＳ５１，５２における基本動作は、第１及び参考例２と同様なので、ここでは説明を省略する。
【００５７】
本実施例１において、新たに付け加わった保護対象は、ＰＭＯＳ７１及びＮＭＯＳ７２の各ゲートと信号線Ｌｓ５に接続されたドレイン拡散層との間に挟まれた２つのゲート酸化膜である。ＰＭＯＳ７１及びＮＭＯＳ７２は、静電サージが信号線Ｌｓ５に印加されたときに、ドレイン−基板間がブレークダウンを起こし、サージ電流をバイポーラ電流として電位供給線ＬｖｄまたはＬｇｄに流すように機能する。ここで、半導体集積装置が非活性状態のときには、Ｄ−ＮＭＯＳ７３，７４が抵抗素子として機能し、ＰＭＯＳ７１及びＮＭＯＳ７２のゲートが、信号線Ｌｓ５と短絡されている。そのため、入出力パッドＰｉｏに静電サージが印加されても、ＰＭＯＳ７１及びＮＭＯＳ７２のゲート酸化膜に高圧が掛かることがない。
【００５８】
一方、半導体集積装置が活性状態になると、Ｄ−ＮＭＯＳ７３，７４のゲートには電源線Ｌｖｂからの電位ＶＢＢが供給され、該各Ｄ−ＮＭＯＳ７３，７４が絶縁素子として機能するので、ＰＭＯＳ７１のゲートと信号線Ｌｓ５との間、及び、ＮＭＯＳ７２のゲートと該信号線Ｌｓ５との間の導通は、遮断される。
【００５９】
以上のように、本実施例１では、信号線Ｌｓ５と各電位供給線Ｌｖｄ，Ｌｇｄとの間に接続され、定常時にオフ状態になるようにゲートがそれぞれ接続されたＰＭＯＳ７１及びＮＭＯＳ７２を備えた入出力用の保護回路に、半導体集積装置が非活性状態のときには絶縁素子となり、活性状態のときには絶縁素子になるＤ−ＮＭＯＳ７３，７３を設けている。そのため、次のような利点を有する。
【００６０】
（１）  半導体集積装置が非活性状態では、信号線Ｌｓ５とＰＭＯＳ７１のゲートとがＤ−ＮＭＯＳ７３で短絡されると共に、信号線Ｌｓ５とＮＭＯＳ７２のゲートとがＤ−ＮＭＯＳ７４で短絡され、ＰＭＯＳ７１及びＮＭＯＳ７２のゲート酸化膜に、高電圧が印加されなくなる。よって、それらのゲート酸化膜を確実に保護することができる。また、半導体集積装置が基板に装着されて電源電圧の供給を受けられる活性状態となり、静電破壊が発生し難い状態になってからは、Ｄ−ＮＭＯＳ７３，７４が絶縁素子となり、ＰＭＯＳ７１及びＮＭＯＳ７２のゲートが信号線Ｌｓ５から遮断されるので、通常のデバイス機能に悪影響を及ぼすことない。即ち、静電破壊耐性に優れた入出力用の保護回路を実現できる。
【００６１】
（２）  一般的に、半導体集積装置の製造工程では入力段３０や出力段６０に用いられる駆動用トランジスタ３１，３２，６１，６２と静電破壊耐性を確保するための保護用のトランジスタ７１，７２とを同時に形成するため、該駆動用トランジスタ３１，３２，６１，６２のゲート酸化膜厚と保護用トランジスタ７３，７４のゲート酸化膜厚は等しくなる。このことは、微細化のためにゲート酸化膜厚を薄くすると、保護用トランジスタ７１，７２のゲート酸化膜が破壊され易くなることを意味している。しかしながら、この実施例１では、保護用トランジスタ７１，７２におけるドレイン拡散層とゲートと間のゲート酸化膜に高電圧が掛からないため、半導体製造の製造工程でゲート酸化膜厚を設定する際に、ブレークダウン電圧の制約を受けることが無くなり、ブレークダウン電圧よりも低い真性耐圧しかもたないような薄いゲート酸化膜で構成することが可能になる。換言すると、保護用トランジスタ７１，７２のゲート酸化膜と駆動用トランジスタ３１，３２，６１，６２の両方を薄く設定することが可能になり、ゲート酸化膜を薄くすることにより駆動用トランジスタの応答速度や電流駆動能力が改善され、駆動用トランジスタ３１，３２，６１，６２、及び保護用トランジ７１，７３の双方のゲート酸化膜の破壊も防止できるので半導体集積装置の性能を大幅に向上するばかりでなく、製造プロセスの設定自由度が大幅に向上する。
【実施例２】
【００６２】
図１０は、本発明の実施例２を示す保護回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６３】
この保護回路の特徴は、実施例１の保護回路に、さらに、第４の保護手段であるＤ−ＮＭＯＳ７５，７６を設けたことであり、他の構成は実施例１の図９と同様になっている。Ｄ−ＮＭＯＳ７５の第３電極であるドレイン及び第４電極であるソースは、ＮＭＯＳ７１のゲートと電位供給線Ｌｖｄとの間に接続され、Ｄ−ＮＭＯＳ７６のドレイン及びソースが、ＮＭＯＳ７２のゲートと電位供給線Ｌｇｄとの間に接続されている。各Ｄ−ＮＭＯＳ７５，７６のゲートは、電源線Ｌｖｂに共通に接続されている。
【００６４】
次に、本実施例２の保護回路の動作を説明する。
半導体集積装置の入力段３０に対して設けられた抵抗２３及びＤ−ＮＭＯＳ２４，２５と、出力段６０に対して設けられたＤ−ＮＭＯＳ５１，５２における基本動作は、第１及び参考例２と同様であり、ＰＭＯＳ７１及びＮＭＯＳ７２は、実施例１と同様に動作するので、ここでは説明を省略する。
【００６５】
半導体集積装置が非活性状態のときには、Ｄ−ＮＭＯＳ７３〜７６が抵抗素子として機能し、信号線Ｌｓ５がＤ−ＮＭＯＳ７３，７５を介して電位供給線Ｌｖｄに接続されて短絡され、さらに、Ｄ−ＮＭＯＳ７２，７６を介して電位供給線Ｌｇｄに接続されて短絡される。この状態で、入出力パッドＰｉｏを介して信号線Ｌｓ５に静電サージが印加されると、該サージが直接電位供給線ＬｖｄまたはＬｇｄに流れる。
【００６６】
一方、半導体集積装置が活性状態になると、電源線Ｌｖｂから与えられた各Ｄ−ＮＭＯＳ７３〜７６の閾値以下の負の電位ＶＢＢによって、該各Ｄ−ＮＭＯＳ７３〜７６がそれぞれ絶縁素子として機能し、ＰＭＯＳ７１及びＮＭＯＳ７２のゲートが、信号線Ｌｓ５及び電位供給線Ｌｖｄ，Ｌｇｄから遮断される。つまり、半導体集積装置が活性状態になると、該半導体集積装置の通常のデバイス機能に影響を与えない環境が設定される。
【００６７】
以上のように、本実施例２では、実施例１の保護回路に、Ｄ−ＮＭＯＳ７５，７６を設けたので、実施例１の利点に加え、さらに次のような利点が得られる。
【００６８】
（１）  入出力パッドＰｉｏから侵入した静電サージを直接電位供給線Ｌｖｄ，Ｌｇｄに流すことができ、実施例１よりも、一層確実にＰＭＯＳ７１及びＮＭＯＳ７２のゲート酸化膜を保護することができる。
【００６９】
（２）  Ｄ−ＮＭＯＳ７３を介してＰＭＯＳ７１のゲートに流れ込む静電サージに対して、Ｄ−ＮＭＯＳ７５が電位供給線Ｌｖｄに抜ける経路を形成し、Ｄ−ＮＭＯＳ７４を介してＮＭＯＳ７２のゲートに流れ込む静電サージに対して、Ｄ−ＮＭＯＳ７６が電位供給線Ｌｇｄに抜ける経路を形成するので、各ＰＭＯＳ８７１及びＮＭＯＳ７２のゲートと、電源線Ｌｖｂとの間を接続する線等が破壊されることを防止できる。
【実施例３】
【００７０】
図１１は、本発明の実施例３を示す保護回路の回路図であり、実施例２の図１０中の要素と共通の要素には共通の符号が付されている。
【００７１】
この保護回路の特徴は、実施例２の保護回路におけるＰＭＯＳ７１のゲートと電位供給線Ｌｖｄとの間に抵抗７７を接続し、ＮＭＯＳ７２のゲートと電位供給線Ｌｇｄとの間に抵抗７８を接続したことであり、他の構成は図１０の実施例２と同様である。そして、抵抗７７の抵抗値をＲ１とし、Ｄ−ＮＭＯＳ７３の抵抗値をＲ２及びＤ−ＮＭＯＳ７５の抵抗値をＲ３としたときに、次の（１）式を満たすように設定している。また、そして、抵抗７８の抵抗値をＲ４とし、Ｄ−ＮＭＯＳ７４の抵抗値をＲ５及びＤ−ＮＭＯＳ７６の抵抗値をＲ６としたときに、次の（２）式を満たすように設定している。
Ｒ１×Ｒ３／（Ｒｌ＋Ｒ３）≧１／４×Ｒ２・・・（１）
Ｒ４×Ｒ６／（Ｒ４＋Ｒ６）≧１／４×Ｒ５・・・（２）
【００７２】
図１２は、本実施例３の保護トランジスタの電流−電圧特性を示す特性図であり、この、図１２を参照しつつ、本実施例３の保護回路の動作を説明する。
【００７３】
ドレイン電流が流れ始めるドレイン電圧を動作開始電圧とすると、仮に、ゲートをドレインに短絡（ＶＧ＝ＶＤ）し、ソースを接地電位に接続した場合のＰＭＯＳ７１の場合では、ドレイン電圧を閾値電圧Ｖｔｈｐ以下に下げた時点で、ゲート下にチャネルが形成されるので、トランジスタ電流が流れ始める。即ち、閾値電圧が動作開始電圧になる。これに対し、ゲートをソースに短絡（ＶＧ＝ＶＳ）して接地したＰＭＯＳ７１の場合には、ドレイン電圧が閾値電圧Ｖｔｈｐに達してもゲート下にチャネルが形成されないため、電流は流れず、ドレイン電圧をブレークダウン電圧Ｖ１以下に下げた時点で漸く電流が流れ始める。即ち、動作開始電圧はそのブレークダウン電圧Ｖ１になる。通常、保護トランジスタには後者が用いられる。同様に、ＮＭＯＳ７２の場合もゲートをドレインに短絡した時には、ドレイン電圧を閾値電圧よりも上げた時点でトランジスタ電流が流れ始めるので、動作開始電圧は閾値電圧Ｖｔｈｎであり、ゲートをソースに短絡した場合の動作開始電圧はブレークダウン電圧Ｖ２となる。ＰＭＯＳ７１と同様、保護トランジスタに用いられるのは後者である。
【００７４】
ところで、静電気サージによってトランジスタが破壊されるのは、サージ電流に伴うジュール発熱によってであり、これは（ドレイン電流）×（ドレイン電圧）で規定されるため、ドレイン電圧を低く抑えることが可能であれば、その分多くの電流を流すことが可能になり、良好な静電破壊耐性を確保することになる。一般にトランジスタの閾値電圧は０．数ボルトであり、ブレークダウン電圧ＶＢは７〜８ボルトから１０数ボルト程度なので、ゲートをドレインに短絡した保護トランジスタの方が、ゲートをソースに短絡したトランジスタよりも動作開始電圧が低いため、サージ電流が流れている時のドレイン電圧も低くなり、優れた静電破壊耐性を有するのである。
【００７５】
本実施例３における信号線Ｌｓ５は、Ｄ−ＮＭＯＳ７３により、一旦、ＰＭＯＳ７１のゲートに接続され、該ゲートが抵抗素子７７及びＤ−ＮＭＯＳ７５を介して電位供給線Ｌｖｄに接続されている。ここで、（１）及び（２）式の条件を満たすと、半導体集積装置が非活性時に、信号線Ｌｓ５に負極の静電気サージが侵入すると、ＰＭＯＳ７１のゲート電位が閾値電圧Ｖｔｈｐよりも低く設定されるので、ゲート下にチャネルが形成され、静電気サージ電流をトランジスタ電流として電位供給線Ｌｖｄに吸収させることができる。同様に、ＮＭＯＳ７２も、正極の静電気サージが侵入すると、ＮＭＯＳ７２のゲート電位が閾値電圧Ｖｔｈｎよりも高く設定され、ゲート下にチャネルが形成され、静電気サージ電流をトランジスタ電流として電位供給線Ｌｇｄへ吸収させることができる。他の動作は実施例２と同様である。
【００７６】
以上のように、本実施例３では、抵抗７７，７８を設けたので、非活性状態時には、入出力パッドＰｉｏへ侵入した負極の静電気サージによってＰＭＯＳ７１のゲート電位がドレイン側に引き下げられるためゲート下にチャネルが形成され、トランジスタ電流としてサージ電流を直接電位供給線Ｌｖｄへ、また、正極の静電気サージによってＮＭＯＳ７２のゲート電位が信号線Ｌｓ５側に引き上げられ、トランジスタ電流としてサージ電流を直接電位供給線Ｌｇｄへ流すことができる。一方、活性状態ではＤ−ＮＭＯＳ７３，７５及びＤ−ＮＭＯＳ７４，７６のゲートへ負の閾値電圧の電位ＶＢＢを供給することで、それらを絶縁素子にできる。よって、通常の半導体集積装置の動作に悪影響を及ぼすこともない。即ち、静電気サージに対し、保護トランジスタＰＭＯＳ７１及びＮＭＯＳ７２が閾値電圧で動作するので、ブレークダウン電圧で動作を開始する保護回路よりも、さらに、ドレイン電圧を低く抑えることができ、ジュール発熱を低減できる。さらに、実施例２よりも小さいトランジスタ面積でＰＭＯＳ７１及びＮＭＯＳ７２自身の破壊を防止できる。
【実施例４】
【００７７】
図１３は、本発明の実施例４を示す保護回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７８】
この保護回路では、半導体集積装置が共通の電位を入力する電源端子を複数有し、各端子から共通の電位ＶＤＤを伝達する線が複数あり、共通のグランド電位ＧＮＤを伝達する線が複数ある場合の保護回路を示している。
【００７９】
即ち、実施例１におけるＰＭＯＳ６１，７１のソースが電位供給線Ｌｖｄ１に接続され、入力段３０のＰＭＯＳ３１のソースが電位供給線Ｌｖｄ２に接続され、ＮＭＯＳ６２，７２のソースが電位供給線をＬｇｄ１に接続され、ＮＭＯＳ３２のソースが電位供給線Ｌｇｄ２に接続されている。そして、電位供給線Ｌｖｄ１には、第５の保護手段であるＤ−ＮＭＯＳ８１の第３電極であるドレインが接続され、該Ｄ−ＮＭＯＳ８１の第４電極であるソースには電位供給線Ｌｖｄ２が接続されている。一方、電位供給線Ｌｇｄ１に、第５の保護手段であるＤ−ＮＭＯＳ８２の第３電極であるドレインが接続され、該Ｄ−ＮＭＯＳ８２の第４電極であるソースには電位供給線Ｌｇｄ２が接続されている。各Ｄ−ＮＭＯＳ８１，８２のゲートには、電源線Ｌｖｂが接続されている。他の構成は図１と同様になっている。
【００８０】
本実施例４の保護回路では、半導体集積装置が非活性状態のとき、電位供給線Ｌｖｄ１，Ｌｖｄ２がＤ−ＮＭＯＳ８１によって短絡され、同様に、電位供給線Ｌｇｄ１，Ｌｇｄ２がＤ−ＮＭＯＳ８２によって短絡されている。そのため、例えば電位供給線Ｌｖｄ２と信号線Ｌｓ５との間に静電サージが印加されると、サージ電流がＰＭＯＳ７１のゲートへ流れるが、該ゲートは短絡されているので、電位供給線Ｌｖｄ１にサージ電流が流れる。さらに、電位供給線Ｌｖｄ１及びＬｖｄ２が短絡されているので、サージ電流がＤ−ＮＭＯＳ８１を介して電位供給線Ｌｖｄ２に放出される。一方、半導体集積装置が活性状態のときには、電源線Ｌｖｂから閾値電圧の電位ＶＢＢが与えられるので、Ｄ−ＮＭＯＳ８１，８２が絶縁素子になり、半導体集積装置が行う通常動作には、悪影響を及ぼすことはない。他の動作は実施例１と同様である。
【００８１】
以上のように、本実施例４では、同一の電位ＶＤＤを供給する独立した電位供給線Ｌｖｄ１と電位供給線Ｌｖｄ２との間にＤ−ＮＭＯＳ８１を設けると共に、電位供給線Ｌｇｄ１と電位供給線Ｌｇｄ２との間にＤ−ＮＭＯＳ８２を設けたので、保護トランジスタであるＰＭＯＳ７１或いはＮＭＯＳ７２が接続されているのとは別の電源端子や接地端子に対して静電サージが侵入した時に、電源端子間或いは接地端子間をそれらＤ−ＮＭＯＳ８１，８２が相互に短絡するので、元々保護トランジスタが設置されていなかった端子に接続された電位供給線Ｌｖｄ２や電位供給線Ｌｇｄ２に対しても、ＰＭＯＳ７１或いはＮＭＯＳ７２があたかもそれに設けられた保護トランジスタであるかのように振る舞うので、良好な静電破壊耐性が得られるのである。
【００８２】
また、本実施例４では、同一の電源電位を独立に供給する電位供給線を２つとしているが、さらに、３つ以上の場合にもＤ−ＮＭＯＳ８１，８２を同様に接続して該複数の電位供給線を並列に接続するようにすると、少ないＤ−ＮＭＯＳ８１，８２で有効に静電破壊耐性が得られる。
【実施例５】
【００８３】
図１４は、本発明の実施例５を示す保護回路の回路図であり、実施例４を示す図１３中の要素と共通の要素には共通の符号が付されている。
【００８４】
この保護回路も、共通の電源電位ＶＤＤ或いはグランド電位ＧＮＤを供給する電位供給線が複数に独立した半導体集積装置に用いられるものであり、実施例４と同様に、ＰＭＯＳ６１，７１のソースが電位供給線Ｌｖｄ１に接続され、入力段３０のＰＭＯＳ３１のソースが電位供給線Ｌｖｄ２に接続され、ＮＭＯＳ６２，７２のソースが電位供給線Ｌｇｄ１に接続され、ＮＭＯＳ３２のソースが電位供給線Ｌｇｄ２に接続されている。
【００８５】
本実施例５の保護回路における電位供給線Ｌｖｄ１には、保護トランジスタであるＮＭＯＳ８３の第１電極であるドレインが接続され、該ＮＭＯＳ８３の第２電極のソース及びゲートが電位供給線Ｌｖｄ２に接続されている。一方、電位供給線Ｌｇｄ１には、保護トランジスタであるＮＭＯＳ８４の第１電極であるドレインが接続され、該ＮＭＯＳ８４の第２電極であるソース及びゲートが電位供給線Ｌｇｄ２に接続されている。ＮＭＯＳ８３のゲートとドレインとの間は、第６の保護手段であるＤ−ＮＭＯＳ８５によって接続され、ＮＭＯＳ８４のゲートとドレインとの間は、第６の保護手段であるＤ−ＮＭＯＳ８６によって接続されている。各Ｄ−ＮＭＯＳ８５，８６のゲートは、電源線Ｌｖｂに接続されている。
【００８６】
次に、本実施例５の保護回路の動作を説明する。
半導体集積装置が非活性状態のとき、電位供給線Ｌｖｄ１とＮＭＯＳ８３のゲートとはＤ−ＮＭＯＳ８５によって短絡され、電位供給線Ｌｇｄ１とＮＭＯＳ８４のゲートとはＤ−ＮＭＯＳ８６によって短絡される。この状態で、信号線Ｌｓ５と電位供給線Ｌｖｄ２との間に静電サージが印加されると、サージ電流はＤ−ＮＭＯＳ７３を介してＰＭＯＳ７１のゲートヘ流れるが、該ゲートが電位供給線Ｌｖｄ１ヘ接続されているので、そのまま電位供給線Ｌｖｄ１ヘ抜け、この後、ＮＭＯＳ８３はブレークダウンを起こして電位供給線Ｌｖｄ２ヘ静電サージを逃がす。この静電サージを電位供給線Ｌｖｄ２へ逃がすまでの間、Ｄ−ＮＭＯＳ８５は、ＮＭＯＳ８３のドレイン拡散層とゲート間に挟まれたゲート酸化膜にサージ電圧が掛かるのを防止する。即ち、ＮＭＯＳ８３の破壊耐性を確保する。同様に、信号線Ｌｓ５と電位供給線Ｌｇｄ２との間に静電サージが印加された場合も、サージ電流がＤ−ＮＭＯＳ７４を介してＰＭＯＳ７２のゲートヘ流れ、電位供給線Ｌｇｄ１ヘ抜け、この後、ＮＭＯＳ８４がブレークダウンを起こして電位供給線Ｌｇｄ２ヘ静電サージを逃がす。この静電サージを電位供給線Ｌｇｄ２へ逃がすまでの間、Ｄ−ＮＭＯＳ８６は、ＮＭＯＳ８４のドレイン拡散層とゲート間に挟まれたゲート酸化膜にサージ電圧が掛かるのを防止する。即ち、ＮＭＯＳ８４の破壊耐性を確保する。
【００８７】
一方、半導体集積装置が活性状態においては、電源線Ｌｖｂからの電位ＶＢＢの供給により、Ｄ−ＮＭＯＳ８５，８６が絶縁素子になり、導通が遮断される。このため、半導体集積装置が行う通常動作には、悪影響を及ぼすことはない。他の動作は、実施例１及び４と同様である。
【００８８】
以上のように、本実施例５では、保護トランジスタのＰＭＯＳ７１及びＮＭＯＳ７２が接続されているのとは別の電源端子や接地端子に対して静電気サージが侵入した時に、そのＰＭＯＳ７１及びＮＭＯＳ７２が接続されている電位供給線Ｌｖｄ１，Ｌｇｄ１に一旦静電サージを逃がし、その後にＮＭＯＳ８３，８４により最終的に静電サージを電位供給線Ｌｖｄ２，Ｌｇｄ２に放出する保護回路に、Ｄ−ＮＭＯＳ８５，８６を設けている。そのため、ＮＭＯＳ８３，８４のゲート酸化膜に高電圧が掛かることがなくなり、該ゲート酸化膜の破壊を防止できる。このことは、ブレークダウン電圧よりも低い真性耐圧しか持たないような薄いゲート酸化膜で形成された保護トランジスタ８３，８４を電位供給線Ｌｖｄ１，Ｌｖｄ２間及び電位供給線Ｌｇｄ１，Ｌｇｄ２間に配置してもよいことになり、プロセスの自由度が向上することになる。
【実施例６】
【００８９】
図１５は、本発明の実施例６を示す保護回路の回路図であり、参考例１を示す図５中の要素と共通の要素には共通の符号が付されている。
【００９０】
実施例１〜５では、Ｄ−ＮＭＯＳ２４，２５，５１〜５４，７３〜７６，８５〜８８を用いたが、これの代わりに、Ｎ型のジャンクション型電界効果トランジスタ（以下、「Ｎ型ＦＥＴ」という。）を用いて保護回路を構成することが可能である。ここでは、その代表として、参考例１のＤ−ＮＭＯＳ２４，２５を、Ｎ型ＦＥＴ９１，９２に置換した例を説明する。
【００９１】
入力パッドＰｉに接続された信号線Ｌｓ１には、カソードが電位供給線Ｌｖｄに接続されたｐｎダイオード２１のアノードが接続されると共に、アノードが電位供給線Ｌｇｄに接続されたｐｎダイオード２２のカソードが接続されている。このようにダイオード２１，２２に接続された信号線Ｌｓ１には、抵抗２３の一端が接続され、該抵抗２３の他端に、保護用のＮ型ＦＥＴ９１のドレインと、Ｎ型ＦＥＴ９２のドレインと、各ＰＭＯＳ３１及びＮＭＯＳ３２のゲートとが接続されている。
【００９２】
Ｎ型ＦＥＴ９１のソースは、電位供給線Ｌｖｄに接続され、Ｎ型ＦＥＴ９２のソースが、電位供給線Ｌｇｄに接続されている。各Ｎ型ＦＥＴ９１，９２のゲートが電源線Ｌｖｂに接続されている。
【００９３】
内部回路の入力段３０では、ＰＭＯＳ３１及びＮＭＯＳ３２のドレイン同士が接続され、該ＰＭＯＳ３１のソースが電位供給線Ｌｖｄに接続され、該ＮＭＯＳ３２のソースが電位供給線Ｌｇｄに接続されている。
【００９４】
図１６は、Ｎ型ＦＥＴの構造を示す断面図であり、図１７は、Ｎ型ＦＥＴの電流−電圧特性を示す特性図である。これらの図１６及び図１７を参照しつつ、本実施例６の保護回路の動作を説明する。
【００９５】
例えば、本実施例６のＮ型ＦＥＴ９１は、図１６のように、Ｎ型のソース９１ｓと、ドレイン９１ｄとを、低濃度Ｎ型不純物領域のチャネル９３によって短絡する素子であり、この低濃度Ｎ型不純物領域上に、Ｐ型の不純物拡散領域であるゲート９１ｇ設けている。Ｎ型ＦＥＴ９１は、半導体集積装置が非活性状態の時に、図１７の特性９４のように、抵抗素子として機能する。また、Ｎ型ＦＥＴのゲート９１ｇに閾値電圧以下の負電圧を印加すると、低濃度Ｎ型不純物領域が空乏化し、チャネル９３が消失する。一度チャネル９３が消失するとソース９１ｓとドレイン９１ｄは、図１７の特性９５に示すように、極めて高抵抗となって実質的に絶縁される。Ｎ型ＦＥＴ９２も同様に動作する。
【００９６】
よって、参考例１と同様に、半導体集積回路が非活性状態のとき、Ｎ型ＦＥＴ９１は抵抗素子となり、信号線Ｌｓ１とＰＭＯＳ３１のソースとを短絡する。同様にＮ型ＦＥＴ９２は信号線Ｌｓ１とＮＭＯＳ３２のソースとを短絡する。即ち、信号線Ｌｓ１に正または負のいずれかの静電気サージが侵入しても、その静電サージがダイオード２１または２２を介して電位供給線Ｌｖｄ，Ｌｇｄに流れて吸収されるばかりでなく、ＰＭＯＳ３１及びＮＭＯＳ３２におけるゲート−ソース拡散層間に挟まれたゲート酸化膜に電位差が発生せず、ダイオード２１または２２のサージ対する応答速度にかかわらず、ゲート酸化膜の破壊が効果的に防止される。
【００９７】
実施例２〜５の保護回路の各Ｄ−ＮＭＯＳをＮ型ＦＥＴに置換しても、それらの実施例２〜５の保護回路と同様に動作する。
【００９８】
以上のように、本実施例６では、実施例１〜５の保護回路におけるＤ−ＮＭＯＳをＮ型ＦＥＴに置換したので、実施例１〜５と同様の利点を有する保護回路が実現できる。その上、Ｎ型ＦＥＴは、Ｄ−ＮＭＯＳのようなゲート酸化膜がないので、該ゲート酸化膜が破壊することを考慮する必要がなくなる。
【実施例７】
【００９９】
図１８は、本発明の実施例７を示すトランジスタの平面図である。
このトランジスタは、実施例４〜６においてＤ−ＮＭＯＳ５１〜５４，７３〜７６，８５〜８８、または、これらのＤ−ＮＭＯＳに置換されたＮ型ＦＥＴが各ゲートに接続される保護トランジスタのＰＭＯＳ７１及びＮＭＯＳ７２，８３，８４である。
【０１００】
各トランジスタ７１，７２，８３，８４のドレインとソースとの間に配置されるゲート電極は、ポリシリコンのゲートパタン１００で形成されている。ゲートパタン１００の上には、該ゲート電極と同電位のアルミニウムの金属配線１０１が併設されている。このパタン１００とアルミニウムの金属配線１０１とが、所定の間隔で設けられた接続孔１０２によって接続されている。
【０１０１】
ゲート電極の素材であるポリシリコンは、数Ωから１０数Ω程度のシート抵抗値を有している。そのため、金属配線１０１がない場合には、パタン１００の長手方向の両端には数１００Ωの抵抗が付いてしまうことになる。このような状態にある保護トランジスタのゲート電極の一端に、Ｄ−ＮＭＯＳ５１〜５４，７３〜７６，８５〜８８を接続しても、ゲート電極の他端では、数１００Ωの抵抗のために電位差が生じ、ゲート電極とドレイン拡散層を短絡する効果が十分得られず、ゲート酸化膜が破壊する可能性がある。
【０１０２】
これに対し、金属配線１０１を設けて一定間隔で接続することにより、ゲート電極の長手方向に電位差が発生しない。よって、実施例４〜６におけるＰＭＯＳ７１及びＮＭＯＳ７２，８３，８４のゲート酸化膜の破壊を防止できる。
【実施例８】
【０１０３】
図１９は、本発明の実施例８を示すトランジスタの平面図である。
このトランジスタは、実施例４〜６においてＤ−ＮＭＯＳ５１〜５４，７３〜７６，８５〜８８、または、これらのＤ−ＮＭＯＳに置換されたＮ型ＦＥＴが各ゲートに接続されるトランジスタのＰＭＯＳ７１及びＮＭＯＳ７２，８３，８４のうちの１つである。このトランジスタは、金属で構成されて交互に配列された複数のドレイン電極１１０及びソース電極１１１と、各ドレイン電極１１０及びソース電極１１１の間にそれぞれ形成された複数のポリシリコンのパターン１１２とを備えている。この複数のポリシリコンのパタン１１２はゲート電極になるものであり、該パタン１１２は、さらに、同じポリシリコンで梯子または碁盤目状に接続されている。
【０１０４】
ＰＭＯＳ７１及びＮＭＯＳ７２，８３，８４のトランジスタ構造を、図１９のようにして、パタン１１２を梯子または碁盤目状に接続したものにすることで、実施例７と同様に、ゲート電極の一方の端部と他方の端部とで電位差が発生しなくなり、ゲート酸化膜の破壊を防止できる。また、本実施例８では、実施例７に比較してポリシリコン素材のみでゲート電極の長手方向の抵抗値を低減させているので、パタン１１２上の金属配線が無用となり、半導体集積装置の低コスト化が可能になる。
【０１０５】
（変形例）
なお、本発明は、上記の参考例や実施例に限定されず種々の変形が可能である。
【０１０６】
（ｉ）  参考例１では、ダイオード２１，２２を保護素子として用いているが、実施例１で用いた保護トランジスタのＰＭＯＳ７１及びＮＭＯＳ７２を該ダイオード２１，２２の代わりに用いてもよい。
【０１０７】
（ｉｉ）  実施例１〜５では、各保護手段としてＤ−ＮＭＯＳ５１〜５４，７３〜７６，８５〜８８を用い、実施例６ではＮ型ＦＥＴを用いた例を説明して保護回路を説明している。これらの保護回路は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）の搭載に適した回路である。ＤＲＡＭは、複数のメモリセルとそれらのアクセスを行う内部回路とを持つと共に、第２の電源電位になる基板電位ＶＢＢを発生する基板電位発生回路を備えているので、特別な降圧回路等を設ける必要がなく、基板電位発生回路を有効に使用できる。ここで、ＤＲＡＭは、メモリセルに書き込まれたデータを読出すために、内部に昇圧回路を備えている。この昇圧回路を利用して、実施例１〜５と同様に機能する保護回路を実現することができる。
【０１０８】
この場合には、各実施例におけるＤ−ＮＭＯＳ５１〜５４，７３〜７６，８５〜８８を、ディプレッション型のＰＭＯＳ或いはＰチャネル型のジャンクション電界効果トランジスタに置換すればよい。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施例１を示す保護回路の回路図である。
【図２】従来の入力端子用保護回路を示す回路図である。
【図３】従来の出力端子用保護回路を示す回路図である。
【図４】従来の入出力用保護回路を示す回路図である。
【図５】本発明の参考例１を示す保護回路の回路図である。
【図６】Ｄ−ＮＭＯＳの構造を示す断面図である。
【図７】Ｄ−ＮＭＯＳの電流−電圧特性を示す特性図である。
【図８】本発明の参考例２を示す保護回路の回路図である。
【図９】本発明の参考例３を示す保護回路の回路図である。
【図１０】本発明の実施例２を示す保護回路の回路図である。
【図１１】本発明の実施例３を示す保護回路の回路図である。
【図１２】本実施例３の保護トランジスタの電流−電圧特性を示す特性図である。
【図１３】本発明の実施例４を示す保護回路の回路図である。
【図１４】本発明の実施例５を示す保護回路の回路図である。
【図１５】本発明の実施例６を示す保護回路の回路図である。
【図１６】Ｎ型ＦＥＴの構造を示す断面図である。
【図１７】Ｎ型ＦＥＴの電流−電圧特性を示す特性図である。
【図１８】本発明の実施例７を示すトランジスタの平面図である。
【図１９】本発明の実施例８を示すトランジスタの平面図である。
【符号の説明】
【０１１０】
２１，２２      ダイオード（保護素子）
２４，２５，５１〜５４，７３〜７６，８５〜８８       Ｄ−ＮＭＯＳ（保護手段）
７１，７２，８３，８４      保護トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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