(57)【要約】【課題】  フォトダイオードの開口面積を大きく確保できるとともに、フォトダイオードへの光の入射を妨げることのない配線配置を行うことができる固体撮像装置およびその製造方法を提供する。【解決手段】  サリサイド形成過程において、フローティングディフュージョン２０３と増幅トランジスタ１０４のゲート電極１０４ｇとを接続する検出用配線２１７を、サリサイド形成過程に発生する非シリコン表面上のシリサイド化反応していない高融点金属材料を利用して形成する。これにより、従来に比べて狭い領域に配線を配置することが可能となり、フォトダイオードの開口面積を大きくすることができる。【選択図】  図１
2006186187.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードにおいて光電変換により生成された信号電荷をフローティングディフュージョンに転送するとともに、当該フローティングディフュージョンの電位に応じた信号を、増幅トランジスタを介して出力する画素セルがマトリックス状に配置された固体撮像装置において、
前記フローティングディフュージョンと前記増幅トランジスタのゲート電極とが、当該ゲート電極と同一の配線層に設けられた高融点金属を主材料とする配線により接続されたことを特徴とする固体撮像装置。
【請求項２】
前記配線は、前記フローティングディフュージョンと前記増幅トランジスタのゲート電極とに、それぞれ前記高融点金属のシリサイドを介して接続された請求項１に記載の固体撮像装置。
【請求項３】
前記配線は、その両端部において前記高融点金属から前記シリサイドに連続的に遷移する請求項２に記載の固体撮像装置。
【請求項４】
フォトダイオードにおいて光電変換により生成された信号電荷をフローティングディフュージョンに転送するとともに、当該フローティングディフュージョンの電位に応じた信号を、増幅トランジスタを介して出力する画素セルがマトリックス状に配置された固体撮像装置の製造方法において、
少なくとも前記フローティングディフュージョンの一部および前記増幅トランジスタのゲート電極の一部を共に被覆する高融点金属を主材料とする導電膜を形成する工程と、
前記導電膜と、前記フローティングディフュージョンおよび前記増幅トランジスタのゲート電極の材料とを反応させてシリサイドを形成する工程と、
前記シリサイドおよび未反応の前記導電膜上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、前記フローティングディフュージョン部と前記増幅トランジスタのゲート電極とを接続する配線に対応する絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして前記導電膜を選択的に除去し、前記配線のパターンを形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法に関し、特に、ＭＯＳ型の固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
公知のように、ＭＯＳ型の固体撮像装置は、各画素セルにＭＯＳトランジスタが配置されている。各画素セルのフォトダイオード部で生成された信号電荷は、当該ＭＯＳトランジスタを介して画素セルごとに電気信号として取り出される。このようなＭＯＳ型の固体撮像装置は、ＣＣＤ（Charge Coupled Device）型の固体撮像装置に比べて、走査自由度が高い、ＣＭＯＳプロセスを使用するため製造コストが安い、駆動方式が簡単である、システム・オン・チップを実現できる等の特徴を有している。
【０００３】
以下、従来の固体撮像装置の画素セルの構造および動作について簡単に説明する。図１１（ａ）は、一般的なＭＯＳ型の固体撮像装置の回路図であり、図１１（ｂ）は、図１１（ａ）の画素セル部分を拡大して示した回路図である。また、図１２は、ＭＯＳ型の固体撮像装置の画素セルのパターンレイアウトの一例を示す平面図である。図１１、図１２において、二点鎖線で囲まれた領域が１つの画素セルに対応している。なお、図１１と図１２の対応を容易とするため、図１１（ｂ）には、図１２において対応する部分の符号を付している。
【０００４】
図１１（ｂ）に示すように、各画素セル１００は、フォトダイオード１０１、転送トランジスタ１０２、リセットトランジスタ１０３、および増幅トランジスタ１０４から構成される。フォトダイオード１０１のカソード、および、各トランジスタ１０２〜１０４のソース、ドレインは、図１２に点線で示すように、Ｐ型の半導体基板の表面部に形成されたＮ型の不純物領域２０１〜２０５により構成されている。なお、この例では、フォトダイオード１０１のアノードは、Ｐ型の半導体基板である。
【０００５】
図１２に示す例では、フォトダイオード１０１のカソードを構成する不純物領域２０１（以下、電荷蓄積層２０１という。）は矩形形状を有し、当該電荷蓄積層２０１の短辺に沿って、転送トランジスタ１０２のソースを構成する不純物領域２０２（以下、電荷引出層２０２という。）が設けられる。また、電荷蓄積層２０１と電荷引出層２０２とは、半導体基板の内部で互いに一部が重なるように配置されており、電気的に接続されている。
【０００６】
図１１（ｂ）に示すように、転送トランジスタ１０２のドレインとリセットトランジスタ１０３のソースとは共通であり、共通の不純物領域２０３（以下、フローティングディフュージョン２０３という。）として構成される。図１２の例では、フローティングディフュージョン２０３は、電荷蓄積層２０１の長辺と平行に配置された転送トランジスタ１０２のゲート電極１０２ｇ（以下、転送ゲート電極１０２ｇという。）を挟んで電荷引出層２０２と対向する位置に配置される。
【０００７】
また、リセットトランジスタ１０３のドレインと増幅トランジスタ１０４のドレインも共通の不純物領域２０４（以下、電位拡散層２０４という。）で構成される。この電位拡散層２０４は、転送ゲート電極１０２ｇに対して垂直な方向に沿って配置されたリセットトランジスタ１０３のゲート電極１０３ｇ（以下、リセットゲート電極１０３ｇという。）を挟んで、フローティングディフュージョン２０３と対向する位置に配置される。
【０００８】
なお、転送ゲート電極１０２ｇは、電荷蓄積層２０１の長辺方向に沿って配置されているすべての画素セルに対して共通の電極として機能するように構成されており、図１１（ａ）に示す垂直ドライバ回路１０７に接続されている。また、転送ゲート電極１０２ｇにより共通化されたすべての画素セルのリセットゲート電極１０３ｇは、転送ゲート電極１０２ｇと平行に配置されたリセット線１２１により、転送ゲート電極１０２ｇと反対側に位置する端部が連結され、転送ゲート電極１０２ｇと同様に、図１１（ａ）に示す垂直ドライバ回路１０７に接続されている。
【０００９】
さらに、図１２に示すように、転送ゲート電極１０２ｇとリセット線１２１との間で、リセットゲート電極１０３ｇと平行に配置された増幅トランジスタ１０４のゲート電極１０４ｇ（以下、検出ゲート電極１０４ｇという。）を挟んで電位拡散層２０４と対向する位置には、増幅トランジスタ１０４のソースを構成する不純物領域２０５（以下、出力層２０５という。）が配置されている。
【００１０】
なお、上述の各ゲート電極１０２ｇ、１０３ｇ、１０４ｇ、および、リセット線１２１は、半導体基板の表面に、ポリシリコン等のパターンとして形成され、ゲート電極１０２ｇ、１０３ｇ、１０４ｇの直下の半導体基板の表面には、シリコン酸化膜等からなるゲート絶縁膜が設けられている。また、図１２では、これら一群の配線を破線で示している。
【００１１】
一方、各ゲート電極１０２ｇ、１０３ｇ、および１０４ｇの上には、シリコン窒化膜等からなる第１の層間絶縁膜２２５（図１４参照）を介してＡｌ等からなる第１のメタル配線層が配置される。
【００１２】
図１２の例では、この第１のメタル配線層により、検出用配線２１１、接続用パターン２１２、および垂直信号線１１１が形成されている（図１２に実線で示す。）。
【００１３】
上記検出用配線２１１は、検出ゲート電極１０４ｇとフローティングディフュージョン２０３とを接続する配線であり、第１の層間絶縁膜２２５を貫通するコンタクトホール２３１、２３２を介して、フローティングディフュージョン２０３、および検出ゲート電極１０４ｇに接続されている。また、接続用パターン２１２は、電源拡散層２０４と後述の第２のメタル配線層との接続部となるパターンであり、第１の層間絶縁膜２２５を貫通するコンタクトホール２３３を介して電源拡散層２０４と接続される。さらに、垂直信号線１１１は、電荷蓄積層２０１の短辺方向に沿って配置されたすべての画素セルの出力層２０５に接続される配線であり、コンタクトホール２３４を介して出力層２０５に接続されている。
【００１４】
なお、垂直信号線１１１は、図１１（ａ）に示すように、一端が負荷トランジスタ１０５を介して出力信号線１１３に接続されるとともに、他端が雑音抑制回路１０８および水平トランジスタ１１０を介して接地線１１２に接続されている。また、水平トランジスタ１１０のゲートは水平ドライバ回路１０９に接続されている。
【００１５】
上記第１のメタル配線層の各パターン上には、シリコン窒化膜等からなる第２の層間絶縁膜２２６（図１４参照）を介してＡｌ等からなる第２のメタル配線層が形成され、最上面にシリコン窒化膜等からなる保護膜２２７（図１４参照）が形成される。
【００１６】
図１３は、図１２の上層に第２のメタル配線層が形成された状態を示す平面図である。図１３に示すように、第２のメタル配線層として、電荷蓄積層２０１の上方に開口を有する電源配線２１３が形成されている。電源配線２１３は、第２の層間絶縁膜２２６を貫通するヴィアホール２３５を介して上記接続用パターン２１２に接続されており、結果として、電源拡散層２０４と接続される。
【００１７】
また、電源配線２１３は、図１１（ａ）に示すように電源１０６に接続されており、各トランジスタに電源供給を行うとともに、電荷蓄積層２０１以外への光の入射を防止する機能を担っている。
【００１８】
上記構成において、入射光に応じて光電変換により生成された信号電荷は電荷蓄積層２０１に蓄積される。ここで、垂直ドライバ回路１０７が、転送ゲート電極１０２ｇに電圧を印加して転送トランジスタ１０２をオン状態にすると、信号電荷はフローティングディフュージョン２０３（以下、適宜、ＦＤ２０３と省略する。）に流入し、ＦＤ２０３の電位が当該信号電荷の電荷量に応じて変動する。
【００１９】
上述したように、ＦＤ２０３は検出用配線２１１により検出ゲート電極１０４ｇと接続されている。したがって、この状態で、水平ドライバ回路１０９が、当該画素セル１００に対応する水平トランジスタ１１０に電圧を印加して水平トランジスタ１１０をオン状態にすると、増幅トランジスタ１０４はソースフォロア回路となりＦＤ２０３に蓄積された信号電荷に応じた出力信号が垂直信号線１１１に出力される。その後、垂直ドライバ回路１０７が、リセットゲート電極１０３ｇに電圧を印加してリセットトランジスタ１０３をオン状態にすると、ＦＤ２０３に蓄積されていた信号電荷はリセット線１２１を介してＦＤ２０３から排出され、ＦＤ２０３の電位は電源拡散層２０４の電位と等しくなる。これにより、ＦＤ２０３が初期化される。
【００２０】
ところで、画素セル１００のレイアウトにおいて、画素の感度および飽和出力を向上させるためには、フォトダイオード１０１の受光面積（図１２に示す電荷蓄積部２０１の面積）が可能な限り大きいことが好ましい。しかしながら、半導体基板上において１つの画素セルが占有可能な面積は、固体撮像装置のチップサイズおよび形成する画素数等により制限される。したがって、画素セル１００のレイアウトでは、上述のフォトダイオード１０１以外の領域の面積を可能な限り小さくすることが好ましい。このため、各トランジスタのゲート電極や第１のメタル配線層のパターンを可能な限り近接させて配置するとともに、これらの配線をフォトダイオード１０１への光入射を妨げることがないように配置することが重要となる。
【００２１】
図１２の例では、増幅トランジスタ１０４の直上にコンタクトホール２３２を形成することが好ましくないため、検出ゲート電極１０４ｇをトランジスタ領域の外部にまで延伸し、増幅トランジスタ１０４に隣接する位置にコンタクトホール２３２を形成するためのスペースを設けている。このスペースを確保するために、転送ゲート電極１０２ｇとリセット線１２１との間隔は広げられ、結果的に、フォトダイオード１０１の開口面積が小さくなっている。
【００２２】
さらに、第１メタル配線層において、検出用配線２１１と接続用パターン２１２とを並べて配置する必要があるため、検出用配線２１１のパターンが転送ゲート電極１０２ｇの上方にオーバーラップするように配置されている。このレイアウトでは、図１４（図１２のＡ−Ａの断面）に示すように、フォトダイオード１０１に斜めに入射する光Ｌの一部を検出用配線２１１が遮る状態になり、フォトダイオード１０１に入射する光量が減少してしまうという問題も発生してしまう。
【００２３】
この対策として、後掲の特許文献１には、図１５に示すように、検出ゲート電極１０４ｇとＦＤ２０３とを接続する配線として検出ゲート電極１０４ｇの電極パターンを使用する技術が開示されている。すなわち、検出ゲート電極１０４ｇの電極パターンを、ＦＤ２０３に設けたコンタクト２０３ａにオーバーラップする位置まで延伸させて、ＦＤ２０３と検出ゲート電極１０４ｇとを接続している。
【００２４】
この構成によれば、上記コンタクトホール２３２（および、コンタクトホール２３１）が不要となるため、転送ゲート電極１０２ｇとリセット線１２１との間隔を狭めることが可能となる。また、検出用配線２１１も不要となるため、斜め方向に入射する光Ｌを遮ることもない。
【特許文献１】特開２００３−１９７８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記特許文献１に記載されている技術を採用した場合、検出ゲート電極１０４ｇを直接ＦＤ２０３に接続しているため、転送ゲート電極１０２ｇと検出ゲート電極１０４ｇとが平行に配置されることになる。両者はともにトランジスタのゲート電極であるため、同一のフォトリソグラフィ工程によりパターンが形成される。このため、転送ゲート電極１０２ｇと検出ゲート電極１０４ｇとの最小間隔ｄ（図１５参照）は、当該フォトリソグラフィ工程の解像限界により制限されることになる。
【００２６】
近年の素子寸法の微細化に伴い、１つの画素セルに割り当てられる面積は、今後、ますます小さくなることが予想される。このため、フォトダイオード１０１の開口面積をできるだけ広く確保するためにも、配線をより狭い領域に配置可能にする必要がある。
【００２７】
本発明は、上記従来の事情を鑑みてなされたものであり、従来に比べて、フォトダイオードの開口面積を大きく確保できるとともに、フォトダイオードへの光の入射を妨げることのない配線配置を行うことができる固体撮像装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
前記の目的を達成するため、本発明に係る固体撮像装置は以下の手段を採用している。まず、本発明は、フォトダイオードにおいて光電変換により生成された信号電荷を、当該信号電荷を一時的に蓄積するフローティングディフュージョンに転送するとともに、当該フローティングディフュージョンの電位に応じた信号を、増幅トランジスタを介して出力する画素セルがマトリックス状に配置された固体撮像装置を前提としている。
【００２９】
そして、本発明に係る固体撮像装置は、上記フローティングディフュージョンと上記増幅トランジスタのゲート電極とが、当該ゲート電極と同一の配線層に形成された高融点金属を主材料とする配線により接続された構成を採用している。ここで、同一の配線層とは、前記配線が絶縁膜を介することなく、すなわち、スルーホールを介することなく接続されていることを指す。
【００３０】
また、フローティングディフュージョンと増幅トランジスタのゲート電極とを接続する上記配線は、フローティングディフュージョンおよび増幅トランジスタと、高融点金属のシリサイドを介して接触していることが好ましい。さらに、当該配線は、その両端部において前記高融点金属から前記シリサイドに連続的に遷移する構成を採用してもよい。
【００３１】
一方、他の観点では、本発明は、上記固体撮像装置の製造方法を提供することができる。本発明に係る固体撮像装置の製造方法は、フォトダイオードにおいて光電変換により生成された信号電荷を、当該信号電荷を一時的に蓄積するフローティングディフュージョンに転送するとともに、当該フローティングディフュージョンの電位に応じた信号を、増幅トランジスタを介して出力する画素セルがマトリックス状に配置された固体撮像装置の製造方法を前提としている。
【００３２】
そして、本発明に係る固体撮像装置の製造方法は、まず、半導体基板上に形成されたフローティングディフュージョンおよび増幅トランジスタのゲート電極の少なくとも一部を共に被覆する高融点金属を主材料とする導電膜を形成する。そして、当該導電膜と、当該導電膜に接触しているフローティングディフュージョンおよび増幅トランジスタのゲート電極の材料とを反応させてシリサイドを形成する。この状態で、前記シリサイドおよび未反応の前記導電膜上に絶縁膜を形成し、当該絶縁膜を選択的に除去することにより、フローティングディフュージョンと増幅トランジスタのゲート電極とを接続する配線に対応する絶縁膜パターンを形成する。この絶縁膜パターンをマスクとして導電膜を選択的に除去し、フローティングディフュージョンと増幅トランジスタのゲート電極とを接続する配線のパターンを形成する。
【発明の効果】
【００３３】
本発明によれば、ＭＯＳ型の固体撮像装置において、フローティングディフュージョンと増幅トランジスタのゲート電極とを接続する配線を配置するために必要な領域を、従来に比べて狭くすることができる。このため、フォトダイオードの開口面積（受光面積）をより大きくすることができ、従来の配線配置を採用した固体撮像装置に比べて、検出感度および飽和出力を向上させることができる。
【００３４】
また、フローティングディフュージョンと増幅トランジスタのゲート電極とを接続する上記配線はゲート電極と同一の配線層に形成されているため、フォトダイオードへの光の入射を妨げるメタル配線も削減することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る固体撮像装置を、図面を参照しながら説明する。
【００３６】
図１は、本発明を適用した固体撮像装置の画素セルのパターンレイアウトの一例を示す平面図である。なお、図１は、図１２と同様に、第１のメタル配線層のパターンが形成された状態を示す平面図であり、第２の層間絶縁膜および第２のメタル配線層のパターンは図示していない。また、図２〜図９は、本発明に係る固体撮像装置の製造工程の一部を示す要部断面図である。図２〜図９において、図２（ａ）〜図９（ａ）は、図１に示すＡ−Ａの断面を示す図であり、図２（ｂ）〜図９（ｂ）は、図１に示すＢ−Ｂの断面を示す図である。
【００３７】
以下、本発明に係る固体撮像装置の構造を、その製造工程とともに説明する。また、図面において、従来と同一の部分には同一符号を付している。
【００３８】
本発明の固体撮像装置は、回路構成上は図１１に示した従来の固体撮像装置と同一であり、フォトダイオード１０１、転送トランジスタ１０２、リセットトランジスタ１０３、および増幅トランジスタ１０４を備えている。また、各トランジスタのゲート電極１０２ｇ、１０３ｇ、１０４ｇが形成されるまでの工程は、公知のＣＭＯＳプロセスにより形成されるものであり、図２は、当該プロセスにより、各トランジスタのゲート電極１０２ｇ、１０３ｇ、１０４ｇが形成された状態を示している。
【００３９】
図１、および図２（ａ）、（ｂ）に示すように、Ｐ型のシリコン半導体基板２００（あるいは、深いＰ型のウェルが形成されたＮ型のシリコン半導体基板）の表面部に、各画素セル１００および各能動素子１０１、１０２、１０３、１０４を電気的に分離する素子分離２２４が、ＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）等の公知の素子分離手法を用いて形成される。
【００４０】
また、Ｎ型の不純物がイオン注入法等により導入され、半導体基板２００の表面部に電荷蓄積部２０１（フォトダイオード１０１）が形成される。この後、半導体基板２００の表面に、各トランジスタ１０２、１０３、１０４のゲート絶縁膜となる表面酸化膜が形成され、サイドウォール２２３を備えたゲート電極１０２ｇ、１０３ｇ、１０４ｇが形成される。なお、本実施の形態では、各ゲート電極１０２ｇ、１０３ｇ、１０４ｇをポリシリコンで形成し、サイドウォール２２３をシリコン酸化膜で形成している。
【００４１】
これらのゲート電極１０２ｇ、１０３ｇ、１０４ｇは、公知のサリサイド構造の形成プロセスにより形成されるものであるが、ここでその形成工程を簡単に説明する。なお、以下のサリサイド構造の形成プロセスでは、電荷蓄積層２０１はレジスト膜等により被覆され、当該プロセス中にダメージ等を受けることがない状態になっている。
【００４２】
まず、上記ゲート絶縁膜上に、ポリシリコンからなる導電膜がＣＶＤ法等により成膜され、フォトリソグラフィおよびエッチングにより各ゲート電極１０２ｇ、１０３ｇ、１０４ｇ、およびリセット線１２１のパターンが形成される。
【００４３】
次に、各ゲート電極１０２ｇ、１０３ｇ、１０４ｇのパターンをマスクとして、イオン注入法等により半導体基板２００にＮ型の不純物が導入され、比較的低濃度の浅い不純物領域が形成される。そして、ゲート電極１０２ｇ、１０３ｇ、１０４ｇ上を被覆するシリコン酸化膜がＣＶＤ法を用いて堆積され、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いたエッチバックにより、各ゲート電極１０２ｇ、１０３ｇ、１０４ｇのサイドウォール２２３が形成される。
【００４４】
そして、サイドウォール２２３を備えた各ゲート電極１０２ｇ、１０３ｇ、１０４ｇをマスクとして、イオン注入法等によりＮ型の不純物を半導体基板２００に高濃度で導入することにより、電荷引出層２０２、ＦＤ２０３、電源拡散層２０４、出力層２０５が形成され、各トランジスタ１０２、１０３、１０４に対応する不純物領域が完成される。なお、各トランジスタ１０２、１０３、１０４の領域を除く各ゲート電極１０２ｇ、１０３ｇ、１０４ｇの直下、および、リセット線１２１の直下の半導体基板２００には、上記素子分離２２４が形成され、半導体基板２００と電気的に分離されていることはいうまでもない。
【００４５】
さて、本発明に係る固体撮像装置では、上記のようにゲート電極１０２ｇ、１０３ｇ、１０４ｇが形成された状態で、図２（ａ）に示すように、電荷蓄積層２０１の上面を被覆するシリサイドブロック膜２１８が形成される。当該シリサイドブロック膜２１８は、例えば、ＣＶＤ法等により半導体基板２００上にシリコン酸化膜を成膜し、当該シリコン酸化膜に対してフォトリソグラフィおよびエッチングを行うことで形成される。
【００４６】
なお、図２（ａ）に示すように、シリサイドブロック膜２１８の垂直方向（図１において、垂直信号線１１１が伸びる方向）の端部は、後述のシリサイド形成により、配線抵抗を低下させることができるように、転送ゲート電極１０２ｇの上部と、隣接する画素セルのリセット線１２１の上部とに位置させている。また、水平方向（図１において、リセット線１２１が伸びる方向）は、当該方向に沿って形成されたすべての画素セル１００に渡って、共通のシリサイドブロック膜２１８を形成している。
【００４７】
次に、図３（ａ）、（ｂ）示すように、シリサイドブロック膜２１８が形成された半導体基板２００上に高融点金属膜２１９が堆積される。当該高融点金属膜２１９は、例えば、コバルトやチタン等の材料を、スパッタリング法等を用いて半導体基板２００の全面に堆積すればよい。なお、高融点金属膜２１９上には、必要に応じて窒化チタン膜（図示せず）を堆積してもよい。この窒化チタン膜は、例えば、高融点金属膜２１９がチタン膜である場合は後述のサリサイド反応の制御性を向上させることができ、高融点金属膜２１９がコバルト膜である場合にはコバルト膜の酸化を防止することができる。
【００４８】
上述のように高融点金属膜２１９を成膜した後、当該高融点金属膜２１９と半導体基板２００のシリコン、または、各ゲート電極１０２ｇ、１０３ｇ、１０４ｇのシリコンとを反応させてシリサイドを形成するための第１の熱処理を行う。
【００４９】
この第１の熱処理により、図４（ａ）、（ｂ）に示すように、高融点金属膜２１９とシリコン基板２００、および高融点金属膜２１９とゲート電極１０２ｇ、１０３ｇ、１０４ｇとが接触している領域にシリサイド２２０が形成される。このとき、素子分離２２４、サイドウォール２２３、シリサイドブロック膜２１８上に成膜された高融点金属膜２１９は、反応可能なシリコンが存在しないため、シリサイド化されることはない。
【００５０】
また、第１の熱処理において、ＦＤ２０３、電位拡散層２０４、および出力層２０５上に形成されたシリサイド２２０は、各層に電気的に接続された電極として機能する。したがって、図４（ａ）、（ｂ）に示す状態では、ＦＤ２０３、電位拡散層２０４、出力層２０５、および、各ゲート電極１０２ｇ、１０３ｇ、１０４ｇは、シリサイド２２０を介して高融点金属膜２１９とそれぞれ電気的に接続されていることになる。
【００５１】
なお、図４（ａ）、（ｂ）では、ＦＤ２０３上に未反応の高融点金属が残留している状態を示しているが、熱処理条件によっては高融点金属２１９がすべてシリサイド２２０となることもある。また、図面では、便宜上、シリサイド２２０と未反応の高融点金属膜２１９との界面を明示しているが、公知のように、シリサイドは高融点金属とシリコンとの合金化反応によって生成されるものである。したがって、未反応の高融点金属２１９とシリサイド２２０の間では、組成が未反応の高融点金属からシリサイドに連続的に遷移している。
【００５２】
第１の熱処理が完了した後、図５（ａ）、（ｂ）に示すように、高融点金属膜２１９の表面に、例えば、シリコン酸化膜からなる絶縁膜２２１を成膜する。なお、絶縁膜２２１の成膜過程において、半導体基板２００が５００℃以上の高温にさらされると、上記シリサイド２２０にシリコン凝集が発生して配線抵抗が増大してしまう。これを避けるため、絶縁膜２２１の成膜には、プラズマＣＶＤ等のような半導体基板が５００℃を越える高温にさらされることのない低温プロセスを採用することが好ましい。
【００５３】
次に、図６（ａ）、（ｂ）に示すように、絶縁膜２２１上に、ＦＤ２０３と検出ゲート電極１０４ｇとを接続する配線に対応するレジストパターン２２２をフォトリソグラフィ法により形成する。そして、このレジストパターン２２２をエッチングマスクとして、絶縁膜２２１を選択的にエッチングすることで図７（ａ）、（ｂ）に示す絶縁膜２２１のパターンが形成される。当該絶縁膜２２１のエッチングには、例えば、ドライエッチングを使用することができる。この場合、エッチングガスとして、高融点金属２１９やシリサイド２２０に対する選択比が高い、Ｃ5Ｆ8，Ｃ4Ｆ6等の不飽和ＣＦ系ガスを用いることが好ましい。
【００５４】
そして、図８（ａ）、（ｂ）に示すように、アッシング等によりレジストパターン２２２を除去した後、絶縁膜２２１のパターンをエッチングマスクとして、未反応の高融点金属膜２１９を選択的に除去することにより、図９（ａ）、（ｂ）に示す検出用配線２１７が形成される。なお、この高融点金属膜２１９の除去は、例えば、硫酸と過酸化水素との混合溶液をエッチング液としたウエットエッチングにより行うことができる。
【００５５】
上述のように、本発明では、ＦＤ２０３と検出ゲート電極１０４ｇとを接続する検出用配線２１７を高融点金属により形成している。本構成によれば、ゲート電極として用いられるポリシリコンを利用した従来の配線に比べて、より狭い領域にＦＤ２０３と検出ゲート電極１０４ｇとを接続する配線を形成することが可能となる。
【００５６】
すなわち、ポリシリコンからなる配線（ゲート電極）は、周知のように、ＣＭＯＳプロセスの加工限界に基づいて規定されるレイアウトルールによりその配置が制限されている。例えば、０．１８μｍノード対応のＣＭＯＳプロセスでは、ポリシリコン配線はライン幅Ｌ＝０．１８μｍ、隣接する配線間のスペース幅Ｓ＝０．１８μｍが最小値とされている。このため、略平行に配置されたポリシリコン配線間に、新たに１本のポリシリコン配線を配置するために必要となる最小幅は、スペース幅＋ライン幅＋スペース幅＝０．１８＋０．１８＋０．１８＝０．５４μｍとなる。
【００５７】
一方、本発明では、検出用配線２１７のパターンを形成する際に、まず、レジストパターン２２２を形成している。当該レジストパターン２２２は孤立パターンであるため、ポリシリコン配線間のレイアウトルールが適用されることはなく、隣接するポリシリコン配線（図１では転送ゲート電極１０２ｇ）とのスペース幅ｄ（重ね合わせマージン）のみがレイアウトルールにより制約されることになる。このスペース幅ｄは、上述の０．１８μｍノード対応のＣＭＯＳプロセスでは約０．１μｍである。
【００５８】
したがって、高融点金属からなる配線の加工限界が、ポリシリコン配線と同程度（０．１８μｍ）であるとすると、ポリシリコン配線とポリシリコン配線の間に、新たに１本の高融点金属からなる配線を配置するために必要となる最小幅は、スペース幅＋ライン幅＋スペース幅＝０．１＋０．１８＋０．１＝０．３８μｍとなる。
【００５９】
このように、ＦＤ２０３と検出ゲート電極１０４ｇとを接続する配線に、高融点金属からなる配線を採用することにより、従来、当該配線に使用されていたポリシリコン配線よりも、配線を配置するために必要となる領域の面積を小さくすることが可能となるのである。
【００６０】
なお、上述の検出用配線２１７の形成が完了した後、第２の熱処理が、例えば、７８０〜８５０℃、１０〜４０ｓｅｃ、Ｎ２雰囲気で行われる。この熱処理により、ＦＤ２０３、電源拡散層２０４、および出力層２０５、並びに、転送ゲート電極１０２ｇ、リセットゲート電極１０３ｇ、検出ゲート電極１０４ｇ、および、リセット線１２１に形成されたシリサイドが低抵抗化される。
【００６１】
上述のようにしてゲート電極の形成工程が完了した後、第１の層間絶縁膜２２５、第１の金属配線層、第２の層間絶縁膜２２６、第２の金属配線層、および保護膜２２７を形成することで固体撮像装置が完成する。なお、これらの工程では、公知のＣＭＯＳプロセスを使用して加工を行えばよい。
【００６２】
以上説明したように、本発明によれば、フローティングディフュージョン２０３と検出ゲート電極１０４ｇとを接続する検出用配線２１７を配置するために必要な領域を、従来に比べて小さくすることができる。このため、フォトダイオードの開口面積（受光面積）をより大きくすることができ、従来の配線配置を採用した固体撮像装置に比べて、検出感度および飽和出力を向上させることができる。
【００６３】
また、フローティングディフュージョン２０３と検出ゲート電極１０４ｇとを接続する検出用配線２１７が、ゲート電極と同一の配線層に形成されている。このため、第１の層間絶縁膜２２５を介してゲート電極層の上層に形成されるメタル配線により、フローティングディフュージョン２０３と検出ゲート電極１０４ｇとを接続する配線を設ける必要がない。すなわち、図１０に示すように、本発明に係る固体撮像装置には、フォトダイオード１０１（電荷蓄積層２０１）へ入射する光Ｌを妨げるメタル配線は存在せず、より多くの入射光をフォトダイオード２０１に取り入れることができる。
【００６４】
さらに、本発明に係る固体撮像装置の製造方法によれば、トランジスタのソースおよびドレイン領域と電気的なコンタクトを得るために形成されるシリサイドの形成過程において、従来から半導体基板上に形成されていた高融点金属膜を利用して検出用配線２１７を形成している。このため、従来の固体撮像装置の製造プロセスを大幅に変更する必要がなく、従来の工程に絶縁膜からなるエッチングマスクのパターニング工程、および、当該エッチングマスクを介した高融点金属膜のエッチング工程を加えるだけで、上記構造を有する固体撮像装置を製造することが可能である。
【００６５】
ところで、高融点金属を配線材料として用いると、配線抵抗が高くなりエレクトロマイグレーション寿命が低下するという問題が発生する可能性がある。しかしながら、本発明に係る固体撮像装置では、高融点金属の配線を、回路構成上電流がほとんど流れることのないフローティングディフュージョンと検出ゲート電極とを接続する配線として使用しているので、問題が生じることはない。
【００６６】
なお、上記実施の形態で例示した画素セル１００のパターンレイアウトは、具体例を示したものであり、本願発明が上記構成に限定されるものではない。本発明の効果を奏することが可能である限り、任意のレイアウトを採用することができる。
【００６７】
また、上記実施の形態において使用したプロセスは、具体例を示したものであり本発明の技術的範囲を制限するものではない。本発明は、ゲート電極と同一の配線層に設けた高融点金属からなる配線により、フローティングディフュージョンと検出ゲート電極とが接続されることが特徴である。したがって、上述したプロセスと等価な公知のプロセスで置換した場合であっても、本発明の効果を奏することは可能である。また、プロセス順も上述した順序に限定されるものではなく、本発明と同一の構造が形成可能である限り、プロセス順を入れ替えることも可能である。
【００６８】
さらに、上記実施の形態では、信号電荷が電子である場合について説明したが、上記の半導体基板および半導体基板中に形成される不純物層の導電型を、全て逆導電型とすることで、信号電荷を正孔とした固体撮像装置が構成できることは勿論である。
【産業上の利用可能性】
【００６９】
本発明は、画素セルのパターンレイアウトにおいてフォトダイオード開口面積の確保と入射光の妨害の回避ができるという効果を有し、固体撮像装置に有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る固体撮像装置の画素セルのレイアウトを示す平面図。
【図２】本発明に係る固体撮像装置の製造工程を示す断面図。
【図３】本発明に係る固体撮像装置の製造工程を示す断面図。
【図４】本発明に係る固体撮像装置の製造工程を示す断面図。
【図５】本発明に係る固体撮像装置の製造工程を示す断面図。
【図６】本発明に係る固体撮像装置の製造工程を示す断面図。
【図７】本発明に係る固体撮像装置の製造工程を示す断面図。
【図８】本発明に係る固体撮像装置の製造工程を示す断面図。
【図９】本発明に係る固体撮像装置の製造工程を示す断面図。
【図１０】本発明に係る固体撮像装置の画素セルへの斜め入射光特性を示す断面図。
【図１１】ＭＯＳ型の固体撮像装置の構成を示す回路図。
【図１２】従来の固体撮像装置の画素セルのレイアウトを示す平面図。
【図１３】従来の固体撮像装置の画素セルのレイアウトを示す平面図。
【図１４】従来の固体撮像装置の画素セルへの斜め入射光特性を示す断面図。
【図１５】従来の固体撮像装置の画素セルの他のレイアウトを示す平面図。
【符号の説明】
【００７１】
１０１  フォトダイオード
１０２  転送トランジスタ
１０２ｇ  転送ゲート電極
１０３  リセットトランジスタ
１０３ｇ  リセットゲート電極
１０４  増幅トランジスタ
１０４ｇ  検出ゲート電極
１２１  リセット線
２０３  フローティングディフュージョン
２０３ａ  コンタクト
２０４  電源拡散層
２１１  検出用配線
２１７  検出用配線
２１８  シリサイドブロック膜
２１９  高融点金属膜
２２０  シリサイド
２２１  絶縁膜
２２２  レジスト
Ｌ  入射光
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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