(57)【要約】【課題】  工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現する。【解決手段】  素子分離絶縁膜２を介してＰ型不純物拡散層５ａ、５ｂと離間して配置されたＰ型不純物拡散層５ｃをＮ型半導体基板１に形成することにより、Ｎ型半導体基板１との間でＰＮ接合ダイオードを形成し、フローティングゲート４とＰ型不純物拡散層５ｃとを配線層７を介して電気的に接続し、Ｎ型半導体基板１を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮ型半導体基板１側に引き抜くことにより、ＦＡＭＯＳの消去を実現する。【選択図】      図１
2006186164.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記半導体基板に形成されたソース／ドレイン層と、
前記半導体基板に形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする半導体記憶装置。
【請求項２】
前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板上に形成されたウェルと、
前記ウェル上にゲート絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記ウェルに形成されたソース／ドレイン層と、
前記ウェルに形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする半導体記憶装置。
【請求項４】
前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記半導体基板に選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記半導体基板に形成する工程と、
前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板にウェルを形成する工程と、
前記ウェル上にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記ウェルに選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記ウェルに形成する工程と、
前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置および半導体記憶装置の製造方法に関し、特に、消去可能なＦＡＭＯＳ（フローティングゲートアバランシェインジェクションＭＯＳデバイス）に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体記憶装置では、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳと呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。
【０００３】
また、例えば、特許文献１には、ＦＡＭＯＳにおける消去動作を可能とするために、フローティングゲート上に酸化シリコン膜を介してＰＮ＋ダイオードを形成し、このＰＮ＋ダイオードのアバランシェ降伏を利用することで、フローティングゲートに蓄積されているキャリアを電気的に消去する方法が開示されている。
【特許文献１】特開昭５２−１０４０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＦＡＭＯＳでは、フローティングゲートに一旦電子が注入されると、その電子をフローティングゲートから引き抜くことは困難であるため、ＦＡＭＯＳに書き込まれた情報の消去ができず、一回分の書き込みに限られるという問題があった。
また、特許文献１に開示された方法では、ＦＡＭＯＳにおける消去動作を実現するには、フローティングゲート上に酸化シリコン膜を介してＰＮ＋ダイオードを形成する必要があり、工程増を招くという問題があった。
【０００５】
そこで、本発明の目的は、工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現することが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートを挟み込むように前記半導体基板に形成されたソース／ドレイン層と、前記半導体基板に形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする。
【０００７】
これにより、フローティングゲートに電気的に接続されたダイオードを追加することで、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
また、本発明の一態様に係る半導体記憶装置によれば、前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。
【０００８】
これにより、半導体基板の電位を制御することで、フローティングゲートに電気的に接続されたダイオードをオンすることが可能となり、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
また、本発明の一態様に係る半導体記憶装置によれば、半導体基板上に形成されたウェルと、前記ウェル上にゲート絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートを挟み込むように前記ウェルに形成されたソース／ドレイン層と、前記ウェルに形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする。
【０００９】
これにより、フローティングゲートに電気的に接続されたダイオードを追加することで、フローティングゲートに蓄積されたキャリアを各素子ごとに消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
また、本発明の一態様に係る半導体記憶装置によれば、前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。
【００１０】
これにより、ウェルの電位を制御することで、フローティングゲートに電気的に接続されたダイオードをオンすることが可能となり、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、半導体基板上にゲート絶縁膜を介してフローティングゲートを形成する工程と、前記半導体基板に選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記半導体基板に形成する工程と、前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする。
【００１１】
これにより、ソース／ドレイン層を形成するための工程内においてダイオードを形成することができる。このため、工程数の増加を伴うことなく、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、半導体基板にウェルを形成する工程と、前記ウェル上にゲート絶縁膜を介してフローティングゲートを形成する工程と、前記ウェルに選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記ウェルに形成する工程と、前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする。
【００１２】
これにより、ソース／ドレイン層を形成するための工程内においてダイオードを形成することができる。このため、工程数の増加を伴うことなく、フローティングゲートに蓄積されたキャリアを素子ごとに消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す断面図である。
図１において、Ｎ型半導体基板１には素子分離絶縁膜２が形成されている。なお、Ｎ型半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、素子分離絶縁膜２で素子分離されたＮ型半導体基板１上には、ゲート絶縁膜３を介してフローティングゲート４が形成されている。なお、ゲート絶縁膜３としては、シリコン酸化膜を用いることができ、フローティングゲート４としては、多結晶シリコンを用いることができる。
【００１４】
また、フローティングゲート４を挟み込むように配置されたＰ型不純物拡散層５ａ、５ｂがＮ型半導体基板１に形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレイン層が構成されている。
また、Ｎ型半導体基板１には、素子分離絶縁膜２を介してＰ型不純物拡散層５ａ、５ｂと離間して配置されたＰ型不純物拡散層５ｃが形成され、Ｎ型半導体基板１との間でＰＮ接合ダイオードが形成されている。さらに、Ｐ型不純物拡散層５ａ、５ｂ、５ｃ上には絶縁層６が形成され、絶縁層６上にはフローティングゲート４とＰ型不純物拡散層５ｃとを電気的に接続する配線層７が形成されている。
【００１５】
そして、図１の半導体記憶装置の書き込み動作を行う場合、ドレイン電圧ＶＤとしてドレイン降伏電圧ＢＶＤよりも大きな負の電圧を与え、Ｎ型半導体基板１とＰ型不純物拡散層５ｂとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜３を通してフローティングゲート４に注入させることにより、フローティングゲート４に電子を蓄積させる。
【００１６】
例えば、基板電圧ＶＳＵＢおよびソース電圧ＶＳを０Ｖに設定し、ドレイン電圧ＶＤを−７Ｖに設定することにより、フローティングゲート４にホットエレクトロンを注入し、図１の半導体記憶装置に書き込みを行うことができる。
また、図１の半導体記憶装置の読み出し動作を行う場合、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出し、フローティングゲート４に蓄積されたキャリアの有無を判定する。
【００１７】
例えば、基板電圧ＶＳＵＢおよびソース電圧ＶＳを０Ｖに設定するとともに、ドレイン電圧ＶＤを−３Ｖに設定し、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出することにより、図１の半導体記憶装置の読み出しを行うことができる。
また、図１の半導体記憶装置の消去動作を行う場合、Ｎ型半導体基板１を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮ型半導体基板１側に引き抜く。
【００１８】
例えば、ドレイン電圧ＶＤおよびソース電圧ＶＳを０Ｖに設定するとともに、基板電圧ＶＳＵＢを−３Ｖに設定し、Ｎ型半導体基板１とＰ型不純物拡散層５ｃとの間に形成されるＰＮ接合ダイオードをオンさせることにより、図１の半導体記憶装置の消去を行うことができる。
これにより、フローティングゲー４に電気的に接続されたダイオードを追加することで、フローティングゲート４に蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【００１９】
また、Ｐ型不純物拡散層５ａ、５ｂ、５ｃはイオン注入にて一括形成することができ、ＭＩＳトランジスタのソース／ドレイン層を形成するための工程内において、フローティングゲート４に接続されるダイオードを形成することができる。このため、工程数の増加を伴うことなく、フローティングゲート４に蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【００２０】
なお、上述した実施形態では、Ｐ型不純物拡散層５ｃが形成され、Ｎ型半導体基板１との間でＰＮ接合ダイオードを形成するＰ型不純物拡散層５ｃにフローティングゲート４を接続する方法について説明したが、Ｎ型半導体基板１に形成されたショットキーバリアダイオードにフローティングゲート４を接続するようにしてもよい。
また、フローティングゲート４に蓄積されたキャリアを消去する方法としては、Ｎ型半導体基板１を負の電位に設定する方法の他、Ｎ型半導体基板１とＰ型不純物拡散層５ｃとの間に形成されるＮ接合ダイオードに光を照射するようにしてもよい。また、上述した半導体記憶装置は、出荷後にトリミングが可能なヒューズとしても利用することができる。
【００２１】
図２は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示す断面図である。
図２において、Ｐ型半導体基板１にはＮウェル１８が形成され、Ｎウェル１８には素子分離絶縁膜１２が形成されている。そして、素子分離絶縁膜１２で素子分離されたＮウェル１８上には、ゲート絶縁膜１３を介してフローティングゲート１４が形成されている。また、フローティングゲート１４を挟み込むように配置されたＰ型不純物拡散層１５ａ、１５ｂがＮウェル１８に形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレイン層が構成されている。
【００２２】
また、Ｎウェル１８には、素子分離絶縁膜１２を介してＰ型不純物拡散層１５ａ、１５ｂと離間して配置されたＰ型不純物拡散層１５ｃが形成され、Ｎウェル１８との間でＰＮ接合ダイオードが形成されている。さらに、Ｐ型不純物拡散層１５ａ、１５ｂ、１５ｃ上には絶縁層１６が形成され、絶縁層１６上にはフローティングゲート１４とＰ型不純物拡散層１５ｃとを電気的に接続する配線層１７が形成されている。さらに、Ｎウェル１８には、Ｎ型不純物拡散層１５ｄが形成されている。
【００２３】
そして、図２の半導体記憶装置の書き込み動作を行う場合、ドレイン電圧ＶＤとしてドレイン降伏電圧ＢＶＤよりも大きな負の電圧を与え、Ｎウェル１８とＰ型不純物拡散層５ｂとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜３を通してフローティングゲート４に注入させることにより、フローティングゲート４に電子を蓄積させる。
【００２４】
例えば、ウェル電圧ＶＷＬおよびソース電圧ＶＳを０Ｖに設定し、ドレイン電圧ＶＤを−７Ｖに設定することにより、フローティングゲート４にホットエレクトロンを注入し、図２の半導体記憶装置に書き込みを行うことができる。
また、図２の半導体記憶装置の読み出し動作を行う場合、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出し、フローティングゲート４に蓄積されたキャリアの有無を判定する。
【００２５】
例えば、ウェル電圧ＶＷＬおよびソース電圧ＶＳを０Ｖに設定するとともに、ドレイン電圧ＶＤを−３Ｖに設定し、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出することにより、図２の半導体記憶装置の読み出しを行うことができる。
また、図２の半導体記憶装置の消去動作を行う場合、Ｎウェル１８を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮウェル１８側に引き抜く。
【００２６】
例えば、ドレイン電圧ＶＤおよびソース電圧ＶＳを０Ｖに設定するとともに、ウェル電圧ＶＷＬを−３Ｖに設定し、Ｎウェル１８とＰ型不純物拡散層５ｃとの間に形成されるＰＮ接合ダイオードをオンさせることにより、図２の半導体記憶装置の消去を行うことができる。
これにより、フローティングゲー４に電気的に接続されたダイオードを追加することで、フローティングゲート４に蓄積されたキャリアを個々の素子ごとに消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体記憶装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体記憶装置の概略構成を示す断面図。
【符号の説明】
【００２８】
１  Ｎ型半導体基板、２、１２  素子分離絶縁膜、３、１３  ゲート絶縁膜、４、１４  フローティングゲート、５ａ、５ｂ、５ｃ、１５ａ、１５ｂ、１５ｃ  Ｐ型不純物拡散層、６、１６  絶縁層、７、１７  配線層、１１  Ｐ型半導体基板、１５ｄ  Ｎ型不純物拡散層、１８  Ｎウェル
【図１】
2006186164.tif 000003
【図２】
2006186164.tif 000004