(57)【要約】【課題】埋め込み高濃度Ｎ型半導体層を用いて素子を接続するとき、基板との寄生容量増加、メタル配線よりも高抵抗という課題があった。【解決手段】埋め込み高濃度Ｎ型半導体層よりも深い位置に低濃度Ｎ型半導体層を形成することにより、高濃度Ｎ型半導体層の代わりに低濃度Ｎ型半導体層がＰ型半導体基板とＰＮ接合を形成し寄生容量となるため、寄生容量を低減することができ、高濃度Ｎ型半導体層と低濃度Ｎ型半導体層の２層でＮ型抵抗層を形成し、高濃度Ｎ型半導体層よりも厚い低濃度Ｎ型半導体層を抵抗層として使用できるのでＮ型半導体層の寄生抵抗を低減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の内部に形成された高濃度Ｎ型半導体層を具備する素子群と、該素子群のうち少なくとも一つの素子には前記高濃度Ｎ型半導体層よりも深い位置に低濃度Ｎ型半導体層を有し、前記高濃度Ｎ型半導体層により前記素子群が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記素子群は少なくともＮＰＮバイポーラトランジスタとバラクタを具備していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記素子群は低濃度Ｎ型半導体層よりも深いトレンチにより前記素子群の周囲が分離されていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、前記素子群を発振回路の一部として使用していることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、前記ＮＰＮバイポーラトランジスタはＳｉＧｅまたはＳｉＧｅＣ−ＨＢＴのヘテロ接合バイポーラトランジスタを用いていることを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、前記バラクタはＰ型半導体層としてＳｉＧｅもしくはＳｉＧｅＣの材料を用いたＰＮ接合型を用いていることを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置において、前記素子群の基板コンタクト領域を共通にして配置していることを特徴とする半導体装置。
【請求項８】
請求項２に記載の半導体装置において、前記ＮＰＮバイポーラトランジスタの３方向を前記バラクタで取り囲んで配置していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳｉＧｅヘテロバイポーラトランジスタなどの高速バイポーラトランジスタと受動素子、特に可変容量素子（バラクタ）を含有した機能素子形成に関するものである。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮなどの無線通信機器が日常生活に浸透するに従い高周波ＩＣに対する要求が高まってきている。そのような高周波ＩＣは、高速のトランジスタ、例えばＳｉＧｅ材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）と抵抗、バラクタ、容量などの受動素子から構成されている。
【０００３】
レイアウト面の技術では占有面積低減のためにトランジスタと容量を直接接続した提案（例えば、特許文献１参照）やトランジスタと抵抗、容量を直接接続した提案（例えば、特許文献２参照）がなされている。
【０００４】
また、高周波ＩＣでは発振回路やフィルタ、ミキサーなど主要構成回路が決まっており、回路構成上、使用素子のレイアウトが確定できる場合が多い。特に発振回路ではトランジスタとバラクタの接続が必須である。バラクタ素子としては、例えば、特許文献３が報告されている。
【特許文献１】特開昭６０−１４８１６６号公報
【特許文献２】特開昭６３−２３７４７４号公報
【特許文献３】特開２００２−３０５３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来例においてトランジスタとバラクタを直接接続した複合素子を形成する場合は以下の問題点が存在する。高周波特性を改善させるためには寄生抵抗、寄生容量を低減させる必要があるが、基板内の高濃度Ｎ型半導体層を接続させただけでは、面積は低減できても、高濃度Ｎ型半導体層と基板間の寄生容量に大きな改善は得られない。また、メタル配線より抵抗の高い半導体層を接続のために使用するので、寄生抵抗の低減についても大きな改善は得られない。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明は、半導体基板の内部に形成された高濃度Ｎ型半導体層を具備する素子群と、該素子群のうち少なくとも一つの素子には前記高濃度Ｎ型半導体層よりも深い位置に低濃度Ｎ型半導体層を有し、前記高濃度Ｎ型半導体層により前記素子群が電気的に接続されていることを特徴とする。
【０００７】
これにより、半導体基板とＮ型半導体層の間の接合容量を小さくすることが可能になり、同時に抵抗層を構成する低濃度Ｎ型半導体層の厚みを増加させることで低抵抗化することもできる。
【０００８】
上記の構成において、前記素子群は少なくともＮＰＮバイポーラトランジスタとバラクタを具備していることが好ましい。
【発明の効果】
【０００９】
本発明に係る半導体装置によると、高濃度Ｎ型半導体層の代わりに低濃度Ｎ型半導体層がＰ型半導体基板とＰＮ接合を形成し寄生容量となるため、該寄生容量を低減することができる。
【００１０】
また、本発明に係る半導体装置によると、高濃度Ｎ型半導体層と低濃度Ｎ型半導体層の２層でＮ型抵抗層を形成し、高濃度Ｎ型半導体層よりも厚い低濃度Ｎ型半導体層を抵抗層として使用できるのでＮ型半導体層の寄生抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
図１は本発明の実施形態１を示す図である。
【００１２】
図１において、１はＰ型のシリコン基板、２は素子分離用のシャロートレンチ、３はデイープトレンチである。シャロートレンチ２はシリコン酸化膜（以後は単に酸化膜と記載）、デイープトレンチ３はポリシリコンで埋め込まれている。４はコレクタ電極として使用する高濃度のＮ+層（以後はサブコレクタと記載）、５はＮ型のウエル（以後はＮウエルと記載）、６はＮ型のポリシリコン、７は容量絶縁膜である。Ｎウエル５と容量絶縁膜７およびＮ型ポリシリコン６によりＭＯＳ型構造のバラクタが形成される。
【００１３】
次に、８はＰ型のポリシリコンを用いたベース電極、９はエミッタ電極となるＮ型のポリシリコン、１０はＰ型のＳｉＧｅ混晶を用いたベース層、１１はコレクタ層である。エミッタ電極９とベース層１０およびコレクタ層１１によりＳｉＧｅベースのＨＢＴを形成する。
【００１４】
ここでサブコレクタを形成するには、例えば、注入エネルギー約３０ｋｅＶ、ドーズ量約３Ｅ１５ｃｍ-2の砒素（Ａｓ）を注入し、温度約１０００℃、時間約１２０分の熱処理によりＡｓの拡散、活性化を行う。次にシリコンのエピタキシャル成長を行うと、Ａｓ層の上部にシリコン層を形成すると図１のようなサブコレクタの構造ができる。シリコン層の厚さはデバイス設計に依存するが、本実施形態では約０．５μｍの厚さを採用している。これにより、深さ約０．４μｍから１．２μｍのところにサブコレクタが形成されることになる。
【００１５】
次に、通常のシリコントレンチ技術を適用することによりデイープトレンチ３、およびシャロートレンチ２を順次形成する。ＭＯＳ構造バラクタの容量絶縁膜７はシリコンの熱酸化膜を用い、約８ｎｍの厚さを有する。本実施形態ではＢｉＣＭＯＳプロセスで使用することを考慮し、ＭＯＳのゲート酸化膜形成時に同時に形成する。同様にバラクタの上部電極６はリンをドーピングしたＮ型のポリシリコンを採用しており、ＭＯＳのゲート電極形成と同時に形成できるようにしている。
【００１６】
一方、ＨＢＴはダブルポリシリコン型構造を採用し、Ｐ型のＳｉＧｅ混晶材料を用いたベース層１０を使用し、高速性能を向上させている。本実施形態ではＧｅピーク濃度は約２０％でエミッタに向かって徐々にＧｅ濃度を減少させる傾斜Ｇｅ構造のＨＢＴを適用している。また本実施形態のＨＢＴは特許第３２０２０１１号を採用すれば形成することができる。その後、層間絶縁膜１３は例えばＢＰＳＧ膜を使用し、ＣＭＰ技術によりグローバルに平坦化することで形成し、従来技術によりコンタクト形成、タングステン埋め込み形成１４、メタル配線形成１５を実施する。この時の層間絶縁膜の膜厚は約１μｍである。
【００１７】
図２に発振回路（ＶＣＯ）の回路例を示す。差動クロスカップリング型と呼ばれる基本的なＶＣＯ回路である。トランジスタ１８と容量１７、インダクタ１６により正帰還で発振させる。発振周波数を変動させるには容量値またはインダクタ値を変化させるとよいが通常は簡単に形成できる容量変化方式を採用している。通常、このようにＶＣＯ回路ではトランジスタとバラクタは対として使用される。
【００１８】
本実施形態ではＨＢＴのサブコレクタ部とＭＯＳ型バラクタの基板部をＮ+層で接続された構造をしている。これにより従来ではメタル配線によりそれぞれの素子を接続しているときに比べて基板部を引き出すためのコンタクト領域が不要になり、デザインルールにもよるが約２μｍは素子を近づけることができる。また、コンタクト領域によるＰ型基板とサブコレクタ間の寄生容量も低減することが可能になる。前述以外にもバラクタ素子領域の下部にはサブコレクタよりも深い位置にサブコレクタよりも濃度の小さいＮ型不純物層を形成している。これによりサブコレクタのみの場合よりも寄生容量を低減することが可能になっている。
【００１９】
本実施形態では前述のＮ型不純物層を形成するためにＮウエル層を注入するときに同時に形成する方法を採用した。リンを約６４０ｋｅＶで注入することにより約１．５μｍの深さのＮ型不純物層を形成することができる。１．５μｍとサブコレクタ層よりも深い位置にＰＮ接合が形成され、基板とのＰＮ接合容量（寄生容量）低減が図れることになる。さらに、基板深くまでＮ型化することができ、Ｎ型層の抵抗としてもサブコレクタだけの時に比べて低抵抗にすることが可能になる。
【００２０】
なお、本実施形態ではＮウエル形成と同時にＮ型不純物層を形成したが、バラクタ専用の注入により形成してもよい。その方が性能向上を達成（最適化）しやすいが、作成のためのステップが増大し、コスト増をまねく可能性もある。また、トランジスタとしてはＳｉＧｅベースのＨＢＴを採用したがＳｉＧｅＣベースでも同様の効果があることは自明であり、性能に問題なければＳｉのバイポーラトランジスタでも同様の効果を得ることができる。
【００２１】
（第２の実施形態）
図３は本発明の実施形態２の半導体装置を示す図である。
【００２２】
図３において、バラクタの構造がＰ-ＳｉＧｅ層１０とＮ-層基板１９の間のＰＮ接合を用いたものである。Ｎ-層を形成するために、Ｎウエルを使用してもよいし、バラクタの性能（容量変化比）を向上させるために専用のリン注入工程を設けてもよい。図２と同様な構造には同一の番号を付している。例えば、前述のバラクタ層形成のためには特開２００２−３０５３１０号公報などがある。
【００２３】
本実施形態ではＮ-層を形成するために約６４０ｋｅＶ、約１Ｅ１３ｃｍ-2のリン注入を用いている。これにより、対基板との寄生容量低減と半導体層の寄生抵抗をサブコレクタのみの場合と比べてそれぞれ低減できる。
【００２４】
（第３の実施形態）
図４には平面上のＨＢＴおよびバラクタ素子のレイアウトを示す（従来例）。デイープトレンチ３およびバラクタ電極６、ベース電極８、タングステンプラグ１４、素子活性領域２０についてのみ記載している。バラクタの容量値に依存するが、通常はＨＢＴよりもバラクタ素子の方が大きな面積を有している。
【００２５】
本実施形態１でのレイアウトを図５に示す。図１は破線Ａでの断面構造を示したものになる。図５で明らかなようにデイープトレンチ３が素子の周りを取り囲むように配置している。さらに、コレクタ電極などサブコレクタを引き出すための領域がなくなっている。図６に本発明の第３の実施形態における平面のレイアウト構造を示す。図で明らかなようにＨＢＴの周り３方向をバラクタで取り囲む構造を採用している。
【００２６】
回路性能的には電流は均等に流れる方が有利で、不均一な流れはノイズや歪を発生させる要因になる。そのため、ＨＢＴから等距離になる前記構造は性能向上に有利である。一方向はベース電極の取り出しなどのメタル配線用として確保し、回路として使用するときの拡張性に有利である。このように、素子のレイアウトによっても高周波性能を向上させることができ、その実用性は高い。
【００２７】
なお、レイアウトはＭＯＳ型バラクタであるが、ＳｉＧｅを用いたＰＮ接合型でも同様の効果が得られる。
【産業上の利用可能性】
【００２８】
以上説明したように、本発明は、発振回路など高周波ＩＣで使用可能な特定回路構成をもった半導体装置に有用である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係わるＨＢＴとバラクタの接続構造を示す図
【図２】発振回路の一つである差動クロスカップルの回路図
【図３】第２の実施形態に係わるＨＢＴとバラクタの接続構造を示す図
【図４】従来例の素子の平面構造を示す図
【図５】本発明の第１の実施形態に係わる素子の平面構造を示す図
【図６】第３の実施形態における素子の平面構造を示す図
【符号の説明】
【００３０】
１  Ｐ型シリコン基板
２  シャロートレンチアイソレーション部
３  デイープトレンチアイソレーション部
４  サブコレクタ層
５  Ｎウエル層
６  Ｎ+ポリシリコン（バラクタ電極）
７  容量絶縁膜
８  ベース電極（Ｐ+ポリシリコン）
９  エミッタ電極（Ｎ+ポリシリコン）
１０  Ｐ型ＳｉＧｅベース
１１  コレクタ層
１２  Ｃｏシリサイド層
１３  層間絶縁膜
１４  タングステンプラグ
１５  メタル配線
１６  インダクタ
１７  バラクタ  
１８  （バイポーラ）トランジスタ
１９  Ｎ-層
２０  活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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