(57)【要約】【課題】  横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。【解決手段】  本発明の半導体装置は、被遮光領域１０Ａを有する半導体層１０と、  前記被遮光領域１０Ａの前記半導体層１０に設けられた半導体素子と、  前記半導体素子の上方に設けられた第１層間絶縁層３０と、  前記第１層間絶縁層３０の上方に設けられた複数の第１遮光層３４と、  少なくとも第１遮光層３４の上方に設けられた第２層間絶縁層４０と、  前記第２層間絶縁層４０の上方に設けられ少なくとも隣り合う前記第１遮光層３４同士の間に設けられるよう所定のパターンを有する、第２遮光層４４と、  前記第１遮光層３４と前記第２遮光層４４との重なり部分に設けられたビア層４２と、を含み、  前記ビア層４２は、前記第２層間絶縁層４０のうち、前記第１遮光層３４と前記第２遮光層４４とが重なる領域に連続した溝状の開口４２ａを設け、該開口４２ａに導電材が埋め込まれてなる。【選択図】      図６
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【特許請求の範囲】
【請求項１】
被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた複数の第１遮光層と、
少なくとも第１遮光層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられ少なくとも隣り合う前記第１遮光層同士の間に設けられるよう所定のパターンを有する、第２遮光層と、
前記第１遮光層と前記第２遮光層との重なり部分に設けられたビア層と、を含み、
前記ビア層は、前記第２層間絶縁層のうち、前記第１遮光層と前記第２遮光層とが重なる領域に連続した溝状の開口を設け、該開口に導電材が埋め込まれてなる、半導体装置。
【請求項２】
請求項１において、
前記溝は、隣り合っている前記第１遮光層において、対向している側面に沿った方向に延伸して設けられている、半導体装置。
【請求項３】
請求項１または２において、
前記半導体素子は、フローティングゲート電極を有する不揮発性メモリである、半導体装置。
【請求項４】
請求項３において、
前記不揮発性メモリは、一層ゲート型の不揮発性メモリである、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
さらに、前記被遮光領域の周囲に設けられた遮光壁を含む、半導体装置。
【請求項６】
請求項５において、
前記遮光壁は、前記半導体素子の周囲に配置された層間絶縁層に設けられた溝状の開口部と、該開口部に導電層を埋め込んで形成されるコンタクト層またはビア層を含む、半導体装置。
【請求項７】
請求項３ないし６のいずれかにおいて、
前記被遮光領域には、
メモリセル領域と、ロジック領域とが含まれ、
前記重なり部分は、前記メモリセル領域の上方には設けられていない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光を受けることにより特性が変動しうる半導体素子を含む半導体装置に関する。
【背景技術】
【０００２】
光をうけることにより、その特性が変動しうる半導体素子として、ＭＯＳトランジスタや、フローティングゲート電極を有する不揮発性メモリなどが挙げられる。これらの半導体素子は、特に、ベアチップなどのＣＯＧ実装法などにより実装される場合、光があたってしまい、ＭＯＳトランジスタであればオンオフ特性の変動や、また不揮発性メモリであれば、フローティングゲート電極に注入された電子が抜けてしまうことがある。このような半導体素子の特性の変動を防ぐために、これらのデバイスが設けられている領域の上方には、光が照射されることを防ぐための遮光層が設けられている。
【０００３】
遮光技術の１つとして、特開２００３−１２４３６３号公報に開示された技術を挙げることができる。特開２００３−１２４３６３号公報には、メモリセルアレイ有効領域と、その外側を囲むように遮光領域が設けられており、遮光領域は、異なるレベルに設けられたビア層とコンタクト層とを有している。そして、このビア層とコンタクト層とを千鳥状に配置して、横および斜め方向からの光の進入を抑制するという技術である。
【特許文献１】特開２００３−１２４３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、斜め方向および横方向からの光の進入を低減するために、メモリセルアレイ有効領域を囲むように遮光領域を設けたとしても、メモリセルアレイ有効領域から、信号線などの配線を遮光領域の外側に引き延ばす必要などがある。そのため、千鳥状に配置されたビア層およびコンタクト層で完全にメモリセルアレイ有効領域の周囲を囲むことができないことがある。
【０００５】
本発明の目的は、特に、横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、
被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた複数の第１遮光層と、
少なくとも第１遮光層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられ少なくとも隣り合う前記第１遮光層同士の間に設けられるよう所定のパターンを有する、第２遮光層と、
前記第１遮光層と前記第２遮光層との重なり部分に設けられたビア層と、を含み、
前記ビア層は、前記第２層間絶縁層のうち、前記第１遮光層と前記第２遮光層とが重なる領域に連続した溝状の開口を設け、該開口に導電材が埋め込まれてなる。
【０００７】
本発明の半導体装置によれば、半導体素子は、その上方に設けられた第１遮光層と、第１遮光層とは異なるレベルに設けられた第２遮光層とにより覆われている。そのため、半導体素子が上方向からの光に暴露されることがなく、特性の変動などを起こさず、信頼性の高い半導体装置を提供することができる。特に、遮光したい面積が大きい場合には、一層の金属層で覆えないことがある。しかし、本発明の半導体装置によれば、異なるレベルの金属層を複数層用いて、交互に配置することで、その面積が大きい被遮光領域であっても十分に覆うことができ、信頼性が向上した半導体装置を提供することができるのである。さらに、第１遮光層と第２遮光層の重なり部分に設けられた溝状のホールにビア層が設けられていることで、斜め上方向からの光の進入を低減することができる。その結果、より信頼性の向上した半導体装置を提供することができる。
【０００８】
本発明の半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（Ａ）本発明の半導体装置において、前記溝は、隣り合う前記第１遮光層において対向している側面に沿った方向に延伸して設けられていることができる。
【００１０】
この態様によれば、第１遮光層と第２遮光層との重なり部分において、光が進入してくる方向と交差する位置に、ビア層が設けられることになる。そのため、横方向および斜め上方向から進入してくる光に対する遮光性を高めることができ、信頼性の向上を図ることができる。
【００１１】
（Ｂ）本発明の半導体装置において、前記半導体素子は、フローティングゲート電極を有する不揮発性メモリであることができる。
【００１２】
この態様によれば、この不揮発性メモリに光が照射されることを低減でき、電荷保持特性の向上した半導体装置を提供することができる。
【００１３】
（Ｃ）本発明の半導体装置において、前記不揮発性メモリは、一層ゲート型の不揮発性メモリであることができる。
【００１４】
この態様によれば、一層ゲート型の不揮発性メモリであって、電荷保持特性が向上した半導体装置を提供することができる。
【００１５】
（Ｄ）本発明の半導体装置において、さらに、前記被遮光領域の周囲に設けられた遮光壁を含むことができる。
【００１６】
この態様によれば、被遮光領域は、その周囲を遮光壁に覆われており、上方向のみならず、横方向もしくは斜め上方向からの光の進入をも低減できることになる。そのため、特性の変動が抑制され、信頼性の向上した半導体装置を提供することができる。
【００１７】
（Ｅ）本発明の半導体装置において、前記遮光壁は、前記半導体素子の周囲に配置された層間絶縁層に設けられた溝状の開口部と、該開口部に導電層を埋め込んで形成されてなることができる。
【００１８】
（Ｆ）本発明の半導体装置において、前記被遮光領域には、
メモリセル領域と、ロジック領域とが含まれ、
前記重なり部分は、前記メモリセル領域の上方には設けられていないことができる。
【００１９】
この態様によれば、メモリセル領域の上方は、１層の遮光層で覆われることとなる。フローティングゲート電極を有する不揮発性メモリでは、光をうけることにより、電荷が抜けてしまうことがある（つまり、データが消去されてしまう）。そのため、遮光対策は、厳重に行う必要がある場合がある。本発明では、メモリセル領域の上には、重なり領域がないため、光がメモリセルアレイに到達する確率をより低下させることができる。
【発明を実施するための最良の形態】
【００２０】
１．第１の実施の形態
まず、第１の実施の形態にかかる半導体装置について、図１および図２を参照しつつ説明する。図１は、第１の実施の形態にかかる半導体装置を模式的に示す平面図であり、図２は、図１のＩ−Ｉ線に沿った断面図である。なお、図１は、被遮光領域１０Ａと、被遮光領域１０Ａの上方に設けられる複数の遮光層との位置関係を示す平面図である。
【００２１】
図１に示すように、本実施の形態の半導体装置は、ＭＯＳトランジスタや不揮発性メモリなどの各種半導体素子（図示せず）が形成される被遮光領域１０Ａを有する。なお、被遮光領域１０Ａには、半導体素子を構成する要素の全てが含まれている必要はなく、半導体素子を構成する要素のうち、光を受けることにより、半導体素子の特性の変動に影響を与える箇所（たとえば、半導体素子がＭＯＳトランジスタである場合には、ゲート電極）が少なくとも含まれていればよい。また、光により特性が変動することのない素子が含まれていてもよい。
【００２２】
遮光領域１０Ａの上方には、レベルの異なる層に設けられた遮光層４４、５４が設けられている。そして、被遮光領域１０Ａは、遮光層４４および遮光層５４の少なくともいずれか一方に覆われていることになる。遮光層４４と遮光層５４とは、部分的に重なって設けられており、その重なり部分に、穴状ではなく連続したビア層５２が設けられている。
【００２３】
次に、図１に示す半導体装置の断面構造について説明する。
【００２４】
図２に示すように、本実施の形態の半導体装置では、被遮光領域１０Ａが画定されている。被遮光領域１０Ａには、各種半導体素子（図示せず）が設けられていることとなる。被遮光領域１０Ａである半導体層１０の上方には、層間絶縁層２０、３０、４０、５０が順次設けられている。層間絶縁層２０、３０、４０、５０としては、公知の酸化膜や窒化膜などの絶縁膜を用いることができる。そして、層間絶縁層４０と、層間絶縁層５０との間に、複数の遮光層４４が、層間絶縁層５０の上方には、複数の遮光層５４が設けられている。つまり、遮光層４４と、遮光層５４とは、異なるレベルの層間絶縁層４０、５０の上に設けられている。遮光層５４は、隣り合う遮光層４４の相互間に位置し、さらに、遮光層４４と、遮光層５４とが部分的に重なるようなパターンを有している。
【００２５】
図２に示すように、本実施の形態の半導体装置では、被遮光領域１０Ａは、遮光層４４および遮光層５４の少なくともいずれか一方により覆われている。
【００２６】
遮光層４４と、遮光層５４との重なり部分には、層間絶縁層５０に設けられたライン状のビア層５２が設けられている。ビア層５２は、遮光層４４と遮光層５４とが重なっている位置に設けられた溝状の開口部５２ａに導電層が埋め込んで形成されるものである。本実施の形態の半導体装置では、図２に示すように、遮光層４４と遮光層５４とが重なっている箇所の全てに設けられている。また、溝状の開口部５２ａは、一の遮光層４４と、これと隣り合う他の遮光層４４との対向している側面に沿った方向に延伸されている。
【００２７】
本実施の形態の半導体装置によれば、遮光層４４と、遮光層４４と異なるレベルに設けられた遮光層５４とが、相互に補完しあって被遮光領域１０Ａ全体を覆っている。そのため、半導体素子が光に暴露されることなく、特性の変動などを起こさず、信頼性の高い半導体装置を提供することができる。特に、遮光したい面積が大きい場合には、一層の金属層で覆えないことがある。しかし、本実施の形態の半導体装置によれば、異なるレベルの遮光層４４、５４を用いて、平面視したときに交互に配置することで、被遮光領域１０Ａが大きい場合においてもその全面を覆うことができる。さらに、遮光層４４と遮光層５４との間にビア層５２が設けられているために、上方向からの光の進入に加えて、横方向からの光の進入を防ぐことができる。その結果、遮光効果をより高めることができ、信頼性の向上した半導体装置を提供することができる。
【００２８】
２．第２の実施の形態
次に、第２の実施の形態について、図３〜６を参照しつつ説明する。第２の実施の形態は、被遮光領域１０Ａに不揮発性メモリセル（以下、「メモリセル」という）のセルアレイが形成されている場合である。図３、図４は、本実施の形態の半導体装置において、被遮光領域１０Ａに設けられる半導体素子であるメモリセルを示す図である。以下の説明では、まず、被遮光領域１０Ａに設けられるメモリセル１２０について説明し、その後、遮光構造について説明する。
【００２９】
本実施の形態の半導体装置に含まれるメモリセル１２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。図３は、メモリセルを示す斜視図であり、図４（Ａ）は、図３のＩ−Ｉ線に沿った断面図であり、図４（Ｂ）は、図３のＩＩ−ＩＩに沿った断面図であり、図４（Ｃ）は、図３のＩＩＩ―ＩＩＩ線に沿った断面図である。
【００３０】
図３に示すように、本実施の形態におけるメモリセル１２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、素子分離絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離画定されている。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型のウエル１４に設けられている。第３領域１０Ｚは、Ｎ型のウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。
【００３１】
第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層１２４が設けられている。絶縁層１２４の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極１２６が設けられている。
【００３２】
次に、各領域の断面構造について説明する。図４（Ａ）に示すように、第１領域１０Ｘでは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、フローティングゲート電極１２６下の半導体１０に設けられたＮ型の不純物領域１３４と、不純物領域１３４に隣接して設けられたＮ型の不純物領域１２８と、を有する。Ｎ型の不純物領域１３４は、コントロールゲートの役割を果たし、不純物領域１２８は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。
【００３３】
図４（Ｂ）に示すように、第２領域１０Ｙには、メモリセル１２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、半導体層１０に設けられた不純物領域１３０と、を有する。不純物領域１３０は、ソース領域またはドレイン領域となる。
【００３４】
図４（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、Ｎ型のウエル１６に設けられた不純物領域１３２とを有する。不純物領域１３２は、ソース領域またはドレイン領域となる。
【００３５】
このメモリセル１２０が複数配置されて、メモリセルアレイが形成される。図５は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図６は、図５のＩ−Ｉ線に沿った断面図である。
【００３６】
図５に示すように、本実施の形態の半導体装置では、被遮光領域１０Ａは、２つのメモリセル領域１０Ｍと、このメモリセル領域１０Ｍに挟まれて位置に設けられたロジック領域１０Ｌとを有する。被遮光領域１０Ａの周囲には、被遮光領域１０Ａを囲むように、遮光領域１０Ｂが設けられている。
【００３７】
被遮光領域１０Ａの上方には、２層の遮光層３４、４４が設けられている。遮光層３４、４４は、それぞれ、異なるレベルの層間絶縁層３０、４０に設けられている。図５に示すように、被遮光領域１０Ａは、遮光層３４および遮光層４４の少なくともいずれか一方の覆われることとなる。
【００３８】
次に、図６を参照しつつ、本実施の形態の半導体装置の断面構造について説明する。図６に示すように、被遮光領域１０Ａには、メモリセル領域１０Ｍとロジック領域１０Ｌとが含まれている。メモリセル領域１０Ｍには、複数のメモリセル１２０が設けられている。ロジック領域１０Ｌには、ロジック回路を構成するためのＭＯＳトランジスタ（図示せず）などが設けられている。
【００３９】
メモリセル１２０やＭＯＳトランジスタ（図示せず）の上方に、層間絶縁層２０、３０、４０、５０が順次設けられている。層間絶縁層２０、３０、４０の上に、それぞれ配線層２４、３４、４４が設けられている。配線層３４は、一定の間隔をおいて複数設けられ、その上に設けられた配線層４４は、少なくとも隣り合う配線層３４の相互間の間に位置し、さらに、部分的に重なるパターンを有する。
【００４０】
配線層３４と４４とが重なる領域では、ライン状のビア層４２が層間絶縁層４０中に設けられている。このとき、ビア層４２は、隣り合った遮光層４４同士の対向している側面と平行な方向にライン状を成している。また、ビア層４２は、配線層３４と４４とが重なる領域の全てに設けられている場合を示す。
【００４１】
次に、被遮光領域１０Ａの周囲に設けられる遮光領域１０Ｂについて説明する。図５は、メモリセルアレイの一部を図示しただけであるため、遮光領域１０Ｂもその一部が図示されているのみであるが、遮光領域１０Ｂは、被遮光領域１０Ａの周囲を囲むように設けられていることができる。本実施の形態では、遮光領域１０Ｂには、横方向および斜め上方向からの光の進入を抑制するための遮光構造として、遮光壁７０が設けられている場合について説明する。
【００４２】
図５、６に示すように、遮光領域１０Ｂでは、半導体層１０の上に層間絶縁層２０、３０、４０、５０が順次設けられている。層間絶縁層２０、３０、４０、５０の上には、それぞれ、所定のパターンを有する金属層２８、３８、４８が設けられている。金属層２８、３８、４８は、被遮光領域１０Ａにおいて同一の層間絶縁層の上に設けられた配線層と同一の工程で形成されたものである。なお、本実施の形態では、同一の金属層であっても、被遮光領域１０Ａに位置する部分と、遮光領域１０Ｂに位置する部分とで異なる符号を付して説明している。たとえば、図６に示すように、配線層４４と金属層４８とは連続した層であるが、位置する箇所によって、異なる符号を付している。金属層２８と半導体層１０との間は、コンタクト層２６により接続され、金属層２８、３８の相互間および金属層３８、４８の相互間には、それぞれビア層３６、４６が設けられている。このとき、コンタクト層２６およびビア層３６、４６は、リング状を成している。つまり、被遮光領域１０Ａを囲むように設けられた連続した溝を形成し、この溝に導電層を埋め込んで形成されたものである。そのため、このコンタクト層２６、ビア層３６、４６および、金属層２８、３８、４８により、遮光壁７０が構成されることとなる。
【００４３】
（変形例）
次に、第２の実施の形態にかかる半導体装置の変形例について、図７を参照しつつ説明する。変形例にかかる半導体装置は、被遮光領域１０Ａの上方に形成される各配線層の総数およびパターンが異なる例である。図７は、図６に対応する断面を示し、以下の説明では、上述の実施の形態と異なる点について説明する。
【００４４】
図７に示すように、本変形例にかかる半導体装置では、メモリセル領域１０Ｍと、ロジック領域１０Ｌとを含む被遮光領域１０Ａを有する。被遮光領域１０Ａの外側には、遮光領域１０Ｂが設けられている。
【００４５】
メモリセル１２０などの半導体素子の上には、層間絶縁層２０、３０、４０、５０、６０が順次形成されている。被遮光領域１０Ａでは、層間絶縁層３０、４０、５０の上に、それぞれ所定のパターンを有する配線層３４、４４、５４が設けられている。これらの３層の配線層３４，４４、５４は、平面視したときに、いずれかの配線層が被遮光領域１０Ａの上方を覆うように、相互に補完しあうパターンを有している。たとえば、配線層３４は、２つの配線層４４が隣り合って配置されることにより生じる隙間を補完するようなパターンを有している。
【００４６】
配線層３４と配線層４４、配線層４４と配線層５４とが重なる領域には、それぞれ、ビア層４２、５２が設けられている。ビア層４２、５２については、上述の実施の形態と同様で、連続したライン形状を有している。つまり、ビア層４２、５２は、層間絶縁層４０、５０に設けられた溝状の開口部４２ａ、５２ａと、この開口部４２ａ、５２ａに導電層が埋め込まれて形成されたものである。
【００４７】
次に、本実施の形態の半導体装置の利点を以下に述べる。
【００４８】
（１）本実施の形態の半導体装置では、配線層３４および配線層４４のパターンを制御することで、被遮光領域１０Ａの上方全面が覆われている。本実施の形態の被遮光領域１０Ａに設けられた一層ゲート型の不揮発性メモリは、容量比を取るために、コントロールゲート部（第１領域）のフローティングゲート電極の面積と、書き込みおよび消去領域（第２および第３領域）のフローティングゲート電極の面積との差が大きくなるようなパターンを有している。そのため、フローティングゲート電極１２６には、局所的に幅や長さが小さい箇所あるいは大きい箇所がある。このような場合に、単に許容されるデザインルールの範囲で配線層のパターンを大きくしたとしても、フローティングゲート電極１２６の全体を覆うことができないことがある。しかし、本実施の形態では、異なるレベルの配線層３４、４４のパターンを制御することで、不均一な形状を有するフローティングゲート電極１２６の全面を覆うことができる。その結果、電荷保持特性が向上し、信頼性の向上した半導体装置を提供することができる。
【００４９】
また、大きな面積を要する領域を１層の金属層で覆う場合には、エッチングの際に均一なエッチングができないことがある。本実施の形態の半導体装置のように、異なるレベルの配線層３４、４４を用いて遮光構造を形成することで、大きな面積の被遮光領域１０Ａであっても、全面を覆うことができる。その結果、遮光効果をより向上させることができ、信頼性の向上した半導体装置を提供することができる。
【００５０】
（２）また、金属層３４、４４との重なり領域にビア層４２が設けられていることにより、横方向もしくは斜め上方向からの光の進入を抑制することができ、より遮光効果の向上した半導体装置を提供することができる。上方に設ける遮光層のみで、横方向もしくは斜め上方向に対して遮光効果を得たい場合には、上方に設ける遮光層の全体の大きさを被遮光領域より大きくしなくてはならないため、半導体装置の微細化を充分に図れないことがある。しかし、この態様によれば、遮光層３４と、４４との間にビア層４２を設けることで、被遮光領域１０Ａの大きさより延在させる面積を小さくしても、同様の遮光効果が得られる。つまり、微細化を図りつつ信頼性の向上した半導体装置を提供することができる。
【００５１】
（３）また、被遮光領域１０Ａの外側に遮光領域１０Ｂを設けることにより、横方向からの光の進入の抑制力をより向上させることができる。その結果、信頼性の向上した半導体装置を提供することができる。
【００５２】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、第１の実施の形態では、２種の異なるレベルに設けられた遮光層を例示したが、これに限定されず、３種以上の層で、平面視したときに交互に設けられた構造を実現してもよい。また、上述の実施の形態では、遮光壁７０を構成するために、各層間絶縁層にそれぞれコンタクト層２６およびビア層３６、４６を設けた場合を示したが、これに限定されない。たとえば、層間絶縁層２０、３０、４０を貫通する溝状の開口を被遮光領域１０Ａの周囲に設け、この開口に導電層を埋め込んで形成された遮光壁７０であってもよい。
【図面の簡単な説明】
【００５３】
【図１】第１の実施の形態にかかる半導体装置を模式的に示す平面図。
【図２】図１のＩ−Ｉ線に沿った断面図。
【図３】第２の実施の形態にかかる半導体装置に設けられる不揮発性メモリの構造を模式的に示す斜視図。
【図４】（Ａ）は図３のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、ＩＩＩ−ＩＩＩ線に沿った断面図である。
【図５】第２の実施の形態にかかる半導体装置を模式的に示す平面図。
【図６】図５のＩ−Ｉ線に沿った断面図。
【図７】変形例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００５４】
１０…半導体層、  １０Ａ…被遮光領域、  １０Ｂ…遮光領域、  １０Ｍ…メモリセル領域、  １０Ｌ…ロジック領域、  １２…素子分離絶縁層、  １４…Ｐ型のウエル、  １６…Ｎ型のウエル、  ２６…コンタクト層、  ２８、３８、４８…金属層、  ３６、４２、４６、５２…ビア層、  ３４、４４、５４…遮光層（配線層）、  ２０、３０、４０、５０、６０…層間絶縁層、  ７０…遮光壁、  １２０…メモリセル、  １２４…絶縁層、  １２６…フローティングゲート電極、  １２８、１３０、１３２、１３４…不純物領域
【図１】
2006186043.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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