(57)【要約】【課題】  設計パターンのＸ方向とＹ方向の倍率を自在かつ高精度に制御し、種々のパターン形成を有効に行う。【解決手段】  設計パターンに対して倍率が掛けられたパターンをウェハ上に形成する際に、描画装置に投入するためのデータフォーマット変換処理より前に、設計パターンに対して変倍処理を行い、設計パターンに予め倍率を掛け、そのデータを用いてマスク描画用データを作成し、マスク描画を行う。例えば、設計パターンに対して倍率を掛けるパターン領域を取り出し、階層操作、座標値の基準点への移動といった処理を行い、倍率を掛けたパターンと倍率を掛けないパターンとを統合する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
オペレータの操作に基づいて等倍の設計パターンと前記設計パターンの変倍用パラメータとを入力する入力工程と、
前記設計データと変倍用パラメータとに基づいて、前記等倍の設計パターンをＸ方向とＹ方向に独立して変倍した後の設計パターンを算出する演算処理工程と、
前記等倍の設計パターンと変倍後の設計パターンを用いてマスク描画用データを作成する変換工程と、
を有することを特徴とするパターン形成方法。
【請求項２】
前記演算処理工程は、前記等倍の設計パターンを変倍対象領域と変倍対象外領域とに分類する処理を行い、前記変倍対象領域に対して変倍処理を行うことを特徴とする請求項１記載のパターン形成方法。
【請求項３】
前記設計パターンは階層構造を有し、前記演算処理工程は、変倍処理する対象要素の階層を最上位階層の直下に配置するように階層操作を行うことを特徴とする請求項１記載のパターン形成方法。
【請求項４】
前記演算処理工程は、変倍処理するための基準点を設定し、変倍対象領域の中心座標値を前記基準点の座標値に移動することを特徴とする請求項１記載のパターン形成方法。
【請求項５】
前記演算処理工程は、設計パターンの構成要素の座標値Ｘ，Ｙを計算式に代入して移動後の座標値newX, newYを算出し、座標値の移動を行うことを特徴とする請求項４記載のパターン形成方法。
【請求項６】
前記演算処理工程は、変倍処理した変倍対象領域の設計パターンと変倍処理しない変倍対象外領域の設計パターンとを統合する処理を行うことを特徴とする請求項２記載のパターン形成方法。
【請求項７】
固体撮像素子を構成する積層パターンのパターン形成を行うことを特徴とする請求項１記載のパターン形成方法。
【請求項８】
同一構造を有する複数の素子をアレイ状に集積した半導体装置を構成する積層パターンのパターン形成を行うことを特徴とする請求項１記載のパターン形成方法。
【請求項９】
オペレータの操作に基づいて等倍の設計パターンと前記設計パターンの変倍用パラメータとを入力する入力手段と、
前記設計データと変倍用パラメータとに基づいて、前記等倍の設計パターンをＸ方向とＹ方向に独立して変倍した後の設計パターンを算出する演算処理手段と、
を有することを特徴とするパターン形成装置。
【請求項１０】
前記演算処理手段は、前記等倍の設計パターンを変倍対象領域と変倍対象外領域とに分類する処理を行い、前記変倍対象領域に対して変倍処理を行うことを特徴とする請求項９記載のパターン形成装置。
【請求項１１】
前記設計パターンは階層構造を有し、前記演算処理手段は、変倍処理する対象要素の階層を最上位階層の直下に配置するように階層操作を行うことを特徴とする請求項９記載のパターン形成装置。
【請求項１２】
前記演算処理手段は、変倍処理するための基準点を設定し、変倍対象領域の中心座標値を前記基準点の座標値に移動することを特徴とする請求項９記載のパターン形成装置。
【請求項１３】
前記演算処理手段は、設計パターンの構成要素の座標値Ｘ，Ｙを計算式に代入して移動後の座標値newX, newYを算出し、座標値の移動を行うことを特徴とする請求項１２記載のパターン形成装置。
【請求項１４】
前記演算処理手段は、変倍処理した変倍対象領域の設計パターンと変倍処理しない変倍対象外領域の設計パターンとを統合する処理を行うことを特徴とする請求項１０記載のパターン形成装置。
【請求項１５】
固体撮像素子を構成する積層パターンのパターン形成を行うことを特徴とする請求項９記載のパターン形成装置。
【請求項１６】
同一構造を有する複数の素子をアレイ状に集積した半導体装置を構成する積層パターンのパターン形成を行うことを特徴とする請求項９記載のパターン形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種半導体デバイスの作製工程において、半導体デバイスを構成する各層のパターンを適正に設計するためのパターン形成方法及び装置に関する。
【背景技術】
【０００２】
従来より、半導体デバイスの製造工程において、半導体ウェハ上に形成する各種パターンの精度を向上ずるために、種々の技術が提案されている（例えば特許文献１参照）。
また、半導体デバイスの設計作業において、ある設計パターンに対して倍率が掛けられたパターンをウェハ上に形成する際に、その設計パターンには倍率を掛けるための処理を行わず、マスク描画の段階で、設計パターンのデータを描画装置に入力することで、描画装置が実装しているスケーリング機能を用いて実現している。
例えば固体撮像素子等の光学的特性をもつ半導体デバイスでは、集光効率の観点から瞳補正技術を適用している。この瞳補正では、画角中心にパターンを寄せて実現するため、上述の描画装置が備えるスケーリング機能を使用してシュリンク（縮小）されたパターンをウェハ上に形成する。
【特許文献１】特開平９−１９９４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した描画装置のスケーリング機能は、通常はＸ方向とＹ方向に同じ倍率でスケーリングを行うものであり、Ｘ方向とＹ方向の倍率が異なる場合には、描画装置の仕様上は実現可能であるが、機械を物理的に制御するため、例えば精度上の限界があり、実際にＸ方向とＹ方向で異なる倍率でパターン描画を行って基準精度のマスクを作成するのは困難であった。
一方、上述した固体撮像素子等の作製において、Ｘ方向とＹ方向で同じ倍率のスケーリングでは所望の特性を得られない場合もあり、瞳補正に対する機能としては不十分となる場合がある。
そこで本発明は、設計パターンのＸ方向とＹ方向の倍率を自在かつ高精度に制御でき、種々のパターン形成を有効に行うことが可能なパターン形成方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上述の目的を達成するため、本発明のパターン形成方法は、オペレータの操作に基づいて等倍の設計パターンと前記設計パターンの変倍用パラメータとを入力する入力工程と、前記設計データと変倍用パラメータとに基づいて、前記等倍の設計パターンをＸ方向とＹ方向に独立して変倍した後の設計パターンを算出する演算処理工程と、前記等倍の設計パターンと変倍後の設計パターンを用いてマスク描画用データを作成する変換工程とを有することを特徴とする。
また、本発明のパターン形成装置は、オペレータの操作に基づいて等倍の設計パターンと前記設計パターンの変倍用パラメータとを入力する入力手段と、前記設計データと変倍用パラメータとに基づいて、前記等倍の設計パターンをＸ方向とＹ方向に独立して変倍した後の設計パターンを算出する演算処理手段とを有することを特徴とする。
【発明の効果】
【０００５】
本発明のパターン形成方法及び装置によれば、等倍の設計パターンとその変倍用パラメータとを入力することにより、この設計データと変倍用パラメータとに基づいて、等倍の設計パターンをＸ方向とＹ方向に独立して変倍した後の設計パターンを算出することから、マスク描画装置のスケーリング機能を用いることなく、等倍の設計パターンと変倍後の設計パターンを用いてマスク描画用データを作成することができ、設計パターンのＸ方向とＹ方向の倍率を自在かつ高精度に制御して種々のパターン形成を有効に行うことが可能となる。
【０００６】
また、演算処理方法として、例えば等倍の設計パターンを変倍対象領域と変倍対象外領域とに分類する処理を行い、変倍対象領域に対して変倍処理を行うことにより、変倍する領域と変倍しない領域とを含む素子のパターン形成を効率的に行うことが可能となる。
また、変倍処理する対象要素の階層を最上位階層の直下に配置するように階層操作を行うことで、階層構造を有する設計パターンを適切に変倍できる。
また、変倍処理するための基準点を設定し、変倍対象領域の中心座標値を基準点の座標値に移動することで、正確な変倍処理を効率よく行うことができる。
また、設計パターンの構成要素の座標値Ｘ，Ｙを計算式に代入して移動後の座標値newX, newYを算出し、座標値の移動を行うことにより、種々のパターンに自在に対応することができる。
【０００７】
また、変倍処理した変倍対象領域の設計パターンと変倍処理しない変倍対象外領域の設計パターンとを統合する処理を行うことにより、必要なパターンを容易に作成できる。
また、このようなパターン形成方法及び装置を固体撮像素子を構成する積層パターンのパターン形成に用いたり、あるいは、同一構造を有する複数の素子をアレイ状に集積した半導体装置を構成する積層パターンのパターン形成に用いることで、これらの素子の効率化や高特性化に貢献することが可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態では、設計パターンに対して倍率が掛けられたパターンをウェハ上に形成する際に、描画装置に投入するためのデータフォーマット変換処理より前に、設計パターンに対して以下のような演算処理（１）〜（５）を行い、設計パターンに予め倍率を掛け、そのデータを用いてマスク描画用データを作成し、マスク描画を行う。
（１）ウェハ上に形成するパターンが、設計パターンに対して倍率を掛けるパターンである領域（領域ａ)と倍率を掛けないパターンである領域（領域ｂ）に設計パターンを分類する。
（２）上記分類後の設計パターンに対して領域ａの階層構造は最上位階層の直下に倍率を掛ける対象要素が配置された構造であるように階層操作を行う。
（３）倍率を掛けるための基準点を設定し、領域ａの中心座標値を基準点の座標値に移動する。
（４）設計パターンの構成要素の座標値X, Yを計算式に代入して座標値newX, newYを算出し、座標値の移動を行う。
（５）上記の（１）で分類した領域ｂのパターンと上記の（２）（３）（４）の少なくとも１つの処理を行った領域ａのパターンを統合する。
以上のようなパターン形成処理を固体撮像素子のパターン形成に用い足り、アレイ構造を有する半導体装置のパターン形成に用いる。
【実施例１】
【０００９】
図１〜図２１は本発明の実施例１によるパターン形成方法を説明する図である。
本実施例は、撮像デバイスにおいて瞳補正パターンの形成に本発明の方法を適用した例である。また、本実施例が示すデータのフォーマットはＧＤＳＩＩフォーマットであり、セル引用はＧＤＳＩＩフォーマットのＳＲＥＦを示す。
図１は本実施例の処理を行う演算システムを示すブロック図である。
図示のように、このシステムは、本実施例の特徴となる演算処理を行う演算処理装置１０と、設計を行うオペレータ等が各種入力操作を行うキーボード等の入力装置１２と、各種データを表示するための表示装置１４と、本実施例の処理による演算結果や各種の基礎データ等のデータを格納する記憶装置１６とを有する。本実施例では、このようなシステムによってマスク描画装置に供給するための描画データを作成するものである。
【００１０】
以下、本実施例の詳細な処理内容を説明していく。まず、ここでは、まず光学センタをシュリンク（縮小）の基準点とし、シュリンク対象領域のセンタが光学センタと重なると定義する。また、シュリンクの仕様はＸ方向とＹ方向のシュリンク率を計算式によって与える。
図２は設計パターンに対してシュリンクを掛けた場合と掛けない場合のウェハ上パターンの例を示す図であり、Ｘ方向あるいはＹ方向から見たウェハ上パターンの断面図である。図２（Ａ）は積層膜の５つの層（layer1〜layer5）がシュリンクのない状態で積層された場合を示している。一方、図２（Ｂ）は同様の層がシュリンクされた状態で積層された場合を示しており、本実施例で形成するウェハ上パターンの例である。
【００１１】
図３は本実施例によるウェハ作成工程全体の概要を示すフローチャートである。
まず、ＳＴ００＿００では、電気的ルール、パターンデザインルールの検証等を終了し、後述のＳＴ０１に示すマスク描画用データ変換処理に投入できる設計パターンを作成する（ＤＡ００)。
そして、マスク描画用データ変換（ＳＴ０１）の前にシュリンク（演算）処理（ＳＴ００）を実行し、シュリンク後の設計パターンを作製する（ＤＡ０１）。
次に、マスク描画用のデータ変換を行い（ＳＴ０１）、マスク描画用データを作製する（ＤＡ０２）。そして、このマスク描画用データを用いてマスク描画を行い（ＳＴ０２）、マスクを作成する（Ｗ００）。次に、このマスクを用いてリソグラフィ処理を行い（ＳＴ０３）、ウェハを作製する（Ｗ０１）。
このような工程において、マスク描画用データ変換前にシュリンク（演算）処理を行い、そのシュリンク処理した設計パターンに対して、シュリンク処理を行わない時と同じ倍率のマスク描画を行い、等倍パターンをウェハ上に形成する仕様としてデータを扱う点が従来との差異である。
図４は設計パターン（ＤＡ００）の階層構成を示す説明図である。
図示のように、最上位階層（ＴＯＰ＝チップトップ）から下に各層のパターンが階層的に配置され、最下層に画素セルや画素終端セル等が配置されているが、階層数は任意であり、画素セルが存在すべき階層に制約がないことを示している。
【００１２】
図５はシュリンク処理（ＳＴ００）の詳細を示すフローチャートである。
まず、図４のＤＡ００で説明した設計データを作成するとともに、ＰＡ１０１ではシュリンク用パラメータを作成する。
ここでシュリンク用パラメータには、シュリンク処理を行うレイヤ名、シュリンク対象領域、シュリンク率等のシュリンク仕様を設定する各パラメータが含まれる。
図６はシュリンク用パラメータの一例を示している。図示の例は、まず、シュリンク処理の対象レイヤがlayer2であり、チップトップ領域において座標値（ＸＬ，ＹＬ）と（ＸＨ，ＹＨ）で形成される矩形の内側をシュリンク処理対象領域とし、設計パターンの構成要素の座標（ｘ，ｙ）にそれぞれscaleX、scaleYで指定されたシュリンク率を掛けて、その位置に座標を動かす場合のシュリンク用パラメータ例である。
なお、以下の説明では、この図６に示すシュリンク用パラメータに対応する処理例を説明する。
【００１３】
次に、ＳＴ１０１では、設計データとシュリンク用パラメータに基づいて、シュリンク対象パターン（ＤＡ１０２）とシュリンク対象外パターン（ＤＡ１０１）とに設計パターンを分類する。
そして、ＳＴ１０２では、シュリンク対象パターン（ＤＡ１０２）の階層構造が適切か否か判定を行う。ここでは、シュリンク対象パターン（ＤＡ１０２）のチップトップの直下に個々の画素セルと図形が配置される階層構造である場合に階層が適切であるとする。
そして、階層構造が不適切である場合には、ＳＴ１０３で階層展開、アレイ展開等の階層操作を行い、その後、再度、ＳＴ１０２の判定を行う。
図７はシュリンク対象外パターン（ＤＡ１０１）とシュリンク対象パターン（ＤＡ１０２）の物理イメージの例を示す。例えば、固体撮像素子においては、多数の光電変換部によって撮像を行う画素アレイ領域ではシュリンクが必要となるが、その他の周辺領域ではシュリンクは不要であり、このような領域を分類する。
そして、図７（Ａ）に示す設計パターン（チップトップ領域）の中の領域を、図７（Ｂ）に示すように、座標値（ＸＬ，ＹＬ）、（ＸＨ，ＹＨ）で指定し、図７（Ｃ）（Ｄ）に示すように、シュリンク対象外パターン（ＤＡ１０１）とシュリンク対象パターン（ＤＡ１０２）に分離し、それぞれ所定の形式で保存する。
また、図８は階層操作を行って適切な階層を作成した例を示す。図示の例は、図４に示すＡ３０１のセル引用と画素セル（ＡＲＥＦ）を展開した例である。また、boundary（境界）はパターン分類の処理で画素セルが展開されて発生したboundary図形である。このように元々は下層に配置される要素をチップトップの直下に配置し、要素がＡＲＥＦである場合には展開して配置する操作を行う。
【００１４】
次に、ＳＴ１０２で適切な階層構造をもったと判定されたシュリンク対象パターン（ＤＡ１０２）に対し、シュリンク処理を行う（ＳＴ１０４）。
図９はシュリンク処理（ＳＴ１０４）の詳細を示すフローチャートである。
まず、ＳＴ１０４１では、シュリンク用パラメータからオフセット量を算出する。図１０は算出方法の例を示す説明図である。図示のような演算によってＸ軸とＹ軸のオフセット量xoffset、yoffsetを算出する。
また、ＳＴ１０４２では、隙間埋め（ＳＴ１０５）とデバッグの利便性のために、シュリンク領域を示す矩形を作成する。この矩形はシュリンク用パラメータで指定された座標値を頂点に持つものであり、図１１に物理イメージの例を示している。
この後、ＳＴ１０４３では、仮のセルを作成して、ＳＴ１０４１で求めたオフセット値の座標にシュリンク対象パターンのＴＯＰセルを置き、セル引用を作成する。図１２（Ａ）はセル引用作成後の物理イメージの例を示し、図１２（Ｂ）はセル引用作成後の階層構造の例を示す。
ＳＴ１０４４では、ＳＴ１０４３で作成したセル引用を１階層展開して、仮のセルの直下に個々の画素セルが配置される階層構造であり、シュリンク処理対象領域の中心座標が（０，０）である状態を作成する。図１３（Ａ）は１階層展開後の物理イメージの例を示し、図１３（Ｂ）に１階層展開後の階層構造の例を示す。
次にＳＴ１０４５では、画素セルの引用座標（ｘ，ｙ）を取得してシュリンク率scaleX, scaleYをそれぞれに掛けてシュリンク後の座標値(newX,newY)を算出し、画素セルの引用座標をシュリンク後の座標値に移動させる。また、boundaryは各頂点座標についてシュリンク後の座標値(newX,newY)を算出し、各頂点座標をシュリンク後の座標値に移動させる。この操作をパターンの構成要素数分繰り返す。図１４に例を示す。
【００１５】
図１５（Ａ）はシュリンク後パターン（ＤＡ１０３）の例である。シュリンク（ＳＴ１０２）の前後でデータ領域が変わるため、ＳＴ１０５ではシュリンク処理によってできる隙間を埋める処理を行う。この処理を行うか否かはパターンの形状に依存する。図１５（Ｂ）に隙間埋め（ＳＴ１０５）の例を示す。
図５のＳＴ１０６では、シュリンク対象外パターンとのマージ（ＳＴ１１０）のために、セル名を変更する。変更後のセル名はlayerを表すキーワードとシュリンクを表すキーワードが付加された名前である。図１６に例を示す。
そして、上記の処理によってシュリンク後隙間埋め後パターン（ＤＡ１０４）を作成する。図１７（Ａ）はシュリンク後隙間埋め後パターン（ＤＡ１０４）の物理イメージの例である。図１７（Ｂ）はシュリンク後隙間埋め後パターン（ＤＡ１０４）の階層構造の例である。
そして、ＳＴ１０７では、このシュリンク後隙間埋め後パターン（ＤＡ１０４）の電気的ルールやパターンデザインルールチェックを行う。次いで、ＳＴ１０８でエラーが無いか検証結果の検討、判定を行い、ない場合は、ＳＴ１１０に進み、ある場合は、ＳＴ１０９でＳＴ１０８でエラー有りと判定した場合に修正を行い、ＳＴ１１０に進む。
【００１６】
次に、このようなシュリンク後隙間埋め後パターンとシュリンク対象外パターンとの統合（マージ）を行う（ＳＴ１１０）。図１８はその詳細を示すフローチャートである。
まず、ＳＴ１１０１では、ＳＴ１０４１のオフセット量算出の過程を用いて、上述したxcenter、ycenterの算出までを行う。また、ＳＴ１１０２では、他のレイヤとデータを統合する場合のために、シュリンク対象外パターンのセル名を変更する。ここで、変更後のセル名は、layerを表すキーワードが付加された名前である。図１９に、その例を示す。
次に、ＳＴ１１０３では、シュリンク対象外パターンのＳＴ１１０１で求めた座標値にシュリンク後隙間埋め後パターン（ＤＡ１０４）のセルを置き、セル引用を作成する。図２０に例を示す。
このような処理によってシュリンク後設計パターン（ＤＡ０１）を作成する。図２１（Ａ）はシュリンク後設計パターン（ＤＡ０１）の物理イメージの例である。図２１（Ｂ）はシュリンク後設計パターン（ＤＡ０１）の階層構造の例である。
以上のような処理によって、図２（Ｂ）のlayer2についてシュリンク後設計パターン（ＤＡ０１）が完成する。このデータは、layer2のマスク描画用データ変換の入力データである。図２（Ｂ）のlayer3、layer4、layer5についても、図５のＰＡ１０１の記述内容を変えて図３のシュリンク処理（ＳＴ００）を実行して各層のＤＡ０１を作成する。
【実施例２】
【００１７】
次に本発明の実施例２を説明する。
図２２は本発明の実施例２の詳細動作を示すフローチャートである。図中のＳＴ１１０までは実施例１の図５と同様であるので説明は省略する。
この実施例２は、Ｘ方向、またはＹ方向のどちらか一方にシュリンクを行わない（すなわち、一方のシュリンク率が１．０である）場合に、座標値移動後、ＳＲＥＦをＡＲＥＦに置き換えてアレイを構築する処理を行う点が実施例１との差異であり、図２２のＳＴ１１１でこの処理を行う。なお、図２３に本実施例２におけるシュリンク用パラメータＰＡ１０１の例を示す。
以上のような本発明の実施例によれば、Ｘ軸とＹ軸の等倍以外の複雑なパターンのスケーリング手法を提供できる。特に、計算式を入れ換えることで、多彩なパターンのスケーリング仕様に対応できるので、撮像デバイスに限らず、プロセス世代交代による設計パターンの縮小や設計パターンを拡大してウェハ上パターンを形成する必要が生じた場合にも応用が可能である。
また、描画装置投入前にスケーリング処理を行うため、シュリンク後設計パターンを設計システムに戻して電気的ルール、パターンデザインルール等の検証の実行が可能である。よってマスクミスの未然防止にも繋がり、生産性の向上に寄与できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例の処理を行う演算システムを示すブロック図である。
【図２】設計対象となる積層構造の例を示す断面図である。
【図３】図１に示す実施例によるウェハ作成工程全体の概要を示すフローチャートである。
【図４】図１に示す実施例で処理する設計パターンの階層構成を示す説明図である。
【図５】図１に示す実施例におけるシュリンク処理の詳細を示すフローチャートである。
【図６】図１に示す実施例で用いるシュリンク用パラメータの一例を示す説明図である。
【図７】図１に示す実施例におけるシュリンク対象外パターンとシュリンク対象パターンの物理イメージの例を示す説明図である。
【図８】図１に示す実施例で階層操作を行って適切な階層を作成した例を示す説明図である。
【図９】図１に示す実施例におけるシュリンク処理の詳細を示すフローチャートである。
【図１０】図１に示す実施例におけるシュリンク用パラメータからオフセット量を算出する算出方法の例を示す説明図である。
【図１１】図１に示す実施例で用いるシュリンク領域を示す矩形を示す説明図である。
【図１２】図１に示す実施例におけるセル引用作成後の物理イメージの例とセル引用作成後の階層構造の例を示す説明図である。
【図１３】図１に示す実施例における１階層展開後の物理イメージの例と階層構造の例を示す説明図である。
【図１４】図１に示す実施例におけるシュリンクパターンの座標値の移動例を示す説明図である。
【図１５】図１に示す実施例におけるシュリンク後パターンと隙間埋めの例を示す説明図である。
【図１６】図１に示す実施例におけるセル名の変更例を示す説明図である。
【図１７】図１に示す実施例におけるシュリンク後隙間埋め後パターンの物理イメージの例と階層構造の例を示す説明図である。
【図１８】図１に示す実施例におけるシュリンク後隙間埋め後パターンとシュリンク対象外パターンとの統合動作を示すフローチャートである。
【図１９】図１に示す実施例におけるシュリンク対象外パターンのセル名の変更例を示す説明図である。
【図２０】図１に示す実施例においてシュリンク対象外パターンの座標値にシュリンク後隙間埋め後パターンのセルを置き、セル引用を作成する例を示す説明図である。
【図２１】図１に示す実施例におけるシュリンク後設計パターンの物理イメージの例と階層構造の例を示す説明図である。
【図２２】本発明の実施例２の詳細動作を示すフローチャートである。
【図２３】図２２に示す実施例２におけるシュリンク用パラメータの例を示す説明図である。
【符号の説明】
【００１９】
１０……演算処理装置、１２……入力装置、１４……表示装置、１６……記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2006145563.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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