(57)【要約】【課題】  多ピンの半導体素子であっても確実に搭載することができ、製造が容易でかつ、電気的特性にすぐれた半導体装置用基板およびこれを用いた半導体装置を提供する。【解決手段】  コア基板１２の両面に配線層１４、１５が形成され、前記コア基板１２に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板において、前記コア基板１２に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビア１３Ａ、１３Ｂが設けられ、前記配線層１４、１５に設けられた電源ラインと接地ラインに接続される複数の配線パターン１７が、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビア１３Ａ、１３Ｂに、各々共通に接続されている。【選択図】          図１
2006186063.tif 000002
【特許請求の範囲】
【請求項１】
コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板において、
前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、
前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されていることを特徴とする半導体装置用基板。
【請求項２】
前記スルーホールビアが、スリット状に形成された貫通孔の開口側の両端面に蓋めっきが施されて形成され、
蓋めっき部に前記複数の配線パターンに接続するビアが接続されていることを特徴とする請求項１記載の半導体装置用基板。
【請求項３】
前記配線層が、絶縁層を介して積層して形成されるとともに、各々の配線層に設けられた配線パターンがビアを介して層間で電気的に接続して形成され、
前記ビアが、配線層の厚さ方向に複数個直列に連結して設けられていることを特徴とする請求項１または２記載の半導体装置用基板。
【請求項４】
前記電源ラインと接地ラインに各々接続されるスリット状に形成されたスルーホールビアが、半導体素子搭載領域に対応するコア基板の領域に設けられていることを特徴とする請求項１〜３のいずれか一項記載の半導体装置用基板。
【請求項５】
前記電源ラインに接続されるスリット状に形成されたスルーホールビアと、前記接地ラインに接続されるスリット状に形成されたスルーホールビアとが、並列に配置されていることを特徴とする請求項４記載の半導体装置用基板。
【請求項６】
基板の一方の面に半導体素子を接続するバンプが形成され、基板の他方の面に回路部品を接続する接続電極が形成されていることを特徴とする請求項１〜５のいずれか一項記載の半導体装置用基板。
【請求項７】
コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板に半導体素子と回路部品とを搭載してなる半導体装置であって、
前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、
前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されるとともに、
基板の一方の面に、前記配線パターンと電気的に接続して半導体素子が搭載され、
基板の他方の面に、前記配線パターンと電気的に接続して形成された接続電極に電気的に接続して回路部品が搭載されていることを特徴とする半導体装置。
【請求項８】
前記回路部品として、前記基板の他方の面に形成された電源ラインに接続する接続電極と、接地ラインに接続する接続電極とに電気的に接続してチップコンデンサが搭載されていることを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置用基板および半導体装置に関し、より詳細にはコア基板を備えた半導体装置用基板およびこれを用いた半導体装置に関する。
【背景技術】
【０００２】
コア基板を備えた半導体装置用基板は、半導体素子を搭載する基板として広く使用されている。図５は、このコア基板を備えた半導体装置用基板の従来の構成例を示す断面図である。この半導体装置用基板１０は、コア基板１２の両面に、配線パターン１７が絶縁層１６を介して積層して形成されたビルドアップ層１４、１５を備えるものである。ビルドアップ層１４、１５に形成される配線パターン１７は、ビア１８を介して層間で電気的に接続される。
【０００３】
この半導体装置用基板１０では、コア基板１２の両面に形成された配線パターン１７は、コア基板１２に設けられたスルーホールビア１３を介して電気的に接続される。スルーホールビア１３は、コア基板１２にドリル加工等により貫通孔を形成し、貫通孔の内壁面にめっきを施し、めっきが施された貫通孔内に樹脂材を充填して形成される。
図５に示す半導体装置用基板１０では、基板の一方の面に半導体素子を接続するためのバンプ２０が形成され、基板の他方の面にリードピン２２が接合されている。また、基板の他方の面の中央部には、電源電位を安定させるためのチップコンデンサ２３が搭載されている。
【特許文献１】特開２００３−２６４２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
コア基板を備えた半導体装置用基板には、外部接続端子の配置や基板上に配置されるチップコンデンサ等の回路部品の配置等が異なる種々の製品がある。図５に示す半導体装置用基板１０は、半導体素子が搭載される基板の中央部に電源電位を安定させるためのチップコンデンサ２３が配置され、基板の中央部に電源ラインと接地ラインとが配置され、基板の外周側に信号ラインが多く配置される構成となっているものである。
ところで、半導体素子はますます多ピン化が進んでいることから、半導体装置用基板１０に設けられるバンプ２０の数が増大し、バンプ２０に接続されるスルーホールビア１３の数が増大する。
【０００５】
図６は、図５のＢ−Ｂ線断面図を示したもので、従来の半導体装置用基板１０においては、半導体装置用基板１０の中央の領域に配置されている電源ラインおよび接地ラインにそれぞれ接続されるスルーホールビア１３については、半導体素子の電極に接続されるバンプ２０ごとに一つずつスルーホールビア１３が設けられ、各々のスルーホールビア１３にビア１８および配線パターン１７を介してバンプ２０が接続する構成となっている。
このため、半導体素子が多ピンになると、スルーホールビア１３は細径に、かつきわめて高密度に形成しなければならなくなり、半導体装置用基板１０の製作が困難になるという問題が生じる。また、スルーホールビア１３が互いにきわめて接近して配置されることから、回路のインダクタンス成分が増大し、高周波信号の伝播特性が劣化するという問題も生じる。
【０００６】
本発明はこれらの課題を解決すべくなされたものであり、多ピンの半導体素子であっても確実に搭載することができ、製造が容易でかつ、高周波特性にもすぐれた半導体装置用基板およびこれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板において、前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されていることを特徴とする。
【０００８】
また、前記スルーホールビアが、スリット状に形成された貫通孔の開口側の両端面に蓋めっきが施されて形成され、蓋めっき部に前記複数の配線パターンに接続するビアが接続されていることを特徴とする。蓋めっき部にビアを接続する構成とすることにより、複数個のビアを近接した配置でスルーホールビアに接続することが容易に可能となる。
また、前記配線層が、絶縁層を介して積層して形成されるとともに、各々の配線層に設けられた配線パターンがビアを介して層間で電気的に接続して形成され、前記ビアが、配線層の厚さ方向に複数個直列に連結して設けられていることにより、配線パターンおよびビアの配置をより高密度化することが可能となる。
【０００９】
また、前記電源ラインと接地ラインに各々接続されるスリット状に形成されたスルーホールビアが、半導体素子搭載領域に対応するコア基板の領域に設けられていることを特徴とする。半導体素子搭載領域に電源ラインおよび接地ラインに接続されるスルーホールビアを配置することで、電源ラインおよび接地ラインとより効率的に接続することが可能となる。
また、前記電源ラインに接続されるスリット状に形成されたスルーホールビアと、前記接地ラインに接続されるスリット状に形成されたスルーホールビアとが、並列に配置されていることを特徴とする。
また、基板の一方の面に半導体素子を接続するバンプが形成され、基板の他方の面に回路部品を接続する接続電極が形成されていることにより、基板の一方の面と他方の面に半導体素子と回路基板を搭載した半導体装置を容易に形成することが可能となる。
【００１０】
また、コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板に半導体素子と回路部品とを搭載してなる半導体装置であって、前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されるとともに、基板の一方の面に、前記配線パターンと電気的に接続して半導体素子が搭載され、基板の他方の面に、前記配線パターンと電気的に接続して形成された接続電極に電気的に接続して回路部品が搭載されていることを特徴とする。
また、前記回路部品として、前記基板の他方の面に形成された電源ラインに接続する接続電極と、接地ラインに接続する接続電極とに電気的に接続してチップコンデンサが搭載されていることを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体装置用基板によれば、コア基板に電源ラインと接地ラインに接続されるスリット状のスルーホールビアを形成したことにより、電源ラインあるいは接地ラインに接続される配線パターン（ビア）については、一つの共通のスルーホールビアに接続することで電源電位、接地電位を確保することができ、電源ラインあるいは接地ラインごとに別個にスルーホールビアを形成する必要がなくなり、半導体装置用基板を容易に製造することが可能になるとともに、半導体素子の多ピン化に好適に対応することが可能となる。また、本発明に係る半導体装置は、半導体装置用基板に半導体素子と回路部品とを搭載することにより、より複合化した機能を備え、電気的特性のすぐれた半導体装置として提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施の形態について、添付図面にしたがって詳細に説明する。
図１は、本発明に係る半導体装置用基板の一実施形態の構成を示す断面図であり、図２は図１のＡ−Ａ線断面図を示す。
本実施形態の半導体装置用基板３０も、図５に示す従来の半導体装置用基板１０と同様に、コア基板１２の一方の面にビルドアップ層１４を形成し、他方の面にビルドアップ層１５を形成してなる。ビルドアップ層１４、１５は、ともに電気的な絶縁層１６を介して配線層（配線パターン１７）を積層して形成され、ビア１８により層間で配線パターン１７が電気的に接続されたものである。なお、コア基板１２の両面に形成する配線層はビルドアップ法に限らず、適宜方法によって形成することができる。
【００１３】
また、半導体装置用基板３０の一方の面の半導体素子搭載領域には半導体素子の電極と電気的に接続されるバンプ２０が形成されている。本実施形態においては、バンプ２０の形成位置に合わせてはんだペーストを印刷し、はんだリフローにより基板の表面から凸状にはんだが突出する形態にバンプ２０を形成している。
【００１４】
また、半導体装置用基板３０の他方の面には、基板の外周縁側に外部接続端子としてのリードピン２２を接合するためのランド１７ａが形成され、半導体素子搭載領域に対応する基板の中央部側には回路部品を搭載するための接続電極１７ｂが設けられる。図１は、ランド１７ａにリードピン２２を接合し、接続電極１７ｂに電極２３ａ、２３ｂを接合してチップコンデンサ２３を搭載した状態を示す。チップコンデンサ２３は回路内で電源ラインと接地ラインとの間に介在するように設けられ電源電圧を安定させる作用をなす。
図１においては、１３Ａが電源ラインに接続されるスルーホールビアであり、１３Ｂが接地ラインに接続されるスルーホールビアである。接続電極１７ｂには、電源ラインに接続されるスルーホールビア１３Ａと接地ラインのスルーホールビア１３Ｂとがビア１８を介して電気的に接続される。
【００１５】
本実施形態の半導体装置用基板３０においては、半導体素子搭載領域に形成されるビア１８については、層間で直列に連結する形態（下層のビア１８の直上にビア１８が配置される形態）に設けられている。このようにビア１８を直列に連結する構成としているのは、多ピンの半導体素子を搭載する際には、ビア１８を直列に連結する配置が最も高密度にビア１８を配列できる配置だからである。ビア１８を直列に連結できるようにするため、ビア１８はフィルドビアとして形成される。
【００１６】
これらの、配線パターン１７、ビア１８、バンプ２０等の構成は前述した従来の半導体装置用基板１０におけるこれらの構成と同様である。本実施形態の半導体装置用基板３０において特徴的な構成は、半導体素子搭載領域に形成する電源ライン、接地ラインに接続されるスルーホールビア１３Ａ、１３Ｂの形態にある。
すなわち、本実施形態の半導体装置用基板３０においては、電源ラインおよび接地ラインに各々接続されるスルーホールビア１３Ａ、１３Ｂを、コア基板１２にスリット状の貫通孔を形成し、この貫通孔の内壁面にめっきを施すことによって形成すること、こうして形成したスルーホールビア１３Ａ、１３Ｂに、それぞれ複数個のビア１８を共通に接続する形態としたことを特徴とする。
【００１７】
図２は、図１のＡ−Ａ線断面図を示す。このＡ−Ａ線断面図は、電源ラインに接続されるスルーホールビア１３Ａを長手方向に横切る位置での断面図を示すものである。スルーホールビア１３Ａはスリット状に形成されているから、スルーホールビア１３Ａを長手方向に垂直となる方向から見た場合は、図のようにスルーホールビア１３Ａが長手方向に幅広となる。
スルーホールビア１３Ａは貫通孔に電気的な絶縁材が充填されて形成され、絶縁材の貫通孔の開口方向の両端面にはスルーホールビア１３Ａと電気的に接続された蓋めっき部１３０が設けられる。当該スルーホールビア１３Ａに電気的に接続されるビア１８は、この蓋めっき部１３０上に形成される。
【００１８】
図２では、一つのスルーホールビア１３Ａに複数個のビア１８が一括して接続されている状態を示す。スルーホールビア１３Ａと共通の電源ラインに接続されるビア１８（配線パターン１７）については、このスルーホールビア１３Ａに接続するように形成することによって所要の電源ラインに接続することができる。
なお、図２は電源ラインに接続されるスルーホールビア１３Ａについて示したが、接地ラインに接続されるスルーホールビア１３Ｂについても、図２に示されているスルーホールビア１３Ａとまったく同様に形成される。すなわち、接地ラインに接続されるスルーホールビア１３Ｂについても、スルーホールビア１３Ｂを長手方向に垂直となる方向から見た場合には、幅広の導体部として形成され、このスルーホールビア１３Ｂに接続されたビア１８についてはすべて接地ラインに電気的に接続されることになる。
【００１９】
図３(a)は、本発明の半導体装置用基板３０においてコア基板１２に設けられるスルーホールビア１３Ａ、１３Ｂの構成を示す。本実施形態の半導体装置用基板３０においては、コア基板１２にスリット状に形成されたスルーホールビア１３Ａ、１３Ｂが形成される。スルーホールビア１３Ａ、１３Ｂは、コア基板１２にルータ加工等によりスリット状に貫通孔を形成し、貫通孔の内壁面にめっきにより導体層を形成し、貫通孔に電気的絶縁材を充填することによって形成される。図示例では、電源ラインに接続されるスルーホールビア１３Ａと、接地ラインに接続されるスルーホールビア１３Ｂとが並置されて形成されているが、スルーホールビア１３Ａ、１３Ｂは適宜配置および形状に形成することができる。
【００２０】
図３(a)においては、基材の表面に銅箔１２０が被着されたコア基板１２にルータ加工を施して貫通孔を形成することによってスルーホールビア１３Ａ、１３Ｂを形成している。接地ラインに接続されるスルーホールビア１３Ｂについてはコア基板１２の表面に被着されている銅箔と一体に接続されるように形成されている。また、電源ラインに接続されるスルーホールビア１３Ａについては、スリット孔の周縁部に沿ってフランジ部１３１を設け、フランジ部１３１の縁部に沿って短絡防止溝１３２を形成して、電源ラインと接地ラインとが電気的に短絡することを防止している。短絡防止溝１３２はコア基板１２の表面に被着されている銅箔１２０をコア基板１２の基材が露出するようにエッチングして形成する。
【００２１】
図３(b)は、従来の半導体装置用基板１０において、コア基板１２に設けられた電源ラインに接続されるスルーホールビア１３Ｃと、接地ラインに接続されるスルーホールビア１３Ｄを示す。従来の半導体装置用基板１０においては、図のように、スルーホールビア１３Ｃ、１３Ｄは散点的（図示例では電源ラインと接地ラインに接続されるスルーホールビア１３Ｃ、１３Ｄが交互に整列された配置）に配置されていることを示す。これらのスルーホールビア１３Ｃ、１３Ｄには単一のビア１８が接続される。
【００２２】
以上説明したように、本実施形態の半導体装置用基板３０では、コア基板１２に形成するスルーホールビア１３のうち、電源ラインと接地ラインに各々接続するスルーホールビア１３Ａ、１３Ｂについては、スリット状に形成し、一つのスルーホールビア１３Ａ、１３Ｂに複数のビア１８を接続可能とすることによって、コア基板１２に形成するスルーホールビア（貫通孔）の数を減らすことがことが可能となり、半導体装置用基板という限られた領域内に多数個の貫通孔を形成するという問題を緩和することが可能になる。
【００２３】
スルーホールビア１３Ａ、１３Ｂをスリット状に形成して、共通に接続できるビア１８については共通のスルーホールビア１３Ａ、１３Ｂに接続するようにする方法であれば、ビア１８の形成精度のみが問題となるから、半導体素子のピン数が増えたとしてもビア１８を細径にかつ高密度に形成することは、コア基板１２に貫通孔を形成してスルーホールビアを形成する方法とくらべればはるかに微細化が可能であり、半導体素子の多ピン化に十分に対応することが可能になる。
【００２４】
また、スリット状のスルーホールビア１３Ａ、１３Ｂを形成する方法から見た場合は、丸孔の貫通孔を形成してスルーホールビアとする方法にくらべて、コア基板１２に貫通孔を形成する加工の難度が緩和され、加工作業が容易になる。また、細径の丸孔の内壁面にめっきにより導体層を形成する方法にくらべて、スリット状に形成された貫通孔の内壁面にめっきを施して導体層を形成する方法ははるかに容易であり、スルーホールビアを形成する方法においても有利となる。
【００２５】
また、個々にスルーホールビア１３を形成している従来の半導体装置用基板１０にくらべてスリット状のスルーホールビア１３Ａ、１３Ｂとしたことにより、スルーホールビア１３Ａ、１３Ｂが幅広の導体部によって形成されることになるから、回路内におけるスルーホールビア部分でのインダクタンス成分を低減させることが可能となり、半導体装置用基板の高周波信号に対する電気的特性を向上させることが可能になる。
【００２６】
なお、半導体素子を搭載する半導体装置用基板では、電源ラインおよび接地ラインは信号ラインとは異なり、適宜共通ラインとして利用できるから、ラインを共通化して用いることは容易である。また、半導体装置用基板で使用されるラインのうち、電源ラインと接地ラインは、それぞれ全体の１／３、１／３程度の数を占めているから、これら電源ラインと接地ラインに接続されるスルーホールビアについて共通化を図ることにより、本発明に係る半導体装置用基板によれば、従来の半導体装置用基板にくらべてスルーホールビアの数を１／３程度に減少させることが可能となり、これによって製造コストを効果的に低減することが可能となる。
【００２７】
なお、実際に半導体装置用基板のコア基板１２に設けるスリット状のスルーホールビアの配置や形状等は適宜設計することができる。
図４(a)は本発明に係るスリット状のスルーホールビアを設けた半導体装置用基板３０でのコア基板１２の例を示す。この半導体装置用基板３０では、基板の中央部の半導体素子搭載領域に、電源ラインに接続されるスルーホールビア１３Ａと接地ラインに接続されるスルーホールビア１３Ｂとを、一対ずつ対向させて配置し、半導体装置用基板の対角線位置に合わせて各々一対ずつ電源ラインと接地ラインに接続されるスルーホールビア１３Ａ、１３Ｂを設けた例を示す。信号ラインに接続されるスルーホールビア１３Ｅは、半導体装置用基板の外周側に配置されている。
【００２８】
図４(b)は、従来の半導体装置用基板１０におけるスルーホールビアの配置例を示す。この例では、基板の全面に縦横に整列した配置に電源ライン、接地ライン、信号ラインに接続されるスルーホールビア１３Ａ、１３Ｂ、１３Ｅが配置されている。本発明に係る半導体装置用基板においては、このようにスルーホールビア１３Ａ、１３Ｂ、１３Ｅが縦横に整列して全面に配置されている場合にくらべて、はるかにスルーホールビアの配置数を減らすことができ、結果として半導体装置用基板１０の製造を容易にし、製造コストを引き下げることができる。
【００２９】
半導体装置は上記構成に係る半導体装置用基板３０の一方の面に半導体素子を搭載し、他方の面にチップコンデンサ２３等の回路部品を搭載することによって形成することができる。回路部品としてはコンデンサの他に抵抗、インダクタンス等を搭載することが可能であり、これによって、より複合化された半導体装置を構成することが可能となり、あわせて多ピンの半導体素子の搭載が可能になることから、より複合化され、かつ高周波特性等の電気的特性の優れた半導体装置として提供することが可能になる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る半導体装置用基板の一実施形態の断面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明と従来例におけるスルーホールビアの形成例を示す説明図である。
【図４】本発明と従来例におけるスルーホールビアの形成例を示す説明図である。
【図５】従来の半導体装置用基板の構成を示す断面図である。
【図６】図５のＢ−Ｂ線断面図である。
【符号の説明】
【００３１】
１０  半導体装置用基板
１２  コア基板
１３、１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ  スルーホールビア
１４、１５  ビルドアップ層
１６  絶縁層
１７  配線パターン
１８  ビア
２０  バンプ
２２  リードピン
２３  チップコンデンサ
３０  半導体装置用基板
１３１  フランジ部
１３２  短絡防止溝
【図１】
2006186063.tif 000003
【図２】
2006186063.tif 000004
【図３】
2006186063.tif 000005
【図４】
2006186063.tif 000006
【図５】
2006186063.tif 000007
【図６】
2006186063.tif 000008