(57)【要約】【課題】  本発明はシリコン製の半導体基板表面に一定の仰角でイオン注入を行っても、面チャネリングが生じることのない光電変換装置の製造方法を提供することを目的とする。【解決手段】  シリコン基板と、該シリコン基板の一主面に光電変換素子を有する光電変換装置の製造方法であって、前記一主面は、（１００）面を基準として、該（１００）面に垂直な少なくとも二つの面のそれぞれとの成す角度が、３．５°≦θ≦４．５°となるようなオフアングルを有しており、前記光電変換素子を構成する半導体領域を形成するためのイオン注入方向は、前記一主面に垂直な方向に対して０°＜φ≦４５°の角度を成しており且つ、該注入方向の前記一主面へ投影した方向は、前記二つの面方向に対して、０°＜α＜９０°の角度を成していることを特徴とする光電変換装置の製造方法により上記目的を達成する。【選択図】  図２
2006186204.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、該シリコン基板の一主面に光電変換素子とを有する光電変換装置の製造方法であって、
前記一主面は、（１００）面を基準として、該（１００）面に垂直な少なくとも二つの面のそれぞれとの成す角度が、３．５°≦θ≦４．５°となるようなオフアングルを有しており、前記光電変換素子を構成する半導体領域を形成するためのイオン注入方向は、前記一主面に垂直な方向に対して０°＜φ≦４５°の角度を成し且つ、該注入方向の前記一主面へ投影した方向は、前記二つの面方向と０°＜α＜９０°の角度を成すことを特徴とする光電変換装置の製造方法。
【請求項２】
前記一主面のオフアングル方向が、結晶面方位（１００）面に垂直な＜１００＞軸から（００１）面または
【数１】
2006186204.tif 000021
面方向であることを特徴とする請求項１に記載の光電変換装置の製造方法。
【請求項３】
更に、前記シリコン基板にエピタキシャル層を形成する工程を有することを特徴とする請求項１または２に記載の光電変換装置の製造方法。
【請求項４】
更に、前記光電変換素子からの電荷を電圧に変換するためのフローティングディフュージョンを形成する工程と、該フローティングディフュージョンへ電荷を転送するＭＯＳトランジスタを形成する工程を有しており、前記フローティングディフュージョンを、前記転送ＭＯＳトランジスタのゲート電極を基準として、前記光電変換素子と対向する位置に配置されることを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置の製造方法。
【請求項５】
前記光電変換素子を構成する半導体領域が、前記転送ＭＯＳトランジスタのゲート電極下の一部に配されており、該光電変換素子からみた前記ゲート電極下に配される領域の方向が、前記二つの面方向と４０°≦α≦５０°の角度を成すことを特徴とする請求項４に記載の光電変換装置の製造方法。
【請求項６】
シリコン基板と、該シリコン基板の一主面に配された光電変換素子と、該光電変換素子からの信号を転送する転送ＭＯＳトランジスタを有する光電変換装置の製造方法であって、
前記一主面は、（１００）面を基準として、（００１）面及び
【数２】
2006186204.tif 000022
面方向のそれぞれとの成す角度が３．５°≦θ≦４．５°となるようなオフアングルを有しており、前記光電変換素子を構成する半導体領域を形成するためのイオン注入方向が、前記転送ＭＯＳトランジスタのゲート電極の下に少なくとも前記半導体領域の一部が存在するように、前記一主面に垂直な方向に対して０°＜φ≦４５°の角度を成す方向であり且つ、該注入方向の前記一主面に投影した方向が、前記二つの面方向に対して、０°＜α＜９０°の角度を成す方向に設定されることを特徴とする光電変換装置の製造方法。
【請求項７】
シリコン基板と、該シリコン基板の一主面に光電変換素子を有する光電変換装置であって、
前記一主面は、（１００）面を基準として、該（１００）面に垂直な少なくとも二つの面のそれぞれとの成す角度が、３．５°≦θ≦４．５°となるようなオフアングルを有しており、前記光電変換素子を構成する半導体領域が、前記転送ＭＯＳトランジスタのゲート電極下の一部に配されており、該光電変換素子を基準にした前記ゲート電極下に配される領域の方向が、前記オフアングル方向に対して、０°＜α＜９０°の角度を成していることを特徴とする光電変換装置。
【請求項８】
前記一主面のオフアングル方向が、結晶面方位（１００）面に垂直な＜１００＞軸から（００１）面または
【数３】
2006186204.tif 000023
面方向であることを特徴とする請求項７に記載の光電変換装置。
【請求項９】
請求項７または８に記載の光電変換装置と、該光電変換装置へ光を結像する光学系と、該光電変換装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置、より具体的にはＭＯＳ型光電変換装置及びその製造方法に関するものである。
【背景技術】
【０００２】
光電変換装置は、近年ディジタルスチルカメラ、ビデオカムコーダを中心とする２次元画像入力装置の光電変換装置として、あるいはファクシミリ、スキャナを中心とする１次元画像読み取り装置として利用され、急速に需要が高まっている。
【０００３】
この光電変換装置としてＣＣＤやＭＯＳ型光電変換装置が用いられている。ＭＯＳ型光電変換装置の代表としては、周辺回路も含めてＣＭＯＳプロセスで形成するＣＭＯＳ光電変換装置（以下、「ＣＭＯＳセンサ」という）が実用化されている。
【０００４】
図８は、従来のＣＭＯＳセンサの画素の回路構成図である。１は光を信号電荷に変換する光電変換素子としてのフォトダイオード（以下、「ＰＤ」という）であり、２はＰＤで発生した信号電荷を転送する転送ＭＯＳトランジスタ、３は信号電荷を電圧に変換するための浮遊拡散領域（以下、「ＦＤ」という）、４はＦＤ３及びＰＤ１をリセットするためのリセットＭＯＳトランジスタ、５はアレイ中の任意の１行を選択するための選択ＭＯＳトランジスタ、６は信号電荷を増幅するためのソースフォロワＭＯＳトランジスタであり、これらで画素が形成され、７は１つの列で共通化され画素信号を読み出す読み出し線、８は定電流源である。図示していないが、この画素からの信号を処理するための回路、および画素内のトランジスタを駆動するための駆動回路（シフトレジスタ）の一方、もしくは両方が、同一基板内に周辺回路として形成されている。各画素（定電流源８を除く）は、アレイ状に配置され光電変換装置を構成する。
【０００５】
図９は、従来のＣＭＯＳセンサを搭載した光電変換装置の画素の模式的断面図であって、特に図８におけるＰＤ１と転送ＭＯＳトランジスタ２の部分を表わした図である。１１はＮ型シリコン基板、１２はＰ型ウエル（井戸）、１３ａはシリコン酸化膜からなるＭＯＳトランジスタのゲート絶縁膜、１３ｂは受光部上のシリコン酸化膜、１４は転送ＭＯＳトランジスタ２のゲート電極、１５はＰＤ１を形成するためのＮ型電荷蓄積領域、１６はＰＤ１を埋め込み構造とするための表面Ｐ型領域、１７は素子分離のための選択酸化膜、１８はＦＤ３を形成し、転送ＭＯＳトランジスタ２のドレイン領域ともなっているＮ型不純物領域、１９はゲート電極１４と第１の配線層２１を絶縁するシリコン酸化膜、２０はコンタクトプラグ、２２は第１の配線層２１と第２の配線層２３を絶縁する層間絶縁膜、２４は第２の配線層２３と第３の配線層２５を絶縁する層間絶縁膜、２６はパッシベーション膜である。カラー用光電変換装置では、パッシベーション膜２６の上層に更に不図示のカラーフィルタ層、さらに感度向上のためのマイクロレンズを形成する。１２のＰ型不純物領域と１５のＮ型不純物領域によりＰＤ３が形成されている。
【０００６】
表面から入射した光は第３の配線層２５によって規定される開口部を通して、ＰＤに入る。光はＰＤのＮ型電荷蓄積領域１５或いはＰ型ウエル１２内で吸収され、電子・ホール対を生成する。このうち電子はＮ型電荷蓄積領域１５に蓄積される。蓄積された後、転送ゲート１４をオンすることにより、よりポテンシャルの低いＦＤ３へ読み出しがおこなわれる。この読み出し動作後に、Ｎ型電荷蓄積領域１５を転送ＭＯＳを介してリセット動作することにより一定の電圧に完全空乏化され、ＦＤ３は転送ゲート１４がオフした後に同様のリセット動作により一定の電圧に保持されている。
【０００７】
ＣＭＯＳセンサにおいて、ＰＤ中で発生したキヤリアを、読み出し動作時に転送ゲート１４を介して効率的にＦＤ３へ転送するには、Ｎ型電荷蓄積領域１５を所望の電圧で空乏化、特に好ましくは完全空乏化することが非常に重要である。この空乏化電圧は、光電変換装置の種類、使用目的などによって決定され、ＰＤが取り扱い可能な電荷量、ノイズ特性、駆動電圧等によって、種々の空乏化電圧が設定され、光電変換装置の特性を左右する重要なパラメータとなる。
【０００８】
同時に、Ｎ型電荷蓄積領域１５は転送ゲート１４左端下部に表面Ｐ型領域１６と、Ｐ型ウエル１２にはさまれるような形で分布しており、この領域１５ａの濃度プロファイルが、空乏化されたＮ型電荷蓄積領域１５からの電荷の通り道（転送路１５ａ）となるために、転送特性を左右するもう一つの重要なパラメータとなっている。
【０００９】
以上示した表面Ｐ型領域やＮ型電荷蓄積領域領域１５などの半導体領域は、所望の領域にフォトリソグラフィーによるパターニングを実施した後、イオンインプランテーション技術によって形成されるが、前述した様に所望の空乏化電圧を精度良く得るために、エネルギーおよびドーズ量の精度が重要であることはいうまでもない。
【００１０】
また、前述した転送路１５ａは、転送ゲート１４の左端部下に潜り込み（ゲート電極下の少なくとも一部に配されるように）且つ所望の濃度で形成される必要がある。そのため、ウエハミラー面の法線に対して一定の角度傾けて注入を行っている。このとき、ビームの注入角度のみならず、平行度などもウエハ面内で均一に注入される必要があり、所望の転送特性のばらつきを最小にするために重要な制御技術となっている。
【００１１】
また、イオンインプランテーションのプロファイルを制御するもう一つのパラメータとして、半導体基板に対するイオン注入を基板に垂直な方向からでなく、傾けた方向から行ないチャネリングによる不純物プロファイルの深さ方向のばらつきを低減する方法が知られている。
【００１２】
例えば、結晶面方位（１００）面を一主面とする半導体基板を用いてイオン注入を行う場合には、チャネリングを避けるためには、イオン注入方向を基板垂直方向から７°程度傾ければ良いことは良く知られている。
【００１３】
そこで、イオン注入自体は垂直方向から行い、且つ上記チャネリングを避けるために、半導体基板の主面を結晶面方位（１００）面に対し３°乃至７°だけ傾斜（オフアングル）させた半導体基板を使用する方法や（特許文献１）、結晶面方位（１００）面に垂直な＜１００＞軸を（０１１）面および
【００１４】
【数１】
2006186204.tif 000003
【００１５】
面方向へ３．５°乃至１０°傾斜させた面を一主面とする半導体基板を使用する方法（特許文献２）などが提案されている。
【００１６】
また、チャネリングは基板表面に酸化膜のような非晶質膜が形成されていても抑制される。金属などの汚染を避けるために、イオン注入時には表面に１０〜３０ｎｍ程度の酸化膜が形成されていることが多い。基板表面に酸化膜が形成された状態で１０〜２００ｋｅＶ程度の比較的低いエネルギーでイオン注入が行われる従来のプロセスでは、上述した公報記載の従来技術が有効性を発揮することと思われる。
【００１７】
また、＜０１１＞方向に４°傾けた半導体基板を用い、半導体基板に垂直方向からイオン注入を行う場合にも、上述した公報記載の従来技術と同様の効果があり、イオン注入時の基板表面にシリコン酸化膜などの非晶質層があることやイオン注入後に高温、かつ、長時間の熱処理があることによって比較的均一な不純物導入層の形成が可能になる。
【特許文献１】特開平４−３４３４７９号公報
【特許文献２】特開平７−１７２９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上述べたように、ＣＭＯＳ型光電変換装置のＰＤ構造は既存のＣＭＯＳプロセスを使用できる利点があるものの、撮像性能向上のためにはいくつかの問題点を含んでいる。
【００１９】
第一の問題点は、ＰＤを構成する半導体領域形成において、半導体基板に対して所望の転送特性を満足するように注入角度を決めてイオンインプランテーションを行う必要があることである。単にフォトレジストなどの射影を気にして注入角度を垂直にしてイオンインプランテーションを行う場合には、特許文献１や特許文献２にて示されるように、半導体基板の主面方位を傾けることでチャネリングをある程度抑制することが可能である。しかし、Ｎ型電荷蓄積領域１５を形成する場合のように、ゲート下に存在する半導体領域の高精度での位置決め、及び濃度設定が要求される場合には、特許文献１，２のような製造方法を用いたとしてもチャネリングの影響により高精度な位置決め、濃度設定は困難となる。それは、主面に対して垂直な方向からイオンインプランテーションを行う場合に、チャネリングがおきないようにオフアングル方向を決定しているためで、転送ＭＯＳトランジスタのゲート電極下の一部に半導体領域を形成するために傾いた方向からもイオン注入する工程が含まれる場合が想定されていないためである。ＰＤのＮ型電荷蓄積領域および表面Ｐ型領域形成時の注入角度は、０〜４５°までの広範囲な組み合わせで実施されるため、注入角度によっては、特許文献２のように、結晶主面方位（１００）面から（０１１）面もしくは
【００２０】
【数２】
2006186204.tif 000004
【００２１】
面方向へ傾いた主面を有する半導体基板でもチャネリングを防止することはできない。
【００２２】
第二の問題点は、ＣＭＯＳセンサの高集積化、微細化とともに、駆動電圧が低電圧化し、
イオンインプランテーション時のマスク酸化膜の薄膜化やＰＤ形成後の熱処理による不純物プロファイルの活性化が、熱処理温度の低温化によってチャネリングを打ち消すほどの効果を発揮できなくなっていることである。
【００２３】
このようなプロセスの微細化、低温化は、今後のＣＭＯＳセンサにとっては必須のプロセスインテグレーションであり、既存のチャネリング防止対策では、固体撮像素子の高集積化、大口径基板使用に対して重大な障害となる。
【００２４】
第三の問題点は、通常のＣＭＯＳセンサの画素配列は、画素ピッチが均等になるように配列されており、また、その向きも同一の方向で配列されているが、特に、大判のＣＭＯＳセンサにおいては、露光装置の描画エリアの制約上、製品のレイアウトは長方形になる場合がある。このような場合、ＰＤおよび転送ゲートの向きは、ノッチあるいはオリフラに対して９０、１８０、２７０°いずれかの方向でレイアウトされる場合が多く、ＰＤ形成時に処理されるイオンインプランテーションに対するチャネリングの最適解と一致しない場合が多々発生する。
【００２５】
本発明の目的は、半導体基板の光電変換素子を形成するための主面のオフアングル方向と、光電変換素子を構成する半導体領域の形成方向を規定することにより、撮像性能向上に寄与するＰＤ構造を実現できる、光電変換装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２６】
上記目的を達成する手段として、本発明は、素子を形成する一主面のオフアングル方向と光電変換素子を構成する半導体領域の形成方向を規定するものである。
【００２７】
本発明は、シリコン基板と、該シリコン基板の一主面に光電変換素子とを有する光電変換装置の製造方法であって、前記一主面は、（１００）面を基準として、該（１００）面に垂直な少なくとも二つの面のそれぞれとの成す角度が、３．５°≦θ≦４．５°となるようなオフアングルを有しており、前記光電変換素子を構成する半導体領域を形成するためのイオン注入方向は、前記一主面に垂直な方向に対して０°＜φ≦４５°の角度を成しており且つ、該注入方向の前記一主面へ投影した方向は、前記二つの面方向に対して、０°＜α＜９０°の角度を成していることを特徴とするものである。
【発明の効果】
【００２８】
本発明によれば、イオンインプランテーション時のチャネリングの影響によるフォトダイオードの空乏化電圧のばらつきが低減され、フォトダイオード特性を向上することが可能となる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施形態について図面を参照して説明する。
【００３０】
（実施形態１）
図１（ａ）は、本実施形態におけるＣＭＯＳセンサのＰＤ領域形成方法を説明するための図であり、特に半導体基板の素子を形成するための一主面のオフアングル方向と、ＰＤ、転送ゲート及びＦＤの配置関係を示す図である。また、図１（ｂ）はＰＤ、転送ゲート及びＦＤの平面図及び該平面図のＡ−Ａ‘の断面を示したものである。ここで、各ＰＤ領域はあらかじめ所望の不純物濃度プロファイルで形成されたＰ型のウエル領域内に形成され、ＬＯＣＯＳ分離など素子分離領域１７によって素子ごとに電気的に分離され、ポリシリコンまたはシリサイド材料をパターニングして転送ゲート２が形成されている。
【００３１】
本実施形態では、ウエハノッチ位置は
【００３２】
【数３】
2006186204.tif 000005
【００３３】
面方向を示しており、素子が形成される一主面が、（１００）面を基準として、該（１００）面に垂直な
【００３４】
【数４】
2006186204.tif 000006
【００３５】
方向に４°オフアングルされた半導体基板を用いる。そして、ＰＤを基準としたＦＤの配置方向はノッチが形成された
【００３６】
【数５】
2006186204.tif 000007
【００３７】
方向であり、Ｎ型電荷蓄積領域１５は
【００３８】
【数６】
2006186204.tif 000008
【００３９】
方向から転送ゲート下へ潜り込むように所望の角度、具体的にはオフアングルされた主面に垂直な方向に対して０＜φ≦４５°の角度で注入される。光電変換素子を構成する半導体領域が、転送ＭＯＳトランジスタのゲート電極下の一部に配されており、光電変換素子を基準としたゲート電極下に配される領域の方向が、前記オフアングル方向に対して、０°＜α＜９０°の角度を成した構成となっている。
【００４０】
本実施形態においては、Ｎ型電荷蓄積領域１５が注入される方向、正確には、注入される方向の主面に投影された方向とオフアングル方向とが４５度の関係であるため、Ｎ型電荷蓄積領域１５の注入角度によらず、チャネリング特性が低減される。図２にオフアングル方向と、イオン注入方向の、主面へ投影された方向との成す角度を説明するための概略図を示す。実際には主面は（１００）面を基準にオフアングルを有する基板となっているが、説明のため（１００）面を主面として図示している。矢印方向がイオン注入方向を主面に投影した方向を示しており、オフアングル方向である
【００４１】
【数７】
2006186204.tif 000009
【００４２】
面方向と角度α＝４５°を成している。
【００４３】
図３は、図２のＡ−Ａ´線での断面を示す図である。主面に垂直な方向とイオン注入方向の成す角度はφで示され、φは素子の特性に応じて０°＜φ≦４５°で設定される。またθがオフアングル角度であり、θとして４°が好ましいが、３．５°≦θ≦４．５°の範囲で設定すればよい。
【００４４】
ここで、オフアングル方向とイオン注入方向の主面に投影された方向の成す角度αに関しては、αが例えば０°、９０°であると、オフアングルされた主面とイオン注入方向が平行になる場合が存在し、その平行になった場合には、チャネリングを妨げるシリコン原子が存在しないために、イオンが基板の深さ方向にばらつきをもって存在してしまうため０°と９０°を除いた０°＜α＜９０°に設定されるのである。この場合に４５°の方向が、最もシリコン原子が密に存在する方向であるため好ましく、４０°≦α≦５０°の範囲にあればよい。
【００４５】
本実施形態においては、オフアングル方向として
【００４６】
【数８】
2006186204.tif 000010
【００４７】
面方向に４°オフアングルされた主面を有する半導体基板を用いたが、基本となる主面が（１００）である場合には（００１）面方向へ４°オフアングルされた主面を有する半導体基板を用いても、
【００４８】
【数９】
2006186204.tif 000011
【００４９】
方向もしくは
【００５０】
【数１０】
2006186204.tif 000012
【００５１】
面方向からイオン注入を行えば同様の効果を得ることができる。また、この組み合わせに限られるものではなく、素子を形成するための主面が、（１００）面を基準として、（１００）面に垂直な少なくとも二つの面のそれぞれとの成す角度が、３．５°≦θ≦４．５°となるようなオフアングルを有し、光電変換素子を構成する半導体領域を形成するためのイオン注入方向が、素子が形成される一主面に垂直な方向に対して０°＜φ≦４５°の角度を成し、該注入方向の、主面へ投影した方向が、二つの面方向に対して、０°＜α＜９０°の角度を成していればよい。その中で特にα＝４５°が好ましいものである。
【００５２】
また実質的に、上述のようにイオン注入方向を規定することにより、光電変換素子を構成するためのＰＤ、及び転送ゲートの向きとオフアングル方向が４５°の角度となり、Ｎ型電荷蓄積領域の注入角度によらず、チャネリング特性を抑えることが可能となる。
【００５３】
（実施形態２）
図４は、本実施形態におけるＣＭＯＳセンサのＰＤ領域形成方法、特に半導体基板の主面方位とＰＤ、転送ゲート及びＦＤを示す図である。
【００５４】
各ＰＤ領域の形成条件は、実施形態１と同様であり、本実施形態では、ウエハノッチ位置は
【００５５】
【数１１】
2006186204.tif 000013
【００５６】
であり、主面が
【００５７】
【数１２】
2006186204.tif 000014
【００５８】
面方向に４°オフアングルされた基板に対し、ＦＤが光電変換素子に対して、（０１１）方向に配置され、Ｎ型電荷蓄積領域１５は
【００５９】
【数１３】
2006186204.tif 000015
【００６０】
方向から所望の角度、具体的にはオフアングルを有する主面に垂直な方向に対して０〜４５°の角度で転送ゲート下へ潜り込むよう（少なくとも転送ゲート下の一部に配されるよう）に注入する。
【００６１】
実施形態１と同様、イオン注入方向の主面へ投影した方向が、オフアングル方向と４５°の角度をなすため、チャネリングによる光電変換装置への特性の低下を抑えることが可能となる。また実質的に、上述のようにイオン注入方向を規定することにより、光電変換素子を構成するためのＰＤ及び転送ゲートの向きとオフアングル方向が４５°の角度をなすため、Ｎ型電荷蓄積領域の注入角度によらず、チャネリング特性を抑えることが可能となる。
【００６２】
（実施形態３）
本実施形態においては、実施形態１、２で説明した構成の両者を有する構成となっている。本実施形態におけるＣＭＯＳセンサのＰＤ領域形成方法、特に半導体基板の主面方位とＰＤ、転送ゲート及びＦＤを示す図である。
【００６３】
本実施形態では、ＰＤが二つのグループに分かれて配されており、それぞれ９０°直交した配置となっており、Ｎ型電荷蓄積領域のフォトリソグラフィー及びイオンインプランテーションは、各ＰＤに対して２回ずつ行われる。
【００６４】
ウエハノッチ位置及びオフアングル方向は実施形態１と同様であるが、いずれのＮ型電荷蓄積領域注入時においても、オフアングル方向となす角度が４５°のため、チャネリング特性がどちらのＰＤに対しても低減することが可能となる。
【００６５】
下表１は、実施形態１〜３について、８００万画素相当のエリアセンサの出力値から、ばらつき値を計測した値である。比較例１（図４）及び２（図５）で作成したサンプルの測定値を列挙する。図４の構成においては、
【００６６】
【数１４】
2006186204.tif 000016
【００６７】
面方向からイオンインプランテーションを行い、オフアングル方向は
【００６８】
【数１５】
2006186204.tif 000017
【００６９】
面方向である。また図５の構成においては、
【００７０】
【数１６】
2006186204.tif 000018
【００７１】
面方向からイオンインプランテーションを行い、オフアングル方向は
【００７２】
【数１７】
2006186204.tif 000019
【００７３】
面方向である。表１に示すように、本発明を用いることにより比較例と比べて、およそ１／２のばらつきを実現できることがわかった。
【００７４】
【表１】
2006186204.tif 000020
【００７５】
なお、以上示した実施形態については、オフアングルの傾き方向が同一の面方位方向であれば、オフアングル角度が主面方位に対して対称な−４°の場合も同様の効果を発揮できることはいうまでもない。また、オフアングル角度は、ウエハ製造誤差を±０．５°程度含むものであるが、本発明によれば、オフアングル方向と注入角度の関係が常に４５°であるために、上記製造誤差を問題とするものでは無い。さらに、本実施形態の手法は、埋め込み型ＰＤを用いるプロセスに対しても、エピタキシャル成長した面方位が基板のオフアングル方向を維持することから同様の効果があることも確認されている。
【００７６】
さらに、以上示した実施形態は、光電変換装置としてＣＭＯＳ型センサを用いて説明したが、ＣＣＤ型センサに適用した場合は、ＦＤがＶＣＣＤに置き換わるのみであり、同様の効果が得られることは言うまでもない。
【００７７】
（実施形態４）
図１０は、本発明による光電変換装置をカメラに応用する場合の回路ブロックの例を示したものである。撮影レンズ１００２の手前にはシャッター１００１があり、露出を制御する。絞り１００３により必要に応じ光量を制御し、光電変換装置１００４に結像させる。光電変換装置１００４から出力された信号は信号処理回路１００５で処理され、Ａ／Ｄ変換器１００６によりアナログ信号からディジタル信号に変換される。出力されるディジタル信号はさらに信号処理部１００７で演算処理される。処理されたディジタル信号はメモリ１０１０に蓄えられたり、外部Ｉ／Ｆ１０１３を通して外部の機器に送られる。光電変換装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７はタイミング発生部１００８により制御される他、システム全体は全体制御部・演算部１００９で制御される。記録媒体１０１２に画像を記録するために、出力ディジタル信号は全体制御部・演算部で制御される記録媒体制御Ｉ／Ｆ部１０１１を通して、記録される。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は実施形態１におけるＣＭＯＳセンサの半導体基板とＰＤ形成方法を示す図である。（ｂ）は実施形態１におけるＣＭＯＳセンサのＰＤ近傍の平面図を示す図である。
【図２】基準面とそれに垂直である各結晶方位面、及びイオン注入方向の成す角度を説明するための図である。
【図３】図２のＡ−Ａ’断面の概略図である。
【図４】実施形態２におけるＣＭＯＳセンサの半導体基板とＰＤ形成方法を示す図である。
【図５】実施形態３におけるＣＭＯＳセンサの半導体基板とＰＤ形成方法を示す図である。
【図６】従来技術におけるＣＭＯＳセンサの半導体基板とＰＤ形成方法の一例を説明するための図である。
【図７】従来技術におけるＣＭＯＳセンサの半導体基板とＰＤ形成方法の他の例を説明するための図である。
【図８】ＣＭＯＳセンサの１画素の回路構成を説明するための図である。
【図９】ＣＭＯＳセンサの１画素の断面を説明するための模式的断面図である。
【図１０】本発明の光電変換装置を撮像システムに応用したシステム図である。
【符号の説明】
【００７９】
１  フォトダイオード
２、１４  転送ゲート
３  フローティングディフュージョン
４  リセットＭＯＳトランジスタ
５  選択ＭＯＳトランジスタ
６  ソースフォロアＭＯＳトランジスタ
７  読み出し線
８  低電流源
１１  Ｎ型シリコン基板
１２  Ｐ型ウエル
１３ｂ  ゲート酸化膜
１５  Ｎ型電荷蓄積領域
１６  表面Ｐ型層
１７  選択酸化膜
１８  Ｎ型高濃度領域
１９  シリコン酸化膜
２０  コンタクトプラグ
２１  第１の配線層
２２  第１の層間絶縁膜
２３  第２の配線層
２４  第２の層間絶縁膜
２５  第３の配線層
２６  パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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