(57)【要約】【課題】  本発明は、タイミングジェネレータ及び表示装置に関し、例えば低温ポリシリコンにより駆動回路を形成した液晶表示装置に適用して、確実にハザードを防止して、基板上に占める面積を従来に比して小さくする。【解決手段】  本発明は、同期信号に同期したリセットパルスＲＳＴによりリセットされる所定段数の分周回路２５Ａ〜２５Ｎにより基準クロック４ＭＣＫを順次分周し、これら分周回路２５Ａ〜２５Ｎによる分周信号１６ＭＣＫ〜２N+2ＭＣＫの論理演算信号Ｄ１〜Ｄ２N-2を初段又は次段の分周回路２５Ａ又は２５Ｂによる分周信号の反転信号ｘ８ＭＣＫと最終段の分周回路２５Ｎによる分周信号２N+2ＭＣＫとによりゲートしてタイミング信号ＴＳを生成する。【選択図】        図１
2006171141.tif 000002
【特許請求の範囲】
【請求項１】
同期信号を基準にしてタイミング信号を生成するタイミングジェネレータにおいて、
前記同期信号に同期したリセットパルスと、動作基準の基準クロックとを生成するクロック生成回路と、
前記リセットパルスによりリセットされる分周回路を所定段数だけ直列接続して形成されて、初段の分周回路に前記基準クロックを入力し、最終段の分周回路から出力される分周信号の１周期が前記リセットパルスの１周期に比して長くなるように前記所定段数が設定されたカウンタ回路と、
前記カウンタ回路の初段及び最終段の分周回路を除く分周回路から出力される分周信号を論理演算回路により論理演算して論理演算信号を生成し、前記カウンタ回路の初段の分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、又は前記カウンタ回路の初段に続く分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、前記論理演算信号をゲートして出力するデコーダ回路と、
前記デコーダ回路の出力信号におけるエッジのタイミングを基準にして前記タイミング信号を生成する出力パルス生成回路と
を備えることを特徴とするタイミングジェネレータ。
【請求項２】
画素をマトリックス状に配置した表示部と、
画像データにより前記表示部を駆動する駆動回路と、
前記駆動回路のタイミング信号を生成するタイミングジェネレータとを一体に絶縁基板上に形成した表示装置において、
前記タイミングジェネレータは、
前記画像データの同期信号と前記画像データに同期したマスタークロックとから、前記同期信号に同期したリセットパルスと動作基準の基準クロックとを生成するクロック生成回路と、
前記リセットパルスによりリセットされる分周回路を所定段数だけ直列接続して形成されて、初段の分周回路に前記基準クロックを入力し、最終段の分周回路から出力される分周信号の１周期が前記リセットパルスの１周期に比して長くなるように前記所定段数が設定されたカウンタ回路と、
前記カウンタ回路の初段及び最終段の分周回路を除く分周回路から出力される分周信号を論理演算回路により論理演算して論理演算信号を生成し、前記カウンタ回路の初段の分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、又は前記カウンタ回路の初段に続く分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、前記論理演算信号をゲートして出力するデコーダ回路と、
前記デコーダ回路の出力信号におけるエッジのタイミングを基準にして前記タイミング信号を生成する出力パルス生成回路と
を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングジェネレータ及び表示装置に関し、例えば低温ポリシリコンにより駆動回路を形成した液晶表示装置に適用することができる。本発明は、同期信号に同期したリセットパルスによりリセットされる所定段数の分周回路により基準クロックを順次分周し、これら分周回路による分周信号の論理演算信号を初段又は次段の分周回路による分周信号の反転信号と最終段の分周回路による分周信号とによりゲートしてタイミング信号を生成することにより、確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができるようにする。
【背景技術】
【０００２】
従来、液晶表示装置は、タイミングジェネレータにより各種のタイミング信号を生成し、このタイミング信号を基準にして動作するようになされており、このタイミングジェネレータに係る工夫が例えば特開２００２−１７５０３５号公報等に提案されている。
【０００３】
このような従来の液晶表示装置におけるタイミングジェネレータは、図９に示すように、カウンタ回路５により生成したパルス信号Ｓ１〜ＳＮを出力パルス生成回路６で処理して所望するタイミング信号ＴＳを生成するように構成されており、このカウンタ回路５を複数のシフトレジスタを直列に接続し作成することにより、パルス信号Ｓ１〜ＳＮにおけるハザードを確実に防止するようになされている。なおここでハザードは、出力に供するパルス信号において、立ち上がりの期間が一部で重複する現象である。
【０００４】
すなわちタイミングジェネレータ１において、クロック生成回路２は、Ｔフリップフロップ回路による分周回路３Ａ〜３Ｄにより、画像データに同期したマスタークロックＭＣＫを順次分周して動作クロックＣＫを生成する（図１０（Ａ）及び（Ｃ））。またクロック生成回路２は、スタートパルス生成回路４により水平同期信号等の同期信号ＳＹＮＣをトリガにしてマスタークロックＭＣＫを選択的に処理することにより、画像データの同期信号ＳＹＮＣに同期したスタートパルスＳＴ（図１０（Ｂ））を生成して出力する。
【０００５】
カウンタ回路５は、動作クロックＣＫにより動作する所定個数のシフトレジスタ（Ｓ／Ｒ）６Ａ〜６Ｎを直列接続して形成され、先頭のシフトレジスタ６ＡにスタートパルスＳＴが供給される。これによりカウンタ回路５は、動作クロックＣＫの１／２周期によるパルス信号を、動作クロックＣＫの１／２周期により順次転送する。カウンタ回路５は、これら所定個数のシフトレジスタ６Ａ〜６Ｎで転送されるパルス信号の順に、シフトレジスタ６Ａ、６Ｂ、……、６Ｎから出力されるパルス信号Ｓ１、Ｓ２、Ｓ３、……を選択的に続く出力パルス生成回路６に供給し、これによりハザードを確実に防止する。
【０００６】
出力パルス生成回路６は、このようにしてカウンタ回路５から出力されるパルス信号Ｓ１、Ｓ２、Ｓ３、……を処理して、各種のタイミング信号ＴＳを生成する。
【０００７】
ところで液晶表示装置は、近年、ガラス基板上に画素をマトリックス状に配置して表示部を形成し、このガラス基板上に、水平駆動回路、垂直駆動回路による駆動回路、タイミングジェネレータ等を一体に形成したものが提供されている。このような液晶表示装置では、ガラス基板の中央に表示部が形成され、この表示部の周囲に駆動回路等が配置され、近年、いわゆる狭額縁化により、これら駆動回路等を配置する部位を幅狭に形成することが求められている。
【０００８】
これによりタイミングジェネレータにおいても、確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることが望まれる。
【特許文献１】特開２００２−１７５０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は以上の点を考慮してなされたもので、確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができるタイミングジェネレータ及び表示装置を提案しようとするものである。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため請求項１の発明においては、同期信号を基準にしてタイミング信号を生成するタイミングジェネレータに適用して、前記同期信号に同期したリセットパルス信号と、動作基準の基準クロックとを生成するクロック生成回路と、前記リセットパルスによりリセットされる分周回路を所定段数だけ直列接続して形成されて、初段の分周回路に前記基準クロックを入力し、最終段の分周回路から出力される分周信号の１周期が前記リセットパルス信号の１周期に比して長くなるように前記所定段数が設定されたカウンタ回路と、前記カウンタ回路の初段及び最終段の分周回路を除く分周回路から出力される分周信号を論理演算回路により論理演算して論理演算信号を生成し、前記カウンタ回路の初段の分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、又は前記カウンタ回路の初段に続く分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、前記論理演算信号をゲートして出力するデコーダ回路と、前記デコーダ回路の出力信号におけるエッジのタイミングを基準にして前記タイミング信号を生成する出力パルス生成回路とを備えるようにする。
【００１１】
また請求項２の発明においては、画素をマトリックス状に配置した表示部と、画像データにより前記表示部を駆動する駆動回路と、前記駆動回路のタイミング信号を生成するタイミングジェネレータとを一体に絶縁基板上に形成した表示装置に適用して、前記タイミングジェネレータは、前記画像データの同期信号と前記画像データに同期したマスタークロックとから、前記同期信号に同期したリセットパルス信号と、動作基準の基準クロックとを生成するクロック生成回路と、前記リセットパルスによりリセットされる分周回路を所定段数だけ直列接続して形成されて、初段の分周回路に前記基準クロックを入力し、最終段の分周回路から出力される分周信号の１周期が前記リセットパルス信号の１周期に比して長くなるように前記所定段数が設定されたカウンタ回路と、前記カウンタ回路の初段及び最終段の分周回路を除く分周回路から出力される分周信号を論理演算回路により論理演算して論理演算信号を生成し、前記カウンタ回路の初段の分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、又は前記カウンタ回路の初段に続く分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、前記論理演算信号をゲートして出力するデコーダ回路と、前記デコーダ回路の出力信号におけるエッジのタイミングを基準にして前記タイミング信号を生成する出力パルス生成回路とを備えるようにする。
【００１２】
請求項１の構成により、同期信号を基準にしてタイミング信号を生成するタイミングジェネレータに適用して、前記同期信号に同期したリセットパルス信号と、動作基準の基準クロックとを生成するクロック生成回路と、前記リセットパルスによりリセットされる分周回路を所定段数だけ直列接続して形成されて、初段の分周回路に前記基準クロックを入力し、最終段の分周回路から出力される分周信号の１周期が前記リセットパルス信号の１周期に比して長くなるように前記所定段数が設定されたカウンタ回路とを設けるようにすれば、初段及び最終段の分周回路を除く分周回路から出力される分周信号を論理演算回路により論理演算することにより、初段に続く分周回路からの分周信号の所望の周期で信号レベルが立ち上がる論理演算信号を生成することができる。これにより前記カウンタ回路の初段及び最終段の分周回路を除く分周回路から出力される分周信号を論理演算回路により論理演算して論理演算信号を生成し、前記カウンタ回路の初段の分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、又は前記カウンタ回路の初段に続く分周回路による分周信号の反転信号及び最終段の分周回路による分周信号により、前記論理演算信号をゲートして出力するデコーダ回路を設けるようにすれば、この分周信号の反転信号により、十分な時間的なマージンを確保してハザードを防止し、また分周信号の１周期が前記リセットパルス信号の１周期に比して長くなるように所定段数が設定された最終段の分周回路により、同期信号の１周期が変動した場合でもパルス信号の誤出力を確実に防止して、初段に続く分周回路からの分周信号の所望の周期で信号レベルが立ち上がる論理演算信号を生成することができる。これにより前記デコーダ回路の出力信号におけるエッジのタイミングを基準にして前記タイミング信号を生成する出力パルス生成回路を備えるようにすれば、確実にハザードを防止して種々のタイミング信号を生成することができる。しかしこのように分周回路を直列接続してカウンタ回路を作成する場合には、シフトレジスタの直列回路により作成する場合に比して、段数を少なくすることができ、論理演算処理回路を設けるようにしても、全体として基板上に占める面積を小さくすることができる。これにより確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができる。
【００１３】
これにより請求項２の構成によれば、確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができるタイミングジェネレータにより表示装置を形成して、表示装置を狭額縁化することができる。
【発明の効果】
【００１４】
本発明によれば、確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００１６】
（１）実施例の構成
図２は、本発明の実施例に係る液晶表示装置を示すブロック図である。この液晶表示装置１０は、画像データＤａｔａ１による画像を表示部１１により表示する。ここで表示部１１は、絶縁基板であるガラス基板上に、液晶セルによる画素をマトリックス状に配置して形成される。また表示部１１は、水平方向に、赤色、緑色、青色のカラーフィルタが順次循環的に各画素に設けられ、これによりカラー画像を表示できるように形成される。この液晶表示装置１０は、水平駆動回路１２Ａ、１２Ｂ、垂直駆動回路１３等の表示部１１の駆動に供する駆動回路、この駆動回路のタイミング信号を生成するタイミングジェネレータ（ＴＧ）１４等が、低温ポリシリコンの半導体素子により表示部１１の周囲、このガラス基板上に形成される。
【００１７】
この液晶表示装置１０において、水平駆動回路１２Ａ及び１２Ｂは、赤色、緑色、青色の色データの繰り返しによる画像データＤａｔａ１からそれぞれ赤色、緑色、青色の色データを取得し、これら各色データにより表示部１１の対応する信号線を駆動する。
【００１８】
すなわち水平駆動回路１２Ａ及び１２Ｂにおいて、水平シフトレジスタ１８Ａ及び１８Ｂは、タイミングジェネレータ１４から出力されるタイミング信号ＴＳの１つであるサンプリングパルスを表示部１１の水平方向に順次転送し、サンプリング＆第１ラッチ１９Ａ及び１９Ｂは、この水平シフトレジスタ１８Ａ及び１８Ｂにより転送されるサンプリングパルスにより画像データＤａｔａ１を順次サンプリングして出力する。これにより水平駆動回路１２Ａ及び１２Ｂは、順次入力される画像データＤａｔａ１から赤色、緑色、青色の色データを取得し、この取得した色データを表示部１１の対応する信号線に振り分ける。
【００１９】
第２ラッチ２０Ａ及び２０Ｂは、それぞれサンプリング＆第１ラッチ１９Ａ及び１９Ｂの出力データのタイミングを一致させて出力し、ディジタルアナログ変換回路（ＤＡＣ）１５Ａ及び１５Ｂは、第２ラッチ２０Ａ及び２０Ｂの出力データをそれぞれディジタルアナログ変換処理して各信号線に出力する。
【００２０】
垂直駆動回路１３は、タイミングジェネレータ１４から出力されるタイミング信号により水平駆動回路１２Ａ及び１２Ｂによる信号線の駆動に対応するように表示部１１に駆動信号を出力し、これにより表示部１１に設けられた画素をライン単位で順次選択する。
【００２１】
しかしタイミングジェネレータ１４は、これら水平駆動回路１２Ａ及び１２Ｂ、垂直駆動回路１３の動作に必要な各種タイミング信号ＴＳを生成して出力する。
【００２２】
図１は、このタイミングジェネレータ１４を詳細に示すブロック図である。タイミングジェネレータ１４において、クロック生成回路２１は、画像データＤａｔａ１の同期信号ＳＹＮＣと画像データＤａｔａ１に同期した画像データＤａｔａ１のチャンネルクロックであるマスタークロックＭＣＫとから、同期信号ＳＹＮＣに同期したリセットパルスＲＳＴと、動作基準の基準クロック４ＭＣＫとを生成して出力する。
【００２３】
すなわちクロック生成回路２１は、Ｔフリップフロップ回路による分周回路２２Ａ、２２Ｂにより、マスタークロックＭＣＫを順次分周し、これによりマスタークロックＭＣＫを４分周した基準クロック４ＭＣＫを生成する。またクロック生成回路２１は、リセットパルス生成回路２３により、同期信号ＳＹＮＣをトリガにしてマスタークロックＭＣＫを選択的に処理することにより、図３に示すように、この同期信号ＳＹＮＣによる１周期毎にリセットパルスＲＳＴを出力する（図３（Ｆ））。なおこの図３においては、図９について上述したタイミングジェネレータ１の各出力信号（図３（Ａ）〜（Ｅ））との対比により、この実施例に係るタイミングジェネレータ１４による各部の信号を示す。この処理において、クロック生成回路２１は、後述する動作クロック１６ＭＣＫの１／４周期分、スタートパルスＳＴより速いタイミングでリセットパルスＲＳＴを出力するように、同期信号ＳＹＮＣによるタイミングからマスタークロックＭＣＫの所定クロック分だけ遅延したタイミングによりリセットパルスＲＳＴを出力する。
【００２４】
カウンタ回路２４は、Ｔフリップフロップ回路による分周回路２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、……、２５Ｎを所定数だけ直列接続して形成され、これら分周回路２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、……、２５Ｎによる直列回路にクロック生成回路２１から出力される基準クロック４ＭＣＫが供給される。ここでこれら分周回路２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、……、２５Ｎは、クロック生成回路２１から出力されるリセットパルスＲＳＴにより初期化し、入力信号の立ち上がりをトリガにして入力信号を分周する。
【００２５】
この処理においてこれら分周回路２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、……、２５Ｎは、非反転出力ｏｕｔを順次転送して基準クロック４ＭＣＫを分周し、カウンタ回路２４は、これら分周回路２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、……、２５Ｎのうち、初段の分周回路２５Ａから、反転出力ｘｏｕｔによる分周結果をハザード防止用のマスク信号ｘ８ＭＣＫ（図３（Ｍ））としてデコーダ２７に出力する。これに対してこの初段の分周回路２５Ａを除く他の分周回路２５Ｂ、２５Ｃ、２５Ｄ、……、２５Ｎは、非反転出力ｏｕｔにより分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫ、２N+2ＭＣＫ（図３（Ｇ）〜（Ｌ））をデコーダ２７に出力する。これによりカウンタ回路２４は、２段目の分周回路２５Ｂから最終段の直前の分周回路２５Ｎ−１までの直列回路により非同期バイナリカウンタ回路が形成されるようになされている。なお以下において、初段に続く分周回路２５Ｂの分周結果１６ＭＣＫを、適宜、動作クロックと呼び、符号ＣＫにより表す。
【００２６】
これによりカウンタ回路２４は、最終段からの非反転出力ｏｕｔによる分周結果２N+2ＭＣＫを除く、これら非反転出力ｏｕｔによる分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫの論理演算により、これら分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫ、のうちで最も周期の短い分周結果である動作クロック１６ＭＣＫ（ＣＫ）の所望の周期で信号レベルが立ち上がる論理演算信号を生成することができるように作成され、さらにこの動作クロック１６ＭＣＫ（ＣＫ）の半周期による期間のほぼ中央のタイミングが、図９について上述したタイミングジェネレータ１における動作クロックＣＫのエッジのタイミングとなるように作成されている。
【００２７】
またこれによりこの動作クロック１６ＭＣＫ（ＣＫ）の１／２の周期によるマスク信号ｘ８ＭＣＫを用いて、分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫ、２N+2ＭＣＫによる論理演算結果をゲートすることにより、ハザードを確実に防止して、図９について上述したタイミングジェネレータ１における各パルス信号Ｓ１、Ｓ２、Ｓ３、……の立ち上がりのタイミングで信号レベルが立ち上がるパルス信号を生成できるようになされている。
【００２８】
しかし図３（Ｎ）及び（Ｏ）は、このように分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫによる論理演算結果を、マスク信号ｘ８ＭＣＫ及び最終段からの非反転出力ｏｕｔによる分周結果２N+2ＭＣＫによりゲートして作成した論理演算信号の例である。このように最も周期の短い分周結果の反転出力であるマスク信号ｘ８ＭＣＫを用いて、分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫ、２N+2ＭＣＫによる論理演算結果をゲートすることにより、各分周結果１６ＭＣＫ、３２ＭＣＫ、……２N+2ＭＣＫの立ち上がりに対するマスク信号ｘ８ＭＣＫの立ち上がりにあっては、図３において符号Ｔにより示すように、十分な時間的なマージンを確保することができ、これにより分周結果で順次遅延時間が増大した場合でも、確実にハザードを防止することができるようになされている。
【００２９】
またこのようにして分周回路２５Ａ〜２５Ｎの直列回路により分周するようにして、カウンタ回路２４は、最終段の分周回路２５Ｎによる分周結果２N+2ＭＣＫの１周期が、同期信号ＳＹＮＣの１周期より長くなるように、これら分周回路２５Ａ〜２５Ｎの段数が設定される。なおこの実施例では、最終段の分周回路２５Ｎによる分周結果２N+2ＭＣＫの１／２周期が、概ね同期信号ＳＹＮＣの１周期とほぼ一致するように設定される。
【００３０】
これにより図４及び図５に示すように、カウンタ回路２４は、分周結果ｘ８ＭＣＫ、１６ＭＣＫ、３２ＭＣＫ、……２N+1ＭＣＫによる論理演算により各種のパルス信号を生成するようにして、最終段からの非反転出力ｏｕｔによる分周結果２N+2ＭＣＫによりゲートして論理演算結果を出力することにより、同期信号ＳＹＮＣの１周期が変動した場合でも、パルス信号の誤出力による誤動作を有効に回避できるようになされている。しかしてこの図５は、図４に示す例に比して、同期信号ＳＹＮＣの１周期が増大した場合である。
【００３１】
これらによりタイミングジェネレータ１４において、続くデコーダ２７は、図６に示すように、初段及び最終段の分周回路２５Ａ及び２５Ｎから出力される分周信号ｘ８ＭＣＫ及び２N+2ＭＣＫを除いて、各分周回路２５Ｂ〜２５Ｎ−１から出力される分周信号１６ＭＣＫ〜２N+1ＭＣＫをインバータ３１Ｂ〜３１Ｎ−１に入力し、これら分周信号１６ＭＣＫ〜２N+1ＭＣＫの反転信号を生成する。また出力に供する論理演算信号Ｄ１〜Ｄ２N-2毎に、アンド回路を用いて、分周信号１６ＭＣＫ〜２N+1ＭＣＫ、分周信号１６ＭＣＫ〜２N+1ＭＣＫの反転信号の論理演算処理を実行し、アンド回路３２Ａ〜３２Ｘにより、各論理演算処理結果を、マスク信号ｘ８ＭＣＫ、最終段の分周信号２N+2ＭＣＫによりゲートした後、それぞれバッファ回路３３Ａ〜３３Ｘを介して出力する。なおデコーダ２７において分周信号１６ＭＣＫ〜２N+1ＭＣＫ、分周信号１６ＭＣＫ〜２N+1ＭＣＫの反転信号の論理演算処理は、それぞれ３入力のアンド回路を複数個用いて実行される。
【００３２】
ここで図７は、順次、動作パルス１６ＭＣＫ（ＣＫ）の１／２周期づつ遅延して、動作パルス１６ＭＣＫ（ＣＫ）の１／４周期の期間だけ立ち上がる論理演算信号Ｄ１、Ｄ２、……、Ｄ２N-2の生成に供する論理演算処理の設定を、マスク信号ｘ８ＭＣＫ、分周信号２N+2ＭＣＫによるゲート処理と共に示す図表である。
【００３３】
出力パルス生成回路４０は、これによりこのデコーダ２７から出力される論理演算信号Ｄ１、Ｄ２、……、Ｄ２N-2を選択的に処理して、種々のタイミング信号ＴＳを生成して出力する。この処理において出力パルス生成回路４０は、ＳＲ−フリップフロップにより、論理演算信号Ｄ１、Ｄ２、……、Ｄ２N-2の立ち上がりエッジのタイミングを基準にしてタイミング信号ＴＳを生成する。これらによりこのタイミングジェネレータ１４では、所望するタイミングによるタイミング信号ＴＳを種々に生成するようになされている。
【００３４】
（２）実施例の動作
以上の構成において、この液晶表示装置１０では（図２）、タイミングジェネレータ１４により生成される各種タイミング信号ＴＳにより水平駆動回路１２Ａ及び１２Ｂ、垂直駆動回路１３が動作して、水平駆動回路１２Ａ及び１２Ｂにより画像データＤａｔａ１に応じて表示部１１の各信号線が駆動され、またこの信号線の駆動に対応するように垂直駆動回路１３により表示部１１の各画素が選択され、これにより画像データＤａｔａ１によるカラー画像が表示部１１により表示される。
【００３５】
これらの処理において、タイミングジェネレータ１４では（図１及び図３）、クロック生成回路２１において、画像データＤａｔａ１の同期信号ＳＹＮＣと画像データＤａｔａ１に同期したマスタークロックＭＣＫとから、同期信号ＳＹＮＣに同期したリセットパルスＲＳＴと、動作基準の基準クロック４ＭＣＫとが生成され、続くカウンタ回路２４において、このリセットパルスＲＳＴによりリセットする分周回路２５Ａ〜２５Ｎの直列回路で、基準クロック４ＭＣＫが順次分周される。またこれら分周回路２５Ａ〜２５Ｎによる分周信号８ＭＣＫ〜２N+2ＭＣＫのうち、初段及び最終段の分周回路２５Ａ、２５Ｎを除く分周回路２５Ｂ〜２５Ｎ−１による分周信号１６ＭＣＫ〜２N+1ＭＣＫが、デコーダ２７により論理演算処理され（図３及び図６）、これにより初段に続く分周回路２５Ｂからの分周信号１６ＭＣＫの所望の周期で信号レベルが立ち上がる論理演算信号Ｄ１〜Ｄ２N-2が生成される。これにより図９について上述したパルス信号Ｓ１、Ｓ２、Ｓ３、……と同様に、分周信号１６ＭＣＫの各周期で立ち上がる論理演算信号Ｄ１〜Ｄ２N-2が生成され、続く出力パルス生成回路４０において、この論理演算信号Ｄ１〜Ｄ２N-2によりサンプリングパルス等のタイミング信号ＴＳが生成される。
【００３６】
これらの処理において、タイミングジェネレータ１４では、動作クロックである分周信号１６ＭＣＫの１／４周期分、スタートパルスＳＴより速いタイミングでリセットパルスＲＳＴが出力されて、タイミングジェネレータ１における動作クロックＣＫに比して１／２の周期による分周信号１６ＭＣＫにより論理演算信号Ｄ１〜Ｄ２N-2が生成され（図３）、出力パルス生成回路４０において、この論理演算信号Ｄ１〜Ｄ２N-2におけるエッジのタイミングを基準にして各種タイミング信号ＴＳを生成して、従来のシフトレジスタ６Ａ〜６Ｎによるカウンタ回路を用いるタイミングジェネレータ１と同様のタイミングにより各種のタイミング信号ＴＳを生成することができる。
【００３７】
またこのように初段及び最終段の分周回路２５Ａ、２５Ｎを除く分周回路２５Ｂ〜２５Ｎ−１による分周信号１６ＭＣＫ〜２N+1ＭＣＫを論理演算処理して論理演算信号Ｄ１〜Ｄ２N-2を生成するようにして、デコーダ２７においては、初段の分周回路２５Ａの反転出力による分周信号ｘ８ＭＣＫによりゲートして各論理演算信号Ｄ１〜Ｄ２N-2を出力するように設定され、これによりこれら論理演算信号Ｄ１〜Ｄ２N-2におけるハザードを有効に回避することができる。
【００３８】
またこのようにゲートして各論理演算信号Ｄ１〜Ｄ２N-2を出力するようにして、初段の分周回路２５Ａの反転出力によりゲートすることにより、後段側の各分周回路２５Ｂ〜２５Ｎ−１で順次分周信号１６ＭＣＫ〜２N+2ＭＣＫの遅延時間が増大する場合であっても、十分な時間的なマージンを確保してハザードを防止することができる（図３）。これによりこの実施例のように、移動度の低い低温ポリシリコンによる半導体素子でタイミングジェネレータ１４をガラス基板上に一体に形成する場合でも、確実にハザードを防止して所望のタイミング信号ＴＳを生成することができる。
【００３９】
また最終段の分周回路２５Ｎによる分周信号２N+2ＭＣＫの１周期がリセットパルスＲＳＴの１周期に比して長くなるように、これら分周回路２５Ａ〜２５Ｎの段数が設定されて、最終段の分周回路２５Ｎによる分周信号２N+2ＭＣＫによってもゲートして各論理演算信号Ｄ１〜Ｄ２N-2が出力され、これにより同期信号ＳＹＮＣの１周期の期間が変動した場合でも、タイミング信号ＴＳの誤出力を防止することができる。
【００４０】
すなわちこの実施例に係るタイミングジェネレータ１４では、分周信号２N+2ＭＣＫの１／２周期がリセットパルスＲＳＴの１周期にほぼ等しくなるように設定されていることにより（図４）、例えば図５に示すように、リセットパルスＲＳＴの１周期が長くなった場合にあっても、リセットパルスＲＳＴの直後の論理演算信号Ｄ１の再度の立ち上がりを防止することができ、これにより液晶表示装置１０における誤動作を防止することができる。しかしこの場合、マスタークロックＭＣＫの１周期をＴＭとおくと、リセットパルスＲＳＴの１周期Ｌは、２N+1×ＴＭ＜Ｌ＜２N+2×ＴＭの関係に保持されている範囲で、同期信号ＳＹＮＣにおける１周期の変動を防止することができる。
【００４１】
しかしこのように分周回路２５Ａ〜２５Ｎを直列接続してカウンタ回路２４を作成する場合には、シフトレジスタの直列回路により作成する場合に比して、段数を少なくすることができ、論理演算処理回路を設けるようにしても、全体として基板上に占める面積を小さくすることができる。これにより確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができる。
【００４２】
すなわちこの実施例に係るタイミングジェネレータ１４では、Ｎ−２個の分周回路２５Ａ〜２５Ｎにより論理演算信号Ｄ２N-2を生成できるのに対し、図９について上述したタイミングジェネレータ１のカウンタ回路５においては、２N-2個のシフトレジスタが必要になる。またデコーダ２７における論理演算処理にあっては、基板上に占める面積の小さなアンド回路により作成することができる。これらによりこの実施例においては、従来に比して基板上に占める面積を小さくすることができ、液晶表示装置１０においては、その分、いわゆる狭額縁化することができる。
【００４３】
（３）実施例の効果
以上の構成によれば、同期信号に同期したリセットパルスによりリセットされる所定段数の分周回路により基準クロックを順次分周し、これら分周回路による分周信号の論理演算信号を初段の分周回路による分周信号の反転信号及び最終段の分周回路による分周信号によりゲートしてタイミング信号を生成することにより、確実にハザードを防止して、基板上に占める面積を従来に比して小さくすることができる。また消費電力も低減することができる。
【実施例２】
【００４４】
図８は、本発明の実施例２に係る液晶表示装置のタイミングジェネレータに適用されるカウンタ回路５４を周辺回路と共に示す接続図である。この実施例に係る液晶表示装置は、このカウンタ回路５４の構成が異なる点を除いて、実施例１について上述した液晶表示装置と同一に構成される。
【００４５】
ここでこのカウンタ回路５４は、２段目以降の分周回路において、オア回路により、入力信号と非反転出力信号との論理和信号を生成し、論理和信号を後段の分周回路に出力する。これによりこのカウンタ回路５４は、非同期バイナリカウンタに代えて、同期バイナリカウンタにより形成される。
【００４６】
この実施例のように同期バイナリカウンタを構成するようにカウンタ回路を作成しても、実施例１と同様の効果を得ることができる。
【実施例３】
【００４７】
なお上述の実施例においては、Ｔフリップフロップ回路により分周回路を作成する場合について述べたが、本発明はこれに限らず、この種の表示装置等に適用される各種の分周回路を広く適用することができる。
【００４８】
また上述の実施例においては、デコーダ回路において、初段の分周回路２５Ａの反転出力による分周信号によりゲートして論理演算信号を出力する場合について述べたが、本発明はこれに限らず、初段の分周回路２５Ａの非反転出力による分周信号によりゲートして論理演算信号を出力するようにしてもよい。
【００４９】
また上述の実施例においては、デコーダ回路において、分周回路２５Ｂの反転出力信号、分周回路２５Ｎの非反転出力による分周信号によりゲートして論理演算信号を出力する場合について述べたが、本発明はこれに限らず、分周回路２５Ｂ、２５Ｎの非反転出力による分周信号によりゲートして論理演算信号を出力するようにしてもよい。
【００５０】
また上述の実施例においては、低温ポリシリコンにより駆動回路を形成する場合について述べたが、本発明はこれに限らず、低温ポリシリコン以外により駆動回路を形成する場合にも広く適用することができる。
【００５１】
また上述の実施例においては、液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、液晶表示装置以外の例えば有機ＥＬ素子等の種々の表示装置、さらには種々の集積回路に広く適用することができる。
【産業上の利用可能性】
【００５２】
本発明は、例えば低温ポリシリコンにより駆動回路を形成した液晶表示装置に適用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１に係る液晶表示装置に適用されるタイミングジェネレータを示す接続図である。
【図２】本発明の実施例１に係る液晶表示装置を示すブロック図である。
【図３】図１のタイミングジェネレータにおけるカウンタ回路の動作の説明に供するタイムチャートである。
【図４】同期信号の周期の変動の説明に供するタイムチャートである。
【図５】図４との対比により周期が長くなった場合を示すタイムチャートである。
【図６】図１のタイミングジェネレータにおけるデコーダ回路を示す接続図である。
【図７】図６のデコーダ回路の説明に供する図表である。
【図８】本発明の実施例２に適用されるカウンタ回路を周辺構成と共に示す接続図である。
【図９】従来のタイミングジェネレータを示す接続図である。
【図１０】図９のタイミングジェネレータの動作の説明に供するタイムチャートである。
【符号の説明】
【００５４】
１、１４……タイミングジェネレータ、２、２１……クロック生成回路、３Ａ〜３Ｄ、２２Ａ、２２Ｂ、２５Ａ〜２５Ｎ……分周回路、５、２４……カウンタ回路、６、４０……出力パルス生成回路、１０……液晶表示装置、２７……デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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