(57)【要約】【課題】  手間やコストをかけずに、期待通りのデータをフリーズすることなくバースト転送するバースト転送システムおよび転送仲介装置を提供する。【解決手段】  第１のバースト長で転送を行い、転送を要求するモジュール１７と、第１のバースト長の整数倍である第２のバースト長で転送を行い、モジュール１７から転送の要求を受けるメモリ１５と、バースト転送の信号を仲介するＨＵＢ１６とを備え、ＨＵＢ１６は、前記整数倍の倍数を記憶するバースト連結数記憶部１６４と、要求信号を受信した場合に計時を開始するタイマー部１６２と、受信した要求信号の数が前記倍数に満たない場合には、タイマー部１６２により計時されている時間が所定時間に達しても次の要求信号を受信しなかったときに、既に受信している要求信号の数のバースト転送要求信号をメモリ１５に連続して送信するように制御する転送制御部１６３とをバースト転送システム１に備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
予め定められた第１のバースト長でバースト転送を行い、当該バースト転送を要求するマスタモジュールと、
前記マスタモジュールのバースト転送相手であって、前記第１のバースト長の整数倍である第２のバースト長でバースト転送を行い、前記マスタモジュールから当該バースト転送の要求を受けるスレーブモジュールと、
前記マスタモジュールと前記スレーブモジュールとの間での当該バースト転送に係る信号の送受信を仲介する仲介手段とを備え、
前記マスタモジュールは、当該バースト転送の要求信号を、前記整数倍の倍数分連続させて前記仲介手段に送信し、
前記仲介手段は、前記倍数分の前記要求信号を前記マスタモジュールから受信した場合に、前記倍数分のバースト転送要求を前記スレーブモジュールに連続して送信することによって、モジュール間でバースト転送を行うバースト転送システムであって、
前記仲介手段は、
前記整数倍の倍数を予め記憶しておく記憶手段と、
前記マスタモジュールから前記要求信号を受信した場合に計時を開始するタイマー手段と、
前記マスタモジュールから受信した前記要求信号の数が前記倍数に満たない場合において、前記タイマー手段により計時されている時間が予め定められた時間に達しても次の要求信号を前記マスタモジュールから受信しなかったときは、既に前記マスタモジュールから受信している前記要求信号の数のバースト転送要求信号を前記スレーブモジュールに連続して送信するように制御する制御手段と
を備えるバースト転送システム。
【請求項２】
プログラムの実行を行う中央処理装置をさらに備え、
前記仲介手段は、前記予め定められた時間を記憶する時間記憶手段をさらに備え、
前記中央処理装置は、前記プログラムに基づいて、前記時間記憶手段に前記予め定められた時間を書き込む書き込み手段として機能する請求項１に記載のバースト転送システム。
【請求項３】
モジュール間でバースト転送を行う場合に、前記モジュール間での当該バースト転送に係る信号の送受信を仲介し、予め定められた連結数の前記要求信号を、前記バースト転送を要求するマスタモジュールから受信した場合に、前記連結数分のバースト転送要求を、前記バースト転送の要求を受けるスレーブモジュールに連続して送信する転送仲介装置であって、
前記予め定められた連結数を予め記憶しておく記憶手段と、
前記マスタモジュールから前記要求信号を受信した場合に計時を開始するタイマー手段と、
前記マスタモジュールから受信した前記要求信号の数が、前記記憶手段に記憶されている連結数に満たない場合において、前記タイマー手段により計時されている時間が予め定められた時間に達しても次の要求信号を前記マスタモジュールから受信しなかったときは、既に前記マスタモジュールから受信している前記要求信号の数のバースト転送要求信号を前記スレーブモジュールに連続して送信するように制御する制御手段と
を備える転送仲介装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト長の異なるモジュール間でバースト転送を行うバースト転送システム、このバースト転送において転送の仲介を行う転送仲介装置に関する。
【背景技術】
【０００２】
従来、バースト長の異なるモジュール間でバーストモードを用いてデータ転送を行う場合には、当該転送のマスタモジュールが、スレーブモジュールのバースト長をマスタモジュールのバースト長で割った数分のバースト転送要求信号を連続して送信することによりバースト転送を連結してバースト転送を行っていた。ここで、バーストモードとは、デバイスのアクセス性能を上げるためのモードで、このモードにおいては外部からのクロック信号に同期して短いサイクルで決められた長さのデータの高速読み出しが可能となる。バースト転送はバーストモードを用いたデータ転送である。バースト長とは上記決められた長さのデータのビット数である。
【０００３】
下記特許文献１には、バースト送信のバースト長と、バースト受信のバースト長とを別々に独立して設定可能にすることにより、転送するデータの種類等に従いバースト送信のバースト長とバースト受信のバースト長とを設定できる技術について記載されている。また、下記特許文献２には、ＤＭＡ制御付きＦＩＦＯを用いることにより、データバス幅が異なるバスのデータ転送を行う技術について記載されている。
【特許文献１】特開２００１−２３８０１９号公報
【特許文献２】特開２０００−３２２３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記背景技術の最初に記載した技術及び上記特許文献１に記載された技術においては、バースト受信のバースト長を満たすだけのバースト送信が送信されなかった場合には、バースト転送がフリーズしてしまう。
【０００５】
また、上記特許文献１に記載された技術においては、バースト受信をするときのバースト長がバースト送信をするときのバースト長で割り切れない場合には、期待通りのデータが送信先に送信されない。また、バースト送信のバースト長とバースト受信のバースト長とを別々に設定するため手間がかかる。上記特許文献２に記載された技術においては、受信側は送信データをロードした際に、送信先のデータ受信回数をカウントする構成を設ける必要があるため、また、送信側から受信側への信号線が増えるため、コストがかかる。
【０００６】
本発明は、上記問題点に鑑みて成されたもので、手間やコストをかけずに、期待通りのデータをフリーズすることなく送信先にバースト転送することのできるバースト転送システム及び転送仲介装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に係るバースト転送システムは、予め定められた第１のバースト長でバースト転送を行い、当該バースト転送を要求するマスタモジュールと、前記マスタモジュールのバースト転送相手であって、前記第１のバースト長の整数倍である第２のバースト長でバースト転送を行い、前記マスタモジュールから当該バースト転送の要求を受けるスレーブモジュールと、前記マスタモジュールと前記スレーブモジュールとの間での当該バースト転送に係る信号の送受信を仲介する仲介手段とを備え、前記マスタモジュールは、当該バースト転送の要求信号を、前記整数倍の倍数分連続させて前記仲介手段に送信し、前記仲介手段は、前記倍数分の前記要求信号を前記マスタモジュールから受信した場合に、前記倍数分のバースト転送要求を前記スレーブモジュールに連続して送信することによって、モジュール間でバースト転送を行うバースト転送システムであって、前記仲介手段は、前記整数倍の倍数を予め記憶しておく記憶手段と、前記マスタモジュールから前記要求信号を受信した場合に計時を開始するタイマー手段と、前記マスタモジュールから受信した前記要求信号の数が前記倍数に満たない場合において、前記タイマー手段により計時されている時間が予め定められた時間に達しても次の要求信号を前記マスタモジュールから受信しなかったときは、既に前記マスタモジュールから受信している前記要求信号の数のバースト転送要求信号を前記スレーブモジュールに連続して送信するように制御する制御手段とを備えるものである。
【０００８】
この構成によれば、スレーブモジュールのバースト長をマスタモジュールのバースト長で割った数（前記倍数）分の要求信号が、仲介手段においてマスタモジュールから受信されず、予め定められた時間が経過した場合には、仲介手段は、次に送られてくる予定の要求信号をこれ以上待つことなく、これまでに送られてきた要求信号に対応するバースト転送要求信号をスレーブモジュールに送信する。
【０００９】
請求項２に係るバースト転送システムは、請求項１に記載のバースト転送システムであって、プログラムの実行を行う中央処理装置をさらに備え、前記仲介手段は、前記予め定められた時間を記憶する時間記憶手段をさらに備え、前記中央処理装置は、前記プログラムに基づいて、前記時間記憶手段に前記予め定められた時間を書き込む書き込み手段として機能するものである。
【００１０】
この構成によれば、時間記憶手段への時間の設定がプログラマブルに行われる。
【００１１】
請求項３に係る転送仲介装置は、モジュール間でバースト転送を行う場合に、前記モジュール間での当該バースト転送に係る信号の送受信を仲介し、予め定められた連結数の前記要求信号を、前記バースト転送を要求するマスタモジュールから受信した場合に、前記連結数分のバースト転送要求を、前記バースト転送の要求を受けるスレーブモジュールに連続して送信する転送仲介装置であって、前記予め定められた連結数を予め記憶しておく記憶手段と、前記マスタモジュールから前記要求信号を受信した場合に計時を開始するタイマー手段と、前記マスタモジュールから受信した前記要求信号の数が、前記記憶手段に記憶されている連結数に満たない場合において、前記タイマー手段により計時されている時間が予め定められた時間に達しても次の要求信号を前記マスタモジュールから受信しなかったときは、既に前記マスタモジュールから受信している前記要求信号の数のバースト転送要求信号を前記スレーブモジュールに連続して送信するように制御する制御手段とを備えるものである。
【発明の効果】
【００１２】
請求項１又は３に記載の発明によれば、予め定められた連結数（倍数）の要求信号が、仲介手段（又は転送仲介装置）においてマスタモジュールから受信されなかった場合であっても、予め定められた時間が経過した場合には、次に送られてくる予定の要求信号をこれ以上待つことなく、これまでに送られてきた要求信号に対応するバースト転送要求信号をスレーブモジュールに送信するので、予め定められた連結数（倍数）の要求信号がマスタモジュールから送信されなかった場合にでも、当該バースト転送が途中でフリーズしたり、期待通りのデータが転送されないということがない。
【００１３】
請求項２に記載の発明によれば、時間記憶手段への時間の設定がプログラマブルに行われるので、マスタモジュールに応じた要求信号の最大待ち時間を容易に設定することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係るバースト転送システム１のハードウェア構成を示すブロック図である。バースト転送システム１は、ＣＰＵ（Central Processing Unit）１１、ＢＩＵ（Bus Interface Unit）１２、調停回路１３、メモリコントローラ１４、メモリ１５、ＨＵＢ１６、及び複数のモジュール１７〜２０を備える。ＣＰＵ１１とＢＩＵ１２とは、例えば３２ビットと６４ビットとを切り替え可能な専用線により接続されている。ＢＩＵ１２と調停回路１３とは、例えば１２８ビットの専用線により接続されている。調停回路１３とメモリコントローラ１４とは、例えば１２８ビットの専用線により接続されている。メモリコントローラ１４とメモリ１５とは、例えば１２８ビットの専用線により接続されている。調停回路１３とＨＵＢ１６とは、例えば１２８ビットの専用線により接続されている。ＨＵＢ１６とモジュール１７とは例えば１２８ビットの専用線により接続されている。ＨＵＢ１６とその他のモジュール１８〜２０とはそれぞれ例えば３２ビットの専用線により接続されている。バースト転送システム１は、このほかにバス２１を備え、モジュール１７，１８及びメモリコントローラ１４はバス２１に接続されている。バス２１は、例えばＯＰＢ（On-Chip Peripheral BUS）である。
【００１５】
ＢＩＵ１２、調停回路１３、メモリコントローラ１４、ＨＵＢ１６、各モジュール１７〜２０、及びバス２１は、例えばＡＳＩＣ（Application Specific Integrated Circuit）として構成される。
【００１６】
ＣＰＵ１１は、図示しないＲＯＭ（ランダムアクセスメモリ）等の記憶装置に記憶されているプログラムを実行することにより、バースト転送システム１の制御を行うものである。ＣＰＵ１１は、ＨＵＢ１６の備えるタイマー設定値記憶部１６１（図２参照）にタイマー設定値を書き込む。タイマー設定値記憶部１６１についての説明は後述する図２の説明において行う。ＣＰＵ１１は、例えばＰｏｗｅｒＰＣ（登録商標）である。
【００１７】
ＢＩＵ１２は、当該ＡＳＩＣをＣＰＵ１１に接続するためのインターフェース回路である。調停回路１３は、当該調停回路１３に接続されている３本の専用線のうちの２本を選択し、その２本の間でデータの転送が行われるようにするものである。メモリコントローラ１４は、メモリ１５を制御するものである。メモリコントローラ１４は、例えばＤＤＲ−ＳＤＲＡＭＣ（Double Data Rate Synchronous Dynamic Random Access Memory  Controller）である。メモリ１５は、データを記憶するものである。メモリ１５は、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）である。
【００１８】
ＨＵＢ１６は、モジュール１７〜２０とメモリ１５との間でのバースト転送に係る信号を仲介するものである。ＨＵＢ１６についての詳しい説明は後述する図２の説明において行う。モジュール１７〜２０は、それぞれ任意の動作を行うモジュールで、メモリ１５との間でデータ転送（バースト転送）を行う際に、マスタ（主体）となるものである。バス２１は、当該ＡＳＩＣに埋め込まれる、データ転送路としてのバスである。
【００１９】
例えばモジュール１７とメモリ１５との間でのバースト転送に係る信号は、モジュール１７、ＨＵＢ１６、調停回路１３、メモリコントローラ１４、及びメモリ１５を順に（専用線で）結ぶ経路で送受信される。
【００２０】
次に、本実施形態に基づくモジュール１７とメモリ１５との間でのバースト転送について、モジュール１７がメモリ１５からデータを読み出す例を用いて説明する。図２は、ＣＰＵ１１、モジュール１７、ＨＵＢ１６、及びメモリ１５の概念的な接続関係、並びにＨＵＢ１６の機能構成を示すブロック図である。以下の説明では、メモリコントローラ１４とメモリ１５とを合わせて単にメモリ１５という場合がある。
【００２１】
ＨＵＢ１６は、タイマー設定値記憶部１６１、タイマー部１６２、転送制御部１６３、及びバースト連結数記憶部１６４を備える。
【００２２】
タイマー設定値記憶部１６１は、ＨＵＢ１６が、次のバースト転送要求信号をモジュール１７から受信する最大待ち時間（タイムアウト時間）を記憶するものである。タイマー設定値記憶部１６１は、例えばレジスタである。上記タイムアウト時間は、ＣＰＵ１１がプログラムを実行させることによりタイマー設定値記憶部１６１に設定される。タイムアウト時間は、モジュール１７の種類に依存する値である。
【００２３】
タイマー部１６２は、タイマー設定値記憶部１６１に記憶されているタイムアウト時間を計時するものである。タイマー部１６２は、転送制御部１６３の指示により計時を開始し、最大待ち時間が経過したときに、転送制御部１６３にその旨を示すタイムアウト信号を送信する。
【００２４】
バースト連結数記憶部１６４は、バースト連結を行う、マスタ側（モジュール１７）のバースト転送の数を記憶するものである。バースト連結数記憶部１６４は、例えばＲＯＭ（リードオンリーメモリ）である。本実施形態においては、マスタ側（モジュール１７）のバースト長を３２バイトとし、スレーブ側（メモリ１５）のバースト長を６４バイトとする。そして、バースト連結数記憶部１６４は、スレーブ側のバースト長（６４バイト）をマスタ側のバースト長（３２バイト）で割った値、すなわち２をバースト連結数として記憶する。
【００２５】
転送制御部１６３は、バースト転送に係る信号の仲介（信号の送受信）を制御するものである。
【００２６】
ここで、バースト転送に係る信号について説明する。この信号には、ＴＸＶｌｄ信号、ＴＸＡｃｋ信号、ＲＸＶｌｄ信号、及びＲＸＡｃｋ信号がある。ＴＸＶｌｄ信号は、バースト転送要求を示す信号で、本実施形態においては、モジュール１７からＨＵＢ１６、及びＨＵＢ１６からメモリ１５へ送信される。ＴＸＡｃｋ信号は、ＨＵＢ１６がマスタ側のモジュール（モジュール１７）からＴＸＶｌｄ信号を受信した場合に、ＨＵＢ１６からマスタ側のモジュールへ送信される信号である。ＴＸＡｃｋ信号は、ＴＸＶｌｄ信号１つ受信する毎に１つ返信される。ＲＸＶｌｄ信号は、スレーブ側のモジュール（メモリ１５）がＨＵＢ１６からＴＸＶｌｄ信号を受信した場合に、スレーブ側のモジュール（メモリ１５）からマスタ側のモジュール（モジュール１７）に送信される信号である。ＲＸＶｌｄ信号は、連続して送られてくるＴＸＶｌｄ信号を全て受信した後、同数返信される。ＲＸＶｌｄ信号が出力されている間、メモリ１５は、転送データをバス２１に出力し、モジュール１７は、バス２１に出力されている転送データを読み込む。ＲＸＡｃｋ信号は、転送データを読み込んだことを示す信号で、マスタ側のモジュールからスレーブ側のモジュールへ送信される。ＲＸＡｃｋ信号は、ＲＸＶｌｄ信号を受信してそれに対応する転送データを読み出す毎に１つ返信される。
【００２７】
バースト転送の制御の詳細は、次に述べる図３を用いた処理の流れの説明において行う。
【００２８】
次に、バースト転送システムにおけるバースト転送に関する流れを説明する。図３は、バースト転送システムにおけるバースト転送に関する流れを示すフローチャートである。ここでは、モジュール１７をマスタ、メモリ１５をスレーブとし、モジュール１７がメモリ１５からデータを読み出す例について説明する。モジュール１７のバースト長を３２バイト、メモリ１５のバースト長を６４バイトし、これに伴い、ＨＵＢ１６のバースト連結数記憶部１６４が記憶するバースト連結数は２とする。
【００２９】
ステップＳ１では、モジュール１７は、ＨＵＢ１６にＴＸＶｌｄ信号を送信する。これを受けて、ＨＵＢ１６の転送制御部１６３は、上記ＴＸＶｌｄ信号を受信する。ステップＳ２では、ＨＵＢ１６の転送制御部１６３は、上記ＴＸＶｌｄ信号に対する返信として、モジュール１７にＴＸＡｃｋ信号を送信する。ステップＳ３では、ＨＵＢ１６の転送制御部１６は、先のＴＸＶｌｄ信号の受信で、バースト連結数記憶部１６４に記憶されたバースト連結数（例えば２）と同数のＴＸＶｌｄ信号を当該バースト転送に係るものとして受信したか否か（すなわち、先のＴＸＶｌｄ信号の受信は、当該バースト転送に係る２回目のＴＸＶｌｄ信号の受信か否か）をチェックし、２回目でない（すなわち、１回目である）場合（ステップＳ３でＮＯ）には、ステップＳ１０へ進む。
【００３０】
ステップＳ１０では、ＨＵＢ１６のタイマー部１６２は、計時を開始する。ステップＳ１１では、ＨＵＢ１６のタイマー部１６２は、タイマー設定値記憶部１６１に記憶されているタイムアウト時間を読み出し、計測時間がタイムアウト時間に達しているか否かをチェックする。計測時間がタイムアウト時間に達していない場合（ステップＳ１１でＮＯ）には、ステップＳ１５へ進む。ステップＳ１５では、ＨＵＢ１６の転送制御部１６３は、モジュール１７が送信した次のＴＸＶｌｄ信号を受信したか否かをチェックし、受信していない場合には、ステップＳ１１に戻りタイムアウト時間に達するまで、同様にステップＳ１１及びステップＳ１５を繰り返す。
【００３１】
ステップＳ１１において、計測時間がタイムアウト時間に達した場合（ステップＳ１１でＹＥＳ）には、ステップＳ１２へ進む。ステップＳ１２では、ＨＵＢ１６の転送制御部１６３は、メモリ１５にＴＸＶｌｄ信号を送信する。ステップＳ１３では、上記ＴＸＶｌｄ信号の受信を受けて、メモリ１５は、モジュール１７にＲＸＶｌｄ信号を送信する。また、メモリ１５はこれとほぼ同時に、バス２１に転送データを出力する。ステップＳ１４では、モジュール１７は、上記ＲＸＶｌｄ信号の受信を受けて、バス２１に出力されている転送データを読み込む。そして、モジュール１７は、メモリ１５にＲＸＡｃｋ信号を送信する。
【００３２】
ステップＳ１５において、ＨＵＢ１６の転送制御部１６３がＴＸＶｌｄ信号を受信した場合には、ステップＳ２に戻る。ステップＳ３において、先のＴＸＶｌｄ信号の受信が、当該バースト転送に係る２回目のＴＸＶｌｄ信号の受信である場合（ステップＳ３でＹＥＳ）には、ステップＳ４へ進む。
【００３３】
ステップＳ４では、上記ステップＳ１２と同じ処理を行う。ステップＳ５では、上記ステップＳ４の処理を繰り返す。ステップＳ６では、上記ステップＳ１３と同じ処理を行う。ステップＳ７では、上記ステップＳ１４と同じ処理を行う。ステップＳ８及びステップＳ９では、ステップＳ６及びステップＳ７の処理を繰り返す。
【００３４】
次に、タイミングチャートを用いて、上記バースト転送の流れを説明する。図４は、バースト転送システムにおけるバースト転送に関する各信号出力のタイミングを示すタイミングチャートであり、図４（ａ）は、バースト連結数、例えば２つの各バースト転送要求信号（ＴＸＶｌｄ信号）が前のバースト転送要求信号（ＴＸＶｌｄ信号）が出力されてからタイムアウト時間以内にモジュール１７から出力された場合のタイミングチャートである。このタイミングチャートは、図３のフローチャートのステップＳ３でＹＥＳとなった場合に相当する。図４（ｂ）は、タイムアウト時間が経過しても次の、例えば２つ目のバースト転送要求信号（ＴＸＶｌｄ信号）がモジュール１７から送信されなかった場合のタイミングチャートである。このタイミングチャートは、図３のフローチャートのステップＳ１１でＹＥＳとなった場合に相当する。
【００３５】
まず、図４（ａ）のタイミングチャートについて説明する。モジュール−ＨＵＢ間ＴＸＶｌｄチャート３１は、モジュール１７からＨＵＢ１６へ送信されるＴＸＶｌｄ信号の出力タイミングを示すものである。パルス３１ａは、当該バースト転送に係る１回目のＴＸＶｌｄ信号で、パルス３１ｂは、２回目のＴＸＶｌｄ信号である。
【００３６】
モジュール−ＨＵＢ間ＴＸＡｃｋチャート３２は、ＨＵＢ１６からモジュール１７へ送信されるＴＸＡｃｋ信号の出力タイミングを示すものである。パルス３２ａは、ＴＸＶｌｄ信号３１ａに対するＴＸＡｃｋ信号で、ＴＸＶｌｄ信号３１ａを受信したことを示すものである。パルス３２ｂは、ＴＸＶｌｄ信号３１ｂに対するＴＸＡｃｋ信号で、ＴＸＶｌｄ信号３１ｂを受信したことを示すものである。
【００３７】
ＨＵＢ−メモリ間ＴＸＶｌｄチャート３３は、ＨＵＢ１６からメモリ１５へ送信されるＴＸＶｌｄ信号の出力タイミングを示すものである。パルス３３ａは、モジュール１７がＨＵＢ１６へ送信したＴＸＶｌｄ信号３１ａに対応する、ＨＵＢ１６がメモリ１５へ送信するＴＸＶｌｄ信号で、１回目のデータ転送をメモリ１５に要求するものである。パルス３３ｂは、モジュール１７がＨＵＢ１６へ送信したＴＸＶｌｄ信号３１ｂに対応する、ＨＵＢ１６がメモリ１５へ送信するＴＸＶｌｄ信号で、２回目のデータ転送をメモリ１５に要求するものである。
【００３８】
ＲＸＶｌｄチャート３４は、メモリ１５からモジュール１７へ送信されるＲＸＶｌｄ信号の出力タイミングを示すものである。パルス３４ａは、ＴＸＶｌｄ信号３３ａに対するＲＸＶｌｄ信号で、１回目のデータ転送をメモリ１５からモジュール１７へ行うことを示すものである。パルス３４ｂは、ＴＸＶｌｄ信号３３ｂに対するＲＸＶｌｄ信号で、２回目のデータ転送をメモリ１５からモジュール１７へ行うことを示すものである。
【００３９】
ＤＡＴＡチャート３５は、メモリ１５からモジュール１７への転送データの出力タイミングを示すものである。パルス３５ａは、ＲＸＶｌｄ信号３４ａに対応する転送データ出力で、パルス３５ｂは、ＲＸＶｌｄ信号３４ｂに対応する転送データ出力である。
【００４０】
ＲＸＡｃｋチャート３６は、モジュール１７からメモリ１５へ送信されるＲＸＡｃｋ信号の出力タイミングを示すものである。パルス３６ａは、転送データ出力３５ａに対応するＲＸＡｃｋ信号で、転送データ出力３５ａの転送データを受信したことを示すものである。パルス３６ｂは、転送データ出力３５ｂに対応するＲＸＡｃｋ信号で、転送データ出力３５ｂの転送データを受信したことを示すものである。
【００４１】
次に、図４（ｂ）のタイミングチャートについて説明する。このタイミングチャートでは、図４（ａ）のタイミングチャートと比較して各信号パルスが１回ずつしか発生されていないこと、及び、図４（ａ）のタイミングチャートと比べてタイムアウトチャート３７が加えられていることが異なる。
【００４２】
タイムアウトチャート３７は、ＨＵＢのタイマー部１６２の計時がタイムアウト時間に達した場合に、タイマー部１６２から転送制御部１６３に送信されるタイムアウト信号の出力タイミングを示すものである。パルス３７ａは、タイムアウト信号で、タイムアウト時間に達しことを示すものである。
【００４３】
このタイミングチャートにおいては、モジュール−ＨＵＢ間ＴＸＶｌｄ３１が１度（３１ａ）しか出力されていないため、ＨＵＢ１６においてこのＴＸＶｌｄ信号３１ａを受信した後、タイムアウト時間が経過したときに、タイムアウト信号３７ａがタイマー部１６２から転送制御部１６３に出力される。これにより、ＨＵＢ−メモリ間ＴＸＶｌｄ３３ａが出力され、データ転送が行われることとなる。
【００４４】
このように本実施形態においては、モジュール１７からの２回のバースト転送を連結して行うと共に、１回のバースト転送要求のみが発せられた場合には、タイムアウト時間が経過するとその１回だけのバースト転送要求に対するデータ転送が行われるように制御されるので、バースト転送要求の送信回数がバースト連結数に満たない場合であっても、バースト転送がフリーズしてしまうということがない。また、バースト送信のバースト長と、バースト受信のバースト長を別々に設定する必要がないので、手間がかからない。また、データ送信先モジュールのデータ受信回数をカウントする構成を設ける必要がないと共に、モジュール間における専用線の数が増えることがないので、上記のバースト転送システムを安価に構成することができる。
【００４５】
なお、本発明は、上記実施形態のものに限定されるものではなく、以下に述べる態様を採用することができる。本実施形態においては、マスタ側モジュールがスレーブ側モジュールからバースト転送によりデータを読み出す例について説明したが、マスタ側モジュールがスレーブ側モジュールにバースト転送によりデータを書き込む場合であっても本発明を適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態におけるバースト転送システムのバードウェア構成を示すブロック図である。
【図２】本発明の一実施形態におけるＨＵＢの機能構成およびＨＵＢ、ＣＰＵ、マスタモジュール、及びメモリの接続関係を概略的に示すブロック図である。
【図３】本発明の一実施形態におけるバースト転送システムの制御の流れを示すフローチャートである。
【図４】本発明の一実施形態におけるバースト転送システムにおける各信号出力のタイミングチャートを示す図である。
【符号の説明】
【００４７】
１  バースト転送システム
１１  ＣＰＵ（中央処理装置、書き込み手段）
１４  メモリコントローラ（スレーブモジュール）
１５  メモリ（スレーブモジュール）
１６  ＨＵＢ（仲介手段、転送仲介装置）
１６１  タイマー設定値記憶部（時間記憶手段）
１６２  タイマー部（タイマー手段）
１６３  転送制御部（制御手段）
１６４  バースト連結数記憶部（記憶手段）
１７  モジュール（モジュール、マスタモジュール）
【図１】
2006186854.tif 000003
【図２】
2006186854.tif 000004
【図３】
2006186854.tif 000005
【図４】
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