(57)【要約】【課題】短チャネル効果によるリーク電流の低減に優れた半導体装置およびその製造方法を提供する。【解決手段】単結晶半導体基板上に形成された電界効果トランジスタの作成過程において、エクステンション領域を形成するために不純物を導入するとともに、単結晶格子を崩してアモルファス化させる。または、不純物および原子量の大きい元素を導入することによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ以上１０ｐｓ以下、かつ波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することにより、アモルファス化した部分のみを選択的に活性化させ、エクステンション領域を２０ｎｍ以下の厚さで形成する。【選択図】図１
2006186349.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にゲート電極を形成し、
前記ゲート電極と所定の間隔離れた領域の前記半導体基板に、選択的に第１の不純物を導入することによってソース領域およびドレイン領域を形成し、
前記ゲート電極と前記ソース領域、および前記ゲート電極と前記ドレイン領域との間を含む領域の前記半導体基板に第２の不純物を導入することによってエクステンション領域を形成し、
少なくとも前記エクステンション領域に、パルス幅が１ｆｓ以上１０ｐｓ以下で、波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することを特徴とする半導体装置の作製方法。
【請求項２】
半導体基板にゲート電極を形成し、
前記ゲート電極と所定の間隔離れた前記半導体基板の第１の領域に、選択的に第１の不純物元素を導入することによってソース領域およびドレイン領域を形成し、
前記ゲート電極と前記第１の領域との間の半導体基板に、第２の不純物を導入することによってエクステンション領域を形成した後に、ゲルマニウム、アルゴン、クリプトン、キセノン、またはラドンを導入し、
少なくとも前記エクステンション領域に、パルス幅が１ｆｓ以上１０ｐｓ以下で、波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することを特徴とする半導体装置の作製方法。
【請求項３】
半導体基板にゲート電極を形成し、
前記ゲート電極と所定の間隔離れた前記半導体基板の第１の領域に、選択的に第１の不純物元素を導入することによってソース領域およびドレイン領域を形成し、
前記ゲート電極と前記第１の領域との間の半導体基板にゲルマニウム、アルゴン、クリプトン、キセノン、またはラドンを導入した後に、第２の不純物を導入することによってエクステンション領域を形成し、
少なくとも前記エクステンション領域に、パルス幅が１ｆｓ以上１０ｐｓ以下で、波長が３７０以上６４０ｎｍ以下のレーザビームを照射することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記レーザビームは、１０ＭＨｚ以上の繰り返し周波数を有することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記レーザは、Ｓａｐｐｈｉｒｅ、ＹＡＧ、セラミックスＹＡＧ、セラミックスＹ２Ｏ３、ＫＧＷ、ＫＹＷ、Ｍｇ２ＳｉＯ４、ＹＬＦ、ＹＶＯ４、ＧｄＶＯ４などの結晶に、Ｎｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒなどのドーパントを添加したレーザ発振器を用いることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記半導体基板として、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製された基板のいずれかを用いることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項５のいずれか一項において、
前記半導体基板として、ガラス、石英、合成樹脂などの絶縁性物質に単結晶半導体膜を形成した基板を用いることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至７のいずれか一項において、
前記エクステンション領域は、前記ソース領域および前記ドレイン領域よりも浅く形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項８において、
前記エクステンション領域を０．１ｎｍ以上２０ｎｍ以下の深さで形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至９のいずれか一項において、
前記第１の不純物元素及び前記第２の不純物元素としてヒ素またはリンを用いることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至９のいずれか一項において、
前記第１の不純物元素及び前記第２の不純物元素としてホウ素を用いることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１乃至請求項１１に記載の半導体装置の作製方法を用いて作製されたＣＰＵ、メモリ、またはＩＣ。
【請求項１３】
請求項１２に記載のＣＰＵ、ＩＣ、またはメモリを有するデジタルビデオカメラ、デジタルカメラ、反射型プロジェクター、ディスプレイ、ヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置、携帯端末、ゲーム機器、および記録媒体を備えた画像再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザ光を被照射物に照射するためのレーザ照射装置を用いた半導体装置の作製方法に関するものである。具体的には、本発明は極浅接合を有する薄膜トランジスタ（以下、ＴＦＴと称す）で構成された半導体装置に関するものである。例えば、超大規模集積回路（ＬＳＩ）、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置、ＣＣＤ（電荷結合素子）を有する受光装置、ＳＲＡＭやＤＲＡＭなどのメモリ装置、およびこれらの装置を部品として搭載した電子機器に関するものである。
【０００２】
なお、本明細書中で半導体装置とは、半導体特性を利用して機能することができる装置全般を指し、電気光学装置、半導体回路、およびこれらを有する電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体素子の微細化、高集積化に関して、多くの研究開発が進められている。特に、ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる絶縁ゲート電界効果型半導体素子の微細化技術の進歩はめざましい。ＭＯＳとは、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、すなわち、「金属−酸化物−半導体」の３種類の材料（物質）を組み合わせた構造である。
【０００４】
ここで金属とは、純粋な金属だけを意味するのではなく、十分に導電率の大きな半導体材料や、半導体と金属の合金なども含めた広い意味で使用される。また、酸化物とは、純粋な酸化物だけではなく、窒化物等の十分に抵抗の大きな絶縁性材料が用いられることもある。これらの場合でも慣用的にＭＯＳと呼ばれている。以下、本明細書では窒化物その他の絶縁物をも含めて、このような構造を有する電界効果型素子をＭＯＳＦＥＴと称することとする。
【０００５】
ＭＯＳＦＥＴはｎチャネル型導電型およびｐチャネル型導電型を問わず、一般的にチャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域、ドレイン領域を有している。このＭＯＳＦＥＴは、高集積化しやすい特徴を持つため、集積回路を有するトランジスタ素子として広く用いられている。
【０００６】
ＭＯＳＦＥＴの微細化は、ゲート電極の幅を小さくすることによって行われる。ＭＯＳＦＥＴの微細化に伴って、短チャネル効果やホットエレクトロンの発生を防止するために、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造（図２（Ｆ））が用いられている。
【０００７】
ＬＤＤ構造を用いることによって、ドレイン領域のチャネル形成領域側への不純物の拡散量を低減し、チャネル長の長さを確保することができる。また、チャネル形成領域と不純物領域（ドレイン領域）の境界に形成されるｐｎ接合部の不純物濃度分布の勾配が緩和されるため、この領域の電界集中を緩和させることができる。これによって素子の動作を安定化させることが可能になった。
【０００８】
ＬＤＤ構造を有するＭＯＳＦＥＴは、通常、図２で示すように形成される。なお、ここではＮ型のＭＯＳＦＥＴの作製例を示すが、Ｐ型のＭＯＳＦＥＴであっても同様に作製される。
【０００９】
最初に、図２（Ａ）に示すように、ｐ型の半導体基板２００の主面上に酸化膜２０１と導電性膜２０２を形成する。これらをエッチングすることによって、図２（Ｂ）に示すように、それぞれゲート絶縁膜２０３とゲート電極２０４を形成する。そして、このゲート電極２０４をマスクとし、イオン打ち込み法等によって半導体基板の主面に不純物を導入し、自己整合的に比較的不純物濃度の低い不純物領域（以下、エクステンション領域と呼ぶ）２０５を形成する（図２（Ｃ））。なお、この場合、エクステンション領域２０５は記号ではｎ−と表される。
【００１０】
次いで、図２（Ｄ）に示すように、エクステンション領域２０５上に絶縁膜２０６を形成する。そして、この絶縁膜２０６に対してバイアスプラズマエッチ等の異方性エッチングを用いて処理を行うことによって、サイドウォールスペーサ２０７を形成する（図２（Ｅ））。そして、このサイドウォールスペーサ２０７をマスクとして、自己整合的に不純物濃度の高い（記号ではｎ＋と表される）不純物領域を形成する。その後、それぞれの不純物領域に加熱処理を行って添加した不純物を活性化させることによって、ソース領域２０８、ドレイン領域２０９が形成される（図２（Ｆ））。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＭＯＳＦＥＴにおいてもさらなる微細化が要求されている。問題になるのはドレイン電流の減少である。これを解決するためには、エクステンション領域の低抵抗化が有効である。エクステンション領域の低抵抗を図るためには、半導体基板の主面の極浅い領域に、高濃度の不純物をイオン注入し、注入した不純物の活性化を行う必要がある。
【００１２】
従来では、不純物を活性化するための加熱処理として、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法が用いられてきたが、このＲＴＡには以下の問題がある。
【００１３】
ＲＴＡ法では加熱時間が数秒と長く、この間にエクステンション領域内の不純物が深く拡散してしまう。不純物が深く拡散すると、接合が深くなり、ゲート電極とソース領域およびドレイン領域の重なりが増大する。このため、実効的なチャネル長が短くなり、電界集中や短チャネル効果が起きてしまう。従って、ＲＴＡによる加熱時間よりも短い時間で加熱処理ができる新規なアニール方法が必要とされている。
【課題を解決するための手段】
【００１４】
そこで本発明は、短時間で局所的に高温の熱を加えることができるアニール方法、及びこのアニール方法によって作製された半導体装置を提供することを目的とする。
【００１５】
具体的には、後にエクステンション領域になる部分に、ｎ型またはｐ型の不純物を導入するとともに単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ〜１０ｐｓ、波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームをアモルファス化したエクステンション領域を含む半導体基板に照射し、エクステンション領域を活性化する。
【００１６】
また、具体的には、後にエクステンション領域になる部分に、ｎ型またはｐ型の不純物を導入した後、Ｇｅや０族の元素（Ａｒ、Ｋｒ、Ｘｅ、Ｒｎなど）のような重い元素を打ち込むことによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ〜１０ｐｓ、波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームをアモルファス化したエクステンション領域を含む半導体基板に照射し、エクステンション領域を活性化する。
【００１７】
上記構成において、３７０ｎｍ以上６４０ｎｍ以下の波長域のレーザを選ぶ理由は、その波長域が単結晶半導体よりもアモルファス化した半導体によく吸収されるからである。図３はアモルファスシリコン膜および多結晶シリコン膜における、波長と吸収係数との関係を示すグラフである。このグラフより、アモルファスシリコンと多結晶シリコンとでは、３７０ｎｍ以上６４０ｎｍ以下、特に４００ｎｍ以上５４０ｎｍ以下において吸収係数に差が見られる。つまり、この波長領域のレーザビームを照射すると、エクステンション領域には吸収されやすいが、単結晶シリコン膜には吸収されにくい。本発明では、この波長域内のレーザビームを用いてアニールをすることにより、レーザビームによるエネルギーをエクステンション領域のみに選択的に与えるものである。
【００１８】
また本発明ではパルス幅が１ｆｓ以上１０ｐｓ以下と超短パルスのレーザを用いるため、エクステンション領域が熱を受ける時間を非常に短くできる。したがって、ＲＴＡ法に比べて不純物の拡散を大幅に抑えることができる。結果的に、電界集中の緩和や短チャネル効果の抑制といった効果を得ることができる。
【００１９】
さらに、本発明では、発振周波数が１０ＭＨｚ以上のレーザを用いて照射を行うことにより、処理時間を短縮し、スループットよく半導体装置を作製することが可能になる。
【００２０】
上記構成において、エクステンション領域になる部分に上記の重い元素を打ち込んで単結晶格子を崩してアモルファス化させてから、ｎ型またはｐ型を与える原子を導入してエクステンション領域を形成するようにしても良いし、逆にｎ型またはｐ型を与える原子を導入してから上記の重い原子を打ち込んでも良いし、またはｎ型またはｐ型を与える原子とともに上記の重い元素を打ち込んでも良い。ここで、ｎ型を与える不純物元素としてリン、ヒ素、アンチモンを挙げることができる。また、ｐ型を与える不純物元素として、ホウ素、アルミニウムを挙げることができる。
【００２１】
また、上記構成において、不純物や重い元素を半導体基板に導入する際、半導体基板を連続して回しながら導入することや、不純物や質量数が大きい元素を半導体基板に対して相対的に斜めにして導入することによって、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象（チャネリング現象）や、表面の凹凸部分が存在することによって不純物や質量が重い元素が導入されない領域が生じやすくなる現象（シャドー効果という）を防止することができるため、エクステンション領域を良好に形成することができる。
【００２２】
また、上記の構成を用いることによって、エクステンション領域の深さを０．１ｎｍ以上２０ｎｍ以下にすることができる。
【００２３】
また、上記構成において、半導体基板とは、（１）単結晶シリコン基板または化合物半導体基板、（２）ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を指す。（１）、（２）はそれぞれ代表的には、（１）Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板、（２）貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製された基板、を挙げることができる。なお、ガラス、石英、合成樹脂などの絶縁性物質に単結晶半導体膜を形成した基板を用いることも可能である。
【００２４】
また、半導体基板を用いて集積回路を形成した半導体素子としては、代表的には、ＣＰＵ、メモリ、ＩＣを挙げることができる。
【００２５】
以上の構成を用いることにより、短チャネル効果より生じるソース領域とドレイン領域との間のリーク電流を低減する半導体装置を作製することが可能となる。
【発明の効果】
【００２６】
本発明を用いることによって、短時間で局所的に高温加熱することが可能になるため、エクステンション領域の形成を浅く保つことができる。エクステンション領域が浅く形成できると、短チャネル効果の抑制や電界集中の緩和などの効果が得られる。
【発明を実施するための最良の形態】
【００２７】
以下に本発明の実施の様態を、図面を用いて説明する但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
本発明の一例を、図１を用いて説明する。
【００２９】
まず、図１（Ａ）に示すように、単結晶半導体基板１００上に、ゲート絶縁膜１０１、半導体膜１０２、さらに被膜１０３を形成する。
【００３０】
本実施の形態では、ゲート絶縁膜１０１は単結晶半導体基板１００を熱酸化して形成した酸化膜を用いる。なお、ゲート絶縁膜１０１は、熱酸化法に限らず、ＣＶＤ法を用いて形成してもよい。ゲート絶縁膜１０１の材質は、酸化窒化珪素膜、窒化珪素膜、またはこれらの積層膜、またはタンタル酸化物などの高誘電率物質を用いることができる。さらには、ゲート絶縁膜１０１の形成方法は１つに限定されない。例えば、熱酸化により得られる膜厚５ｎｍの酸化珪素膜とＣＶＤ法で得られる膜厚１０ｎｍ〜１５ｎｍの酸化窒化珪素膜の積層膜によって形成することができる。
【００３１】
次に、半導体膜１０２と被膜１０３を全面に形成する。なお、被膜１０３はイオン注入の際のマスクとして機能させてゲート電極を保護する必要があるので、十分な厚みが必要である。従って、被膜１０３は十分に厚い窒化珪素膜、窒化珪素膜と酸化珪素膜との積層膜、薄い窒化珪素膜の上部にフォトレジスト等の有機材料膜や炭素膜等を積層した被膜などを用いることができる。本実施の形態では、被膜１０３は窒化珪素膜を用いる。
【００３２】
次に、図１（Ｂ）に示すように、リソグラフィ技術およびドライエッチング技術に基づき、窒化珪素膜１０３を所定の形状に整形する。さらに、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法等の方法を用いて酸化珪素膜１０４を一様に形成する。この際、窒化珪素膜１０３が有機材料を含む場合、成膜時の温度が高いと有機材料が変質したり、有機材料が蒸発したりする。そこで、窒化珪素膜１０３を成膜する際には、含まれる材料を考慮する必要がある。
【００３３】
その後、図１（Ｃ）に示すように、公知の異方性エッチング技術を用いることによって、酸化珪素によるサイドウォール１０５を形成する。この状態でイオン注入法等によって不純物を導入し、ソース領域１０６、ドレイン領域１０７を形成する。なお、本実施の形態はｎ型ＦＥＴを形成する場合であるので、ｎ型不純物であるヒ素（Ａｓ）、リン（Ｐ）またはアンチモン（Ｓｂ）を導入する。また、ｐ型ＦＥＴを作製する場合は、ｐ型不純物のホウ素（Ｂ）を導入する。
【００３４】
さらに、選択的にサイドウォール１０６を除去し、レーザアニール法やＲＴＡ法などによってソース領域１０６、ドレイン領域１０７に導入された不純物の活性化を行うと同時に、不純物の導入によって崩されたソース領域１０６およびドレイン領域１０７の結晶性を改善する。
【００３５】
次に、図１（Ｄ）に示すように、プラズマドーピング法やイオン注入法などにより極浅の不純物導入を行い、エクステンション領域１０８を形成する。本実施の形態はｎ型ＦＥＴを形成する場合であるので、ｎ型不純物であるヒ素（Ａｓ）、リン（Ｐ）またはアンチモン（Ｓｂ）を導入する。ｐ型ＦＥＴを作製する場合は、ｐ型不純物のホウ素（Ｂ）を導入する。ここでエクステンション領域１０８に注入される不純物の濃度は、ソース領域１０６およびドレイン領域１０７の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域１０８の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
【００３６】
さらに、ゲルマニウム（Ｇｅ）や０族の元素（Ａｒ、Ｋｒ、Ｘｅ、Ｒｎなど）などの質量が重い原子を打ち込み、エクステンション領域１０８の部分の単結晶の格子を崩す。この際、打ち込む速度を下げ、２０ｎｍ程度までアモルファス化する。不純物の導入と重い原子の打ち込みの順番は限定されるものではない。どちらを先にしても良いし、同時に行っても良い。
【００３７】
なお、単結晶半導体基板１００は原子が整然と配列している。特に珪素の＜１００＞面や＜１１１＞面の場合では、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象（チャネリング現象）が起きる。そこで、単結晶半導体基板１００の結晶方位に対して不純物の導入方向を傾斜させて注入すると、原子間の隙間を少なくすることができるため、導入された不純物が結晶の表面近傍でとどまり、奥深くに到達することを予防する。
【００３８】
また、エクステンション領域１０８になる部分の周囲には、窒化珪素膜１０３などの凹凸部分が存在するため、不純物や質量が重い元素が導入されない領域が生じやすくなる（シャドー効果という）。その防止策として、（１）単結晶半導体基板１００を回転させながら不純物や質量が重い元素の導入を行う、（２）所定の時間や角度毎に回転を中断し、そのときに不純物や質量の重い元素の導入を行う、などの方法をとることができる。単結晶半導体基板１００を回転させながら不純物や質量の重い元素の導入を行うと、チャネリング現象とシャドー効果の予防が同時にできるため、より好ましい。
【００３９】
不純物および質量が重い元素を導入した後、導入した不純物元素を極浅かつ高濃度のプロファイルのまま活性化するために、本発明によるレーザアニールを行う。この後、エッチングにより窒化珪素膜１０３を選択的に除去する（図１（Ｅ））。
【００４０】
本発明のレーザアニールでは、パルス幅は１ｆｓ〜１０ｐｓとし、波長は３７０〜６４０ｎｍの範囲内から選択する。その理由は、図３にも示すように、この波長域が単結晶半導体よりもアモルファス化した半導体によく吸収されるからである。
【００４１】
レーザ発振器は安定形共振器とし、ＴＥＭ００（シングル横モード）の発振モードであることが望ましい。ＴＥＭ００モードの場合、レーザビームはガウス型の強度分布を持ち、集光性に優れているため、ビームスポットの加工が容易となる。レーザ発振器から発振されたレーザビームの基本波長が赤外領域にある場合は、非線形光学素子により第２高調波（５３２ｎｍ程度）に変換し用いることができる。本実施の形態では、エネルギー１０Ｗ、ＴＥＭ００の発振モード、第２高調波（５３２ｎｍ）、発振周波数１６０ＭＨｚ、パルス幅１０ｐｓｅｃのＹＶＯ４レーザを用いる。なお、被照射物上に形成されるビームスポットは、光学系を用いることによって所望の形状にすることが可能である。なお本発明は、本実施例で示した照射条件に限定されない。
【００４２】
以上のようにレーザアニールを行い、添加した不純物元素を活性化させると同時に、不純物添加によって形成された結晶欠陥を低減する。本実施の形態では５３２ｎｍの波長を選択することでアモルファス化したエクステンション領域にのみレーザビームのエネルギーが吸収され、選択的に加熱することができる。また、パルス幅が１ｆｓ〜１０ｐｓの超短パルスであるため、不純物の拡散を抑えることができる。さらに、発振周波数が１０ＭＨｚを超えるレーザを用いているため、処理時間を短縮することが可能である。
【００４３】
以上より、エクステンション領域１０８を浅く保つことができ、本発明を用いて作製した半導体装置は、短チャネル効果の抑制及び電界集中の緩和などの効果が得られる。
【００４４】
さらに、この後に適宜工程を行うことで半導体装置を作製することができる。本発明を用いて作製された半導体装置は、その電気的特性が良好なものとなり、動作特性も大幅に向上する。
【００４５】
本実施の形態は、他の実施例と組み合わせることが可能である。また、ガラス基板、石英基板、有機樹脂製基板などの絶縁基板上に形成された半導体膜を用いた薄膜トランジスタにも同様に用いることが可能である。
【実施例１】
【００４６】
本実施例では、本発明に用いるレーザ照射装置の例を示し、図を用いて説明する。
【００４７】
図４に示すレーザ発振器４０１は、パルス幅がフェムト秒（１０−１５秒）台で発振するレーザ（フェムト秒レーザともいう）のレーザ発振器を用いる。また、レーザ発振器４０１は、３７０〜６４０ｎｍ、好ましくは４００〜５４０ｎｍの波長のいずれかで射出するように、必要に応じて非線形光学素子を用いて高調波に変換する。
【００４８】
本発明で用いるレーザとしては、例えば、Ｓａｐｐｈｉｒｅ、ＹＡＧ、セラミックスＹＡＧ、セラミックスＹ２Ｏ３、ＫＧＷ、ＫＹＷ、Ｍｇ２ＳｉＯ４、ＹＬＦ、ＹＶＯ４、ＧｄＶＯ４などの結晶に、Ｎｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒなどのドーパントを添加したレーザを挙げることができるが、これに限らない。上記のパルス幅と波長の条件を満たすことができるレーザであれば、どのようなレーザを用いてもよい。なお、上記の条件に加えて、発振周波数が１０ＭＨｚを超えるレーザを用いることにより、処理時間を短縮することが可能となるため、より好ましい。
【００４９】
まず、レーザ発振器４０１から射出したレーザビームは、スリット４０２を通る。スリット４０２は、レーザビームにおけるエネルギーの弱い部分を遮断することができ、照射面におけるレーザビームの長軸方向の長さを調節することができる。本発明においてスリット４０２については特に制限されることはなく、スリットを通過した際に強度の弱い部分を遮断することができる構造あるいは形状のものを使用することができる。
【００５０】
本実施例ではスリット４０２を用いているが、スリット４０２の代わりにシリンドリカルレンズやシリンドリカルレンズアレイ、フライアイレンズ、ライトパイプ、ディフラクティブオプティクスなどを用いたビームホモジナイザによってビームのエネルギー密度を均一化すると、照射面に均一にエネルギーを与えることができる。また、ビームホモジナイザとスリットの両方を用いてもよい。
【００５１】
次に、スリット４０２を通ったレーザビームはミラー４０３で方向を変えられて、半導体基板４０６の方向に偏向される。なお、方向を変えた後のレーザビームの方向は、半導体基板に対して垂直方向でも構わない。
【００５２】
続いて、ミラー４０３で方向を変えられたレーザビームは、一方向にのみ作用する第１のシリンドリカルレンズ４０４によって集光される。さらに、レーザビームは、第１のシリンドリカルレンズ４０４と９０度回転した一方向にのみ作用する第２のシリンドリカルレンズ４０５によって集光され、半導体基板４０６に照射される。第１のシリンドリカルレンズ４０４および第２のシリンドリカルレンズ４０５によって、照射面にて線状、楕円状、または矩形状のビーム照射領域が得られる。
【００５３】
シリンドリカルレンズ４０４、４０５を用いる利点は、ビームの長軸方向と短軸方向の集光をそれぞれ独立して行うことができる点である。なお、元のビームのビーム径、出力、ビームの形状をそのまま用いることができる場合は、シリンドリカルレンズを必ずしも２つ用いなくても良い。また、元のビームの長軸と短軸の長さの比を保ったまま集光を行う場合は、シリンドリカルレンズ４０４、４０５の代わりに球面レンズを用いても良い。
【００５４】
そして、半導体基板４０６を適度な速度で移動させてレーザ照射を行う。半導体基板４０６は、レーザ照射の際に基板が落ちないように、吸着手段または機械的に固定する手段によって基板固定ステージ４０７に固定されている。また、基板固定ステージ４０７は、Ｘステージ４０８、Ｙステージ４０９を用いて、半導体基板の表面と平行な面上をＸ方向またはＹ方向に移動させることができるようになっている。Ｘステージ４０８、およびＹステージ４０９は、基板固定ステージ４０７に固定された半導体基板を１００〜１０００ｍｍ／ｓｅｃの速度で移動させることが可能である。ここでは、固定されたレーザビームの照射領域に対して、半導体基板が設置されたステージをＸ方向（またはＹ方向）に移動させてレーザビームを照射する方式としている。なお、本発明人らの経験から予想される最適な走査の速度は、４００ｍｍ／ｓｅｃ前後である。
【００５５】
また、レーザビームの走査は、被処理物である基板を固定してレーザビームの照射位置を移動させる照射系移動型、レーザビームの照射位置を固定して基板を移動させる被処理物移動型、または上記２つの方法を組み合わせた方法を用いることができる。例えば、Ｘステージ４０８やＹステージ４０９を動かす代わりに、ガルバノミラーやポリゴンミラーによってレーザビームを照射させてもよい。
【００５６】
また、レーザのパルス幅に対する熱拡散距離を以下の式で求めることができる。
【００５７】
【数１】
2006186349.tif 000003
【００５８】
ここでτＬは時間、すなわちレーザのパルス幅を表す。また、ＤＦは材料の熱拡散係数であり、以下の式で求めることができる。ここで、ＫＴは熱伝導率、ρは密度、Ｃｐは比熱容量である。
【００５９】
【数２】
2006186349.tif 000004
【００６０】
結晶シリコンの熱伝導率ＫＴは１４８Ｗ／ｍ・Ｋ、密度ρは２３３０ｋｇ／ｍ３、比熱容量Ｃｐは７００Ｊ／ｋｇ・Ｋである。これらの値より、熱拡散係数ＤＦは９．０７４×１０−５ｍ２／ｓと求めることができる。
【００６１】
この結果を式１に代入することにより、シリコンの熱拡散距離を求めることができる。例えば、レーザのパルス幅が１ｐｓのとき、結晶シリコンの熱拡散距離ＬＤは９．５２５ｎｍと算出できる。このように、パルス幅がフェムト秒台（１０−１５秒）からピコ秒台であるレーザビームを用いた場合、結晶シリコンの熱拡散距離は非常に小さく、レーザビームで照射された部分のみが高温高密度エネルギー状態となり、熱拡散による熱影響層がほとんどでない。すなわち、パルス幅がフェムト秒台（１０−１５秒）からピコ秒台であるレーザビームを半導体に添加された不純物の活性化に用いると、接合深さの浅い極浅接合を形成することができる。
【００６２】
また、本発明において、レーザのパルス幅などの照射条件を適宜設定することで、接合深さを自由に調節することができる。
【実施例２】
【００６３】
本実施例では、実施の形態とは別のＦＥＴの作製手順を示す。
【００６４】
まず、図１（Ａ）と同様に、単結晶半導体基板５００上に、ゲート絶縁膜５０１、導電膜５０２、さらに被膜５０３を形成する。
【００６５】
単結晶半導体基板５００は、例えば貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、シリコンウエハーなどを用いることができる。ＳＯＩ基板を用いて半導体素子を作製すると、隣接する素子を完全に分離することができ、リーク電流が流れるのを防ぐことができる。
【００６６】
本実施例では、ゲート絶縁膜５０１は単結晶半導体基板５００を熱酸化して形成した酸化膜を用いる。なお、ゲート絶縁膜５０１は、本実施例で用いた熱酸化法に限らず、プラズマＣＶＤ法やスパッタ法などを用いて形成してもよい。
【００６７】
なお、ゲート絶縁膜５０１の形成方法は１つに限定されない。例えば、熱酸化により得られる膜厚５ｎｍの酸化珪素膜とＣＶＤ法で得られる膜厚１０ｎｍ〜１５ｎｍの酸化窒化珪素膜の積層膜によって形成してもよいし、ゲート絶縁膜５０１として窒化酸化珪素膜と酸化窒化珪素膜の積層膜を用いる場合には、ＣＶＤ法を用いて、ガスを切り替えることによって連続的に成膜を行うこともできる。
【００６８】
ゲート絶縁膜５０１の材質は、（１）酸化珪素膜、窒化酸化珪素膜（ＳｉＮｘＯｙ（ｘとｙはｘ＞ｙを満たす１以上の自然数））、酸化窒化珪素膜（ＳｉＮｘＯｙ（ｘとｙはｘ＜ｙを満たす１以上の自然数））、窒化珪素膜、またはこれらの積層膜、（２）高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）のタンタル酸化物、酸化ハフニウム（ＨｆＯ２）、窒化ハフニウムシリゲート（ＨｆＳｉＯＮ）、酸化ジリコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化ランタン（Ｌａ２Ｏ２）などの希土類酸化物、などを用いることができる。
【００６９】
導電膜５０２は、ゲート絶縁膜５０１上に非晶質半導体膜や金属膜を公知の方法（スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法など）によって形成する。導電膜５０２は、珪素やシリコンゲルマニウムなどの半導体材料や、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素、またはこれらの元素を主成分とする合成材料または化合物材料を用いることができる。さらには、これらの材料の積層物を用いることができる。例えば、タングステン（Ｗ）と窒化タンタル（ＴａＮ）の積層膜やアルミニウム（Ａｌ）とモリブデン（Ｍｏ）の積層膜を用いることができる。本実施例では導電膜５０２の材料として珪素を用いる。
【００７０】
なお、ゲート絶縁膜５０１に高誘電率物質（ｈｉｇｈ−ｋ材料）を用いた場合には、導電膜５０２には金属元素または金属元素を主成分とする材料を用いることが望ましい。この組み合わせを用いることによって、ゲート電極の空乏化を解消し、大量の電流を流すことができるようになり、半導体素子の低電力化に貢献するからである。
【００７１】
また、本実施例では、被膜５０３は窒化珪素膜を用いる。なお、被膜５０３はイオン注入の際のマスクとしても機能する必要があるので、十分な厚みが必要である。従って、被膜５０３は十分に厚い窒化珪素膜、窒化珪素膜と酸化珪素膜との積層膜、薄い窒化珪素膜の上部にフォトレジスト等の有機材料膜や炭素膜等を積層した被膜などを用いることができる。
【００７２】
次に、図５（Ｂ）に示すように、リソグラフィ技術およびドライエッチング技術に基づき、これらの積層膜を所定の形状に整形することによって、ゲート電極５０４を形成する。ゲート電極５０４を低抵抗化するために、予め１０２１ａｔｏｍｓ／ｃｍ３程度の濃度でリン（Ｐ）をドープしておいても良いし、導電膜５０２を形成した後に濃いｎ型不純物を拡散させてもいい。
【００７３】
さらに、図５（Ｃ）に示すように、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法等の方法を用いて酸化珪素膜５０５を一様に形成する。
【００７４】
その後、図５（Ｄ）に示すように、公知の異方性エッチング技術を用いることによって、酸化珪素によるサイドウォール５０６を形成する。この状態でイオン注入法等によって不純物を注入し、ソース領域５０７、ドレイン領域５０８を形成する。なお、本実施例はｎ型ＦＥＴを形成する場合であるので、ｎ型不純物であるヒ素（Ａｓ）、リン（Ｐ）またはアンチモン（Ｓｂ）を導入する。また、ｐ型ＦＥＴを作製する場合は、ｐ型不純物のホウ素（Ｂ）を導入する。なお、さらに、イオン注入された不純物の活性化と、イオン注入によって発生したシリコン基板の結晶欠陥を回復するために、第一回目の活性化処理を行う。なお、第１回目の活性化処理はＲＴＡ法、レーザアニール法などの公知の方法にて行ってよい。
【００７５】
次に、図５（Ｅ）に示すように、プラズマドーピング法などにより極浅の不純物導入を行い、エクステンション領域５０９を形成する。本実施例はｎ型ＦＥＴを形成する場合であるので、ｎ型不純物であるヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を導入する。また、ｐ型ＦＥＴを作製する場合は、ｐ型不純物のホウ素（Ｂ）を導入する。ここでエクステンション領域５０９に注入される不純物の濃度は、ソース領域５０７およびドレイン領域５０８の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域５０９の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
【００７６】
なお、この際にゲルマニウム（Ｇｅ）や０族の元素（Ａｒ、Ｋｒ、Ｘｅ、Ｒｎなど）などの質量が重い原子を打ち込み、単結晶の格子を崩す。この際、打ち込む速度を下げ、２０ｎｍ程度までアモルファス化する。不純物の導入と質量が重い原子の打ち込みの順番は限定されるものではない。どちらを先にしても良いし、同時に行っても良い。不純物と質量が重い原子の打ち込む領域が同じであればよい。
【００７７】
また、単結晶半導体基板５００は原子が整然と配列している。特に珪素の＜１００＞面や＜１１１＞面の場合では、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象（チャネリング現象）が起きる。そこで、単結晶半導体基板５００に対して不純物の導入方向を傾斜させて注入すると、原子間の隙間を少なくすることができるため、導入された不純物が結晶の表面近傍でとどまる。
【００７８】
ゲート電極５０４の周囲には凹凸部分が存在するため、不純物や質量が重い元素が導入されない領域が生じやすくなる（シャドー効果という）ため、その防止策として、（１）単結晶半導体基板５００を回転させながら不純物や質量が重い元素の導入を行う、（２）所定の時間や角度毎に回転を中断し、そのときに不純物や質量が重い元素の導入を行うなどの方法をとることができる。単結晶半導体基板５００に対して不純物や質量の重い原子の注入方向を相対的に斜めにし、さらに単結晶半導体基板５００を回転させながら不純物や質量の重い元素の注入を行うと、チャネリング現象とシャドー効果の予防が同時にできるため、より好ましい。
【００７９】
その後、導入した不純物元素を極浅かつ高濃度のプロファイルのまま活性化するために、本発明によるレーザアニールを行う。
【００８０】
本実施例では、エネルギー１０Ｗ、ＴＥＭ００の発振モード、第２高調波（５３２ｎｍ）、発振周波数１６０ＭＨｚ、パルス幅１０ｐｓｅｃのＹＶＯ４レーザを用いる。なお、この照射条件に限定されるものではなく、本発明は、パルス幅は１ｆｓ〜１０ｐｓとし、波長は３７０〜６４０ｎｍ、好ましくは４００〜５４０ｎｍの範囲内で射出するレーザを用いることができる。この理由は、図３に示すように、３７０〜６４０ｎｍの波長領域において、単結晶半導体の吸収係数よりもアモルファス化した半導体の吸収係数の方が大きい。特に、４００〜５４０ｎｍでは、単結晶半導体とアモルファス化した半導体の吸収係数には大きな差が見られる。このため、この波長領域のレーザを用いることによって、アモルファス化した半導体に選択的にレーザが吸収されやすいからである。
【００８１】
本発明のレーザ発振器として用いることができるのは、例えば、Ｓａｐｐｈｉｒｅ、ＹＡＧ、セラミックスＹＡＧ、セラミックスＹ２Ｏ３、ＫＧＷ、ＫＹＷ、Ｍｇ２ＳｉＯ４、ＹＬＦ、ＹＶＯ４、ＧｄＶＯ４などの結晶に、Ｎｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒなどのドーパントを添加したレーザなどが挙げられる。
【００８２】
なお、レーザ発振器は、３７０〜６４０ｎｍの範囲内、好ましくは４００〜５４０ｎｍで発振するように、必要に応じて非線形光学素子を用いて第２高調波、または第３高調波以上の高調波に変換する。例えば、レーザ発振器から発振されたレーザビームの基本波長が１μｍ程度の赤外領域にある場合は、非線形光学素子により第２高調波（５３２ｎｍ程度）に変換し用いることができる。
【００８３】
レーザ発振器は安定形共振器とし、ＴＥＭ００（シングル横モード）の発振モードであることが望ましい。ＴＥＭ００モードの場合、レーザビームはガウス型の強度分布を持ち、集光性に優れているため、ビームスポットの加工が容易となる。
【００８４】
なお、ＴＥＭ００の発振モードはガウス型の強度分布を持つため、ビームの両端部分は中心部に比べて強度が弱い。そこで、この強度の弱い部分をスリットで遮断するとよい。スリットを用いることによって、強度の弱い部分を遮断することができ、照射面におけるレーザビームの長軸方向の長さを調節することができる。本発明において、スリットの有無、材質などについては特に制限されることはない。スリットを使用する場合は、スリットを通過した際に強度の弱い部分を遮断できる構造または形状のものを使用することができる。
【００８５】
また、シリンドリカルレンズやシリンドリカルレンズアレイ、フライアイレンズ、ライトパイプ、回折光学素子（ディフラクティブオプティクス）などを用いたビームホモジナイザを用いることによって、ビームを均一化しても良い。また、ビームホモジナイザとスリットと組み合わせても良い。
【００８６】
なお、被照射物上に形成されるビームスポットは、光学系を用いることによって所望の形状にすることが可能であるが、ビームの形状をアスペクト比の高い線状、矩形状、または楕円状にすると、スループット良くビームを照射することができるため、より好ましい。
【００８７】
こうしてレーザアニールを行い、添加した不純物元素を活性化させると同時に不純物添加によって形成された結晶欠陥を低減する。本実施例では５３２ｎｍの波長を選択することでアモルファス化したエクステンション領域５０９にのみレーザビームのエネルギーが吸収され、選択的に加熱することができる。また、パルス幅が１ｆｓ〜１０ｐｓの超短パルスであるため、不純物の拡散を抑えることができる。さらに、発振周波数が１０ＭＨｚを超えるレーザを用いているため、処理時間を短縮することが可能である。
【００８８】
以上より、エクステンション領域５０９を浅く保つことができ、本発明を用いて作製した半導体装置は、短チャネル効果の抑制及び電界集中の緩和などの効果が得られる。
【００８９】
この後、図５（Ｆ）に示すように、エッチングにより窒化珪素膜５０３を選択的に除去する。さらに、この後に適宜工程を行うことで半導体装置を作製することができる。本発明を用いて作製された半導体装置は、その電気的特性が良好なものとなり、動作特性も大幅に向上する。
【００９０】
本実施例は、他の実施例と組み合わせることが可能である。また、ガラス基板、石英基板、有機樹脂製基板などの絶縁物質上に半導体膜を形成した基板を用いて薄膜トランジスタを作製する際にも、同様に用いることが可能である。
【実施例３】
【００９１】
本実施例では、半導体素子の作製方法について、図面を参照して説明する。なお、本実施例では、単結晶シリコン基板を用い、ＣＭＯＳ型のＩＣを作製する例を示す。
【００９２】
まず、単結晶シリコンからなる基板６００を用意し、公知のＬＯＣＯＳ法またはシャロートレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて、第１の素子形成領域６０２と第２の素子形成領域６０３を形成する。
【００９３】
具体的には、単結晶シリコン基板６００を上に窒化珪素膜６０１を堆積する。後に活性領域となる部分を残して窒化珪素膜６０１を除去する（図６（Ａ））。
【００９４】
そして、窒化珪素膜６０２をマスクにして、熱酸化法により厚い分離用の酸化珪素膜（フィールド酸化膜）６０４を形成する。次に、窒化珪素膜を熱リン酸で除去することによって、フィールド酸化膜６０４によって分離された第１の素子領域６０２および第２の素子領域６０３が形成される（図６（Ｂ））。
【００９５】
ここで用いる単結晶半導体基板６００は、例えば貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、シリコンウエハーなどを用いることができる。ＳＯＩ基板を用いて半導体素子を作製すると、隣接する素子を完全に分離することができ、リーク電流が流れるのを防ぐことができる。
【００９６】
次に、第１の素子形成領域６０２にレジスト６０５で覆い、後にＰチャネル型ＭＯＳトランジスタが形成される部分である第２の素子形成領域６０３にリンをイオン注入し、ｐ型ウェル６０７を形成する。同様にして、後にＮチャネル型ＭＯＳトランジスタが形成される部分である第１の素子形成領域６０２にｎ型ウェル６０６を形成させる。（図６（Ｃ））。
【００９７】
次に、レジスト６０５を剥離し、第１の素子形成領域６０２、第２の素子形成領域６０３の表面を露出させる（図６（Ｄ））。その後、この表面に熱酸化法で酸化珪素を材料とする薄いゲート絶縁膜６０８を形成させる（図６（Ｅ））。
【００９８】
ゲート絶縁膜６０８の形成方法は、プラズマＣＶＤ法やスパッタ法などを用いればよい。例えば、熱酸化法によって得られる膜厚５ｎｍの酸化珪素膜と、ＣＶＤ法で得られる膜厚１０〜１５ｎｍの酸化窒化珪素膜の積層膜を形成してもよい。また、ガスを切り替えることによって連続的に成膜を行うこともできる。
【００９９】
なお、ゲート絶縁膜６０８は上記の材料に限らず、（１）酸化珪素膜、窒化酸化珪素膜（ＳｉＮｘＯｙ（ｘとｙはｘ＞ｙを満たす１以上の自然数））、酸化窒化珪素膜（ＳｉＮｘＯｙ（ｘとｙはｘ＞ｙを満たす１以上の自然数））、窒化酸化膜、またはこれらの積層膜、（２）高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）のタンタル酸化物、酸化ハフニウム（ＨｆＯ２）、窒化ハフニウムシリゲート（ＨｆＳｉＯＮ）、酸化ジリコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化ランタン（Ｌａ２Ｏ２）などの希土類酸化物を用いることができる。
【０１００】
次に、ポリシリコン層とシリサイド層との積層膜を全面に形成し、リソグラフィ技術とドライエッチング技術を用いて、この積層膜を所定の形状に整形する。この処理によって、ゲート絶縁膜６０８上にポリサイド構造を有するゲート電極６０９、６１０が形成される（図６（Ｆ））。ポリシリコン層６０９ａ、６１０ａは低抵抗化するために、予め１×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度でリン（Ｐ）をドープしておいてもよいし、ポリシリコン層を形成する際にリンなどのｎ型不純物を添加してもよい。また、シリサイド層６０９ｂ、６１０ｂを形成する材料は、モリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従って形成することができる。
【０１０１】
なお、ゲート絶縁膜６０８を先述の高誘電率物質（ｈｉｇｈ−ｋ材料）を用いて形成した場合、ゲート電極６０９、６１０には、金属、または金属を主成分とした材料を用いることが望ましい。金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素、またはこれらの元素を主成分とする合成材料または化合物材料を用いることができる。さらには、これらの材料の積層物を用いてもよい。その一例として、タングステン（Ｗ）と窒化タンタル（ＴａＮ）の積層膜、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）の積層膜を挙げることができる。これらの材料を用いてゲート絶縁膜６０８とゲート電極６０９、６１０を形成することによって、ゲート電極の空乏化を解消し、大量の電流を流すことができるようになり、半導体素子の低電力化に貢献する。
【０１０２】
次に、図７（Ａ）に示すように、ゲート電極６０９、６１０の側壁にサイドウォール６１１、６１２を形成する。例えば酸化珪素からなる絶縁膜を基板全面にＣＶＤ法にて形成する。この絶縁膜に異方性エッチングを行うことによって、サイドウォールを形成すればよい。
【０１０３】
次いで、ソース領域およびドレイン領域を形成するために、シリコン基板にイオン注入を行う（図７（Ｂ））。ＣＭＯＳを形成する場合であるので、ｐチャネル型ＦＥＴを形成する第２の素子形成領域６０３をレジスト６１３で覆い、ｎ型不純物のヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を第１の素子形成領域６０２に注入する。この操作によって、ソース領域６１４、ドレイン領域６１５が形成される。また、同様にしてｎチャネル型ＦＥＴを形成する第１の素子形成領域６０２をレジストで覆い、ｐ型不純物であるホウ素（Ｂ）を第２の素子形成領域６０３に注入し、ソース領域６１６、ドレイン領域６１７を形成する（図７（Ｃ））。
【０１０４】
さらに、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板の結晶欠陥を回復するために、第１回目の活性化処理を行う。なお、第１回目の活性化処理はＲＴＡ法、レーザアニール法などの公知の方法にて行ってよい。
【０１０５】
次に、サイドウォール６１１、６１２を、エッチング処理などを用いて選択的に除去する。次に、ｎ型ＦＥＴになる部分をレジスト６１８で覆い、ｐ型の導電性を示すイオンの注入を行う（図７（Ｄ））。ここで、リン、ヒ素、またはアンチモンのいずれかのイオンをイオン注入に用いることができる。この処理により、エクステンション領域６１９を形成する。同様にして、ｐ型ＦＥＴになる部分をレジストで覆い、ｎ型の導電性を有するイオンの注入を行い、エクステンション領域６２０を形成する。ホウ素イオンをイオン注入に用いることができる。ここで、チャネル領域と、ソース領域またはドレイン領域との間に形成された不純物領域をエクステンション領域という。エクステンション領域６１９および６２０は、ソース領域６１４、６１６やドレイン領域６１５、６１７よりもごく浅く形成する。エクステンション領域６１９、６２０の不純物濃度は、ソース領域やドレイン領域の不純物濃度より低い場合も高い場合も同等の場合もある。すなわち、エクステンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
【０１０６】
ここで、不純物元素を注入するのと同時に、ゲルマニウム（Ｇｅ）や０族の元素（Ａｒ、Ｋｒ、Ｘｅ、Ｒｎなど）などの質量が重い原子を打ち込み、単結晶の格子を崩す。この際、打ち込む速度を下げ、２０ｎｍ程度までアモルファス化する。不純物の導入と重い原子の打ち込みの順番は限定されるものではない。どちらを先にしても良いし、同時に行っても良い。
【０１０７】
シリコン基板６００は原子が整然と配列している。特に＜１００＞面や＜１１１＞面の場合では、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象（チャネリング現象）が起きる。そこで、シリコン基板６００に対して不純物の導入方向を傾斜させて注入すると、原子間の隙間を少なくすることができるため、導入された不純物が結晶の表面近傍でとどまりやすくなる。
【０１０８】
また、ゲート電極６０９、６１０の周囲には凹凸部分が存在するため、不純物や質量が重い元素が導入されない領域が生じやすくなる（シャドー効果という）。その防止として、（１）シリコン基板６００を回転させながら不純物や質量が重い元素の導入を行う、（２）所定の時間や角度毎に回転を中断し、そのときに不純物や質量が重い元素の導入を行う、などの方法をとることができる。シリコン基板６００に対して不純物や質量の重い原子の注入方向を相対的に斜めにし、さらにシリコン基板６００を回転させながら不純物や質量の重い元素の注入を行うと、チャネリング現象とシャドー効果の予防が同時にできるため、より好ましい。
【０１０９】
次に、イオン注入された不純物の活性化およびイオン注入によって発生したシリコン基板の結晶欠陥を回復するために、第２回目の活性化処理を行う（図７（Ｅ））。第２回目の活性化処理は、パルス幅が１ｆｓ〜１０ｐｓ、波長が３７０〜６４０ｎｍ、好ましくは４００〜５４０ｎｍの波長を持つレーザビームをアモルファス化したエクステンション領域を含む半導体基板に照射することによってエクステンション領域を活性化する。
【０１１０】
この理由は、３７０〜６４０ｎｍ、特に４００〜５４０ｎｍの波長領域では、単結晶の半導体の吸収係数よりアモルファス化した半導体の吸収係数の方が高く、その吸収係数の差も大きい。そのため、アモルファス化した半導体にほぼ選択的に吸収されるからである。従って、ソース領域やドレイン領域よりごく浅く形成されたアモルファス化したシリコン膜、すなわちエクステンション領域６１９、６２０の部分を含むごく浅い領域にレーザが吸収される。
【０１１１】
また、本実施例で用いるレーザは、パルス幅が１ｆｓ〜１０ｐｓと非常に短いため、エクステンション領域が加熱される時間を非常に短くすることができる。そのため、ＲＴＡ法と比較して不純物の拡散を大幅に抑えることができる。このような構成によって、ごく浅くエクステンション領域を形成することが可能になるため、電界集中が緩和され、短チャネル効果が抑制される。
【０１１２】
また、発振周波数が１０ＭＨｚ以上のレーザを用いて照射を行うことにより、処理時間を短縮することができる。
【０１１３】
次に、活性化後に層間絶縁膜や配線などを形成する。図８（Ａ）に示すように、第１の層間絶縁膜６２１は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて、酸化シリコン膜や酸化窒化シリコン膜などで、１００〜２０００ｎｍの厚さに形成する。さらにその上にリンガラス（ＰＳＧ）、ボロンガラス（ＢＳＧ）、またはリンボロンガラス（ＰＢＳＧ）からなる第２の層間絶縁膜６２２を形成する。第２の層間絶縁膜６２２は、平坦性を上げるため、スピンコート法や常圧ＣＶＤ法を用いて作製する。
【０１１４】
続いて、図８（Ｂ）に示すように、第１の層間絶縁膜６２１および第２の層間絶縁膜６２２に、それぞれＦＥＴのソース領域およびドレイン領域に達するコンタクトホール（開口）を形成し、ソース電極６２３、６２４およびドレイン電極６２５、６２６を形成する。ソース電極６２３、６２４およびドレイン電極６２５、６２６の材料は、低抵抗材料として通常用いられるアルミニウム（Ａｌ）、アルミニウムとチタン（Ｔｉ）の積層物などを用いることができる。
【０１１５】
また、ここでは図示していないが、ソース電極６２３、６２４およびドレイン電極６２５、６２６を形成するためのコンタクトホールを開口する際に、第１の層間絶縁膜６２１および第２の層間絶縁膜６２２に、ゲート電極６０９、６１０に達するコンタクトホールも同時に設け、第１の層間絶縁膜６２１上に設けられている配線と電気的に接続する電極が設けられる。
【０１１６】
最後に、図８（Ｃ）に示すように、パッシベーション膜６２７と第３の層間絶縁膜６２８を形成する。図８において、向かって左側がＮチャネル型ＦＥＴ６２９であり、右側がＰチャネル型ＦＥＴ６３０である。
【０１１７】
パッシベーション膜６２７は、プラズマＣＶＤ法で窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で形成されている。さらに、第３の層間絶縁膜６２８は、有機樹脂材料で１〜２μｍの厚さに形成する。ここで用いる有機樹脂材料とは、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。有機樹脂膜を用いる利点は、膜の形成が容易である点や、比誘電率が低いため寄生容量を低減できる点、膜の平坦化が容易である点などがある。なお、上述した以外の有機樹脂膜を用いてもよい。
【０１１８】
本発明を用いることにより、エクステンション領域をごく浅く形成することによって、短チャネル効果が抑制され、電界集中が緩和される。従って、高速で動作し、良好な性能を持つ小型の半導体装置を作製することができる。
【０１１９】
なお、本実施例は実施の形態および他の実施例と組み合わせて用いることが可能である。
【実施例４】
【０１２０】
本発明を用いて作製したＭＯＳＦＥＴを用いて、さまざまな半導体装置を完成させることができる。本実施例では、本発明のＭＯＳＦＥＴを用いたＣＰＵの例を示す。
【０１２１】
図９に示すＣＰＵは、基板９００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）９０１、演算回路用の制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）９０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）９０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）９０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）９０５、レジスタ（Ｒｅｇｉｓｔｅｒ）９０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）９０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）９０８、書き換え可能なＲＯＭ９０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）９２０を主に有している。またＲＯＭ９０９及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）９２０は、別チップに設けても良い。
【０１２２】
勿論、図９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１２３】
バスインターフェース９０８を介してＣＰＵに入力された命令は、命令解析部９０３に入力され、デコードされた後、演算回路用の制御部９０２、割り込み制御部９０４、レジスタ制御部９０７、タイミング制御部９０５に入力される。
【０１２４】
演算回路用の制御部９０２、割り込み制御部９０４、レジスタ制御部９０７、タイミング制御部９０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用の制御部９０２は、演算回路９０１の動作を制御するための信号を生成する。また、割り込み制御部９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部９０７は、レジスタ９０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ９０６の読み出しや書き込みを行う。
【０１２５】
また、タイミング制御部９０５は、演算回路９０１、演算回路用の制御部９０２、命令解析部９０３、割り込み制御部９０４、レジスタ制御部９０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部９０５は、基準クロック信号ＣＬＫ１（９２１）を元に、内部クロック信号ＣＬＫ２（９２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１２６】
本発明を用いてＣＰＵを構成するＭＯＳＦＥＴを形成する際に、エクステンション領域の深さを浅く作ることができる。そのため、短チャネル効果の抑制や電界集中の緩和が得られ、安定したＣＰＵの動作を得ることができる。また、ＣＰＵのさらなる微細化を進展させることが可能になる。
【０１２７】
なお、本実施例は、実施の形態や他の実施例と自由に組み合わせることができる。
【実施例５】
【０１２８】
本発明を用いて作製したＭＯＳＦＥＴを集積化したＣＰＵとして搭載し、さまざまな電子機器を完成させることができる。
【０１２９】
そのような電子機器として、デジタルビデオカメラ、デジタルカメラ、反射型プロジェクター、テレビ（ディスプレイ）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（オーディオ）、携帯端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍）、ゲーム機器、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ（ＤＶＤ）やハートディスクドライブ（ＨＤＤ）等の記録媒体に記録された情報を再生し、その画像を表示することができるディスプレイとＣＰＵを供えた機器などを挙げることができる。
【０１３０】
本発明の電子機器の一つである携帯電話を例に挙げ、以下に説明する。
【０１３１】
図１０は表示パネル１００１とプリント配線基板１００２を組み合わせたモジュールを示している。表示パネル１００１は、発光素子が各画素に設けられた画素部１００３と、第１の走査線駆動回路１００４、第２の走査線駆動回路１００５と、選択された画素にビデオ信号を供給する信号線駆動回路１００６を備えている。また、表示パネルに用いる素子は、発光素子に限らず、液晶素子を用いてもよい。
【０１３２】
プリント基板１００２には、コントローラ１００７、中央処理装置（ＣＰＵ）１００８、メモリ１００９、電源回路１０１０、音声処理回路１０１１及び送受信回路１０１２などが備えられている。プリント基板１００２と表示パネル１００１は、フレキシブル配線基板（ＦＰＣ）１０１３により接続されている。プリント配線基板１０１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズが入ったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ１００７、音声処理回路１０１１、メモリ１００９、ＣＰＵ１００８、電源回路１０１０などは、ＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式を用いて表示パネル１００１に実装することもできる。ＣＯＧ方式により、プリント基板１００２の規模を縮小することができる。
【０１３３】
プリント基板１００２に備えられたインターフェース（Ｉ／Ｆ）部１０１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート１０１５が、プリント基板１００２に設けられている。
【０１３４】
図１１は、図１０に示したモジュールのブロック図を示す。このモジュールは、メモリ１００９としてＶＲＡＭ１０１６、ＤＲＡＭ１０１７、フラッシュメモリ１０１８などが含まれている。ＶＲＡＭ１０１６にはパネルに表示する画像のデータが、ＤＲＡＭ１０１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０１３５】
電源回路１０１０は、表示パネル１００１、コントローラ１００７、ＣＰＵ１００８、音声処理回路１０１１、メモリ１０９、送受信回路１０１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路１０１０に電流源が備えられている場合もある。
【０１３６】
ＣＰＵ１００８は、制御信号生成回路１０２０、デコーダ１０２１、レジスタ１０２２、演算回路１０２３、ＲＡＭ１０２４、ＣＰＵ１００８用のインターフェース１０１９などを有している。インターフェース１０１９を介してＣＰＵ１００８に入力された各種信号は、一旦レジスタ１０２２に保持された後、演算回路１０２３、デコーダ１０２１などに入力される。演算回路１０２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ１０２１に入力された信号はデコードされ、制御信号生成回路１０２０に入力される。制御信号生成回路１０２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路１０２３において指定された場所、具体的にはメモリ１００９、送受信回路１０１２、音声処理回路１０１１、コントローラ１００７などに送る。
【０１３７】
メモリ１００９、送受信回路１０１２、音声処理回路１０１１、コントローラ１００７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１３８】
入力手段１０２５から入力された信号は、インターフェース１０１４を介してプリント基板１００２に実装されたＣＰＵ１００８に送られる。制御信号生成回路１０２０は、ポインティングデバイスやキーボードなどの入力手段１０２５から送られてきた信号に従い、ＶＲＡＭ１０１６に格納してある画像データを所定のフォーマットに変換し、コントローラ１００７に送付する。
【０１３９】
コントローラ１００７は、パネルの仕様に合わせてＣＰＵ１００８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル１００１に供給する。またコントローラ１００７は、電源回路１０１０から入力された電源電圧やＣＰＵ１００８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ  Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル１００１に供給する。
【０１４０】
送受信回路１０１２では、アンテナ１０２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路１０１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ１００８からの命令に従って、音声処理回路１０１１に送られる。
【０１４１】
ＣＰＵ１００８の命令に従って送られてきた音声情報を含む信号は、音声処理回路１０１１において音声信号に復調され、スピーカー１０２７に送られる。またマイク１０２６から送られてきた音声信号は、音声処理回路１０１１において変調され、ＣＰＵ１００８からの命令に従って、送受信回路１０１２に送られる。
【０１４２】
コントローラ１００７、ＣＰＵ１０２１、電源回路１０１０、音声処理回路１０１１、メモリ１００９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
【０１４３】
本発明を用いて作製した半導体素子は、短チャネル効果の抑制及び電界集中の緩和などの効果を持つ。従って、この半導体素子を集積してＣＰＵを作製すると、省電力で動作が良好な小型のＣＰＵを作製することができる。そのため、限られた領域に配置することが必要な小型電子機器に用いることが可能である。
【０１４４】
また、本実施例は実施の形態および他の実施例と組み合わせて用いることが可能である。
【実施例６】
【０１４５】
本発明を用いて作製したＦＥＴを集積したＩＣチップとして搭載し、様々な電子機器を完成させることができる。その具体例を、図を用いて説明する。
【０１４６】
本発明を用いることによって、基板上のＦＦＴが有するエクステンション領域を浅く作ることができるため、短チャネル効果の抑制や電界集中の緩和を達成できる。従って、本発明を用いて作製した半導体装置の電気特性は良好であり、動作特性も大幅に向上する。
【０１４７】
図１２（Ａ）は表示装置であり、筐体１２０１、支持台１２０２、表示部１２０３、スピーカー部１２０４、ビデオ入力端子１２０５などを含む。この表示装置は、他の実施例で示した作製方法により形成したＦＥＴを駆動ＩＣに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１４８】
図１２（Ｂ）はコンピュータであり、筐体１２１１、表示部１２１２、キーボード１２１３、外部接続ポート１２１４、ポインティングマウス１２１５などを含む。本発明によって形成されたＦＥＴは表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
【０１４９】
また、図１２（Ｃ）は携帯電話であり、携帯端末の１つの代表例である。この携帯電話は筐体１２２１、表示部１２２２、操作キー１２２３などを含む。本発明によって形成されたＦＥＴは表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。さらに、センサ部１２２４は光センサ素子を有しており、センサ部１２２４で得られる照度に合わせて表示部１２２２の輝度コントロールを行ったり、センサ部１２２４で得られる照度に合わせて操作キー１２２３の照明制御を抑えたりすることによって、携帯電話の消費電力を抑えることができる。
【０１５０】
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機などの電子機器に、本発明のレーザ照射を行った半導体材料を用いることもできる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することができ、小型・軽量を図ることができる。また、それぞれの機能回路において短チャネル効果の抑制や電界集中を緩和する効果を持つため、省電力化に大きく寄与する。
【０１５１】
また、図１２（Ｄ）、（Ｅ）はデジタルカメラである。なお、図１２（Ｅ）は、図１２（Ｄ）の裏側を示す図である。このデジタルカメラは、筐体１２３１、表示部１２３２、レンズ１２３３、操作キー１２３４、シャッター１２３５などを有する。本発明によって形成されたＦＥＴは、表示部１２３２を駆動する駆動ＩＣやメモリなどに用いることができる。
【０１５２】
図１２（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体１２４１、表示部１２４２、筐体１２４３、外部接続ポート１２４４、リモコン受信部１２４５、受像部１２４６、バッテリー１２４７、音声入力部１２４８、操作キー１２４９、接眼部１２５０などを有する。本発明を用いて形成されたＦＥＴは、表示部２２４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。
【０１５３】
また、本発明を用いて作製したＦＥＴを薄膜集積回路、または非接触型薄膜集積回路装置（無線ＩＣタグ、ＲＦＩＤ（無線認証、Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ばれる）として用いることもできる。他の実施例で示した作製方法を用いることにより、薄膜集積回路および非接触型薄膜集積回路は、タグとしての利用やメモリとしての利用が可能である。
【０１５４】
図１３（Ａ）は、パスポート１３０１に無線ＩＣタグ１３０２を貼り付けている状態を示している。また、パスポート１３０１に無線ＩＣタグ１３０２を埋め込んでもよい。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック（Ｔ／Ｃ）、健康保険証、住民票、戸籍謄本などへの無線ＩＣタグの貼り付けや埋め込みができる。この場合、本物であることを示す情報のみを無線ＩＣタグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権を設定する。これは、他の実施例で示したメモリを用いることにより実現できる。このようにタグとして利用することによって、偽造されたものと区別することが可能になる。
【０１５５】
このほかに、無線ＩＣタグをメモリとして用いることも可能である。図１３（Ｂ）は、無線ＩＣタグ１３１１を野菜の包装に貼り付けるラベルに埋め込んだ例を示している。また、包装そのものに無線ＩＣタグを貼り付けたり埋め込んだりしても構わない。無線ＩＣタグ１３１１には、生産地、生産者、製造年月日、加工方法などの生産段階のプロセスや、商品の流通プロセス、価格、数量、用途、形状、重量、賞味期限、各種認証情報などを記録することが可能になる。無線ＩＣタグ１３１１からの情報は、無線式のリーダ１３１２のアンテナ部１３１３で受信して読み取り、リーダ１３１２の表示部１３１４に表示することによって、卸売り業者、小売り業者、消費者が把握することが容易になる。また、生産者、取引業者、消費者のそれぞれに対してアクセス権を設定することによって、アクセス権を有しない場合は読み込み、書き込み、書き換え、消去ができない仕組みになっている。
【０１５６】
また、無線ＩＣタグは以下のように用いることができる。会計の際に無線ＩＣタグに会計を済ませたことを記入し、出口にチェック手段を設け、会計済みであることを無線ＩＣタグに書き込まれているかをチェックする。会計を済ませていないで店を出ようとすると、警報が鳴る。この方法によって、会計のし忘れや万引きを予防することができる。
【０１５７】
さらに、顧客のプライバシー保護を考慮すると、以下に記す方法にすることも可能である。レジで会計をする段階で、（１）無線ＩＣタグに入力されているデータを暗証番号などでロックする、（２）無線ＩＣタグに入力されているデータそのものを暗号化する、（３）無線ＩＣタグに入力されているデータを消去する、（４）無線ＩＣタグに入力されているデータを破壊する、のいずれかを行う。これらは、他の実施例にて挙げたメモリを用いることによって実現することができる。そして、出口にチェック手段を設け、（１）〜（４）のいずれかの処理が行われたか、または無線ＩＣタグのデータに何も処理が行われていない状態であるかをチェックすることによって、会計の有無をチェックする。このようにすると、店内では会計の有無を確認することが可能であり、店外では所有者の意志に反して無線ＩＣタグの情報を読み取られることを防止することができる。
【０１５８】
なお、（４）の無線ＩＣタグに入力されているデータを破壊する方法をいくつか挙げることができる。例えば、（ａ）無線ＩＣタグが有する電子データの少なくとも一部に「０（オフ）」若しくは「１（オン）」、または「０」と「１」の両方を書き込んでデータのみを破壊する方法や、（ｂ）無線ＩＣタグに電流を過剰に流し、無線ＩＣタグが有する半導体素子の配線の一部を物理的に破壊する方法などを用いることができる。
【０１５９】
以上に挙げた無線ＩＣタグは、従来用いているバーコードより製造コストが高いため、コスト低減を図る必要がある。本発明を用いることによって、短チャネル効果を抑えつつ、さらなる微細化を図ることができ、無線ＩＣタグに設けられたＩＣチップの小型化を実現することができる。ＩＣチップは大きさが小さくなるほど耐衝撃強度が増すため、信頼性が向上する。さらに、本発明を用いることにより、どの無線ＩＣタグも品質が高く、性能のばらつきがないように製作することができる。
【０１６０】
以上のように、本発明により作製された半導体装置の適用範囲は極めて広く、本発明により作製された半導体装置をあらゆる分野の電子機器に用いることができる。
【０１６１】
また、本発明により、半導体集積回路のさらなる微細化を進めることができるため、ＩＣの高度集積化を進めることができる。そのため、ウェハー１枚あたりのチップ数を増やすことができる。
【０１６２】
また、本実施例は実施の形態および他の実施例と組み合わせて用いることが可能である。
【図面の簡単な説明】
【０１６３】
【図１】本発明の実施の形態を表す図である。
【図２】従来例を表す図である。
【図３】単結晶シリコンとアモルファスシリコンの吸収係数の波長依存性を示すグラフである。
【図４】本発明に用いるレーザ照射装置の一例を示す図である。
【図５】本発明の実施の形態を示す図である。
【図６】本発明の実施の形態を示す図である。
【図７】本発明の実施の形態を示す図である。
【図８】本発明の実施の形態を示す図である。
【図９】本発明の実施の形態を示す図である。
【図１０】本発明の実施の形態を示す図である。
【図１１】本発明の実施の形態を示す図である。
【図１２】本発明を用いて作製した電子機器の例を示す図である。
【図１３】本発明を用いて作製した電子機器の例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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