(57)【要約】【課題】  本願発明は、コレクタトップ型ＨＢＴにおいて、外部ベース直下のエミッタ層の狭窄化とベース・エミッタ接合容量の低減化を微量なサイドエッチ量で実現し、エミッタトップ型ＨＢＴにおいては、ベース・コレクタ接合容量の低減化を実現することの出来るＨＢＴを提供することにある。【解決手段】  コレクタトップ型ＨＢＴの場合、コレクタ側壁周辺の窓構造を利用して外部ベース層直下エミッタ層あるいはエミッタコンタクト層のエッチングを行い、エミッタトップ型のＨＢＴの場合、エミッタ側壁周辺の窓構造を利用して外部ベース直下コレクタ層あるいはコレクタコンタクト層のエッチングを行なう。両ＨＢＴ共に、外部ベース層は柱構造で支持され機械的強度が確保されている。【選択図】  図８Ｂ
2006186235.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたｎ型半導体からなるエミッタコンタクト層と、
前記エミッタコンタクト層上に形成されたｎ型半導体からなるエミッタ層と、
前記エミッタ層上に形成され、前記エミッタ層を形成する半導体材料の禁制帯幅よりも小さな禁制帯幅を有するｐ型半導体からなるベース層と、
前記ベース層上に、前記半導体基板の主面に平行な方向で当該ベース層より幅の狭い、ｎ型半導体からなるコレクタ層と、
前記コレクタ層上に形成されたｎ型半導体からなるコレクタコンタクト層と、
前記エミッタコンタクト層、前記ベース層、および前記コレクタコンタクト層にそれぞれ接続されたエミッタ電極、ベース電極、およびコレクタ電極を有し、
前記ベース層は、前記コレクタ層の周辺部に対応する領域に、複数の当該ベース層の除去部を有し、
前記ベース層の除去部に対応する半導体積層体部では、ベース層、エミッタ層もしくはエミッタコンタクト層もしくはその両者が存在せず、
前記複数のベース層の除去部の内の、隣り合う第１のベース層の除去部と第２のベース層の除去部との間は、ベース層が存在し、エミッタ層もしくはエミッタコンタクト層もしくはその両者が存在せず、
前記ベース層の除去部の外側の位置に対応する外部ベース層は、ベース層、エミッタ層およびエミッタコンタクト層が存在することで柱状構造を構成し、且つ
ベース・エミッタ接合面積が、コレクタ・ベース接合面積よりも小さいヘテロ接合バイポーラトランジスタを備えたことを特徴とする半導体装置。
【請求項２】
前記ベース層の除去部の少なくとも一部は、絶縁性材料によって充填され、且つ前記複数のベース層の除去部の内の、隣り合う第１のベース層の除去部と第２のベース層の除去部との間に位置するベース層の直下は、絶縁材料によって充填されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エミッタ層の膜厚は１５ｎｍ以上５０ｎｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記エミッタ層の膜厚は１５ｎｍ以上５０ｎｍ以下であり、
前記コレクタ層の周辺部は、前記ベース層に複数のベース層の除去部を有し、
前記ベース層の除去部に対応する半導体積層体部では、ベース層、エミッタコンタクト層が存在せず、
前記複数のベース層の除去部の内の、隣り合う第１のベース層の除去部と第２のベース層の除去部との間は、ベース層が存在し、エミッタコンタクト層は存在せず、
前記ベース層の除去部の外側の位置に対応する外部ベース層は、ベース層、エミッタ層およびエミッタコンタクト層が存在することで柱状構造を有することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記エミッタコンタクト層はＧａＡｓからなり、前記エミッタ層はＩｎＧａＰあるいはＡｌＧａＡｓからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記エミッタ電極が、前記半導体基板の裏面に導出されたエミッタ電極であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記エミッタ電極が、前記半導体基板の裏面に導出されたエミッタ電極であることを特徴とする請求項５記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板上に形成された第１の導電型の第１の半導体層と、
前記第１の導電型の第１の半導体層上に形成された、所望形状の第１の導電型の第２の半導体層と、
前記第１の導電型の第２の半導体層上に形成された、当該第１の導電型の第２の半導体層の禁制帯幅よりも小さな禁制帯幅を有しベース領域となる、第２導電型の第３の半導体層と、
前記第２導電型の第３の半導体層上に形成され、当該第２の導電型の第３の半導体層の禁制帯幅よりも大きな禁制帯幅を有する、第１の導電型の第４の半導体層と
前記第１の導電型の第４の半導体層上に形成された第１の導電型の第５の半導体層と、
前記第１の導電型の第１の半導体層、前記第２の導電型の第３の半導体層、および前記第１の導電型の第５の半導体層のそれぞれに接続された第１の電極、第２の電極、および第３の電極を有し、
前記第１導電型の第４の半導体層の周辺部は、前記第２導電型の第３の半導体層に複数の当該第２導電型の第３の半導体層の除去部を有し、
前記第２導電型の第３の半導体層の除去部に対応する半導体積層体部では、前記第２導電型の第３の半導体層、前記第１導電型の第２の半導体層もしくは前記第１導電型の第１の半導体層もしくはその両者が存在せず、
前記複数の、前記第２導電型の第３の半導体層の除去部の内の、隣り合う第第２導電型の第３の半導体層の、第１の除去部と第２導電型の第３の半導体層の、第２の除去部との間は、前記第２導電型の第３の半導体層が存在し、前記前記第１導電型の第４の半導体層もしくは前記前記第１導電型の第５の半導体層もしくはその両者が存在せず、
前記第２導電型の第３の半導体層の除去部の外側の位置に対応する第２導電型の第３の半導体層の領域は、前記第２導電型の第３の半導体層、前記第１導電型の第２の半導体層および前記第１導電型の第１の半導体層が存在することで柱状構造を有するヘテロ接合バイポーラトランジスタを備えたことを特徴とする半導体装置。
【請求項９】
前記第１の半導体層はエミッタコンタクト層、前記第２の半導体層はエミッタ層、前記第３の半導体層はベース層、前記第４の半導体層はコレクタ層、前記第５の半導体層はコレクタコンタクト層として構成されたことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の半導体層はコレクタコンタクト層、前記第２の半導体層はコレクタ層、前記第３の半導体層はベース層、前記第４の半導体層はエミッタ層、前記第５の半導体層はエミッタコンタクト層として構成されたことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
請求項８記載の半導体装置の複数個を有することを特徴とする電力増幅器。
【請求項１２】
請求項９記載の半導体装置の複数個を有することを特徴とする電力増幅器。
【請求項１３】
半絶縁性基板の上部に、
少なくとも、エミッタコンタクト用半導体層、エミッタ半導体層、ベース用半導体層、コレクタ用半導体層、コレクタコンタクト用半導体層を順次積層して形成する工程、
前記コレクタコンタクト用半導体層上部に所望の形状のコレクタ電極を形成する工程、
前記コレクタ用半導体層をメサ形状に加工してコレクタ領域を形成する工程、
前記ベース用半導体層をメサ形状に加工してベース領域を形成する工程、
前記ベース領域に、所望領域に複数の除去された部分を有するベース電極を形成する工程、
前記ベース電極の複数の除去された部分からエミッタ層あるいはエミッタコンタクト層、あるいはその両者をエッチングし、前記複数の除去された部分内の隣り合う第１の除去部分と第２の除去部分との間に位置するベース層の直下は中空とする工程、
前記エミッタ用半導体層をメサ形状に加工してエミッタ領域を形成する工程、
前記エミッタ領域にエミッタ電極を形成する工程、を有する半導体装置の製造方法。
【請求項１４】
半絶縁性基板の上部に、少なくともエミッタコンタクト用半導体層、エミッタ半導体層、ベース用半導体層、コレクタ用半導体層、コレクタコンタクト用半導体層を順次積層して形成する工程と、
前記コレクタコンタクト用半導体層上部に所望の形状のコレクタ電極を形成する工程、
前記コレクタ半導体層をメサ形状に加工してコレクタ領域を形成する工程、
前記ベース用半導体層をメサ形状に加工してベース領域を形成する工程、
前記ベース領域に、複数の当該ベース層の除去部分を形成する工程、
前記ベース層の除去部分から、エミッタ層あるいはエミッタコンタクト層、あるいはその両者をエッチングし、隣り合う第１のベース層の除去部分と第２のベース層の除去部分との間に位置するベース層の直下を中空とする工程、
前記ベース領域に前記ベース層の除去部分を除く領域にベース電極を形成する工程、
前記エミッタ用半導体層をメサ形状に加工してエミッタ領域を形成する工程、
前記エミッタ領域にエミッタ電極を形成する工程、を有する半導体装置の製造方法。
【請求項１５】
前記エミッタ電極は、前記半絶縁性基板の裏面から形成する工程を有する請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、化合物半導体を用いたヘテロ接合バイポーラトランジスタを備えた半導体装置及びその製造方法に係わるものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタにおいて、エミッタ・ベース接合容量とベース・コレクタ接合容量の低減は、高速動作をはじめとするデバイス性能向上に深く関係している。特に、コレクタトップヘテロ接合バイポーラトランジスタ(以下、Ｃ−ｔｏｐ ＨＢＴと略す)はエミッタトップへテロ接合バイポーラトランジスタ(以下、Ｅ−ｔｏｐ ＨＢＴと略す)に比較して、寄生コレクタ容量を小さくでき、最大発振周波数を高くできる利点を有する。しかし、エミッタ・ベース接合面積がベース・コレクタ接合面積よりも大きくなるため、エミッタから注入された電子の一部はコレクタに到達できず、エミッタ接地電流増幅率(以下、電流増幅率と略す)の小さくなる問題があった。この対策として、結晶成長用基板にエミッタ層−ベース層−コレクタ層の各層を積層し、前記エミッタ層をサイドエッチングすることにより、電流狭窄構造を作製する技術がある。この技術は、例えば、第８回インジウム燐及び関連材料に関する国際会議録(１９９６年)の第１３７頁から第１４０頁(Proceedings of Eighth International Conference on Indium Phosphide and Related Materials (１９９６)pp.１３７-１４０)に例示される（非特許文献１）。
【０００３】
【非特許文献１】第８回インジウム燐及び関連材料に関する国際会議録(１９９６年)、第１３７頁−第１４０頁
【発明の開示】
【発明が解決しようとする課題】
【０００４】
コレクタトップＨＢＴにおける、電流狭窄構造の代表的な例は、前記の結晶成長用基板にエミッタ層−ベース層−コレクタ層の各層を積層し、前記エミッタ層を、エミッタ層の側面からサイドエッチングする例、即ち、より具体的にはエミッタ領域のコレクタ領域に対する対向面積を物理的に小さく加工する例である。この場合、基体−エミッタ層−ベース層−コレクタ層の積層に対して、エミッタ層を側面からサイドエッチングする場合、エミッタ領域の側面からのサイドエッチ量が大きくなり且つ、制御性に乏しい。従って、前記サイドエッチ量にバラツキが多い。当然、ＨＢＴの特性のバラツキを生ずることとなる。
【０００５】
又、前記の積層構造では、サイドエッチ行ったエミッタ層の幅は、当然この上部のベース層より幅が狭くなる。従って、外部ベース層直下は中空となるため、機械的強度に乏しいという欠点があった。
【課題を解決するための手段】
【０００６】
外部ベース層において、コレクタ層側壁に隣接する窓部から、エミッタ層あるいはエミッタコンタクト層のエッチング及びサイドエッチングを行い、エミッタ・ベース接合面積をベース・コレクタ接合面積よりも小さくする。
【０００７】
外部ベース層において、コレクタ層側壁に隣接する窓部と窓部の間に位置する外部ベース層は、両窓部からのサイドエッチングにより中空となるようにする。
【０００８】
エミッタコンタクト層のエミッタ層側の面の面積をベース・コレクタ面積以下に小さく、この面積よりエミッタ層と反対側の面の面積を大きくし、かつエミッタ層の膜厚を１５ｎｍ以上５０ｎｍ以下にする。
【０００９】
本発明はエミッタトップのＨＢＴにおいても、半導体積層体に同様の技術思想を適用可能である。Ｅ−ｔｏｐ ＨＢＴにおいて、外部ベース層の窓部から、コレクタ層のエッチングを行い、ベース・コレクタ接合容量を削減する。
【００１０】
本発明は、トランジスタ真性部分に隣接する箇所にイオン打ち込みを用いず、微量なサイドエッチングを行い、コレクタ・ベース接合面積よりも小さいベース・エミッタ接合面積を形成することを特徴としている。
【００１１】
即ち、本願発明の実際的な基本形態を具体的に例示すれば、次の通りである。即ち、半導体基板と、前記半導体基板上に形成された第１の導電型の第１の半導体層と、前記第１の導電型の第１の半導体層上に形成された、所望形状の第１の導電型の第２の半導体層と、前記第１の導電型の第２の半導体層上に形成された、当該第１の導電型の第２の半導体層の禁制帯幅よりも小さな禁制帯幅を有しベース領域となる、第２導電型の第３の半導体層と、前記第２導電型の第３の半導体層上に形成され、当該第２の導電型の第３の半導体層の禁制帯幅よりも大きな禁制帯幅を有する、第１の導電型の第４の半導体層と前記第１の導電型の第４の半導体層上に形成された第１の導電型の第５の半導体層と、前記第１の導電型の第１の半導体層、前記第２の導電型の第３の半導体層、および前記第１の導電型の第５の半導体層のそれぞれに接続された第１の電極、第２の電極、および第３の電極を有する。
【００１２】
そして、前記第１導電型の第４の半導体層の周辺部は、前記第２導電型の第３の半導体層に複数の当該第２導電型の第３の半導体層の除去部を有し、
前記第２導電型の第３の半導体層の除去部に対応する半導体積層体部では、前記第２導電型の第３の半導体層、前記第１導電型の第２の半導体層もしくは前記第１導電型の第１の半導体層もしくはその両者が存在せず、
前記複数の、前記第２導電型の第３の半導体層の除去部の内の、隣り合う第第２導電型の第３の半導体層の、第１の除去部と第２導電型の第３の半導体層の、第２の除去部との間は、前記第２導電型の第３の半導体層が存在し、前記前記第１導電型の第４の半導体層もしくは前記前記第１導電型の第５の半導体層もしくはその両者が存在せず、
前記第２導電型の第３の半導体層の除去部の外側の位置に対応する第２導電型の第３の半導体層の領域は、前記第２導電型の第３の半導体層、前記第１導電型の第２の半導体層および前記第１導電型の第１の半導体層が存在することで柱状構造を有するヘテロ接合バイポーラトランジスタを備えた半導体装置である。
【００１３】
前記ヘテロ接合バイポーラトランジスタが、コレクタトップの場合、前記第１の半導体層はエミッタコンタクト層、前記第２の半導体層はエミッタ層、前記第３の半導体層はベース層、前記第４の半導体層はコレクタ層、前記第５の半導体層はコレクタコンタクト層として構成される。ただし、エミッタ−ベース接合面積は、コレクタ−ベース接合面積よりも小さい。一方、エミッタトップの場合、前記第１の半導体層はコレクタコンタクト層、前記第２の半導体層はコレクタ層、前記第３の半導体層はベース層、前記第４の半導体層はエミッタ層、前記第５の半導体層はエミッタコンタクト層として構成される。ただし、コレクタ−ベース接合面積は、エミッタ−ベース接合面積よりも大きい。
【００１４】
本願発明になるトランジスタは、電力増幅器を構成するに極めて好適である。複数個のトランジスタを用いて電力増幅器を構成することは自由である。
【発明の効果】
【００１５】
本発明によれば、ベース・コレクタ接合容量が小さく、最大発振周波数の高いＣ−ｔｏｐ ＨＢＴを備えた半導体装置を作製できる。
【００１６】
本発明によれば、機械的強度確保されたＣ−ｔｏｐ ＨＢＴを備えた半導体装置を作製できる。
【００１７】
本発明によれば、電流利得の面積依存性がないＣ−ｔｏｐ ＨＢＴを備えた半導体装置を作製できる。
【００１８】
本発明によれば、ベース・コレクタ接合容量が小さいＥ−ｔｏｐ ＨＢＴを備えた半導体装置を作製できる。
【発明を実施するための最良の形態】
【００１９】
窓部エッチングにより、Ｃ−ｔｏｐ ＨＢＴにおいて、従来２μｍ以上のサイドエッチよりも小さなエッチ量で、ベース・コレクタ接合面積よりも小さいベース・エミッタ接合面積を実現できる。この為、Ｃ−ｔｏｐ ＨＢＴの電流増幅率が高くなり、ベース・エミッタ接合容量も小さくできる。尚、窓部形状は、エッチング可能であればどのような形でも構わない。但し、窓部と窓部間の幅は両側の窓部からのサイドエッチにより窓部と窓部間のエミッタコンタクト層が中空となる幅でなければならない。
【００２０】
エミッタコンタクト層の面積を、エミッタ層側で小さく反対側で大きくするには、例えば、基板として面方位(１００)のせん亜鉛型結晶構造化合物半導体を用い、その上にエピタキシャル成長したエミッタコンタクト層を、平面形状が長方形のエミッタ層の長手方向の側面が順メサ形状となるエッチング液を用いて、サイドエッチングすれば良い。
【００２１】
その際、サイドエッチングにより、エミッタコンタクト層の側面には{１１１}面が現れる。しかし、せん亜鉛型結晶構造を有する化合物半導体では、{１１１}面はエッチング速度の最も小さな面である。従って、エミッタコンタクト層のサイドエッチング時に過度のオーバエッチングを行っても、エミッタコンタクト層とエミッタ層の接触面積のばらつきは無視できる程度に小さくできる。
【００２２】
又、本発明では、従来のようにエミッタ層の面積を小さくするのではなく、エミッタコンタクト層の面積を小さくするため、エミッタ層の膜厚を５０ ｎｍ以下に薄くしている。これにより、エミッタコンタクト層からエミッタ層へ注入された電子の横方向広がりは実質的に無視できる。この結果、エミッタ層とベース層の接触面積により決まるエミッタ面積のばらつきを、無視できる程度に小さくできる。更に、窓部から上述の{１１１}面を利用するサイドエッチングを併用すれば、このばらつきをより小さくできる。又、エミッタコンタクト層はエミッタ層に比べて高不純物濃度の為、空乏化による素子の微細化の制約はほとんどない。
【００２３】
又、エミッタ層膜厚の下限の１５ｎｍは、エミッタ接地電流増幅率が３０以上という条件を満たす値である。
【００２４】
エミッタコンタクト層のサイドエッチング方法としては、エミッタコンタクト層としてＧａＡｓを用いる場合、ＩｎＧａＰ(ＩｎＧａモル比が０．５)に対して１０以上の選択比がとれるウェットエッチングが好ましい。例えば、クエン酸、過酸化水素、水の混合液(５℃)が適している。尚、サイドエッチング形成に用いるエッチング液は、燐酸、過酸化水素、水等の組み合わせでもよい。
【００２５】
Ｅ−ｔｏｐ ＨＢＴにおいて、外部ベース層の窓部から、コレクタ層のエッチングを行い、ベース・コレクタ接合容量を削減することができる。
【００２６】
＜実施例１＞
本発明の実施例１であるｎｐｎ型Ｃ−ｔｏｐ ＨＢＴについて、図１より図８Ｃを用いて説明する。本例では、図８Ｂ及び図８Ｃの各縦断面構造図に例示されるように、第２のエミッタコンタクト層４は、窓構造からのエッチングとサイドエッチングにより開口されており、有効エミッタ面積（第２のエミッタコンタクト層４とエミッタ層５の接触面積）０．５×０．５μｍ２はベース・コレクタ接合面積（ベース層６とコレクタ層８の接触面積）０．７×０．７μｍ２よりも小さくなっている。尚、図８Ａは、当該Ｃ-ｔｏｐ ＨＢＴの上面図、図８Ｂ、図８Ｃはそれぞれ、図８Ａにおける、線８Ｂ−８Ｂ、８Ｃ−８Ｃに沿った装置の断面図である。
【００２７】
以下、図１より図８Ｃを用いてＣ-ｔｏｐ ＨＢＴの製造方法を説明する。
【００２８】
はじめに、半絶縁性ＧａＡｓ（１００）基板１上に、高ドープｎ型ＧａＡｓからなる第１のエミッタコンタクト層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．５μｍ）２、高ドープｎ型ＩｎＧａＰからなるエッチストップ層（ＩｎＰモル比０．５、Ｓｉ濃度５×１０１７ｃｍ−３、膜厚０．１μｍ）３、高ドープｎ型ＧａＡｓからなる第２のエミッタコンタクト層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．５μｍ）４、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚０．０５μｍ）５、高ドープｐ型ＧａＡｓからなるベース層（Ｃ濃度５×１０１９ｃｍ−３、膜厚０．０５μｍ）６、ｎ型ＩｎＧａＰからなるエッチストップ層（ＩｎＰモル比０．５、Ｓｉ濃度５×１０１７ｃｍ−３、膜厚０．０５μｍ）７、ｎ型ＩｎＧａＡｓからなるコレクタ層（ＩｎＡｓモル比は０から０．５まで変化、Ｓｉ濃度３×１０１６ｃｍ−３から２×１０１９ｃｍ−３、膜厚０．８μｍ）８を順次、有機金属気相エピタキシー法により成長する。ここで、ｎ型ＩｎＧａＰエッチストップ層７はベースからコレクタへの正孔注入を抑制し、オフセット電圧の低減効果を有するものであるが、コレクタトップＨＢＴの動作上、必ずしも必須な層ではない。次いで、高周波スパッタ法を用いて、ＷＳｉ層９（ＷＳｉ：Ｓｉモル比０．３、膜厚０．５μｍ）をウエハ全面に堆積した（図１）。
【００２９】
その後、ホトリソグラフィー及びＣＦ４を用いたドライエッチングにより、当該ＷＳｉ層を所望形状に加工し、コレクタ電極９を形成した（図２Ｂ）。そして、そのコレクタ電極９をマスク領域に、ｎ型ＩｎＧａＡｓコレクタ層８を、ＳＦ６及びＳｉＣｌ４を用いたドライエッチング、及びリン酸、過酸化水素、水の混合液を用いたウェットエッチングを併用して、所望形状に除去した（図２Ｂ）。尚、図２Ａは、前記コレクタ層をエッチングする為のマスクの上面図を示し、図２Ｂは、この時の装置の縦断面図を示している。
【００３０】
引き続き、プラズマ励起化学的気相堆積法によりＳｉＯ２膜１０（膜厚０．６μｍ）を堆積する。そして、当該ＳｉＯ２膜を、ホトリソグラフィーおよびＣ２Ｆ６及びＣＨＦ３の混合プラズマを用いて異方性エッチングを施し、所望形状に加工した。その後、前記ＳｉＯ２膜１０をマスク領域に、硼素イオンを加速エネルギー５０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件で室温にて打ち込み、外部ベース領域の下のエミッタコンタクト層に高抵抗ＧａＡｓ領域１１を形成した。この高抵抗ＧａＡｓ領域１１は寄生エミッタ―ベース接合を流れるベース電流の１部を抑制する。尚、打ち込むイオンとしては、前記の硼素以外にも水素、ヘリウム、ベリリウム、炭素、窒素、酸素、フッ素、ネオンのいずれであっても、同様に高抵抗化領域１１が形成できる。図３Ａは、マスクの上面図及びＳｉＯ２膜を示し、図３Ｂは、この時の装置の縦断面図を示している。
【００３１】
その後、ＳｉＯ２膜１０をウェットエッチングにより除去し、コレクタ層周辺に沿って複数の窓部１３が存在するように、ベース電極（Ｐｔ（膜厚２０ｎｍ）／Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）積層体）１２を、電子ビーム蒸着及びリフトオフ法を用いて窓部―窓部間の部分領域のみであるが自己整合的に形成した。図４Ａは、この工程における主要部の上面図を示し、図４Ｂは、図４Ａでの線４Ｂ−４Ｂ、４Ｃ−４Ｃにおける縦断面図を示している。
【００３２】
その後、プラズマ励起化学的気相堆積法によりＳｉＯ２膜１４（０．１μｍ）を堆積する。このＳｉＯ２膜１４を、ホトリソグラフィー及びＣＦ４を用いたドライエッチングにより、ＩｎＧａＰからなるエッチストッパ層７、ＧａＡｓからなるベース層６、ＩｎＧａＰからなるエミッタ層５、ＧａＡｓからなる第２のエミッタコンタクト層４の一部を垂直加工し、窓部を開口すると共に、ベース電極外側では、エミッタコンタクト層４を露出させた。図５Ａは、この工程における主要部の上面図、図５Ｂは、図５Ａを上面から見たときの、線５Ｂ−５Ｂ、５Ｃ−５Ｃにおける縦断面図を示している。
【００３３】
そして、プラズマ励起化学的気相堆積法によりＳｉＯ２膜１５（０．１μｍ）を堆積した。そして、このＳｉＯ２膜１５をホトリソグラフィーおよびＣ２Ｆ６及びＣＨＦ３の混合プラズマを用いて該ＳｉＯ２膜を異方性エッチングし、ＳｉＯ２側壁１５を形成した。次に、クエン酸、過酸化水素、水の混合液（５℃）によるウェットエッチングにより、高ドープｎ型ＧａＡｓからなる第２のエミッタコンタクト層をサイドエッチングし、側面１６を形成した。図６Ａはこの工程における主要部の上面図、図６Ｂは、図６Ａを上面から見たときの、線６Ｂ−６Ｂ、６Ｃ−６Ｃにおける縦断面図を示している。
【００３４】
ここで、窓開口部と窓開口部の間に位置しているＧａＡｓからなるベース層６およびＩｎＧａＰからなるエミッタ層５の直下のＧａＡｓからなるエミッタコンタクト層４は、クエン酸、過酸化水素、水の混合液（５℃）によるウェットエッチングにより中空になるようにした（図６Ｃ）。尚、図６Ｂにおける符号１６で示すサイドエッチング形成の為に用いるエッチング液は、燐酸、過酸化水素、水等の組み合わせでもよい。又、ＧａＡｓからなる外部ベース層およびＩｎＧａＰからなるエミッタ層は、柱構造１１により支持されている（図６Ｂ及びＣ）。この際、ＩｎＧａＰからなるエッチストッパ層３、エミッタ層５のエッチング量は１０ｎｍ以下と無視できる程度であった。又、ＧａＡｓからなる層４のサイドエッチングは、３インチ面内分布３σ±３％以内であることを断面観察により確認した。
【００３５】
次に、プラズマ励起化学的気相堆積法によりＳｉＯ２膜１７（０．５μｍ）を堆積した。この際、開口した窓は、ＳｉＯ２膜１７により完全に充填できることを断面観察により確認した。窓開口部を完全に充填した。図７Ａはこの工程における主要部の上面図、図７Ｂは図７Ａにおける線７Ａ−７Ａ、７Ｂ−７Ｂに沿った縦断面図を示している。
【００３６】
最後に、リフトオフ法によりエミッタ電極（ＡｕＧｅＮｉ膜厚０．２μｍ）１８を形成する。この後、３５０℃、３０分間のアロイを行うと共に、ホトリソグラフィーおよびウェットエッチングし、素子間分離を行い、Ｃ―ｔｏｐ ＨＢＴを作製した。前記ウェットエッチングに際しては、ＩｎＧａＰからなるエッチストッパ層３には塩酸、ＧａＡｓからなる第１のエミッタコンタクト層には燐酸、過酸化水素、水の混合液を用いた。図８Ａはこの工程における主要部の上面図、図８Ｂは図８Ａにおける、線８Ｂ−８Ｂ，８Ｃ−８Ｃにおける縦断面図を示している。
【００３７】
本実施例における厳密な意味でのエミッタ面積はベース層６とエミッタ層５の接触面積である。しかし、エミッタ層５の膜厚が５０ｎｍと薄いために、エミッタコンタクト層４およびエミッタ層５からベース層６に注入された電子は、ほとんど横方向に広がらない。この為、前記の電子は、瞬時にエミッタ層５を通過してベース層６に到達するため、実効的なエミッタ面積は層４と層５の接触面積となる。こうした事実は、コレクタ電流のエミッタ寸法依存性から確認された。コレクタ電流が１μＡの場合のエミッタ―ベース間電圧の３インチ基板面内ばらつきは３ｍＶであり、従来の１／３以下に低減した。このように本実施例では、実効エミッタ・ベース接合面積がベース・コレクタ接合面積よりも小さく、しかも第２のエミッタコンタクト層４のオーバーエッチングによるエミッタ面積のばらつきが無視できるため、Ｃ―ｔｏｐ ＨＢＴ単体および集積回路を再現性よく製造できる効果がある。尚、前述のように、エミッタ層の膜厚は１５ｎｍ以上５０ｎｍ以下であれば任意の値で構わない。本実施例ではエミッタ層にＩｎＧａＰを用いたが、ＡｌＧａＡｓなどのＧａＡｓ基板１に格子整合し、ベース層であるＧａＡｓよりも禁制帯幅の大きな材料であれば、本実施例と同様な効果あるのは勿論である。
【００３８】
本実施例にて示したＣ−ｔｏｐ ＨＢＴは、ベース・エミッタ接合容量の低減が確認できた。本実施例にて示したＣ−ｔｏｐ  ＨＢＴは、hfeにおける接合面積依存性が少ないことが確認できた。本実施例にて示したＣ−ｔｏｐ  ＨＢＴは、機械的強度が確保されていることが確認できた。
【００３９】
以上の結果から、本実施例にて示したＣ−ｔｏｐ  ＨＢＴは、コレクタ・ベース接合容量、ベース・エミッタ接合容量共に小さく、hfeの接合面積依存性が小さい上、機械的強度も確保することの出来るＣ-ｔｏｐ  ＨＢＴであることが確認できた。
【００４０】
＜実施例２＞
実施例１において、Ｃ-ｔｏｐ  ＨＢＴの窓構造を形成する前にＥＢ電極を形成する代わりに、窓構造を形成した後にＥＢ電極を形成して、Ｃ―ｔｏｐ ＨＢＴを作製した。本実施例を図９から図１６Ｃを用いて説明する。
【００４１】
実施例１と同様の層構造を有機金属気相エピタキシー法により成長する。次いで、高周波スパッタ法を用いてＷＳｉ層９（ＷＳｉ：Ｓｉモル比０．３、膜厚０．５μｍ）をウエハ全面に堆積した（図９）。その後、ホトリソグラフィー及びＣＦ４を用いたドライエッチングにより、当該ＷＳｉ層を所望形状に加工し、コレクタ電極９を形成した。図１０Ａは、マスクレイアウト図を示し、図１０Ｂは、この工程における装置の縦断面図を示している。
【００４２】
そして、そのコレクタ電極９をマスク領域に、ｎ型ＩｎＧａＡｓコレクタ層８を、ＳＦ６及びＳｉＣｌ４を用いたドライエッチング、及びリン酸、過酸化水素、水の混合液を用いたウエットエッチングを併用して、所望形状に除去した（図１０Ｂ）。
【００４３】
引き続き、プラズマ励起化学的気相堆積法によりＳｉＯ２膜３０（膜厚０．６μｍ）を堆積した。そして、このＳｉＯ２膜３０を、ホトリソグラフィーおよびＣ２Ｆ６及びＣＨＦ３の混合プラズマを用いて、異方性エッチングし所望形状に加工した。その後、ＳｉＯ２膜をマスク領域に、硼素イオンを加速エネルギー５０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件で室温にて打ち込み、外部ベース領域の下のエミッタコンタクト層に高抵抗ＧａＡｓ領域を形成し、寄生エミッタ―ベース接合を流れるベース電流の１部を抑制した。なお、打ち込むイオンとしては、硼素以外にも水素、ヘリウム、ベリリウム、炭素、窒素、酸素、フッ素、ネオンのいずれであっても、同様に高抵抗化領域１１が形成できる。図１１Ａはマスクの上面図及びＳｉＯ２膜を示し、図１１Ｂは、この工程における装置の縦断面図を示している。
【００４４】
その後、コレクタ層周辺に沿って複数の窓部１３が存在するように、ホトリソグラフィーとＣＦ４を用いたドライエッチングにより、自己整合的に形成した。図１２Ａはこの工程における主要部の上面図、図１２Ｂは、図１２Ａのマスクに対する線１２Ｂ−１２Ｂ、１２Ｃ−１２Ｃでの装置の縦断面図を示している。
【００４５】
次に、ＣＦ４を用いたドライエッチングにより、ＩｎＧａＰからなるエッチストッパ層７、ＧａＡｓからなるベース層６、ＩｎＧａＰからなるエミッタ層５、ＧａＡｓからなる第２のエミッタコンタクト層４の一部を垂直加工し、窓部を開口すると共にベース外側からエミッタコンタクト層を露出させた。図１３Ａは、この工程における主要部の上面図、図１３Ａのマスクに対する線１３Ｂ−１３Ｂ、１３Ｃ−１３Ｃでの装置の縦断面図を示している。
【００４６】
そして、プラズマ励起化学的気相堆積法によりＳｉＯ２膜１５（０．１μｍ）を堆積し、Ｃ２Ｆ６及びＣＨＦ３の混合プラズマを用いて前記ＳｉＯ２膜を異方性エッチングし、ＳｉＯ２側壁１６を形成した。次に、クエン酸、過酸化水素、水の混合液（５℃）によるウェットエッチングにより、高ドープｎ型ＧａＡｓからなる第２のエミッタコンタクト層をサイドエッチングし、側面３１を形成した。図１４Ａはこの工程における主要部の上面図、図１４Ｂは、図１４Ａのマスクに対する線１４Ｂ−１４Ｂ、１４Ｃ−１４Ｃでの装置の縦断面図を示している。ここで、窓開口部と窓開口部の間に位置しているＧａＡｓからなるベース層６およびＩｎＧａＰからなるエミッタ層５の直下のＧａＡｓからなるエミッタコンタクト層４は、クエン酸、過酸化水素、水の混合液（５℃）によるウェットエッチングにより中空になるようにした（図１４Ｂ、Ｃ）。又、ＧａＡｓからなる外部ベース層およびＩｎＧａＰからなるエミッタ層は、柱構造１１により支持されている（図１４Ｂ、Ｃを参照）。この際、ＩｎＧａＰからなるエッチストッパ層３、エミッタ層５のエッチング量は１０ｎｍ以下と無視できる程度であった。又、ＧａＡｓからなる層４のサイドエッチングは、３インチ面内分布３σ±３％以内であることを断面観察により確認した。
【００４７】
次に、プラズマ励起化学的気相堆積法によりＳｉＯ２膜１７（０．５μｍ）を堆積した。この際、開口した窓は、ＳｉＯ２膜１７により完全に充填できることを断面観察により確認した。窓開口部を完全に充填した。
【００４８】
次に、ベース電極（Ｐｔ（膜厚２０ｎｍ）／Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）積層体）１２を、電子ビーム蒸着及びリフトオフ法を用いて窓部―窓部間の部分領域のみであるが自己整合的に形成した。図１５Ａはこの工程における主要部の上面図、図１５Ｂは、図１５Ａのマスクに対する線１５Ｂ−１５Ｂ、１４Ｃ−１４Ｃでの装置の縦断面図を示している。
【００４９】
最後に、リフトオフ法によりエミッタ電極（ＡｕＧｅＮｉ膜厚０．２μｍ）１８を形成後、３５０℃、３０分間のアロイを行うと共に、ホトリソグラフィーおよびＩｎＧａＰからなるエッチストッパ層３は塩酸、ＧａＡｓからなる第１のエミッタコンタクト層は燐酸、過酸化水素、水の混合液を用いてウェットエッチングし、素子間分離を行い、Ｃ―ｔｏｐ ＨＢＴを作製した。図１６Ａはこの工程における主要部の上面図、図１６Ｂは、図１６Ａのマスクに対する線１６Ｂ−１６Ｂ、１６Ｃ−１６Ｃでの装置の縦断面図を示している。
【００５０】
＜実施例３＞
本例は、実施例１における諸材料を下記のように変更したｎｐｎ型Ｃ−ｔｏｐ ＨＢＴを作成した。即ち、
（１）半絶縁性ＧａＡｓ（１００）基板１の代わりに半絶縁性ＩｎＰ（１００）基板、（２）高ドープｎ型ＧａＡｓからなる第１のエミッタコンタクト層２の代わりに高ドープｎ型ＩｎＧａＡｓからなるエミッタコンタクト層（ＩｎＡｓモル比０．５３、Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．５μｍ）、
（３）高ドープｎ型ＩｎＧａＰからなるエッチストップ層３の代わりに高ドープＩｎＡｌＧａＡｓからなるエッチストップ層（ＩｎＡｓモル比：０．５、ＡｌＡｓモル比およびＧａＡｓモル比は任意で徐々に変化、Ｓｉ濃度５×１０１７ｃｍ−３、膜厚０．１μｍ）、
（４）高ドープｎ型ＧａＡｓからなる第２のエミッタコンタクト層４の代わりに高ドープｎ型ＩｎＧａＡｓからなるエミッタコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．５μｍ）、
（５）ｎ型ＩｎＧａＰからなるエミッタ層５の代わりにｎ型ＩｎＡｌＡｓ（ＩｎＡｓモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚０．０５μｍ）、
（６）高ドープｐ型ＧａＡｓからなるベース層６の代わりに高ドープｐ型ＩｎＧａＡｓ（ＩｎＡｓモル比０．５３、Ｃ濃度５×１０１９ｃｍ−３、膜厚０．０５μｍ）、
（７）ｎ型ＩｎＧａＰからなるエッチストッパ層７の代わりにｎ型ＩｎＡｌＧａＡｓからなるエッチストップ層（ＩｎＡｓモル比：０．５、ＡｌＡｓモル比およびＧａＡｓモル比は任意で徐々に変化、Ｓｉ濃度５×１０１７ｃｍ−３、膜厚０．１μｍ）、
（８）ｎ型ＩｎＧａＡｓからなるコレクタ層８に代わりｎ型ＩｎＧａＡｓからなるコレクタ層（ＩｎＡｓモル比０．５、Ｓｉ濃度は、Ｓｉ濃度３×１０１６ｃｍ−３から２×１０１９ｃｍ−３まで変化、膜厚０．８μｍ）である。尚、コレクタ電極９、ベース電極１０及びエミッタ電極１８にはＡｕ（２００ｎｍ）/Ｐｔ（５０ｎｍ）/Ｔｉ（５０ｎｍ）を用いた。その他、作製方法に関しては実施例１と同様に実施した。
【００５１】
本実施例でも実施例１と全く同様な効果があることに加えて、半導体層に蒸気圧の高いＰを含まないため、ガスソース分子線エピタキシー法でなく、毒性の低い固体Ａｓを用いた全固体原料の分子線エピタキシー法を用いることができる特徴がある。
【００５２】
＜実施例４＞
Ｃ−ｔｏｐ ＨＢＴの実施例１におけるベース電極１２の代わりに、コレクタ層全周辺にわたり自己整合的にベース電極１８を形成した（図１７Ｂ）。その他、作製方法に関しては実施例１と同様に実施した。図１７Ａはこの工程における主要部の上面図、図１７Ｂは、図１７Ａのマスクに対する線１７Ｂ−１７Ｂ、１７Ｃ−１７Ｃでの装置の縦断面図を示している。
【００５３】
本実施例でも実施例１と全く同様な効果あることに加えて、コレクタサイズ４．５×３０μｍのＣ−ｔｏｐ ＨＢＴにおけるベース抵抗が実施例１の８７Ωに対して、本実施例では５０Ω以下と低く抑えられている。
【００５４】
＜実施例５＞
Ｃ−ｔｏｐ ＨＢＴの実施例１の表面エミッタ電極１７の代わりに、裏面からエミッタ電極１９を形成する。図１８Ａはこの工程における主要部の上面図、図１８Ｂは、図１８Ａのマスクに対する線１８Ｂ−１８Ｂ、１８Ｃ−１８Ｃでの装置の縦断面図を示している。
【００５５】
本実施例でも実施例１と全く同様な効果あることに加えて、表面からのエミッタ電極がなくなるため、集積化した場合に小型化できる特徴を有する。
【００５６】
又、裏面エミッタ電極はトランジスタ直下に放熱孔を設けた構造になり結果として熱抵抗を低減化できる特徴がある。
【００５７】
＜実施例６＞
本例は、Ｅ−ｔｏｐ ＨＢＴに関する実施例である。本例では、実施例１における諸材料を下記のように変更したｎｐｎ型Ｅ−ｔｏｐ ＨＢＴを作成した。半絶縁性ＧａＡｓ（１００）基板上１に、下記材料を用いてＥ−ｔｏｐ ＨＢＴを構成した。即ち、
（１）高ドープｎ型ＧａＡｓエミッタコンタクト層２の代わりに高ドープｎ型ＧａＡｓからなる第１のコレクタコンタクト層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．５μｍ）、
（２）高ドープｎ型ＩｎＧａＰからなるエッチストッパ層３、高ドープｎ型ＧａＡｓエミッタコンタクト層４の代わりに高ドープｎ型ＧａＡｓからなる第２のコレクタコンタクト層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．５μｍ）、
（３）ｎ型ＩｎＧａＰエミッタ層５の代わりにｎ型ＩｎＧａＰからなるエッチストップ層（ＩｎＰモル比０．５、Ｓｉ濃度５×１０１７ｃｍ−３、膜厚０．０５μｍ）、
（４）高ドープｐ型ＧａＡｓからなるベース層６（Ｃ濃度５×１０１９ｃｍ−３、膜厚０．０５μｍ）、
（５）ｎ型ＩｎＧａＰエッチストッパ層７の代わりにｎ型ＩｎＧａＰからなるエミッタ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚０．０３μｍ）、
（６）ｎ型ＩｎＧａＡｓコレクタ層８に代わりｎ型ＩｎＧａＡｓからなるエミッタ層（ＩｎＡｓモル比０．５、Ｓｉ濃度は、Ｓｉ濃度３×１０１６ｃｍ−３から２×１０１９ｃｍ−３まで変化、膜厚０．４μｍ）である。各層は有機金属気層エピタキシー法を用いた。その他、作製方法に関しては実施例１と同様に実施した。但し、窓部からのエッチングした結果、ベース・コレクタ接合面積がエミッタ・ベース接合面積よりも小さくならないように作成する必要がある。図１９Ａはこの工程における主要部の上面図、図１９Ｂは、図１９Ａのマスクに対する線１９Ｂ−１９Ｂ、１９Ｃ−１９Ｃでの装置の縦断面図を示している。
【００５８】
本実施例でも実施例１と全く同様な効果あることに加えて、Ｅ−ｔｏｐ ＨＢＴにおいて従来困難とされていたベース・コレクタ接合容量を低減化できる特徴を有する。
【００５９】
本願発明は多岐にわたるので、以下に、その主な形態を列挙する。
（１）第１の形態は次の通りである。即ち、半導体基板と、前記基板上に形成されたｎ型半導体からなるエミッタコンタクト層と、前記エミッタコンタクト層上に形成されたｎ型半導体からなるエミッタ層と、前記エミッタ層上に形成され、前記エミッタ層を形成する半導体の禁制帯幅よりも小さな禁制帯幅を有するｐ型半導体からなるベース層と、前記ベース層上に形成されたｎ型半導体からなるコレクタ層と、前記コレクタ層上に形成されたｎ型半導体からなるコレクタコンタクト層と前記エミッタコンタクト層、前記ベース層および前記コレクタコンタクト層にそれぞれ接続されたエミッタ電極、ベース電極およびコレクタ電極を有するコレクタトップへテロ接合バイポーラトランジスタを備えた半導体装置において、コレクタ層周辺のベース層上に複数の窓構造を有し、前記窓部はベース層、エミッタ層もしくはエミッタコンタクト層が存在せず、前記窓部と前記窓部の間は、ベース層のみ存在し、エミッタ層もしくはエミッタコンタクト層は存在せず、前記窓構造よりも外側に位置する外部ベース層はベース層、エミッタ層およびエミッタコンタクト層がすべて存在することで柱構造を有し、かつベース・エミッタ接合面積は、コレクタ・ベース接合面積よりも小さい半導体装置である。
（２）第２の形態は、前記窓構造は、絶縁性材料によって充填され、かつ前記窓部と窓部の間に位置するベース層の直下は、絶縁材料によって充填されている前項（１）に記載の半導体装置である。
（３）第３の形態は、前記半導体において、前記エミッタ層の膜厚は１５ｎｍ以上５０ｎｍ以下であり、コレクタ層周辺のベース層上に複数の窓構造を有し、前記窓部はベース層、エミッタコンタクト層が存在せず、前記窓部と前記窓部の間は、ベース層およびエミッタ層のみ存在し、エミッタコンタクト層は存在せず、前記窓構造よりも外側に位置する外部ベース層はベース層、エミッタ層およびエミッタコンタクト層がすべて存在することで柱構造を有し、かつベース・エミッタ接合面積は、コレクタ・ベース接合面積よりも小さい前項（２）に記載の半導体装置である。
（４）第４の形態は、前記エミッタコンタクト層は{１１１}面の側面を有しており、前記{１１１}面の側面を有する部分の前記エミッタ層と反対側の面の面積は前記エミッタ層側の面の面積よりも大きい前項（３）に記載の半導体装置である。
（５）第５の形態は、前記エミッタコンタクト層はＧａＡｓからなり、前記エミッタ層はＩｎＧａＰあるいはＡｌＧａＡｓからなる前項（４）に記載の半導体装置である。
（６）第６の形態は、前記半導体において、裏面から形成されたエミッタ電極を有する前項（５）に記載の半導体装置である。
（７）第７の形態は、前記半導体基板と、前記基板上に形成されたｎ型半導体からなるコレクタコンタクト層と、前記コレクタコンタクト層上に形成されたｎ型半導体からなるコレクタ層と、前記コレクタ層上に形成され、ｐ型半導体からなるベース層と、前記ベース層上に形成され、前記該ベース層を形成する半導体の禁制帯幅よりも大きな禁制帯幅を有するｎ型半導体からなるエミッタ層と、前記エミッタ層上に形成され、ｎ型半導体からなるエミッタコンタクト層と前記コレクタコンタクト層、前記ベース層および前記エミッタコンタクト層にそれぞれ接続されたコレクタ電極、ベース電極およびエミッタ電極を有するエミッタトップへテロ接合バイポーラトランジスタを備えた半導体装置において、エミッタ層周辺のベース層上に複数の窓構造を有し、前記窓部はベース層、コレクタ層もしくはコレクタコンタクト層が存在せず、前記窓部と前記窓部の間は、ベース層のみ存在し、コレクタ層もしくはコレクタコンタクト層は存在せず、前記窓構造よりも外側に位置する外部ベース層はベース層、コレクタ層およびコレクタコンタクト層がすべて存在することで柱構造を有していることを特徴とする半導体装置である。
（８）第８の形態は、前記コレクタコンタクト層はＧａＡｓからなり、前記エミッタ層はＩｎＧａＰあるいはＡｌＧａＡｓからなる前項（７）に記載の半導体装置である。
（９）本願発明になるトランジスタは電力増幅器を構成するに極めて好適である。電力増幅器自体の回路的構成は通例のもので十分である。勿論、トランジスタを複数個用いた電力増幅器を構成することは自由である。
次に、本願の製造方法に関する形態を列挙する。
（１０）第１１の形態は、半絶縁性基板の上部に、少なくともエミッタコンタクト用半導体層、エミッタ半導体層、ベース用半導体層、コレクタ用半導体層、コレクタコンタクト用半導体層を順じ積層して形成する工程と、前記コレクタコンタクト用半導体層上部に所望の形状のコレクタ電極を形成する工程、前記コレクタ半導体層をメサ形状に加工してコレクタ領域を形成する工程、前記ベース用半導体層をメサ形状に加工してベース領域を形成する工程、前記ベース領域に前記窓構造を有するベース電極を形成する工程、前記窓構造からエミッタ層あるいはエミッタコンタクト層をエッチングし、窓構造と窓構造の間に位置するベース層直下は中空とする工程、前記エミッタ用半導体層をメサ形状に加工してエミッタ領域を形成する工程、前記エミッタ領域にエミッタ電極を形成する工程を有する半導体装置の製造方法である。
（１１）半絶縁性基板の上部に、少なくともエミッタコンタクト用半導体層、エミッタ半導体層、ベース用半導体層、コレクタ用半導体層、コレクタコンタクト用半導体層を順次積層して形成する工程と、前記コレクタコンタクト用半導体層上部に所望の形状のコレクタ電極を形成する工程、前記コレクタ半導体層をメサ形状に加工してコレクタ領域を形成する工程、前記ベース用半導体層をメサ形状に加工してベース領域を形成する工程、前記ベース領域に前記窓構造を開口させる工程、前記窓構造からエミッタ層あるいはエミッタコンタクト層をエッチングし、窓構造と窓構造の間に位置するベース層直下は中空とする工程、前記ベース領域に前記窓構造を除く領域にベース電極を形成する工程、前記エミッタ用半導体層をメサ形状に加工してエミッタ領域を形成する工程、前記エミッタ領域にエミッタ電極を形成する工程を有する半導体装置の製造方法。
（１２）第１２の形態は、前記半導体において、エミッタ電極は裏面から形成する工程を有する前項（１１）に記載の半導体装置の製造方法である。
（１３）第１３の形態は、半絶縁性基板の上部に、少なくともコレクタコンタクト用半導体層、コレクタ半導体層、ベース用半導体層、エミッタ用半導体層、エミッタコンタクト用半導体層を順じ積層して形成する工程と、前記エミッタコンタクト用半導体層上部に所望の形状のエミッタ電極を形成する工程、前記エミッタ半導体層をメサ形状に加工してエミッタ領域を形成する工程、前記ベース用半導体層をメサ形状に加工してベース領域を形成する工程、前記ベース領域に前記窓構造を有するベース電極を形成する工程、前記窓構造からコレクタ層あるいはコレクタコンタクト層をエッチングし、窓構造と窓構造の間に位置するベース層直下は中空とする工程、前記コレクタ用半導体層をメサ形状に加工してコレクタ領域を形成する工程を有する半導体装置の製造方法である。
（１４）第１４の形態は、半絶縁性基板の上部に、少なくともコレクタコンタクト用半導体層、コレクタ半導体層、ベース用半導体層、エミッタ用半導体層、エミッタコンタクト用半導体層を順じ積層して形成する工程と、前記エミッタコンタクト用半導体層上部に所望の形状のエミッタ電極を形成する工程、前記エミッタ半導体層をメサ形状に加工してエミッタ領域を形成する工程、前記ベース用半導体層をメサ形状に加工してベース領域を形成する工程、前記ベース領域に前記窓構造を開口させる工程、前記窓構造からコレクタ層あるいはコレクタコンタクト層をエッチングし、窓構造と窓構造の間に位置するベース層直下は中空とする工程、前記ベース領域に前記窓構造を除く領域にベース電極を形成する工程、前記コレクタ用半導体層をメサ形状に加工してコレクタ領域を形成する工程、前記コレクタ領域にコレクタ電極を形成する工程を有する半導体装置の製造方法である。
【図面の簡単な説明】
【００６０】
【図１】図１は、実施例１のコレクタトップＨＢＴを製造工程順に示した装置の断面図である。
【図２Ａ】図２Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクの上面図である。
【図２Ｂ】図２Ａは、実施例１のコレクタトップＨＢＴを製造工程順に示した装置の断面図である。
【図３Ａ】図３Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図３Ｂ】図３Ｂは、実施例１のコレクタトップＨＢＴを製造工程順に示した装置の断面図である。
【図４Ａ】図４Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図４Ｂ】図４Ｂは、実施例１のコレクタトップＨＢＴの、図４Ａでの線４Ｂ−４Ｂに沿った断面図である。
【図４Ｃ】図４Ｃは、実施例１のコレクタトップＨＢＴの、図４Ａでの線４Ｃ−４Ｃに沿った断面図である。
【図５Ａ】図５Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図５Ｂ】図５Ｂは、実施例１のコレクタトップＨＢＴの、図５Ａでの線５Ｂ−５Ｂに沿った断面図である。
【図５Ｃ】図５Ｃは、実施例１のコレクタトップＨＢＴの、図５Ａでの線５Ｃ−５Ｃに沿った断面図である。
【図６Ａ】図６Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図６Ｂ】図６Ｂは、実施例１のコレクタトップＨＢＴの、図６Ａでの線６Ｂ−６Ｂに沿った断面図である。
【図６Ｃ】図６Ｃは、実施例１のコレクタトップＨＢＴの、図６Ａでの線６Ｃ−６Ｃに沿った断面図である。
【図７Ａ】図７Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図７Ｂ】図７Ｂは、実施例１のコレクタトップＨＢＴの、図７Ａでの線７Ｂ−７Ｂに沿った断面図である。
【図７Ｃ】図７Ｃは、実施例１のコレクタトップＨＢＴの、図７Ａでの線７Ｃ−７Ｃに沿った断面図である。
【図８Ａ】図８Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図８Ｂ】図８Ｂは、実施例１のコレクタトップＨＢＴの、図８Ａでの線８Ｂ−８Ｂに沿った断面図である。
【図８Ｃ】図８Ｃは、実施例１のコレクタトップＨＢＴの、図８Ａでの線８Ｃ−８Ｃに沿った断面図である。
【図９】図９は、実施例２のコレクタトップＨＢＴを製造工程順に示した装置の断面図である。
【図１０Ａ】図１０Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクの上面図である。
【図１０Ｂ】図１０Ａは、実施例１のコレクタトップＨＢＴを製造工程順に示した装置の断面図である。
【図１１Ａ】図１１Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１１Ｂ】図１１Ｂは、実施例１のコレクタトップＨＢＴを製造工程順に示した装置の断面図である。
【図１２Ａ】図１２Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１２Ｂ】図１２Ｂは、実施例１のコレクタトップＨＢＴの、図１２Ａでの線１２Ｂ−１２Ｂに沿った断面図である。
【図１２Ｃ】図１２Ｃは、実施例１のコレクタトップＨＢＴの、図１２Ａでの線１２Ｃ−１２Ｃに沿った断面図である。
【図１３Ａ】図１３Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１３Ｂ】図１３Ｂは、実施例１のコレクタトップＨＢＴの、図１３Ａでの線１３Ｂ−１３Ｂに沿った断面図である。
【図１３Ｃ】図１３Ｃは、実施例１のコレクタトップＨＢＴの、図１３Ａでの線１３Ｃ−１３Ｃに沿った断面図である。
【図１４Ａ】図１４Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１４Ｂ】図１４Ｂは、実施例１のコレクタトップＨＢＴの、図１４Ａでの線１４Ｂ−１４Ｂに沿った断面図である。
【図１４Ｃ】図１４Ｃは、実施例１のコレクタトップＨＢＴの、図１４Ａでの線１４Ｃ−１４Ｃに沿った断面図である。
【図１５Ａ】図１５Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１５Ｂ】図１５Ｂは、実施例１のコレクタトップＨＢＴの、図１５Ａでの線１５Ｂ−１５Ｂに沿った断面図である。
【図１５Ｃ】図１５Ｃは、実施例１のコレクタトップＨＢＴの、図１５Ａでの線１５Ｃ−１５Ｃに沿った断面図である。
【図１６Ａ】図１６Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１６Ｂ】図１６Ｂは、実施例１のコレクタトップＨＢＴの、図１６Ａでの線１６Ｂ−１６Ｂに沿った断面図である。
【図１６Ｃ】図１６Ｃは、実施例１のコレクタトップＨＢＴの、図１６Ａでの線１６Ｃ−１６Ｃに沿った断面図である。
【図１７Ａ】図１７Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１７Ｂ】図１７Ｂは、実施例１のコレクタトップＨＢＴの、図１７Ａでの線１７Ｂ−１７Ｂに沿った断面図である。
【図１７Ｃ】図１７Ｃは、実施例１のコレクタトップＨＢＴの、図１７Ａでの線１７Ｃ−１７Ｃに沿った断面図である。
【図１８Ａ】図１８Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１８Ｂ】図１８Ｂは、実施例１のコレクタトップＨＢＴの、図１８Ａでの線１８Ｂ−１８Ｂに沿った断面図である。
【図１８Ｃ】図１８Ｃは、実施例１のコレクタトップＨＢＴの、図１８Ａでの線１８Ｃ−１８Ｃに沿った断面図である。
【図１９Ａ】図１９Ａは、実施例１のコレクタトップＨＢＴを製造工程中に用いるマスクレイアウトの上面図である。
【図１９Ｂ】図１９Ｂは、実施例１のコレクタトップＨＢＴの、図１９Ａでの線１９Ｂ−１９Ｂに沿った断面図である。
【図１９Ｃ】図１９Ｃは、実施例１のコレクタトップＨＢＴの、図１９Ａでの線１９Ｃ−１９Ｃに沿った断面図である。
【符号の説明】
【００６１】
１…半導体基板、２…第１のエミッタコンタクト層、３…エッチストッパ層、４…第２のエミッタコンタクト層、５…エミッタ層、６…ベース層、７…エッチストップ層、８…コレクタ層、９…コレクタ電極層、１０…アイソレーション層、１１…高抵抗化領域、１２…ベース電極、１３…窓構造領域、１４…アイソレーション層、１５…アイソレーション層、１６…サイドエッチ側壁、１７…窓構造領域充填アイソレーション層、１８…エミッタ電極、１９…裏面エミッタ電極、２０…サイドエッチ領域、３０…アイソレーション層、３１…アイソレーション層、３２…窓構造領域充填アイソレーション層。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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