(57)【要約】【課題】  スイッチング電源において、複雑な構成をとることなく、補助巻線が短絡しても該補助巻線の破損を防ぐことができる力率改善回路を提供する。【解決手段】  マルチプライヤ１１３は入力電圧を分圧した電圧ＭＵＬＴと出力電圧を分圧した電圧ＭＯとの積算を行う。コンパレータ１１２はＭＯＳ−ＦＥＴＱ1に流れる電流に応じた電圧ＣＳとマルチプライヤ１１３の乗算結果とを比較する。ドライバ１１１はトランスＴ1の補助巻線Ｎcから出力される電圧ｚ／ｃとコンパレータ１１２における比較結果とに基づいて、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う。補助巻線短絡保護回路１１４は上述した電圧ＭＵＬＴ、電圧ＣＳおよび電圧ｚ／ｃに基づいて補助巻線Ｎcの短絡を検知し、検知後、ＭＯＳ−ＦＥＴＱ1のオフ制御を行い、スイッチング電源１の電圧出力を停止する。【選択図】      図１
2006296157.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を整流して供給する整流手段と、１次巻線および２次巻線を有し、前記１次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの１次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記整流手段の出力電圧を前記交流電圧の周期に比して速い周期にて繰り返しオン・オフ制御を行う力率改善回路であって、
入力電圧を検出する入力電圧検出手段と、
前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、
前記２次巻線に接続され、前記スイッチング素子のオフ期間に前記１次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、
前記入力電圧検出手段および前記スイッチング素子電流検出手段ならびに前記ゼロ電流検出手段の検出結果に基づいて、前記２次巻線の短絡を検出し、前記スイッチング素子をオフの状態に固定する２次巻線短絡保護手段と、
を備えたことを特徴とする力率改善回路。
【請求項２】
前記２次巻線短絡保護手段が、
前記スイッチング素子に流れる電流が所定の電流値を超えた場合、前記スイッチング素子のスイッチング周波数毎に過電流検出信号を出力する過電流検出手段と、
前記２次巻線に接続され、前記２次巻線の電圧を検出し、２次巻線電圧検出信号を出力する２次巻線電圧検出手段と、
前記過電流検出手段の出力端が計数を行うセット入力端に接続され、前記２次巻線電圧検出手段の出力端が計数を停止するリセット入力端に接続され、前記過電流検出信号を所定数だけ計数した場合に、前記スイッチング電源の動作を停止させる出力停止信号を出力する計数手段と、
前記出力停止信号を入力すると前記スイッチング素子の制御電極への出力電圧を地絡する地絡手段と、
を備えることを特徴とする請求項１に記載の力率改善回路。
【請求項３】
前記２次巻線電圧検出手段が、前記２次巻線電圧検出信号に所定の時間遅延を施すフィルタを備えることを特徴とする請求項２に記載の力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に用いられる力率改善回路に関する。
【背景技術】
【０００２】
従来、力率を改善しつつ、入力電圧を昇圧して出力する力率改善型のスイッチング電源の例として、特許文献１に、交流入力電圧の実効値が低い場合にもスイッチング素子をオン状態に維持することにより、大きな出力電力を得ることができるスイッチング電源装置が記載されている。
【特許文献１】特開２００２−３５９９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図５に示す、従来におけるスイッチング電源２は、後述するように、トランスＴ1の補助巻線Ｎcから抵抗Ｒ4を介して、力率改善回路１２の入力端Ｂに、スイッチング素子であるＭＯＳ−ＦＥＴ（Metal  Oxide  Semiconductor−Field  Effect  Transistor）Ｑ1がオフ期間にトランスＴ1の１次巻線Ｎpに流れる電流がゼロになったことを示すｚ／ｃ（zero／current）信号を出力し、力率改善回路１２はＭＯＳ−ＦＥＴＱ1のオフ状態を検出し、ＭＯＳ−ＦＥＴＱ1のゲートに駆動信号（オントリガ）を出力することにより、ＭＯＳ−ＦＥＴＱ1をオンの状態に移行させている。
【０００４】
ところで、上述したような従来のスイッチング電源２内の力率改善回路１２においては、上述したオントリガを生成するために、低い電圧（例えば、０．５Ｖ）をしきい値としてｚ／ｃ信号を検出することが一般的である。このため、補助巻線Ｎcの短絡時に、ノイズ等により、オントリガが生成されてＭＯＳ−ＦＥＴＱ1がオン・オフを繰り返し、電源電圧を出力する動作が停止せず、補助巻線Ｎcに短絡電流が流れ続け、補助巻線Ｎcの破損を招くという問題があった。
【０００５】
上述したような補助巻線の短絡の保護のため、従来、以下のような回路の追加が行われていた。すなわち、補助巻線電圧を整流して直流にし、巻線短絡時に該直流電圧が低下したことを検出して、力率改善回路の電源の動作を停止させる保護回路の追加が行われていた。例えば、該保護回路は、抵抗、大容量のコンデンサおよびダイオードから構成される。
【０００６】
しかしながら、上述した保護回路においては、以下のような問題がある。すなわち、スイッチング電源２の起動時は、補助巻線電圧は必ず低い状態にあるので、上述した保護回路がこの状況を検知し、スイッチング電源２の動作が起動しなくなるという問題があった。また、これを回避するために、スイッチング電源２が起動状態にあることを認識し、スイッチング電源２が起動状態にあると認識した場合に、上述した保護回路の動作を停止させる回路が別途必要となり、回路全体が複雑化するという問題があった。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的は、スイッチング電源において、複雑な構成をとることなく、補助巻線が短絡しても該補助巻線の破損を防ぐことができる力率改善回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、この発明では、以下の手段を提案している。
請求項１に係る発明は、交流電圧を整流して供給する整流手段と、１次巻線および２次巻線を有し、前記１次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの１次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記整流手段の出力電圧を前記交流電圧の周期に比して速い周期にて繰り返しオン・オフ制御を行う力率改善回路であって、入力電圧を検出する入力電圧検出手段と、前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、前記２次巻線に接続され、前記スイッチング素子のオフ期間に前記１次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、前記入力電圧検出手段および前記スイッチング素子電流検出手段ならびに前記ゼロ電流検出手段の検出結果に基づいて、前記２次巻線の短絡を検出し、前記スイッチング素子をオフの状態に固定する２次巻線短絡保護手段とを備えたことを特徴とする。
この発明によれば、入力電圧検出手段およびスイッチング素子電流検出手段ならびにゼロ電流検出手段の検出結果に基づいて、２次巻線の短絡を検出し、スイッチング素子をオフの状態に固定する２次巻線短絡保護手段を設けることにより、２次巻線の短絡により破損を回避する。
【０００９】
請求項２に係る発明は、請求項１に記載の力率改善回路であって、前記２次巻線短絡保護手段が、前記スイッチング素子に流れる電流が所定の電流値を超えた場合、前記スイッチング素子のスイッチング周波数毎に過電流検出信号を出力する過電流検出手段と、前記２次巻線に接続され、前記２次巻線の電圧を検出し、２次巻線電圧検出信号を出力する２次巻線電圧検出手段と、前記過電流検出手段の出力端が計数を行うセット入力端に接続され、前記２次巻線電圧検出手段の出力端が計数を停止するリセット入力端に接続され、前記過電流検出信号を所定数だけ計数した場合に、前記スイッチング電源の動作を停止させる出力停止信号を出力する計数手段と、前記出力停止信号を入力すると前記スイッチング素子の制御電極への出力電圧を地絡する地絡手段とを備えることを特徴とする。
この発明によれば、２次巻線から供給され、交流電圧の周期に比して、頻繁にオン・オフを繰り返すスイッチング素子のオン状態を示す２次巻線電圧検出信号を計数手段のリセット入力端に接続することにより、２次巻線が正常な場合には、突発的にスイッチング素子に所定以上の電流が流れても、計数手段に頻繁にリセットがかかることによりスイッチング素子の出力は停止しない。一方、２次巻線が短絡した場合、電磁的に結合している１次巻線にも大電流が流れ、これにより、スイッチング素子に所定以上の電流が流れる。また、このとき、２次巻線電圧検出信号の振幅が低下して、計数手段のリセット入力端に十分な入力電圧が入らなくなり、計数手段にリセットがかからなくなる。そのため、計数が進行して、所定値だけ計数されると、出力停止信号が出力されて、スイッチング素子の出力は停止する。
【００１０】
請求項３に係る発明は、請求項２に記載の力率改善回路であって、前記２次巻線電圧検出手段が、前記２次巻線電圧検出信号に所定の時間遅延を施すフィルタを備えることを特徴とする。
この発明によれば、２次巻線電圧検出信号に含まれるノイズの影響を軽減する。
【発明の効果】
【００１１】
請求項１に係る発明によれば、構成を複雑化させることなく、２次巻線の短絡による破損を回避することができる効果がある。また、請求項２に係る発明によれば、突発的な大電流等による計数手段の誤動作をなくし、電源出力の停止等の誤動作を減らすことができる効果がある。また、請求項３に係る発明によれば、２次巻線の短絡を確実に認識することができる効果がある。
【発明を実施するための最良の形態】
【００１２】
図１に示すように、本発明の一実施形態におけるスイッチング電源１は、ダイオードブリッジＤＢ1（整流手段）と、トランスＴ1と、ＭＯＳ−ＦＥＴＱ1と、ダイオードＤ1と、コンデンサＣ1、Ｃ13と、抵抗Ｒ1〜9と、力率改善回路１１とから構成される。本実施形態においては、スイッチング電源１は、入力端ＡＣｉｎｐｕｔにおいてコンセントから交流１００〜２００Ｖを入力し、出力端ｏｕｔｐｕｔにおいて直流３８０Ｖを出力する。
尚、本実施形態におけるスイッチング電源１は、図５に示す、従来におけるスイッチング電源２に比して、力率改善回路１２が、補助巻線Ｎcの短絡を検知して、補助巻線Ｎcの破損を防ぐ補助巻線短絡保護回路１１４（２次巻線短絡保護手段）を内部に追加した構成の力率改善回路１１に置き換えられているところが異なる。
【００１３】
ダイオードブリッジＤＢ1は整流回路をなし、コンセントから入力した交流電力を整流する。トランスＴ1は、チョークとも呼ばれ、磁気コアに巻き回され、且つ、相互に電磁結合された１次巻線Ｎp、補助巻線（２次巻線または制御巻線）Ｎcを有する。ここで、１次巻線Ｎpの“p”は“primary”の頭の文字から、補助巻線Ｎcの“c”は、“control”の頭の文字からとられている。ＭＯＳ−ＦＥＴＱ1は、第１および第２の主端子としてドレインとソースおよび制御電極としてゲートを有する。尚、ＭＯＳ−ＦＥＴＱ1は、ゲートにハイレベルの信号が入力されるとドレインとソースとが電気的に導通する。
【００１４】
入力端ＡＣＩｎｐｕｔの内の一方の端は、ダイオードブリッジＤＢ1の一方の交流入力端に接続される。入力端ＡＣＩｎｐｕｔの内の他方の端はダイオードブリッジＤＢ1の他方の交流入力端に接続される。ダイオードブリッジＤＢ1の正の直流出力端が抵抗Ｒ1の一方の端に接続される。抵抗Ｒ1の他方の端はコンデンサＣ1の一方の端、トランスＴ1の１次巻線Ｎｐの負極側および抵抗Ｒ2の一方の端に接続される。
【００１５】
トランスＴ1の１次巻線Ｎｐの正極側がＭＯＳ−ＦＥＴＱ1のドレインおよびダイオードＤ1のアノードに接続される。ダイオードＤ1のカソードが電解コンデンサからなるコンデンサＣ13の正極側および出力端Ｏｕｔｐｕｔの内の正電圧端＋Ｖならびに抵抗Ｒ8の一方の端に接続される。
【００１６】
ダイオードブリッジＤＢ1の負の直流出力端がコンデンサＣ1の他方の端、抵抗Ｒ6、Ｒ7の一方の端、コンデンサＣ13の負極側および出力端Ｏｕｔｐｕｔの内の負電圧端−Ｖに接続される。
【００１７】
抵抗Ｒ2の他方の端は、抵抗Ｒ3の一方の端および力率改善回路１１の入力端Ａに接続される。抵抗Ｒ3の他方の端はグランド電位に接地される。尚、抵抗Ｒ2およびＲ3は入力側分圧抵抗をなす。
【００１８】
トランスＴ1の補助巻線Ｎcの負極側はグランド電位に接地される。トランスＴ1の補助巻線Ｎcの正極側は抵抗Ｒ4の一方の端に接続される。抵抗Ｒ4の他方の端は力率改善回路１１の入力端Ｂに接続される。ＭＯＳ−ＦＥＴＱ1のソースは抵抗Ｒ7の他方の端および力率改善回路１１の入力端Ｃに接続される。尚、抵抗Ｒ7はＭＯＳ−ＦＥＴＱ1のスイッチング電流ＩQ1を検出するための電流検出用の抵抗である。
【００１９】
抵抗Ｒ8の他方の端は、抵抗Ｒ9の一方の端および力率改善回路１１の入力端Ｄに接続される。抵抗Ｒ9の他方の端はグランド電位に接地される。尚、抵抗Ｒ8およびＲ9は出力側分圧抵抗をなす。
【００２０】
ＭＯＳ−ＦＥＴＱ1のゲートは抵抗Ｒ5の一方の端および抵抗Ｒ6の他方の端に接続される。抵抗Ｒ5の他方の端は力率改善回路１１の出力端Ｅに接続される。
【００２１】
力率改善回路１１は、ドライバ１１１と、コンパレータ１１２（スイッチング素子電流検出手段）と、マルチプライヤ１１３（入力電圧検出手段）と、補助巻線短絡保護回路１１４とから構成され、入力端Ａ〜Ｄにて入力した諸信号に基づいてＭＯＳ−ＦＥＴＱ1をオン・オフするための電圧ＶＧＳを生成して出力端Ｅから出力し、スイッチング電源１の制御回路として動作する。また、力率改善回路１１は、スイッチング電源１において、後述するように、内蔵している補助巻線短絡保護回路１１４によって、トランスＴ1の補助巻線Ｎcの短絡を検知してＭＯＳ−ＦＥＴＱ1をオフ状態に固定し、補助巻線Ｎcを破損から保護する。
【００２２】
マルチプライヤ１１３の一方の入力端は力率改善回路１１の入力端Ａに接続され、マルチプライヤ１１３の他方の入力端は力率改善回路１１の入力端Ｄに接続される。コンパレータ１１２の一方の入力端はマルチプライヤ１１３の出力端に接続され、コンパレータ１１２の他方の入力端は力率改善回路１１の入力端Ｃに接続され、コンパレータ１１２の出力端はドライバ１１１の一方の入力端に接続される。ドライバ１１１の他方の入力端は力率改善回路１１の入力端Ｂに接続され、ドライバ１１１の出力端は力率改善回路１１の出力端Ｅに接続される。
【００２３】
マルチプライヤ１１３は二つの入力端において入力した二つの電圧を乗算して出力端から出力する。ドライバ１１１は、例えば、トランジスタを用いたスイッチング回路から構成され、トランスＴ1から抵抗Ｒ4を介して入力した電圧またはコンパレータ１１２から入力した電圧に基づいて、スイッチング電源１に入力される交流電流の周波数より高い周波数（スイッチング周波数）にて、ＭＯＳ−ＦＥＴＱ1をオン・オフさせる。尚、ドライバ１１１は、上述したように、ＭＯＳ−ＦＥＴＱ1のゲートをオン・オフさせることができればどんなものでもよい。
【００２４】
補助巻線短絡保護回路１１４の入力端ａａは力率改善回路１１の入力端Ａおよびマルチプライヤ１１３の一方の入力端に接続される。補助巻線短絡保護回路１１４の入力端ｂｂは力率改善回路１１の入力端Ｂおよびドライバ１１１の他方の入力端に接続される。補助巻線短絡保護回路１１４の入力端ｃｃは力率改善回路１１の入力端Ｃおよびコンパレータ１１２の他方の入力端に接続される。補助巻線短絡保護回路１１４の出力端ｅｅは力率改善回路１１の出力端Ｅおよびドライバ１１１の出力端に接続される。
【００２５】
図３に示すように、補助巻線短絡保護回路１１４は、過電流検出回路４１１（過電流検出手段）と、入力電圧検出回路４１２（過電流検出手段）と、２次巻線電圧検出回路４１３（２次巻線電圧検出手段）と、ワンショット・マルチバイブレータ（単安定マルチバイブレータ、以下、ＯＳＭＶという）４１４（過電流検出手段）と、ＲＳフリップフロップ（Reset-Set  Flip-Flop）４１５（過電流検出手段）と、フィルタ回路４１６（フィルタ）と、ラッチカウンタ４１７（計数手段）と、ゲート出力停止回路４１８（地絡手段）と、アンド（And）ゲートＡｄ411と、ノット（Not）ゲートＮｔ412と、抵抗Ｒ411、413と、コンデンサＣ411とから構成される。
【００２６】
電流検出回路４１１はＭＯＳ−ＦＥＴＱ1に過電流が流れていることを検出する。入力電圧検出回路４１２はスイッチング電源１に入力される交流電圧を検出する。２次巻線電圧検出回路４１３は前述したｚ／ｃ信号を検出する。フィルタ回路４１６は比較的長い時間遅延特性を有し、ノイズによるｚ／ｃ信号の誤検出を抑制する。ゲート出力停止回路４１８はドライバとして動作し、ロジック回路の出力電圧によって、ＭＯＳ−ＦＥＴＱ1を十分にオフできるようになっている。
【００２７】
補助巻線短絡保護回路１１４の入力端ｃｃは電流検出回路４１１の入力端Ｉｐ11に接続される。電流検出回路４１１の出力端Ｏｐ11はＯＳＭＶ４１４の入力端Ｂに接続される。ＯＳＭＶ４１４の入力端ＡＮ、ＣｅｘｔおよびコンデンサＣ411の一方の端はグランド電位に接続される。ＯＳＭＶ４１４の入力端ＲｅｘｔはコンデンサＣ411の他方の端および抵抗Ｒ411の一方の端に接続される。ＯＳＭＶ４１４の入力端ＲＥＳＥＴＮおよび抵抗Ｒ411の他方の端は電源電圧Ｖｃｃに接続される。ＯＳＭＶ４１４の出力端ＱはアンドゲートＡｄ411の一方の入力端に接続される。以下、入力される信号の論理が負論理である入力端名に“Ｎ”を付す。よって、上述した入力端ＡＮ、ＲＥＳＥＴＮに入力される信号の論理は負論理となる。
【００２８】
補助巻線短絡保護回路１１４の入力端ａａは入力電圧検出回路４１２の入力端Ｉｐ12に接続される。入力電圧検出回路４１２の出力端Ｏｐ12はＲＳフリップフロップ４１５の入力端Ｉｐ15bおよびノットゲートＮｔ412の入力端に接続される。ノットゲートＮｔ412の出力端はアンドゲートＡｄ411の他方の入力端に接続される。アンドゲートＡｄ411の出力端はＲＳフリップフロップ４１５の入力端Ｉｐ15aに接続される。ＲＳフリップフロップ４１５の出力端Ｏｐ15はラッチカウンタ４１７の入力端Ｉｐ17aに接続される。
【００２９】
補助巻線短絡保護回路１１４の入力端ｂｂは２次巻線電圧検出回路４１３の入力端Ｉｐ13に接続される。２次巻線電圧検出回路４１３の出力端Ｏｐ13はフィルタ回路４１６の入力端Ｉｐ16に接続される。フィルタ回路４１６の出力端Ｏｐ16はラッチカウンタ４１７の入力端Ｉｐ17bに接続される。
【００３０】
ラッチカウンタ４１７の出力端Ｏｐ17は抵抗Ｒ413の一方の端に接続される。抵抗Ｒ413の他方の端はゲート出力停止回路４１８の入力端Ｉｐ18に接続される。ゲート出力停止回路４１８の出力端Ｏｐ18は補助巻線短絡保護回路１１４の出力端ｅｅに接続される。
【００３１】
過電流検出回路４１１は、コンパレータＣｐ411と、抵抗Ｒ401〜403とから構成される。抵抗Ｒ401の一方の端、抵抗Ｒ403の一方の端およびコンパレータＣｐ411の電源入力端は電源電圧Ｖｃｃに接続される。抵抗Ｒ402の一方の端およびコンパレータＣｐ411のグランド入力端はグランド電位に接続される。入力端Ｉｐ11はコンパレータＣｐ411の正の入力端に接続される。抵抗Ｒ401の他方の端および抵抗Ｒ402の他方の端はコンパレータＣｐ411の負の入力端に接続される。出力端Ｏｐ11はコンパレータＣｐ411の出力端および抵抗Ｒ403の他方の端に接続される。
【００３２】
入力電圧検出回路４１２は、コンパレータＣｐ412と、ノットゲートＮｔ411と、ＭＯＳ−ＦＥＴＱ412と、抵抗Ｒ404〜407とから構成される。抵抗Ｒ404の一方の端、抵抗Ｒ407の一方の端およびコンパレータＣｐ412の電源入力端は電源電圧Ｖｃｃに接続される。抵抗Ｒ405の一方の端、ＭＯＳ−ＦＥＴＱ412のソースおよびコンパレータＣｐ412のグランド入力端はグランド電位に接続される。入力端Ｉｐ12はコンパレータＣｐ412の負の入力端に接続される。抵抗Ｒ404の他方の端、抵抗Ｒ405の他方の端および抵抗Ｒ406の一方の端はコンパレータＣｐ412の正の入力端に接続される。抵抗Ｒ406の他方の端はＭＯＳ−ＦＥＴＱ412のドレインに接続される。出力端Ｏｐ12はコンパレータＣｐ412の出力端、抵抗Ｒ407の他方の端およびノットゲートＮｔ411の入力端に接続される。ノットゲートＮｔ411の出力端はＭＯＳ−ＦＥＴＱ412のゲートに接続される。
【００３３】
２次巻線電圧検出回路４１３は、コンパレータＣｐ413と、抵抗Ｒ408〜410とから構成される。抵抗Ｒ408の一方の端、抵抗Ｒ410の一方の端およびコンパレータＣｐ413の電源入力端は電源電圧Ｖｃｃに接続される。抵抗Ｒ409の一方の端およびコンパレータＣｐ413のグランド入力端はグランド電位に接続される。入力端Ｉｐ13はコンパレータＣｐ413の負の入力端に接続される。抵抗Ｒ408の他方の端および抵抗Ｒ409の他方の端はコンパレータＣｐ413の正の入力端に接続される。出力端Ｏｐ13はコンパレータＣｐ413の出力端および抵抗Ｒ410の他方の端に接続される。
【００３４】
ＲＳフリップフロップ４１５は、ノア（Nor）ゲートＮｏｒ411、412と、ノットゲートＮｔ413とから構成される。入力端Ｉｐ15aはノアゲートＮｏｒ411の一方の入力端に接続される。入力端Ｉｐ15bはノアゲートＮｏｒ412の一方の入力端に接続される。ノアゲートＮｏｒ412の出力端はノアゲートＮｏｒ411の他方の入力端に接続される。ノアゲートＮｏｒ411の出力端はノアゲートＮｏｒ412の他方の入力端およびノットゲートＮｔ413の入力端に接続される。出力端Ｏｐ15はノットゲートＮｔ413の出力端に接続される。
【００３５】
フィルタ回路４１６は、ＯＳＭＶ４１９と、ノアゲートＮｏｒ413と、ノットゲートＮｔ414と、抵抗Ｒ412と、コンデンサＣ412とから構成される。入力端Ｉｐ16はＯＳＭＶ４１９の入力端ＡＮおよびノアゲートＮｏｒ413の一方の入力端に接続される。ＯＳＭＶ４１９の入力端ＣｅｘｔおよびコンデンサＣ412の一方の端はグランド電位に接続される。ＯＳＭＶ４１９の入力端ＲｅｘｔはコンデンサＣ412の他方の端および抵抗Ｒ412の一方の端に接続される。ＯＳＭＶ４１９の入力端ＲＥＳＥＴＮ、Ｄおよび抵抗Ｒ412の他方の端は電源電圧Ｖｃｃに接続される。ＯＳＭＶ４１９の出力端ＱはノアゲートＮｏｒ413の他方の入力端に接続される。ノアゲートＮｏｒ413の出力端はノットゲートＮｔ414の入力端に接続される。出力端Ｏｐ16はノットゲートＮｔ414の出力端に接続される。
【００３６】
ラッチカウンタ４１７は、カウンタ（以下、ＣＯＵという）４１９〜４２２から構成される。ＣＯＵ４１９の入力端Ｄおよび入力端ＰｒＮは電源電圧Ｖｃｃに接続される。ＣＯＵ４２０〜４２２の入力端ＰｒＮは電源電圧Ｖｃｃに接続される。入力端Ｉｐ17aはＣＯＵ４１９〜４２２の入力端ＣＬＫに共通に接続される。入力端Ｉｐ17bはＣＯＵ４１９〜４２２の入力端ＲＮに共通に接続される。ＣＯＵ４１９の出力端ＱはＣＯＵ４２０の入力端Ｄに接続される。ＣＯＵ４２０の出力端ＱはＣＯＵ４２１の入力端Ｄに接続される。ＣＯＵ４２１の出力端ＱはＣＯＵ４２２の入力端Ｄに接続される。出力端Ｏｐ17はＣＯＵ４２２の出力端Ｑに接続される。
【００３７】
ゲート出力停止回路４１８は、ＮＰＮトランジスタから構成されるトランジスタＱ418と、ＰＮＰトランジスタから構成されるトランジスタＱ419と、抵抗Ｒ414とから構成される。入力端Ｉｐ18はトランジスタＱ418のベースに接続される。トランジスタＱ418のエミッタおよびトランジスタＱ419のコレクタはグランド電位に接続される。トランジスタＱ418のコレクタは抵抗Ｒ414の一方の端に接続され、抵抗Ｒ414の他方の端はトランジスタＱ419のベースに接続される。出力端Ｏｐ18はトランジスタＱ419のエミッタに接続される。
【００３８】
次に、スイッチング電源１の動作を説明する。
先ず、ＭＯＳ−ＦＥＴＱ1が力率改善回路１１によってオンしているとすると、入力端ＡＣｉｎｐｕｔから入力された交流電流がダイオードブリッジＤＢ1によって整流され、整流された直流電流が、抵抗Ｒ1、トランスＴ1の一次巻線Ｎp、ＭＯＳ−ＦＥＴＱ1および抵抗Ｒ7を通じて流れ、一次巻線Ｎpに電磁エネルギが蓄積される。
【００３９】
次に、ＭＯＳ−ＦＥＴＱ1が力率改善回路１１によってオフし、一次巻線Ｎpに蓄積された電磁エネルギが放出されて、ダイオードＤ1およびコンデンサＣ13に電流が流れ、コンデンサＣ13が昇圧充電される。これにより、入力端ＡＣｉｎｐｕｔから入力された交流電圧より高い値の直流出力電圧がコンデンサＣ13の両端から、出力端ｏｕｔｐｕｔにおいて出力される。
【００４０】
そして、一次巻線Ｎpに流れる電流（インダクタ電流）が徐々に減少してゼロまで戻る制御が行われる。このように、ＭＯＳ−ＦＥＴＱ1のスイッチング周期毎にインダクタ電流をゼロに戻す制御を行うスイッチング電源を、電流臨界型のスイッチング電源という。
【００４１】
次に、力率改善回路１１の動作の概略を説明する。
先ず、ここで、ＭＯＳ−ＦＥＴＱ1がオンしているとする。入力端Ａにおいて、ダイオードブリッジＤＢ1から出力された直流電圧を抵抗Ｒ2およびＲ3によって分圧した電圧である電圧ＭＵＬＴが入力され、入力端Ｄにおいて、出力端ｏｕｔｐｕｔにおける直流電圧を抵抗Ｒ8およびＲ9によって分圧した電圧である電圧ＭＯが入力され、該電圧をマルチプライヤ１１３によって乗算して、交流入力電流の基準信号を生成する。そして、該基準信号の電圧と抵抗Ｒ7の検出電圧とをコンパレータ１１２によって比較する。このとき、抵抗Ｒ7の検出電圧が基準電圧より大きいと、コンパレータ１１２はドライバ１１１を介して、ＭＯＳ−ＦＥＴＱ1をオフにする。
【００４２】
以上のように、ＭＯＳ−ＦＥＴＱ1がオンからオフの状態になると、抵抗Ｒ7に以下のような電圧が発生する。すなわち、ＭＯＳ−ＦＥＴＱ1のＶDSとグランド電位との差の電圧が発生する。それに伴い、一次巻線Ｎpにも同様の電圧が発生し、巻線比に比例して、補助巻線Ｎcにも電圧が発生し、抵抗Ｒ4を介して、力率改善回路１１の入力端Ｂにおいて、ｚ／ｃ信号として観測される。以上の動作により、補助巻線Ｎcによって、力率改善回路１１において、ＭＯＳ−ＦＥＴＱ1のオフ期間に１次巻線Ｎpに流れる電流がゼロになったことを検知することができる。以上のことより、ドライバ１１１がｚ／ｃ信号を検知するとＭＯＳ−ＦＥＴＱ1をオンするように構成することにより、力率改善回路１１によってＭＯＳ−ＦＥＴＱ1のオン・オフ制御が行われることになる。
【００４３】
次に、力率改善回路１１の動作の詳細を説明する。
先ず、力率改善回路１１がＭＯＳ−ＦＥＴＱ1のオン・オフ制御を一定周期にて行う場合について説明する。力率改善回路１１ではなく、コンデンサインプット型電源のとき、入力端ＡＣｉｎｐｕｔにおいて、図２（ａ）に示すような電圧が印加されるとする。そのとき、入力端ＡＣｉｎｐｕｔにおいて流れる電流は、図２（ｂ）に示すように、急峻に変化するパルス状の電流となる。
【００４４】
ここで、電力は電圧と電流の積であるから、時間的に見て、図２（ａ）に示す電圧と図２（ｂ）に示す電流との積である電力がゼロとなる領域が広くなり、電力を効率的に取り出すことが難しくなる。これを、「力率が悪化する」という。また、電流の波形が急峻に変化するため、電気的なノイズを発生して、他の機器の動作に悪影響を与えてしまう。
【００４５】
そのため、ＭＯＳ−ＦＥＴＱ1に、図２（ｃ）に示すようなスイッチング電流ＩQ1を流し、スイッチング電流ＩQ1のピーク値によって形成される包絡線Ｅｖｒ1、つまり、入力端ＡＣｉｎｐｕｔにおいて流れる電流が、入力端ＡＣｉｎｐｕｔにおいて印加される電圧と同じ波形を有するようにする。
【００４６】
具体的に、ＭＯＳ−ＦＥＴＱ1に図２（ｃ）に示すようなスイッチング電流ＩQ1を流すためには、以下のような動作を行う。すなわち、スイッチング電流ＩQ1が右上がりの傾斜を有する領域においては、ＭＯＳ−ＦＥＴＱ1がオンして、スイッチング電流ＩQ1が増加している状況であり、スイッチング電流ＩQ1が右下がりがりの傾斜を有する領域においては、ＭＯＳ−ＦＥＴＱ1がオフして、スイッチング電流ＩQ1が減少している状況である。そのため、ＭＯＳ−ＦＥＴＱ1をオンする時間長さを調整することによって、スイッチング電流ＩQ1のピーク値を調整することができ、これにより、スイッチング電流ＩQ1を、図２（ｃ）に示すような波形にすることができる。
【００４７】
ここで、ＭＯＳ−ＦＥＴＱ1をオンするための信号（オントリガ）は補助巻線Ｎcによって検出され、入力端Ｂにおいて入力されるｚ／ｃ信号に基づいて生成される。一方、ＭＯＳ−ＦＥＴＱ1をオフするための信号（オフトリガ）は、入力端Ａにおいて入力される電圧ＭＵＬＴ、入力端Ｄにおいて入力される電圧ＭＯおよびＭＯＳ−ＦＥＴＱ1に流れるスイッチング電流ＩQ1に比例する電圧ＣＳに基づいて生成される。これらのオントリガ、オフトリガは、出力端Ｅから電圧ＶＧＳとして出力される。
【００４８】
以上の動作によって、力率改善回路１１は、力率を向上させつつ、ＭＯＳ−ＦＥＴＱ1をオン・オフし、且つ、周りの電気機器に対する影響を軽減する。これらのことより、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う回路を、「力率改善回路（Power  Factor  Correction  Circuit）」という。
【００４９】
次に、補助巻線短絡保護回路１１４の動作の概略を説明する。
過電流検出回路４１１において、入力端Ｉｐ11から入力された電圧ＣＳは、コンパレータＣｐ411において、電源電圧Ｖｃｃを抵抗Ｒ401およびＲ402によって分圧された電圧（ＣＳ信号検出用しきい値）と比較される。電圧ＣＳの方が高電圧になった場合、ＯＳＭＶ４１４の入力端Ｂの電位がローレベルからハイレベルになり、その時点から抵抗Ｒ411およびコンデンサＣ411によって決まる時定数の時間長を有するパルスがＯＳＭＶ４１４の出力端Ｑから出力される。以上のように、過電流検出回路４１１およびＯＳＭＶ４１４は、ＭＯＳ−ＦＥＴＱ1に過電流が流れることによる電圧ＣＳの上昇に伴い、通常ローレベルであり予め定められた時間幅だけハイレベルを呈するパルスを出力する。後述するように、これ以後のステージにて、このパルスを検出して回路動作を停止させることもできるので、過電流検出回路４１１およびＯＳＭＶ４１４は過電流保護（以下、ＯＣＰ（：Over  Current  Protection）という）回路を構成することになる。
【００５０】
また、入力電圧検出回路４１２における動作について説明する。先ず、入力端Ｉｐ12から入力された電圧ＭＵＬＴが、電源電圧Ｖｃｃを抵抗Ｒ404およびＲ405とＲ406とによって構成される合成抵抗により分圧された電圧（入力電圧検出用しきい値）より高いとする。このとき、Ｃｐ412の出力電圧はローレベルであり、出力端Ｏｐ12に接続されたノットゲートＮｔ411の出力電圧がハイレベルになり、ＭＯＳ−ＦＥＴＱ412がオンし、抵抗Ｒ405と抵抗Ｒ406とが並列接続される。
【００５１】
次に、電圧ＭＵＬＴは、上述した入力電圧検出用しきい値と比較される。電圧ＭＵＬＴの方が低電圧になった場合、出力端Ｏｐ12における電位がローレベルからハイレベルになり、該電位がＲＳフロップフロップ４１５の入力端Ｉｐ15bに出力される。
【００５２】
尚、ノットゲートＮｔ411の出力電圧がハイレベルからローレベルになり、ＭＯＳ−ＦＥＴＱ412がオフし、抵抗Ｒ405の一端から抵抗Ｒ406の一端が電気的に切り離される。これにより、入力電圧検出用しきい値が、Ｖｃｃを抵抗Ｒ404およびＲ405とＲ406の並列回路によって分圧された電圧から、Ｖｃｃを抵抗Ｒ404およびＲ405によって分圧された電圧に変更され、電圧ＭＵＬＴが入力電圧検出用しきい値より高くなって、ＭＯＳ−ＦＥＴＱ412がオンになるまでこの状態が維持される。以上の動作により、電圧ＭＵＬＴに対する電圧の比較動作は、履歴現象（ヒステリシス）を持った特性にて行われることになる。
【００５３】
ＯＳＭＶ４１４の出力端Ｑから出力された電圧は、アンドゲートＡｄ411を介してＲＳフリップフロップ４１５の入力端Ｉｐ15aに出力される。尚、アンドゲートＡｄ411はノットゲートＮｔ412を介して、入力電圧検出回路４１２の出力端Ｏｐ12から出力される。
【００５４】
ここで、出力端Ｏｐ12の電位がハイレベルである場合、ノットゲートＮｔ412の出力電位がローレベルとなり、アンドゲートＡｄ411の一方の入力端にローレベルが入力されることになる。これにより、アンドゲートＡｄ411の他方の入力端に入力される信号の電位に関わらず、ローレベルの出力信号をＲＳフリップフロップ４１５の入力端Ｉｐ15aに出力する。以下、これを「アンドゲートＡｄ411の出力信号がローレベルに固定される」という。つまり、電圧ＭＵＬＴが予め定められた値よりも低い場合、アンドゲートＡｄ411の出力信号がローレベルに固定されることになる。
【００５５】
一方、出力端Ｏｐ12の電位がローレベルである場合、ノットゲートＮｔ412の出力電位がハイレベルとなり、アンドゲートＡｄ411の一方の入力端にハイレベルが入力されることになる。これにより、アンドゲートＡｄ411は、他方の入力端に入力される信号に対して、バッファとして動作し、入力信号を論理反転せずに出力することになる。以下、これを、「アンドゲートＡｄ411が入力信号に対してバッファとして開かれる」という。つまり、電圧ＭＵＬＴが予め定められた値よりも高い場合、ＯＳＭＶ４１４の出力端Ｑの出力信号が、アンドゲートＡｄ411を介して、ＲＳフリップフロップ４１５に出力されることになる。
【００５６】
ＲＳフリップフロップ４１５は、前述したＯＣＰ回路、または、入力電圧検出回路４１２からの出力信号を入力し、出力端Ｏｐ15における信号をセットまたはリセットする。具体的に、入力端Ｉｐ15aはセット信号入力端であり、ハイレベルの信号を入力すると出力端Ｏｐ15における出力信号はハイレベルとなる（セット）。また、入力端Ｉｐ15bはリセット信号入力端であり、ハイレベルの信号を入力すると出力端Ｏｐ15における出力信号はローレベルとなる（リセット）。ＲＳフリップフロップ４１５の出力端Ｏｐ15における出力信号（過電流検出信号）はラッチカウンタ４１７の入力端Ｉｐ17aに入力され、後述するように、ラッチカウンタ４１７のセット信号となる。
【００５７】
ラッチカウンタ４１７は入力端Ｉｐ17aから入力した信号をＣＯＵ４１９〜４２２の入力端ＣＬＫに出力し、各ＣＯＵにおいて、入力端ＣＬＫに入力された信号に同期して、入力端Ｄの信号レベルを有する信号を出力端Ｑから出力する。本実施形態におけるラッチカウンタ４１７内において、ＣＯＵ４１９にて設定した入力端Ｄの信号レベル（ハイレベル）を、入力端ＣＬＫと同期して、ＣＯＵ４１９、４２０、４２１、４２２の順に、それぞれの出力端Ｑから順次出力する。
【００５８】
ラッチカウンタ４１７の出力端Ｏｐ17において、トランジスタＱ418のベースーエミッタ間電圧（約０．７Ｖ）を超えるハイレベルの電圧（出力停止信号）が出力されると、ゲート出力停止回路４１８は、以下のような動作によって、出力端Ｏｐ18をグランド電位と電気的に導通させる。すなわち、抵抗Ｒ413に、出力端Ｏｐ17における出力電圧から０．７Ｖを引いた電圧を抵抗Ｒ413の抵抗値によって除算した値の電流が流れ、該電流をベース電流としてトランジスタＱ418がオンし、トランジスタＱ418および抵抗Ｒ414を介して、トランジスタＱ419のベースがグラント電位に接地され、トランジスタＱ419のベース電流が流れることによって、トランジスタＱ419がオンする。よって、出力端Ｏｐ18はグランド電位と電気的に導通される。
【００５９】
一方、ラッチカウンタ４１７の出力端Ｏｐ17において、トランジスタＱ418のベースーエミッタ間電圧（約０．７Ｖ）以下のローレベルの電圧が出力されても、抵抗Ｒ413には、ラッチカウンタ４１７の出力端Ｏｐ17からトランジスタＱ418への向きの電流が流れず、トランジスタＱ418はオンせず、また、トランジスタＱ419もオンしないため、出力端Ｏｐ18はグランド電位と電気的に導通されない。
【００６０】
以上により、次のことがいえる。すなわち、ラッチカウンタ４１７の入力端Ｉｐ17aに、通常はローレベルであり、予め定められた時間だけハイレベルである信号（クロックパルス）を４回入力することにより、ＣＯＵ４２２の出力端Ｑの出力信号がハイレベルとなり、ゲート出力停止回路４１８が出力端Ｏｐ18をグランド電位と電気的に導通させる。換言すると、ラッチカウンタ４１７は、カウント数が４になると、ゲート出力停止回路４１８の出力端Ｏｐ18をグランド電位と電気的に導通させる。
【００６１】
一方、２次巻線電圧検出回路４１３において、入力端Ｉｐ13から入力されたｚ／ｃ信号は、コンパレータＣｐ413において電源電圧Ｖｃｃを抵抗Ｒ408およびＲ409によって分圧された電圧（補助巻線短絡検出用しきい値）と比較される。ｚ／ｃ信号の方が低電圧になった場合、出力端Ｏｐ13における電位がハイレベルからローレベルになり、該電位（２次巻線電圧検出信号）がフィルタ回路４１６の入力端Ｉｐ16に出力される。
【００６２】
フィルタ回路４１６において、ＯＳＭＶ４１９の入力端ＡＮの電位がローレベルからハイレベルになり、その時点から抵抗Ｒ412およびコンデンサＣ412によって決まる時定数の時間長を有するパルスがＯＳＭＶ４１９の出力端Ｑから出力される。以上のように、ＯＳＭＶ４１９は、補助巻線Ｎcの短絡等によるｚ／ｃ信号の電圧の低下に伴い、通常ローレベルであり予め定められた時間幅だけハイレベルを呈するパルスを出力する。
【００６３】
また、入力端Ｉｐ16における信号と、該信号によってＯＳＭＶ４１９によって予め定められた時間幅を有するパルスとがノアゲートＮｏｒ413に入力されるため、ノアゲートＮｏｒ413は入力端Ｉｐ16における信号より該時間差だけ遅れたパルスを出力する。該パルスは、ノットゲートＮｔ414を介して、出力端Ｏｐ16から、ラッチカウンタ４１７の入力端Ｉｐ17bに出力される。尚、上述した時間幅は、後述するようにｚ／ｃ信号において発生するノイズの時間長等に応じて決定するのが好ましい。
【００６４】
ラッチカウンタ４１７において、フィルタ回路４１６から入力端Ｉｐ17bにおいて入力されたパルスが、ＣＯＵ４１９〜４２２の入力端ＲＮに出力される。該パルスがハイレベルであるとき、ＣＯＵ４１９〜４２２の出力端Ｑの電位がローレベルになる。よって、入力端Ｉｐ17bに入力されるローレベルの信号は、ラッチカウンタ４１７のリセット信号となる。
【００６５】
次に、補助巻線短絡発生前後における、補助巻線短絡保護回路１１４の動作の詳細を、図４を参照して説明する。
【００６６】
先ず、補助巻線Ｎcの短絡が発生していない場合の補助巻線短絡保護回路１１４の動作について説明する。前述したように、図１に示すスイッチング電源１の交流入力端ＡＣｉｎｐｕｔにおける電流波形が図４（ａ）に示すような電圧波形に近づけるために、図４（ｃ）に示す、出力端Ｏｐ18における電圧ＶＧＳのように、入力される交流電圧の一周期に比して十分高い周波数（スイッチング周波数）にて、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う。
【００６７】
そして、図１に示すドライバ１１１による、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御に伴って、図４（ｂ）に示すように、入力端Ｉｐ13においてｚ／ｃ信号が観測される。尚、ｚ／ｃ信号は前述したように、ＭＯＳ−ＦＥＴＱ1がオフしたときにハイレベルとなるので、図４（ｂ）に示す出力端Ｏｐ18における電圧ＶＧＳ（ＭＯＳ−ＦＥＴＱ1をオンするときにハイレベルにする）とは、逆の論理が反転している。
【００６８】
そして、図４（ｂ）に示すように、一定周期にて振幅の変化を繰り返している入力端Ｉｐ13におけるｚ／ｃ信号に対しては、２次巻線電圧検出回路４１３はインバータとして機能し、出力端Ｏｐ13から入力端Ｉｐ16へ論理を反転して出力する。そして、入力端Ｉｐ17bにおいて、フィルタ回路４１６により、図４（ｄ）に示すように、入力端Ｉｐ16における信号より予め定められた時間差だけ遅れ、且つ、論理が反転したパルスが発生する。尚、図４（ｂ）、（ｄ）においては、該時間差が殆ど表現できないくらい小さい場合のタイミングチャートを示している。
【００６９】
また、スイッチング電源１の使用中に、何らかの原因によって、ＭＯＳ−ＦＥＴＱ1に突発的に大きな電流が流れた場合、前述したように、ＯＣＰ回路による過電流検出機能（以下、ＯＣＰ機能という）が動作し、図４（ｅ）に示すように、入力端Ｉｐ15aにおいて、単発のパルスが観測される。尚、図４（ａ）および図４（ｅ）に示されるように、入力端Ｉｐ12における電圧ＭＵＬＴが入力電圧検出しきい値より高い領域において該パルスが発生しているため、アンドゲートＡｄ411が入力信号に対してバッファとして開かれており、入力端Ｉｐ15aにおいてのみならず、図４（ｆ）に示すように、ラッチカウンタ４１７の入力端Ｉｐ17aにおいても、単発のパルスが観測される。また、ラッチカウンタ４１７の入力端Ｉｐ17aにおいて、単発のパルスが観測されることにより、図４（ｇ）に示すように、ラッチカウンタ４１７のカウント数が１カウントとなる。
【００７０】
このとき、ラッチカウンタ４１７のリセット信号として、入力端Ｉｐ17bにおいて、図４（ｄ）に示すような、ハイレベルの部分が頻繁に出現する波形の信号が入力される。そのため、ラッチカウンタ４１７は頻繁にリセットをかけられ、カウント数がゼロの状態となり、実質、カウント動作が行われなくなる。そのため、前述したような単発のパルスによっては、ラッチカウンタ４１７のカウント動作は進行せず、カウント数が４カウントになることはない。以上のように、突発的な過電流によって出力される、ＯＣＰ機能による単発のパルスによってゲート出力停止回路４１８は動作しない。
【００７１】
次に、補助巻線Ｎcの短絡が発生した場合の補助巻線短絡保護回路１１４の動作の概要について説明する。
前述したように、補助巻線Ｎcが短絡した場合、理想的には補助巻線Ｎcには電圧が現れないが、現実には、ノイズの影響等により、図４（ｂ）に示すように、例えば、正常な時のｚ／ｃ信号に比して、振幅が小さくなっているｚ／ｃ信号が観測される。従来における力率改善回路１２または本実施形態における力率改善回路１１内のドライバ１１１においては、図４（ｂ）に示すＭＯＳ−ＦＥＴＱ1オントリガ用しきい値が比較的低い電圧値であるため、ドライバ１１１は振幅が小さくなっているｚ／ｃ信号も検知してしまい、オントリガが生成されてＭＯＳ−ＦＥＴＱ1がオン・オフを繰り返し、電源電圧を出力する動作が停止せず、補助巻線Ｎcに短絡電流が流れ続け、補助巻線Ｎcの破損を招いてしまう。
【００７２】
そのため、本実施形態においては、以下のようにして、補助巻線Ｎcの短絡時において、補助巻線Ｎcの破損を回避する。すなわち、力率改善回路１１内に補助巻線短絡保護回路１１４を設けて、補助巻線Ｎcの短絡を検出してＭＯＳ−ＦＥＴＱ1のオフ制御を行い、スイッチン電源２の電圧供給動作を停止させることにより、補助巻線Ｎcの破損を回避する。
【００７３】
次に、補助巻線Ｎcの短絡が発生した場合の補助巻線短絡保護回路１１４の動作の詳細について説明する。ここで、時刻t0において補助巻線Ｎcの短絡が発生したとする。
【００７４】
時刻t0〜t2において、ｚ／ｃ信号は、図４（ｂ）に示すように、小さい振幅のパルスＰaと中くらいの振幅のパルスＰbとからなる。ここで、２次巻線電圧検出回路４１３の補助巻線短絡検出用しきい値が前述したＭＯＳ−ＦＥＴＱ1オントリガ用しきい値より高く設定されており、パルスＰaについては、補助巻線短絡検出用しきい値を越えることがないので、２次巻線電圧検出回路４１３は等価的にパルスＰaを受け付けなくなり、フィルタ回路４１６を介して接続されるラッチカウンタ４１７にパルスＰaが出力されない。
【００７５】
また、パルスＰbについては、補助巻線短絡検出用しきい値を越えるので、２次巻線電圧検出回路４１３はパルスＰaを受け付ける。そのため、ｚ／ｃ信号フィルタ出回路４１６を介挿しないと、パルスＰbはラッチカウンタ４１７に出力されるが、実際には、２次巻線電圧検出回路４１３とラッチカウンタ４１７との間にフィルタ回路４１６が介挿されており、パルスＰbはフィルタ回路４１６内において、図４（ｂ）に示すように、フィルタ回路４１６により予め定められた遅延時間だけ遅延するため、パルスＰbについても、補助巻線短絡検出用しきい値を越えることがなくなり、ラッチカウンタ４１７にパルスＰbが出力されない。以上のことより、補助巻線Ｎcの短絡発生後である時刻t0以降においては、図４（ｄ）に示すように、入力端Ｉｐ17bの信号レベルはハイレベルに固定されることになる。これにより、ラッチカウンタ４１７はリセット信号が入力されず、リセット動作が行われなくなる。  
【００７６】
また、補助巻線Ｎcの短絡発生時には、補助巻線Ｎcと電磁結合しているトランスＴ1の一次巻線Ｎpも等価的に短絡された状態となり、ＭＯＳ−ＦＥＴＱ1に、トランスＴ1が磁気飽和したときのように、急峻な傾きの電流が流れるため、図４（ｅ）に示すように、時刻t1〜t11において、入力端Ｉｐ15aにて、前述したように、ＯＣＰ機能が動作し、頻繁にパルスが発生する。
【００７７】
そして、入力端Ｉｐ15aにおいて発生したパルスによって、ラッチカウンタ４１７は以下のようにカウント動作を行う。すなわち、時刻t0〜t2においては、図４（ａ）に示すように、入力端Ｉｐ12において、電圧ＭＵＬＴが入力電圧検出用しきい値より高いため、ＲＳフリップフロップ４１５において、入力端Ｉｐ15bにローレベルの信号が入力されるので、時刻t1において、入力端Ｉｐ15aに入力されるパルスによってＲＳフリップフロップ４１５がセットされ、出力端Ｏｐ15の出力信号がハイレベルとなり、図４（ｇ）に示すように、ラッチカウンタ４１７のカウント動作が進行し、カウント数が１カウントになる。
尚、ＲＳフリップフロップ４１５がセットされているために、上述したパルスがローレベルになっても出力端Ｏｐ15の出力信号はハイレベルを維持する。
【００７８】
そして、時刻t2において、電圧ＭＵＬＴが入力電圧検出用しきい値より低くなるため、ＲＳフリップフロップ４１５において、入力端Ｉｐ15bにハイレベルの信号が入力されるので、ＲＳフリップフロップ４１５がリセットされ、出力端Ｏｐ15の出力信号がローレベルとなる。そのため、入力端Ｉｐ17aにおける信号は図４（ｆ）に示したような波形になる。
【００７９】
そして、時刻t3〜t5、t6〜t8、t9〜t11においても、ＲＳフリップフロップ４１５における上述した動作によって、図４（ｅ）（ｆ）に示すように、入力端Ｉｐ15における多数のパルスを、入力端Ｉｐ12における電圧ＭＵＬＴが入力電圧検出用しきい値より高くなる領域について括る動作が行われる。つまり、入力端Ｉｐ15における多数のパルスを、電圧ＭＵＬＴの一周期毎に括る動作が行われることになる。
【００８０】
以上のように、入力端Ｉｐ17aにおける信号、つまり、ラッチカウンタ４１７のセット信号によって、図４（ｇ）に示すようにラッチカウンタ４１７のカウント動作が進行し、カウント数が４となる時刻t10において、ゲート出力停止回路４１８の出力端Ｏｐ18はグランド電位と導通され、ＭＯＳ−ＦＥＴＱ1がオフ制御され（ゲート出力停止）、スイッチング電源１の出力が停止する。尚、時刻t11において、ＲＳフリップフロップ４１５の入力端Ｉｐ15bにハイレベルの信号が出力され、ＲＳフリップフロップ４１５はリセットされ、入力端Ｉｐ17aにおける波形はローレベルになる。
【００８１】
上記実施形態によれば、力率改善回路１１を、従来のスイッチング電源２に使用される力率改善回路１２内に、補助巻線Ｎcの短絡を検知し、スイッチング電源１の動作を停止させる補助巻線短絡保護回路１１４を設けた構成とし、且つ、補助巻線短絡保護回路１１４を、従来の力率改善回路において使用している信号である、ＣＳ信号、電圧ＭＵＬＴ、ｚ／ｃ信号を用いて所望の機能が得られるように構成することにより、構成を複雑化させることなく、補助巻線Ｎcの短絡による、補助巻線Ｎcの電流を停止させる。したがって、構成を複雑化させることなく、補助巻線Ｎcの短絡による、補助巻線Ｎcの破損を回避することができる。
【００８２】
また、上記実施形態によれば、ラッチカウンタ４１７のリセット信号として、入力される交流電圧の周波数より高い周波数のスイッチング周波数で頻繁にハイレベルを呈するｚ／ｃ信号を用いるため、補助巻線Ｎcの短絡といった非常事態によってｚ／ｃ信号が異常になる場合を除いては、ｚ／ｃ信号によってラッチカウンタ４１７に頻繁にリセットをかけ、交流電圧の周期毎にリセットをかけるのに対し、交流電圧の周期毎にセットをかけることによって、ラッチカウンタ４１７のカウンタ動作を行われ難くする。そのため、スイッチング電源１が正常に動作している場合に、突発的な大電流等によるラッチカウンタ４１７の誤カウント動作をなくし、電源出力の停止等の誤動作を減らすことができる。
【００８３】
尚、本実施形態においては、補助巻線短絡保護回路１１４の出力電圧を、抵抗Ｒ5を介してＭＯＳ−ＦＥＴＱ1のゲートに供給したが、補助巻線短絡保護回路１１４の出力電圧を、ドライバ１１１および抵抗Ｒ5を介してＭＯＳ−ＦＥＴＱ1のゲートに供給してもよい。
【００８４】
また、本実施形態においては、過電流検出回路４１１、２次巻線電圧検出回路４１３にて、電源電圧Ｖｃｃを抵抗Ｒ401〜Ｒ402、Ｒ408〜Ｒ409によって分圧して、ＣＳ信号検出用しきい値、補助巻線短絡検出用しきい値を生成しているが、定電圧源によって該電圧を生成してもよい。
【００８５】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態におけるスイッチング電源１の構成を示すブロック図である。
【図２】同実施形態におけるスイッチング電源１内の電圧、電流波形を示す図である。
【図３】同実施形態における力率改善回路１１内の補助巻線短絡保護回路１１４の構成を示すブロック図である。
【図４】同実施形態における補助巻線短絡保護回路１１４の動作の詳細を示す波形図である。
【図５】従来におけるスイッチング電源２の構成を示すブロック図である。
【符号の説明】
【００８７】
１、２・・・スイッチング電源、１１、１２・・・力率改善回路、１１１・・・ドライバ、１１２・・・コンパレータ（スイッチング素子電流検出手段）、１１３・・・マルチプライヤ（入力電圧検出手段）、１１４・・・補助巻線短絡保護回路（２次巻線短絡保護手段）、４１１・・・過電流検出回路（過電流検出手段）、４１２・・・入力電圧検出回路（過電流検出手段）、４１３・・・２次巻線電圧検出回路（２次巻線電圧検出手段）、４１４・・・ワンショット・マルチバイブレータ（ＯＳＭＶ：単安定マルチバイブレータ）（過電流検出手段）、４１９・・・ワンショット・マルチバイブレータ、４１５・・・ＲＳフリップフロップ（Reset-Set  Flip-Flop）（過電流検出手段）、４１６・・・フィルタ回路（フィルタ）、４１７・・・ラッチカウンタ（計数手段）、４１８・・・ゲート出力停止回路（地絡手段）、４１９〜４２２・・・カウンタ（ＣＯＵ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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