(57)【要約】【課題】  本発明は、ＬＳＩ等の集積回路に組み込まれた回路にクロック信号を分配するためのクロック分配回路に関し、特にクロック信号の位相差調整を自動的に行うクロック調整回路を提供するものである。【解決手段】  本発明は、ＬＳＩチップに構築された回路素子を駆動する際、駆動の基準となるクロック信号の供給を第１分配から順次階層状に下層に分配し、例えば第５分配「５」からＬＳＩチップの各エリアに供給する回路であり、その際クロック信号の遅延を位相差検出回路によって検出し、その検出結果に基づいて各第５分配「５」に内装された遅延調整回路に遅延情報として自動的に書き込み、以後当該遅延情報を使用してＬＳＩチップが実装された際のクロック信号の位相差を調整する。【選択図】図１
2006186660.tif 000002
【特許請求の範囲】
【請求項１】
基準となるクロック信号を集積回路に分配する第１の分配手段と、
該第１の分配手段からクロック信号の分配を受け、前記集積回路の各エリアに分配する複数の第２の分配手段と、
前記第１の分配手段から分配されたクロック信号と、前記第２の分配手段の中の１つから分配されたクロック信号との位相差を検出する位相差検出手段と、
該位相差検出手段が検出した位相差に基づいて前記クロック信号の位相調整を行う位相差調整手段と、
を有することを特徴とするクロック信号調整回路。
【請求項２】
前記位相差調整手段による調整結果に基づいて、他の第２の分配手段との位相差を検出し、該検出結果に基づいて、前記他の第２の分配手段から出力するクロック信号の位相差を調整することを特徴とする請求項１記載のクロック信号調整回路。
【請求項３】
前記位相差検出手段は、２つのクロック入力端子を備え、それぞれの入力端子に供給されるクロック信号の一方には位相反転処理を行い、それぞれ一致／不一致検出回路に供給され、該一致／不一致検出回路の出力をＲＳラッチ回路に供給することによって両クロック信号の位相差を検出する位相差検出回路であることを特徴とする請求項１、又は２記載のクロック信号調整回路。
【請求項４】
前記位相差調整手段は、前記位相差検出手段から出力される信号を計数する計数回路と、該計数回路によって計数された計数情報に基づいて前記クロック信号を遅延させるクロック信号遅延回路で構成されることを特徴とする請求項１、２、又は３記載のクロック信号調整回路。
【請求項５】
基準となるクロック信号を集積回路に分配する第１の分配処理と、
該第１の分配処理によってクロック信号の分配を受け、前記集積回路の各エリアにクロック信号を分配する第２の分配処理と、
前記第１の分配処理に基づいて分配されたクロック信号と、前記第２の分配処理に基づいて分配されたクロック信号との位相差を検出する位相差検出処理と、
該位相差検出処理によって検出された位相差に基づいて前記クロック信号の位相差の調整を行う位相差調整処理と、
を行うことを特徴とするクロック信号調整方法。
【請求項６】
２つのクロック入力端子を備え、それぞれの入力端子に供給されるクロック信号の一方には位相反転処理を行い、それぞれ一致／不一致検出回路に供給され、該一致／不一致検出回路の出力をＲＳラッチ回路に供給することによって両クロック信号の位相差を検出することを特徴とする位相差検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の集積回路に供給するクロック信号の位相調整を行うクロック信号調整回路に関する。
【背景技術】
【０００２】
今日、多くの電子機器にはＬＳＩ等の集積回路が組み込まれている。このような集積回路において、回路内の各素子を同期して駆動する為、クロック信号が供給される。実際の回路では、駆動力を確保する為、数段のドライバを介して集積回路の各部にクロック信号が供給される。
【０００３】
したがって、多くのドライバが使用され、ドライバや配線の製造バラツキ、また周辺条件によりクロック信号に位相ずれ（クロックスキュー）が生じる。例えば、ドライバを構成するトランジスタのバラツキや、配線パターンの幅や厚さのバラツキ、集積回路内での温度のバラツキや電圧のバラツキによってクロック信号に位相ずれを生じる。
【０００４】
そこで、従来のＬＳＩの製造においては、位相ずれによる誤動作を回避する為、例えば基準クロックの位相に対して予め設定した所定のバラツキ係数を掛け算し、位相ずれを見込み、余裕をとった設計をしている。
【０００５】
尚、クロック信号の位相調整に関する発明として、特許文献１乃至６がある。例えば、特許文献１はクロックを分配するクロック分配系において、遅延が発生したクロックと外部から入力される基準クロックとの位相を比較する位相比較回路を設け、位相比較回路における比較結果に基づいてカウント動作を行い、カウント値に基づく遅延量の設定を行う。
【０００６】
また、特許文献２は、クロック位相調整回路を備えた半導体記憶装置に関し、電源投入直後又はスタンバイモードからの復帰直後に、遅延量を調整してロックオンするまでに必要な時間の短縮を行っている。
【０００７】
また、特許文献３は、受信クロックの遅延量を段階的に調整して粗調整クロックを出力する第１のＤＬＬ回路と、複数の対象毎に設けられ、粗調整クロックの遅延量を段階的に調整して複数のクロックを出力する第２のＤＬＬ回路とを備え、クロック信号の位相調整を行う発明である。
【０００８】
また、特許文献４は、それぞれ２個のアンドゲートからなる３個のＳ−Ｒフリップフロップと、ナンドゲートと、インバータとを備え、基準クロック信号とクロック信号との位相差が大きくても両信号の位相差に応じたアップ信号およびダウン信号を出力できるよう、従来より最大動作周波数を高くする発明である。
【０００９】
また、特許文献５は、クロック分配回路において、分配する論理回路群が片寄って配置された場合でも、十分にスキューを減少させる発明である。
さらに、特許文献６は、複数の同期回路に供給するクロック信号の遅延量を等しくする半導体装置を提供する発明であり、クロック配線の引き回しによってクロック信号の遅延量に差が生じても内部回路毎に異なる調整を行い、同期の改善を行う発明である。
【特許文献１】特開２０００−１８３７３０号公報
【特許文献２】特開平１１−２７３３４２号公報
【特許文献３】特開平１０−３３６００８号公報
【特許文献４】特開２００２−９４３７４号公報
【特許文献５】特開平８−１９０４４３号公報
【特許文献６】特開２００２−１５５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら近年、ＬＳＩ等の集積回路で使用されるクロック周波数が高くなり、１サイクルの時間が極めて短く、少しの位相ずれも無視できない現状となっている。また、回路の微細化、集積度の向上により、ＬＳＩに内蔵するドライバやラッチの数が更に増加し、位相差も更に精密に調整する必要に迫られている。さらに、微細化による製造のばらつきも顕著となり製造歩留まりを悪化させるため、予め設定する前述のバラツキ係数も除々に大きな値になり、性能の向上を制限している。
【００１１】
また、集積回路を製造する際、外部で位相ずれ（クロックスキュー）を測定し、該測定結果に基づいてドライバに調整情報を書き込む提案もなされているが、ＬＳＩ内部で自動的に位相調整を行う提案は存在しない。
【００１２】
そこで、本発明は集積回路の微細化、集積度の向上、クロック周波数の向上に対応してクロック信号の位相ずれを自動的に検出して調整し、クロック信号の位相ずれを低く抑え、集積回路の高性能化、製造歩留まりの向上を図るクロック信号調整回路を提供するものである。
【課題を解決するための手段】
【００１３】
上記課題は本発明によれば、基準となるクロック信号を集積回路に分配する第１の分配手段と、該第１の分配手段からクロック信号の分配を受け、前記集積回路の各エリアに分配する複数の第２の分配手段と、前記第１の分配手段から分配されたクロック信号と、前記第２の分配手段の中の１つから分配されたクロック信号との位相差を検出する位相差検出手段と、該位相差検出手段が検出した位相差に基づいて前記クロック信号の位相調整を行う位相差調整手段とを有するクロック信号調整回路を提供することによって達成できる。
【００１４】
例えば、ＬＳＩ等の集積回路において、基準となるクロック信号は、先ず第１の分配手段を介して入力し、集積回路の各エリアにクロック信号を供給する複数の第２の分配手段に供給される。この間のクロック信号に生じる遅れは位相差検出手段によって検出され、この検出結果に基づいて遅延差調整手段が第２の分配手段から出力されるクロック信号の位相を自動的に調整する。
【００１５】
また、遅延調整手段に設定された遅延時間の情報は、そのまま実際のＬＳＩに組み込まれた調整情報となり、自動的に調整結果を含む第２の分配手段が生成される。
また、上記位相差調整手段による調整結果に基づいて、他の第２の分配手段との位相差調整を行い、自動的に第２の分配手段間のクロック信号の位相差調整が順次行われる。
【００１６】
また、上記位相差検出手段は、２つのクロック入力端子を備え、それぞれの入力端子に供給されるクロック信号の一方には位相反転処理が行われ、それぞれ一致検出回路に供給され、該一致検出回路の出力をＲＳラッチ回路に供給することによって両クロック信号の位相差を検出する位相差検出回路が使用される。
【００１７】
さらに、上記位相差調整手段は、前記位相差検出手段から出力される信号を計数する計数回路と、該計数回路によって計数された計数情報に基づいて前記クロック信号を遅延させるクロック信号遅延回路で構成される。
【００１８】
このように構成することにより、本発明で使用する位相差検出回路や位相差調整回路を具体的な回路に組み込むことができ、集積回路の各エリアに供給するクロック信号の位相ずれを自動的に調整することができる。
【００１９】
さらに、２つのクロック入力端子を備え、それぞれの入力端子に供給されるクロック信号の一方には位相反転処理を行い、それぞれ一致／不一致検出回路に供給され、該一致／不一致検出回路の出力をＲＳラッチ回路に供給することによって両クロック信号の位相差を検出する位相差検出回路を特徴とする。
【００２０】
このように構成することにより、前述の特許文献の回路より構成が簡単であり、トランジスタの数を少なくすることができる。
【発明の効果】
【００２１】
本発明によれば、集積回路にクロック信号を供給する際の位相ずれ（クロックスキュー）を集積回路内部で自動調整することができ、調整情報を保持し、そのまま製品として出荷することができる。したがって、製品歩留りの向上を図ることができる。
【００２２】
また、高いクロック周波数を使用して低い電源電圧の状態でクロック信号間の位相調整を行い、ＬＳＩの高性能化や消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら本発明の実施の形態について説明する。
図２は本実施形態を説明するクロック信号調整回路の模式図であり、クロック信号の分配例を示す。
【００２４】
同図において、ＬＳＩチップ１にはクロック信号を分配する配線が施され、同図に示す番号はクロック信号が分配される順番を示す。例えば、丸印で示す「１」は基準となるクロック信号を分配する第１分配を示し、「２」は次の第２分配を示し、以下「３」は第３分配、「４」は第４分配、「５」は第５分配を示す。
【００２５】
したがって、ＬＳＩチップ１の各エリア１ａ〜１ｒには、対応するエリアに形成された第５分配からクロック信号が供給される。尚、本例ではクロック信号の分配を第５分配までとしたが、ＬＳＩチップ１に形成される回路の大きさや素子数等によって更に分配数を増やしてもよく、また分配数を第５分配以下としてもよい。
【００２６】
また、本例のクロック信号の分配はＨ形の階層構造（Ｈ−ｔｒｅｅ方式）であり、基準となるクロック信号は第１分配から、第２分配、第３分配、第４分配、第５分配へと順次分配される。この為、各分配回路にはドライバが設けられ、ラッチ後のクロック信号を次段の分配部に供給する。また、丸印で示す各分配部には位相調整回路が設けられている。
【００２７】
図１は上記クロック信号の分配によって遅延する信号の位相差を検出し、その位相差に従ってクロック信号の遅延を調整する回路例を示す模式図である。尚、同図に示す例は、最も位相差が生じる可能性のある最下段（第５分配）間で調整を行う例である。
【００２８】
同図において、先ず基準となる第５分配「５」0 は、前述の図２のエリア１ｆに位置する第５分配ｆであり、その右側の第５分配「５」1 は図２のエリア１ｇに位置する第５分配ｇである。尚、同図に示す各分配部の右上の数字は基準から経由した位相検出回路の数を示す。
【００２９】
また、図１に□印で示す回路は位相検出回路であり、□印内の数字は位相調整の対象となる第５分配間に共通するドライバの分配番号を示す。例えば、上記第５分配（「５」0  と「５」1 ）の場合、共通するドライバは第１分配のドライバであることを示す。また、右隣の第５分配（「５」1 と「５」2 ）の場合、共通するドライバは第３分配のドライバであることを示す。すなわち、□印内の数字が小さいほど共通するクロック信号の供給源が遠い。また、同図に示す矢印の先の位相調整は、矢印の根元側のクロック位相を基準に調整される。また、矢印の根元の基準からの距離が偶数の時は昇順で調整され、奇数の時は降順で調整される。
【００３０】
次に、同図に示すＡ部の具体例を図３に示す。この回路は、遅延調整回路２、第５分配「５」0 のチョッパドライバ３、第５分配「５」1 のチョッパドライバ４、位相差検出回路５、及び遅延回路６で構成されている。遅延調整回路２には位相差検出回路５からインクリメント信号（以下、ＩＮＣ信号で示す）が入力し、遅延調整回路２では入力するＩＮＣ信号を計数し、計数結果に従った遅延時間分供給されるクロック信号の出力を遅らせ、チョッパドライバ４に出力する。一方、遅延回路６は基準となるクロック信号を予め設定された時間遅延させる信号遅延回路であり、遅延回路６によって遅延された基準となるクロック信号がチョッパドライバ３に供給される。位相差検出回路５は両信号の位相差を検出し、位相差が存在する間前述のＩＮＣ信号を遅延調整回路２に供給する。
【００３１】
以下、各回路の構成を具体的に説明する。
先ず、図４は上記遅延調整回路２の回路構成であり、ラッチ／ＦＦ回路８と信号遅延回路９で構成され、前述の位相差検出回路５から出力されるＩＮＣ信号に基づいてクロック信号ＣＫ５＿１の位相調整を行う。この為、ラッチ／ＦＦ回路８には上記ＩＮＣ信号及びクロック信号ＣＫ５＿１、更にリセット信号（ＣＬ）が入力する。
【００３２】
本例で使用するラッチ／ＦＦ回路８は、５ビットインクリメンタ付き回路であり、位相差検出回路５から出力されたＩＮＣ信号を順次インクリメント（＋１）し、５ビットの計数データ（ＣＮＴ＜０：４＞）として信号遅延回路９に出力する。信号遅延回路９は供給された計数データに基づいて、信号を遅延させる回路であり、クロック信号ＣＫ５＿１を計数データに従った時間遅延し、チョッパドライバ４に出力する。例えば、信号遅延回路９において、遅延調整が可能な時間範囲を０〜３１０ｐｓとすれば、５ビットの計数データが“００００１”の時、クロック信号ＣＫ５＿１は１０ｐｓ遅延し、計数データが“０００１１”の時３０ｐｓ遅延し、計数データが“００１１１”の時７０ｐｓ遅延し、計数データが“０１１１１”の時１５０ｐｓ遅延し、計数データが“１１１１１”の時３１０ｐｓ遅延する。
【００３３】
上記処理によって遅延したクロック信号ＣＫ５＿１はチョッパドライバ４からクロック信号ＣＫ６＿１として、位相差検出回路５に出力される。一方、チョッパドライバ３には、前述のように遅延回路６によって予め設定された時間、基準となるクロック信号が遅延された信号（クロック信号ＣＫ６＿２）が入力する。尚、予め設定された遅延時間は、例えば本例においては位相ばらつきの想定最大値の１５０ｐｓ以上の所定値に設定されている。
【００３４】
上記クロック信号ＣＫ６＿１とＣＫ６＿２は、前述の位相差検出回路５に供給される。図５は位相差検出回路５の具体的な回路例であり、遅延検出回路１０、ラッチ回路１１、及び遅延回路１３、１４で構成されている。遅延検出回路１０は上記クロック信号ＣＫ６＿１とＣＫ６＿２間の信号遅延（位相差）の有無を検出する回路であり、検出信号Ｆはラッチ回路１１に出力される。
【００３５】
ラッチ回路１１のＤ端子に上記検出信号Ｆが供給された後、ＣＫ端子に入力するタイミング信号に従って検出信号Ｆがラッチ回路１１にラッチされ、ラッチ回路１１（位相差検出回路５）から前述のＩＮＣ信号が遅延調整回路２に出力される。尚、遅延回路１３はバッファであり、遅延回路１４は上記両クロック信号ＣＫ６＿１、ＣＫ６＿２のいずれよりも充分遅いクロック信号を生成する為の回路であり、前述のタイミング信号として使用される。
【００３６】
ここで、上記遅延検出回路１０の具体的な回路を図６に示す。遅延検出回路１０は波形整形部１５、位相差検出部１６、バッファ部１７で構成されている。波形整形部１５はチョッパドライバ３及び４から出力されたクロック信号ＣＫ６＿１、ＣＫ６＿２の波形を整え、位相差検出部１６に供給する。位相差検出部１６は、位相反転回路１６ａ、１６ｂ、ナンドゲート１６ｃ、１６ｄ、ＲＳラッチ回路１６ｅで構成され、波形整形部１５から供給されるクロック信号ＣＫ６＿１とＣＫ６＿２間の位相差の有無を検出する。位相差検出部１６で検出された検出信号は、バッファ部１７を介して前述のラッチ回路１１に出力される。
【００３７】
次に、図７に示すタイムチャートを使用して、本例の回路動作を説明する。尚、図７において、ＲＡ、ＲＢで示す信号は、ＲＡが前述の波形整形部１５を介して位相差検出部１６に供給されるクロック信号ＣＫ６＿１であり、ＲＢが波形整形部１５を介して位相差検出部１６に供給されるクロック信号ＣＫ６＿２である。
【００３８】
先ず、信号ＲＡ（クロック信号ＣＫ６＿１）が入力する直前では、図７に示すように信号ＲＡ、ＲＢの出力は共にハイレベル（以下、Ｈレベルで示す）であり、ナンドゲート１６ｃ、１６ｄの出力（ＸＳＥＴ、ＸＲＳＴ）は共にＨレベルである。また、ＲＳラッチ回路１６ｅの出力（ＸＦ）は不定である。
【００３９】
その後、同図に示すａのタイミングで信号ＲＡ（クロック信号ＣＫ６＿１）が入力すると、ナンドゲート１６ｄには位相反転回路１６ｂを介してハイ信号（以下、Ｈ信号で示す）が供給され、ナンドゲート１６ｄの出力（ＸＲＳＴ）がローレベル（以下、Ｌレベルで示す）となる。この為、ＲＳラッチ回路１６ｅの出力（ＸＦ）はＨレベル（“１”）となる。尚、この時ナンドゲート１６ｃの一方入力もＬレベルに変わるが、ナンドゲート１６ｃの出力（ＸＳＥＴ）はＨレベルのままである。
【００４０】
次に、同図に示すｂのタイミングで信号ＲＢが入力すると、ナンドゲート１６ｄの一方の入力がＬレベルに変わり、ナンドゲート１６ｄの出力（ＸＲＳＴ）はＨレベルに戻る。この時、同図に示すようにＲＳラッチ回路１６ｅの出力（ＸＦ）はＨレベル（“１”）を維持する。尚、この場合もナンドゲート１６ｃの一方入力にはＨ信号が供給されるが、ナンドゲート１６ｃの出力（ＸＳＥＴ）はＨレベルを維持する。
【００４１】
その後、同図に示すｃのタイミングで信号ＲＡがＨレベルに戻ると、ナンドゲート１６ｃの両入力がＨレベルとなり、ナンドゲート１６ｃの出力（ＸＳＥＴ）がＬレベルとなる。この為、ＲＳラッチ回路１６ｅの出力（ＸＦ）はＬレベル（“０”）に変わる。
【００４２】
さらに、同図に示すｄのタイミングで信号ＲＢがＨレベルに戻ると、ナンドゲート１６ｃには位相反転回路１６ａを介してのＬ信号が入力し、ナンドゲート１６ｃの出力（ＸＳＥＴ）をＨレベルに変えるが、ＲＳラッチ回路１６ｅの出力（ＸＦ）はＬレベル（“０”）を維持する。
【００４３】
上記ＲＳラッチ回路１６ｅの出力（ＸＦ）は、バッファ部１７のインバータを介して前述の検知信号（Ｆ）としてラッチ回路１１に出力される。その後、ラッチ回路１１に前述のタイミング信号（ＣＬＫＣ）が入力すると、この信号に同期してラッチ回路１１から遅延調整回路２にＩＮＣ信号が出力される。すなわち、図３に示す位相差検出回路５からＩＮＣ信号が遅延調整回路２に出力される。
【００４４】
このようにして供給されたＩＮＣ信号は、前述の遅延調整回路２（ラッチ／ＦＦ回路８）でインクリメント（＋１）処理され、前述のように計数データ＜０：４＞として信号遅延回路９に送られる。信号遅延回路９では計数データに従った信号の遅延処理を行い前述と同様チョッパドライバ４に出力する。上記処理によって、チョッパドライバ４から出力されるクロック信号ＣＫ６＿１の出力タイミングは少し遅れる（例えば、１０ｐｓ遅れる）。
【００４５】
その後、上記処理を繰り返すことにより、図７で説明した処理が繰り返され、順次増大する計数データによってクロック信号ＣＫ６＿１の出力タイミングが序々に遅れ（例えば、１０ｐｓ毎に遅れ）、図７に示すｅのタイミングで両信号の出力が一致する。この場合、ナンドゲート１６ｃ、１６ｄの出力（ＸＳＥＴ、ＸＲＳＴ）が無く、ＲＳラッチ回路１６ｅの出力（ＸＦ）はＬレベル（“０”）を維持する。
【００４６】
その後、次のタイミング（同図に示すｆ）において、信号ＲＢが先に立ち下がり、ナンドゲート１６ｃの出力（ＸＳＥＴ）をＬレベルとし、次に同図に示すｇのタイミングで信号ＲＡが立ち下がり、出力（ＸＳＥＴ）をＨレベルに戻す。さらに、同図に示すｈのタイミングで信号ＲＢが先に立ち上がり、ナンドゲート１６ｄの出力（ＸＲＳＴ）をＬレベルとし、更に同図に示すｉのタイミングで信号ＲＡが立ち上がり、信号（ＸＲＳＴ）をＨレベルに戻す。
【００４７】
上記一連の処理によって、ＲＳラッチ回路１６ｅの出力（ＸＦ）はＬレベル（“０”）からＨレベル（“１”）に変わり、以後Ｈレベル（“１”）を維持する。したがって、以後位相差検出回路５から遅延調整回路２にＩＮＣ信号が供給されなくなり、信号遅延回路９の信号遅延量も確定する。
【００４８】
したがって、以後信号遅延回路９（遅延調整回路２）に保持された遅延情報に基づいてチョッパドライバ４にクロック信号ＣＫ５＿１が供給され、チョッパドライバ４を介してＬＳＩチップ１のエリア１ｇにクロック信号ＣＫ６＿１を供給する。
【００４９】
以上の処理はクロック信号ＣＫ５＿１の位相を遅らせて一致させる方法であるが、逆に順次位相を進ませて一致させる構成としてもよい。この場合、ラッチ／ＦＦ回路８はカウントダウンを行う回路とし、位相差検出回路５からデクリメント信号を順次供給してクロック信号の出力タイミングを調整する。
【００５０】
また、上記位相調整処理は前述の図１に示すＡ部について説明したが、以後同図のＡ１部に示す第５分配「５」1 と「５」2 についても同様に位相差調整を行い、更に同図のＡ２部に示す第５分配「５」2 と「５」3 についても同様に位相差調整を行う。また、前述のＡ部の位相差調整を行う間、同じく右上に１と記載されているドライバのある、その上隣りのＡ０１部や、左隣りのＡ０２部、更に下隣りのＡ０３部の位相調整も同時に行う。その後右上に記載されている数字に沿って順次自動調整を行っていく。
【００５１】
以上のように、本例によればＬＳＩチップ１にドライバ回路と共に、前述の遅延調整回路２や位相差検出回路５を組み込み、ＬＳＩチップ１の状態で電源投入後短時間に自動的に各エリアに供給するクロック信号の位相差を調整し、遅延調整回路２に調整情報を保持し、そのまま製品として出荷することができる。
【００５２】
したがって、ＬＳＩチップ１の各エリアに供給されるクロック信号の位相差は自動的に補正され、製品歩留りの向上することができる。また、高いクロック周波数を使用して低い電源電圧の状態でクロック信号間の位相調整を行い、ＬＳＩの高性能化や消費電力の低減を図ることができる。
【００５３】
尚、チップ内の調整箇所は、どの様な順序で接続しても位相を揃える効果があり、分配が遠いものほど位相ずれが大きくなる性質を考慮すると、分配が遠いものを先ず合わせ、その後近いものを調整する方がＬＳＩチップ全体の位相ずれを小さくすることができる可能性が高くなる。本例では基準から離れているものを優先的に調整回路で結ぶように設計しているので、特に第１分配の異なる中央の２列の間に必ず調整回路が入るようにしている。
【００５４】
さらに、チップ全体のばらつきが偏ることを考えると、調整回路は進めて調整するものと、遅らせて調整するものを交互に調整するように配置することで、ばらつきが異なっている時に、常に同じ方向に位相がずれてしまうことを防止することができる。
【００５５】
（付記１）  基準となるクロック信号を集積回路に分配する第１の分配手段と、
該第１の分配手段からクロック信号の分配を受け、前記集積回路の各エリアに分配する複数の第２の分配手段と、
前記第１の分配手段から分配された基準クロック信号と、前記第２の分配手段の中の１つから分配されたクロック信号との位相差を検出する位相差検出手段と、
該位相差検出手段が検出した位相差に基づいて前記クロック信号の位相調整を行う位相差調整手段と、
を有することを特徴とするクロック信号調整回路。
【００５６】
（付記２）  前記位相差調整手段による調整結果に基づいて、他の第２の分配手段との位相差を検出し、該検出結果に基づいて、前記他の第２の分配手段から出力するクロック信号の位相差を調整することを特徴とする付記１記載のクロック信号調整回路。
【００５７】
（付記３）  前記第１の分配手段と前記第２の分配手段間には、複数の分配手段が形成されていることを特徴とする付記１、又は２記載のクロック信号調整回路。
（付記４）  前記位相差調整手段は調整後の信号遅延データを保持し、位相差調整回路としてそのまま前記集積回路に組み込まれることを特徴とする付記１、２、又は３記載のクロック信号調整回路。
【００５８】
（付記５）  予め設定された時間クロック信号を遅延させる遅延回路を介して、前記基準となるクロック信号が前記位相差検出手段に供給されることを特徴とする付記１、２、３、又は４記載のクロック信号調整回路。
【００５９】
（付記６）  前記位相差検出手段は、ゲート回路で構成されていることを特徴とする付記１、２、３、４、又は５記載のクロック信号調整回路。
（付記７）  前記ゲート回路は、２つのクロック入力端子を備え、それぞれの入力端子に供給されるクロック信号の一方には位相反転処理を行い、それぞれ一致／不一致検出回路に供給され、該一致／不一致検出回路の出力をＲＳラッチ回路に供給することによって両クロック信号の位相差を検出する位相差検出回路であることを特徴とする付記６記載のクロック信号調整回路。
【００６０】
（付記８）  前記位相調整手段は、前記位相差検出手段から出力される信号を計数する計数回路と、該計数回路によって計数された計数情報に基づいて前記クロック信号を遅延させるクロック信号遅延回路で構成されていることを特徴とする付記１、２、３、又は４記載のクロック信号調整回路。
【００６１】
（付記９）  基準となるクロック信号を集積回路に分配する第１の分配処理と、
該第１の分配処理によってクロック信号の分配を受け、前記集積回路の各エリアにクロック信号を分配する第２の分配処理と、
前記第１の分配処理に基づいて分配された基準となるクロック信号と、前記第２の分配処理に基づいて分配されたクロック信号との位相差を検出する位相差検出処理と、
該位相差検出処理によって検出した位相差に基づいて前記クロック信号の位相差の調整を行う位相差調整処理と、
を行うことを特徴とするクロック信号調整方法。
【００６２】
（付記１０）  ２つのクロック入力端子を備え、それぞれの入力端子に供給されるクロック信号の一方には位相反転処理を行い、それぞれ一致／不一致検出回路に供給され、該一致／不一致検出回路の出力をＲＳラッチ回路に供給することによって両クロック信号の位相差を検出することを特徴とする位相差検出回路。
【図面の簡単な説明】
【００６３】
【図１】本実施形態を説明するクロック調整回路の模式図である。
【図２】５段のＨ形階層構造のＬＳＩチップのクロック分配例を示す図である。
【図３】図１の一部を示す回路図である。
【図４】遅延調整回路の具体例を示す図である。
【図５】位相差検出回路の具体例を示す図である。
【図６】遅延検出回路の具体例を示す図である。
【図７】本実施形態を説明するタイムチャートである。
【符号の説明】
【００６４】
１      ＬＳＩチップ
２      遅延調整回路
３、４      チョッパドライバ
５      位相差検出回路
６      遅延回路
８      ラッチ／ＦＦ回路
９      信号遅延回路
１０      遅延検出回路
１１      ラッチ回路
１３、１４      遅延回路
１５      波形整形部
１６      位相差検出部
１６ａ、１６ｂ      位相反転回路
１６ｃ、１６ｄ      ナンドゲート
１６ｅ      ＲＳラッチ回路
１７      バッファ部
【図１】
2006186660.tif 000003
【図２】
2006186660.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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