(57)【要約】      （修正有）【課題】マイクロプロセッサまたは他のデジタル回路を比較的高い周波数でドライブするようにして、クロック信号を生成し、かつ比較的広い帯域幅に対して測定されるＥＭＩ成分のスペクトル振幅を減少するクロック生成器とする。【解決手段】クロック回路は、基準周波数信号を生成するための発振器と、基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するために発振器と共に作動する拡大スペクトル・クロック生成器を搭載している。拡大スペクトル・クロック生成器は、クロック・パルスのシリーズを生成するためのクロック・パルス生成器と、クロック・パルス生成器に依って生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするためにクロック・パルス生成器を周波数変調するための拡大スペクトル変調器を搭載している。【選択図】図６
2006217642.tif 000002
【特許請求の範囲】
【請求項１】
減少された振幅の電磁干渉(EMI)スペクトル成分を有するクロック出力信号を生成するためのクロック回路であって、
基準周波数信号を生成するための発振器手段と、
基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するために、前記の発振器手段と共に作動する拡大スペクトル・クロック生成手段と、を備えて構成されており、
前記の拡大スペクトル・クロック生成手段が、一般的に長方形の形状の電気クロック・パルスのシリ-ズを生成するためのクロック・パルス生成手段と、前記のクロック・パルス生成手段に依って生成されると考えられるインパルス形状のEMIスペクトル成分の振幅を拡大し且つ平らにするために同様に変調する前記のクロック・パルス生成手段と共に作動する拡大スペクトル変調手段と、を含み、
前記の拡大スペクトル変調手段が、前記のクロック・パルス生成手段を周波数変調するための周波数変調手段を含み、
前記周波数変調手段が、F５に依って第２象限に形成される周期性波形の周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、前記のクロック・パルス生成手段を変調するための形状変調手段を搭載していて、ここで前記のF５は、
100%[0.45(% 周期/25)３ + 0.55(% 周期/25)] に等しく、
そこでは -25%〜0% 周期の間の第１象限の場合に形状は -F５（-% 周期）に等しく、25%〜50% 周期の間の第３象限の場合に形状は F５（50 - % 周期）に等しく、第４象限の場合に形状は -F５（% 周期 - 50）に等しいことから成るクロック回路。
【請求項２】
減少された振幅の電磁干渉(EMI)スペクトル成分を有するクロック出力信号を生成するためのクロック回路であって、
基準周波数信号を生成するための発振器手段と、
基本周波数と減少されたEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するために前記の発振器手段と共に作動する拡大スペクトル・クロック生成手段に於いて、
シリ-ズのクロック・パルスを生成するクロック・パルス生成手段と、
予め設定された上限と下限に依って形成されるエンベロ-プの内部に周期性波形の周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、クロック・パルス生成手段を周波数変調するための形状変調手段に於いて、第２象限に対して前記の予め設定された上限は次に等しいF３に依って形成され、
【数１】
2006217642.tif 000012
且つ前記の予め設定された下限は次に等しいF４に依って形成され、
【数２】
2006217642.tif 000013
-25% 〜 0% 周期の間の第１象限の場合に下限は -F３（-% 周期）に等しく且つ上限は -F４（-% 周期）に等しく、なおかつ、25% 〜 50% 周期の間の第３象限の場合に下限は F４（50 - % 周期）に等しく且つ上限は F３（50 - % 周期）に等しく、なおかつ、第４象限の場合に下限は -F３（% 周期 - 50）に等しく且つ上限は -F４（% 周期 - 50）に等しい、前記の形状変調手段を搭載している、前記の拡大スペクトル・クロック生成手段と、
を備え、
前記の形状変調手段が、F５に依って第２象限に形成される周期性波形の周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、前記のクロック・パルス生成手段を変調するための手段を搭載していて、ここで前記のF５は、
100%[0.45(% 周期/25)３ + 0.55(% 周期/25)] に等しく、
そこでは -25%〜0% 周期の間の第１象限の場合に形状は -F５（-% 周期）に等しく、25%〜50% 周期の間の第３象限の場合に形状は F５（50 - % 周期）に等しく、第４象限の場合に形状は -F５（% 周期 - 50）に等しいことから成るクロック回路。
【請求項３】
減少された振幅の電磁干渉(EMI)スペクトル成分を有するクロック出力信号を生成するためのクロック回路であって、
シリーズのクロック・パルスを生成するクロック・パルス生成手段と、
前記のクロック・パルス生成手段に依って生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするために同様に変調する前記のクロック・パルス生成手段と共に作動する拡大スペクトル変調手段と、を備え、
前記の拡大スペクトル変調手段が、前記のクロック・パルス生成手段を周波数変調するための周波数変調手段を含み、
前記の周波数変調手段は、F５に依って第２象限に形成される周期性波形の周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、前記のクロック・パルス生成手段を変調するための形状変調手段を搭載していて、ここで前記のF５は、
100%[0.45(% 周期/25)３ + 0.55(% 周期/25)] に等しく、
そこでは -25%〜0% 周期の間の第１象限の場合に形状は -F５（-% 周期）に等しく、25%〜50% 周期の間の第３象限の場合に形状は F５（50 - % 周期）に等しく、第４象限の場合に形状は -F５（% 周期 - 50）に等しいことから成るクロック回路。
【請求項４】
減少された振幅の電磁干渉(EMI)スペクトル成分を有する電子デバイスであって、
基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するための拡大スペクトル生成手段と、
前記拡大スペクトル・クロック生成手段に接続されていて且つ拡大スペクトル・クロック出力信号に依ってドライブされるクロック入力を有するデジタル回路と、
を備え、
前記拡大スペクトル・クロック生成手段が、クロック・パルスのシリ-ズを生成するクロック・パルス生成手段と、前記のクロック・パルス生成手段に依って生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするために同様に変調する前記のクロック・パルス生成手段と共に作動する拡大スペクトル変調手段と、を含み
前記拡大スペクトル変調手段が、前記のクロック・パルス生成手段を周波数変調するための周波数変調手段を含み、
前記周波数変調手段が、F５に依って第２象限に形成される周期性波形の周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、前記のクロック・パルス生成手段を変調するための形状変調手段を搭載していて、ここで前記のF５は、
100%[0.45(% 周期/25)３ + 0.55(% 周期/25)] に等しく、
そこでは -25%〜0% 周期の間の第１象限の場合に形状は -F５（-% 周期）に等しく、25%〜50% 周期の間の第３象限の場合に形状は F５（50 - % 周期）に等しく、第４象限の場合に形状は -F５（% 周期 - 50）に等しいことから成る電子デバイス。
【請求項５】
減少された振幅の電磁干渉(EMI)スペクトル成分を有するクロック出力信号を生成するための方法であって、
基本周波数と減少された振幅のEMIスペクトル成分とを基本周波数の高調波に於いて有している拡大スペクトル・クロック出力信号を生成するステップを含み、
拡大スペクトル・クロック出力信号を生成する前記ステップが、クロック・パルスのシリ-ズを生成するステップと、クロック・パルスのシリ-ズで生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするためにクロック・パルスのシリ-ズを拡大スペクトル変調するステップと、を含み
拡大スペクトル変調のステップが、クロック・パルスのシリ-ズを周波数変調するステップを含み、
前記周波数変調するステップが、F５に依って第２象限に形成される周期性波形の周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、クロック・パルスのシリ-ズを変調するステップを含んでおり、ここで前記のF５は、
100%[0.45(% 周期/25)３ + 0.55(% 周期/25)] に等しく、
そこでは -25%〜0% 周期の間の第１象限の場合に形状は -F５（-% 周期）に等しく、25%〜50% 周期の間の第３象限の場合に形状は F５（50 - % 周期）に等しく、第４象限の場合に形状は -F５（% 周期 - 50）に等しいことから成る方法。
【請求項６】
低減された振幅の電磁干渉(EMI)スペクトル成分を有するクロック回路であって、
基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成する拡大スペクトル・クロック生成手段を備えて構成されており、
全般的に負で増大していると共に下方凹形状を有する所定関数によって-25%〜0% 周期の間の第１象限内で規定され、全般的に正で増大していると共に上方凹形状を有する所定関数によって 0%〜25% 周期の間の第２象限内で規定され、全般的に正で減少していると共に上方凹形状を有する所定関数によって 25%〜50% 周期の間の第３象限内で規定され、全般的に負で減少していると共に下方凹形状を有する所定関数によって 50%〜75% 周期の間の第４象限内で規定されている周期性波形の、周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、クロック・パルスのシリーズを周波数変調する形状変調手段を、前記拡大スペクトル・クロック生成手段が含むことから成るクロック回路。
【請求項７】
前記拡大スペクトル・クロック生成手段が、前記クロック・パルスのシリーズを生成するクロック・パルス生成手段を含み、前記クロック・パルス生成手段が位相ロック・ループを含む、請求項６に記載のクロック回路。
【請求項８】
前記拡大スペクトル・クロック生成手段が、前記位相ロック・ループと動作的に接続されているアナログ変調生成器を含む、請求項７に記載のクロック回路。
【請求項９】
前記拡大スペクトル・クロック生成手段が、前記位相ロック・ループと動作的に接続されているプログラム設定変調生成器を含む、請求項７に記載のクロック回路。
【請求項１０】
前記拡大スペクトル・クロック生成手段が、前記クロック・パルス生成手段を約５００マイクロ秒未満の周期を有する周期性波形を用いて前記のクロック・パルス生成手段を変調するための手段を含む、請求項６に記載のクロック回路。
【請求項１１】
低減された振幅の電磁干渉(EMI)スペクトル成分を有する電子装置であって、
基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成する拡大スペクトル・クロック生成手段を備えて構成されており、
全般的に負で増大していると共に下方凹形状を有する所定関数によって-25%〜0% 周期の間の第１象限内で規定され、全般的に正で増大していると共に上方凹形状を有する所定関数によって 0%〜25% 周期の間の第２象限内で規定され、全般的に正で減少していると共に上方凹形状を有する所定関数によって 25%〜50% 周期の間の第３象限内で規定され、全般的に負で減少していると共に下方凹形状を有する所定関数によって 50%〜75% 周期の間の第４象限内で規定されている周期性波形の、周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、クロック・パルスのシリーズを周波数変調する形状変調手段を、前記拡大スペクトル・クロック生成手段が含むことから成る電子装置。
【請求項１２】
低減された振幅の電磁干渉(EMI)スペクトル成分を有するクロック出力信号を生成する方法であって、
クロック・パルスのシリーズを生成するステップと、
前記クロック・パルスのシリ-ズを伴って生成され得ることがないようにEMIスペクトル成分の振幅を拡大し且つ平らにするために前記クロック・パルスのシリ-ズを拡大スペクトル変調するステップと、を含み、
前記拡大スペクトル変調のステップが、全般的に負で増大していると共に下方凹形状を有する所定関数によって-25%〜0% 周期の間の第１象限内で規定され、全般的に正で増大していると共に上方凹形状を有する所定関数によって 0%〜25% 周期の間の第２象限内で規定され、全般的に正で減少していると共に上方凹形状を有する所定関数によって 25%〜50% 周期の間の第３象限内で規定され、全般的に負で減少していると共に下方凹形状を有する所定関数によって 50%〜75% 周期の間の第４象限内で規定されている周期性波形の、周期（％周期）のパーセンテージの関数として周波数偏移形状のパーセンテージを有する周期性波形を用いて、前記クロック・パルスのシリ-ズを周波数変調することによって実行される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路の分野、特に、減少された測定可能な電磁干渉(EMI)放出をクロック回路に関する。
【背景技術】
【０００２】
数多くの電子デバイスは、１つまたは複数のクロック信号を同期のために要求するマイクロプロセッサーまたは他のデジタル回路を採用している。クロック信号は、例えば、マイクロプロセッサーに於ける事象の正確な時間設定を可能にする。代表的なマイクロプロセッサーは、水晶やLC-同調回路または外部クロック源からドライブされるように、自由に作動する発振器から監視または同期されると思われる。40 MHz に達する場合もあり且つ其れ以下の場合もあるクロック・レートがパーソナル・コンピュータで広く用いられている。クロック信号のパラメーターは、マイクロプロセッサーに相応して普通は指定され、なおかつ、最大と最小の許容クロック周波数と、高い及び低い電圧レベルに関する公差、波形末端に於ける最大立ち上がりと立ち下がり時間、波形が方形波でない場合のパルス幅の公差、および２つのクロック位相信号のクロック位相間の関係が必要とされない時間設定を含んでいると思われる。（Fink などの電子エンジニア・ハンドブック、8〜111 頁、1989年発行を参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
残念ながら、高性能で、立ち上がり端を用いるマイクロプロセッサー・ベース・デバイスの、高速回路は、生成し放出する電磁干渉(EMI)に対して特に敏感である。EMI放出のスペクトル成分は、ピーク振幅をクロック回路の基本周波数の高調波に普通は有している。そこで、アメリカのFCCのような数多くの規制制定組織は、このような製品に対して試験手順と最大許容放出量を定めている。例えば、電気技術合理化委員会（国際無線干渉特別委員会(C.I.S.P.R.)）は、規制に対する適合性を決めるために測定装置と技術を定めるガイドラインを備えている。特に、クロック回路の対象となる周波数帯域の場合、測定される 6 dB 帯域は比較的広い 120 KHz である。
【０００４】
このようなEMI放出に対する行政機関の制限に適合するために、高コストの抑制素子または大型の遮蔽部品が要求されると思われる。EMIを減少する他の対策として、ループおよび他に潜在する放射構造を最小限にするためにプリント基板上の信号経路を慎重に検討して作成することになる。残念ながら、このような対策は、しばしば、内部接地面を備えた非常に大型の多層回路ボードを要することになる。そのうえ、EMI放出量を減少するために多大な技術的な労力を投入しなければならない。EMI放出に起因する欠点は、高精度のマイクロプロセッサーとクロック速度で特に悪くなる。
【０００５】
パワー・スイッチング回路も大電流と高電圧の高速スイッチングに起因するEMI放出を生成する傾向がある。このような回路に於けるEMIノイズの減少は、例えば、1992年9月20〜22日にバージニア州パワー・エレクトロニクス・センターで催された VPEC 第10年度パワー・エレクトロニクス・セミナーに於いて、Linなどがスイッチング周波数変調に依る電源EMI放出量の減少 129〜136 頁に報告しているように、ノイズ源の抑制、ノイズ結合通路の隔離、濾過または隔離に依って普通は行われる。この技術は、スイッチング電源回路のEMIスペクトルを変更し、スイッチング周波数を変調すると規制試験に合格するので、側波帯が放出スペクトルを和らげて生成されることを更に開示している。
【０００６】
特に、Linなどの技術は、周波数変動が 15 Hz に選択されている 400 Hz の単純な正弦波で周波数変調される 90 KHz のスイッチング周波数を開示している。90 KHz に於ける放出の改善が報告されていたが、それは基本周波数のEMIがスイッチング回路に要求されるEMIフィルターの振幅を決めるので重要である。この技術は、EMIの観点から、大きな周波数変動が選択され、なおかつ、単純な正弦波の周波数変調に依って生成される側波帯高調波周波数が存在するので、これらの側波帯が可聴範囲に入らないようなスイッチング回路を必要とすることも更に開示している。
【０００７】
スイッチング電源回路に対する規制は、クロック回路と異なる規制基準に属する。特に、C.I.S.P.R.に依って指定されるように、このようなスイッチング回路は 9 KHz の比較的狭い 6 dB 帯域幅に対してだけ測定される。そこで、このような狭い帯域幅のこのような規制試験に適合するための前述の対策は、10メガヘルツの領域で作動する高速デジタル回路に対してEMI成分を減少することに付随する難点を解決するには不十分である。測定可能なEMI放出を抑制する時に付随する問題は、代表的なクロック周波数で生成される放出に関連する C.I.S.P.R. 規制の120 KHz のように、測定される帯域幅が比較的大きな場合に特に重大になる。
【課題を解決するための手段】
【０００８】
前述の背景を鑑みて、本発明の目的は、マイクロプロセッサーまたは他のデジタル回路を比較的高い周波数でドライブするようにして、クロック信号を生成し、なおかつ、比較的広い帯域幅に対して測定されるEMI成分のスペクトル振幅を減少する、クロック回路と関連する方法を提供することにある。
【０００９】
本発明のこれと及び他の目的と特徴と長所は、基準周波数信号を生成するための発振器と、基本または中心周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に有する拡大スペクトル・クロック出力信号を生成するための拡大スペクトル・クロック生成手段を搭載するクロック回路から与えられる。特に、拡大スペクトル・クロック生成手段は、クロック・パルスのシリーズを生成するためのクロック・パルス生成手段と、クロック・パルス生成手段に依って生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするクロック・パルス生成手段を変調するための拡大スペクトル変調手段を好都合に搭載している。
【００１０】
クロック・パルス生成手段は、変調されない場合に、順に、対応するインパルス形状のEMIスペクトル成分を基本周波数の高調波で生成すると考えられる、一般的に長方形または台形の電気パルスを普通は生成すると考えられる。拡大スペクトル変調手段は生成されると思われるEMIスペクトル成分のピーク振幅を減少する。そこで、高価な遮蔽構造または他のEMI抑制技術は、本発明の拡大スペクトル・クロック生成回路を搭載する電子デバイスに於いて減少または除去されると思われる。当業者が容易に理解するように、拡大スペクトル・クロック生成回路は、広範囲にわたる応用事例を、数多くの電子デバイス、特に、パーソナル・コンピュータのように、マイクロプロセッサーまたはマイクロコントローラーを搭載するデバイスに於いて見受けられると思われる。
【００１１】
拡大スペクトル変調手段は、クロック・パルス生成手段を周波数変調するための周波数変調手段を好都合に搭載している。周波数変調手段は、予め設定された周期と予め設定された周波数偏移形状を予め設定された周期の関数として有する周期性波形を用いてクロック・パルス生成手段を周波数変調するための形状変調手段を、順に好都合に搭載している。このように周期性波形を変調するための幾つかの好まれる或いは有効な領域について後に説明される。一般的に、好まれる波形は、EMI成分のスペクトル・ピークを、其れらの形態を拡大し且つ平らにすることに依って減少するために、単純な正弦波より複雑になる。
【００１２】
クロック・パルス生成手段は、通常のクロック生成回路に広く用いられているような位相ロック・ループを好都合に搭載している。周波数変調手段は、予め設定された形状を周波数偏移に対して生成できる、アナログ変調生成器またはプログラム設定変調生成器を搭載する、幾つかのタイプの回路を用いて製作されると考えられる。そのうえ、周波数変調手段は約500マイクロ秒未満の周期を有する周期性波形を用いてクロック・パルス生成手段を好都合に変調できる、すなわち、変調の周波数は希望通りに約 2 KHz より大きくなる。
【００１３】
発明に従う方法は、減少された振幅のEMIスペクトル成分を有するクロック出力信号を生成するためにある。この方法は、基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するステップを搭載している。拡大スペクトル・クロック出力信号を生成するステップは、クロック・パルスのシリーズを生成するステップと、クロック・パルスのシリーズと共に生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするためにクロック・パルスの振幅を拡大スペクトル変調するステップを好都合に搭載している。クロック・パルスのシリーズを拡大スペクトル変調するステップは、予め設定された周期と予め設定された周波数偏移形状を予め設定された周期の関数として有する周期性波形を用いてクロック・パルスを周波数変調するステップを好都合に搭載している。
【発明を実施するための最良の形態】
【００１４】
本発明は、発明の好まれる実施例が図示されている、添付の図面を参照しながら次に更に詳細に説明される。本発明は、しかし、数多くの異なる形態で実施されると考えられるが、ここで述べられる実施例に限定されると見なされるべきでない。むしろ、出願は、この開示が十分で完全なものであり且つ発明の範囲を当業者に適切に示すために、これらの実施例を提供するものである。
【００１５】
まず図１〜５を見ると、拡大スペクトル・クロック生成回路を搭載する電子デバイスと其の基本動作が最初に説明されている。図１に図示されるように、概略的に図示されているパーソナル・コンピュータ10のような電子デバイスは、本発明に従う拡大スペクトル・クロック生成器14(SSCG)に依って与えられる減少された測定可能なEMIスペクトル成分放出を有しているところが長所と言える。適切なドライバーまたは発振回路に依って其の共振周波数でドライブされる圧電水晶のような、基準周波数生成器15は、基準周波数を SSCG 14 に与える。図示されているパーソナル・コンピュータ10はディスプレイ12とキーボード13も搭載している。
【００１６】
当業者は容易に理解するように、マイクロプロセッサーまたはクロック信号を同期のために要求する他のデジタル回路を搭載する数多くの電子デバイスも好都合に SSCG 14 を搭載していると思われる。例えば、コンピュータ・プリンタも SSCG 14 を好都合に搭載していると思われる。
【００１７】
SSCG 14 は、シリーズの台形または一般的に長方形の形状の電気クロック・パルスを含んでいる典型的なクロック信号を周波数変調することに依って、拡大スペクトル出力クロック信号を生成する。この変調は、変調のない同じクロック信号のスペクトルと比べると、EMI成分のスペクトル振幅をクロックの各々高調波で減少する。図２は、スペクトル振幅と或る高調波(NF)の周波数に関する関係がＭとラベル表示されたプロットに依って表されている、この作用を示す略図である。図示されるように、標準クロック信号の同じ高調波に於けるスペクトルは、Ｉと表示されたインパルスとして与えられている。同じ高調波に於けるSSCG出力クロック信号のスペクトルは、Ｔと表示されてプロットで描かれている台形の形状を理想的に想定している。
【００１８】
一般的に或る高調波の拡大スペクトル出力クロック信号のスペクトル“幅”は標準非変調クロック信号の幅より広いが、高調波の最大振幅は狭くなる。実際は、拡大スペクトル被変調調波の振幅は、均一になるが、中心の近く及びプロットＭで描かれている端で或るピークを示す。
【００１９】
信号の振幅を全ての周波数に対して最小限にするために、標準クロック信号の変調は独自に指定しなければならない。そこで、SSCG 14 は、予め設定された周期と予め設定された周波数偏移形状を予め設定された周期の関数として有する周期性波形を用いて、クロック・パルス生成手段を周波数変調するための形状変調手段を搭載している。ここで説明される変調形状は相対的に最適化された平らなスペクトル振幅を各々高調波で生成する。一般的に、好まれる形状は、EMI成分の測定可能スペクトル・ピークを減少するために、単純な正弦波より複雑になる。他の項目で説明するように、本発明は、狭い帯域の高調波を、FCCと世界の他の規制に相応して測定される放出量を大幅に減少する広帯域の信号に変換する。これらの放出量の減少は、EMI放出を抑制または遮蔽するための通常の方式のコストと比べると、対応するコストを製品あたりで約20ドル以上も低下すると思われる。
【００２０】
図３は、SSCG 14 の内部で使用できる周波数偏移と時間の関係に関する典型的な形状を示している。図示されている最大偏移は 100 KHz である。この最大周波数偏移は、シリアル・リンクを介して希望通りにプログラム設定できて、最大偏移の上限は、典型的な電流応用事例にとって好都合な約 250 KHz になる。しかし、応用事例に基づいて、最大偏移は、当業者が容易に理解できると思われる 250 KHzよりはるかに大きくなる。更に当業者が容易に理解できると思われるが、標準の非変調クロック信号は、最大偏移を０にプログラム設定すると得ることができる。
【００２１】
図３に図示されている形状を変調する信号の周波数は 30 KHz である。大きなピーク振幅の減少が、周波数が 2 KHz を越える時に、すなわち、変調する波形または形状の周期が約 500 μsec 未満の場合にも達成される。この周波数は、シリアル・リンクを介して希望通りにプログラム設定できるか、または応用事例に基づいて固定されると考えられる。図示されている変調の形状は、標準三角波と其の３次波の線形的な組み合わせである。形状の値が 100 KHz と 200 KHz の最大周波数偏移に対して次の表１に記載されている。100 KHz または 200KHz 以外の最大偏移の場合、変調信号に相応する値は、当業者が容易に認めると思われるように、表１の値を単純に増減すれば求めることができる。
【００２２】
【表１】
2006217642.tif 000003
2006217642.tif 000004
2006217642.tif 000005
【００２３】
ここで特に図４を見ると、周波数偏移の形状の幾つかの好まれる領域が図示されている。特に、形状は周波数偏移のパーセンテージと周期性波形の周期（％周期）のパーセンテージに関する関係として表されている。最外部の領域またはエンベロープは、第２象限のＩＩ、すなわち、周期の 0 % と 25 % の間で F１, F２ と表示されている点線に依って図示されている。直線のシンメトリーが前述の他に描かれた象限の境界を定める。そこで、当業者は、希望された応用事例に適した領域を容易に設定して増減できると思われる。
【００２４】
点線は、第２象限ＩＩに対して予め設定された上限と下限に依って機械的に形成される。上限F１は次の式から形成される。
【００２５】
【数３】
2006217642.tif 000006
それに対して下限F２は次の式から形成される。
【００２６】
【数４】
2006217642.tif 000007
【００２７】
当業者は容易に理解するように、F１とF２から形成される他に象限の境界は、次のようになる。
象限Ｉ（-25 % 〜 0 % の周期）
下限 = ーF１（ー% 周期）
上限 = ーF２（ー% 周期）
象限ＩＩＩ（25 % 〜 50 % の周期）
下限 = F２（50 - % 周期）
上限 = F１（50 ー % 周期）
象限ＩＶ（50 % 〜 75 % の周期）
下限 = ーF１（% 周期 - 50）
上限 = ーF２（% 周期 - 50）
【００２８】
更に好まれる形状領域が図３の破線で表されている。象限ＩＩに於いて、この形状は上限F３と下限F４から形成される。上限F３は次の式から象限ＩＩで形成される。
【００２９】
【数５】
2006217642.tif 000008
また、下限は次の式から象限ＩＩで形成される。
【００３０】
【数６】
2006217642.tif 000009
【００３１】
そこで、他の境界は次のようにして与えられる。
象限Ｉ（-25 % 〜 0 % の周期）
下限 = ーF３（ー% 周期）
上限 = ーF４（ー% 周期）
象限ＩＩＩ（25 % 〜 50 % の周期）
下限 = F４（50 - % 周期）
上限 = F３（50 ー % 周期）
象限ＩＶ（50 % 〜 75 % の周期）
下限 = ーF３（% 周期 - 50）
上限 = ーF４（% 周期 - 50）
【００３２】
図２にも図示されているように、図３の実線P１は、三角波と其の３次波の線形的な組み合わせを示している。特に、この形状は下記に等しいF５に依って象限ＩＩに形成される。
100 % [0.45（% 周期／25）３ + 0.55（% 周期／25）]
【００３３】
そこで、実線は他の象限に次のようにして形成される。
象限Ｉ（-25 % 〜 0 % の周期）
-F５（ー% 周期）
象限ＩＩＩ（25 % 〜 50 % の周期）
F５（50 - % 周期）
象限ＩＶ（50 % 〜 75 % の周期）
ーF５（% 周期 - 50）
【００３４】
図５は、当業者が容易に認めるようにして、F１とF２から形成される最外部の形状の内部に入るように増減できる、周波数偏移変調の形状に関する更なる別の実施例を示している。
【００３５】
ここで更に図６〜９を見ると、SSCG 14 に好都合の回路の実施例が図示されている。ブロック図は幾つかの通常の位相ロック・ループ(PLL)周波数合成器チップと似ている。しかし、変調選択が、プログラム設定可能変調生成器を幾つかの実施例に於いて、またはアナログ変調生成器を他の実施例に於いて搭載して加えられている。変調は、電圧制御発振器(VCO)または発振器タンク回路に送られて、希望された変調指数を与える。
【００３６】
SSCG 14 は、I２Cシリアル・バスまたは選択ラインを介して希望通りにプログラム設定できるので、中心周波数と最大周波数偏移と変調周波数を変えることができる。単一の +5V 電源と最小限度の外部回路と水晶は、TTLとCMOSコンパチブル出力を、制御される立ち上がりと立ち下がり時間を有して生成する。そのうえ、全ての入力は標準TTLとコンパチブルである。
【００３７】
次に示す電気特性（テーブル２）と次に与えられるスイッチング特性も SSCG 14 の実施例に依って希望通りになり、通常のデジタル回路またはマイクロプロセッサー・クロック入力規定とコンパチブルになる。
【００３８】
【表２】
2006217642.tif 000010
【００３９】
【表３】
2006217642.tif 000011
【００４０】
最初に図６の略ブロック図を見ると、本発明に従い参照数字30に依って一般的に表されるSSCGの位相ロック・ループ(PLL)の具体例が、最初に説明されている。Y1 31 は、発振回路33に使用する圧電水晶であり、安定クロック・パルス・トレインまたは非変調クロック信号を生成する。第１プログラム設定カウンター35は非変調クロック信号を整数(M)で分割する。電圧制御発振器 39 (VCO) は、出力クロック信号、バッファー40からの出力を生成し、それは位相検出器37とフィルター38からの入力電圧に比例する。
【００４１】
第２プログラム設定カウンター42は VC0 39 の信号を整数(N)で分割する。位相検出器37とフィルター38は、各々第１と第２のプログラム設定カウンター35と42間の位相エラーに比例するアナログ信号を生成する。そこで、バッファー40からのクロック信号出力は発振周波数時間 N/M に等しい。当業者は容易に理解するように、ＮとＭが一定の時に、この回路は標準(PLL)回路として作動する。
【００４２】
発明に従う拡大スペクトル変調は、ＭとＮを時間の関数として変える拡大スペクトル変調手段41を用いて、この実施例で行われる。第３プログラム設定カウンター45は、発振回路33の出力を、ＭとＮが変わる割合または変調周波数を設定する、整数(Ｉ)で分割する。第１と第２のルックアップ・テーブル46と47は、各々、出力クロック信号周波数を変調するＭとＮのタビライズ値である。アップ／ダウン・カウンター49は、ルックアップ・テーブルの次のエントリを示すために用いられる。動作に対して要求されない、シリアル・リンク51は、異なる値をプログラム設定カウンターまたはルックアップ・テーブルにプログラム設定して、変調特性を修正するために用いられる。
【００４３】
ここで図７を見ると、参照数字50に依って一般的に表されるSSCGの第２実施例が説明されている。前述の成分は、同様の数字に依って表されているので更なる説明を必要としない。この実施例の場合、拡大スペクトル変調は、第２VCO 51 とアナログ回路52に依って行われる。第２ VCO は、変調がない時に第１VC0 39 と同じクロック信号を生成する。第２ VCO 51 は、アナログ変調に応答して、拡大スペクトル・クロック出力信号を生成する。
【００４４】
アナログ変調回路52の実施例は、変調周波数を生成する発振器と、三角波関数(ｒ(t))を生成するインテグレーターと、ログ・アンチログ増幅器
(alog(3log(r(t))))と、.55r(t)+.45(alog(3log(r(t))))の変調形状を生成する加算機を、図３のプロットP1で図示されるようにして搭載している。図示されている実施例の代替方式も、当業者が容易に理解するように、第１ VC0 39 に変調を加えると考えられる。
【００４５】
図８は、発明に従う SSCG 70 の更に別の実施例を示している。反転増幅器71は、インダクターＬとコンデンサーC1と共に単純な発振回路72を形成して、安定クロック信号を生成する。コンデンサーC1とC3とバラクター・ダイオードＤは、発振回路の周波数を変えるC1の有効静電容量を変えるために用いられる。バラクター・ダイオードは、その接合静電容量を其こに印加された電圧に比例して変える。アナログ変調回路52は図７を参照して既に説明された回路と好都合に同じになる。反転増幅器71の出力は直接使用できる或いはPLL回路を図のように加えて任意の他の周波数に増減できる拡大スペクトル・クロック信号である。第１プログラム設定カウンター35は発振周波数を整数(M)で分割するが、VC0 39 は位相検出器37とフィルター38の入力電圧に比例するクロック信号を生成する。第２プログラム設定カウンター42はVCO信号を整数(N)で分割する。位相検出器37とフィルター38は、各々第１と第２のプログラム設定カウンター35と42間の位相エラーに比例するアナログ信号を出力する。２分割回路63は、当業者が容易に理解するように 50 % デューティ・サイクルを有するクロック出力信号を生成するために用いられる。
【００４６】
SSCG 80 の更に別の実施例が、図９に図示されていて、次のように説明される。図の実施例は図７と類似しているが、変調はデジタル／アナログ・コンバーター83 (DAC) に送られる変調振幅値を其こに記憶している ROM 82 に依って行われる。アップ／ダウン・カウンター84は ROM 82 の値を示すために用いられるが、第３プログラム設定カウンター85は変調周波数を設定する。
【００４７】
SSCGの別の実施例はダイレクト・デジタル合成器を搭載している。水晶と発振回路は、安定または非変調クロック信号を生成する。当業者は容易に理解するように、ダイレクト・デジタル合成器(DDS)はアキュームレータであり、そこでは位相定数がアキュームレータにクロック・サイクルごとに加えられ、なおかつ、読取専用メモリ(ROM)と共に方形波を最上位ビット(MSB)から生成する。出力方形波の周波数は、位相定数を時間の関数として変えると変調できる。これは、プログラム設定アップ／ダウン・カウンターと、図６に図示されているものと類似のルックアップ・テーブルを用いて好都合に行われる。VCOは、位相検出器とフィルターの入力電圧に比例するクロック信号を生成する。位相検出器とフィルターは、プログラム設定カウンターとDDS回路間の位相エラーに比例するアナログ信号も出力する。拡大スペクトル被変調クロック信号は分割器またはバッファーからも出力されることができる。
【００４８】
当業者は容易に理解するように、ここで物理的なパッケージで説明された任意の回路の具体例に於いて、幾つかのこのような拡大スペクトル・クロック生成回路(SSCG)は同じDIPで見受けられると思われる。そのうえ、標準位相ロック・ループ周波数合成器も、同じDIPに位置して、標準クロック信号を必要におうじて与えると考えられる。SSCGは、マイクロプロセッサーまたは任意の他のデジタルまたはアナログ回路を備えて内部に搭載されることもできる。
【００４９】
発明に従う方法は、拡大スペクトル・クロック出力信号を生成するためにある。この方法は、シリーズのクロック・パルスを生成し、なおかつ、シリーズのクロック・パルスを拡大スペクトル変調して、シリーズのクロック・パルスと共に生成されると思われるEMIスペクトル成分の振幅を拡大して平らにするステップを好都合に搭載している。シリーズのクロック・パルスを拡大スペクトル変調するステップは、既に詳細に説明されたように、予め設定された周期と予め設定された周波数偏移形状を予め設定された周期の関数として有する周期性波形を用いて、クロック・パルスを周波数変調するステップを好都合に搭載している。
【００５０】
シリーズのクロック・パルスを周波数変調するステップは、約 500 マイクロ秒未満の周期を有する周期性波形をもつシリーズのクロック・パルスを変調するステップも好都合に搭載している。発明に従う拡大スペクトル変調は、クロック基本周波数を変えるので、通常のクロック回路の固定された周波数と比べると、平均クロック周波数が 5〜10 % 減少する結果になる。しかし、大多数の応用事例に対して、発明に従うSSCGは、全体的な電子デバイスの性能を損ねずに、測定されるEMI放出量を大幅に減少する。
【００５１】
発明の数多くの変更と他の実施例は、前述の説明と関連する図面で提案された考えの長所を有していることが、当業者に明確になるものと思われる。従って、発明は開示された特定の実施例に限定されず、なおかつ、変更と実施例は添付の特許請求の範囲に含まれることを意図されていることが理解される。
【図面の簡単な説明】
【００５２】
【図１】発明に従う拡大スペクトル・クロック生成回路を搭載するパーソナル・コンピュータの略ブロック図である。
【図２】本発明に従う拡大スペクトル・クロック生成回路に依って生成されるクロック基本周波数の高調波のピーク・スペクトル振幅の減少を示すグラフである。
【図３】本発明に従う拡大スペクトル被変調クロック信号を生成するために希望された変調形状の実施例を示すグラフである。
【図４】本発明に従う拡大スペクトル被変調クロック出力信号を生成するための幾つかの変調形状範囲を示すグラフである。
【図５】本発明に従う拡大スペクトル被変調クロック出力信号を生成するために希望された変調形状の別の実施例を示すグラフである。
【図６】本発明に従う拡大スペクトル被変調クロック出力信号を生成するための第１回路実施例を示す略ブロック図である。
【図７】本発明に従う拡大スペクトル被変調クロック出力信号を生成するための第２回路実施例を示す略ブロック図である。
【図８】本発明に従う拡大スペクトル被変調クロック出力信号を生成するための第３回路実施例を示す略ブロック図である。
【図９】本発明に従う拡大スペクトル被変調クロック出力信号を生成するための第４回路実施例を示す略ブロック図である。
【符号の説明】
【００５３】
１０  パーソナル・コンピュータ
１１  マイクロプロセッサー
１２  ディスプレイ
１３  キーボード
１４  拡大スペクトル・クロック生成器14
１５  基準周波数生成器
３１  Y1
３３  発振器
３５  第１プログラム設定カウンター
３７  位相検出器
３８  フィルター
３９  VC0
４０  バッファー      出力
４２  第２プログラム設定カウンター
４５  第３プログラム設定カウンター
４６  ルックアップ・テーブル１
４７  ルックアップ・テーブル２
４９  アップ／ダウン
５１  シリアル・リンク
５２  アナログ変調回路
６２  ROM
６３  ２分割回路      出力
８３  デジタル／アナログ・コンバーター
８４  アップ／ダウン・カウンター
８５  第３プログラム設定カウンター
【図１】
2006217642.tif 000014
【図２】
2006217642.tif 000015
【図３】
2006217642.tif 000016
【図４】
2006217642.tif 000017
【図５】
2006217642.tif 000018
【図６】
2006217642.tif 000019
【図７】
2006217642.tif 000020
【図８】
2006217642.tif 000021
【図９】
2006217642.tif 000022