(57)【要約】【課題】５Ｖ単一電源と汎用部品により構成された安価で波形歪の影響を受けにくい同期信号整形回路を提供する。【解決手段】同期信号整形装置は、入力同期信号を抵抗分圧する分圧回路２と、分圧した同期信号のハイレベルを検出するピーク検出回路４と、ピーク検出回路４の出力を分圧回路２の分圧比の逆数倍の増幅率で増幅する増幅回路５と、前記入力同期信号を波形整形するためのＣＭＯＳ論理ゲート６とを備える。ピーク検出回路４の出力を増幅回路５により増幅後、前記入力同期信号をＣＭＯＳ論理ゲート６に入力することにより、ＣＭＯＳ論理ゲート６の電源電圧を前記入力同期信号の振幅の中心電圧付近を閾値として波形整形を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力同期信号を抵抗分圧する分圧回路と、該分圧した同期信号のハイレベルを検出するピーク検出回路と、該ピーク検出回路の出力を前記分圧回路の分圧比の逆数倍の増幅率で増幅する増幅回路と、前記入力同期信号を波形整形するためのゲート回路と、を備え、前記ピーク検出回路の出力を前記増幅回路により増幅後、前記入力同期信号を前記ゲート回路に入力することにより、前記ゲート回路の電源電圧を前記入力同期信号の振幅の中心電圧付近を閾値として前記入力同期信号の波形整形を行うことを特徴とする同期信号整形装置。
【請求項２】
前記ゲート回路は、ＣＭＯＳ論理ゲートであることを特徴とする請求項１に記載の同期信号整形装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期信号整形装置、より詳細には、コンピュータディスプレイ装置等の同期信号整形回路に関するものである。
【背景技術】
【０００２】
一般に、パーソナルコンピュータに接続可能なディスプレイ装置は、パーソナルコンピュータからの同期信号を整形するための回路を備えている。パーソナルコンピュータからの同期信号は約２Ｖ〜５Ｖであり、ＲＧＢ信号に対する伝送ケーブルの特性インピーダンスは約７５オームで規定されているが、同期信号に対しては規定されていないため、図３に示すように、同期信号波形はローレベル付近とハイレベル付近にリンギングが生じたり、立ち上がり、立ち下り波形が階段状になってしまう等、様々な波形歪を含んでいる。
【０００３】
図３（Ａ）は、リンギングが生じている場合の入力端子の波形を示す図で、図中点線で囲んだ部分（ローレベル付近とハイレベル付近）がリンギング部分である。また、図３（Ｂ）は、入力波形が階段状になっている場合の入力端子の波形を示す図で、図中点線で囲んだ部分（ローレベル付近とハイレベル付近）が階段状部分である。
【０００４】
上記のような波形歪みに対して、ＴＴＬレベル論理ゲート等、閾値が固定されている回路で波形整形を行うと、図４で説明するように誤動作をしてしまうことがあった。図４は、従来の同期信号整形回路における同期信号波形を示す図である。
【０００５】
図４（Ａ）は、入力端子の波形がＴＴＬレベルで入力波形が階段状になっている場合の入力波形とＴＴＬレベルの閾値範囲を示す図で、図中、１０１はＴＴＬレベルの閾値範囲を示す。図４（Ｂ）は、入力端子の波形が５Ｖ−ＣＭＯＳレベルで入力波形が階段状になっている場合の入力波形とＴＴＬレベルの閾値範囲を示す図である。また、図４（Ｃ）は、図４（Ａ）に示す波形を整形した後の出力端子の波形を示す図である。図４（Ｄ）は、図４（Ｂ）に示す波形を整形した後の出力端子の波形を示す図である。図４（Ｂ）に示すように、５Ｖ−ＣＭＯＳレベルで階段状になっている場合の入力波形にＴＴＬレベルの閾値範囲１０１で波形整形をすると、図４（Ｄ）に示すように、波形歪みのレベルが閾値の下限を越えてしまい誤動作を起こしてしまうことがある。この問題に対処する手段として特許文献１に示されているものがある。
【０００６】
図５は、従来の同期信号整形回路の構成を示す図で、図中、１１１は入力端子、１１２は出力端子、１１３は正値ピーク整流回路、１１４は負値ピーク整流回路、１１５は加算器、１１６は電圧比較器を示す。入力端子１１１に入力された同期信号は、正値ピーク整流回路１１３に入力され、正値ピーク整流回路１１３から正値ピーク電圧が出力され、同様に、負値ピーク整流回路１１４に入力され、負値ピーク整流回路１１４から負値ピーク電圧が出力される。これらの両ピーク電圧は加算器１１５に入力され、加算器１１５を構成する抵抗１１５ａ、１１５ｂにより抵抗分割され平均電圧が出力される。この平均電圧値を閾値として、この閾値と入力同期信号のハイレベルとローレベルを電圧比較器１１６で比較し、波形整形を行うように構成されている。
【特許文献１】特開平２−２４７６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、入力同期信号のハイレベルが５Ｖとするとそのピーク電圧を検出するためには、ピーク検出回路の電源電圧は５Ｖ以上の電圧が必要となる。しかし、波形整形回路の後段は通常、５Ｖ以下の電源電圧で構成されることから電源電圧系統が増えてしまうという課題があった。また、水平同期信号の波形整形を行うためには電圧比較器は高速の電圧比較器である必要がある。しかしながら、高速の電圧比較器は高価であり安価に波形整形回路を構成することができないという問題があった。
【０００８】
本発明は、上述のごとき実情に鑑みてなされたものであり、５Ｖ単一電源と汎用部品により構成された安価で波形歪の影響を受けにくい同期信号整形回路を提供すること、を目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の技術手段は、入力同期信号を抵抗分圧する分圧回路と、該分圧した同期信号のハイレベルを検出するピーク検出回路と、該ピーク検出回路の出力を前記分圧回路の分圧比の逆数倍の増幅率で増幅する増幅回路と、前記入力同期信号を波形整形するためのゲート回路と、を備え、前記ピーク検出回路の出力を前記増幅回路により増幅後、前記入力同期信号を前記ゲート回路に入力することにより、前記ゲート回路の電源電圧を前記入力同期信号の振幅の中心電圧付近を閾値として前記入力同期信号の波形整形を行うことを特徴としたものである。
【００１０】
第２の技術手段は、第１の技術手段において、前記ゲート回路は、ＣＭＯＳ論理ゲートであることを特徴としたものである。
【発明の効果】
【００１１】
本発明によれば、５Ｖ単一電源と汎用部品により構成された安価で波形歪の影響を受けにくい同期信号整形回路を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の一実施例について、図面を参照しながら説明する。
【００１３】
図１は、本発明の一実施例における同期信号整形装置の構成例を示す回路図で、図中、１は同期信号入力端子、２は分圧回路、３は容量、４はピーク検出回路、５は増幅回路、６はＣＭＯＳ論理ゲート、７は波形整形出力端子、８は電源電圧を示す。同期信号入力端子１に同期信号が供給され、これよりの入力同期信号はＣＭＯＳ論理ゲート６の入力端子に供給されると共に、分圧回路２により抵抗分圧され、分圧回路２を構成する抵抗２１、抵抗２２、及び容量３により構成されるローパスフィルタによりリンギング成分が除去された後、ピーク検出回路４の入力に供給される。ピーク検出回路４は、トランジスタ４１，４３、抵抗４２，４５，４６、容量４４で構成されている。
【００１４】
トランジスタ４３のベース−エミッタ間電圧をＶＢＥ、容量４４の端子電圧をＶＣＨとすると、ピーク検出回路４はピーク検出回路４のトランジスタ４３のベース電圧がＶＣＨ＋ＶＢＥより高くなると容量４４を充電し、ＶＣＨ＋ＶＢＥより低くなるとトランジスタ４３はカットオフとなり、容量４４に充電された電圧は保持される。ここで分圧回路２の分圧比を１／２にすると、ピーク検出回路４の出力は同期信号入力端子１に供給される同期信号波形のハイレベルの５０％のレベルが出力される。電源電圧８を分圧してトランジスタ４３のエミッタに接続されている抵抗４５、抵抗４６は、トランジスタ４３のエミッタ電圧の最低出力電圧を制限することにより、ＣＭＯＳ論理ゲート６に常にＣＭＯＳ論理ゲート６の最低動作電圧以上の電源電圧を供給する。図１に示す同期信号整形装置における同期信号の波形図を以下の図２に示す。
【００１５】
図２（Ａ）は、入力波形にリンギングが生じている場合の同期信号入力端子１の波形１１と、ピーク検出回路４の入力波形９と、ピーク検出回路４の出力１０とを示す。図２（Ｂ）は、入力波形が階段状になっている場合の同期信号入力端子１の波形１１と、ピーク検出回路４の入力波形９と、ピーク検出回路４の出力１０とを示す。このように、分圧回路２の分圧比を１／２にすると、ピーク検出回路４の出力１０は、同期信号入力端子１に供給される同期信号の波形１１のハイレベルの５０％のレベルが出力される。
【００１６】
さらに、図２（Ｃ）は、同期信号入力端子１の波形１１がＴＴＬレベルで入力波形が階段状になっている場合の入力波形と、増幅回路５の出力１２と、ＣＭＯＳ論理ゲート６の閾値範囲１３を示す。図２（Ｄ）は、同期信号入力端子１の波形１１が５Ｖ−ＣＭＯＳレベルで入力波形が階段状になっている場合の入力波形と、増幅回路５の出力１２と、ＣＭＯＳ論理ゲート６の閾値範囲１３を示す。また、図２（Ｅ）は、図２（Ｃ）に示す入力波形を整形した後の波形整形出力端子７の波形１４を示す。図２（Ｆ）は、図２（Ｄ）に示す入力波形を整形した後の波形整形出力端子７の波形１４を示す。
【００１７】
図２（Ｂ）に示すピーク検出回路４の出力１０は、増幅回路５に入力され、図２（Ｄ）に示すように、増幅回路５で２倍に増幅され、同期信号入力端子１に供給される同期信号の波形１１のハイレベルと等しい電圧が増幅回路５の出力１２としてＣＭＯＳ論理ゲート６の電源端子に供給される。ここで、増幅回路５に、出力電圧範囲が電源電圧まで出力可能な汎用増幅回路を使用すると、５Ｖ単一の電源電圧で回路を構成することが可能となる。同期信号入力端子１に供給される同期信号波形の波形歪は、前述の図３に示すように、ローレベル付近とハイレベル付近で現れるが、ＣＭＯＳ論理ゲート６の閾値範囲１３は、一般的に、電源電圧に追従し、電源電圧の５０％を中心に、電源電圧の３０％以上、電源電圧の７０％以下の間に分布しているため波形歪の影響の少ないレベルを閾値として波形整形することが可能となる。
【００１８】
また、本実施例の説明で分圧回路２の分圧比を１／２、増幅回路５の増幅率を２倍としたが、特にこの値である必要はなく、分圧回路２の分圧比はピーク検出回路４の出力１０が増幅回路５の同相入力範囲内となるように設定し、増幅回路５の増幅率は分圧回路２の分圧比の逆数倍とすればよい。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例における同期信号整形装置の構成例を示す回路図である。
【図２】図１に示す同期信号整形装置における同期信号波形を示す図である。
【図３】波形歪を含む同期信号の波形を示す図である。
【図４】従来の同期信号整形回路における同期信号波形を示す図である。
【図５】従来の同期信号整形回路の構成を示す図である。
【符号の説明】
【００２０】
１…同期信号入力端子、２…分圧回路、３，４４…容量、４…ピーク検出回路、５…増幅回路、６…ＣＭＯＳ論理ゲート、７…波形整形出力端子、８…電源電圧、９…ピーク検出回路の入力波形、１０…ピーク検出回路の出力、１１…同期信号入力端子の波形、１２…増幅回路の出力、１３…ＣＭＯＳ論理ゲートの閾値範囲、１４…波形整形出力波形、２１，２２，４２，４５，４６…抵抗、４１，４３…トランジスタ、１０１…ＴＴＬレベルの閾値範囲、１１１…入力端子、１１２…出力端子、１１３…正値ピーク整流回路、１１４…負値ピーク整流回路、１１５…加算器、１１６…電圧比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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