(57)【要約】【課題】本発明は、電子機器等の表示部に用いられる液晶表示装置に関し、パターン位置ズレによる表示ムラのない高品位な液晶表示装置を提供することを目的とする。【解決手段】液晶表示装置は、画素電極１８とデータバスライン１４とが対向する領域に、データバスライン１４と同じ露光マスクで同時に形成される補償電極２４を有している。補償電極２４はコンタクトホール２６を介して画素電極１８に電気的に接続されており、画素電極１８に印加された電圧と同電位になる。【選択図】図１
2006330238.tif 000002
【特許請求の範囲】
【請求項１】
基板上に互いに並列して形成された複数の第１のバスラインと、
前記複数の第１のバスラインに絶縁膜を介して交差して互いに並列して形成された複数の第２のバスラインと、
前記第１及び第２のバスラインによって画定される領域に形成された画素領域と、
前記第２のバスラインと異なる露光マスクにより露光されて前記画素領域上に形成された画素電極と、
前記第２のバスラインと同時に露光されて形成された、前記第２のバスラインと前記画素電極とが対向する間隙上に配置されて前記画素電極と同電位である補償電極と
を有することを特徴とする液晶表示装置。
【請求項２】
基板上に互いに並列して形成された複数の第１のバスラインと、
前記複数の第１のバスラインに絶縁膜を介して交差して互いに並列して形成された複数の第２のバスラインと、
前記第１及び第２のバスラインによって画定される領域に形成された画素領域と、
前記第２のバスラインと同時に露光されて形成されるソース電極を備えて前記画素領域毎に形成された薄膜トランジスタと、
前記第２のバスラインと異なる露光マスクにより露光されて形成されて前記ソース電極と接続された画素電極と、
前記第２のバスラインと同時に露光されて前記ソース電極と連続するパターンに形成された、前記第２のバスラインと前記画素電極とが対向する間隙上に配置された補償電極と
を有することを特徴とする液晶表示装置。
【請求項３】
基板上に互いに並列して形成された複数の第１のバスラインと、
前記複数の第１のバスラインに絶縁膜を介して交差して互いに並列して形成された複数の第２のバスラインと、
前記第１及び第２のバスラインによって画定される領域に形成された画素領域と、
前記第２のバスラインと同時に露光されて形成されるソース電極を備えて前記画素領域毎に形成された薄膜トランジスタと、
前記第２のバスラインと異なる露光マスクにより露光されて形成されて前記ソース電極と接続された第１の画素電極と、
前記第２のバスラインと同時に露光されて形成されて前記第１の画素電極と接続された蓄積容量上部電極と、
前記第２のバスラインと同時に露光されて前記蓄積容量上部電極と連続するパターンに形成され、前記第２のバスラインと前記画素電極とが対向する間隙上に配置された補償電極と
を有することを特徴とする液晶表示装置。
【請求項４】
請求項１記載の液晶表示装置において、
前記補償電極は、前記第２のバスラインと前記画素電極とが対向する間隙上で前記画素電極と所定距離離れてオーバラップされるように配置されており、かつ前記画素電極と同電位にあること
を特徴とする液晶表示装置。
【請求項５】
請求項２記載の液晶表示装置において、
前記補償電極は、前記第２のバスラインと前記画素電極とが対向する間隙上で前記画素電極と所定距離離れてオーバラップされるように配置されており、かつ前記画素電極と同電位にあり、かつ前記ソース電極と連続するパターンに形成されていること
を特徴とする液晶表示装置。
【請求項６】
請求項３記載の液晶表示装置において、
前記補償電極は、前記第２のバスラインと前記画素電極とが対向する間隙上で前記画素電極と所定距離離れてオーバラップされるように配置されており、かつ前記画素電極と同電位にあり、かつ前記蓄積容量上部電極と連続するパターンに形成されていること
を特徴とする液晶表示装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、前記第２のバスラインと同一材料で形成されていること
を特徴とする液晶表示装置。
【請求項８】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、前記第２のバスラインを構成する材料のうちの一部の材料で形成されていること
を特徴とする液晶表示装置。
【請求項９】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、前記第２のバスラインを構成する透明材料で形成されていること
を特徴とする液晶表示装置。
【請求項１０】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、ａ−Ｓｉ、ｎ＋ａ−Ｓｉ及びＴｉの積層膜で形成されていること
を特徴とする液晶表示装置。
【請求項１１】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、Ｔｉ膜で形成されていること
を特徴とする液晶表示装置。
【請求項１２】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、ａ−Ｓｉ及びｎ＋ａ−Ｓｉの積層膜で形成されていること
を特徴とする液晶表示装置。
【請求項１３】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、ａ−Ｓｉ、ｎ＋ａ−Ｓｉ及びＩＴＯ膜で形成されていること
を特徴とする液晶表示装置。
【請求項１４】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、ＩＴＯ膜で形成されていること
を特徴とする液晶表示装置。
【請求項１５】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、ａ−Ｓｉ、ｎ＋ａ−Ｓｉ及びＺｎＯ膜で形成されていること
を特徴とする液晶表示装置。
【請求項１６】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
前記補償電極は、ＺｎＯ膜で形成されていること
を特徴とする液晶表示装置。
【請求項１７】
請求項１乃至６のいずれか１項に記載の液晶表示装置において、
隣接する２本の前記第２のバスラインには、互いに逆極性の信号電圧が印加されること
を特徴とする液表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器等の表示部に用いられる液晶表示装置に関する。
【背景技術】
【０００２】
近年、画素毎に薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を備えたアクティブマトリクス型の液晶表示装置は、あらゆる用途の表示装置として広く使われるようになってきている。
【０００３】
図８は、従来のアクティブマトリクス型液晶表示装置の１画素の構成例を示している。基板上の全面に金属層を形成してパターニングし、ゲートバスライン１０６及び蓄積容量バスライン１０８を形成する。次に、ゲートバスライン１０６及び蓄積容量バスライン１０８上の基板全面に、ゲート絶縁膜（不図示）、動作半導体層及びチャネル保護膜（共に不図示）を成膜し、ゲートバスライン１０６上に動作半導体層及びチャネル保護膜１１０をパターニングする。このときゲート絶縁膜は基板上の全面に形成されている。次に、ゲート絶縁膜、動作半導体層及びチャネル保護膜１１０上の基板全面にｎ＋半導体層及び金属層を形成してパターニングし、ソース電極Ｓ、蓄積容量電極１１２及びデータバスライン１１４を形成する。
【０００４】
次に、ソース電極Ｓ、蓄積容量電極１１２及びデータバスライン１１４上の基板全面に保護膜（不図示）を形成する。次に、蓄積容量電極１１２及びソース電極Ｓ上の保護膜をエッチング除去してコンタクトホール１１６、１２２を形成する。次に、透明材料からなる画素電極１１８を形成する。画素電極１１８は、コンタクトホール１１６、１２２を介して蓄積容量電極１１２及びソース電極Ｓに電気的にそれぞれ接続されている。
【０００５】
図９は、図８に示す１画素の等価回路を示している。図９に示すように、ゲートバスライン１０６とＴＦＴ１２０のソース電極Ｓと間には、寄生容量Ｃｇｓが存在し、並列する２本のデータバスライン１１４と画素電極１１８との間には、寄生容量Ｃｄｓ１、Ｃｄｓ２が存在し、蓄積容量バスライン１０８と画素電極１１８との間には、寄生容量Ｃｓが存在する。また、画素電極１１８、即ち液晶セルは液晶容量ＣＬＣと液晶抵抗ＲＬＣとの並列回路で表わされる。
【０００６】
図１０は、図８及び図９に示す１画素内のゲートバスライン１０６に印加されるゲートパルス電圧Ｖｇ、データバスライン１１４に印加されるデータ信号電圧Ｖｄ及び画素電極１１８に印加される画素電圧Ｖｐの各電圧波形を示している。図１０は、隣接するデータバスライン１１４に互いに逆極性となるようにデータ信号電圧Ｖｄが印加される場合の電圧波形であり、データ信号電圧Ｖｄは、図８及び図９の図中左側のデータバスライン１１４に印加される電圧波形である。また、図１０に示すゲートパルス電圧Ｖｇは、図８及び図９の図中上側のゲートバスライン１０６に印加される電圧波形である。
【０００７】
図１０に示すように、ゲートバスライン１０６に印加されるゲートパルス電圧ＶｇがＶｇｏｆｆからＶｇｏｎへ変化した後のハイレベル期間は、ＴＦＴ１２０がオン状態になる選択期間Ｔｏｎである。ゲートパルス電圧ＶｇがＶｇｏｎからＶｇｏｆｆへ変化した後のローレベル期間は、ＴＦＴ１２０がオフ状態になる非選択期間Ｔｏｆｆである。選択期間Ｔｏｎになると、ＴＦＴ１２０がオン状態になるので、データバスライン１１４に印加されている正極性のデータ信号電圧ＶｄがＴＦＴ１２０のソース電極Ｓを介して画素電極１１８に印加される。その後、ゲートパルス電圧ＶｇがＶｇｏｎからＶｇｏｆｆに立ち下がる際に寄生容量Ｃｇｓによって、画素電極１１８の電位は、図１０に示す如くΔＶ（Ｃｇｓ）だけ低下する。
【特許文献１】特開平１０−３０１１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図８及び図９の図中左側のデータバスライン１１４と画素電極１１８との間隔（左側間隔ｄ１）と、図中右側のデータバスライン１１４と画素電極１１８との間隔（右側間隔ｄ２）とが等しいと、図１０に示すように、画素電極１１８の画素電圧Ｖｐは非選択期間Ｔｏｆｆでほぼ一定の電圧波形となる。しかし、データバスライン１１４と画素電極１１８とは異なる層で形成されているため、実際には製造上のプロセスばらつきにより、重ね誤差が生じて表示面内で左側間隔ｄ１及び右側間隔ｄ２の長さに差が生じる。
【０００９】
図１１は、左側間隔ｄ１が右側間隔ｄ２より短い場合の画素電圧Ｖｐ等の電圧波形を示している。左側間隔ｄ１が右側間隔ｄ２より短いと、図９に示す左側のデータバスライン１１４と画素電極１１８との間に生じる寄生容量Ｃｄｓ１の容量値は、右側データバスライン１１４と画素電極１１８との間に生じる寄生容量Ｃｄｓ２の容量値より大きくなる。このため、図１１に示すように、ＴＦＴ１２０がオフ状態である非選択期間Ｔｏｆｆにおいて、データバスライン１１４のデータ信号電圧Ｖｄが正極性電圧Ｖｄｈから負極性電圧Ｖｄｌ又はその逆に変化すると、画素電圧Ｖｐは寄生容量Ｃｄｓ１によって左側データバスライン１１４のデータ信号電圧Ｖｄの変化に追随してΔＶ（Ｃｄｓ)だけ変化する。例えば、左側データバスライン１１４のデータ信号電圧Ｖｄが正極性電圧Ｖｄｈから負極性電圧Ｖｄｌに立ち下がる際に、画素電圧ＶｐはΔＶ（Ｃｄｓ）だけ低下する。
【００１０】
図１２は、左側間隔ｄ１が右側間隔ｄ２より長い場合の画素電圧Ｖｐ等の電圧波形を示している。左側間隔ｄ１が右側間隔ｄ２より長いと、寄生容量Ｃｄｓ２の容量値は寄生容量Ｃｄｓ１の容量値より大きくなる。このため、図１２に示すように、ＴＦＴ１２０がオフ状態である非選択期間Ｔｏｆｆにおいて、データバスライン１１４のデータ信号電圧Ｖｄが正極性電圧Ｖｄｈから負極性電圧Ｖｄｌ又はその逆に変化すると、画素電圧Ｖｐは寄生容量Ｃｄｓ２によって右側データバスライン１１４のデータ信号電圧Ｖｄの変化に追随してΔＶ（Ｃｄｓ)だけ変化する。例えば、左側データバスライン１１４のデータ信号電圧Ｖｄが正極性電圧Ｖｄｈから負極性電圧Ｖｄｌに立ち下がる際には右側データバスライン１１４のデータ信号電圧Ｖｄは負極性電圧Ｖｄｌから正極性電圧Ｖｄｈに立ち上がるので、画素電圧ＶｐはΔＶ（Ｃｄｓ）だけ上昇する。
【００１１】
ところで、ΔＶ(Ｃｄｓ)は、データ信号電圧Ｖｄの変化量をΔＶｄとすると、以下のように表わされる。
【００１２】
ΔＶ（Ｃｄｓ）＝｜（ΔＶｄ・Ｃｄｓ１／（Ｃｓ＋ＣＬＣ＋Ｃｄｓ１＋Ｃｄｓ２）−ΔＶｄ・Ｃｄｓ２／（Ｃｓ＋ＣＬＣ＋Ｃｄｓ１＋Ｃｄｓ２）｜  ・・・（１）
【００１３】
左側間隔ｄ１と右側間隔ｄ２との長さに差が生じた場合、寄生容量Ｃｄｓ１、Ｃｄｓ２の容量値に差が生じるので画素電圧Ｖｐが変動する。つまり、表示面内の所定の領域Ａでの左側間隔ｄ１と右側間隔ｄ２との長さの差と、所定の領域Ｂでの左側間隔ｄ１と右側間隔ｄ２との長さの差が異なると、領域Ａ、Ｂの画素にそれぞれ印加される画素電圧Ｖｐの所望電圧からのずれ量に差が生じる。このため、表示画面内に輝度ムラが視認されてしまい、液晶表示装置の表示品位が著しく低下するという問題を有している。
【００１４】
本発明の目的は、パターン位置ズレによる表示ムラのない高品位な液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的は、基板上に互いに並列して形成された複数の第１のバスラインと、前記複数の第１のバスラインに絶縁膜を介して交差して互いに並列して形成された複数の第２のバスラインと、前記第１及び第２のバスラインによって画定される領域に形成された画素領域と、前記第２のバスラインと異なる露光マスクにより露光されて前記画素領域上に形成された画素電極と、前記第２のバスラインと同時に露光されて形成された、前記第２のバスラインと前記画素電極とが対向する間隙上に配置されて前記画素電極と同電位である補償電極とを有することを特徴とする液晶表示装置によって達成される。
【００１６】
また、上記目的は、基板上に互いに並列して形成された複数の第１のバスラインと、前記複数の第１のバスラインに絶縁膜を介して交差して互いに並列して形成された複数の第２のバスラインと、前記第１及び第２のバスラインによって画定される領域に形成された画素領域と、前記第２のバスラインと同時に露光されて形成されるソース電極を備えて前記画素領域毎に形成された薄膜トランジスタと、前記第２のバスラインと異なる露光マスクにより露光されて形成されて前記ソース電極と接続された画素電極と、前記第２のバスラインと同時に露光されて前記ソース電極と連続するパターンに形成された、前記第２のバスラインと前記画素電極とが対向する間隙上に配置された補償電極とを有することを特徴とする液晶表示装置によって達成される。
【００１７】
また、上記目的は、基板上に互いに並列して形成された複数の第１のバスラインと、前記複数の第１のバスラインに絶縁膜を介して交差して互いに並列して形成された複数の第２のバスラインと、前記第１及び第２のバスラインによって画定される領域に形成された画素領域と、前記第２のバスラインと同時に露光されて形成されるソース電極を備えて前記画素領域毎に形成された薄膜トランジスタと、前記第２のバスラインと異なる露光マスクにより露光されて形成されて前記ソース電極と接続された第１の画素電極と、前記第２のバスラインと同時に露光されて形成されて前記第１の画素電極と接続された蓄積容量上部電極と、前記第２のバスラインと同時に露光されて前記蓄積容量上部電極と連続するパターンに形成され、前記第２のバスラインと前記画素電極とが対向する間隙上に配置された補償電極とを有することを特徴とする液晶表示装置によって達成される。
【００１８】
上記本発明の液晶表示装置において、前記補償電極は、前記第２のバスラインと前記画素電極とが対向する間隙上で前記画素電極と所定距離離れてオーバラップされるように配置されており、かつ前記画素電極と同電位にあることを特徴とする。
【００１９】
上記本発明の液晶表示装置において、前記補償電極は、前記第２のバスラインと前記画素電極とが対向する間隙上で前記画素電極と所定距離離れてオーバラップされるように配置されており、かつ前記画素電極と同電位にあり、かつ前記ソース電極と連続するパターンに形成されていることを特徴とする。
【００２０】
上記本発明の液晶表示装置において、前記補償電極は、前記第２のバスラインと前記画素電極とが対向する間隙上で前記画素電極と所定距離離れてオーバラップされるように配置されており、かつ前記画素電極と同電位にあり、かつ前記蓄積容量上部電極と連続するパターンに形成されていることを特徴とする。
【００２１】
上記本発明の液晶表示装置において、前記補償電極は、前記第２のバスラインと同一材料で形成されていることを特徴とする。
【００２２】
上記本発明の液晶表示装置において、前記補償電極は、前記第２のバスラインを構成する材料のうちの一部の材料で形成されていることを特徴とする。
【００２３】
上記本発明の液晶表示装置において、前記補償電極は、前記第２のバスラインを構成する透明材料で形成されていることを特徴とする。
【００２４】
上記本発明の液晶表示装置において、前記補償電極は、ａ−Ｓｉ、ｎ＋ａ−Ｓｉ及びＴｉの積層膜で形成されていることを特徴とする。
【００２５】
上記本発明の液晶表示装置において、前記補償電極は、Ｔｉ膜で形成されていることを特徴とする。
【００２６】
上記本発明の液晶表示装置において、前記補償電極は、ａ−Ｓｉ及びｎ＋ａ−Ｓｉの積層膜で形成されていることを特徴とする。
【００２７】
上記本発明の液晶表示装置において、前記補償電極は、ａ−Ｓｉ、ｎ＋ａ−Ｓｉ及びＩＴＯ膜で形成されていることを特徴とする。
【００２８】
上記本発明の液晶表示装置において、前記補償電極は、ＩＴＯ膜で形成されていることを特徴とする。
【００２９】
上記本発明の液晶表示装置において、前記補償電極は、ａ−Ｓｉ、ｎ＋ａ−Ｓｉ及びＺｎＯ膜で形成されていることを特徴とする。
【００３０】
上記本発明の液晶表示装置において、前記補償電極は、ＺｎＯ膜で形成されていることを特徴とする。
【００３１】
上記本発明の液晶表示装置において、隣接する２本の前記第２のバスラインには、互いに逆極性の信号電圧が印加されることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、パターン位置ズレによる表示ムラのない高品位な液晶表示装置が実現できる。
【発明を実施するための最良の形態】
【００３３】
〔第１の実施の形態〕
本発明の第１の実施の形態による液晶表示装置について図１及び図２を用いて説明する。まず、本実施の形態による液晶表示装置の１画素の概略構成及びその製造方法について図１を用いて説明する。図１は、本実施の形態による液晶表示装置の１画素の平面レイアウトを示している。
【００３４】
まず、図１に示すように、基板上の全面に金属層（不図示）を形成してパターニングし、ゲートバスライン（第１のバスライン）６及び蓄積容量バスライン８を形成する。次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜（不図示）、動作半導体層及びチャネル保護膜（共に不図示）を成膜し、ゲートバスライン６上に動作半導体層及びチャネル保護膜１０をパターニングする。このとき、ゲート絶縁膜は基板上の全面に形成されている。
【００３５】
従来の液晶表示装置では、次に、ゲート絶縁膜、動作半導体層及びチャネル保護膜１０上の基板全面にｎ＋半導体層及び金属層（共に不図示）を形成してパターニングし、ソース電極Ｓ、蓄積容量電極１２及びデータバスライン（第２のバスライン）１４を形成する。次に、ソース電極Ｓ、蓄積容量電極１２及びデータバスライン１４上の基板全面に保護膜（不図示）を形成する。次に、蓄積容量電極１２及びソース電極Ｓ上の保護膜をエッチング除去してコンタクトホール１６、２２を形成する。次に、透明材料からなる画素電極１８を形成する。画素電極１８は、コンタクトホール１６、２２を介して蓄積容量電極（蓄積容量上部電極）１２及びソース電極Ｓに電気的にそれぞれ接続される。
【００３６】
上述したように、異なる露光マスクで形成されるデータバスライン１４と画素電極１８との間に寄生容量Ｃｄｓが発生する。そのため、露光精度のバラツキにより、データバスライン１４及び画素電極１８の基板上での露光位置ズレがそれぞれ生じ、データバスライン１４及び画素電極１８間距離は所望距離から変動してしまう。表示領域内に当該変動が発生して、データバスライン１４及び画素電極１８間距離が所定の許容範囲を超えると、表示画面内に表示ムラが発生する。
【００３７】
そこで、図１に示すように、本実施の形態の液晶表示装置では、画素電極１８全体の外縁領域のうち、画素電極１８とデータバスライン１４とが対向する領域上に、データバスライン１４と同時に露光されて形成される補償電極２４が画素領域内に配置されている。即ち、ゲート絶縁膜、動作半導体層及びチャネル保護膜１０上の基板全面にｎ＋半導体層及び金属層を形成してパターニングし、ソース電極Ｓ、蓄積容量電極１２及びデータバスライン１４を形成する際に同時に補償電極２４を形成する。補償電極２４は蓄積容量バスライン８上を除き、データバスライン１４にほぼ平行に隣接して配置される。
【００３８】
次に、ソース電極Ｓ、蓄積容量電極１２、データバスライン１４及び補償電極２４上の基板全面に保護膜（不図示）を形成する。次に、蓄積容量電極１２、ソース電極Ｓ及び補償電極２４上の保護膜をエッチング除去してコンタクトホール１６、２２、２６を形成する。次に、透明材料からなる画素電極１８を形成する。これにより、補償電極２４はデータバスライン１４と画素電極１８が対向する領域上に配置される。画素電極１８は、コンタクトホール１６、２２、２６を介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４に電気的にそれぞれ接続される。これにより、画素電極１８に画素電圧Ｖｐが印加された際に、補償電極２８は画素電極１８と同電位になる。
【００３９】
本実施の形態による液晶表示装置では、寄生容量Ｃｄｓは、同じ露光マスクで同時に形成されるデータバスライン１４と補償電極２４との間に発生する。そのため、露光精度のバラツキにより、基板上でのデータバスライン１４及び画素電極１８のそれぞれの露光位置ズレが生じてデータバスライン１４及び画素電極１８間距離が変動しても、寄生容量Ｃｄｓは変動しない。全表示領域内でデータバスライン１４及び補償電極２４間距離はほぼ一定になる。従って、隣接するデータバスライン１４に互いに逆極性のデータ信号電圧Ｖｄが印加されても、図１０に示すように、非選択期間Ｔｏｆｆでの画素電圧Ｖｐはほぼ一定になるので、表示画面内に表示ムラは発生しない。このように、データバスライン１４又は画素電極１８のパターン位置ズレが生じても表示ムラの発生が防止されるので、高品位な液晶表示装置が実現できる。
【００４０】
（実施例１）
本実施の形態の実施例１による液晶表示装置及びその製造方法について再び図６を用いて説明する。まず、ガラス基板上の全面にＡｌ、ＭｏＮ、Ｍｏの積層膜を形成してパターニングし、ウェットエッチングにより、Ａｌ、ＭｏＮ、Ｍｏの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜（不図示）、動作半導体層ａ−Ｓｉ膜（不図示）及びチャネル保護膜ＳｉＮ膜（不図示）の積層膜を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このときゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。
【００４１】
次にゲート絶縁膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０パターン上の基板全面にｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、Ｔｉの積層膜を形成してパターニングする。このとき、データバスライン６に対向するように補償電極２４をパターニングする。ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、Ｔｉ積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２、データバスライン１４及び補償電極２４を形成する。次に、ソース電極Ｓ、蓄積容量電極１２、データバスライン１４及び補償電極２４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２、ソース電極Ｓ及び補償電極２４上の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２、２６をそれぞれ形成する。
【００４２】
次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、画素電極１８は補助電極２４を完全には覆わないように、データバスライン１４から所定距離離して配置される。画素電極１８はコンタクトホール１６、２２、２６を介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４に電気的にそれぞれ接続される。
【００４３】
寄生容量Ｃｄｓは、データバスライン１４と、データバスライン１４に隣接して対向配置された補償電極２４との間に発生する。データバスライン１４と補償電極２４とは同時に露光パターニングされるため、データバスライン１４と補償電極２４との間隔は露光精度によらずほぼ一定である。このため、データバスライン１４及び画素電極１８の露光位置が相対的にずれてデータバスライン１４及び画素電極１８間距離が表示面内の所定領域毎に変動しても、寄生容量Ｃｄｓは変動しない。従って、表示画面内の表示ムラが殆ど視認されず、高品位な液晶表示装置が実現できる。
【００４４】
（実施例２）
次に、本実施の形態の実施例２による液晶表示装置について図７を用いて説明する。上記実施例１では、画素電極１８の両側にそれぞれ形成された補償電極２４はほぼ同じ長さに形成されている。これに対し、本実施例では、画素電極１８の両側に長さの異なる補償電極２４ａ、２４ｂが形成されている点に特徴を有している。図７に示すように、補償電極２４ａの長さと補償電極２４ｂの長さとが同じでない場合も、画素電極１８と補償電極２４ａ、２４ｂとの間に寄生容量Ｃｄｓがそれぞれ発生する。しかし、寄生容量Ｃｄｓは表示部領域においてほぼ一定であるため、表示ムラは発生しない。
【００４５】
さらに、補償電極２４ａは、補償電極２４ｂのようにデータバスライン１４と画素電極１８とが対向する領域すべてに形成されていなくてもよい。この場合、寄生容量Ｃｄｓは、データバスライン１４及び補償電極２４ａ間と、データバスライン１４及び画素電極１８間のそれぞれに発生する。そのため、データバスライン１４と画素電極１８との位置ズレによる表示ムラの発生する可能性がある。しかし、データバスライン１４と画素電極１８とが対向する領域は補償電極を有していない従来の液晶表示装置の当該領域に比べて減少するため、表示ムラは殆ど視認できない程度に軽減され、実用上の問題にならない。
【００４６】
以上説明したように、本実施例によれば、データバスライン１４及び画素電極１８の露光位置が相対的にずれてデータバスライン１４及び画素電極１８間距離が変動しても、寄生容量Ｃｄｓの容量値は変わらないので、上記実施例１と同様の効果が得られる。
【００４７】
〔第２の実施の形態〕
本発明の第２の実施の形態による液晶表示装置について図３を用いて説明する。上記実施の形態の液晶表示装置は、補償電極２４、２４ａ、２４ｂがコンタクトホール２６を介して画素電極１８と接続されることで、補償電極２４、２４ａ、２４ｂと画素電位１８とが同電位になる。これに対し、本実施の形態の液晶表示装置は、ソース電極と補償電極とを連続するパターンに形成することで、両電極が同電位となる点に特徴を有している。
【００４８】
本実施の形態による液晶表示装置の１画素の概略構成及びその製造方法について図３を用いて説明する。図３は、本実施の形態による液晶表示装置の１画素の平面レイアウトを示している。まず、ガラス基板上の全面にＡｌ、ＭｏＮ、Ｍｏの積層膜（不図示）を形成してパターニングし、ウェットエッチングによりＡｌ、ＭｏＮ、Ｍｏの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜ＳｉＮ膜の積層膜（不図示）を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このときゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。
【００４９】
次にゲート絶縁膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０のパターン上の基板全面に、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、Ｔｉの積層膜を形成してパターニングする。このとき、データバスライン１４に対向するようにソース電極Ｓを延伸させ、ソース電極Ｓの一部を補償電極２４として利用する。次に、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜、Ｔｉ、Ａｌ、Ｔｉ積層膜をエッチングし、ソース電極Ｓ、ソース電極Ｓと連続するパターンの補償電極２４、蓄積容量電極１２及びデータバスライン１４を形成する。次に、ソース電極Ｓ、蓄積容量電極１２及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。
【００５０】
次に、蓄積容量電極１２及びソース電極Ｓ上の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２をそれぞれ形成する。次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、画素電極１８は補助電極２４を完全には覆わないように、データバスライン１４から所定距離離して配置される。画素電極１８はコンタクトホール１６、２２を介して蓄積容量電極１２及びソース電極Ｓに電気的にそれぞれ接続される。
【００５１】
寄生容量Ｃｄｓはソース電極Ｓと連続するパターンに形成されてデータバスライン１４に対向する補助電極２４と、データバスライン１４との間に発生する。データバスライン１４とソース電極Ｓ（補助電極２４）は同時に露光パターニングされるため、データバスライン１４とソース電極Ｓ（補助電極２４）間隔は、露光精度によらずほぼ一定である。このため、データバスライン１４及び画素電極１８の露光位置が相対的にずれてデータバスライン１４及び画素電極１８間距離が表示面内の所定領域毎に変動しても、寄生容量Ｃｄｓの容量値は変わらないので、上記実施の形態と同様の効果が得られる。
【００５２】
〔第３の実施の形態〕
本発明の第３の実施の形態による液晶表示装置について図４を用いて説明する。上記実施の形態の液晶表示装置は、補償電極２４、２４ａ、２４ｂがコンタクトホール２６を介して画素電極１８と接続されることで、補償電極２４、２４ａ、２４ｂと画素電位１８とが同電位になる。これに対し、本実施の形態の液晶表示装置は、蓄積容量電極と補償電極とを連続するパターンに形成することで、補償電極と画素電極とが同電位となる点に特徴を有している。
【００５３】
本実施の形態による液晶表示装置の１画素の概略構成及びその製造方法について図４を用いて説明する。図４は、本実施の形態による液晶表示装置の１画素の平面レイアウトを示している。まず、ガラス基板上の全面にＡｌ、ＭｏＮ、Ｍｏの積層膜を形成してパターニングし、ウェットエッチングにより、Ａｌ、ＭｏＮ、Ｍｏの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜ＳｉＮ膜の積層膜（不図示）を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。
【００５４】
次に、ゲート絶縁膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０パターン上の基板全面に、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、Ｔｉの積層膜（不図示）を形成してパターニングする。このとき、データバスライン１４に対向するように蓄積容量電極１２を延伸させ、蓄積容量電極１２の一部を補償電極２４として利用する。ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、Ｔｉ積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２、蓄積容量電極１２と連続するパターンの補償電極２４及びデータバスライン１４を形成する。
【００５５】
次に、ソース電極Ｓ、補償電極２４、蓄積容量電極１２及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２及びソース電極Ｓ上の保護膜をエッチング除去してコンタクトホール１６、２２を形成する。次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、画素電極１８は補助電極２４を完全には覆わないように、データバスライン１４から所定距離離して配置される。画素電極１８は、コンタクトホール１６、２２を介して蓄積容量電極１２及びソース電極Ｓに電気的にそれぞれ接続される。
【００５６】
寄生容量Ｃｄｓは、蓄積容量電極１２と連続するパターンに形成されてデータバスライン１４に対向する補助電極２４と、データバスライン１４との間に発生する。データバスライン１４と蓄積容量電極１２（補助電極２４）は同時に露光パターニングされるため、データバスライン１４と蓄積容量電極１２（補助電極２４）との間隔は、露光精度によらずほぼ一定である。このため、データバスライン１４及び画素電極１８の露光位置が相対的にずれてデータバスライン１４及び画素電極１８間距離が表示面内の所定領域毎に変動しても、寄生容量Ｃｄｓの容量値は変わらないので、上記実施の形態と同様の効果が得られる。
【００５７】
〔第４の実施の形態〕
本発明の第４の実施の形態による液晶表示装置について図５を用いて説明する。上記第１乃至第３の実施形態の液晶表示装置では、補償電極２４は画素電極１８によって完全には覆われないようにデータバスライン１４から所定距離離して配置されている。ところが、画素電極１８と補償電極２４とがオーバラップしていないと、画素電極１８と補償電極２４との間で光漏れが発生したり、液晶の配向が安定しないなどの問題が発生する。そこで、本実施の形態の液晶表示装置は、補償電極が画素電極と所定距離離してオーバラップされるように配置されている点に特徴を有している。
【００５８】
本実施の形態による液晶表示装置の１画素の概略構成及びその製造方法について図５を用いて説明する。図５は、本実施の形態による液晶表示装置の１画素の平面レイアウトを示している。まず、ガラス基板上の全面にＡｌ、ＭｏＮ、Ｍｏの積層膜（不図示）を形成してパターニングし、ウェットエッチングにより、Ａｌ、ＭｏＮ、Ｍｏの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜ＳｉＮ膜の積層膜（不図示）を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。
【００５９】
次にゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０パターン上の基板全面に、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、Ｔｉの積層膜を形成してパターニングする。このとき、データバスライン１４に対向するように補償電極２４ａ、２４ｂをパターニングする。例えば、補償電極２４ａは補償電極２４ｂより短くパターニングされる。次に、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜、Ｔｉ、Ａｌ、Ｔｉ積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン１４を形成する。
【００６０】
次に、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂ上の保護膜をエッチング除去してコンタクトホール１６、２２、２６を形成する。次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８はコンタクトホール１６、２２、２６を介して蓄積容量電極１2、ソース電極Ｓ及び補償電極２４ａ、２４ｂに電気的にそれぞれ接続される。
【００６１】
補償電極２４ａ、２４ｂと画素電極１８との間には間隙がないため、光漏れや液晶分子の配向異常等の問題が発生しない。さらに、寄生容量Ｃｄｓはデータバスライン１４と、補助電極２４ａ、２４ｂとの間にそれぞれ発生する。データバスライン１４と補助電極２４ａ、２４ｂとは同時に露光パターニングされるため、データバスライン１４と補助電極２４ａ、２４ｂとのそれぞれの間隔は、露光精度によらずほぼ一定である。このため、データバスライン１４及び画素電極１８の露光位置が相対的にずれてデータバスライン１４及び画素電極１８間距離が変動しても、寄生容量Ｃｄｓの容量値は変わらないので、上記実施の形態と同様の効果が得られる。
【００６２】
〔第５の実施の形態〕
本発明の第５の実施の形態による液晶表示装置について図６を用いて説明する。上記第４の実施の形態の液晶表示装置は、補償電極２４ａ、２４ｂがデータバスライン１４と同時に同材料で形成されている。このため、補償電極２４ａ、２４ｂと画素電極１８とのオーバラップ領域は遮光領域となり、画素の開口率低下の一因となる。これに対し、本実施の形態の液晶表示装置は、透明材料で形成された補償電極を備えて画素の開口率低下が防止されている点に特徴を有している。
【００６３】
本実施の形態による液晶表示装置の１画素の概略構成及びその製造方法について図６を用いて説明する。図６は、本実施の形態による液晶表示装置の１画素の平面レイアウトを示している。まず、ガラス基板上の全面にＡｌ、Ｔｉの積層膜（不図示）を形成してパターニングし、ドライエッチングにより、Ａｌ、Ｔｉの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜ＳｉＮ膜の積層膜（不図示）を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。
【００６４】
次に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０パターン上の基板全面にｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ、Ａｌ、ＭｏＮ、Ｍｏの積層膜を形成してパターニングする。このとき、Ｔｉの膜厚は４０ｎｍ程度とする。データバスライン１４に対向するように蓄積容量電極１２を延伸させ、蓄積容量電極１２の一部を補償電極２４ａ、２４ｂとして利用する。ウェットエッチングにより、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングし、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２、蓄積容量電極１２と連続するパターンの補償電極２４ａ、２４ｂ及びデータバスライン１４を形成する。
【００６５】
次に、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２及びソース電極Ｓ上の一部並びに補償電極２４ａ、２４ｂ上全面の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２、２６ａ、２６ｂをそれぞれ形成する。次にウェットエッチングにより、コンタクトホール１６、２２、２６ａ、２６ｂ内のＡｌ、ＭｏＮ、Ｍｏ積層膜をエッチングする。
【００６６】
次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８は、コンタクトホール１６、２２、２６ａ、２６ｂを介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂに電気的にそれぞれ接続されている。補償電極２４ａ、２４ｂは、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉ積層膜から形成されているので透過率が向上する。これにより、補償電極２４ａ、２４ｂと画素電極１８とがオーバラップしていても、画素の開口率低下を防止できる。
【００６７】
さらに、寄生容量Ｃｄｓはデータバスライン１４と、補助電極２４ａ、２４ｂとの間にそれぞれ発生する。データバスライン１４と補助電極２４ａ、２４ｂとは同時に露光パターニングされるため、データバスライン１４と補助電極２４ａ、２４ｂとのそれぞれの間隔は、露光精度によらずほぼ一定である。このため、データバスライン１４及び画素電極１８の露光位置が相対的にずれてデータバスライン１４及び画素電極１８間距離が表示面内の所定領域毎に変動しても、寄生容量Ｃｄｓの容量値は変わらないので、上記実施の形態と同様の効果が得られる。
【００６８】
〔第６の実施の形態〕
本発明の第６の実施の形態による液晶表示装置について説明する。本実施の形態の液晶表示装置は、補償電極の形成材料が上記第５の実施の形態の液晶表示装置と異なる点に特徴を有している。本実施の形態の液晶表示装置は、上記第５の実施の形態の液晶表示装置と同様の画素構造を有しているので、以下では、図６を参照しつつ、１画素の概略構成及びその製造方法について説明する。まず、ガラス基板上の全面にＡｌ、Ｔｉの積層膜（不図示）を形成してパターニングし、ドライエッチングにより、Ａｌ、Ｔｉの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。
【００６９】
次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜ＳｉＮ膜の積層膜（不図示）を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。次に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０パターン上の基板全面にｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏの積層膜を形成してパターニングする。このとき、データバスライン１４に対向するように蓄積容量電極１２を延伸させ、蓄積容量電極１２の一部を補償電極２４ａ、２４ｂとして利用する。
【００７０】
ウェットエッチングにより、ＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングし、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１2、蓄積容量電極１２と連続するパターンの補償電極２４ａ、２４ｂ及びデータバスライン１４を形成する。次に、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン６上の基板全面に保護膜ＳｉＮ膜を形成する。
【００７１】
次に、蓄積容量電極１２及びソース電極Ｓ上の一部並びに補償電極２４ａ、２４ｂ上全面の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２、２６ａ、２６ｂを形成する。次に、ウェットエッチングにより、コンタクトホール１６、２２、２６ａ、２６ｂ内のＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングする。次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８は、コンタクトホール１６、２２、２６ａ、２６ｂを介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂに電気的にそれぞれ接続される。補償電極２４ａ、２４ｂは、動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜で形成されているので透過率が向上し、上記第５の実施の形態と同様の効果が得られる。
【００７２】
〔第７の実施の形態〕
本発明の第７の実施の形態による液晶表示装置について説明する。本実施の形態の液晶表示装置は、補償電極の形成材料が上記第５及び第６の実施の形態の液晶表示装置と異なる点に特徴を有している。本実施の形態の液晶表示装置は、上記第５の実施の形態の液晶表示装置と同様の画素構造を有しているので、以下では、図６を参照しつつ、１画素の概略構成及びその製造方法について説明する。まず、ガラス基板上の全面にＡｌ、Ｔｉの積層膜を形成してパターニングし、ドライエッチングにより、Ａｌ、Ｔｉの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。
【００７３】
次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜（不図示）を成膜し、上記第５の実施の形態におけるチャネル保護膜１０とほぼ同様の位置にほぼ同様の形状の動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜をゲートバスライン６上にパターニングする。このときゲート絶縁膜ＳｉＮ膜は基板上の全面に形成されている。次に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びｎ＋ａ−Ｓｉ膜パターン上の基板全面にＴｉ、Ａｌ、ＭｏＮ、Ｍｏの積層膜（不図示）を形成してパターニングする。このとき、Ｔｉの膜厚を４０ｎｍ程度に形成する。また、データバスライン１４に対向するように蓄積容量電極１２を延伸させ、蓄積容量電極１２の一部を補償電極２４ａ、２４ｂとして利用する。
【００７４】
ウェットエッチングにより、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングし、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＴｉの積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２、蓄積容量電極１２と連続するパターンの補償電極２４ａ、２４ｂ及びデータバスライン１４を形成する。次に、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２及びソース電極Ｓ上の一部並びに補償電極２４ａ、２４ｂ上全面の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２、２６ａ、２６ｂを形成する。
【００７５】
次に、ウェットエッチングにより、コンタクトホール１６、２２、２６ａ、２６ｂ内のＡｌ、ＭｏＮ、Ｍｏ積層膜をエッチングする。次に、透明材料ＩＴＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８は、コンタクトホール１６、２２、２６ａ、２６ｂを介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂに電気的にそれぞれ接続される。補償電極２４ａ、２４ｂはＴｉ膜で形成されているので透過率が向上し、上記第５及び第６の実施の形態と同様の効果が得られる。
【００７６】
〔第８の実施の形態〕
本発明の第８の実施の形態による液晶表示装置について説明する。本実施の形態の液晶表示装置は、補償電極の形成材料が上記第５乃至第７の実施の形態の液晶表示装置と異なる点に特徴を有している。本実施の形態の液晶表示装置は、上記第５の実施の形態の液晶表示装置と同様の画素構造を有しているので、以下では、図６を参照しつつ、１画素の概略構成及びその製造方法について説明する。まず、ガラス基板上の全面にＡｌ、Ｔｉの積層膜（不図示）を形成してパターニングし、ドライエッチングにより、Ａｌ、Ｔｉの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。
【００７７】
次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜ＳｉＮ膜の積層膜（不図示）を成膜し、ゲートバスライン６上にチャネル保護膜１０をパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜及び動作半導体層ａ−Ｓｉ膜は基板上の全面に形成されている。次に、ゲート絶縁膜ＳｉＮ、動作半導体層ａ−Ｓｉ膜及びチャネル保護膜１０パターン上の基板全面にｎ＋半導体層ｎ＋ａ−Ｓｉ膜及びＩＴＯ又はＺｎＯ及びＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏの積層膜（不図示）を形成してパターニングする。このとき、データバスライン６に対向するように蓄積容量電極１２を延伸させ、蓄積容量電極１２の一部を補償電極２４ａ、２４ｂとして利用する。
【００７８】
ウェットエッチングにより、ＩＴＯ又はＺｎＯ及びＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングし、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２、蓄積容量電極１２と連続するパターンの補償電極２４ａ、２４ｂ及びデータバスライン１４を形成する。次に、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２及びソース電極Ｓ上の一部並びに補償電極２４ａ、２４ｂ上全面の保護膜をエッチング除去してコンタクトホール１６、２２、２６ａ、２６ｂを形成する。次に、ウェットエッチングにより、コンタクトホール１６、２２、２６ａ、２６ｂ内のＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングする。
【００７９】
次に、透明材料ＩＴＯ又はＺｎＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８は、コンタクトホール１６、２２、２６ａ、２６ｂを介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂに電気的にそれぞれ接続される。補償電極２４ａ、２４ｂは、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ、ＩＴＯ又はＺｎＯ積層膜で形成されているので透過率が向上し、上記第５乃至第７の実施の形態と同様の効果が得られる。
【００８０】
〔第９の実施の形態〕
本発明の第９の実施の形態による液晶表示装置について説明する。本実施の形態の液晶表示装置は、補償電極の形成材料が上記第５乃至第８の実施の形態の液晶表示装置と異なる点に特徴を有している。本実施の形態の液晶表示装置は、上記第５の実施の形態の液晶表示装置と同様の画素構造を有しているので、以下では、図６を参照しつつ、１画素の概略構成及びその製造方法について説明する。まず、ガラス基板上の全面にＡｌ、Ｔｉの積層膜（不図示）を形成してパターニングし、ドライエッチングにより、Ａｌ、Ｔｉの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。
【００８１】
次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜（不図示）を成膜し、上記第５の実施の形態におけるチャネル保護膜１０とほぼ同様の位置にほぼ同様の形状の動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜をゲートバスライン６上にパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜は基板上の全面に形成されている。次に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜パターン上の基板全面にＩＴＯ又はＺｎＯ及びＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏの積層膜を形成してパターニングする。このとき、データバスライン１４に対向するように蓄積容量電極１２を延伸させ、蓄積容量電極１２の一部を補償電極２４ａ、２４ｂとして利用する。
【００８２】
ウェットエッチングにより、ＩＴＯ又はＺｎＯ及びＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングし、ソース電極Ｓ、蓄積容量電極１２蓄積容量電極１２と連続するパターンの補償電極２４ａ、２４ｂ及びデータバスライン１４を形成する。次に、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜をエッチングしＴＦＴを形成する。次に、ソース電極Ｓ、蓄積容量電極１２、補償電極２４ａ、２４ｂ及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。
【００８３】
次に、蓄積容量電極１２及びソース電極Ｓ上の一部並びに補償電極２４ａ、２４ｂ上全面の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２、２６ａ、２６ｂを形成する。次に、ウェットエッチングにより、コンタクトホール１６、２２、２６ａ、２６ｂ内のＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏ積層膜をエッチングする。次に、透明材料ＩＴＯ又はＺｎＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８は、コンタクトホール１６、２２、２６ａ、２６ｂを介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂに電気的にそれぞれ接続される。
【００８４】
補償電極２４ａ、２４ｂはＩＴＯ又はＺｎＯ膜で形成されているので透過率が向上し、上記第５乃至第８の実施の形態と同様の効果が得られる。
【００８５】
〔第１０の実施の形態〕
本発明の第１０の実施の形態による液晶表示装置について図７を用いて説明する。本実施の形態の液晶表示装置は、補償電極の形成材料が上記第５乃至第９の実施の形態の液晶表示装置と異なる点に特徴を有している。図７は、本実施の形態による液晶表示装置の１画素の平面レイアウトを示している。まず、ガラス基板上の全面にＡｌ、ＭｏＮ、Ｍｏの積層膜を形成してパターニングし、ウェットエッチングにより、Ａｌ、ＭｏＮ、Ｍｏの積層膜をエッチングし、ゲートバスライン６及び蓄積容量バスライン８を形成する。
【００８６】
次に、ゲートバスライン６及び蓄積容量バスライン８上の基板全面に、ゲート絶縁膜ＳｉＮ膜、動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜（不図示）を成膜し、ゲートバスライン６上に動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜パターン２８をパターニングする。このとき、ゲート絶縁膜ＳｉＮ膜は基板上の全面に形成されている。次に、ゲート絶縁膜ＳｉＮ膜並びに動作半導体層ａ−Ｓｉ膜及びｎ＋半導体層ｎ＋ａ−Ｓｉ膜パターン２８上の基板全面にＩＴＯ又はＺｎＯを形成してパターニングして、ウェットエッチングによりＩＴＯ又はＺｎＯをエッチングしてデータバスライン１４ａと、データバスライン１４ａに対向配置された補償電極２４ａ、２４ｂ、２４ｃとを形成する。
【００８７】
次に、ＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏの積層膜（不図示）を形成してソース電極Ｓ、蓄積容量電極１２及びデータバスライン１４ｂをパターニングする。このとき、図７において、ＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏの積層膜からなるデータバスライン１４ｂが、ＩＴＯ又はＺｎＯからなるデータバスライン１４ａよりも内側になるようにパターニングする。これにより、ＩＴＯ又はＺｎＯ及びＭｏＮ、Ａｌ、ＭｏＮ、Ｍｏの積層膜からなるデータバスライン１４が形成される。また、蓄積容量電極１２の一部又はソース電極Ｓの一部が補償電極２４ａ、２４ｂ、２４ｃの一部にオーバラップするように形成する。図７では、ソース電極Ｓと補償電極２４ｃとがオーバラップされて形成されている。
【００８８】
次に、ドライエッチングにより、動作半導体層ａ−Ｓｉ膜、ｎ＋半導体層ｎ＋ａ−Ｓｉ膜の積層膜をエッチングしてＴＦＴ２０を形成する。次に、ソース電極Ｓ、蓄積容量電極１２及びデータバスライン１４上の基板全面に保護膜ＳｉＮ膜を形成する。次に、蓄積容量電極１２及びソース電極Ｓ上の一部並びに補償電極２４ａ、２４ｂ、２４ｃ上全面の保護膜ＳｉＮ膜をエッチング除去してコンタクトホール１６、２２、２６ａ、２６ｂ、２６ｃを形成する。
【００８９】
次に、透明材料ＩＴＯ又はＺｎＯからなる画素電極１８を形成する。このとき、補償電極２４ａ、２４ｂ、２４ｃは画素電極１８と所定距離離してオーバラップされるように配置される。画素電極１８は、コンタクトホール１６、２２、２６ａ、２６ｂ、２６ｃを介して蓄積容量電極１２、ソース電極Ｓ及び補償電極２４ａ、２４ｂ、２４ｃに電気的にそれぞれ接続される。補償電極２４ａ、２４ｂ、２４ｃはＩＴＯ又はＺｎＯ膜で形成されているので透過率が向上し、上記第５乃至第９の実施の形態と同様の効果が得られる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施の形態による液晶表示装置の１画素の平面レイアウトを示す図である。
【図２】本発明の第１の実施の形態の実施例２による液晶表示装置の１画素の平面レイアウトを示す図である。
【図３】本発明の第２の実施の形態による液晶表示装置の１画素の平面レイアウトを示す図である。
【図４】本発明の第３の実施の形態による液晶表示装置の１画素の平面レイアウトを示す図である。
【図５】本発明の第４の実施の形態による液晶表示装置の１画素の平面レイアウトを示す図である。
【図６】本発明の第５乃至第９の実施の形態による液晶表示装置の１画素の平面レイアウトを示す図である。
【図７】本発明の第１０の実施の形態による液晶表示装置の１画素の平面レイアウトを示す図である。
【図８】従来の液晶表示装置の１画素の平面レイアウトを示す図である。
【図９】従来の液晶表示装置の１画素の等価回路を示す図である。
【図１０】従来の液晶表示装置の１画素に印加される電圧波形を示す図である。
【図１１】従来の液晶表示装置の１画素に印加される電圧波形を示す図である。
【図１２】従来の液晶表示装置の１画素に印加される電圧波形を示す図である。
【符号の説明】
【００９１】
６、１０６  ゲートバスライン
８、１０８  蓄積容量バスライン
１０、１１０  チャネル保護膜
１２、１２０  蓄積容量電極
１４、１４ａ、１４ｂ、１１４  データバスライン
１６、２２、２６、２６ａ、２６ｂ、２６ｃ、１１６、１２２  コンタクトホール
１８、１１８  画素電極
２０、１２０  ＴＦＴ
２４、２４ａ、２４ｂ、２４ｃ  補償電極
２８  動作半導体層及びｎ＋半導体層パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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