(57)【要約】【課題】  ＭＯＳＦＥＴにおいて低オン抵抗と高耐圧を両立させるとともに、出力容量（Ｃ（ｇｄ）等）の小さなＭＯＳＦＥＴを用いたフォトリレーを提供する。【解決手段】  スイッチング制御入力信号が印加される発光素子と、前記発光素子により発光される光を受光し、直流電圧を発生する光起電力素子と、ドレイン電極と、ソース電極と、前記光起電力素子の出力電圧が供給されるゲート電極とを備え、前記電界効果型トランジスタの前記ゲート電極に与えられる光起電力素子の出力電圧は、前記電界効果型トランジスタのソース／ドレイン間耐圧に等しいか又はより大きいことを特徴とするフォトリレー。【選択図】  図２９
2006186379.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング制御入力信号が印加される発光素子と、
前記発光素子により発光される光を受光し、直流電圧を発生する光起電力素子と、
ドレイン電極と、ソース電極と、前記光起電力素子の出力電圧が供給されるゲート電極とを備えた電界効果型トランジスタと、
この電界効果型トランジスタの前記ゲート電極に与えられる光起電力素子の出力電圧は、前記電界効果型トランジスタのソース／ドレイン間耐圧に等しいか又はより大きいことを特徴とするフォトリレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタに係わり、特に低オン抵抗でかつ出力容量の小さな電界効果型トランジスタ及びその応用装置に関する。
【背景技術】
【０００２】
図１乃至図３は、従来の低オン抵抗横型電界効果型トランジスタ（以下では、電界効果型トランジスタをＭＯＳＦＥＴと略称する。）であるマルチリサーフＭＯＳＦＥＴ、または、スーパージャンクション構造とよばれるＭＯＳＦＥＴの構造を示す図であり、図１はその立体斜視図、図２はその平面図、図３（ａ）、（ｂ）、（ｃ）はそれぞれ図２の線分Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′に沿って素子を切断した断面図である。
【０００３】
これらの図に示されるように、ｐ型半導体基板２０１の表面にはｐ型ベース層２０４が選択的に形成されており、このｐ型べース層２０４の表面には高濃度のｎ型ソース層２０５及び高濃度のｐ型コンタクト層２０６が選択的に形成されている。また、ｐ型半導体基板２０１の表面にはｐ型ベース層２０４と離間してｎ型ドレイン層２０９が形成されている。ｎ型ソース層２０５及びｐ型コンタクト層２０６上にはソース電極２１０が形成され、ｎ型ドレイン層２０９上にはドレイン電極２１１が形成されている。ｐ型半導体基板２０１の下面には基板電極２１２が設けられ、ソース電極２１０と同電位に設定されている。
【０００４】
ｐ型べース層２０４とｎ型ドレイン層２０９との間には、ドリフト層として、これらを結ぶ方向にストライプ状のｎ型半導体層２０２及びｐ型半導体層２０３が交互に配置形成されている。すなわち、これらのｎ型半導体層２０２及びｐ型半導体層２０３は、ｐ型ベース層２０４とｎ型ドレイン層２０９とを結ぶ方向と概略垂直方向に交互に配列されている。また、ｎ型ソース層２０５とｎ型半導体層２０２及びｐ型半導体層２０３との間のｐ型べース層２０４の表面にはゲート酸化膜２０７を介してゲート電極２０８が形成されている。
【０００５】
この種のＭＯＳＦＥＴの特徴は、上述したようにドリフト層としてｎ型半導体層２０２及びＰ型半導体層２０３がストライプ状に形成されてお互いに交互に配置されている（マルチリサーフ構造、スーパージャンクション構造。）ことである。このため、ドリフト層が空乏化しやすく、ドリフト層のドーズ量の濃度を高くできるため、オン抵抗を低減できるという特徴がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の低オン抵抗ＭＯＳＦＥＴの構成では、ドリフト層のｎ型半導体層２０２には電子が流れるがｐ型半導体層２０３には流れないので、ｎ型半導体層２０２の有効断面積の比率が減った分をスーパージャンクション構造でｎ型半導体層２０２の濃度を増加させて抵抗を下げて補っても、素子全体の低オン抵抗化には十分な効果が期待出来ないという欠点があった。
【０００７】
上述した横型ＭＯＳＦＥＴの他に縦型のＭＯＳＦＥＴに対して、上記したマルチリサーフ構造（スーパージャンクション構造）を適用したＭＯＳＦＥＴも従来から知られている。しかしかかる構造においても、素子耐圧数百ボルト以下の設計では、前述の横型素子と同じ欠点が生じるため、比較的低耐圧のＭＯＳＦＥＴの特性改善には、従来のマルチリサーフ構造または、スーパージャンクション構造の効果はあまり期待出来なかった。
【０００８】
したがって本発明は、上記実状を鑑みてなされたものであり、比較的低耐圧（数十Ｖ〜１００Ｖ程度）の素子耐圧の設計でも低オン抵抗化を図りかつ低い出力容量も実現できる電界効果型トランジスタ及びその応用装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の実施の形態の電界効果型トランジスタは、基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれた領域に形成された、前記第１導電型ベース層より高抵抗のドリフト層と、前記第１導電型ベース層の表面にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とするものである。
【００１０】
また、本発明の実施の形態の電界効果型トランジスタは、基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層のとは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれたドリフト領域と、少なくとも前記第１導電型べ一ス層に対向して設けられたゲート層とを有し、前記ドリフト領域により高い素子耐圧を実現するとともに、素子のオン状態に加えられるゲート電圧により、前記ドリフト領域に十分なキャリアを蓄積し、素子の低オン抵抗を実現することを特徴とするものである。
【００１１】
さらに、例えば、ソース電極電位, ドレイン電極電位, ゲート電極が全て0Vの熱平行状態で、前記ドリフト層が空乏化しているような構造とすることで、素子の低出力容量(Cout)を低オン抵抗(Ron)と高耐圧(Vdss)と同時に実現している。
【００１２】
さらに、本発明の実施の形態の電界効果型トランジスタは、基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれた領域に、前記第１導電型ベース層から前記第２導電型ドレイン層に向かって延長形成された第１導電型のドリフト半導体層を有し、この第１導電型ドリフト半導体層に併設形成された第２導電型のドリフト半導体層と対向して、ゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とするものである。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、素子耐圧を犠牲にせず、低オン抵抗で、かつ低い出力容量を有する構造のＭＯＳＦＥＴを提供することが可能である。
【００１４】
また、本発明のＭＯＳＦＥＴをフォトリレーとして使用することにより、高い周波数の信号を確実にオン・オフ可能なフォトリレーが得られる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１６】
（第１の実施形態）
図４乃至図７は、本発明の第１の実施形態である、横型電界効果型トランジスタ（以下では、電界効果型トランジスタをＭＯＳＦＥＴと略称する。）の構造を示す図であ。図４、図５はその立体斜視図、図６はその平面図、図７（ａ）乃至（ｄ）はそれぞれ図２の線分Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′に沿って素子を切断して示す断面図である。なお、図４は図５の装置の一部を除去して示す斜視図である。この横型ＭＯＳＦＥＴは、いわゆるマルチリサーフＭＯＳＦＥＴあるいはスーパージャンクションＭＯＳＦＥＴと呼ばれる型のＭＯＳＦＥＴである。
【００１７】
図示のように、基板１はｐ型（またはｎ型）のシリコン半導体２とその表面に積層形成された埋め込み酸化膜３から構成されている。埋め込み酸化膜３の上面には、ｐ型べース層４が選択的に形成されている。このｐ型べース層４の表面には高濃度のｎ型ソース層５及び高濃度のｐ型コンタクト層６が選択的に形成されている。また、半導体基板１の埋め込み酸化膜３表面にはｐ型べース層４と離間してｎ型ドレイン層７が形成されている。ｎ型ソース層５及びｐ型コンタクト層６上にはソース電極８が形成されている。ｎ型ドレイン層７上にはコンタクト層９を介してドレイン電極１０が形成されている。ｐ型半導体基板１の底面には基板電極１１が設けられており、ソース電極８と同電位に設定されている。
【００１８】
ｐ型ベース層４とｎ型ドレイン層７との間には、これらを結ぶ方向にストライプ状のｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が形成されている。これらのｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３は、ｐ型ベース層４とｎ型ドレイン層７とを結ぶ方向と概略垂直方向に交互に形成されている。ここで、前記ｐ型ドリフト半導体層１３のドーズ量は１．０×１０１１〜６．０×１０１３ｃｍ−２の範囲にある。また、前記ｎ型ドリフト半導体層１２と前記ｐ型ドリフト半導体層１３の繰り返しピッチは０．０１μｍ〜５μｍの間にある。そして前記ｎ型ドリフト半導体層１２または前記ｐ型ドリフト半導体層１３の不純物ドーズ量をΦ、ストイライプ幅をＷとするとき、これらの間に
Φ×Ｗ≦１×１０８（ｃｍ−１）
なる関係を有する。
【００１９】
次に、図４に示すように、ｎ型ソース層４、ｎ型ドリフト半導体層１２、ｐ型ドリフト半導体層１３およびｎ型ドレイン層７からなる活性層の表面にはゲート酸化膜１４を介してゲート電極１５が形成されている。ゲート酸化膜１４は、ｎ型ドリフト半導体層１２およびｐ型ドリフト半導体層１３の表面であって、ｎ型ドレイン層７側端部とｎ型ドレイン層７の表面において、その膜厚が１６で示すように大きくなっている。この段差部をゲート電極１５が覆っている。
【００２０】
本実施形態の横型ＭＯＳＦＥＴにおいて特徴的な部分は、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が、ゲート酸化膜に接する位置に形成されていること、または、ゲート酸化膜がドリフト層上少なくとも半分以上、あるいは全体を覆っているか、ドリフト層上全体に加え、ドレイン層上の一部を覆っていることである。そしてｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３は、オフ時の空乏層の伸びを改善するように設計されている。また、同時に、ゲート電圧０Ｖ時の熱平衡状態におけるゲートとドレイン間の容量を小さくするように設計されている。
【００２１】
例えば、埋め込み酸化膜３の厚さを３μｍ、この酸化膜上に形成される活性層の厚さを１μｍ以下（例えば０．１μmm）とすることにより、低出力容量と小さなオン抵抗のまま，高い素子耐圧を実現することが可能である。ここで活性層は、ｐ型ベース層４、ｎ型ドレイン層７、これらの間に形成されるｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなっている。また、ドレイン側のゲート酸化膜を２〜１０倍の厚さに設計することにより、より高耐圧の素子を実現することが可能である。
【００２２】
本実施形態の横型ＭＯＳＦＥＴの特徴は、上述したようにドリフト層としてストライプ状のｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が交互に並設されているので、ゲート近傍が空乏化しやすく、また、ゲート部分での空乏層の伸びを最適化することが可能である。したがって、素子の高耐圧化、ゲートとドレイン層間の容量の低容量化が可能である。
【００２３】
図８乃至図１４は、図４乃至図７に示した本発明の横型ＭＯＳＦＥＴの変形例を示す斜視図および側断面図である。これらの図において、図４乃至図７に示した本発明の横型ＭＯＳＦＥＴの構造と同一部分には同一の符号を付して説明は省略し、以下では相違する部分について説明する。図８に示す横型ＭＯＳＦＥＴにおいては、ｎ型ソース層５および高濃度のｐ型コンタクト層６は埋め込み酸化膜３上に、ｐ型ベース層を介することなく直接形成されている。また、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３はそれぞれくし型に形成されている。
【００２４】
図９に示す横型ＭＯＳＦＥＴにおいては、ｎ型ソース層５および高濃度のｐ型コンタクト層６、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３の構造は図５に示した横型ＭＯＳＦＥＴと同じである。しかし、ゲート電極１５、１５´がｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３の上下に設けられている点が異なっている。
【００２５】
図１０は図９に示す横型ＭＯＳＦＥＴの変形例を示す斜視図である。図９に示す横型ＭＯＳＦＥＴとの相違点は、ゲート電極１５、１５´がｐ型ベース層４の上下に設けられており、これらはｎ型ドレイン層７に対してオフセットを提供し、それによって、高抵抗のドリフト半導体層がｐ型ベース層４およびｎ型ドレイン層７の間に形成される。高抵抗のドリフト半導体層は、ｐ型、ｎ型あるいはＳＪ型でもよい。
【００２６】
図１１に示す横型ＭＯＳＦＥＴにおいては、ｎ型ドリフト半導体層１２´及びｐ型ドリフト半導体層１３´がストライプ状ではなく、台形である。これによって、ｐ型ドリフト半導体層の不純物濃度はドレイン側よりソース側において実質的に高くなるように設定されている。また、ｎ型ドリフト半導体層の不純物濃度はソース側よりドレイン側において実質的に高くなるように設定されている。
【００２７】
図１２に示す横型ＭＯＳＦＥＴにおいては、図４に示すようなｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなるスーパージャンクション構造に代えて、Ｐ／Ｐ−／Ｎジャンクションが形成されている。
【００２８】
図１３は横型ＭＯＳＦＥＴのチップ構造を示す断面図である。同図において、埋め込み酸化膜３の厚さは約３μｍであり、この上に形成されるｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなるスーパージャンクション層または高抵抗Ｐ型半導体層４の厚さは約０．１μｍである。このスーパージャンクション層上には、膜厚が約０．１μｍの酸化膜１４を介してゲート電極１５が形成されている。ＳｉＳＯＩ層の厚さとほぼ同じかそれよりも厚いゲート酸化膜を形成することで、高耐圧と低出力容量を同時に実現できる。
【００２９】
図１４は、以上説明した本発明の横型ＭＯＳＦＥＴの構造を概念的に示す図である。
【００３０】
（第２の実施形態）
図１５乃至図１８は、本発明の第２の実施形態である、横型ＭＯＳＦＥＴの構造を示す図である。図１５はその立体斜視図、図１６はその平面図、図１７、図１８はそれぞれ図１６の線分Ａ−Ａ´、Ｂ−Ｂ´に沿って素子を切断して示す断面図である。
【００３１】
この実施形態では、ｐ型ベース層４、ｎ型ドレイン層７、これらの間に形成されるｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなる活性層がＳＯＩ絶縁基板１上に、ピラー状に形成されている。そして、このピラー状活性層の両側がゲート電極１５で挟まれた構造となっている。そして、このゲート電極１５に挟まれた活性層中にスーパージャンクション構造のｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が交互に積層形成されている。これらの図においては、図４乃至図６と同一の部分には同一の符号を付して示し、詳細な説明は省略する。
【００３２】
なお、図１９は、上記第２の実施形態の変形例を示す断面図である。この断面図は図１７に対応している。図１７に示す縦型ＭＯＳＦＥＴのゲート酸化膜１４は、ソース電極８およびドレイン電極１０間で一定の膜厚を有しているが、図1８に示す縦型ＭＯＳＦＥＴのゲート酸化膜１４は、図５の場合と同様に、ドレイン電極１０の近傍で厚くなっている点が異なっている。図においては、図１７と同一の部分には同一の符号を付して示し、詳細な説明は省略する。
【００３３】
（第３の実施形態）
図２０乃至図２３は、本発明の第３の実施形態に係わる縦型トレンチゲートＭＯＳＦＥＴの構造を示す立体斜視図である。
【００３４】
図２１は図２０に示す縦型ＭＯＳＦＥＴを縦方向に切断してその半分を示す斜視図である。これらの図から明らかなように、この実施形態においては、図１５に示す縦型ＭＯＳＦＥＴに対して、ゲート電極がトレンチ構造であること、そしてｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が縦方向に延長され水平方向に配列されている点が異なっている。
【００３５】
また、図２２は図２１の変形例を示す図である。同図に示すように、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３は縦方向に延長されているが、それらが２個のゲート電極１５、１５´の一方から他方に向かって交互に積層されている点で異なっている。
【００３６】
さらに、図２３に示す縦型ＭＯＳＦＥＴは、同じく図２０に示す縦型トレンチゲートＭＯＳＦＥＴの変形例を示す図で、ゲート酸化膜１４の一部が、図１５と同様に、大きな膜厚を有している。
【００３７】
これらの図面には図１５乃至図１８と同一部分には同一符号を付して示し詳細な説明は省略する。
【００３８】
図２４乃至図２８は、図２０乃至図２３に示した縦型トレンチゲートＭＯＳＦＥＴの変形例である。
【００３９】
図２４に示す縦型トレンチゲートＭＯＳＦＥＴにおいては、図２１に示したＦＥＴに対して、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が２個のゲート電極１５、１５´の幅よりも大きく、電極間の領域から下方に延長されている。この構造により、電極間の容量を減らすことができる。
【００４０】
図２５に示す縦型トレンチゲートＭＯＳＦＥＴにおいては、これを縦方向に切断してその半分を示す斜視図２５に示すように、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が縦方向に延長されている。しかし、それらは２個のゲート電極１５、１５´の長手方向に向かって交互に積層配列されている点で、図２４の縦型トレンチゲートＭＯＳＦＥＴとは異なっている。なお、この構造においては、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が、それらの長手方向がトレンチゲート電極１５、１５´の長手方向に対して直交するように積層されている。しかし、必ずしも直行する方向ではなく、任意の角度、例えば、６０度としてもよい。これによって、図２４に示すＦＥＴの場合のように、トレンチゲート電極の製造の際における位置合わせを要しないため、製造が容易になる。
【００４１】
図２７は、図２６と同様に、縦型トレンチゲートＭＯＳＦＥＴを縦方向に切断してその半分を示す斜視図である。この構造においては、スーパージャンクション構造は採用していないが、ｐ型高抵抗半導体層１３´がトレンチゲート１５の深さ方向の領域を越えて、下方に深く延長されている。
【００４２】
図２８は、図２７と同様に、縦型トレンチゲートＭＯＳＦＥＴを縦方向に切断してその半分を示す斜視図である。この構造においては、トレンチゲート１５の深さ方向の上端が、ｎ型ソース領域４より下がっている点において、図２５のＦＥＴと異なっている。この構造により、ソース・ゲート電極間の容量を減らすことができると共に、ソース電極のコンタクト性を向上できる。
【００４３】
（第４の実施形態）
図２９乃至図３７は、本発明の第４の実施形態を説明するための図である。
【００４４】
本発明の第４の実施形態に係わる横型ＭＯＳＦＥＴは、図２９の平面図に示されるように、同一基板上に互いに直列接続された2個の横型ＭＯＳＦＥＴ２１、２２を含んでいる。これらのＭＯＳＦＥＴ２１、２２は中心線Ｂ−Ｂ´に関して左右対称形であるため、対応する部分には´を付した対応番号により表示している。半導体基板２の表面のほぼ中央部には、中心線Ｂ−Ｂ´の両側にほぼ正方形のアルミパッドからなるドレイン電極１０、１０´が形成されている。半導体基板２の表面の上部には、中心線Ｂ−Ｂ´の両側に同じくほぼ正方形のアルミパッドからなるソース電極８、８´が形成されている。ソース電極８、８´の間には、同じくほぼ正方形あるいは円形のアルミパッドからなるゲート電極２３が形成されている。
【００４５】
図３０は図２９に示す横型ＭＯＳＦＥＴを構成する半導体基板２の表面領域の構成を示す平面図である。半導体基板２の表面領域には、図２９に示したドレイン電極１０、１０´を含むほぼ長方形の領域内に、ドレイン領域７、７´が形成されている。ドレイン領域７、７´の周囲には、ソース領域５が形成されている。なお、ソース領域５は、図２９に示した半導体基板２上のゲート電極１５部分には形成されていない。ゲート電極１５が形成されている半導体基板２の表面部分には、互いに分離されたポリシリコンゲート電極パッド部１５−１、１５−１´が形成されている。このポリシリコンゲート電極パッド部１５−１、１５−１´間の分離は、例えば、Ｐ＋＋高濃度不純物層あるいは絶縁層を介在させることにより行う。ポリシリコンゲート電極パッド部１５−１、１５−１´が互いに分離形成されている理由は、図２９の平面図に示される、互いに直列接続された2個の横型ＭＯＳＦＥＴ２１、２２がゲート電極２３にバイアス電圧が印加されない状態において、導通することを防止するためである。この理由についてはさらに後述する。
【００４６】
半導体基板２の表面領域に形成されたソース領域５とドレイン領域７、７´との境界領域２４、２４´は、図３１に示すように、ストライプ状に形成されている。これらの境界領域２４、２４´は、図２９に示したドレイン電極１０、１０´の上下の部分において、境界領域２４、２４´の長さを大きくするために蛇行している。さらに、これらの境界領域２４、２４´の表面には、図３１に示すように、ソースとドレインとの境界領域２４、２４´より狭い幅を有するストライプ状のポリシリコンゲート電極１５が配線されている。各境界領域２４、２４´上のゲート電極１５、１５´は、蛇行部分の各頂点において、共通ゲート電極１５−２、１５−２´に接続される。これらの共通ゲート電極１５−２、１５−２´はそれぞれ、互いに分離形成されたポリシリコンゲート電極パッド部１５−１、１５−１´に接続されている。
【００４７】
図３２は、図３０に示した各半導体表面領域の表面に形成されるアルミ配線パターンを示す平面図である。図３０に示したソース領域５の表面には、半導体基板２の周辺部及び中心線に沿って延長されたソース電極配線２５がアルミ層により形成されている。ソース電極配線２５の上端には図３０に示すように、ソース電極パッド８、８´が形成されている。図３０に示したドレイン領域７、７´のほぼ中央には、ドレイン電極パッド１０、１０´が形成されている。そして、図３０に示した互いに分離されたポリシリコンゲート電極パッド部１５−１、１５−１´の表面には、これらに共通に接続されるゲート電極パッド２３が形成されている。
【００４８】
図３３は、図２９に示した横型ＭＯＳＦＥＴの境界領域２４を横切る直線Ａ−Ａ´部分の構造を示す図で、（ａ）は直線Ａ−Ａ´断面図、（ｂ）はその近傍の平面図である。同図（ａ）に示すように、この横型ＭＯＳＦＥＴは、シリコン半導体基板２の上に酸化シリコンからなる酸化膜３が形成されている。酸化膜３の上には左右両側にソース領域５及びドレイン領域７が形成されている。また、酸化膜３上のソース領域５及びドレイン領域７の間には、ｐ型ベース層４、スーパージャンクションドリフト層（以下、ＳＪ型ドリフト層という。）１６が形成されている。
【００４９】
これらのソース領域５、ｐ型ベース層４、ＳＪ型ドリフト層１６およびドレイン領域７上にはゲート酸化膜１４が形成されている。ゲート酸化膜１４は、ソース領域５及びドレイン領域７の一部に重なるように形成されている。ソース領域５及びドレイン領域７のゲート酸化膜１４に覆われない部分には、ドレイン電極パッド１０およびソース電極配線２５が形成されている。
【００５０】
このゲート酸化膜１４の表面部分には、ポリシリコンゲート電極１５が形成されている。ポリシリコンゲート電極１５は、ゲート酸化膜１４の幅よりも狭い幅を有し、ドレイン領域７との間にオフセットを形成するように、ソース領域５側に偏移して配置されている。ここで、オフセットの幅は、ＳＪ型ドリフト層１６の幅とほぼ一致している。
【００５１】
図３３（ｂ）は、同図（ａ）のゲート酸化膜１４およびポリシリコンゲート電極１５を一部剥離して示した平面図である。ソース領域５は、この図に示されるように、その両側にＰ＋コンタクト層６が配置されている。すなわち、ソース領域５とＰ＋コンタクト層６が境界領域２４の長手方向に沿って交互に配列されている。また、ＳＪ型ドリフト層１６は、同図（ｂ）の平面図に示されるように、ｎ型ドリフト層１２およびｐ型ドリフト層１３により構成されている。すなわち、ｎ型ドリフト層１２およびｐ型ドリフト層１３が、境界領域２４の長手方向に沿って交互に配列されている。
【００５２】
このような構造の横型ＭＯＳＦＥＴにおける各部の寸法例は次のとおりである。酸化膜３上に形成される、ソース領域５、ｐ型ベース層４、ＳＪ型ドリフト層１６およびドレイン領域７からなるＳＯＩ層の厚さＴｓｉは０．１μｍ、ゲート酸化膜１４の厚さＴgateは、０．１４〜０．２１μｍ、シリコン半導体基板２の上に形成される酸化膜３の厚さＴboxは３．０μｍ、ゲートポリシリコンパターンの幅は１．１〜１．３μｍ、そしてオフセット長は０．６〜２．５μｍである。この横型ＭＯＳＦＥＴの構造上の特徴は、第１に、ＳＯＩ層の厚さＴｓｉが超薄膜であること、第２に、ゲート酸化膜１４の厚さＴgateがＳＯＩ層の厚さＴｓｉに対して少なくも１／２以上と、厚く形成されていること、第３に、酸化膜３の厚さＴboxが十分に厚いことである。第１の特長により、ドレイン領域７のバイアス電圧が０Ｖであっても、熱平衡状態におけるビルトインポテンシャルによって、ＳＪ型ドリフト層１６が空乏化されることである。また、第２の特長により、このＭＯＳＦＥＴは、より高いゲート電圧で駆動される。例えば、ソース／ドレイン間電圧（Ｖdss）を２０〜４０Ｖとしたとき、ゲート電圧（Ｖｇ）はソース／ドレイン間電圧（Ｖdss）より高い３０〜６０Ｖで駆動される。また、第３の特長により、ドレインあるいはソース領域の基板容量を小さくすることができる。
【００５３】
このような構造の横型ＭＯＳＦＥＴにおいては、前述した他の実施形態のＭＯＳＦＥＴと同様に、空乏化したＳＪ型ドリフト層１６の効果により、出力容量（Ｃout）を低減し、ソース領域５およびドレイン領域７間のオン抵抗（Ｒon）を低減できる。また、この実施形態の横型ＭＯＳＦＥＴにおいては、ポリシリコンゲート電極１５とドレイン領域７との間のオフセットにより、ゲート／ドレイン間容量（Ｃgd）を低減するとともに、ソース／ドレイン間耐圧（Ｖdss）をより大きくすることができる。この実施形態のＭＯＳＦＥＴは、さらに、高いゲート電圧で駆動されるため、オフセット構造に起因するオン抵抗の増大を緩和するという効果がある。すなわち、一般に、オフセット構造のＭＯＳＦＥＴにおいては、そのオン状態においては、ゲート電圧によって形成されるチャンネル層がオフセットの存在によりドレイン電極につながらないため、オン抵抗（Ｒon）が高くなる傾向がある。しかし、この実施形態のＭＯＳＦＥＴにおいては、高いゲート電圧を印加することにより、ＳＪ型ドリフト層１６にも反転層 (又は蓄積層)が形成され、電子が蓄積されるため、あたかもソース領域５およびドレイン領域７間がチャンネル層で連結された場合に等しい、低オン抵抗（Ｒon）が得られることが確認された。そしてこのような効果 (Coutを同じにした場合のVdssとRonの改善の度合い) は、ゲート酸化膜１４の厚さＴgateがより厚く、ゲート電圧（Ｖｇ）がより高くなるにしたがってより大きくなることが確認された。この点についてはさらに後述する。
【００５４】
図３４は図３３に示した横型ＭＯＳＦＥＴの変形例を示す平面図で、同図（ａ）は図２９の直線Ａ−Ａ´断面図、（ｂ）はその近傍の平面図である。この横型ＭＯＳＦＥＴにおいては、図３３に示したＳＪ型ドリフト層１６の代わりに、Ｐ−型あるいはＮ−型ドリフト層１８が用いられている。その他の構造は図３４に示した横型ＭＯＳＦＥＴの構造と同じであるため、同一の部分には同一の符号を付し、詳細な説明は省略する。
【００５５】
このような構造の横型ＭＯＳＦＥＴにおける各部の寸法例を表１に示す。
【表１】
2006186379.tif 000003
【００５６】
すなわち、酸化膜３上に形成される、ソース領域５、ｐ型ベース層４、高抵抗ドリフト層１６およびドレイン領域７からなるＳＯＩ層の厚さＴｓｉは０．１μｍ、ゲート酸化膜１４の厚さＴgateは、０．１４〜０．２１μｍ、シリコン半導体基板２の上に形成される酸化膜３の厚さＴboxは３．０μｍ、ゲート電極の幅は１．１〜１．３μｍ、そしてオフセット長は０．６〜２．５μｍである。この横型ＭＯＳＦＥＴの構造上の特徴は、第１に、ＳＯＩ層の厚さＴｓｉが超薄膜であること、第２に、ゲート酸化膜１４の厚さＴgateがＳＯＩ層の厚さＴｓｉに対して少なくも１／２以上と、厚く形成されていること、第３に、酸化膜３の厚さＴboxが十分に厚いことである。第１の特長により、ドレイン領域７のバイアス電圧が０Ｖであっても、熱平衡状態におけるビルトインポテンシャルによって、高抵抗ドリフト層１６が空乏化される。また、第２の特長により、このＭＯＳＦＥＴは、より高いゲート電圧で駆動される。例えば、ソース／ドレイン間電圧（Ｖdss）を２０〜４０Ｖとしたとき、ゲート電圧（Ｖｇ）はソース／ドレイン間電圧（Ｖdss）より高い３０〜６０Ｖで駆動される。また、第３の特長により、ドレインあるいはソース領域の基板容量を小さくすることができる。
【００５７】
このような構造の横型ＭＯＳＦＥＴにおいては、前述した他の実施形態のＭＯＳＦＥＴと同様に、空乏化した高抵抗ドリフト層１６の効果により、出力容量（Ｃout）を低減し、ソース領域５およびドレイン領域７間のオン抵抗（Ｒon）を低減できる。また、この実施形態の横型ＭＯＳＦＥＴにおいては、ポリシリコンゲート電極１５とドレイン領域７との間のオフセットにより、ゲート／ドレイン間容量（Ｃgd）を低減するとともに、ソース／ドレイン間耐圧（Ｖdss）をより大きくすることができる。この実施形態のＭＯＳＦＥＴは、さらに、高いゲート電圧で駆動されるため、オフセット構造に起因するオン抵抗の増大を緩和するという効果がある。すなわち、一般に、オフセット構造のＭＯＳＦＥＴにおいては、そのオン状態においては、ゲート電圧によって形成されるチャンネル層がオフセットの存在によりドレイン電極につながらないため、オン抵抗（Ｒon）が高くなる傾向がある。しかし、この実施形態のＭＯＳＦＥＴにおいては、高いゲート電圧を印加することにより、高抵抗ドリフト層１６にも反転層(または、蓄積層)が形成され、電子が蓄積されるため、あたかもソース領域５およびドレイン領域７間がチャンネル層で連結された場合に等しい、低オン抵抗（Ｒon）が得られることが確認された。そしてこのような効果(Coutを同一にした時のVdssとRonの改善効果)は、ゲート酸化膜１４の厚さＴgateがより厚く、ゲート電圧（Ｖｇ）がより高くなるにしたがってより大きくなることが確認された。
【００５８】
次に、ポリシリコンゲート電極パッド部１５−１、１５−１´が、少なくとも1個所で、互いに分離形成されている理由について述べる。この理由は、前述したように、互いに直列接続された2個の横型ＭＯＳＦＥＴ２１、２２（図２８）がゲート電極２３にバイアス電圧が印加されない状態において、導通することを防止するためである。すなわち、上述したＳＯＩ層の厚さＴｓｉが超薄膜である横型ＭＯＳＦＥＴの製造に際しては、通常、ポリシリコン配線形成後にSOI素子の拡散層を不純物のインプラなどにより導入する。このため、ポリシリコン配線に対向した部分のＳＯＩ層は、基板濃度のまま残されてしまう。この基板濃度のまま残されたＳＯＩ部分は、超薄膜素子の場合、横方向の拡散で埋めることも難しい。図２９に示すような2個のMOSFETをソースとゲートを共通にしてドレインとドレインに電圧を加えて使用する場合、片方のMOSFETのドレインからゲートポリシリコン配線に対向したＳＯＩ層内に生じるＳｉ基板チャネルを通って、もう一方のMOSFETのドレインに電気的につながる回路が開いてしまう。この回路の抵抗は、使用する基板の抵抗にもよるが、素子の阻止状態では、ここに流れる電流がたとえ僅かでも、信頼性上問題になる。したがって、ゲートポリシリコン配線に対向したＳＯＩ層内に生まれる前記回路を、閉じる構造が必要である。
【００５９】
ゲートポリシリコン配線に対向したＳＯＩ層内にP+層や絶縁溝を設ける為には、ゲートポリシリコン配線をその部分で一旦切断する必要がある。または、ゲートポリシリコン配線を形成する場所に、ゲートポリシリコン配線を形成する前に、素子分離用の高濃度P+層や絶縁溝を形成しておく方法がある。前者は、従来のプロセスで容易に対応出きるというメリットがある。後者の方法も、製造プロセスの工程は増えるが、可能である。
【００６０】
図３５は図２９に示す横型ＭＯＳＦＥＴの応用装置であるフォトリレー回路の構成を示す回路図である。このフォトリレー回路は、LED発光素子３１、このLED発光素子３１からの光を受光して電圧を発生するフォトダイオードアレー３２、このフォトダイオードアレー３２の出力電圧により駆動されるMOSFET回路３３およびMOSFET回路３３のゲート電極／ソース電極間に接続されるMOSゲート放電回路３４から構成されている。
【００６１】
LED発光素子３１はその入力端子３１−１、３１−２間に印加される数Ｖのスイッチング入力電圧により発光する。フォトダイオードアレー３２ は、それぞれ０．５〜０．６Ｖ の起電力を発生するフォトダイオードが数１０個直列に接続され、その両端間には３０〜６０Ｖの直流電圧を発生する。入力端子３１−１、３１−２は、２個のMOSFET３５−１、３５−２が接続されている。MOSFET回路３３は、図２９に示した横型ＭＯＳＦＥＴである。MOSFET回路３３のゲート電極／ソース電極間に接続されるMOSゲート放電回路３４は、MOSFET回路３３がオンからオフ状態に切り替えられるとき、ゲート電極／ソース電極間に充電されている電荷を迅速に放電するための回路である。そしてMOSFET回路３３の出力端子３３−１、３３−２は、フォトリレー回路のスイッチング端子である。
【００６２】
次にこのフォトリレー回路の動作を説明する。LED発光素子３１の入力端子３１−１、３１−２間にスイッチング入力電圧が印加されると、LED発光素子３１が発光する。この光はフォトダイオードアレー３２に受光され、フォトダイオードアレー３２の両端子間には高い直流電圧が発生する。この直流電圧はMOSFET回路３３に含まれる２個のMOSFET３５−１、３５−２のゲート電極／ソース電極間に印加される。これによって、直列接続された２個のMOSFET３５−１、３５−２はオフ状態からオン状態に切り替えられる。これによって、MOSFET回路３３の出力端子３３−１、３３−２間は導通状態になる。
【００６３】
LED発光素子３１の入力端子３１−１、３１−２間に印加されスイッチング入力電圧がゼロになると、LED発光素子３１は発光を停止する。これによって、フォトダイオードアレー３２の両端子間に発生していた直流電圧も消滅する。このため、２個のMOSFET３５−１、３５−２はオン状態からオフ状態に切り替えられる。このとき、２個のMOSFET３５−１、３５−２のゲート電極／ソース電極間に充電されている電化は、MOSゲート放電回路３４により放電される。この状態においては、MOSFET回路３３の出力端子３３−１、３３−２間は非導通状態になる。
【００６４】
このようなフォトリレー回路に用いられるスイッチング用の横型ＭＯＳＦＥＴは、低い出力容量（Ｃout）と低いオン抵抗（Ｒon）を同時に実現することができた。すなわち、フォトリレー回路の高周波伝送特性を現すフィギャ・オブ・メリット(FOM)は、出力容量（Ｃout）とオン抵抗（Ｒon）との積で表されるが、上述したフォトリレー回路においては、ソース／ドレイン間電圧（Ｖds）が２６．５Ｖで１．８７ｐＦΩ、また、Ｖdsが４３Ｖで４ｐＦΩのFOMがそれぞれ達成できた。従来の実用に供されているフォトリレー回路のFOMはＶdsが４０Ｖで高々１０ｐＦΩであった。
【００６５】
表２は、上記フォトリレー回路に用いられるスイッチング用の横型ＭＯＳＦＥＴの動作特性を示すデータである。
【表２】
2006186379.tif 000004
【００６６】
この表においてサンプルＡおよびＢは２０Ｖ系の素子であり、サンプルＣは４０Ｖ系の素子である。また、サンプルConventionalは従来製品である。また、同表において、Ｖoff、ＩoffおよびＣoffはそれぞれ横型ＭＯＳＦＥＴのオフ状態におけるドレイン・ソース間の電圧、電流および容量である。また、Ｉon、Ｒonはそれぞれ横型ＭＯＳＦＥＴのオン状態におけるドレイン・ソース間の電流および抵抗である。そして、ＶdsおよびＶgは、それぞれ横型ＭＯＳＦＥＴのドレイン・ソース間に印加される電圧およびゲート電圧である。
【００６７】
また、このフォトリレー回路においては、MOSFET回路３３に含まれる２個のMOSFET３５−１、３５−２を駆動するためのゲート電圧として、高電圧を用いているが、このゲート電圧はフォトダイオードアレー３２により発生しており、フォトリレー回路の外部から供給する必要はない。すなわち、フォトダイオードアレー３２とMOSゲート放電回路３４は、1チップのICとして1パッケージに収納できるため、フォトリレー回路への外部からの入力電圧は、数Ｖのスイッチング入力電圧でよいため、通常の低電圧のＩＣ回路として利用することができる。
【００６８】
図３６は図２９に示す横型ＭＯＳＦＥＴ（２０Ｖ系）のゲート駆動電圧と素子の特性との関係を説明するためのグラフである。
【００６９】
図３６では、ゲート酸化膜厚さに比例したオン状態のゲート駆動電圧(例えば、ゲート酸化膜0.1μmあたりゲート電圧30Vでの駆動が可能)を横軸に、縦軸はRonで素子耐圧(Vdss)を割った値(Vdss/Ron)をプロットしたものである。同図における各プロットＮＯ．９０、ＮＯ．９１およびＮＯ９２はゲート酸化膜厚さが異なり、その他の素子パラメータは同一である３個のＭＯＳＦＥＴサンプルの比較である。同図から、Coutが同じであれば、Vdss/Ronの値は大きい方が良いため、ゲート酸化膜を厚くし、駆動ゲート電圧を高くすることで、素子特性の改善が可能であることがわかる。なお、表３には図３５に示される各サンプルのデータが示されている。この図からも分かるようにゲート駆動電圧(V)は素子耐圧（Vdss）以上に設計することにより、素子特性の改善を図ることができる。その改善の度合いは、素子耐圧の１、５倍、２倍、４倍になるほど高くなる。
【表３】
2006186379.tif 000005
【００７０】
この横型ＭＯＳＦＥＴの特徴の一つは、前述したように、ＳＪ型ドリフト層１６がビルトインポテンシャルによって、空乏化されることである。このための条件は、次の式で表される。
【００７１】
Ｗ＜｛２εＳ・Ｖbi・（Ｎｐ＋Ｎｎ）／ｑＮｐＮｎ｝０．５
Ｗ＝Ｌｐ＋Ｌｎ
ここで、
W ：  ＳＪパターンのピッチ
Ｌｎ：ｎ型ドリフト層１２（図３２（ｂ））
Ｌｐ：ｐ型ドリフト層１３の幅（図３２（ｂ））
εＳ：Ｓｉ半導体の誘電率
Ｖbi：スーパージャンクション及びＰＮジャンクション間のビルトインポテンシャル
ｑ  ：素子電荷
以上説明した第４の実施形態においては、2個の横型ＭＯＳＦＥＴ２１、２２はゲート電極２３の部分において、これに接続されるポリシリコンゲート電極１５−１、１５−１´間を分離した。しかし、2個の横型ＭＯＳＦＥＴ２１、２２間の分離は、ゲート電極２３の部分のみではなく、例えば、2個の横型ＭＯＳＦＥＴ２１、２２のそれぞれの周囲を、Ｐ＋＋高濃度不純物層あるいは絶縁層により囲むことによって分離してもよい。
【００７２】
以上説明した種々の実施形態では、ＳＯＩ層としてｐ型半導体層を用いたが、この半導体層はｎ型若しくはノンドープの半導体層でも構わない。また、基板としてＳＯＩ基板を用いたが、ｐ型半導体基板でも良いことは勿論である。ＳＯＩ基板の場合は、ドレインとソース（基板）容量を低減することが可能な為、ＳＯＩ構造を採用していない場合に比べてより低容量化が可能である。
【００７３】
さらにまた、ｐ型とｎ型の導電型を入れ替えても良く、ＩＧＢＴやプレーナゲート型、トレンチゲート型素子等のＭＯＳゲートを有するその他の様々な半導体素子においても、電極間の素子内部の容量を低減しながら電界集中部分の電界緩和を効果的に図る場合に本発明は有効である。
【００７４】
また、ゲート酸化膜厚さ、ゲート駆動電圧と素子耐圧間の最適設計、さらにSOI構造、超薄膜ＳＯＩ構造等、本発明に含まれる構造に関しては、全てを考慮し、最適化されることが望ましいが、全ての構造を満たさなくとも、其々の構造の採用によって素子の特性改善が可能である。
【図面の簡単な説明】
【００７５】
【図１】従来のスーパージャンクションＭＯＳＦＥＴの構造を示す立体斜視図である。
【図２】図１に示す素子の平面図である。
【図３】図２の線分Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′に沿った素子の断面構造を示す断面図である。
【図４】本発明の第１の実施形態にかかるＭＯＳＦＥＴの構造を一部除去して示す立体斜視図である。
【図５】同じく本発明の第１の実施形態にかかるＭＯＳＦＥＴの構造を示す立体斜視図である。
【図６】同じく本発明の第１の実施形態にかかるＭＯＳＦＥＴの構造を示す平面図である。
【図７】図６のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′に沿った素子の断面構造を示す断面図である。
【図８】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図９】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１０】図９に示す横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１１】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１２】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１３】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴのチップ構造を示す断面図である。
【図１４】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの構造を概念的に示す図である。
【図１５】本発明の第２の実施形態にかかるＭＯＳＦＥＴの構造を示す立体斜視図である。
【図１６】同じく本発明の第２の実施形態にかかるＭＯＳＦＥＴの構造を示す平面図である。
【図１７】図１６のＡ−Ａ′に沿った素子の断面構造を示す断面図である。
【図１８】同じく図１６のＢ−Ｂ′に沿った素子の断面構造を示す断面図である。
【図１９】本発明の第２の実施形態の変形例を示すＭＯＳＦＥＴの断面図である。
【図２０】本発明の第３の実施形態にかかる素子の構造を示す立体斜視図である。
【図２１】本発明の第３の実施形態に対する変形例を示すＭＯＳＦＥＴの断面立体斜視図である。
【図２２】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの断面立体斜視図である。
【図２３】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２４】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２５】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２６】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２７】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２８】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２９】本発明の第４の実施形態に係わる横型ＭＯＳＦＥＴの構造を示す平面図である。
【図３０】図２９に示す横型ＭＯＳＦＥＴを構成する半導体基板２の表面領域の構成を示す平面図である。
【図３１】図２９に示す横型ＭＯＳＦＥＴの一部を拡大して示す平面図である。
【図３２】図２９に示す横型ＭＯＳＦＥＴ表面に形成されたアルミ配線パターンを示す平面図である。
【図３３】図２９のＡ−Ａ´断面図である。
【図３４】図３３の変形例を示す平面図である。
【図３５】図２９に示す横型ＭＯＳＦＥＴの応用装置であるフォトリレー回路の構成を示す回路図である。
【図３６】図２９に示す横型ＭＯＳＦＥＴのゲート駆動電圧と素子の特性との関係を説明するためのグラフである。
【符号の説明】
【００７６】
１…基板
２…ｎ型のシリコン半導体
３…埋め込み酸化膜
４…ｐ型ベース層
５…ｎ型ソース層
６…ｐ型コンタクト層
７…ｎ型ドレイン層
８、８´…ソース電極
９…コンタクト層
１０、１０´…ドレイン電極
１１…基板電極
１２…ｎ型ドリフト半導体層
１３…ｐ型ドリフト半導体層
１３´…ｐ型高抵抗半導体層
１４…ゲート酸化膜
１５…ゲート電極
１５−１、１５−１´…ポリシリコンゲート電極パッド部
１６…スーパージャンクションドリフト層
１８…Ｎ−型ドリフト層
２１、２２…横型ＭＯＳＦＥＴ
２３…ゲート電極
２４、２４´…境界領域
２５…ソース電極配線
３１…LED発光素子
３１−１、３１−２…入力端子
３２…フォトダイオードアレー
３３−１、３３−２…出力端子
３４…MOSゲート放電回路
３５−１、３５−２…MOSFET
【図１】
2006186379.tif 000006
【図２】
2006186379.tif 000007
【図３】
2006186379.tif 000008
【図４】
2006186379.tif 000009
【図５】
2006186379.tif 000010
【図６】
2006186379.tif 000011
【図７】
2006186379.tif 000012
【図８】
2006186379.tif 000013
【図９】
2006186379.tif 000014
【図１０】
2006186379.tif 000015
【図１１】
2006186379.tif 000016
【図１２】
2006186379.tif 000017
【図１３】
2006186379.tif 000018
【図１４】
2006186379.tif 000019
【図１５】
2006186379.tif 000020
【図１６】
2006186379.tif 000021
【図１７】
2006186379.tif 000022
【図１８】
2006186379.tif 000023
【図１９】
2006186379.tif 000024
【図２０】
2006186379.tif 000025
【図２１】
2006186379.tif 000026
【図２２】
2006186379.tif 000027
【図２３】
2006186379.tif 000028
【図２４】
2006186379.tif 000029
【図２５】
2006186379.tif 000030
【図２６】
2006186379.tif 000031
【図２７】
2006186379.tif 000032
【図２８】
2006186379.tif 000033
【図２９】
2006186379.tif 000034
【図３０】
2006186379.tif 000035
【図３１】
2006186379.tif 000036
【図３２】
2006186379.tif 000037
【図３３】
2006186379.tif 000038
【図３４】
2006186379.tif 000039
【図３５】
2006186379.tif 000040
【図３６】
2006186379.tif 000041