(57)【要約】【課題】  本発明は、フラットディスプレイ装置に関し、例えば液晶表示装置に適用して、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようにする。【解決手段】  本発明は、疑似階調の表示に係る変化パターンを示す信号パターンＳＰを生成し、疑似階調に係る画像データＤ１Ｏの下位側ビットＤ１Ｏ〔０〕に応じてこの信号パターンＳＰの論理値を画像データＤ１Ｏの上位側ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔５〕に加算するようにして、この加算に供する上位側ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔５〕をさらに下位側Ｄ１Ｏ〔１〕〜Ｄ１Ｏ〔３〕と上位側Ｄ１Ｏ〔４〕、Ｄ１Ｏ〔５〕に分けて処理する。【選択図】        図３
2006091442.tif 000002
【特許請求の範囲】
【請求項１】
フレームを単位にして隣接画素との間で異なる変化パターンにより各画素の階調を変化させて、疑似階調による画像を表示するフラットディスプレイ装置において、
画素をマトリックス状に配置した表示部と、
前記表示部の画素をライン単位で順次選択する垂直駆動回路と、
前記垂直駆動回路による画素の選択に対応して前記表示部に駆動信号を出力する水平駆動回路と、
画像データを処理して前記水平駆動回路に出力するデータ処理回路とを備え、
前記データ処理回路は、
前記変化パターンを示す信号パターンを生成する信号パターン生成回路と、
前記画像データの前記疑似階調の表示に係る下位側ビットの論理値に応じて、対応する前記信号パターンの論理値を上位側ビットに加算して前記画像データを前記水平駆動回路に出力する変調回路と備え、
前記変調回路は、
前記上位側ビットの下位側Ｐビットに、前記疑似階調の表示に係る下位側ビットの論理値に応じて、対応する前記信号パターンの論理値を加算する下位側の加算回路と、
前記上位側ビットの前記下位側Ｐビットを除く上位側Ｑビットについて、前記下位側の加算回路の最上位ビットでキャリーが発生した場合の加算結果を計算する上位側の加算回路と、
前記キャリーに応じて、前記上位側の加算回路による加算結果、前記上位側のＱビットを選択的に出力する選択回路とを有し、
前記下位側の加算回路による加算結果と前記選択回路の選択結果とによる画像データを前記水平駆動回路に出力する
ことを特徴とするフラットディスプレイ装置。
【請求項２】
前記下位側Ｐビットは、前記上位側Ｑビットに比してビット数が多く設定された
ことを特徴とする請求項１に記載のフラットディスプレイ装置。
【請求項３】
前記データ処理回路は、
各系統で対応する前記画素の前記変化パターンが同一となるように、対応する前記画素の前記変化パターンに応じて前記画像データを振り分けて複数系統により出力するシリアルパラレル変換回路を有し、
前記各系統毎に、前記変調回路、前記信号パターン生成回路が設けられた
ことを特徴とする請求項１に記載のフラットディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットディスプレイ装置に関し、例えば液晶表示装置に適用することができる。本発明は、疑似階調の表示に係る変化パターンを示す信号パターンを生成し、疑似階調に係る画像データの下位側ビットに応じてこの信号パターンの論理値を画像データの上位側ビットに加算するようにして、この加算に供する上位側ビットをさらに下位側と上位側に分けて処理することにより、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようにする。
【背景技術】
【０００２】
従来、液晶表示装置は、例えば特許第２８０４６８６号明細書等に、いわゆるＦＲＣ（Frame Rate Control）により高階調の画像を表示する方法が提案されている。
【０００３】
ここでＦＲＣは、図１３に示すように、２ｎ階調と２（ｎ＋１）階調とで、１つの画素の階調をフレーム単位で切り換え、これにより人間の視覚特性による時間軸方向の積分効果を利用してこれら２ｎ階調と２（ｎ＋１）階調との中間の（２ｎ＋１）階調を表現し、階調数の少ない液晶表示パネルを用いて高階調の画像を表示する方法である。ＦＲＣは、このように１つの画素の階調をフレーム単位で切り換えて、図１３との対比により図１４に示すように、空間方向の積分効果によってもこのような中間（２ｎ＋１）階調を表現するように、垂直方向及び水平方向に連続する画素間で、このような階調の変化パターンを異ならせ、これにより人間の視覚特性による空間方向の積分効果を利用して、フリッカの発生を防止するようになされている。なお以下の説明において、このようにＦＲＣの駆動によって視覚上の積分効果により生成される中間階調を疑似階調と呼び、またこのような疑似階調を表示するために各画素に設定される階調を真の階調と呼ぶ。
【０００４】
このようなＦＲＣによる液晶表示パネルの駆動は、図１４との対比により図１５に示すように、フレーム反転、ライン反転等による各画素への印加電圧の極性の切り換えに対して、このような階調の切り換えを２フレーム毎に実行し、これにより液晶への印加電圧の非対称化を防止することができると考えられる。なお図１５においては、この極性を符号＋及び−により示す。
【０００５】
これらによりこのＦＲＣによる従来の液晶表示装置は、表示対象の画像データを周辺回路に入力し、この画像データの下位ビットの値に応じて上位側ビットを変調し、この上位側ビットの画像データにより液晶表示パネルを駆動するようになされていた。
【０００６】
ところで、近年、通常の液晶表示装置は、画素をマトリックス状に配置する絶縁基板上に水平駆動回路、垂直駆動回路等の駆動回路を一体に形成することにより、全体構成を簡略化し、さらには小型化、狭額縁化するようになされている。なお従来の液晶表示装置は、このような絶縁基板にガラス基板が適用される。これによりＦＲＣによるディスプレイ装置においても、ＦＲＣに固有の周辺回路を水平駆動回路等と共に絶縁基板上に一体に形成することが望まれる。
【０００７】
しかしながらＦＲＣに固有の周辺回路を絶縁基板上に一体に形成する場合には、低温ポリシリコンＴＦＴ（Thin Film Transistor）、ＣＧＳ（Continuous Grain Silicon）等により半導体素子を作成することになり、これらの半導体素子は、シリコン基板による半導体素子に比して、動作速度が遅く、かつ動作速度のばらつきが大きい欠点がある。
【０００８】
これに対して上述したように、ＦＲＣは、画像データの下位ビットの値に応じて上位側ビットを変調することが必要なことにより、表示パネルが高解像度化すればする程、画像データを高速度で処理することが必要となる。
【０００９】
これらによりＦＲＣによるフラットディスプレイ装置は、単にＦＲＣに固有の周辺回路を絶縁基板上に一体に形成したのでは、確実な動作を保証できない問題があった。
【特許文献１】特許第２８０４６８６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は以上の点を考慮してなされたもので、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるフラットディスプレイ装置を提案しようとするものである。
【課題を解決するための手段】
【００１１】
かかる課題を解決するため請求項１の発明においては、フレームを単位にして隣接画素との間で異なる変化パターンにより各画素の階調を変化させて、疑似階調による画像を表示するフラットディスプレイ装置に適用して、画素をマトリックス状に配置した表示部と、前記表示部の画素をライン単位で順次選択する垂直駆動回路と、前記垂直駆動回路による画素の選択に対応して前記表示部に駆動信号を出力する水平駆動回路と、画像データを処理して前記水平駆動回路に出力するデータ処理回路とを備え、前記データ処理回路は、前記変化パターンを示す信号パターンを生成する信号パターン生成回路と、前記画像データの前記疑似階調の表示に係る下位側ビットの論理値に応じて、対応する前記信号パターンの論理値を上位側ビットに加算して前記画像データを前記水平駆動回路に出力する変調回路とを備え、前記変調回路は、前記上位側ビットの下位側Ｐビットに、前記疑似階調の表示に係る下位側ビットの論理値に応じて、対応する前記信号パターンの論理値を加算する下位側の加算回路と、前記上位側ビットの前記下位側Ｐビットを除く上位側Ｑビットについて、前記下位側の加算回路の最上位ビットでキャリーが発生した場合の加算結果を計算する上位側の加算回路と、前記キャリーに応じて、前記上位側の加算回路による加算結果、前記上位側のＱビットを選択的に出力する選択回路とを有し、前記下位側の加算回路による加算結果と前記選択回路の選択結果とによる画像データを前記水平駆動回路に出力する。
【００１２】
請求項１の構成により、前記変調回路が、前記上位側ビットの下位側Ｐビットに、前記疑似階調の表示に係る下位側ビットの論理値に応じて、対応する前記信号パターンの論理値を加算する下位側の加算回路と、前記上位側ビットの前記下位側Ｐビットを除く上位側Ｑビットについて、前記下位側の加算回路の最上位ビットでキャリーが発生した場合の加算結果を計算する上位側の加算回路と、前記キャリーに応じて、前記上位側の加算回路による加算結果、前記上位側のＱビットを選択的に出力する選択回路とを有し、前記下位側の加算回路による加算結果と前記選択回路の選択結果とによる画像データを前記水平駆動回路に出力するようにすれば、信号パターンの加算対象である画像データの上位側ビットを上位側Ｑビットと下位側Ｐビットとに分けて同時並列的に処理することができる。これにより遅延時間が大きく、また遅延時間のばらつきが大きい場合であっても、確実に画像データを変調して処理することができ、これによりＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができる。
【発明の効果】
【００１３】
本発明によれば、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができる。
【発明を実施するための最良の形態】
【００１４】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００１５】
（１）実施例の構成
図１は、本発明の実施例に係るフラットディスプレイ装置である液晶表示装置を示すブロック図である。この液晶表示装置１は、表示部３を形成する絶縁基板上に、表示部３の周辺回路を一体に形成し、ＦＲＣの駆動方式により、高階調の画像を表示する。これにより液晶表示装置１は、水平駆動回路等の半導体素子がＴＦＴ、ＣＧＳ等により形成される。
【００１６】
すなわちこの液晶表示装置１は、絶縁基板であるガラス基板２上に、液晶による画素をマトリックス状に配置して表示部３が形成され、表示部３の上下にそれぞれ配置された水平駆動回路４Ｏ、４Ｅ、表示部３の側方に配置された垂直駆動回路５によりこの表示部３を駆動してカラー画像を表示する。このため表示部３は、例えば水平方向に赤色、緑色、青色のカラーフィルタが各画素に順次循環的に設けられる。液晶表示装置１は、この表示部３におけるカラーフィルタの配置に対応して６ビットによる各色データがラスタ走査の順序により順次循環的に繰り返されて表示に供する画像データＤ１が生成され、この画像データＤ１がマスタークロック、水平同期信号、垂直同期信号等と共に信号入力端子６から入力される。
【００１７】
インターフェース（ＩＦ）７は、この信号入力端子６から入力される各種の信号を入力して各部に出力し、タイミングジェネレータ（ＴＧ）８は、このインターフェース７を介して入力されるマスタークロック、水平同期信号、垂直同期信号等よりこの液晶表示装置１の動作に必要な各種の動作基準信号を生成して出力する。垂直駆動回路５は、このタイミングジェネレータ８から出力される動作基準信号により動作して、表示部３を構成する各画素を順次ライン単位で選択する。
【００１８】
液晶表示装置１では、この垂直駆動回路５によるライン単位の画素の選択に対応して水平駆動回路４Ｏ、４Ｅにより各画素の信号線を駆動して所望の画像を表示する。このため液晶表示装置１では、信号入力端子６から入力した画像データＤ１をデータ処理回路１０により処理して水平駆動回路４Ｏ、４Ｅに振り分け、水平駆動回路４Ｏ、４Ｅにより表示部３を駆動する。
【００１９】
ここで図２は、このデータ処理回路１０を示すブロック図である。ここでデータ処理回路１０において、シリアルパラレル変換回路１１は、水平方向に連続する画素を同一の疑似階調で表示するとした場合に、真の階調が同一の変化パターンを示すグループに順次入力される画像データＤ１を振り分けて出力する。
【００２０】
ここでこの実施例において液晶表示装置１は、６ビットによる画像データＤ１（Ｄ１〔０〕〜Ｄ１〔５〕）の最下位ビットをＤ１〔０〕を疑似階調により表現するようになされており、これにより図１５について上述したように、水平方向に連続する画素で真の階調を変化させる。すなわち水平方向、奇数番目の画素Ａにおいては、連続する４フレームの先頭２フレームで２ｎ階調を表示し、続く２フレームで、２（ｎ＋１）階調を表示する。また続く偶数番目の画素Ｂにおいては、これとは逆に、先頭２フレームで２（ｎ＋１）階調を表示し、続く２フレームで２ｎ階調を表示する。また続くラインの画素Ｃ、Ｄでは、これらの関係を逆転させる。これによりこの実施例では、これら奇数番目及び偶数番目の画素に対応して、ラスタ走査の順序で順次入力される画像データを交互に奇数番目の画素に係る系統と偶数番目の画素に係る系統とに振り分けて出力する。
【００２１】
すなわちシリアルパラレル変換回路１１は、画像データＤ１の各ビットＤ１〔０〕〜Ｄ１〔５〕をそれぞれ振分回路１２Ａ〜１２Ｆに入力する。ここで各振分回路１２Ａ〜１２Ｆは、同一に構成され、画像データＤ１の各ビットＤ１〔０〕〜Ｄ１〔５〕をそれぞれレベルシフト回路１３によりこのデータ処理回路１０の処理に適した信号レベルにレベルシフトさせた後、Ｄフリップフロップ回路（ＤＦＦ）１４、１５により交互にラッチする。これによりシリアルパラレル変換回路１１は、画像データＤ１の各ビットＤ１〔０〕〜Ｄ１〔５〕をそれぞれ振分回路１２Ａ〜１２Ｆにより２系統の画像データＤ１Ｏ及びＤ１Ｅに振り分けて出力する。
【００２２】
ＦＲＣ処理回路１６Ｏ及び１６Ｅは、それぞれシリアルパラレル変換回路１１から各系統の画像データＤ１Ｏ及びＤ１Ｅを入力し、６ビットによる各系統の画像データＤ１Ｏ及びＤ１ＥをＦＲＣの駆動に供する５ビットの画像データＳ１Ｏ及びＳ１Ｅに変換して出力する。
【００２３】
ここで図３に示すように、ＦＲＣ処理回路１６Ｏは、疑似階調の表示における真の階調の変化パターンを示す信号パターンＳＰを信号パターン発生回路１９Ｏで生成し、画像データＤ１Ｏの最下位ビットＤ１Ｏ〔０〕の論理値に応じて、変調回路２０により、この信号パターンＳＰの論理値を上位ビットＤ１〔１〕〜Ｄ１〔５〕に加算し、これにより信号パターンＳＰで画像データＤ１Ｏの上位ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔５〕を変調してＦＲＣの駆動による５ビットの画像データＳ１Ｏを生成する。
【００２４】
ここでこの実施例においては、疑似階調で表示する場合に、真の階調が同一の変化パターンを示すグループに画像データＤ１Ｏ及びＤ１Ｅが振り分けられて、各ＦＲＣ処理回路１６Ｏ及び１６Ｅに入力され、ここで信号パターンＳＰによりＦＲＣの駆動に供する画像データＳ１Ｏ及びＳ１Ｅを生成することにより、それぞれＦＲＣ処理回路１６Ｏ及び１６Ｅにおける信号パターンＳＰにおいては、ライン単位で、論理値を切り換えれば良いことになる。これによりこの実施例では、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００２５】
すなわち図４に示すように、図１５について上述したように、水平方向に隣接する画素で異なる変化パターンにより真の階調を変化させて疑似階調を表現する場合、ラスタ走査の順序により入力される画像データＤ１（図４（Ａ））にあっては、各ビット毎に、信号パターンＳＰを変化させることが必要になるのに対し（図４（Ｂ））、ガラス基板上に一体に形成された半導体素子により信号パターンを生成する場合には、遅延時間Ｔ１が発生し、またこの遅延時間Ｔ１のばらつきが大きくなる。
【００２６】
これによりこのような信号パターンＳＰにより処理した画像データＳ１（図４（Ｃ））においては、クロックＣＫ（図４（Ｄ））を基準にしてサンプリングして処理する場合等に、時間的なマージンを十分に確保できなくなり、これにより確実な動作を保証できなくなる。
【００２７】
しかしながら図４との対比により図５に示すように、この実施例のように同一の変化パターン毎に振り分けて画像データＤ１Ｏ及びＤ１Ｅを処理する場合（図５（Ａ）及び（Ｃ））、各グループにおいては、画像データＤ１Ｏ及びＤ１Ｅの各ビット毎の信号パターンＳＰの切り換えを省略して、ライン単位で信号パターンＳＰの論理値を切り換えればよく（図５（Ｂ）及び（Ｄ））、その分、時間的なマージンを十分に確保して、確実な動作を保証することができる。なおこれらの信号パターンＳＰにおける論理値の切り換えにあっては、図６（Ａ）及び（Ｂ）に示すように、時間的に十分な余裕のある水平ブランキング期間により実行することができ、この場合も十分なマージンを確保することができる。
【００２８】
ここで図７は、ＦＲＣ処理回路１６Ｏの信号パターン発生回路１９Ｏを示すブロック図である。なおここで他の系統のＦＲＣ処理回路１６Ｅは、信号パターンＳＰの論理値が異なる点を除いて、このＦＲＣ処理回路１６Ｏと同一に構成されることにより、以下においては、ＦＲＣ処理回路１６Ｏに係る構成についてのみ詳細に説明する。ここで信号パターン発生回路１９Ｏは、それぞれ水平同期信号ＨＤ及び垂直同期信号ＶＤをＴフリップフロップ回路（ＴＦＦ）２１、２２に入力し、ここでそれぞれ水平同期信号ＨＤ、垂直同期信号ＶＤをトリガにして信号レベルが切り換わるタイミング信号ＨＤＤ、ＶＤＤ、ＩＶＤＤを生成する。信号パターン発生回路１９Ｏは、アンド回路２３により、Ｔフリップフロップ回路２２から出力される垂直同期信号ＶＤを基準にしたタイミング信号ＶＤＤによりゲートして、Ｔフリップフロップ回路２１から出力される水平同期信号ＨＤを基準にしたタイミング信号ＨＤＤをオア回路２４に出力する。またインバータ回路２５、２６によりこの垂直同期信号ＶＤ、水平同期信号ＨＤを基準にしたタイミング信号ＶＤＤ、ＨＤＤの反転信号を生成し、これらの反転信号をアンド回路２７を介してオア回路２４に出力する。これにより信号パターン発生回路１９Ｏは、オア回路２４により、水平同期信号ＨＤ、垂直同期信号ＶＤにより信号レベルが反転するタイミング信号を生成する。
【００２９】
信号パターン発生回路１９Ｏは、Ｔフリップフロップ回路２２の反転出力ＩＶＤＤをＴフリップフロップ回路２９に入力し、これにより２フレーム毎に、垂直同期信号ＶＤに同期して信号レベルが切り換わるタイミング信号を生成する。信号パターン発生回路１９Ｏは、アンド回路３０により、オア回路２４の出力信号をＴフリップフロップ回路２９の出力信号によりゲートしてオア回路３１に出力する。またインバータ回路３２によりオア回路２４の出力信号から反転信号を生成し、アンド回路３３により、この反転信号をＴフリップフロップ回路２９の反転出力信号によりゲートしてオア回路３１に出力する。これらにより信号パターン発生回路１９Ｏは、図８（Ａ）〜（Ｃ）に示すように、連続する４フレームのうちの先頭２フレームでは、奇数ラインで論理値が立ち上がり、偶数ラインで論理値が立ち下がり、続く２フレームでは、奇数ラインで論理値が立ち下がり、偶数ラインで論理値が立ち上がる信号パターンＳＰを生成する。
【００３０】
これに対して他の系統のＦＲＣ処理回路１６Ｅは、この信号パターン発生回路１９Ｏによる信号パターンＳＰとは論理値が逆転した信号パターンを生成する。
【００３１】
しかして変調回路２０（図３）は、画像データＤ１Ｏの最下位ビットＤ１Ｏ〔０〕が論理値１の場合、信号パターンＳＰの論理値を上位ビットＤ１〔１〕〜Ｄ１〔５〕に加算し、これにより信号パターンＳＰで画像データＤ１Ｏの上位ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔５〕を変調してＦＲＣの駆動に供する画像データＳ１Ｏを生成する。
【００３２】
すなわち変調回路２０において、アンド回路４０は、画像データＤ１Ｏの各ビットＤ１Ｏ〔０〕〜Ｄ１Ｏ〔５〕を入力することにより、画像データＤ１Ｏの全ビットが論理０以外の場合に、加算回路４１〜４５に演算を指示する制御信号を出力する。アンド回路４６は、信号パターンＳＰを画像データＤ１Ｏの最下位ビットＤ１Ｏ〔０〕によりゲートして出力し、これによりこの最下位ビットＤ１Ｏ〔０〕が論理１の場合に限って、信号パターンＳＰの論理値を加算回路４１に出力する。
【００３３】
加算回路４１〜４５は、それぞれ画像データＤ１Ｏの最下位ビットＤ１Ｏ〔０〕を除く各ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔５〕に割り当てられ、アンド回路４０から出力される制御信号が立ち上がっている場合、論理１の出力値Ｓ１Ｏ（Ｓ１Ｏ〔１〕〜Ｓ１Ｏ〔５〕）をそれぞれ出力する。またこれら加算回路４１〜４５のうち、下位側３ビットの加算回路４１〜４３は、アンド回路４６から出力される制御信号の立ち上がりにより、画像データＤ１Ｏの下位側３ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔３〕に信号パターンＳＰの論理値を加算し、加算結果Ｓ１Ｏ〔１〕〜Ｓ１Ｏ〔３〕を出力する。すなわちこれら３ビットＤ１Ｏ〔１〕〜Ｄ１Ｏ〔３〕のうちの最下位ビットＤ１Ｏ〔１〕の加算回路４１は、この最下位ビットＤ１Ｏ〔１〕と信号パターンＳＰの加算結果による１ビットＳ１Ｏ〔１〕と、キャリーＣ１とを出力し、続く加算回路４２は、対応する画像データＤ１Ｏの１ビットＤ１Ｏ〔２〕と下位側加算回路４１によるキャリーＣ１とを加算して加算結果による１ビットＳ１Ｏ〔２〕とキャリーＣ２とを出力する。また続く加算回路４３は、対応する画像データＤ１Ｏの１ビットＤ１Ｏ〔３〕と下位側加算回路４２によるキャリーＣ３とを加算して加算結果による１ビットＳ１Ｏ〔３〕とキャリーＣ３とを出力する。
【００３４】
これに対して上位側２ビットＤ１Ｏ〔４〕、Ｄ１Ｏ〔５〕の加算回路４４、４５は、下位側最上位の加算回路４３にてキャリーＣ３が発生した場合の加算結果を計算して出力する。すなわちこれら加算回路４４、４５のうち、下位側の加算回路４４は、対応する画像データＤ１Ｏの１ビットＤ１Ｏ〔４〕に論理１を加算して加算結果による１ビットとキャリーＣ４とを出力し、続く加算回路４５は、対応する画像データＤ１Ｏの１ビットＤ１Ｏ〔５〕と加算回路４４によるキャリーＣ４を加算して加算結果による１ビットを出力する。
【００３５】
変調回路２０は、これら加算回路４４、４５による下位側よりキャリーＣ３が発生した場合による加算結果の２ビットと、これら加算回路４４、４５に入力される何ら下位側でキャリーＣ３が発生しない場合による２ビットとを、下位側キャリーＣ３の論理値に応じて選択回路４８、４９により選択し、この選択した２ビットを上位側２ビットの加算結果Ｓ１Ｏ〔４〕、Ｓ１Ｏ〔５〕として出力する。
【００３６】
これらにより変調回路２０は、ｎビットによる加算回路による加算処理において、上側所定ビットについては、下位側からキャリーが発生した場合の加算値を上側だけで加算して用意し、下位側のキャリーによりこの用意した加算値又は何ら加算処理していない上位側ビットを出力するようにして、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証するようになされている。またこのときこのように事前の計算に係る上位側ビットのビット数を、下位側のビットに比して少ないビット数に設定することにより、下位側ビットの加算処理の完了により、全てのビットの加算結果を確実に出力できるようになされている。
【００３７】
すなわちこのように所定ビットの画像データの最下位ビットの信号パターンＳＰの論理値を加算処理する場合には、上位側ビットにおいては、下位側ビットからのキャリーを処理することが必要なことにより、下位側ビットの処理を待って加算処理することになる。これにより上位側になればなる程、遅延時間が増大し、また遅延時間のばらつきも大きくなる。これによりクロックＣＫを基準にして加算結果をサンプリングして処理する場合等に、時間的なマージンを十分に確保できなくなり、これにより確実な動作を保証できなくなる。
【００３８】
しかしながらこの実施例のように、下位側所定ビットの加算処理と同時並列的に、キャリーが発生した場合の加算結果を上位側ビットで計算して用意し、下位側のキャリーによりこの用意した加算値又は何ら加算処理していない上位側ビットを選択出力すれば、この事前の用意に係る上位側ビットについては、下位側ビットに対する遅延時間の発生をほぼ０に設定することができ、これによりＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００３９】
また特に、このように事前の計算に係る上位側ビットのビット数を、下位側のビットに比して少ないビット数に設定すれば、下位側ビットの加算処理の完了により、全てのビットの加算結果を確実に出力することができ、これによりＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００４０】
これらの処理によりＦＲＣ処理回路１６Ｏ及び１６Ｅは、それぞれ６ビットによる画像データＤ１Ｏ及びＤ１Ｅを、ＦＲＣ駆動に係る５ビットの画像データＳ１Ｏ及びＳ１Ｅに変換して出力する（図２）。位相調整回路５１は、ＦＲＣ処理回路１６Ｏ及び１６Ｅから出力される画像データＳ１Ｏ及びＳ１Ｅを位相合わせして出力する。
【００４１】
すなわち図９に示すように、順次入力される画像データＤ１（図９（Ａ））をクロックＣＫ（図９（Ｂ））により２系統に振り分けて、そのうちの１系統による画像データＤ１Ｏ（図９（Ｃ））をＦＲＣ処理回路１６Ｏにより処理する場合、処理結果による加算結果Ｓ１Ｏ〔１〕〜Ｓ１Ｏ〔５〕（図９（Ｄ１）〜（Ｄ５））においては、順次遅延して出力される。これによりこれらの加算結果を処理する場合に、サンプリングのマージンが減少することになる。
【００４２】
このため位相調整回路５１は、画像データＳ１Ｏ及びＳ１Ｅの各ビット出力をＤフリップフロップ回路５２に入力し、ここでこれら各ビット出力をクロックＣＫによりラッチして出力する（図９（Ｅ１）〜（Ｅ５））。これによりこの実施例では、サンプリングクロックＳＣＫによりサンプリングして処理する場合に（図９（Ｆ））、各ビットにおけるマージンが一様となるように設定し、これによってもＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００４３】
しかしてデータ処理回路１０は、このようにして位相調整した各ビット出力をレベル調整回路５３に入力し、各ビット出力をレベルシフト回路５４によりレベルシフトさせて出力する。
【００４４】
水平駆動回路４Ｏ及び４Ｅは、それぞれ表示部３の水平方向に連続する画素のうち、奇数列及び偶数列の画素に対して駆動信号を出力するように表示部３に接続され、これに対応してデータ処理回路１０から奇数列及び偶数列に係る画像データｄＯ及びｄＥを入力して駆動信号を生成する。なお水平駆動回路４Ｏ及び４Ｅは、処理対象の画像データ、駆動信号の出力対象が異なる点を除いて、同一に構成されることにより、以下においては、水平駆動回路４Ｏについてのみ構成を説明し、水平駆動回路４Ｅについての重複した説明は省略する。
【００４５】
すなわち水平駆動回路４Ｏは、画像データｄＯをサンプリングするサンプリングクロックＳＣＫを水平シフトレジスタ６３により順次転送しながら、この水平シフトレジスタ６３で転送しているサンプリングクロックＳＣＫにより画像データｄＯをサンプリングラッチ回路６４により順次ラッチした後、線順次化ラッチ回路６５に転送する。これにより水平駆動回路４Ｏは、ラスタ走査の順序により順次連続する画像データｄＯをライン単位で取り込む。
【００４６】
ディジタルアナログ変換回路（ＤＡ）６６は、この線順次化ラッチ回路６５に取り込んだ画像データにより、ＶＣＯＭ制御回路６７により制御されて極性を切り換える基準電圧Ｖ０〜Ｖ３１を選択し、各信号線の駆動信号を生成して出力する。
【００４７】
すなわち図１０に示すように、基準電圧生成回路６８は、抵抗Ｒ１〜Ｒ３１を直列接続した直列回路により原基準電圧を分圧して複数の基準電圧Ｖ０〜Ｖ３１を生成する。基準電圧生成回路６８は、図１１に示すように、ＶＣＯＭ制御回路６７から出力される制御信号φ１、φ２、この制御信号φ１、φ２の反転信号ｘφ１、ｘφ２により動作を切り換えるスイッチ回路６９〜７２により、この直列回路により分圧する原基準電圧の極性をライン毎に切り換える。
【００４８】
ディジタルアナログ変換回路６６（図１０）は、この水平駆動回路４Ｏの駆動に係る信号線ＳＩＧに対応して複数のディジタルアナログ変換部７４が設けられ、各ディジタルアナログ変換部７４に、線順次化ラッチ回路６５に取り込んだ画像データｄＯ（ｄＯ〔１〕〜ｄＯ〔５〕）をそれぞれ入力する。ここでディジタルアナログ変換部７４は、ＴＦＴの直列回路によるスイッチ回路により画像データｄＯ（ｄＯ〔１〕〜ｄＯ〔５〕）の論理値に応じて基準電圧生成回路６８から出力される基準電圧Ｖ０〜Ｖ３１を選択して出力する。
【００４９】
これらにより水平駆動回路４Ｏは、図１２に示すように、基準電圧の極性をライン単位で切り換えて（図１２（Ａ））、４フレーム周期により隣接画素と異なるパターンにより各画素の階調を切り換えるようになされている。図１２（Ｄ１）〜（Ｄ４）は、図１５において符号Ａ〜Ｄにより示す水平方向及び垂直方向の連続する２×２画素を２階調により表示する場合の、これら画素Ａ〜Ｄの印加電圧の変化であり、図１２（Ｂ）及び（Ｃ）は、これら２×２画素に係る各ラインの画素の選択を指示する垂直駆動回路５によるゲート信号Ｇ１及びＧ２である。
【００５０】
（２）実施例の動作
以上の構成において、この液晶表示装置１では（図１）、赤色、緑色、青色の色データの繰り返しによる画像データＤ１がラスタ走査の順序により順次入力され、この画像データＤ１がインターフェース７を介してデータ処理回路１０に入力され、ここで水平駆動回路４Ｏ及び４Ｅに振り分けられる。液晶表示装置１では、このようにして水平駆動回路４Ｏ及び４Ｅに入力される画像データｄＯ及びｄＥにより各水平駆動回路４Ｏ及び４Ｅで表示部３の各信号線の駆動信号が生成され、垂直駆動回路５によりライン単位で選択される表示部３の各画素がこの駆動信号により駆動されて表示部３にカラー画像が表示される。      
【００５１】
液晶表示装置１では、このような駆動に係る各画素が、フレームを単位にして隣接画素との間で異なる変化パターンにより階調が変化するように駆動されて、これによりＦＲＣ駆動により疑似階調が表示される。
【００５２】
この液晶表示装置１では、このＦＲＣによる駆動に対応するように、データ処理回路１０において、順次入力される画像データＤ１が、シリアルパラレル変換回路１１により、各系統で変化パターンが同一となるように、対応する画素の変化パターンに応じて複数系統に振り分けられる。この実施例では、６ビットの画像データＤ１の最下位ビットＤ１〔０〕を疑似階調により表示することにより、画像データＤ１は、２系統の画像データＤ１Ｏ及びＤ１Ｅに振り分けられる。しかしてこのようにして振り分けられた画像データＤ１に係る各系統の変化パターンにあっては、それぞれラインを単位にして論理値が切り換わることになる。
【００５３】
液晶表示装置１では、これら各系統の画像データＤ１Ｏ及びＤ１ＥがそれぞれＦＲＣ処理回路１６Ｏ及び１６Ｅに入力され、ここでこれら各系統の変化パターンを示す信号パターンＳＰが信号パターン発生回路１９Ｏ及び１９Ｅにより生成される（図３）。しかしてこの信号パターンＳＰにおいては、変化パターンに対応してそれぞれラインを単位にして論理値が切り換わるように形成すればよく、これによりこの実施例においては、この信号パターンＳＰに係る遅延時間の発生、遅延時間のばらつきに対して時間的に十分なマージンを確保することができるようになされている。これにより液晶表示装置１においては、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００５４】
この信号パターンＳＰは、疑似階調の表示に係る画像データＤ１Ｏ及びＤ１Ｅの最下位ビットによりアンド回路４６でゲートされて加算回路４１に出力され、これによりこの疑似階調の表示に係る下位側ビットの論理値に応じて、対応する信号パターンＳＰの論理値が画像データＤ１Ｏ及びＤ１Ｅの上位側ビットに加算されて系統の画像データＳ１Ｏ及びＳ１Ｅが生成される。しかしてこのような疑似階調の処理に係る加算処理においては、下位側ビットで発生したキャリーを上位側ビットで処理することが必要なことにより、遅延時間の発生を避け得ず、この実施例のようにガラス基板上に形成する場合には、この遅延時間が大きく、またばらつくことになり、後段の処理において、十分な時間的マージンを確保できなくなる。
【００５５】
このためこの実施例においては、この加算処理による画像データＳ１Ｏ及びＳ１Ｅが位相調整回路５１により位相合わせされて画像データｄＯ及びｄＥによりそれぞれ水平駆動回路４Ｏ及び４Ｅに入力される。これによりこの実施例にあっては、水平駆動回路４Ｏ及び４Ｅの処理においても、十分な時間的なマージンを確保できるように設定され、これによりＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００５６】
また加算処理に係る遅延時間にあっては、上述したように、下位側ビットで発生したキャリーを上位側ビットで処理することが必要なことにより、上位側ビット程、遅延時間が大きくなり、また遅延時間がばらつくことになり、これによっても十分な時間的マージンを確保できなくなる。すなわちこの場合は、上位側ビットで加算処理に時間の余裕がなくなる。
【００５７】
このためこの実施例では、変調回路２０において、疑似階調の表示に係る下位側ビットの論理値に応じて、対応する信号パターンＳＰの論理値を上位側ビットに加算して画像データを変調するようにして、下位側の加算回路４１〜４３により、この上位側ビットの下位側Ｐビットに、疑似階調の表示に係る下位側ビットの論理値に応じて、対応する信号パターンＳＰの論理値を加算する。また上位側の加算回路４４、４５により、この上位側ビットの下位側Ｐビットを除く上位側Ｑビットについて、下位側の加算回路４１〜４３の最上位ビットでキャリーＣ３が発生した場合の加算結果を計算し、実際に、最上位ビットでキャリーＣ３が発生した場合、上位側の加算回路４４、４５による加算結果を選択して下位側の加算回路４１〜４３による加算結果と共に出力し、キャリーＣ３が発生しない場合には、上位側の加算回路４４、４５に入力される上位側のＱビットを選択して下位側の加算回路４１〜４３による加算結果と共に出力する。
【００５８】
これによりこの液晶表示装置１においては、上位側ビットＱと下位側ビットＰとの加算処理を同時並列的に実行して加算処理に要する時間を短くすることができ、これにより加算処理に関して時間的に十分なマージンを確保することができるようになされ、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００５９】
またこのようにして上位側ビットＱと下位側ビットＰとに分けて処理するようにして、上位側ビットＱのビット数を下位側ビットＰに比して少ないビット数に設定することにより、実際に、下位側ビットＰの最上位ビットでキャリーＣ３が発生して、上位側の加算回路４４、４５による加算結果を選択して出力する場合に、全てのビットの加算結果を確実に出力することができるようになされ、これによってもＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
【００６０】
このようにして水平駆動回路４Ｏ及び４Ｅに入力された画像データｄＯ及びｄＥは、水平シフトレジスタ６３により順次転送されるサンプリングクロックＳＣＫにより、サンプリングラッチ回路６４、線順次化ラッチ回路６５にライン単位で取得され、これにより表示部３の各信号線ＳＩＧの系統に振り分けられる。またこのようにして振り分けられた画像データがディジタルアナログ変換回路６６の各ディジタルアナログ変換部７４によりアナログ信号に変換されて駆動信号が生成され、水平駆動回路４Ｏにおいてはこの駆動信号が表示部３の水平方向、奇数番目の画素に出力されるのに対し、水平駆動回路４Ｅにおいてはこの駆動信号が表示部３の水平方向、偶数番目の画素に出力され、これにより液晶表示装置１では、データ処理回路１０により各系統に振り分けた画像データにより対応する系統の画素が駆動されてカラー画像が表示される。
【００６１】
（３）実施例の効果
以上の構成によれば、疑似階調の表示に係る変化パターンを示す信号パターンを生成し、疑似階調に係る画像データの下位側ビットに応じてこの信号パターンの論理値を画像データの上位側ビットに加算するようにして、この加算に供する上位側ビットをさらに下位側と上位側に分けて処理することにより、ＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができる。
【００６２】
またこのように分ける下位側ビットのビット数を上位側ビットのビット数より多く設定することにより、下位側の最上位ビットでキャリーが発生して、上位側の加算結果を選択して出力する場合に、全てのビットの加算結果を確実に出力することができ、これによってもＦＲＣによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができる。
【００６３】
またこのように信号パターンを生成して加算するようにして、同一の変化パターンによる系統に画像データを振り分けて各系統毎に処理することにより、信号パターンの論理値の切り換わりによる遅延時間の発生を変調回路の処理では何ら問題とならないようにすることができ、これによりさらに一段と確実に動作を保証することができる。
【実施例２】
【００６４】
なお上述の実施例においては、画像データの最下位１ビットを疑似階調により表現する場合について述べたが、本発明はこれに限らず、種々のビット数を疑似階調により表現する場合に広く適用することができる。
【００６５】
また上述の実施例においては、ガラス基板に周辺回路を一体に形成する場合について述べたが、本発明はこれに限らず、種々の絶縁基板上に周辺回路を一体に形成する場合に広く適用することができる。
【００６６】
また上述の実施例においては、本発明を液晶表示装置に適用した場合について述べたが、本発明はこれに限らず、有機ＥＬ素子による表示装置等、種々のフラットディスプレイ装置に広く適用することができる。
【産業上の利用可能性】
【００６７】
本発明は、フラットディスプレイ装置に関し、例えば液晶表示装置に適用することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例に係る液晶表示装置を示すブロック図である。
【図２】図１の液晶表示装置におけるデータ処理回路を示すブロック図である。
【図３】図２のデータ処理回路におけるＦＲＣ処理回路を示すブロック図である。
【図４】画像データを振り分けない場合の処理の説明に供するタイムチャートである。
【図５】図２のデータ処理回路におけるシリアルパラレル変換回路の動作の説明に供するタイムチャートである。
【図６】信号パターンの論理値の切り換わりを示すタイムチャートである。
【図７】図３のＦＲＣ処理回路における信号パターン発生回路を示すブロック図である。
【図８】図７の信号パターン発生回路の動作の説明に供するタイムチャートである。
【図９】図３のＦＲＣ処理回路における変調回路の動作の説明に供するタイムチャートである。
【図１０】水平駆動回路の一部構成を示す接続図である。
【図１１】基準電圧の極性の切り換えの説明に供するタイムチャートである。
【図１２】各画素の駆動の説明に供するタイムチャートである。
【図１３】ＦＲＣの説明に供する略線図である。
【図１４】ＦＲＣにおける隣接画素との関係を示す略線図である。
【図１５】画素への印加電圧の極性の切り換えとの関係を示す略線図である。
【符号の説明】
【００６９】
１……液晶表示装置、２……ガラス基板、３……表示部、４Ｅ、４Ｏ……水平駆動回路、５……垂直駆動回路、１０……データ処理回路、１１……シリアルパラレル変換回路、１２Ａ〜１２Ｆ……振分回路、１６Ｏ、１６Ｅ……ＦＲＣ処理回路、１９Ｏ……信号パターン発生回路、２０……変調回路、４１〜４５……加算回路、４８、４９……選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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