(57)【要約】【課題】半導体装置の性能を向上させることが可能な技術を提供する。【解決手段】ゲート構造２０及びオフセットスペーサ５ａ，５ｂを覆って半導体基板１上に下層膜８、中層膜９及び上層膜１０を順に形成する。下層膜８及び上層膜１０は、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより形成されるシリコン酸化膜である。そして、下層膜８、中層膜９及び上層膜１０を部分的に除去して半導体基板１を露出させ、ゲート構造２０の側面上に下層膜８、中層膜９及び上層膜１０を含むサイドウォールスペーサをオフセットスペーサ５ａを介して形成する。【選択図】図５
2006186012.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にＭＯＳトランジスタのゲート構造を形成する工程と、
（ｂ）ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより、前記ゲート構造を覆って前記半導体基板上にシリコン酸化膜から成る第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第３の膜を形成する工程と、
（ｅ）前記ゲート構造の側面上に前記第１乃至第３の膜を残しつつ前記第２及び第３の膜を部分的に除去して、前記半導体基板上の前記第１の膜を露出させる工程と、
（ｆ）前記工程（ｅ）の後に、露出している前記第１の膜を除去して前記半導体基板を露出させ、前記ゲート構造の側面上に前記第１乃至第３の膜を含むサイドウォールスペーサを形成する工程と、
（ｇ）前記工程（ｅ）の後に、前記ゲート構造及び前記第１乃至第３の膜の上方から前記半導体基板に不純物を導入して、前記半導体基板の上面内に前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｄ）において、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより、シリコン酸化膜から成る前記第３の膜を形成する、半導体装置の製造方法。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、
前記ＭＯＳトランジスタはｐＭＯＳトランジスタである、半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上にＭＯＳトランジスタのゲート構造を形成する工程と、
（ｂ）前記ゲート構造を覆って前記半導体基板上に第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第３の膜を形成する工程と、
（ｅ）前記第１の膜をエッチングストッパとして用いて前記第２及び第３の膜をエッチングして、前記ゲート構造の側面上に前記第１乃至第３の膜を残しつつ前記第２及び第３の膜を部分的に除去し、前記半導体基板上の前記第１の膜を露出させる工程と、
（ｆ）前記工程（ｅ）の後に、前記ゲート構造の上方から前記半導体基板に不純物を導入して、前記半導体基板の上面内に前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と、
（ｇ）前記工程（ｆ）の後に、露出している前記第１の膜を除去して前記半導体基板を露出させ、前記ゲート構造の側面上に前記第１乃至第３の膜を含むサイドウォールスペーサを形成する工程と
を備える、半導体装置の製造方法。
【請求項５】
シリサイド化されるシリサイド領域と、シリサイド化されない非シリサイド領域とを備える半導体装置の製造方法であって、
（ａ）前記シリサイド領域における半導体基板上にＭＯＳトランジスタのゲート構造を形成する工程と、
（ｂ）前記ゲート構造を覆って前記半導体基板上に全面に第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第３の膜を形成する工程と、
（ｅ）前記第１の膜をエッチングストッパとして用いて前記第２及び第３の膜をエッチングして、前記ゲート構造の側面上に前記第１乃至第３の膜を残しつつ前記第２及び第３の膜を部分的に除去し、前記シリサイド領域における前記半導体基板上の前記第１の膜を露出させる工程と、
（ｆ）前記工程（ｅ）の後に、前記第２及び第３の膜を覆って前記第１の膜上に全面にシリサイドブロック膜を形成する工程と、
（ｇ）前記非シリサイド領域に前記シリサイドブロック膜を残しつつ、前記シリサイド領域における前記シリサイドブロック膜を除去する工程と、
（ｈ）前記工程（ｇ）の後に、露出している前記第１の膜を除去して前記シリサイド領域における前記半導体基板を露出させ、前記ゲート構造の側面上に前記第１乃至第３の膜を含むサイドウォールスペーサを形成する工程と、
（ｉ）前記シリサイド領域における前記半導体基板の上面内に前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と、
（ｊ）前記工程（ｈ），（ｉ）の後に、前記ソース領域及び前記ドレイン領域をシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記工程（ｉ）は、前記工程（ｅ）と前記工程（ｆ）との間に実行され、
前記工程（ｉ）において、前記ゲート構造の上方から前記シリサイド領域における前記半導体基板に不純物を導入して、前記シリサイド領域における前記半導体基板の上面内に前記ソース領域及び前記ドレイン領域を形成する、半導体装置の製造方法。
【請求項７】
請求項４乃至請求項６のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｅ）において、前記第１の膜の膜厚が１０ｎｍ以上残るように前記第２及び第３の膜に対してエッチングが行われる、半導体装置の製造方法。
【請求項８】
請求項４乃至請求項７のいずれか一つに記載の半導体装置の製造方法であって、
前記ＭＯＳトランジスタのゲート長は０．１μｍ以下である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート構造の側面上にサイドウォールスペーサを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、複数の膜が積層されて成るサイドウォールスペーサをＭＯＳトランジスタのゲート構造の側面上に形成する技術が提案されている。例えば、特許文献１〜３には、３層構造のサイドウォールスペーサが開示されている。
【０００３】
【特許文献１】特開２００２−３６８２１１号公報
【特許文献２】特開平７−１２２７３７号公報
【特許文献３】特開平６−９７１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、従来の半導体装置では、サイドウォールスペーサに使用される膜の段差被覆性が悪いために、複数のＭＯＳトランジスタを形成する場合には、ゲート構造間の狭い領域と広い領域とで、当該膜の膜厚にバラツキが生じる。具体的には、ゲート構造間の広い領域では所望の膜厚を有する膜を形成することが可能であるが、ゲート構造が密集しており、ゲート構造間が狭い領域では、膜が薄くなり、所望の膜厚を有する膜を得られないことがある。そのため、ゲート構造の側面上の積層膜の膜厚、つまりサイドウォールスペーサの幅にもバラツキが生じて、ＭＯＳトランジスタのショートチャネル特性にバラツキが生じる。その結果、ＭＯＳトランジスタのしきい値電圧にバラツキが生じ、半導体装置全体の特性が劣化することがある。
【０００５】
また、サイドウォールスペーサを形成する際に半導体基板の上面に損傷が生じ、ソース領域及びドレイン領域の不純物が異常拡散し、ソース領域とドレイン領域間のオフリーク電流が増加することがある。その結果、半導体装置の特性が劣化することがある。
【０００６】
また、シリサイド化される領域（以後、「シリサイド領域」と呼ぶ）と、シリサイド化されない領域（以後、「非シリサイド領域」と呼ぶ）とを備えている半導体装置においては、シリサイド領域をシリサイド化する際には非シリサイド領域にはシリサイドブロック膜が形成される。このシリサイドブロック膜は、まず全面に形成された後に、シリサイド領域に存在する部分が除去される。このとき、シリサイド領域における半導体基板の上面に損傷が生じることがある。そのため、シリサイド領域における半導体基板をシリサイド化すると、シリサイド化に使用されるコバルト等の金属材料が異常拡散し、ソース領域とドレイン領域間のオフリーク電流が増加することがある。その結果、半導体装置の特性が劣化することがある。
【０００７】
そこで、本発明は上記の問題に鑑みてなされたものであり、半導体装置の性能を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の第１の半導体装置の製造方法は、（ａ）半導体基板上にＭＯＳトランジスタのゲート構造を形成する工程と、（ｂ）ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより、前記ゲート構造を覆って前記半導体基板上にシリコン酸化膜から成る第１の膜を形成する工程と、（ｃ）前記第１の膜上に第２の膜を形成する工程と、（ｄ）前記第２の膜上に第３の膜を形成する工程と、（ｅ）前記ゲート構造の側面上に前記第１乃至第３の膜を残しつつ前記第２及び第３の膜を部分的に除去して、前記半導体基板上の前記第１の膜を露出させる工程と、（ｆ）前記工程（ｅ）の後に、露出している前記第１の膜を除去して前記半導体基板を露出させ、前記ゲート構造の側面上に前記第１乃至第３の膜を含むサイドウォールスペーサを形成する工程と、（ｇ）前記工程（ｅ）の後に、前記ゲート構造及び前記第１乃至第３の膜の上方から前記半導体基板に不純物を導入して、前記半導体基板の上面内に前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程とを備える。
【０００９】
また、この発明の第２の半導体装置の製造方法は、（ａ）半導体基板上にＭＯＳトランジスタのゲート構造を形成する工程と、（ｂ）前記ゲート構造を覆って前記半導体基板上に第１の膜を形成する工程と、（ｃ）前記第１の膜上に第２の膜を形成する工程と、（ｄ）前記第２の膜上に第３の膜を形成する工程と、（ｅ）前記第１の膜をエッチングストッパとして用いて前記第２及び第３の膜をエッチングして、前記ゲート構造の側面上に前記第１乃至第３の膜を残しつつ前記第２及び第３の膜を部分的に除去し、前記半導体基板上の前記第１の膜を露出させる工程と、（ｆ）前記工程（ｅ）の後に、前記ゲート構造の上方から前記半導体基板に不純物を導入して、前記半導体基板の上面内に前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と、（ｇ）前記工程（ｆ）の後に、露出している前記第１の膜を除去して前記半導体基板を露出させ、前記ゲート構造の側面上に前記第１乃至第３の膜を含むサイドウォールスペーサを形成する工程とを備える。
【００１０】
また、この発明の第３の半導体装置の製造方法は、シリサイド化されるシリサイド領域と、シリサイド化されない非シリサイド領域とを備える半導体装置の製造方法であって、（ａ）前記シリサイド領域における半導体基板上にＭＯＳトランジスタのゲート構造を形成する工程と、（ｂ）前記ゲート構造を覆って前記半導体基板上に全面に第１の膜を形成する工程と、（ｃ）前記第１の膜上に第２の膜を形成する工程と、（ｄ）前記第２の膜上に第３の膜を形成する工程と、（ｅ）前記第１の膜をエッチングストッパとして用いて前記第２及び第３の膜をエッチングして、前記ゲート構造の側面上に前記第１乃至第３の膜を残しつつ前記第２及び第３の膜を部分的に除去し、前記シリサイド領域における前記半導体基板上の前記第１の膜を露出させる工程と、（ｆ）前記工程（ｅ）の後に、前記第２及び第３の膜を覆って前記第１の膜上に全面にシリサイドブロック膜を形成する工程と、（ｇ）前記非シリサイド領域に前記シリサイドブロック膜を残しつつ、前記シリサイド領域における前記シリサイドブロック膜を除去する工程と、（ｈ）前記工程（ｇ）の後に、露出している前記第１の膜を除去して前記シリサイド領域における前記半導体基板を露出させ、前記ゲート構造の側面上に前記第１乃至第３の膜を含むサイドウォールスペーサを形成する工程と、（ｉ）前記シリサイド領域における前記半導体基板の上面内に前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成する工程と、（ｊ）前記工程（ｈ），（ｉ）の後に、前記ソース領域及び前記ドレイン領域をシリサイド化する工程とを備える。
【発明の効果】
【００１１】
この発明の第１の半導体装置の製造方法によれば、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより第１の膜を形成しているため、当該第１の膜の段差被覆性が向上する。従って、複数のＭＯＳトランジスタを形成した場合に、ゲート構造間が狭い領域と広い領域とで、均一な膜厚の第１の膜を形成することができる。そのため、ゲート構造の側面上の第１乃至第３の膜から成る積層膜の膜厚も均一となり、ゲート構造及び第１乃至第３の膜の上方から半導体基板に不純物を導入して形成されるソース領域及びドレイン領域の形状も均一となる。その結果、ＭＯＳトランジスタのショートチャネル特性も均一となり、特性にバラツキの無いＭＯＳトランジスタが実現でき、良好な特性を有する半導体装置を提供できるとともに、製造歩留まりが向上する。
【００１２】
更に、ゲート構造間が狭い領域と広い領域とで、均一な膜厚の第１の膜を形成することができることから、第１の膜を除去する際に半導体基板上面に生じる損傷も均一となり、ＭＯＳトランジスタ間の特性が均一となる。
【００１３】
また、この発明の第２の半導体装置の製造方法によれば、第１の膜が除去されて半導体基板が露出する前にソース領域とドレイン領域の不純物が導入されるため、半導体基板に損傷が発生せずに当該不純物を導入できる。従って、ソース領域とドレイン領域の不純物の半導体基板内での異常拡散を防止することができ、ソース領域とドレイン領域間のオフリーク電流を低減できる。その結果、半導体装置の性能が向上する。
【００１４】
また、この発明の第３の半導体装置の製造方法によれば、第１の膜を半導体基板上に残した状態でシリサイド領域におけるシリサイドブロック膜を除去している。従って、半導体基板は、シリサイド領域におけるシリサイドブロック膜が除去される際には損傷を受けず、第１の膜が除去されるときにしか損傷を受けない。よって、ソース領域及びドレイン領域をシリサイド化する際に使用される金属材料が半導体基板内で異常拡散することを抑制でき、ソース領域及びドレイン領域間のオフリーク電流を低減でき、半導体装置の性能が向上する。
【発明を実施するための最良の形態】
【００１５】
図１〜１０は本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態に係る半導体装置は、シリサイド領域と非シリサイド領域とを備えており、シリサイド領域には、ソース領域、ドレイン領域及びゲート電極がシリサイド化されるデュアルゲート型のＣＭＯＳトランジスタが複数形成され、非シリサイド領域には、シリサイド化が行われない、ｎ型のポリシリコン膜から成る抵抗素子及びｐ型のポリシリコン膜から成る抵抗素子がそれぞれ複数形成される。以後、ポリシリコン膜から成る抵抗素子を「ポリシリコン抵抗」と呼ぶ。
【００１６】
なお、図１〜１０におけるシリサイド領域では、ｎＭＯＳトランジスタが形成される領域（以後、「ｎＭＯＳ領域」と呼ぶ）のみが示され、ｐＭＯＳトランジスタが形成される領域（以後、「ｐＭＯＳ領域」と呼ぶ）は示されていない。また、図１〜１０における非シリサイド領域では、ｎ型のポリシリコン抵抗が形成される領域（以後、「ｎポリ領域」と呼ぶ）のみが示されており、ｐ型のポリシリコン抵抗が形成される領域（以後、「ｐポリ領域」と呼ぶ）は示されていない。以下に、図１〜１０を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
【００１７】
まず、図１に示されるように、半導体基板１の上面を部分的に酸化して、当該半導体基板１の上面内に素子分離絶縁膜２を形成する。半導体基板１は例えばシリコン基板であり、素子分離絶縁膜２は例えばシリコン酸化膜から成る。
【００１８】
次に、露出している半導体基板１の上面を酸化して、当該半導体基板１の上面上にシリコン酸化膜を形成し、その後、当該シリコン酸化膜及び素子分離絶縁膜２の上面上にポリシリコン膜を形成する。そして、写真製版工程及びドライエッチングを実行する。これにより、図１に示されるように、シリサイド領域における半導体基板１の上面上にはＭＯＳトランジスタのゲート構造２０が形成され、非シリサイド領域における素子分離絶縁膜２上にはポリシリコン抵抗４ｂが形成される。ゲート構造２０は、ゲート酸化膜３とゲート電極４ａとが半導体基板１側からこの順に積層された積層構造を有しており、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４ａは例えばポリシリコン膜から成る。
【００１９】
なお、図１では示されていないが、シリサイド領域のｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれには、複数のゲート構造２０が互いに離れて形成され、非シリサイド領域のｎポリ領域及びｐポリ領域のそれぞれには、複数のポリシリコン抵抗４ｂが互いに離れて形成される。
【００２０】
次に図２に示されるように、ゲート構造２０及びポリシリコン抵抗４ｂを覆って全面に１０ｎｍ程度の膜厚のシリコン酸化膜５を形成する。このシリコン酸化膜５は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4：Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を分解することにより形成される。そして、反応性イオンエッチング（ＲＩＥ）法を用いて、半導体基板１の厚さ方向にエッチングレートが高い異方性エッチングをシリコン酸化膜５に実行する。これにより、シリコン酸化膜５は、ゲート構造２０及びポリシリコン抵抗４ｂの側面上のみに残存し、図３に示されるように、ゲート構造２０及びポリシリコン抵抗４ｂの側面上にはシリコン酸化膜から成るオフセットスペーサ５ａ，５ｂがそれぞれ形成される。
【００２１】
次に、図４に示されるように、シリサイド領域のうちのｐＭＯＳ領域と、非シリサイド領域とをレジスト３０で覆う。そして、レジスト３０をマスクにして、イオン注入法を用いて、ヒ素（Ａｓ）などのｎ型不純物１００をゲート構造２０及びオフセットスペーサ５ａの上方から半導体基板１に導入する。これにより、オフセットスペーサ５ａ越しにｎ型不純物１００が半導体基板１に導入され、ｎ+型のソース・エクステンション領域６と、ｎ+型のドレイン・エクステンション領域７とが、シリサイド領域のｎＭＯＳ領域における半導体基板１の上面内に形成される。そして、レジスト３０を除去する。
【００２２】
次に、シリサイド領域のうちのｎＭＯＳ領域と、非シリサイド領域とを図示しないレジストで覆う。そして、当該レジストをマスクにして、イオン注入法を用いて、ボロン（Ｂ）などのｐ型不純物をゲート構造２０及びオフセットスペーサ５ａの上方から半導体基板１に導入する。これにより、オフセットスペーサ５ａ越しにｐ型不純物が半導体基板１に導入され、ともに図示しないｐ+型のソース・エクステンション領域とｐ+型のドレイン・エクステンション領域とが、シリサイド領域のｐＭＯＳ領域における半導体基板１の上面内に形成される。そして、使用したレジストを除去する。
【００２３】
このように、オフセットスペーサ５ａ越しに不純物を半導体基板１に導入して、ソース・エクステンション領域とドレイン・エクステンション領域とを形成することにより、ＭＯＳトランジスタのショートチャネル特性を改善することができる。
【００２４】
次に、後述のサイドウォールスペーサを形成する際に使用されるＬＰＣＶＤ法での低温熱処理によって、ソース・エクステンション領域及びドレイン・エクステンション領域において、不純物の過度増速拡散（ＴＥＤ）が発生することを抑制するために、例えば８５０℃で３０秒間、ランプアニール処理を行う。
【００２５】
次に、図５示されるように、ゲート構造２０、ポリシリコン抵抗４ｂ、オフセットスペーサ５ａ，５ｂ及び素子分離絶縁膜２を覆って半導体基板１上に全面に２０ｎｍ程度の膜厚の下層膜８を形成する。そして、２５ｎｍ程度の膜厚の中層膜９を下層膜８上に形成し、５０ｎｍ程度の膜厚の上層膜１０を中層膜９上に形成する。
【００２６】
下層膜８及び上層膜１０はシリコン酸化膜であって、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することによって形成される。また、中層膜９はシリコン窒化膜であって、ＬＰＣＶＤ法により形成される。
【００２７】
次に図６に示されるように、下層膜８をエッチングストッパとして、反応性イオンエッチング法を用いて、上層膜１０及び中層膜９に対して、半導体基板１の厚さ方向に異方性が高い異方性エッチングを順次実行する。これにより、ゲート構造２０の側面上にはオフセットスペーサ５ａを介して下層膜８、中層膜９及び上層膜１０が残りつつ、また、ポリシリコン抵抗４ｂの側面上にはオフセットスペーサ５ｂを介して下層膜８、中層膜９及び上層膜１０が残りつつ、中層膜９及び上層膜１０が部分的に除去され、シリサイド領域及び非シリサイド領域における半導体基板１上の下層膜８が露出する。なおこのとき、ゲート構造２０及びポリシリコン抵抗４ｂの上面上の下層膜８も露出する。
【００２８】
次に、写真製版工程を実行して、シリサイド領域のうちのｎＭＯＳ領域と、非シリサイド領域のうちのｎポリ領域とを図示しないレジストで覆う。そして、当該レジストをマスクに用いて、イオン注入法によって、ゲート構造２０、ポリシリコン抵抗４ｂ、下層膜８、中層膜９及び上層膜１０の上方から、ｐ型不純物をｐＭＯＳ領域における半導体基板１とｐポリ領域におけるポリシリコン抵抗４ｂとに導入する。これにより、ｐ型不純物が、下層膜８越しにｐＭＯＳ領域における半導体基板１とｐポリ領域におけるポリシリコン抵抗４ｂとに導入される。この結果、ｐＭＯＳ領域における半導体基板１の上面内には、ｐ+型のソース領域及びドレイン領域（ともに図示せず）が形成され、ｐポリ領域にはｐ型のポリシリコン抵抗４ｂが完成する。
【００２９】
次に、写真製版工程を実行して、シリサイド領域のうちのｐＭＯＳ領域と、非シリサイド領域のうちのｐポリ領域とを図示しないレジストで覆う。そして、当該レジストをマスクに用いて、図７に示されるように、イオン注入法によって、ゲート構造２０、ポリシリコン抵抗４ｂ、下層膜８、中層膜９及び上層膜１０の上方から、ｎ型不純物１００をｎＭＯＳ領域における半導体基板１とｎポリ領域におけるポリシリコン抵抗４ｂとに導入する。これにより、ｎ型不純物１００が、下層膜８越しにｎＭＯＳ領域における半導体基板１とｎポリ領域におけるポリシリコン抵抗４ｂとに導入される。この結果、ｎＭＯＳ領域における半導体基板１の上面内には、ｎ+型のソース領域１１とｎ+型のドレイン領域１２とが形成され、ｎポリ領域にはｎ型のポリシリコン抵抗４ｂが完成する。
【００３０】
次に、図８に示されるように、中層膜９及び上層膜１０を覆って下層膜８上に全面にシリサイドブロック膜４０を形成する。シリサイドブロック膜４０は、例えばシリコン酸化膜であって、ＴＥＯＳとＯ3（オゾン）とを原材料とするＳＡＣＶＤ（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。
【００３１】
次に、写真製版工程を実行して、非シリサイド領域におけるシリサイドブロック膜４０上にレジスト（図示せず）を形成する。そして、当該レジストをマスクに用いてシリサイドブロック膜４０に対してドライエッチングを実行する。これにより、図９に示されるように、非シリサイド領域におけるシリサイドブロック膜４０は残りつつ、シリサイド領域におけるシリサイドブロック膜４０が除去されて、シリサイド領域における下層膜８が露出する。そして、露出した下層膜８をドライエッチングして除去し、ゲート構造２０におけるゲート電極４ａと、ソース領域１１と、ドレイン領域１２とを露出させる。これにより、図９に示されるように、ゲート構造２０の側面上には、オフセットスペーサ５ａを介して、下層膜８、中層膜９及び上層膜１０を含むサイドウォールスペーサ１３が形成される。
【００３２】
なお、本実施の形態では、シリサイドブロック膜４０と下層膜８はともにシリコン酸化膜から成るため、シリサイド領域のシリサイドブロック膜４０を除去する際のエッチング条件と同じ条件を用いて下層膜８を除去することができる。従って、本実施の形態では、シリサイド領域におけるシリサイドブロック膜４０の除去と、その後に続く下層膜８の除去とが、同じレジストと同じエッチング条件を用いて、連続して行われる。
【００３３】
また、サイドウォールスペーサ１３は、下層膜８、中層膜９及び上層膜１０を含んでいることから、これらの膜厚の大きさによって、サイドウォールスペーサ１３の横方向の幅は決定される。
【００３４】
以上のように、本実施の形態では、下層膜８、中層膜９及び上層膜１０が部分的に除去されて、これらの膜を含むサイドウォールスペーサ１３がゲート構造２０の両側面上に形成されるとともに、それらのサイドウォールスペーサ１３の一方及び他方に隣接する半導体基板１の上面内にはそれぞれソース領域１１及びドレイン領域１２が形成される。
【００３５】
次に、例えばスパッタ法を用いてコバルト膜を全面に形成する。そして、ランプアニール処理等の熱処理を実行する。これにより、シリコンとそれに接触するコバルトとが反応して、ゲート構造２０におけるゲート電極４ａの上面がシリサイド化されるとともに、ソース領域１１及びドレイン領域１２の上面がシリサイド化されて、図１０に示されるように、ゲート電極４ａ上、ソース領域１１上及びドレイン領域１２上のそれぞれには、コバルトシリサイド膜１４が形成される。その後、未反応のコバルト膜が除去される。
【００３６】
次に、本実施の形態に係る半導体装置の製造方法との比較対象となる従来の製造方法について説明する。図１１〜１５は、従来の半導体装置の製造方法を工程順に示す断面図である。
【００３７】
まず、本実施の形態に係る製造方法と同様にして、図４に示される構造までを製造して、レジスト３０を除去する。そして、実施の形態に係る製造方法と同様にして、ｐ+型のソース・エクステンション領域とｐ+型のドレイン・エクステンション領域とを、シリサイド領域のｐＭＯＳ領域における半導体基板１の上面内に形成する。
【００３８】
次に、図１１に示されるように、ゲート構造２０及びポリシリコン抵抗４ｂを覆って全面に２０ｎｍ程度の膜厚の下層膜５８を形成する。そして、２５ｎｍ程度の膜厚の中層膜５９を下層膜５８上に形成し、５０ｎｍ程度の膜厚の上層膜６０を中層膜５９上に形成する。
【００３９】
下層膜５８及び上層膜６０は、本実施の形態と同様にシリコン酸化膜から成る。しかしながら、それらの製法が異なり、従来の製造方法では、下層膜５８及び上層膜６０は、ＴＥＯＳとＯ3とを原材料とするＳＡＣＶＤ法を用いて形成される。なお中層膜５９は、本実施の形態と同様にシリコン窒化膜であって、ＬＰＣＶＤ法により形成される。
【００４０】
次に図１２に示されるように、反応性イオンエッチング法を用いて、上層膜６０、中層膜５９及び下層膜５８に対して、半導体基板１の厚さ方向に異方性が高い異方性エッチングを順次実行する。これにより、下層膜５８、中層膜５９及び上層膜６０が部分的に除去され、ゲート構造２０におけるゲート電極４ａの上面と半導体基板１の上面とが露出し、ゲート構造２０の側面上にはオフセットスペーサ５ａを介して下層膜５８、中層膜５９及び上層膜６０を含むサイドウォールスペーサ６３ａが形成される。これと同時に、ポリシリコン抵抗４ｂの側面上にはオフセットスペーサ５ｂを介して下層膜５８、中層膜５９及び上層膜６０を含むサイドウォールスペーサ６３ｂが形成される。
【００４１】
次に、本実施の形態と同様にして、ｐＭＯＳ領域における半導体基板１の上面内に、ｐ+型のソース領域及びドレイン領域（ともに図示せず）を形成し、ｐポリ領域におけるポリシリコン抵抗４ｂにｐ型不純物を導入する。
【００４２】
次に、写真製版工程を実行して、シリサイド領域のうちのｐＭＯＳ領域と、非シリサイド領域のうちのｐポリ領域とを図示しないレジストで覆う。そして、当該レジストをマスクに用いて、図１３に示されるように、イオン注入法によってｎ型不純物１００をｎＭＯＳ領域における半導体基板１と、ｎポリ領域におけるポリシリコン抵抗４ｂとに導入する。これにより、ｎＭＯＳ領域における半導体基板１の上面内には、ｎ+型のソース領域６１とｎ+型のドレイン領域６２とが形成され、ｎポリ領域にはｎ型のポリシリコン抵抗４ｂが完成する。
【００４３】
次に、シリサイドブロック膜４０を全面に形成して、写真製版工程及びドライエッチングを実行し、図１４に示されるように、非シリサイド領域にシリサイドブロック膜４０を形成する。そして、本実施の形態と同様にして、ゲート電極４ａの上面をシリサイド化するとともに、ソース領域６１及びドレイン領域６２の上面をシリサイド化して、図１５に示されるように、ゲート電極４ａ上、ソース領域６１上及びドレイン領域６２上のそれぞれに、コバルトシリサイド膜１４を形成する。
【００４４】
以上のように、本実施の形態に係る半導体装置の製造方法では、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより下層膜８を形成している。一方、従来の製造方法では、下層膜５８は、ＴＥＯＳとＯ3とを原材料とするＳＡＣＶＤ法を用いて形成される。
【００４５】
一般的に、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより形成されるシリコン酸化膜の方が、ＴＥＯＳとＯ3とを原材料とするＳＡＣＶＤ法を用いて形成されるシリコン酸化膜よりも段差被覆性が良好であるため、本実施の形態のように、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより下層膜８を形成することによって、当該下層膜８の段差被覆性が向上する。
【００４６】
従って、本実施の形態のように複数のＭＯＳトランジスタを形成した場合には、ゲート構造２０間が狭い領域と広い領域とで、均一な膜厚の下層膜８を形成することができる。そのため、両者の領域において、ゲート構造２０の側面上の下層膜８、中層膜９及び上層膜１０から成る積層膜の膜厚が均一となる。
【００４７】
ここで、ソース領域１１及びドレイン領域１２や、図示しないｐＭＯＳトランジスタのソース領域及びドレイン領域は、ゲート構造２０、下層膜８、中層膜９及び上層膜１０の上方から半導体基板１に不純物を導入することによって形成される。従って、ゲート構造２０の側面上の積層膜の膜厚が変化すると、ソース領域１１及びドレイン領域１２の形状が変化し、それらの間の距離が変化する。例えば、当該積層膜の膜厚が大きくなるとソース領域１１とドレイン領域１２との距離は大きくなり、当該積層膜の膜厚が小さくなると、ソース領域１１とドレイン領域１２との距離が小さくなる。
【００４８】
従って、本実施の形態のように、ゲート構造間が狭い領域と広い領域とで、ゲート構造２０の側面上の積層膜の膜厚が均一となると、ソース領域１１とドレイン領域１２などの形状も均一となる。その結果、ＭＯＳトランジスタのショートチャネル特性も均一となり、特性にバラツキの無いＭＯＳトランジスタが実現でき、良好な特性を有する半導体装置を提供できるとともに、製造歩留まりが向上する。
【００４９】
更に、ゲート構造２０間が狭い領域と広い領域とで、均一な膜厚の下層膜８を形成することができることから、下層膜８を除去する際に半導体基板１の上面に生じる損傷も均一となり、ＭＯＳトランジスタ間の特性が均一となる。
【００５０】
また、本実施の形態では、下層膜８のみならず上層膜１０もＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより形成しているため、ゲート構造２０間が狭い領域と広い領域とで、ゲート構造２０の側面上の積層膜の膜厚が均一となる。そのため、ソース領域１１及びドレイン領域１２などの形状も均一となり、ショートチャネル特性が更に均一となる。
【００５１】
なお、一般的に、ｐＭＯＳトランジスタのショートチャネル特性は、ｎＭＯＳトランジスタよりも、ゲート構造２０の側面上の積層膜の膜厚に大きく影響を受けるため、ｐＭＯＳトランジスタに本発明を適用することは非常に有効である。
【００５２】
また、本実施の形態では、下層膜８が除去されて半導体基板１が露出する前に、ソース領域１１及びドレイン領域１２のｎ型不純物１００や、ｐＭＯＳトランジスタにおけるソース領域及びドレイン領域のｐ型不純物が半導体基板１に導入される（図７参照）。一方、従来の製造方法では、下層膜８が除去されて半導体基板１が露出した後に、ｎ型不純物１００やｐ型不純物が半導体基板１に導入される（図１３参照）。
【００５３】
一般的に、下層膜８をドライエッチング等で除去して半導体基板１を露出させると、当該半導体基板１の上面は損傷することから、従来の製造方法のように、下層膜８を除去して半導体基板１を露出させた後に不純物を導入すると、当該不純物が半導体基板１内で異常拡散し、ソース領域とドレイン領域間のオフリーク電流が増加することがある。
【００５４】
本実施の形態では、下層膜８が除去されて半導体基板１が露出する前に不純物が導入されるため、半導体基板１に損傷が発生せずに不純物を導入できる。従って、当該不純物の半導体基板１内での異常拡散を防止することができ、ソース領域とドレイン領域間のオフリーク電流を低減できる。その結果、本実施の形態に係る半導体装置の性能が向上する。
【００５５】
また、本実施の形態に係る製造方法では、下層膜８を半導体基板１の上面上に残した状態でシリサイドブロック膜４０を全面に形成して、シリサイド領域におけるシリサイドブロック膜４０を除去している。従って、半導体基板１は下層膜８を除去するときにしか損傷を受けない。
【００５６】
一方、従来の製造方法では、下層膜８を除去して半導体基板１を露出した後に、シリサイドブロック膜４０を全面に形成して、シリサイド領域におけるシリサイドブロック膜４０を除去している。従って、半導体基板１は、下層膜８を除去するときだけではなく、シリサイド領域におけるシリサイドブロック膜４０を除去するときにも損傷を受ける。
【００５７】
このように、本実施の形態では、半導体基板１は下層膜８を除去するときにしか損傷を受けないため、ソース領域及びドレイン領域をシリサイド化する際に使用されるコバルト等の金属材料が半導体基板１内で異常拡散することを抑制できる。その結果、ソース領域とドレイン領域間のオフリーク電流を低減でき、半導体装置の特性を向上できる。
【００５８】
図１６は本実施の形態に係る製造方法で製造されたｎＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図であって、図１７は従来の製造方法で製造されたｎＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。図１６，１７に示されるグラフは、１万ゲート規模のＭＯＳトランジスタアレイにおけるｎＭＯＳトランジスタの特性を示しており、ゲート幅Ｗが１μｍ、ゲート長Ｌが０．０８５μｍに設定されたｎＭＯＳトランジスタの特性を示している。また、各図の複数の線のそれぞれは、複数のｎＭＯＳトランジスタのそれぞれの特性を示している。
【００５９】
図１７の部分Ａに示されるように、従来の製造方法で製造したｎＭＯＳトランジスタでは、オフリーク電流が増加している。従って、ｎＭＯＳトランジスタがオフ状態であってもソース領域とドレイン領域間に電流が流れてしまい、回路動作不良を生じたり、スタンバイ電流が増加して問題となる。
【００６０】
一方、本実施の形態に係る製造方法で製造されたｎＭＯＳトランジスタにおいては、図１６に示されるように、オフリーク電流は十分小さい値となっており、従来の装置よりも大幅に低減している。
【００６１】
このように、実験結果からも、本発明に係る製造方法を用いることによってオフリーク電流が低減することが理解できる。
【００６２】
なお、本実施の形態では、シリサイド領域におけるシリサイドブロック膜４０を除去する際のエッチング条件と同じ条件でシリサイド領域における下層膜８を除去していたが、シリサイドブロック膜４０と下層膜８とが異なる材料で形成されている場合には、シリサイドブロック膜４０を除去した後に、エッチング条件を替えて、下層膜８を除去すればよい。
【００６３】
また、下層膜８をエッチングストッパとして中層膜９及び上層膜１０をエッチングする際には、下層膜８の膜厚が１０ｎｍ以上残るように中層膜９及び上層膜１０をエッチングする方が望ましい。このように、下層膜８の膜厚が１０ｎｍ以上残るように中層膜９及び上層膜１０をエッチングすることによって、その後に実行されるソース領域及びドレイン領域の不純物の導入工程において、当該不純物が基板深くまで到達することを抑制できる。従って、ショートチャネル特性の低下を抑制できる。
【００６４】
また、図１７のグラフにも示されるように、ＭＯＳトランジスタの微細化が進みゲート長Ｌが０．１μｍ以下となると、従来の製造方法ではオフリーク電流が大幅に増加することから、本発明をゲート長Ｌが０．１μｍ以下のＭＯＳトランジスタに適用することことは非常に有効である。
【００６５】
また、本実施の形態では、ＬＰＣＶＤ法を用いて中層膜９を形成したが、その代わりににＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成しても良い。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態に係る半導体装置の特性を示す図である。
【図１７】従来の半導体装置の特性を示す図である。
【符号の説明】
【００６７】
１  半導体基板、８  下層膜、９  中層膜、１０  上層膜、１１  ソース領域、１２  ドレイン領域、１３  サイドウォールスペーサ、２０  ゲート構造、４０  シリサイドブロック膜、１００  ｎ型不純物。
【図１】
2006186012.tif 000003
【図２】
2006186012.tif 000004
【図３】
2006186012.tif 000005
【図４】
2006186012.tif 000006
【図５】
2006186012.tif 000007
【図６】
2006186012.tif 000008
【図７】
2006186012.tif 000009
【図８】
2006186012.tif 000010
【図９】
2006186012.tif 000011
【図１０】
2006186012.tif 000012
【図１１】
2006186012.tif 000013
【図１２】
2006186012.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
2006186012.tif 000018
【図１７】
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