(57)【要約】【課題】各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。【解決手段】 入力されたクロックを増幅する最終段バッファセル１００と、バッファセルに隣接し、バッファセルからクロックが入力されるフリップフロップＦ／Ｆ１ａ〜ｈとを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
クロックの出力端子、及びクロックの入力端子と前記出力端子とを接続する内部配線を備える第１フリップフロップと、
前記第１フリップフロップに隣接し、前記出力端子からクロックが入力される第２フリップフロップ
とを備えることを特徴とした論理回路。
【請求項２】
論理回路において、フリップフロップへ直接クロックを出力する最終段バッファセルを特定する最終段バッファセル特定部と、
前記最終段バッファセルからクロックを供給される前記フリップフロップを特定するＦ／Ｆ特定部と、
前記フリップフロップを前記最終段バッファセルに隣接する位置に配置するＦ／Ｆ配置部
とを備えることを特徴としたクロックスキュー削減システム。
【請求項３】
前記最終段バッファセルを削除する最終段バッファセル削除部と、
クロックの出力端子、及びクロックの入力端子と前記出力端子とを接続する内部配線を備えるフリップフロップを、前記最終段バッファセルの位置に配置する中心Ｆ／Ｆ配置部
とを更に備えることを特徴とした請求項２に記載のクロックスキュー削減システム。
【請求項４】
論理回路において、フリップフロップへ直接クロックを出力する最終段バッファセルを特定するステップと、
前記最終段バッファセルからクロックを供給される前記フリップフロップを特定するステップと、
前記フリップフロップを前記最終段バッファセルに隣接する位置に配置するステップ
とを備えることを特徴とするクロックスキュー削減方法。
【請求項５】
前記最終段バッファセルを削除するステップと、
クロックの出力端子、及びクロックの入力端子と前記出力端子とを接続する内部配線を備えるフリップフロップを、前記最終段バッファセルの位置に配置するステップ
とを更に備えることを特徴とした請求項４に記載のクロックスキュー削減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩにおける論理回路の設計技術に関する。
【背景技術】
【０００２】
クロックツリーの生成やクロック配線は、セルの配置が全て終了した後に実施される。具体的には、セルの配置が全て終了した後、配置ツールにより、クロックのタイミング制約を満たすため、フリップフロップ（Ｆ／Ｆ）におけるクロックスキューを小さくするように、クロックバッファの配置、及びクロック配線の経路が計算される。
【０００３】
Ｆ／Ｆにおけるクロックスキューを小さくする処理として、クロック・ツリー・シンセシス（ＣＴＳ）処理が知られている（例えば、特許文献１参照）。ＣＴＳ処理とは、Ｆ／Ｆを複数のクラスターに分け、特定のクラスターに属するＦ／Ｆを等配線距離で接続し、複数のクラスターを更に等配線距離で接続し、更に複数のクラスターを等配線距離で接続する処理である。このように、Ｆ／Ｆからクロック供給源へ、ボトムアップに等配線距離で配線処理を行うことにより、Ｆ／Ｆにおけるクロックスキューが小さくなる。
【特許文献１】特開平１１−１１９８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、Ｆ／Ｆへ直接クロックを供給するバッファセル（以下、「最終段バッファセル」という）から、各Ｆ／Ｆのクロック入力ピンまでのクロック配線遅延は見積もりで行われ、実際に詳細配線を行うまで予測値のままであり、ばらつきが発生する。また、最終段クロックバッファの出力サイズ制限や、配置リソースの関係で、どのＦ／Ｆにも均等に最終段クロックバッファを配置し、クロック配線を行うことは非常に難しい。それゆえ、クロックスキューの大部分は、クロック供給源から最終段バッファセルまでではなく、最終段バッファセルから各Ｆ／Ｆのクロック入力ピンまでの間で発生している。更に近年、半導体集積回路の高速化が著しく、またプロセスの微細化に伴い配線抵抗、配線容量に起因する遅延がセル遅延に比べ相対的に大きくなっている。従って、クロックスキューが半導体集積回路の動作速度に与える影響が大きい。一方、クロックスキューをなくすために、ホールド対策用のディレイセルが挿入される場合があるが、ディレイセルの挿入による半導体チップの面積増加や、半導体集積回路の動作速度の低下が生じる。
【０００５】
そこで、上記問題を鑑み、本発明は、最終段バッファセルと各Ｆ／Ｆを接続する配線長のばらつきを少なくし、Ｆ／Ｆ間のクロックスキューを削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供することを目的とする。
【０００６】
また、本発明は、半導体チップの面積を削減し、半導体集積回路の動作速度の低下を防止し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、入力されたクロックを増幅するバッファセルと、バッファセルに隣接し、バッファセルからクロックが入力されるフリップフロップとを備えることを要旨とする。
【０００８】
本発明の第２の特徴は、クロックの出力端子、及びクロックの入力端子と出力端子とを接続する内部配線を備える第１フリップフロップと、第１フリップフロップに隣接し、出力端子からクロックが入力される第２フリップフロップとを備えることを要旨とする。
【０００９】
本発明の第３の特徴は、論理回路において、フリップフロップへ直接クロックを出力する最終段バッファセルを特定する最終段バッファセル特定部と、最終段バッファセルからクロックを供給されるフリップフロップを特定するＦ／Ｆ特定部と、フリップフロップを最終段バッファセルに隣接する位置に配置するＦ／Ｆ配置部とを備えることを要旨とする。
【００１０】
本発明の第４の特徴は、論理回路において、フリップフロップへ直接クロックを出力する最終段バッファセルを特定するステップと、最終段バッファセルからクロックを供給されるフリップフロップを特定するステップと、フリップフロップを最終段バッファセルに隣接する位置に配置するステップとを備えることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、Ｆ／Ｆが他のＦ／Ｆに隣接しているため、Ｆ／Ｆ間を接続する配線長のばらつきが減少し、Ｆ／Ｆ間のクロックスキューが削減される。また、半導体チップの面積が削減され、半導体集積回路の動作速度の低下が防止され、半導体集積回路の消費電力が削減される。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る論理回路は、クロックが伝搬する配線３０と、配線３０を伝搬して入力されたクロックを増幅する最終段バッファセル１００と、最終段バッファセル１００に隣接するＦ／Ｆ１ａ〜ｈとを備える。最終段バッファセル１００は、配線３２ａ〜ｈを介して、Ｆ／Ｆ１ａ〜ｈのクロック入力端子に等遅延でクロックを供給する。
【００１３】
図２に示すように、本発明の第１の実施の形態に係るクロックスキュー削減システムは、バス５８、及びバス５８に接続される入力装置５５、出力装置５６、ＣＰＵ５０、主記憶装置５７を備える。ＣＰＵ５０は、ＣＴＳ処理部４０、最終段バッファセル特定部４１、Ｆ／Ｆ特定部４２、Ｆ／Ｆ削除部４３、論理セル位置判定部４４、論理セル配置部４５、Ｆ／Ｆ配置部４６、及び配線処理部４８を備える。入力装置５５は、配線処理前の論理回路をデータとして主記憶装置５７に入力する。出力装置５６は、主記憶装置５７に記憶されたデータ、ＣＰＵ５０で処理されたデータ等を出力する。主記憶装置５７は、入力装置５５により入力されるデータ、ＣＰＵ５０により処理されるデータ等を記憶する。
【００１４】
ＣＴＳ処理部４０は、図３に示すように、半導体基板１８上で、入力装置５５によりデータとして入力された論理回路のＦ／Ｆ１ａ〜ｈに対し、配線３０、３１ａ〜ｈによりＣＴＳ処理を行う。最終段バッファセル特定部４１は、ＣＴＳ処理された論理回路において、Ｆ／Ｆへ直接クロックを供給するバッファセルを、最終段バッファセル１００として特定する。Ｆ／Ｆ特定部４２は、最終段バッファセル特定部４１により特定された最終段バッファセル１００からクロックを供給されるＦ／Ｆ１ａ〜ｈを特定する。Ｆ／Ｆ削除部４３は、Ｆ／Ｆ特定部４２により特定されたＦ／Ｆ１ａ〜ｈ及びＦ／Ｆ１ａ〜ｈに接続される配線３１ａ〜ｈを削除する。論理セル位置判定部４４は、最終段バッファセル特定部４１により特定された最終段バッファセル１００に隣接する論理セル２０ａ〜ｄがあるか判定する。論理セル配置部４５は、Ｆ／Ｆ削除部４３によりＦ／Ｆ１ａ〜ｈが削除された位置に、論理セル２０ａ〜ｄを配置する。Ｆ／Ｆ配置部４６は、図１に示すように、Ｆ／Ｆ特定部４２により特定されたＦ／Ｆ１ａ〜ｈを最終段バッファセル１００に隣接する位置に配置する。配線処理部４８は、Ｆ／Ｆ１ａ〜ｈに接続される配線３２ａ〜ｈ及びその他の配線を敷設する。
【００１５】
次に、図４、図５を参照しながら、図６において本発明の第１の実施の形態に係るクロックスキュー削減方法について説明する。
【００１６】
（ａ）先ず、ステップＳ１９９において、入力装置５５が論理回路をデータとして主記憶装置５７に入力する。ステップＳ２００において、ＣＴＳ処理部４０が、図３に示すように、入力装置５５により入力された論理回路のＦ／Ｆ１ａ〜ｈに対してＣＴＳ処理を行う。ステップＳ２０１において、最終段バッファセル特定部４１は、ＣＴＳ処理された論理回路において、Ｆ／Ｆへ直接クロックを供給するバッファセルを、最終段バッファセル１００として特定する。ステップＳ２０２において、Ｆ／Ｆ特定部４２は、最終段バッファセル特定部４１により特定された最終段バッファセル１００からクロックを供給されるＦ／Ｆ１ａ〜ｈを特定する。ステップＳ２０３において、図５に示すように、Ｆ／Ｆ削除部４３は、図３に示すＦ／Ｆ１ａ〜ｈ及びＦ／Ｆ１ａ〜ｈに接続される配線３１ａ〜ｈを削除する。
【００１７】
（ｂ）ステップＳ２０４において、論理セル位置判定部４４は、最終段バッファセル特定部４１により特定された最終段バッファセル１００に隣接する論理セル２０ａ〜ｄがあるか判定する。ステップＳ２０４において最終段バッファセル１００に隣接する論理セルがある場合、ステップＳ２０５において、論理セル配置部４５は、最終段バッファセル１００に隣接する論理セル２０ａ〜ｄをＦ／Ｆ１ａ〜ｈが削除された位置に配置し、ステップＳ２０６へ進む。例えば、図４に示すように、最終段バッファセル１００に隣接する論理セル２０ａ〜ｄを、それぞれＦ／Ｆ１ｇ、Ｆ／Ｆ１ｂ、Ｆ／Ｆ１ｅ、Ｆ／Ｆ１ｆが削除された位置に配置する。ステップＳ２０４において特定された最終段バッファセル１００に隣接する論理セルがない場合は、ステップＳ２０６へ進む。
【００１８】
（ｃ）ステップＳ２０６において、Ｆ／Ｆ配置部４６は、図１に示すように、Ｆ／Ｆ特定部４２により特定されたＦ／Ｆ１ａ〜ｈを最終段バッファセル１００に隣接する位置に配置する。ステップＳ２０７において、配線処理部４８は、最終段バッファセル１００から最終段バッファセル１００に隣接するＦ／Ｆ１ａ〜ｈに接続される配線３２ａ〜ｈ、及びＦ／Ｆ１ａ〜ｈに接続される図示していないその他の配線を敷設する。
【００１９】
本発明の第１の実施の形態に係る論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法によれば、Ｆ／Ｆ１ａ〜ｈが最終段バッファセル１００に隣接しているため、最終段バッファセル１００と各Ｆ／Ｆ１ａ〜ｈを接続する配線長のばらつきが減少し、Ｆ／Ｆ間のクロックスキューが削減される。また、半導体チップの面積が削減され、半導体集積回路の動作速度の低下が防止され、半導体集積回路の消費電力が削減される。
【００２０】
本発明の第１の実施の形態に係る論理回路において、Ｆ／Ｆ１ａ〜ｈの内部のクロックバッファは削除されてもよい。図７に示すように、従来のＦ／Ｆは、クロックがクロックバッファ１５ａで反転して増幅され、インバータ１５ｂで正転する。本発明の第１の実施の形態に係る論理回路では、図８に示すように、クロックバッファ１５ａを削除してもよい。この場合、クロックは、インバータ１５ｂで反転する。反転していないクロックは、インバータ１５ｂに接続する配線１６から分岐する新たな配線１９を介して供給される。クロックバッファ１５ａを削除することにより、半導体チップの面積が削減される。また、クロックバッファ１５ａを削除することにより、クロックバッファ１５ａで生じるクロックの遅延が削減される。一方、Ｆ／Ｆ１ａ〜ｈは、最終段バッファセル１００に隣接しているため、クロックバッファ１５ａが削除されても、駆動する。
【００２１】
（第２の実施の形態）
図９に示すように、本発明の第２の実施の形態に係る論理回路は、クロックが伝搬する配線３０と、配線３０を伝搬して入力されたクロックが入力されるＦ／Ｆ１ａと、Ｆ／Ｆ１ａに隣接するＦ／Ｆ１ｂ〜ｈとを備える。図１０に示すように、Ｆ／Ｆ１ａは、クロックの出力端子２１と、出力端子２１と入力端子２２とを、クロックバッファ１５ａ、インバータ１５ｂを介して接続する内部配線１７を更に備える。Ｆ／Ｆ１ａは、出力端子２１からＦ／Ｆ１ｂへ配線３２ｂを介してクロックを出力する。同様に、Ｆ／Ｆ１ａは、出力端子２１からＦ／Ｆｃ〜ｈへ配線３２ｃ〜ｈを介してクロックを出力する。Ｆ／Ｆ１ａから各Ｆ／Ｆ１ｂ〜ｈへは、等遅延で配線がされている。尚、Ｆ／Ｆ１ａが出力するクロックを増幅させるために、Ｆ／Ｆ１ａの内部にクロックバッファを追加してもよい。また、Ｆ／Ｆ１ｂ〜ｈの内部のクロックバッファを削除してもよい。
【００２２】
図１１に示すように、本発明の第２の実施の形態に係るクロックスキュー削減システムは、バス５８、及びバス５８に接続される入力装置５５、出力装置５６、ＣＰＵ５０、主記憶装置５７を備える。ＣＰＵ５０は、ＣＴＳ処理部４０、最終段バッファセル特定部４１、Ｆ／Ｆ特定部４２、Ｆ／Ｆ削除部４３、論理セル位置判定部４４、論理セル配置部４５、Ｆ／Ｆ配置部４６、中心Ｆ／Ｆ配置部４６ａ、最終段バッファセル削除部４７、及び配線処理部４８を備える。入力装置５５は、配線処理前の論理回路をデータとして主記憶装置５７に入力する。出力装置５６は、主記憶装置５７に記憶されたデータ、ＣＰＵ５０で処理されたデータ等を出力する。主記憶装置５７は、入力装置５５により入力されたデータ、ＣＰＵ５０により処理されたデータ等を記憶する。
【００２３】
ＣＴＳ処理部４０は、図３に示すように、入力装置５５によりデータとして入力された論理回路のＦ／Ｆ１ａ〜ｈに対し、配線３０、３１ａ〜ｈによりＣＴＳ処理を行う。最終段バッファセル特定部４１は、ＣＴＳ処理された論理回路において、Ｆ／Ｆへ直接クロックを供給するバッファセルを、最終段バッファセル１００として特定する。Ｆ／Ｆ特定部４２は、最終段バッファセル特定部４１により特定された最終段バッファセル１００からクロックを供給されるＦ／Ｆ１ａ〜ｈを特定する。図５に示すように、Ｆ／Ｆ削除部４３は、Ｆ／Ｆ特定部４２により特定されたＦ／Ｆ１ａ〜ｈ及びＦ／Ｆ１ａ〜ｈに接続される配線３１ａ〜ｈを削除する。論理セル位置判定部４４は、最終段バッファセル特定部４１により特定された最終段バッファセル１００に隣接する論理セル２０ａ〜ｄがあるか判定する。図４に示すように、論理セル配置部４５は、Ｆ／Ｆ削除部４３によりＦ／Ｆ１ａ〜ｈが削除された位置に、論理セル２０ａ〜ｄを配置する。Ｆ／Ｆ配置部４６は、Ｆ／Ｆ１ｂ〜ｈをＦ／Ｆ１ａに隣接する位置に、図９に示すように配置する。中心Ｆ／Ｆ配置部４６ａは、図１０に示すような出力端子２１と内部配線１７を備えたＦ／Ｆ１ａを最終段バッファセルの位置に配置する。最終段バッファセル削除部４７は、最終段バッファセル特定部４１により特定された最終段バッファセルを削除する。配線処理部４８は、Ｆ／Ｆ１ｂ〜ｈに接続される配線３２ｂ〜ｈ及びその他の配線を敷設する。
【００２４】
次に、図３、５、９〜１１を参照しながら、図１２において本発明の第２の実施の形態に係るクロックスキュー削減方法について説明する。
【００２５】
（ａ）先ず、ステップＳ２９９において、入力装置５５が論理回路の配線処理前の論理回路をデータとして主記憶装置５７に入力する。ステップＳ３００において、ＣＴＳ処理部４０が、図３に示すように、入力装置５５により入力された論理回路のＦ／Ｆ１ａ〜ｈに対してＣＴＳ処理を行う。ステップＳ３０１において、最終段バッファセル特定部４１は、ＣＴＳ処理された論理回路において、Ｆ／Ｆへ直接クロックを供給するバッファセルを、最終段バッファセル１００として特定する。ステップＳ３０２において、Ｆ／Ｆ特定部４２は、最終段バッファセル特定部４１により特定された最終段バッファセル１００からクロックを供給されるＦ／Ｆ１ａ〜ｈを特定する。ステップＳ３０３において、図５に示すように、Ｆ／Ｆ削除部４３は、Ｆ／Ｆ特定部４２により特定されたＦ／Ｆ１ａ〜ｈ及びＦ／Ｆ１ａ〜ｈに接続される配線３１ａ〜ｈを削除する。
【００２６】
（ｂ）ステップＳ３０４において、論理セル位置判定部４４は、特定された最終段バッファセル１００に隣接する論理セル２０ａ〜ｄがあるか判定する。ステップＳ３０４において特定された最終段バッファセル１００に隣接する論理セル２０ａ〜ｄがある場合、ステップＳ３０５において、図６に示すように、論理セル配置部４５は、最終段バッファセル１００に隣接する論理セル２０ａ〜ｄをＦ／Ｆ１ａ〜ｈが削除された位置に配置し、ステップＳ３０６へ進む。ステップＳ３０４において特定された最終段バッファセル１００に隣接する論理セルがない場合は、ステップＳ３０６へ進む。
【００２７】
（ｃ）ステップＳ３０６において、最終段バッファセル削除部４７が、最終段バッファセル１００を削除する。ステップＳ３０７において、中心Ｆ／Ｆ配置部４６ａが、最終段バッファセル削除部４７により最終段バッファセル１００が削除された位置に、図１０に示すような出力端子２１と内部配線１７を備えたＦ／Ｆ１ａを配置する。ステップＳ３０８において、Ｆ／Ｆ配置部４６は、図９に示すように、Ｆ／Ｆ１ｂ〜ｈをＦ／Ｆ１ａに隣接させる。そして、Ｓ３０９において、配線処理部４８は、Ｆ／Ｆ１ａからＦ／Ｆ１ａに隣接するＦ／Ｆ１ｂ〜ｈに接続される配線３２ｂ〜ｈ、及びＦ／Ｆ１ａ〜ｈに接続される図示していないその他の配線を敷設する。
【００２８】
本発明の第２の実施の形態に係る論理回路、及びクロックスキュー削減方法によれば、Ｆ／Ｆ１ａの出力と各Ｆ／Ｆ１ｂ〜ｈのクロック入力ピンとの距離が縮まり、Ｆ／Ｆ１ａと各Ｆ／Ｆ１ｂ〜ｈを接続する配線長にばらつきが少なくなる。この結果、Ｆ／Ｆ１ａ〜ｈ間のクロックスキューを削減することができる。また、最終段バッファセルを削除することにより、半導体チップの面積が削減され、半導体集積回路の動作速度の低下が防止され、半導体集積回路の消費電力が削減される。
【００２９】
（その他の実施の形態）
図１に示す本発明の第１の実施の形態に係る論理回路において、Ｆ／Ｆ１ａ〜ｈは、クロックの出力端子２１と内部配線１７を備え、出力端子２１から他のＦ／Ｆへクロックを出力してもよい。例えば、図１３に示すように、本発明の第１の実施の形態に係る論理回路において、Ｆ／Ｆ１ａ〜ｈを内部配線１７ａ〜ｅで接続してもよい。また、図９に示す本発明の第２の実施の形態に係る論理回路において、Ｆ／Ｆ１ｂ〜ｈは、クロックの出力端子２１と内部配線１７を備え、出力端子２１から他のＦ／Ｆへクロックを出力してもよい。例えば、図１４に示すように、本発明の第２の実施の形態に係る論理回路において、Ｆ／Ｆ１ａ〜ｈを内部配線１７ｆ〜ｋで接続してもよい。Ｆ／Ｆが隣接されるだけで、内部配線によりクロック配線が完了し、新たなクロック配線が敷設される必要がなくなる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態に係る論理回路の一例を示した図である。
【図２】本発明の第１の実施の形態に係るクロックスキュー削減システムの一例を示した図である。
【図３】ＣＴＳ処理された論理回路の一例を示す図である。
【図４】本発明の第１の実施の形態に係るクロックスキュー削減方法の一例を示したフロー図である。
【図５】Ｆ／Ｆ及びＦ／Ｆに接続される配線が削除された論理回路の一例を示す図である。
【図６】論理セルをＦ／Ｆが削除された位置に配置した論理回路の一例を示す図である。
【図７】クロックバッファを備えたＦ／Ｆを示した図である。
【図８】本発明の第１の実施の形態に係る論理回路における、Ｆ／Ｆの内部のクロックバッファを削除したＦ／Ｆの一例を示した図である。
【図９】本発明の第２の実施の形態に係る論理回路の一例を示した図である。
【図１０】本発明の第２の実施の形態に係る論理回路における、クロックの出力端子を備えるＦ／Ｆの一例を示した図である。
【図１１】本発明の第２の実施の形態に係るクロックスキュー削減システムの一例を示した図である。
【図１２】本発明の第２の実施の形態に係るクロックスキュー削減方法の一例を示したフロー図である。
【図１３】本発明の第１の実施の形態において、内部配線により接続されたＦ／Ｆの一例を示した図である。
【図１４】本発明の第２の実施の形態において、内部配線により接続されたＦ／Ｆの一例を示した図である。
【符号の説明】
【００３１】
１５ａ  クロックバッファ
１５ｂ  インバータ
１７、１７ａ〜ｋ  内部配線
１８  半導体基板
２０ａ〜ｄ  論理セル
２１  出力端子
２２  入力端子
４０  ＣＴＳ処理部
４１  最終段バッファセル特定部
４２  Ｆ／Ｆ特定部
４３  Ｆ／Ｆ削除部
４４  論理セル位置判定部
４５  論理セル配置部
４６  Ｆ／Ｆ配置部
４６ａ  中心Ｆ／Ｆ配置部
４７  最終段バッファセル削除部
４８  配線処理部
５０  ＣＰＵ
５５  入力装置
５６  出力装置
５７  主記憶装置
５８  バス
１００  最終段バッファセル
Ｆ／Ｆ１ａ〜ｈ  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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