(57)【要約】【課題】  反射防止機能とハードマスク機能を兼備した多層構造のＳｉＣ系膜を効率良く、確実に除去し、併せてゲート電極形成プロセスにおける膜の除去工程を簡素化し、デバイスへの悪影響を極力低減できる半導体装置の製造方法を提供する。【解決手段】    基板上に形成された高誘電体膜と、ポリシリコン膜と、反射防止機能とハードマスク機能とを有するＳｉＣ系膜と、を有する積層体に対し、ＳｉＣ系膜を、パターニングされたレジストをマスクとしてエッチングし、次にＳｉＣ系膜をマスクとして、ポリシリコン膜をエッチングした後、少なくとも、ＳｉＣ系膜および露出した高誘電体膜にプラズマを作用させて改質するプラズマ処理工程と、改質されたＳｉＣ系膜および高誘電体膜をウエット洗浄により除去する洗浄工程と、を行なう。【選択図】図２
2006186244.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された高誘電体膜と、前記高誘電体膜より上層に形成された反射防止機能とハードマスク機能とを有するＳｉＣ系膜と、を有する積層体に対し、少なくとも、
前記ＳｉＣ系膜および前記高誘電体膜にプラズマを作用させて改質するプラズマ処理と、
改質された前記ＳｉＣ系膜および前記高誘電体膜をウエット洗浄により一括して除去する洗浄処理と、
を行なうことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に形成された高誘電体膜と、前記高誘電体膜上に形成されたポリシリコン膜と、前記ポリシリコン膜より上層に形成された反射防止機能とハードマスク機能とを有するＳｉＣ系膜と、を有する積層体に対し、
前記ＳｉＣ系膜を、パターニングされたレジストをマスクとしてエッチングし、次に前記ＳｉＣ系膜をマスクとして前記ポリシリコン膜をエッチングした後、少なくとも、
前記ＳｉＣ系膜およびエッチングにより露出した前記高誘電体膜にプラズマを作用させて改質するプラズマ処理と、
改質された前記ＳｉＣ系膜および前記高誘電体膜をウエット洗浄により除去する洗浄処理と、
を行なうことを特徴とする半導体装置の製造方法。
【請求項３】
前記プラズマ処理では、Ｏ２を含有する処理ガスを用いることを特徴とする、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記Ｏ２を含有する処理ガスが、Ｏ２とＣＦ４を含むガスであり、その流量比Ｏ２：ＣＦ４が１０００：５〜１０００：１であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記洗浄処理では、フッ酸を含有する薬液を用いることを特徴とする、請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記フッ酸を含有する薬液が、フッ酸とエチレングリコールを含有するものである、請求項５に記載の半導体装置の製造方法。
【請求項７】
基板に対し、
プラズマによる改質処理を行なうアッシング装置と、
ウエット洗浄を行なう洗浄装置と、
これらの装置を用い、請求項１から請求項６のいずれか１項に記載された半導体装置の製造方法が行なわれるように制御する制御部と、
を備えたことを特徴とする、半導体装置製造システム。
【請求項８】
コンピュータ上で動作し、実行時に、請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法が行なわれるように、複数の半導体製造装置を制御することを特徴とする、制御プログラム。
【請求項９】
コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、
前記制御プログラムは、実行時に、請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法に用いられる複数の半導体製造装置を制御することを特徴とする、コンピュータ記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳細には、例えばＭＯＳトランジスタなどの半導体装置のゲート電極形成プロセスに特徴を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電話に代表されるモバイル製品の普及に伴い、高速・低消費電力化に向けてＬＳＩの微細化技術の開発が進められている。トランジスタのゲート絶縁膜も、ＬＳＩの微細化に伴い薄膜化する傾向にある。従来、ＭＯＳトランジスタのゲート絶縁膜にはシリコン酸化膜（ＳｉＯ２）が用いられてきた。しかし、シリコン酸化膜は、膜厚が２ｎｍ以下になると、絶縁性能の低下によりリーク電流が増える。ゲートリーク電流が増大すると、消費電力も大幅に増大するため、モバイル製品に適用した場合、モバイル製品のバッテリー使用可能時間が短くなる。また、薄膜化によりホウ素などの不純物がゲート電極からゲート絶縁膜中へ拡散する、といった現象も生じ、トランジスタとしての性能や信頼性を低下させてしまうという問題があった。
【０００３】
このため、ＳｉＯ２よりも高い誘電率を持つ高誘電率膜（Ｈｉｇｈ−ｋ膜）の利用が検討されており、代表的なものとしてハフニウム系材料（ＨｆＯ２やＨｆＳｉＯｘ）などが有望視されている。しかし、半導体装置製造プロセスにおいてＨｉｇｈ−ｋ膜の利用は歴史が浅く、未だ改良の余地が多く残されている。その一つとして、Ｈｉｇｈ−ｋ膜を選択的に除去する技術の確立が求められている。
すなわち、ゲート電極形成過程で、Ｈｉｇｈ−ｋ膜はエッチングのストッパーとして機能するため、エッチング工程では選択的にＨｉｇｈ−ｋ膜を残しておき、後からＨｉｇｈ−ｋ膜を選択的に剥離除去する必要があるが、従来のゲート絶縁膜（ＳｉＯ２）の除去に用いられてきたフッ酸（ＨＦ）などの薬剤では、アニールされたＨｉｇｈ−ｋ膜を直接除去することはできない。このため、Ｈｉｇｈ−ｋ膜の除去に関して、プラズマ処理による改質後、ウエット洗浄を行なう方法が提案されている（例えば、特許文献１、非特許文献１）。
【０００４】
一方、ＭＯＳトランジスタのゲート電極形成においては、微細化を図るため、エッチングに用いる反射防止膜（ＡＲＣ；Anti Reflective Coating）とフォトレジスト膜の薄膜化が進展している。特に高開口率の露光装置を使用する場合には、フォトレジスト膜の薄膜化がより重要である。しかし、フォトレジスト膜の薄膜化によって正確なエッチングが困難になるという問題がある。この問題を解決するために、フォトレジスト膜／ＡＲＣの下にハードマスクを導入する手法を用いてエッチング時のパターン転写／解像度の改善を図っている。しかし、従来のＡＲＣの下にハードマスクを導入する手法では、反射防止機能が必ずしも十分ではなく、解像度やリソグラフィープロセス許容量も十分とは言えないという問題がある。
【０００５】
このため、反射防止機能とハードマスク機能を兼備した多層構造のＳｉＣ系膜が提案されている（特許文献２、非特許文献２）。この膜を用いることにより、フォトレジスト膜との境界面における反射がほぼゼロになる極めて高性能な反射防止性能を得ることができ、フォトレジストや下地膜に合わせて適切な特性を発揮させることができる。また、従来のＡＲＣの下にハードマスクを導入する手法に比較して、解像度やリソグラフィープロセス許容量を飛躍的に向上させることができる。
【特許文献１】米国公開特許第２００３／０２３０５４９号公報
【特許文献２】米国特許第６３１６１６７号明細書
【非特許文献１】M.Claesら、“SelectiveWet Etching of Hf-based Layers”(204th Meetings ofThe Electrochemical Society)［The ElectrochemicalSociety, Inc.のホームページ;http://www.electrochem.org/meetings/past/204/abstracts/symposia/pif1.htm］
【非特許文献２】K.Babichら、IEDMTech, dig., p669,2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９は、フォトレジスト膜／ＡＲＣの下にハードマスクを導入した従来のゲート電極形成プロセスにおける工程の一部を示す模式図である。図９（ａ）はエッチング前のゲート積層体を示している。半導体ウエハを構成するシリコン基板２０１上には、ゲート絶縁膜として例えばＨｆＯ２、ＨｆＳｉＯｘなどのＨｉｇｈ−ｋ膜２０２が形成されている。このＨｉｇｈ−ｋ膜２０２の上には、ポリシリコン膜２０３が形成されている。ポリシリコン膜２０３の上には、例えば酸化ケイ素や窒化ケイ素などからなるハードマスク２０４とＡＲＣ２０５が形成されており、さらにその上にはパターニングされたフォトレジスト膜２１０が形成されている。
【０００７】
まず、図９（ｂ）に示すように、フォトレジスト膜２１０をマスクとしてＡＲＣ膜２０５およびハードマスク膜２０４がエッチングされる。次に、図９（ｃ）に示すように、フォトレジスト膜２１０が除去される。その後、ＡＲＣ膜２０５およびハードマスク膜２０４をマスクとして、ポリシリコン膜２０３がエッチングされる。このエッチングにより、図９（ｄ）に示すように、ＡＲＣ膜２０５は除去される（ハードマスク膜２０４の膜厚も減少している）。
【０００８】
次に、図９（ｅ）に示すように、ポリシリコン膜２０３のエッチングにより露出したＨｉｇｈ−ｋ膜２０２に対してプラズマ処理が行なわれる。この工程では、プラズマ中に含まれる主としてイオンの作用により、Ｈｉｇｈ−ｋ膜２０２がポーラスな材質に改質される。
【０００９】
改質後、図９（ｆ）に示すように、Ｈｉｇｈ−ｋ膜２０２の露出部分がＨＦなどの薬液を用いたウエット洗浄（ウエットエッチング）により剥離、除去される。次に、図９（ｇ）に示すように、ゲート積層体にサイドウォール２０７を形成し、さらに残存しているハードマスク２０４をプラズマ改質処理とウエット洗浄の組み合わせによって剥離、除去する。これによって、図９（ｈ）に示すようなゲート構造が得られる。
【００１０】
以上のような一連の工程により、ゲート電極が形成されていくことになるが、従来技術では、Ｈｉｇｈ−ｋ膜２０２の除去とハードマスク２０４の除去が独立して行なわれていた。しかし、これではプラズマ処理とウエット洗浄が２回ずつ繰り返されることになるため、工程数の増加、プラズマダメージによるデバイスの劣化、ウエット洗浄工程におけるゲート絶縁膜のサイドエッチや埋込み絶縁膜の膜減りを引き起こすという問題があった。
【００１１】
また、ＡＲＣとハードマスクの組み合わせに代えて、新規材料、例えば前記特許文献２や、非特許文献２に示すような反射防止機能とハードマスク機能を兼備した多層構造のＳｉＣ系膜を用いる場合にも、ＳｉＣ系膜を効率良く、確実に除去できるプロセスを確立する必要がある。しかし、多層構造のＳｉＣ系膜と、ゲート絶縁膜としてのＨｉｇｈ−ｋ膜とを有する積層体からゲート電極を形成する場合に、従来のプロセス（図９）のように独立した除去工程を繰り返すことは、半導体装置への悪影響を与えかねないことから得策ではない。
【００１２】
従って、本発明の目的は、反射防止機能とハードマスク機能を兼備した多層構造のＳｉＣ系膜を効率良く、確実に除去し、併せてゲート電極形成プロセスにおける膜の除去工程を簡素化し、デバイスへの悪影響を極力低減できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の第１の観点によれば、基板上に形成された高誘電体膜と、前記高誘電体膜より上層に形成された反射防止機能とハードマスク機能とを有するＳｉＣ系膜と、を有する積層体に対し、少なくとも、
前記ＳｉＣ系膜および前記高誘電体膜にプラズマを作用させて改質するプラズマ処理と、
改質された前記ＳｉＣ系膜および前記高誘電体膜をウエット洗浄により一括して除去する洗浄処理と、
を行なうことを特徴とする半導体装置の製造方法が提供される。
【００１４】
また、本発明の第２の観点によれば、基板上に形成された高誘電体膜と、前記高誘電体膜上に形成されたポリシリコン膜と、前記ポリシリコン膜より上層に形成された反射防止機能とハードマスク機能とを有するＳｉＣ系膜と、を有する積層体に対し、
前記ＳｉＣ系膜を、パターニングされたレジストをマスクとしてエッチングし、次に前記ＳｉＣ系膜をマスクとして前記ポリシリコン膜をエッチングした後、少なくとも、
前記ＳｉＣ系膜およびエッチングにより露出した前記高誘電体膜にプラズマを作用させて改質するプラズマ処理と、
改質された前記ＳｉＣ系膜および前記高誘電体膜をウエット洗浄により除去する洗浄処理と、
を行なうことを特徴とする半導体装置の製造方法が提供される。
【００１５】
上記第１および第２の観点の半導体装置の製造方法において、前記プラズマ処理では、Ｏ２を含有する処理ガスを用いることができ、特に、Ｏ２とＣＦ４を含むガスであり、その流量比Ｏ２：ＣＦ４が１０００：５〜１０００：１であることが好ましい。
さらに、前記洗浄処理では、フッ酸を含有する薬液を用いることができ、例えばフッ酸とエチレングリコール、プロピレングリコールなどのグリコール類を含有することが好ましい。
【００１６】
本発明の第３の観点によれば、基板に対し、
プラズマによる改質処理を行なうアッシング装置と、
ウエット洗浄を行なう洗浄装置と、
これらの装置を用い、上記第１の観点または第２の観点の半導体装置の製造方法が行なわれるように制御する制御部と、
を備えたことを特徴とする、半導体装置製造システムが提供される。
【００１７】
本発明の第４の観点によれば、コンピュータ上で動作し、実行時に、上記第１の観点または第２の観点の半導体装置の製造方法が行なわれるように、複数の半導体製造装置を制御することを特徴とする、制御プログラムが提供される。
【００１８】
本発明の第５の観点によれば、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、
前記制御プログラムは、実行時に、上記第１の観点または第２の観点の半導体装置の製造方法に用いられる複数の半導体製造装置を制御することを特徴とする、コンピュータ記憶媒体が提供される。
【発明の効果】
【００１９】
本発明によれば、プラズマ処理とウエット洗浄処理とを組み合わせることによって、ＳｉＣ系膜を効率的かつ確実に除去できるとともに、このＳｉＣ系膜の除去をＨｉｇｈ−ｋ膜の除去と一括して一つの工程で行なうことが可能になる。これにより、工程数が削減されるので、トランジスタなどのゲート電極形成プロセスのスループットを向上させ、製造コストを削減することが可能になる。
【００２０】
また、単一の除去工程で機能の異なる二種類の膜を除去することにより、プラズマダメージによるデバイスの劣化を最小限に抑えることができる。さらに、ゲート絶縁膜のサイドエッジや埋込み絶縁膜（ＢＯＸ）の膜減りも最小限に抑えられ、デバイス特性の劣化や歩留まりの低下を抑制できる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図１は、例えば、ＭＯＳトランジスタのゲート電極形成工程における半導体ウエハ（以下、「ウエハ」と記す）の縦断面の要部を拡大して示す模式図である。図２は、図１における主要な工程を示すフロー図である。
【００２２】
図１（ａ）はエッチング前のゲート形成部位の積層体構造を示している。ウエハＷを構成するシリコン基板１０１上には、ゲート絶縁膜として例えばＨｆＯ２、ＨｆＳｉＯｘなどのＨｉｇｈ−ｋ膜１０２が形成されている。Ｈｉｇｈ−ｋ膜１０２は、例えばＣＶＤにより形成することができる。このＨｉｇｈ−ｋ膜１０２の上には、ポリシリコン膜１０３が例えばＣＶＤにより形成されている。ポリシリコン膜１０３の上には、例えばＳｉＣＨ、ＳｉＣＯＨなどからなるＳｉＣ系膜１０６が形成され、さらにその上にはパターニングされたフォトレジスト膜１１０が形成されている。
【００２３】
ＳｉＣ系膜１０６は、ハードマスク機能を持ち、ＳｉＣＨ材料からなるマスク機能膜１０４と、ＳｉＣＯＨ材料からなり、ＡＲＣとして機能するＡＲＣ膜１０５との２層を持つ積層構造を有している。このようなＳｉＣ系膜１０６は、前記非特許文献１に開示されたものであり、ＩＢＭ社から「ＴＥＲＡ」の名称で提示されている。
【００２４】
このＳｉＣ系膜１０６は、プラズマＣＶＤにより形成された多層構造の膜であり、下地膜（ここではポリシリコン膜１０３）およびフォトレジスト膜１１０の材質に応じて所定波長の露光光における各膜のｎ＋ｉｋ（ただし、ｎは屈折率、ｋは消衰係数）で表される複素屈折率が調整されている。例えば、波長１９３ｎｍにおける各膜のｎは約１．６２〜２．２６、ｋは約０．０４５〜０．７５に調整されている。これらの値は、成膜温度、圧力、流量、ガス組成等の成膜条件を変化させることにより調整することが可能である。
【００２５】
具体的には、例えば、フォトレジスト膜１１０に隣接したＳｉＣＯＨ組成のＡＲＣ膜１０５と、エッチング対象のポリシリコン膜１０３に隣接したＳｉＣＨ組成のマスク機能膜１０４で互いにｎおよびｋが異なる２層構造をとり、これらのｎおよびｋの値と膜厚を調整することにより優れた反射防止機能を発揮し、フォトレジスト膜１１０との境界における反射率をほぼゼロにすることができる。また、６５ｎｍＣＭＯＳのパターニングに対応する最近のＡｒＦ（波長１９３ｎｍ）を用いたフォトリソグラフィープロセス、さらには６５ｎｍ以降の次世代に対応するＦ２（波長１５７ｎｍ）やＥＵＶを用いたフォトリソグラフィープロセスにおいても十分な解像度を得ることができる。また、このＳｉＣ系膜は無機膜であるから、フォトレジスト膜１１０に対して高い選択比でエッチングできる。また、エッチング対象膜であるポリシリコン膜１０３に対しても高い選択比が得られる。従って、優れたハードマスク機能を有する。
【００２６】
図１（ｂ）は、ステップＳ３０１でフォトレジスト膜１１０をマスクとしてＡＲＣ膜１０５およびマスク機能膜１０４をエッチングした後の状態を示している。このＡＲＣ膜１０５およびマスク機能膜１０４のエッチングは、例えばＳＦ６系ガスを用いるドライエッチングにより行なうことができる。
次に、図１（ｃ）は、ステップＳ３０２でフォトレジスト膜１１０を除去した後、ポリシリコン膜１０３をエッチングする前の準備状態を示している。
【００２７】
図１（ｄ）は、ステップＳ３０３の後、すなわち、ＡＲＣ膜１０５およびマスク機能膜１０４をマスクとして、ポリシリコン膜１０３をエッチングした後の状態である。この段階では、エッチングによりＡＲＣ膜１０５は除去され、マスク機能膜１０４の膜厚も減少している。
【００２８】
図１（ｅ）は、ポリシリコン膜１０３のエッチングにより露出したＨｉｇｈ−ｋ膜１０２と、マスク機能膜１０４に対してプラズマ処理を行なっている状態を模式的に示している（ステップＳ３０４）。この改質工程では、プラズマ中のイオンの作用により、Ｈｉｇｈ−ｋ膜１０２およびマスク機能膜１０４が酸化され、ポーラスな材質に改質される。なお、改質のためのプラズマ処理の条件については後述する。
【００２９】
図１（ｆ）は、ステップＳ３０５でＨｉｇｈ−ｋ膜１０２およびマスク機能膜１０４をウエット洗浄（ウエットエッチング）により除去した後のゲート積層体を示している。前記プラズマ処理を行なうことにより、Ｈｉｇｈ−ｋ膜１０２およびマスク機能膜１０４は多孔質化されているので、単一工程で一括して除去することが可能になる。ウエット洗浄は、後述するようにディップ式の洗浄装置またはスピン式の洗浄装置を用いて所定の条件で行なうことができる。
【００３０】
図１（ｇ）は、以上のようにして得られたゲート積層体に対し、ステップＳ３０６でＣＶＤによってサイドウォール１０７を形成した状態を示している。
なお、図示および説明は省略しているが、常法に従い、ソース、ドレイン領域の形成、層間絶縁膜の堆積、コンタクトホール形成などを行なうことにより、ＭＯＳトランジスタのゲート電極が作製される。
【００３１】
図３は、本発明の別の実施形態を説明するための図面であり、図１と同様にＭＯＳトランジスタなどのゲート電極形成プロセスにおけるウエハＷの縦断面の要部を拡大して模式的に示すものである。また、図４は、図３のプロセスの主要な工程を示すフロー図である。
【００３２】
図３（ａ）はエッチング前のゲート形成部位の積層体構造を示している。ウエハＷを構成するシリコン基板１０１上には、ゲート絶縁膜として例えばＨｆＯ２、ＨｆＳｉＯｘなどのＨｉｇｈ−ｋ膜１０２が形成されている。Ｈｉｇｈ−ｋ膜１０２は、例えばＣＶＤにより形成することができる。このＨｉｇｈ−ｋ膜１０２の上には、ポリシリコン膜１０３が例えばＣＶＤにより形成されている。ポリシリコン膜１０３の上には、例えば酸化ケイ素（ＳｉＯ２）や窒化ケイ素（Ｓｉ３Ｎ４）などのハードマスク膜１１１が形成されている。
【００３３】
ハードマスク膜１１１の上には、ＳｉＣＨ材料およびＳｉＣＯＨ材料からなるＳｉＣ系膜１１４が形成され、さらにその上にはパターニングされたフォトレジスト膜１１０が形成されている。
【００３４】
ＳｉＣ系膜１１４は、ハードマスク機能を持つ第１のＡＲＣ膜１１２と、組成が異なる第２のＡＲＣ膜１１３との積層構造を有している。第１のＡＲＣ膜１１２は、例えばＳｉＣＨを主成分とする膜であり、主にハードマスク機能に重点がおかれた組成であり、第２のＡＲＣ膜１１３は、例えばＳｉＣＯＨを主成分とする膜である。このようにＡＲＣ膜を２層構造にすることによって、反射防止特性を最適化することができる。
【００３５】
図３（ｂ）は、ステップＳ３１１でフォトレジスト膜１１０をマスクとして第１のＡＲＣ膜１１２および第２のＡＲＣ膜１１３をエッチングした後の状態を示している。この第１のＡＲＣ膜１１２および第２のＡＲＣ膜１１３のエッチングは、例えばＳＦ６系のガスを用いるドライエッチングを施すことにより行なうことができる。なお、エッチングによりフォトレジスト膜１１０の膜厚は減少している。
【００３６】
次に、図３（ｃ）は、ステップＳ３１２で、第１および第２のＡＲＣ膜１１２および１１３をマスクとしてハードマスク膜１１１をＣＦ４系のガスを用いてドライエッチングした後の状態であり、ポリシリコン膜１０３をエッチングする前の準備段階を示している。この段階で、フォトレジスト膜１１０、第２のＡＲＣ膜１１３は除去され、第１のＡＲＣ膜１１２の膜厚は減少している。
【００３７】
図３（ｄ）は、ステップＳ３１３で、第１のＡＲＣ膜１１２およびハードマスク膜１１１をマスクとして、ポリシリコン膜１０３をＨＢｒまたはＣｌ２ガスを用いてドライエッチングした後の状態である。
【００３８】
図３（ｅ）は、ポリシリコン膜１０３のエッチングにより露出したＨｉｇｈ−ｋ膜１０２と、第１のＡＲＣ膜１１２およびハードマスク膜１１１に対してプラズマ処理を行なっている状態を示している（ステップＳ３１４）。プラズマ中のイオンにより、Ｈｉｇｈ−ｋ膜１０２、第１のＡＲＣ膜１１２が酸化され、ポーラスな材質に改質される。なお、改質のためのプラズマ処理の条件については後述する。
【００３９】
図３（ｆ）は、ステップＳ３１５でＨｉｇｈ−ｋ膜１０２および第１のＡＲＣ膜１１２をウエット洗浄（ウエットエッチング）した後のゲート積層体を示している。前記プラズマ処理を行なうことにより、Ｈｉｇｈ−ｋ膜１０２および第１のＡＲＣ膜１１２は改質されているので、単一工程で一括して除去することが可能になる。ウエット洗浄は、後述するようにディップ式の洗浄装置またはスピン式の洗浄装置を用いて所定の条件で行なうことができる。
【００４０】
図３（ｇ）は、以上のようにして得られたゲート積層体に対し、ステップＳ３１６でＣＶＤによってサイドウォール１０７を形成した状態を示している。
【００４１】
図３（ｈ）は、ステップＳ３１７で残存しているハードマスク１１１を除去した後の状態を示している。ここで、ハードマスク１１１の除去は、サイドウォール１０７のエッチング時のＣＨＦ３またはＣＦ４系ガスを用いるドライエッチングにより、あるいは、さらにＨＦ系薬液によるウエットエッチングを施すことにより行なうことができる。なお、図示および説明は省略しているが、常法に従い、ソース、ドレイン領域の形成、層間絶縁膜の堆積、コンタクトホール形成などを行なうことにより、ゲート電極が作製される。
【００４２】
図５は、本発明方法を実施する上で好適に利用できる半導体装置製造システム２００の構成を示す図面である。なお、ここでは、プラズマエッチング処理（ドライエッチング）、改質処理（プラズマアッシング）、ウエット洗浄処理（ウエットエッチング）に関係する部分のみを示している。この半導体装置製造システム２００は、プラズマによるエッチング処理を行なうエッチング装置１、プラズマによる改質処理を行なうアッシング装置６０、ウエット洗浄を行なう洗浄装置７０を含む処理部１００と、プロセスコントローラ９０、記憶部９２、ユーザーインターフェイス９１を備えている。
【００４３】
処理部１００の各装置は、ＣＰＵを備えたプロセスコントローラ９０に接続されて制御される構成となっている。プロセスコントローラ９０には、工程管理者が処理部１００の各装置を管理するためにコマンドの入力操作等を行うキーボードや、処理部１００の各装置の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェイス９１が接続されている。
【００４４】
また、プロセスコントローラ９０には、処理部１００で実行される各種処理をプロセスコントローラ９０の制御にて実現するための制御プログラムや処理条件データ等が記録されたレシピが格納された記憶部９２が接続されている。
【００４５】
そして、必要に応じて、ユーザーインターフェイス９１からの指示等を受けて、任意のレシピを記憶部９２から呼び出してプロセスコントローラ９０に実行させることで、プロセスコントローラ９０の制御下で、処理部１００での所望の処理が行われる。また、前記レシピは、例えば、ＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、不揮発性メモリなどの読み出し可能な記憶媒体に格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
【００４６】
図６は、本発明方法に用いることが可能なプラズマエッチング装置の構成例を模式的に示すものである。このエッチング装置１は、電極板が上下平行に対向し、双方に高周波電源が接続された容量結合型平行平板エッチング装置として構成されている。
【００４７】
このエッチング装置１は、例えば表面がアルマイト処理（陽極酸化処理）されたアルミニウムからなる円筒形状に成形されたチャンバー２を有しており、このチャンバー２は接地されている。チャンバー２内には、例えばシリコンからなり、その上に被処理体として、所定の膜が形成されたウエハＷを水平に載置し、下部電極として機能するサセプタ５がサセプタ支持台４に支持された状態で設けられている。このサセプタ５にはハイパスフィルター（ＨＰＦ）６が接続されている。
【００４８】
サセプタ支持台４の内部には、温度調節媒体室７が設けられており、導入管８を介して温度調節媒体室７に温度調節媒体が導入、循環され、サセプタ５を所望の温度に制御できるようになっている。
【００４９】
サセプタ５は、その上中央部が凸状の円板状に成形され、その上にウエハＷと略同形の静電チャック１１が設けられている。静電チャック１１は、絶縁材の間に電極１２が介在された構成となっており、電極１２に接続された直流電源１３から例えば１．５ｋＶの直流電圧が印加されることにより、クーロン力によってウエハＷを静電吸着する。
【００５０】
そして、絶縁板３、サセプタ支持台４、サセプタ５、さらには静電チャック１１には、被処理体であるウエハＷの裏面に、伝熱媒体、例えばＨｅガスなどを所定圧力（バックプレッシャー）にて供給するためのガス通路１４が形成されており、この伝熱媒体を介してサセプタ５とウエハＷとの間の熱伝達がなされ、ウエハＷが所定の温度に維持されるようになっている。
【００５１】
サセプタ５の上端周縁部には、静電チャック１１上に載置されたウエハＷを囲むように、環状のフォーカスリング１５が配置されている。このフォーカスリング１５はセラミックスあるいは石英などの絶縁性材料からなり、エッチングの均一性を向上させるように作用する。
【００５２】
サセプタ５の上方には、このサセプタ５と平行に対向して上部電極２１が設けられている。この上部電極２１は、絶縁材２２を介して、チャンバー２の上部に支持されており、サセプタ５との対向面を構成し、多数の吐出孔２３を有する、例えばアルミニウムからなる電極板２４と、この電極板２４を支持する導電性材料、例えば表面がアルマイト処理されたアルミニウムからなる電極支持体２５とによって構成されている。なお、サセプタ５と上部電極２１との間隔は、調節可能とされている。
【００５３】
上部電極２１における電極支持体２５の中央には、ガス導入口２６が設けられ、さらにこのガス導入口２６には、ガス供給管２７が接続されており、さらにこのガス供給管２７には、バルブ２８並びにマスフローコントローラ２９を介して、処理ガス供給源３０が接続され、この処理ガス供給源３０から、プラズマエッチングのためのエッチングガスが供給されるようになっている。なお、図６では、一つの処理ガス供給源３０のみを代表的に図示しているが、処理ガス供給源３０は複数設けられており、例えば、Ａｒ、Ｎ２、Ｃｌ２、Ｏ２、ＣＦ４、ＮＦ３、ＣＨ４、ＣＨＦ３、ＳＦ６、ＨＢｒ等のガスをそれぞれ独立に流量制御して、チャンバー２内に供給できるよう構成されている。
【００５４】
チャンバー２の底部には排気管３１が接続されており、この排気管３１には排気装置３５が接続されている。排気装置３５はターボ分子ポンプなどの真空ポンプを備えており、これによりチャンバー２内を所定の減圧雰囲気、例えば１Ｐａ以下の所定の圧力まで真空引き可能なように構成されている。また、チャンバー２の側壁には、ゲートバルブ３２が設けられており、このゲートバルブ３２を開にした状態でウエハＷが隣接するロードロック室（図示せず）との間で搬送されるようになっている。
【００５５】
上部電極２１には、第１の高周波電源４０が接続されており、その給電線には整合器４１が設けられている。また、上部電極２１にはローパスフィルター（ＬＰＦ）４２が接続されている。この第１の高周波電源４０は、５０〜１５０ＭＨｚの範囲の周波数を有しており、このように高い周波数を印加することにより、チャンバー２内に好ましい解離状態で、かつ高密度のプラズマを形成することができ、低圧条件下でのプラズマ処理が可能となる。この第１の高周波電源４０の周波数は、５０〜８０ＭＨｚが好ましく、典型的には図６中に示すように６０ＭＨｚまたはその近傍の条件が採用される。
【００５６】
下部電極としてのサセプタ５には、第２の高周波電源５０が接続されており、その給電線には整合器５１が設けられている。この第２の高周波電源５０は、数百ｋＨｚ〜十数ＭＨｚの範囲の周波数を有しており、このような範囲の周波数を印加することにより、ウエハＷに対してダメージを与えることなく適切なイオン作用を与えることができる。第２の高周波電源５０の周波数は、例えば図６に示すように２ＭＨｚ、または８００ＫＨｚ等の条件が採用される。
【００５７】
次に、このように構成されるエッチング装置１によって、ウエハＷをエッチングする工程について説明する。まず、ゲートバルブ３２を開放して、ウエハＷを図示しないロードロック室からチャンバー２内へ搬入し、静電チャック１１上に載置する。そして、高圧直流電源１３から直流電圧を印加することによって、ウエハＷを静電チャック１１上に静電吸着する。
【００５８】
次いで、ゲートバルブ３２を閉じ、排気装置３５によって、チャンバー２内を所定の真空度まで真空引きする。その後、バルブ２８を開放し、処理ガス供給源３０からエッチング用のガスとして、例えば、ＣＦ４を、マスフローコントローラ２９によって所定の流量、例えば５０ｍＬ／ｍｉｎに調整しつつ、処理ガス供給管２７、ガス導入口２６、上部電極２１の中空部へと導入し、電極板２４の吐出孔２３を通じて、図６に矢印で示すように、ウエハＷに対して均一に吐出させる。
【００５９】
チャンバー２内の圧力は、所定の圧力、例えば、１．３〜１３．３Ｐａ程度の圧力に維持し、第１の高周波電源４０から上部電極２１に２００Ｗ、第２の高周波電源５０から下部電極としてのサセプタ５に２００Ｗの高周波電圧をそれぞれ印加し、エッチングガスをプラズマ化してウエハＷのエッチングを行う。
【００６０】
次に、アッシング装置６０について述べる。本発明では、図６のエッチング装置１と同様に構成された容量結合型平行平板方式のプラズマ処理装置をアッシング装置６０として使用できる。つまり、プラズマによるＳｉＣ系膜およびＨｉｇｈ−ｋ膜の改質は、処理ガス供給源３０から供給される処理ガスを変える以外は、図６のエッチング装置１と同様の構成の装置で実施できる。このため、図示および構成の説明を省略し、以下では改質処理の条件について述べる。なお、エッチング装置１とアッシング装置６０を兼用し、同一チャンバー内で、エッチングと改質を行なうようにしてもよい。
【００６１】
アッシング装置６０における改質処理の条件は、以下のとおりである。処理ガスとしては、例えば、Ｏ２を含むガスを用いることが可能であり、特にＯ２とＣＦ４との混合ガスを用いることが好ましい。この場合、マスフローコントローラ２９によってＯ２とＣＦ４との混合比（Ｏ２：ＣＦ４）を所定の範囲、例えば１０００：５〜１０００：１に調整してチャンバー内に供給する。
【００６２】
ここで、ウエハＷの温度は、例えば２５０℃程度に維持し、チャンバー２内の圧力は、例えば、１．３〜１３．３Ｐａ程度、好ましくは２．７〜８Ｐａに維持し、第１の高周波電源４０から上部電極２１に１０〜２５００Ｗ、第２の高周波電源５０から下部電極としてのサセプタ５に１０〜２５００Ｗの高周波電圧をそれぞれ印加し、処理ガスをプラズマ化してＳｉＣ系膜およびＨｉｇｈ−ｋ膜に作用させる。これにより、ＳｉＣ系膜およびＨｉｇｈ−ｋ膜を酸化し、多孔質化させることが可能になる。多孔質化したＳｉＣ系膜およびＨｉｇｈ−ｋ膜は、以下に述べる所定の条件でウエット洗浄を行なうことにより容易に剥離、除去できる。
【００６３】
図７は、洗浄装置７０として利用可能なスピン式洗浄装置７１の概要を模式的に示している。このスピン式洗浄装置７１は、カップＣＰと、カップＣＰ内にウエハＷを水平に吸着保持するスピンチャック７２と、スピンチャック７２を回転させるモータ７３と、薬液８８を供給するノズル７４とを有している。そして、ノズル７４からウエハＷの中央に薬液８８をスプレーしながら、モータ７３によりスピンチャック７２とそこに吸着保持されているウエハＷを回転させてウエハＷの全面に薬液８８を広げ、ウエット洗浄を行なう。
【００６４】
このスピン式洗浄装置７１を用いる場合のウエット洗浄は、例えば、ＨＦ：エチレングリコールの混合比を１：１〜１：５０の比率で含有する薬液８８を用いることが好ましく、１：１０〜１：２０がより好ましい。
また、薬液８８の温度は室温程度とし、ウエハ単位面積あたり、１０〜１００ｍｌ／ｃｍ２程度供給を行なうことが好ましい。
【００６５】
図８は、洗浄装置の別の例であるディップ式洗浄装置８０を模式的に図示したものである。このディップ式洗浄装置８０は、二重構造の容器を構成する外槽８１および内槽８２と、かご状の治具８３と、薬液の循環経路８４、ポンプ８５、フィルター８６、熱交換器８７を有している。そして、内槽８２内に薬液８８を満たし、治具８３により、複数のウエハＷを互いに離間させつつ縦に並べて保持した状態で浸漬することにより、ウエット洗浄が行なわれる。内槽８２をオーバーフローした薬液は、ポンプ８５により循環経路８４を介して循環される。循環経路８４内の薬液８８は、フィルター８６で異物が除去され、熱交換器８７で温度調整された後、内槽８２内に戻される。
【００６６】
このディップ式洗浄装置８０を用いる場合のウエット洗浄は、例えば、ＨＦとエチレングリコールを１：１〜１：５０の比率で含有する薬液８８を用いることが好ましく、１：１０〜１：２０がより好ましい。また、薬液８８の温度は室温程度とし、５〜３０分間程度の時間浸漬を行なうことが好ましい。
【００６７】
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。
例えば、上記実施形態では、エッチング装置１およびアッシング装置６０として容量結合型の平行平板方式のプラズマ処理装置を用いたが、所定のガス圧力でプラズマを形成することができれば装置は問わず、誘導結合型等の種々のプラズマ処理装置を用いることができる。また、エッチング装置１およびアッシング装置６０として異なる形式の装置を使用することもできる。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態のゲート電極形成プロセスにおいてウエハ断面の状態を工程順に示す模式図。
【図２】図１における主要な工程を示すフロー図。
【図３】本発明の別の実施形態のゲート電極形成プロセスにおいてウエハ断面の状態を工程順に示す模式図。
【図４】図３における主要な工程を示すフロー図。
【図５】本発明の実施に適した半導体装置製造システムを示すブロック図。
【図６】エッチング装置の概要を示す図面。
【図７】スピン式洗浄装置の概要を示す模式図。
【図８】ディップ式洗浄装置の概要を示す模式図。
【図９】従来技術のゲート形成工程を示すフロー図。
【符号の説明】
【００６９】
１；エッチング装置
２；チャンバー
６０；アッシング装置
７０；洗浄装置
９０；プロセスコントローラ
９１；ユーザーインターフェイス
９２；記憶部
１０１；シリコン基板
１０２；Ｈｉｇｈ−ｋ膜
１０３；ポリシリコン膜
１０４；マスク機能膜
１０５；ＡＲＣ膜
１０６；ＳｉＣ系膜
１１０；フォトレジスト膜
１１１；ハードマスク膜
１１２；第１のＡＲＣ膜
１１３；第２のＡＲＣ膜
１１４；ＳｉＣ系膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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