(57)【要約】【課題】印刷回路基板への内蔵に適し、優れた特性を有する薄型積層型キャパシターとこれを内蔵した印刷回路基板を提供する。【解決手段】積層型キャパシター３０は積層誘電体層と、その積層方向に形成され、対向する第１及び第２面を上面と下面とするキャパシター本体３１と、上面及び下面から離隔されるように複数個の誘電体層上に一誘電体層を挟んで対向するように複数個の誘電体層上に交互に配置された一対の第１及び第２内部電極３２、３３と、上面及び下面にそれぞれ形成された第１及び第２外部電極３５と、第１外部電極につながるように第１内部電極から延長された複数個の第１リード３２ａ，３２ｂと、第２外部電極につながるように第２内部電極から延長された複数個の第２リード３３ａ，３３ｂを含む。このような積層型キャパシターが内蔵された印刷回路基板も提供する。【選択図】        図３−ａ
2006186353.tif 000002
【特許請求の範囲】
【請求項１】
複数個の誘電体層が積層されて形成され、前記複数個の誘電体層の積層方向に沿って形成された、対向する第１及び第２面を上面と下面で提供するキャパシター本体；
少なくとも前記キャパシター本体の上下面から離隔されるように前記複数個の誘電体層上にそれぞれ形成され、一誘電体層を挟んで対向するように複数個の誘電体層上に交互に配置された少なくとも一対の第１及び第２内部電極;
前記キャパシター本体の上面及び下面にそれぞれ形成された第１及び第２外部電極；
前記第１外部電極に繋がれるように前記第１内部電極から延長された複数個の第１リード；並びに、
前記第２外部電極に繋がれるように前記第２内部電極から延長された複数個の第２リード
を含む積層型キャパシター。
【請求項２】
前記キャパシター本体はその上下面の長さ及び幅より薄い厚みを有することを特徴とする請求項１に記載の積層型キャパシター。
【請求項３】
前記第１及び第２外部電極の中で少なくとも一つはそれぞれ前記キャパシター本体の上下面のほぼ全面に形成されることを特徴とする請求項１に記載の積層型キャパシター。
【請求項４】
前記第１及び第２外部電極の中で少なくとも一つはその電極が形成された面の少なくとも一辺から離隔されるように形成されたことを特徴とする請求項１に記載の積層型キャパシター。
【請求項５】
前記の第１及び第２リードは等しい数で対向する位置に配列されることを特徴とする請求項１に記載の積層型キャパシター。
【請求項６】
前記第１及び第２リードはそれぞれ二つであり、前記の第１及び第２リードは該内部電極の一辺の両端に各々隣接して配置されることを特徴とする請求項５に記載の積層型キャパシター。
【請求項７】
前記２個の第１及び第２リードの間にはそれぞれ追加的な少なくとも一つのリードが配置されることを特徴とする請求項１に記載の積層型キャパシター。
【請求項８】
各層の上に複数の導電ラインが形成された多層印刷回路基板；及び、
複数個の誘電体層が積層されて形成され、積層方向に沿って形成された、対向する第１及び第２面を上面と下面で提供するキャパシター本体と前記キャパシター本体の上面及び下面にそれぞれ形成された第１及び第２外部電極を有する、前記多層印刷回路基板の内部に実装されて前記第１及び第２外部電極が特定の導電ラインと電気的に繋がった積層型キャパシター
を含み、
前記積層型キャパシターは、少なくとも前記キャパシター本体の上下面から離隔されるように前記複数個の誘電体層上に各々形成され、前記誘電体層を挟んで対向するように複数個の誘電体層上に交互に配置された少なくとも一対の第１及び第２内部電極と、前記第１外部電極に繋がれるように前記第１内部電極から延長された複数個の第１リードと、前記第２外部電極に繋がれるように前記第２内部電極から延長された複数個の第２リードを含む
ことを特徴とする積層型キャパシター内蔵型印刷回路基板。
【請求項９】
前記キャパシター本体はその上下面の長さ及び幅より薄い厚みを有することを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１０】
前記第１及び第２外部電極の中で少なくとも一つと前記特定導電ラインは前記印刷回路基板に形成された導電性バイアホールによって電気的に繋がれたことを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１１】
前記第１及び第２外部電極の中で少なくとも一つと前記特定導電ラインはソルダリングによって電気的に繋がれたことを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１２】
前記第１及び第２外部電極の中で少なくとも一つは各々前記キャパシター本体の上下面のほぼ全面に形成されたことを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１３】
前記第１及び第２外部電極の中で少なくとも一つはその電極が形成された面の少なくとも一辺から離隔されるように形成されたことを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１４】
前記第１及び第２リードは等しい数で対向する位置に配列されることを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１５】
前記第１及び第２リードは各々二つであり、前記第１及び第２リードは該内部電極の一辺の両端に各々隣接して配置されたことを特徴とする請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【請求項１６】
前記２個の第１及び第２リードの間にはそれぞれ追加的な少なくとも一つのリードが配置されたことを特徴する請求項８に記載の積層型キャパシター内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型キャパシターに関する。より詳細には印刷回路基板への内蔵に適しながらも優れた特性を有する薄型積層型キャパシターとこのようなキャパシターが内蔵された積層型キャパシター内蔵型印刷回路基板に関するものである。
【背景技術】
【０００２】
一般的に、積層型キャパシター(ＭＣＬＬ)は複数個の誘電体層の間に内部電極が挿入された構造をする。このようなＭＣＬＬは小型化が可能でありながらも高容量が保障され実装が容易であるという長所から様々な電子装置の部品として広く使用される。
【０００３】
最近には、積層型キャパシターは全体パッケージの大きさの小型化と性能を改善するため、メモリカード、ＰＣメインボード及び各種ＲＦモジュールにおいて印刷回路基板などに内蔵された形態として使用されている。図１−ａ及び図１−ｂに図示された従来の積層型キャパシターを参照してより詳細に説明する。
【０００４】
図１−ａ及び図１−ｂはそれぞれ通常の薄型積層型キャパシターの概略斜視図及び側断面図である。
【０００５】
図１−ａ及び図１−ｂを参照すると、従来の積層型キャパシター(１０)は複数個の誘電体層が 積層され形成されたキャパシター本体(１１)を含む。上記の各誘電体層上には第１及び第２内部電極(１２、１３)が形成され、上記第１及び第２内部電極(１２，１３)は各誘電体層を挟んで対向するように配列され、上記キャパシター本体(１１)の両側断面に形成された第１及び第２外部電極(１４、１５)にそれぞれ接続される。
【０００６】
一般的に、上記第１及び第２外部電極(１４、１５)は上記キャパシター本体(１１)の両側面を金属ペーストにディッピングする方式で製造されるので、隣接した他面の一部領域まで延長され形成される恐れがある。このような外部電極中キャパシター本体(１１)の上下面に延長された領域は印刷回路基板に内蔵される場合に、導電性バイアホールもしくは導電ラインに繋がる領域として提供される。
【０００７】
図２−ａを参照すると、図１−ａに図示された積層型キャパシター(１０)が内蔵された印刷回路基板(２０)が図示されている。印刷回路基板(２０)は三つの層(２１ａ、２１ｂ、２１ｃ)で構成され、各層には所定の導電ライン(２２ａ、２２ｂ、２２ｃ)が形成される。上記印刷回路基板(２０)の上記三つの層の中で層(２１ｂ)にはキャビティー(Ｃ)が形成され、上記積層型キャパシター(１０)は上記のキャビティー(Ｃ)に実装される。この際に、（図示しない）チップ部品が実装される導電ライン(２２ａ)は他層(２１ｂ)の導電ライン(２２ｂ)と導電性ビアホール(２３ａ、２３ｂ)を通してキャパシター(１０)の上面に位置した第１外部電極(１４)領域に接続され、接地用導電ライン(２２ｃ)はソルダリングによってキャパシター(１０)の下面に位置した第２外部電極(１５)領域と接続される。
【０００８】
上記積層型キャパシター(１０)は図1−ｃの等価回路図のように実際実現しようとするキャパシタンス成分(Ｃｓ)の外にも、誘電体層の抵抗損失と電極側の抵抗損失による等価直列抵抗成分(Ｒｓ)と絶縁抵抗成分(Ｒｐ)及び、寄生キャパシタンス成分(Ｃｐ)と等価直列インダクタンス成分(Ｌｓ)を有する。このような積層型キャパシター(１０)は、印刷回路板(２０)への内蔵が容易になるようにその厚み(Ｔ)をより薄く製造するために高誘電率を有する誘電体層を使用しなければならないので、図1−ｂのＡで表示された部分のように、本体(１１)の上下面の外部電極(１４、１５)領域と内部電極(１２、１３)はより近くなって寄生キャパシタンス(Ｃｐ)が増加する。また、このような寄生キャパシタンス(Ｃｐ)は等価直列インダクタンス(Ｌｓ)と共に高周波において望ましくない並列共振周波数(ＰＲＦ)を発生させる恐れがある。
【０００９】
一方、上記積層型キャパシター(1０)は印刷回路基板(２０)に内蔵する際に上下面に延長された外部電極面積が小さくて工程上困難がある。例えば、図２−ｂのように導電性バイアホール(２３ｂ)と第２外部電極(１４)を接続させる場合に、第１外部電極(１４)の上面領域の幅(ｄ２)が小さいので、バイアーホールの直径(ｄ１)による許容誤差（ｔｏｌｅｒａｎｃｅ）が小さいという困難がある。これを解決するために、第１及び第２外部電極(１４、１５)の上面または下面領域を充分に増加させることができるが、この場合には上述した寄生キャパシター成分(Ｃｐ)が増加するだけでなく、ひどい場合には両側の外部電極(１４、１５)が短絡する恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上述した従来技術の問題点を解決するためのものであり、その目的は高周波条件で作動するときに素子の信頼性を向上させるために低い寄生キャパシタンスと等価直列インダクタンスを有し、印刷回路基板に内蔵するときに外部電極と接続工程が容易な構造を有するあらたな積層型キャパシターを提供することである。
【００１１】
本発明の他の目的は上記した新たな積層型キャパシターが内蔵された積層型キャパシター内蔵型印刷回路基板を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、複数個の誘電体層が積層されて形成され、積層方向に沿って形成された対向する第１及び第２面を上面と下面で提供するキャパシター本体と、少なくとも上記キャパシター本体の上下面から離隔されるように上記複数個の誘電体層上にそれぞれ形成されて、一つの誘電体層を挟んで対向するように複数個の誘電体層上に交互に配置された少なくとも一対の第１及び第２内部電極と、上記キャパシター本体の上面及び下面にそれぞれ形成された第１及び第２外部電極と、上記第１外部電極に繋がるように上記の第１内部電極から延長された複数個の第１リードと、上記第２外部電極に繋がるように上記第２内部電極から延長された複数個の第２リードを含んだ積層型キャパシターを提供する。
【００１３】
印刷回路基板の導電ラインに接続させるための十分な面積を確保するため、上記第１及び第２外部電極の中で少なくとも一つはそれぞれ上記キャパシター本体の上下面のほぼ全面に形成され得る。これとは違って、キャパシター側面にある望ましくない導電ラインまたはバイアホールとの接続を防止するために、上記第１及び第２外部電極の中で少なくとも一つはその電極が形成された面の少なくとも一辺から離隔されるように形成され得る。
【００１４】
好ましくは、上記第１及び第２リードは同数で対向する位置に配列され、この場合に、上記の第１及び第２リードはそれぞれ２個であり、上記第１及び第２リードは該内部電極の一辺の両端にそれぞれ接して配置され得る。また、上記２個の第１及び第２リードの間にはそれぞれ追加的な少なくとも一つのリードを形成することが可能である。
【００１５】
また、本発明は上記積層型キャパシターが内蔵された印刷回路基板を提供する。本発明による積層型キャパシター内蔵型印刷回路基板は各層の上部に複数個の導電ラインが形成された多層印刷回路基板と、複数個の誘電体層が積層されて形成され、積層方向に沿って形成された対向する第１及び第２面を上面と下面に提供するキャパシター本体と、上記キャパシター本体の上面及び下面にそれぞれ形成された第１及び第２外部電極とを有し、上記多層印刷回路基板の内部に実装されて上記第１及び第２外部電極が特定導電ラインと電気的に繋がった積層型キャパシターを含む。ここで、上記積層型キャパシターは、少なくとも上記キャパシター本体の上下面から離隔されるように上記複数個の導電層上にそれぞれ形成され、一つの誘電体層を挟んで対向するように複数個の誘電体層上に交互に配置されて少なくとも一対の第１及び第２内部電極と、上記第１外部電極に繋がるように上記第１内部電極から延長された複数個の第１リードと上記第２外部電極に繋がるように上記第２内部電極から延長された複数個の第２リードを含むことを特徴とする。
【００１６】
上記第１及び第２外部電極の中で少なくとも一つと上記特定導電ラインとの電気的連結は上記印刷回路基板に形成された導電性バイアホールを利用するか、該導電ラインに直接ソルダリングする方式で実現できる。
【発明の効果】
【００１７】
本発明による積層型キャパシターは、外部電極と内部電極が完全に直交するよう形成することにより寄生キャパシタンス成分を減少させ並列共振周波数の影響を防止することが可能であり、積層方向に沿って形成された第１及び第２面を上下面で提供するキャパシター構造を有するので、等しい大きさを有する薄型キャパシターにおいて内部電極の層数を増加させることが可能で、これによりＥＳＲ及びＥＳＬ成分を低減させることが可能になる。また、本発明による積層型キャパシター内蔵型印刷回路基板はより容易な工程により製造されることが可能になる。
【００１８】
本発明による積層型キャパシターは、外部電極と内部電極が完全に直交するように形成することにより寄生キャパシタンス成分を減少させ並列共振周波数の影響を防止することが可能であり、積層方向に沿って形成された第１及び第２面を上下面で提供するキャパシター構造を有するので、等しい大きさを有する薄型キャパシターにおいて内部電極の層数を増加させることが可能であり、これによりＥＳＲ及びＥＳＬ成分を低減させることが可能になる。また、本発明による積層型キャパシター内蔵型印刷回路基板はより容易な工程により製造することが可能である。
【発明を実施するための最良の形態】
【００１９】
以下、添付された図面を参照して、本発明をより詳しく説明する。なお、以下の実施形態により本発明が限定されるものではない。
【００２０】
図３−ａ及び図３−ｂはそれぞれ本発明の一つの実施形態による積層型キャパシターを表す概略斜視図及び側断面図である。
【００２１】
図３−ａを参照すると、本実施形態による積層型キャパシター(３０)は複数個の誘電体層が積層されて形成されたキャパシター本体(３１)を含む。上記キャパシター本体(３１)は誘電体層の積層方向に沿って形成された対向する二つの面を上下面として提供する。このようなキャパシター本体(３１)は印刷回路基板に内蔵して使うためにその上下面の長さ及び幅より薄い厚みを有することが望ましい。上記キャパシター本体(３１)の上下面にはそれぞれ第１及び第２外部電極(３４、３５)が形成される。
【００２２】
上記キャパシター本体(３１)を構成する各誘電体層上には第１及び第２内部電極(３２、３３)が形成される。上記の第１及び第２内部電極(３２、３３)は各誘電体層を挟んで対向するように配列され、上記キャパシター本体(３１)の両側断面に形成された第１及び第２外部電極(３４、３５)にそれぞれ接続される。
【００２３】
本構造によれば、各外部電極(３４、３５)と各内部電極(３２、３３)は互いに垂直でのみ配列されるので、寄生キャパシタンス成分を大きく減少させることができる。その結果、並列共振周波数が可用周波数以上に移動され、それによる影響を防止することができる。また、本構造において薄型構造を製造するにあたって、内部電極面積が小さくなる代りに、内部電極の層数を十分に増加させることができるので、抵抗とインダクタンス成分を並列で増加させることが可能である。その結果、一つの内部電極による抵抗とインダクタンス増加效果が十分に相殺される。これにより、ＥＳＲとＥＳＬの低減效果を期待することが可能である。
【００２４】
上記第１及び第２内部電極(３２、３３)はそれぞれ二つの第１及び第２リード(３２a、３２ｂ、３３ａ、３３ｂ)を有し、上記第１及び第２リード(３２a、３２b、３３a、３３b)は上記第１及び第２内部電極(３２、３３)から延長されて上記の第１及び第２外部電極(３４、３５)にそれぞれ接続される。
【００２５】
より具体的には、図３−ｂのように、上記の第１内部電極(３２)は二つの第１リード(３２ａ、３２ｂ)を通して第１外部電極(３４)のみに繋がり、上記第２内部電極(３３)は二つの第２リード(３３ａ、３３ｂ)を通して第２外部電極(３５)のみに繋がる。従って、上記キャパシター本体(３１)の上面及び下面に一つの極性と係わる外部電極(３４、３５)のみを提供するので、その面に十分な電極面積を有するように形成することが可能であり、本実施形態のように、上記キャパシター本体(３１)の上面と下面のほぼ全体面積にかけて第１及び第２外部電極(３４、３５)をそれぞれ形成することが可能である。また、それぞれ等しい極性の外部電極(３４、３５)と内部電極(３２、３３)を結ぶリード(３２ａ、３２ｂ及び３３ａ、３３ｂ)を複数(本実施形態ではそれぞれ二つ)で採用して接触経路を増加させることによって、等価直列抵抗成分(ＥＳＲ)と等価直列インダクタンス成分(ＥＳＬ)を追加的に減少させることが可能になる。
【００２６】
特に、図３−ａに図示された積層型キャパシターを印刷回路基板に内蔵する場合には、第１及び第２外部電極(３４、３５)がキャパシター本体(３１)上下面のほとんど全体面積に提供されるので、より広い接続面積を確保することができる。
【００２７】
図４−ａ及び図４−ｂはそれぞれ図３−ａに図示された積層型キャパシター(３０)が内蔵された印刷回路基板(４０)を表す側断面図及び上部平面図である。
【００２８】
図４−ａを参照すると、図３−ａに図示された積層型キャパシター(３０)が内蔵された印刷回路基板(４０)が図示されている。印刷回路基板(４０)は三つの層(４１ａ、４１ｂ、４１ｃ)で構成されることが可能で各層には所定の導電ライン(４２ａ、４２ｂ、４２ｃ)が形成される。
【００２９】
上記印刷回路基板(４０)の中間層(４１ｂ)にはキャビティが形成され、上記積層型キャパシター(３０)は上記キャビティに実装される。ここで、一方の導電ライン(４２ａ)は他方の層(４１ｂ)の導電ライン(４２ｂ)と導電性バイアホール(４３ａ、４３ｂ)を通って第１外部電極(３４)に接続され、接地用導電ライン(４２ｃ)はソルダリングによって第２外部電極(３５)領域に接続される。
【００３０】
このような接続構造においては、図４−ｂに図示されたように、上記積層型キャパシター(３０)がほぼ全体面積にわたって形成された大面積の外部電極(３４)を有するので、バイアホール(４３ｂ)またはソルダリングによって接続工程をより容易に実現することが可能になる。すなわち、等しい直径(ｄ１)を有するバイアホールを利用して外部電極(３４)と導電ライン(４２ａまたは４２ｂ)を接続する場合に、図２−ｂに図示された従来の薄型キャパシターに比べ、本実施形態の外部電極(３４)はより大きい幅(Ｗ)を有するので、より大きい工程許容範囲を保障することができる。また、キャパシター本体(３１)の上下面にそれぞれ等しい極性が外部電極(３４、３５)のみに形成されるので、互いに短絡する恐れを根本的にとり除くことも可能になる。
【００３１】
本実施形態においては上記第１外部電極はバイアホールで繋がれて、第２外部電極はソルダリングによって直接導電ラインと繋がれた形態を図示したが、これに限定されず、印刷回路基板の導電ラインとバイアホールも実際適用される製品に要求される回路構造によって様々な形態に実現することが可能になる。
【００３２】
図５は本発明の他の実施形態による積層型キャパシター(５０)を表す側断面図である。図５は側断面図なので、一対の第１及び第２内部電極(５３、５３)のみを図示したが、実際には、積層型キャパシター(５０)は、図３−ａのように、上記キャパシター本体(５１)を構成する各誘電体層上に複数対の第１及び第２内部電極(５２、５３)が交互に形成されたものであると理解することができる。
【００３３】
図５のように、本実施形態による積層型キャパシター(５０)は複数個の誘電体層が積層されて形成されたキャパシター本体(５１)を含み、上記キャパシター本体(５１)から積層方向に沿って形成された上下面にはそれぞれ第１及び第２外部電極(５４、５５)が形成される。
【００３４】
また、上記それぞれの誘電体層上に形成された第１及び第２内部電極(５２、５３)はそれぞれ三つの第１及び第２リード(５２ａ、５２ｂ、５２ｃ、及び５３ａ、５３ｂ、５３ｃ)を有し、上記第１内部電極(５２)は３個の第１リード(５２ａ、５２ｂ、５２ｃ)を通して第１外部電極(５４)のみに繋がり、上記第２内部電極(５３)は三つの第２リード(５３ａ、５３ｂ、５３ｃ)を通して第２外部電極(５５)のみに繋がる。従って、図３−aに図示された形態より外部電極(５４、５５)と内部電極(５２、５３)の接続経路を追加的に増加させてＥＳＲＥＳＬとの低減效果を高める。
【００３５】
本実施形態には、上記キャパシター本体(５１)の上下面にそれぞれ形成された第１及び第２外部電極(５４、５５)は各面の大部分の面積にわたって形成されるが、キャパシター(５０)側面に設けられる（図示しない）印刷回路基板の他の導電ラインまたはバイアホールとの望ましくない接続を防ぐために、各辺から所定の間隔(ｇ)で離隔されるように形成される。
【実施例】
【００３６】
本発明による積層型キャパシターは、外部電極と内部電極が完全に直交するよう形成することにより寄生キャパシタンス成分を減少させ並列共振周波数の影響を防止することが可能である。また、積層方向に沿って形成された第１及び第２面を上下面で提供するキャパシター構造を有するので、等しい大きさを有する薄型キャパシターにおいて内部電極の層数を増加させることが可能である。これにより、ＥＳＲ及びＥＳＬ成分を低減させることが可能になる。また、本発明による積層型キャパシター内蔵型印刷回路基板をより容易な工程により製造することが可能になる。
【００３７】
本実施例は本発明による積層型キャパシターにおいて期待されるＥＳＲ及びＥＳＬ低減效果と並列共振周波数の改善效果を確認するために実施された。
【００３８】
まず、従来の例として図１−ａに図示された構造を有する積層型キャパシターを製造した。より具体的には、３．２２ｎＦの容量値を有するように第１及び第２内部電極がそれぞれ４対になるように設計して、１．６×０．８×０．２（ｍｍ)の大きさの積層型キャパシターを製造した。ここで、第１及び第２外部電極はディッピング工程を用いて利用して形成し、その結果、各外部電極は対向する側面の他にも隣接した他面に約０．３ｍｍずつ延長された形態で形成された。
【００３９】
また、本発明に提示された構造によって、図３−ａに図示された構造の積層型キャパシター(実施例１)と図５に図示された構造の積層型キャパシター(実施例２)を従来例の積層型キャパシターと等しい大きさで製造した。実施例において従来例と構造的差によってより小さな面積の第１及び第２内部電極を８組用いて等しい大きさで製造し、それぞれの容量値は３．３４ｎＦ、３．３７ｎＦを有するように設計した。
【００４０】
このように、従来例と実施例１及び２を等しい大きさと類似の静電容量値(多少差があるが、結果にほぼ影響を及ぼさない)で製造した後、ＥＳＲとＥＳＬ値を測定した。下の表１はその結果を示す。
【００４１】
【表１】
2006186353.tif 000003
【００４２】
表１に示すように、実施例１及び２は従来例に比べて、ＥＳＲの面においてそれぞれ３８％、２６％水準で低く現われ、ＥＳＬの面においてもそれぞれ４８％、４０％水準で低く現われた。本測定結果、本発明による積層型キャパシター構造でより優れた高周波特性を有することを確認することができた。このように、実施例１及び２では等しい大きさの薄型構造で内部電極の層数を十分に増加させ、内部電極一つに対する抵抗とインダクタンス増加效果を低減させることによってＥＳＲ及びＥＳＬを下げることが可能になる。また、このような效果が実施例１に比べて実施例２において著しく現われることは、リードの数を増加させて接続経路を増やすことによって得られる效果として理解することができる。
【００４３】
また、寄生キャパシタンス成分の減少による並列共振周波数特性の改善を観察するために、従来例と発明例１に対して周波数変化による減殺量を測定した。その結果を図６−ａ(従来例)及び図６−ｂ(実施例１)に図示した。
【００４４】
図６−ａと図６−ｂを参照すると、直列共振周波数(ＳＲＦ)はほぼ変化がないが、並列共振周波数(ＰＲＦ)は図６−ａでは３．５ＧＨｚで発生するのに比べ、図６−ｂでは９ＧＨｚ以上と通常的な可用周波数範囲を超え、高周波の際に並列共振周波数による影響を防ぐことが可能になる。
【００４５】
上述した実施形態及び添付された図面は好ましい実施形態の例示に過ぎず、本発明は添付された請求範囲によって限定される。また、本発明は請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が可能であることは当技術分野の通常において知識を有する者には自明である。
【産業上の利用可能性】
【００４６】
以上のように、本発明にかかる積層型キャパシターは印刷回路基板への内蔵に適し、これを内蔵した印刷回路基板はメモリカード、ＰＣメインボード及び各種ＲＦモジュールにおいて使用するのに有用である。
【図面の簡単な説明】
【００４７】
【図１−ａ】従来の積層型キャパシターを表す概略斜視図である。
【図１−ｂ】図１−aに図示された積層型キャパシターを表す側断面図である。
【図１−ｃ】図１−aに図示された積層型キャパシターの等価回路図である。
【図２−ａ】従来の積層型キャパシターが内蔵された印刷回路基板を表す側断面図である。
【図２−ｂ】図２−ａに図示された積層型キャパシターが内蔵された印刷回路基板を表す上部平面図である。
【図３−ａ】本発明の一実施形態による積層型キャパシターを表す概略斜視図である。
【図３−ｂ】図３−aに図示された一実施形態による積層型キャパシターを表す側断面図である。
【図４−ａ】図３−ａに図示された積層型キャパシターが内蔵された印刷回路基板を表す側断面図である。
【図４−ｂ】図３−ａに図示された積層型キャパシターが内蔵された印刷回路基板を表す上部平面図である。
【図５】本発明の他の実施形態による積層型キャパシターを表す側断面図である。
【図６−ａ】従来の積層型キャパシターの並列共振周波数を測定した結果を表すグラフである。
【図６−ｂ】本発明による積層型キャパシターの並列共振周波数を測定した結果を表すグラフである。
【符号の説明】
【００４８】
３０、５０  積層型キャパシター
３１、５１  キャパシター本体
３２、５２  第１内部電極
３２ａ、３２ｂ  第１リード
３３、５３  第２内部電極
３３ａ、３３ｂ  第２リード
３４、５４  第１外部電極
３５、５５  第２外部電極
４０  キャパシター内蔵型印刷回路基板
【図１−ａ】
2006186353.tif 000004
【図１−ｂ】
2006186353.tif 000005
【図１−ｃ】
2006186353.tif 000006
【図２−ａ】
2006186353.tif 000007
【図２−ｂ】
2006186353.tif 000008
【図３−ａ】
2006186353.tif 000009
【図３−ｂ】
2006186353.tif 000010
【図４−ａ】
2006186353.tif 000011
【図４−ｂ】
2006186353.tif 000012
【図５】
2006186353.tif 000013
【図６−ａ】
2006186353.tif 000014
【図６−ｂ】
2006186353.tif 000015