(57)【要約】【課題】従来のＣＭＰプロセスを用いることなく、高アスペクト比の開口を有する接続孔にも良好な埋め込みが可能である半導体装置の作製方法を提供する。また、従来よりも少ない工程数で、配線形成が可能な方法を提供することを目的とする。更には、高集積化された半導体装置の歩留まり高い作製方法を提案する。【解決手段】複数の空孔を有する絶縁膜表面に撥水表面を有する膜を形成し、撥水表面を有する膜の一部に光を照射して、親水表面を有する領域を形成した後、親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して導電膜を形成することを特徴とする。【選択図】図１
2006186331.tif 000002
【特許請求の範囲】
【請求項１】
半導体単結晶基板上に多孔質の絶縁膜を形成し、
前記多孔質の絶縁膜をエッチングして接続孔を形成し、
前記多孔質の絶縁膜及び接続孔の表面に撥水表面を有する膜を形成し、
前記接続孔の表面に形成された撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、
前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、
焼成して導電膜を形成することを特徴とする半導体装置の作製方法。
【請求項２】
半導体単結晶基板上に多孔質の絶縁膜を形成し、
前記多孔質の絶縁膜をエッチングして接続孔を形成と共に前記半導体単結晶基板の一部を露出し、
前記多孔質の絶縁膜、接続孔、及び前記露出された半導体単結晶基板の一部の表面に撥水表面を有する膜を形成し、
前記接続孔及び半導体単結晶基板の一部の表面に形成された撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、
前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、
焼成して前記半導体単結晶基板に接続する導電膜を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は請求項２において、
前記導電膜は、配線及びプラグとして機能することを特徴とする半導体装置の作製方法。
【請求項４】
半導体単結晶基板上に第１の導電膜を形成し、
前記第１の導電膜上に多孔質の絶縁膜を形成し、
前記多孔質の絶縁膜をエッチングして接続孔を形成と共に前記第１の導電膜の一部を露出し、
前記多孔質の絶縁膜、接続孔、及び前記露出された第１の導電膜の一部の表面に撥水表面を有する膜を形成し、
前記接続孔及び第１の導電膜の一部の表面に形成された撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、
前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、
焼成して前記第１の導電膜に接続する第２の導電膜を形成することを特徴とする半導体装置の作製方法。
【請求項５】
請求項４において、
前記第２の導電膜は、配線及びプラグとして機能することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記多孔質の絶縁膜は、絶縁材料を塗布した後加熱して形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項５のいずれか一項において、前記多孔質の絶縁膜は、プラズマＣＶＤ法により形成することを特徴とする半導体装置の作製方法。
【請求項８】
半導体単結晶基板上に多孔質の絶縁膜を形成し、
前記多孔質の絶縁膜をエッチングして接続孔を形成し、
前記多孔質の絶縁膜及び接続孔の表面にバリア膜を形成し、
前記バリア膜表面上に撥水表面を有する膜を形成し、
前記膜の一部をエッチングして前記接続孔内における前記バリア膜を露出させ、露出された膜の一部に光を照射して親水表面を有する領域を形成し、
前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して導電膜を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の作製方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の集積規模が拡大するにつれて、半導体基板に形成される能動素子等のような素子の大きさは益々微細化が図られている。一方、これらの素子間を連結する配線は、微細化に伴う素子性能の向上にも関わらず、電流密度等の制約から、微細化に対応して細線化を図ることが困難である。この問題を克服するために、複数の配線層を形成して能動素子間を連結する多層化構造が採用されている。配線層を多層化する構成として、特にゲートアレイ等の特定用途向けの集積回路（ＡＳＩＣ（Ａｐｐｌｉｃｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）では、その配線層数は５層から６層にも及ぶ。そのため、各素子と配線、もしくは重なり合う配線層同士の接続数は膨大なものになる。
【０００３】
他方、配線幅を微細化するとともに、大規模集積回路（ＬＳＩ）の低消費電力化、及び高性能化の要請から、同一配線層内の配線間の容量を低減させるために、配線高さを低くする必要があり、銅等の低抵抗でかつエレクトロマイグレーション耐性、すなわち、許容電流密度の高い配線材料を用いることが検討されている。低抵抗の銅を用いて許容電流密度を向上させる場合には、銅そのものの加工性が困難であることから、金属の化学的機械研磨（以下、ＣＭＰという。ＣＭＰはＣｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇの略）技術を用いた埋め込み配線が提案されている。具体的には、配線を層間絶縁膜に埋め込む際に、上層配線と下層配線とを導通させる接続孔にも導電膜を埋め込むことにより、配線引き回し部とプラグ部とを単一導電膜で同時に形成することを可能する、いわゆるデュアルダマシン法があげられる。
【０００４】
また、配線間容量を低減させるためのもうひとつのアプローチとしては、層間膜に低比誘電率材料を使用することである。多くの低比誘電率誘電体とデュアルダマシン法との組み合わせが知られているが、なかでも、配線抵抗及び配線容量に起因する遅延の低減を実現するに、多孔質材料を誘電体として使用することが盛んに提案、検討されている（非特許文献１参照。）。主にシロキサン結合を有する多孔質材料、多孔質シリカ材料などが検討されており、一般的な組成はＳｉＯｘＣｙＨｚである。
【０００５】
理想的な多孔質低誘電率膜は、互いに独立した１〜２ｎｍ径の空孔（空隙、ポア（ｐｏｒｅ）とも言う。）が膜中に均一に分布する構造である。これを実現する方法としてはスピン塗布および焼成による手法が挙げられる。スピン塗布法による形成方法としては、多孔質材料の中に一定温度で蒸発する高分子材料を混入させ、これらを熱処理によって蒸発させて絶縁膜中に空孔を形成する方法が、検討されている。
【０００６】
また、ＳｉＬＫ（商標）を低比誘電率誘電体材料として使用するデュアルダマシン法の一例については、特許文献１を参照されたい。
【非特許文献１】「ニッケイマクロデバイス」，日経ＢＰ社，２００４年，１１月号，ｐｐ．５８〜６５
【特許文献１】米国特許第６３８３９２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、多孔質の絶縁膜において、比誘電率を低下、代表的には比誘電率を２．５未満とするためには、絶縁膜中の空孔率を３０％以上にすることが好ましい。しかしながら、空孔率が高くなるほど、絶縁膜の機械的強度が弱くなり、ＣＭＰプロセスにおいて、絶縁膜が削れ過ぎてしまう、もしくは配線を形成する導電膜がはがれてしまうことがあるという問題があった。
【０００８】
また、従来のデュアルダマシンプロセスでは、配線の形成と接続孔の埋め込みとを同時に行うので、接続孔の底部まで導電膜を充填しなければならない。このため、導電膜にリフロー処理を施すことによって、接続孔および配線溝への導電膜の埋め込みを図っている。しかし、４〜５程度のアスペクト比の開口を有するデュアルダマシン構造の層間絶縁膜に対しては、導電膜を完全に埋め込むことができず、接続孔や配線溝にボイドやカバレッジ不良部が形成されやすく、歩留まりの低下をもたらすという問題があった。
【０００９】
また、デュアルダマシン構造の配線を作るためには、接続孔、配線溝のエッチング工程、銅の電解めっき工程、ＣＭＰ工程など工程数が多く、スループットの低下と、それに伴う経済的、環境的問題があった。
【００１０】
更には、デュアルダマシンプロセスは、研磨工程がある。このため、表示装置のような大面積基板上の半導体素子の作製工程では、研磨のバラツキが生じやすい。このため、配線の短絡、配線膜厚のバラツキ等の問題が生じ、歩留まり高く半導体装置を作製することが困難である。
【００１１】
本発明は、このような従来の実情に鑑みて提案されたものであり、従来のＣＭＰプロセスを用いることなく、高アスペクト比の開口を有する接続孔にも良好な埋め込みが可能である半導体装置の作製方法を提供する。また、従来よりも少ない工程数で、配線形成が可能な方法を提供することを目的とする。更には、歩留まり高く高集積化された半導体装置の作製方法を提案する。
【課題を解決するための手段】
【００１２】
本発明は、複数の空孔を有する絶縁膜表面に撥水表面を有する膜を形成し、撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成した後、親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して導電膜を形成することを要旨とする。
【００１３】
即ち、本発明は、第１の導電膜上に多孔質の絶縁膜を形成し、多孔質の絶縁膜の一部をエッチングして第１の導電膜の一部を露出した後、多孔質の絶縁膜の表面及び第１の導電膜の露出部に撥水表面を有する膜を形成し、撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、親水表面を有する領域に導電性材料を有する液状物質を吐出し焼成して第２の導電膜を形成することを特徴とする。
【００１４】
第２の導電膜は、配線及びプラグとして機能する。
【００１５】
また、本発明の一は、半導体単結晶基板上に多孔質の絶縁膜を形成し、前記多孔質の絶縁膜をエッチングして接続孔を形成し、前記多孔質の絶縁膜及び接続孔の表面に撥水表面を有する膜を形成し、前記接続孔の表面に形成された撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して導電膜を形成することを特徴とする半導体装置の作製方法である。
【００１６】
また、本発明の一は、半導体単結晶基板上に多孔質の絶縁膜を形成し、前記多孔質の絶縁膜をエッチングして接続孔を形成と共に前記半導体単結晶基板の一部を露出し、前記多孔質の絶縁膜、接続孔、及び前記露出された半導体単結晶基板の一部の表面に撥水表面を有する膜を形成し、前記接続孔及び半導体単結晶基板の一部の表面に形成された撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して前記半導体単結晶基板に接続する導電膜を形成することを特徴とする半導体装置の作製方法である。
【００１７】
なお、前記導電膜は、配線及びプラグとして機能する。
【００１８】
また、本発明の一は、半導体単結晶基板上に第１の導電膜を形成し、前記第１の導電膜上に多孔質の絶縁膜を形成し、前記多孔質の絶縁膜をエッチングして接続孔を形成と共に前記第１の導電膜の一部を露出し、前記多孔質の絶縁膜、接続孔、及び前記露出された第１の導電膜の一部の表面に撥水表面を有する膜を形成し、前記接続孔及び第１の導電膜の一部の表面に形成された撥水表面を有する膜の一部に光を照射して親水表面を有する領域を形成し、前記親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して前記第１の導電膜に接続する第２の導電膜を形成することを特徴とする半導体装置の作製方法である。
【００１９】
なお、２ｎｄ導電膜は配線及びプラグとして機能する。
【００２０】
また、前記多孔質の絶縁膜は、絶縁材料を塗布した後加熱して形成する。更には、プラズマＣＶＤ法により形成してもよい。
【発明の効果】
【００２１】
本発明により、ＣＭＰを用いずとも、配線の形成及び接続孔の埋め込みを同時に行うことが可能である。このため、絶縁膜を過剰に削ることもなく、また密着性の高い配線を形成することが可能である。
【００２２】
また、液滴吐出法を用いて導電性粒子を含む液状物質を接続孔に吐出し、焼成して導電膜を形成するため、導電膜を完全に埋め込むことが可能であり、ボイドやカバレッジ不良を回避することが可能である。
【００２３】
このため、歩留まり高く半導体装置を作製することが可能である。
【００２４】
また、大面積基板上に形成された絶縁膜に配線の形成及び接続孔の埋め込みを同時に行うことが可能である。このため、歩留まり高く表示装置を形成することができる。また、多孔質の絶縁膜は、比誘電率が低いため、各配線間の寄生容量を緩和することが可能である。このため、層間絶縁膜の膜厚を薄くすることが可能であり、表示装置のスループットを向上させることが可能である。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本実施の形態では、半導体装置の第１の配線に導通した第２の配線を、液滴吐出法により形成する例について、図１〜４を用いて説明する。本実施形態では、半導体デバイスの第１の配線が下層配線となり、第２の配線が上層配線となる。
【００２７】
本実施の形態では、まず、図１（Ａ）に示すように通常の半導体デバイスの製造プロセスにより、絶縁膜又は絶縁基板などの絶縁性部材１０１上に配線として機能する第１の導電膜１０２を形成し、その後、第１の導電膜１０２を覆うように、第１の層間絶縁膜として多孔質の絶縁膜１０３を形成する。第１の導電膜１０２としては、公知の配線材料を用いて形成することが出来る。ここでは第１の導電膜１０２をアルミニウムで形成する。
【００２８】
多孔質の絶縁膜１０３として、二酸化珪素にリンを添加したＰＳＧ（リンシリケートガラス）、二酸化珪素にリン及びボロンを添加したＢＰＳＧ（ホウ素リンリシケートガラス）、ポリイミド、ポリアクリルなどの多孔質の絶縁膜が挙げられる。また、多孔質ＭＳＱ（メチルシルセスキオキサン）、多孔質ＨＳＱ（ハイドロシルセスキオキサン）、多孔質ＭＨＳＱ（メチルハイドロシルセスキオキサン）等のシロキサン結合を有する多孔質の絶縁膜を形成することができる。なお、シロキサン結合を有する多孔質の絶縁膜の一般的な組成は、多孔質ＳｉＯｘＣｙＨｚである。
【００２９】
多孔質の絶縁膜１０３の空孔率は、２０〜９０％の範囲であることが好ましい。この範囲より空孔率が小さいと誘電率を十分に低減することが出来ない。また、この範囲より空孔率が大きいと機械的強度が不足する。
【００３０】
多孔質の絶縁膜１０３は、ＣＶＤ法や蒸着法を用いて形成しても良い。また、スピンコート法に代表される塗布法で液状物質を塗布し加熱して焼成して形成してもよい。
【００３１】
次に、図１（Ｂ）に示すように、第１のパターニング工程として、多孔質の絶縁膜１０３をエッチングして、第１の導電膜１０２を露出して接続孔を形成する。このとき接続孔の側面部の表面１１１には、凹部が形成される。これは、多孔質の絶縁膜中の空孔が、エッチングにより露出されるためである。このため、表面の凹凸差は大きくなる。
【００３２】
なお、多孔質の絶縁膜１０３の表面は、図１（Ａ）においては平坦だが、接続孔の表面１１１のように凹部が形成されていても良い。この場合、後に形成される導電膜の密着性が更に向上する。
【００３３】
次に、図１（Ｃ）に示すように、多孔質の絶縁膜１０３表面及び第１の導電膜１０２の露出部に、バリア性を有する膜１２１を形成しても良い。ここでは、Ｔｉ膜とＴｉＮ膜との積層膜からなるバリア性を有する膜１２１をマグネトロンスパッタ法によって形成する。なお、バリア性を有する膜１２１は、Ｔｉ膜とＴｉＮ膜の積層膜に限られるものではなく、後工程で形成される導電膜に対するバリア性を有するものであればよい。バリア性を有する膜１２１の成膜方法は、電解メッキ法、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等の公知の方法を適宜適応する。
【００３４】
次に、バリア性を有する膜１２１上に、撥水表面を有する膜１２２を形成する。
【００３５】
また、撥水表面を有する膜１２２は、撥液材料を塗布又は吐出して形成することができる。撥液材料の代表例としては、フッ化炭素鎖を有する化合物が挙げられる。
【００３６】
また、撥水表面を有する膜の材料の代表例としては、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）の化学式で表される有機シランが挙げられる。ここで、Ｒは、アルキル基などの比較的不活性な基を含む物である。また、Ｘはハロゲン基、メトキシ基、エトキシ基又はアセトキシ基など、下地表面の水酸基あるいは吸着水と結合可能な加水分解基からなる。
【００３７】
また、有機シランの代表例として、Ｒにフルオロアルキル基を有するフルオロアルキルシラン（ＦＡＳ）を用いることにより、塗れ性を低下させることができる。ＦＡＳのＲは、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙ（ｘ：０以上１０以下の整数、ｙ：０以上４以下の整数）で表される構造を持ち、複数個のＲ又はＸがＳｉに結合している場合には、Ｒ又はＸはそれぞれすべて同じでも良いし、異なっていてもよい。代表的なＦＡＳとしては、ヘプタデフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシランが挙げられる。
【００３８】
撥液材料の溶媒としては、ｎーペンタン、ｎ−ヘキサン、ｎ−ヘプタン、ｎ−オクタン、ｎ−デカン、ジシクロペンタン、ベンゼン、トルエン、キシレン、デュレン、インデン、テトラヒドロナフタレン、デカヒドロナフタレン、スクワランなどの炭化水素系溶媒又はテトラヒドロフランなどを用いる。
【００３９】
ここでは、撥水表面を有する膜１２２として、ＦＡＳを用いて成膜する。また、撥水表面を有する膜を単分子膜として形成しても良い。この場合、後に撥水表面を有する膜の一部を分解するとき、短時間で分解することが可能である。また、膜厚が均一であるため、バラツキなく撥水表面を有する膜を分解することが可能である。ＦＡＳを有する密閉容器内に基板を設置することで、多孔質の絶縁膜表面にＦＡＳが化学吸着し単分子膜となり、撥水表面を形成することが可能である。また、ＦＡＳを有する溶液中に、基板を浸漬することで、多孔質の絶縁膜表面にＦＡＳが化学吸着して単分子膜となり、撥水表面を形成することが可能である。ここでは、ＦＡＳ試薬を含む密閉容器に基板を封入し、１１０℃で５分以上加熱して、ＦＡＳを多孔質の絶縁膜表面に吸着させて、撥水表面を有する膜を形成する。
【００４０】
なお、撥水表面を有する領域は、水に対する接触角が１２０°以上の撥水領域となる。
【００４１】
次に、図１（Ｄ）に示すように、第２のパターニング工程として、後に形成される第２の導電膜パターンに対応したフォトマスク１３１を利用して、光１３２を照射し、撥水表面を有する膜の一部を分解する。この結果、撥水表面を有する層の下に設けられた膜（ここでは、バリア性を有する膜１２１）の表面に、ＯＨ基やＣＯＯＨ基等の極性を有する官能基が導入される。そのため、第２の導電膜のパターンに対応した領域の表面は、水に対する接触角が２０°以下、好ましくは１０°以下の親水領域となる。これによって同一基板表面上に、異なった濡れ性表面（親水領域１３３、撥水領域１３４）が、第２の導電膜のパターンに対応して存在することとなる。
【００４２】
光１３２は、撥水表面を有する膜を分解するエネルギーを有する光であればよく、ランプやレーザから射出される光を適宜用いることができる。ここでは、真空紫外光（ＶＵＶ光）を、撥水表面を有する膜１２２に照射して、ＦＡＳの一部を分解して、撥水領域１３４及び親水領域１３３を形成する。
【００４３】
次に、図１（Ｅ）に示すように、液滴吐出手段１４０を用いて組成物１４１を吐出する。組成物は、事前に配線パターンに倣って形成された親水領域１３３の面上に狙って吐出する。液滴吐出手段１４０とは、組成物の吐出口を有するノズルや、１つ又は複数のノズルを具備したヘッド等の、液滴を吐出する手段を有するものの総称とする。液滴吐出手段１４０が具備するノズルの径は、０．０２〜１００μｍ（好適には３０μｍ以下）に設定し、該ノズルから吐出される組成物の吐出量は０．００１ｐｌ〜１００ｐｌ（好適には１０ｐｌ以下）に設定する。吐出量は、ノズルの径の大きさに比例して増加する。また、被処理物とノズルの吐出口との距離は、所望の箇所に滴下するために、出来る限り近づけておくことが好ましく、好適には０．１〜３ｍｍ（好適には１ｍｍ以下）程度に設定する。
【００４４】
液滴吐出手段１４０から吐出する組成物１４１は、導電性粒子を溶媒に溶解または分散させた液状物質を用いる。導電性粒子とは、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ等の金属の微粒子または分散性ナノ粒子に相当する。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛等を含む組成物を吐出してもよい。但し、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解または分散させたものを用いることが好適であり、より好適には、低抵抗な銀、銅を用いることが好ましい。但し、銀、銅を用いる場合には、不純物対策のため、合わせてバリア性を有する膜を設けることが好ましい。溶媒は、水、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いる。
【００４５】
ここでは、組成物として、Ａｇナノ粒子が溶媒に分散されている液状物質（以下、Ａｇペーストと示す。）を用いる。組成物は、撥水領域１３４において十分はじかれ、親水領域１３３において十分濡れる必要がある。アスペクト比が大きい接続孔に組成物が充填するためには、親水領域表面での接触角が、より低いことが好ましい。このため、組成物の撥水領域表面での液状物質の接触角が６０〜１６０°（好ましくは９０°以上）となるように、また、親水領域表面での液状物質の接触角が２０°以下（好ましくは１０°以下）となるように、溶媒や溶質量を選択することが好ましい。
【００４６】
組成物を吐出した後、乾燥と焼成の一方又は両方の工程を行い、図２（Ａ）に示すように導電膜１５１を形成する。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は１００度で３分間、焼成は２００〜３５０度で１５分間〜３０分間で行うもので、その目的、温度と時間が異なるものである。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール（ＲＴＡ）、加熱炉などにより行う。なお、この加熱処理を行うタイミングは特に限定されない。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、一般的には１００〜８００度（好ましくは２００〜３５０度）とする。本工程により、組成物中の溶媒の揮発、又は化学的に分散剤を除去するとともに、周囲の樹脂が硬化収縮することで、ナノ粒子間を接触させ、融合と融着を加速する。
【００４７】
更に、所望の膜厚になるまで同じ位置に数回、組成物を吐出しても良い。その場合にも配線パターンとして事前に撥水領域を形成しているため、図２（Ｂ）に示すように、親水領域である導電膜１５１上にのみが吐出され、設計線幅以上に濡れ広がることはない。このため、組成物を焼成して形成した導電膜１５２は、微細な幅の導電膜となる。
【００４８】
また、吐出された組成物は、基板に着弾されてから溶媒が乾燥するまでの間は液体状である。高アスペクト比の開口を有する接続孔に関しても、接続孔の側面の親水性が高いため、接続孔に十分に充填される。
【００４９】
吐出された組成物を加熱することで、ナノ粒子は融合、融着されて固化する。ここで、多孔質の絶縁膜１０３の表面の断面図を、図３（Ａ）、（Ｂ）に示す。図３（Ａ）に示すように、多孔質の絶縁膜表面に多数凹部１６２を有するため、表面は凹凸状である。このため、絶縁膜と組成物の接触面積が増大し、密着力を向上させることができる。図３（Ｂ）に示すように、多孔質の絶縁膜の一部は、凹部内に形成される導電膜１６３の一部を覆い被さった形状となる。このような凹部内で導電性粒子が充填し、該導電性粒子が多孔性絶縁膜に被覆された状態で、導電性粒子同士が融着し固化した場合は、凹部内に存在する導電膜が針やくさびのような働きをする。このような効果を投錨効果（アンカー効果とも言われる）という。これによって、第２の導電膜１５１は、多孔質の絶縁膜１０３と剥離強度が高まり、剥離しにくくなる。
【００５０】
次に図４に示すように、ＵＶオゾンクリーナーにて撥水領域１３４を除去した後、バリア膜１７１を成膜する。ここでは、バリア膜として、窒化珪素膜をＣＶＤ法などの公知の手法により成膜して半導体装置を作製することが可能である。さらに必要があれば、多孔質の絶縁膜を形成し、図１（Ａ）〜（Ｅ）と同様な工程により、多層配線を形成し、半導体装置を形成することができる。
【００５１】
以上の工程により、接続孔への配線材料の良好な埋め込みが可能であり、配線溝を形成せずに所定の厚さをもつ配線を形成可能であり、余剰な配線材料をＣＭＰにて除去する必要がない。このために歩留まりやスループットを向上させると共に、低コストで多層配線を形成することが可能である。
【００５２】
（実施の形態２）
本実施の形態では、単結晶半導体基板上に配線を形成する工程を、図５〜７を用いて説明する。
【００５３】
図５（Ａ）に示すように、基板５００に素子分離領域５０３〜５０５を形成する。基板５００は、単結晶半導体基板又は化合物半導体基板であり、代表的には、ｎ型またはｐ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板等が挙げられる。また、ＳＯＩ基板（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いることもできる。本実施形態では、基板５００として、単結晶シリコン基板を用いる。素子分離領域５０３〜５０５は、公知の選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。ここでは、素子分離領域５０３〜５０５としては、トレンチ分離法により素子分離領域である酸化珪素膜を形成する。この後、ウエルイオン注入によりｐウェル領域５０１、ｎウェル領域５０２を形成する。また、チャネルストップイオン注入及び／又は閾値調整イオン注入を適宜行う。
【００５４】
次に、基板５００の表面を洗浄して、基板５００の表面を露出する。この後、ＣＶＤ法、スパッタリング法、熱酸化法等の公知の手法により第１の絶縁膜を形成する。次に、第１の絶縁膜上に第１の導電膜を成膜する。第１の絶縁膜及び第１の導電膜はそれぞれ、公知のゲート絶縁膜及びゲート電極と同様の材料及び成膜方法により形成することができる。次に、第１の導電膜上にマスクパターンを形成し、該マスクパターンを用いて第１の導電膜をエッチングしてゲート電極５０６、５０７を形成する。次に、マスクパターン及びゲート電極５０６、５０７をマスクとして、基板５００に自己整合的に不純物元素を添加する。
【００５５】
次に、マスクパターン、ゲート電極５０６、５０７をマスクとして、第１の絶縁膜をエッチングしてゲート絶縁膜５０８、５０９を形成する。次に、マスクパターンを除去した後、第２の絶縁膜を成膜し、異方性エッチングを行ってサイドウオール５１０〜５１３を形成する。次に、ゲート電極５０６、５０７及びサイドウオール５１０〜５１３をマスクとして不純物元素を添加する。次に、加熱処理、ＧＲＴＡ法またはＬＲＴＡ法により、不純物元素の活性化を行い、ソース領域及びドレイン領域５１４〜５１７、低濃度不純物領域５１８〜５２１を形成する。なお、ｐウェル領域５０１に形成されたソース領域及びドレイン領域５１４、５１５は、リンが添加されたｎ＋領域であり、低濃度不純物領域５１８、５１９は、ｎ−領域である。また、ｎウェル領域５０２に形成されたソース領域及びドレイン領域５１６、５１７はボロンが添加されたｐ＋領域であり、低濃度不純物領域５２０、５２１は、ｐ−領域である。
【００５６】
なお、ｎ−領域、ｐ＋領域は、適宜形成すればよいため、これらを有さないトランジスタを形成してもよい。また、ここでは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを示したが、これに係らず、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのみで構成される半導体装置を形成しても良い。
【００５７】
次に、図５（Ｂ）に示すように、第３の絶縁膜を形成する。第３の絶縁膜は、ＣＶＤ法、スパッタリング法、塗布法及び加熱処理等の公知の手法により形成する。ここでは、ＢＰＳＧを塗布し加熱して酸化珪素膜を形成する。なお、第３の絶縁膜は多孔質の絶縁膜である。次に、第３の絶縁膜の一部をエッチングして接続孔５３１〜５３４を形成すると共に、各ソース領域及びドレイン領域５１４〜５１７の一部を露出する。接続孔が形成された多孔質の絶縁膜５３５において、接続孔の側面には、微細な凹部５３６が形成されている。
【００５８】
この後、多孔質の絶縁膜表面に、バリア性を有する導電膜を形成してもよい。
【００５９】
次に、図５（Ｃ）に示すように、接続孔が形成された多孔質の絶縁膜５３５表面に、撥水表面を有する膜５４１を形成する。ここでは、撥水表面を有する膜５４１として、ＦＡＳ試薬を含む密閉容器に基板を封入し、５分以上１１０℃で加熱して形成する。撥水表面を有する膜５４１の表面は、水に対する接触角が１２０°以上の撥水性領域となる。
【００６０】
次に、配線パターンを有するフォトマスク５４２を利用して、撥水表面を有する膜５４１に真空紫外（ＶＵＶ）光５４３を照射して分解する。この結果、図５（Ｄ）に示すように、ＶＵＶ光が照射された領域のＦＡＳが分解されて親水表面を有する領域５４９ａ〜５４９ｄとなり、ＶＵＶ光が照射されなかった領域は、ＦＡＳが残存する。即ち、撥水表面を有する領域５４４〜５４８が形成される。このときの、斜視図を図７（Ａ）に示す。
【００６１】
次に、図５（Ｅ）に示すように、親水表面を有する領域５４９ａ〜５４９ｄにＡｇペーストを吐出し、１００度で３分間加熱して乾燥した後、２００〜３５０度で１５分間〜３０分間加熱して焼成を行って、導電膜５５１〜５５４を形成する。親水表面を有する領域５４９ａ〜５４９ｄの外延には、撥水表面を有する領域５４４〜５４７が形成される。このため、Ａｇペーストは、設計線幅以上に塗れ広がることはない。また、高アスペクト比の開口を有する接続孔に関しても、接続孔に十分に充填される。このため、プラグ及び配線として機能する導電膜を形成することができる。また、Ａｇペーストは、焼成によりＡｇペースト中のＡｇナノ粒子が、融合、融着されて固化する。該Ａｇナノ粒子は、多孔質の絶縁膜表面に多数存在する微細な孔の存在により接触面積が増大することで剥離強度を向上することができる。
【００６２】
この後、図６（Ａ）に示すように、Ａｇペーストを複数回滴下し、焼成して、導電膜の膜厚を厚くしても良い。また、プラグを接続する導電膜５５１〜５５４を形成する図６（Ａ）に、膜厚を厚くした配線５６１〜５６３を示す。また、このときの、斜視図を図７（Ｂ）に示す。
【００６３】
以上の工程により、多孔質の絶縁膜に密着性の高い配線を形成することが可能である。
【００６４】
次に、ＵＶオゾンクリーナーにて撥水表面を有する領域５４４〜５４７を除去した後、バリア層として、窒化珪素膜をＣＶＤ法などの公知の手法により成膜してもよい。
【００６５】
次に、図６（Ｂ）に示すように、絶縁膜５３５及び配線５６１〜５６３上に、絶縁膜５３５と同様の材料を用いて、接続孔を有する多孔質の絶縁膜５７１を形成した後、導電膜５５１〜５５３と同様の工程により、導電膜５７２〜５７５を形成する。この後、接続孔を有する多孔質の絶縁膜５７６を形成した後、導電膜５７７〜５７９を形成して、多層配線を形成する。
【００６６】
以上の工程により、接続孔への導電性材料の良好な埋め込みが可能であり、配線溝を形成せずに多層配線構造を有する半導体装置を形成することが可能である。このため、余剰な配線材料をＣＭＰにて除去する必要がない。この結果、歩留まりやスループットを向上させると共に、低コストで多層配線を形成することが可能である。
【００６７】
以上の工程により、低誘電率の絶縁膜を有する半導体装置を形成することができる。
【００６８】
また、基板５００としてＳＯＩ基板（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用い、公知の剥離方法によりシリコン基板との酸化絶縁膜において剥離することが可能な処理を行うことにより、ＭＯＳトランジスタを剥離することができる。また、当該剥離したＭＯＳトランジスタを、フレキシブル基板に接着することにより、半導体装置の薄型化が可能である。
【００６９】
本実施の形態で示した半導体装置は、ＭＯＳトランジスタの他、バイポーラトランジスタ等の種々の半導体装置に適用可能である。また、メモリー、ロジック回路等の種々の回路に適用可能である。
【００７０】
（実施の形態３）
実施の形態１に示す多孔質の絶縁膜及び導電膜を、表示装置の絶縁膜、配線及びプラグとして機能する導電膜に用いることができる。代表的には、薄膜トランジスタのソース線、ドレイン線、さらにはゲート電極に接続するゲート線等に用いることが可能である。このような構造により、配線間の寄生容量が低減するため、層間絶縁膜の膜厚を薄くすることが可能であり、スループットの向上を図ることができる。
【実施例１】
【００７１】
本発明の半導体装置を（用いることが可能な）システムＬＳＩに適用する場合について、図８を用いて説明する。
【００７２】
なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、ＤＳＣ、テレビ、プリンタ、ＦＡＸ、ゲーム機、ナビゲーション、ＤＶＤプレーヤなどを挙げることができる。
【００７３】
図８に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはマイクロプロセッサ１６０１、不揮発性メモリ１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図８に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。
【００７４】
本実施例の絶縁膜及び導電膜の形成方法に実施の形態１又は実施形態２を適応することにより、高集積化された半導体装置を作製することが可能である。
【実施例２】
【００７５】
図９（Ａ）に、本発明の半導体装置である非接触型のＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ、無線プロセッサ、無線メモリ、ＩＣカード等の一形態を、斜視図で示す。１１０１は集積回路、１１０２はアンテナに相当し、アンテナ１１０２は集積回路１１０１に接続されている。１１０３は基板、１１０４はカバー材に相当する。アンテナ１１０２は、基板１１０３又はカバー材１１０４上に形成されており、集積回路１１０１を基板１１０３及びカバー材１１０４で挟持している。なお、集積回路上をアンテナが覆っていても良い。即ち、集積回路の占有面積とアンテナの占有面積が、等しくともよい。
【００７６】
図９（Ｂ）に、本発明の半導体装置であるＩＣカードの一形態を、斜視図で示す。１１０５は集積回路、１１０６はアンテナに相当し、アンテナ１１０６は集積回路１１０５に接続されている。１１０８はインレットシートとして機能する基板、１１０７、１１０９はカバー材に相当する。アンテナ１１０６は基板１１０８上に形成されている。また、集積回路１１０５は、アンテナが形成される基板１１０８と、２つのカバー材１１０７、１１０９の一方との間に挟まれている。なお本発明のＩＣカードは、集積回路１１０５に接続された表示装置を有していても良い。
【００７７】
集積回路１１０１、１１０５に実施の形態１又は実施の形態２で示す導電膜の形成方法を用いることで、高集積化された半導体装置を作製することが可能である。
【実施例３】
【００７８】
上記実施例の非接触型のＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ、無線プロセッサ、無線メモリ、ＩＣカード等に代表される半導体装置の典型的なブロック図を図１０に示す。図１０には、認証データ等の固定データを読み出す簡単な機能を有する構成を示した。同図において、半導体装置１３０１は、アンテナ１３０２、高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ１３１０、ＲＯＭ１３１１によって構成されている。
【００７９】
高周波回路１３０３はアンテナ１３０２よりアナログ信号を受信し、また、データ変調回路１３０８より受け取ったアナログ信号をアンテナ１３０２から出力する回路である。電源回路１３０４は受信信号から定電源を生成する回路、リセット回路１３０５はリセット信号を生成する回路、クロック発生回路１３０６はクロック信号を発生する回路、データ復調回路１３０７は受信した信号からデータを抽出する回路、データ変調回路１３０８は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であり、以上の回路からアナログ部が構成される。
【００８０】
一方、制御回路１３０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、不揮発性メモリ１３１０やＲＯＭ１３１１のアドレス信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。
【００８１】
本実施例は、実施の形態１または２と組み合わせて用いることが可能である。
【実施例４】
【００８２】
上記実施例に示される非接触型のＲＦＩＤ（Ｒａｄｉｏ  ＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ、無線プロセッサ、無線メモリ、ＩＣカード等に代表される半導体装置２０の応用例を図１１を用いて示す。本発明により作製される半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１１（Ａ）参照）、包装用容器類（包装紙やボトル等、図１１（Ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１１（Ｃ）参照）、乗物類（自転車等、図１１（Ｄ）参照）、身の回り品（鞄や眼鏡等、図１１（Ｅ）参照）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【００８３】
本発明の半導体装置は、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に半導体装置を設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に薄膜集積回路を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。小型、薄型、軽量を実現する本発明の半導体装置は、物品に実装しても、デザイン性を損なうことがない。
【図面の簡単な説明】
【００８４】
【図１】本発明に係る半導体装置の作製工程を説明する断面図。
【図２】本発明に係る半導体装置の作製工程を説明する断面図。
【図３】本発明に係る絶縁膜の構造を説明する断面図。
【図４】本発明に係る半導体装置の構造を説明する断面図。
【図５】本発明に係る半導体装置の作製工程を説明する断面図。
【図６】本発明に係る半導体装置の作製工程を説明する断面図。
【図７】本発明に係る半導体装置の作製工程を説明する斜視図。
【図８】本発明に係る半導体装置の構造を説明する図。
【図９】本発明に係る半導体装置の構造を説明する斜視図。
【図１０】本発明に係る半導体装置の構造を説明する図。
【図１１】半導体装置の応用例を説明する斜視図。
【符号の説明】
【００８５】
２０    半導体装置
１０１    絶縁性部材
１０２    導電膜
１０３    絶縁膜
１１０    分以上
１１１    表面
１２１    膜
１２２    膜
１３１    フォトマスク
１３２    光
１３３    親水領域
１３４    撥水領域
１４０    液滴吐出手段
１４１    組成物
１５１    導電膜
１５２    導電膜
１６２    凹部
１６３    導電膜
１７１    バリア膜
５００    基板
５０１    ｐウェル領域
５０２    ｎウェル領域
５０３    素子分離領域
５０６    ゲート電極
５０８    ゲート絶縁膜
５１０    サイドウオール
５１４    ドレイン領域
５１６    ドレイン領域
５１８    低濃度不純物領域
５２０    低濃度不純物領域
５３１    接続孔
５３５    絶縁膜
５３６    凹部
５４１    膜
５４２    フォトマスク
５４３    真空紫外（ＶＵＶ）光
５４４    領域
５５１    導電膜
５６１    配線
５７１    絶縁膜
５７２    導電膜
５７６    絶縁膜
５７７    導電膜
１１０１    集積回路
１１０２    アンテナ
１１０３    基板
１１０４    カバー材
１１０５    集積回路
１１０６    アンテナ
１１０７    カバー材
１１０８    基板
１３０１    半導体装置
１３０２    アンテナ
１３０３    高周波回路
１３０４    電源回路
１３０５    リセット回路
１３０６    クロック発生回路
１３０７    データ復調回路
１３０８    データ変調回路
１３０９    制御回路
１３１０    不揮発性メモリ
１３１１    ＲＯＭ
１６０１    マイクロプロセッサ
１６０２    メインメモリ
１６０３    クロックコントローラ
１６０４    不揮発性メモリ
１６０５    メモリコントローラ
１６０６    コントローラ
１６０７    Ｉ／Ｏポート
５４９ａ    領域
【図１】
2006186331.tif 000003
【図２】
2006186331.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006186331.tif 000009
【図８】
2006186331.tif 000010
【図９】
2006186331.tif 000011
【図１０】
2006186331.tif 000012
【図１１】
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