(57)【要約】【課題】スプリットゲート型のＥＥＰＲＯＭ型メモリセルにおいて、データ書き込みの際の動作品質を安定させ、メモリセルの特性及び信頼性を向上させる。【解決手段】スペーサ膜５をマスクとして、リンイオンをＰ型半導体基板１中にイオン注入することで、低濃度のソース領域７ａを形成する。次に、ポリシリコン膜３の側面をサイドキャップ膜６で被覆する。次に、このサイドキャップ膜６をマスクとして、ヒ素イオンをイオン注入することで、高濃度のソース領域７ｂを形成する。サイドキャップ膜６の幅の分、低濃度のソース領域７aを熱拡散前に確保するため、熱拡散後も低濃度のソース領域７ａの幅を広く維持することができる。このため、低濃度のソース領域７ａで耐圧を確保すると共に短チャネル効果を防止することができる。【選択図】図２
2006186030.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフローティングゲートと、前記フローティングゲートを被覆するように形成されたトンネル絶縁膜と、前記トンネル絶縁膜を介してフローティングゲート上に形成されたコントロールゲートと、を備える半導体装置の製造方法において、
前記フローティングゲートをマスクとして、前記半導体基板中に不純物イオンを注入して低濃度の第１の不純物領域を形成する工程と、
前記フローティングゲートの側面を被覆するサイドキャップ膜を形成する工程と、
前記フローティングゲート及びサイドキャップ膜をマスクとして、前記半導体基板中に不純物イオンを注入して高濃度の第２の不純物領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に絶縁膜を介して半導体膜、マスク層を順次形成する工程と、
前記マスク層を加工して前記半導体膜の表面を露出する開口部を形成する工程と、
前記マスク層をエッチングマスクとして、前記半導体膜の表面を等方性エッチングする工程と、
前記マスク層の開口部の側壁にスペーサ膜を形成する工程と、
前記スペーサ膜をエッチングマスクとして前記半導体膜及び前記絶縁膜を順次エッチングして前記半導体基板を露出する工程と、
前記スペーサ膜をマスクとして、前記半導体基板中に不純物イオンを注入して低濃度の第１の不純物領域を形成する工程と、
前記半導体基板表面の一部上であって、前記半導体膜及び前記絶縁膜の側面を被覆するサイドキャップ膜を形成する工程と、
前記サイドキャップ膜をマスクとして、前記半導体基板中に不純物イオンを注入して高濃度の第２の不純物領域を形成する工程と、
前記マスク層を除去した後に、前記スペーサ膜をエッチングマスクとして前記半導体膜をエッチングすることで、前記半導体基板上に前記絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲート上にトンネル絶縁膜を形成する工程と、
前記フローティングゲート上及び前記フローティングゲートに隣接する前記半導体基板上に、前記トンネル絶縁膜を介してコントロールゲートを形成する工程と、
前記半導体基板中に不純物イオンを注入して第３の不純物領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板中に前記高濃度の第２の不純物領域を形成した後に、前記高濃度の第２の不純物領域にコンタクトするソース線を形成する工程と、
熱処理により、前記ソース線の上面を被覆する酸化膜を形成すると共に、前記低濃度の第１の不純物領域及び高濃度の第２の不純物領域に注入された不純物イオンを熱拡散する工程と、を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスク層は窒化シリコン膜から成ることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体膜はポリシリコン膜から成ることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記ソース線はポリシリコン膜から成ることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜及び前記スペーサ膜は酸化シリコン膜または窒化シリコン膜から成ることを特徴とする請求項２，請求項４，請求項５のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記サイドキャップ膜は酸化シリコン膜または窒化シリコン膜から成ることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、電気的にプログラム及び消去可能な読み出し専用メモリ装置（以下、ＥＥＰＲＯＭという）は、携帯電話やデジタルカメラなどの応用分野の拡大に伴い、広く普及している。
【０００３】
ＥＥＰＲＯＭは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができるものである。このＥＥＰＲＯＭはスプリットゲート型(Split-Gate Type)とスタックゲート型（Stacked-Gate Type）とに分類される。
【０００４】
図７（ｃ）は、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの構造を示す断面図である。図７（ｃ）に示すように、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２が共通のソース領域１０７ａ，１０７ｂを中心にして左右対称に配置されている。
【０００５】
第１のメモリセルＭＣ１の構造を説明すると、以下の通りである。（第２のメモリセルＭＣ２についても全く同様である。）Ｐ型半導体基板１０１の表面に、所定間隔を隔ててドレイン領域１１４、低濃度のソース領域１０７ａ及び高濃度のソース領域１０７ｂが形成され、それらの間にチャネル領域１１６が形成されている。そして、チャネル領域１１６の一部上及びソース領域１０７ａ，１０７ｂの一部上にゲート絶縁膜１０２を介して、フローティングゲート１１０が形成されている。このフローティングゲート１１０上には、酸化シリコンから成るスペーサ膜１０５が、フローティングゲート１１０に対して自己整合的に形成されている。
【０００６】
また、フローティングゲート１１０の側面及びスペーサ膜１０５を被覆するようにトンネル絶縁膜１１１が形成されている。このトンネル絶縁膜１１１上及びチャネル領域１１６の一部上にはコントロールゲート１１３（制御ゲート）が形成されている。
【０００７】
次に、従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの製造方法について、図面を参照しながら説明する。
【０００８】
まず、図５（ａ）を示すように、Ｐ型半導体基板１０１の表面に約１０ｎｍの酸化シリコン膜（SiO2膜）から成るゲート絶縁膜１０２を熱酸化により形成する。これに続いて、ゲート絶縁膜１０２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜１０３(Poly Silicon film)を形成する。
【０００９】
次に、図５（ｂ）に示すように、全面に約４００ｎｍの膜厚を有する厚い窒化シリコン膜１０４をＣＶＤ法により形成する。次に、図５（ｃ）に示すように、後にフローティングゲートが形成される領域上の窒化シリコン膜１０４を選択的にエッチングして開口部１０４ｈを形成する。そして、この開口部１０４ｈが形成された窒化シリコン膜１０４をマスクとして、ポリシリコン膜１０３の表面を等方性エッチングする。これにより、ポリシリコン膜１０３の表面に浅い溝部１０３ａが形成され、窒化シリコン膜１０４のエッジ下にはアンダーカット部が生じる。
【００１０】
その後、窒化シリコン膜１０４の開口部１０４ｈ内を含む全面にＣＶＤ法により、酸化シリコン膜を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは窒化シリコン膜１０４の表面が露出するまで行われる。その結果、図６（ａ）に示すように、窒化シリコン膜１０４の側壁に酸化シリコン膜から成るスペーサ膜１０５を形成する。
【００１１】
次に、図６（ｂ）に示すように、スペーサ膜１０５及び窒化シリコン膜１０４をエッチングマスクとして、ポリシリコン膜１０３及びゲート絶縁膜１０２をエッチングし、Ｐ型半導体基板１０１の表面を露出する。
【００１２】
次に、スペーサ膜１０５及び窒化シリコン膜１０４をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧１５ＫｅＶ，注入量３×１０１５／ｃｍ２の注入条件でイオン注入して、さらに、リンイオンを加速電圧１５ＫｅＶ，注入量１×１０１４／ｃｍ２の注入条件で，イオン注入することで、Ｐ型半導体基板１０１の表面にヒ素イオンとリンイオンが注入された高濃度のソース領域１０７ｂを自己整合的に形成する。
【００１３】
次に、図６（ｃ）に示すように、エッチングにより露出されたポリシリコン膜１０３の側面はサイドキャップ膜１０６によって被覆される。このサイドキャップ膜１０６は、ＣＶＤ法により酸化シリコン膜を約３０ｎｍの膜厚に全面に堆積し、この酸化シリコン膜を異方性エッチングによりエッチバックすることで形成することができる。
【００１４】
次に、スペーサ膜１０５及びサイドキャップ膜１０６で囲まれた溝内に、高濃度のソース領域１０７ｂとコンタクトするソース線１０８を形成する。ソース線１０８は、ＣＶＤ法により全面にポリシリコン膜を堆積し、このポリシリコン膜をエッチバック法によりエッチバックして形成する。
【００１５】
次に、基板全面をおよそ９００℃で１５分間の熱処理を加えることで、ソース線１０８の上面に酸化シリコン膜から成るソース線キャップ膜１０９を形成すると共に、前述のイオン注入によってＰ型半導体基板１０１中に注入された不純物イオンが熱拡散する。ここで、リンイオンとヒ素イオンとでは、その拡散係数が異なることから、Ｐ型半導体基板１０１表面に高濃度のソース領域１０７ｂから広がって低濃度のソース領域１０７ａが形成される。
【００１６】
次に、図７（ａ）に示すように、窒化シリコン膜１０４をホット燐酸などの薬品を用いて除去し、スペーサ膜１０５をエッチングマスクとして、ポリシリコン膜１０３及びゲート絶縁膜１０２を異方性エッチングし、一対のフローティングゲート１１０，１１０を形成する。このフローティングゲート１１０，１１０はスペーサ膜１０５に対して自己整合的に形成される。このとき、一対のフローティングゲート１１０，１１０の一端部には先鋭部１１０ａが形成される。これは、前述した浅い溝部１０３ａの形成時の等方性エッチングにより、溝部１０３ａの端部が上方へカーブしているために形成される。
【００１７】
さらに、ＣＶＤ法により全面に約２０ｎｍの膜厚を有するシリコン酸化膜を堆積して、トンネル絶縁膜１１１を形成する。ここで、トンネル絶縁膜１１１は、フローティングゲート１１０の側面及び上面の一部を被覆するように形成される。
【００１８】
次に、図７（ｂ）に示すように、ＣＶＤ法により全面に約２００ｎｍの膜厚を有するポリシリコン膜１１２を堆積する。次に、図７（ｃ）に示すように、ポリシリコン膜１１２を異方性エッチングによりエッチバックし、コントロールゲート１１３を形成する。コントロールゲート１１３はスペーサ膜１０５の側壁に自己整合的に形成される。即ち、コントロールゲート１１３は、フローティングゲート１１０の一部上及びチャネル領域１１６となるＰ型半導体基板１０１上にトンネル絶縁膜１１１を介して形成される。
【００１９】
次に、コントロールゲート１１３の下部の側壁にミニスペーサ膜１１５を形成する。このミニスペーサ膜１１５は、ＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜をエッチバックすることで形成することができる。そして、ミニスペーサ膜１１５をマスクとして、ｎ型不純物、例えばヒ素イオンをＰ型半導体基板１０１中にイオン注入することにより、ドレイン領域１１４，１１４を形成する。
【００２０】
上述の自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルについては、以下の特許文献１，２に記載されている。
【特許文献１】特許第３４８１９３４号公報
【特許文献２】特開２００３−１２４３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述のとおり、従来のスプリットゲート型のＥＥＰＲＯＭのメモリセルに係るソース領域においては、リンイオンとヒ素イオンをイオン注入した後、それらの拡散係数の違いを利用して低濃度のソース領域１０７ａと高濃度のソース領域１０７ｂを形成させていた。      
【００２２】
しかしながら、メモリセルの微細化を進める上で、低濃度のソース領域１０７ａの幅が狭くなり過ぎて、P型半導体基板１０１との接合耐圧が低下し、メモリセルのデータの書き込み動作が安定しないという問題があった。また、低濃度のソース領域１０７ａの幅を広くするために熱処理の温度を上げると、ソース領域の幅が広がり過ぎて、短チャネル効果が生じ、メモリセルの特性及び信頼性が劣化するという問題があった。このように、低濃度のソース領域の幅を制御することは重要であり、メモリセルが微細になるほどその影響は大きくなる。
【課題を解決するための手段】
【００２３】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板上に形成されたフローティングゲートと、前記フローティングゲートを被覆するように形成されたトンネル絶縁膜と、前記トンネル絶縁膜を介してフローティングゲート上に形成されたコントロールゲートと、を備える半導体装置の製造方法において、前記フローティングゲートをマスクとして、前記半導体基板中に不純物イオンを注入して低濃度の不純物領域を形成する工程と、前記フローティングゲートの側面を被覆するサイドキャップ膜を形成する工程と、前記フローティングゲート及びサイドキャップ膜をマスクとして、前記半導体基板中に不純物イオンを注入して高濃度の不純物領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、スプリットゲート型のＥＥＰＲＯＭのメモリセルにおいて、チャネル領域を広げ過ぎずに低濃度のソース領域の幅を広く維持することができるため、ソース領域と半導体基板との接合耐圧を確保してデータの書き込み動作を安定させることができるとともに、短チャネル効果を防止し、メモリセルの特性及び信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２６】
まず、図１（ａ）に示すように、Ｐ型半導体基板１の表面に約１０ｎｍの酸化シリコン膜（SiO2膜）から成るゲート絶縁膜２を熱酸化により形成する。これに続いて、ゲート絶縁膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜３(Poly Silicon film)を形成する。
【００２７】
次に、図１（ｂ）に示すように、全面に約４００ｎｍの膜厚を有する厚い窒化シリコン膜４をＣＶＤ法により形成する。次に、図１（ｃ）に示すように、後にフローティングゲート１０が形成される領域上の窒化シリコン膜４を選択的にエッチングして開口部４ｈを形成する。そして、この開口部４ｈが形成された窒化シリコン膜４をエッチングマスクとして、ポリシリコン膜３の表面を等方性エッチングする。これにより、ポリシリコン膜３の表面に浅い溝部３ａが形成される。
【００２８】
その後、窒化シリコン膜４の開口部４ｈ内を含む全面にＣＶＤ法により、酸化シリコン膜を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは窒化シリコン膜４の表面が露出するまで行われる。その結果、図２（ａ）に示すように、窒化シリコン膜４の側壁に酸化シリコン膜から成るスペーサ膜５を形成する。なお、スペーサ膜５は窒化シリコン膜であってもよい。
【００２９】
次に、図２（ｂ）に示すように、スペーサ膜５をマスクとして、ポリシリコン膜３及びゲート絶縁膜２をエッチングし、Ｐ型シリコン基板１の表面を露出する。そしてスペーサ膜５及び窒化シリコン膜４をマスクとして、ｎ型不純物、例えばリンイオンを加速電圧１５Ｋｅｖ，注入量１×１０１４ｃｍ２の注入条件でＰ型半導体基板１中にイオン注入することで、後に形成されるフローティングゲート１０に整合した低濃度のソース領域７ａを形成する。
【００３０】
次に、前述したエッチングによりポリシリコン膜３の側面が露出されるが、この露出されたポリシリコン膜３の側面は、図２（ｃ）に示すように、サイドキャップ膜６によって被覆される。このサイドキャップ膜６は、ＣＶＤ法により酸化シリコン膜を約３０ｎｍの膜厚に全面に堆積し、この酸化シリコン膜を異方性エッチングによりエッチバックすることで形成する。なお、サイドキャップ膜６は窒化シリコン膜であってもよい。
【００３１】
次に、サイドキャップ膜６をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧１５ＫｅＶ，注入量３×１０１５／ｃｍ２の注入条件でＰ型半導体基板１中にイオン注入することで、高濃度のソース領域７ｂを自己整合的に形成する。
【００３２】
次に、図３（ａ）に示すように、スペーサ膜５及びサイドキャップ膜６で囲まれた溝内に、高濃度のソース領域７ｂとコンタクトするソース線８を形成する。このソース線８は、ＣＶＤ法により全面にポリシリコン膜を堆積し、このポリシリコン膜をエッチバック法によりエッチバックして形成する。また、ＣＭＰ法でポリッシング形成してもよい。この時、窒化シリコン膜４はＣＭＰの終点検出膜として利用される。
【００３３】
次に、基板全面をおよそ８００℃で２０分間の熱処理を加えることで、ソース線８の上面に酸化シリコン膜から成るソース線キャップ膜９を形成すると共に、低濃度のソース領域７ａ及び高濃度のソース領域７ｂに注入された不純物イオンを熱拡散させる。
【００３４】
次に、図３（ｂ）に示すように、窒化シリコン膜４をホット燐酸などの薬品を用いて除去し、スペーサ膜５をマスクとして、ポリシリコン膜３及びゲート絶縁膜２を異方性エッチングし、一対のフローティングゲート１０，１０を形成する。このとき、一対のフローティングゲート１０，１０の一端部には先鋭部１０ａが形成される。更に、ＣＶＤ法により全面に約２０ｎｍの膜厚を有するシリコン酸化膜を堆積して、トンネル絶縁膜１１を形成する。ここで、トンネル絶縁膜１１は、フローティングゲート１０の側面及び上面の一部を被覆するように形成される。
【００３５】
次に、図３（ｃ）に示すように、ＣＶＤ法により全面に約２００ｎｍの膜厚を有するポリシリコン膜１２を堆積する。次に、図４に示すように、ポリシリコン膜１２を異方性エッチングによりエッチバックし、コントロールゲート１３を形成する。コントロールゲート１３はスペーサ膜５の側壁に自己整合的に形成される。即ち、コントロールゲート１３は、フローティングゲート１０の一部上及びチャネル領域となるＰ型半導体基板１上にトンネル絶縁膜１１を介して形成される。
【００３６】
次に、図４に示すように、コントロールゲート１３の下部の側壁にミニスペーサ膜１５を形成する。このミニスペーサ膜１５は、ＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜をエッチバックすることで形成することができる。
【００３７】
そして、このミニスペーサ膜１５をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶ，注入量５×１０１５／ｃｍ２の注入条件でＰ型半導体基板１中にイオン注入することにより、コントロールゲート１３に対して自己整合的に、ドレイン領域１４，１４を形成する。そして、低濃度のソース領域７ａとドレイン領域１４との間のＰ型シリコン基板１の表面がチャネル領域１６となる。
【００３８】
本実施形態によれば、イオン注入により低濃度のソース領域７ａを形成した後に、サイドキャップ膜６を形成させ、その後にサイドキャップ膜６をマスクとして高濃度のソース領域７ｂを形成させているため、サイドキャップ膜６の幅の分、低濃度のソース領域７ａの幅を熱拡散前に確保することができる。従って、熱拡散後も低濃度のソース領域７ａの幅を広く維持することができるので、低濃度のソース領域７ａとＰ型半導体基板１との接合耐圧を確保することができる。
【００３９】
また、従来は低濃度のソース領域の幅を確保するために高温（約９００℃）下で熱拡散していたが、従来よりも低温（約８００℃）下で熱拡散することができる。そのため、メモリセルの微細化に適しており、低濃度のソース領域７ａが広がり過ぎることを抑え、短チャネル効果を防止することができる。
【００４０】
なお、本発明の実施形態では、Ｐ型シリコン基板から成る半導体装置の製造方法に本発明を適用する例を紹介したが、Ｎ型シリコン基板から成る半導体装置の製造方法に本発明を適用するものであっても良い。
【００４１】
なお、上述した構成のメモリセルの動作を説明すると以下の通りである。まず、デジタルデータの書き込み時には、コントロールゲート１３とソース領域７ａ，７ｂに所定の電位（例えば、Ｐ型半導体基板１に０Ｖ、コントロールゲート１３に２Ｖ、ソース領域７ａ、７ｂに１０Ｖ）を印加し、チャネル領域１６に電流を流すことにより、ゲート絶縁膜２を通してフローティングゲート１０にチャネルホットエレクトロン（Channel Hot Electron） を注入する。
【００４２】
ここで、本実施形態では低濃度のソース領域７ａの幅が広く維持されていることから耐圧が確保されており、データ書き込みの際に安定した動作品質を得ることができる。フローティングゲート１０に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０内に保持される。
【００４３】
一方、前記メモリセルに記憶されたデジタルデータを消去する時には、ドレイン領域１４及びソース領域７ａ，７ｂを接地し、コントロールゲート１３に所定の電位（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１１にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０に蓄積された電子をコントロールゲート１３へ引き抜く。このとき、フローティングゲート１０の端部には先鋭部１０ａが形成されているため、この部分に電界集中が生じ、比較的低いコントロールゲート電位でファウラー・ノルドハイム・トンネル電流を流すことができ、効率的なデータ消去を行うことができる。
【００４４】
また、前記メモリセルに記憶されたデータを読み出す時は、コントロールゲート１３及びドレイン領域１４に所定の電位（例えば、２Ｖ）を印加する。すると、フローティングゲート１０に蓄積された電子の電荷量に応じてチャネル電流が流れ、この電流を電流センスアンプで検知することによってデータの読み出しを行うことができる。
【００４５】
なお、本発明の実施形態において、ソース領域とドレイン領域という言葉は便宜的なものであって、本実施形態におけるドレイン領域をソース領域と呼び、ソース領域をドレイン領域と呼んでも良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。
【図６】従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。
【図７】従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。
【符号の説明】
【００４７】
１  Ｐ型半導体基板    ２  ゲート絶縁膜    ３  ポリシリコン膜    
３ａ  溝部    ４  窒化シリコン膜    ４ｈ  開口部    ５  スペーサ膜    
６  サイドキャップ膜    ７ａ  低濃度のソース領域    ７ｂ  高濃度のソース領域
８  ソース線    ９  ソース線キャップ膜    １０  フローティングゲート    
１０ａ  先鋭部    １１  トンネル絶縁膜    １２  ポリシリコン膜  
１３  コントロールゲート    １４  ドレイン領域    １５  ミニスペーサ膜
１６  チャネル領域    １０１  Ｐ型シリコン基板    １０２  ゲート絶縁膜
１０３  ポリシリコン膜    １０３ａ  溝部    １０４  窒化シリコン膜    
１０４ｈ  開口部    １０５  スペーサ膜    １０６  サイドキャップ膜    
１０７ａ  低濃度のソース領域    １０７ｂ  高濃度のソース領域    
１０８  ソース線    １０９  ソース線キャップ膜    １１０  フローティングゲート
１１０ａ  先鋭部    １１１  トレンチ絶縁膜    １１２  ポリシリコン膜    
１１３  コントロールゲート    １１４  ドレイン領域    １１５  ミニスペーサ膜
１１６  チャネル領域
【図１】
2006186030.tif 000003
【図２】
2006186030.tif 000004
【図３】
2006186030.tif 000005
【図４】
2006186030.tif 000006
【図５】
2006186030.tif 000007
【図６】
2006186030.tif 000008
【図７】
2006186030.tif 000009