(57)【要約】【課題】電磁ノイズを発生させる入出力セル間に電源間容量を形成することにより、当該電磁ノイズをより確実に除去できる半導体装置を提供する。【解決手段】電磁ノイズの発生源である、入出力セル３の間に電源間容量素子領域５を配置する。当該電源間容量素子形成領域５に、ＭＩＳＦＥＴ素子７を形成し、当該ＭＩＳＦＥＴ素子７のゲート電極９、ゲート絶縁膜１２及び半導体基板１７で構成されるゲート容量素子を電源間容量素子として用いる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の入出力セルが形成されている領域における前記入出力セル間に、１つ以上の電源間容量素子が形成されている半導体装置。
【請求項２】
入出力セルと内部セルとの間に、１つ以上の電源間容量素子が形成されている半導体装置。
【請求項３】
複数の入出力セルが形成されている領域における前記入出力セル間に、１つ以上のＭＩＳＦＥＴ素子が形成されている半導体装置。
【請求項４】
入出力セルと内部セルとの間に、１つ以上のＭＩＳＦＥＴ素子が形成されている半導体装置。
【請求項５】
請求項３または４に記載の半導体装置であって、
前記ＭＩＳＦＥＴ素子のゲート電極、ゲート絶縁膜及び半導体基板で構成されるゲート容量素子を電源間容量素子として用いる半導体装置。
【請求項６】
請求項３乃至５のいずれか一項に記載の半導体装置であって、
前記ＭＩＳＦＥＴ素子のゲート電極、絶縁体で形成されているサイドウォール及びソース部またはドレイン部で構成される、ゲート−ソース間容量素子またはゲート−ドレイン間容量素子を電源間容量素子として用いる半導体装置。
【請求項７】
請求項３乃至６のいずれか一項に記載の半導体装置であって、
前記ＭＩＳＦＥＴ素子の前記ゲート電極は、高位電源と電気的に接続され、前記ソース部、前記ドレイン部及び前記半導体基板は、低位電源と電気的に接続されている半導体装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体装置であって、
前記電源間容量素子は、一定間隔で配置されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に入出力セルから発生する電磁ノイズを低減するための電源間容量を配置した半導体装置に関する。
【背景技術】
【０００２】
入出力セルから発生する電磁ノイズを低減するための対策として、電源間に容量（以下「電源間容量」と称する）を形成することが行われている。電源間容量を有する半導体装置として、特許文献１〜５が開示されている。
【０００３】
まず、特許文献１、２及び４に記載の半導体装置では、電気配線としての金属層と層間絶縁層とを利用して、電源間容量を形成している。特許文献３に記載の半導体装置では、半導体装置の電極パッドの直下に電源間容量を形成している。特許文献５に記載の半導体装置では、所望の機能を有する内部セル内の空きスペースに電源間容量を形成している。
【０００４】
【特許文献１】特開平５−２８３６１５号公報
【特許文献２】特開２０００−３４９２３８号公報
【特許文献３】特開２００１−２８４５３７号公報
【特許文献４】特開平５−２６７５７７号公報
【特許文献５】特開２００２−９４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１、２及び４では、金属層と層間絶縁層とを利用して電源間容量を形成しているため、単位面積当たりの容量値が小さくなる。したがって、電磁ノイズを除去する効果が小さい。また、特許文献３では、電極パッドの直下に電源間容量が形成されているため、当該電極パッドから離れた入出力セルから発生する電磁ノイズを低減する効果が小さい。また、特許文献５では、空きスペースに電源間容量を形成するが、内部セル内に空きスペースがない場合には、電源間容量を形成することができない。また、空きスペースが入出力セルから距離がある場合には、電源間容量を当該空きスペースに形成しても、電磁ノイズを除去する効果が小さい。
【０００６】
本発明は、電磁ノイズを発生させる入出力セル間に電源間容量を形成することにより、当該電磁ノイズをより確実に除去できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、複数の入出力セルが形成されている領域における前記入出力セル間に、１つ以上の電源間容量素子が形成されていることを要旨とする。
【０００８】
本発明に係る半導体装置によれば、入出力セル間に電源間容量を配置することにより、入出力セルから発生する電磁ノイズを低減できる。また、入出力セル間に配置するので、チップ面積の増大を低減できる。
【０００９】
また、本発明は、入出力セルと内部セルとの間に、１つ以上の電源間容量素子が形成されていることを要旨とする。
【００１０】
本発明に係る半導体装置によれば、入出力セルと内部セルとの間に、１つ以上の電源間容量素子が形成されていることにより、入出力セルから発生して、内部セルに悪影響を及ぼす電磁ノイズを低減することができる。
【００１１】
また、本発明は、複数の入出力セルが形成されている領域における前記入出力セル間に、１つ以上のＭＩＳＦＥＴ素子が形成されていることを要旨とする。
【００１２】
本発明に係る半導体装置によれば、入出力セル間に形成されるＭＩＳＦＥＴ素子を、内部セル領域に形成するＭＩＳＦＥＴ素子と同じ工程で形成することができる。
【００１３】
また、本発明は、入出力セルと内部セルとの間に、１つ以上のＭＩＳＦＥＴ素子が形成されていることを要旨とする。
【００１４】
本発明に係る半導体装置によれば、入出力セルと内部セルとの間に形成されるＭＩＳＦＥＴ素子を、内部セル領域に形成するＭＩＳＦＥＴ素子と同じ工程で形成することができる。
【００１５】
また、本発明は、上記に記載の半導体装置であって、前記ＭＩＳＦＥＴ素子のゲート電極、ゲート絶縁膜及び半導体基板で構成されるゲート容量素子を電源間容量素子として用いることを要旨とする。
【００１６】
本発明に係る半導体装置によれば、ＭＩＳＦＥＴ素子のゲート絶縁膜は、非常に薄い絶縁体であるので、大容量の電源間容量素子を形成することができる。したがって、入出力セルから発生する電磁ノイズを低減することができる。
【００１７】
また、本発明は、上記に記載の半導体装置であって、前記ＭＩＳＦＥＴ素子のゲート電極、絶縁体で形成されているサイドウォール及びソース部またはドレイン部で構成される、ゲート−ソース間容量素子またはゲート−ドレイン間容量素子を電源間容量素子として用いることを要旨とする。
【００１８】
本発明に係る半導体装置によれば、ＭＩＳＦＥＴ素子のサイドウォールを電源間容量素子として用いることでも、上記の効果を得ることができる。また、ゲート容量素子とともに電源間容量素子として用いることにより、さらに電磁ノイズを低減することができる。
【００１９】
また、本発明は、上記に記載の半導体装置であって、前記ＭＩＳＦＥＴ素子の前記ゲート電極は、高位電源と電気的に接続され、前記ソース部、前記ドレイン部及び前記半導体基板は、低位電源と電気的に接続されていることを要旨とする。
【００２０】
本発明に係る半導体装置によれば、ＭＩＳＦＥＴ素子のゲート電極を高位電源と電気的に接続し、一方、ソース部、ドレイン部及び半導体基板は、低位電源と電気的に接続することによって、ゲート電極、ゲート絶縁膜及び半導体基板によって、ゲート容量素子が形成される。また、ゲート電極、サイドウォール及びソース部によって、ゲート−ソース間容量素子が形成される。同様に、ゲート電極、サイドウォール及びドレイン部によって、ゲート−ドレイン間容量素子が形成される。したがって、これらの容量素子を電源間容量素子として使用することにより、入出力セルから発生する電磁ノイズをより確実に低減することができる。
【００２１】
また、本発明は、上記に記載の半導体装置であって、前記電源間容量素子は、一定間隔で配置されていることを要旨とする。
【００２２】
本発明に係る半導体装置によれば、電源間容量素子を一定間隔で配置することにより、入出力セルから発生する電磁ノイズを均一に除去することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態を図１〜図３を用いて説明する。
図１は、本実施形態における半導体装置の一部の模式平面図を示す。半導体装置１は、半導体基板としてのシリコン基板上に形成されている。半導体装置１は、当該半導体装置１の機能を有する、トランジスタ素子等で形成されている内部セル２を有している。また、内部セル２への電源の入出力機能を有する複数の入出力セル３と、電源と半導体装置１とを電気的に接続するための複数の電極パッド６を有している。なお、実際には、入出力セル３は、内部セル２を取り囲むように形成されており、さらに入出力セル３の外部側に、電極パッド６が取り囲むように形成されている。また、入出力セル３の間には、電源間容量素子形成領域５を有している。電源間容量素子形成領域５には、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）素子が形成されている。また、本実施形態では、一例として、入出力セル３のピッチを１００μｍとして形成している。したがって、入出力セル３間は２０μｍとなっている。
【００２４】
図２は、図１における領域５ａを拡大表示した、電源間容量素子形成領域５に形成されている半導体素子の模式平面図を示す。入出力セル３の間にある電源間容量素子形成領域５には、半導体素子として複数のＭＩＳＦＥＴ素子７が形成されている。同図に示すようにＭＩＳＦＥＴ素子７は、一定間隔に形成されている。ＭＩＳＦＥＴ素子７は、イオン注入法等でｎ型またはｐ型の不純物を導入して形成されている不純物拡散領域８と、不純物拡散領域８と略垂直に形成されているゲート電極９とを有している。なお、ゲート電極９が形成されていない不純物拡散領域８は、ＭＩＳＦＥＴ素子７のソース部及びドレイン部として機能する。また、ＭＩＳＦＥＴ素子７の入出力セル３に平行に、隣接するＭＩＳＦＥＴ素子７間でリーク電流や反転層等が発生しないように、不純物拡散領域８と極性が異なる不純物を導入して形成されているストッパ１０を有している。例えば、不純物拡散領域８の極性がｎ型の場合には、ストッパ１０の極性はｐ型となる。
【００２５】
図３は、図２のＡ−Ａ線におけるＭＩＳＦＥＴ素子７の模式断面図を示す。まず、ＭＩＳＦＥＴ素子７の構造について説明する。ＭＩＳＦＥＴ素子７は、ゲート電極９と、その下に形成されているゲート絶縁膜１２を有している。本実施形態では、ゲート絶縁膜１２として、酸化シリコン膜を使用している。ゲート絶縁膜１２の両側には、ソース部８ａと、ドレイン部８ｂを有している。上記の説明の通り、ソース部８ａとドレイン部８ｂとは、不純物拡散領域８のことである。また、ゲート電極９及びゲート絶縁膜１２の側面には、サイドウォール１３が形成されている。サイドウォール１３は、酸化シリコン膜または窒化シリコン膜等の絶縁膜で形成されている。ここまでがＭＩＳＦＥＴ素子７である。ＭＩＳＦＥＴ素子７の両端にはストッパ１０が形成されている。このような構造を有するＭＩＳＦＥＴ素子７を、本実施形態では電源間容量素子として使用する。なお、電源間容量素子としてＭＩＳＦＥＴ素子７を用いることにより、内部セル２に形成するＭＩＳＦＥＴ素子と同じ工程で形成することができる。したがって、半導体装置１の形成工程をほとんど増加させずに、ＭＩＳＦＥＴ７、すなわち電源間容量素子７を形成することができる。
【００２６】
次に、本実施形態の作用・効果について説明する。
【００２７】
まず、ゲート電極９に高位電源（以下Ｖｄｄと称する）１５を供給する。次に半導体基板１７及び不純物拡散領域８に低位電源１６を供給する。本実施形態では低位電源１６はＧＮＤである。このように、ＭＩＳＦＥＴ素子７とＶｄｄ１５とを電気的に接続することによって、ゲート電極９と半導体基板１７を電極とし、ゲート絶縁膜１２を容量膜としたゲート容量素子（以下ＣGBと称する）として機能させることができる。また、ソース部８ａとゲート電極９を電極とし、サイドウォール１３を容量膜としたゲート−ソース間容量素子（以下ＣGSと称する）１１ａとして機能させることができる。同様にして、ドレイン部８ｂとゲート電極９を電極とし、サイドウォール１３を容量膜としたゲート−ドレイン間容量素子（以下ＣGDと称する）１１ｂとして機能させることができる。
【００２８】
ＣGBは、ゲート絶縁膜１２が、２〜１０ｎｍ程度の非常に薄い酸化シリコン膜で形成されているため、高容量の電源間容量素子として機能させることができる。また、高容量の電源間容量素子であることから、電磁ノイズを抑制するために必要な容量を小面積で形成することができる。一方、ＣGS及びＣGDは、１００〜３００ｎｍ程度の酸化シリコン膜、または窒化シリコン膜で形成されており、同じ面積では、上記のＣGBよりは容量が小さい。しかし、図２に図示された領域１１ａ及び１１ｂの部分が電源間容量素子として機能するので、比較的大きな容量素子となるため、十分に電磁ノイズを抑制することができる。
【００２９】
本実施形態では、ＣGB、ＣGS及びＣGD全ての容量を、電源間容量素子として使用している。これにより、入出力セル３の間に大容量の電源間容量素子が形成されるので、入出力セル３から発生する電磁ノイズをより抑制することができる。
【００３０】
なお、電源間容量素子は、あまり大きすぎると、電磁ノイズの抑制効果が低減してしまうこともあるので、適宜、電源間容量素子７として使用する容量等を調整する必要がある。本実施形態では、電源間容量素子形成領域５に一定間隔でＭＩＳＦＥＴ素子７が複数形成されているため、使用するＭＩＳＦＥＴ素子７を適当に選択することにより、電源間容量素子７の容量を調整することができる。
【００３１】
ここで、Ｖｄｄ１５等から発生する電磁ノイズを抑制するための手段として、例えば、（１）バイパスコンデンサを電磁ノイズ発生源の近くに形成するか、または、（２）デカップリング回路のループを小さくすることが挙げられる。
【００３２】
以下に、（１）バイパスコンデンサ及び（２）デカップリング回路について説明する。まず、（１）のバイパスコンデンサについて説明する。例えば、内部セル２に形成されているＩＣは、その動作が変化するとき、大電流が流れる可能性がある。電流は、Ｖｄｄ１５から入出力セル３を介して内部セル２に供給される。このとき、電流の流れる速さは、有限の値を持つので、時間的に当該電流の供給に遅れが生じる。これにより、Ｖｄｄ１５の電圧に変動が生じ、電磁ノイズが発生することになる。バイパスコンデンサは、内部セル２のＩＣの動作の変化により必要とされる電流を、当該コンデンサに蓄えられた電荷を使用して、電源電圧の変動を抑制するように作用する。したがって、バイパスコンデンサは、Ｖｄｄ１５から内部セル２への入出力を行う入出力セル３の近くにあるのが望ましい。なお、本実施形態における電源間容量素子７とバイパスコンデンサとは、電磁ノイズを抑制する機能の点でほぼ同じである。
【００３３】
次に、（２）のデカップリング回路について説明する。デカップリング回路とは、上記（１）のバイパスコンデンサの作用において、Ｖｄｄ１５の電圧を変動させないように電荷を供給する場合に、その必要な電荷が、遠く離れた別のコンデンサから供給されることがある。遠く離れたコンデンサからの電荷の供給は、電流の遅延を生じさせ、電磁ノイズを抑制効果が低減される。したがって、Ｖｄｄ１５の電圧を変動させないように、Ｖｄｄ１５の近くに適切にコンデンサを配置することが望ましい。
【００３４】
本実施形態の場合、まず、電源１５の入出力を行うための複数の入出力セル３の間の電源間容量素子形成領域５に、電源間容量素子としてＭＩＳＦＥＴ素子７を形成するから、半導体装置１の面積をあまり増大させずに、電源間容量素子としてのＭＩＳＦＥＴ素子７を形成することができる。また、半導体装置１のレイアウトを変更せずに、ＭＩＳＦＥＴ素子７を形成することができる。
【００３５】
また、電磁ノイズの発生源である入出力セル３の近傍に、電源間容量素子としてのＭＩＳＦＥＴ素子７を形成することから、ＭＩＳＦＥＴ素子７の構造から形成される各容量ＣGB、ＣGS及びＣGDが、バイパスコンデンサとして、より有効に機能させることができる。
【００３６】
また、電源間容量素子形成領域５にＭＩＳＦＥＴ素子７が一定間隔で形成されていることにより、デカップリング回路を入出力セル３の間にバランスよく形成できることから、電磁ノイズをより確実に低減することができる。
【００３７】
上記の実施形態に限らず、以下のように本発明を実施してもよい。
【００３８】
（１）本実施形態では、電源間容量素子を入出力セル３の間に形成していたが、これに限らず、入出力セル３と内部セル２との間に形成してもよい。
【００３９】
図４（ａ）は、入出力セルと内部セル２との間に形成された電源間容量素子形成領域１８の模式平面図を示す。図４（ｂ）は、図４（ａ）における電源間容量素子形成領域１８の一部の領域１８ａを拡大した模式平面図を示す。電源間容量素子形成領域１８には、本実施形態と同様に、電源間容量素子としてのＭＩＳＦＥＴ素子７が、一定間隔に形成されている。ＭＩＳＦＥＴ素子７の作用については、本実施形態と同様である。
【００４０】
このように、内部セル２と入出力セル３との間に、電源間容量素子としてのＭＩＳＦＥＴ素子７を形成することにより、入出力セルから発生して、内部セルに悪影響を及ぼす電磁ノイズを低減することができる。
【００４１】
（２）本実施形態では、ゲート容量素子を、半導体基板１７、ゲート絶縁膜１２としての酸化シリコン膜及びゲート電極９で形成しているが、これに限らず、ゲート容量素子をＭＩＭ（Metal-Insulator-Metal）素子で形成してもよい。
【００４２】
（３）本実施形態では、ゲート容量素子においてゲート絶縁膜１２としての酸化シリコン膜で形成しているが、これに限らず、強誘電体材料等で形成してもよい。
【００４３】
（４）本実施形態では、電源間容量素子７をＭＩＳＦＥＴ素子で形成しているが、これに限らず、トレンチ構造で容量素子を形成してもよい。
【図面の簡単な説明】
【００４４】
【図１】半導体装置の入出力セル近傍を示す模式平面図。
【図２】電源間容量素子形成領域に形成されている半導体素子を示す模式平面図。
【図３】入出力セル間に形成されている半導体素子を示す模式断面図。
【図４】（ａ）及び（ｂ）は、入出力セルと内部セルとの間に形成されている電源間容量素子を示す模式平面図。
【符号の説明】
【００４５】
１…半導体装置、２…内部セル、３…入出力セル、５、１８…電源間容量素子形成領域、６…電極パッド、７…電源間容量素子としてのＭＩＳＦＥＴ素子、８…不純物拡散領域、９…ゲート電極、１０…ストッパ、１１ａ…ゲート−ソース間容量素子、１１ｂ…ゲート−ドレイン間容量素子、１２…ゲート絶縁膜、１３…サイドウォール、１４…ゲート容量、１５…高位電源、１６…低位電源、１７…半導体基板としてのシリコン基板。
【図１】
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【図２】
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【図３】
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【図４】
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