(57)【要約】【課題】  位相同期の高速な収束動作を維持しつつ、低雑音となる位相同期ループ形周波数シンセサイザを得る。【解決手段】  加算器７は、第１の電圧制御発振器４への制御信号として、局部発振源２０の設定信号を用いる。局部発振源２０は、第２の基準信号を生成する第２の基準発振源１１と、局部発振信号を生成する第２の電圧制御発振器１４と、局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器１５と、第２の基準信号と第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器１２と、第２の位相比較信号を平滑して第２の電圧制御発振器１４と加算器７に出力する第２のループフィルタ１３とで構成される。【選択図】        図１
2006186576.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準信号を生成する第１の基準発振源と、
高周波信号を生成する第１の電圧制御発振器と、
局部発振信号を生成する局部発振源と、
前記高周波信号および前記局部発振信号を入力とし、低周波信号を出力する周波数変換器と、
前記周波数変換器からの低周波信号を入力とし、当該低周波信号を周波数分周し、第１の同期信号を出力する第１の可変分周器と、
前記第１の基準信号および前記第１の同期信号を入力とし、第１の位相比較信号を出力する第１の位相比較器と、
前記第１の位相比較器の出力を入力とし、平滑した前記第１の位相比較信号を出力する第１のループフィルタと、
前記第１のループフィルタの出力信号および前記局部発振源からの設定信号を入力とし、これら信号を電圧加算して前記第１の電圧制御発振器の制御信号として出力する加算器とを備え、
前記局部発振源を、
第２の基準信号を生成する第２の基準発振源と、
前記局部発振信号を生成する第２の電圧制御発振器と、
前記局部発振信号を入力し、当該局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器と、
前記第２の基準信号と前記第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、
前記第２の位相比較信号を入力とし、平滑した前記第２の位相比較信号を、前記第２の電圧制御発振器に出力すると共に、前記設定信号として出力する第２のループフィルタとで構成した位相同期ループ形周波数シンセサイザ。
【請求項２】
第１の基準信号を生成する第１の基準発振源と、
高周波信号を生成する第１の電圧制御発振器と、
局部発振信号を生成する局部発振源と、
前記高周波信号および前記局部発振信号を入力とし、低周波信号を出力する周波数変換器と、
前記周波数変換器からの低周波信号を入力とし、当該低周波信号を周波数分周し、第１の同期信号を出力する第１の可変分周器と、
前記第１の基準信号および前記第１の同期信号を入力とし、第１の位相比較信号を出力する第１の位相比較器と、
前記第１の位相比較器の出力信号および前記局部発振源からの設定信号を入力とし、これら信号を電圧加算した信号を出力する加算器と、
前記加算器の出力信号を入力とし、平滑した当該加算器の出力信号を第１の電圧制御発振器の制御信号とする第１のループフィルタとを備え、
前記局部発振源を、
第２の基準信号を生成する第２の基準発振源と、
前記局部発振信号を生成する第２の電圧制御発振器と、
前記局部発振信号を入力し、当該局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器と、
前記第２の基準信号と前記第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、
前記第２の位相比較信号を入力とし、平滑した前記第２の位相比較信号を、前記第２の電圧制御発振器に出力すると共に、前記設定信号として出力する第２のループフィルタとで構成した位相同期ループ形周波数シンセサイザ。
【請求項３】
局部発振源を、
外部から与えられる設定データに応じたデルタシグマ変調信号を第２の可変分周器に出力するデルタシグマ変調回路と、
第２の基準信号を生成する第２の基準発振源と、
局部発振信号を生成する第２の電圧制御発振器と、
前記局部発振信号を入力し、前記局部発振信号を前記デルタシグマ変調信号に応じて周波数分周して第２の同期信号を出力する第２の可変分周器と、
前記第２の基準信号と前記第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、
前記第２の位相比較信号を入力とし、平滑した前記第２の位相比較信号を、前記第２の電圧制御発振器に出力すると共に、設定信号として出力する第２のループフィルタとから構成したことを特徴とする請求項１または請求項２記載の位相同期ループ形周波数シンセサイザ。
【請求項４】
第２のループフィルタから出力される設定信号を入力し、当該設定信号を所定の電圧利得で増幅した信号を出力する電圧増幅器と、
所定のオフセット電圧を生成して出力するオフセット電圧回路と、
前記電圧増幅器の出力信号および前記オフセット電圧回路の出力信号を局部発振源からの設定信号に代えて入力とし、電圧加算した信号を出力する加算器を備えたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の位相同期ループ形周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、無線通信装置などに用いられる位相同期ループ形周波数シンセサイザに関するものである。
【背景技術】
【０００２】
従来、位相同期ループ形周波数シンセサイザとして、ＰＬＬシンセサイザ回路と、ＰＬＬのループ位相および周波数制御電圧をプリセットするデジタルループプリセット回路を備えたデジタルループプリセット形の周波数シンセサイザが提案されている（例えば、非特許文献１参照）。このような周波数シンセサイザは、価格や大きさの面で優れ、位相同期の高速な収束動作を行うことができるとされている。
【０００３】
【非特許文献１】垂澤  芳明他、“ディジタルループリセット形高速周波数シンセサイザ”、電子情報通信学会論文誌  Ｂ−ＩＩ  Ｖｏｌ．Ｊ７５−Ｂ−ＩＩ  Ｎｏ．６、ｐｐ．３４５〜３５３、１９９２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術には次のような問題点があった。即ち、従来の位相同期ループ形周波数シンセサイザでは、デジタル演算により所望の出力周波数に対応した設定電圧を求め、電圧制御発振器に印加することで高速な周波数切り替えを実現している反面、出力周波数の周波数分解能を高めると、演算精度の高精度化が必要となり、デジタル演算回路の規模が増加し、消費電力が大きくなる問題があった。また、デジタル演算回路に起因する雑音が電圧制御発振器の入力端子に重畳するため、ＰＬＬシンセサイザの雑音特性が劣化する問題もあった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、デジタル演算回路を使用せずに、位相同期の高速な収束動作を維持しつつ、低雑音となる位相同期ループ形周波数シンセサイザを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る位相同期ループ形周波数シンセサイザは、第１の基準信号を生成する第１の基準発振源と、高周波信号を生成する第１の電圧制御発振器と、局部発振信号を生成する局部発振源と、高周波信号および局部発振信号を入力とし、低周波信号を出力する周波数変換器と、周波数変換器からの低周波信号を入力とし、低周波信号を周波数分周し、第１の同期信号を出力する第１の可変分周器と、第１の基準信号および第１の同期信号を入力とし、第１の位相比較信号を出力する第１の位相比較器と、第１の位相比較器の出力を入力とし、平滑した第１の位相比較信号を出力する第１のループフィルタと、第１のループフィルタの出力信号および局部発振源からの設定信号を入力とし、これら信号に基づいて第１の電圧制御発振器の制御信号を出力する加算器とを備えた構成において、局部発振源を、第２の基準信号を生成する第２の基準発振源と、局部発振信号を生成する第２の電圧制御発振器と、局部発振信号を入力し、局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器と、第２の基準信号と第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、第２の位相比較信号を入力とし、平滑した第２の位相比較信号を第２の電圧制御発振器と加算器にそれぞれ出力する第２のループフィルタとで構成するようにしたものである。
【発明の効果】
【０００７】
この発明の位相同期ループ形周波数シンセサイザは、位相同期ループ形周波数シンセサイザに対して、更に同様の構成の位相同期ループ形周波数シンセサイザを追加して制御するようにしたので、高速な位相同期を確立しつつ、低雑音化を実現することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態１に係る位相同期ループ形周波数シンセサイザ（以下、ＰＬＬシンセサイザという）を示す構成図である。
本発明のＰＬＬシンセサイザは、従来のＰＬＬシンセサイザに対して更にＰＬＬシンセサイザを追加することにより、高速な位相同期を確立しつつ低雑音化することを可能としているものである。
【０００９】
図１に示すＰＬＬシンセサイザは、第１の基準発振源１、第１の位相比較器２、第１のループフィルタ３、第１の電圧制御発振器４、第１の可変分周器５、ＰＬＬ制御回路６、加算器７、周波数変換器８、フィルタ９、第２の基準発振源１１、第２の位相比較器１２、第２のループフィルタ１３、第２の電圧制御発振器１４、第２の可変分周器１５からなり、第２の基準発振源１１〜第２の可変分周器１５によって、局部発振源２０を構成している。
【００１０】
第１の基準発振源１は、第１の基準信号を生成する発振源である。第１の位相比較器２は、第１の基準発振源１から出力された第１の基準信号と、第１の可変分周器５から出力された第１の同期信号とを入力として、第１の位相比較信号を出力する比較器である。第１のループフィルタ３は、第１の位相比較器２の出力を入力とし、平滑した第１の位相比較信号を加算器７に出力する機能部である。第１の電圧制御発振器４は、加算器７の出力信号に基づいて高周波信号を生成する発振器である。第１の可変分周器５は、フィルタ９からの低周波信号を入力とし、この低周波信号を周波数分周して第１の同期信号を出力する機能部である。
【００１１】
ＰＬＬ制御回路６は、外部からのチャネル設定データに基づいて、制御信号を生成し、この制御信号を第１の可変分周器５と局部発振源２０とに出力する機能部である。加算器７は、第１のループフィルタ３の出力信号と、局部発振源２０からの設定信号を入力とし、第１の電圧制御発振器４の制御信号を出力する機能部である。周波数変換器８は、第１の電圧制御発振器４からの外部出力発振信号と局部発振源２０からの局部発振信号を入力し、周波数混合信号を出力する機能部である。フィルタ９は、周波数変換器８からの周波数混合信号に対して、不要な周波数成分を抑圧して第１の可変分周器５に出力するフィルタである。
【００１２】
局部発振源２０における各構成は、上記の第１の基準発振源１〜第１の可変分周器５の機能と基本的には同様である。即ち、第２の基準発振源１１は、第２の基準信号を生成する発振源である。第２の位相比較器１２は、第２の基準発振源１１から出力された第２の基準信号と、第２の可変分周器１５から出力された第２の同期信号とを入力として、第２の位相比較信号を出力する比較器である。第２のループフィルタ１３は、第２の位相比較器１２の出力を入力とし、平滑した第２の位相比較信号を第２の電圧制御発振器１４および加算器７に出力する機能部である。
【００１３】
次に、実施の形態１の動作について説明する。
ＰＬＬ制御回路６は、外部から与えられる所望の発振周波数に応じたチャネル設定データに応じて制御信号を生成し、制御信号を第１の可変分周器５と局部発振源２０にそれぞれ出力する。一方、第１の基準発振器１は、第１の基準信号（周波数ｆｒ）を生成し、第１の基準信号を第１の位相比較器２に出力する。
【００１４】
局部発振源２０は、ＰＬＬ制御回路６から与えられる制御信号に応じた周波数の局部発振信号（周波数ｆｐ）および設定電圧を生成し、局部発振信号を周波数変換器８に、設定電圧Ｖａを加算器７にそれぞれ出力する。局部発振源２０から出力する設定電圧Ｖａの詳細は後述する。
【００１５】
周波数変換器８は、第１の電圧制御発振器４からの外部出力発振信号（周波数ｆｏ）および局部発振源２０からの局部発振信号（周波数ｆｐ）を入力し、周波数混合信号をフィルタ９に出力する。フィルタ９は、周波数変換器８からの周波数混合信号を入力し、不要な周波数成分を抑圧した出力信号を第１の可変分周器５に出力する。即ち、周波数変換器８は外部出力発振信号（周波数ｆｏ）と局部発振信号（周波数ｆｐ）との差周波の信号を生成する。そして、この周波数混合信号は、周波数ｆｏと周波数ｆｐの様々な次数の周波数（ｍ・ｆｏ±ｎ・ｆｐ：ｍとｎは整数）が含まれているため、フィルタ９によって不要な周波数成分を抑圧する。これによりフィルタ９から出力される信号の周波数成分は｜ｆｏ−ｆｐ｜となる。
【００１６】
第１の可変分周器５は、フィルタ９からの出力信号を入力し、ＰＬＬ制御回路６からの制御信号に応じて周波数分周した第１の同期信号（周波数ｆｖ）を第１の位相比較器２に出力する。第１の位相比較器２は、第１の基準発振器１からの第１の基準信号（周波数ｆｒ）と、第１の可変分周器５からの第１の同期信号（周波数ｆｖ）とを入力信号として位相比較を行い、差分の位相に基づく振幅値に相当する位相比較信号Ｖｉを第１のループフィルタ３に出力する。第１のループフィルタ３は、第１の位相比較器２からの位相比較信号Ｖｉを入力し、平滑化された信号Ｖｏを加算器７に出力する。加算器７は、第１のループフィルタ３からの平滑化された信号Ｖｏおよび局部発振源２０からの設定電圧Ｖａを入力し、電圧加算した信号Ｖｔを第１の電圧制御発振器４に出力する。
【００１７】
第１の電圧制御発振器４は、加算器７からの電圧加算信号Ｖｔを入力し、入力に応じた外部出力発振信号（周波数ｆｏ）を外部に出力する。更に、外部出力発振信号（周波数ｆｏ）は、周波数変換器８にフィードバックされる。第１の電圧制御発振器４は、第１の可変分周器５から与えられる第１の同期信号の周波数ｆｖが、第１の基準発振源１から与えられる第１の基準信号の周波数ｆｒに近づく方向に動作する。第１の同期信号の周波数ｆｖと第１の基準信号の周波数ｆｒとの偏差が、ある周波数範囲内に落ち着けば、第１のループフィルタ３で平滑化された信号Ｖｏは安定することとなり、外部出力発振信号は周波数ｆｏにロックされ、安定した発振信号が外部に出力されることとなる。
【００１８】
局部発振源２０において、第２の電圧制御発振器１４からの局部発振信号（周波数ｆｐ）は、周波数変換器８と第２の可変分周器１５にそれぞれ出力される。第２の可変分周器１５は、ＰＬＬ制御回路６からの制御信号に応じて周波数分周した第２の同期信号を第２の位相比較器１２に出力する。第２の位相比較器１２では、第２の基準発振器１１からの第２の基準信号と第２の同期信号との位相比較を行い、第２のループフィルタ１３に出力する。第２のループフィルタ１３では、第２の位相比較器１２からの比較信号を平滑化し、第２の電圧制御発振器１４と加算器７にそれぞれ出力する。第２の電圧制御発振器１４では、第２の基準信号と第２の同期信号の周波数が一致するように動作する。
【００１９】
局部発振源２０から出力する設定電圧Ｖａは、上記の説明の通り、第２の電圧制御発振器１４の制御信号と同一である。よって、第２の可変分周器１５への制御信号により、局部発振信号の周波数ｆｐおよび設定電圧Ｖａを制御することができる。外部出力発振信号の周波数ｆｏが所望周波数となる第１の電圧制御発振器４の制御電圧近傍となるように設定電圧Ｖａを設定することで、デジタル演算回路を使用せずに高速な周波数切り替えが実現できる。
【００２０】
また、本実施の形態のＰＬＬシンセサイザでは、周波数変換器８を用いて第１の可変分周器５への入力周波数を低くできるため、第１の可変分周器５の分周数Ｎを従来のＰＬＬシンセサイザより低くできる。可変分周器の分周数を低くすることで、ＰＬＬシンセサイザの位相雑音特性を改善することが可能となる。即ち、ＰＬＬ出力の位相雑音特性は、位相比較器や可変分周器の分周数Ｎで劣化し出力される。この劣化分は、２０・ｌｏｇ１０（Ｎ）（ｄＢ）で表される。従って、Ｎを低くするほど劣化量が少なくなり、位相雑音特性を改善することができるからである。
【００２１】
尚、上述した回路構成では、第１の位相比較器２の出力に第１のループフィルタ３が接続され、第１のループフィルタ３の出力に加算器７が接続されている。しかしながら、これら第１のループフィルタ３と加算器７の接続順が逆であっても良く、このような構成であっても上記回路構成と同様の効果を奏する。
【００２２】
図２は、その回路構成を示す構成図である。
図示のように、第１の位相比較器２の出力に加算器７が接続され、加算器７の出力に第１のループフィルタ３が接続されている。即ち、加算器７は、第１の位相比較器２の出力信号と第２のループフィルタ１３の出力信号を入力し、電圧加算した信号を第１のループフィルタ３に出力する。また、第１のループフィルタ３は、加算器７の出力信号を入力とし、平滑した加算器７の出力信号を第１の電圧制御発振器４の制御信号として出力する。これ以外の構成および動作は、図１に示した回路構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００２３】
更に、図１および図２に示す実施の形態１で示した回路構成では、二つの基準発振器（第１の基準発振源１と第２の基準発振源１１）を用いている構成について示したが、一つの基準発振源から第１の位相比較器２と第２の位相比較器１２に出力するよう構成してもよい。
【００２４】
以上のように、実施の形態１の位相同期ループ形周波数シンセサイザによれば、第１の基準信号を生成する第１の基準発振源と、高周波信号を生成する第１の電圧制御発振器と、局部発振信号を生成する局部発振源と、高周波信号および局部発振信号を入力とし、低周波信号を出力する周波数変換器と、周波数変換器からの低周波信号を入力とし、低周波信号を周波数分周し、第１の同期信号を出力する第１の可変分周器と、第１の基準信号および第１の同期信号を入力とし、第１の位相比較信号を出力する第１の位相比較器と、第１の位相比較器の出力を入力とし、平滑した第１の位相比較信号を出力する第１のループフィルタと、第１のループフィルタの出力信号および局部発振源からの設定信号を入力とし、これら信号を電圧加算して第１の電圧制御発振器の制御信号として出力する加算器とを備え、局部発振源を、第２の基準信号を生成する第２の基準発振源と、局部発振信号を生成する第２の電圧制御発振器と、局部発振信号を入力し、局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器と、第２の基準信号と第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、第２の位相比較信号を入力とし、平滑した第２の位相比較信号を、第２の電圧制御発振器に出力すると共に、設定信号として出力する第２のループフィルタとで構成したので、ＰＬＬシンセサイザとして、高速な位相同期を確立しつつ、低雑音化を実現することができる効果がある。
【００２５】
また、実施の形態１の位相同期ループ形周波数シンセサイザによれば、第１の基準信号を生成する第１の基準発振源と、高周波信号を生成する第１の電圧制御発振器と、局部発振信号を生成する局部発振源と、高周波信号および前記局部発振信号を入力とし、低周波信号を出力する周波数変換器と、周波数変換器からの低周波信号を入力とし、低周波信号を周波数分周し、第１の同期信号を出力する第１の可変分周器と、第１の基準信号および第１の同期信号を入力とし、第１の位相比較信号を出力する第１の位相比較器と、第１の位相比較器の出力信号および局部発振源からの設定信号を入力とし、これら信号を電圧加算した信号を出力する加算器と、加算器の出力信号を入力とし、平滑した加算器の出力信号を第１の電圧制御発振器の制御信号とする第１のループフィルタとを備え、局部発振源を、第２の基準信号を生成する第２の基準発振源と、局部発振信号を生成する第２の電圧制御発振器と、局部発振信号を入力し、局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器と、第２の基準信号と第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、第２の位相比較信号を入力とし、平滑した第２の位相比較信号を、第２の電圧制御発振器に出力すると共に、設定信号として出力する第２のループフィルタとで構成したので、同様に、ＰＬＬシンセサイザとして、高速な位相同期を確立しつつ、低雑音化を実現することができる効果がある。
【００２６】
実施の形態２．
実施の形態１では、局部発振源に用いる第２の電圧制御発振器の制御信号を設定電圧として用いる構成について説明した。局部発振源に整数形ＰＬＬシンセサイザを用いた場合、設定電圧を任意の値とするためには、周波数分解能を低くする必要がある。この場合、局部発振源の位相雑音特性が劣化し、かつ全体のＰＬＬシンセサイザの位相雑音特性が劣化する問題がある。本実施の形態２では上記の問題を解決し、安定かつ高速に位相同期を確立する別の構成について示す。
【００２７】
図３は、本発明の実施の形態２に係るＰＬＬシンセサイザを示す構成図である。
図において、デルタシグマ（ΔΣ）変調回路１６は、ＰＬＬ制御回路６からの制御信号を入力とし、第２の可変分周器１５からの信号をクロックとして、デルタシグマ変調した制御信号を、第２の可変分周器１５に出力する機能を有している。また、第２の可変分周器１５は、第２の電圧制御発振器１４からの局部発振信号（周波数ｆｐ）を入力とし、デルタシグマ変調回路１６からの制御信号に応じて周波数分周した第２の同期信号を第２の位相比較器１２に出力するよう構成されている。その他の各構成は、実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００２８】
このように構成されたＰＬＬシンセサイザでは、第２の可変分周器１５をデルタシグマ変調制御することにより、位相雑音特性を劣化させずに、所望の周波数分解能を得ることができる。よって、設定電圧を任意の値に設定しつつ、低位相雑音特性を有するＰＬＬシンセサイザを実現することができる。即ち、デルタシグマ変調によるフラクショナル動作により、出力信号の周波数を同じ値とした場合、第２の可変分周器１５をより高い位相比較周波数で動作させることができる。実施の形態１で述べたように、ＰＬＬ出力の位相雑音特性は、位相比較器や可変分周器の雑音特性が可変分周数Ｎの値で劣化するため、Ｎの値は小さい方が位相雑音特性を向上させることができる。Ｎは、出力周波数ｆｏ／位相比較周波数ｆｒで与えられるため、ｆｒを高くすることでＮの値を小さくすることができる。従って、このようなフラクショナル動作により、同じ周波数分解能を実現しても位相比較周波数を高くすることができ、その結果、位相雑音特性を改善することができる。
【００２９】
尚、上述した回路構成では、第１の位相比較器２の出力に第１のループフィルタ３が接続され、第１のループフィルタ３の出力に加算器７が接続されている。しかしながら、これら第１のループフィルタ３と加算器７の接続順が逆であっても良く、このような構成であっても上記回路構成と同様の効果を奏する。
【００３０】
図４は、その回路構成を示す構成図である。
図示のように、第１の位相比較器２の出力に加算器７が接続され、加算器７の出力に第１のループフィルタ３が接続されている。即ち、加算器７は、第１の位相比較器２の出力信号と第２のループフィルタ１３の出力信号を入力し、電圧加算した信号を第１のループフィルタ３に出力する。また、第１のループフィルタ３は、加算器７の出力信号を入力とし、平滑した加算器７の出力信号を第１の電圧制御発振器４の制御信号として出力する。これ以外の構成および動作は、図３に示した回路構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００３１】
更に、図３および図４に示す実施の形態２で示した回路構成では、二つの基準発振器（第１の基準発振源１と第２の基準発振源１１）を用いている構成について示したが、一つの基準発振源から第１の位相比較器２と第２の位相比較器１２に出力するよう構成してもよい。
【００３２】
以上のように、実施の形態２の位相同期ループ形周波数シンセサイザによれば、局部発振源を、外部から与えられる設定データに応じたデルタシグマ変調信号を第２の可変分周器に出力するデルタシグマ変調回路と、第２の基準信号を生成する第２の基準発振源と、局部発振信号を生成する第２の電圧制御発振器と、局部発振信号を入力し、局部発振信号をデルタシグマ変調信号に応じて周波数分周して第２の同期信号を出力する第２の可変分周器と、第２の基準信号と第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器と、第２の位相比較信号を入力とし、平滑した第２の位相比較信号を、第２の電圧制御発振器に出力すると共に、設定信号として出力する第２のループフィルタとから構成したので、実施の形態１の効果に加えて、位相雑音特性を劣化させずに、所望の周波数分解能を得ることができ、従って、低位相雑音特性を有するＰＬＬシンセサイザを実現することができる。
【００３３】
実施の形態３．
実施の形態１、２では、第１の電圧制御発振器の制御電圧は、局部発振源からの設定電圧と第１のループフィルタからの平滑化された信号との電圧加算により得られる構成について説明した。第１の電圧制御発振器と第２の電圧制御発振器の制御電圧に対する出力周波数の特性（Ｖ−Ｆ特性）は、電圧制御発振器で用いる半導体デバイスの固体ばらつきなどによって変わるものであり、必ずしも所望のＶ−Ｆ特性が得られるとは限らない。設定電圧が所望の値より大きく異なる場合、安定に位相同期を確立できなくなる可能性がある。本実施の形態３では上記の問題を解決し、安定かつ高速に位相同期を確立する別の構成について示す。
【００３４】
図５は、本発明の実施の形態３に係るＰＬＬシンセサイザを示す構成図である。
図において、電圧増幅器１７は、局部発振源２０からの設定電圧（Ｖａ）を入力とし、固定の電圧利得（α）で増幅した設定電圧（α・Ｖａ）を加算器７に出力する。オフセット電圧回路１８は、オフセット電圧（Ｖｓ）を生成し、加算器７に出力する。加算器７は、第１のループフィルタ３からの平滑化された信号（Ｖｏ）、および電圧増幅器１７からの出力電圧（α・Ｖａ）およびオフセット電圧回路１８からのオフセット電圧（Ｖｓ）を入力し、電圧加算した信号（Ｖｔ＝Ｖｏ＋α・Ｖａ＋Ｖｓ）を第１の電圧制御発振器４に出力する。これ以外の構成および動作は、実施の形態１、２と同様であるため、対応する部分に同一符号を付してその説明を省略する。また、電圧増幅器１７の電圧利得（α）およびオフセット電圧回路１８のオフセット電圧（Ｖｓ）の値は、第１の電圧制御発振器４と第２の電圧制御発振器１４から出力される信号のＶ−Ｆ特性が同等になるよう適宜設定されるものである。
【００３５】
このように構成されたＰＬＬシンセサイザでは、電圧増幅器１７とオフセット電圧回路１８を用いることで、設定電圧の補正を行うことができる。即ち、補正後の設定電圧を所望の値の近傍にできるため、所望のＶ−Ｆ特性を有していない電圧制御発振器を用いた場合でも安定な位相同期を確立することができる。
【００３６】
尚、上述した回路構成では、第１の位相比較器２の出力に第１のループフィルタ３が接続され、第１のループフィルタ３の出力に加算器７が接続されている。しかしながら、これら第１のループフィルタ３と加算器７の接続順が逆であっても良く、このような構成であっても上記回路構成と同様の効果を奏する。
【００３７】
図６は、その回路構成を示す構成図である。
図示のように、第１の位相比較器２の出力に加算器７が接続され、加算器７の出力に第１のループフィルタ３が接続されている。即ち、加算器７は、第１の位相比較器２の出力信号と、電圧増幅器１７からの出力電圧およびオフセット電圧回路１８からのオフセット電圧とを入力し、電圧加算した信号を第１のループフィルタ３に出力する。また、第１のループフィルタ３は、加算器７の出力信号を入力とし、平滑した加算器７の出力信号を第１の電圧制御発振器４の制御信号として出力する。これ以外の構成および動作は、図５に示した回路構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００３８】
更に、図５および図６に示す実施の形態３で示した回路構成では、二つの基準発振器（第１の基準発振源１と第２の基準発振源１１）を用いている構成について示したが、一つの基準発振源から第１の位相比較器２と第２の位相比較器１２に出力するよう構成してもよい。
【００３９】
尚、上記実施の形態３は、実施の形態２の局部発振源２０の構成に適用した場合を説明したが、実施の形態１の構成に適用しても同様の効果を奏する。
【００４０】
以上のように、実施の形態３の位相同期ループ形周波数シンセサイザによれば、第２のループフィルタから出力される設定信号を入力し、設定信号を所定の電圧利得で増幅した信号を出力する電圧増幅器と、所定のオフセット電圧を生成して出力するオフセット電圧回路と、電圧増幅器の出力信号およびオフセット電圧回路の出力信号を局部発振源からの設定信号に代えて入力とし、電圧加算した信号を出力する加算器を備えたので、実施の形態１，２の効果に加えて、所望のＶ−Ｆ特性を有していない電圧制御発振器を用いた場合でも、安定した位相同期を実現することができる効果がある。
【図面の簡単な説明】
【００４１】
【図１】この発明の実施の形態１による位相同期ループ形周波数シンセサイザの構成図である。
【図２】この発明の実施の形態１による位相同期ループ形周波数シンセサイザの他の例を示す構成図である。
【図３】この発明の実施の形態２による位相同期ループ形周波数シンセサイザの構成図である。
【図４】この発明の実施の形態２による位相同期ループ形周波数シンセサイザの他の例を示す構成図である。
【図５】この発明の実施の形態３による位相同期ループ形周波数シンセサイザの構成図である。
【図６】この発明の実施の形態３による位相同期ループ形周波数シンセサイザの他の例を示す構成図である。
【符号の説明】
【００４２】
１  第１の基準発振源、２  第１の位相比較器、３  第１のループフィルタ、４  第１の電圧制御発振器、５  第１の可変分周器、６  ＰＬＬ制御回路、７  加算器、８  周波数変換器、１１  第２の基準発振源、１２  第２の位相比較器、１３  第２のループフィルタ、１４  第２の電圧制御発振器、１５  第２の可変分周器、１６  デルタシグマ変調回路、１７  電圧増幅器、１８  オフセット電圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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