(57)【要約】【課題】故障に対する耐性が高く、しかも安価且つ小型化が可能なレーダ装置用のマルチプロセッサ信号処理装置を提供する。【解決手段】複数のプロセッサ１２−１〜１２−ｎから成る並列プロセッサ１２と、目標からの反射波を受信データとして記憶する外部メモリ１４と、並列プロセッサを構成する複数のプロセッサから受け取った動作状態を表す動作ステータスに基づき複数のプロセッサの中から空き状態にあるプロセッサを選択し、該選択されたプロセッサに対して外部メモリから読み出したデータを送って複数種類の信号処理を実行させるスケジューリング・プロセッサ１３とを備えている。【選択図】図２
2006085246.tif 000002
【特許請求の範囲】
【請求項１】
複数のプロセッサから成る並列プロセッサと、
目標からの反射波を受信データとして記憶する外部メモリと、
前記並列プロセッサを構成する複数のプロセッサから受け取った動作状態を表す動作ステータスに基づき前記複数のプロセッサの中から空き状態にあるプロセッサを選択し、該選択されたプロセッサに対して前記外部メモリから読み出したデータを送って複数種類の信号処理を実行させるスケジューリング・プロセッサと、
を備えたことを特徴とするレーダ装置用のマルチプロセッサ信号処理装置。
【請求項２】
前記選択されたプロセッサは、前記スケジューリング・プロセッサから受け取ったデータに対して、ＭＴＩ処理、周波数分析処理、ＣＦＡＲ処理および検出処理を含む複数種類の信号処理を順次実行することを特徴とする請求項１記載のレーダ装置用のマルチプロセッサ信号処理装置。
【請求項３】
前記並列プロセッサによる処理結果を制御するサブスケジューリング・プロセッサをさらに備え、
前記スケジューリング・プロセッサは、外部から与えられる優先順位パラメータによって前記外部メモリから読み出したデータの優先順位が高いことを判断した場合に、前記並列プロセッサを構成する複数のプロセッサの中から空き状態にある複数のプロセッサを選択し、該選択された複数のプロセッサに対して前記外部メモリから読み出したデータを送って同一の信号処理を実行させ、
前記サブスケジューリング・プロセッサは、
前記選択された複数のプロセッサから受け取った異常状態を表す異常ステータスを検出する異常ステータス検出部と、
前記異常ステータス検出部における検出結果に基づき前記選択された複数のプロセッサによる処理結果の中から１つを選択する選択部と、
を備えたことを特徴とする請求項１または請求項２記載のレーダ装置用のマルチプロセッサ信号処理装置。
【請求項４】
前記スケジューリング・プロセッサは、前記並列プロセッサを構成する複数のプロセッサの中から検査対象とする複数のプロセッサを選択し、該選択された複数のプロセッサに対して前記外部メモリから読み出したデータを送って同一の信号処理を実行させ、
前記サブスケジューリング・プロセッサは、前記選択された複数のプロセッサから受け取った複数の処理結果を比較する処理結果比較部をさらに備え、
前記スケジューリング・プロセッサは、前記処理結果比較部による比較結果に基づき、前記選択された複数のプロセッサの異常の有無を検出することを特徴とする請求項３記載のレーダ装置用のマルチプロセッサ信号処理装置。
【請求項５】
前記スケジューリング・プロセッサは、
前記並列プロセッサを構成する複数のプロセッサから受け取った動作状態を表す動作ステータスに基づき前記複数のプロセッサの中から空き状態にあるプロセッサを選択し、該選択されたプロセッサに対して前記外部メモリから読み出したデータおよび信号処理の内容を規定する信号処理パラメータを送って信号処理を実行させ、
前記選択されたプロセッサは、前記スケジューリング・プロセッサから受け取ったデータに対して、前記スケジューリング・プロセッサから受け取った信号処理パラメータに従った信号処理を実行することを特徴とする請求項１乃至請求項４の何れか１項記載のレーダ装置用のマルチプロセッサ信号処理装置。
【請求項６】
前記並列プロセッサを構成する複数のプロセッサは、全て同一のプログラムコードで動作することを特徴とする請求項１乃至請求項５の何れか１項記載のレーダ装置用のマルチプロセッサ信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の信号を並行して処理するレーダ装置用のマルチプロセッサ信号処理装置に関する。
【背景技術】
【０００２】
従来、受信信号を処理するための信号処理装置を備えたレーダ装置が知られている。図１７は、このような従来のレーダ装置の構成を示すブロック図である。このレーダ装置は、送信機１、サーキュレータ２、アンテナ３、受信機４および信号処理装置５から構成されている。
【０００３】
送信器１は、送信信号を生成し、サーキュレータ２を介してアンテナ３に送る。サーキュレータ２は、送信機１から送られてくる信号をアンテナ３に送るか、アンテナ３から送られてくる信号を受信機４に送るかを切り替える。アンテナ３は、送信機１からサーキュレータ２を介して送られてくる送信信号を電波に変換し、送信波として指定方向に送信するとともに、送信波が目標で反射された反射波を受信し、受信信号としてサーキュレータ２を介して受信機４に送る。
【０００４】
受信機４は、アンテナ３からサーキュレータ２を介して送られてくる受信信号をデジタルビデオ信号に変換する。この受信機４における変換によって得られたデジタルビデオ信号は、信号処理装置５に送られる。
【０００５】
信号処理装置５は、ＭＴＩ（Moving Target Indicator；移動目標検出）装置６、周波数分析装置７、ＣＦＡＲ（Constant False Alarm Rate）装置８および検出装置９から構成されている。
【０００６】
ＭＴＩ装置６は、受信機４から送られてくるデジタルビデオ信号から、クラッタを抑圧する。このＭＴＩ装置６でクラッタが抑圧されたデジタルビデオ信号は、周波数分析装置７に送られる。周波数分析装置７は、ＭＴＩ装置６からのクラッタが抑圧されたデジタルビデオ信号をコヒーレント積分することにより、信号対雑音比（ＳＮ比）を改善する。周波数分析装置７におけるコヒーレント積分の手段としては、ＦＦＴ（Fast Fourier Transform；高速フーリエ変換）がよく使われる。この周波数分析装置７の出力は、ＣＦＡＲ装置８に送られる。
【０００７】
ＣＦＡＲ装置８は、周波数分析装置７から出力される振幅・位相を持った信号を検波（振幅情報のみの信号に変換）し、注目レンジビンの周辺の信号振幅からリファレンス振幅を算出し、リファレンス振幅に対する注目レンジビン振幅の比を表す信号として、振幅比信号を生成する。このＣＦＡＲ装置８で生成された振幅比信号は、検出装置９に送られる。検出装置９は、ＣＦＡＲ装置７から送られてくる振幅比信号が所定のしきい値を超えた場合に、その振幅比信号を目標として検出する。
【０００８】
ところで、上述した従来のレーダ装置における信号処理装置５は、汎用プロセッサやＤＳＰ（Digital Signal Processor）といったプロセッサから構成されており、信号処理はプロセッサによってソフトウェア的に行われている。
【０００９】
レーダ装置において行われる信号処理は演算量が多く、１つのプロセッサでは処理能力が不足するため、信号処理装置として、複数のプロセッサから成るマルチプロセッサ信号処理装置や、専用ＬＳＩ（Large Scale Integration）またはＦＰＧＡ（Field Programmable Gate Array）等とプロセッサとを組み合せた信号処理装置が使用されている。一方、レーダ装置の信頼性を向上させるために、プロセッサを二重にして冗長系を構成することにより、故障に対する耐性を高めることも行われている。
【００１０】
図１８は、マルチプロセッサ信号処理装置が使用された従来の信号処理装置５の具体的な構成を示すブロック図である。この信号処理装置５は、ＭＴＩ装置６、周波数分析装置７、ＣＦＡＲ装置８、検出装置９および異常監視・切り替え装置１１から構成されている。
【００１１】
ＭＴＩ装置６は、現用プロセッサ１０−１と予備プロセッサ１０−２とから構成されている。周波数分析装置７は、現用プロセッサ１０−３と予備プロセッサ１０−４とから構成されている。ＣＦＡＲ装置８は、現用プロセッサ１０−５と予備プロセッサ１０−６とから構成されている。検出装置９は、現用プロセッサ１０−７と予備プロセッサ１０−８とから構成されている。
【００１２】
異常監視・切り替え装置１１は現用プロセッサ１０−１、１０−３、１０−５および１０−７の異常の有無を監視している。そして、現用プロセッサ１０−１、１０−３、１０−５および１０−７で異常が発生したことを検出した場合に、予備プロセッサ１０−２、１０−４、１０−６および１０−８にそれぞれ切り替える。
【００１３】
上記のように構成される信号処理装置５においては、図１９に示すように、現用プロセッサ１０−１、１０−３、１０−５および１０−７によってパイプライン処理が行われる。従って、異常が発生しない場合は、予備プロセッサ１０−２、１０−４、１０−６および１０−８は、空き状態が持続される。
【００１４】
一方、例えばＭＴＩ装置６の現用プロセッサ１０−１に異常が発生した場合は予備プロセッサ１０−２に切り替えられ、周波数分析装置７の現用プロセッサ１０−３に異常が発生した場合は予備プロセッサ１０−４に切り替えられ、ＣＦＡＲ装置８の現用プロセッサ１０−５に異常が発生した場合は予備プロセッサ１０−６に切り替えられ、検出装置９の現用プロセッサ１０−７に異常が発生した場合は予備プロセッサ１０−８に切り替えられる。
【００１５】
以上のように、従来の信号処理装置では、プロセッサを二重にして冗長系を構成することにより、現用プロセッサに異常が発生した場合であっても、予備プロセッサに切り替えることにより、レーダ装置の動作を停止させることなく運用することができる。
【００１６】
なお、関連する技術として、特許文献１は、マルチプロセッサシステムにおけるプロセッサ異常対策方法およびそのための装置を開示している。特許文献１に開示された技術によれば、複数の分散処理プロセッサのいずれかに異常が発生したことをプロセッサ監視機構で検出したとき、プロセッサ管理機構は異常発生プロセッサおよび冗長プロセッサを業務配置機構に通知し、これを受けた業務配置機構は業務テーブルを参照することにより異常発生プロセッサの分担業務を確認して所定のプロセッサにこれらを配置するシステムにおいて、各業務の異常発生時の対処法を記述できる異常対処法テーブルを設け、業務配置機構は、このテーブルから求めた対処法に基づいて異常発生プロセッサの分担業務の配置を行う。また、リカーシブル異常のときは再実行や継続などによる業務配置を抑止し、初期化中の冗長プロセッサへの業務配置を遅延させる。
【００１７】
また、特許文献２は、マルチプロセッサ計算機を開示している。このマルチプロセッサ計算機は、異なる処理を行う複数のプロセッサと、これらプロセッサに接続されるシステムバスと、このシステムバスに接続される主記憶と、システムバスに接続されて入出力バスとのインタフェースをとる入出力インタフェースとを１つのプロセッシングユニットとして、同一の動作を行う複数のプロセッシングユニットと、このプロセッシングユニットの外部にあって各入出力インタフェースからの出力を比較して選択結果を入出力バスに出力する入出力アダプタと、入出力バス経由で入出力アダプタとデータの授受を行う入出力装置を備えている。また、入出力アダプタは、各入出力インタフェースからの出力を多数決比較をして入出力バスに出力する。
【００１８】
また、特許文献３は、フォールトトレラント（fault-tolerant；故障許容）能力を有する分散処理システムおよび分散処理方法並びに分散処理制御プログラムを開示している。この分散処理システムは、冗長管理部、故障判定部、ネットワーク制御部、故障分離部、データ転送制御部によって、分散処理目的に３つあるプロセッサエレメントのみを使用して３重多数決による冗長処理でプロセッサエレメントの故障検出および分離を行う。さらに、故障プロセッサエレメントの装置に対し、他のプロセッサエレメントが代行処理を行う。
【特許文献１】特開平８−９５９３５号公報
【特許文献２】特開平９−１６５３５号公報
【特許文献３】特開２００２−３４２３００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述した従来のレーダ装置の信号処理装置は、現用プロセッサの各々に対応させて予備プロセッサを備えるように構成されているので、多くのプロセッサを必要とし、信号処理装置、ひいてはレーダ装置が高価になるとともに大型化するという問題がある。
【００２０】
また、上述した従来のレーダ装置の信号処理装置は、同一内容の信号処理を繰り返して実行する場合は問題がないが、目標の捜索や追尾を行う場合において、処理すべきデータ数や内容が異なる信号処理を実行するレーダ装置においては、処理時間の設計や設計結果の検証が非常に難しいと言う問題がある。
【００２１】
また、上述した信号処理装置では、各現用プロセッサからの異常ステータスによって、予備プロセッサに切り替えることができるが、各現用プロセッサにおいて通常動作に並行して行われる異常検出動作では、通常動作を停止して行われる専用の異常検出動作に比較して、異常検出が可能な項目が少なく、異常検出のレベルが低いのが一般的である。
【００２２】
本発明は、上述した諸問題を解消するためになされたものであり、その課題は、故障に対する耐性が高く、しかも安価且つ小型化が可能なレーダ装置用のマルチプロセッサ信号処理装置を提供することにある。
【００２３】
また、本発明の他の課題は、複数のプロセッサが通常動作を行っているときであっても、高い故障検出性能を得ることができるレーダ装置用のマルチプロセッサ信号処理装置を提供することにある。
【００２４】
また、本発明のさらに他の目的は、ハードウェアおよびソフトウェアの生産性を向上させることができるレーダ装置用のマルチプロセッサ信号処理装置を提供することにある。
【課題を解決するための手段】
【００２５】
第１の発明に係るレーダ装置用のマルチプロセッサ信号処理装置は、上記課題を達成するために、複数のプロセッサから成る並列プロセッサと、目標からの反射波を受信データとして記憶する外部メモリと、並列プロセッサを構成する複数のプロセッサから受け取った動作状態を表す動作ステータスに基づき複数のプロセッサの中から空き状態にあるプロセッサを選択し、該選択されたプロセッサに対して外部メモリから読み出したデータを送って複数種類の信号処理を実行させるスケジューリング・プロセッサとを備えたことを特徴とする。この場合、選択されたプロセッサは、スケジューリング・プロセッサから受け取ったデータに対して、ＭＴＩ処理、周波数分析処理、ＣＦＡＲ処理および検出処理を含む複数種類の信号処理を順次実行するように構成できる。
【００２６】
また、第２の発明に係るレーダ装置用のマルチプロセッサ信号処理装置は、第１の発明に係るレーダ装置用のマルチプロセッサ信号処理装置において、並列プロセッサによる処理結果を制御するサブスケジューリング・プロセッサをさらに備え、スケジューリング・プロセッサは、外部から与えられる優先順位パラメータによって外部メモリから読み出したデータの優先順位が高いことを判断した場合に、並列プロセッサを構成する複数のプロセッサの中から空き状態にある複数のプロセッサを選択し、該選択された複数のプロセッサに対して外部メモリから読み出したデータを送って同一の信号処理を実行させ、サブスケジューリング・プロセッサは、選択された複数のプロセッサから受け取った異常状態を表す異常ステータスを検出する異常ステータス検出部と、異常ステータス検出部における検出結果に基づき選択された複数のプロセッサによる処理結果の中から１つを選択する選択部とを備えたことを特徴とする。
【００２７】
また、第３の発明に係るレーダ装置用のマルチプロセッサ信号処理装置は、第２の発明に係るレーダ装置用のマルチプロセッサ信号処理装置において、スケジューリング・プロセッサは、並列プロセッサを構成する複数のプロセッサの中から検査対象とする複数のプロセッサを選択し、該選択された複数のプロセッサに対して外部メモリから読み出したデータを送って同一の信号処理を実行させ、サブスケジューリング・プロセッサは、選択された複数のプロセッサから受け取った複数の処理結果を比較する処理結果比較部をさらに備え、スケジューリング・プロセッサは、処理結果比較部による比較結果に基づき、選択された複数のプロセッサの異常の有無を検出することを特徴とする。
【００２８】
また、第４の発明に係るレーダ装置用のマルチプロセッサ信号処理装置は、第１〜第３の発明に係るレーダ装置用のマルチプロセッサ信号処理装置の何れかにおいて、スケジューリング・プロセッサは、並列プロセッサを構成する複数のプロセッサから受け取った動作状態を表す動作ステータスに基づき複数のプロセッサの中から空き状態にあるプロセッサを選択し、該選択されたプロセッサに対して外部メモリから読み出したデータおよび信号処理の内容を規定する信号処理パラメータを送って信号処理を実行させ、選択されたプロセッサは、スケジューリング・プロセッサから受け取ったデータに対して、スケジューリング・プロセッサから受け取った信号処理パラメータに従った信号処理を実行することを特徴とする。
【００２９】
また、第５の発明に係るレーダ装置用のマルチプロセッサ信号処理装置は、第１〜第４の発明に係るレーダ装置用のマルチプロセッサ信号処理装置の何れかにおいて、並列プロセッサを構成する複数のプロセッサは、全て同一のプログラムコードで動作することを特徴とする。
【発明の効果】
【００３０】
第１の発明に係るレーダ装置用のマルチプロセッサ信号処理装置によれば、１つのプロセッサに複数種類の信号処理を実行させ、スケジューリング・プロセッサの制御によって複数のプロセッサによる処理を行わせるように構成したので、少なくとも１台の予備のプロセッサを設ければ故障に対する耐性を向上させることができる。従って、プロセッサの数と同数の予備プロセッサを必要とする従来のマルチプロセッサ信号処理装置に較べてプロセッサの数を少なくすることができるので、マルチプロセッサ信号処理装置の低価格化および小型化を実現できる。
【００３１】
また、第２の発明に係るレーダ装置用のマルチプロセッサ信号処理装置によれば、優先順位が高いデータを処理する場合は複数のプロセッサに処理を行わせ、異常が検出されなかったプロセッサからの処理結果を使用するように構成したので、例えば目標の追尾のように優先順位が高い信号処理に対しては信頼性の高い結果を得ることができる。換言すれば、故障に対する耐性を向上させることができる。
【００３２】
また、第３の発明に係るレーダ装置用のマルチプロセッサ信号処理装置によれば、複数のプロセッサを検査対象に指定して信号処理を実行させ、処理結果を比較して異常の有無を検出するように構成したので、通常動作を停止して行う専用の異常検出と同等の異常検出を行うことができる。その結果、異常検出のレベルを高く維持することができ、高い故障検出性能を備えるレーダ装置用のマルチプロセッサ信号処理装置を提供できる。
【００３３】
また、第４の発明に係るレーダ装置用のマルチプロセッサ信号処理装置によれば、信号処理の内容を規定する信号処理パラメータを伴って受信データをプロセッサに送り、該信号処理パラメータに従った信号処理を行わせるように構成したので、例えば、目標によって信号処理を変更したり、捜索と追尾とで異なる信号処理を行うレーダ装置の運用に対しても対応することができる。
【００３４】
さらに、第５の発明に係るレーダ装置用のマルチプロセッサ信号処理装置によれば、並列プロセッサを構成する複数のプロセッサは、全て同一のプログラムコードで動作するように構成したので、ハードウェアおよびソフトウェアの生産性を高くできるレーダ装置用のマルチプロセッサ信号処理装置を提供できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。なお、以下では、背景技術の欄で説明した構成部分と同一または相当部分には、背景技術の欄で使用した符号と同一の符号を付して説明する。
【実施例１】
【００３６】
図１は、本発明の実施例１に係るマルチプロセッサ信号処理装置が適用されたレーダ装置の構成を示すブロック図である。このレーダ装置は、送信機１、サーキュレータ２、アンテナ３、受信機４およびマルチプロセッサ信号処理装置５０から構成されている。
【００３７】
送信器１は、送信信号を生成し、サーキュレータ２を介してアンテナ３に送る。サーキュレータ２は、送信機１から送られてくる信号をアンテナ３に送るか、アンテナ３から送られてくる信号を受信機４に送るかを切り替える。アンテナ３は、送信機１からサーキュレータ２を介して送られてくる送信信号を電波に変換し、送信波として指定方向に送信するとともに、送信波が目標で反射された反射波を受信し、受信信号としてサーキュレータ２を介して受信機４に送る。
【００３８】
受信機４は、アンテナ３からサーキュレータ２を介して送られてくる受信信号をデジタルビデオ信号に変換する。この受信機４における変換によって得られたデジタルビデオ信号は、受信データとしてマルチプロセッサ信号処理装置５０に送られる。
【００３９】
マルチプロセッサ信号処理装置５０は、詳細は後述するが、複数のプロセッサから構成されており、各プロセッサは、背景技術の欄で説明したＭＴＩ装置６で行われる処理と同等のＭＴＩ処理、周波数分析装置７で行われる処理と同等の周波数分析処理、ＣＦＡＲ装置８で行われる処理と同等のＣＦＡＲ処理および検出装置９で行われる処理と同等の検出処理を実行する。
【００４０】
ＭＴＩ処理では、受信機４から送られてくる受信データから、クラッタを抑圧する処理が行われる。このＭＴＩ処理によってクラッタが抑圧されたデジタルビデオ信号は、周波数分析処理に渡される。周波数分析処理では、ＭＴＩ処理から受け取ったクラッタが抑圧されたデジタルビデオ信号をコヒーレント積分することにより、信号対雑音比（ＳＮ比）を改善する信号処理を行う。周波数分析処理におけるコヒーレント積分の手段としては、ＦＦＴがよく使われる。この周波数分析処理における処理結果は、ＣＦＡＲ処理に渡される。
【００４１】
ＣＦＡＲ処理では、周波数分析処理から受け取った振幅・位相を持った信号を検波（振幅情報のみの信号に変換）し、注目レンジビンの周辺の信号振幅からリファレンス振幅を算出し、リファレンス振幅に対する注目レンジビン振幅の比を表す信号として、振幅比信号を生成する処理が行われる。このＣＦＡＲ処理によって生成された振幅比信号は、検出処理に渡される。検出処理では、ＣＦＡＲ処理から受け取った振幅比信号が所定のしきい値を超えた場合に、その振幅比信号を目標として検出する信号処理を行う。
【００４２】
次に、マルチプロセッサ信号処理装置５０の詳細を説明する。図２は、本発明の実施例１に係るマルチプロセッサ信号処理装置５０の詳細な構成を示すブロック図である。このマルチプロセッサ信号処理装置５０は、並列プロセッサ１２、スケジューリング・プロセッサ１３および外部メモリ１４から構成されている。
【００４３】
並列プロセッサ１２は、ｎ個（ｎは２以上の整数）のプロセッサ１２−１〜１２−ｎ、これらｎ個のプロセッサ１２−１〜１２−ｎとスケジューリング・プロセッサ１３とを接続する内部通信網１５およびｎ個のプロセッサ１２−１〜１２−ｎと図示しない外部装置とを接続する外部通信網１６から構成されている。
【００４４】
ｎ個のプロセッサ１２−１〜１２−ｎの各々は、図３に示すように、内部通信インタフェース部１２０、演算部１２１、メモリ１２２および外部通信インタフェース部１２３を備えている。内部通信インタフェース部１２０は、スケジューリング・プロセッサ１３から内部通信網１５を介して送られて来るデータを受信し、演算部１２１に送る。また、内部通信インタフェース部１２０は、演算部１２１から送られて来る動作ステータスを、内部通信インタフェース部１２０を介してスケジューリング・プロセッサ１３に送る。
【００４５】
演算部１２１は、内部通信インタフェース部１２０から送られてくるデータに対してＭＴＩ処理、周波数分析処理、ＣＦＡＲ処理および検出処理を順次実行し、各処理結果をメモリ１２２に格納する。また、演算部１２１は、メモリ１２２に格納された最終的な処理結果（目標の検出結果）を外部通信インタフェース部１２３に送る。外部通信インタフェース部１２３は、演算部１２１から送られてくる最終的な処理結果を、外部通信網１６を介して図示しない外部装置に送信する。なお、この実施例１では、プロセッサ１２−１〜１２−ｎの各々を１個のプロセッサから構成しているが、複数のプロセッサから成るプロセッサ群から構成することもできる。
【００４６】
スケジューリング・プロセッサ１３は、図４に示すように、演算部１３０、メモリ１３１および通信インタフェース部１３２を備えている。演算部１３０は、外部メモリ１４から読み出した受信データをメモリ１３１に一時記憶させる。また、演算部１３０は、プロセッサ１２−１〜１２−ｎから内部通信網１５および通信インタフェース部１３２を介して送られてくる動作ステータスに基づき信号処理を開始させるプロセッサを決定し、この決定されたプロセッサに対し、メモリ１３１に一時記憶されている受信データを通信インタフェース部１３２および内部通信網１５を介して送る。
【００４７】
通信インタフェース部１３２は、演算部１３０と並列プロセッサ１２との間の通信を制御する。なお、この実施例１では、スケジューリング・プロセッサ１３を１個のプロセッサから構成しているが、複数のプロセッサから成るプロセッサ群から構成することもできる。
【００４８】
外部メモリ１４は、受信機４から受け取った受信データを記憶する。この外部メモリ１４に記憶された受信データは、上述したように、スケジューリング・プロセッサ１３によって読み出される。
【００４９】
次に、上記のように構成されるマルチプロセッサ信号処理装置の動作を説明する。まず、スケジューリング・プロセッサ１３の動作を、図５（ａ）に示すフローチャートを参照しながら説明する。
【００５０】
スケジューリング・プロセッサでは、まず、外部メモリ１４から受信データを入力する処理が行われる（ステップＳ１０）。ここで入力された受信データは、メモリに一時記憶される。次いで、ｎ個のプロセッサ１２−１〜１２−ｎから動作ステータスを入力する処理が行われる（ステップＳ１１）。動作ステータスは、例えば、「空き」、「処理中」または「故障」を示す情報から構成されている。
【００５１】
次いで、プロセッサを選択する処理が行われる（ステップＳ１２）。即ち、スケジューリング・プロセッサ１３は、ステップＳ１１で取得した動作ステータスを参照し、「空き」を示しているプロセッサの中の１つを選択する。この場合、予備として割り当てられているプロセッサと他のプロセッサが「空き」の状態にある場合は、予備のプロセッサは選択されない。次いで、プロセッサへ受信データを出力する処理が行われる（ステップＳ１３）。即ち、スケジューリング・プロセッサ１３は、ステップＳ１２で選択したプロセッサに対し、メモリに一時記憶されている受信データを送る。
【００５２】
次に、プロセッサ１２−１〜１２−ｎの動作を、図５（ｂ）に示すフローチャートを参照しながら説明する。なお、各プロセッサの動作は同じであるので、以下では、プロセッサ１２−１の動作についてのみ説明する。
【００５３】
まず、動作ステータスが「処理中」に設定される（ステップＳ２０）。次いで、スケジューリング・プロセッサから受信データの入力処理が行われる（ステップＳ２１）。次いで、信号処理が行われる（ステップＳ２２）。この信号処理では、ＭＴＩ処理、周波数分析処理、ＣＦＡＲ処理および検出処理が順次実行される。
【００５４】
次いで、ステップＳ２２における信号処理の結果を出力する処理が行われる（ステップＳ２３）。即ち、プロセッサ１２−１は、信号処理の結果を外部に出力する。次いで、動作ステータスが「空き」に設定される（ステップＳ２４）。
【００５５】
次に、上記のように構成されるマルチプロセッサ信号処理装置において、６台のプロセッサ１２−１〜１２−６でパイプライン処理が実行される場合の動作を説明する。なお、６台のプロセッサ１２−１〜１２−６のうち、プロセッサ１２−６は予備プロセッサとして使用されるものとする。
【００５６】
図６は、マルチプロセッサ信号処理装置５０を構成する全てのプロセッサが正常である時の処理の流れを示すタイミングチャートである。
【００５７】
まず、区間Ｔ１の前の区間では、図示は省略しているが、プロセッサ１２−１および予備プロセッサ１２−６が「空き」の状態にある。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−１および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−１を選択する（予備プロセッサ１２−６は選択されない）。
【００５８】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４から受信データ（以下、単に「データ」という）ｍ＋１を読み出し、プロセッサ１２−１に送る。これにより、プロセッサ１２−１は、データｍ＋１に対し、区間Ｔ１でＭＴＩ処理を、区間Ｔ２で周波数分析処理を、区間Ｔ３でＣＦＡＲ処理を、区間Ｔ４で検出処理をそれぞれ実行する。そして、区間Ｔ５で自己の動作ステータスを「空き」に設定する。
【００５９】
次に、区間Ｔ１では、プロセッサ１２−２および予備プロセッサ１２−６が「空き」の状態にある。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−２および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−２を選択する。
【００６０】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋２を読み出し、プロセッサ１２−２に送る。これにより、プロセッサ１２−２は、データｍ＋２に対し、区間Ｔ２でＭＴＩ処理を、区間Ｔ３で周波数分析処理を、区間Ｔ４でＣＦＡＲ処理を、区間Ｔ５で検出処理をそれぞれ実行する。そして、区間Ｔ６で自己の動作ステータスを「空き」に設定する。
【００６１】
以下同様にして、スケジューリング・プロセッサ１３の制御により、プロセッサ１２−３は、データｍ＋３に対し、区間Ｔ３で処理を開始し、プロセッサ１２−４は、データｍ＋４に対し、区間Ｔ４で処理を開始し、プロセッサ１２−５は、データｍ＋５に対し、区間Ｔ５で処理を開始する。そして、区間Ｔ５では、再びプロセッサ１２−１および予備プロセッサ１２−６が「空き」の状態にある。
【００６２】
従って、スケジューリング・プロセッサ１３は、次に処理を割り当てるプロセッサとしてプロセッサ１２−１を選択し、外部メモリ１４からデータｍ＋６を読み出し、プロセッサ１２−１に送る。これにより、プロセッサ１２−１は、データｍ＋６に対し、区間Ｔ６でＭＴＩ処理を、区間Ｔ７で周波数分析処理を、区間Ｔ８でＣＦＡＲ処理を、区間Ｔ９で検出処理をそれぞれ実行する。以下同様の動作が繰り返される。
【００６３】
図７は、マルチプロセッサ信号処理装置５０を構成するプロセッサのうちの１つが故障した時の処理の流れを示すタイミングチャートである。以下では、プロセッサ１２−３が、データｍ＋３を処理しているときに、故障（異常が発生）したものとする。
【００６４】
プロセッサ１２−３は、その故障検出機能により、データｍ＋３の処理中に故障が発生したことを検出すると、区間Ｔ７の先頭で、「故障」を表す動作ステータスをスケジューリング・プロセッサ１３に送る。従って、区間Ｔ７では、予備プロセッサ１２−６のみが「空き」の状態にある。スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、予備プロセッサ１２−６のみが「空き」であることを認識すると、次に処理を割り当てるプロセッサとして予備プロセッサ１２−６を選択する。
【００６５】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋８を読み出し、予備プロセッサ１２−６に送る。これにより、予備プロセッサ１２−６は、データｍ＋８に対し、区間Ｔ８で処理を開始する。
【００６６】
以上説明したように、本発明の実施例１に係るマルチプロセッサ信号処理装置によれば、１つのプロセッサに複数の信号処理を実行させ、複数のプロセッサをスケジューリング・プロセッサ１３の制御によってパイプライン処理させるように構成したので、少なくとも１台の予備プロセッサを設ければ故障に対する耐性を向上させることができる。従って、プロセッサの数と同数の予備プロセッサを必要とする従来のマルチプロセッサ信号処理装置に較べてプロセッサの数を少なくすることができるので、マルチプロセッサ信号処理装置の低価格化および小型化を実現できる。
【実施例２】
【００６７】
本発明の実施例２に係るマルチプロセッサ信号処理装置は、実施例１に係るマルチプロセッサ信号処理装置において、スケジューリング・プロセッサが、優先順位の高いデータが入力された場合に複数のプロセッサに同一の信号処理を実施させ、信号処理の途中で一方のプロセッサが異常となった場合に他方の異常とならなかったプロセッサの信号処理結果を選択して出力するようにしたものである。
【００６８】
本発明の実施例２に係るマルチプロセッサ信号処理装置が適用されるレーダ装置の構成は、マルチプロセッサ信号処理装置５０の内部の構成を除き、図１に示した実施例１に係るレーダ装置の構成と同じである。
【００６９】
図８は、本発明の実施例２に係るマルチプロセッサ信号処理装置５０の詳細な構成を示すブロック図である。このマルチプロセッサ信号処理装置５０は、図２に示した構成にサブスケジューリング・プロセッサ１７が追加されて構成されている。
【００７０】
並列プロセッサ１２を構成するｎ個のプロセッサ１２−１〜１２−ｎの各々は、実施例１に係るそれらの機能に加え、自己に異常が発生したかどうかを表す異常ステータスを外部通信網１６を介してサブスケジューリング・プロセッサ１７に送る機能を有する。
【００７１】
スケジューリング・プロセッサ１３は、実施例１で説明した機能に加え、優先順位の高いデータを受け取った場合に、複数のプロセッサに同一信号処理を実行させる機能を有する。優先順位は、図示しない制御装置から優先順位パラメータとして与えられる。優先順位パラメータは、例えば目標の追尾中に受信した受信データに対して優先順位「１」（高い）が、目標の捜索中に受信した受信データに対して優先順位「２」（低い）がそれぞれ割り当てられているものとする。
【００７２】
スケジューリング・プロセッサ１３は、優先順位「１」が割り当てられている受信データを受け取ったときは、ｎ個のプロセッサ１２−１〜１２−ｎのうちの１個の通常プロセッサ（予備プロセッサ以外のプロセッサをいう）と１個の予備プロセッサに同一の信号処理を実行させる。一方、優先順位「２」が割り当てられている受信データを受け取ったときは、ｎ個のプロセッサ１２−１〜１２−ｎのうちの予備プロセッサを除く１個の通常プロセッサに信号処理を実行させる。
【００７３】
サブスケジューリング・プロセッサ１７は、同一の信号処理を実行した２つのプロセッサの処理結果のうちの１つを異常ステータスに基づいて選択し、外部に送出する。図９は、サブスケジューリング・プロセッサ１７の機能的な構成を示すブロック図である。このサブスケジューリング・プロセッサ１７は、第１保持部１７０、第２保持部１７１、異常ステータス検出部１７１および選択部１７３から構成されている。
【００７４】
第１保持部１７０は、プロセッサ１２−１〜１２−ｎのうちの通常プロセッサの処理結果および異常ステータスを保持する。この第１保持部１７０に保持されている処理結果は選択部１７３に送られ、異常ステータスは異常ステータス検出部１７２に送られる。第２保持部１７１は、プロセッサ１２−１〜１２−ｎのうちの予備プロセッサの処理結果および異常ステータスを保持する。この第２保持部１７１に保持されている処理結果は選択部１７３に送られ、異常ステータスは、異常ステータス検出部１７２に送られる。
【００７５】
異常ステータス検出部１７２は、第１保持部１７０から送られてくる異常ステータスと、第２保持部１７１から送られてくる異常ステータスとに基づき異常の有無を判定し、判定結果に応じた選択信号を選択部１７３に送る。例えば、第１保持部１７０から送られてくる異常ステータスおよび第２保持部１７１から送られてくる異常ステータスが両方とも異常でないことを示している場合は、第１保持部１７０から送られてくる処理結果を出力し、第１保持部１７０から送られてくる異常ステータスが異常であることを示している場合は、第２保持部１７１から送られてくる処理結果を出力し、第２保持部１７１から送られてくる異常ステータスが異常であることを示している場合は、第１保持部１７０から送られてくる処理結果を出力するような選択信号を生成して選択部１７３に送る。
【００７６】
なお、第１保持部１７０から送られてくる異常ステータスおよび第２保持部１７１から送られてくる異常ステータスが両方とも異常であることを示している場合は、エラー信号を生成して図示しない制御装置に送るように構成できる。また、実施例２では、サブスケジューリング・プロセッサ１７を１個のプロセッサから構成しているが、複数のプロセッサから成るプロセッサ群から構成することもできる。
【００７７】
次に、上記のように構成されるマルチプロセッサ信号処理装置５０において、６台のプロセッサ１２−１〜１２−６でパイプライン処理が実行される場合の例を説明する。なお、６台のプロセッサ１２−１〜１２−６のうち、プロセッサ１２−６は予備プロセッサとして使用されるものとする。
【００７８】
図１０は、マルチプロセッサ信号処理装置５０を構成するプロセッサのうちの１つが故障した時の処理の流れを示すタイミングチャートである。以下では、プロセッサ１２−３が、データｍ＋３を処理しているときに、故障（異常が発生）したものとする。
【００７９】
まず、区間Ｔ１の前の区間では、図示は省略しているが、プロセッサ１２−１および予備プロセッサ１２−６が「空き」の状態にある。このとき、スケジューリング・プロセッサ１３は、図示しない制御装置から優先順位パラメータとして優先順位「２」を受け取っているものとする。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−１および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−１を選択する。この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋１を読み出し、プロセッサ１２−１に送る。これにより、プロセッサ１２−１は、データｍ＋１に対し、区間Ｔ１でＭＴＩ処理を、区間Ｔ２で周波数分析処理を、区間Ｔ３でＣＦＡＲ処理を、区間Ｔ４で検出処理をそれぞれ実行する。そして、区間Ｔ５で自己の動作ステータスを「空き」に設定する。
【００８０】
次に、区間Ｔ１では、プロセッサ１２−２および予備プロセッサ１２−６が「空き」の状態にある。このとき、スケジューリング・プロセッサ１３は、図示しない制御装置から優先順位パラメータとして優先順位「２」を受け取っているものとする。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−２および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−２を選択する。
【００８１】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋２を読み出し、プロセッサ１２−２に送る。これにより、プロセッサ１２−２は、データｍ＋２に対し、区間Ｔ２でＭＴＩ処理を、区間Ｔ３で周波数分析処理を、区間Ｔ４でＣＦＡＲ処理を、区間Ｔ５で検出処理をそれぞれ実行する。そして、区間Ｔ６で自己の動作ステータスを「空き」に設定する。
【００８２】
次に、区間Ｔ２では、プロセッサ１２−３および予備プロセッサ１２−６が「空き」の状態にある。このとき、スケジューリング・プロセッサ１３は、図示しない制御装置から優先順位パラメータとして優先順位「１」を受け取っているものとする。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−３および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−３および予備プロセッサ１２−６を選択する。
【００８３】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋３を読み出し、プロセッサ１２−３および予備プロセッサ１２−６に送る。これにより、プロセッサ１２−３および予備プロセッサ１２−６は、データｍ＋３に対し、区間Ｔ３でＭＴＩ処理を、区間Ｔ４で周波数分析処理を、区間Ｔ５でＣＦＡＲ処理を、区間Ｔ６で検出処理をそれぞれ実行する。
【００８４】
ここで、プロセッサ１２−３は、区間Ｔ３〜Ｔ６における処理中に故障が発生したことを検出すると、区間Ｔ７の先頭で「故障」を表す動作ステータスをスケジューリング・プロセッサ１３に送ると同時に、異常を表す異常ステータスをサブスケジューリング・プロセッサ１７に送る。
【００８５】
一方、予備プロセッサ１２−６は、区間Ｔ３〜Ｔ６における処理が正常に終了したことを検出すると、区間Ｔ７の先頭で、「空き」を表す動作ステータスをスケジューリング・プロセッサ１３に送ると同時に、正常を表す異常ステータスをサブスケジューリング・プロセッサ１７に送る。サブスケジューリング・プロセッサ１７は、プロセッサ１２−３からの異常ステータスが異常であることを表していることを検出すると、予備プロセッサ１２−６の処理結果を選択して外部に送出する。そして、区間Ｔ７の先頭で自己の動作ステータスを「空き」に設定する。
【００８６】
次に、区間Ｔ３では、プロセッサ１２−４および予備プロセッサ１２−６が「空き」の状態にある。このとき、スケジューリング・プロセッサ１３は、図示しない制御装置から優先順位パラメータとして優先順位「２」を受け取っているものとする。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−４のみが「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−４を選択する。
【００８７】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋４を読み出し、プロセッサ１２−４に送る。これにより、プロセッサ１２−４は、データｍ＋４に対し、区間Ｔ４でＭＴＩ処理を、区間Ｔ５で周波数分析処理を、区間Ｔ６でＣＦＡＲ処理を、区間Ｔ７で検出処理をそれぞれ実行する。
【００８８】
以下同様にして、スケジューリング・プロセッサ１３の制御により、プロセッサ１２−５は、データｍ＋５に対し、区間Ｔ５で処理を開始する。そして、区間Ｔ５では、再びプロセッサ１２−１が「空き」の状態にある。従って、スケジューリング・プロセッサ１３は、次に処理を割り当てるプロセッサとしてプロセッサ１２−１を選択し、外部メモリ１４からデータｍ＋６を読み出し、プロセッサ１２−１に送る。これにより、プロセッサ１２−１は、データｍ＋６に対し、区間Ｔ６でＭＴＩ処理を、区間Ｔ７で周波数分析処理を、区間Ｔ８でＣＦＡＲ処理を、区間Ｔ９で検出処理をそれぞれ実行する。以下同様の動作が繰り返される。ただし、プロセッサ１２−３は、故障中であるので、以下においては、スケジューリング・プロセッサ１３は、プロセッサ１２−３に処理を割り当てない。
【００８９】
以上説明したように、本発明の実施例２に係るマルチプロセッサ信号処理装置によれば、過去の信号処理結果から、データｍ＋３に目標が存在する可能性が高い場合、スケジューリング・プロセッサ１３は、データｍ＋３に対する信号処理をプロセッサ１２−３と予備プロセッサ１２−６に実施させる。データｍ＋３の信号処理中に、プロセッサ１２−３が故障（異常が発生）した場合でも、予備プロセッサ１２−６の処理が完了すれば、予備プロセッサ１２−６からの信号処理結果を選択して出力することにより、目標の検出を行うことができる。この結果、故障に対する耐性を向上させることができる。
【実施例３】
【００９０】
本発明の実施例３に係るマルチプロセッサ信号処理装置は、実施例２に係るマルチプロセッサ信号処理装置において、スケジューリング・プロセッサが、複数のプロセッサに同一の信号処理を実施させることにより、プロセッサ単体で検出できない異常を検出する機能を備えたものである。
【００９１】
本発明の実施例３に係るマルチプロセッサ信号処理装置が適用されるレーダ装置の構成は、マルチプロセッサ信号処理装置５０の内部の構成を除き、図１に示した実施例１に係るレーダ装置の構成と同じである。
【００９２】
図１１は、本発明の実施例３に係るマルチプロセッサ信号処理装置５０の詳細な構成を示すブロック図である。このマルチプロセッサ信号処理装置５０は、図８に示した構成に、サブスケジューリング・プロセッサ１７からスケジューリング・プロセッサ１３にフィードバックされる比較結果信号が追加されて構成されている。
【００９３】
スケジューリング・プロセッサ１３は、実施例２で説明した機能に加え、プロセッサの異常検出機能を備えている。スケジューリング・プロセッサ１３は、ｎ個のプロセッサ１２−１〜１２−ｎのうちから選択した１個の通常プロセッサを検査対象のプロセッサとして選択し、予備プロセッサと同一の信号処理を実行させる。そして、サブスケジューリング・プロセッサ１７からの比較結果信号に基づき異常の有無を判断し、処理に使用するかどうかを決定する。
【００９４】
図１２は、サブスケジューリング・プロセッサ１７の機能的な構成を示すブロック図である。このサブスケジューリング・プロセッサ１７は、図９に示した構成に、処理結果比較部１７４が追加されて構成されている。処理結果比較部１７４は、第１保持部１７０から送られてくる処理結果と、第２保持部１７１から送られてくる処理結果とを比較し、その比較結果を比較結果信号としてスケジューリング・プロセッサ１３に送る。
【００９５】
次に、上記のように構成されるマルチプロセッサ信号処理装置５０において、６台のプロセッサ１２−１〜１２−６でパイプライン処理が実行される場合の例を説明する。なお、６台のプロセッサ１２−１〜１２−６のうち、プロセッサ１２−６は予備プロセッサとして使用されるものとする。
【００９６】
図１３は、マルチプロセッサ信号処理装置５０の処理の流れを示すタイミングチャートである。以下では、検査対象プロセッサとしてプロセッサ１２−３が選択されるものとする。なお、図示しない制御装置から与えられる優先順位パラメータは常に優先順位「２」であるものとする。
【００９７】
まず、区間Ｔ１の前の区間では、図示は省略しているが、プロセッサ１２−１および予備プロセッサ１２−６が「空き」の状態にある。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−１および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−１を選択する。
【００９８】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋１を読み出し、プロセッサ１２−１に送る。これにより、プロセッサ１２−１は、データｍ＋１に対し、区間Ｔ１でＭＴＩ処理を、区間Ｔ２で周波数分析処理を、区間Ｔ３でＣＦＡＲ処理を、区間Ｔ４で検出処理をそれぞれ実行する。そして、区間Ｔ５で自己の動作ステータスを「空き」に設定する。
【００９９】
次に、区間Ｔ１では、プロセッサ１２−２および予備プロセッサ１２−６が「空き」の状態にある。従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−２および予備プロセッサ１２−６が「空き」であることを認識し、次に処理を割り当てるプロセッサとしてプロセッサ１２−２を選択する。
【０１００】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋２を読み出し、プロセッサ１２−２に送る。これにより、プロセッサ１２−２は、データｍ＋２に対し、区間Ｔ２でＭＴＩ処理を、区間Ｔ３で周波数分析処理を、区間Ｔ４でＣＦＡＲ処理を、区間Ｔ５で検出処理をそれぞれ実行する。そして、区間Ｔ６で自己の動作ステータスを「空き」に設定する。
【０１０１】
次に、区間Ｔ２では、プロセッサ１２−３および予備プロセッサ１２−６が「空き」の状態にある。このとき、従って、スケジューリング・プロセッサ１３は、動作ステータスを読み込むことにより、プロセッサ１２−３および予備プロセッサ１２−６が「空き」であることを認識するが、プロセッサ１２−３は検査対象であることを判断し、次に処理を割り当てるプロセッサとしてプロセッサ１２−３および予備プロセッサ１２−６を選択する。
【０１０２】
この状態で、スケジューリング・プロセッサ１３は、外部メモリ１４からデータｍ＋３を読み出し、プロセッサ１２−３および予備プロセッサ１２−６に送る。これにより、プロセッサ１２−３および予備プロセッサ１２−６は、データｍ＋３に対し、区間Ｔ３でＭＴＩ処理を、区間Ｔ４で周波数分析処理を、区間Ｔ５でＣＦＡＲ処理を、区間Ｔ６で検出処理をそれぞれ実行する。
【０１０３】
ここで、サブスケジューリング・プロセッサ１７は、区間Ｔ３〜Ｔ６における処理中に処理結果比較部１７４において比較の結果が不一致であることを判断すると、区間Ｔ７の先頭で、その旨を表す比較結果信号をスケジューリング・プロセッサ１３に送る。スケジューリング・プロセッサ１３は、図１３では図示されていないが、次の区間Ｔ７では、プロセッサ１２−３以外のプロセッサと予備プロセッサ１２−６に同一の処理を割り当てる。以下同様の処理を行うことにより、スケジューリング・プロセッサ１３は、プロセッサ１２−３が異常であるか予備プロセッサ１２−６が異常であるかを判断し、異常であるプロセッサを「故障中」に設定する。
【０１０４】
一方、サブスケジューリング・プロセッサ１７は、区間Ｔ３〜Ｔ６における処理中に処理結果比較部１７４において比較の結果が一致であることを判断すると、区間Ｔ７の先頭で、次のプロセッサ、例えばプロセッサ１２−４を検査対象とするように設定する。以下、予備プロセッサ１２−６を除く通常のプロセッサが順次循環しながら検査対象として選択され、処理結果の比較検査が行われる。
【０１０５】
以上説明したように、本発明の実施例３に係るマルチプロセッサ信号処理装置によれば、通常動作時の異常検出は、通常動作を停止して行う専用の異常検出よりも、異常の検出項目が少なく、異常検出のレベルが低いのが一般的であるが、実施例３に係るマルチプロセッサ信号処理装置では、通常動作を停止して行う専用の異常検出と同等の異常検出を行うことができる。その結果、異常検出のレベルを高く維持することができる。
【実施例４】
【０１０６】
本発明の実施例４に係るマルチプロセッサ信号処理装置は、実施例１〜３のマルチプロセッサ信号処理装置において、スケジューリング・プロセッサが、信号処理を実施させるプロセッサに対し、データの他に信号処理パラメータを出力し、プロセッサは、スケジューリング・プロセッサから出力される信号処理パラメータに基づいた信号処理を実施するようにしたものである。
【０１０７】
本発明の実施例４に係るマルチプロセッサ信号処理装置が適用されるレーダ装置の構成は、図１に示した実施例１に係るレーダ装置の構成と同じであり、マルチプロセッサ信号処理装置としては、図２、図８および図１１にそれぞれ示した実施例１、実施例２および実施例３に係るマルチプロセッサ信号処理装置を用いることができる。
【０１０８】
スケジューリング・プロセッサ１３は、処理を実行させるプロセッサ１２−１〜１２−ｎに対し、データの他に信号処理パラメータを送る。信号処理パラメータは、例えば図１４に示すように、「捜索」または「追尾」毎に定められたＭＴＩ処理のパルスキャンセラ数、周波数分析処理のＦＦＴポイント数、ＣＦＡＲ処理のリファレンスセル数、検出処理のしきい値等から構成されている。
【０１０９】
プロセッサ１２−１〜１２ｎは、スケジューリング・プロセッサ１３から送られてくるデータと信号処理パラメータとに基づき、ＭＴＩ処理、周波数分析処理、ＣＦＡＲ処理および検出処理をそれぞれ実行する。
【０１１０】
図１５は、上記のように構成されるマルチプロセッサ信号処理装置におけるプロセッサ１２−１〜１２−ｎの動作を示すフローチャートである。なお、各プロセッサの動作は同じであるので、以下では、プロセッサ１２−１の動作についてのみ説明する。
【０１１１】
まず、図１５（ａ）に示すように、動作ステータスが「処理中」に設定される（ステップＳ３０）。次いで、スケジューリング・プロセッサから受信データの入力処理が行われる（ステップＳ３１）。次いで、信号処理が行われる（ステップＳ３２）。
【０１１２】
この信号処理では、図１５（ｂ）に示す処理が実行される。図１５（ｂ）では、ＭＴＩ処理をＸ（１）、周波数分析処理をＸ（２）、ＣＦＡＲ処理をＸ（３）、検出処理をＸ（４）でそれぞれ表している。まず、Ｘ（ｎ−１）処理後のデータおよびパラメータが入力される（ステップＳ４０）。次いで、Ｘ（ｎ）処理用のパラメータが設定される（ステップＳ４１）。次いで、Ｘ（ｎ）処理が実施される（ステップＳ４２）。次いで、Ｘ（ｎ）処理後のデータが出力される（ステップＳ４３）。その後、シーケンスは図１５（ａ）のステップＳ３３に戻る。
【０１１３】
ステップＳ３３では、ステップＳ３２における信号処理の結果を出力する処理が行われる。即ち、プロセッサ１２−１は、信号処理の結果を外部に出力する。次いで、動作ステータスが「空き」に設定される（ステップＳ３４）。
【０１１４】
以上説明したように、本発明の実施例４に係るマルチプロセッサ信号処理装置によれば、信号処理の内容を規定する信号処理パラメータを伴って受信データをプロセッサに送り、該信号処理パラメータに従った信号処理を行わせるように構成したので、例えば、目標によって信号処理を変更したり、捜索と追尾とで異なる信号処理を行うレーダ装置の運用に対しても対応することができる。
【０１１５】
また、信号処理パラメータによって、入力されたデータｍに対するプロセッサ１２−１〜１２−ｎの処理時間が異なる場合があるが、実施例１で示したように、スケジューリング・プロセッサ１３は、データを出力する直前に「空き」状態にあるプロセッサにデータを出力するという簡易なアルゴリズムにより、処理のスケジューリングが可能である。これを、従来のマルチプロセッサ信号処理装置において実施する場合、個々の処理時間と前後のデータの流れを設計する必要があり、設計が非常に難しいという問題があるが、実施例４に係るマルチプロセッサ信号処理装置によれば、これを比較的容易に設計することができる。
【実施例５】
【０１１６】
本発明の実施例５に係るマルチプロセッサ信号処理装置は、実施例４に係るマルチプロセッサ信号処理装置において、複数のプロセッサの全てが、同一のプログラムコードで動作するようにしたものである。
【０１１７】
本発明の実施例５に係るマルチプロセッサ信号処理装置が適用されるレーダ装置の構成は、図１に示した実施例１に係るレーダ装置の構成と同じであり、マルチプロセッサ信号処理装置としては、図２、図８および図１１にそれぞれ示した実施例１、実施例２および実施例３に係るマルチプロセッサ信号処理装置を用いることができる。
【０１１８】
例えば、目標によって異なる信号処理を実施したり、捜索と追尾とで異なる信号処理を実施したりする場合のように、信号処理パラメータによって処理の相違を吸収することが困難な場合は、並列プロセッサ１２は、異なるプログラムコードが実装された複数のプロセッサから構成することができる。
【０１１９】
図１６（ａ）は、捜索処理と検索処理とを別個のプロセッサで処理する場合の例を示している。この場合、捜索用のプログラムコードが実装された捜索用プロセッサと追尾用のプログラムコードが実装された追尾用プロセッサを用意し、スケジューリング・プロセッサ１３で何れのプロセッサに信号処理を実行させるかを制御する。従って、捜索用プロセッサおよび追尾用プロセッサの何れかが故障した場合に対応が困難になる。また、捜索用プロセッサのプログラムコードと追尾用プロセッサのプログラムコードとを別個に管理しなければならず、管理が煩雑になる。
【０１２０】
これに対し、本発明の実施例５に係るマルチプロセッサ信号処理装置では、図１６（ｂ）に示すように、処理パラメータに応じて捜索または追尾のいずれかの信号処理を実行できるように構成されている。スケジューリング・プロセッサ１３は、データとともに処理パラメータをプロセッサ１２−１〜１２−ｎに与えることにより、処理を実行させる。プロセッサ１２−１〜１２−ｎの各々は、スケジューリング・プロセッサ１３から受け取った処理パラメータに捜索または追尾の何れを実行すべきかを判断し、この判断に従って、捜索処理または追尾処理を実行する。
【０１２１】
以上説明したように、本発明の実施例５に係るマルチプロセッサ信号処理装置によれば、処理パラメータに応じて複数の信号処理を実行できるように構成された１種類のプログラムコード（同一のプログラムコード）が各プロセッサに実装されているので、何れかのプロセッサが故障した場合にも他のプロセッサで対応でき、故障に対する耐性を向上させることができる。また、プログラムコードは１種類であるので、管理が容易になる。
【０１２２】
なお、プロセッサ１２−１〜１２−ｎにおいて、異なるプログラムコードは、必ずしも同時に起動されている必要はなく、スケジューリング・プロセッサ１３からの指示により、動的に構成を変更（捜索用プロセッサから追尾用プロセッサ、または、追尾用プロセッサから捜索用プロセッサに変更）するように構成できる。
【０１２３】
また、１系統のプロセッサ１２−１と、スケジューリング・プロセッサ１３および外部メモリ１４とがあれば、信号処理の全ての動作を確認することが可能であり、開発環境の維持に要するコストを低減することができる。
【産業上の利用可能性】
【０１２４】
本発明は、レーダ装置に用いられるマルチプロセッサ信号処理装置に限らず、種々の装置の信号処理に用いられるマルチプロセッサ信号処理装置に適用可能である。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施例１に係るマルチプロセッサ信号処理装置が適用されたレーダ装置の構成を示すブロック図である。
【図２】本発明の実施例１に係るマルチプロセッサ信号処理装置の構成を示すブロック図である。
【図３】本発明の実施例１に係るマルチプロセッサ信号処理装置を構成するプロセッサの詳細な構成を示すブロック図である。
【図４】本発明の実施例１に係るマルチプロセッサ信号処理装置を構成するスケジューリング・プロセッサの詳細な構成を示すブロック図である。
【図５】本発明の実施例１に係るマルチプロセッサ信号処理装置を構成するプロセッサおよびスケジューリング・プロセッサの動作を説明するためのフローチャートである。
【図６】本発明の実施例１に係るマルチプロセッサ信号処理装置を構成する全てのプロセッサが正常である時の処理の流れを示すタイミングチャートである。
【図７】本発明の実施例１に係るマルチプロセッサ信号処理装置を構成するプロセッサのうちの１つが故障した時の処理の流れを示すタイミングチャートである。
【図８】本発明の実施例２に係るマルチプロセッサ信号処理装置の構成を示すブロック図である。
【図９】本発明の実施例２に係るマルチプロセッサ信号処理装置を構成するサブスケジューリング・プロセッサの機能的な構成を示すブロック図である。
【図１０】本発明の実施例２に係るマルチプロセッサ信号処理装置を構成するプロセッサのうちの１つが故障した時の処理の流れを示すタイミングチャートである。
【図１１】本発明の実施例３に係るマルチプロセッサ信号処理装置の構成を示すブロック図である。
【図１２】本発明の実施例３に係るマルチプロセッサ信号処理装置を構成するサブスケジューリング・プロセッサの機能的な構成を示すブロック図である。
【図１３】本発明の実施例３に係るマルチプロセッサ信号処理装置の処理の流れを示すタイミングチャートである。
【図１４】本発明の実施例４に係るマルチプロセッサ信号処理装置で使用される信号処理パラメータの例を示す図である。
【図１５】本発明の実施例４に係るマルチプロセッサ信号処理装置を構成するプロセッサおよびスケジューリング・プロセッサの動作を説明するためのフローチャートである。
【図１６】本発明の実施例５に係るマルチプロセッサ信号処理装置を説明するための図である。
【図１７】従来の信号処理装置が適用されたレーダ装置の構成を示すブロック図である。
【図１８】従来の信号処理装置の詳細な構成を示すブロック図である。
【図１９】従来の信号処理装置の処理の流れを示すタイミングチャートである。
【符号の説明】
【０１２６】
１  送信機
２  サーキュレータ
３  アンテナ
４  受信機
１２  並列プロセッサ
１２−１〜１２−ｎ  プロセッサ
１３  スケジューリング・プロセッサ
１４  外部メモリ
１５  内部通信網
１６  外部通信網
１７  サブスケジューリング・プロセッサ
５０  マルチプロセッサ信号処理装置
１２０  内部通信インタフェース部
１２１  演算部
１２２  メモリ
１２３  外部通信インタフェース部
１３０  演算部
１３１  メモリ
１３２  通信インタフェース部
１７０  第１保持部
１７１  第２保持部
１７２  異常ステータス検出部
１７３  選択部
１７４  処理結果比較部
【図１】
2006085246.tif 000003
【図２】
2006085246.tif 000004
【図３】
2006085246.tif 000005
【図４】
2006085246.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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