(57)【要約】【課題】  撮像素子で生成された画像データの転送処理を効率化することにより、読取対象物に対する処理の精度を向上させること。【解決手段】  この画像読取装置１は、硬貨２０で反射された照明光を結像させる結像レンズ３６と、硬貨到来センサ４１と、結像された像を露光して画像データを生成すると共に、垂直同期信号ＶＤの発生に応じてクロック信号ＣＬに同期させてＭビットずつ画像データを出力するＣＭＯＳイメージセンサ３７と、クロック信号ＣＬと垂直同期信号ＶＤとを生成するＣＭＯＳイメージセンサ制御回路４２と、画像データを２Ｎ×Ｍビットずつの合成画像データに変換して出力する画像データ取込制御回路４４とを備え、画像データ取込制御回路４４は、クロック信号ＣＬを２Ｎ回繰り返しカウントすると共に、クロック信号ＣＬのカウント数が２Ｎである場合に合成画像データを出力する。【選択図】  図３
2006186862.tif 000002
【特許請求の範囲】
【請求項１】
所定の搬送路を搬送される読取対象物の表面の画像を読み取る画像読取装置において、
前記撮像位置において前記読取対象物で反射された照明光を結像させる結像レンズと、
前記読取対象物が前記撮像位置に到来したことを検出して検出信号を出力する検出部と、
前記検出信号の発生に応じて前記結像レンズによって結像された像を露光して画像データを生成すると共に、垂直同期信号の発生に応じて、所定のクロック信号に同期させてＭビット（Ｍは１以上の整数）ずつ前記画像データを出力するＣＭＯＳイメージセンサと、
前記クロック信号と前記垂直同期信号とを生成するＣＭＯＳイメージセンサ制御回路と、
前記ＣＭＯＳイメージセンサから出力された画像データを２Ｎ×Ｍビット（Ｎは１以上の整数）ずつの合成画像データに変換して出力する画像データ取込制御回路とを備え、
前記画像データ取込制御回路は、前記クロック信号を２Ｎ回繰り返しカウントすると共に、前記クロック信号のカウント数が２Ｎである場合に、前記合成画像データを出力する、
ことを特徴とする画像読取装置。
【請求項２】
前記画像データ取込制御回路は、
前記クロック信号をＮビットまで繰り返しカウントするＮビットカウンタと、
前記クロック信号のカウント数に応じて、第１〜第２Ｎのデータ取込制御信号を発生させるＮビットカウンタデコーダと、
前記ＣＭＯＳイメージセンサに並列に接続され、前記第１〜第２Ｎのデータ取込制御信号の発生に応じて、前記画像データの第１〜第２Ｎ番目のＭビットを保持して出力する第１〜第２Ｎの入力データラッチ部と、
前記第１〜第２Ｎ−１の入力データラッチ部から出力されたＭビットを、前記第２Ｎのデータ取込制御信号の発生に応じて保持して出力する第１〜第２Ｎ−１の出力データラッチ部と、
を有することを特徴とする請求項１記載の画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、硬貨、メダル等の読取対象物の画像を読み取る画像読取装置に関するものである。
【背景技術】
【０００２】
従来、このような分野の技術として、２０００−３４１５９２号公報に記載された画像入力装置がある。この公報に記載された装置は、電子カメラ内に組み込まれ、固体撮像素子によって撮像された画像を取り込む画像入力装置である。この画像入力装置には、固体撮像素子であるＣＭＯＳイメージセンサとＣＭＯＳイメージセンサからの出力画像データを一次記憶するためのフレームメモリとが内蔵されている。
【特許文献１】特開２０００−３４１５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、このような画像入力装置においては、ＣＭＯＳイメージセンサにおいて撮像された画像データをＤＭＡ（Direct Memory Access）等の手法を用いて内部のフレームメモリに転送した後に、その画像データを基に画面出力を行ったり、硬貨の真偽判定や判別等の処理を行う。ＣＭＯＳイメージセンサからメモリへの画像データの転送は、メモリに接続されたデータバスを介して行われるが、ＣＭＯＳイメージセンサから出力される画像データのバス幅（出力するデータ量の単位）と、ＣＭＯＳイメージセンサとメモリとの間のデータバスのバス幅とが一致しない場合がある。このような場合は、データバスが効率的に利用されないので画像データの転送時間が増大する結果、メモリに格納される画像データの欠落やビットエラーの原因となる。
【０００４】
そこで、本発明は、かかる課題に鑑みて為されたものであり、撮像素子で生成された画像データの転送処理を効率化することにより、読取対象物に対する処理の精度を向上させることが可能な画像読取装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の画像読取装置は、所定の搬送路を搬送される読取対象物の表面の画像を読み取る画像読取装置において、撮像位置において読取対象物で反射された照明光を結像させる結像レンズと、読取対象物が撮像位置に到来したことを検出して検出信号を出力する検出部と、検出信号の発生に応じて結像レンズによって結像された像を露光して画像データを生成すると共に、垂直同期信号の発生に応じて、所定のクロック信号に同期させてＭビット（Ｍは１以上の整数）ずつ画像データを出力するＣＭＯＳイメージセンサと、クロック信号と垂直同期信号とを生成するＣＭＯＳイメージセンサ制御回路と、ＣＭＯＳイメージセンサから出力された画像データを２Ｎ×Ｍビット（Ｎは１以上の整数）ずつの合成画像データに変換して出力する画像データ取込制御回路とを備え、画像データ取込制御回路は、クロック信号を２Ｎ回繰り返しカウントすると共に、クロック信号のカウント数が２Ｎである場合に、合成画像データを出力することを特徴とする。
【０００６】
このような画像読取装置によれば、結像レンズによって結像された読取対象物の画像が、読取対象物の到来を契機に露光開始されることにより、読取対象物の画像データが生成される。生成された画像データは、垂直同期信号の発生後にクロック信号に同期させてＭビットずつＣＭＯＳイメージセンサから出力された後、画像データ取込制御回路においてクロック信号がカウントされることによって２Ｎ×Ｍビットに合成して出力される。これにより、ＣＭＯＳイメージセンサから出力される画像データのバス幅を、出力先のデータバスのバス幅に合わせて出力することができると同時に、ＣＭＯＳイメージセンサからの画像データの転送速度に合わせて、データバス側に合成画像データを出力することができる。その結果、撮像素子で生成された画像データの転送処理を効率的に行うことができる。
【０００７】
また、画像データ取込制御回路は、クロック信号をＮビットまで繰り返しカウントするＮビットカウンタと、クロック信号のカウント数に応じて、第１〜第２Ｎのデータ取込制御信号を発生させるＮビットカウンタデコーダと、ＣＭＯＳイメージセンサに並列に接続され、第１〜第２Ｎのデータ取込制御信号の発生に応じて、画像データの第１〜第２Ｎ番目のＭビットを保持して出力する第１〜第２Ｎの入力データラッチ部と、第１〜第２Ｎ−１の入力データラッチ部から出力されたＭビットを、第２Ｎのデータ取込制御信号の発生に応じて保持して出力する第１〜第２Ｎ−１の出力データラッチ部とを有することが好ましい。
【０００８】
このような構成とすれば、画像データとして２Ｎ個で直列的に出力されるＭビットを、順次クロック信号に合わせて入力データラッチ部に保持させた後、クロックカウントが２Ｎになったタイミングで出力データラッチ部において同時に出力させることで、ＣＭＯＳイメージセンサからのデータ転送速度に合わせて２Ｎ×Ｍビット単位の合成画像データを出力させることができる。また、画像データ取込制御回路による合成画像データの出力を、簡易な構成で実現することができる。
【発明の効果】
【０００９】
本発明の画像読取装置によれば、撮像素子で生成された画像データの転送を効率化することにより、読取対象物に対する処理の精度を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明に係る画像読取装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１１】
本実施形態の画像読取装置は、硬貨の真偽判定や判別を行うために硬貨表面の図柄を読み取る装置であり、例えば、ＡＴＭ等に組み込まれて用いられるものである。図１及び図２に示すように、画像読取装置１は、樹脂からなる直方体形状の筺体１０を有しており、この筺体１０の上面に円形状の開口窓１１が設けられている。また、この開口窓１１にはサファイアガラス等で形成された透明板１２が嵌め込まれ、５００円硬貨（読取対象物）２０は、この透明板１２の上面と一致させた読取面１２ｂ上の撮像位置１２ｃに配置されて撮像される。そして、筺体１０の上方には、透明板１２上まで硬貨２０を搬送させるための搬送装置３０が設けられている。
【００１２】
この搬送装置３０は、硬貨２０の搬送方向Ａに延在する無端ベルト３１と、この無端ベルト３１を循環駆動させるための一対のプーリ３２，３３と、画像読取装置１の上面に隣接して設けられ、搬送方向Ａに延びる搬送テーブル３４とを有している。従って、図示しないモータでプーリ３３を回転させることによって、無端ベルト３１を駆動させ、硬貨２０を、画像読取装置１の搬送テーブル３４と無端ベルト３１との間に形成される搬送路Ｂ上で搬送することができる。
【００１３】
また、筺体１０の内部において、透明板１２の下面と近接した位置には照明部１４が設けられている。この照明部１４は、透明板１２の撮像位置１２ｃの周囲に環状に配置させて外方に向けて照明光を出射する複数の光源１５（例えば面実装タイプのＬＥＤ又はリードタイプのＬＥＤ）と、各光源１５の周囲に配置させて各光源１５からの照射光を撮像位置１２ｃの硬貨２０に向けて反射させる環状の反射鏡１６とを有している。このような照明部１４によって間接照明を達成させている。すなわち、光源１５から出た光は、反射鏡１６で一旦反射させた後、硬貨２０を裏面側から照らし出すことになる。また、照明部１４は、後述するＣＭＯＳイメージセンサ制御回路４２から送られる点灯制御信号によって照射光を出射するように構成されている。
【００１４】
さらに、筺体１０の内部には、硬貨２０の表面の画像を撮像するためのＣＭＯＳイメージセンサ３７が設けられ、ＣＭＯＳイメージセンサ３７と照明部１４との間には、硬貨２０で反射された反射光をＣＭＯＳイメージセンサ３７に結像させるための結像レンズ３６が設けられている。従って、硬貨２０で反射した光は、結像レンズ３６によってＣＭＯＳイメージセンサ３７に集められ、ＣＭＯＳイメージセンサ３７に硬貨２０の画像を結像することができる。
【００１５】
ＣＭＯＳイメージセンサ３７は、結像レンズ３６により結像された硬貨２０の画像に応じて受光面の画素に電荷を蓄積し、蓄積された電荷を画像データに変換して、後述する画像データ取込制御回路４４へ出力する装置である。このＣＭＯＳイメージセンサ３７の受光面においては、水平方向に複数の画素を有する画素ラインが複数本（例えば、５１２本）垂直方向に並べられている。ＣＭＯＳイメージセンサ３７によって撮像される硬貨２０の表面の画像データは、各画素ラインに対応する複数の走査線で構成されることになる。ＣＭＯＳイメージセンサ３７は、ＣＭＯＳイメージセンサ制御回路４２から送られる各種信号によってその動作が制御され、その結果生成された画像データが画像データ取込制御回路４４に出力される（詳細は後述する）。
【００１６】
更に、透明板１２の下方には、透明板１２に向けて光を出射させる発光素子（例えばＬＥＤ）３８が設けられており、透明板１２の上方において、透明板１２を介して発光素子３８と対向する位置には、発光素子３８から出射した光を受光する受光素子（例えばフォトダイオード）３９が設けられている。この発光素子３８と受光素子３９との協働によって、搬送路Ｂ上に硬貨２０が存在するか否かを判断する。硬貨到来位置４０に硬貨２０が存在しない場合には、受光素子３９が発光素子３８からの光を受け、後述する硬貨検出回路に受光信号が送られる。一方、硬貨到来位置４０に硬貨２０が存在する場合には、発光素子３８からの光が遮られ受光信号が途切れることになる。この硬貨到来位置４０は、搬送路Ｂ上における透明板１２の上流側に設定されており、搬送される硬貨２０が、この硬貨到来位置４０を通過した瞬間に、硬貨２０が撮像位置１２ｃに位置するように設定されている。そして、このような発光素子３８と受光素子３９とを用いることで、硬貨２０の硬貨到来位置４０への到来と、硬貨２０の硬貨到来位置４０の通過とを検知することができる。
【００１７】
次に、図３を参照して、画像読取装置１の内部構成について、さらに詳細に説明する。
【００１８】
同図に示すように、受光素子３９には硬貨検出回路４３が接続されている。この硬貨検出回路４３と発光素子３８と受光素子３９とで、硬貨の到来を検出する硬貨到来センサ（検出部）４１が構成される。硬貨検出回路４３は、受光素子３９から受信した受光信号に応じて硬貨２０の対象物検知トリガ信号（検出信号）ＴＲを生成する。硬貨検出回路４３は、受光素子３９から受光信号が送られている場合には、オン状態の対象物検知トリガ信号ＴＲを生成して出力する。すなわち、硬貨到来位置４０に硬貨２０が存在していれば、対象物検知トリガ信号ＴＲがローレベル（オン状態）とされ、硬貨到来位置４０に硬貨２０が存在していなければ、対象物検知トリガ信号ＴＲがハイレベル（オフ状態）とされる。従って、硬貨２０の硬貨到来位置４０を通過した時点において、対象物検知トリガ信号ＴＲのパルス信号がオフ状態からオン状態に遷移し、硬貨２０が撮像位置１２ｃ（図１参照）に到達した時点において、対象物検知トリガ信号ＴＲのパルス信号がオン状態からオフ状態に遷移する。
【００１９】
ＣＭＯＳイメージセンサ３７は、硬貨２０の画像を撮像して各画素ライン毎に電荷信号を生成するＣＭＯＳ撮像素子３７ａと、ＣＭＯＳ撮像素子３７ａから出力された電荷信号をアナログ−デジタル変換して画像データを生成するＡＤコンバータ３７ｂとから構成されている。また、ＣＭＯＳ撮像素子３７ａには、ＣＭＯＳイメージセンサ制御回路４２が接続されており、ＣＭＯＳ撮像素子３７ａは、ＣＭＯＳイメージセンサ制御回路４２から送出されるクロック信号ＣＬ、露光制御信号ＡＥ、垂直同期信号ＶＤ、及び水平同期信号ＨＤによってその動作が制御される。これらのクロック信号ＣＬ、露光制御信号ＡＥ、垂直同期信号ＶＤ、及び水平同期信号ＨＤは、オン状態及びオフ状態の２つのレベルを有するパルス信号である。
【００２０】
詳細には、ＣＭＯＳ撮像素子３７ａは、垂直同期信号ＶＤがオンされたことに応じて、各画素ラインにおいて蓄積された電荷を順番にＡＤコンバータ３７ｂに出力し、ＡＤコンバータ３７ｂは、各画素ラインの電荷を画像データに変換して出力する。このとき、ＣＭＯＳイメージセンサ３７は、水平同期信号ＨＤの１周期に同期させて１つの画素ラインの画像データを出力する。つまり、水平同期信号ＨＤは画素ライン毎の画像データの出力期間を規定する。また、クロック信号ＣＬは、ＣＭＯＳイメージセンサ３７の各画素の画像データの吐き出しタイミングを規定するための信号であり、ＡＤコンバータ３７ｂは、クロック信号ＣＬに同期して、画素ライン毎の画像データをＭビット（Ｍは１以上の整数であり、例えば、８ビット）ずつに分離して出力する。
【００２１】
また、ＣＭＯＳ撮像素子３７ａは、露光制御信号ＡＥがオンされたことに同期して、各画素ラインにおける硬貨２０の画像の露光を順次開始することによって１フレーム分の電荷信号を生成する。生成された電荷信号は、上述したように、垂直同期信号ＶＤの発生後にＡＤコンバータ３７ｂによって画像データに変換される。すなわち、ＣＭＯＳ撮像素子３７ａは、露光制御信号ＡＥがオンされたタイミングで第１画素ラインの電荷の蓄積を開始し、次に一定時間（例えば、水平同期信号ＨＤの１周期）を空けて第２画素ラインの電荷の蓄積を開始する。このようにして、ＣＭＯＳ撮像素子３７ａは、最終画素ラインまでの露光を一定間隔で開始する。また、ＣＭＯＳ撮像素子３７ａは、上記のようにして開始された第１画素ラインの露光動作を、垂直同期信号ＶＤが発生するタイミングで終了させ、その後一定時間（例えば、水平同期信号ＨＤの１周期）をおいて、順次各画素ラインの露光動作を終了する。
【００２２】
ＣＭＯＳイメージセンサ制御回路４２は、既に概説したように、ＣＭＯＳイメージセンサ３７の動作を制御する回路である。すなわち、ＣＭＯＳイメージセンサ制御回路４２は、水晶発振器等の発振器からのクロックを基に特定の発振周波数を有するクロック信号ＣＬを発生させる。また、ＣＭＯＳイメージセンサ制御回路４２は、クロック信号ＣＬの周期の所定倍のタイミングで水平同期信号ＨＤを発生させる。このようにして、ＣＭＯＳイメージセンサ制御回路４２は、一定周期でクロック信号ＣＬ及び水平同期信号ＨＤを生成する。
【００２３】
さらに、ＣＭＯＳイメージセンサ制御回路４２は、一定周期Ｔ１で（例えば、水平同期信号の５１３周期）垂直同期信号ＶＤ及び露光制御信号ＡＥを発生させる。このとき、ＣＭＯＳイメージセンサ制御回路４２は、対象物検知トリガ信号ＴＲが発生したことを契機に露光制御信号ＡＥをオンし、その後は上記の一定周期Ｔ１で露光制御信号ＡＥをオンする。同時に、ＣＭＯＳイメージセンサ制御回路４２は、対象物検知トリガ信号ＴＲが発生した後であって、特定の回数（例えば、５１２回）水平同期信号ＨＤがオンされた直後に、垂直同期信号ＶＤをオンし、その後は上記の一定周期Ｔ１で垂直同期信号ＶＤをオンする。従って、露光制御信号ＡＥは対象物検知トリガ信号ＴＲが発生したことを契機にオンされるので、硬貨２０の到来に合わせてＣＭＯＳイメージセンサ３７における露光を開始させることができる。
【００２４】
また、ＣＭＯＳイメージセンサ制御回路４２は、対象物検知トリガ信号ＴＲが発生して最初に露光制御信号ＡＥがオンされた後、最終の画素ラインの露光が開始されるタイミングと、その後に最初に垂直同期信号ＶＤがオンされるタイミングとの間に点灯制御信号ＬＤを発生させる。最終の画素ラインの露光が開始されるタイミングは、例えば、各画素ラインの露光開始タイミングが水平同期信号ＨＤの１周期分ずれている場合は、露光制御信号ＡＥがオンされた時点から下記式：
ΔＴ＝ＴＨＤ×（ＮＬ−１）
（上記式中、ＴＨＤは水平同期信号ＨＤの周期、ＮＬは最終の画素ラインまでの画素ライン数を表す）
で表される時間ΔＴ経過後のタイミングである。
【００２５】
ＣＭＯＳイメージセンサ３７のＡＤコンバータ３７ｂには、画像データ取込制御回路４４が接続されている。また、この画像データ取込制御回路４４には、ＣＭＯＳイメージセンサ制御回路４２からクロック信号ＣＬ及び垂直同期信号ＶＤが引き込まれると共に、硬貨検出回路４３から対象物検知トリガ信号ＴＲが引き込まれている。画像データ取込制御回路４４は、ＡＤコンバータ３７ｂから画像データをＭビットずつ受信し、その画像データを２N×Ｍビット（Ｎは１以上の整数）ずつの合成画像データに変換した後、硬貨２０の判別や真偽判定を行う画像処理部４５のデータ記憶部４５ｂに、データバスＢＵを経由して合成画像データを書き込む。このデータバスＢＵは、画像処理部４５の外部デバイスと画像処理部４５内部のＣＰＵ４５ａ及びデータ記憶部４５ｂとの間で相互にデータを転送するためのデータバスである。画像データ取込制御回路４４は、対象物検知トリガ信号ＴＲがオン状態になったことを契機に、データバスＢＵ上でバスマスタとして動作するＣＰＵ４５ａに、バス開放要求信号ＳＢ１を送る。また、画像データ取込制御回路４４は、ＣＰＵ４５ａからバス開放許可信号ＳＢ２を受け取ると、データ記憶部４５ｂに書込制御信号ＳＢ３を送ると同時に、データバスＢＵを介してデータ記憶部４５ｂに合成画像データを２N×Ｍビットずつ出力する。その結果、画像データ取込制御回路４４からデータ記憶部４５ｂに画像データが書き込まれる。
【００２６】
以下、図４を参照して、画像データ取込制御回路４４の構成について説明する。
【００２７】
同図に示すように、画像データ取込制御回路４４は、Ｎビットカウンタ５１、Ｎビットカウンタデコーダ５２、及びビット変換部５３で構成される同期変換手段５４と、スリーステートバッファ５５と、ＶＤ受付制御部５６と、画像出力制御部５７とを備えている。
【００２８】
Ｎビットカウンタ５１は、ＣＭＯＳイメージセンサ制御回路４２から出力されたクロック信号ＣＬを０からＮビットまで繰り返しカウントして、カウント数を表すクロックカウント信号ＣＣをＮビットカウンタデコーダ５２に出力する。Ｎビットカウンタデコーダ５２は、クロックカウント信号ＣＣの示すカウント数に応じて、第１〜第２Nのデータ取込制御信号ＤＴ１〜ＤＴ２N（ＤＴ）を発生させる。例えば、Ｎビットカウンタデコーダ５２は、カウント数が「０…００」の場合は、第１のデータ取込制御信号ＤＴ１を、「０…０１」の場合は、第２のデータ取込制御信号ＤＴ２を発生させ、その後は、カウント数の増加に応じて、第３のデータ取込制御信号ＤＴ３〜第２Nのデータ取込制御信号ＤＴ２Nまでを順番に発生させる。なお、Ｎビットカウンタ４５は、垂直同期信号ＶＤをクロック信号ＣＬのカウント数をリセットするための信号として用いることによって、Ｎビットカウンタデコーダ５２とＡＤコンバータ３７ｂから出力される画像データとの同期をとっている。
【００２９】
ビット変換部５３は、Ｎビットカウンタデコーダ５２からデータ取込制御信号ＤＴ１〜ＤＴ２Nを受信したタイミングで、ＡＤコンバータ３７ｂから出力された画像データの第１〜第２N番目のＭビットを保持する。また、ビット変換部５３は、第２Nのデータ取込制御信号ＤＴ２Nの発生に応じて、保持している第１〜第２N番目のＭビットを合成してスリーステートバッファ５５に出力する。このようにして、ビット変換部５３は、画像データの第１〜第２N番目のＭビットを受信するタイミングに合わせて、それぞれのＭビットを保持した後に、最後のＭビットを受信するタイミングで２N×Ｍビットの合成画像データを同時に出力する。
【００３０】
ＶＤ受付制御部５６は、硬貨検出回路４３からの対象物検知トリガ信号ＴＲの受付を制御する部分である。すなわち、ＶＤ受付制御部５６は、対象物検知トリガ信号ＴＲをオン状態で受信すると、画像出力制御部５７にＶＤ受付信号をオン状態で出力し続ける。また、ＶＤ受付制御部５６は、画像出力制御部５７からトリガ受付信号を受信すると共に、受信するトリガ受付信号がオン状態の場合は、対象物検知トリガ信号ＴＲを受け付けるように動作し、トリガ受付信号がオフ状態の場合は、対象物検知トリガ信号ＴＲの受け付けを中断する。
【００３１】
画像出力制御部５７は、ＣＭＯＳイメージセンサ制御回路４２から垂直同期信号ＶＤを引き込むことによって、合成画像データを特定のフレーム数分だけデータバスＢＵ側に出力するようにスリーステートバッファ５５を制御する。具体的には、画像出力制御部５７は、ＶＤ受付制御部５６からのＶＤ受付信号がオン状態の場合に、垂直同期信号ＶＤの発生をカウントする。そこで、画像出力制御部５７は、垂直同期信号ＶＤが上記フレーム数＋１回カウントされる間、つまり、上記特定のフレーム数分の合成画像データが出力されるまでの間は、ＶＤ受付制御部５６に対してトリガ受付信号をオフ状態で出力すると同時に、ＣＰＵ４５ａ（図３参照）にバス開放要求信号ＳＢ１をオン状態で送出し続ける。このとき、画像出力制御部５７は、ＣＰＵ４５ａからバス開放許可信号ＳＢ２をオン状態で受信した後に、スリーステートバッファ５５にデータイネーブル信号をオン状態で出力することによって、スリーステートバッファ５５からデータバスＢＵに向けて合成画像データを出力する。
【００３２】
さらに、画像出力制御部５７は、ＣＰＵ４５ａからのバス開放許可信号ＳＢ２をオン状態に変更された後、垂直同期信号ＶＤのカウント数が上記フレーム数＋１回を超えた時点で、バス開放要求信号ＳＢ１をオフ状態に変更すると同時に、ＶＤ受付制御部５６に対してトリガ受付信号をオン状態で出力する。このとき、画像出力制御部５７は、スリーステートバッファ５５にデータイネーブル信号をオフ状態で出力することによって、スリーステートバッファ５５をハイインピーダンス状態に変更して合成画像データの出力を停止する。
【００３３】
以上のような画像出力制御部５７の動作により、合成画像データを特定フレーム分出力することができると共に、合成画像データ出力中における対象物検知トリガ信号ＴＲの受け付けを中断することができる。
【００３４】
図５は、図４の同期変換手段５４の構成を示す図である。同図に示すように、同期変換手段５４のビット変換部５３は、入力データラッチ回路５３ａ及び出力データラッチ回路５３ｂとを有している。入力データラッチ回路５３ａは、データをＭビット分ラッチ（保持）して出力する２Ｎ個の入力データラッチ部５３ａ１〜５３ａ２Ｎから構成され、出力データラッチ回路５３ｂは、入力データラッチ回路５３ａから出力されたデータをＭビット分ラッチして出力する２Ｎ−１個の出力データラッチ部５３ｂ１〜５３ｂ２Ｎ−１から構成されている。この第１〜第２Ｎの入力データラッチ部５３ａ１〜５３ａ２Ｎは、ＡＤコンバータ３７ｂの出力に並列に接続されると共に、それぞれ、Ｎビットカウンタデコーダ５２からのデータ取込制御信号ＤＴ１〜ＤＴ２Ｎが独立に引き込まれている。さらに、第１〜第２Ｎ−１の出力データラッチ部５３ｂ１〜５３ｂ２Ｎ−１には、それぞれ、第１〜第２Ｎ−１の入力データラッチ部５３ａ１〜５３ａ２Ｎ−１が接続されると共に、Ｎビットカウンタデコーダ５２からのデータ取込制御信号ＤＴ２Ｎが引き込まれている。
【００３５】
上記のような構成により、第１〜第２Ｎの入力データラッチ部５３ａ１〜５３ａ２Ｎは、それぞれ、データ取込制御信号ＤＴ１〜ＤＴ２Ｎが発生したタイミングで、ＡＤコンバータ３７ｂから出力された画像データをＭビット保持した後、保持したＭビットを出力データラッチ回路５３ｂ側へ出力し続ける。また、第１〜第２Ｎ−１の出力データラッチ部５３ｂ１〜５３ｂ２Ｎ−１は、それぞれ、データ取込制御信号ＤＴ２Ｎが発生したタイミングで、第１〜第２Ｎ−１の入力データラッチ部５３ａ１〜５３ａ２Ｎ−１から出力されたＭビットを保持した後、保持したＭビットをデータバスＢＵ側へ出力する。すなわち、ビット変換部５３は、第１〜第２Ｎの入力データラッチ部５３ａ１〜５３ａ２Ｎにおいて、画像データの第１〜第２Ｎ番目のＭビットをラッチさせる。そして、ビット変換部５３は、ＡＤコンバータ３７ｂから最後のＭビットが出力されたタイミングで、第１〜第２Ｎ−１の出力データラッチ部５３ｂ１〜５３ｂ２Ｎ−１、及び第２Ｎの入力データラッチ部５３ａ２Ｎから、画像データの第１〜第２Ｎ番目のＭビットを同時に出力させる。
【００３６】
図６には、ＣＭＯＳイメージセンサからの画像データを８ビットから１６ビットに変換する場合の、図５の同期変換手段５４の構成を示す。同図に示すように、１ビットカウンタ５１は、クロック信号ＣＬを１ビット分繰り返しカウントし、１ビットカウンタデコーダ５２は、クロック信号ＣＬのカウント数が“０”と“１”とで繰り返される度に、交互に２つのデータ取込制御信号ＤＴ１，ＤＴ２を発生させる。入力データラッチ回路５３ａは、２つの入力データラッチ部５３ａ１，５３ａ２とで構成され、第１の入力データラッチ部５３ａ１は第１のデータ取込制御信号ＤＴ１が発生したタイミングで画像データの第１番目の８ビットをラッチし、第２の入力データラッチ部５３ａ２は第２のデータ取込制御信号ＤＴ２が発生したタイミングで画像データの第２番目の８ビットをラッチする。また、出力データラッチ回路５３ｂは、出力データラッチ部５３ｂ１を有し、出力データラッチ部５３ｂ１は第２のデータ取込制御信号ＤＴ２が発生したタイミングで、入力データラッチ部５３ａ１から出力された画像データの第１番目の８ビットをラッチする。
【００３７】
図７には、図６に示す同期変換手段５４を備えた画像データ取込制御回路４４において処理されるデータのタイミングチャートを示す。同図（ａ）及び（ｂ）に示すようにクロック信号ＣＬがオンされる毎に、Ｎビットカウンタ５１からクロックカウント信号ＣＣが、“０”及び“１”の状態で繰り返し出力される。一方、クロック信号ＣＬの発生に同期した画像データが８ビットずつビット変換部５３に入力される（同図（Ｃ）参照）。この場合、画像データは、“Ｄ０”、“Ｄ１”、“Ｄ２”、“Ｄ３”、…の順で８ビット単位で入力されていることを示している。また、１ビットカウンタデコーダ５２は、クロックカウント信号ＣＣが“０”の場合は、データ取込制御信号ＤＴ１を発生させることによって、第１の入力データラッチ部５３ａ１にデータをラッチさせ、クロックカウント信号ＣＣが“１”の場合は、データ取込制御信号ＤＴ２を発生させることによって、第２の入力データラッチ部５３ａ２及び出力データラッチ部５３ｂ１にデータをラッチさせる。そうすると、同図（ｄ）〜（ｆ）に示すように、クロックカウントが“０”から“１”に変更される間に、画像データの偶数番目の８ビット“Ｄ０”，“Ｄ２”，…が、第１の入力データラッチ部５３ａ１から出力データラッチ部５３ｂ１に向けて移動しながらラッチされると同時に、入力データラッチ部５３ａ２において画像データの奇数番目の８ビット“Ｄ１”，“Ｄ３”，…がラッチされる。その結果、クロックカウントが“０”となるタイミングで、出力データラッチ部５３ｂ１と入力データラッチ部５３ａ２とから、１６バイトの合成画像データがスリーステートバッファ５５に出力される。これに対して、垂直同期信号ＶＤの発生後にクロックカウントが“０”となるタイミングで、書込制御信号ＳＢ３が繰り返しオンされると同時に、１６バイトの合成画像データがスリーステートバッファ５５からデータバスＢＵに送り出される。
【００３８】
以上説明した画像読取装置１の作用効果について説明する。
【００３９】
結像レンズ３６によって結像された硬貨２０の画像が、硬貨２０の到来を契機に露光開始されることにより、硬貨２０の画像データが生成される。生成された画像データは、垂直同期信号ＶＤの発生後にクロック信号ＣＬに同期させてＭビットずつＣＭＯＳイメージセンサ３７から出力された後、画像データ取込制御回路４４においてクロック信号ＣＬがカウントされることによって２Ｎ×Ｍビットに合成して出力される。これにより、ＣＭＯＳイメージセンサ３７から出力される画像データのバス幅を、出力先のデータバスＢＵのバス幅に合わせて出力することができると同時に、ＣＭＯＳイメージセンサ３７からの画像データの転送速度に合わせて、データバスＢＵ側に合成画像データを出力することができる。一般に、コンピュータ装置においては、メモリ等へのデータ書込時にはＤＭＡ（Direct Memory Access）転送方式が用いられるが、外部からのデータのバス幅と装置内部のデータバスのバス幅とが異なる場合は、ＤＭＡ転送方式の一種であるシングルアドレスモードを使用することができず、データ転送速度において劣るデュアルアドレスモードを用いる必要がある。これに対して、画像読取装置１においては、データバスＢＵを介してデータ記憶部４５ｂに画像データを書き込む際に、ビット変換を行うことによりシングルアドレスモードのようにデータ転送を行うことが可能になるので、撮像素子で生成された画像データの転送処理を効率的に行うことができる。
【００４０】
また、画像データ取込制御回路４４は、Ｎビットカウンタ５１と、Ｎビットカウンタデコーダ５２と、入力データラッチ回路５３ａと、出力データラッチ回路５３ｂとを有する構成とすることで、画像データとして２Ｎ個で直列的に出力されるＭビットを、順次クロック信号ＣＬに合わせて保持させた後、クロックカウントが２Ｎになったタイミングで保持させたＭビットを同時に出力させている。これにより、ＣＭＯＳイメージセンサ３７からのデータ転送速度に合わせて２Ｎ×Ｍビット単位の合成画像データを出力させることができる。また、画像データ取込制御回路４４による合成画像データの出力を、簡易な構成で実現することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る画像読取装置の一実施形態を示す斜視図である。
【図２】図１の画像読取装置の断面図である。
【図３】図１の画像読取装置のブロック図である。
【図４】図３の画像データ取込制御回路の構成を示す図である。
【図５】図４の同期変換手段の構成を示す図である。
【図６】ＣＭＯＳイメージセンサからの画像データを８ビットから１６ビットに変換する場合の同期変換手段の構成を示す図である。
【図７】図６に示す同期変換手段を備えた画像データ取込制御回路において処理されるデータのタイミングチャートであり、（ａ）は、クロック信号、（ｂ）は、クロックカウント信号、（ｃ）は、入力画像データ、（ｄ）は、第１の入力データラッチ部におけるデータ、（ｅ）は、第２の入力データラッチ部におけるデータ、（ｆ）は、出力データラッチ部におけるデータ、（ｇ）は、垂直同期信号、（ｈ）は、書込制御信号を示す図である。
【符号の説明】
【００４２】
１…画像読取装置、２０…硬貨（読取対象物）、Ａ…搬送路、１２ｃ…撮像位置、３６…結像レンズ、３７…ＣＭＯＳイメージセンサ、３７ｂ…ＡＤコンバータ、３７ａ…ＣＭＯＳ撮像素子、３８…発光素子、３９…受光素子、４３…硬貨検出回路、４１…硬貨到来センサ（検出部）、４２…ＣＭＯＳイメージセンサ制御回路、４４…画像データ取込制御回路、５１…Ｎビットカウンタ、５２…Ｎビットカウンタデコーダ、５３ａ１〜５３ａ２Ｎ…入力データラッチ部、５３ｂ１〜５３ｂ２Ｎ−１…出力データラッチ部、ＣＬ…クロック信号、ＤＴ１〜ＤＴ２N…データ取込制御信号、ＴＲ…対象物検知トリガ信号（検出信号）、ＶＤ…垂直同期信号。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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