(57)【要約】  【課題】動作に必要十分な最低限の電圧を常にドライバ回路に印加できるアレイ基板を提供する。  【解決手段】ドライバ回路６の動作の遅延を遅延検出回路11にて検出して判断する。遅延検出回路11にて判断したドライバ回路６の動作の遅延に基づいて、ドライバ回路への電源電圧を電源選択回路12にて選択する。ドライバ回路６の動作に必要十分な最低限の電圧を電源選択回路12から常にドライバ回路６に印加できる。ドライバ回路６の遅延時間を一定に保つことができる。ドライバ回路６の動作の遅延による誤動作の発生を防止できる。必要以上に電源電圧を使うことによって発生する消費電力の増加や素子の劣化を防止できる。  【選択図】図１
2006171080.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
この絶縁基板上にマトリクス状に配設された複数のスイッチング素子と、
これら複数のスイッチング素子を駆動させるドライバ回路と、
このドライバ回路の動作の遅延が一定時間以上かを判断する遅延検出回路と、
この遅延検出回路にて判断した前記ドライバ回路の動作の遅延に基づいて前記ドライバ回路への電源電圧を選択する電源選択回路と
を具備したことを特徴とした回路基板。
【請求項２】
絶縁基板と、
この絶縁基板上にマトリクス状に配設された複数のスイッチング素子と、
これら複数のスイッチング素子を駆動させるドライバ回路と、
このドライバ回路の動作の遅延が一定時間以上かを判断する遅延検出回路と、
この遅延検出回路にて判断した前記ドライバ回路の動作の遅延に基づいて前記ドライバ回路への電源電圧を可変する可変電圧電源回路と
を具備したことを特徴とした回路基板。
【請求項３】
ドライバ回路の動作と同じ動作をするダミー回路を具備し、
遅延検出回路は、前記ダミー回路の動作の遅延が一定時間以上かを判断する
ことを特徴とした請求項１または２記載の回路基板。
【請求項４】
遅延検出回路は、
一対の入力部および出力部を有しこれら一対の入力部の一方がドライバ回路の出力側に電気的に接続された排他的論理和回路と、
この排他的論理和回路の一対の入力部の他方に出力側が電気的に接続され前記ドライバ回路の出力側に入力側が電気的に接続された遅延回路と
を備えていることを特徴とした請求項１ないし３いずれか記載の回路基板。
【請求項５】
遅延回路は、互いに直列に電気的に接続された偶数個のインバータを有するインバータ回路である
ことを特徴とした請求項４記載の回路基板。
【請求項６】
外部電源を具備し、
可変電圧電源回路は、一方の電極が前記外部電源に電気的に接続されているとともに他方の電極がドライバ回路の入力側に電気的にされ制御電極が遅延検出回路の出力側に電気的に接続されたスイッチング素子と、このスイッチング素子の他方の電極と前記ドライバ回路の入力側との間に電気的に接続された容量とを有している
ことを特徴とした請求項１ないし５いずれか記載の回路基板。
【請求項７】
外部電源と、
この外部電源と可変電圧電源回路との間に電気的に接続された昇圧回路と
を具備したことを特徴とした請求項１ないし６いずれか記載の回路基板。
【請求項８】
可変電圧電源回路は、遅延検出回路の出力側に電気的に接続されたイネーブル端子を有するクロック発生回路を備え少なくとも２つの容量で電荷を分配する電荷分配手段である
ことを特徴とした請求項１ないし７いずれか記載の回路基板。
【請求項９】
遅延検出回路は、第１の遅延検出回路、およびこの第１の遅延検出回路の遅延時間より遅延時間が短い第２の遅延検出回路を備え、
第１の遅延検出回路の出力側に電気的に接続されたアップカウント入力部、および第２の遅延検出回路の出力側に電気的に接続されたダウンカウント入力部を有するアップダウンカウンタと、
このアップダウンカウンタの出力側に電気的に接続された制御電極をそれぞれ有する複数のスイッチング素子とを具備した
ことを特徴とした請求項１ないし８いずれか記載の回路基板。
【請求項１０】
請求項１ないし９いずれか記載の回路基板と、
この回路基板に対向して設けられた対向基板と
この対向基板と前記回路基板との間に介在された液晶層と
を具備した液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、透光性基板上に複数のスイッチング素子が設けられた回路基板および液晶表示装置に関する。
【背景技術】
【０００２】
近年、例えばポリシリコンなどの多結晶シリコンや、アモルファスシリコンなどの非結晶シリコンは、ＣＶＤ（Chemical Vapor Deposition） 法などによって、絶縁基板上に製膜が可能であることから、液晶表示装置への応用がなされている。
【０００３】
そして、この種の液晶表示装置は、この液晶表示装置の表示部である画素部用のスイッチング素子としての応用を始め、この種のスイッチング素子に多結晶シリコンを用いたものについては、さらに画素部用のスイッチング素子を動作させるドライバ回路への応用や、有機ＥＬ表示素子への応用が実用化されている（例えば、特許文献１参照。）。特に、このドライバ回路においては、消費電力の低減のために、駆動電圧を低下させる必要がある。
【特許文献１】特開２００４−１４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の液晶表示装置のドライバ回路を所定の周波数で駆動させるためには、このドライバ回路を構成するスイッチング素子にある一定以上の駆動電流を供給する必要がある。ところが、これらスイッチング素子の駆動電流は、電源電圧の低下や、温度の低下、素子の経時劣化などによって低下してしまい、また、これらスイッチング素子にはばらつきがある。
【０００５】
したがって、このような要因を加味し、ドライバ回路に対しては、駆動のために最小限必要な電圧よりも高めに電源電圧設定している。特に、このドライバ回路のスイッチング素子として多結晶シリコンを用いた場合には、このドライバ回路のスイッチング素子として結晶シリコンを用いた場合に比べ、素子特性のばらつきが大きく、温度変化に対する特性変動が大きいため、必要以上に消費電力が高くなってしまうという問題を有している。
【０００６】
本発明は、このような点に鑑みなされたもので、動作に必要十分な最低限の電圧を常にドライバ回路に印加できる回路基板および液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、絶縁基板と、この絶縁基板上にマトリクス状に配設された複数のスイッチング素子と、これら複数のスイッチング素子を駆動させるドライバ回路と、このドライバ回路の動作の遅延が一定時間以上かを判断する遅延検出回路と、この遅延検出回路にて判断した前記ドライバ回路の動作の遅延に基づいて前記ドライバ回路への電源電圧を選択する電源選択回路や、遅延検出回路にて判断した前記ドライバ回路の動作の遅延に基づいて前記ドライバ回路への電源電圧を可変する可変電圧電源回路を具備したものである。
【０００８】
そして、絶縁基板上にマトリクス状に配設された複数のスイッチング素子を駆動させるドライバ回路の動作の遅延が一定時間以上かを遅延検出回路で判断し、この遅延検出回路にて判断したドライバ回路の動作の遅延に基づいて、ドライバ回路への電源電圧を電源選択回路にて選択したり、このドライバ回路への電源電圧を可変電圧電源回路にて可変したりするので、動作に必要十分な最低限の電圧を常にドライバ回路に印加できる。
【発明の効果】
【０００９】
本発明によれば、ドライバ回路の動作の遅延が一定時間以上かを遅延検出回路で判断し、この遅延検出回路にて判断したドライバ回路の動作の遅延に基づいて、ドライバ回路への電源電圧を電源選択回路にて選択したり、このドライバ回路への電源電圧を可変電圧電源回路にて可変したりするので、動作に必要十分な最低限の電圧を常にドライバ回路に印加できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図面を参照して説明する。
【００１１】
図１において、１は平面表示装置としての液晶表示装置であり、この液晶表示装置１は、薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）方式の液晶表示素子としての液晶パネルである。そして、この液晶表示装置１は、回路基板としての電極基板であるアレイ基板２を備えている。このアレイ基板２は、トランジスタ回路であって、略透明な絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３は、縦方向に長手方向を有する細長矩形平板状に形成されている。そして、このガラス基板３の一主面である表面上には、画像表示領域としての矩形状の液晶表示エリア４が形成されている。この液晶表示エリア４は、ガラス基板３の横方向に沿った幅寸法より小さな幅寸法を有する略正方形状に形成されている。そして、この液晶表示エリア４は、液晶表示が可能な領域であって、ガラス基板３の長手方向の一端寄りの位置に設けられている。
【００１２】
さらに、この液晶表示エリア４には、複数のスイッチング素子として薄膜トランジスタ５が設けられている。これら薄膜トランジスタ５は、液晶表示エリア４の縦方向および横方向のそれぞれに沿ったマトリクス状に設けられている。そして、これら薄膜トランジスタ５は、多結晶シリコンを活性層に用いた薄膜トランジスタ回路である。さらに、これら薄膜トランジスタ５のそれぞれのドレイン電極は、液晶表示エリア４にマトリクス状に設けられている図示しない画素電極に電気的に接続されている。
【００１３】
一方、ガラス基板３上には、液晶表示用のドライバ回路６が取り付けられている。このドライバ回路６は、表示素子用であって、液晶表示エリア４より上側のガラス基板３上に取り付けられている。そして、このドライバ回路６は、液晶表示エリア４の幅寸法に略等しい長手寸法を有する細長矩形状に形成されている。さらに、このドライバ回路６は、液晶表示エリア４の幅方向に長手方向を沿わせつつ、この液晶表示エリア４の上端縁に下端縁を平行に沿わせた状態で取り付けられている。また、このドライバ回路６は、液晶表示エリア４に設けられている各薄膜トランジスタ５を駆動させる駆動回路である。さらに、このドライバ回路６には、複数本、例えば４本の配線７を介して外部信号源８が電気的に接続されている。この外部信号源８は、ガラス基板３の外側に設けられている。
【００１４】
そして、このドライバ回路６よりもガラス基板３の長手方向の一端側には、このドライバ回路６の動作の遅延が一定時間以上かを判断する遅延検出回路11と、この遅延検出回路11にて判断したドライバ回路６の動作の遅延に基づいて電源電圧を選択する電源選択回路12とが取り付けられている。
【００１５】
ここで、遅延検出回路11は、ガラス基板３の横方向に沿った長手方向を有する細長矩形状に形成されており、このガラス基板３の幅方向の略中央部に設けられている。そして、この遅延検出回路11の入力側がドライバ回路６の出力側に電気的に接続されている。すなわち、この遅延検出回路11は、ドライバ回路６の動作の遅延が一定時間以上か否かを判定し、このドライバ回路６の動作の遅延時間が一定時間以上となった場合に、より電圧の高い電圧源を電源選択回路12で選択して、このドライバ回路６の動作の遅延時間を減少させる。逆に、この遅延検出回路11は、ドライバ回路６の動作の遅延時間が一定時間以下となった場合に、より電圧の低い電圧源を電源選択回路12で選択して、このドライバ回路６の動作の遅延時間を増加させる。言い換えると、この遅延検出回路11は、ドライバ回路６の出力を随時モニタし、電源選択回路12にて電源電圧を選択するフィードバックシステムを有している。
【００１６】
また、電源選択回路12は、ガラス基板３の横方向に沿った長手方向を有する細長矩形状に形成されている。そして、この電源選択回路12は、遅延検出回路11よりガラス基板３の幅方向の一側寄りに取り付けられている。そして、この電源選択回路12は、この電源選択回路12の入力側が遅延検出回路11の出力側に電気的に接続されているとともに、ドライバ回路６に電気的に接続されている。また、この電源選択回路12は、ガラス基板３の外側に設けられている外部電源13に複数本、例えば４本の配線14を介して電気的に接続されている。
【００１７】
一方、アレイ基板２の液晶表示エリア４に対向して矩形平板状の図示しない対向基板が取り付けられている。そして、この対向基板とアレイ基板２の液晶表示エリア４との間には、液晶が介挿されて封止されて光変調層としての図示しない液晶層が形成されている。
【００１８】
次に、上記第１の実施の形態の作用効果を説明する。
【００１９】
まず、ドライバ回路６にて液晶表示エリア４の各薄膜トランジスタ５を駆動させて液晶表示させる。
【００２０】
この状態で、このドライバ回路６の動作の遅延を遅延検出回路11で一定時間以上か否かを判定する。
【００２１】
このとき、この遅延検出回路11にてドライバ回路６の動作の遅延時間が一定時間以上と判断した場合には、より電圧の高い電圧源を電源選択回路12にて選択して、このより電圧の高い電圧源をドライバ回路６へと供給して、このドライバ回路６の動作の遅延時間を減少させる。
【００２２】
逆に、この遅延検出回路11にてドライバ回路６の動作の遅延時間が一定時間以下と判断した場合には、より電圧の低い電圧源を電源選択回路12にて選択して、このより電圧の低い電圧源をドライバ回路６へと供給して、このドライバ回路６の動作の遅延時間を増加させる。
【００２３】
上述したように、上記第１の実施の形態によれば、ドライバ回路６の動作の遅延を遅延検出回路11にて検出して判断することによって、このドライバ回路６の遅延時間を一定に保つことができるから、このドライバ回路６の動作に必要十分な最低限の電圧を常にドライバ回路６に印加できる。よって、このドライバ回路６の動作の遅延による誤動作の発生を防止できるとともに、必要以上に電源電圧を使うことによって発生する消費電力の増加や素子の劣化を防止できる。
【００２４】
次に、図２に示す第２の実施の形態のように、電源選択回路12の代わりとして、ドライバ回路６の動作に必要最小限の電圧を印加して供給する内部電源回路としての可変電圧電源回路16を内蔵させて取り付けることもできる。この可変電圧電源回路16は、少なくとも可変可能な電源を出力する電源である。言い換えると、この可変電圧電源回路16は、遅延検出回路11にて判断したドライバ回路６の動作の遅延に基づいて、このドライバ回路６への電源電圧を選択する。さらに、この可変電圧電源回路16は、ガラス基板３の外側に設けられている外部電源13に１本の配線14を介して電気的に接続されている。
【００２５】
この結果、ドライバ回路６の動作の遅延を遅延検出回路11にて検出して判断して、可変電圧電源回路16にてドライバ回路６に供給する電圧源を可変して、このドライバ回路６の動作に必要最小限の電圧とすることによって、このドライバ回路６の遅延時間を一定に保つことができるから、上記第１の実施の形態と同様の作用効果を奏することができる。
【００２６】
また、図３に示す第３の実施の形態のように、ドライバ回路６を複数、例えば３個に分割してユニット化し、これらユニット化されたドライバ回路６ごとにガラス基板３上に設置させることもできる。これらユニット化されたドライバ回路６は相互に電気的に接続されている。また、遅延検出回路11や可変電圧電源回路16のそれぞれを、ユニット化させたドライバ回路６に対応させて、複数、例えば３個ずつに分解してユニット化し、これらユニット化された遅延検出回路11および可変電圧電源回路16ごとにガラス基板３上に設置させる。さらに、これらユニット化された遅延検出回路11および可変電圧電源回路16は、相互に電気的に接続されている。
【００２７】
この結果、遅延検出回路11および可変電圧電源回路16のそれぞれに素子特性の分布や回路密度の構成の分布がある場合であっても、ドライバ回路６をユニット化するとともに、このドライバ回路６に対応させて遅延検出回路11および可変電圧電源回路16のそれぞれをユニット化することによって、これら遅延検出回路11および可変電圧電源回路16の素子特性の分布や回路密度の構成の分布にて生じる誤動作の発生をより確実に防止でき、ドライバ回路６の消費電力の増加や素子の劣化をより確実に防止できる。
【００２８】
さらに、図４に示す第４の実施の形態のように、外部信号源８とドライバ回路６とを電気的に接続させる配線７と遅延検出回路11との間に、ドライバ回路６と同等に構成されたダミー回路18を取り付けることもできる。このダミー回路18は、ドライバ回路６と同等の設計ルールにて設計され、このドライバ回路６の動作と同じ動作をするように構成されている。また、このダミー回路18は、入力側が配線７に電気的に接続されており、出力側が遅延検出回路11の入力側に電気的に接続されている。そして、このダミー回路18は、液晶表示エリア４での液晶表示に直接寄与しない回路であって、ドライバ回路６とは別途に設けられている。さらに、このダミー回路18は、ドライバ回路６と同様の駆動方法で駆動され、このダミー回路18の動作の遅延が遅延検出回路11にて検出されて判断される。
【００２９】
この結果、ガラス基板３上のドライバ回路６の近傍に遅延検出回路11を設置するための十分な領域がない場合であっても、このドライバ回路６と同等に動作するダミー回路18をドライバ回路６の近傍のガラス基板３上に設置する。よって、このドライバ回路６の動作の遅延の代わりに、ダミー回路18の動作の遅延を遅延検出回路11にて判断することによって、このドライバ回路６の動作の遅延を判断できる。また、遅延検出回路11によるドライバ回路６の周波数特性の変化や遅延などの発生を防止できる。
【００３０】
また、図５ないし図８に示す第５の実施の形態のように、排他的論理和回路21、３個のインバータ22,23,24、抵抗25および容量26にて遅延検出回路11を構成することもできる。そして、排他的論理和回路21は、一対の入力部としての入力端子31,32と一つの出力部としての出力端子33と有しており、これら一対の入力端子31,32のうちの一方の入力端子31が内部クロックであるドライバ回路６の出力側の信号端子に電気的に接続されている。
【００３１】
さらに、この排他的論理和回路21の他方の入力端子32は、偶数個、例えば２個のインバータ22,23が互いに直列に電気的に接続されて構成された遅延回路としてのインバータ回路である遅延素子34の出力側に電気的に接続されている。この遅延素子34の入力側は、ドライバ回路６の出力側の同一の信号端子に電気的に接続されている。そして、この遅延素子34は、排他的論理和回路21の入力段にあるから、入力に対して位相がずれるため、信号の立ち上がりと立ち下がりで２つのピーク波形が出力される。
【００３２】
また、排他的論理和回路21の出力端子33には、順に抵抗25と容量26とが直列に接続されており、この容量26が接地されている。言い換えると、この排他的論理和回路21の出力端子33と容量26との間に抵抗25が電気的に接続されている。ここで、これら排他的論理和回路21、抵抗25および容量26によってローパスフィルタ35が構成されている。また、これら抵抗25と容量26との間の接点には、インバータ24の入力側が電気的に接続されている。このインバータ24は、抵抗25と容量26との間の接点を入力としている。さらに、このインバータ24の出力側は、可変電圧電源回路16の入力側に電気的に接続されている。ここで、このインバータ24は、ドライバ回路６の一部であってもよく、このドライバ回路６と同等の設計ルールで構成されこのドライバ回路６とは別の同等回路18などであってもよい。
【００３３】
次に、上記第５の実施の形態の作用効果について説明する。
【００３４】
まず、ドライバ回路６の電流駆動能力が十分高い場合は、遅延素子34の各インバータ22,23による動作の遅延が無視できるため、図６に示すように、排他的論理和回路21の入力波形に位相差が発生せず、この排他的論理和回路21の出力がデューティ比０％に近いパルス波形となる。
【００３５】
これに対し、ドライバ回路６の電流駆動能力の低下に伴って、遅延素子34の各インバータ22,23の動作の遅延が発生し、位相ずれが９０°となった場合には、デューティ比５０％の波形となり、図７に示すように、さらに遅延が長くなり位相ずれが１８０°となった場合には、デューティ比１００％に近い波形となる。
【００３６】
このとき、排他的論理和回路21の出力を、ローパスフィルタ35によって、このローパスフィルタ35を構成する抵抗25と容量26との積が信号数周期に対して十分に長い場合には平滑され、デューティ比に比例した電圧として出力される。この出力をインバータ24にて受けることによって、位相ずれが９０°以下の場合にｈｉｇｈ（高）として出力され、位相ずれが９０°以上の場合にｌｏｗ（低）として出力される。
【００３７】
さらに、図８に示すように、インバータ22,23にて動作を遅延させた場合のインバータの個数と検出される遅延量との関係から、遅延素子34を構成するインバータの個数が２個の場合には、インバータ１個当たりの遅延による位相ずれが９０°を境に出力が反転する。また、この遅延素子34を構成するインバータの個数が４個の場合には４５°となり、この遅延素子34を構成するインバータの個数が６個の場合には３０°となり、遅延素子34を構成するインバータの個数に反比例した遅延量を検出できる。したがって、この遅延素子34を構成するインバータの個数を調整することによって、遅延検出回路11にて検出する遅延時間を設定できる。
【００３８】
ここで、図９に示す第６の実施の形態のように、偶数個、例えば４個のインバータ36,37,38,39を互いに直列に電気的に接続させて連ねた遅延素子34とすることもできる。また、図１０に示す第７の実施の形態のように、ドライバ回路６の一部を兼ねた遅延素子34とすることもできる。この遅延素子34はインバータで、この遅延素子34の出力側がドライバ回路６の出力側と排他的論理和回路21の他方の入力端子32とのそれぞれに電気的に接続されている。
【００３９】
さらに、図１１に示す第８の実施の形態のように、内部電源回路となる可変電圧電源回路16をｐ型トランジスタ41および容量42で構成することもできる。このｐ型トランジスタ41は、スイッチング素子としてのｐ−ｃｈ型の薄膜トランジスタであって、一方の電極であるソース電極43が外部電源13に配線14を介して電気的に接続されている。また、このｐ型トランジスタ41は、他方の電極であるドレイン電極44が、配線14に電気的に接続されている。この配線14は接地されており、これらドレイン電極44と配線14の間に容量42の直列回路が電気的に取り付けられている。
【００４０】
また、この容量42とｐ型トランジスタ41のドレイン電極44の間に内部電源線45の一端が電気的に接続されており、この内部電源線45の他端は、ドライバ回路６の入力側に電気的に接続されている。さらに、ｐ型トランジスタ41の制御電極としてのゲート電極46は、遅延検出回路11の出力側に電気的に接続されている。
【００４１】
この結果、ドライバ回路６が十分に高速で動作している場合には、遅延検出回路11の出力がｈｉｇｈ（高）となる。このとき、ｐ型トランジスタ41がｏｆｆ（オフ）となり、ドライバ回路６の電力消費によって容量42の電圧が低下し、可変電圧電源回路16の内部電源電圧が低下していく。予め決められた遅延時間になるまで、この可変電圧電源回路16の内部電源電圧が低下すると、遅延検出回路11の出力がｌｏｗ（低）となり、ｐ型トランジスタ41がｏｎ（オン）状態となって、容量42に外部電源13から電荷が供給され、可変電圧電源回路16の内部電源電圧が上昇する。このように、ドライバ回路６の一定の遅延時間を保ちつつ可変電圧電源回路16の内部電源電圧を必要十分な電圧まで低減できる。
【００４２】
さらに、図１２に示す第９の実施の形態のように、可変電圧電源回路16のｐ型トランジスタ41の代わりにｎ型トランジスタ48を用いても、ｐ型トランジスタ41を用いた可変電圧電源回路16と同様に作用する構成にできる。このｎ型トランジスタ48は、スイッチング素子としてのｎ−ｃｈ型の薄膜トランジスタである。そして、このｎ型トランジスタ48の制御電極としてのゲート電極46は、インバータ49の出力側に電気的に接続されており、このインバータ49の入力側は、遅延検出回路11の出力側に電気的に接続されている。
【００４３】
また、図１３に示す第１０の実施の形態のように、可変電圧電源回路16を、外部電源13をさらなる一定倍率で昇圧する回路である昇圧回路としてのフライングキャパシタ型のチャージポンプ51とすることもできる。このチャージポンプは、外部電源13を一旦昇圧してから可変電圧電源回路16のｐ型トランジスタ41および容量42に電源を供給する。
【００４４】
具体的に、このチャージポンプ51は、ｐ型トランジスタ52、ｎ型トランジスタ53、インバータ54および容量55,56を備えている。ここで、ｐ型トランジスタ52はスイッチング素子としてのｐ−ｃｈ型の薄膜トランジスタであり、ｎ型トランジスタ53はスイッチング素子としてのｎ−ｃｈ型の薄膜トランジスタである。そして、ｐ型トランジスタ52の一方の電極であるソース電極61は、配線14を介して外部電源13に電気的に接続されている。また、このｐ型トランジスタ52の制御電極としてのゲート電極62は、インバータ54の出力側に電気的に接続されている。さらに、このｐ型トランジスタ52の他方の電極であるドレイン電極63は、ｎ型トランジスタ53の一方の電極であるソース電極64に電気的に接続されている。
【００４５】
そして、このｎ型トランジスタ53の制御電極としてのゲート電極65は、インバータ54の出力側に電気的に接続されている。また、このｎ型トランジスタ53の他方の電極であるドレイン電極66は、可変電圧電源回路16のｐ型トランジスタ41のソース電極43に電気的に接続されている。さらに、このｎ型トランジスタ53のドレイン電極66とドライバ回路６の出力側との間に容量55の直列回路が取り付けられている。
【００４６】
さらに、ｐ型トランジスタ52のドレイン電極63およびｎ型トランジスタ53のソース電極64の間と、インバータ54の入力側との間に容量56の直列回路が取り付けられている。また、ｐ型トランジスタ52のソース電極61とドライバ回路６の入力側との間にインバータ54が直列回路として取り付けられている。さらに、このインバータ54の入力側は、ドライバ回路６の出力側に接続されたクロック信号線67に電気的に接続されている。
【００４７】
この結果、外部電源13を一旦チャージポンプ51にて昇圧してから可変電圧電源回路16のｐ型トランジスタ41および容量42に電源を供給することによって、外部電源13から供給される外部電源電圧が低下した場合であっても、ドライバ回路６の誤動作を少なくできる。
【００４８】
また、図１４に示す第１１の実施の形態のように、外部電源13とドライバ回路６との間に可変電圧電源回路16として電荷分配型のスイッチドキャパシタ71を取り付けることもできる。このスイッチドキャパシタ71は、電荷分配手段であって、クロック発生手段としてのクロック信号発生回路72、インバータ73、ｎ型トランジスタ74,75および容量76,77を備えている。すなわち、このスイッチドキャパシタ71は、少なくとも２つ以上、例えば２つの容量76,77で電荷を分配する電荷分配型の回路である。そして、クロック信号発生回路72の入力側には、イネーブル端子が設けられている。このイネーブル端子は、遅延検出回路11の出力側とドライバ回路６の出力側とのそれぞれに並列して電気的に接続されている。また、このクロック発生信号回路72の出力側は、インバータ73の入力側に電気的に接続されている。
【００４９】
そして、このインバータ73の出力側は、ｎ型トランジスタ74のゲート電極81に電気的に接続されている。このｎ型トランジスタ74の一方のソースドレイン電極であるドレイン電極82は、外部電源13に電気的に接続されており、このｎ型トランジスタ74の他方のソースドレイン電極であるソース電極83は、ｎ型トランジスタ75の一方のソースドレイン電極であるドレイン電極84に電気的に接続されている。さらに、このｎ型トランジスタ75の他方のソースドレイン電極であるソース電極85は、ドライバ回路６の入力側に電気的に接続されている。また、このｎ型トランジスタ75のゲート電極86は、クロック信号発生回路72の出力側とインバータ73の入力側との間に電気的に接続されている。
【００５０】
さらに、ｎ型トランジスタ74のソース電極83およびｎ型トランジスタ75のドレイン電極84の間と、ドライバ回路６の入力側と外部電源13との間に接続されて接地された配線14との間に容量76の直列回路が電気的に接続されている。また、この配線14とｎ型トランジスタ75のソース電極85と間に容量77の直列回路が電気的に接続されている。この容量77は、配線14の容量76よりドライバ回路６の入力側の位置に電気的に接続されている。
【００５１】
この結果、外部電源13とドライバ回路６との間のスイッチドキャパシタ71が、遅延検出回路11からの信号によって動作し、この遅延検出回路11の信号の停止によって、クロック信号を遮断して電力の供給を停止させるので、上記第１の実施の形態と同様の作用効果を奏することができる。
【００５２】
また、図１５に示す第１２の実施の形態のように、スイッチドキャパシタ71と外部電源13との間に、新たに定倍率で昇圧するチャージポンプ51を取り付けることもできる。スイッチドキャパシタ71のｎ型トランジスタ74のドレイン電極82は、チャージポンプ51のｎ型トランジスタ53のドレイン電極66と容量55との間に電気的に接続されている。そして、この容量55は、スイッチドキャパシタ71の容量76より外部電極13寄りの位置で配線14に電気的に接続されている。
【００５３】
この結果、外部電源13を一旦チャージポンプ51で一度昇圧してからスイッチドキャパシタ71に電源を供給することによって、外部電源13から供給される外部電源電圧が低下した場合であっても、ドライバ回路６の誤動作を少なくできるから、上記第１０の実施の形態と同様の作用効果を奏することができる。
【００５４】
さらに、図１６に示す第１３の実施の形態のように、遅延検出回路11を遅延時間の異なる２種類の第１の遅延検出回路91および第２の遅延検出回路92とすることもできる。これら第１の遅延検出回路91および第２の遅延検出回路92それぞれの入力側がドライバ回路６の出力側に電気的に接続されている。ここで、第２の遅延検出回路92は、第１の遅延検出回路91より遅延時間が短く設定されている。
【００５５】
また、遅延時間が長い方の第１の遅延検出回路91の出力側は、アップダウンカウンタ93のアップカウント入力部としてのアップカウント入力端子94に電気的に接続されている。さらに、このアップダウンカウンタ93のダウンカウント入力部としてのダウンカウント入力端子95は、遅延時間が短い方の第２の遅延検出回路92の出力側に電気的に接続されている。そして、このアップダウンカウンタ93の出力側は、複数、例えば５個のスイッチング素子としてのｎ型トランジスタであるアナログスイッチ96それぞれの制御電極としてのゲート電極97に電気的に接続されている。
【００５６】
これらアナログスイッチ96は、各電源に相当しており電源選択回路12として機能する。さらに、これらアナログスイッチ96は、これらアナログスイッチ96それぞれの一方の電極であるソース電極98は、外部電源13に並列に電気的に接続されている。また、これらアナログスイッチ96それぞれの他方の電極であるドレイン電極99は、互いに電気的に接続されてからドライバ回路６の入力側に電気的に接続されている。さらに、これらアナログスイッチ96へと供給される電源電圧は、第１の遅延検出回路91および第２の遅延検出回路92それぞれの出力に相当する遅延時間の上限と下限となるように選択されている。
【００５７】
この結果、アップダウンカウンタ93から出力される値の増加に応じて、より高い電圧が供給可能なアナログスイッチ96が選択されてオンされ、このオンされたアナログスイッチ96にて供給可能な電圧が外部電源13からドライバ回路６へ供給されるので、上記第１の実施の形態と同様の作用効果を奏することができる。
【００５８】
なお、上記各実施の形態では、アレイ基板２と対向基板の間に光変調層として液晶層を介挿させた液晶表示装置１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス（Electro Luminescence:ＥＬ）材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の回路基板の第１の実施の形態を示す説明図である。
【図２】本発明の回路基板の第２の実施の形態を示す説明図である。
【図３】本発明の回路基板の第３の実施の形態を示す説明図である。
【図４】本発明の回路基板の第４の実施の形態を示す説明図である。
【図５】本発明の回路基板の遅延検出回路の第５の実施の形態を示す説明回路図である。
【図６】同上遅延検出回路のドライバ回路の電流駆動能力が十分高い場合の入出力波形を示す波形図である。
【図７】同上遅延検出回路のドライバ回路の動作の遅延が長くなり位相ずれが１８０°となった場合の入出力波形を示す波形図である。
【図８】同上遅延検出回路のインバータの個数とインバータ１個当たりの位相ずれとの関係を示すグラフである。
【図９】本発明の回路基板の遅延検出回路の第６の実施の形態を示す説明回路図である。
【図１０】本発明の回路基板の遅延検出回路の第７の実施の形態を示す説明回路図である。
【図１１】本発明の回路基板の第８の実施の形態を示す説明図である。
【図１２】本発明の回路基板の第９の実施の形態を示す説明図である。
【図１３】本発明の回路基板の第１０の実施の形態を示す説明図である。
【図１４】本発明の回路基板の第１１の実施の形態を示す説明図である。
【図１５】本発明の回路基板の第１２の実施の形態を示す説明図である。
【図１６】本発明の回路基板の第１３の実施の形態を示す説明図である。
【符号の説明】
【００６０】
１    液晶表示装置
２    回路基板としてのアレイ基板
３    絶縁基板としてのガラス基板
５    スイッチング素子としての薄膜トランジスタ
６    ドライバ回路
11    遅延検出回路
12    電源選択回路
13    外部電源
16    可変電圧電源回路
18    ダミー回路
21    排他的論理和回路
22,23    インバータ
31,32    入力部としての入力端子
33    出力部としての出力端子
34    遅延回路としてのインバータ回路である遅延素子
36,37,38,39    インバータ
41    スイッチング素子としてのｐ型トランジスタ
42    容量
43    一方の電極としてのソース電極
44    他方の電極としてのドレイン電極
46    制御電極としてのゲート電極
48    スイッチング素子としてのｎ型トランジスタ
51    昇圧回路としてのチャージポンプ
71    電荷分配手段としてのスイッチドキャパシタ
72    クロック発生回路としてのクロック信号発生回路
76    容量
77    容量
91    第１の遅延検出回路
92    第２の遅延検出回路
93    アップダウンカウンタ
94    アップカウント入力部としてのアップカウント入力端子
95    ダウンカウント入力部としてのダウンカウント入力端子
96    スイッチング素子としてのアナログスイッチ
97    制御電極としてのゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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