(57)【要約】【課題】  空孔を有する低誘電率膜に配線溝やビア孔などを形成した時に、その側壁からバリアメタルや配線材料が拡散することを阻止できる半導体装置の製造方法を提供することを目的とする。【解決手段】  基体の上に、絶縁膜を形成する工程と、前記絶縁膜に開口を形成する工程と、前記絶縁膜の前記開口の内壁面に埋込層原材料を吸着させる工程と、前記吸着させた前記埋込層原材料を加熱して埋込層を形成する工程と、前記開口を導電性材料により充填する工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基体の上に、絶縁膜を形成する工程と、
前記絶縁膜に開口を形成する工程と、
前記絶縁膜の前記開口の内壁面に埋込層原材料を吸着させる工程と、
前記吸着させた前記埋込層原材料を加熱して埋込層を形成する工程と、
前記開口を導電性材料により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は、空孔を含有し、
前記埋込層は、前記開口の内壁面に露出した前記空孔を充填してなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記埋込層原材料を減圧雰囲気中で前記開口の内壁面に吸着させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
減圧したチャンバ内に前記基体を保持し、前記埋込層原材料を含むガスを前記チャンバ内に導入することにより、前記埋込層原材料を吸着させることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
減圧したチャンバ内に、前記基体と、前記埋込層原材料を収容した蒸発源と、を保持し、
前記蒸発源を加熱することにより、前記埋込層原材料を蒸発させて前記低誘電率膜の前記開口の内壁面に吸着させることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記加熱は、摂氏４００度を上限とすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜は、多孔質のメチルシルセスキオキサンからなることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記埋込層は、酸素、窒素及び炭素の少なくともいずれかと、シリコンと、の化合物からなることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記埋込層原材料は、ＴＥＯＳからなることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記吸着させる工程の後に、前記開口の底面に吸着した前記埋込層原材料を除去する工程をさらに備えたことを特徴とする請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記埋込層を形成する工程の後に、前記開口の底面に形成した前記埋込層を除去する工程をさらに備えたことを特徴とする請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高信頼かつ微細なＣｕ（銅）配線を有するＵＬＳＩデバイスの信頼性向上や製造工程での歩留まり向上を可能とした半導体装置の製造方法に関する。
【背景技術】
【０００２】
６５ｎｍノード世代に代表される近年の半導体装置においては、配線での信号伝搬の遅延が素子動作を律速している。配線での遅延定数は、配線抵抗と配線間容量との積により表される。このため、配線抵抗を下げて素子動作を高速化するために、層間絶縁膜の材料として従来のＳｉＯ２よりも比誘電率の小さい材料（以下、「低誘電率材料」と呼ぶ）が用いられ、配線材料として比抵抗の小さいＣｕ（銅）が用いられつつある。Ｃｕ配線は、低抵抗であり且つ高いエレクトロマイグレーション（ＥＭ）耐性を有するので、高集積化し微細化されたＬＳＩ配線用の高信頼性材料として期待されている。
【０００３】
微細加工の難しいＣｕ配線を作製する有効な手法のひとつとして、「ダマシン（damascene）法」がある（例えば、特許文献１）。これは、あらかじめ溝やビア加工を施した下地に、Ｃｕ膜の埋め込みを行うものである。ダマシン法を用いてＣｕ膜の埋め込みを行う手法として、現在実用化されている技術が、電解めっきである。
【０００４】
図１０〜図１１は、電解めっきを用いたダマシンＣｕ配線の形成プロセスの一例を表す工程断面図である。  
このプロセスでは、まず、図１０（ａ）に表したように、絶縁層１０２の中にバリアメタル１０４、配線１０６などが形成された下地配線層の上に、低誘電率膜１０８を形成し、溝やビア加工を施す。  
しかる後に、図１０（ｂ）に表したように、低誘電率膜１０８の上にバリアメタル１２０を形成する。バリアメタル１０４、１２０の材料としては、例えば、ＴａＮ，ＴｉＮ、ＷＮなどを用いることができる。
【０００５】
次に、図１０（ｃ）に表したように、電解めっき用シード層１２２としてＣｕの成膜を行なう。  
さらに、図１１（ａ）に表したように、電解めっきによりＣｕの埋め込み成膜を行い、めっき層１２４を形成する。  
最後に、図１１（ｂ）に表したように、ＣＭＰ（chemical mechanical polishing）により上部の余分なＣｕ層およびバリアメタルを除去し、平坦化を行なう。  
以上説明した工程により、Ｃｕ配線の埋め込み構造を形成できる。
【特許文献１】特開２００２−３５９２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
今後のＵＬＳＩデバイスにおいては、絶縁膜１０８の誘電率をさらに下げるために、空孔を有する低誘電率膜の使用が検討されている。しかし、空孔を有する低誘電率絶縁膜に配線加工を施すために、溝やビアパターンを形成すると、例えば球近似で直径１〜２ｎｍ程度の空孔がドライエッチ加工された配線溝やビア孔の側壁に露出する。  
このような低誘電率絶縁膜の上にバリアメタルを形成すると、図１２（ａ）に模式的に表したように、空孔２０１を介して低誘電率絶縁膜の表面付近の領域２０２にバリアメタル材料が拡散してしまう。このようにバリアメタル１２０が拡散すると、バリア性が低下し、図１２（ｂ）に表したように、Ｃｕの拡散２０３を引き起こしてしまうという問題点がある。このようなＣｕの拡散現象は、デバイスの製造途中や完成後のデバイス動作時に発生し、配線間リーク発生のパス２０４となり、デバイス製造歩留まりの低下や、デバイス動作不良の原因となる。
【０００７】
この問題に対して、空孔を有する低誘電率絶縁膜の上にＳｉＣ膜などを１０ｎｍ程度プラズマＣＶＤ法で堆積する手法も考えられる。しかし、ＳｉＣ膜などを積層させると、その分だけ誘電率が上昇し配線間容量が増加してしまう。半導体デバイスを微細化させＣｕ配線の線間寸法を縮小させると、ＳｉＣ膜を積層させることによる配線間容量の増加はさらに顕著になる。また一方、プラズマＣＶＤ法によりＳｉＣ膜を堆積する際に、低誘電率膜に対してダメージが与えられる点でも、改善の余地がある。
【０００８】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、空孔を有する低誘電率膜に配線溝やビア孔などを形成した時に、その側壁からバリアメタルや配線材料が拡散することを阻止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明によれば、基体の上に、絶縁膜を形成する工程と、前記絶縁膜に開口を形成する工程と、前記絶縁膜の前記開口の内壁面に埋込層原材料を吸着させる工程と、前記吸着させた前記埋込層原材料を加熱して埋込層を形成する工程と、前記開口を導電性材料により充填する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１０】
前記絶縁膜は、空孔を含有し、前記埋込層は、前記開口の内壁面に露出した前記空孔を充填してなるものとすることができる。
【００１１】
また、前記埋込層原材料を減圧雰囲気中で前記開口の内壁面に吸着させることができる。
【００１２】
また、減圧したチャンバ内に前記基体を保持し、前記埋込層原材料を含むガスを前記チャンバ内に導入することにより、前記埋込層原材料を吸着させることができる。
【００１３】
または、減圧したチャンバ内に、前記基体と、前記埋込層原材料を収容した蒸発源と、を保持し、前記蒸発源を加熱することにより、前記埋込層原材料を蒸発させて前記低誘電率膜の前記開口の内壁面に吸着させることができる。  
また、前記加熱は、摂氏４００度を上限とすることができる。  
また、前記絶縁膜は、多孔質のメチルシルセスキオキサンからなるものとすることができる。  
また、前記埋込層は、酸素、窒素及び炭素の少なくともいずれかと、シリコンと、の化合物からなるものとすることができる。  
また、前記埋込層原材料は、ＴＥＯＳからなるものとすることができる。
【００１４】
また、前記吸着させる工程の後に、前記開口の底面に吸着した前記埋込層原材料を除去する工程をさらに備えたものとすることができる。  
または、前記埋込層を形成する工程の後に、前記開口の底面に形成した前記埋込層を除去する工程をさらに備えたものとすることができる。
【発明の効果】
【００１５】
本発明によれば、空孔を有する低誘電率膜を用いつつ高い信頼性が得られる配線構造を有する半導体装置の製造方法を提供することができ、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１６】
本発明においては、低誘電率絶縁膜を加工した後、バリアメタルを成膜する前に、絶縁膜原材料の雰囲気に暴露させ、その表面に原材料分子を吸着させ、さらに加熱することにより原材料分子を分解して低誘電率絶縁膜の表面に埋込層を形成する。このようにすると、低誘電率膜の表面に露出した空孔を埋めることができる。その結果として、バリアメタルやＣｕ配線材料が多孔質低誘電率膜内へ拡散することを抑制できる。
【００１７】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。  
図１は、本発明の実施の形態にかかる半導体装置の製造方法の要部工程を例示するフローチャートである。  
また、図２乃至図４は、このフローチャートに対応した工程断面図である。
【００１８】
すなわち、本実施形態においても、まず、図２（ａ）に表したように、絶縁層１０２の中にバリアメタル１０４、配線１０６などが適宜形成された下地配線層の上に、低誘電率膜１０８を形成し（ステップＳ１０２）、溝やビア加工を施す（ステップＳ１０４）。
【００１９】
多孔質の低誘電率膜１０８の材料としては、例えば、多孔質のメチルシルセスキオキサン（methyl silsequioxane：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するスピン・オン・グラス（spin on glass：ＳＯＧ）法を用いることができる。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、以下の物性値を有する多孔質の低誘電率膜１０８が得られる。 
密度                  ：０．６８ｇ／ｃｍ３
空孔率                ：５４％
空孔の径の分布の最大値：１．９ｎｍ
比誘電率              ：１．８１
弾性率                ：１．６ＧＰａ
硬度                  ：０．１ＧＰａ
なお、低誘電率膜１０８の下地は、必ずしもバリアメタル１０４や配線１０６などが設けられている必要はない。  
次に、図２（ｂ）に表したように、絶縁膜の原材料１１０を低誘電率膜１０８の表面に吸着させる（ステップＳ１０６）。すなわち、低誘電率膜１０８が形成されたウェーハを原材料１１０が含有される雰囲気にさらすことにより、その表面に原材料１１０を吸着させる。原材料１１０としては、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を用いることができる。  
図５及び図６は、絶縁膜の原材料１１０を吸着させる方法を説明するための概念図である。すなわち、図５に表したように、チャンバ６００の中に設けられたウェーハステージ６１０の上に低誘電率膜１０８を形成したウェーハＷを載置する。そして、真空ポンプ６３０によって、チャンバ６００内を、例えば数トール（Ｔｏｒｒ）程度の減圧雰囲気に維持する。しかる後に、絶縁膜の原材料１１０をチャンバ６００内に供給する。この時、チャンバに供給される原材料１１０は、完全な気相であってもよく、あるいは霧状などの気液混合状態であってもよい。チャンバ６００内に供給された原材料１１０は、ウェーハＷの表面に吸着する。
【００２０】
一方、図６に例示した方法の場合には、チャンバ６００内に絶縁膜の原材料１１０が収容された蒸発源６４０が設けられている。原材料１１０は、その融点に応じて、液相であっても固相であってもよい。ウェーハＷは、ウェーハステージ６１０の上に載置されている。チャンバ６００を真空ポンプ６３０により、所定の減圧雰囲気にすると、蒸発源６４０から原材料１１０が蒸発して、ウェーハＷの表面に吸着する。原材料１１０の蒸気圧が低い場合には、蒸発源６４０を適宜加熱することにより、蒸発速度を上げることができる。
【００２１】
図５及び図６のいずれの場合においても、ウェーハＷへの原材料１１０の吸着量は、チャンバ６００内の圧力、原材料１１０の供給量（図５の方法の場合）、蒸発源６４０の温度（図６の方法の場合）、ウェーハＷの温度、保持時間などによって変化する。例えば、ウェーハＷを加熱してもよく冷却してもよい。ウェーハＷを冷却すると原材料１１０の吸着量を増やすことができる。一方、ウェーハＷを加熱すると、吸着した原材料１１０の粘性が低下し、あるいは表面におけるマイグレーションが活発になり、表面に露出した空孔を埋める作用を促進できる。したがって、これらのパラメータを調節することによって、原材料の吸着量を制御できる。
【００２２】
再び図２（ｂ）に戻って説明を続けると、低誘電率膜１０８の表面に吸着した原材料１１０は、その吸着量に応じて、低誘電率膜１０８の表面を連続的に覆うようになる。
【００２３】
例えば、原材料１１０として液状のＴＥＯＳを用いた場合、チャンバ６００内の圧力を数Ｔｏｒｒ程度に減圧させ、蒸発源６４０を摂氏５００度程度に加熱すると、ＴＥＯＳ液はチャンバ６００内で蒸気庄を保ちながら、分子状態の気体となってウェーハＷの表面に到達し、吸着される。この時に、ウェーハＷを例えば、摂氏２００度程度に加熱してもよい。この条件で３０秒ほど吸着させると、数ｎｍ程度の厚みの原材料１１０をウェーハＷの表面に吸着させることができる。
【００２４】
このようにして吸着した原材料１１０は、加工された低誘電率膜１０８の側壁に露出した直径１〜２ｎｍ程度の空孔の中に入り込み、これら空孔を埋め込むように低誘電率膜１０８の表面を覆う。本実施形態の手法の場合、用いる原原料の気体分子サイズは２ｎｍ以上であることが多いために、低誘電率膜１０８の内部に深く入り込むことはなく、多孔質の低誘電率膜１０８の表面に露出している直径１〜数ｎｍ程度の大きさの空孔をほぼ完全に埋めることができる。
【００２５】
しかる後に、図２（ｃ）に表したように、加熱することにより、吸着した原材料１１０を分解させて埋込層１１２を形成する（ステップＳ１０８）。例えば、原材料１１０として、ＴＥＯＳを用いた場合、摂氏３００度から４００度程度の温度で熱処理することによりＴＥＯＳは分解して、酸化シリコンの埋込層１１２が形成される。本工程における加熱温度は、下地に配線構造などが形成されている場合には、これらに対する熱的なダメージを防ぐために、摂氏４００度以下とすることが望ましい。
【００２６】
なお、図２（ｂ）及び（ｃ）においては、原材料１１０、埋込層１１２は、低誘電率膜１０８の表面を連続的に覆う薄膜状に形成された場合を例示したが、本発明はこれに限定されない。すなわち、本発明においては、低誘電率膜１０８の表面に露出している空孔を埋めることができればよく、原材料１１０、埋込層１１２は、必ずしも連続的な薄膜状に形成される必要はない。
【００２７】
次に、図３（ａ）に表したように、埋込層１１２の上にバリアメタル１２０を形成する（ステップＳ１１０）。前述したように、バリアメタル１２０の材料としては、例えば、ＴａＮ，ＴｉＮ、ＷＮなどを用いることができる。
【００２８】
この後、配線材料の埋め込み工程を実施する（ステップＳ１１２）。  
すなわち、図３（ｂ）に表したように、電解めっき用シード層１２２としてＣｕの成膜を行なう。  
さらに、図４（ａ）に表したように、電解めっきによりＣｕの埋め込み成膜を行い、めっき層１２４を形成する。  
最後に、図４（ｂ）に表したように、ＣＭＰ（chemical mechanical polishing）により上部の余分なＣｕ層およびバリアメタルを除去し、平坦化を行なう。  
以上説明した工程により、Ｃｕ配線の埋め込み構造を形成できる。
【００２９】
以上説明した工程によれば、低誘電率膜の表面に原材料を吸着させ、加熱して分解して埋込層を形成することにより、低誘電率膜１０８の表面に露出する空孔を確実且つ容易に埋め込むことができる。
【００３０】
図７は、本実施形態の製造方法により形成された半導体装置の一部拡大断面図である。すなわち、同図は、低誘電率膜１０８の中に形成された配線構造部を表す。
【００３１】
同図に表したように、本実施形態によれば、低誘電率膜１０８とバリアメタル１２０との間に、酸化シリコンなどからなる埋込層１１２が設けられている。埋込層１１２は、低誘電率膜１０８の表面に露出した空孔２０１を確実に埋め込んでいる。  
このような埋込層１１２を設けることにより、図１１に関して前述したようなバリアメタルの拡散や配線材料の拡散を防止できる。その結果として、配線間リークなどを抑制し、製造歩留まりが良好で信頼性にも優れた半導体装置を安定的に製造することができる。
【００３２】
また、本発明によれば、例えば、埋込層１１２として酸化シリコン系の材料を用いた場合にも、その膜厚を２ｎｍ程度と薄くできる。このため、配線間距離が５０ｎｍ程度の３２ｎｍノード半導体デバイスレベルでも、この埋込層１１２の存在による誘電率の増加は充分無視できる範囲である。  
また、本発明によれば、埋込層１１２の形成に際してプラズマなど荷電粒子を用いないので、低誘電率膜１０８に電気的なダメージも与えない。つまり、低誘電率膜１０８の表面部の誘電率の上昇や、デバイスのＩ−Ｖ特性の劣化などの問題を解消できる。
【００３３】
なお、上述した具体例においては、原材料としてＴＥＯＳを用いたが、これ以外にも、例えば、フッ素化アリレンなどの各種の材料を用いても全く同様に形成でき、同様な効果が得られる。すなわち、原材料１１０としては、加熱によってシリコンの酸化物、炭化物、窒化物、酸窒化物、酸炭化物、炭窒化物などの絶縁性材料を形成する各種の材料を用いることができる。
【００３４】
なお、図２（ｂ）においては、原材料１１０が低誘電率膜１０８の表面のみに吸着し、下地の配線１０６の上には吸着されないように表したが、原材料１１０の供給量を調節することにより、主に低誘電率膜１０８の表面に露出した空孔を埋め込むように吸着させることが可能である。このようにした場合には、低誘電率膜１０８の表面には所定量の原材料１１０が吸着し、下方に露出した配線などの部分には原材料１１０は殆ど吸着しないようにすることが可能である。
【００３５】
また、下地の配線などの上に原材料１１０が吸着しても、これにより形成される埋込層１１２の膜厚は非常に薄い場合が多く、その上にバリアメタル１２０などの金属材料を堆積すると電気的な導通は十分に得られる場合も多い。
【００３６】
また一方、原材料１１０の吸着量が多い場合には、下地の配線などの上から取り除くことが望ましい場合もある。  
図８は、下地に吸着した原材料を取り除く工程を例示する模式図である。  
すなわち、原材料１１０の吸着量が多い場合などは、同図（ａ）に表したように下地の配線１０６などの上にも原材料１１０が吸着する。  
この場合には、例えば、図８（ｂ）に表したように、希ガスなどのイオンやプラズマなど１８０によって表面を軽くエッチングすることにより、下地の上に吸着した原材料１１０を取り除くことができる。この後は、図２（ｃ）〜図４（ｂ）に関して前述した工程を実施することにより、埋め込み配線構造を形成でき、上下の配線部分における電気的な導通も良好である。
【００３７】
図９は、下地の埋込層を取り除く工程を例示する模式図である。  
すなわち、図９（ａ）に表したように原材料１１０の吸着量が多い場合に、そのまま、図２（ｃ）に関して前述したように加熱分解させると、図９（ｂ）に表したように下地の配線１０６などの上にも埋込層１１２が形成される。  
この場合にも、例えば、図９（ｃ）に表したように、希ガスなどのイオンやプラズマなど１８０によって表面を軽くエッチングすることにより、下地の上に形成した埋込層１１２を取り除くことができる。この後は、図３（ａ）〜図４（ｂ）に関して前述した工程を実施することにより、埋め込み配線構造を形成でき、上下の配線部分における電気的な導通も良好である。
【００３８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００３９】
例えば、本発明において採用する低誘電率膜１０８、バリアメタル１０４、１２０、配線材料１０６、１２２、１２４、原材料１１０、埋込層１１２などについて当業者が適宜設計変更したものも、本発明の要旨を含む限りにおいて本発明の範囲に包含される。  
同様に、各工程における温度、圧力、時間、流量などの条件について当業者が適宜設計変更したものも、本発明の要旨を含む限りにおいて本発明の範囲に包含される。  
さらに、層間絶縁膜の膜厚や、ビア孔のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００４０】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及びその半導体装置の製造方法は、本発明の範囲に包含される。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態にかかる半導体装置の製造方法の要部を表すフローチャートである。
【図２】本発明の実施形態の半導体装置の製造方法の要部を表す工程断面図である。
【図３】本発明の実施形態の半導体装置の製造方法の要部を表す工程断面図である。
【図４】本発明の実施形態の半導体装置の製造方法の要部を表す工程断面図である。
【図５】絶縁膜の原材料１１０を吸着させる方法を説明するための概念図である。
【図６】絶縁膜の原材料１１０を吸着させる方法を説明するための概念図である。
【図７】本発明の実施形態の製造方法により形成された半導体装置の一部拡大断面図である。
【図８】下地に吸着した原材料を取り除く工程を例示する模式図である。
【図９】下地の埋込層を取り除く工程を例示する模式図である。
【図１０】電解めっきを用いたダマシンＣｕ配線の形成プロセスの一例を表す工程断面図である。
【図１１】電解めっきを用いたダマシンＣｕ配線の形成プロセスの一例を表す工程断面図である。
【図１２】Ｃｕの拡散などが生ずることを例示する模式図である。
【符号の説明】
【００４２】
１０２ 絶縁層
１０４ バリアメタル
１０６ 配線
１０８ 低誘電率膜
１１０ 原材料
１１２ 埋込層
１２０ バリアメタル
１２２ シード層
１２４ Ｃｕ層
２０１ 空孔
６００ チャンバ
６１０ ウェーハステージ
６３０ 真空ポンプ
６４０ 蒸発源
６５０ 吸着装置
【図１】
2006186003.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
2006186003.tif 000009
【図９】
2006186003.tif 000010
【図１０】
2006186003.tif 000011
【図１１】
2006186003.tif 000012
【図１２】
2006186003.tif 000013
【図７】
2006186003.tif 000014