(57)【要約】【課題】  欠陥密度の小さいＳｉＣ半導体基板を形成する。【解決手段】  ＳｉＣ単結晶の下地ウェハ表面に多孔質層を形成し（ステップＳ１，Ｓ２）、アニール処理を行ってその多孔質層表面の空孔を閉塞した後に（ステップＳ３）、その上にＳｉＣのホモエピタキシャル層を形成する（ステップＳ４）。最後に多孔質層の部分を切断して下地ウェハの側からホモエピタキシャル層の側を分離する（ステップＳ５）。多孔質層表面の空孔閉塞後にホモエピタキシャル層を形成することによりその欠陥密度が大幅に小さくなり、これを各種デバイスのＳｉＣ半導体基板として用いることによりその製造歩留まりを向上させることが可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
炭化珪素のエピタキシャル層を含む炭化珪素半導体基板の製造方法において、
炭化珪素単結晶からなる下地ウェハの表面に多孔質層を形成する工程と、
形成された前記多孔質層の表面の空孔を閉塞する工程と、
空孔が閉塞された前記多孔質層の上に炭化珪素のホモエピタキシャル層を形成する工程と、
を有することを特徴とする炭化珪素半導体基板の製造方法。
【請求項２】
空孔が閉塞された前記多孔質層の上に炭化珪素の前記ホモエピタキシャル層を形成する工程の後に、
前記多孔質層を切断して前記下地ウェハが含まれる側と前記ホモエピタキシャル層が含まれる側とに分離することによって前記ホモエピタキシャル層を含んだ炭化珪素半導体基板を得る工程を有することを特徴とする請求項１記載の炭化珪素半導体基板の製造方法。
【請求項３】
形成された前記多孔質層の表面の空孔を閉塞する工程においては、
前記多孔質層に温度１４００℃以上のアニール処理を行うことによって前記多孔質層の表面の空孔を閉塞することを特徴とする請求項１記載の炭化珪素半導体基板の製造方法。
【請求項４】
形成された前記多孔質層の表面の空孔を閉塞する工程においては、
珪素の飽和蒸気圧雰囲気でアニール処理を行うことによって前記多孔質層の表面の空孔を閉塞することを特徴とする請求項１記載の炭化珪素半導体基板の製造方法。
【請求項５】
前記珪素の飽和蒸気圧雰囲気は、シラン若しくはジボランを含むガスまたは珪素単体を加熱して発生する珪素蒸気を含むガスを用いて形成されることを特徴とする請求項４記載の炭化珪素半導体基板の製造方法。
【請求項６】
形成された前記多孔質層の表面の空孔を閉塞する工程においては、
炭素の飽和蒸気圧雰囲気でアニール処理を行うことによって前記多孔質層の表面の空孔を閉塞することを特徴とする請求項１記載の炭化珪素半導体基板の製造方法。
【請求項７】
前記炭素の飽和蒸気圧雰囲気は、プロパン、メタン、エチレン、アセチレンまたはブタンを含むガスを用いて形成されることを特徴とする請求項６記載の炭化珪素半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体基板の製造方法に関し、特に各種半導体デバイスの基板に利用可能な炭化珪素半導体基板の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）単結晶は、珪素（Ｓｉ）単結晶に比べてバンドギャップが２倍〜３倍、飽和電子速度が２倍、絶縁破壊電界強度が１桁近く大きい、といった様々な優れた特性を有している。そのため、ＳｉＣは、高温動作デバイス、高周波デバイス、そしてパワーデバイスに利用可能なＳｉに代わる次世代材料として期待されている。また、ＳｉＣの単結晶基板は、近年研究が盛んに行われている窒化ガリウム、窒化アルミニウム、窒化インジウムおよびこれらの混晶を成長するための下地基板としても、サファイア基板やＳｉ基板に比べて熱伝導率が良い、格子不整合が小さい、といった理由から、広く用いられるようになってきている。
【０００３】
ＳｉＣ単結晶ウェハは、現在のところ改良Ｌｅｌｙ（レーリー）法と呼ばれる手法によりＳｉＣを結晶成長して形成するのが主流となっている（参考：例えば、St.G.Muller et al., J.Cryst.Growth, 211 (2000), pp.325-332）。
【０００４】
図６は改良レーリー法に用いる結晶成長装置の断面概略図である。
この図６に示す結晶成長装置１００では、グラファイトのるつぼ１０１を用い、その内側上面に欠陥の著しく少ない高品質のＳｉＣ単結晶の種結晶１０２を配置するとともに、その底部に高純度ＳｉＣのパウダーソース１０３を配置する。るつぼ１０１は、この状態で密閉され、インダクションコイル１０４への高周波電力の印加により、断熱材１０５を介して誘導加熱される。その際は、種結晶１０２付近の温度Ｔ1を２２００℃〜２３００℃とし、パウダーソース１０３付近の温度Ｔ2を２３００℃〜２４００℃として、かつ、種結晶１０２とパウダーソース１０３との間が１℃／ｍｍ〜２℃／ｍｍの緩やかな温度勾配となるようにする。それにより、温度の若干低い種結晶１０２に数百μｍ／ｈ以上の成長レートでＳｉＣ単結晶を成長させることができる。なお、温度Ｔ1，Ｔ2は、それぞれ放射温度計を用いて測定される。このようにして形成されるＳｉＣ単結晶のインゴットを切り出し、それを研磨、エッチングすることにより、ＳｉＣ単結晶ウェハを得ることができる。
【０００５】
しかしながら、このようにして形成されるＳｉＣ単結晶ウェハは、Ｘ線透過トポグラフィー像によると、ウェハ全面に渡って結晶の歪みが存在しており、それに起因する各種欠陥を数多く有していることが知られている（参考：例えば、D.Hobgood et al., Mater.Sci.Forum, Vols.338-342, (2000), pp.3-8）。
【０００６】
ＳｉＣ単結晶には、同一組成で異なる結晶構造を持つポリタイプが数多く存在するが、そのうち４Ｈ型や６Ｈ型に代表される六方晶ＳｉＣのウェハ内に存在する欠陥としては、らせん転位、マイクロパイプ、小傾角粒界、積層欠陥等がある。
【０００７】
らせん転位とは、六方晶のｃ軸に平行に走るらせん状の転位のことであり、転位のずれの方向と大きさを表すバーガースベクトルが１ｃ以上のものをいう。ここで、１ｃのｃはらせん転位の走る方向のｃ軸を表し、１ｃの１はらせんが一回りしたときに転位にｃ軸方向の単位結晶格子１つ分の長さのずれが生じることを表す。
【０００８】
マイクロパイプとは、ウェハ表面から裏面に貫通する中空の欠陥のことで、バーガースベクトルが４Ｈ−ＳｉＣでは３ｃ以上になった場合、すなわちらせんが一回りしたときに転位が単位結晶格子長さ３つ分ずれている場合に発生するといわれている。
【０００９】
また、ウェハはｃ軸方向が若干異なる単結晶からなり、それぞれ隣り合う単結晶の粒界において結晶格子の不整合が起こり、それが小傾角粒界といわれるものである。
積層欠陥とは、ｃ軸に対する積層順序が、そのポリタイプのものと異なるときの欠陥である。六方晶ＳｉＣの結晶構成原子がとる格子位置はｃ軸方向から見て３つであり、それらをＡ，Ｂ，Ｃサイトとした場合、例えば４Ｈ−ＳｉＣではｃ軸方向に沿って、ＡＢＣＢ，ＡＢＣＢ，ＡＢＣＢ，・・・、と繰り返すのが理想の結晶構造であるが、この理想の結晶構造と積層順序が異なる場合に生じるのが積層欠陥である。
【００１０】
これらの欠陥密度は、最近の報告では、らせん転位で１０3個／ｃｍ2、マイクロパイプで１〜３０個／ｃｍ2、小傾角粒界で１０3個／ｃｍ2、積層欠陥で１０5個／ｃｍ2などとなっている（参考：例えば、H.Lendenmann et al., Materials Sci.Forum, Vols.339-393, (2002), pp.1259-1264）。そして、これらの欠陥のうちいくつかは、半導体デバイス内に存在するとその特性を劣化させる場合があることが知られている。
【００１１】
なお、従来は、例えば、低欠陥密度のＳｉＣ半導体基板を形成するため、Ｓｉ基板上に形成したＳｉＣ表面に、あるいはＳｉＣ単結晶基板の表面に、陽極化成（陽極酸化）やイオン注入によって破断層を形成し、引き続きその結晶方位を引き継ぐＳｉＣ単結晶層を適当な厚みでホモエピタキシャル成長により形成し、その後ウォータージェット等で破断層を切断して、その成長させたＳｉＣ単結晶層をその下地基板から分離する方法が提案されている（特許文献１参照）。そして、この分離したＳｉＣ単結晶層を、デバイス形成のためのＳｉＣ半導体基板として利用する試みがなされている。
【特許文献１】特開２００３−９５７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述のように、ＳｉＣ半導体基板に存在する欠陥は、デバイス特性を劣化させてしまう場合がある。例えば、らせん転位がデバイスに存在する場合には、絶縁破壊電界強度が材料の持つ理想値に対して８０％以下に低下してしまうという報告がある（P.G.Neudeck et al, IEEE Trans. Electron. Dev., vol.46, (1999), p.478）。また、積層欠陥がデバイスに存在する場合には、そのオン状態時のある電流値における電圧値が動作時間とともに増加していってしまうという報告がある（H.Lendenmann et al., Materials Sci.Forum, Vols.339-393, (2002), pp.1259-1264）。
【００１３】
パワーデバイスでは、数Ａ以上の電流値が必要であり、そのためにはデバイス面積として少なくとも数ｍｍ2を必要とする。その場合、上記のような欠陥密度ではＳｉＣ半導体基板に欠陥が存在するため、デバイスの絶縁耐圧、リーク電流、オン電圧の経時変化に対する安定性等の特性について、ＳｉＣが持つ材料特性から予想される特性よりも劣った特性しか得られなくなってしまう。
【００１４】
本発明はこのような点に鑑みてなされたものであり、欠陥密度が小さく、各種半導体デバイスに好適に用いることのできるＳｉＣ半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記課題を解決するために、ＳｉＣのエピタキシャル層を含むＳｉＣ半導体基板の製造方法において、ＳｉＣ単結晶からなる下地ウェハの表面に多孔質層を形成する工程と、形成された前記多孔質層の表面の空孔を閉塞する工程と、空孔が閉塞された前記多孔質層の上にＳｉＣのホモエピタキシャル層を形成する工程と、を有することを特徴とするＳｉＣ半導体基板の製造方法が提供される。
【００１６】
このようなＳｉＣ半導体基板の製造方法によれば、ＳｉＣ単結晶の下地ウェハ表面に多孔質層を形成し、例えば高温のアニール処理を行うなどして、その多孔質層表面の空孔を閉塞した後に、その上にＳｉＣのホモエピタキシャル層を形成する。これにより、多孔質層表面の転位を広い領域に渡って消滅させることが可能になり、多孔質層の上層には欠陥の少ないホモエピタキシャル層が形成されるようになる。
【００１７】
また、このようにして形成されたホモエピタキシャル層は、多孔質層を切断することによって下地ウェハ側から分離され、それによってホモエピタキシャル層を含んだＳｉＣ半導体基板が得られるようになる。
【発明の効果】
【００１８】
本発明のＳｉＣ半導体基板の製造方法は、ＳｉＣ単結晶の下地ウェハ表面に形成した多孔質層表面の空孔を閉塞し、その上にＳｉＣのホモエピタキシャル層を形成する。これにより、欠陥密度の低いホモエピタキシャル層を形成することができる。このホモエピタキシャル層を各種デバイスのＳｉＣ半導体基板として用いることにより、その製造歩留まりを向上させることが可能になる。
【００１９】
また、ホモエピタキシャル層分離後の下地ウェハを次のホモエピタキシャル層形成の種結晶ウェハとして再利用することもできるので、１枚の下地ウェハから複数枚のＳｉＣ半導体基板が形成可能であり、ＳｉＣ半導体基板およびそれを用いた各種半導体デバイスの製造コストを大幅に低減することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
まず、ＳｉＣ半導体基板の形成方法の概略について説明する。
図１はＳｉＣ半導体基板の形成フローの一例である。
【００２１】
ＳｉＣ半導体基板の形成の際は、まず、これを形成するための下地になるＳｉＣ単結晶のウェハ（下地ウェハ）を改良レーリー法により形成する（ステップＳ１）。この下地ウェハには、通常、その結晶に歪みが発生しており、下地ウェハは、それに起因した各種欠陥を有している。
【００２２】
このような下地ウェハの形成後は、その表面領域にＳｉＣの多孔質層を形成する（ステップＳ２）。ここでは、下地ウェハに対してフッ酸（ＨＦ）溶液を用いた陽極化成を行い、その表面領域のＳｉＣをエッチングすることによって多孔質層を形成する。
【００２３】
そして、この陽極化成による多孔質層の形成後に、適当な雰囲気中で高温のアニール処理を行い、多孔質層のＳｉＣの表面拡散を引き起こして表面層を形成し、それによって多孔質層表面に露出する空孔を閉塞する（ステップＳ３）。また、ウェハ表面は、空孔閉塞とともに、このアニール処理によって平坦化されるようになる。
【００２４】
その後、この空孔が閉塞された多孔質層の表面層にＳｉＣをホモエピタキシャル成長してホモエピタキシャル層を形成する（ステップＳ４）。このホモエピタキシャル層は、最終的に半導体デバイス形成に利用可能なＳｉＣ半導体基板となる部分である。したがって、このホモエピタキシャル層は、その用途に応じた厚みで形成される。
【００２５】
ホモエピタキシャル層の形成後は、多孔質層を横方向（平面方向）にウォータージェット等で切断し、ウェハをホモエピタキシャル層の側と下地ウェハの側とに分離する（ステップＳ５）。分離されたホモエピタキシャル層の側は、ＳｉＣ半導体基板として半導体デバイス形成に用いられ、また、分離されたもう一方の側である下地ウェハは、次のホモエピタキシャル層を形成するための種結晶ウェハとして再利用される。
【００２６】
このように、上記のＳｉＣ半導体基板の形成方法においては、多孔質層の形成後でホモエピタキシャル層の形成前に、アニール処理を行って多孔質層表面に露出する空孔を閉塞する表面層を形成する。
【００２７】
アニール処理を行わずに陽極化成後の多孔質層上にそのままホモエピタキシャル層を形成した場合には、その際その多孔質層表面に残る空孔の影響によって、形成後のホモエピタキシャル層内に柱状の空孔が形成されてしまうようになる。このようにして形成されてしまった柱状の空孔を回避して基板に素子を形成することは容易ではない。
【００２８】
しかし、多孔質層の形成後でホモエピタキシャル層の形成前にアニール処理によって多孔質層表面の空孔を閉塞しておくことにより、ホモエピタキシャル成長時に多孔質層上層に形成されるホモエピタキシャル層への空孔の伝播が抑制され、空孔の閉塞を行わなかった場合に比べ、よりいっそう欠陥密度の低いＳｉＣ半導体基板を形成することが可能になる。
【００２９】
以下、ＳｉＣ半導体基板の形成方法を図２から図５を参照してより詳細に説明する。
図２は多孔質層形成工程の断面概略図、図３は表面層形成工程の断面概略図、図４はホモエピタキシャル層形成工程の断面概略図、図５はウェハ分離工程の断面概略図である。
【００３０】
図２に示すように、まず、改良レーリー法により形成された下地ウェハ１の表面近傍の領域に多孔質層２を形成する。この多孔質層２は、下地ウェハ１の陽極化成によって形成することができる。
【００３１】
ここで、陽極化成法について述べる。
下地ウェハ１の陽極化成では、まず、下地ウェハ１を例えば３ｖｏｌ％のＨＦ水溶液中に浸漬した後、この下地ウェハ１に正バイアスを印加し、負バイアスの印加された電極をＨＦ水溶液中に浸漬して電流を流す。このときの電流密度は５ｍＡ／ｃｍ2とする。この場合には、まず、下地ウェハ１上に、数ｎｍ径の微細孔が数十ｎｍ間隔で存在する構造を持つ多孔質層２ａが形成される。このようにＨＦを用いて下地ウェハ１内のＳｉＣをエッチングする際は、用いるＨＦ溶液の種類（溶媒の種類）によっても異なるが、上記程度の電流密度であれば、一般には数時間のエッチングで厚さ１０μｍ程度の多孔質層２ａを得ることができる。
【００３２】
その後、電流密度を１００ｍＡ／ｃｍ2に増加させる。その結果、数十ｎｍ径の空孔が数ｎｍの柱状のＳｉＣで隔てられたような、空孔の割合が大きく密度が小さい構造を持った多孔質層２ｂが、多孔質層２ａよりも更に下地ウェハ１内部方向に形成されるようになる。この場合もＨＦ溶液の種類によって異なるが、上記程度の電流密度であれば、一般には数分間のエッチングで厚さ０．５μｍ程度の多孔質層２ｂを得ることができる。
【００３３】
このように多孔質層２ａの形成後、電流密度を上げてその内側にもう一層別の多孔質層２ｂを形成することにより、下地ウェハ１の表面領域には、密度（空孔割合）の異なる２層構造の多孔質層２が形成されるようになる。
【００３４】
転位が存在する領域は、結晶ストレスのため局所的に結晶の格子間の結合強度が弱くなっていると考えられる。したがって、その場合、多孔質層２を形成するためのＨＦを用いたエッチング時には、転位近傍の領域が優先的にエッチングされるようになる。このエッチングによって多孔質層２の空孔の大きさをその内部方向に大きくしていくと、そのエッチング前に欠陥が持っていたバーガースベクトルの情報は失われる。このような状態にした上で、多孔質層２（多孔質層２ａ）の表面のみその空孔を閉塞すれば、広い領域に渡って転位のない表面を形成することが可能になる。
【００３５】
すなわち、空孔はエッチング時に転位部分やその周囲の化学的に弱い領域から拡大していき、十分に空孔サイズを大きくすれば２つ以上の転位を含ませることができる。それらの転位の持つバーガースベクトルが、例えば右巻きと左巻きのらせん転位のように、互いに打ち消す方向になっていれば、空孔を閉塞した場合にその転位を消滅させることが可能になる。
【００３６】
多孔質層２の表面の微細孔は、例えば、１４００℃以上の高温で、常圧アルゴン（Ａｒ）雰囲気において、３０分以上のアニール処理を行うことによって閉塞することができる。このようなアニール処理の結果、多孔質層２ａにはＳｉＣの表面拡散により、図３に示すように、その微細孔が閉塞された表面層３が形成される。
【００３７】
なお、このアニール処理は、Ａｒにシラン（ＳｉＨ4）、ジボラン（Ｂ2Ｈ6）を加えたＳｉの飽和蒸気圧雰囲気で行うようにしてもよい。また、Ｓｉ単結晶等のＳｉ単体を用い、それをアニール炉内に配置し、アニール処理時にそれを溶融させることによって炉内にＳｉ蒸気を発生させるようにしてもよい。このようにＳｉを含んだガスを用いてアニール処理を行うことにより、より効果的に多孔質層２ａ表面の微細孔を閉塞することが可能になる。
【００３８】
さらに、炭素（Ｃ）の飽和蒸気圧雰囲気でアニール処理を行うようにしても、同様に多孔質層２ａ表面の微細孔を閉塞することが可能である。その場合、プロパン（Ｃ3Ｈ8）、メタン（ＣＨ4）、エチレン（Ｃ2Ｈ4）、アセチレン（Ｃ2Ｈ2）、ブタン（Ｃ4Ｈ10）等を含んだガス雰囲気でアニール処理を行うようにすればよい。
【００３９】
さらに、ＳｉＣの昇華性を考慮し、例えば数ｍＴｏｒｒ以下といった低圧のＳｉＨ4やＣ3Ｈ8雰囲気でアニール処理を行うようにしてもよい。
次いで、図４に示すように、表面層３の上にホモエピタキシャル成長を行って、ＳｉＣのホモエピタキシャル層４を形成する。その際の形成温度は、Ｓｉの融点による制約を受けないので、１４００℃以上に設定することが可能である。このホモエピタキシャル層４の形成では、後述のようにウェハが空孔割合の大きな多孔質層２ｂの部分で切断されて分離されるのでその機械的強度を保持するために、１０18ｃｍ-3オーダー以上の濃度で、その厚みが１００μｍ以上である低抵抗ホモエピタキシャル層を形成する。
【００４０】
ホモエピタキシャル層４の原料ガスに例えばＳｉＨ4とＣ3Ｈ8を用いた場合、一般にその原料ガスのＣ／Ｓｉ比が低い条件（Ｓｉ分圧が高い条件）で成長を行った方がその下地に存在する空孔が閉塞しやすいことが知られている。したがって、例えば、ホモエピタキシャル層４の成長初期は通常よりも低いＣ／Ｓｉ比とし、その後通常のＣ／Ｓｉ比にして成長を行うようにすれば、たとえ表面層３に空孔が残っていたとしても、それを効果的に閉塞して、欠陥の極めて少ないホモエピタキシャル層４を形成することができるようになる。
【００４１】
なお、形成したホモエピタキシャル層４上には異なる濃度、伝導型、膜厚のホモエピタキシャル層を更に形成可能であり、それらの条件は半導体デバイスの種類やその仕様によって任意に設定することができる。また、ホモエピタキシャル層４表面に陽極化成を行ってその上に更にホモエピタキシャル成長を行うことも可能である。
【００４２】
多孔質層２の形成後でホモエピタキシャル層４の形成前にアニール処理を行わなかった場合には、多孔質層２の表面にはおよそ１０10個／ｃｍ2程度の密度で空孔が存在しており、形成されるホモエピタキシャル層には柱状の空孔がその程度の密度で存在するようになる。前述のように、このような柱状の空孔を回避しての基板への素子形成は容易ではない。
【００４３】
これに対し、多孔質層２の形成後にアニール処理を行って表面層３を形成した場合には、それによって多孔質層２の表面の空孔が閉塞されて欠陥の非常に少ない表面が得られるため、ホモエピタキシャル層４に空孔が形成されるのを抑え、素子形成が行える基板面積の制限を取り除くことが可能になる。
【００４４】
ホモエピタキシャル層４の形成後は、図５に示すように、多孔質層２ｂを切断し、この部分でウェハを２つに分離する。この分離には、例えば、ウェハ側面から高圧の水を吹き付けて機械的に剥離を生じさせるウォータージェット分離法を用いることができる。
【００４５】
このようにして分離された２つのウェハ、すなわちホモエピタキシャル層４および多孔質層２ａ，２ｂからなるウェハと下地ウェハ１および多孔質層２ｂからなるウェハとは、それぞれＣＭＰ法によりその多孔質層２ａ，２ｂが研磨される。研磨によるダメージ層は、例えば熱酸化膜の形成とその酸化膜の除去により取り除かれる。
【００４６】
分離されたこれら２つのウェハのうち、ホモエピタキシャル層４を含む側のウェハは、デバイス形成が行われるＳｉＣ半導体基板として利用される。また、分離されたもう一方のウェハは、次の多孔質層２を形成する際の種結晶ウェハとして再利用される。
【００４７】
なお、下地ウェハに複数の多孔質層およびホモエピタキシャル層を積層形成した場合も同様にウォータージェット分離法等によって各多孔質層を切断すればよい。これにより、１枚の下地ウェハから複数枚のＳｉＣ半導体基板を得ることができる。
【００４８】
以上説明したように、上記のＳｉＣ半導体基板の形成方法によれば、ＳｉＣ半導体基板内の欠陥密度を大幅に低減することができる。マイクロパイプ、らせん転位、積層欠陥、小傾角粒界の密度は、従来に比べてその値が１桁以上小さくなる。その結果、パワーデバイス等の各種半導体デバイスを歩留まり良く製造することが可能になる。
【００４９】
また、分離された種結晶ウェハを用いて上記の手順を繰り返すことにより、１枚の下地ウェハから複数枚のＳｉＣ半導体基板を形成することができるので、製造コストを大幅に低減することが可能になる。
【図面の簡単な説明】
【００５０】
【図１】ＳｉＣ半導体基板の形成フローの一例である。
【図２】多孔質層形成工程の断面概略図である。
【図３】表面層形成工程の断面概略図である。
【図４】ホモエピタキシャル層形成工程の断面概略図である。
【図５】ウェハ分離工程の断面概略図である。
【図６】改良レーリー法に用いる結晶成長装置の断面概略図である。
【符号の説明】
【００５１】
１  下地ウェハ
２，２ａ，２ｂ  多孔質層
３  表面層
４  ホモエピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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