(57)【要約】【課題】試験モード時には、メモリ用の複数のチップに対する書き込みと読み出しを同時に行うことを可能とし、新たに専用の外部端子を設けることなく、チップのバス効率を上げて複数のメモリチップの試験時間を短縮する。【解決手段】１つのパッケージ内に同種の複数のメモリ用の半導体チップ11を収容し、各チップのパッド12と同数備えた外部端子13が各チップの対応するパッドに共通に接続されたマルチチップパッケージタイプの半導体記憶装置であって、各チップは、通常使用モードまたは試験モードに設定するためのモード制御回路14と、試験モードにおいて、外部制御信号を受けて当該チップを第１のセル領域と第２のセル領域に分割し、各チップの第１のセル領域および第２のセル領域に対して、一方のセル領域は読み出し動作、他方のセル領域は書き込み動作を行わせるように制御する読み出し／書き込み制御機能を有する内部制御回路15a または15b とを具備する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
１つのパッケージ内に同種のメモリ用の複数の半導体チップを収容し、各半導体チップの複数のパッドと同数の複数の外部端子を備え、前記各半導体チップの複数のパッドはそれぞれ対応する前記複数の外部端子に共通に接続されたマルチチップパッケージタイプの半導体記憶装置であって、
前記各半導体チップは、
当該半導体チップを通常使用モードまたは試験モードに選択的に設定するためのモード制御回路と、
試験モードにおいて、外部制御信号を受けて当該半導体チップを第１のセル領域と第２のセル領域に分割制御し、各半導体チップの第１のセル領域および第２のセル領域に対して、一方のセル領域は読み出し動作、他方のセル領域は書き込み動作を行わせるように制御する読み出し／書き込み制御機能を有する内部制御回路
とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記各半導体チップは、入出力のデータ数が２バイトであり、上位バイト制御パッド、下位バイト制御パッド、書き込み許可信号パッド、出力許可信号パッドおよびチップセレクト信号パッドを具備し、
前記モード制御回路は、前記書き込み許可信号パッドおよび前記出力許可信号パッドからの入力を受け、両入力が同時に活性化レベルになると活性化する試験モード信号を生成し、
前記内部制御回路は、前記上位バイト制御パッド、前記下位バイト制御パッドからの入力に基づいて前記第１のセル領域と第２のセル領域に分割制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数の半導体チップの少なくとも１つは、
試験モードにおいて、当該半導体チップの第１のセル領域から読み出された出力信号と他の半導体チップの第１のセル領域から読み出された出力信号が前記外部端子を経由して入力する信号との論理処理を行う第１の論理回路と、試験モードにおいて、当該半導体チップの第２のセル領域から読み出された出力信号と他の半導体チップの第２のセル領域から読み出された出力信号が前記外部端子を経由して入力する信号との論理処理を行う第２の論理回路
とをさらに具備することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記各半導体チップは、前記第１のセル領域が二分割された前半領域、後半領域および前記第２のセル領域が二分割された前半領域、後半領域にそれぞれ対応する４つのパッドを含む複数のパッドを具備し、前記各半導体チップの４つのパッドは前記複数の外部端子のうちの４つの外部端子にそれぞれ対応して共通に接続されており、
試験モードにおいて、前記各半導体チップの第１のセル領域の前半領域および後半領域からそれぞれ読み出された出力の排他的論理和をとり、当該排他的論理和出力を前記外部端子へ出力する第１の論理回路と、前記各半導体チップの第２のセル領域の前半領域および後半領域からそれぞれ読み出された出力の排他的論理和をとり、当該排他的論理和出力を前記外部端子へ出力する第２の論理回路
とをさらに具備することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記複数の半導体チップは、第１の半導体チップおよび第２の半導体チップであり、
試験モードにおいて、前記第１の半導体チップの第１のセル領域が二分割された前半領域および後半領域からそれぞれ読み出された出力、前記第２の半導体チップの第１のセル領域が二分割された前半領域および後半領域からそれぞれ読み出された出力の排他的論理和をとり、当該排他的論理和出力を前記外部端子へ出力する第１の論理回路と、
試験モードにおいて、前記第１の半導体チップの第２のセル領域が二分割された前半領域および後半領域からそれぞれ読み出された出力、前記第２の半導体チップの第２のセル領域が二分割された前半領域および後半領域からそれぞれ読み出された出力の排他的論理和をとり、当該排他的論理和出力を前記外部端子へ出力する第２の論理回路
とをさらに具備することを特徴とする請求項１または２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に一つのパッケージの中に複数のチップを封入して搭載したマルチチップパッケージ（Multi Chip Package;MCP）タイプの半導体記憶装置に関するもので、例えば携帯用の電子機器に使用されるものである。
【背景技術】
【０００２】
最近、半導体装置のパッケージの実装面積を減らす目的で、一つのパッケージの中に複数のチップを封入したMCP タイプの半導体装置が知られている。このMCP タイプの半導体装置は、パッケージの各パッドを複数のチップで共有することが特徴であり、一つのパッケージに封入するチップには特に制限はないが、例えば同一の半導体メモリチップを複数封入したMCP タイプの半導体記憶装置などが実現されている。
【０００３】
MCP タイプの半導体装置のパッケージに封入される各チップは、封入前に単独の状態で試験されており、試験に合格したものだけが封入されるのが当然である。しかし、パッケージ内にある全てのチップが封入前に単独の状態で試験に合格したからといって、封入後の状態での試験を省略可能ということにはならない。なぜならば、パッケージへの封入の際の工程で故障する可能性があり、それによる故障がなくても、総合システムとしての動作試験で不具合が生じる可能性もあるからである。
【０００４】
以下説明を分かり易くするために、一つのパッケージの中に同一のメモリチップを２個封入する場合を考える。例えば256 Mbitの容量を必要とするが、128 Mbitのメモリチップしかないので、この128 Mbitのメモリチップを２個使用する、といった場合が相当する。これらの２個のメモリチップを、便宜上、チップＡとチップＢと呼ぶ。両チップＡ，Ｂは、記憶する場所が異なるので、当然に何らかの手段で区別されなければならない。
【０００５】
チップＡ，Ｂを区別するために一番分かり易い方法は、アドレスを使うことであり、例えば、アドレスの最大重みビットMSB を用いて、MSB=0 の場合にチップＡを選択し、MSB=1 の場合にチップＢを選択するものとする。しかし、この場合、アドレスビットとして、本来の128 Mbitのメモリなら不要であった２４ビット目(A23) が必要になるので、現実的ではない。したがって、実際には、例えばSRAMで使用されているようなチップセレクトCS(Chip Select) パッドを用いることが多く、例えば外部からのCS信号入力が低電位の時はチップＡを選択し、高電位の時にはチップＢを選択するようにする。これは、予めチップＡ，Ｂのどちらが使われるか分かっていれば、例えばチップ選択指定用のヒューズ素子を切断するなどして簡単に実現できる。
【０００６】
ところで、メモリチップを試験する場合、一般にはテストパターンを全てのセルに書き込み、次に読み出し、読み出しデータを期待値データと比較し、一致すれば合格、不一致であれば不合格とするのが普通である。つまり、全セルへの書き込みと読み出しが必須であり、それだけの時間が必要になる。
【０００７】
前記128 MbitのチップＡとＢを試験する場合、Ａへの書き込み、Ａからの読み出し、Ｂへの書き込み、Ｂからの読み出し、の各時間が必要であり、ＡとＢをCSの高低で区別しているので、Ａへの書き込み時間帯にはその他の動作を行うことは一切不可能である。
【０００８】
仮に上記４つの工程（Ａへの書き込み、Ａからの読み出し、Ｂへの書き込み、Ｂからの読み出し）における各工程の必要時間が同一でＴ時間かかるとすれば、チップＡ，Ｂの全セル試験に４Ｔの時間を要することが容易に分かる。CSを用いる限り、Ａ，Ｂの同時選択は不可能であり、試験時間短縮はできない。しかし、生産コストを抑えるためにテスト時間の短縮は必須命題となっており、何らかの対策が必要である。
【０００９】
なお、１チップ上に集積された４個のＤＲＡＭのテストに際して、試験時間の短い３個のＤＲＡＭをシリアルにテストし、これと同時に、試験時間の長い１個のＤＲＡＭをテストすることによって、試験時間を短縮する方法が特許文献１に開示されている。
【特許文献１】特開２００１−３５１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記した従来の問題点を解決すべくなされたもので、MCP に封入された複数のメモリチップの試験時間を短縮し得る半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、１つのパッケージ内に同種のメモリ用の複数の半導体チップを収容し、各半導体チップの複数のパッドと同数の複数の外部端子を備え、前記各半導体チップの複数のパッドはそれぞれ対応する前記複数の外部端子に共通に接続されたマルチチップパッケージタイプの半導体記憶装置であって、前記各半導体チップは、当該半導体チップを通常使用モードまたは試験モードに選択的に設定するためのモード制御回路と、試験モードにおいて、外部制御信号を受けて当該半導体チップを第１のセル領域と第２のセル領域に分割し、各半導体チップの第１のセル領域および第２のセル領域に対して、一方のセル領域は読み出し動作、他方のセル領域は書き込み動作を行わせるように制御する読み出し／書き込み制御機能を有する内部制御回路とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明のMCP タイプの半導体記憶装置によれば、試験モード時には、メモリ用の複数のチップに対する書き込みと読み出しを同時に行うことが可能であり、新たに専用の外部端子を設けることなく、チップのバス効率を上げて複数のメモリチップの試験時間を短縮できる。
【００１３】
さらに、複数のチップからの読み出しデータを圧縮して出力する際、各チップの第１のセル領域からの読み出し出力が入力する第１の論理回路と、各チップの第２のセル領域からの読み出し出力が入力する第２の論理回路とを具備することによって、専用の外部端子を追加することなく、読み出しデータの衝突による影響を避けることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１５】
＜第１の実施形態＞
図１は、本発明のMCP タイプの半導体記憶装置の第１の実施形態の構成を概略的に示している。
【００１６】
図１に示すMCP タイプの半導体記憶装置10は、１つのパッケージ内に同種のメモリ用の複数の半導体チップ11を収容している。そして、各メモリチップ11の複数のパッド12と同数の複数の外部端子（例えば外部パッド）13を備え、この複数の外部端子13は各半導体チップ11の対応するパッド12に共通に接続されている。
【００１７】
本例では、例えば256 Mbitの容量を得るために、複数の半導体チップ11として、例えば128 Mbitの２つのメモリチップＡ，Ｂが封入されている。メモリチップＡ，Ｂは入出力(IO)のデータ数が例えば16（=2Byte）であり、IO数が16以上の通常のメモリチップと同様に、複数のバイト制御(Byte Control)入力用のパッドを具備している。
【００１８】
本例では、メモリチップＡ，Ｂの制御信号として、上位バイト信号/UB 、下位バイト信号/LB 、書き込み許可信号/WE(Write Enable) 、出力許可信号/OE(Output Enable)を用い、チップＡ，Ｂを区別するためにチップセレクト信号CS(Chip Select) を用い、２３ビットのアドレスビットA0〜A22 を用いる。
【００１９】
以下、説明の簡略化のために、メモリチップＡの下位バイトに相当するセル部（下位バイト部）をAL、上位バイトに相当するセル部（上位バイト部）をAU、メモリチップＢの下位バイト部をBL、上位バイト部をBUと表記する。さらに、例えば前記下位バイト部AL（通常8 Bit ）の中の偶数IOをAL0 、奇数IOをAL1 と表記することにする。
【００２０】
各メモリチップＡ，Ｂは、当該チップを通常使用モードまたは試験モードに選択的に設定するためのモード制御回路14と、内部制御回路（Ａ）15a または内部制御回路（Ｂ）15b を有する。本例では、バス効率を高めるために、各メモリチップＡ，Ｂの上位バイト部と下位バイト部が、読み出し／書き込み動作に関して同一時刻では必ず逆の動作（例えば上位バイト部が読み出し動作の場合には下位バイト部は書き込み動作）をするように制御するように構成している。具体例として、内部制御回路（Ａ）15a および内部制御回路（Ｂ）15b は、試験モードにおいて、外部制御信号を受けて各メモリチップＡ，Ｂを第１のセル領域（上位バイト部）と第２のセル領域（下位バイト部）に分割制御し、各第１のセル領域を同時に制御し、各第２のセル領域を同時に制御し、第１のセル領域および第２のセル領域に対して、一方のセル領域は読み出し動作、他方のセル領域は書き込み動作を行わせるように制御する読み出し／書き込み制御機能を有するものである。
【００２１】
なお、上記MCP タイプの半導体記憶装置の試験を行う際に、試験装置（テスター）20が接続される。この試験装置20は、各メモリチップＡ，Ｂを通常使用モードまたは試験モードに選択的に設定したことを判定するためのモード判定回路（図示せず）、各メモリチップＡ，Ｂに書き込みを行うための書き込みドライバ（図示せず）を備えている。
【００２２】
図２は、図１中のメモリチップＡ，Ｂに内蔵されているモード制御回路14の一例を示す論理回路図である。このモード制御回路14は、/WE 入力、/OE 入力を受け、試験モード信号TMを生成するものである。この場合、/WE 入力と/OE 入力は、通常は同時には低電位（活性化レベル）にならないが、同時に低電位になると、試験モード信号TMが高電位（活性化レベル）になる。
【００２３】
図３（ａ）乃至（ｃ）は、図１中のメモリチップＡ，Ｂに内蔵されている内部制御回路（Ａ）15a 、内部制御回路（Ｂ）15b の一部を示す論理回路図である。
【００２４】
図３（ａ）、（ｂ）は、メモリチップに対するCS入力と、当該チップに設けられている前記モード制御回路12で生成された試験モード信号TMを受け、チップＡ，Ｂ区別用の内部アドレスビット/A23、A23 を生成する回路部である。TMが高電位になると、CS入力は受け付けられなくなり、内部アドレスビット/A23、A23 は共に強制的に高電位に設定される。
【００２５】
図３（ｃ）は、メモリチップに対する/WE 入力、/UB 入力、/LB 入力を受け、読み出し／書き込み制御用の内部制御信号WEU 、WEL を生成する回路部である。/WE 入力が低電位の期間に、/UB 入力の論理レベルに応じて信号WEU を出力し、/LB 入力の論理レベルに応じて信号WEL を出力する。
【００２６】
図４は、図１乃至図３に示した半導体記憶装置10の動作例を示すタイミング波形図である。図４に示すように、時刻t0からt1までは、メモリチップＡ，Ｂは共にプリチャージ状態にある。時刻t1からt9にかけて試験を行い、t9からt10 にかけて再びプリチャージ状態にある。アドレスビットA0〜A22 は、t1からt9にかけて、説明の簡単化のために２サイクルずつ４回変わるものとして表示しているが、実際には全アドレスに対して読み書きができるように変わる。
【００２７】
まず、時刻t1で/WE,/OE が共に低電位となり、図２に示したモード制御回路14によって試験モード信号TMが高電位になる。また、/WE,/OE と同時に信号/CE も下降し、このタイミングに同期してアドレスビットA0〜A22 が与えられる。
【００２８】
一方、t1以前は/LB,/UB が共に高電位であり、t1で/LB が低電位となり、t2で/LB が高電位、/UB が低電位となり、以降は/LB と/UB は逆相（論理レベルが逆）で動く。そして、t9で/UB が高電位となり、/LB は下降せず、/UB の上昇を待つ。つまり、t9以後は/LB,/UB が共に高電位のままである。そして、t9で/WE,/OE が共に高電位となり、TMが下降して試験モード期間が終了し、同時に/CE も高電位となる。
【００２９】
試験モード期間t1〜t9におけるメモリチップ内部の動作は以下のように行われる。
【００３０】
時刻t1で/LB が低電位となり、/UB は高電位のままであるので、図３（ｃ）に示した回路部によって信号WEL は低電位から高電位になり、信号WEU は低電位のままである。よって、時刻t1からt2では、メモリチップＡ，Ｂの下位バイト部AL,BL は全て書き込み状態であり、逆に、メモリチップＡ，Ｂの上位バイト部AU,BU は全て読み出し状態である。
【００３１】
次に、時刻t2になると、上記とは逆に、/LB が高電位となり、/UB は低高電位となるので、図３（ｃ）に示した回路部によって、WEL は高電位から低電位になり、WEU は低電位から高電位になる。よって、時刻t2からt3では、メモリチップＡ，Ｂの下位バイト部AL,BL は全て読み出し状態であり、逆に、メモリチップＡ，Ｂの上位バイト部AU,BU は全て書き込み状態である。
【００３２】
このような動作を交互に繰り返し、時刻t9になると、/LB は高電位を保ったまま/UB が低電位から高電位へ戻る。よって、t9以後、メモリチップＡ，Ｂの上位バイト部AU,BU が最後の読み出しを終了し、時刻t10 において再びプリチャージ状態に戻る。
【００３３】
このように本例によれば、試験モードに入る時と抜ける時、および読み書きを切り換える短時間を除いて、バス効率をほぼ100%近くに保って試験をすることができる。
【００３４】
図１を参照して前述したように、本例では外部端子13と対応するメモリチップＡ，Ｂのパッド12が接続されているが、試験装置20の内部の書き込みドライバ（図示せず）の能力さえ十分であれば、書き込み時は、書き込み命令にしたがってメモリチップＡ，Ｂの各半分（AL,BL またはAU,BU ）に同時に書くことができるので、特に問題は生じない。
【００３５】
これに対して、読み出し時は、前述したように外部端子13とメモリチップＡ，Ｂのパッド12が接続されていると、単純に同時に読み出した場合には、メモリチップＡ，Ｂの読み出しデータが衝突してしまう。
【００３６】
そこで、本実施形態では、メモリチップＡ，Ｂからの読み出しデータを圧縮して出力する際、専用の外部端子を追加することなく、メモリチップＡ，Ｂの読み出しデータの衝突による影響を避けるようにしている。
【００３７】
その一例として、メモリチップＡ，Ｂの各第１のセル領域からの読み出し出力の排他的論理和をとる第１の論理回路が、内部制御回路（Ａ）15a 、内部制御回路（Ｂ）15b 内に分散されて設けられている。また、メモリチップＡ，Ｂの各第２のセル領域からの読み出し出力の排他的論理和をとる第２の論理回路が、内部制御回路（Ａ）15a 、内部制御回路（Ｂ）15b 内に分散されて設けられている。
【００３８】
図５は、図１中のメモリチップＡ，Ｂにおける読み出しデータのデータパスに対して、メモリチップＡ，Ｂの読み出しデータが衝突しても支障が生じないように回路を接続した一具体例を示したものである。ここでは、説明を容易にするために、両チップＡ，Ｂにおける全部で32個のIOの内、一部（８個分）のIO（AU0,AU1,BU0,BU1,AL0,AL1,BL0,BL1 ）を取り出して説明する。
【００３９】
８個のIOに共通に設けられたメモリセルアレイ＆制御回路31は、具体的には、メモリチップＡにおける第１のセル領域の前半領域、後半領域に各対応するメモリコア部AU0Core,AU1Core と、メモリチップＡにおける第２のセル領域の前半領域、後半領域に各対応するメモリコア部AL0Core,AL1Core と、メモリチップＢにおける第１のセル領域の前半領域、後半領域に各対応するメモリコア部BU0Core,BU1Core と、メモリチップＢにおける第２のセル領域の前半領域、後半領域に各対応するメモリコア部BL0Core,BL1Core を含む。
【００４０】
パッド12群は、メモリチップＡ，Ｂにおけるメモリセルアレイ＆制御回路31群に対応して設けられている。
【００４１】
双方向のバッファ(RWDRV) 32は、８個のIOに共通に設けられたものであり、前記パッド12群と前記各メモリコア部AU0Core,AU1Core,AL0Core,AL1Core,BU0Core,BU1Core,BL0Core,BL1Core との間に設けられている。
【００４２】
メモリチップＡのAU側に設けられた排他的論理和回路33とメモリチップＢのBU側に設けられた排他的論理和回路34とは、試験モードにおいて、メモリチップＡの第１のセル領域が二分割された前半領域と後半領域からそれぞれ読み出された出力、メモリチップＢの第１のセル領域が二分割された前半領域と後半領域からそれぞれ読み出された出力の排他的論理和をとり、その排他的論理和出力を外部端子13の一部（図５中のCU0pad,CU1pad）へ出力するように構成されている。即ち、排他的論理和回路33および34は、前記第１の論理回路の一部を形成している。
【００４３】
メモリチップＡのAL0 側に設けられた排他的論理和回路35とメモリチップＢのBU側に設けられた排他的論理和回路36とは、試験モードにおいて、メモリチップＡの第２のセル領域が二分割された前半領域と後半領域からそれぞれ読み出された出力、メモリチップＢの第２のセル領域が二分割された前半領域と後半領域からそれぞれ読み出された出力の排他的論理和をとり、その排他的論理和出力を外部端子13の一部（図５中のCL0pad,CL1pad）へ出力するように構成されている。即ち、排他的論理和回路35および排他的論理和回路36は、前記第２の論理回路の一部を形成している。
【００４４】
双方向バッファ(RWDRV) 32の入出力側や排他的論理和回路33〜36の入出力側に表記されている白丸○印や黒丸印は、入出力切り換えスイッチ37であって、通常動作モードか、本例で説明する試験モードかに応じてデータパスを切り換える役目を持つ。具体的には、双方向バッファ(RWDRV) 32側の入出力切り換えスイッチ37は通常の読み出し動作時にはオン、試験モードにおいて読み出し時にはオフ（黒丸印で表わす）になり、排他的論理和回路33〜36側の入出力切り換えスイッチ37は通常の読み出し動作時にはオフ、試験モードにおける読み出し時にはオン（白丸○印で表わす）になる。
【００４５】
したがって、図５に示した回路において、通常の読み出し動作時には、メモリコア部AU0Core,AU1Core,AL0Core,AL1Core,BU0Core,BU1Core,BL0Core,BL1Core の各出力は、対応する双方向バッファ(RWDRV) 32を経由して対応するパッドAU0pad,AU1pad,AL0pad,AL1pad,BU0pad,BU1pad,BL0pad,BL1pad から出力する。
【００４６】
これに対して、試験モードにおける読み出し時には、前記排他的論理和回路33は、メモリチップＡの第１のセル領域の前半領域に対応するメモリコア部AU0core の出力AU0 と、第１のセル領域の後半領域に対応するメモリコア部AU1core の出力AU1 の排他的論理和をとり、AU01を出力することが可能である。また、前記排他的論理和回路34は、外部端子CU0padを経由して入力するAU0 側の出力AU01と、メモリチップＢの第１のセル領域の前半領域に対応するメモリコア部BU0core の出力BU0 および後半領域に対応するメモリコア部BU1core の出力BU1 との排他的論理和をとり、ABU01 を出力することが可能である。また、前記排他的論理和回路35は、メモリチップＡの第２のセル領域の前半領域に対応するメモリコア部AL0core の出力AL0 と、第２のセル領域の後半領域に対応するメモリコア部AL1core の出力AL1 の排他的論理和をとり、AL01を出力することが可能である。また、前記排他的論理和回路36は、外部端子CL0padを経由して入力するAL0 側の出力AL01と、メモリチップＢの第２のセル領域の前半領域に対応するメモリコア部BL0core の出力BL0 および後半領域に対応するメモリコア部BL1core の出力BL1 との排他的論理和をとり、ABL01 を出力することが可能である。
【００４７】
以下、試験モードにおける読み出し状態の一例として、図４中の時刻t3からt4にかけての動作を詳細に説明する。時刻t3からt4においてはメモリチップＡ，Ｂの各第１のセル領域AU/BU が読み出し状態、メモリチップＡ，Ｂの各第２のセル領域AL/BL が書き込み状態である。
【００４８】
メモリチップＡにおいては、第１のセル領域の前半領域に対応するメモリコア部AU0Core からの出力AU0 および後半領域に対応するメモリコア部AU1core からの出力AU1 は、対応する排他的論理和回路33で排他的論理和がとられる。この排他的論理和回路33の出力AU01は、メモリチップＡのパッドAU0padから出力し、外部端子CU0padを経由してメモリチップＢのパッドBU0padに入力される。メモリチップＢにおいては、前記したように外部端子CU0padを経由して入力するAU01と第１のセル領域の前半領域に対応するメモリコア部BU0Core の出力BU0 および後半領域に対応するメモリコア部BU1core からの出力BU1 が、対応する排他的論理和回路34で排他的論理和がとられる。この排他的論理和回路34の出力ABU01 は、メモリチップＢのパッドBU1padから出力し、外部端子CU1padに向かって出力される。結局、ABU01 は４個のIO（AU0,AU1,BU0,BU1 ）の排他的論理和出力であり、外部端子CU1padを経て試験装置20へ読み出されることになる。
【００４９】
したがって、注目する４個のIOに全て同じ論理レベルのデータ（全て高電位または全て低電位）を書き込んだ後に読み出せば、エラーがなければ排他的論理和出力ABU01 は低電位であり、4IO のうちの１つでもエラーがあれば排他的論理和出力ABU01 は高電位である。よって、試験装置20は、４個のIOのデータを読み出すことによりエラーの有無を判別することができる。
【００５０】
なお、メモリチップＡ，Ｂの書き込みが行われる第２のセル領域AL,BL においては、図７中に示すように、入出力切り換えスイッチ79により排他的論理和回路35,36 はデータパスから切り離され、双方向バッファ(RWDRV) 32が通常の書き込みバッファとして動作し、外部端子CL0padやCL1padから入力するデータはメモリコア部AL0core,AL1core,BL0core,BL1core に書き込まれる。
【００５１】
以上のように、時刻t3からt4においては、AL,BL 側は試験装置20から外部端子CL0padやCL1padを介してメモリチップＡ，ＢのAL,BL 側へデータ書き込みが行われ、メモリチップＡ，ＢのAU,BU 側では、AU,BU の４個のIOのデータの排他的論理和出力が外部端子CU1padを介して試験装置20へ出力されることになる。
【００５２】
さらに、例えば時刻t4からt5の動作は、上記した時刻t3からt4の動作説明における第１のセル領域と第２のセル領域の役割が反転しただけで、試験装置20から外部端子CU0padやCU1padを介してメモリチップＡ，ＢのAU,BU 側へデータ書き込みが行われ、メモリチップＡ，ＢのAL,BL 側では、排他的論理和回路35,36 によって４個のIO(AL0,AL1,BL0,BL1) の排他的論理和が外部端子CL1padを介して試験装置20へ出力されることになる。
【００５３】
以上のように、本実施形態によれば、既存のメモリチップに幾つかの試験用の回路を付加するだけで、新たにパッドを設けることなく、限りなくバス効率を高めた状態で、即ち、同種の複数のメモリチップを短時間で試験することができる。
【００５４】
＜第２の実施形態＞
第１の実施形態では、tnとtn+1の間隔をアドレス周期の半分に設定して、この動作を繰り返す例を示した。しかし、本発明は、第１の実施形態に限定されるものではなく、例えば複数アドレスのインクリメント単位で読み書きを繰り返すことも可能である。さらに、１ビット単位の読み書きでなく、例えば４ビット、８ビットなどの複数ビット単位の読み書きを行うページモード(Page Mode) を用いることができるのもいうまでもない。
【００５５】
なお、上記各実施形態は、MCP タイプの半導体記憶装置を示したが、本発明は、半導体メモリモジュールなどのように、１つの回路基板上に同種の複数の半導体パッケージを搭載した半導体記憶装置にも適用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明のMCP タイプの半導体記憶装置の第１の実施形態の構成を概略的に示すブロック図。
【図２】図１中のメモリチップＡ，Ｂに内蔵されているモード制御回路の一例を示す論理回路図。
【図３】図１中のメモリチップＡ，Ｂに内蔵されている内部制御回路の一部を示す論理回路図。
【図４】図１乃至図３に示した半導体記憶装置の動作例を示すタイミング波形図。
【図５】図１中のメモリチップＡ，Ｂと外部端子との接続例を示す回路図。
【符号の説明】
【００５７】
10…半導体記憶装置、11…半導体チップ、12…パッド、13…外部端子、14…モード制御回路、15a 、15b …内部制御回路、20…試験装置（テスター）、31…メモリセルアレイ＆制御回路、32…双方向のバッファ、33〜37…排他的論理和回路、38…入出力切り換えスイッチ。
【図１】
2006085770.tif 000003
【図２】
2006085770.tif 000004
【図３】
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【図４】
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【図５】
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