(57)【要約】【課題】ショットキ障壁とPIN構造による整流部を複合したＪＢＳ半導体装置において、逆バイアス時の印加電圧の低い領域から漏れ電流の低減を図ることができるＰ型領域の新規な構造を提供する。【解決手段】Ｐ型領域をＰ型半導体領域４とＰ型表面層５とし、Ｐ型半導体領域４を凹部３にトレンチ製法で深く形成し、Ｐ型半導体領域４間にＰ型表面層５をプレーナ製法により浅く形成し、平面的には図１３〜１５のように均等分散配置した。原則的にＰ型領域はショットキ障壁金属膜６とオーミック接触としたが、Ｐ型半導体領域４の表層を低濃度としてショットキ障壁金属膜６とＰ型ショットキ接合のみにより接続する構造も提供した。【効果】Ｐ型表面層５で浅い領域に狭いチャネル幅を精度良く形成でき、浅い領域でのピンチオフと凹部３に形成されたＰ型半導体領域４による深い領域までのピンチオフを２段階で引き起こし、これにより顕著な逆阻止効果を奏する。【選択図】図１
2006186134.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた複数の凹部と、
前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
対峙する２つの前記第２導電型半導体領域間の当該２つの第２導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第２導電型半導体領域より浅い所定の深さまで形成された第２導電型の半導体領域（以下「第２導電型表面層」という。）と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
前記ショットキ障壁金属膜は、前記半導体層の第１導電型領域と第１導電型のショットキ接触をし、第２導電型表面層とオーミック接触し、前記第２導電型半導体領域とオーミック接触し、
前記電極金属膜は前記半導体基板とオーミック接触し、
前記半導体層の第１導電型領域は、前記第２導電型半導体領域及び第２導電型表面層のそれぞれとＰＮ接合を構成してなることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた複数の凹部と、
前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
対峙する２つの前記第２導電型半導体領域間の当該２つの第２導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第２導電型半導体領域より浅い所定の深さまで形成された第２導電型の半導体領域（以下「第２導電型表面層」という。）と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
前記ショットキ障壁金属膜は、前記半導体層の第１導電型領域と第１導電型のショットキ接触をし、第２導電型表面層とオーミック接触し、前記第２導電型半導体領域と第２導電型のショットキ接触をし、
前記電極金属膜は前記半導体基板とオーミック接触し、
前記半導体層の第１導電型領域は、前記第２導電型半導体領域及び第２導電型表面層のそれぞれとＰＮ接合を構成してなることを特徴とする半導体装置。
【請求項３】
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面及び第２導電型表面層の露出面の個々の形状は円形又は多角形状であり、
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に１つずつ配置され、
前記半導体層の表面に露出した第２導電型表面層の露出面らは、前記略正三角形の各辺の中点に１つずつ配置され、
前記第２導電型半導体領域の露出面と第２導電型表面層の露出面の間隔、及び第２導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面及び第２導電型表面層の露出面の個々の形状は円形又は多角形状であり、
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に１つずつ配置され、
前記半導体層の表面に露出した第２導電型表面層の露出面らは、前記略正三角形の各中心に１つずつ配置され、
前記第２導電型半導体領域の露出面と第２導電型表面層の露出面の間隔、及び第２導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項１又は請求項２記載の半導体装置。 
【請求項５】
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面及び第２導電型表面層の露出面により前記半導体層の表面に等間隔のストライプが構成され、
前記第２導電型半導体領域の露出面と第２導電型表面層の露出面の間隔、及び第２導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項１又は請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキ障壁とPIN構造による整流部を複合した半導体装置に関するものである。
【背景技術】
【０００２】
従来、ジャンクション・バリア・コントロールド・ショットキ(Junction Barrier Controlled Schottky以下JBSと呼ぶ) と呼ばれる半導体装置が知られている。この半導体装置では、逆バイアス時に隣接し離間配置されPN接合群から伸びる空間電荷層(空乏層)が一体となって結合し、ショットキ接合界面の電界を緩和し、ショットキ障壁のバリア高さが低下するのを抑制して逆方向漏洩電流を低減する。
また、順バイアス時には同じ電流密度に対しPN接合よりも順電圧降下が小さいショットキ障壁が、PN接合と並列接続した構造をとっている為に特に、順方向電流密度の小さい領域においてPINダイオードに比べ順電圧降下を低減できる。JBSは、このように逆方向漏洩電流と順電圧降下のトレードオフ関係を改善した有用なデバイスである。
【０００３】
このようなJBS構造の半導体装置に関しては以下のような先行文献が知られている。
【０００４】
特許文献1には、図１６に示されるように基材１０１をSiCとしたJBS構造の半導体装置のアクティブエリアにおいて隣接し離間配置されたP型領域群の構成が相対的に間隔が広く深さの深いP型領域１４０と１４０の間に、相対的に間隔が狭く深さの浅いP型領域１４１を挟んで配置されたものが開示されている（特許文献１-図３参照）。
そして、この組み合わせによる効果は以下のとおりである。
即ち、逆バイアス時の低い印加電圧に対しては、ショットキ・バリアメタル及び、相対的に間隔が広く深さの深いP型領域１４０と、相対的に間隔が狭く深さの浅いP型領域１４１からＮ−型層１０３へ広がる空間電荷層(空乏層)がショットキバリア面から相対的に浅い位置で一体となって結合しピンチオフする。
この場合ピンチオフする深さ(チャンネル長)は、浅いP型領域１４１によって短いのでショットキ・バリア面の電界緩和効果は相対的に深い場合より小さいが印加電圧が低い為にショットキ・バリア面の電界はそれ程高まっていないので充分抑制できる。
逆バイアス時の相対的に高い印加電圧に対しては、空間電荷層(空乏層)は更に広がり相対的に間隔が広く深さの深いP型領域１０４，１４０どうしがショットキ接合面から相対的に深い位置まで一体となって結合しピンチオフする。
そして、高い印加電圧の為に大きさが増しているショットキ・バリア面の電界と浅いP型領域１４１のPN接合に印加された電界をこの追加的なピンチオフにより更に緩和する効果を発揮する。
これにより、500keVという高加速エネルギーを要するイオン注入による1μm程度の深い打ち込み層を狭い間隔で選択的に形成する為の、厚い膜厚でかつ間隔の狭い注入マスクを形成するフォトリソグラフィー技術上の困難さを回避し、逆方向漏れ電流の低減が図れる構造を提供できると述べている。
【０００５】
特許文献2には、図１７に示されるようにトレンチJBSにおいて、トレンチの少なくとも底部に形成する第1の逆導電型半導体領域２０１と、凸部上面のショットキ接触面に接して形成された第2の逆導電型半導体領域２０２があり、第2の逆導電型半導体領域２０２が挟む間隔を第1の逆導電型半導体領域２０１が挟む間隔より小ならしめたものが開示されている（特許文献２-図２参照）。
この構造により逆方向電圧の印加が大であってもショットキ接触面の電界強度をほぼ0に抑え、逆漏れ電流の大幅な低減を為し得る効果を有すると述べている。
【０００６】
特許文献3には、一般的なトレンチJBSの優位性として[発明が解決しようとする課題]の欄にエピタキシャル層表面からの選択的不純物拡散によるアクティブエリアの隣接し離間配置されたP型領域の形成(いわゆるプレーナ型JBS)よりも、凹部を形成しその内壁からの拡散によるP型領域の形成(いわゆるトレンチJBS)の方がP型領域のアスペクト比が高められることが述べられている。
そして、その結果逆バイアス時の漏れ電流を低減しつつ、ショットキ面積比率を大きくし、順電圧降下を低減できる効果を有することが述べられている。
【０００７】
特許文献4には、図１８に示されるようにJBS構造の半導体装置においてショットキ・バリア電極下のN型シリコン基板の表面に露出したP型領域露出面の最適配置が述べられている。
即ち、 P型領域露出面間の相互間隔２０３が降伏電圧時におけるPN接合の外側に広がる空間電荷層(空乏層)の長さの2倍より短くなるように配置されているものに対し、 P型領域露出面の形状が、相互に稠密に敷き詰められた正三角形の各頂点にそれぞれ中心をもつ正六角形であって、かつそれぞれの正六角形の各頂点には降伏電圧印加時の空間電荷層(空乏層)がショットキ・バリア領域を残りくまなく覆うような突起を備えるショットキ・バリア・ダイオードが開示されている（特許文献４-第１図、第３図参照）。
その結果、ショットキ・バリア電極下のN型シリコン基板の表面に露出したP型領域露出面積を最小に抑えつつ、降伏電圧印加時にはショットキ・バリア領域を空間電荷層(空乏層)が残りくまなく覆うので低い順電圧降下と高い逆阻止電圧のショットキ・バリア・ダイオードを得ることができると述べている。
即ち、エピタキシャル層中に形成したアクティブエリアのP型領域を逆バイアス時に空乏層のピンチオフが均一に起きるように配置することによりP型領域のエピタキシャル層表面露出部の面積を最小化し順電圧降下を小さくすると共に逆方向漏れ電流を低減して逆阻止電圧の高いJBSを得ることができると述べている。
【特許文献１】特開2000-252478  図３
【特許文献２】特開平5-90565  図２
【特許文献３】特許3357793
【特許文献４】特公平3-70908  第１図、第３図
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし以上の従来技術にあっては次のような問題があった。
第1に、特許文献3に述べられているようにトレンチJBSは、アクティブエリアのP型領域のアスペクト比を高める製法としては優れた手法であると言えるがエピタキシャル層の表面からプレーナ製法によって形成するP型領域に比較するとP型領域の形成位置及び形状のバラツキが大きくなり易いという欠点を有する。
その理由は、ドライエッチングによりトレンチを形成する段階で既にトレンチの深さ及び幅に士10%のバラツキを生じることに加え、例えば気相熱拡散法でP型領域を形成すると狭いトレンチ内部へ不純物が移動する際のバラツキ等もあり士15%の拡散のバラツキを生じる為である。これらのバラツキ要因はプレーナ製法にはないものである。
【０００９】
ところで、低い逆バイアス印加電圧では、空間電荷層(空乏層)の伸びも小さい。N型エピタキシャル層の濃度を低下させれば空間電荷層(空乏層)は伸びやすくなるが今度は、順方向電圧降下が大きくなってしまう。
従って、この印加電圧の低い段階でピンチオフを起こし、いわゆる初期リーク電流を低減する為にはアクティブエリアの隣接して離間配置された多数のP型領域間の幅(以下チャンネル幅と言う)を狭くする必要があるが、上述した理由によりトレンチの内壁からP型領域を形成する製法を用いるとチャンネル幅がバラツク為に所望する電気特性の歩留まりに影響を与えてしまう。
特に、チャンネル幅が狭い場合、バラツキがチャンネル幅に及ぼす影響は無視できない。
【００１０】
第2に、この構造ではトレンチによりアクティブエリアのP型領域が形成されP型領域がショットキ金属膜とオーミック接合している場合には、トレンチの内壁から導入した不純物量はチャンネル長を決めるP型領域の深さのパラメータを考慮して決めなくてはならず、その量に依存して伝導度変調の為のホールの注入量が決まってしまう。
従って、この構造では所望の順電圧降下を得る為に、適度に伝導度変調を起こさせる目的でP型領域の不純物総量を決めることは困難である。
【００１１】
そこで、特許文献1に開示されているように、JBS構造の半導体装置のアクティブエリアにおいて隣接し離間配置されたP型領域群を相対的に間隔が広く深さの深いP型領域１４０と１４０の間に相対的に間隔が狭く深さの浅いP型領域１４１を挟んだ構造とする。そして相対的に間隔が狭く深さの浅いP型領域１４１は、プレーナ製法によって形成するようにすれば、浅いP型領域は、精度よく間隔を狭く形成できる。
これにより、上述した特許文献3の初期リーク電流に関する第1の問題点は解決できる。
JBSのピンチオフによる電界の緩和はP型領域の深さ(以下チャンネル長という)が深いほど大きくなる。その理由は、チャンネル長が長いほど深さ方向にピンチオフする長さが長くなり電位を長い距離で担う為に電界がより緩和された領域がショットキ・バリア界面の半導体側にできる為である。
しかし、逆バイアス時の印加電圧の低い領域では、ショットキ・バリア界面の電界の大きさは通常あまり高まらない。その為、この領域ではチャンネル長を長くするよりむしろ特許文献１に開示されているような構造を用いることにより精度よく狭いチャンネル幅を微細加工する事の方が重要である。
【００１２】
一方、逆バイアス時の印加電圧の高い領域では、ショットキ・バリア界面の電界の大きさは大きくなる。従がってこれを緩和するには長いチャンネル長が必要となる。これに対し特許文献1では相対的に間隔が広く深さの深いP型領域１０４，１４０どうしがショットキ接合面から相対的に深い位置まで一体となって結合し、ピンチオフして高い印加電圧の為に大きさが増しているショットキ・バリア面の電界と浅いP型領域のPN接合に印加された電界をこの追加的なピンチオフにより更に緩和する効果を発揮させ解決している。
【００１３】
しかし、この製法では以下の問題点が発生する。一般にパワー半導体素子の分野では、1.5μm以上のP型領域の深さが望まれるレベルとして頻繁に使用されている。
特許文献1では、SiC基材で1.0μmの P型領域を形成するのに500keVの加速エネルギーが必要であると述べている。
これは、基材をシリコンに代えても大幅には変わらないのでシリコン半導体の場合でも装置が大掛かりとなり高額になってしまう。また、イオン注入後押し込み拡散をするとなると、特に深い拡散ではP型領域のアスペクト比が小さくなりショットキ面積比が減少してしまう。
更に、P型不純物総量の増加も招く。その結果、順電圧降下特性、逆回復時間特性を悪化させる。また、 P型領域はN型エピタキシャル層とのショットキ接触面に対しほぼ垂直に伸びているのがピンチオフを深さ方向に長く行なう上で望ましい。
しかし、押し込み拡散は下方向に1進むと、横方向にマスクの開口幅に加えて、左右に0.8の比率で進むため、イオン注入による射影飛程に比べ下方向への拡散させる距離が長いとP型領域の下方のPN接合が傾きピンチオフが一様に出来ないという問題点をなお有する。
【００１４】
特許文献2では、上述した特許文献1の問題点を、トレンチ内壁を通して不純物導入し深い第1の逆導電型半導体領域を形成することにより解決し、第1の逆導電型半導体領域２０１の間に、第1の逆導電型半導体領域２０１よりも浅い第2の逆導電型半導体領域２０２を形成し、第2の逆導電型半導体領域２０２の挟むチャンネル間隔を第1の逆導電型半導体領域が挟むチャンネル間隔より小ならしめた構造をとっている。
この構造だと第1の逆導電型半導体領域２０１を高アスペクト比でほぼ垂直に深く形成しやすくピンチオフを深さ方向に長く行なう上では特許文献1に比べ望ましい。
しかし、この構造でもなお以下の問題点がある。即ち、N型高抵抗シリコンのショットキ接合面で第1の逆導電型半導体領域２０１の間にある浅い第2の逆導電型半導体領域２０２は第1の逆導電型半導体領域２０１と図１７に示されるように接している為、逆バイアス時にPN接合から空間電荷層(空乏層)を伸ばすチャンネル領域を第2の逆導電型半導体領域２０２間にしか有さない。
従がって、 N型高抵抗シリコンのショットキ接合面での第1の逆導電型半導体領域２０１の間にN型高抵抗シリコン表面からプレーナ技術によって不純物導入し浅い第2の逆導電型半導体領域２０２を形成する場合、N型高抵抗シリコンの表面露出面積を広く維持しつつ、即ちショットキ面積比率を広くしつつ（チャンネル幅）／（チャンネル長）の比を高め電界緩和効果を引き出すことが、図１６のように深いP型領域表面露出部と浅いP型領域表面露出部との間にチャンネル領域を有しているものに比べ不利であるという問題点がある。
例えば、深いP型領域２０１表面露出部間の間隔が20μmであり、浅いP型領域２０２表面露出部の幅が4μmの場合、図１７のように深いP型領域２０２表面露出部の端にそれぞれ幅4μmの浅いP型領域２０２表面露出部を接して設けると浅いP型領域２０２表面露出部間には12μmのN型高抵抗シリコンの露出部が1つ出来るのに対し、深いP型領域１０４表面露出部間に図１６のようにチャンネル領域有して均等に幅4μmの浅いP型領域１４１表面露出部を2つ設けるとP型領域表面露出部間には幅4μmのN型高抵抗シリコンの露出部が3つ出来る。同一のP型領域表面露出部の面積をもってチャンネル幅を3分の1にできる。
これは、JBSのようにピンチオフ効果を用いるデバイスにおいては重要な問題である。
【００１５】
更に、特許文献4では、P型領域露出面間の相互間隔２０３が降伏電圧時におけるPN接合の外側に広がる空間電荷層(空乏層)の長さの2倍より短くなるように配置されているものに対し、 P型領域露出面の形状が、相互に稠密に敷き詰められた正三角形の各頂点にそれぞれ中心をもつ正六角形であって、かつそれぞれの正六角形の各頂点には降伏電圧印加時の空間電荷層(空乏層)がショットキ・バリア領域を残りくまなく覆うような突起を備えるショットキバリア・ダイオードが開示されている。この特許文献4のように空間電荷層(空乏層)がショットキ・バリア領域を残りくまなく覆うようなアクティブエリアのN型高抵抗率シリコン層表面に露出したP型領域露出部の最適配置においてもなお次のような問題点が残っている。
即ち、N型高抵抗率シリコン層表面から不純物導入するプレーナ製法によりアクティブエリアのP型領域を形成した場合には、初期リーク電流を抑える為にチャンネル幅を狭くしたとき、アクティブエリアのショットキ比率を高めることとチャンネル長を長くすることのトレードオフの改善ができない。従って、特に低電流密度における順電圧降下を低減することと、逆バイアス時にショットキ接触面の電界を緩和し逆方向漏れ電流の低減することのトレードオフの改善ができない。理由は、チャンネル長を長くする為にP型領域を深く拡散すると横方向にも拡散しP型領域露出面が広がってショットキ接合が減少する為である。
また、トレンチを形成し溝の内壁から不純物導入する製法によってアクティブエリアのP型領域を形成した場合には、初期リーク電流を抑える為にチャンネル幅を狭くするとP型領域の形成位置及び形状のバラツキが大きくなり易いという欠点を有する為に所望する電気特性の歩留まりに影響を与えてしまうという問題がある。
【００１６】
本発明は、以上の従来技術に鑑みてなされたものであって逆バイアス時の印加電圧の低い領域から漏れ電流の低減を図ったJBS構造の半導体装置を歩留まりよく製造できる構造を提供することを課題とする。また、逆バイアス時の少数キャリアの注入量を適度に調節し、所望の逆回復時間と順電圧降下の低減のバランスをとったJBS構造の半導体装置を歩留まりよく製造できる構造を提供することを課題とする。
特に、上記構造において、逆バイアス時にアクティブエリアのＰ型領域と接する高抵抗Ｎ−半導体層中に広がる空間電荷層(空乏層)がくまなく均一に広がるいくつかのＰ型領域の配置を取り入れ、印加電圧の低い領域において浅い位置で印加電圧の高い領域において深い位置でも均一なピンチオフを行い初期からの逆方向漏れ電流低減とショットキ面積比率の増大による順電圧降下および逆回復時間を低減した構造を提供することを課題とする。
【課題を解決するための手段】
【００１７】
以上の課題を解決するための請求項１記載の発明は、第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた複数の凹部と、
前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
対峙する２つの前記第２導電型半導体領域間の当該２つの第２導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第２導電型半導体領域より浅い所定の深さまで形成された第２導電型の半導体領域（以下「第２導電型表面層」という。）と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
前記ショットキ障壁金属膜は、前記半導体層の第１導電型領域と第１導電型のショットキ接触をし、第２導電型表面層とオーミック接触し、前記第２導電型半導体領域とオーミック接触し、
前記電極金属膜は前記半導体基板とオーミック接触し、
前記半導体層の第１導電型領域は、前記第２導電型半導体領域及び第２導電型表面層のそれぞれとＰＮ接合を構成してなることを特徴とする半導体装置である。
【００１８】
請求項２記載の発明は、第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた複数の凹部と、
前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
対峙する２つの前記第２導電型半導体領域間の当該２つの第２導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第２導電型半導体領域より浅い所定の深さまで形成された第２導電型の半導体領域（以下「第２導電型表面層」という。）と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
前記ショットキ障壁金属膜は、前記半導体層の第１導電型領域と第１導電型のショットキ接触をし、第２導電型表面層とオーミック接触し、前記第２導電型半導体領域と第２導電型のショットキ接触をし、
前記電極金属膜は前記半導体基板とオーミック接触し、
前記半導体層の第１導電型領域は、前記第２導電型半導体領域及び第２導電型表面層のそれぞれとＰＮ接合を構成してなることを特徴とする半導体装置である。
【００１９】
請求項３記載の発明は、前記半導体層の表面に露出した前記第２導電型半導体領域の露出面及び第２導電型表面層の露出面の個々の形状は円形又は多角形状であり、
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に１つずつ配置され、
前記半導体層の表面に露出した第２導電型表面層の露出面らは、前記略正三角形の各辺の中点に１つずつ配置され、
前記第２導電型半導体領域の露出面と第２導電型表面層の露出面の間隔、及び第２導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項１又は請求項２記載の半導体装置できる。
【００２０】
請求項４記載の発明は、前記半導体層の表面に露出した前記第２導電型半導体領域の露出面及び第２導電型表面層の露出面の個々の形状は円形又は多角形状であり、
前記半導体層の表面に露出した前記第２導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に１つずつ配置され、
前記半導体層の表面に露出した第２導電型表面層の露出面らは、前記略正三角形の各中心に１つずつ配置され、
前記第２導電型半導体領域の露出面と第２導電型表面層の露出面の間隔、及び第２導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項１又は請求項２記載の半導体装置である。
【００２１】
請求項５記載の発明は、前記半導体層の表面に露出した前記第２導電型半導体領域の露出面及び第２導電型表面層の露出面により前記半導体層の表面に等間隔のストライプが構成され、
前記第２導電型半導体領域の露出面と第２導電型表面層の露出面の間隔、及び第２導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項１又は請求項２記載の半導体装置である。
【発明の効果】
【００２２】
請求項１の発明によれば、相対的に浅い第２導電型表面層が、対峙する２つの第２導電型半導体領域間の当該２つの第２導電型半導体領域から離間された位置に配置されているので、逆バイアス時の相対的に低い印加電圧に対しては、対峙する２つの第２導電型半導体領域から第１導電型領域へ互いに近づくように広がる空間電荷層(空乏層)は、直接結合せず、第２導電型表面層から第１導電型領域へ広がる空間電荷層(空乏層)を介して結合し、これらの空間電荷層(空乏層)は第２導電型表面層が存する浅い範囲で一体となって結合しピンチオフする。
この場合ピンチオフする深さ(チャンネル長)は浅い第２導電型表面層が設けられてことによって浅くなるのでショットキ・バリア面の電界緩和効果は相対的に深い場合より小さいが印加電圧が低い為にショットキ・バリア面の電界はそれ程高まっていないので抑制でき、初期リーク電流を低減できる。
逆バイアス時の相対的に高い印加電圧に対しては、空間電荷層(空乏層)は更に広がり第２導電型表面層よりも深い位置で対峙する２つの第２導電型半導体領域の間の領域まで一体となって結合しピンチオフする。高い印加電圧の為に大きさが増しているショットキ・バリア面の電界と浅い第２導電型表面層のＰＮ接合に印加された電界を、この追加的なピンチオフによって緩和する効果を発揮する。
従って、相対的に高い印加電圧に対してもリーク電流を低減できる。
更に、半導体層の表面からプレーナ製法によって形成される第２導電型表面層は、凹部内面から不純物導入し第２導電型領域の形成を行なうトレンチ製法に比べ位置及び形状のバラツキが小さくできるので、隣接する第２導電型半導体領域と第２導電型表面層の間隔及び、隣接する第２導電型表面層相互間の間隔を精度よく形成できる。
また、本発明は第２導電型半導体領域と第２導電型表面層によって最狭のチャネル幅を形成しているので、凹部に形成する第２導電型半導体領域の形成位置及び形状にバラツキが生じても、第２導電型表面層より深層で前記最狭のチャネル幅より大きなチャネル幅を形成する第２導電型半導体領域相互間の寸法誤差の比率は、第２導電型半導体領域のみで前記最狭のチャネル幅に相当するチャネル幅を形成する構造に比べ軽微になる為、特性に与える影響は少ない。
しかも、第２導電型半導体領域を凹部内面からの不純物導入により形成することができ、これにより半導体層表面からのイオン注入に比べて容易に深い第２導電型半導体領域を形成でき、さらに第２導電型半導体領域のアスペクト比を高くできるので第２導電型半導体領域を深くすることによってショットキ面積が大幅に減少することもない。
【００２３】
請求項２記載の発明によれば、上記請求項１の発明の効果に加えて次の効果がある。
請求項２記載のＪＢＳ半導体装置の回路構成は、図１９に示すアノード−カソード間に構成された並列回路に等価できる（但し、図１９では第１導電型をＮ型、第２導電型をＰ型としている。）。この場合、半導体層の第１導電型領域とショットキ障壁金属とが構成する第１導電型ショットキ接合は図１９のＮＳＤに相当し、第２導電型半導体領域とショットキ障壁金属とが構成する第２導電型ショットキ接合は図１９のＰＳＤに相当し、半導体層の第１導電型領域と第２導電型半導体領域とが構成するＰＮ接合は図１９のＰＮＤ１に相当し、半導体層の第１導電型領域と第２導電型表面層とが構成するＰＮ接合は図１９のＰＮＤ２に相当する
すなわち、相対的に深さの深い第２導電型半導体領域がショットキ障壁金属とショットキ接合（図１９のＰＳＤ）を構成しており、第２導電型半導体領域と半導体層の第１導電型領域とが構成するＰＮ接合（図１９のＰＮＤ１）は、第２導電型ショットキ・バリア・ダイオード（図１９のＰＳＤ）と直列接続している。図１９におけるアノードに＋電位、カソードに−電位を印加して本ＪＢＳ半導体装置を順バイアスした時には、第２導電型ショットキ（図１９のＰＳＤ）のみ逆バイアスされ、第２導電型半導体領域には第２導電型ショットキ（図１９のＰＳＤ）の逆方向漏電流分しか電流が流れず少数キャリア(図１９では正孔)の注入量が制限される。
このような図１９のＰＳＤの作用により、順バイアス時に第２導電型半導体領域から第１導電型領域への少数キャリアの注入量が制限される為、順バイアス時に伝導度変調を起こすための少数キャリアの注入量を決定する第２導電型不純物総量は、第２導電型表面層の方に大きく依存する。従って、順バイアス時に伝導度変調を起こすための少数キャリアの注入量を決定する第２導電型不純物総量は、第２導電型表面層をトレンチ製法に比して高精度なプレーナ製法により形成することによって精度良く決定できる。
所望の伝導度変調を起こさせる目的であれば、トレンチ製法の第２導電型半導体領域のチャンネル長を決める深さのパラメータをあまり考慮することなく、第２導電型表面層の濃度と第２導電型表面層形成面に不純物導入するときのマスクの開口幅等を制御して順バイアス時に伝導度変調を起こすための不純物総量を精度良く決めることができる。
【００２４】
請求項３記載の発明によれば、アクティブエリアの半導体表面は、図１３に示されるように第２導電型半導体領域の露出面と第２導電型表面層の露出面とを含めた第２導電型領域の露出面が等間隔に均等分散配置される。その間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔である。隣接する第２導電型半導体領域相互間の間隔はその２倍となる。
従って、逆バイアス時の印加電圧の低い領域においては、第２導電型半導体領域と第２導電型表面層に挟まれた狭いチャンネル幅で、第２導電型表面層の深さ相当のチャンネル長の浅いチャンネル領域がピンチオフしてショットキ接合面の電界を緩和し逆方向漏れ電流を低減する。
また、相対的に印加電圧の高い領域では第２導電型表面層より深く形成された隣接する第２導電型半導体領域相互間の広いチャンネル幅で、第２導電型半導体領域の深さ相当のチャンネル長の長いチャンネル領域が、更なるピンチオフを起こしてショットキ接合面の電界を緩和して逆方向漏れ電流を低減する。
そして、以上のピンチオフが略均一にくまなくアクティブエリアの全面で起こる為逆方向漏れ電流の低減は局所的な増大をともなわず効率的に達成できる。
このような半導体層層表面での第２導電型領域露出面の配置並びに第２導電型半導体領域と第２導電型表面層の配置をとると、第２導電型領域露出面の面積を小さく押さえながら、逆バイアス電圧印加時には効率的に均一なピンチオフを、印加電圧に応じた２段のチャンネル長をもって起こすことが出来る。
相対的に印加電圧の低い領域で、第２導電型表面層と均一なビンチオフを起こす第２導電型半導体領域が第２導電型表面層より深く形成されており、第２導電型表面層よりも深い位置で第２導電型半導体領域相互が均一なビンチオフを起こす為である。
その為、逆方向印加電圧の低い領域から逆方向漏れ電流の低減をはかりつつもショットキ面積比率を高めることができ、ショットキ面積比率が高いことにより、特に、低電流密度の領域における順電圧降下の低減を図ることができる。
【００２５】
請求項４記載の発明によれば、アクティブエリアの半導体表面は、図１４に示されるように第２導電型半導体領域の露出面と第２導電型表面層の露出面とを含めた第２導電型領域の露出面が等間隔に均等分散配置される。その間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔である。隣接する第２導電型半導体領域相互間の間隔はその３の平方根倍となる。
従って、請求項３記載の発明と同様にして、逆方向印加電圧の低い領域から逆方向漏れ電流の低減をはかりつつもショットキ面積比率を高めることができ、特に、低電流密度の領域における順電圧降下の低減を図ることができる。
【００２６】
請求項５記載の発明によっても、図１５に示されるように第２導電型半導体領域の露出面と第２導電型表面層の露出面とを含めた第２導電型領域の露出面を等間隔に配置できる。その間隔は、零バイアス時に拡散電位で前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第１導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔である。隣接する第２導電型半導体領域相互間の間隔はその２倍以上となる（第２導電型半導体領域間に介在する第２導電型表面層の本数による）。
したがって、請求項３記載の発明と同様にして、逆方向印加電圧の低い領域から逆方向漏れ電流の低減をはかりつつもショットキ面積比率を高めることができ、特に、低電流密度の領域における順電圧降下の低減を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下に本発明の実施の一形態につき図面を参照して説明する。以下は、本発明の一実施形態であって本発明を限定するものではない。以下実施形態においては、第１導電型はＮ型に対応し、第２導電型はＰ型に対応する。例えば、第１導電型のショットキ障壁とはＮ型ショットキ障壁に対応し第２導電型のショットキ障壁とはＰ型ショットキ障壁に対応する。
また、図示しないが、アクティブエリアの外周のチップ周縁には酸化膜や、周知の耐圧維持構造、例えば、ガードリング構造、或いはフィールドプレート構造等が設けられ、これによってチィップ周辺の電界を緩和して耐圧の維持に寄与する。
【００２８】
〔第１実施形態〕
まず、本発明第１実施形態のＪＢＳ半導体装置につき説明する。図１は、本発明第１実施形態のＪＢＳ半導体装置の断面を模式的に表した図である。
図１に示すように、本実施形態のＪＢＳ半導体装置は、Ｎ＋型半導体基板１と、Ｎ＋型半導体基板１上にＮ−型で形成された半導体層２と、半導体層２の表面に掘られた複数の凹部３と、各凹部３の周壁部から底部にかけて連続して形成された各Ｐ型半導体領域４と、各Ｐ型半導体領域４より浅く形成された各Ｐ型表面層５と、ショットキ障壁金属膜６と、電極金属膜７とを備える。
ショットキ障壁金属膜６が半導体層２のＮ−型半導体領域８とＮ型のショットキ接触をし、Ｎ型ショットキ接合が構成されている。
ショットキ障壁金属膜６がＰ型表面層５とオーミック接触し、オーミック接合が構成されている。
ショットキ障壁金属膜６がＰ型半導体領域４とオーミック接触し、オーミック接合が構成されている。
電極金属膜７が、Ｎ＋型半導体基板１とオーミック接触しオーミック接合が構成されている。
Ｎ−型半導体領域８がＰ型半導体領域４とＰＮ接合を構成している。Ｎ−型半導体領域８がＰ型表面層５とＰＮ接合を構成している。
【００２９】
結果的に、Ｐ型半導体領域４内に凹部３が掘られた構造を有する。
Ｐ型半導体領域４相互間、Ｐ型表面層５相互間、Ｐ型半導体領域４とＰ型表面層５との間は、Ｎ−型半導体領域８の介在により分離されている。Ｐ型半導体領域４及びＰ型表面層５とＮ＋型半導体基板１との間にＮ−型半導体領域８が介在し、Ｐ型半導体領域４又はＰ型表面層５とＮ−型半導体領域８とＮ＋型半導体基板１とでＰＩＮ構造が構成されている。
【００３０】
以下に図３から図８を参照して製造方法につき説明する。
(工程1)まず、図３(a)に示すようにシリコンバルク結晶に砒素やアンチモン等のＮ型不純物を高濃度に不純物導入したＮ＋型半導体基板１上に、エピタキシャル成長によりＮ−エピタキシャル層を成長させてＮ−型の半導体層２を形成する。例えば、半導体層２に添加する不純物としてはリン(P)を用いる。
【００３１】
(工程2)次に、図３(b)に示すように熱酸化法又は、CVD(chemical vapor deposition)法を用いて半導体層２の表面上にシリコン酸化膜（ＳｉＯ２膜）９を形成する。シリコン酸化膜９の厚みは引き続き行なわれる選択的なドライエッチング及び、イオン注入のマスクとして十分な厚みに適宜選択すればよい。例えば、シリコン酸化膜９の厚みを1μmとする。
【００３２】
（工程3）次に、図４(c)に示すようにシリコン酸化膜９の上にフォトレジスト膜１０を形成し周知のフォトリソグラフィー技術を用いて図４(d)に示すようにフォトレジスト膜１０に開口部１０ａを形成する。そして、開口部１０ａを有したフォトレジスト膜１０をマスクにしてドライエッチングし、図５(e)に示すように、シリコン酸化膜９に開口部９ａを形成する。
【００３３】
(工程4)次に、図５(f)に示すようにフォトレジスト膜１０及びシリコン酸化膜９をマスクとしてドライエッチングし、半導体層２に凹部３を形成する。凹部３、いわゆるトレンチは異方性エッチングされ側壁が略垂直に切立った凹状に形成される。凹部３の形成パターンは図１３、図１４のように半導体層２の表面に凹部３の開口部が稠密に敷き詰められた略正三角形の頂点に位置するように形成してもよいし図１５のように等間隔のストライプ状に形成してもよい。
例えば、パターンをストライプ状に形成し、凹部３相互間の距離は10μm、凹部３の開口部の幅を1μm、凹部３の深さを1μmとする。
これらの寸法については、素子設計上の要求特性に応じて適宜選択されればよい。
なお、図１３、図１４及び図１５は、半導体層２表面のレイアウトを示した部分平面図であり、これらの図において、１７はＰ型半導体領域４の露出面、１８はＰ型表面層５の露出面、１９はＮ−型半導体領域の露出面、２０は凹部上端面であり、図１５において２１はガードリング部である。
【００３４】
(工程5)次に、図６(g)に示すように弗酸(HF)系のエッチング液を用いてフォトレジスト膜開口部１０ａ近傍のシリコン酸化膜９をアンダーエッチしてその開口部９ａを拡幅し、凹部３開口周縁の半導体層２表面を所定間隔露出させる。
(工程6)次に、図６(h)に示すようにフォトレジスト膜１０を剥離し、ボロン(B)をパターンエッチしたシリコン酸化膜９をマスクとして垂直方向を支配的としたイオン注入を行なう。このとき、凹部３の底部と上端縁部に拡散源（ボロン(B)）が高濃度に仕込まれる。
(工程7) 次に、図７(i)に示すようにドライブインを行いイオン注入したボロン(B)を凹部３周辺に拡散させＰ型半導体領域４を形成する。このとき、凹部３の底部と上端縁部の両方を拡散源の中心として不純物拡散が起こる。
このように、イオン注入を行なうとＰ型不純物は、底部のみイオン注入し、同じ拡散領域を形成した場合に比べ、拡散領域全体の濃度を均一に近づけられる。ドーズ量を増やせば拡散領域全体を高濃度領域にすることができ、Ｐ型半導体領域４と接するショットキ障壁金属膜６をオーミック接触させる構造を形成する上で好ましい。工程6では、Ｐ型半導体領域４とショットキ障壁金属膜６がオーミック接触するようにショットキ障壁金属膜６と接するＰ型半導体領域４の濃度を1×1018/cm3〜1×1019/cm3となるドーズ量に調整しイオン注入を行なった。但し、凹部３周辺のＰ型半導体領域４の形成方法については、上述した方法にとらわれることなく気相熱拡散法によって行なってもよい。
本工程のドライブインにおける初期の比較的低温の段階で、シリコン酸化膜９を酸化成長させるとともに、開口部９ａ内に露出するシリコンを酸化させて新たなシリコン酸化膜１１を形成する。このシリコン酸化膜１１は、凹部３内面及び凹部３上端開口周縁の所定間隔露出した半導体層２の表面に比較的薄い酸化膜を有し、元のシリコン酸化膜９のあった部分に比較的厚い酸化膜を有するものとなる。
【００３５】
(工程8) 次に、図７(j)に示すように周知のフォトリソグラフィー法を用いてシリコン酸化膜１１をパターンエッチングして開口部１１ａを形成した後、このシリコン酸化膜１１をマスクとして半導体層２の表面にボロン(B)をイオン注入し、さらにその後、図８(k)に示すようにドライブインを行い、Ｐ型表面層５を周知のプレーナ製法により形成する。これと同時に最終的なＮ−型半導体領域８が決定する。
ここで、半導体層２の表面に露出したＰ型表面層５の露出面の位置は、隣接するいずれのＰ型領域(Ｐ型表面層５又はＰ型半導体領域４)の露出面に対しても等間隔となるように設定する。なお、図１〜図８ではＰ型半導体領域４の間にＰ型表面層５が一つあるように記載したが、図１５に示されるように2つあってもよいし、また所定の複数個形成してもよい。従って、２つのＰ型表面層５同士が隣接する場合がある。
また、Ｐ型半導体領域４の露出面１７を図１３又は図１４のように稠密に敷き詰められた略正三角形の頂点に位置するように形成した場合、Ｐ型表面層５の露出面１８は図１３のごとく略正三角形の各辺の中点に１つずつ配置してもよいし、図１４のごとく略正三角形の各中心に１つずつ配置してもよい。
ここで、重要なことは半導体層２表面のＰ型領域露出面どうしが等間隔でありＰ型半導体領域４どうしがＰ型表面層５より深い範囲で等間隔である均等分散配置を実現することであり、これにより逆方向印加電圧が相対的に低い領域と高い領域とで2段階の均一なピンチオフを起こし、逆方向漏れ電流が局所集中しないようにすることである。
【００３６】
(工程9) 次に、図８(l)に示すように半導体層２表面上のシリコン酸化膜１１を弗酸(HF)系のエッチング液で除去する。
(工程10) 次に、図１に示すように半導体層２の表面及び凹部３内面にショットキ障壁金属膜６を被着形成した。ショットキ障壁金属膜６は、要求特性に応じて適宜選択されればよいが、ここでは、ショットキ障壁金属膜６としてモリブデン(Mo)を用いた。
また、Ｎ＋型半導体基板１の裏面に電極金属膜７を被着形成した。電極金属膜７としては、金(Au)等からなる多層電極金属膜を用いた。以上で図１に示す本実施形態のＪＢＳ半導体装置が完成する。
なお、以上の実施形態では、Ｐ型半導体領域４を形成するためのイオン注入（図６(h)）及びドライブイン（図７(i)）とＰ型表面層５を形成するためのイオン注入（図７(j)）及びドライブイン（図８(k)）を別工程で実施し、イオン注入とドライブインをそれぞれ計２回行ったが、Ｐ型半導体領域４を形成するためのイオン注入及びドライブインとＰ型表面層５を形成するためのイオン注入及びドライブインを一括して行いイオン注入とドライブインをそれぞれ計1回だけで実施しても良い。例えば後者の場合、図６(g)に示す工程に続いてＰ型表面層５を形成するための酸化膜開口パターンをエッチングし、Ｐ型半導体領域４及びＰ型表面層５の両者の形成のための開口が形成されたシリコン酸化膜をマスクとしてイオン注入することによって実施することができる。その後ドライブインを行い、続いて工程9，10を実施する。前者の場合、Ｐ型半導体領域４とＰ型表面層５とでイオン注入及びドライブインの条件を独立に設定でき、後者の場合、イオン注入及びドライブインの工程を簡略化できる。
【００３７】
〔第２実施形態〕
次に、図２に示す本発明第２実施形態につき説明する。図２は、本発明第２実施形態のＪＢＳ半導体装置の断面を模式的に表した図である。
図２に示すように本実施形態のＪＢＳ半導体装置は、上記第１実施形態と異なり、凹部３の内面に絶縁層１２が形成されており、絶縁層１２が形成された凹部３内の隙間にポリシリコン１６が充填されている。また、本実施形態のＪＢＳ半導体装置は上記第１実施形態と異なり、Ｐ型半導体領域４とショットキ障壁金属膜６とは、凹部３内面では接触せず、かつ、絶縁層１２により電気的に絶縁され、凹部３開口周縁で接触してＰ型ショットキ接合のみを構成している。Ｐ型ショットキ接合を構成するために、Ｐ型半導体領域４の表面濃度は、上記第１実施形態のようにオーミック接触する場合に比較して低濃度にされＰ型ショットキを構成する程度に低濃度にさている。
その他の構成は上記第１実施形態と同様であり、同一の部分に同一の符号を付した。但し、Ｐ型半導体領域４は上記第１実施形態のものとは不純物濃度分布が異なる。製造方法は以下に説明する通りである。
【００３８】
以下に図３から図５(e)、続いて図９から図１２を参照して製造方法につき説明する。
(工程1〜3)まず、図３(a)から図５(e)に示すように上述した第１実施形態の工程1〜3を実施する。
以上より半導体層２のエピタキシャル成長法による形成からシリコン酸化膜９のパターニングまで終了する。
【００３９】
(工程4)次に、フォトレジスト膜１０を剥離し図９(a)に示すようにドライエッチングにより半導体層２に凹部３を形成する。凹部３、いわゆるトレンチは異方性エッチングされ側壁が略垂直に切立った凹状に形成される。凹部３の形成パターンは図１３、図１４のように半導体層２の表面に凹部３の開口部が稠密に敷き詰められた略正三角形の頂点に位置するように形成してもよいし図１５のように等間隔のストライプ状に形成してもよい。
例えば、パターンをストライプ状に形成し、凹部３相互間の距離は10μm、凹部３の開口部の幅を1μm、凹部３の深さを1μmとする。
これらの寸法については、素子設計上の要求特性に応じて適宜選択されればよい。
【００４０】
(工程5)次に、図９(b)に示すようにボロン(B)を垂直方向を支配的としたイオン注入を行なう。この結果、凹部３の底部への注入量は凹部３の側壁部への注入量に比較し相対的に多くなる。すなわち、凹部３の底部に拡散源（ボロン(B)）が高濃度に仕込まれる。
【００４１】
(工程6)次に、図１０(c)に示すように再び熱酸化法又はCVD法により凹部３内面に絶縁層１２となる部分を含んだシリコン酸化膜１４を形成する。例えば、シリコン酸化膜１４の厚みを0.1μm〜0.2μmとする。次図１０(d)においては、これらのシリコン酸化膜９，１４を併せたシリコン酸化膜１５を記載する。
【００４２】
(工程7)次に、図１０(d)に示すようにシリコン酸化膜１５が形成された凹部３内の隙間に減圧CVD法によりポリシリコン１６を充填する。
【００４３】
(工程8)次に、図１１(e)に示すように主表面上のポリシリコン１６をエッチバックしドライブインを行い、ボロンを熱拡散させてＰ型半導体領域４を形成する。
このとき、凹部３の底部に拡散源の中心をおいて、ボロンは深い方向や浅い方向を含め全方向に半導体内を拡散する。浅い方向への拡散は凹部３側壁部に進行し凹部３開口周縁の半導体層２表面に到達する。深い方向への拡散によりボロンは半導体基板１に近づくが半導体基板１には達しない。
形成されたＰ型半導体領域４内のＰ型不純物は、凹部３底部の拡散源の中心から離れるに従いその濃度が低下するように分布する。従って、凹部３底部の拡散源の中心位置が最も高濃度となる。凹部３底部の拡散源の中心から離れた半導体層２表面や半導体基板１に望むＰ型半導体領域４下端は低濃度となる。
このとき重要なことは、このＰ型半導体領域４内の半導体層２表面を含む低濃度表層部を、ショットキ障壁金属膜６とＰ型ショットキ接合を形成するほどの低濃度にすることである。このＰ型半導体領域４の低濃度表層部の不純物濃度は、イオン注入のドーズ量と凹部３の深さを選択することにより調整することができる。
Ｐ型ショットキ接合を形成する為のＰ型半導体領域４内の半導体層２表面濃度(キャリア濃度)の値は2×1017/cm3以下であり、好ましくは5×1016/cm3以下である。
【００４４】
(工程9)次に、図１１(f)に示すように周知のフォトリソグラフィー法を用いて再びシリコン酸化膜１５をパターンエッチングして開口部１５ａを形成した後、このシリコン酸化膜１５をマスクとして半導体層２表面にボロン(B)をイオン注入し、さらにその後、図１２(g)に示すようにドライブインを行い、Ｐ型表面層５をプレーナ製法により形成する。これと同時に最終的なＮ−型半導体領域８が決定する。
ここで、半導体層２の表面に露出したＰ型表面層５の露出面の位置は、隣接するいずれのＰ型領域(Ｐ型表面層５又はＰ型半導体領域４)の露出面に対しても等間隔となるように設定する。なお、図２〜図５、図９〜１２ではＰ型半導体領域４の間にＰ型表面層５が一つあるように記載したが、図１５に示されるように2つあってもよいし、また所定の複数個形成してもよい。従って、２つのＰ型表面層５同士が隣接する場合がある。
また、Ｐ型半導体領域４の露出面１７を図１３又は図１４のように稠密に敷き詰められた略正三角形の頂点に位置するように形成した場合、Ｐ型表面層５の露出面１８は図１３のごとく略正三角形の各辺の中点に１つずつ配置してもよいし、図１４のごとく略正三角形の各中心に１つずつ配置してもよい。
ここで、重要なことは半導体層２表面のＰ型領域露出面どうしが等間隔でありＰ型半導体領域４どうしがＰ型表面層５より深い範囲で等間隔である均等分散配置を実現することであり、これにより逆方向印加電圧が相対的に低い領域と、高い領域の2段階の均一なピンチオフを起こし、逆方向漏れ電流が局所集中しないようにすることである。
【００４５】
(工程10)次に、図１２(h)に示すように半導体層２表面上のシリコン酸化膜を弗酸(HF)系のエッチング液で除去する。凹部３内面のシリコン酸化膜を残し、絶縁層１２とする。
【００４６】
(工程11) 次に、 図２に示すように半導体層２の表面にショットキ障壁金属膜６を被着形成した。ショットキ障壁金属膜６は、要求特性に応じて適宜選択されればよいが、ここでは、ショットキ障壁金属膜６としてモリブデン(Mo)を用いた。
また、Ｎ＋型半導体基板１の裏面に電極金属膜７を被着形成した。電極金属膜７としては、金(Au)等からなる多層電極金属膜を用いた。以上で図１に示す本実施形態のＪＢＳ半導体装置が完成する。
【図面の簡単な説明】
【００４７】
【図１】本発明第１実施形態のＪＢＳ半導体装置の断面を模式的に表した図である。
【図２】本発明第２実施形態のＪＢＳ半導体装置の断面を模式的に表した図である。
【図３】本発明第１実施形態の主要製造工程における断面図である。
【図４】図３に続く、本発明第１実施形態の主要製造工程における断面図である。
【図５】図４に続く、本発明第１実施形態の主要製造工程における断面図である。
【図６】図５に続く、本発明第１実施形態の主要製造工程における断面図である。
【図７】図６に続く、本発明第１実施形態の主要製造工程における断面図である。
【図８】図７に続く、本発明第１実施形態の主要製造工程における断面図である。
【図９】本発明第２実施形態の主要製造工程における断面図である。
【図１０】図９に続く、本発明第２実施形態の主要製造工程における断面図である。
【図１１】図１０に続く、本発明第２実施形態の主要製造工程における断面図である。
【図１２】図１１に続く、本発明第２実施形態の主要製造工程における断面図である。
【図１３】本発明の半導体層表面のレイアウトを示した部分平面図である。
【図１４】本発明の半導体層表面のレイアウトを示した部分平面図である。
【図１５】本発明の半導体層表面のレイアウトを示した部分平面図である。
【図１６】従来のＪＢＳ半導体装置の断面図である。
【図１７】従来のＪＢＳ半導体装置の断面図である。
【図１８】従来のＪＢＳ半導体装置の半導体層表面を示した平面図である。
【図１９】本発明第２実施形態のＪＢＳ半導体装置の等価回路図である。
【符号の説明】
【００４８】
１   Ｎ＋型半導体基板
２   半導体層
３   凹部
４   Ｐ型半導体領域
５   Ｐ型表面層
６   ショットキ障壁金属膜
７   電極金属膜
８   Ｎ−型半導体領域
１２ 絶縁層
１６ ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006186134.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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