(57)【要約】【課題】キャパシタの容量と駆動トランジスタのゲート・ソース間容量との和がスイッチングトランジスタの寄生容量より小さいと、駆動トランジスタのソース電位の変化量により当該駆動トランジスタのゲート・ソース間電位が変化し、所望の発光が望めない。【解決手段】ＴＦＴ３２のゲート・ソース間にキャパシタ３３を接続し、ＴＦＴ３２のソースをスイッチングトランジスタであるＴＦＴ３６を介して接地電位ＧＮＤに選択的に接続するとともに、キャパシタ３４およびＴＦＴ３７〜３９の作用によってＴＦＴ３２の閾値電圧Ｖｔｈのバラツキをキャンセルする構成の画素回路１１が行列状に配置されてなるアクティブマトリクス型有機ＥＬ表示装置において、第１行目から閾値キャンセル動作開始から書き込み動作開始までの期間に相当する行数Ｍ＋１だけ最終行ｎよりも手前の第Ｎ行目までの各画素の領域を有効画素領域１２Ａとして用いる。【選択図】図１３
2006030921.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端にソースが接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第１のキャパシタと、
データ線から輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのドレインと第２の電源電位との間に接続された第２のスイッチングトランジスタと、
前記駆動トランジスタのソースと第３の電源電位との間に接続された第３のスイッチングトランジスタと、
前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとの間に接続された第２のキャパシタと、
前記駆動トランジスタのゲートとドレインとの間に接続された第４のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと前記第２のキャパシタとの接続ノードと所定電位との間に接続された第５のスイッチングトランジスタと
を有する画素回路が行列状に配置されてなる画素アレイ部を備えた表示装置であって、
前記第１のスイッチングトランジスタを駆動する書き込み走査手段と、
前記第３のスイッチングトランジスタを駆動する第１駆動走査手段と、
前記第２のスイッチングトランジスタを駆動する第２駆動走査手段と、
前記第４，第５のスイッチングトランジスタを駆動する第３駆動走査手段と、
前記画素アレイ部の行列状配列における第１行目から、最終行よりも前記第２，第３の駆動走査手段による前記第２，第４および第５のスイッチングトランジスタの駆動期間中でかつ前記第１駆動走査手段による前記第３のスイッチングトランジスタの駆動終了から前記書き込み走査手段による前記第１のスイッチングトランジスタの駆動開始までの期間に相当する行数だけ手前の第Ｎ行目までの前記画素回路を画表示に用いる有効画素とする制御手段と
備えたことを特徴とする表示装置。
【請求項２】
前記駆動トランジスタは、Ｎチャネル電界効果トランジスタである
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記制御手段は、前記第４のスイッチングトランジスタの駆動期間の調整によって前記行数を設定可能である
ことを特徴とする請求項１記載の表示装置。
【請求項４】
前記制御手段は、前記第４のスイッチングトランジスタの駆動終了から前記第１のスイッチングトランジスタの駆動開始までの期間の調整によって前記行数を設定可能である
ことを特徴とする請求項１記載の表示装置。
【請求項５】
前記制御手段は、前記第３のスイッチングトランジスタの駆動終了を、前記第１のスイッチングトランジスタの駆動開始よりも早くする
ことを特徴とする請求項１記載の表示装置。
【請求項６】
前記制御手段は、前記第３のスイッチングトランジスタの駆動タイミングを、前記第４のスイッチングトランジスタの駆動タイミングと同一にする
ことを特徴とする請求項５記載の表示装置。
【請求項７】
前記制御手段は、前記第３のスイッチングトランジスタの駆動終了を、前記第４のスイッチングトランジスタの駆動終了よりも早くする
ことを特徴とする請求項５記載の表示装置。
【請求項８】
一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端にソースが接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第１のキャパシタと、
データ線から輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのドレインと第２の電源電位との間に接続された第２のスイッチングトランジスタと、
前記駆動トランジスタのソースと第３の電源電位との間に接続された第３のスイッチングトランジスタと、
前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとの間に接続された第２のキャパシタと、
前記駆動トランジスタのゲートとドレインとの間に接続された第４のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと前記第２のキャパシタとの接続ノードと所定電位との間に接続された第５のスイッチングトランジスタと
を有する画素回路が行列状に配置されてなる表示装置の駆動方法であって、
前記画素アレイ部の行列状配列における第１行目から、最終行よりも前記第２，第４および第５のスイッチングトランジスタの駆動期間中でかつ前記第３のスイッチングトランジスタの駆動終了から前記第１のスイッチングトランジスタの駆動開始までの期間に相当する行数だけ手前の第Ｎ行目までの前記画素回路を画表示に用いる有効画素とする
ことを特徴とする表示装置の駆動方法。
【請求項９】
前記駆動トランジスタは、Ｎチャネル電界効果トランジスタである
ことを特徴とする請求項８記載の表示装置の駆動方法。
【請求項１０】
前記第４のスイッチングトランジスタの駆動期間の調整によって前記行数を設定可能である
ことを特徴とする請求項８記載の表示装置の駆動方法。
【請求項１１】
前記第４のスイッチングトランジスタの駆動終了から前記第１のスイッチングトランジスタの駆動開始までの期間の調整によって前記行数を設定可能である
ことを特徴とする請求項８記載の表示装置の駆動方法。
【請求項１２】
前記第３のスイッチングトランジスタの駆動終了を、前記第１のスイッチングトランジスタの駆動開始よりも早くする
ことを特徴とする請求項８記載の表示装置の駆動方法。
【請求項１３】
前記第３のスイッチングトランジスタの駆動タイミングを、前記第４のスイッチングトランジスタの駆動タイミングと同一にする
ことを特徴とする請求項１２記載の表示装置の駆動方法。
【請求項１４】
前記第３のスイッチングトランジスタの駆動終了を、前記第４のスイッチングトランジスタの駆動終了よりも早くする
ことを特徴とする請求項１２記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の駆動方法に関し、特に流れる電流によって輝度が変化する電気光学素子を表示素子として有する画素回路が行列状に配置されてなり、画素回路（画素）毎に能動素子を有して当該能動素子によって画素単位で表示駆動が行われる表示装置および当該表示装置の駆動方法に関する。
【背景技術】
【０００２】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置においては、液晶セルを含む画素を多数マトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた有機ＥＬ表示装置でも同様である。
【０００３】
ただし、有機ＥＬ表示装置の場合は、画素の表示素子として、自発光素子である有機ＥＬ素子を用いたいわゆる自発光型の表示装置であるため、光源（バックライト）からの光強度を制御する液晶表示装置に比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を持っている。また、有機ＥＬ素子の発光輝度がそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶表示装置とは大きく異なっている。
【０００４】
有機ＥＬ表示装置においては、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００５】
図１７は、アクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すブロック図である。このアクティブマトリクス型表示装置は、有機ＥＬ素子を含む画素（画素回路）５１がマトリクス状にｍ列ｎ行配列されてなる画素アレイ部５２を有している。ここでは、図面の簡略化のために、画素アレイ部５２が３列２行の画素配列の場合を例に挙げて示している。
【０００６】
この画素アレイ部５２において、画素５１の各々に対して各行毎に走査線５３および駆動線５４が配線され、また各列毎にデータ線５５が配線されている。この画素アレイ部５２の周囲には、走査線５３を駆動する書き込み走査回路５６と、駆動線５４を駆動する駆動走査回路５７と、輝度情報に応じたデータ信号をデータ線５５に供給するデータ線駆動回路５８とが配置されている。
【０００７】
図１８は、アクティブマトリクス型有機ＥＬ表示装置における画素回路（単位画素の回路）の従来例を示す回路図である。
【０００８】
図１８から明らかなように、この従来例に係る画素回路は、例えばカソード（陰極）が接地電位ＧＮＤに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のアノード（陽極）に接続され、ソースが正電源電位Ｖｃｃに接続されたＰチャネルＴＦＴ１０２と、このＴＦＴ１０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ１０３と、ソースがＴＦＴ１０２のゲートに、ゲートが走査線１０５に、ドレインがデータ線１０６にそれぞれ接続されたＰチャネルＴＦＴ１０４とを有する構成となっている（例えば、特許文献１，２参照）。
【０００９】
ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図１８およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性が要求されるものではない。
【００１０】
続いて、上記構成の画素回路の動作について説明する。先ず、走査線１０５の電位を選択状態（ここでは、低レベル状態）とし、データ線１０６に書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電される。これにより、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｄａｔａとなる。次に、走査線１０５の電位を非選択状態（ここでは、高レベル状態）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。
【００１１】
そして、ＴＦＴｌ０２および有機ＥＬ素子１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となる。すると、有機ＥＬ素子１０１は、その電流値に応じた輝度で発光し続ける。ここで、データ線１０６を通して供給される輝度情報を、走査線１０５を選択し、ＴＦＴ１０４を通して画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。
【００１２】
上述したように、図１８の画素回路では、一度電位Ｖｄａｔａの書き込みを行えば、次に電位Ｖｄａｔａの書き込みが行われるまでの間、有機ＥＬ素子１０１は一定の輝度で発光を継続する。また、駆動トランジスタであるＴＦＴ１０２のゲート電圧を変化させることで、有機ＥＬ素子１０１に流れる電流値を制御している。このとき、ＴＦＴ１０２は、ソースが正電源電位Ｖｃｃに接続されており、常に飽和領域で動作しているため、下記の式（１）に示した電流値Ｉｄｓを持つ定電流源となっている。
【００１３】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）2   …（１）
ここで、ＶｔｈはＴＦＴ１０２のしきい値、・はキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。
【００１４】
単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光する。これに対して、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。したがって、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げることができるなどの点で、とりわけ大型・高精細の表示装置では有利となる。
【００１５】
図１９は、有機ＥＬ素子の電流−電圧特性（Ｉ−Ｖ特性）の経時変化を示す特性図である。図１９において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１６】
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図１９に示すように、時間が経過するにつれて劣化してしまう。ところが、図１８の画素回路では、先述したように、駆動トランジスタであるＴＦＴ１０２による定電流駆動のために有機ＥＬ素子１０１には定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度が低下することはない。
【００１７】
ところで、図１８の画素回路は、ＰチャネルのＴＦＴによって構成されている。このＰチャネルのＴＦＴに代えて、ＮチャネルのＴＦＴによって画素回路を構成することができれば、ＴＦＴ作成において、従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化を図ることができる。
【００１８】
ここで、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路について考察する。
【００１９】
図２０は、図１８のＰチャネルＴＦＴをＮチャネルＴＦＴに置き換えた画素回路の構成を示す回路図である。
【００２０】
図２０から明らかなように、この画素回路は、例えばカソードが接地電位ＧＮＤに接続された有機ＥＬ素子２０１と、ソースが有機ＥＬ素子２０１のアノードに接続され、ドレインが正電源電位Ｖｃｃに接続されたＮチャネルＴＦＴ２０２と、このＴＦＴ２０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ２０３と、ドレインがＴＦＴ２０２のゲートに、ゲートが走査線２０５に、ソースがデータ線２０６にそれぞれ接続されたＮチャネルＴＦＴ２０４とを有するソースフォロア回路構成となっている。
【００２１】
図２１は、初期状態における駆動トランジスタとしてのＴＦＴ２０２と有機ＥＬ素子２０１の動作点を示す図である。図２１において、横軸はＴＦＴ２０２のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。図２１に示すように、ソース電圧はＴＦＴ２０２と有機ＥＬ素子２０１との動作点で決まり、ゲート電圧によって異なる値を持つ。このＴＦＴ２０２は飽和領域で駆動されるため、動作点のソース電圧に対したゲート・ソース間電圧Ｖｇｓに関して式（１）で与えられる電流値の電流Ｉｄｓを流す。
【００２２】
【特許文献１】米国特許第５６８４３６５号明細書
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路においても、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う劣化は避けられず、これにより、図２２に示すように、動作点が変動してしまうため、駆動トランジスタであるＴＦＴ２０２に同じゲート電圧を印加したとしてもそのソース電圧は変動する。これにより、ＴＦＴ２０２のゲート・ソース間電圧Ｖｇｓが変化してしまい、当該ＴＦＴ２０２に流れる電流値が変動する。同時に、有機ＥＬ素子２０１に流れる電流値も変化するため、有機ＥＬ素子２０１のＩ−Ｖ特性が変化すると、それに伴って有機ＥＬ素子２０１の発光輝度も経時変化してしまう。
【００２４】
また、図２１の画素回路の変形例として、図２３に示すように、有機ＥＬ素子２０１のアノードを正電源電位Ｖｃｃに接続し、駆動トランジスタとしてのＮチャネルＴＦＴ２０２のドレインを有機ＥＬ素子２０１のカソードに、ソースを接地電位ＧＮＤにそれぞれ接続する回路構成を採ることも考えられる。
【００２５】
この変形例に係る画素回路においては、図１８のＰチャネルＴＦＴ１０２による駆動の場合と同様に、ＮチャネルＴＦＴ２０２はソース電位が接地電位ＧＮＤに固定され、定電流源として動作する。したがって、有機ＥＬ素子２０１のＩ−Ｖ特性の劣化による輝度変化を防止できる。
【００２６】
しかしながら、この変形例に係る画素回路では、駆動トランジスタであるＮチャネルＴＦＴ２０２を有機ＥＬ素子２０１のカソード側に接続する構成を採らざるを得ない。このカソード接続の構成を採るためには、有機ＥＬ素子に関して新規にアノード・カソードの電極の開発が必要である。このアノード・カソードの電極の開発は、現状の技術では非常に困難であるとされている。このような観点から、従来は、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う輝度の変化を抑えたＮチャネルトランジスタによる画素回路の開発は為されていなかった。
【００２７】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、発光素子の電流−電圧特性が経時変化しても、それに伴う輝度変化のないＮチャネルトランジスタによって実現可能な画素回路が行列状に配置されてなる表示装置および表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、本発明では、
一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端にソースが接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第１のキャパシタと、
データ線から輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのドレインと第２の電源電位との間に接続された第２のスイッチングトランジスタと、
前記駆動トランジスタのソースと第３の電源電位との間に接続された第３のスイッチングトランジスタと、
前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとの間に接続された第２のキャパシタと、
前記駆動トランジスタのゲートとドレインとの間に接続された第４のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと前記第２のキャパシタとの接続ノードと所定電位との間に接続された第５のスイッチングトランジスタと
を有する画素回路が行列状に配置されてなる表示装置において、
前記画素アレイ部の行列状配列における第１行目から、最終行よりも前記第２，第４および第５のスイッチングトランジスタの駆動期間中でかつ前記第３のスイッチングトランジスタの駆動終了から前記第１のスイッチングトランジスタの駆動開始までの期間に相当する行数だけ手前の第Ｎ行目までの前記画素回路を画表示に用いる有効画素とするようにしている。
【００２９】
上記構成の表示装置において、第２のスイッチングトランジスタがオンした状態で、第３のスイッチングトランジスタをオン状態にして駆動トランジスタのソース電位を第３の電源電位に設定し、第１のキャパシタに充電される電圧を入力電圧と第３の電源電位との差に確定させる。そして、第１のキャパシタへの書き込みが終了した後、電気光学素子の発光期間において、第３のスイッチングトランジスタをオフ状態にすることで、電気光学素子に電流が流れ始める。このとき、駆動トランジスタが定電流源として動作することから、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、第１のキャパシタによって駆動トランジスタのゲート・ソース間の電位差が一定に保たれているので、電気光学素子に流れる電流は変わらず、したがって当該電気光学素子の発光輝度も一定に保たれる。
【００３０】
また、上記書き込み動作に先立って、第３のスイッチングトランジスタがオンした状態で、第４，第５のスイッチングトランジスタがオンすることで、駆動トランジスタの閾値電圧のバラツキをキャンセルする閾値キャンセル期間に入る。この閾値キャンセル期間ににおいて、第３のスイッチングトランジスタをオフすることで、第１，第２のキャパシタの作用により、駆動トランジスタのゲート・ドレイン間電圧が時間の経過とともに緩やかに減少し、一定期間が経過した後に当該駆動トランジスタの閾値電圧Ｖｔｈと第３の電源電位Ｖｓｓとの和となる。このとき、上記所定電位をＶｏｆｓとすると、第１のキャパシタには（Ｖｏｆｓ−Ｖｔｈ−Ｖｓｓ）の電圧が、第２のキャパシタにはＶｔｈの電圧が保持される。そして、書き込み動作に入ることで、駆動トランジスタの閾値電圧Ｖｔｈがキャンセルされる。
【００３１】
さらに、閾値電圧Ｖｔｈのキャンセル期間において、垂直走査方向の最終行に向けて走査が進むにつれて第３の電源電位のノードに流れ込んだり、あるいは当該ノードから流れ出たりする電流量が徐々に増加あるいは減少することによって第３の電源電位が変動し、最終行の閾値キャンセル動作が終了した時点で本来の電位に戻る際に第３の電源電位に揺れが生じ、これに起因してラスター表示時に最終行側に帯状の白筋や黒筋、あるいはグラデーションの画質不良が生じる。これら画質不良が生じるのは、第２，第４および第５のスイッチングトランジスタの駆動期間中でかつ第３のスイッチングトランジスタの駆動終了から第１のスイッチングトランジスタの駆動開始までの期間に相当する行数だけ最終行よりも手前の第Ｎ＋１行から最終行までとなる。そこで、第１行目から上記行数＋１だけ最終行よりも手前の第Ｎ行目までの画素回路を有効画素とし、第Ｎ＋１行目から最終行までの画素回路を画表示に用いない無効画素とすることで、上記画質不良が無効画素の領域で発生することになり、有効画素の領域で発生しなくなる。
【発明の効果】
【００３２】
本発明によれば、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、電気光学素子の発光輝度を一定に保つことができ、また第３の電源電位の揺れに起因する帯状の白筋や黒筋、あるいはグラデーションの画質不良を有効画素の領域では発生しないようにすることができるため、ムラのない均一な画質を得ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３４】
図１は、本発明が適用されるアクティブマトリクス型表示装置および当該表示装置に用いられる画素（以下、画素回路と記す場合もある）の構成を示す回路図である。本適用例に係るアクティブマトリクス型表示装置は、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ素子３１を表示素子として含む画素１１がマトリクス状に（行列状に）２次元配置されてなる画素アレイ部１２を有している。ここでは、図面の簡略化のために、ある１つの画素１１のみを具体的な回路構成をもって示している。
【００３５】
この画素アレイ部１２において、画素１２の各々に対して各行毎に走査線１３、第１，第２駆動線１４，１５およびオートゼロ線１６が配線され、また各列毎にデータ線１７が配線されている。この画素アレイ部１２の周囲には、走査線１３を駆動する書き込み走査回路１８と、第１，第２駆動線１４，１５を駆動する第１，第２駆動走査回路１９Ａ，１９Ｂと、オートゼロ線１６を駆動するオートゼロ回路２１と、輝度情報に応じたデータ信号をデータ線１７に供給するデータ線駆動回路２２とが配置されている。本例では、書き込み走査回路１８および第１駆動走査回路１９が画素アレイ部１２を挟んで一方側（図の右側）に配置され、その反対側に第２駆動走査回路２０およびオートゼロ回路２１が配置された構成となっている。
【００３６】
［画素回路］
図１から明らかなように、画素（画素回路）１１は、有機ＥＬ素子３１に加えて、駆動トランジスタ３２、キャパシタ（画素容量）３３，３４およびスイッチングトランジスタ３５〜３９を回路素子として有する構成となっている。駆動トランジスタ３２およびスイッチングトランジスタ３５〜３９は、Ｎチャネル電界効果トランジスタ、例えばＮチャネルＴＦＴ（薄膜トランジスタ）である。以下、駆動トランジスタ３２およびスイッチングトランジスタ３５〜３９を、ＴＦＴ３２およびＴＦＴ３５〜３９と記すものとする。
【００３７】
有機ＥＬ素子３１は、カソード電極が第１の電源電位（本例では、接地電位ＧＮＤ）に接続されている。ＴＦＴ３２は、有機ＥＬ素子３１を発光駆動する駆動トランジスタであり、ドレインが第２の電源電位（本例では、正側電源電位Ｖｃｃ）に、ソースが有機ＥＬ素子３１のアノード電極にそれぞれ接続されてソースフォロア回路を形成している。キャパシタ３３は画素容量であり、一端がＴＦＴ３２のゲートに、他端がＴＦＴ３２のソースと有機ＥＬ素子３１のアノード電極との接続ノードＮ１１にそれぞれ接続されている。
【００３８】
ＴＦＴ３５は、ソースがデータ線１７に、ゲートが第１走査線１３にそれぞれ接続されている。キャパシタ３４は、一端がＴＦＴ３５のドレインに、他端がＴＦＴ３２のゲートとキャパシタ３３の一端との接続ノードＮ１２にそれぞれ接続されている。ＴＦＴ３６は、ドレインが接続ノードＮ１１に、ソースが第３の電源電位Ｖｓｓ（例えば、接地電位ＧＮＤ）にそれぞれ接続されている。なお、第３の電源電位Ｖｓｓとして、負側電源電位を用いても良い。
【００３９】
ＴＦＴ３７は、ドレインが電源電位Ｖｃｃに、ソースがＴＦＴ３２のドレインに、ゲートが第２駆動線１５にそれぞれ接続されている。ＴＦＴ３８は、ドレインがＴＦＴ３２のドレインとＴＦＴ３７のソースとの接続ノードＮ１３に、ソースが接続ノードＮ１２に、ゲートがオートゼロ線１６にそれぞれ接続されている。ＴＦＴ３９は、ドレインが所定電位Ｖｏｆｓに、ソースがＴＦＴ３５のドレインに、ゲートがオートゼロ線１６にそれぞれ接続されている。
【００４０】
続いて、上記構成の画素（画素回路）１１を行列状に２次元配置してなるアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図２のタイミングチャートおよび図３〜図７の動作説明図を用いて説明する。
【００４１】
図２には、ある行の画素１１を駆動する際に、書き込み走査回路１８から走査線１３を介して画素１１に与えられる書き込み信号ＷＳ、第１，第２駆動走査回路１９，２０から第１，第２駆動線１４，１５を介して画素１１に与えられる第１，第２駆動信号ＤＳ１，ＤＳ２およびオートゼロ回路２１からオートゼロ線１６を介して画素１１に与えられるオートゼロ信号ＡＺのタイミング関係を示している。ここで、書き込み信号ＷＳ、駆動信号ＤＳ１，ＤＳ２が特許請求の範囲における第１の駆動信号に相当し、オートゼロ信号ＡＺが特許請求の範囲における第２の駆動信号に相当する。また、図３〜図７の動作説明図では、図面の簡略化のために、ＴＦＴ３２，３５〜３９についてはスイッチのシンボルを用いて図示するものとする。
【００４２】
通常の発光状態では、書き込み走査回路１８から出力される書き込み信号ＷＳ、第１駆動走査回路１９から出力される駆動信号ＤＳ１およびオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｌ”レベルにあり、第２駆動走査回路２０から出力される駆動信号ＤＳ２が“Ｈ”レベルにあるため、図３に示すように、ＴＦＴ３５，３６，３８，３９はオフした状態にあり、ＴＦＴ３７がオンした状態にある。このとき、駆動トランジスタであるＴＦＴ３２は、飽和領域で動作するように設計されているため定電流源として動作する。その結果、有機ＥＬ素子３１にはＴＦＴ３２から、先述した式（１）で与えられる一定電流Ｉｄｓが供給される。
【００４３】
次に、ＴＦＴ３７がオンした状態で第１駆動走査回路１９から出力される駆動信号ＤＳ１およびオートゼロ回路２１から出力されるオートゼロ信号ＡＺがＨ”レベルになり、ＴＦＴ３６，３８，３９がオン状態となる。これにより、有機ＥＬ素子３１のアノードには電源電位Ｖｓｓが印加され、ＴＦＴ３２のゲートには電源電位Ｖｃｃが印加される。この際、電源電位Ｖｓｓが有機ＥＬ素子３１のカソード電圧Ｖｃａｓ（本例では、接地電位ＧＮＧ）と有機ＥＬ素子３１の閾値電圧Ｖｔｈｅｌとの和（Ｖｃａｓ＋Ｖｔｈｅｌ）よりも小さいのであれば、有機ＥＬ素子３１は非発光状態となり、非発光期間に入る。以下、Ｖｓｓ≦Ｖｃａｓ＋Ｖｔｈｅｌとし、ＶｓｓはＧＮＤレベルにあるとする。このとき、ＴＦＴ３６，３８がオンすることでゲート・ソース間電圧Ｖｇｄに応じた一定電流Ｉｄｓは、図４に点線の矢印で示す経路を通って流れる。
【００４４】
次に、第２駆動走査回路２０から出力される駆動信号ＤＳ２が“Ｌ”レベルになることで、図５に示すように、ＴＦＴ３７がオフ状態となり、ＴＦＴ３２の閾値電圧Ｖｔｈをキャンセル（補正）する閾値キャンセル期間に入る。このとき、ＴＦＴ３２は、ゲートとドレインがＴＦＴ３８を介して接続されているため飽和領域で動作する。また、ＴＦＴ３２のゲートには、キャパシタ３３，３４が並列に接続されているため、ＴＦＴ３２のゲート・ドレイン間の電圧Ｖｇｄは、図８に示すように、時間の経過とともに緩やかに減少してゆく。
【００４５】
そして、一定期間が経過した後、ＴＦＴ３２のゲート・ソース間電圧ＶｇｓはＴＦＴ３２の閾値電圧Ｖｔｈとなる。このとき、キャパシタ３４には（Ｖｏｆｓ−Ｖｔｈ）の電圧が、キャパシタ３３にはＶｔｈの電圧がそれぞれ充電される。その後、ＴＦＴ３５，３７がオフし、ＴＦＴ３６がオンした状態でオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＴＦＴ３８，３９がオフ状態となり、閾値キャンセル期間の終了となる。このとき、キャパシタ３４には（Ｖｏｆｓ−Ｖｔｈ）の電圧が、キャパシタ３３にはＶｔｈの電圧がそれぞれ保持される。
【００４６】
次に、ＴＦＴ３５，３８，３９がオフし、ＴＦＴ３６，３７がオンした状態で書き込み走査回路１８から出力される書き込み信号ＷＳが“Ｈ”レベルになることで、この書き込み期間では、図６に示すように、ＴＦＴ３５がオン状態となり、データ線１７を通して与えられる入力信号電圧Ｖｉｎの書き込み期間となる。ＴＦＴ３５がオンすることで、ＴＦＴ３５のドレイン、キャパシタ３４の一端およびＴＦＴ３９のソースの接続ノードＮ１４に入力信号電圧Ｖｉｎを取り込み、当該接続ノードＮ１４の電圧変化量ΔＶを、キャパシタ３４を介してＴＦＴ３２のゲートにカップリングさせる。
【００４７】
このとき、ＴＦＴ３２のゲート電圧Ｖｇは閾値電圧Ｖｔｈという値であり、カップリング量ΔＶはキャパシタ３３の容量値Ｃ１、キャパシタ３４の容量値Ｃ２およびＴＦＴ３２の寄生容量値Ｃ３によって下記の式（２）のように決定される。
ΔＶ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖｉｎ−Ｖｏｆｓ）…（２）
したがって、キャパシタ３３，３４の容量値Ｃ１，Ｃ２をＴＦＴ３２の寄生容量値Ｃ３に比べて十分大きく設定すれば、ＴＦＴ３２のゲートへのカップリング量ΔＶは、ＴＦＴ３２の閾値電圧Ｖｔｈの影響を受けずに、キャパシタ３３，３４の容量値Ｃ１，Ｃ２のみによって決定される。
【００４８】
書き込み走査回路１８から出力される書き込み信号ＷＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、ＴＦＴ３５がオフすることで、入力信号電圧Ｖｉｎの書き込み期間が終了する。この書き込み期間の終了後、ＴＦＴ３５，３８，３９がオフした状態で第１駆動走査回路１９から出力される駆動信号ＤＳ１が“Ｌ”レベルになることで、ＴＦＴ３６がオフ状態となり、その後、第２駆動走査回路２０から出力される駆動信号ＤＳ２が“Ｈ”レベルになることで、図７に示すように、ＴＦＴ３７がオン状態となる。
【００４９】
ＴＦＴ３７がオンすることで、ＴＦＴ３２のドレイン電位が電源電位Ｖｃｃまで上昇する。ＴＦＴ３２のゲート・ソース間電圧Ｖｇｓが一定であるため、ＴＦＴ３２は一定電流Ｉｄｓを有機ＥＬ素子３１に供給する。このとき、接続ノードＮ１１の電位は、有機ＥＬ素子３１に一定電流Ｉｄｓが流れる電圧Ｖｘまで上昇し、その結果、有機ＥＬ素子３１は発光する。
【００５０】
上述した一連の動作を行う画素回路１１においても、有機ＥＬ素子３１は発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、接続ノードＮ１１の電位も変化する。しかしながら、ＴＦＴ３２のゲート・ソース間電位Ｖｇｓが一定値に保たれているため、有機ＥＬ素子３１に流れる電流は変化しない。したがって、有機ＥＬ素子３１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続けるため、有機ＥＬ素子３１の輝度が変化することはない。また、閾値キャンセル期間におけるＴＦＴ３８の作用により、ＴＦＴ３２の閾値電圧Ｖｔｈをキャンセルし、当該閾値電圧Ｖｔｈのバラツキの影響を受けない一定電流Ｉｄｓを流すことができるため、高画質の画像を得ることができる。
【００５１】
ここで、電源電位Ｖｓｓについて考える。ＴＦＴ３６がオン状態となって有機ＥＬ素子３１の非発光期間に入ることにより、電源電位Ｖｃｃ→ＴＦＴ３７→ＴＦＴ３２→ＴＦＴ３６の経路を通して電源電位Ｖｓｓのノード（以下、Ｖｓｓノードと記す）に電流が流れる（流れ込むあるいは流れ出る）ようになる。その後、ＴＦＴ３８，３９がオン状態となり、ＴＦＴ３７がオフ状態となって、閾値電圧Ｖｔｈのバラツキをキャンセルする閾値キャンセル期間に入ることによっても、接続ノードＮ１２→ＴＦＴ３８→ＴＦＴ３２→ＴＦＴ３６の経路を通してＶｓｓノードに電流が流れる。
【００５２】
これは、ある行（段）の画素回路１１における回路動作である。表示パネル全体でみても、各行ごとにＶｓｓノードに電流が流れることにより、図９に示すように、１行目から最終行ｎに向かって垂直走査が進むにつれてＶｓｓノードに流れる電流量（Ｖｓｓノードに流れ込む電流量あるいはＶｓｓノードにから流れ出る電流量）が増加するため、電源電位Ｖｓｓが変動する。そして、最終行ｎの閾値キャンセル期間が終了した時点でＶｓｓノードに流れ込むあるいはＶｓｓノードから流れ出る電流が無くなることで、電源電位Ｖｓｓが本来の電位に瞬時に戻ろうとするため、電源電位Ｖｓｓに揺れが生じる。この電源電位Ｖｓｓの揺れは、Ｖｓｓノードに流れ込む電流量あるいはＶｓｓノードから流れ出る電流量が少なくなれば起こらなくなる。
【００５３】
画素回路１１内において、閾値電圧Ｖｔｈのキャンセル動作終了から信号電圧Ｖｉｎを書き込むまでの期間に電源電位Ｖｓｓに揺れが生じてしまうと、この期間では駆動トランジスタであるＴＦＴ３２のゲート電位が、当該ＴＦＴ３２がほぼオフ状態となる電位にあることから、ＴＦＴ３２のドレイン電圧（接続ノードＮ１３の電位）は電源電位Ｖｓｓの揺れ、つまりＴＦＴ３２のソース電位の変化に追随することができず、その結果、キャパシタ３３に充電されている電圧、即ちＴＦＴ３２のゲート・ソース間電圧Ｖｇｓが変化してしまう。
【００５４】
図１０を用いてより具体的に説明すると、閾値キャンセル期間中、特にキャンセル動作終了付近で電源電位Ｖｓｓに揺れが生じると、まもなく閾値キャンセル期間が終了してしまうため、閾値キャンセル期間内にＴＦＴ３２のゲート電位がソース電位に完全に追随することができず、閾値キャンセル動作終了時のＴＦＴ３２のゲート・ソース間電圧Ｖｇｓは、電源電位Ｖｓｓの揺れがないときの電圧ΔＶに対して一定値αだけ変化してしまう。逆に、キャンセル動作開始付近で電源電位Ｖｓｓに揺れが生じたとしても、閾値キャンセル期間が終了するまでに十分に時間があり、閾値キャンセル期間内に電源電位Ｖｓｓの揺れに完全に追随することができるために、ＴＦＴ３２のゲート・ソース間電圧Ｖｇｓは、電源電位Ｖｓｓの揺れがないときの電圧ΔＶに対してほとんど変化しない。
【００５５】
このように、閾値電圧Ｖｔｈのキャンセル期間において、垂直走査方向の最終行ｎに向けて走査が進むにつれてＶｓｓノードに流れ込んだり、あるいはＶｓｓノードから流れ出たりする電流量が徐々に増加あるいは減少することによって電源電位Ｖｓｓが変動し、最終行ｎの閾値キャンセル動作が終了した時点で本来の電位に戻る際に電源電位Ｖｓｓに揺れが生じ、この揺れは最終行ｎだけではなく、図１１に示すように、画素回路１１がＶｓｓノードに接続されている垂直走査方向のｉ段目（ｉは任意の段数）にまで影響を及ぼすことになる。電源電位Ｖｓｓに揺れが生じと、ＴＦＴ３２のゲート・ソース間電圧Ｖｇｓの変化分αが大きくなるため、図１２に示すように、画としては、ラスター表示時に、垂直走査方向の最終行ｎ側に帯状の白筋や黒筋、あるいはグラデーションが生じてしまい、均一な濃度の画表示を行うことができなくなる。
【００５６】
［第１実施形態］
そこで、本実施形態では、図１に示す画素回路（画素）１１を基本とし、当該画素回路１１が行列状に配置されてなるアクティブマトリクス型有機ＥＬ表示装置において、画素アレイ部１２の行列状配列における第１行目から、最終行ｎよりも第２駆動走査回路２０およびオートゼロ回路（第３の駆動走査手段）２１によるＴＦＴ３７（第２のスイッチングトランジスタ）およびＴＦＴ３８，３９（第４，第５のスイッチングトランジスタ）の駆動期間中でかつ第１駆動走査回路１９によるＴＦＴ３６（第３のスイッチングトランジスタ）の駆動終了から書き込み走査回路１８によるＴＦＴ３５（第１のスイッチングトランジスタ）の駆動開始までの期間に相当する行数だけ手前の第Ｎ行目までの画素回路１１を有効画素とする構成を採っている。
【００５７】
すなわち、図１３に示すように、ｎ行ｍ列の画素配列の画素アレイ部１２において、第１行目から上記行数だけ最終行ｎ（第ｎ行目）よりも手前の第Ｎ行目までの画素回路１１の領域を有効画素領域１２Ａとし、第Ｎ＋１行目から最終行ｎまでの画素回路１１の領域を無効画素領域１２Ｂとする。ここで、有効画素とは実際に画表示に用いられる画素（画素回路）を言い、無効画素とは実際に画表示に用いられない画素（画素回路）を言う。無効画素領域１２Ｂの各画素については、画表示に用いられない訳であるから発光する必要がなく、したがって有機ＥＬ素子３１は不要となる。
【００５８】
ただし、有効画素領域１２Ａの各画素の回路特性と無効画素領域１２Ｂの各画素の回路特性とを全く同じにするには、無効画素領域１２Ｂの各画素にも有機ＥＬ素子３１を設けるようにしても良い。無効画素領域１２Ｂの各画素にも有機ＥＬ素子３１を設ける場合には、無効画素領域１２Ｂの全体を遮光するようにすれば良い。
【００５９】
ここで、有効画素領域１２Ａの最終行Ｎ（第Ｎ行目）を決定する根拠について述べる。先述したように、閾値電圧Ｖｔｈのキャンセル期間において、垂直走査方向の最終行ｎに向けて走査が進むにつれてＶｓｓノード（電源電位Ｖｓｓのノード）に流れ込んだり、あるいは当該ノードから流れ出たりする電流量が徐々に増加あるいは減少することによって電源電位Ｖｓｓが変動し、最終行ｎの閾値キャンセル動作が終了した時点で本来の電位に戻る際に電源電位Ｖｓｓに揺れが生じ、これに起因してラスター表示時に最終行ｎ側に帯状の白筋や黒筋、あるいはグラデーションの画質不良が生じる。
【００６０】
これら画質不良が生じるのは、ＴＦＴ３７〜３９の駆動（オン）期間中でかつＴＦＴ３６の駆動終了（オフ）、即ち閾値電圧Ｖｔｈのキャンセル動作開始から、ＴＦＴ３５の駆動開始（オン）、即ち書き込み動作開始までの期間に相当する行数Ｍだけ最終行ｎよりも手前の第Ｎ＋１行目から最終行ｎまでとなる。このことから、第１行目から上記行数Ｍ＋１だけ最終行ｎよりも手前の第Ｎ行目までの各画素の領域を有効画素領域１２Ａとし、第Ｎ＋１行目から最終行まで（Ｍ行分）の各画素の領域を無効画素領域１２Ｂとするのである。これにより、図１４から明らかなように、帯状の白筋や黒筋、あるいはグラデーションの画質不良が無効画素領域１２Ｂで発生することになるため、実際に画表示が行われる有効画素領域１２Ａ上に当該画質不良が現れることはなくなる。
【００６１】
上述したように、図１に示す画素回路（画素）１１が行列状に２次元配置されてなるアクティブマトリクス型有機ＥＬ表示装置において、第１行目から閾値キャンセル動作開始から書き込み動作開始までの期間に相当する行数Ｍ＋１だけ最終行ｎよりも手前の第Ｎ行目までの各画素の領域を有効画素領域１２Ａとして用いることにより、電源電位Ｖｓｓの揺れに起因して発生する帯状の白筋や黒筋、あるいはグラデーションの画質不良が有効画素領域１２Ａ上に現れることがないため、有効画素領域１２Ａにおいてムラのない均一な画質を得ることができる。
【００６２】
ここで、画素アレイ部１２の画素配列がｎ行ｍ列を基準として考えた場合、最終行ｎからＭ行分の領域を無効画素領域１２Ｂとすることで、その分だけ実際に画表示が行われる有効画素領域１２Ａの画角が小さくなることになる。そこで、ｎ行ｍ列の画素アレイ部１２の下側（垂直走査方向の前方側）に、画表示に寄与しないダミー画素を配列した領域を設けるようにすれば良い。このときのダミー画素領域の行数（垂直方向の画素数）としては、上記の場合と同様に、閾値キャンセル動作開始から書き込み動作開始までの期間に相当するＭ行に設定することになる。これにより、無効画素領域１２Ｂを設けないときと同じｎ行ｍ列の画角（有効画素領域）を得ることができる。
【００６３】
ところで、画素回路１１内に配線される電源電位Ｖｓｓ用の電源ライン（以下、Ｖｓｓラインと記す）については、配線抵抗値が小さくして電源電位Ｖｓｓの揺れを最小限に抑えるために、一般的に、Ｖｓｓラインの配線の太さを太しており、その分だけ画素回路１１の面積が大きくならざるを得ない。これに対して、本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置では、上述したように、電源電位Ｖｓｓの揺れに起因して発生する帯状の白筋や黒筋、あるいはグラデーションの画質不良が有効画素領域１２Ａ上に現れなくなることから、電源電位Ｖｓｓの揺れを気にする必要がなくなり、その分だけＶｓｓラインの配線の太さを細くすることができるため、画素回路１１の小面積化を図ることができる。その結果、多画素化に伴う高精細化を実現することができ、しかも画素内のレイアウトに余裕を持たせることができるため、高歩留まり化を実現することができる。
【００６４】
（変形例）
ここで、図２のタイミングチャートに示すように、オートゼロ信号ＡＺのパルス幅、即ち閾値キャンセル期間が長いと、それだけ閾値キャンセル動作開始から書き込み動作開始までの期間が長くなるため、無効画素領域１２Ｂの行数（垂直方向の画素数）が多くなることがわかる。したがって、オートゼロ信号ＡＺのパルス幅の調整によって無効画素領域１２Ｂの行数を任意に設定でき、特に当該パルス幅を可能な限り狭くすることによって無効画素領域１２Ｂの行数を少なく抑えることができる。
【００６５】
特に、オートゼロ信号ＡＺの立ち上がりタイミングを遅くしてパルス幅を狭くすることで、当該立ち上がりタイミングを遅くした分だけ発光期間を長く設定できるとともに、駆動トランジスタであるＴＦＴ３２の閾値電圧Ｖｔｈのバラツキをキャンセルする際に、当該ＴＦＴ３２の移動度についてもキャンセルすることができるという利点もある。
【００６６】
また、閾値キャンセル動作終了から書き込み動作開始までの期間についても、オートゼロ信号ＡＺのパルス幅と同様にその期間が長いと、閾値キャンセル動作開始から書き込み動作開始までの期間が長くなるため無効画素領域１２Ｂの行数が多くなる。したがって、閾値キャンセル動作終了から書き込み動作開始までの期間の調整によって無効画素領域１２Ｂの行数を任意に設定でき、特に当該期間を可能な限り短くすることによって無効画素領域１２Ｂの行数を少なく抑えることができる。
【００６７】
［第２実施形態］
本実施形態では、第１実施形態に係るアクティブマトリクス型有機ＥＬ表示装置、即ち図１に示す画素回路（画素）１１を基本とし、当該画素回路１１が行列状に配置されてなり、第１行目から閾値キャンセル動作開始から書き込み動作開始までの期間に相当する行数Ｍ＋１だけ最終行ｎよりも手前の第Ｎ行目までの各画素の領域を有効画素領域１２Ａとして用いる構成のアクティブマトリクス型有機ＥＬ表示装置において、ＴＦＴ３６（第３のスイッチングトランジスタ）の駆動終了（オフ）のタイミングを、書き込み動作開始のタイミングよりも早く設定した構成を採っている。
【００６８】
このように、書き込み動作の開始よりもＴＦＴ３６の駆動が早く終了するようにタイミング設定を行うことで、ＴＦＴ３６を通してのＶｓｓノードへの電流の流れ込み、あるいはＶｓｓノードからの電流の流れ出しが書き込み動作が開始する以前に終わるため、電源電位Ｖｓｓの揺れに起因して帯状の白筋や黒筋、あるいはグラデーションの画質不良が発生する期間が、閾値キャンセル動作開始から書き込み動作開始までの期間ではなく、閾値キャンセル動作開始からＴＦＴ３６の駆動終了までの期間に短縮できる。
【００６９】
これにより、無効画素領域１２Ｂの行数としては、後者の期間、即ち閾値キャンセル動作開始からＴＦＴ３６の駆動終了までの期間に相当する行数を設定すれば良いため、無効画素領域１２Ｂとして、第１実施形態の場合よりも少ない行数を確保すれば良く、有効画素領域１２Ａに対する無効画素領域１２Ｂの画素数の割合を減らすことができるため、その分だけ有効画素領域１２Ａの画角を広く設定できる。また、同じ行数のダミー画素を追加して、当該ダミー画素の領域を無効画素領域１２Ｂとして用いる構成を採る場合には、追加するダミー画素数を、第１実施形態の場合よりも少なくすることができるため、ダミー画素を追加することに伴うパネルサイズの拡大を最小限に抑えることができる。
【００７０】
書き込み動作の開始よりもＴＦＴ３６の駆動が早く終了するようにタイミング設定を行うに当たっては、好ましくは、ＴＦＴ３６（第３のスイッチングトランジスタ）の駆動タイミングを、ＴＦＴ３８，３９（第４，第５のスイッチングトランジスタ）の駆動タイミングと同一に設定する。具体的には、図１５に示すように、第１駆動走査回路１９から出力される駆動信号ＤＳ１の立ち上がりおよび立ち下がりの各タイミングを、オートゼロ回路２１から出力されるオートゼロ信号ＡＺの立ち上がりおよび立ち下がりの各タイミングと同じタイミングにしている。
【００７１】
このようなタイミング設定を行うことにより、図２のタイミングチャートと図１５のタイミングチャートとの対比から明らかなように、上記画質不良が発生する期間をより短縮できるため、無効画素領域１２Ｂとしてより少ない行数を確保すれば済むとともに、ＦＴＦ３８，３９を駆動するオートゼロ信号ＡＺを、ＴＦＴ３６を駆動する駆動信号ＤＳ１として（あるいは、駆動信号ＤＳ１をオートゼロ信号ＡＺとして）兼用することができるため、これら信号を伝送する配線を１本減らすことができるとともに、第１駆動走査回路１９およびオートゼロ回路２１の一方を削減できる。その結果、画素回路１１の小面積化、それに伴う高精細化（多画素化）が可能になるとともに、表示パネルの狭額縁化が可能になる。
【００７２】
（変形例）
第２実施形態の変形例として、図１６に示すように、ＴＦＴ３６の駆動終了（駆動信号ＤＳ１の立ち下がりタイミング）を、ＴＦＴ３８，３９の駆動終了（オートゼロ信号ＡＺの立ち下がりタイミング）よりも早く設定する構成を採ることも可能である。この構成を採ることにより、信号を伝送する配線を１本減らしたり、第１駆動走査回路１９およびオートゼロ回路２１の一方を削減したりする効果は得られないものの、電源電位Ｖｓｓの揺れに起因して帯状の白筋や黒筋、あるいはグラデーションの画質不良が発生する期間をさらに短縮できるため、有効画素領域１２Ａに対する無効画素領域１２Ｂの画素数の割合をさらに減らすことができる。
【００７３】
なお、上記各実施形態では、第１の電源電位を接地電位ＧＮＤ、第２の電源電位を正側電源電位、第３の電源電位を接地電位ＧＮＤ（または、負側電源電位）とした画素回路を例に挙げて説明したが、この電位関係に限られるものではなく、例えば第１の電源電位を負側電源電位、第２の電源電位を接地電位ＧＮＤに設定した画素回路や、第３の電源電位を正側電源電位に設定した画素回路にも同様に適用可能である。
【００７４】
また、上記各実施形態では、画素の表示素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いた表示装置全般に適用可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の適用例に係るアクティブマトリクス型表示装置および当該表示装置に用いられる画素（画素回路）の構成を示す回路図である。
【図２】本適用例に係る画素回路の動作説明に供するタイミングチャートである。
【図３】本適用例に係る画素回路の動作説明図（その１）である。
【図４】本適用例に係る画素回路の動作説明図（その２）である。
【図５】本適用例に係る画素回路の動作説明図（その３）である。
【図６】本適用例に係る画素回路の動作説明図（その４）である。
【図７】本適用例に係る画素回路の動作説明図（その５）である。
【図８】本適用例に係る画素回路の動作説明に供する特性図である。
【図９】本適用例に係る画素回路の課題の説明に供する波形図（その１）である。
【図１０】本適用例に係る画素回路の課題の説明に供する波形図（その２）である。
【図１１】電源電位Ｖｓｓの揺れの影響が及ぶ行の説明図である。
【図１２】垂直走査方向の最終行に向けてグラデーションが生じる様子を示す図である。
【図１３】本発明の第１実施形態に係るアクティブマトリクス型有機ＥＬ表示装置における有効画素領域と無効画素領域の関係を示す図である。
【図１４】グラデーションが有効画素領域には現れず、無効画素領域に発生する様子を示す図である。
【図１５】本発明の第２実施形態に係るアクティブマトリクス型有機ＥＬ表示装置に用いられる画素回路の動作説明に供するタイミングチャートである。
【図１６】第２実施形態の変形例に係るタイミングチャートである。
【図１７】アクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すブロック図である。
【図１８】従来例に係る画素回路を示す回路図である。
【図１９】有機ＥＬ素子のＩ−Ｖ特性の経時変化を示す特性図である
【図２０】ＮチャネルＴＦＴで構成した従来例に係る画素回路を示す回路図である。
【図２１】初期状態における駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。
【図２２】経時変化後の駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。
【図２３】ＮチャネルＴＦＴのソースを接地電位に接続した構成の画素回路を示す回路図である。
【符号の説明】
【００７６】
１１…画素（画素回路）、１２…画素アレイ部、１３…走査線、１４…第１駆動線、１５…第２駆動線、１６…オートゼロ線、１７…データ線、１８…書き込み走査回路、１９…第１駆動走査回路、２０…第２駆動走査回路、２１…オートゼロ回路、２２…データ線駆動回路、３１…有機ＥＬ素子、３２…駆動トランジスタ（ＴＦＴ）、３３，３４…キャパシタ、３５〜３９…スイッチングトランジスタ（ＴＦＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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