(57)【要約】【課題】最小の大きさの出力メモリを具備したビデオスケーラ及び出力メモリ選択方法を提供する。【解決手段】本発明のビデオスケーラはビデオスケーラコアの正常的な動作を保障できる最小大きさの出力メモリを含んで回路面積を減らす。さらに、本発明の縮小された出力メモリを具備したビデオスケーラを含む信号処理装置はスケーラコアによってスケーリングされた映像データが出力メモリに貯蔵されてから最小必要時間が経過した後、出力メモリから映像データが読み出されるように制御することによって出力メモリが出力水平ピクセルの数に対応する大きさを有するのと同一な性能を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
出力映像の大きさに適するように入力映像信号に対するスケーリングアップ／ダウンを実行するスケーラコアと、
前記スケーラコアから出力される映像信号を貯蔵する出力メモリとを含み、
前記出力メモリの大きさは、
前記出力メモリにデータを完全に満たすのにかかる時間が前記スケーラコアで入力水平ピクセルに対する映像信号をスケーリングするのにかかるスケーリング時間と、前記出力メモリから出力水平ピクセルに対する映像信号を読み出すのにかかる読み出し時間との差より大きい最小値を有するように選択されることを特徴とするビデオスケーラ。
【請求項２】
前記入力水平ピクセルは入力映像の水平ラインに属するピクセルであることを特徴とする請求項１に記載のビデオスケーラ。
【請求項３】
前記出力水平ピクセルは出力映像の水平ラインに属するピクセルであることを特徴とする請求項１に記載のビデオスケーラ。
【請求項４】
前記スケーリング時間は、前記入力水平ピクセルの数及びスケーリングクロック周波数に基づいて決定されることを特徴とする請求項１に記載のビデオスケーラ。
【請求項５】
前記読み出し時間は、前記出力水平ピクセルの数及び出力クロック周波数に基づいて決定されることを特徴とする請求項１に記載のビデオスケーラ。
【請求項６】
前記スケーリングクロック周波数は前記出力クロック周波数より高いことを特徴とする請求項３に記載のビデオスケーラ。
【請求項７】
前記メモリの大きさは、最大貯蔵ピクセルの数及び各ピクセルに対する映像データの大きさに基づいて決定されることを特徴とする請求項１に記載のビデオスケーラ。
【請求項８】
前記スケーラコアは、
水平同期信号に応答して、前記入力映像信号のスケーリングを実行し、出力同期信号に応答してスケーリング実行された映像信号を前記出力メモリに出力することを特徴とする請求項１に記載のビデオスケーラ。
【請求項９】
スケーリング係数は前記入力水平ピクセルの数及び前記出力水平ピクセルの数に基づいて設定され、前記スケーラコアは前記スケーリング係数に応じて入力映像信号に対するスケーリングを実行することを特徴とする請求項１に記載のビデオスケーラ。
【請求項１０】
互いに異なる大きさを有する複数のメモリの各々に対して、多様なスケーリング係数に基づいて、前記書き込み時間及び前記読み出し時間を計算することを特徴とする請求項１に記載のビデオスケーラ。
【請求項１１】
システムバスと、
システムバスに連結され、出力映像の大きさに適するように入力映像信号に対するスケーリングアップ／ダウンを実行するビデオスケーラとを含み、
前記ビデオスケーラは、
前記スケーリングアップ／ダウンを実行し、スケーリングされた映像信号を出力するスケーラコアと、
前記スケーラコアから出力される映像信号を貯蔵する出力メモリを含み、
前記出力メモリの大きさは、
前記出力メモリにデータを完全に満たすのにかかる書き込み時間が前記スケーラコアで入力水平ピクセルに対する映像信号をスケーリングするのにかかるスケーリング時間と、前記出力メモリから出力水平ピクセルに対する映像信号を読み出すのにかかる読み出し時間との差より大きい最小値を有するように選択されることを特徴とする映像処理装置。
【請求項１２】
前記入力水平ピクセルは入力映像の水平ラインに属するピクセルであり、前記出力水平ピクセルは出力映像の水平ラインに属するピクセルであることを特徴とする請求項１１に記載の映像処理装置。
【請求項１３】
前記スケーリング時間は、
前記出力水平ピクセルの数及びスケーリングクロック周波数に基づいて決定されることを特徴とする請求項１１に記載の映像処理装置。
【請求項１４】
前記読み出し時間は、
前記出力水平ピクセルの数及び出力クロック周波数に基づいて決定されることを特徴とする請求項１３に記載の映像処理装置。
【請求項１５】
前記スケーリングクロック周波数は前記出力クロック周波数より高いことを特徴とする請求項１１に記載の映像処理装置。
【請求項１６】
前記メモリの大きさは、最大貯蔵ピクセルの数及び各ピクセルに対する映像データの大きさに基づいて決定されることを特徴とする請求項１１に記載の映像処理装置。
【請求項１７】
スケーリング係数は前記入力水平ピクセルの数及び前記出力水平ピクセルの数に基づいて決定され、
前記スケーラコアは前記スケーリング係数に基づいて、入力映像信号に対するスケーリングを実行することを特徴とする請求項１１に記載の映像処理装置。
【請求項１８】
前記出力メモリ大きさは、
多様なスケーリング係数に対するスケーリング時間と、互いに異なる大きさを有するメモリの前記多様なスケーリング係数に対する読み出し時間と、書き込み時間とを求め、各々のスケーリング係数に対応する（書き込み時間）−（（スケーリング時間）−（読み出し時間））が０より大きい最小値を有するメモリの大きさとして選択されることを特徴とする請求項１７に記載のビデオスケーラ。
【請求項１９】
前記スケーラコアは、
水平同期信号に応答して、前記スケーリングを実行し、出力同期信号に応答してスケーリングアップ／ダウン実行された映像信号を前記出力メモリに出力することを特徴とする請求項１１に記載の映像処理装置。
【請求項２０】
前記水平同期信号及び前記出力同期信号を生成する同期及びクロック信号生成器をさらに含むことを特徴とする請求項１９に記載の映像処理装置。
【請求項２１】
前記出力同期信号は前記水平同期信号が活性化された後、出力オフセットが経過してから活性化されることを特徴とする請求項１９に記載の映像処理装置。
【請求項２２】
前記同期及びクロック信号生成器は、
前記出力オフセットを貯蔵するためのレジスタを含むことを特徴とする請求項２１に記載の映像処理装置。
【請求項２３】
前記同期及びクロック信号生成器は、
前記スケーリング係数、前記スケーリング時間、前記読み出し時間、前記スケーリングクロック周波数及び前記出力クロック周波数に基づいて前記出力オフセットを設定し、計算された出力オフセットを前記レジスタに貯蔵する計算ユニットをさらに含むことを特徴とする請求項２２に記載の映像処理装置。
【請求項２４】
前記計算ユニットは、
前記スケーリング係数ＳＦが１より大きく、前記スケーリング時間が前記読み出し時間より長い時、（（前記スケーリング時間）−（前記読み出し時間））ｘ（前記出力クロック周波数）を前記出力オフセットとして設定することを特徴とする請求項２３に記載の映像処理装置。
【請求項２５】
前記計算ユニットは、
前記スケーリング係数ＳＦが１より大きく、前記スケーリング時間が前記読み出し時間と同一、またはより短い時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定することを特徴とする請求項２３に記載の映像処理装置。
【請求項２６】
前記計算ユニットは、
前記スケーリング係数ＳＦが１より小さい時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定することを特徴とする請求項２３に記載の映像処理装置。
【請求項２７】
スケーラコアから出力されるスケーリングされた映像データを貯蔵するための出力メモリの大きさを選択する方法によって、
大きさが互いに異なる複数のメモリの各々にスケーリングされた映像データを完全に満たすのにかかる貯蔵時間Ｔｍを計算する段階と、
前記スケーラコアが前記複数のメモリのうち入力水平ピクセルに対する映像データをスケーリングするのにかかるスケーリング時間ＳＴと、出力水平ピクセルに対する映像データを前記出力メモリから読み出すのにかかる読み出し時間ＲＴとの差ＲＴ−ＳＴより大きい貯蔵時間のうち最小貯蔵時間を有するメモリをスケーラ出力メモリとして選択する段階とを含むことを特徴とするスケーラ出力メモリの大きさ選択方法。
【請求項２８】
前書き込み力水平ピクセルは入力映像の大きさによる水平方向に一ラインに属するピクセルであることを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項２９】
前記出力水平ピクセルは出力映像の大きさによる水平方向に一ラインに属するピクセルであることを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３０】
スケーリング係数は入力水平ピクセルの数及び出力ピクセルの数に基づいて決定され、
前記貯蔵時間計算段階は、多様な出力水平ピクセルの数による複数のスケーリング係数に対して、前記複数のメモリの各々に対する貯蔵時間を計算する段階を含むことを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３１】
前記スケーリング時間は、
前記入力水平ピクセルの数及びスケーリングクロック周波数基づいて決定されることを特徴とする請求項３７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３２】
前記読み出し時間は、
前記出力水平ピクセルの数及び出力クロック周波数に基づいて決定されることを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３３】
前記スケーリングクロック周波数は前記出力クロック周波数より高いことを特徴とする請求項３２に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３４】
前記複数のメモリの各々の大きさは、
最大貯蔵ピクセルの数及び各ピクセルに対する映像データの大きさに基づいて決定されることを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３５】
複数のスケーリング係数に各々対応する前記複数のメモリの各々に対する貯蔵時間は最大貯蔵ピクセル数、スケーリングクロック周波数及びスケーリング係数に基づいて決定されることを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３６】
前記スケーラコアは水平同期信号に応答して、スケーリングを実行し、前記出力メモリに貯蔵された映像データは出力同期信号に応答して読み出されることを特徴とする請求項２７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３７】
前記出力同期信号は前記水平同期信号が活性化された後、出力オフセットが経過してから、活性化されることを特徴とする請求項３６に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３８】
前記出力メモリ選択段階が実行された後、前記出力オフセットを設定する段階をさらに含むことを特徴とする請求項３７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項３９】
前記出力オフセット設定段階は、
前記スケーリング係数、前記スケーリング時間、前記読み出し時間、前記スケーリングクロック周波数及び前記出力クロック周波数に基づいて前記出力オフセットを設定する段階を含むことを特徴とする請求項３８に記載のスケーラ出力メモリの大きさ選択方法。
【請求項４０】
前記出力オフセット設定段階は、
前記スケーリング係数が１より大きく、前記スケーリング時間が前記読み出し時間より長い時、前記スケーリング時間、前記読み出し時間、及び前記出力クロック周波数に基づいて前記出力オフセットを設定する段階をさらに含むことを特徴とする請求項３７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項４１】
前記出力オフセット設定段階は、
前記スケーリング係数が１より大きく、前記スケーリング時間が前記読み出し時間と同一、またはより短い時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重なられない最小値を前記出力オフセットとして設定する段階をさらに含むことを特徴とする請求項３７に記載のスケーラ出力メモリの大きさ選択方法。
【請求項４２】
前記出力オフセット設定段階は、
前記スケーリング係数ＳＦが１より小さい時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定する段階をさらに含むことを特徴とする請求項３７に記載のスケーラメモリの大きさ選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力映像フォーマットを出力映像の大きさに適合するフォーマットに変換するビデオスケーラに係り、さらに具体的には、出力メモリを含むビデオスケーラ及びビデオスケーラ内の出力メモリの大きさを最小化する方法に関する。
【背景技術】
【０００２】
デジタル映像が普遍化される時代を迎えて、多様な大きさと形式のデジタル映像機器が常用化されて出市されている。デジタルＴＶ、ＨＤ−ＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＩＭＴ−２０００(Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｏｂｉｌｅ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ−２０００)端末機等のようなデジタル映像機器は既存のアナログ映像では見られない鮮明な映像を提供するのみならず、デジタル映像処理によってだけ可能な画面の分離、拡大、縮小、平滑化などのような多様な映像処理機能を提供している。
【０００３】
デジタル映像処理の一つとして、映像を拡大／縮小する映像スケーリング技術は、一般的にカメラから入力される映像に対して適用したり、デジタル映像出力装置で部分拡大機能やＰＩＰ(Ｐｉｃｔｕｒｅ  ｉｎ  Ｐｉｃｔｕｒｅ)を実現するのに応用されていた。最近のように、カラー／動画移動通信端末機が普遍化されている時点では、標準ビデオコーデック（ＣＯＤＥＣ：ｃｏｄｅｒ／ｄｅｃｏｄｅｒ）と多様な大きさ（ｓｉｚｅ）のＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）装置との間のインターフェイス（ｉｎｔｅｒｆａｃｅ）問題を解決する最も重要な技術である。標準ビデオコーデックは１７６ｘ１４４(ここで、１７６ｘ１４４は水平方向のピクセル（ｐｉｘｅｌ）数ｘ垂直方向のピクセル数の映像大きさを意味)のＱＣＩＦ(Ｑｕａｄｒａｔｕｒｅ  Ｃｏｍｍｏｎ  Ｉｎｔｅｒｆａｃｅ  Ｆｏｒｍａｔ)大きさを主に支援するように設計されている。これに対して、各種の端末機に採択されるＬＣＤ装置はディスプレーする映像の大きさが端末機の大きさと製造単価に合うように多様に生産される。これに従って、標準ビデオコーデックから出力される映像をＬＣＤ装置の画面上にディスプレーするためには、拡大したり縮小したりする必要性がある。
【０００４】
このように映像を拡大したり、縮小するための映像のスケーリング技術は非常に多様複雑であり、多くの技術が知られている。一般的にビデオスケーラは多様な入力に対応するために出力クロック信号の周波数より高い周波数のクロック信号でスケーリングを実行する。スケーラから出力される映像データと映像処理チップ（ｉｍａｇｅ  ｐｒｏｃｅｓｓｉｎｇ  ｃｈｉｐ）の出力端子、即ち、ＬＣＤパネルのようなディスプレー装置と連結される端子に出力される映像データの非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）問題を解決するためにスケーラの出力端に出力バッファまたはメモリを連結する。一般的に出力メモリの大きさは出力映像データの水平方向の最大ピクセル数ｘピクセル当たりの映像データ大きさに設定される。
【０００５】
デジタルＴＶ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｄｉｓｃ）プレーヤなどのように電力が十分に供給され、製品の大きさも十分に大きくてデジタル映像処理機能の実現に要求されるシステムの資源の不足がない場合には、各種のデジタル映像処理機能を容易に実現できる。しかし、ＩＭＴ−２０００移動通信端末機、ＰＤＡ、デジタルキャムコーダ（ｃａｍｃｏｒｄｅｒ）などのような携帯用システムは製品の大きさが小さく、供給電力容量が少ないなどの多い制約事項を伴う。したがって、デジタル映像処理機能の実現において、大きさを減らし、電力消費を減らすことが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、最小の大きさを有する出力メモリを備えたビデオスケーラを提供することにある。
【０００７】
本発明の他の目的は、ビデオスケーラに具備される出力メモリの大きさを最小化するための出力メモリの大きさ選択方法を提供することにある。
【０００８】
本発明の他の目的は、最小の大きさを有する出力メモリを備え、安定的に動作するビデオスケーラを提供することにある。
【０００９】
本発明の他の目的は、最小大きさを有する出力メモリを備え、安定的に動作するように同期信号を発生するビデオスケーラを提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために本発明の特徴によると、ビデオスケーラは、出力映像の大きさに適するように入力映像信号に対するスケーリングアップ／ダウンを実行するスケーラコアと、前記スケーラコアから出力される映像信号を貯蔵する出力メモリとを含む。前記出力メモリの大きさは、前記出力メモリにデータを完全に満たすのにかかる書き込み時間ＷＴが前記スケーラコアで入力水平ピクセルに対する映像信号をスケーリングするにかかるスケーリング時間ＳＴと前記出力メモリから出力水平ピクセルに対する映像信号を読み出すにかかる読み出し時間ＲＴの差より大きい最小値を有するように選択される。
【００１１】
望ましい実施例において、前記入力水平ピクセルは入力映像の大きさによる水平方向の一ラインに属するピクセルであり、前記出力水平ピクセルは出力映像の大きさによる水平方向に一ラインに属するピクセルである。
【００１２】
前記スケーリング時間ＳＴは、(前記入力水平ピクセルの数）／ (スケーリングクロック周波数)であり、前記読み出し時間ＲＴは、(前記出力水平ピクセルの数）／ (出力クロック周波数)である。前記スケーリングクロック周波数は前記出力クロック周波数より高く、前記メモリの大きさは、(最大貯蔵ピクセルの数)Ｘ(各ピクセルに対する映像データの大きさ)である。前記スケーラコアは、水平同期信号に応答して前記スケーリングアップ／ダウンを実行し、出力同期信号に応答してスケーリングアップ／ダウン実行された映像信号を前記出力メモリに出力する。
【００１３】
この実施例において、スケーリング係数ＳＦは(前記入力水平ピクセルの数）／（前記出力水平ピクセルの数）であり、前記スケーラコアは前記スケーリング係数に応じて入力映像信号に対するスケーリングアップ／ダウンを実行する。
【００１４】
この実施例において、互いに異なる大きさを有する複数のメモリの各々に対して、多様なスケーリング係数に対する前記書き込み時間及び前記読み出し時間を計算し、前記複数のメモリのうち前記書き込み時間が前記スケーリング時間と前記読み出し時間との差より大きい最小値を有するメモリの大きさが前記出力メモリの大きさとして設定される。
【００１５】
本発明の他の特徴によると、映像処理装置は、システムバス及び前記システムバスに連結され、出力映像大きさに合うように入力映像信号に対するスケーリングアップ／ダウンを実行するビデオスケーラを含む。前記ビデオスケーラは、前記スケーリングアップ／ダウンを実行し、スケーリングされた映像信号を出力するスケーラコア、そして前記スケーラコアから出力される映像信号を貯蔵する出力メモリを含む。前記出力メモリの大きさは、前記出力メモリにデータを完全に満たすのにかかる書き込み時間ＷＴが前記スケーラコアで入力水平ピクセルに対する映像信号をスケーリングするのにかかるスケーリング時間ＳＴと、前記出力メモリから出力水平ピクセルに対する映像信号を読み出すのにかかる読み出し時間ＲＴとの差より大きい最小値を有するように選択される。
【００１６】
望ましい実施例において、スケーリング係数ＳＦは(前記入力水平ピクセルの数）／（前記出力水平ピクセルの数）であり、前記スケーラコアは前記スケーリング係数に応じて入力映像信号に対するスケーリングアップ／ダウンを実行する。
【００１７】
この実施例において、前記出力メモリの大きさは、多様なスケーリング係数に対するスケーリング時間、互いに異なる大きさを有するメモリの前記多様なスケーリング係数に対する読み出し時間、及び書き込み時間を求め、各々のスケーリング係数に対応する(書き込み時間)−((スケーリング時間)−(読み出し時間))が０より大きい最小値を有するメモリの大きさとして選択される。
【００１８】
この実施例において、前記スケーラコアは、水平同期信号に応答して、前記スケーリングアップ／ダウンを実行し、出力同期信号に応答してスケーリングアップ／ダウン実行された映像信号を前記出力メモリに出力する。
【００１９】
この実施例において、前記映像処理装置は、前記水平同期信号及び前記出力同期信号を生成する同期及びクロック信号生成器をさらに含み、前記出力同期信号は前記水平同期信号が活性化された後、出力オフセットが経過してから活性化される。
【００２０】
この実施例において、前記同期及びクロック信号生成器は、前記出力オフセットを貯蔵するためのレジスタを含む。前記同期及びクロック信号生成器は、前記スケーリング係数、前記スケーリング時間、前記読み出し時間、前記スケーリングクロック周波数及び前記出力クロック周波数に基づいて前記出力オフセットを設定し、計算された出力オフセットを前記レジスタに貯蔵する計算ユニットをさらに含む。
【００２１】
この実施例において、前記計算ユニットは、前記スケーリング係数ＳＦが１より大きく、前記スケーリング時間が読み出し時間より長い時、((前記スケーリング時間)−（前記読み出し時間))Ｘ(前記出力クロック周波数)を前記出力オフセットとして設定する。前記計算ユニットは、前記スケーリング係数ＳＦが１より大きく、前記スケーリング時間が前記読み出し時間と同一、またはより短い時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定する。前記計算ユニットは、前記スケーリング係数ＳＦが１より小さい時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定する。
【００２２】
本発明の他の特徴によると、スケーラコアから出力されるスケーリングされた映像データを貯蔵するための出力メモリの大きさを選択する方法は、大きさが互いに異なる複数のメモリの各々にスケーリングされた映像データを完全に満たすのにかかる貯蔵時間Ｔｍを計算する段階と、前記スケーラコアが前記複数のメモリのうち入力水平ピクセルに対する映像データをスケーリングするのにかかるスケーリング時間ＳＴと、出力水平ピクセルに対する映像データを前記出力メモリから読み出すのにかかる読み出し時間ＲＴとの差（ＲＴ−ＳＴ）より大きい貯蔵時間のうち最小貯蔵時間を有するメモリをスケーラ出力メモリとして選択する段階とを含む。
【００２３】
望ましい実施例において、スケーリング係数ＳＦは(入力水平ピクセルの 数）／（出力水平ピクセルの数）であり、前記貯蔵時間計算段階は、多様な出力水平ピクセルの数による複数のスケーリング係数ＳＦｉに対して前記複数のメモリの各々に対する貯蔵時間Ｔｍｉを計算する段階を含む。
【００２４】
この実施例において、複数のスケーリング係数ＳＦｉに対して前記複数のメモリの各々に対する貯蔵時間Ｔｍｉは（最大貯蔵ピクセル数）／（スケーリングクロック周波数）＊（スケーリング係数）である。
【００２５】
この実施例において、前記スケーラコアは水平同期信号に応答してスケーリングを実行し、前記出力メモリに貯蔵された映像データは出力同期信号に応答して読み出される。前記出力同期信号は前記水平同期信号が活性化された後、出力オフセットが経過してから活性化される。
【００２６】
この実施例において、前記スケーラ出力メモリの大きさ選択方法は、前記出力メモリ選択段階が実行された後、前記出力オフセットを設定する段階をさらに含む。
【００２７】
この実施例において、前記出力オフセット設定段階は、前記スケーリング係数、前記スケーリング時間、前記読み出し時間、前記スケーリングクロック周波数及び前記出力クロック周波数に基づいて前記出力オフセットを設定する段階を含む。
【００２８】
この実施例において、前記出力オフセット設定段階は、前記スケーリング係数ＳＦが１より大きく、前記スケーリング時間が前記読み出し時間より長い時、（（前記スケーリング時間）−（前記読み出し時間））Ｘ（前記出力クロック周波数））を前記出力オフセットとして設定する段階をさらに含む。
【００２９】
前記出力オフセット設定段階は、前記スケーリング係数ＳＦが１より大きく、前記スケーリング時間が前記読み出し時間と同一、またはより短い時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定する段階をさらに含む。
【００３０】
前記出力オフセット設定段階は、前記スケーリング係数ＳＦが１より小さい時、前記出力メモリに対する読み出しアドレス及び書き込みアドレスが重ならない最小値を前記出力オフセットとして設定する段階をさらに含む。
【発明の効果】
【００３１】
このような本発明によると、出力メモリはビデオスケーラコアの正常的な動作を保障できる最小大きさに設定される。したがって、ビデオスケーラの回路面積は最小化される。さらに、本発明の信号処理装置はスケーラコアによってスケーリングされた映像データが出力メモリに貯蔵されてから最小の必要時間が経過された後、出力メモリから映像データが読み出されるように制御することによって、出力メモリが出力水平ピクセルの数に対応する大きさを有すると同一の性能を有する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の望ましい実施例を添付された図面を参照して詳細に説明する。
【００３３】
図１は本発明の望ましい実施例に係る映像処理装置の構成を示すブロック図である。映像処理装置１００はシステムバス１０１と連結されたシステムメモリ１１０とビデオスケーラ１３０とを含む。本発明の望ましい実施例において、映像処理装置１００はＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）で実現され、ビデオスケーラ１３０で必要なクロック信号及び同期信号を生成するクロック及び同期信号生成器１５０をさらに含む。クロック及び同期信号生成器１５０は計算ユニット１５１とオフセットレジスタ１５２とを含む。計算ユニット１５１とオフセットレジスタ１５２の具体的な動作は次に詳細に説明する。
【００３４】
映像処理チップ１００は図１に図示された構成以外にメインプロセッサ、ＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）回路、オーディオ回路、グラフィックコントローラ、デインターレーサ（ｄｅｉｎｔｅｒｌａｃｅｒ）などをさらに含むが、本明細書ではビデオスケーリングとかかわる回路構成だけを図示して説明する。
【００３５】
ホストから伝送された入力映像データはシステムメモリ１１０に貯蔵される。ここで、ホストはコンピュータ、カメラのような映像入力装置、デジタル放送送出局などとなり得る。
【００３６】
スケーラコア１３１はシステムメモリ１１０に貯蔵された入力映像データを読み出して、スケーリング比率に従って、入力映像のピクセルを減らしたり増やすスケーリングアップ／ダウンを実行する。スケーリングダウンの一番簡単な方法では入力映像データのピクセルを単純にダウンサンプリング（ｄｏｗｎ  ｓａｍｐｌｉｎｇ）することであり、スケーリングアップの方法には、入力映像データの画素を複写して画素の数を増やすことと補間法（ｉｎｔｅｒｐｏｌａｔｉｏｎ）とがある。
【００３７】
スケーラコア１３１はクロック及び同期信号生成器１５０からのクロック信号及び同期信号に応答してスケーリング係数（ｓｃａｌｉｎｇ  ｆａｃｔｏｒ）によるスケーリングアップ／ダウンを実行する。スケーリング係数はメインプロセッサ（図示せず）から提供することができ、または、メインプロセッサから提供された入力ピクセルの数及び出力ピクセルの数から数式１のような演算を通じて求められる。
【００３８】
【数１】
2006330704.tif 000003
【００３９】
スケーリング係数ＳＦが１より小さければ、スケーリングアップウが実行され、スケーリング係数ＳＦが１より大きければ、スケーリングダウンが実行される。スケーラコア１３１は図面に図示されていない垂直スケーラ、そして水平スケーラを含んで垂直スケーリング及び水平スケーリングを実行する。一般的に垂直スケーラによって所定の個数のラインに対するスケーリングが実行された後、水平スケーラによって水平方向スケーリングが実行される。
【００４０】
スケーラコア１３１はスケーリングアップ／ダウンが実行された映像データを出力メモリ１３２に貯蔵し、出力同期信号に応答して出力メモリ１３２に貯蔵された映像データが出力端子に出力されるように制御する。本発明の望ましい実施例による出力メモリ１３２はビデオスケーラコア１３１の正常的な動作を保障できる最小の大きさで設定される。
【００４１】
図２はクロック信号の周波数による領域分類を示している。システムバス１０１とシステムメモリ１１０とはシステムクロック信号に同期して動作する。クロック及び同期信号生成器１５０とスケーラコア１３１とはスケーラコアクロック信号に同期して動作する。そして出力メモリ１３２は出力クロック信号に同期して動作する。
【００４２】
一般的にスケーラコアクロック信号の周波数は出力クロック信号の周波数より高い。本明細書では解像度が１９２０Ｘ５４０であり、１０８０ｉ（ｉｎｔｅｒｌａｃｅ）方式で入力映像信号が入力され、スケーラコアクロック信号の周波数が１４４ＭＨｚ、そして出力クロック信号の周波数が７４．２５ＭＨｚである場合を一例として説明する。
【００４３】
図３は出力メモリの大きさを選択するための多様なスケーリング係数に対するスケーリング時間、多様な大きさのメモリの読み出し時間及び書き込み時間を整理して示している。図３に図示された具体的な数値は一例として説明しているのみで、本発明の範囲を限定するものではない。図３では入力水平ピクセルの数が１９２０であり、出力水平ピクセルの数が１９２０から１２０まで、即ち、スケーリング係数が１から１６である場合を示している。
【００４４】
スケーリング時間ＳＴはスケーラコア１３１が１ライン、即ち、入力水平ピクセルに対するスケーリングを実行するのにかかる時間である。スケーリング時間ＳＴは入力水平ピクセルの数／スケーラクロック信号の周波数、即ち、１９２０／１４４ＭＨｚ＝１３．３３３３３３３３μｓである。
【００４５】
読み出し時間ＲＴは出力メモリ１３２に貯蔵された１ライン、即ち、出力水平ピクセルを読み出すのにかかる時間である。スケーラコア１３１はクロック及び同期信号生成器１５０からの出力クロック信号に同期して読み出し命令と読み出しアドレスとを出力メモリに伝達する。それで、読み出し時間ＲＴは（出力水平ピクセルの数）／（出力クロック信号の周波数）である。即ち、出力水平ピクセルの数が１９２０であれば、１９２０／７４．２５ＭＨｚ＝２５．８５８５８５８６μｓであり、出力水平ピクセルの数が９６０であれば、９６０／７４．２５ＭＨｚ＝１２．９２９２９２９３μｓである。
【００４６】
図３に図示された例では、出力メモリ１３２の大きさを選択するために１２８ピクセル大きさ、２５６ピクセル大きさ、及び５１２ピクセルの大きさのメモリの書き込み時間ＷＴ1、ＷＴ２、ＷＴ３を一例として示している。１２８ピクセルの大きさメモリとは１２８ピクセルの映像データを貯蔵できるメモリ大きさを意味する。書き込み時間ＷＴ１は１２８ピクセルの大きさメモリに映像データを完全に貯蔵するのにかかる時間である。出力メモリ１３２に映像データを貯蔵するための書き込み命令、書き込みアドレス及び映像データはスケーラコアクロック信号に同期して出力メモリ１３２に提供される。出力メモリ１３２に対する書き込み命令及び書き込みアドレスはスケーラコア１３１から提供でき、または、ビデオスケーラ内の他の回路ブロックによっても提供できる。スケーラコア１３１から出力される映像データはスケーラコアクロック信号に同期して出力メモリ１３２に伝達される。例えば、スケーリング係数が４であれば、スケーラコアクロック信号の４サイクルのたびにスケーリングアップ／ダウン実行された映像データがスケーラコア１３１から出力される。したがって、書き込み時間ＷＴ１は（メモリ大きさ）／（スケーラコアクロック周波数）Ｘ（スケーリング係数）である。
【００４７】
出力メモリ１３２にデータを完全に満たすのにかかる書き込み時間ＷＴはスケーラコア１３１で入力水平ピクセルに対する映像信号をスケーリングするのにかかるスケーリング時間ＳＴと出力メモリ１３２から出力水平ピクセルに対する映像信号を読み出すのにかかる読み出し時間ＲＴとの差より大きくなければならない。即ち、ＷＴ＞（ＳＴ−ＲＴ）であるべきである。なぜなら、スケーリングされた映像データが出力メモリ１３２に貯蔵される前、読み出し動作を行えば、出力メモリ１３２が空になる（ｅｍｐｔｙ）結果を招来する。最悪の場合においては、出力メモリ１３２に貯蔵されたデータがなくても、読み出し動作が実行される。ＷＴ＞（ＳＴ−ＲＴ）条件を満足すれば、（ＲＴ＋ＷＴ）＞ＳＴになって、メモリが空になる場合を防ぐことができる。図４はスケーリング時間ＳＴ、読み出し時間ＲＴ、及び書き込み時間ＷＴの関係を図式的に示している。
【００４８】
ＷＴ＞（ＳＴ−ＲＴ）条件を満足すれば、ＷＴ−（ＳＴ−ＲＴ）の値が最小値であるメモリの大きさを出力メモリ１３２の大きさとして選択する。出力メモリ１３２の大きさを最小化することでビデオスケーラ１３０の全体回路面積をさらに減らすことができる。
【００４９】
図３に図示された例において、１２８ピクセルの大きさメモリはスケーリング係数が３から１２まである時、ＷＴ１＜（ＳＴ−ＲＴ）であるから不適合である。２５６ピクセルの大きさメモリは全てのスケーリング係数でＷＴ２＞（ＳＴ−ＲＴ）を満足し、また、５１２ピクセルの大きさメモリも全てのスケーリング係数でＷＴ３＞（ＳＴ−ＲＴ）を満足する。したがって、二つのメモリのうちメモリの大きさが小さい２５６ピクセル大きさの出力メモリ１３２の大きさがビデオスケーラ１３０の安定された動作を保障する最小メモリの大きさとして適する。
【００５０】
周知のように、例えば、入力映像データのＹＣｒＣｂフォーマットが４:２:２であり、出力映像データのフォーマットが４：４：４であれば、ＣｒＣｂ成分のための出力メモリの大きさはＹ成分に比べて２倍が必要となる。しかし、本発明の望ましい実施例による方法で出力メモリ１３２の大きさを設定すれば、別途のメモリの追加なしに、全ての入力映像データフォーマット（４：２：０、４：２：２、４：４：４）に対して４：４：４にスケーリングできる。
【００５１】
図５は図１に図示されたクロック及び同期信号生成器１５０で生成される同期信号を示すタイミング図である。クロック及び同期信号生成器１５０は垂直同期信号Ｖ＿ｓｙｎｃ＿ｓｃａｌｅｒ、垂直スケーラ活性信号Ｖ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒ、水平同期出力信号Ｈ＿ｓｙｎｃ＿ｏｕｔ及び水平出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｏｕｔを生成する。本明細書では、クロック及び同期信号生成器１５０で生成された信号が全てのビデオスケーラ１３０に提供されると表記して説明するが、他の実施例では、水平同期出力信号Ｈ＿ｓｙｎｃ＿ｏｕｔ及び水平出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｏｕｔが映像処理チップ１００に別途に具備された出力回路（図示せず）に提供できる。出力回路は水平同期出力信号Ｈ＿ｓｙｎｃ＿ｏｕｔ及び水平出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｏｕｔに同期して出力メモリ１３２に貯蔵された映像データが出力端子を通じてディスプレーパネルに出力されるように制御する。本明細書では、垂直同期信号Ｖ＿ｓｙｎｃ＿ｓｃａｌｅｒ、垂直スケーラ活性信号Ｖ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒ、水平同期出力信号Ｈ＿ｓｙｎｃ＿ｏｕｔ及び水平出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｏｕｔが入力されるビデオスケーラが出力メモリ１３２に貯蔵された映像データを読み出す動作を実行する場合で説明する。
【００５２】
垂直同期信号Ｖ＿ｓｙｎｃ＿ｓｃａｌｅｒはフレーム毎に活性化され、水平同期信号Ｈ＿ｓｙｎｃ＿ｓｃａｌｅｒは水平ライン毎に活性化される。スケーラコア１３１は垂直同期信号Ｖ＿ｓｙｎｃ＿ｓｃａｌｅｒが活性化されてから垂直スケーラ活性信号Ｖ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒが活性状態である間スケーリングアップ／ダウンを実行する。スケーラコア１３１は水平同期信号Ｈ＿ｓｙｎｃ＿ｓｃａｌｅｒが活性化されたら、水平スケーリングを始め、スケーリングクロック信号（図示せず）に同期して入力水平ピクセルに対するスケーリングアップ／ダウンを実行する。一般的に出力クロック信号に比べてスケーリングクロック信号の周波数が高く、スケーリングクロック信号の周波数に応じてスケーリング終了時点は変わる。スケーラコア１３１によってスケーリングアップ／ダウンされた映像データは出力メモリ１３２に貯蔵される。出力メモリ１３２に貯蔵された映像データは水平スケーラ出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒの活性区間の間読み出される。読み出された映像データは水平出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｏｕｔの活性区間の間出力端子を通じてディスプレーパネルに出力される。
【００５３】
例えば、出力メモリ１３２の大きさが出力水平ピクセルを全て貯蔵できる大きさを有すれば、水平スケーラ出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒの活性区間が水平同期信号Ｈ＿ｓｙｎｃ＿ｓｃａｌｅｒの端部分に位置することによって、出力メモリ１３２から読み出された映像データが安定的にディスプレーパネルに提供される。
【００５４】
しかし、出力メモリ１３２の大きさが出力水平ピクセルを全て貯蔵できる大きさより小さい最小の大きさ、即ち、ビデオスケーラ１３１の安定した動作を保障できる最小の大きさを有する場合、図５に図示された信号のタイミングによると、ビデオスケーラ１３１の動作に問題が発生することがある。スケーラコア１３１が出力メモリ１３２にスケーリングされたデータを貯蔵してから水平スケーラ出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒが活性化されるまで待った後、出力メモリ１３２から映像データを読み出す場合が発生し得る。なぜなら、出力メモリ１３２の大きさが出力水平ピクセルの大きさより小さいからである。出力メモリ１３２に空いている空間があれば、次のスケーリングされたデータを貯蔵できるが、出力メモリ１３２が完全に満たされた状態であれば、空いている空間ができるまでスケーラコア１３１はスケーリング動作を実行できない。または、入力水平ピクセルに対するスケーリングが完全に行わないまま、出力メモリ１３２の大きさぐらいに対するスケーリング結果だけがディスプレーパネルに伝達される。このような場合においては、ディスプレーパネルに表示される映像は正常ではない。
【００５５】
したがって、本発明の望ましい実施例によるクロック及び同期信号生成器１５０はスケーリング係数ＳＦに応じて水平同期信号Ｈ＿ｓｙｎｃ＿ｓｃａｌｅｒが活性化された後、水平スケーラ出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒが活性化される時点の間、即ち、オフセット時間を調節するための計算ユニット１５１とオフセットレジスタ１５２とを具備する。
【００５６】
図６は図１に図示されたクロック及び同期信号生成器１５０で生成される同期信号の本発明の望ましい実施例によるタイミングを示す図面である。計算ユニット１５１でオフセットを計算するアルゴリズムは次のようになる。
ｓｆ＝ｉｎｐｕｔ＿ｈ＿ｓｉｚｅ／ｏｕｔｐｕｔ＿ｈ＿ｓｉｚｅ；
ｉｆ（ｓｆ＞１）ｂｅｇｉｎ
ｓｔ＝ｉｎｐｕｔ＿ｈ＿ｓｉｚｅ／ｓｃａｌｅ＿ｃｌｋ；
ｒｔ＝ｏｕｔｐｕｔ＿ｈ＿ｓｉｚｅ／ｏｕｔ＿ｃｌｋ；
ｄｉｆｆ＝ｓｔ−ｒｔ；
ｉｆ（ｄｉｆｆ＜＝０）
ｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔ＝ｃｏｎｓｔ＿ｍｉｎ；
ｅｌｓｅ
ｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔ＝ｄｉｆｆ＊ｏｕｔ＿ｃｌｋ＋ｃｏｎｓｔ＿ｄｅｌａｙ；                                                                              ｅｎｄ；                                                                        ｅｌｓｅ  ｂｅｇｉｎ                                                              ｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔ＝ｃｏｎｓｔ＿ｍｉｎ；                              ｅｎｄ；                                                                          
【００５７】
前記アルゴリズムでｓｆはスケーリング係数ＳＦ、ｉｎｐｕｔ＿ｈ＿ｓｉｚｅは入力水平ピクセルの数、ｏｕｔｐｕｔ＿ｈ＿ｓｉｚｅは出力水平ピクセルの数、ｓｃａｌｅｒ＿ｃｌｋはスケーリングクロック信号の周波数、ｏｕｔ＿ｃｌｋは出力クロック信号の周波数、ｃｏｎｓｔ＿ｍｉｎは最小時間定数、及びｃｏｎｓｔ＿ｄｅｌａｙは遅延定数である。ｓｔはスケーリング時間ＳＴ、ｒｔは出力メモリ１３２からの読み出し時間ＲＴ、及びｄｉｆｆはスケーリング時間ＳＴと読み出し時間ＲＴとの差ＤＩＦＦである。ｈ−ｓｙｎｃ＿ｏｆｆｓｅｔは求めようとする出力オフセットである。求められた出力オフセットはオフセットレジスタ５１２に貯蔵される。
【００５８】
スケーリング係数ＳＦが１より大きければ、スケーラコア１３１はスケーリングダウンを実行する。スケーリング時間ＳＴと読み出し時間ＲＴとの差ｄｉｆｆが０より小さければ、出力オフセットｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔは最小時間定数値に設定される。最小時間定数とは、出力メモリ１３２の書き込みアドレスと読み出しアドレスとが衝突しないように設定される最小値である。スケーリング時間ＳＴと読み出し時間ＲＴとの差ｄｉｆｆが０より大きければ、出力オフセットはｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔ＝ｄｉｆｆ＊ｏｕｔ＿ｃｌｋ＋ｃｏｎｓｔ＿ｄｅｌａｙによって計算される。即ち、出力メモリ１３２が空かないように出力オフセットが設定される。
【００５９】
スケーリング係数ＳＦが１より小さければ、スケーラコア１３１は補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）によるスケーリングアップを実行する。スケーリングクロック信号は出力クロック信号に比べて、周波数が高いから、出力オフセットは最小値ｃｏｎｓｔ＿ｍｉｎに設定されるべきである。
【００６０】
図３に図示された例では、２５６ピクセルの大きさのメモリが選択された。スケーリング係数ＳＦが１または２である時、スケーリング時間ＳＴと読み出し時間ＲＴとの差ｄｉｆｆが０より小さいから、出力オフセットが最小値ｃｏｎｓｔ＿ｍｉｎに設定され、スケーリング係数ＳＦが３乃至１６の値を有する時、出力オフセットはｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔ＝ｄｉｆｆｘ７４．２５ＭＨｚ＋ｃｏｎｓｔ＿ｄｅｌａｙによって計算される。
【００６１】
クロック及び同期信号生成器１５０はオフセットレジスタ１５２に貯蔵された出力オフセットを参照して水平スケーラ出力活性信号Ｈ＿ａｃｔｉｖｅ＿ｓｃａｌｅｒを発生する。
【００６２】
このような出力オフセット設定によると、スケーラコア１３１によってスケーリングされた映像データが出力メモリ１３２に貯蔵されてから最小必要時間が経過した後、出力メモリ１３２から映像データが読み出される。
【００６３】
例えば、図３に図示された例で、入力水平ピクセルの数が１９２０、スケーリング係数が３、そして出力メモリ１３２の選択された大きさが２５６ピクセル大きさであれば、出力オフセットはｈ＿ｓｙｎｃ＿ｏｆｆｓｅｔ＝４．７１３８０５＊７４．２５ＭＨｚ＋ｃｏｎｓｔ＿ｄｅｌａｙである。
【００６４】
本発明の望ましい実施例によるビデオスケーラ１３０は入力水平ピクセルに対するスケーリング動作と出力とを水平同期信号Ｈ＿ｓｙｎｃ＿ｓｃａｌｅｒの１サイクル内に全部実行できるから、出力メモリ１３２が出力水平ピクセルの数に対応する大きさを有することと同一な性能を有する。
【００６５】
図７は本発明の望ましい例による出力メモリの大きさ選択及び出力オフセットを設定順序を示すフローチャートである。段階Ｓ７００で、スケーリング係数ＳＦの初期値を設定する。本発明の望ましい実施例でスケーリング係数ＳＦの初期値は０である。段階Ｓ７１０で、スケーリング係数ＳＦを新しい値に設定する。本発明の実施例では、図３のように、スケーリング係数ＳＦを１から１６まで順次に増加させながらメモリの貯蔵時間ＷＴを求めるから、スケーリング係数ＳＦはＳＦ＋１に変更される。
【００６６】
段階Ｓ７２０で、現在スケーリング係数ＳＦに対する互いに異なる大きさを有するメモリの貯蔵時間ＷＴｉが計算される。図３に図示された例によると、１２８ピクセルの大きさ、２５６ピクセルの大きさ、及び５１２ピクセルの大きさを有する三つのメモリが準備される。入力水平ピクセルの数が１９２０であり、スケーリングクロック周波数が１４４ＭＨｚそして出力クロック周波数が７５．２５ＭＨｚであれば、スケーリング時間ＳＴ、読み出し時間ＲＴそして、スケーリング時間ＳＴと読み出し時間ＲＴとの差が求められる。現在スケーリング係数ＳＦに対する１２８ピクセルの大きさメモリの書き込み時間ＷＴｉ、２５６ピクセルの大きさメモリの書き込み時間ＷＴ２、そして５１２ピクセルの大きさメモリ書き込み時間ＷＴ３が計算されば、段階Ｓ７３０に進行する。
【００６７】
段階Ｓ７３０でスケーリング係数ＳＦが最大値Ｎに到達したか否かを判別する。スケーリング係数ＳＦが最大値Ｎより小さければ、段階Ｓ７１０に戻り、最大値Ｎに到達したら、段階Ｓ７４０に進行する。
【００６８】
段階Ｓ７４０で、１２８ピクセルの大きさ、２５６ピクセルの大きさそして、５１２ピクセルの大きさを有するメモリのうちの一つが出力メモリ１３２として選択される。具体的に、全てのスケーリング係数に対応する貯蔵時間の各々が対応するスケーリング時間ＳＴと対応する読み出し時間ＲＴとの差より大きく、最小貯蔵時間を有するメモリが出力メモリ１３２として選択される。
【００６９】
段階Ｓ７５０で、スケーリング係数ＳＦ、スケーリング時間ＳＴ、読み出し時間ＲＴ、スケーリングクロック周波数及び出力周波数に基づいて出力オフセットを設定する。出力オフセット設定段階は先に説明したアルゴリズムによって実行される。
【００７０】
例示的な望ましい実施例を利用して本発明を説明したが、本発明の範囲は開示された実施例に限定されない。したがって、請求範囲はそのような変更例及びその類似な構成全部を含み、できる限り広く解釈すべきである。
【図面の簡単な説明】
【００７１】
【図１】本発明の望ましい実施例による映像処理チップの構成を示すブロック図である。
【図２】クロック信号の周波数による領域分類を示す図である。
【図３】出力メモリの大きさを選択するために多様なスケーリング係数に対するスケーリング時間、多様な大きさのメモリの読み出し時間及び書き込み時間を整理して示す図である。
【図４】スケーリング時間、読み出し時間、及び書き込み時間の関係を図式的に示す図である。
【図５】図１に図示されたクロック及び同期信号生成器で生成される同期信号を示すタイミング図である。
【図６】図１に図示されたクロック及び同期信号生成器で生成される同期信号の本発明の望ましい実施例によるタイミングを示す図である。
【図７】本発明の望ましい実施例による出力メモリ大きさ選択及び出力オフセット設定順序を示すフローチャートである。
【符号の説明】
【００７２】
１００  映像処理チップ
１１０  システムメモリ
１３０  ビデオスケーラ
１３１  スケーラコア
１３２  出力メモリ
１５０  クロック及び同期信号生成器
【図１】
2006330704.tif 000004
【図２】
2006330704.tif 000005
【図３】
2006330704.tif 000006
【図４】
2006330704.tif 000007
【図５】
2006330704.tif 000008
【図６】
2006330704.tif 000009
【図７】
2006330704.tif 000010