(57)【要約】【課題】  リーク電流を低減させたワード線選択回路を持つメモリ回路を備えた半導体集積回路装置を提供する。【解決手段】  複数のワード線と複数のビット線に対応して複数のメモリセルを備え、上記複数のワード線のうちの１つを選択するワード線選択回路として、第１電圧と出力端子との間に直列形態に接続された第１導電型の第１、第２ＭＯＳＦＥＴと、第３のＭＯＳＦＥＴとを用い、上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴのゲートには第１信号を供給し、上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのゲートには第２信号を供給し、上記出力端子は、上記複数のワード線のうち対応する１つに接続し、上記ワード線選択時に上記第１信号と第２信号に対応して上記第１及び第２ＭＯＳＦＥＴがオン状態となり、上記第３及び第４ＭＯＳＦＥＴがオフ状態となって上記出力端子を第１電圧に対応した選択レベルにする。【選択図】  図１
2006085785.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
上記複数のワード線と複数のビット線に対応して設けられた複数のメモリセルと、
上記複数のワード線のうちの１つを選択するワード線選択回路とを含み、
上記ワード線選択回路は、
第１電圧と出力端子との間に直列形態に接続された第１導電型の第１、第２ＭＯＳＦＥＴと、
第２電圧と上記出力端子との間に並列形態に接続された第２導電型の第３、第４ＭＯＳＦＥＴとを備え、
上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴのゲートには第１信号が供給され、
上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのゲートには第２信号が供給され、
上記出力端子は、上記複数のワード線のうち対応する１つに接続され、
上記ワード線選択時に上記第１信号と第２信号に対応して上記第１及び第２ＭＯＳＦＥＴがオン状態となり、上記第３及び第４ＭＯＳＦＥＴがオフ状態となって上記出力端子を第１電圧に対応した選択レベルにするワードドライバを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ビット線は、相補ビット線からなり、
上記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と上記相補ビット線との間に設けられ、ゲートが上記ワード線に接続された選択ＭＯＳＦＥＴからなるスタティック型メモリセルからなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記ワードドライバは、４つのワード線に対応した４つの回路のうち上記第１ＭＯＳＦＥＴを共通とする２個ずつのワードドライバに分けられ、
第１信号により上記２個ずつに分けられた２つのワードドライバのいずれかを選択し、  上記第２信号により上記２つのうちのいずれか１つのワードドライバを選択してなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１信号又は第２信号のいずれかにクロック信号成分を含み、
上記クロック信号に対応して、全ワード線の非選択期間が設けられてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第１信号又は第２信号のいずれかにスタンバイ信号成分を含み、
スタンバイ信号に対応して全ワード線が非選択状態にされてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項３において、
上記ワードドライバの共通化された第１ＭＯＳＦＥＴのドレインと第２電圧との間には、ゲートに上記第２電圧が供給された第１導電型の第５ＭＯＳＦＥＴと、ゲートに上記第１信号が供給された第２導電型の第６ＭＯＳＦＥＴが設けられてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項３において、
上記第４ＭＯＳＦＥＴは、ワード線の非選択レベルへの立ち下がり特性に対応したドライブ能力を持つように形成され、
上記第３ＭＯＳＦＥＴは、上記第４ＭＯＳＦＥＴよりも小さなサイズで形成され、
上記第４ＭＯＳＦＥＴのゲートに供給される第２信号は、上記メモリセルにアクセスを行わないスタイバイ期間において信号レベルが低下させられるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
上記第１電圧は正の電源電圧であり、
上記第２電圧は回路の接地電位であり、
上記第１導電型はＰチャネル型であり、
上記第２導電型はＮチャネル型であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばスタティック型ＲＡＭのようなメモリ回路を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ(Large Scale Integrated circuit:大規模集積回路) の低消費電力化およびＬＳＩ中のトランジスタ（ＭＯＳＦＥＴ）の微細化により、ＬＳＩの電源電圧が低下している。たとえば、0.１３μｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。ＬＳＩの電源電圧を下げる場合には、回路性能（回路の動作速度）を低下させないために、トランジスタのしきい値電圧（Ｖth)を下げてトランジスタの電流を増加させており、たとえば、0.１３μｍプロセスでは、Ｖthが０．４Ｖ程度であるＭＯＳＦＥＴが使用される。Ｖthが低いトランジスタでは、サブスレショルド電流と呼ばれるトランジスタがオフ状態の場合にソース・ドレイン間に流れる電流が大きくなる。この電流は、そのトランジスタで構成された回路が動作していない場合にも流れ続け、ＬＳＩが通電されているが動作していない状態（以降スタンバイ状態）での消費される電流となる。スタンバイ状態でもデータを記憶しておく必要のあるメモリ回路ではスタンバイ状態でも電源を遮断することができない。そのため、回路を構成するトランジスタのＶthが下がるとサブスレッショルド電流が増加しスタンバイ時の消費電力が増加してしまうという問題がある。
【０００３】
そこで、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）回路において、ソース線電位を制御すればリーク電流を削減することが可能となる。ソース線電位を制御する回路を、ソース線の電位を接地電位に固定するためのスイッチ、電位を決めるためのダイオード接続されたＭＯＳトランジスタ及び常時電流を流す抵抗の3 つの素子で構成することで、制御回路で電力を消費することなくメモリセル内のソース線電位を制御し、また３つの素子を使用することで製造プロセスばらつきの影響を考慮したソース線電位制御回路とすることを可能としたＳＲＡＭ回路の例として特開２００４−２０６７４５がある。
【特許文献１】特開２００４−２０６７４５公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図７には、上記特許文献１に示されたＳＲＡＭ回路の回路図が示されている。図７のワードドライバの回路図が図８に示されている。スタンバイ状態では、ワードドライバの入力は、電源電圧Ｖｄｄとなっており、これによってワードドライバ中のＮチャネルＭＯＳＦＥＴがオン状態となり、回路の接地電位Ｖｓｓが出力されてワード線ｗｌがロウレベルにされる。これによって、メモリセルはアクセスされない状態になっている。この状態ではワードドライバ中のＰチャネルＭＯＳＦＥＴがオフ状態となっており、このＭＯＳＦＥＴを流れるサブスレッショルド電流がリーク電流となるため、この電流を低減する必要がある。
【０００５】
例えば、電源電圧が１．０Ｖの場合にＶddp を０．５Ｖ程度に下げた場合の電源関係が図８中に示されている。ゲート電位が１．０Ｖ、ソース電位が０．５Ｖ、ドレイン電位が０Ｖ、バックゲート電位が１．０Ｖとなっている。そのため、ＰチャネルＭＯＳＦＥＴは、ソース−ドレイン間電位が０．５Ｖとなり、０．５Ｖの基板バイアスがかかった状態となり、さらにゲート−ソース間に０．５Ｖが印加された状態となっており、ソース電位が１．０Ｖの状態と比較して１００００分の１程度と大きくリーク電流を低減することができる。図７のＳＲＡＭ回路において、ＭＯＳＦＥＴＭＳ４とＭＳ５の２つのＰチャネルＭＯＳＦＥＴを用いることで電源線ddpの電位をスタンバイ時に０．５Ｖ程度にすることができる。ＭＯＳＦＥＴＭＳ４はactwによってスタンバイ時にオフ状態になる。ＭＯＳＦＥＴＭＳ５は常時オン状態のＰチャネルＭＯＳＦＥＴであり、スタンバイ時に電源線ddpの電位が 0．５Ｖになる程度の電流を流し続ける。
【０００６】
上記特許文献１では，図７のactwといった制御信号を設けて、電源制御によりリーク電流削減を実現している。このため、制御信号actwの振幅などによる動作電流を発生する。したがって、クロック信号等に同期して上記制御信号actwをメモリサイクル毎に変化させることは、制御信号actwの振幅などによる動作電流が増加するに止まらず、多数のワードドライバが接続されることによって比較的大きな寄生容量を持つ電源線ddpの電位Ｖddp を０．５Ｖ−１．０Ｖのように相互に変化させるのは、それによる消費電流の増加の他にワード線の選択動作の観点からも実際的ではない。このため、上記特許文献１の技術では、一定時間以上のスタンバイ状態になる場合にしか低消費電力効果が得られない。
【０００７】
この発明の目的は、リーク電流を低減させたワード線選択回路を持つメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のワード線と複数のビット線に対応して複数のメモリセルを備え、上記複数のワード線のうちの１つを選択するワード線選択回路として、第１電圧と出力端子との間に直列形態に接続された第１導電型の第１、第２ＭＯＳＦＥＴと、第３のＭＯＳＦＥＴとを用い、上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴのゲートには第１信号を供給し、上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのゲートには第２信号を供給し、上記出力端子は、上記複数のワード線のうち対応する１つに接続し、上記ワード線選択時に上記第１信号と第２信号に対応して上記第１及び第２ＭＯＳＦＥＴがオン状態となり、上記第３及び第４ＭＯＳＦＥＴがオフ状態となって上記出力端子を第１電圧に対応した選択レベルにする。
【発明の効果】
【０００９】
複数のワード線のうち非選択ワード線に対応した大半のワードドライバにおいて、ワード線の選択レベルを形成する直列形態のＭＯＳＦＥＴでのリーク電流がソースバイアス効果によって大幅に低減できる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係るスタティック型ＲＡＭに用いられるワードドライバの一実施例の回路図が示されている。この実施例では、代表として４つのワード線ＷＬ０〜ＷＬ３に対応した４個のワードドライバが例示的に示されている。この実施例では、ハイレベルを論理１と正論理を採る場合、ノアゲート（ＮＯＲ）回路をワードドライバとして用いる。つまり、ワード線ＷＬ０に対応したワードドライバを例にして説明すると、電源電圧ＶＤＤと出力端子（ＷＬ０）との間にＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ０）との間にＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ０とＮチャネルＭＯＳＦＥＴＮＡ０のゲートが共通接続されて入力信号ＰＤＡ〔０〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ０とＮチャネルＭＯＳＦＥＴＮＢ０のゲートが共通接続されて入力信号ＰＤＢ〔０〕が供給される。
【００１１】
上記ＰチャネルＭＯＳＦＥＴＰＡ０のソースに上記電源電圧ＶＤＤが供給され、上記ＰチャネルＭＯＳＦＥＴＰＢ０のドレインは出力端子に接続される。この出力端子には上記ワード線ＷＬ０が接続される。また、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０のソースには、回路の接地電位ＶＳＳが供給され、上記ＭＯＳＦＥＴＮＡ０とＮＢ０のドレインは、上記出力端子に共通に接続される。
【００１２】
この実施例では、特に制限されないが、回路の簡素化のために、ＰチャネルＭＯＳＦＥＴＰＡ０は、ワード線ＷＬ１に対応したワードドライバにも共通に用いられる。つまり、ワード線ＷＬ１に対応したワードドライバは、上記ＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ１とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ１）との間にＮチャネルＭＯＳＦＥＴＮＡ１とＮＢ１とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ０とＮチャネルＭＯＳＦＥＴＮＡ１のゲートが共通接続されて上記入力信号ＰＤＡ〔０〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ１とＮチャネルＭＯＳＦＥＴＮＢ１のゲートが共通接続されて入力信号ＰＤＢ〔１〕が供給される。
【００１３】
残りの２つのワード線ＷＬ２と３においても、電源電圧ＶＤＤにソースが接続されたＰチャネルＭＯＳＦＥＴＰＡ２が２つのワードドライバに共通に用いられる。つまり、ワード線ＷＬ２に対応したワードドライバでは、前記同様に電源電圧ＶＤＤと出力端子（ＷＬ２）との間にＰチャネルＭＯＳＦＥＴＰＡ２とＰＢ２とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ２）との間にＮチャネルＭＯＳＦＥＴＮＡ２とＮＢ２とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ２とＮチャネルＭＯＳＦＥＴＮＡ２のゲートが共通接続されて入力信号ＰＤＡ〔１〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ２とＮチャネルＭＯＳＦＥＴＮＢ２のゲートが共通接続されて入力信号ＰＤＢ〔０〕が供給される。
【００１４】
上記ＰチャネルＭＯＳＦＥＴＰＡ２は、ワード線ＷＬ３に対応したワードドライバにも共通に用いられる。つまり、ワード線ＷＬ３に対応したワードドライバは、上記電源電圧ＶＤＤと出力端子（ＷＬ３）との間に上記ＰチャネルＭＯＳＦＥＴＰＡ２とＰＢ３とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ３）との間にＮチャネルＭＯＳＦＥＴＮＡ３とＮＢ３とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ２とＮチャネルＭＯＳＦＥＴＮＡ３のゲートが共通接続されて上記入力信号ＰＤＡ〔１〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ３とＮチャネルＭＯＳＦＥＴＮＢ３のゲートが共通接続されて入力信号ＰＤＢ〔１〕が供給される。
【００１５】
上記入力信号ＰＤＡ〔０〕と〔１〕は、アクティブ時には相補（排他）関係にある信号であり、一方がハイレベルのときには他方がロウレベルにされる。上記入力信号ＰＤＢ〔０〕と〔１〕も同様に、アクティブ時には相補（排他）関係にある信号であり、一方がハイレベルのときには他方がロウレベルにされる。特に制限されないが、これらの入力信号入力信号ＰＤＡとＰＤＢは、アドレス信号の他に後述するようなクロック信号成分及びスタンバイ信号成分が含まれる。
【００１６】
入力信号ＰＤＡは、特に制限されないが、アドレス信号の上位ビット側とされ、入力信号ＰＤＢは下位ビット側とされる。したがって、入力信号ＰＤＡ〔０〕がロウレベルで、入力信号ＰＤＡ〔１〕がハイレベル、入力信号ＰＤＢ〔０〕がロウレベルで、入力信号ＰＤＢ〔１〕がハイレベルのときには、入力信号ＰＤＡ〔０〕のロウレベルと入力信号ＰＤＢ〔０〕のロウレベルに対応してＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０がオン状態となり、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０がオフ状態となり、ワード線ＷＬ０を電源電圧ＶＤＤのようなハイレベルの選択状態とされる。他のワード線ＷＬ１〜３に対応したワードドライバでは、入力信号ＰＤＡ〔１〕のハイレベルにより、２つのＰチャネルＭＯＳＦＥＴのうち少なくともいずれか１つがオフ状態となり、２つのＮチャネルＭＯＳＦＥＴのうち少なくともいずれか１つがオン状態となり、接地電位ＶＳＳのようなロウレベルの非選択状態とされる。
【００１７】
スタンバイ状態では、入力信号ＰＤＡ〔０〕、〔１〕及び入力信号ＰＤＢ〔０〕、〔１〕が全てハイレベルにされる。これにより、全てのＰチャネルＭＯＳＦＥＴはオフ状態にされ、全てのＮチャネルＭＯＳＦＥＴはオン状態にされる。上記ＰチャネルＭＯＳＦＥＴは、前記のようなリーク電流が流れると、直列ＭＯＳＦＥＴの接続点の電位がＶＳＳからＶＤＤ／２に向かって上昇し、電源電圧側のＰチャネルＭＯＳＦＥＴＰＡ１，ＰＡ２においてソース電位が上昇して、基板との間が逆バイアスとなるというソースバイアス効果によってリーク電流を大幅に低減させることができる。
【００１８】
前記のようにワード線ＷＬ０が選択状態のとき、それに対応したワードドライバのＰチャネルＭＯＳＦＥＴＰＡ０、ＰＢ０あるいはＰＡ０又はＰＢ０のうち少なくともどちらか一方がオフ状態になる。ワードドライバは、ＮＯＲ型論理ゲート回路の特徴であるＰチャネルＭＯＳＦＥＴの縦積みとすることによる，ソースバイアス効果によってリーク電流を小さくできる。特に、入力信号ＰＤＡ〔０〕〔１〕、ＰＤＢ〔０〕〔１〕が共にハイレベルになるスタンバイ状態になると、前記のように２つのＰチャネルＭＯＳＦＥＴが共にオフ状態になり、ソースバイアス効果によってリーク電流が大幅に低減できる。この実施例のように、ＰチャネルＭＯＳＦＥＴＰＡ０，ＰＡ２を２つのワードドライバに供給しても、２つのワード線が同時に選択されないために駆動力を維持しながらもリーク削減効果が高まる。デコード論理によっては共有されるワードドライバ数は例えば２のべき乗で増加させることが可能である。
【００１９】
この実施例回路の特徴は、前記特許文献１のように制御信号ａｃｔｗが不要であるという点である。そして、入力信号ＰＤＡにクロック信号成分を含ませた場合、つまりはビット線をプリチャージするときに、全ワード線を非選択とする必要がある。このプリチャージ期間の全ワード線非選択状態において、上記のようなソースバイアス効果によるリーク電流を低減させることができる。つまり、特許文献１では不可能であったメモリアクセス時でのリーク電流も低減させることができるものとなる。
【００２０】
図２には、この発明に係るスタティック型ＲＡＭの一実施例のブロック図が示されている。同図には、４つのメモリセル、それに対応した２つのワード線ＷＬ０とＷＬｎ、相補ビット線／ＢＬ０，ＢＬ０と／ＢＬｍ，ＢＬｍが代表として例示的に示されている。メモリセルは、図示しないけれども、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してラッチ（フリップフロップ）回路を構成して記憶部とし、かかる入出力相互接続部を記憶ノードとして、対応するビット線／ＢＬとＢＬとの間に設けられたアドレス選択用のＮチャネルＭＯＳＦＥＴから構成される。このアドレス選択用のＭＯＳＦＥＴのゲートは、対応するワード線に接続される。
【００２１】
ワード線ＷＬ０〜Ｗｎのうち、１つがワードドライバによって選択される。ワードドライバは、前記図１のようなＮＯＲゲート回路により構成される。ワードドライバには、プリデコーダにより形成された反転出力信号が前記入力信号ＰＤＡ，ＰＤＢ等として入力される。つまり、ＮＯＲゲート回路でワード線の選択信号を形成するので、入力信号が共にロウレベル（論理０）のときに、対応するワード線が選択されるので、プリデコーダではアドレス信号をデコードして反転出力信号を形成する。特に制限されないが、この実施例では、プリデコーダには、クロック信号ＣＬＫも入力される。これにより、図３に示すように、クロック信号ＣＬＫに同期して、つまりは、クロック信号ＣＬＫがハイレベルにあるときに、アドレス信号のプリデコード信号が有効となって、ワードドライバを介して１つのワード線が選択状態にされる。上記クロック信号ＣＬＫがロウレベルにあるとき、つまりは次のメモリサイクルのためのビット線のプリチャージ期間では、プリデコード信号が無効となって全ワード線を非選択状態、つまりはプリデコード出力信号が全てハイレベルにされて、ワードドライバでのリーク電流削減が自動的に行われる。
【００２２】
制御回路には、読／書制御信号Ｒ／Ｗとイネーブル信号ＥＮとが供給される。制御回路は、イネーブル信号ＥＮによりイネーブル状態、つまりはメモリ選択状態が指示されたときには、読／書制御信号Ｒ／Ｗに対応して書込信号ＷＥ又は読出信号（センスアンプ制御信号）ＳＡＣを発生させる。上記書込信号ＷＥは、列デコーダで形成されたビット線選択信号とゲート回路Ｇ０，Ｇｍ等と組み合わされて、ビット線毎に設けられた書込ドライバの活性化信号ＷＣ０〜ＷＣｍを形成するために用いられる。つまり、書き込み動作が指示されたなら、列アドレスに対応した書込ドライバが活性化されて、ワードドライバで選択されたワード線に接続されたメモリセルに対してデータ入力が書き込まれる。読み出し動作が指示されたなら、列アドレスに対応して読み出し列選択スイッチがオン状態となり、選択されたビット線／ＢＬとＢＬの信号がセンスアンプの入力に伝えられ、読出信号ＳＡＣによって増幅が行われてデータ出力とされる。
【００２３】
上記イネーブル信号ＥＮによってスタイバイ状態が指示されたなら、制御回路はプリデコーダに対して全ワード線ＷＬを非選択レベル（＝接地電位ＶＳＳ）にする。このとき、プリデコーダでは、全信号をハイレベルにするので、ワードドライバでは上記ＮＯＲゲート回路を構成する直列形態のＰチャネルＭＯＳＦＥＴが共にオフ状態となり、リーク電流によって自動的に電源電圧側のＰチャネルＭＯＳＦＥＴのソース電位が上昇することによって生じるソースバイアス効果によって、リーク電流が大幅に減少させられる。
【００２４】
図４には、この発明に係るスタティック型ＲＡＭに用いられるワードドライバの他の一実施例の回路図が示されている。この実施例では、前記図１と同様に代表として４つのワード線ＷＬ０〜ＷＬ３に対応した４個のワードドライバが例示的に示されている。この実施例では、ＭＯＳＦＥＴＰ１０とＮ１０及びＰ１１とＮ１１の直列回路が追加される。例えば、ワード線ＷＬ０を選択状態にするときＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０がオン状態となり、ワード線ＷＬ０を電源電圧ＶＤＤのようなハイレベルにする。このとき、非選択のワード線ＷＬ１に対応したＰチャネルＭＯＳＦＥＴＰＢ１はオフ状態にされている。したがって、クロック信号ＣＬＫのロウレベル等によりワード線ＷＬ０が非選択状態にされると、ＰチャネルＭＯＳＦＥＴＰＡ０がオフ状態となり、ＰチャネルＭＯＳＦＥＴＰＡ０と、ＰチャネルＭＯＳＦＥＴＰＢ０とＰＢ１との接続点の寄生容量Ｃ０はＶＤＤのようなハイレベルにチャージアップされている。このため、次のメモリサイクルにおいて、ワード線ＷＬ３を選択するために入力信号ＰＤＡ〔１〕と入力信号ＰＤＢ〔１〕がロウレベルになると、上記入力信号ＰＤＢ〔１〕のロウレベルによりワード線ＷＬ１に対応したＰチャネルＭＯＳＦＥＴＰＢ１がオン状態となり、寄生容量Ｃ０の保持電圧を非選択ワード線ＷＬ１に伝えて一時的に半選択状態させるおそれがある。
【００２５】
この実施例では、上記接続点と回路の接地電位ＶＳＳとの間にＰチャネルＭＯＳＦＥＴＰ１０とＮチャネルＭＯＳＦＥＴＮ１０が設けられている。上記ＭＯＳＦＥＴＰ１０のゲートは回路の接地電位が与えられ、上記ＭＯＳＦＥＴＮ１０のゲートには入力信号ＰＤＡ〔０〕が供給されている。したがって、上記選択状態のワード線ＷＬ０を非選択時にするときの入力信号ＰＤＡ〔０〕のハイレベルによりＭＯＳＦＥＴＮ１０がオン状態となり、上記寄生容量Ｃ０の電位をＶthp まで低下させる。ここで、Ｖthp はＭＯＳＦＥＴＰ１０のしきい値電圧である。上記のように寄生容量Ｃ０の保持電圧を低下させているので、仮に前記のようにワード線ＷＬ３を選択するためにＭＯＳＦＥＴＰＢ１がオン状態となっても、上記のようなノイズがワード線ＷＬ１に載ることはない。このたとは、ワード線ＷＬ２とＷＬ３に対応したワードドライバの寄生容量Ｃ１に対しても、同様にＭＯＳＦＥＴＰ１１とＮ１１によるノイズ対策が行われる。
【００２６】
図５には、この発明に係るスタティック型ＲＡＭに用いられるワードドライバの更に他の一実施例の回路図が示されている。この実施例では、代表として２つのワード線ＷＬ０，ＷＬ１に対応した２個のワードドライバが例示的に示されている。この実施例では、ＰチャネルＭＯＳＦＥＴＰＡ０のゲートに入力される入力信号ＰＤＡ〔０〕と分離された入力信号ＰＤＡ〔０〕’設けられて、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＡ１のゲートに入力される。プリデコーダ部は、簡単なためにインバータ回路で示されているが、ゲート回路により直接に、又は前記のような反転出力を形成するための図示のようなインバータ回路が設けられる。上記入力信号ＰＤＡ〔０〕’を形成するプリデコーダは、ＰチャネルＭＯＳＦＥＴＰＳを介して電源電圧ＶＤＤが与えられて動作電圧が切り替えされる。このように、この実施例では、ＮＯＲゲート回路をＮチャネルＭＯＳＦＥＴのうちどちらか一方の電位を電源電圧よりも低い電位にすることができる回路をプリデコーダ部に有する。
【００２７】
この実施例では、前記図１や図４のようなオフリーク効果に加えて、スタイバイ時にワードドライバにおけるＮチャネルＭＯＳＦＥＴのゲートリークの削減を図るようにするものである。すなわち、前記のように０．１３μｍプロセス世代ではサブスレッショルドリーク（オフリーク）電流に比べて、ゲートリーク電流は１桁以上小さいために問題にされなかった。しかしながら、９０ｎｍプロセス世代のある条件下では上記ゲートリーク電流と上記サブスレッショルドリーク電流はほぼ同等になるという予測される。この実施例では、上記ゲートリーク電流をも削減するために、上記のようなＮＯＲゲート回路をＮチャネルＭＯＳＦＥＴのうちどちらか一方の電位を電源電圧よりも低い電位にすることができる回路がプリデコーダ部に設けられる。
【００２８】
図５において、ＮチャネルＭＯＳＦＥＴＮＢ０とＮＢ１は、スタンバイ時にワード線ＷＬ０とＷＬ１の電位をロウレベルに保つ程度のドライブ能力を有するもので、ゲート幅が比較的小さく形成される。一方、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＡ１は、アクセス後のワード線ＷＬ０とＷＬ１をハイレベルからロウレベルにするネゲート動作時に遅延特性を満足させるだけのドライブ能力が必要であり，ゲート幅が上記ＭＯＳＦＥＴＮＢ０とＮＢ１に比べて大きく形成される。プリデコーダ部は、前記のようにワードドライバの入力信号ＰＤＡ〔０〕、〔１〕及びＰＤＢ〔０〕、〔１〕を生成するものであり、ゲート幅が大きなＭＯＳＦＥＴＮＡ０とＮＡ１をドライブするインバータ回路の出力信号は、信号ＥＮ（ＣＬＫ）がハイレベルになることで、サブスレッショルドリークなどによってＶthp を受けるＰチャネルＭＯＳＦＥＴＰＳで電圧降下する。スタンバイ状態では，ワードドライバのＮチャネルＭＯＳＦＥＴＮＡ０，ＮＡ１、ＮＢ０，ＮＢ１は全てオン状態になりゲートリークが発生する。
【００２９】
この実施例では、ＭＯＳＦＥＴＮＢ０，ＮＢ１はゲート幅を小さくすることでリークを抑制している。また、スタンバイ状態で、信号ＥＮをハイレベルにすることで、ＰチャネルＭＯＳＦＥＴＰＳをオフ状態にしてインバータ回路に与えられる動作電圧をVthpまで電圧降下させることで、ワードドライバのＮチャネルＭＯＳＦＥＴＮＡ０，ＮＡ１のゲートに伝えられる上記入力信号ＰＤＡ〔０〕’のレベルを低下させてゲートリークを削減できる。望ましくは、イネーブル信号ＥＮの振幅による動作電力を上回るゲートリークの削減効果が得られるような期間を有するスタンバイ状態が期待される場合にのみにＥＮの制御を実施する。つまり、イネーブル信号ＥＮを変化させて、プリデコーダの入力容量で消費される電力に対して上記ゲートリークの削減が大きくなる場合に上記回路を動作させるようにする。なお、通常のメモリ動作のときには、信号ＥＮによりＭＯＳＦＥＴがオン状態となり、上記入力信号ＰＤＡ〔０〕’のハイレベルは、入力信号ＰＤＡ〔０〕と同じく電源電圧ＶＤＤまで高くされる。
【００３０】
図６には、この発明に係るスタティック型ＲＡＭの一実施例の全体回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。
【００３１】
メモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、前記同様にＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。
【００３２】
特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、前記図１と同様に相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、この実施例では上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。これにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。
【００３３】
特に制限されないが、上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。
【００３４】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacがインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。
【００３５】
上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴＱ１７〜Ｑ２２により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φolcにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φodcにより制御されるゲート回路と出力インバータ回路から構成される。
【００３６】
この実施例では、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。
【００３７】
上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。
【００３８】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチに伝えられる。
【００３９】
上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ１７〜Ｑ２２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacが制御パスを構成するインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの非選択信号としても用いられる。
【００４０】
タイミング生成回路は、クロックＣＬＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。
【００４１】
上記２５６本からなるワード線ＷＬのうちの１本が、前記説明したようなプリデコーダ回路及びワードドライバ（ＮＯＲ）によって選択される。プリデコーダ回路は、タイミング生成回路で形成されたタイミング信号（クロック，イネーブル）とアドレス信号ａｄｄを受けて、上記ワード線を選択するプリデコード信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号ａｄｄに無関係に全てのワード線は非選択レベルにされる。プリデコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。
【００４２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＳＲＡＭは、システムＬＳＩに混載されるＳＲＡＭの他に、汎用メモリとしてのＳＲＡＭにも同様に適用することができる。また、ＳＲＡＭの他に、マスクＲＯＭ等のようなメモリ回路のワード線に設けられるワードドライバにも同様に適用することができる。この発明は、前記のようなＳＲＡＭやＲＯＭ等のメモリ回路を含む半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００４３】
【図１】この発明に係るスタティック型ＲＡＭに用いられるワードドライバの一実施例を示す回路図である。
【図２】この発明に係るスタティック型ＲＡＭの一実施例を示すブロック図である。
【図３】図２の動作を説明するための波形図である。
【図４】この発明に係るスタティック型ＲＡＭに用いられるワードドライバの他の一実施例を示す回路図である。
【図５】この発明に係るスタティック型ＲＡＭに用いられるワードドライバの更に他の一実施例を示す回路図である。
【図６】この発明に係るスタティック型ＲＡＭの一実施例を示す全体回路図である。
【図７】特許文献１に示されたＳＲＡＭ回路の回路図である。
【図８】特許文献１に示されたワードドライバの回路図である。
【符号の説明】
【００４４】
ＮＡ０〜ＮＡ３，Ｎ１０，Ｎ１１…ＮチャネルＭＯＳＦＥＴ、ＰＡ０，ＰＡ２、ＰＢ０〜ＰＢ３…ＰチャネルＭＯＳＦＥＴ、ＷＬ０〜ＷＬ３…ワード線、
ＷＤＰ１〜ＷＤＰ３…ライトデータ入力パス（ライトアンプ）、ＷＣＰ…ライト系制御パス、ＬＴ…ラッチ回路、ＯＢ…出力回路、ＳＡ…センスアンプ、ＰＣ／ＥＱ…プリチャージ＆イコライズ回路、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…ビット線、ＲＤ，／ＲＤ…読み出しデータ線、ＷＤ，／ＷＤ…書き込みデータ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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