(57)【要約】【課題】  クロック同期の多数の高速信号を転送する手段としてＣｈａｎｎｅｌＬｉｎｋは現在有効な手段である。ただ、信号数が多くなると、複数のＣｈａｎｎｅｌＬｉｎｋデバイスで信号伝送を行う事になり、デバイス間でスキューが生じる。本特許は、元々クロック同期であった信号を複数のＣｈａｎｎｅｌＬｉｎｋデバイスを使用した際にでも、受信側でクロック同期になる仕組みに関するものである。【解決手段】  受信後、各チャンネル毎にＦＩＦＯで受ける構成とし、ＦＩＦＯで全データが揃った後、ＦＩＦＯから１つのクロックに同期させ全データを読みだす。その際、ＦＩＦＯ構成容量を小さくするため、必要なデータのみをＦＩＦＯに書き込むようにするため、データの有効性を示すＶａｌｉｄを設ける。また、Ｖａｌｉｄ信号はスキューの都合上全てのＣｈａｎｎｅｌＬｉｎｋに供給する必要がある。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号転送方式において、送受信ChannelLinkデバイスを複数組使用する手段と、データ受信後、FIFOでデータを一時蓄える手段と、転送データが有効か否かを示すValid信号を使用する手段と、該Valid信号を各ChannelLinkデバイスの組合せに供給しFIFO書込みのタイミングを制御する手段を有する事を特徴とする印刷装置。
【請求項２】
信号転送方式において、送受信ChannelLinkデバイスを複数組使用する手段と、受信後のデータをFlipFlopにより同期化させる手段と、該FlipFlopのクロック信号を複数の送受信ChannelLinkデバイスの組合せの内、最も遅延の少ないクロックエッジを使用する手段を有する事を特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ChannelLinkデバイスを複数使用した際の信号の同期化に関する。
【背景技術】
【０００２】
特許文献１のように高速信号をある程度の距離を転送する際、LVDS等が利用されてきた。ただ、LVDSは１つの信号を転送するのに、差動信号で送信するため２本の信号が必要となるため、多数の信号を転送したい場合、転送部（ケーブル等）の信号数が多くなるという欠点があった。それに対し、その信号数を抑え、かつ、高速信号の転送手段として、ChannelLinkは現在有効な手段である。ただ、例えば、現在標準的なChannelLinkデバイスは、１つのデバイスで扱える信号数が２８本であるため、２８本を越える信号を転送したい場合、複数のChannelLinkデバイスを使用することになる。
【０００３】
一方、対応信号数が28本より多いChannelLinkデバイスも存在するが、その対応周波数、コスト等から多信号対応デバイスは不利な場合が多い。逆に、対応信号数がそれ程多くないデバイスの種類が豊富な傾向にあり、かつ、周波数範囲、コスト等でメリットのある製品が多いのが現状である。そのため、多信号転送でもChannelLinkデバイス複数を利用するメリットは大きい。
【０００４】
尚、ChannelLinkデバイスの動作概要であるが、送信側は、PLLで数逓倍された入力クロックで入力信号を順じシリアル化し転送する。受信側では、シリアル化された信号を元の個別信号に戻す事が行われる。転送時には、信号線はシリアル化されるため、その転送に要する信号線数は少なくなるというものである。
【特許文献１】特開平１０−５５３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数のChannelLinkデバイスを使用する場合、同じ型名のデバイスであっても個体差のため各デバイス毎に遅延特性が異なる。そのため、同期信号を転送する際に問題が発生する。図１はその例を示した図であり、１１は２個ある送信用のChannelLinkデバイスの１つである送信用ChannelLink１、１２は送信用ChannelLink２、１３は受信用ChannelLink1、１４は受信用ChannelLink２である。図１において、送信信号はCLKINに同期しており、送信信号はその本数が多いため２つのデバイスに分けて転送を行う。送信用ChannelLink１  １１に入力された信号はシリアル転送された後、受信用ChannelLink1  １３で元の信号に戻される。同様に、送信用ChannelLink２  １２に入力された信号はシリアル転送後、受信用ChannelLink２  １４で元の信号に戻される。図２は、図１における各信号の動作を示したものだが（立上りクロック同期の例）、この例では、受信信号２・CLKOUT2の方がデバイスの遅延が大きく、各デバイスの出力クロック間にスキューが生じている様子を現している。これらの受信信号は、元々CLKINに同期していた信号であるため、転送後の出力信号も全信号が１つのクロックに同期しなければならないが、この構成では、片方のクロックを同期クロックとして全信号を扱うと場合によっては、Setup/Hold  Timeが確保できなくなる場合がある（図２のCLKOUT2と受信信号１との関係）。この問題を回避するためには、クロックスピードが遅ければ、CLKOUT1もしくはCLKOUT2のどちらかの立下りで全信号をFlipFlopで叩き、同期を取る事も可能であるが、クロックスピードが速い場合の解決策にはならない。
【課題を解決するための手段】
【０００６】
上記の不具合点を解消するために、まず、複数の送受信のChannelLinkデバイスの組合せで転送を行った信号は全て一度FIFOで受信する（FIFOはデバイスの組合せ数だけ必要になる）。この際、各デバイスの組合せ毎にFIFOに書込みを行う事になる（すなわち、各FIFOへの書込みクロックはデバイスの組合せ毎に別々のものが必要になる）。全FIFOの内部に元々同期が取れていた信号全部が揃ったら、それを全FIFOから１つのクロックに同期して読み出すことにより全信号を同期化させる。その際、コスト等の理由により、FIFO容量を出来るだけ小さくするために、転送に必要な情報のみをFIFOに蓄える方式を採用する。そのため、データが有効か否かを示す信号が必要となり、転送信号に含める必要があるが、上述のようにChannelLinkデバイスの遅延ばらつきを考慮しなければならないために、この有効性を示す信号は各ChannelLinkデバイスの組合せ毎に必要になる。
【０００７】
また、別の手段として複数のChannelLinkデバイスの内、最も遅延の少ないクロックのエッジで全信号をラッチする方法が考えられる。尚、最も遅延の少ないクロックエッジを得るためには、全受信用ChannelLinkデバイスの出力クロックのORを取る事によって得られる。
【発明の効果】
【０００８】
本発明によれば、複数のChannelLinkでの信号転送時に生じるクロック同期の問題を解消、クロック同期した信号を得る事ができる。
【発明を実施するための最良の形態】
【０００９】
（実施例１）
本実施例は、本特許をビデオデータの転送に適応した例であり、  図３は本実施例を最もよく表した図である。図中、３１は２個ある送信用のChannelLinkデバイスの１つである送信用ChannelLink１、３２は送信用ChannelLink２、３３は受信用ChannelLink1、３４は受信用ChannelLink２、３５はFIFO1、３６はFIFO2である。
【００１０】
図３において、送信信号はCLKINに同期しており、また、その信号本数が多いため２つのデバイスに分けて転送を行う。送信用ChannelLink１  ３１に入力された信号はシリアル転送された後、受信用ChannelLink1  ３３で元の信号に戻される。同様に、送信用ChannelLink２  ３２に入力された信号はシリアル転送後、受信用ChannelLink２  ３４で元の信号に戻される。図４は、図３における各信号の動作を示したものだが（立上りクロック同期）、この例では、受信信号２・CLKOUT2の方がデバイスの遅延が大きく、各デバイスの出力クロック間にスキューが生じている様子を現している。これらの受信信号は、元々CLKINに同期していた信号だが、この構成では、片方のクロックを同期クロックとして全信号を扱うと場合によっては、Setup/Hold  Timeが確保できなくなる場合がある（図4のCLKOUT2と受信信号１との関係）。そのため、次段のFIFO1  ３５及びFIFO2  ３６へのデータ書込み時、各々の経路の信号で同期を取る。具体的には、図４に示されるように受信信号１（Validout1含む）はCLKOUT1に同期しており、FIFO1  ３５へはこの組み合わせで書込みを行う。同様に、受信信号２（Validout2含む）はCLKOUT2の組合わせでFIFO2  ３６への書込みを行う。一方、FIFO1  ３５及びFIFO2  ３６の読み出し側の制御だが、FIFO1  ３５、FIFO2  ３６共にデータ書込みが終了したら、読出しクロックであるCLKFIFOに同期して受信信号を読み出す。その結果、受信信号全てを一つのクロック（CLKFIFO）に同期させる事ができる。
【００１１】
Valid信号の供給形態だが、送信用ChannelLink1  ３１、受信用ChannelLink1  ３２の経路と、送信用ChannelLink1  ３１、受信用ChannelLink1  ３２の両経路に供給する形態を取る。その理由は、その他の受信信号と同じ遅延がValid信号に生じるため、クロックの立上りに同期してFIFOへ書き込む時の有効信号となるValidOUT１、ValidOUT2信号は各々のクロックであるCLKOUT１とCLKOUT2にそれぞれ同期が取れていなければならないためである（図４参照）。すなわち、Valid1はCLKOUT2に対しSetup/Hold時間が確保できない場合が生じる可能性があり、また、Valid2はCLKOUT1の組合わせでも同じ事が言えるためである。また、Valid信号のFIFOへの動作だが、図５を使って説明する。図５にてValid信号はLowActive信号として図示されている。その動作としては、FIFOへはY、M、C、KのデータがCLKの立上りに同期して書込みを行うがValidがHiの時は書込みが行われず、Lowの時だけ行う。この方式のメリットは余分なデータがFIFOに書き込まれないため最小限のメモリ量でFIFOが構成可能になる事である。
【００１２】
本実施例では、Valid信号はFIFOへの書込み制御のための信号として記述したが、もちろん、このValid信号はその書込み制御を行うと同時にその信号自体をFIFOに書込み受信側に伝えることも出来る。
【００１３】
本実施例では、ChannelLinkを２チャンネルで構成した例を示したが、この方式でそれ以上のチャンネル数にも対応することは可能である。
【００１４】
本実施例では、送信側のクロックと受信読み取り用のクロックの周波数については言及してないが、それらは同じであっても、違っていても動作上問題ない。すなわち、この回路でデータ転送の周波数変換も可能であるということを意味する。
【００１５】
本実施例によって、高速なクロック同期のデータを複数のChannelLinkデバイスで送信し、受信側でもクロック同期状態を保つ事が可能となる。
【００１６】
（実施例２）
本実施例は、複数のChannelLinkデバイスで信号送信を行った場合の同期化を各ChannelLinkデバイスの出力クロックの内、最も遅延の少ないクロックエッジを利用する物である。図６は本実施例を最もよく表した図である。図中、６１は２個ある送信用のChannelLinkデバイスの１つである送信用ChannelLink１、６２は送信用ChannelLink２、６３は受信用ChannelLink1、６４は受信用ChannelLink２、６５は受信用ChannelLink1  ６３は出力する受信信号をラッチするFF1、６６は受信用ChannelLink2  ６４は出力する受信信号をラッチするFF２、６７はFF1  ６３、及びFF2  ６４のクロック信号を生成するORゲートある。
【００１７】
図６において、送信信号はCLKINに同期しており、送信信号はその本数が多いため２つのデバイスに分けて転送を行う。送信用ChannelLink１  ６１に入力された信号はシリアル転送された後、受信用ChannelLink1  ６３で元の信号に戻される。同様に、送信用ChannelLink２  ６２に入力された信号はシリアル転送後、受信用ChannelLink２  ６４で元の信号に戻される。図７は、図６における各信号の動作を示したものだが（立上りクロック同期）、この例では、受信信号２・CLKOUT2の方がデバイスの遅延が大きく、各デバイスの出力クロック間にスキューが生じている様子を現している。これらの受信信号は、元々CLKINに同期していた信号だが、この構成では、片方のクロックを同期クロックとして全信号を扱うと場合によっては、Setup/Hold  Timeが確保できなくなる場合がある（図4のCLKOUT2と受信信号１との関係）。その不具合を避けるために本実施例では、図７で示すようにCLKOUT1とCLKOUT2のORを取り遅延の少ない方（図７の場合、CLKOUT1）のクロックエッジで次段のFFでデータをラッチする。その結果、受信信号全てを一つのクロック（FFCLK）に同期させる事ができる。
【００１８】
ORゲート６７についてだが、受信信号1・CLKOUT1及び受信信号2・CLKOUT2の組合せで受信信号側がクロックに対し若干の遅れをもって受信用ChannelLink1  ６３、及び、受信用ChannelLink2  ６４から出力される。その遅れが小さい場合ORゲート６７の遅延がFF1  ６５、FF2  ６６でラッチする場合、Setup/Holdを満たせなくなる可能性があるため、遅延の少ないORゲートを選択する必要がある。もしくは、受信用ChannelLink1  ６３・FF1  ６５間、及び、受信用ChannelLink2  ６４・FF2  ６６間に遅延を目的としたゲート等を挿入することでもFF1  ６５、FF2  ６６でのSetup/Hold時間を確保する事ができる。
【００１９】
本実施例では、FlipFlopでデータを叩いた後の信号とFFCLKを同期の取れた最終出力としているが、受信信号１と受信信号２はFFCLKに対しSetup/Holdを確保できるため（もちろん、次段の回路の受け側の電気特性によるが、多くの場合は問題ないと思われる）、FFCLKをクロックとして受信信号１と受信信号２を次段の回路に供給可能である。
【００２０】
本実施例では、ChannelLinkを２チャンネルで構成した例を示したが、この方式でそれ以上のチャンネル数にも対応することは可能である。
【００２１】
本実施例では、タイミングの早いクロックエッジを得るためにORゲートを用いたが、同じ結果が得られればどんな手法でも構わない。
【００２２】
本実施例によって、高速なクロック同期のデータを複数のChannelLinkデバイスで送信し、受信側でもクロック同期状態を保つ事が可能となる。
【図面の簡単な説明】
【００２３】
【図１】複数のChannelLinkデバイスで信号送信を行う従来例。
【図２】図１の動作を示すタイミングチャート。
【図３】FIFOとValid信号を利用し、全出力信号のクロック同期を行うシステム図。
【図４】図３の動作を示すタイミングチャート。
【図５】実施例１をビデオデータ転送に応用した際の信号動作を示すタイミングチャート。
【図６】最も遅延の少ない受信ChannelLinkデバイスのクロックエッジで全出力信号のクロック同期を実現するシステム図。
【図７】図６の動作を示すタイミングチャート。
【符号の説明】
【００２４】
１１  送信用ChannelLink１
１２  送信用ChannelLink２
１３  受信用ChannelLink1
１４  受信用ChannelLink２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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