(57)【要約】【課題】微細化・高速化可能な半導体装置に必要なＮｉシリサイド層を形成する際に、低抵抗層であるＮｉＳｉ層を安定して形成すると共にシリコン−シリサイド界面抵抗を低減する。【解決手段】シリコン基板１００上にゲート電極１０３が形成されている。シリコン基板１００におけるゲート電極１０３の両側にソース・ドレイン領域となる不純物拡散層１０９が形成されている。不純物拡散層１０９上に積層シリサイド層１１４が形成されている。積層シリサイド層１１４は、界面層であるＨｆシリサイド層１１１と、表面層であるＮｉシリサイド層１１３とから構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたゲート電極と、
前記シリコン基板における前記ゲート電極の両側に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成されたシリサイド層とを備え、
前記シリサイド層は、主に生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドからなる第１のシリサイド層と、前記第１のシリサイド層上に形成され且つＮｉシリサイドからなる第２のシリサイド層とを有することを特徴とする半導体装置。
【請求項２】
シリコン基板上に形成されたゲート電極と、
前記シリコン基板における前記ゲート電極の両側に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成されたシリサイド層とを備え、
前記シリサイド層は、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなる第１のシリサイド層と、前記第１のシリサイド層上に形成され且つＮｉシリサイドからなる第２のシリサイド層とを有することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドは、Ｈｆ、Ｚｒ、Ｍｏ、Ｔａ又はＶのシリサイドであることを特徴とする半導体装置。
【請求項４】
シリコン基板上にゲート電極を形成する工程と、
前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域上に積層構造を持つシリサイド層を形成する工程とを備え、
前記シリサイド層を形成する工程において、前記ソース・ドレイン領域上に主に生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドからなる第１のシリサイド層を形成した後、前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
シリコン基板上にゲート電極を形成する工程と、
前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域上に積層構造を持つシリサイド層を形成する工程とを備え、
前記シリサイド層を形成する工程において、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属を前記ソース・ドレイン領域にイオン注入により導入した後、前記ソース・ドレイン領域上にＮｉシリサイド膜を形成し、その後、熱処理を行うことにより、前記ソース・ドレイン領域上に前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなる第１のシリサイド層を形成すると共に前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項６】
シリコン基板上にゲート電極を形成する工程と、
前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域上に積層構造を持つシリサイド層を形成する工程とを備え、
前記シリサイド層を形成する工程において、前記ソース・ドレイン領域上にＮｉシリサイド膜を形成した後、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属を少なくとも前記Ｎｉシリサイド膜の下部にイオン注入により導入すると共に前記Ｎｉシリサイド膜をアモルファス化し、その後、アモルファス化された前記Ｎｉシリサイド膜を熱処理により再結晶化することによって、前記ソース・ドレイン領域上に前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなる第１のシリサイド層を形成すると共に前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体装置の製造方法において、
前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドは、Ｈｆ、Ｚｒ、Ｍｏ、Ｔａ又はＶのシリサイドであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド層の構造及びその形成方法に関する。
【背景技術】
【０００２】
一般に、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタでは、コンタクト抵抗及び配線抵抗などの寄生抵抗を低減することが動作速度を向上するための重要な要素である。これらのトランジスタの寄生抵抗の低減は、一般にソース・ドレイン領域上部及びゲート電極上部をシリサイド化することにより行われている。
【０００３】
大規模な半導体集積回路装置（ＬＳＩ）の集積度を上げるためには、横方向寸法を縮小するだけではなく、縦方向寸法の縮小化も必要である。縦方向寸法の縮小化の１つとして、ソース・ドレイン領域となる不純物拡散層の接合深さを浅くする必要がある。しかしながら、半導体基板内の拡散層の厚さを薄くすると、拡散層の抵抗が高くなり、半導体装置の動作速度が低下するという問題がある。これに対しては、拡散層の表面に金属シリサイド層を形成した構造によってソース・ドレイン抵抗を下げることが有効である。前記の金属シリサイド層を形成する方法としては、シリコン基板上及びゲート電極となるポリシリコン上に金属膜を堆積し、当該金属膜に熱処理を加えることにより、シリコンと金属とを反応させてソース・ドレイン領域上部及びゲート電極上部をシリサイド化する方法が従来から用いられてきた。
【０００４】
ところで、シリサイド層を形成する材料としては、浅接合に対してシリサイド化反応時のシリコン消費量を低減できる材料が求められている。それに対して、シリコン消費量を低減することが可能な材料として低抵抗なモノシリサイドを形成するニッケル（Ｎｉ）を用いたシリサイド形成技術が開発されている。
【０００５】
しかしながら、Ｎｉシリサイドのダイシリサイド相であるＮｉＳｉ2 は、シリコンと格子定数が非常に近く、後工程の高温熱処理や不適切なプロセス条件に起因して、逆ピラミッド状の界面を形成することが知られている。後工程の高温熱処理温度に対する耐性（耐熱性）を向上させて安定にＮｉシリサイドを形成する方法として、シリサイドを合金化する方法が提案されている（例えば特許文献１参照）。この先行技術において、低抵抗モノシリサイド相であるＮｉＳｉを安定化させる効果を持つ元素として、Ｇｅ、Ｔｉ、Ｒｅ、Ｔａ、Ｎ、Ｖ、Ｉｒ、Ｃｒ、Ｚｒが挙げられている（例えば非特許文献１参照）。また、Ｚｒと良く似た物理化学的性質を示す元素であるＨｆについても、同様の効果を示唆する報告がなされている（例えば非特許文献２参照）。さらに、Ｍｏ、Ｉｒ、Ｃｏ、Ｐｔなどについても同様の効果を示唆する報告がなされている（例えば非特許文献３〜５参照）。
【特許文献１】米国特許第６６８９６８８号公報（Paul Raymond Besser 、Method And Device Using Silicide Contacts For Semiconductor Processing、2004年２月10日
【非特許文献１】Min-Joo Kim 他、High Thermal Stability of Ni Monosilicide from Ni-Ta Alloy Films on Si(100) 、Electrochem. Solid-State Lett. 6、2003年、G122-G125
【非特許文献２】項瑞飛（東工大）  他、Ｈｆを添加したＮｉシリサイドの形成、第６５回応用物理学会学術講演会  講演予稿集、２００４年秋季９月１日〜４日、p.７０８（講演番号２Ｐ−Ｍ−１０）
【非特許文献３】Young-Woo Ok  他、Effect of a Mo Interlayer on the Electrical and Structural Properties of Nickel Silicides 、J. Electrochem. Soc. 150 、2003年、G385-G388
【非特許文献４】Jer-shen Maa  他、Effect of interlayer on thermal stability of nickel silicides 、J. Vac. Sci. Technol. A 19、2001年、p.1595-1599
【非特許文献５】D. Mangelinck 他、Enhancement of thermal stability of NiSi films on (100)Si and (111)Si by Pt addition、Appl. Phys. Lett. 、1999年、vol.75、num.12、p.1736-1738
【非特許文献６】F. M. d'Heurle  他、Resistivity of the solid solutions (Co-Ni)Si2 、J. Appl. Phys. 59 、1986年、p.177-180
【非特許文献７】Ｓ．Ｍ．ジィー、半導体デバイス、日本、産業図書、1987年、p.174-175
【非特許文献８】Karen Maex  他、Properties of Metal Silicide、the institution of electrical engineers 、London、United Kingdom、1995年、p.57
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の先行技術によりシリサイド合金化を行った場合、シリサイド層中に異なる種類の元素が共存することに起因して合金散乱が生じ、その結果、抵抗が増加してしまうことが報告されている（例えば非特許文献６参照）。また、ＮｉＳｉとシリコンとの界面で発生する界面抵抗は、シリサイド層及びその下のソース・ドレイン拡散層の抵抗を実効的に高くする寄生抵抗として働き、その結果、トランジスタ性能を劣化させる要因となる。尚、微細化に伴い当該界面抵抗のトランジスタ特性に関与する割合が増加するため、当該界面抵抗の低減は今後の課題である。
【０００７】
前記に鑑み、本発明は、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることにより、良好なＮｉシリサイド層を形成することを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本願発明者らは、様々な検討を行った結果、次のような知見を得た。すなわち、ＮｉＳｉとシリコンとの界面抵抗と、ショットキーバリア高さとの間には下記（式１）で表される関係が知られている（例えば非特許文献７参照）。
【０００９】
【数１】
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【００１０】
式１から分るように、ＮｉＳｉとシリコンとの界面抵抗は、シリサイド−シリコン間のショットキーバリア高さの指数関数に比例することから、ＮｉＳｉとシリコンとの間に存在する比較的高いショットキーバリア高さ（０．６８ｅＶ）を低減できれば、前記界面抵抗を低減することができる。
【００１１】
本願発明者らは、上記知見に基づいて、以下に述べる発明を想到した。
【００１２】
本発明に係る第１の半導体装置は、シリコン基板上に形成されたゲート電極と、前記シリコン基板における前記ゲート電極の両側に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたシリサイド層とを備え、前記シリサイド層は、主に生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドからなる第１のシリサイド層と、前記第１のシリサイド層上に形成され且つＮｉシリサイドからなる第２のシリサイド層とを有する。
【００１３】
本発明に係る第２の半導体装置は、シリコン基板上に形成されたゲート電極と、前記シリコン基板における前記ゲート電極の両側に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたシリサイド層とを備え、前記シリサイド層は、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなる第１のシリサイド層と、前記第１のシリサイド層上に形成され且つＮｉシリサイドからなる第２のシリサイド層とを有する。
【００１４】
本発明の第１又は第２の半導体装置において、前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドは、Ｈｆ、Ｚｒ、Ｍｏ、Ｔａ又はＶのシリサイドであってもよい。
【００１５】
本発明に係る第１の半導体装置の製造方法は、シリコン基板上にゲート電極を形成する工程と、前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に積層構造を持つシリサイド層を形成する工程とを備え、前記シリサイド層を形成する工程において、前記ソース・ドレイン領域上に主に生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドからなる第１のシリサイド層を形成した後、前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成する。
【００１６】
本発明に係る第２の半導体装置の製造方法は、シリコン基板上にゲート電極を形成する工程と、前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に積層構造を持つシリサイド層を形成する工程とを備え、前記シリサイド層を形成する工程において、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属を前記ソース・ドレイン領域にイオン注入により導入した後、前記ソース・ドレイン領域上にＮｉシリサイド膜を形成し、その後、熱処理を行うことにより、前記ソース・ドレイン領域上に前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなる第１のシリサイド層を形成すると共に前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成する。
【００１７】
本発明に係る第３の半導体装置の製造方法は、シリコン基板上にゲート電極を形成する工程と、前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に積層構造を持つシリサイド層を形成する工程とを備え、前記シリサイド層を形成する工程において、前記ソース・ドレイン領域上にＮｉシリサイド膜を形成した後、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属を少なくとも前記Ｎｉシリサイド膜の下部にイオン注入により導入すると共に前記Ｎｉシリサイド膜をアモルファス化し、その後、アモルファス化された前記Ｎｉシリサイド膜を熱処理により再結晶化することによって、前記ソース・ドレイン領域上に前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなる第１のシリサイド層を形成すると共に前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成する。
【００１８】
本発明の第１、第２又は第３の半導体装置の製造方法において、前記生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドは、Ｈｆ、Ｚｒ、Ｍｏ、Ｔａ又はＶのシリサイドであってもよい。
【発明の効果】
【００１９】
本発明によると、シリサイドとシリコンとの界面に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを含むシリサイド層、つまりシリコンと格子定数が異なるシリサイド層を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ2 の生成を抑制することができるので、低抵抗層であるＮｉＳｉ層を安定化することができる。また、シリサイドとシリコンとの界面に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを含むシリサイド層を設けるため、生成エンタルピーに比例するシリサイド−シリコン間のショットキーバリア高さを低くできるので、ショットキーバリア高さの指数関数に比例するシリサイド−シリコン間の界面抵抗を低減することができる。従って、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることができ、それによって良好なＮｉシリサイド層を形成することができるので、微細化及び高速化可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的にはＭＯＳトランジスタを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２１】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００２２】
まず、図１（ａ）に示すように、シリコン基板１００上にシャロートレンチ分離領域１０１を形成することによって、トランジスタ形成領域を規定した後、当該トランジスタ形成領域上に例えばシリコン酸化膜からなる厚さ２ｎｍ程度のゲート絶縁膜１０２を形成し、その後、シリコン基板１００上に全面に亘って例えば厚さ１４０ｎｍ程度のポリシリコン膜を形成する。続いて、当該ポリシリコン膜を選択的にエッチングすることによって、ゲート電極１０３を形成した後、例えばゲート電極１０３をマスクとしてイオン注入法によりシリコン基板１００におけるゲート電極１０３の両側に低濃度不純物拡散層１０４を自己整合的に形成する。
【００２３】
次に、図１（ｂ）に示すように、例えばサセプタ温度４００℃の条件によるＬＰ（low pressure）−ＣＶＤ（chemical vapor deposition ）法によって、シリコン基板１００上に全面に亘って例えば厚さ５０ｎｍ程度のシリコン酸化膜１０５を成膜する。
【００２４】
次に、図１（ｃ）に示すように、例えばＣＨＦ3 流量１２０ｃｍ3 ／ｍｉｎ（標準状態）、Ｏ2 流量５ｃｍ3 ／ｍｉｎ（標準状態）、圧力８Ｐａ、パワー１１０Ｗの条件によるドライエッチング法によって、シリコン酸化膜１０５に対して全面エッチバックを施し、それによりゲート電極１０３の側壁にサイドウォールスペーサ１０８を形成する。
【００２５】
次に、図１（ｄ）に示すように、例えばゲート電極１０３及びサイドウォールスペーサ１０８をマスクとしてイオン注入法によりシリコン基板１００におけるサイドウォールスペーサ１０８の両側にソース・ドレイン領域となる高濃度不純物拡散層１０９を自己整合的に形成する。
【００２６】
次に、図２（ａ）に示すように、例えば圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件によるＡｒスパッタ法によって、シリコン基板１００上に全面に亘って例えば厚さ３ｎｍ程度のハフニウム（Ｈｆ）膜１１０を成膜する。
【００２７】
次に、図２（ｂ）に示すように、Ｈｆ膜１１０の成膜後に、例えばＲＴＡ（Rapid Thermal Annealing ）装置によって６００℃、３０秒間の第１のＲＴＡ処理を不活性雰囲気中で行った後、未反応のＨｆ膜１１０を選択的に除去する。これにより、高濃度不純物拡散層１０９上及びゲート電極１０３上にのみ所望のＨｆシリサイド層１１１が形成される。ここで、未反応のＨｆ膜１１０の除去は、例えば硫酸又は塩酸と過酸化水素水とを混合させた酸性薬液を用いて選択的に行う。また、ＲＴＡ処理の温度及び時間についてはそれぞれ、５００℃〜７００℃の範囲、１０秒〜９０秒の範囲において、所望のシリサイド膜厚約２ｎｍが得られるように最適化する。尚、未反応のＨｆ膜１１０を選択的に除去した後、Ｈｆシリサイド層１１１として、所望の組成を持つＨｆＳｉ又はＨｆ3 Ｓｉ2 などを得るために、追加のＲＴＡ処理を不活性雰囲気中で行ってもよい。
【００２８】
次に、図２（ｃ）に示すように、例えば圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件によるＡｒスパッタ法によって、シリコン基板１００上に全面に亘って例えば厚さ１０ｎｍ程度のＮｉ膜１１２を成膜する。
【００２９】
次に、図２（ｄ）に示すように、Ｎｉ膜１１２の成膜後に、例えばＲＴＡ装置によって４００℃、３０秒間の第２のＲＴＡ処理を不活性雰囲気中で行い、界面層であるＨｆシリサイド（例えばＨｆ3 Ｓｉ2 ）層１１１を通して拡散したシリコン（ゲート電極１０３中及びシリコン基板１００中のシリコン）とＮｉ膜１１２とを反応をさせた後、未反応のＮｉ膜１１２を除去する。これによって、Ｈｆシリサイド層１１１上に所望のＮｉシリサイド層１１３が形成される。ここで、未反応のＮｉ膜１１２の除去は、例えば硫酸又は塩酸と過酸化水素水とを混合させた酸性薬液を用いて選択的に行う。
【００３０】
続いて、Ｎｉシリサイド層１１３として、所望の組成を持ち且つ低抵抗相であるＮｉＳｉ（ニッケルモノシリサイド）を得るために、例えば５００℃、３０秒間の第３のＲＴＡ処理を不活性雰囲気中で行う。このようにして、界面層であるＨｆシリサイド層（第１の界面シリサイド層）１１１と、表面層であるＮｉシリサイド層（第２の表面シリサイド層）１１３とが積層されてなる本実施形態の積層シリサイド層１１４が得られる。
【００３１】
第１の実施形態によると、シリサイドとシリコンとの間の界面層として、シリコンと格子定数が異なるＨｆシリサイド層１１１を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ2 の生成を抑制することができるので、低抵抗層であるＮｉシリサイド層（ＮｉＳｉ層）１１３を安定化することができる。
【００３２】
図３は、オージェ分析により得られた積層シリサイド層１１４の組成の深さ方向の分布を示している。図３において、横軸はスパッタ時間（分）を示し、縦軸はＡＥＳ（Auger Electron Spectroscopy ）強度比（ａｔ％）を示している。尚、単位時間当たりのスパッタ量はほぼ一定であるので、スパッタ時間はスパッタ膜表面からの深さに比例する。
【００３３】
図３に示すように、Ｈｆシリサイド層１１１はシリコンとの界面近傍に形成されていることが分かる。尚、本発明において、界面層であるＨｆシリサイド層１１１がＨｆ及びＳｉ以外の他の元素（例えば図３に示すＮｉ）を含んでいてもよい。言い換えると、当該界面層が、主としてＨｆシリサイドからなるシリサイド層であればよい。
【００３４】
ところで、シリサイド−シリコン間のショットキーバリア高さと、シリサイドの生成エンタルピーとの間には、下記（式２）で表される関係が成り立つことが経験的に知られている（例えば非特許文献８参照）。すなわち、生成エンタルピー（負値）のより小さい金属シリサイド材料を用いるほど、シリサイド−シリコン間のショットキーバリア高さを低くすることができる。
【００３５】
【数２】
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【００３６】
従って、ＮｉＳｉの生成エンタルピーが−８５ｋＪ／ｍｏｌ程度であるのに対して、本実施形態においては、界面層となる第１のシリサイド層として、生成エンタルピーが−１８０ｋＪ／ｍｏｌ程度のＨｆシリサイド層１１１を用いているため、ＮｉＳｉとシリコンとが接触する場合と比べて、シリサイド−シリコン間のショットキーバリア高さをより低くすることができる。その結果、本実施形態では、シリサイド−シリコン間のショットキーバリア高さの指数関数に比例する界面抵抗を、ＮｉＳｉとシリコンとが接触する場合と比べて、１５％程度低減することができた。このように、界面層（第１のシリサイド層）として、主に生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドからなるシリサイド層を形成することによって、シリサイド−シリコン間のショットキーバリア高さを低くすることができ、それにより、シリサイド−シリコン間の界面抵抗を低減することができる。
【００３７】
以上のように、本実施形態によると、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることができ、それによって良好なＮｉシリサイド層を形成することができるので、微細化及び高速化可能な半導体装置を実現することができる。
【００３８】
尚、本実施形態において、界面層（第１のシリサイド層）としてＨｆシリサイドを用いたが、これに代えて、生成エンタルピーがＮｉＳｉよりも小さい他のシリサイド、例えばＺｒシリサイド、Ｍｏシリサイド、Ｔａシリサイド、Ｖシリサイドなどを用いてもよい。特に、生成エンタルピーが−２５０ｋＪ／ｍｏｌ以下であるＨｆ5 Ｓｉ3 、Ｚｒ5 Ｓｉ3 、Ｍｏ5 Ｓｉ3 、Ｔａ5 Ｓｉ3 、Ｖ5 Ｓｉ3 など用いると、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を大きく低減することができる。
【００３９】
また、本実施形態の図２（ｃ）に示す工程において、Ｎｉ膜１１２を堆積する際に、Ｎｉ膜１１２上にＮｉ膜１１２の酸化防止膜として働くＴｉ膜若しくはＴｉＮ膜又はそれらの積層膜を堆積してもよい。これらの酸化防止膜については、未反応のＮｉ膜１１２を選択的に除去する際に同時に除去することができる。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的にはＭＯＳトランジスタを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４１】
図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００４２】
本実施形態においては、まず、図１（ａ）〜（ｄ）に示す第１の実施形態に係る半導体装置の製造方法の各工程と同様の工程を実施する。
【００４３】
図１（ｄ）に示す工程を実施した後、高濃度不純物拡散層１０９までが形成されたシリコン基板１００において、図４（ａ）に示すように、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれを構成するシリコン中に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属、例えばＨｆをイオン注入法により導入することによってＨｆドープ層３０１を形成する。ここで、Ｈｆの注入については、所望のシリサイド膜厚を得るために、注入エネルギーを例えば注入深さＲｐ（projection range）＝２０ｎｍとなるように調整した。また、Ｈｆの注入量を例えば５×１０15ｃｍ-2〜１×１０18ｃｍ-2の範囲内で調整した。
【００４４】
次に、図４（ｂ）に示すように、Ｈｆドープ層３０１の形成後に、例えば圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件によるＡｒスパッタ法によって、シリコン基板１００上に全面に亘って厚さ１０ｎｍ程度のＮｉ膜３０２を成膜する。
【００４５】
次に、Ｎｉ膜３０２の成膜後に、例えばＲＴＡ装置によって３００℃、３０秒間の第１のＲＴＡ処理を不活性雰囲気中で行った後、未反応のＮｉ膜３０２を選択的に除去する。これにより、高濃度不純物拡散層１０９上及びゲート電極１０３上にのみＮｉシリサイド膜が形成される。ここで、未反応のＮｉ膜３０２の除去は、例えば硫酸又は塩酸と過酸化水素水とを混合させた酸性薬液を用いて選択的に行った。続いて、前記Ｎｉシリサイド膜が所望のＮｉＳｉ組成を持つように、例えば５００℃、３０秒間の第２のＲＴＡ処理を不活性雰囲気中で行う。これにより、図４（ｃ）に示すように、Ｈｆを例えば５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）３０４とＮｉシリサイド層（第２の表面シリサイド層）３０３とが順次積層された積層シリサイド層３０５が形成される。尚、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層３０４は、言い換えると、ＨｆシリサイドとＮｉシリサイドとの合金化層である。ここで、Ｈｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）３０４のショットキーバリア高さは、下記（式３）によって近似的に表される。（式３）によれば、Ｈｆリッチ界面Ｎｉシリサイド層３０４がＨｆを５０ａｔ％程度含む場合のショットキーバリア高さは約０．５９ｅＶになる。
【００４６】
【数３】
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【００４７】
すなわち、本実施形態において、シリサイド−シリコン間のショットキーバリア高さの低減効果を得るためには、Ｈｆリッチ界面Ｎｉシリサイド層３０４つまり第１の界面シリサイド層における比「Ｈｆ組成［ａｔ％］／（Ｎｉ組成［ａｔ％］＋Ｈｆ組成［ａｔ％］）」は高い方が望ましいが、第１の界面シリサイド層がＨｆを含んでいれば、比「Ｈｆ組成／（Ｎｉ組成＋Ｈｆ組成）」が５０％以下であっても前記ショットキーバリア高さの低減効果を期待できる。
【００４８】
第２の実施形態によると、Ｈｆドープ層３０１の形成領域ではシリコン中にＨｆが導入されているため、シリコン格子が歪み、ＮｉＳｉ2 との格子定数差を大きく取ることが可能となり、その結果、逆ピラミッド状のＮｉＳｉ2 界面の発生を抑制することができる。言い換えると、シリサイドとシリコンとの間の界面層として、シリコンと格子定数が異なるＨｆリッチ界面Ｎｉシリサイド層３０４を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ2 の生成を抑制することができる。従って、低抵抗層であるＮｉシリサイド層（ＮｉＳｉ層）３０３を安定化することができる。
【００４９】
また、第２の実施形態によると、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれにおけるシリサイド−シリコン界面が形成される領域に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属としてＨｆを導入している。このため、第１及び第２のＲＴＡ処理により、シリサイドとシリコンとの間の界面層として、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層３０４が形成されるため、ＮｉＳｉとシリコンとが接触する場合と比べて、シリサイド−シリコン界面におけるショットキーバリア高さが低くなる。これにより、本実施形態では、シリサイド−シリコン間の界面抵抗を、ＮｉＳｉとシリコンとが接触する場合と比べて、１０％程度低減することができた。このように、界面層として、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなるシリサイド層を形成することによって、シリサイド−シリコン間のショットキーバリア高さを低くすることができ、それにより、シリサイド−シリコン間の界面抵抗を低減することができる。
【００５０】
図５は、オージェ分析により得られた積層シリサイド層３０５の組成の深さ方向の分布を示している。図５において、横軸はスパッタ時間（分）を示し、縦軸はＡＥＳ強度比（ａｔ％）を示している。尚、単位時間当たりのスパッタ量はほぼ一定であるので、スパッタ時間はスパッタ膜表面からの深さに比例する。
【００５１】
図５に示すように、Ｈｆリッチ界面Ｎｉシリサイド層３０４はシリコンとの界面近傍に形成されていることが分かる。
【００５２】
以上のように、本実施形態によると、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることができ、それによって良好なＮｉシリサイド層を形成することができるので、微細化及び高速化可能な半導体装置を実現することができる。
【００５３】
尚、本実施形態において、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれを構成するシリコン中に導入される、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属として、Ｈｆを用いた。しかし、これに代えて、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる他の金属、例えばＺｒ、Ｍｏ、Ｔａ、Ｖなどを用いてもよい。
【００５４】
また、本実施形態の図４（ｂ）に示す工程において、Ｎｉ膜３０２を堆積する際に、Ｎｉ膜３０２上にＮｉ膜３０２の酸化防止膜として働くＴｉ膜若しくはＴｉＮ膜又はそれらの積層膜を堆積してもよい。これらの酸化防止膜については、未反応のＮｉ膜３０２を選択的に除去する際に同時に除去することができる。
【００５５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置、具体的にはＭＯＳトランジスタを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５６】
図６（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００５７】
本実施形態においては、まず、図１（ａ）〜（ｄ）に示す第１の実施形態に係る半導体装置の製造方法の各工程と同様の工程を実施する。
【００５８】
図１（ｄ）に示す工程を実施した後、高濃度不純物拡散層１０９までが形成されたシリコン基板１００において、第２の実施形態と同様に、図６（ａ）に示すように、ソース・ドレイン領域となる高濃度不純物拡散層１０９上及びゲート電極１０３上にのみＮｉシリサイド膜５０１を形成する。
【００５９】
次に、図６（ｂ）に示すように、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれにおけるＮｉシリサイド膜５０１の下側部分を構成するシリコン中に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属、例えばＨｆをイオン注入法により導入することによってＨｆドープ層５０２を形成する。ここで、Ｈｆの注入については、所望のシリサイド膜厚を得るために、注入エネルギーを例えば注入深さＲｐ＝２０ｎｍとなるように調整した。また、Ｈｆの注入量を例えば５×１０15ｃｍ-2〜１×１０18ｃｍ-2の範囲内で調整した。尚、Ｈｆは、Ｎｉシリサイド膜５０１の少なくとも下部にも注入される。
【００６０】
尚、図６（ｂ）に示すＨｆの注入により、Ｈｆドープ層５０２及びその近傍のシリコン領域（以下、合わせて注入領域近傍と称する）並びにＮｉシリサイド膜５０１はアモルファス化されている共に、Ｎｉシリサイド膜５０１とシリコンとの間の界面は平滑化されている。
【００６１】
次に、Ｈｆドープ層５０２の形成後に、例えば不活性雰囲気中でＲＴＡ処理を行うことにより、アモルファス化された注入領域近傍及びＮｉシリサイド膜５０１の再結晶化処理を行う。ここで、ＲＴＡ処理の温度及び時間についてはそれぞれ、例えば４００℃〜５００℃の範囲、３０秒〜６０秒の範囲で調整する。これにより、結果的には第２の実施形態と同様に、図６（ｃ）に示すように、Ｈｆを例えば５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）５０３と、残存するＮｉシリサイド膜５０１つまりＮｉシリサイド層（第２の表面シリサイド層）５０１とが順次積層された積層シリサイド層５０４が形成される。尚、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層５０３は、言い換えると、ＨｆシリサイドとＮｉシリサイドとの合金化層である。ここで、Ｈｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）５０３のショットキーバリア高さは、前記（式３）によって近似的に表される。（式３）によれば、Ｈｆリッチ界面Ｎｉシリサイド層５０３がＨｆを５０ａｔ％程度含む場合のショットキーバリア高さは約０．５９ｅＶになる。
【００６２】
すなわち、本実施形態においても、第２の実施形態と同様に、シリサイド−シリコン間のショットキーバリア高さの低減効果を得るためには、Ｈｆリッチ界面Ｎｉシリサイド層５０３つまり第１の界面シリサイド層における比「Ｈｆ組成［ａｔ％］／（Ｎｉ組成［ａｔ％］＋Ｈｆ組成［ａｔ％］）」は高い方が望ましいが、第１の界面シリサイド層がＨｆを含んでいれば、比「Ｈｆ組成／（Ｎｉ組成＋Ｈｆ組成）」が５０％以下であっても前記ショットキーバリア高さの低減効果を期待できる。
【００６３】
第３の実施形態によると、Ｈｆドープ層５０２の形成領域ではシリコン中にＨｆが導入されているため、シリコン格子が歪み、ＮｉＳｉ2 との格子定数差を大きく取ることが可能となり、その結果、逆ピラミッド状のＮｉＳｉ2 界面の発生を抑制することができる。言い換えると、シリサイドとシリコンとの間の界面層として、シリコンと格子定数が異なるＨｆリッチ界面Ｎｉシリサイド層５０３を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ2 の生成を抑制することができる。従って、低抵抗層であるＮｉシリサイド層（ＮｉＳｉ層）５０１を安定化することができる。
【００６４】
また、第３の実施形態によると、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれにおけるシリサイド−シリコン界面が形成される領域に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属としてＨｆを導入している。このため、ＲＴＡ処理により、シリサイドとシリコンとの間の界面層として、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層５０３が形成されるため、ＮｉＳｉとシリコンとが接触する場合と比べて、シリサイド−シリコン界面におけるショットキーバリア高さが低くなる。これにより、シリサイド−シリコン間の界面抵抗を、ＮｉＳｉとシリコンとが接触する場合と比べて低減することができる。すなわち、界面層として、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなるシリサイド層を形成することによって、シリサイド−シリコン間のショットキーバリア高さを低くすることができ、それにより、シリサイド−シリコン間の界面抵抗を低減することができる。
【００６５】
尚、本実施形態において、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれを構成するシリコン中に導入される、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属として、Ｈｆを用いた。しかし、これに代えて、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる他の金属、例えばＺｒ、Ｍｏ、Ｔａ、Ｖなどを用いてもよい。
【００６６】
また、本実施形態の図６（ａ）に示す工程において、Ｎｉシリサイド膜５０１を形成するためのＮｉ膜を堆積する際に、当該Ｎｉ膜上に当該Ｎｉ膜の酸化防止膜として働くＴｉ膜若しくはＴｉＮ膜又はそれらの積層膜を堆積してもよい。これらの酸化防止膜については、Ｎｉシリサイド膜５０１の形成後に、未反応のＮｉ膜を選択的に除去する際に同時に除去することができる。
【産業上の利用可能性】
【００６７】
以上に説明したように、本発明は、半導体装置及びその製造方法に関し、シリサイド層を有する半導体集積回路装置等に適用した場合には、微細化及び高速化を実現でき、非常に有用である。
【図面の簡単な説明】
【００６８】
【図１】図１（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は本発明の第１の実施形態に係る半導体装置の積層シリサイド層の組成の深さ方向の分布を示す図である。
【図４】図４（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５は本発明の第２の実施形態に係る半導体装置の積層シリサイド層の組成の深さ方向の分布を示す図である。
【図６】図６（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【００６９】
１００  シリコン基板
１０１  シャロートレンチ分離領域
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  低濃度不純物拡散層
１０５  シリコン酸化膜
１０８  サイドウォールスペーサ
１０９  高濃度不純物拡散層
１１０  Ｈｆ膜
１１１  Ｈｆシリサイド層
１１２  Ｎｉ膜
１１３  Ｎｉシリサイド層
１１４  積層シリサイド層
３０１  Ｈｆドープ層
３０２  Ｎｉ膜
３０３  Ｎｉシリサイド層
３０４  Ｈｆリッチ界面Ｎｉシリサイド層
３０５  積層シリサイド層
５０１  Ｎｉシリサイド層
５０２  Ｈｆドープ層
５０３  Ｈｆリッチ界面Ｎｉシリサイド層
５０４  積層シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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