(57)【要約】【課題】  基準信号に同期した信号を高速かつ安定的に発生する。【解決手段】  位相差カウント部１５ａは、基準信号ｆ１と分周信号ｆ２との位相差をカウントし、位相差カウント値Ｃを生成する。しきい値判定部１５ｂは、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。位相シフト処理部１６は、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、位相差がゼロになるように分周信号ｆ２の位相を強制シフトする位相シフト処理を行って、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる。【選択図】  図１
2006186502.tif 000002
【特許請求の範囲】
【請求項１】
基準信号に同期した信号を生成するＰＬＬ装置において、
基準信号と分周信号との位相比較を行い、位相差信号を生成して出力する位相比較器と、
前記位相差信号を平滑化して制御電圧を生成するループフィルタと、
前記制御電圧に応じて発振周波数を変化させて、前記基準信号の周波数を逓倍化した出力信号を発振する可変周波数発振器と、
フィードバックされた前記出力信号を分周して前記分周信号を生成する分周器と、
前記基準信号と前記分周信号との位相差をカウントし、位相差カウント値を生成する位相差カウント部と、前記位相差カウント値としきい値を比較して、前記位相差カウント値が前記しきい値を超えたか否かを示す位相差判定信号を生成するしきい値判定部と、を含む位相差監視部と、
前記位相差判定信号により、前記位相差カウント値が前記しきい値を超えた状態であるしきい値範囲外を認識した場合は、前記位相差カウント値にもとづいて、前記位相差がゼロになるように前記分周信号の位相を強制シフトする位相シフト処理を行って、前記位相差がゼロの状態からＰＬＬフィードバック制御を開始させる位相シフト処理部と、
を有することを特徴とするＰＬＬ装置。
【請求項２】
前記位相シフト処理部は、前記位相シフト処理を行った後に、前記位相差判定信号により、前記しきい値範囲外を再度認識した場合には、タイマを起動させ、タイマ設定時間を越えても、前記しきい値範囲外を認識した場合には、前記位相シフト処理を停止することを特徴とする請求項１記載のＰＬＬ装置。
【請求項３】
前記ループフィルタは、低域特性を持つ低域特性ループフィルタと、高域特性を持つ高域特性ループフィルタと、の２つのフィルタモードを有し、前記位相差判定信号により、前記しきい値範囲外を認識した場合は、フィルタモードを前記高域特性ループフィルタへ切り替え、前記しきい値範囲外を認識しない場合は、フィルタモードを前記低域特性ループフィルタに切り替えることを特徴とする請求項１記載のＰＬＬ装置。
【請求項４】
前記制御電圧を一定時間間隔毎にサンプリングしてサンプリング値を保持し、前記位相差判定信号により前記しきい値範囲外を認識した場合は、前記しきい値範囲外と認識する前に保持していたサンプリング値で前記制御電圧を補正する補正電圧を生成し、前記補正電圧を前記可変周波数発振器へ送信する補正電圧生成部をさらに有することを特徴とする請求項１記載のＰＬＬ装置。
【請求項５】
映像信号の水平同期信号の周波数変換を行う映像同期制御装置において、
映像信号から、水平・垂直の同期信号が混合された映像同期信号を抽出する映像同期信号抽出部と、
映像同期信号から、垂直同期信号を分離して出力する垂直同期信号分離部と、
映像同期信号から、水平同期信号を分離して出力する水平同期信号分離部と、
前記水平同期信号と分周信号との位相比較を行い、位相差信号を生成して出力する位相比較器と、前記位相差信号を平滑化して制御電圧を生成するループフィルタと、前記制御電圧に応じて発振周波数を変化させて、前記水平同期信号の周波数を逓倍化した逓倍化水平同期信号を発振する可変周波数発振器と、フィードバックされた前記逓倍化水平同期信号を分周して前記分周信号を生成する分周器と、前記水平同期信号と前記分周信号との位相差をカウントし、位相差カウント値を生成する位相差カウント部及び前記位相差カウント値としきい値を比較して、前記位相差カウント値が前記しきい値を超えたか否かを示す位相差判定信号を生成するしきい値判定部を含む位相差監視部と、前記位相差判定信号により、前記位相差カウント値が前記しきい値を超えた状態であるしきい値範囲外を認識した場合は、前記位相差カウント値にもとづいて、前記位相差がゼロになるように前記分周信号の位相を強制シフトする位相シフト処理を行って、前記位相差がゼロの状態からＰＬＬフィードバック制御を開始させる位相シフト処理部と、から構成されるＰＬＬ部と、
を有することを特徴とする映像同期制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）装置及び映像同期制御装置に関し、特に基準信号に同期した信号を生成するＰＬＬ装置及び映像信号の水平同期信号の周波数変換を行う映像同期制御装置に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、外部からの基準信号と、ループ内の発振器からの出力との位相差が一定になるようにフィードバック制御をかけて発振させて、基準信号に同期した発振出力を得るための回路である。ＰＬＬ回路は、ＶＴＲ（Video Tape Recorder）信号を扱う映像機器に代表されるマルチメディア情報機器に広く使用されており、近年その重要性が増してきている。
【０００３】
図１４は従来のＰＬＬ回路の構成を示す図である。ＰＬＬ回路５０は、位相比較器５１、ループフィルタ５２、ＶＣＸＯ（Voltage Controlled X'tal Oscillator）５３、分周器５４から構成される。
【０００４】
位相比較器５１は、基準信号であるリファレンスクロックｆ１と、分周器５４から出力された分周クロックｆ２との位相比較を行い、位相差成分をパルス状の位相差信号として出力する。ループフィルタ５２は、位相差信号を平滑化して制御電圧（直流電圧）を生成する。
【０００５】
ＶＣＸＯ５３は、電圧制御型水晶発振器であって、入力する制御電圧の値に比例した周波数の出力信号ｆｏを発振する。分周器５４は、ＶＣＸＯ５３からフィードバックされた出力信号ｆｏを１／Ｎ分周して、分周クロックｆ２を生成し、位相比較器５１へ入力する。なお、リファレンスクロックｆ１の周波数をｆrefとすれば、ＶＣＸＯ５３の出力信号ｆｏの周波数はｆref×Ｎである。
【０００６】
図１５はＰＬＬ回路５０のタイムチャートを示す図である。リファレンスクロックｆ１と分周クロックｆ２とがロックする前の状態（非同期状態）の位相関係を示している（デューティ比はいずれのクロックも５０％とする）。位相比較器５１では、リファレンスクロックｆ１と分周クロックｆ２との位相差αを検出し、この誤差分を位相差信号として出力する。
【０００７】
この位相差信号は、ループフィルタ５２を介して補正値としてＶＣＸＯ５３に入力され、ＶＣＸＯ５３はこの補正値によって、基準となるリファレンスクロックｆ１に近づくように出力信号ｆｏの周波数を制御する。
【０００８】
このような動作が繰り返されて、最終的にＶＣＸＯ５３の出力信号ｆｏは、リファレンスクロックｆ１の位相と一致しロックする。すなわち、出力信号ｆｏがフィードバックされて、分周器５４で分周された分周クロックｆ２と、リファレンスクロックｆ１との位相差αはゼロになって一致することになる。
【０００９】
従来のＰＬＬ回路の技術として、内部クロックと外部クロックとの位相差に応じて位相調整量を制御する技術が提案されている（例えば、特許文献１）。
【特許文献１】特開平０２−００２７１９号公報（第５頁〜第８頁，第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来のＰＬＬ回路５０では、リファレンスクロックｆ１と分周クロックｆ２に位相差αがあった場合は、位相差αずれた状態からＰＬＬフィードバック制御を行って、位相差αをゼロに持っていくという制御が基本的な動作であったので、引き込み時間が長く、高速ロックが実現されていなかった。
【００１１】
また、引き込み時間が長いと、ロックしていない非同期の状態から、ロックした同期状態へ至る過程において（ＰＬＬフィードバック制御の引き込み時において）、ジッタ／ワンダが顕著に発生するといった問題があった（なお、ジッタとは信号の時間的な理想位置からの揺らぎのことをいい、ジッタよりゆるやかに発生する揺らぎのタイミング変動はワンダと呼ばれている）。
【００１２】
さらに、追従動作がゆるやかな場合には、ＶＣＸＯ５３の出力信号ｆｏが、ＶＣＸＯ出力周波数範囲の上限値または下限値の周波数に固定して張り付いてしまうおそれがあり、所望周波数の出力信号ｆｏが得られなくなるといった問題があった。
【００１３】
ここで、ＰＬＬ回路５０を使用して、装置内部で所望のクロックを生成して映像処理などを行う映像機器においては、ＶＴＲ信号の伝送で起こる素材の切り替り、またはテープ品質劣化や回転ヘッド切り替りなどによる信号不連続性といったリファレンスクロックｆ１が変動する要因を多く含んでいる。
【００１４】
これらの事象が生じると、リファレンスクロックｆ１の位相の急激的または瞬間的な変化、リファレンスクロックｆ１の周波数の瞬間的な変化、リファレンスクロックｆ１の瞬断などが発生する。
【００１５】
リファレンスクロックｆ１に対して、このような変動が発生すると、映像機器内部のＰＬＬ回路５０に対して上記のような問題が発生し（ジッタ／ワンダや張り付きの問題等）、このため映像信号に対して色むらや瞬断が顕著に現れてしまい、画質が劣化するといった問題があった。
【００１６】
一方、従来技術（特開平０２−００２７１９号公報）では、内部クロックと外部クロックとの位相が外れた状態から、位相調整量を制御して位相差がゼロになるように動作している。ところがこのような動作の場合には、外れたときの位相差が小さい場合にはジッタ／ワンダ発生量も少なく、引き込み時間も短くできるが、外れたときの位相差が大きい場合には、高速引き込みを行うことはできず、また引き込み時にジッタ／ワンダが発生するおそれがある。
【００１７】
本発明はこのような点に鑑みてなされたものであり、基準信号に品質劣化や変動要素がある場合でも、基準信号に同期した信号を高速かつ安定的に発生するＰＬＬ装置を提供することを目的とする。
【００１８】
また、本発明の他の目的は、映像信号の水平同期信号に品質劣化や変動要素がある場合でも、高速かつ安定的に水平同期信号の周波数変換を行う映像同期制御装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明では上記課題を解決するために、図１に示すような、基準信号に同期した信号を生成するＰＬＬ装置１０において、基準信号ｆ１と分周信号ｆ２との位相比較を行い、位相差信号Ｄ１を生成して出力する位相比較器１１と、位相差信号Ｄ１を平滑化して制御電圧Ｖｃを生成するループフィルタ１２と、制御電圧Ｖｃに応じて発振周波数を変化させて、基準信号ｆ１の周波数を逓倍化した出力信号ｆｏを発振する可変周波数発振器１３と、フィードバックされた出力信号ｆｏを分周して分周信号ｆ２を生成する分周器１４−２と、基準信号ｆ１と分周信号ｆ２との位相差をカウントし、位相差カウント値Ｃを生成する位相差カウント部１５ａと、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成するしきい値判定部１５ｂと、を含む位相差監視部１５と、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、位相差がゼロになるように分周信号ｆ２の位相を強制シフトする位相シフト処理を行って、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる位相シフト処理部１６と、を有することを特徴とするＰＬＬ装置１０が提供される。
【００２０】
ここで、位相比較器１１は、基準信号ｆ１と分周信号ｆ２との位相比較を行い、位相差信号Ｄ１を生成して出力する。ループフィルタ１２は、位相差信号Ｄ１を平滑化して制御電圧Ｖｃを生成する。可変周波数発振器１３は、制御電圧Ｖｃに応じて発振周波数を変化させて、基準信号ｆ１の周波数を逓倍化した出力信号ｆｏを発振する。分周器１４−２は、フィードバックされた出力信号ｆｏを分周して分周信号ｆ２を生成する。位相差カウント部１５ａは、基準信号ｆ１と分周信号ｆ２との位相差をカウントし、位相差カウント値Ｃを生成する。しきい値判定部１５ｂは、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。位相シフト処理部１６は、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、位相差がゼロになるように分周信号ｆ２の位相を強制シフトする位相シフト処理を行って、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる。
【発明の効果】
【００２１】
本発明のＰＬＬ装置は、基準信号と分周信号との位相差カウント値がしきい値を超えた場合は、位相差カウント値にもとづいて、位相差がゼロになるように分周信号の位相を強制シフトし、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる構成とした。これにより、基準信号に品質劣化や変動要素がある場合でも、基準信号に同期した信号を高速かつ安定的に発生することが可能になる。
【００２２】
また、本発明の映像同期制御装置は、水平同期信号と分周信号との位相差カウント値がしきい値を超えた場合は、位相差カウント値にもとづいて、位相差がゼロになるように分周信号の位相を強制シフトし、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる構成とした。これにより、映像信号の水平同期信号に品質劣化や変動要素がある場合でも、高速かつ安定的に水平同期信号の周波数変換を行うことが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面を参照して説明する。図１はＰＬＬ装置の原理図である。ＰＬＬ装置１０は、位相比較器１１、アダプティブループフィルタ（ループフィルタ）１２、ＶＣＸＯ（可変周波数発振器）１３、分周器１４−１、１４−２、位相差監視部１５、位相シフト処理部１６から構成され、基準信号に同期した信号を生成する装置である。
【００２４】
位相比較器１１は、分周器１４−１から出力される入力信号を分周したリファレンスクロック（基準信号）ｆ１と、分周クロック（分周信号）ｆ２との位相比較を行い、位相差に応じた位相差信号Ｄ１を生成して出力する。アダプティブループフィルタ１２は、位相差信号Ｄ１を平滑化して制御電圧Ｖｃを生成する。
【００２５】
ＶＣＸＯ１３は、制御電圧Ｖｃに応じて発振周波数を変化させて、リファレンスクロックｆ１の周波数を逓倍化した出力信号ｆｏを発振する。分周器１４−２は、フィードバックされた出力信号ｆｏを分周して分周クロックｆ２を生成する。
【００２６】
位相差監視部１５は、位相差カウント部１５ａとしきい値判定部１５ｂを含む。位相差カウント部１５ａは、リファレンスクロックｆ１と分周クロックｆ２との位相差をカウントし、位相差カウント値Ｃを生成する。しきい値判定部１５ｂは、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。
【００２７】
位相シフト処理部１６は、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、リファレンスクロックｆ１と分周クロックｆ２との位相差がゼロになるように分周クロックｆ２の位相を強制シフトする位相シフト処理を行う。そして、位相差がゼロの状態から、通常のＰＬＬフィードバック制御を開始させる。
【００２８】
このＰＬＬフィードバック制御とは、位相比較器１１によるリファレンスクロックｆ１と分周クロックｆ２との位相比較→アダプティブループフィルタ１２による制御電圧Ｖｃの生成→制御電圧Ｖｃに応じたＶＣＸＯ１３の出力発振→フィードバックされたＶＣＸＯ１３の出力信号の分周器１４−２による分周処理→位相比較器１１によるリファレンスクロックｆ１と分周クロックｆ２の位相比較→・・・の流れにより、リファレンスクロックｆ１と分周クロックｆ２がロックして、ＶＣＸＯ１３からリファレンスクロックｆ１と同期した出力信号ｆｏが生成されるまでの制御のことである。なお、リファレンスクロックｆ１の周波数をｆrefとすれば、分周器１４−２は１／Ｎ分周を行い、ＶＣＸＯ１３の出力信号ｆｏの周波数はｆref×Ｎである。
【００２９】
次に位相差監視部１５の動作について説明する。図２は位相差カウント部１５ａの動作を示す図である。位相差カウント部１５ａは、入力信号を分周器１４−１で分周したリファレンスクロックｆ１と、フィードバック後に分周器１４−２で分周された分周クロックｆ２との位相差を常に監視する。
【００３０】
具体的には例えば、リファレンスクロックｆ１と分周クロックｆ２との立ち上がり（または立ち下り）検出を行い、位相差カウント部１５ａに含まれる内部カウンタを用いて、２つの立ち上がりエッジ間に、内部カウンタのクロックが何クロック含まれるかで位相差を監視する。また、位相差監視結果は位相差カウント値Ｃとして生成する。
【００３１】
図の例では、リファレンスクロックｆ１の立ち上がりに対して、分周クロックｆ２の立ち上がりが、内部カウンタのクロックの＋４クロックずれた位置にある状態なので、位相差として＋４クロックである旨の情報を含む位相差カウント値Ｃを生成する。
【００３２】
図３はしきい値判定部１５ｂの動作を示す図である。しきい値判定部１５ｂは、位相差カウント値Ｃを受信して位相差カウント値Ｃと、あらかじめ設定されたしきい値とを比較する。そして、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。
【００３３】
図の例では、しきい値を−３〜＋３の範囲としており、位相差カウント値Ｃより＋４ずれを認識すると、しきい値を超えていると判定し、現在の位相差がしきい値範囲外である旨の情報を含む位相差判定信号Ｄ２を生成する。
【００３４】
なお、位相差カウント値Ｃにより、しきい値−３〜＋３の範囲内に位相差があることを認識した場合には、しきい値範囲内である旨の情報を含む位相差判定信号Ｄ２が生成されることになる。
【００３５】
次に位相シフト処理部１６の動作について説明する。図４は位相シフト処理部１６の動作を示す図である。位相シフト処理部１６は、位相差カウント値Ｃ及び位相差判定信号Ｄ２を受信して、位相差カウント値Ｃがしきい値範囲外であることを認識したとする。
【００３６】
すると、位相シフト処理部１６は、位相差カウント値Ｃにもとづいて、リファレンスクロックｆ１と分周クロックｆ２との位相差がゼロになるように分周クロックｆ２の位相を強制シフトする。
【００３７】
〔Ｓ１〕位相シフト処理部１６は、位相差カウント値（位相差＋４）と位相差判定信号Ｄ２を受信して、位相差カウント値Ｃがしきい値範囲外であり、リファレンスクロックｆ１の立ち上がりＨ１ａと分周クロックｆ２の立ち上がりＨ１ｂの間の位相差が＋４であることを認識する。
【００３８】
〔Ｓ２〕位相シフト処理部１６は、位相差がしきい値範囲外であることを認識したら、次の分周クロックｆ２の立ち上がりＨ２ｂとリファレンスクロックｆ１の立ち上がりＨ２ａとの位相差がゼロになるように、分周クロックｆ２を４クロック分マイナス方向へ強制シフトする。
【００３９】
〔Ｓ３〕シフト後の分周クロックｆ２は、位相比較器１１へ送信され、以降は通常のＰＬＬフィードバック制御によって動作し、リファレンスクロックｆ１と分周クロックｆ２がロックする方向へ向かう。
【００４０】
ここで、従来では、図１５で上述したように、リファレンスクロックｆ１と分周クロックｆ２に位相差αがあった場合は、位相差αずれた状態からＰＬＬフィードバック制御を行って、位相差αをゼロに持っていくという制御が基本的な動作であったので、引き込み時間が長く、高速ロックが実現されていなかった。
【００４１】
一方、ＰＬＬ装置１０では、リファレンスクロックｆ１と分周クロックｆ２に対して、しきい値範囲外の位相差αが存在することを認識した場合は、位相差認識後の次のリファレンスクロックｆ１と分周クロックｆ２のそれぞれの立ち上がり（または立ち下り）の位相差αをゼロにするように分周クロックｆ２を強制シフトし、位相差αがゼロになったときの分周信号ｆ２を位相比較器１１へ送信する。その後は、位相比較器１１によるリファレンスクロックｆ１と分周クロックｆ２との位相比較が行われて、通常のＰＬＬフィードバック制御が行われる。
【００４２】
このように、位相差αを一旦ゼロにしてからＰＬＬフィードバック制御を行うということは、リファレンスクロックｆ１と分周クロックｆ２とを強制的に同期させたときの制御電圧ＶｃをＶＣＸＯ１３へ与えて、そこからＰＬＬフィードバック制御が実行するということである。
【００４３】
これにより、従来のような位相差αずれた制御電圧Ｖｃから、ロック時の制御電圧Ｖｃへ引き込むまでの引き込み時間と比べて、ＰＬＬ装置１０のような強制的に位相差ゼロにした制御電圧Ｖｃから、ロック時の制御電圧Ｖｃへ引き込むまでの引き込み時間の方がはるかに短く、高速ロックが可能になる。
【００４４】
したがって、ＰＬＬ装置１０では、引き込み時間が短く、高速ロックを実現するので、ジッタ／ワンダの発生が抑制され、また、追従動作が短時間であるため、ＶＣＸＯ１３の出力信号ｆｏの周波数が張り付くようなこともなくなる。
【００４５】
次に引き込み時間について説明する。図５は位相ずれの状態を示すタイムチャートである。リファレンスクロックｆ１と分周クロックｆ２との位相ずれが最も大きい場合を示しており、位相差が１８０degのとき位相ずれが最も大きくなる（デューティ比はいずれのクロックも５０％とする）。
【００４６】
ここで、従来のＰＬＬ回路に対する条件を以下の（１）〜（４）のように定める。
（１）位相差最大条件：リファレンスクロックｆ１と分周クロックｆ２の位相差が１８０deg
（２）ＶＣＸＯ出力周波数：１０ＭＨｚ
（３）ＶＣＸＯ出力最大可変幅：±１００ｐｐｍ
（４）リファレンスクロックｆ１と分周クロックｆ２の周波数：１０ＫＨz（分周数：１／１０００）
図６は引き込み時間の算出過程を示す図である。上記の（１）〜（４）のような条件のもとで、図６に示すテーブルＴ１のような流れで、従来のＰＬＬ回路の引き込み時間を算出する。
【００４７】
なお、テーブルＴ１中の“ＶＣＸＯ変動周波数（最大）”は、ＶＣＸＯ変動幅＋１００ppm変動した周波数である。“リファレンスクロックｆ１周期”は、リファレンスクロックｆ１周波数の逆数である。“ＶＣＸＯクロック周期”は、ＶＣＸＯ変動周波数（最大）の逆数である。“周期差分”は、リファレンスクロックｆ１周期とＶＣＸＯクロック周期の差である。
【００４８】
“位相差（５０μsec）に対するクロック数”は、分周クロック１０ＫＨｚの半相時間に対して周期差分時間でかかるクロック数である。そして、“引き込み時間”は、ＶＣＸＯ変動周波数（最大）の時間と引き込みにかかるクロック数から算出される。
【００４９】
ここで、上記の（１）〜（４）で定義した条件での、従来のＰＬＬ回路の引き込み時間は０．５secとなる。これに対して、ＰＬＬ装置１０の引き込み時間は、単純にはほぼゼロに近い値となる。これにより、ＰＬＬ装置１０は、従来のＰＬＬ回路に比べて高速にロックすることが示された。
【００５０】
なお、実際には上記の計算においては、ループフィルタの応答特性も考慮する必要があるが（これにより引き込み時間は０．５よりも実際は大きくなる）、説明を簡便にするために省略した。
【００５１】
次に位相シフト処理部１６のタイマ設定処理について説明する。位相シフト処理部１６は、リファレンスクロックｆ１と分周クロックｆ２の位相シフト処理を行った後に、しきい値範囲外を再度認識した場合には、タイマを起動させ、タイマ設定時間を越えても、しきい値範囲外を認識するならば、位相シフト処理を停止する制御を行う。
【００５２】
図７は位相シフト処理部１６におけるタイマ設定処理の動作を示すフローチャートである。
〔Ｓ１１〕位相差判定信号Ｄ２にもとづいて、リファレンスクロックｆ１と分周クロックｆ２との位相差の状態を認識する。位相差がしきい値範囲内であれば、位相差の状態検出を継続する。位相差がしきい値範囲外ならばステップＳ１２へいく。
【００５３】
〔Ｓ１２〕位相の強制シフト処理を行って、リファレンスクロックｆ１の位相と分周クロックｆ２の位相とを一致させる。
〔Ｓ１３〕位相差判定信号Ｄ２にもとづいて、リファレンスクロックｆ１と分周クロックｆ２との位相差の状態を認識する。位相差がしきい値範囲内であれば、ステップＳ１１へ戻り、位相差がしきい値範囲外ならばステップＳ１４へいく。
【００５４】
〔Ｓ１４〕タイマを起動する。
〔Ｓ１５〕タイマが設定時間になったか否かを判断する。タイマ値が設定時間になった場合はステップＳ１６へいき、タイマ値が設定時間以内ならばステップＳ１３へ戻る。
【００５５】
〔Ｓ１６〕位相シフト処理を停止する。
このようにして、上記のようなタイマ設定動作を行うことにより、位相ずれがタイマ設定時間を越えても、しきい値範囲外となる場合には、元々位相が一致することのない周波数を持った信号が、リファレンスクロックとして入力したものとみなすことができ、このときは位相シフト処理を停止することにより、無限ループ動作を回避することが可能になる。
【００５６】
次にアダプティブループフィルタ１２について説明する。図８はアダプティブループフィルタの構成を示す図である。アダプティブループフィルタ１２は、低域特性ループフィルタ１２ａ、高域特性ループフィルタ１２ｂ、フィルタ出力切替部１２ｃから構成される。
【００５７】
低域特性ループフィルタ１２ａは、低域側の利得を強調するフィルタ特性を持つループフィルタであり、高域特性ループフィルタ１２ｂは、高域側の利得を強調するフィルタ特性を持つループフィルタである。
【００５８】
フィルタ出力切替部１２ｃは、位相差判定信号Ｄ２にもとづき、リファレンスクロックｆ１と分周クロックｆ２の位相差がしきい値範囲外と認識した場合は、高域特性ループフィルタ１２ｂからのフィルタ出力を選択し、しきい値範囲外を認識しない場合は、低域特性ループフィルタ１２ａからのフィルタ出力を選択する。
【００５９】
図９はアダプティブループフィルタ１２の応答特性を示す図である。横軸は時間、縦軸は出力応答である。低域特性ループフィルタ１２ａの応答特性Ｋ１（図中、点線グラフ）は、信号入力時、図に示すように応答感度が鈍いが（立ち上がりが遅い）、ゆるやかに応答するためノイズに応答しにくく安定度は高い。
【００６０】
したがって、リファレンスクロックｆ１と分周クロックｆ２の位相差がしきい値範囲内の場合は、アダプティブループフィルタ１２のフィルタモードは、安定度の高い応答特性Ｋ１を優先するようにして、低域特性ループフィルタ１２ａのフィルタリング動作を選択する。
【００６１】
また、高域特性ループフィルタ１２ｂの応答特性Ｋ２（図中、実線グラフ）は、信号入力時、図に示すように応答感度は鋭いが（立ち上がりが速い）、急峻に応答するためノイズにも応答しやすく安定度は低くなる。したがって、リファレンスクロックｆ１と分周クロックｆ２の位相差がしきい値範囲外の場合は（すなわち、引き込み制御を行っている場合は）、アダプティブループフィルタ１２のフィルタモードは、応答感度の高い応答特性Ｋ２を優先するようにして、高域特性ループフィルタ１２ｂのフィルタリング動作を選択する。
【００６２】
次に補正電圧生成部を含むＰＬＬ装置について説明する。図１０はＰＬＬ装置の構成を示す図である。ＰＬＬ装置１０ａは、アダプティブループフィルタ１２とＶＣＸＯ１３の間に補正電圧生成部１７が設けられる（補正電圧生成部１７以外の構成は図１と同様である）。
【００６３】
補正電圧生成部１７は、サンプルアンドホールド（Ｓ＆Ｈ）部１７ａとセレクタ１７ｂから構成される。サンプルアンドホールド部１７ａは、アダプティブループフィルタ１２から出力された制御電圧Ｖｃを一定時間間隔毎にサンプリングしてサンプリング値を保持する。
【００６４】
セレクタ１７ｂは、位相差判定信号Ｄ２にもとづいて、リファレンスクロックｆ１と分周クロックｆ２の位相差がしきい値範囲外と認識した場合は、しきい値範囲外と認識される前の、サンプルアンドホールド部１７ａで保持しているサンプリング値を、制御電圧Ｖｃを補正する補正電圧として選択し、ＶＣＸＯ１３へ出力する。しきい値範囲内の場合は、アダプティブループフィルタ１２から出力された制御電圧ＶｃをそのままＶＣＸＯ１３へ出力する。
【００６５】
図１１は補正電圧生成部１７の動作を説明するための図である。
〔Ｓ２１〕リファレンスクロックｆ１の周波数（または位相）が瞬間的に変動して、位相比較器１１の出力信号である位相差信号Ｄ１が時間ｔａで変動したとする。
【００６６】
〔Ｓ２２〕位相差信号Ｄ１は、アダプティブループフィルタ１２でフィルタリングされた後、制御電圧Ｖｃとして、サンプルアンドホールド部１７ａへ入力する。変動箇所は、制御電圧Ｖｃ上、アダプティブループフィルタ１２の処理の分遅延して現れる。
【００６７】
〔Ｓ２３〕サンプルアンドホールド部１７ａは、時間ｔの間隔毎に制御電圧Ｖｃをサンプリングし、サンプリング値を保持する。
〔Ｓ２４〕リファレンスクロックｆ１の周波数が瞬間的に変動すれば、リファレンスクロックｆ１と分周クロックｆ２との位相差はしきい値範囲外となるから、しきい値範囲外である旨の位相差判定信号Ｄ２が位相差監視部１５から発せられる。
【００６８】
〔Ｓ２５〕セレクタ１７ｂは、位相差判定信号Ｄ２からしきい値範囲外を認識すると、サンプルアンドホールド部１７ａで保持されている時間ｔ１でサンプリングしたサンプリング値（時間ｔａよりも過去にサンプリングされたサンプリング値の中で、最も新しいサンプリング値）を選択し、これを補正電圧Ｖｃ１としてＶＣＸＯ１３へ出力する。
【００６９】
ここで、サンプルアンドホールド部１７ａは、任意の周期で、アダプティブループフィルタ１２から出力された制御電圧Ｖｃのサンプルとホールドを繰り返す。また、位相差監視部１５において、リファレンスクロックｆ１と分周クロックｆ２との位相差を監視し、しきい値範囲外であればその旨の位相差判定信号Ｄ２をセレクタ１７ｂへ出力する。
【００７０】
セレクタ１７ｂは、位相差判定信号Ｄ２を受信して、しきい値範囲外であれば、しきい値範囲外と認識される前の、サンプルアンドホールド部１７ａで保持しているサンプリング値を、制御電圧Ｖｃを補正する補正電圧Ｖｃ１として選択し、この補正電圧Ｖｃ１によりＶＣＸＯ１３を駆動する。
【００７１】
セレクタ１７ｂは、位相差判定信号Ｄ２を受信して、しきい値範囲内であれば、アダプティブループフィルタ１２から出力される制御電圧ＶｃをそのままＶＣＸＯ１３へ印加する。
【００７２】
このような制御により、リファレンスクロックｆ１が変動した場合でも、変動前にサンプリングした制御電圧で補正されるので、基準となるリファレンスクロックｆ１が変動した場合であっても、ＰＬＬフィードバック制御を安定的に継続動作することが可能になる。
【００７３】
次に水晶発振器などのＯＳＣ（oscillator）を装置出力段に設けたＰＬＬ装置について説明する。図１２はＰＬＬ装置の構成を示す図である。ＰＬＬ装置１０ｂは、信号発振器であるＯＳＣ１８と、セレクタ１９とを含む（ＯＳＣ１８、セレクタ１９以外の構成要素は図１と同じである）。
【００７４】
ＯＳＣ１８は、リファレンスクロックｆ１の周波数を逓倍化した周波数を持つクロックを発振する。セレクタ１９は、位相差判定信号Ｄ２により、リファレンスクロックｆ１と分周クロックｆ２との位相差のしきい値範囲外を認識した場合は、ＯＳＣ１８からの出力信号を選択し、しきい値範囲内の場合には、ＶＣＸＯ１３からの出力信号を選択する。
【００７５】
このような構成にすることで、リファレンスクロックｆ１の周波数や位相が変動して位相差が大きくなった場合には、ＯＳＣ１８からの出力クロックが選択されることにより、安定したクロック供給を行うことが可能になる。また、リファレンスクロックｆ１が供給されなくなった場合でも、ＯＳＣ１８を基準としたマスタ伝送が可能になる。
【００７６】
なお、上記の説明では、図１のＰＬＬ装置１０、図１０のＰＬＬ装置１０ａ、図１２のＰＬＬ装置１０ｂというように独立に説明したが、図１０の補正電圧生成部１７と、図１２のＶＣＸＯ／ＯＳＣ出力切替機能とを、図１のＰＬＬ装置１０に設けた構成にしてもよい。
【００７７】
次にＰＬＬ装置１０を適用した映像同期制御装置について説明する。図１３は映像同期制御装置の概略構成を示す図である。映像同期制御装置２０は、映像同期制御としてスキャンコンバータ機能を有し、例えば、ＲＧＢ映像信号（水平走査周波数：１５．７５ＫＨｚ、垂直走査周波数：６０Ｈｚ）をＶＧＡ準拠の映像信号（水平走査周波数：３１．５ＫＨｚ、垂直走査周波数：６０Ｈｚ）に周波数変換する装置である。具体的には、画面の水平走査線を２倍に変換（アップスキャンコンバート）して、家庭用テレビ画面をパソコン画面に変換させる処理を行うことができる。
【００７８】
映像同期制御装置２０は、映像同期信号抽出部２１、垂直同期信号分離部２２、水平同期信号分離部２３、ＰＬＬ部２４から構成される。なお、ＰＬＬ部２４は図１で示したＰＬＬ装置１０の機能を含む（当然、図１０や図１２で示したＰＬＬ装置１０ａ、１０ｂの機能を含めてもよい）。
【００７９】
映像同期信号抽出部２１は、受信した映像信号から水平・垂直が混合された映像同期信号を抽出する。垂直同期信号分離部２２は、映像同期信号から垂直同期信号Ｖsyncを分離して出力する。水平同期信号分離部２３は、映像同期信号から水平同期信号Ｈsyncを分離して出力する。
【００８０】
ＰＬＬ部２４は、水平同期信号Ｈsync（１５．７５ＫＨｚ）をリファレンスクロックｆ１とみなして、入力した水平同期信号Ｈsyncの２倍の周波数をもつ水平同期信号２・Ｈsync（３１．５ＫＨｚ）を生成し出力する（ＰＬＬ部２４の動作は、図１〜図１２で上述したので説明は省略する）。
【００８１】
なお、垂直同期信号Ｖsyncは液晶パネルのような表示部（図示せず）へ送信され、水平同期信号２・Ｈsyncはフレームメモリ（図示せず）や液晶パネルなどに送信される。
このように、ＰＬＬ装置１０を映像機器に適用することにより、基準信号となるリファレンスクロックｆ１（ここの例では、水平同期信号Ｈsync）が、素材切替等で変動する要因を多く含む映像機器に対しても、高速に安定したＰＬＬフィードバック制御を行うことが可能になり、画質劣化を抑制することが可能になる。
【００８２】
なお、上記ではＰＬＬ装置１０をスキャンコンバータに応用した一例を示したが、この応用例以外にもＰＬＬ機能を有する通信機器に対して幅広く適用することが可能である。
（付記１）  基準信号に同期した信号を生成するＰＬＬ装置において、
基準信号と分周信号との位相比較を行い、位相差信号を生成して出力する位相比較器と、
前記位相差信号を平滑化して制御電圧を生成するループフィルタと、
前記制御電圧に応じて発振周波数を変化させて、前記基準信号の周波数を逓倍化した出力信号を発振する可変周波数発振器と、
フィードバックされた前記出力信号を分周して前記分周信号を生成する分周器と、
前記基準信号と前記分周信号との位相差をカウントし、位相差カウント値を生成する位相差カウント部と、前記位相差カウント値としきい値を比較して、前記位相差カウント値が前記しきい値を超えたか否かを示す位相差判定信号を生成するしきい値判定部と、を含む位相差監視部と、
前記位相差判定信号により、前記位相差カウント値が前記しきい値を超えた状態であるしきい値範囲外を認識した場合は、前記位相差カウント値にもとづいて、前記位相差がゼロになるように前記分周信号の位相を強制シフトする位相シフト処理を行って、前記位相差がゼロの状態からＰＬＬフィードバック制御を開始させる位相シフト処理部と、
を有することを特徴とするＰＬＬ装置。
【００８３】
（付記２）  前記位相シフト処理部は、前記位相シフト処理を行った後に、前記位相差判定信号により、前記しきい値範囲外を再度認識した場合には、タイマを起動させ、タイマ設定時間を越えても、前記しきい値範囲外を認識した場合には、前記位相シフト処理を停止することを特徴とする付記１記載のＰＬＬ装置。
【００８４】
（付記３）  前記ループフィルタは、低域特性を持つ低域特性ループフィルタと、高域特性を持つ高域特性ループフィルタと、の２つのフィルタモードを有し、前記位相差判定信号により、前記しきい値範囲外を認識した場合は、フィルタモードを前記高域特性ループフィルタへ切り替え、前記しきい値範囲外を認識しない場合は、フィルタモードを前記低域特性ループフィルタに切り替えることを特徴とする付記１記載のＰＬＬ装置。
【００８５】
（付記４）  前記制御電圧を一定時間間隔毎にサンプリングしてサンプリング値を保持し、前記位相差判定信号により前記しきい値範囲外を認識した場合は、前記しきい値範囲外と認識する前に保持していたサンプリング値で前記制御電圧を補正する補正電圧を生成し、前記補正電圧を前記可変周波数発振器へ送信する補正電圧生成部をさらに有することを特徴とする付記１記載のＰＬＬ装置。
【００８６】
（付記５）  前記基準信号の周波数を逓倍化した周波数を持つ出力信号を発振する信号発振器と、前記位相差判定信号により前記しきい値範囲外を認識した場合は、前記信号発振器からの出力信号を選択し、前記位相差判定信号により前記しきい値範囲外を認識しない場合は、前記可変周波数発振器からの出力信号を選択するセレクタと、をさらに有することを特徴とする付記１記載のＰＬＬ装置。
【００８７】
（付記６）  映像信号の水平同期信号の周波数変換を行う映像同期制御装置において、
映像信号から、水平・垂直の同期信号が混合された映像同期信号を抽出する映像同期信号抽出部と、
映像同期信号から、垂直同期信号を分離して出力する垂直同期信号分離部と、
映像同期信号から、水平同期信号を分離して出力する水平同期信号分離部と、
前記水平同期信号と分周信号との位相比較を行い、位相差信号を生成して出力する位相比較器と、前記位相差信号を平滑化して制御電圧を生成するループフィルタと、前記制御電圧に応じて発振周波数を変化させて、前記水平同期信号の周波数を逓倍化した逓倍化水平同期信号を発振する可変周波数発振器と、フィードバックされた前記逓倍化水平同期信号を分周して前記分周信号を生成する分周器と、前記水平同期信号と前記分周信号との位相差をカウントし、位相差カウント値を生成する位相差カウント部及び前記位相差カウント値としきい値を比較して、前記位相差カウント値が前記しきい値を超えたか否かを示す位相差判定信号を生成するしきい値判定部を含む位相差監視部と、前記位相差判定信号により、前記位相差カウント値が前記しきい値を超えた状態であるしきい値範囲外を認識した場合は、前記位相差カウント値にもとづいて、前記位相差がゼロになるように前記分周信号の位相を強制シフトする位相シフト処理を行って、前記位相差がゼロの状態からＰＬＬフィードバック制御を開始させる位相シフト処理部と、から構成されるＰＬＬ部と、
を有することを特徴とする映像同期制御装置。
【００８８】
（付記７）  前記位相シフト処理部は、前記位相シフト処理を行った後に、前記位相差判定信号により、前記しきい値範囲外を再度認識した場合には、タイマを起動させ、タイマ設定時間を越えても、前記しきい値範囲外を認識した場合には、前記位相シフト処理を停止することを特徴とする付記６記載の映像同期制御装置。
【００８９】
（付記８）  前記ループフィルタは、低域特性を持つ低域特性ループフィルタと、高域特性を持つ高域特性ループフィルタと、の２つのフィルタモードを有し、前記位相差判定信号により、前記しきい値範囲外を認識した場合は、フィルタモードを前記高域特性ループフィルタへ切り替え、前記しきい値範囲外を認識しない場合は、フィルタモードを前記低域特性ループフィルタに切り替えることを特徴とする付記６記載の映像同期制御装置。
【００９０】
（付記９）  前記制御電圧を一定時間間隔毎にサンプリングしてサンプリング値を保持し、前記位相差判定信号により前記しきい値範囲外を認識した場合は、前記しきい値範囲外と認識する前に保持していたサンプリング値で前記制御電圧を補正する補正電圧を生成し、前記補正電圧を前記可変周波数発振器へ送信する補正電圧生成部をさらに有することを特徴とする付記６記載の映像同期制御装置。
【００９１】
（付記１０）  前記水平同期信号の周波数を逓倍化した周波数を持つ出力信号を発振する信号発振器と、前記位相差判定信号により前記しきい値範囲外を認識した場合は、前記信号発振器からの出力信号を選択し、前記位相差判定信号により前記しきい値範囲外を認識しない場合は、前記可変周波数発振器からの出力信号を選択するセレクタと、をさらに有することを特徴とする付記６記載の映像同期制御装置。
【図面の簡単な説明】
【００９２】
【図１】ＰＬＬ装置の原理図である。
【図２】位相差カウント部の動作を示す図である。
【図３】しきい値判定部の動作を示す図である。
【図４】位相シフト処理部の動作を示す図である。
【図５】位相ずれの状態を示すタイムチャートである。
【図６】引き込み時間の算出過程を示す図である。
【図７】位相シフト処理部におけるタイマ設定処理の動作を示すフローチャートである。
【図８】アダプティブループフィルタの構成を示す図である
【図９】アダプティブループフィルタの応答特性を示す図である。
【図１０】ＰＬＬ装置の構成を示す図である。
【図１１】補正電圧生成部の動作を説明するための図である。
【図１２】ＰＬＬ装置の構成を示す図である。
【図１３】映像同期制御装置の概略構成を示す図である。
【図１４】従来のＰＬＬ回路の構成を示す図である。
【図１５】ＰＬＬ回路のタイムチャートを示す図である。
【符号の説明】
【００９３】
１０  ＰＬＬ装置
１１  位相比較器
１２  アダプティブループフィルタ
１３  ＶＣＸＯ
１４−１、１４−２  分周器
１５  位相差監視部
１５ａ  位相差カウント部
１５ｂ  しきい値判定部
１６  位相シフト処理部
ｆｏ  出力信号
ｆ１  リファレンスクロック
ｆ２  分周クロック
Ｃ  位相差カウント値
Ｄ１  位相差信号
Ｄ２  位相差判定信号
【図１】
2006186502.tif 000003
【図２】
2006186502.tif 000004
【図３】
2006186502.tif 000005
【図４】
2006186502.tif 000006
【図５】
2006186502.tif 000007
【図６】
2006186502.tif 000008
【図７】
2006186502.tif 000009
【図８】
2006186502.tif 000010
【図９】
2006186502.tif 000011
【図１０】
2006186502.tif 000012
【図１１】
2006186502.tif 000013
【図１２】
2006186502.tif 000014
【図１３】
2006186502.tif 000015
【図１４】
2006186502.tif 000016
【図１５】
2006186502.tif 000017