(57)【要約】【課題】カレントコピー型回路を画素回路に採用した表示装置で表示ムラが発生するのを防止すること。【解決手段】本発明の表示装置は、各画素ＰＸが、薄膜トランジスタＤＲ２と、電源端子ＮＤ１と薄膜トランジスタＤＲ２との間に接続されると共に薄膜トランジスタＤＲ２とは導電型が異なる薄膜トランジスタＤＲ１と、一方の電極が薄膜トランジスタＤＲ１のゲートに接続され、他方の電極が定電位に設定されるキャパシタＣ１と、薄膜トランジスタＤＲ１のゲートとドレインとの間に接続されたスイッチＳＷ１ａと、薄膜トランジスタＤＲ２のゲートとソースとの間に接続された第２キャパシタＣ２と、薄膜トランジスタＤＲ２のゲートとドレインとの間に接続されたスイッチＳＷ２ｂと、薄膜トランジスタＤＲ２と電源端子ＮＤ２との間に直列に接続されたスイッチＳＷ３及び表示素子ＯＬＥＤと、薄膜トランジスタＤＲ２のスイッチＳＷ３に接続された端子と映像信号線ＤＬとの間に接続されたスイッチＳＷ２とを備えたことを特徴とする。【選択図】      図１
2006091362.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、
半導体層中にソースとドレインとチャネルとが形成された第１薄膜トランジスタと、
半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、第１電源端子と第２電源端子との間に前記第１薄膜トランジスタとこの順で直列に接続された第２薄膜トランジスタと、
一方の電極が前記第１薄膜トランジスタのゲートに接続され、他方の電極が定電位に接続された第１キャパシタと、
前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続された第１ダイオード接続スイッチと、
前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのソースとの間に接続された第２キャパシタと、
前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、
前記第２薄膜トランジスタと前記第２電源端子との間にこの順で直列に接続された出力制御スイッチ及び表示素子と、
前記第２薄膜トランジスタと前記出力制御スイッチとの間と、前記映像信号線との間に接続された映像信号供給制御スイッチとを備えたことを特徴とする表示装置。
【請求項２】
前記第１薄膜トランジスタゲートは前記第１薄膜トランジスタのソースに接続されたことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１薄膜トランジスタはｐチャネル薄膜トランジスタであることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１ダイオード接続スイッチおよび前記第２ダイオード接続スイッチは同一走査信号により制御されることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記第１ダイオード接続スイッチおよび前記第２ダイオード接続スイッチは同一導電型の薄膜トランジスタであることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１及び第２薄膜トランジスタの前記半導体層は多結晶シリコン層であることを特徴とする請求項１に記載の表示装置。
【請求項７】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項１に記載の表示装置。
【請求項８】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素回路と、前記複数の画素回路が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、
半導体層中にソースとドレインとチャネルとが形成された第１薄膜トランジスタと、
半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、第１電源端子と第２電源端子との間に前記第１薄膜トランジスタとこの順で直列に接続された第２薄膜トランジスタと、
一方の電極が前記第１薄膜トランジスタのゲートに接続され、他方の電極が定電位に接続された第１キャパシタと、
前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続された第１ダイオード接続スイッチと、
前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのソースとの間に接続された第２キャパシタと、
前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、
前記第２薄膜トランジスタと前記第２電源端子との間で表示素子と直列に接続される出力制御スイッチと、
前記第２薄膜トランジスタと前記出力制御スイッチとの間と、前記映像信号線との間に接続された映像信号供給制御スイッチとを備えたことを特徴とするアレイ基板。
【請求項９】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、半導体層中にソースとドレインとチャネルとが形成された第１薄膜トランジスタと、半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、第１電源端子と第２電源端子との間に前記第１薄膜トランジスタとこの順で直列に接続された第２薄膜トランジスタと、一方の電極が前記第１薄膜トランジスタのゲートに接続され、他方の電極が定電位に接続された第１キャパシタと、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続された第１ダイオード接続スイッチと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのソースとの間に接続された第２キャパシタと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、前記第２薄膜トランジスタと前記第２電源端子との間にこの順で直列に接続された出力制御スイッチ及び表示素子と、前記第２薄膜トランジスタと前記出力制御スイッチとの間と、前記映像信号線との間に接続された映像信号供給制御スイッチとを備えた表示装置の製造方法であって、
前記絶縁基板上であって前記複数の画素に対応したそれぞれの位置に、前記第１薄膜トランジスタの前記半導体層と、前記第２薄膜トランジスタの前記半導体層とを形成する工程と、
前記複数の画素に対応したそれぞれの位置で、前記第１薄膜トランジスタの前記半導体層へのチャネルドープと、前記第２薄膜トランジスタの前記半導体層へのチャネルドープとを同時に行う工程とを含んだことを特徴とする表示装置の製造方法。
【請求項１０】
前記第１及び第２薄膜トランジスタの前記半導体層へのチャネルドープは、ラインビームとしたイオンビームを前記半導体層に照射すると共に前記イオンビームの照射位置を前記イオンビームが照射される領域の長手方向と交差する方向にずらすことにより行うことを特徴とする請求項９に記載の表示装置の製造方法。
【請求項１１】
前記半導体層は多結晶シリコン層であることを特徴とする請求項９に記載の表示装置の製造方法。
【請求項１２】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項９に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、アレイ基板、及び表示装置の製造方法に関する。
【背景技術】
【０００２】
有機ＥＬ（エレクトロルミネッセンス）表示装置のように表示素子の光学特性をそれに流す駆動電流によって制御する表示装置では、駆動電流がばらつくと、輝度むら等の画質変動が生じる。それゆえ、そのような表示装置でアクティブマトリクス駆動方式を採用した場合には、駆動電流の大きさを制御する駆動制御素子の特性が各画素間でほぼ同一であることが要求される。しかしながら、この表示装置では、通常、駆動制御素子をガラス基板などの絶縁体上に形成するため、その特性にばらつきを生じ易い。
【０００３】
以下の特許文献１には、カレントコピー型の回路を画素回路に採用した有機ＥＬ表示装置が記載されている。
【０００４】
このカレントコピー型の画素回路は、駆動制御素子であるｎチャネルＦＥＴ（Field-Effect Transistor）と、有機ＥＬ素子と、キャパシタとを含んでいる。ｎチャネルＦＥＴのソースは低電位の電源線に接続されており、キャパシタはｎチャネルＦＥＴのゲートと先の電源線との間に接続されている。また、有機ＥＬ素子の陽極は、より高電位の電源線に接続されている。
【０００５】
この画素回路は、以下の方法で駆動する。  
まず、ｎチャネルＦＥＴのドレインとゲートとを接続し、この状態でｎチャネルＦＥＴのドレイン−ソース間に映像信号に対応した大きさの電流Ｉsigを流す。この動作により、キャパシタの両電極間の電圧は、ｎチャネルＦＥＴのチャネルに電流Ｉsigを流すのに必要なゲート−ソース間電圧に設定される。
【０００６】
次に、ｎチャネルＦＥＴのドレインとゲートとの接続を断ち、キャパシタの両電極間の電圧を保持する。続いて、ｎチャネルＦＥＴのドレインを有機ＥＬ素子の陰極に接続する。これにより、有機ＥＬ素子には、先の電流Ｉsigとほぼ等しい大きさの駆動電流が流れる。有機ＥＬ素子は、この駆動電流の大きさに対応した輝度で発光する。
【０００７】
このように、上記のカレントコピー型回路を画素回路に採用すると、書込期間において映像信号として供給した電流Ｉsigとほぼ等しい大きさの駆動電流を、書込期間に続く保持期間においてもｎチャネルＦＥＴのドレインとソースとの間に流すことができる。それゆえ、ｎチャネルＦＥＴの閾値Ｖthだけでなく移動度や寸法などが駆動電流に与える影響も排除することができる。
【０００８】
しかしながら、本発明者は、上記のカレントコピー型回路を画素回路に採用した表示装置であっても、表示ムラが生じる可能性があることを見出している。
【特許文献１】米国特許第６，３７３，４５４Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、カレントコピー型回路を画素回路に採用した表示装置で表示ムラが発生するのを防止することにある。
【課題を解決するための手段】
【００１０】
本発明の第１側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、半導体層中にソースとドレインとチャネルとが形成された第１薄膜トランジスタと、半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、第１電源端子と第２電源端子との間に前記第１薄膜トランジスタとこの順で直列に接続された第２薄膜トランジスタと、一方の電極が前記第１薄膜トランジスタのゲートに接続され、他方の電極が定電位に接続された第１キャパシタと、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続された第１ダイオード接続スイッチと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのソースとの間に接続された第２キャパシタと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、前記第２薄膜トランジスタと前記第２電源端子との間にこの順で直列に接続された出力制御スイッチ及び表示素子と、前記第２薄膜トランジスタと前記出力制御スイッチとの間と、前記映像信号線との間に接続された映像信号供給制御スイッチとを備えたことを特徴とする表示装置が提供される。
【００１１】
本発明の第２側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素回路と、前記複数の画素回路が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、半導体層中にソースとドレインとチャネルとが形成された第１薄膜トランジスタと、半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、第１電源端子と第２電源端子との間に前記第１薄膜トランジスタとこの順で直列に接続された第２薄膜トランジスタと、一方の電極が前記第１薄膜トランジスタのゲートに接続され、他方の電極が定電位に接続された第１キャパシタと、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続された第１ダイオード接続スイッチと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのソースとの間に接続された第２キャパシタと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、前記第２薄膜トランジスタと前記第２電源端子との間で表示素子と直列に接続される出力制御スイッチと、前記第２薄膜トランジスタと前記出力制御スイッチとの間と、前記映像信号線との間に接続された映像信号供給制御スイッチとを備えたことを特徴とするアレイ基板が提供される。
【００１２】
本発明の第３側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、半導体層中にソースとドレインとチャネルとが形成された第１薄膜トランジスタと、半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、第１電源端子と第２電源端子との間に前記第１薄膜トランジスタとこの順で直列に接続された第２薄膜トランジスタと、一方の電極が前記第１薄膜トランジスタのゲートに接続され、他方の電極が定電位に接続された第１キャパシタと、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続された第１ダイオード接続スイッチと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのソースとの間に接続された第２キャパシタと、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、前記第２薄膜トランジスタと前記第２電源端子との間にこの順で直列に接続された出力制御スイッチ及び表示素子と、前記第２薄膜トランジスタと前記出力制御スイッチとの間と、前記映像信号線との間に接続された映像信号供給制御スイッチとを備えた表示装置の製造方法であって、前記絶縁基板上であって前記複数の画素に対応したそれぞれの位置に、前記第１薄膜トランジスタの前記半導体層と、前記第２薄膜トランジスタの前記半導体層とを形成する工程と、前記複数の画素に対応したそれぞれの位置で、前記第１薄膜トランジスタの前記半導体層へのチャネルドープと、前記第２薄膜トランジスタの前記半導体層へのチャネルドープとを同時に行う工程とを含んだことを特徴とする表示装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によると、カレントコピー型回路を画素回路に採用した表示装置で表示ムラが発生するのを防止可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の幾つかの態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１５】
図１は、本発明の第１態様に係る表示装置を概略的に示す平面図である。  
この表示装置は、アクティブマトリクス駆動方式の表示装置，例えばアクティブマトリクス駆動方式の有機ＥＬ表示装置，であり、複数の画素ＰＸを含んでいる。これら画素ＰＸは、例えばガラス基板などの絶縁基板ＳＵＢ上にマトリクス状に配置されている。
【００１６】
基板ＳＵＢ上には、走査信号線ドライバＹＤＲ及び映像信号線ドライバＸＤＲがさらに設けられている。
【００１７】
この基板ＳＵＢ上には、走査信号線ドライバＹＤＲに接続された走査信号線ＳＬ１及びＳＬ２が、画素ＰＸの行方向（Ｘ方向）に延在するように設けられている。これら走査信号線ＳＬ１及びＳＬ２には、走査信号線ドライバＹＤＲから走査信号が電圧信号として供給される。
【００１８】
また、基板ＳＵＢ上には、映像信号線ドライバＸＤＲに接続された映像信号線ＤＬが、画素ＰＸの列方向（Ｙ方向）に延在するように設けられている。これら映像信号線ＤＬには、映像信号線ドライバＸＤＲから映像信号が供給される。
【００１９】
さらに、この基板ＳＵＢ上には、電源線ＰＳＬが設けられている。
【００２０】
画素ＰＸは、画素回路と表示素子ＯＬＥＤとを含んでいる。画素回路は、第１駆動制御素子ＤＲ１と、第２駆動制御素子ＤＲ２と、ダイオード接続スイッチＳＷ１ａ、ダイオード接続スイッチＳＷ１ｂと、映像信号供給制御スイッチＳＷ２と、出力制御スイッチＳＷ３と、キャパシタＣ１、キャパシタＣ２とを含んでいる。
【００２１】
表示素子ＯＬＥＤは、互いに対向した陽極及び陰極とそれらの間に流れる電流に応じて光学特性が変化する活性層とを含んでいる。ここでは、一例として、表示素子ＯＬＥＤは、活性層として発光層を含んだ有機ＥＬ素子とする。また、ここでは、一例として、陽極は下部電極として設けられ、陰極は活性層を介して下部電極と対向配置した上部電極として設けられていることとする。
【００２２】
第１駆動制御素子ＤＲ１は、ソースとドレインとチャネルとが多結晶半導体層中に形成された薄膜トランジスタ（以下、ＴＦＴという）である。ここでは、一例として、第１駆動制御素子ＤＲ１に、多結晶半導体層として多結晶シリコン層を有するｐチャネルＴＦＴを使用している。第１駆動制御素子ＤＲ１のソースは、電源線ＰＳＬに接続している。なお、電源線ＰＳＬ上のノードＮＤ１は、第１電源端子に相当している。
【００２３】
第２駆動制御素子ＤＲ２は、ソースとドレインとチャネルとが多結晶半導体層中に形成され且つ第１駆動制御素子ＤＲ１とは導電型が異なるＴＦＴである。ここでは、一例として、第２駆動制御素子ＤＲ２に、多結晶半導体層として多結晶シリコン層を有するｎチャネルＴＦＴを使用している。第２駆動制御素子ＤＲ２のソースは分岐点であるノードＮＤ３に接続し、第２駆動制御素子ＤＲ２のドレインは第１駆動制御素子ＤＲ１のドレインに接続している。
【００２４】
ダイオード接続スイッチＳＷ１ａは、第１駆動制御素子ＤＲ１のドレインとゲートとの間に接続されている。ダイオード接続スイッチＳＷ１ａのスイッチング動作は、例えば、走査信号線ドライバＹＤＲから走査信号線を介して供給される走査信号によって制御する。ここでは、一例として、ダイオード接続スイッチＳＷ１ａとしてｐチャネルＴＦＴを使用し、そのゲートを走査信号線ＳＬ２に接続している。
【００２５】
ダイオード接続スイッチＳＷ１ｂは、第２駆動制御素子ＤＲ２のドレインとゲートとの間に接続されている。ダイオード接続スイッチＳＷ１ｂのスイッチング動作は、例えば、走査信号線ドライバＹＤＲから走査信号線を介して供給される走査信号によって制御する。ここでは、一例として、ダイオード接続スイッチＳＷ１ｂとしてｐチャネルＴＦＴを使用し、そのゲートを走査信号線ＳＬ２に接続している。
【００２６】
映像信号供給制御スイッチＳＷ２は、ノードＮＤ３と映像信号線ＤＬとの間に接続されている。ここでは、一例として、映像信号供給制御スイッチＳＷ２としてｐチャネルＴＦＴを使用し、そのゲートは走査信号線ＳＬ２に接続している。
【００２７】
出力制御スイッチＳＷ３と表示素子ＯＬＥＤとは、ノードＮＤ３と第２電源端子ＮＤ２との間に直列に接続されている。ここでは、出力制御スイッチＳＷ３としてｐチャネルＴＦＴを使用し、そのゲートは走査信号線ＳＬ１に接続し、ソース及びドレインはノードＮＤ３と表示素子ＯＬＥＤの陽極とにそれぞれ接続している。また、ここでは、第２電源端子ＮＤ２は、第１電源端子ＮＤ１よりも低電位とする。なお、この例では、出力制御スイッチＳＷ３と表示素子ＯＬＥＤとは、この順に、ノードＮＤ３と第２電源端子ＮＤ２との間に直列に接続しているが、それらの接続順序は逆でも良い。
【００２８】
キャパシタＣ１の一方の電極は、第１駆動制御素子ＤＲ１のゲートに接続されている。キャパシタＣ１は、書込期間に続く表示期間において、第１駆動制御素子ＤＲ１のゲート電圧をほぼ一定に保つ役割を果たす。ここでは、一例として、キャパシタＣ１は、定電位端子ＮＤ４と第１駆動制御素子ＤＲ１のゲートとの間に接続している。
【００２９】
キャパシタＣ２の一方の電極は、第２駆動制御素子ＤＲ２のゲートに接続されている。キャパシタＣ２は、書き込み期間に続く表示期間において、第２駆動制御素子ＤＲ２のゲート電圧をほぼ一定に保つ役割を果たす。キャパシタＣ２は、第２駆動制御素子ＤＲ２のゲートとソースとの間、つまり、第２駆動制御素子ＤＲ２のゲートとノードＮＤ３との間に接続している。
【００３０】
図２は、図１の表示装置に採用可能な構造の一例を示す部分断面図である。なお、図２には、ＴＦＴとして出力制御スイッチＳＷ３のみを描いているが、ダイオード接続スイッチＳＷ１ａ、ＳＷ１ｂ及び映像信号供給制御スイッチＳＷ２は出力制御スイッチＳＷ３と同様の構造を有している。また、第１駆動制御素子ＤＲ１も、出力制御スイッチＳＷ３とほぼ同様の構造を有している。さらに、第２駆動制御素子ＤＲ２は、後述するソースＳ及びドレインＤの導電型が異なること以外は、第１駆動制御素子ＤＲ１と同様の構造を有している。
【００３１】
図２に示すように、絶縁基板ＳＵＢの一主面上には、アンダーコート層ＵＣが設けられている。アンダーコート層ＵＣとしては、例えば、ＳｉＮx層とＳｉＯ2層との積層体などを使用することができる。
【００３２】
アンダーコート層ＵＣ上には、多結晶半導体層ＳＣとして、パターニングされた多結晶シリコン層が配置されている。この多結晶半導体層ＳＣは、例えば、以下の方法により形成することができる。
【００３３】
まず、アンダーコート層ＵＣ上に非晶質半導体層を形成する。非晶質半導体層は、例えば、プラズマＣＶＤ（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）により形成することができる。例えば、非晶質シリコン層は、原料ガスとしてシランガスを用いたプラズマＣＶＤにより形成することができる。
【００３４】
次に、非晶質半導体層を溶融再結晶化し、続いて、これをパターニングする。この溶融再結晶化には、例えば、例えばＸｅＣｌエキシマレーザなどのエキシマレーザを用いたレーザアニールを利用することができる。また、半導体層のパターニングには、フォトリソグラフィ及びエッチングを利用することができる。以上のようにして、多結晶半導体層ＳＣを得る。
【００３５】
各多結晶半導体層ＳＣ中には、ＴＦＴのソースＳ及びドレインＤが互いから離間して形成されている。半導体層ＳＣ中のソースＳとドレインＤとの間の領域ＣＨは、チャネルとして使用する。
【００３６】
多結晶半導体層ＳＣには、ＴＦＴの閾値電圧を調節するために、ゲートＧを形成するのに先立ち、イオンドーピングを行う。すなわち、チャネルドープを行う。このイオンドーピングで使用するイオンビームは、ラインビームであってもよく、面ビームであってもよい。
【００３７】
本態様では、各々の画素ＰＸに含まれる第１駆動制御素子ＤＲ１の半導体層ＳＣへのチャネルドープは、その画素ＰＸに含まれる第２駆動制御素子ＤＲ２の半導体層ＳＣへのチャネルドープと同時に行う。
【００３８】
すなわち、イオンビームとしてラインビームを使用する場合には、第１駆動制御素子ＤＲ１の半導体層ＳＣ及び第２駆動制御素子ＤＲ２の半導体層ＳＣの双方を剥き出しにした状態で、ラインビームとしたイオンビームを基板ＳＵＢの多結晶半導体層ＳＣを形成した主面に照射すると共に、その照射位置をイオンビームが照射される領域の長手方向と交差する方向にずらす。
【００３９】
また、イオンビームとして面ビームを使用する場合には、第１駆動制御素子ＤＲ１の半導体層ＳＣ及び第２駆動制御素子ＤＲ２の半導体層ＳＣの双方を剥き出しにした状態で、面ビームとしたイオンビームを基板ＳＵＢの多結晶半導体層ＳＣを形成した主面に照射する。
【００４０】
ソースＳ及びドレインＤは、例えば、ゲートＧをマスクとして用いたイオンドーピングを行うことにより形成することができる。このイオンドーピングで使用するイオンビームは、ラインビームであってもよく、面ビームであってもよい。また、必要であれば、イオンドーピング後の何れかの段階で、不純物活性化を行っても良い。
【００４１】
なお、第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２とは、導電型が異なっている。したがって、第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２のうち、一方の半導体層ＳＣにはアクセプタを多数キャリアとしてドープすることによりソースＳ及びドレインＤを形成し、他方の半導体層ＳＣにはドナーを多数キャリアとしてドープすることによりソースＳ及びドレインＤを形成する。この例では、第１駆動制御素子ＤＲ１はｐチャネルＴＦＴであるので、その半導体層ＳＣにはアクセプタを多数キャリアとしてドープする。また、第２駆動制御素子ＤＲ２はｎチャネルＴＦＴであるので、その半導体層ＳＣにはドナーを多数キャリアとしてドープする。
【００４２】
半導体層ＳＣ上には、ゲート絶縁膜ＧＩが形成されており、このゲート絶縁膜ＧＩ上には第１導体パターン及び絶縁膜Ｉ１が順次形成されている。第１導体パターンは、ＴＦＴのゲートＧ、キャパシタＣ１、Ｃ２の第１電極（図示せず）、走査信号線ＳＬ１及びＳＬ２、これらを接続する配線などとして利用する。また、絶縁膜Ｉ１は、層間絶縁膜及びキャパシタＣ１、Ｃ２の誘電体層として利用する。
【００４３】
絶縁膜Ｉ１上には、第２導体パターンが形成されている。第２導体パターンは、ソース電極ＳＥ、ドレイン電極ＤＥ、キャパシタＣ１、Ｃ２の第２電極（図示せず）、映像信号線ＤＬ、電源線ＰＳＬ、これらを接続する配線などとして利用する。ソース電極ＳＥ及びドレイン電極ＤＥは、絶縁膜ＧＩ及びＩ１に設けられた貫通孔の位置でＴＦＴのソースＳ及びドレインＤにそれぞれ接続されている。
【００４４】
第２導体パターン及び絶縁膜Ｉ１上には、絶縁膜Ｉ２及び第３導体パターンが順次形成されている。絶縁膜Ｉ２は、パッシベーション膜及び／又は平坦化層として利用する。他方、第３導体パターンは、各有機ＥＬ素子ＯＬＥＤの画素電極ＰＥとして利用する。ここでは、一例として、画素電極ＰＥは陽極であることとする。
【００４５】
絶縁膜Ｉ２には、出力制御スイッチＳＷ３のドレインＤに接続されたドレイン電極ＤＥへと連絡する貫通孔が画素ＰＸ毎に設けられている。各画素電極ＰＥは、この貫通孔の側壁及び底面を被覆しており、これにより、ドレイン電極ＤＥを介して出力制御スイッチＳＷ３のドレインＤへと接続されている。
【００４６】
絶縁膜Ｉ２上には、隔壁絶縁層ＳＩが形成されている。ここでは、一例として、隔壁絶縁層ＳＩを無機絶縁層ＳＩ１と有機絶縁層ＳＩ２との積層体で構成しているが、無機絶縁層ＳＩ１は省略しても良い。
【００４７】
隔壁絶縁層ＳＩには、画素電極ＰＥの位置に貫通孔が設けられている。隔壁絶縁層ＳＩの貫通孔内では、発光層を含んだ有機物層ＯＲＧが画素電極ＰＥに堆積される。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。有機物層ＯＲＧは、発光層に加え、例えば、正孔注入層、正孔輸送層、電子注入層、電子輸送層などをさらに含むことができる。有機物層ＯＲＧを構成している各層は、例えば、マスク蒸着法やインクジェット法により形成することができる。
【００４８】
隔壁絶縁層ＳＩ及び有機物層ＯＲＧ上には、共通電極ＣＥが設けられている。共通電極ＣＥは、絶縁膜Ｉ１、絶縁膜Ｉ２及び隔壁絶縁層ＳＩに設けられたコンタクトホール（図示せず）を介して、ノードＮＤ２を提供する電極配線に電気的に接続されている。ここでは、一例として、共通電極ＣＥは陰極であることとする。
【００４９】
それぞれの有機ＥＬ素子ＯＬＥＤは、これら画素電極ＰＥ、有機物層ＯＲＧ及び共通電極ＣＥで構成されている。
【００５０】
なお、この表示装置では、基板ＳＵＢと、画素電極ＰＥと、それの間に介在した部材とが、アレイ基板を構成している。図１に示すように、このアレイ基板は、走査信号線ドライバＹＤＲや映像信号線ドライバＸＤＲなどをさらに含むことができる。
【００５１】
図３は、図１に示す表示装置の駆動方法の一例を概略的に示すタイミングチャートである。
【００５２】
図３において、横軸は時間を示し、縦軸は電位又は電流の大きさを示している。また、図３において、「ＸＤＲ出力（Ｉsig）」で示す波形は映像信号線ドライバＸＤＲが或る映像信号線ＤＬに流す電流を示し、「ＳＬ１電位」及び「ＳＬ２電位」で示す波形は走査信号線ＳＬ１及びＳＬ２の電位をそれぞれ示し、「ＤＲゲート電圧１」及び「ＤＲゲート電圧２」で示す波形は第１駆動制御素子ＤＲ１のゲート-ソース間電位差、及び第２駆動制御素子ＤＲ２のゲート-ソース間電位差をそれぞれ示している。
【００５３】
図３の方法では、図１の表示装置を以下の方法により駆動する。
【００５４】
ｍ行目の画素ＰＸで或る階調を表示する場合、ｍ行目の画素ＰＸを選択する期間，すなわち、ｍ行目選択期間，では、まず、例えば、走査信号線ＳＬ１の電位を、出力制御スイッチＳＷ３をオン状態とする第２電位から出力制御スイッチＳＷ３をオフ状態とする第１電位へと変化させることにより、出力制御スイッチＳＷ３を開く（非導電状態）。出力制御スイッチＳＷ３を開いている書込期間内に、以下の書込動作を実施する。
【００５５】
すなわち、まず、例えば、走査信号線ＳＬ２の電位をダイオード接続スイッチＳＷ１ａ，ＳＷ１ｂ及び映像信号供給スイッチＳＷ２をオフ状態とする第３電位からこれらのスイッチＳＷ１ａ，ＳＷ１ｂ及びＳＷ２をオン状態とする第４電位へと変化させることにより、ダイオード接続スイッチＳＷ１ａ，ＳＷ１ｂ及び映像信号供給制御スイッチＳＷ２を閉じる（導通状態）。これにより、第１駆動制御素子ＤＲ１のドレインとゲートとを接続し、第２駆動制御素子ＤＲ２のドレインとゲートとを接続し、ノードＮＤ３と映像信号線ＤＬとを接続する。
【００５６】
この状態で、選択した画素ＰＸに映像信号線ドライバＸＤＲから映像信号線ＤＬを介して映像信号を供給する。すなわち、映像信号線ドライバＸＤＲにより、電源端子ＮＤ１から映像信号線ＤＬへと電流Ｉsigを流す。この電流Ｉsigの大きさは、選択した画素ＰＸの表示素子ＯＬＥＤに流すべき駆動電流に対応した大きさ，すなわち、選択した画素ＰＸで表示すべき階調，に対応している。
【００５７】
この書込動作を行うと、第１駆動制御素子ＤＲ１のゲート−ソース間電圧は、そのソース−ドレイン間に電流Ｉsigが流れる時の値Ｖgs１に設定される。また、このとき、第２駆動制御素子ＤＲ２のゲート−ソース間電圧も、そのドレイン−ソース間に電流Ｉsigが流れる時の値Ｖgs２に設定される。
【００５８】
ここで、第１駆動制御素子ＤＲ１のソース電位は、第１電源端子ＮＤ１の電位と等しい。すなわち、第１駆動制御素子ＤＲ１のソース電位は、出力制御スイッチＳＷ３を開いている書込期間及び出力制御スイッチＳＷ３を閉じている有効表示期間を通じて一定である。一方、ＤＲ１のゲート電位は有効期間中、キャパシタＣ１により保持される。したがって、先の書込動作によって第１駆動制御素子ＤＲ１のゲート電位を電流Isigに対応した電位Ｖg1に設定することは、第１駆動制御素子ＤＲ１のゲート電圧（ゲート−ソース間電圧）をを電流Ｉsigに対応した電圧Ｖgs１に設定することを意味する。
【００５９】
また、第２駆動制御素子ＤＲ２のゲート−ソース間電圧は有効期間中、キャパシタＣ２により保持される。したがって、先の書込動作によって第２駆動制御素子ＤＲ２のゲート−ソース間電圧を電流Ｉsigに対応した電圧に設定することは、有効期間中において、第２駆動制御素子ＴＲ２のゲート電圧を電流Ｉsigに対応した電圧Ｖgs２に設定することを意味する。
【００６０】
次に、例えば、走査信号線ＳＬ２の電位を第４電位から第３電位と変化させることにより、ダイオード接続スイッチＳＷ１ａ、ＳＷ１ｂ及び映像信号供給制御スイッチＳＷ２を開く（非導通状態）。すなわち、第１駆動制御素子ＤＲ１のドレインとゲートとの接続、第２駆動制御素子ＤＲ２のドレインとゲートとの接続、ノードＮＤ３と映像信号線ＤＬとの接続を断つ。続いて、この状態で、走査信号線ＳＬ１の電位を第１電位から第２電位へと変化させることにより、出力制御スイッチＳＷ３を閉じる（導通状態）。
【００６１】
上記の通り、書込動作によって、第１駆動制御素子ＤＲ１のゲート電位は、電流Ｉsigが流れる時の値Ｖg１に設定されている。このゲート電位Ｖg１は、ダイオード接続スイッチＳＷ１ａ及び映像信号供給制御スイッチＳＷ２を閉じるまで維持される。したがって、有効表示期間では、第１駆動制御素子ＤＲ１は、表示素子ＯＬＥＤを流れる駆動電流を電流Ｉsigに対応した大きさに制御する。第２駆動制御素子ＤＲ２のゲート−ソース間電圧も電流Ｉsigが流れる時の値Ｖgs２に設定されている、このゲート電圧Ｖgs２は、ダイオード接続スイッチＳＷ１ｂ及び映像信号供給制御スイッチＳＷ２を閉じるまで維持される。したがって、有効表時間では、第２駆動制御素子ＤＲ２も、表示素子ＯＬＥＤを流れる駆動電流を電流Ｉsigに対応した大きさに制御する。
【００６２】
このように、出力制御スイッチＳＷ３が閉じている有効表示期間では、第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２は、表示素子ＯＬＥＤを流れる駆動電流を電流Ｉsigに対応した大きさに制御する。その結果、表示素子ＯＬＥＤは駆動電流の大きさに対応した階調を表示する。
【００６３】
さて、上記の通り、カレントコピー型回路を画素回路に採用した従来の表示装置では、表示ムラを生じる可能性がある。すなわち、図１の表示装置から第２駆動制御素子ＤＲ２、ダイオード接続スイッチＳＷ１ｂ、キャパシタＣ２を省略し、これを図３の方法で駆動すると、表示ムラを生じる可能性がある。本発明者は、その原因を調べた結果、第２駆動制御素子ＤＲ２を設けていない表示装置では、画素ＰＸが形成する各列における第１駆動制御素子ＤＲ１の閾値電圧のばらつきが、表示ムラを生じさせていることを見出した。これについて、以下に詳細に説明する。
【００６４】
第２駆動制御素子ＤＲ２を設けていない表示装置について、例えば、同一の映像信号線ＤＬに接続されたｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで互いに等しい階調を表示する場合を考える。この場合、ｍ行目の画素ＰＸの書込期間における映像信号線ドライバＸＤＲの出力電流Ｉsigと、ｍ＋１行目の画素ＰＸの書込期間における映像信号線ドライバＸＤＲの出力電流Ｉsigとは互いに等しい。
【００６５】
第２駆動制御素子ＤＲ２を設けていない表示装置を図３の方法で駆動した場合、ｍ行目の画素ＰＸの書込期間終了直後において、その画素ＰＸに含まれる第１駆動制御素子ＤＲ１のゲート電位は、この第１駆動制御素子ＤＲ１のソース−ドレイン間を電流Ｉsigが流れる時の値Ｖg１（ｍ）に設定されている筈である。同様に、ｍ＋１行目の画素ＰＸの書込期間終了直後において、その画素ＰＸに含まれる第１駆動制御素子ＤＲ１のゲート電位は、この駆動制御素子ＤＲのソース−ドレイン間を電流Ｉsigが流れる時の値Ｖg１（ｍ＋１）に設定されている筈である。
【００６６】
しかしながら、第２駆動制御素子ＤＲ２を設けていない表示装置では、電流Ｉsigが小さい場合、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで第１駆動制御素子ＤＲ１の閾値電圧が異なっていると、映像信号線ＤＬの寄生容量の影響で、ｍ＋１行目の画素ＰＸの書込期間内に、その画素ＰＸに含まれる第１駆動制御素子ＤＲ１のゲート電位を正確にＶg１（ｍ＋１）に設定することができなくなる。その結果、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで駆動電流の大きさが相違することとなる。
【００６７】
本発明者の調査によれば、この閾値電圧のばらつきは、多結晶半導体層ＳＣのチャネル領域ＣＨへのイオンドーピング，すなわちチャネルドープ，に起因していることが分かっている。すなわち、閾値電圧のばらつきは、多結晶半導体層ＳＣのチャネル領域ＣＨ中の不純物濃度のばらつきに起因している。
【００６８】
チャネル領域ＣＨ中の不純物濃度のばらつきを表示領域の全体に亘って排除することは極めて難しい。但し、非常に狭い領域，例えば１つの画素ＰＸが占める領域内では、領域ＣＨ中の不純物濃度はほぼ等しくなる。以下に説明するように、本態様では、これを利用して表示ムラを防止する。
【００６９】
第１駆動制御素子ＤＲ１のチャネル幅をＷ１、チャネル長をＬ１、キャリア移動度をμ１、ゲート酸化膜容量をＣox１、ゲート−ソース間電圧をＶgs１、閾値電圧をＶth１とする。また、第２駆動制御素子ＤＲ２のチャネル幅をＷ２、チャネル長をＬ２、キャリア移動度をμ２、ゲート酸化膜容量をＣox１、ゲート−ソース間電圧をＶgs２、閾値電圧をＶth２とする。
【００７０】
こうすると、飽和領域における第１駆動制御素子ＤＲ１のドレイン電流Ｉd１及び飽和領域における第２駆動制御素子ＤＲ２のドレイン電流Ｉd２は、それぞれ、以下の等式（１）及び（２）で表すことができる。
【数１】
2006091362.tif 000003
【００７１】
ここで、ドレイン電流Ｉd１とドレイン電流Ｉd２とは互いに等しく、書き込みの際にはそれらは電流Ｉsigと等しい。また、書き込みの際、ゲート−ソース間電圧Ｖgs１は第１駆動制御素子ＤＲ１のゲート電位Ｖg１と第１電源端子ＮＤ１の電位ＰＶddとの差と等しく、ゲート−ソース間電圧Ｖgs２は第２駆動制御素子ＤＲ２のゲート電位Ｖg２とノードＮＤ３の電位Ｖsigとの差と等しい。さらに、ゲート電位Ｖg１とゲート電位Ｖg２とは互いに等しい。したがって、上記等式（１）及び（２）から、以下の等式（３）及び（４）がそれぞれ得られる。
【数２】
2006091362.tif 000004
【００７２】
さらに、上記等式（３）及び（４）を変形すると、以下の等式（５）及び（６）がそれぞれ得られる。
【数３】
2006091362.tif 000005
【００７３】
等式（５）と等式（６）の左辺同士及び右辺同士を足し、さらに、これにより得られる等式を変形すると、以下の等式（７）が得られる。
【数４】
2006091362.tif 000006
【００７４】
上記等式（７）に示すように、第１駆動制御素子ＤＲ１の閾値電圧Ｖth１と第２駆動制御素子ＤＲ２の閾値電圧Ｖth２とは、書込期間において、或る階調に対応した電流Ｉsigを流すために設定すべき映像信号線ＤＬの電位Ｖsigに影響を与え得る。
【００７５】
しかしながら、上記の通り、例えば１つの画素ＰＸが占める領域のように非常に狭い領域内では、領域ＣＨ中の不純物濃度はほぼ等しくなる。また、前述したチャネルドープによる閾値電圧の変化は導電型によらず同じである。そのため、画素ＰＸ間で閾値電圧Ｖth１や閾値電圧Ｖth２がばらついたとしても、閾値電圧Ｖth１と閾値電圧Ｖth２との差（Ｖth１−Ｖth２）が画素ＰＸ間でばらつくことは殆どない。すなわち、上記等式（７）において、差（Ｖth１−Ｖth２）は定数であるとみなすことができる。
【００７６】
このように、本態様によると、閾値電圧Ｖth１及び閾値電圧Ｖth２が電位Ｖsigに影響を与える影響を排除することができる。したがって、本態様によると、駆動制御素子の閾値電圧のばらつきに起因した表示ムラを防止することができる。
【００７７】
以上、画素回路に図１に記載の構成を採用した場合を例に説明したが、上記の効果は、画素回路に他の構成を採用した場合にも得ることができる。
【００７８】
図４は、図１の画素の変形例を示す等価回路図である。画素ＰＸに図４の構成を採用した表示装置は、図３を参照しながら説明したのと同様の方法により駆動することができる。また、画素ＰＸに図４の構成を採用した場合、画素ＰＸに図１の構成を採用した場合と同様の効果を得ることができる。
【００７９】
図４の画素ＰＸは、図１に示した画素ＰＸとほぼ同様の構成を有している。但し、図４の画素ＰＸでは、第１キャパシタＣ１を第１電源端子ＮＤ１と第１駆動制御素子ＤＲ１のゲートとの間に接続している。
【００８０】
第１キャパシタＣ１は、図１に示すように定電位端子ＮＤ４と第１駆動制御素子ＤＲ１のゲートとの間に接続する代わりに、図４に示すように、第１駆動制御素子ＤＲ１のゲートとソースとの間に接続してもよい。
【００８１】
次に、本発明の第２態様について説明する。  
図５は、本発明の第２態様に係る表示装置が含む画素の等価回路図である。
【００８２】
この表示装置は、アクティブマトリクス駆動方式の表示装置，例えばアクティブマトリクス駆動方式の有機ＥＬ表示装置，である。この表示装置は、各画素ＰＸに以下の構成を採用したこと以外は、図１の表示装置と同様である。
【００８３】
すなわち、この表示装置では、第１駆動制御素子はｎチャネルＴＦＴで構成され、第２駆動制御素子はｐチャネルで構成され、この順にノードＮＤ１およびノードＮＤ３間に直列に接続される。第１駆動制御素子ＤＲ１のドレインは、ノードＮＤ１に接続している。第２駆動制御素子ＤＲ２のソースは第１駆動制御素子ＤＲ１のソースに接続し、第２駆動制御素子ＤＲ２のドレインはノードＮＤ３、出力制御スイッチＳＷ３を介して表示素子ＯＬＥＤに接続している。また、第１駆動制御素子ＤＲ１のゲート−ドレイン間にはダイオード接続スイッチＳＷ１ａが接続され、第１駆動制御素子ＤＲ１のゲート−ソース間にはキャパシタＣ１が接続している。同様に第２駆動制御素子ＤＲ２のゲート−ドレイン間にはダイオード接続スイッチＳＷ１ｂが接続され、第２駆動制御素子ＤＲ２のゲート−ソース間にはキャパシタＣ２が接続している。キャパシタＣ１およびＣ２は、それぞれ第１駆動制御素子ＤＲ１および第２駆動制御素子ＤＲ２のゲート−ソース間の電位差を保持するよう機能する。
【００８４】
この表示装置は、図３を参照しながら説明したのと同様の方法により駆動することができる。また、画素ＰＸに図５の構成を採用した場合、以下に説明するように、画素ＰＸに図１の構成を採用した場合と同様の効果を得ることができる。
【００８５】
第１態様で説明したのと同様、飽和領域における第１駆動制御素子ＤＲ１のドレイン電流Ｉd１及び飽和領域における第２駆動制御素子ＤＲ２のドレイン電流Ｉd２は、それぞれ、上記等式（１）及び（２）で表すことができる。
【００８６】
ここで、ドレイン電流Ｉd１とドレイン電流Ｉd２とは互いに等しく、書き込みの際にはそれらは電流Ｉsigと等しい。また、書き込みの際、第１駆動制御素子ＤＲ１のゲート−ソース間電圧Ｖgs１はノードＮＤ１の電位ＰＶddと第１駆動制御素子ＤＲ１のソース電位Ｖs１との差と等しく、第２駆動制御素子ＤＲ２のゲート−ソース間電圧Ｖgs２はノードＮＤ３の電位Ｖsigと第２駆動制御素子ＤＲ２のソース電位Ｖs２との差と等しい。さらに、ソース電位Ｖs１とソース電位Ｖs２とは互いに等しい。したがって、この等しいソース電位をＶsとし、上記等式（１）及び（２）から、以下の等式（８）及び（９）がそれぞれ得られる。
【数５】
2006091362.tif 000007
【００８７】
さらに、上記等式（８）及び（９）を変形すると、以下の等式（１０）及び（１１）がそれぞれ得られる。
【数６】
2006091362.tif 000008
【００８８】
等式（１０）と等式（１１）の左辺同士及び右辺同士を足し、さらに、これにより得られる等式を変形すると、以下の等式（１２）が得られる。
【数７】
2006091362.tif 000009
【００８９】
したがって、本態様によると、第１態様と同様、駆動制御素子の閾値電圧のばらつきに起因した表示ムラを防止することができる。
【００９０】
以上、画素回路に図５の構成を採用した場合を例に説明したが、上記の効果は、画素回路に他の構成を採用した場合にも得ることができる。
【００９１】
尚、駆動制御素子ＤＲの周期的な閾値電圧変動の幅は、映像信号線に沿った方向で１０ｍＶ以下とすることが望ましく、５ｍＶ以下とすることがより望ましい。これにより輝度ムラを効果的に抑制することが可能となる。本発明によれば、ｎチャネルＴＦＴとｐチャネルＴＦＴの閾値電圧間差（Ｖth１−Ｖth２）が一定となり、映像信号線電位Ｖsigに対して周期的な閾値電圧変動の影響を抑制することができる。
【００９２】
第１及び第２態様では、第１電源端子ＮＤ１の電位を第２電源端子ＮＤ２の電位よりも高く設定したが、第２電源端子ＮＤ２の電位は、第１電源端子ＮＤ１の電位よりも高く設定してもよい。この場合、図６及び図７に示すように、第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２のそれぞれの導電型を、図４、図５に示す画素回路に対して逆にすればよい。
【００９３】
また、第１及び第２態様では、ダイオード接続スイッチＳＷ１ａ，ＳＷ１ｂと、映像信号供給制御スイッチＳＷ２とで走査信号線ＳＬ２を共用したが、ダイオード接続スイッチＳＷ１ａ，ＳＷ１ｂのスイッチング動作を制御するための走査信号線と、映像信号供給制御スイッチＳＷ２のスイッチング動作を制御するための走査信号線とを個別に設けてもよい。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１態様に係る表示装置を概略的に示す平面図。
【図２】図１の表示装置に採用可能な構造の一例を示す部分断面図。
【図３】図１に示す表示装置の駆動方法の一例を概略的に示すタイミングチャート。
【図４】図１の画素の変形例を示す等価回路図。
【図５】本発明の第２態様に係る表示装置が含む画素の等価回路図。
【図６】図４の画素の変形例を示す等価回路図。
【図７】図５の画素の変形例を示す等価回路図。
【符号の説明】
【００９５】
Ｃ１…キャパシタ、Ｃ２…キャパシタ、ＣＥ…共通電極、ＣＨ…チャネル、Ｄ…ドレイン、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＲ１…第１駆動制御素子、ＤＲ２…第２駆動制御素子、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、Ｉ１…絶縁膜、Ｉ２…絶縁膜、ＮＤ１…第１電源端子、ＮＤ２…第２電源端子、ＮＤ３…ノード、ＮＤ４…定電位端子、ＯＬＥＤ…表示素子、ＯＲＧ…有機物層、ＰＥ…画素電極、ＰＳＬ…電源線、ＰＸ…画素、Ｓ…ソース、ＳＣ…多結晶半導体層、ＳＥ…ソース電極、ＳＩ…隔壁絶縁層、ＳＩ１…無機絶縁層、ＳＩ２…有機絶縁層、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＵＢ…基板、ＳＷ１ａ…ダイオード接続スイッチ、ＳＷ１ｂ…ダイオード接続スイッチ、ＳＷ２…映像信号供給制御スイッチ、ＳＷ３…出力制御スイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【図１】
2006091362.tif 000010
【図２】
2006091362.tif 000011
【図３】
2006091362.tif 000012
【図４】
2006091362.tif 000013
【図５】
2006091362.tif 000014
【図６】
2006091362.tif 000015
【図７】
2006091362.tif 000016