(57)【要約】【課題】  キャパシタ構造の特性劣化を十分に防止するも、電気的接続用のプラグの接続を十分に確保して、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い半導体装置を実現する。【解決手段】  第１の保護膜３３の後述する第２のプラグ３９のビア孔３９ａに相当する部位、即ち第１のプラグ２４に整合する部位に、リソグラフィー及びそれに続くドライエッチングにより、ビア孔３９ａの孔径よりも例えば０．４μｍ程度大きい孔径となる開口３３ａを形成する。【選択図】  図４
2006186311.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された少なくとも第１の層間絶縁膜を含む第１の絶縁膜と、
前記第１の絶縁膜に形成された第１の接続孔を導電材料で充填する第１のプラグと、
下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されており、前記キャパシタ構造の特性劣化を防止するための第１の保護膜及び第２の保護膜が第２の層間絶縁膜を介して積層されてなる積層構造を少なくとも含む第２の絶縁膜と、
前記第１のプラグの少なくとも一部を露出させるように前記第２の絶縁膜に形成された第２の接続孔を導電材料で充填する第２のプラグと
を含み、
前記第１の保護膜は、前記第１の保護膜の少なくとも前記第２の接続孔に相当する部位が除去されて前記第２のプラグと非接触状態とされており、少なくとも前記キャパシタ構造を覆うように形成されてなることを特徴とする半導体装置。
【請求項２】
前記第１の保護膜は、前記キャパシタ構造のみを覆う島状に形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の保護膜は、前記キャパシタ構造のみを覆う島状に形成されるとともに、その前記第１のプラグと隣接する側の端部に、当該端部に隣接する前記第１のプラグの周面の一部を囲むように切り欠きが形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の保護膜は、前記第２のプラグと接触状態となるように形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の上方にパターン形成された構造体と、
前記構造体を覆うように形成されており、前記構造物の特性劣化を防止するための第１の保護膜及び第２の保護膜が層間絶縁膜を介して積層されてなる積層構造を少なくとも含む絶縁膜と、
前記絶縁膜に形成された接続孔を導電材料で充填するプラグと
を含み、
前記第１の保護膜は、前記第１の保護膜の少なくとも前記接続孔に相当する部位が除去されて前記プラグと非接触状態とされており、少なくとも前記構造体を覆うように形成されてなることを特徴とする半導体装置。
【請求項６】
半導体基板上に少なくとも第１の層間絶縁膜を含む第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の接続孔を形成し、前記第１の接続孔を導電材料で充填するように第１のプラグを形成する工程と、
下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆うように、前記キャパシタ構造の特性劣化を防止するための第１の保護膜及び第２の保護膜が第２の層間絶縁膜を介して積層してなる積層構造を少なくとも含む第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に前記第１のプラグの少なくとも一部を露出させる第２の接続孔を形成し、前記第２の接続孔を導電材料で充填するように第２のプラグを形成する工程と
を含み、
前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の少なくとも前記第２の接続孔に相当する部位を除去し、少なくとも前記キャパシタ構造を覆うように前記第１の保護膜を残存させることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜が前記キャパシタ構造のみを覆う島状となって残存するように、前記第１の保護膜を加工することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜が前記キャパシタ構造のみを覆う島状となって残存するとともに、前記第１のプラグと隣接する側の端部に、当該端部に隣接する前記第１のプラグの周面の一部を囲む切り欠きを有する形状に、前記第１の保護膜を加工することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板の上方に構造体をパターン形成する工程と、
前記構造体を覆うように、前記構造物の特性劣化を防止するための第１の保護膜及び第２の保護膜が層間絶縁膜を介して積層してなる積層構造を少なくとも含む絶縁膜を形成する工程と、
前記絶縁膜に接続孔を形成し、前記接続孔を導電材料で充填するようにプラグを形成する工程と
を含み、
前記第１の保護膜を形成した後、前記層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の少なくとも前記接続孔に相当する部位を除去し、少なくとも前記構造体を覆うように前記第１の保護膜を残存させることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の保護膜に施す前記加工を、前記第２の保護膜には施さず、当該第１の保護膜のみに施すことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなるキャパシタ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間の誘電体として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
【０００４】
【特許文献１】特開２００４−３０３９９３号公報
【特許文献２】特開平１０−１２６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦｅＲＡＭは、トランジスタ構造及びこれを覆う第１の絶縁膜、キャパシタ構造及びこれを覆う当該キャパシタ構造の特性劣化を抑止する保護膜、第２の絶縁膜、更にその上層の多層配線及びこれらを覆う絶縁膜等、多数の層が複雑に積層された構成を有する。そのため、下層との電気的接続を得るための接続孔を所期の形状に形成することが難しく、例えば底部が細った形状に接続孔が形成されてしまい、確実な電気的接続が得られないという問題がある。
【０００６】
そこで、例えば特許文献１には、ＦｅＲＡＭを製造するに際して、キャパシタ構造を直接覆う特性劣化抑止の保護膜の接続孔に相当する部位を予め開口しておき、その上に各層を形成し、ソース／ドレインへの接続孔を形成する際には保護膜をエッチングしなくても良い構成が開示されている。
【０００７】
しかしながら、特許文献１の技術を採用した場合、特性劣化抑止の保護膜に開口を形成することから、必然的に当該保護膜の水素やプロセスダメージ等に対するブロック機能が低下し、キャパシタ構造の特性劣化を十分に抑止することは困難である。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、電気的接続用のプラグの接続を確実に確保するも、キャパシタ構造の特性劣化を十分に抑止し、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された少なくとも第１の層間絶縁膜を含む第１の絶縁膜と、前記第１の絶縁膜に形成された第１の接続孔を導電材料で充填する第１のプラグと、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆うように形成されており、前記キャパシタ構造の特性劣化を防止するための第１の保護膜及び第２の保護膜が第２の層間絶縁膜を介して積層されてなる積層構造を少なくとも含む第２の絶縁膜と、前記第１のプラグの少なくとも一部を露出させるように前記第２の絶縁膜に形成された第２の接続孔を導電材料で充填する第２のプラグとを含み、前記第１の保護膜は、前記第１の保護膜の少なくとも前記第２の接続孔に相当する部位が除去されて前記第２のプラグと非接触状態とされており、少なくとも前記キャパシタ構造を覆うように形成されてなる。
【００１０】
この場合、前記第２の保護膜は、前記第２のプラグと接触状態となるように形成されることが好適である。
【００１１】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方にパターン形成された構造体と、前記構造体を覆うように形成されており、前記構造体を覆うように形成されており、前記構造物の特性劣化を防止するための第１の保護膜及び第２の保護膜が層間絶縁膜を介して積層されてなる積層構造を少なくとも含む絶縁膜と、前記絶縁膜に形成された接続孔を導電材料で充填するプラグとを含み、前記第１の保護膜は、前記第１の保護膜の少なくとも前記接続孔に相当する部位が除去されて前記プラグと非接触状態とされており、少なくとも前記構造体を覆うように形成されてなる。
【００１２】
この場合、前記第２の保護膜は、前記プラグと接触状態となるように形成されることが好適である。
【００１３】
本発明の半導体装置の製造方法は、半導体基板上に少なくとも第１の層間絶縁膜を含む第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の接続孔を形成し、前記第１の接続孔を導電材料で充填するように第１のプラグを形成する工程と、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆うように、前記キャパシタ構造の特性劣化を防止するための第１の保護膜及び第２の保護膜が第２の層間絶縁膜を介して積層してなる積層構造を少なくとも含む第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１のプラグの少なくとも一部を露出させる第２の接続孔を形成し、前記第２の接続孔を導電材料で充填するように第２のプラグを形成する工程とを含み、前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の少なくとも前記第２の接続孔に相当する部位を除去し、少なくとも前記キャパシタ構造を覆うように前記第１の保護膜を残存させる。
【００１４】
この場合、前記第１の保護膜に施す前記加工を、前記第２の保護膜には施さず、当該第１の保護膜のみに施すことが好適である。
【００１５】
本発明の半導体装置の製造方法は、半導体基板の上方に構造体をパターン形成する工程と、前記構造体を覆うように、前記構造物の特性劣化を防止するための第１の保護膜及び第２の保護膜が層間絶縁膜を介して積層してなる積層構造を少なくとも含む絶縁膜を形成する工程と、前記絶縁膜に接続孔を形成し、前記接続孔を導電材料で充填するようにプラグを形成する工程とを含み、前記第１の保護膜を形成した後、前記層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の少なくとも前記接続孔に相当する部位を除去し、少なくとも前記構造体を覆うように前記第１の保護膜を残存させる。
【００１６】
この場合、前記第１の保護膜に施す前記加工を、前記第２の保護膜には施さず、当該第１の保護膜のみに施すことが好適である。
【発明の効果】
【００１７】
本発明によれば、電気的接続用のプラグの接続を確実に確保するも、キャパシタ構造の特性劣化を十分に抑止し、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
−本発明の基本骨子−
ＦｅＲＡＭのように、キャパシタ構造の如くこれを形成した後の諸工程（特にアニール処理等）により特性劣化を惹起する虞のある構造体を有する半導体装置では、特性劣化を防止するための保護膜を構造体を覆うように形成することが有効である。しかしながら、この保護膜を含めた多層膜を所期のようにエッチングすることは容易ではない。この問題に対しては、単に多層膜のエッチングを容易にするという観点からすれば、特許文献１の手法は有効である。しかしながらこの手法は、キャパシタ構造の劣化抑止を幾分か犠牲にして、その見返りとしてエッチングの容易性を得る技術であると言える。
【００１９】
本発明者は、特にＦｅＲＡＭにとってキャパシタ構造の劣化を抑止することが極めて重要であることに鑑み、キャパシタ構造の劣化抑止を十分に確保しつつも、エッチングの容易性を得るべく鋭意検討した結果、特性劣化抑止の保護膜を層間絶縁膜を介した２層に形成し、接続孔の形成前に少なくとも当該接続孔の形成部分に相当する下部の保護膜（第１の保護膜）を除去する加工を、予め施しておく構成に想到した。
【００２０】
この場合、第１の保護膜に施す上記の加工を、上部の保護膜（第２の保護膜）には施さず、当該第１の保護膜のみに施すことが好適である。第２の保護膜とプラグとの間に間隙が存在すると、その後の工程により当該間隙を通じてプロセスダメージや水素等が下層へ浸入し、キャパシタ構造の特性劣化が惹起される虞がある。そこで、第２の保護膜には上記の加工を施さずにプラグを形成する。この場合、第２の保護膜及びプラグにより言わばその下層構造が閉鎖されることになり、上記のような間隙が存在しない。従って、エッチングの容易性を得るために第１の保護膜に上記の加工を施しても、当該閉鎖構造によりプロセスダメージや水素等の浸入が抑止されてキャパシタ構造の特性劣化が防止される。
【００２１】
また、例えばトランジスタ構造との接続を得るため、上層の配線からダイレクトに接続孔を形成する代わりに、接続孔の形成を２段階に分け、第１のプラグを形成した後に、第２のプラグを第１のプラグと接続するように形成する、いわゆるvia-to-via構造を採用する。これにより、一度にエッチングする層数を減少させることができ、エッチングマージンが広がるため、キャパシタ構造の特性劣化を更に確実に防止することができる。
【００２２】
更に、キャパシタ構造を形成する前に、当該キャパシタ構造の下層保護膜を形成することが好適である。この下層保護膜と第２の保護膜とにより、キャパシタ構造は言わば完全に包囲された形となり、キャパシタ特性の劣化抑止が更に確実となる。この下層保護膜は、キャパシタ構造の下層、例えばvia-to-via構造の第１のプラグの酸化防止膜としても機能する。
【００２３】
第１の保護膜の具体的な加工態様としては、以下の３態様が考えられる。
（１）第１の保護膜の接続孔に相当する部位（via-to-via構造を採用する場合には第１の      プラグの接続孔。以下同様）のみを、当該接続孔の孔径よりも大きな径となるよう      に除去して開口を形成する。
（２）第１の保護膜がキャパシタ構造のみを覆う島状となって残存するように、第１の保      護膜を加工する。
（３）第１の保護膜が前記キャパシタ構造のみを覆う島状となって残存するとともに、接      続孔に相当する部位（via-to-via構造を採用する場合には第１のプラグ。以下同様      ）と隣接する側の端部に、当該端部に隣接する接続孔の周面の一部を囲む切り欠き      を有する形状に、第１の保護膜を加工する。
【００２４】
態様（１）では、第１の保護膜をエッチングしないときと比較して接続孔（via-to-via構造を採用する場合には第２のプラグの接続孔。以下同様）のエッチングマージンが飛躍的に向上し、プラグはコンタクト抵抗が低くなるとともに安定して形成される。
ところがこの場合、接続孔を密に形成する場所では第１の保護膜のパターニング時に開口に位置ずれが生じ易く、隣接する開口間で重なりが発生する虞もある。従って態様（１）は、接続孔の密度がさほど密ではない場所に適用して好適である。
【００２５】
態様（２）では、第１の保護膜をエッチングしないときと比較して接続孔のエッチングマージンが飛躍的に向上し、プラグはコンタクト抵抗が低くなるとともに安定して形成される。第１の保護膜は、キャパシタ構造の工程劣化を抑制するために形成するものであるため、メモリセル以外のロジック回路部分には不要である。態様（２）によれば、メモリセル部分のみに第１の保護膜を残存させることができる。更に、接続孔の形成部位の近傍で第１の保護膜が一括して除去されているため、接続孔の形成時に位置ずれによる第１の保護膜のエッチングを憂慮することなく、容易且つ確実にプラグ形成ができる。この場合、キャパシタ構造が第１の保護膜に覆われているため、キャパシタ構造の特性劣化抑止として少なくとも必要な役割を果たす。更に上部の第２の保護膜と相俟って、第１及び第２の保護膜全体としてみれば特性劣化の抑止が十分に確保される。
【００２６】
ところがこの場合、第１の保護膜の加工時の位置合わせ基準の都合により、第１の保護膜の一端部と、当該一端部と隣接する接続孔との離間距離が短いと、キャパシタ構造を完全に覆い且つ接続孔と重複しないように第１の保護膜をエッチング加工することが困難なことがある。しかしながら、当該困難を勘案しても、さほど厳格な位置合わせを要しない状況であれば、第１の保護膜を、キャパシタ構造を完全に覆い且つ接続孔と重複しないように形成することが可能であり、態様（２）は上記のような優れた効果を奏する有用な手法であると言える。
【００２７】
態様（３）では、態様（１），（２）の上記した欠点を解消し、これらの利点のみを採ることができる。即ち、第１の保護膜の基本的な加工形態としては（２）と同様にキャパシタ構造のみを覆う島状とされるため、第１の保護膜をエッチングしないときと比較して接続孔のエッチングマージンが飛躍的に向上し、プラグはコンタクト抵抗が低くなるとともに安定して形成される。しかも、不要なロジック回路部分には第１の保護膜を残さず、キャパシタ構造の工程劣化を抑制するために必須であるメモリセル部分のみに第１の保護膜を残存させることができる。更に、接続孔の形成部位の近傍で第１の保護膜が一括して除去されているため、接続孔の形成時に位置ずれによる第１の保護膜のエッチングを憂慮することなく、容易且つ確実にプラグ形成ができる。この場合、キャパシタ構造が第１の保護膜に覆われているため、キャパシタ構造の特性劣化抑止として少なくとも必要な役割を果たす。更に上部の第２の保護膜と相俟って、第１及び第２の保護膜全体としてみれば特性劣化の抑止が十分に確保される。
【００２８】
しかも、態様（３）では、第１の保護膜を、第１の保護膜の一端部に隣接する接続孔（via-to-via構造を採用する場合には第１のプラグ。以下同様）と重複する程度にキャパシタ構造よりも大きく形成し、当該重複を回避するために第１の保護膜の一端部に、隣接する接続孔の周面の一部を囲む切り欠きを形成する構成を採る。即ち、当該切り欠きを形成する分だけ、キャパシタ構造を十分に覆う程度の大きさに第１の保護膜を形成することができ、第１の保護膜の加工時に十分な位置合わせマージンをとることが可能となる。従って、第１の保護膜の一端部と、当該一端部と隣接する接続孔との離間距離が極めて短い場合でも、第１の保護膜の一端部に隣接する接続孔と重複することなく、キャパシタ構造を完全に覆う形状に第１の保護膜を容易且つ確実にエッチング加工することができる。
【００２９】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態として、強誘電体メモリの構成を製造方法と共に説明する。
【００３０】
（第１の実施形態）
図１〜図４は、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【００３１】
先ず、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
具体的には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、
加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００３２】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００３３】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわ
ゆるＬＤＤ領域１６を形成する。
【００３４】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００３５】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１
６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００３６】
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
具体的には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００３７】
続いて、図１（ｃ）に示すように、ソース／ドレイン領域１８と接続される第１のプラグ２４を形成する。
具体的には、ソース／ドレイン領域１８の表面の一部が露出するまで、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４ａを形成する。次に、このビア孔２４ａの壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を堆積して、下地膜（グルー膜）２３を形成した後、ＣＶＤ法によりグルー膜２３を介してビア孔２４ａを埋め込むように例えばタングステン（Ｗ）膜を形成する。そして、ＣＭＰにより第１の層間絶縁膜２２をストッパーとしてＷ膜及びグルー膜２３を研磨し、ビア孔２４ａ内をグルー膜２３を介してＷで埋め込む第１のプラグ２４を形成する。
【００３８】
続いて、図１（ｄ）に示すように、後述する強誘電体キャパシタ構造３０の下層保護膜２５及び下部電極の配向性向上膜２６を形成する。
具体的には、強誘電体キャパシタ構造を形成する際の酸素雰囲気中における熱アニールにより、第１のプラグ２４が酸化することを防止するために、酸化防止膜２５を成膜する。酸化防止膜２５としては、例えばＳｉＯＮ（膜厚１３０ｎｍ程度）、プラズマＴＥＯＳ（膜厚１３０ｎｍ程度）の積層構造とする。配向性向上膜２６としては、例えばシリコン酸化膜とする。この下層保護膜は、第１のプラグ２４の酸化防止膜としても機能する。
【００３９】
続いて、図１（ｅ）に示すように、下部電極層２７、強誘電体膜２８及び上部電極層２９を順次形成する。
具体的には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２７を形成する。次に、ＲＦスパッタ法により、下部電極層２７上に強誘電体である例えばＰＺＴからなる強誘電体膜２８を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２８にＲＴＡ処理を施して当該強誘電体膜２８を結晶化する。次に、反応性スパッタ法により、強誘電体膜２８上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２９を膜厚
２００ｎｍ程度に堆積する。なお、上部電極層２９の材料として、ＩｒＯ2の代わりにＩ
ｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【００４０】
続いて、図２（ａ）に示すように、上部電極３１をパターン形成する。
具体的には、上部電極層２９をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、複数の上部電極３１をパターン形成する。
【００４１】
続いて、図２（ｂ）に示すように、強誘電体膜２８及び上部電極層２９を加工して強誘電体キャパシタ構造３０を形成する。
具体的には、先ず強誘電体膜２８を上部電極３１に整合させて若干上部電極２９よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【００４２】
次に、下部電極層２７を、加工された強誘電体膜２８に整合させて若干強誘電体膜２７よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２８、上部電極３１が順次積層され、強誘電体膜２８を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
【００４３】
続いて、図２（ｃ）に示すように、強誘電体キャパシタ構造３０の特性劣化を防止するための第１の保護膜３３を形成する。
具体的には、強誘電体キャパシタ構造３０を直接覆うように、第１の保護膜３３を成膜する。第１の保護膜３３は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。
【００４４】
続いて、図２（ｄ）に示すように、第１の保護膜３３を加工する。
具体的には、第１の保護膜３３の後述する第２のプラグ３９のビア孔３９ａに相当する部位、即ち第１のプラグ２４に整合する部位に、リソグラフィー及びそれに続くドライエッチングにより、ビア孔２４ａの孔径よりも大きい孔径となる開口３３ａを形成する。本実施形態では、後述するビア孔３９ａを形成する際に、ビア孔３９ａに相当する部位に第１の保護膜３３が存しないように予め除去しておく構成を採る。上記のようにビア孔２４ａを基準として開口３３ａをビア孔２４ａの孔径よりも大きい孔径に形成すれば、ビア孔３９ａを形成する際に、第１の保護膜３３による影響を受けることなくエッチングを実行することができる。
【００４５】
開口３３ａが形成された第１の保護膜３３の様子を、当該第１の保護膜３３を上方から見た平面図である図５に示す。この第１の保護膜３３のパターニングには、第１のプラグ２４のビア孔２４ａに整合した部位に当該ビア孔２４ａをパターニングするためのレチクルパターンよりも大きい所期径のレチクルパターンを有するレチクルマスクを用いる。本実施形態では、第２のビア孔３９ａを形成する際に、第２のビア孔３９ａに相当する部位に第１の保護膜３３が存しないように予め除去しておく構成を採る。従って、この第１の保護膜３３のパターニングにより、第１の保護膜３３をエッチングしないときと比較してビア孔３９ａのエッチングマージンが飛躍的に向上し、コンタクト抵抗を低く抑え、安定に後述の第２のプラグ３９を形成することができる。
【００４６】
ところがこの場合、ビア孔３９ａを密に形成する場所ではビア孔３９ａの形成時に位置ずれが生じ易く、隣接するビア孔３９ａ間で重なりが発生する虞もある。従って、上述の第１の保護膜３３のパターニングは、ビア孔３９ａの密度がさほど密ではない場所に適用して好適である。
【００４７】
次に、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００４８】
続いて、図３（ａ）に示すように、第２の層間絶縁膜３４、第２の保護膜３５及び酸化膜３６を成膜する。
具体的には、第１の保護膜３３を介して強誘電体キャパシタ構造３０を覆うように、第２の層間絶縁膜３４、第２の保護膜３５及び酸化膜３６を順次積層形成する。ここで、第２の層間絶縁膜３４としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。第
２の保護膜３５は、後の多層工程により強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法等により膜厚５０ｎｍ程度に形成する。酸化膜３６としては、例えばプラズマＴＥＯＳ膜を膜厚３００ｎｍ程度に堆積する。
【００４９】
続いて、図３（ｂ）に示すように、強誘電体キャパシタ構造３０のプラグ３７，３８及び第１のプラグ２４と接続される第２のプラグ３９を形成する。
先ず、強誘電体キャパシタ構造３０へのビア孔３７ａ，３８ａを形成する。
具体的には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３に施す加工、及び下部電極３２の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３に施す加工を、同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔３７ａ，３８ａを同時形成する。これらビア孔３７ａ，３８ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
【００５０】
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００５１】
次に、第１のプラグ２４へのビア孔３９ａを形成する。
具体的には、第１のプラグ２４をエッチングストッパーとして、当該第１のプラグ２４の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、配向性向上膜２６、及び酸化防止膜２５をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３９ａを形成する。ここで、第１の保護膜３３には第１のプラグ２４に整合した部位にビア孔３９ａよりも大きい孔径の開口３３ａが形成されているため、ビア孔３９ａは第１の保護膜３３をエッチングすることなく開口３３ａ内に形成される。
【００５２】
次に、プラグ３７，３８及び第２のプラグ３９を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３７ａ，３８ａ，３９ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３７ａ，３８ａ，３９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより酸化膜３６をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３７ａ，３８ａ，３９ａ内をグルー膜４１を介してＷで埋め込むプラグ３７，３８及び第２のプラグ３９を形成する。第２のプラグ３９は、開口３３ａ内に位置するビア孔３９ａに形成されるため、第１の保護膜３３（の開口３３ａの周縁部）と非接触状態に形成される。
【００５３】
ここで、第１及び第２のプラグ２４，３９は、両者が電気的に接続されたvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。しかも、第２のプラグ３９のビア孔３９ａを形成する際に、酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３、配向性向上膜２６、及び酸化防止膜２５のうち、最もエッチングが困難な第１の保護膜３３がエッチングされないため、ビア孔３９ａは底部が細ることなくレジストパターンに倣った期待される形状に形成され、第２のプラグ３９の第１のプラグ２４との確実な接続が確保される。
【００５４】
また、第２の保護膜３５には第１の保護膜３３のような加工を施さずに、第２の保護膜３５が第２の層間絶縁膜３４上の全面を覆うように形成された状態でビア孔３９ａを形成し、これを充填する第２のプラグ３９が形成される。従って、第２の保護膜３５下の構成は、第２の保護膜３５とプラグ３７，３９及び第２のプラグ３９とにより閉ざされた状態となり、その後の各工程で発生する酸素や水素等が第２の保護膜３５とプラグ３７，３９及び第２のプラグ３９とによりブロックされて強誘電体キャパシタ構造３０を含む下層への悪影響（強誘電体キャパシタ構造３０の特性劣化を含む）が抑止される。
【００５５】
続いて、図４（ａ）に示すように、プラグ３７，３８、第２のプラグ３９とそれぞれ接続される配線４５を形成する。
具体的には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００５６】
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４５としてＣｕ配線を形成しても良い。
【００５７】
続いて、図４（ｂ）に示すように、第３の層間絶縁膜４６及び第３のプラグ４７、更にその上層の配線等の形成を経て、ＦｅＲＡＭを完成させる。
具体的には、先ず、配線４５を覆うように第３の層間絶縁膜４６を形成する。第３の層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳを形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００５８】
次に、配線４５と接続されるプラグ４７を形成する。
配線４５の表面の一部が露出するまで、第３の層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００５９】
しかる後、上層の配線、層間絶縁膜及びプラグを形成する工程を繰り返し、配線４５を含めて例えば５層の配線構造（不図示）を形成する。その後、第１のカバー膜及び第２のカバー膜（不図示）を成膜する。この例では、第１のカバー膜としては、例えばＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に、第２のカバー膜としては、例えばシリコン窒化膜を膜厚５００ｎｍ程度にそれぞれ堆積する。更に、５層の配線構造にパットの引き出しのためのコンタクトを形成した後に、例えばポリイミド膜（不図示）を成膜し、パターニングすることにより、本実施形態のＦｅＲＡＭを完成させる。
【００６０】
ここで、本発明の比較例の強誘電体メモリを図６に示す。図６では、本実施形態の図１〜図５の構成要素と同様のものについては同符号を記す。
この強誘電体メモリでは、第１の保護膜３３に本実施形態の如き上記の加工を施すことなく、従って第２のプラグ３９のビア孔３９ａを形成する際には、第１の保護膜３３を含む、酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３、配向性向上膜２６、及び酸化防止膜２５の６層をエッチングする必要がある。この比較例の場合、上述したように、ビア孔３９ａが期待する形状に形成されず、底部が細った形状となる。
【００６１】
このときの様子を走査型電子顕微鏡（ＳＥＭ）により撮影した写真を図７に示す。ここで、（ａ）がvia-to-via構造を示しており、（ｂ）が第１のプラグ２４と第２のプラグ３９との接続部位を拡大して示している。
このように、第１のプラグ２４と第２のプラグ３９との間では十分な接続が得られていないことが明確に判る。
【００６２】
この比較例の強誘電体メモリにおけるチェーンコンタクト抵抗を調べた結果を図８に示す。ここで、横軸がチェーンコンタクト抵抗値（Ω）、縦軸がチップ面内におけるプラグの占める割合（％）をそれぞれ表す。
このように比較例では、割合が５０％を越えたあたりで、チェーンコンタクト抵抗値は殆ど発散してしまい、コンタクト不良となって歩留り低下の主要因となる。
【００６３】
これに対して、本実施形態による強誘電体メモリにおけるチェーンコンタクト抵抗を調べた結果を図９に示す。図７と同様に、横軸がチェーンコンタクト抵抗値（Ω）、縦軸がチップ面内におけるプラグの占める割合（％）をそれぞれ表す。
このように本実施形態では、割合が９９％を越えても十分に安定した低抵抗値を示しており、コンタクト不良は発生していないことが判る。
【００６４】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０が第１の保護膜３３に覆われ、その上部にプラグ３７，３８及び第２のプラグ３９と共に第２の保護膜３５下の構成を閉鎖する第２の保護膜３５が形成されており、強誘電体キャパシタ構造３０の特性劣化が十分に防止されるも、電気的接続用のプラグ２４，３９の接続を十分に確保して、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い強誘電体メモリを実現することができる。
【００６５】
−変形例−
ここで、第１の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態と同様に強誘電体メモリの構成及び製造方法を開示するが、第１の保護膜３３の加工状態が異なる点で第１の実施形態と相違する。
【００６６】
（変形例１）
図１０は、変形例１の特に第１の実施形態と異なる主要工程を説明するための概略断面図である。
本変形例では、先ず第１の実施形態と同様に、トランジスタ構造２０や第１のプラグ２４、強誘電体キャパシタ構造３０、第１の保護膜３３の成膜等を経て、図２（ｃ）に対応する図１０（ａ）の状態に至る。
【００６７】
続いて、図１０（ｂ）に示すように、第１の保護膜３３を加工する。
具体的には、第１の保護膜３３をリソグラフィー及びそれに続くドライエッチングにより加工し、強誘電体キャパシタ構造３０のみを覆う島状に第１の保護膜３３を残存させる。このとき、第１の保護膜３３は、強誘電体キャパシタ構造３０のみを覆い、第１の保護膜３３の第１のプラグ２４上に相当する部位が一括して除去された形となる。例えば、第１の保護膜３３は、その幅が強誘電体キャパシタ構造３０の下部電極３２の幅よりも大きいサイズにパターニングされる。
【００６８】
強誘電体キャパシタ構造３０のみを覆う島状にパターニングされた第１の保護膜３３の様子を、当該第１の保護膜３３を上方から見た平面図である図１１に示す。この第１の保護膜３３のパターニングには、強誘電体キャパシタ構造３０の下部電極３２に整合した部位に当該下部電極３２をパターニングするためのレチクルパターンよりも大きい所期サイズのレチクルパターンを有するレチクルマスクを用いる。
【００６９】
この第１の保護膜３３のパターニングにより、第１の保護膜３３をエッチングしないときと比較してビア孔３９ａのエッチングマージンが飛躍的に向上し、コンタクト抵抗を低く抑え、安定に後述の第２のプラグ３９を形成することができる。第１の保護膜３３は、キャパシタ構造の工程劣化を抑制するために形成するものであるため、メモリセル以外のロジック回路部分には不要である。このパターニングによれば、メモリセル部分のみに第１の保護膜を残存させることができる。更に、第１のプラグ２４の形成部位の近傍で第１の保護膜３３が一括して除去されているため、ビア孔３９ａの形成時に位置ずれによる第１の保護膜３３のエッチングを憂慮することなく、容易且つ確実に第２のプラグ３９を形成することができる。この場合、強誘電体キャパシタ構造３０が第１の保護膜３３に覆われているため、強誘電体キャパシタ構造３０の特性劣化抑止として少なくとも必要な役割を果たす。更に後述する上部の第２の保護膜３５と相俟って、第１及び第２の保護膜３３，３５の全体としてみれば特性劣化の抑止が十分に確保される。
【００７０】
ところがこの場合、第１の保護膜３３のパターニング時の位置合わせ基準の都合により、第１の保護膜３３の一端部と、当該一端部と隣接する第１のプラグ２４との離間距離が短いと、強誘電体キャパシタ構造３０を完全に覆い且つ第１のプラグ２４と重複しないように第１の保護膜３３をエッチング加工することが困難なことがある。具体的には、下部電極３２のパターニングには上部電極３１を位置合わせの基準とし、第１の保護膜３３のパターニングには第１のプラグ２４を位置合わせの基準とするため、第１の保護膜３３のパターニングでは下部電極３２と間接的に位置合わせがなされることにある。従って、第１の保護膜３３の端部が下部電極３２からずれてしまい、強誘電体キャパシタ構造３０を完全に覆うことができない場合も考えられる。一方、第１の保護膜３３のパターニングで上部電極３１を位置合わせの基準とすれば、第１の保護膜３３の端部が第１のプラグ２４と重複してしまい、ビア孔３９ａの形成時に開口不良が生じる虞がある。
【００７１】
しかしながら、上記のような問題を勘案しても、さほど厳格な位置合わせを要しない状況であれば、第１の保護膜３３を、強誘電体キャパシタ構造３０を完全に覆い且つ第１のプラグ２４と重複しないように形成することが可能であり、上述の第１の保護膜３３のパターニングは上記のような優れた効果を奏する有用な手法である。
【００７２】
次に、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００７３】
続いて、図１０（ｃ）に示すように、図３（ａ），（ｂ）及び図４（ａ），（ｂ）と同様の工程を経て、強誘電体メモリを完成させる。
ここで特に、第１のプラグ２４と接続されてvia-to-via構造となる第２のプラグ３９を形成するに際して、ビア孔３９ａの形成部位には第１の保護膜３３が存在しないため、ビア孔３９ａは、第１の保護膜３３を除く酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、配向性向上膜２６、及び酸化防止膜２５の５層をリソグラフィー及びそれに続くドライエッチングにより形成される。従って、ビア孔３９ａをＷで充填してなる第２のプラグ３９は、第１の保護膜３３と非接触状態に形成される。
【００７４】
このとき、第１及び第２のプラグ２４，３９は、両者が電気的に接続されたvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。しかも、第２のプラグ３９のビア孔３９ａを形成する際に、酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３、配向性向上膜２６、及び酸化防止膜２５のうち、最もエッチングが困難な第１の保護膜３３がエッチングされないため、ビア孔３９ａは底部が細ることなくレジストパターンに倣った期待される形状に形成され、第２のプラグ３９の第１のプラグ２４との確実な接続が確保される。
【００７５】
また、第２の保護膜３５には第１の保護膜３３のような加工を施さずに、第２の保護膜３５が第２の層間絶縁膜３４上の全面を覆うように形成された状態でビア孔３９ａを形成し、これを充填する第２のプラグ３９が形成される。従って、第２の保護膜３５下の構成は、第２の保護膜３５とプラグ３７，３８及び第２のプラグ３９とにより閉ざされた状態となり、その後の各工程で発生する酸素や水素等が第２の保護膜３５とプラグ３７，３８及び第２のプラグ３９とによりブロックされて強誘電体キャパシタ構造３０を含む下層への悪影響（強誘電体キャパシタ構造３０の特性劣化を含む）が抑止される。
【００７６】
以上説明したように、本変形例によれば、強誘電体キャパシタ構造３０が第１の保護膜３３に覆われ、その上部にプラグ３７，３８及び第２のプラグ３９と共に、第２の保護膜３５下の構成を閉鎖する第２の保護膜３５が形成されており、強誘電体キャパシタ構造３０の特性劣化が十分に防止されるも、電気的接続用のプラグ２４，３９の接続を十分に確保して、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い強誘電体メモリを実現することができる。しかも、ビア孔３９ａの形成部位となる第１のプラグ２４上では、第１の保護膜３３が一括して除去されているため、ビア孔３９ａの形成時に位置ずれによる第１の保護膜３３のエッチングを憂慮することなく、容易且つ確実にvia-to-via構造を形成することができる。
【００７７】
（変形例２）
図１２は、変形例２の特に第１の実施形態と異なる主要工程を説明するための概略断面図である。
本変形例では、先ず第１の実施形態と同様に、トランジスタ構造２０や第１のプラグ２４、強誘電体キャパシタ構造３０、第１の保護膜３３の成膜等を経て、図２（ｃ）に対応する図１２（ａ）の状態に至る。
【００７８】
続いて、図１２（ｂ）に示すように、第１の保護膜３３を加工する。
具体的には、第１の保護膜３３をリソグラフィー及びそれに続くドライエッチングにより加工し、強誘電体キャパシタ構造３０のみを覆う島状に第１の保護膜３３を残存させる。このとき、第１の保護膜３３は、強誘電体キャパシタ構造３０のみを言わば余剰に覆うサイズに、即ち第１のプラグ２４の上面と重畳する程度のサイズに形成される。この場合、第１の保護膜３３は、当該サイズにパターニングするも、第１のプラグ２４の上面と重ならないようにするため、第１のプラグ２４に隣接する側の端部に、当該端部に隣接する第１のプラグ２４の周面の一部を囲む切り欠き部３３ｂを有する形とされる。例えば、第１の保護膜３３は、その幅が強誘電体キャパシタ構造３０の下部電極３２の幅よりも１．２μｍ程度大きいサイズとなり、ビア孔２４ａの孔径よりも例えば０．２８μｍ程度大きいサイズに切り欠き部３３ｂが形成されるようにパターニングされる。
【００７９】
強誘電体キャパシタ構造３０のみを覆う島状にパターニングされた第１の保護膜３３の様子を、当該第１の保護膜３３を上方から見た平面図である図１３に示す。この第１の保護膜３３のパターニングには、第１のプラグ２４のビア孔２４ａに整合した部位に当該ビア孔２４ａをパターニングするためのレチクルパターンのうち、第１の保護膜３３の端部に隣接するビア孔２４ａについて、当該ビア孔２４ａよりも大きい所期径のレチクルパターンを有し、且つ強誘電体キャパシタ構造３０の下部電極３２に整合した部位に当該下部電極３２をパターニングするためのレチクルパターンよりも大きい所期サイズのレチクルパターンを有するレチクルマスクを用いる。即ち、ここで用いるレチクルマスクは、第１の実施形態における図５のレチクルマスクと、変形例１における図１１のレチクルマスクとを組み合わせたものとなる。
【００８０】
この第１の保護膜３３のパターニングにより、第１の実施形態における第１の保護膜３３のパターニング、及び変形例１における第１の保護膜３３のパターニングについて、上記した欠点を解消し、これらの利点のみを採ることができる。
【００８１】
即ち、当該パターニングにより、第１の保護膜３３をエッチングしないときと比較してビア孔３９ａのエッチングマージンが飛躍的に向上し、コンタクト抵抗を低く抑え、安定に後述の第２のプラグ３９を形成することができる。
【００８２】
しかも、不要なロジック回路部分には第１の保護膜を残さず、強誘電体キャパシタ構造３０の工程劣化を抑制するために必須であるメモリセル部分のみに第１の保護膜３３を残存させることができる。更に、第１のプラグ２４の近傍で第１の保護膜が一括して除去されているため、ビア孔３９ａの形成時に位置ずれによる第１の保護膜３３のエッチングを憂慮することなく、容易且つ確実にプラグ形成ができる。この場合、強誘電体キャパシタ構造３０が第１の保護膜３３に覆われているため、強誘電体キャパシタ構造３０の特性劣化抑止として少なくとも必要な役割を果たす。更に上部の第２の保護膜３５と相俟って、第１及び第２の保護膜３３，３９全体としてみれば特性劣化の抑止が十分に確保される。
【００８３】
次に、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００８４】
続いて、図１２（ｃ）に示すように、図３（ａ），（ｂ）及び図４（ａ），（ｂ）と同様の工程を経て、強誘電体メモリを完成させる。
ここで特に、第１のプラグ２４と接続されてvia-to-via構造となる第２のプラグ３９を形成するに際して、ビア孔３９ａの形成部位には第１の保護膜３３が存在しないため、ビア孔３９ａは、第１の保護膜３３を除く酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、配向性向上膜２６、及び酸化防止膜２５の５層をリソグラフィー及びそれに続くドライエッチングにより形成される。従って、ビア孔３９ａをＷで充填してなる第２のプラグ３９は、第１の保護膜３３と非接触状態に形成される。
【００８５】
このとき、第１及び第２のプラグ２４，３９は、両者が電気的に接続されたvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。しかも、第２のプラグ３９のビア孔３９ａを形成する際に、酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３、配向性向上膜２６、及び酸化防止膜２５のうち、最もエッチングが困難な第１の保護膜３３がエッチングされないため、ビア孔３９ａは底部が細ることなくレジストパターンに倣った期待される形状に形成され、第２のプラグ３９の第１のプラグ２４との確実な接続が確保される。
【００８６】
また、第２の保護膜３５には第１の保護膜３３のような加工を施さずに、第２の保護膜３５が第２の層間絶縁膜３４上の全面を覆うように形成された状態でビア孔３９ａを形成し、これを充填する第２のプラグ３９が形成される。従って、第２の保護膜３５下の構成は、第２の保護膜３５とプラグ３７，３８及び第２のプラグ３９とにより閉ざされた状態となり、その後の各工程で発生する酸素や水素等が第２の保護膜３５とプラグ３７，３８及び第２のプラグ３９とによりブロックされて強誘電体キャパシタ構造３０を含む下層への悪影響（強誘電体キャパシタ構造３０の特性劣化を含む）が抑止される。
【００８７】
以上説明したように、本変形例によれば、強誘電体キャパシタ構造３０が第１の保護膜３３に覆われ、その上部にプラグ３７，３８及び第２のプラグ３９と共に、第２の保護膜３５下の構成を閉鎖する第２の保護膜３５が形成されており、強誘電体キャパシタ構造３０の特性劣化が十分に防止されるも、電気的接続用のプラグ２４，３９の接続を十分に確保して、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い強誘電体メモリを実現することができる。しかも、ビア孔３９ａの形成部位となる第１のプラグ２４上では、第１の保護膜３３が一括して除去され、端部には切り欠き部３３ｂが形成される構成を採るため、ビア孔３９ａの形成時に位置ずれによる第１の保護膜３３のエッチングを憂慮することなく、また強誘電体キャパシタ構造３０を十分に覆うように第１の保護膜３３が形成され、容易且つ確実にvia-to-via構造が実現される。
【００８８】
（第２の実施形態）
図１４〜図１７は、本実施形態が解決する問題点について説明するための図であり、図１８〜図２０は、本実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図、
図２２は本実施形態の主要構成のみを示す概略断面図である。なお、第１の実施形態による強誘電体メモリの構成要素と同様のものについては、同符号を記す。
【００８９】
強誘電体メモリを製造するに際しては、via-to-via構造を形成する場合、下層の第１のプラグをキャパシタ構造の形成前に形成し、その後、第１のプラグの酸化防止膜を成膜する。次に、キャパシタ構造の下部電極の配向性向上膜を成膜した後に、キャパシタ構造の下部電極層、強誘電体膜、キャパシタ構造の上部電極層を順次成膜する。キャパシタ構造を形成する過程では、酸素雰囲気のアニール処理を数多く行う。
【００９０】
図１４（ａ）のＳＥＭによる写真に示すように、半導体チップの形成領域内に形成される第１のプラグは完全にＷで埋め込まれてなり、この第１のプラグを覆う酸化防止膜が形成されているため、第１のプラグが酸化することはない。これに対して、図１４（ｂ）のＳＥＭによる写真に示すように、半導体チップの形成領域外に形成されるパターニング用の位置合わせマークは、第１のプラグのビア孔の孔径よりも大きい数μｍ程度のサイズであるため、完全にはＷで充填されていない。
【００９１】
図１５（ａ）に示すように、通常、第１のプラグ２４を形成する場合、ビア孔２４ａを埋め込むＷ膜５１の膜厚は、ビア孔２４ａがグルー膜２３を介して完全に埋まる膜厚分を成膜する。これに対して、図１５（ｂ）に示すように、位置合わせマーク５２のホール５０がグルー膜２３を介してＷ膜５１で完全には埋まっていない状態で、第１のプラグ２４の酸化防止膜２５を成膜すると、Ｗ膜５１の表面５１ａに凹凸が生じ、この凹凸によりビア孔２４ａの側壁部分における酸化防止膜のカバレッジが悪くなる。この様子を図１６のＳＥＭによる写真に示す。このカバレッジの悪化により、図１７（ａ），（ｂ）のＳＥＭによる写真に示すように、キャパシタ形成時の酸素雰囲気に起因して位置合わせマークに埋め込まれたＷが酸化されてしまう。位置合わせマークが酸化されると、それ以降の工程における正確な位置合わせが困難となる。また、甚だしくは、酸化したＷがビア孔から剥離し、次工程以降の各処理ができなくなることがある。
【００９２】
本発明者は、via-to-via構造における下層の第１のプラグを形成するに際して、半導体チップの形成領域外に当該第１のプラグと同一層で形成される位置合わせマークにおける第１のプラグの導電材料（主にＷ）の酸化を抑制すべく、以下の２つの技術思想に想到した。
【００９３】
第１の手法として、図１８（ａ）に示すように、第１のプラグ２４を形成するに際して、ビア孔２４ａの深さに相当する値以上の膜厚にＷ膜５１を堆積し、ビア孔２４ａを埋め込む。図１８（ｂ）に示すように、ビア孔２４ａとホール５０とは略同一の深さに形成されており、当該深さ以上の膜厚のＷ膜５１であれば、ホール５０の孔径（例えば２μｍ程度）がビア孔２４ａの孔径（例えば０．３μｍ程度）に比べて大きくても、ホール５０がＷ５１で十分に埋め込まれることになる。従って、その後の酸化防止膜の形成により、第１のプラグ２４と共に位置合わせマーク５３のＷ膜５１の酸化が抑制される。
【００９４】
第２の手法として、図１９（ａ）に示すように、第１のプラグ２４を形成するに際して、Ｗ膜５１の成膜温度を４００℃〜５００℃の範囲内の所定温度に設定し、Ｗ膜５１によりビア孔２４ａを埋め込む。このとき、図１９（ｂ）に示すように、４００℃以上の成膜温度で堆積することにより、Ｗ膜５１の表面が滑らかとなり、その後に形成する酸化防止膜のカバレッジが向上する。従って、その後の酸化防止膜の形成により、第１のプラグ２４と共に位置合わせマーク５３のＷ膜５１の酸化が抑制される。ここで、Ｗ膜５１の成膜温度を４００℃より低温とすると、Ｗ膜５１をその表面が十分滑らかになるように形成することができず、Ｗ膜の成膜温度を５００℃より高温に設定することは現実性に乏しい。
【００９５】
なお、特許文献２には、集積回路の同一層に形成させる複数の配線が開示されており、当該配線の幅が最小のものと最大のものとの比が４倍〜１７倍であり、且つ各々の高さが幅の０．６倍〜１．６倍であり、配線が銅または銅合金を含み、拡散防止膜で被覆されている旨が記載されている。本発明では、第１のプラグ２４の高さが幅の１．６倍以上であり、また、特許文献１では拡散防止膜により配線（本発明では第１のプラグ２４）が被覆されている構造は開示されておらず、両者は別発明である。
【００９６】
以下、本発明を適用した具体的な実施形態として、強誘電体メモリの構成を製造方法と共に説明する。
図２０〜図２２は、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【００９７】
先ず、図２０（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
具体的には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2／
ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００９８】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００９９】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわ
ゆるＬＤＤ領域１６を形成する。
【０１００】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【０１０１】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１
６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【０１０２】
続いて、図２０（ｂ）に示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
具体的には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、例えばシリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【０１０３】
続いて、図２０（ｃ）に示すように、ソース／ドレイン領域１８と接続される第１のプラグ２４を形成する。
具体的には、ソース／ドレイン領域１８の表面の一部が露出するまで、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば孔径が約０．２５μｍ、深さが０．７μｍ程度のビア孔２４ａを形成する。このとき、半導体チップの形成領域外にはホールの孔径の大きい、例えば小さくても２μｍ程度、最大で１０μｍ程度で深さが０．７μｍ程度の位置合わせマークがビア孔２４ａと同一層で同時に形成される。なお、周辺回路部等に０．２５μｍ以上（勿論、１０μｍ以下）で深さが０．７μｍ程度のビア孔を同時形成するようにしても良い。
【０１０４】
次に、このビア孔２４ａの壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を堆積して、下地膜（グルー膜）２３を形成した後、ＣＶＤ法によりグルー膜２３を介してビア孔２４ａを埋め込むように例えばＷ膜をビア孔２４ａの深さ以上、ここでは８００ｎｍ程度の膜厚に形成する。そして、ＣＭＰにより第１の層間絶縁膜２２をストッパーとしてＷ膜及びグルー膜２３を研磨し、ビア孔２４ａ内をグルー膜２３を介してＷで埋め込む第１のプラグ２４を形成する。このとき、半導体チップの形成領域外にはホール内がＷ膜で十分に埋め込まれてなる位置合わせマークが形成される。
【０１０５】
続いて、図２０（ｄ）に示すように、第１のプラグ２４の酸化防止膜２５及び下部電極の配向性向上膜２６を形成する。
具体的には、強誘電体キャパシタ構造を形成する際の酸素雰囲気中における熱アニールにより、第１のプラグ２４が酸化することを防止するために、酸化防止膜２５を成膜する。酸化防止膜２５としては、例えばＳｉＯＮ（膜厚１３０ｎｍ程度）、プラズマＴＥＯＳ（膜厚１３０ｎｍ程度）の積層構造とする。この酸化防止膜２５の形成により、第１のプラグ２４と共に位置合わせマーク（及び周辺回路部等のビア孔）のＷ膜の酸化が抑制される。また、配向性向上膜２６としては、例えばシリコン酸化膜とする。
【０１０６】
続いて、図２０（ｅ）に示すように、下部電極層２７、強誘電体膜２８及び上部電極層２９を順次形成する。
具体的には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２７を形成する。次に、ＲＦスパッタ法により、下部電極層２７上に強誘電体である例えばＰＺＴからなる強誘電体膜２８を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２８にＲＴＡ処理を施して当該強誘電体膜２８を結晶化する。次に、反応性スパッタ法により、強誘電体膜２８上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２９を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２９の材料として、ＩｒＯ2の代わりにＩ
ｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【０１０７】
続いて、図２１（ａ）に示すように、上部電極３１をパターン形成する。
具体的には、上部電極層２９をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、複数の上部電極３１をパターン形成する。
【０１０８】
続いて、図２１（ｂ）に示すように、強誘電体膜２８及び上部電極層２９を加工して強誘電体キャパシタ構造３０を形成する。
具体的には、先ず強誘電体膜２８を上部電極３１に整合させて若干上部電極２９よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【０１０９】
次に、下部電極層２７を、加工された強誘電体膜２８に整合させて若干強誘電体膜２７よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２８、上部電極３１が順次積層され、強誘電体膜２８を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
【０１１０】
続いて、図２１（ｃ）に示すように、第１の保護膜３３、第２の層間絶縁膜３４、第２の保護膜３５及び酸化膜３６を形成する。
具体的には、強誘電体キャパシタ構造３０を覆うように、第１の保護膜３３、第２の層間絶縁膜３４、第２の保護膜３５及び酸化膜３６を順次積層形成する。ここで、第１の保護膜３３は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法により膜厚２０ｎｍ程度に形成する。第１の保護膜３３の形成後に、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。第２の層間絶縁膜３４としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。第２の保護膜３５は、後の多層工程によ
り強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法により膜厚５０ｎｍ程度に形成する。酸化膜３６としては、例えばプラズマＴＥＯＳ膜を膜厚３００ｎｍ程度に堆積する。
【０１１１】
続いて、図２１（ｄ）に示すように、強誘電体キャパシタ構造３０のプラグ３７，３８及び第１のプラグ２４と接続される第２のプラグ３９を形成する。
先ず、強誘電体キャパシタ構造３０へのビア孔３７ａ，３８ａを形成する。
具体的には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３に施す加工、及び下部電極３２の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３に施す加工を、同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔３７ａ，３８ａを同時形成する。これらビア孔３７ａ，３８ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
【０１１２】
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【０１１３】
次に、第１のプラグ２４へのビア孔３９ａを形成する。
具体的には、第１のプラグ２４をエッチングストッパーとして、当該第１のプラグ２４の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３、配向性向上膜２６、及び酸化防止膜２５をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３９ａを形成する。
【０１１４】
次に、プラグ３７，３８及び第２のプラグ３９を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３７ａ，３８ａ，３９ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３７ａ，３８ａ，３９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより酸化膜３６をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３７ａ，３８ａ，３９ａ内をグルー膜４１を介してＷで埋め込むプラグ３７，３８及び第２のプラグ３９を形成する。ここで、第１及び第２のプラグ２４，３９は、両者が電気的に接続されてなる、いわゆるvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。
【０１１５】
続いて、図２２（ａ）に示すように、プラグ３７，３８、第２のプラグ３９とそれぞれ接続される配線４５を形成する。
具体的には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１１６】
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４５としてＣｕ配線を形成しても良い。
【０１１７】
続いて、図２２（ｂ）に示すように、第３の層間絶縁膜４６及び第３のプラグ４７、更にその上層の配線等の形成を経て、ＦｅＲＡＭを完成させる。
具体的には、先ず、配線４５を覆うように第３の層間絶縁膜４６を形成する。第３の層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳを形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【０１１８】
次に、配線４５と接続されるプラグ４７を形成する。
配線４５の表面の一部が露出するまで、第３の層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【０１１９】
しかる後、上層の配線、層間絶縁膜及びプラグを形成する工程を繰り返し、配線４５を含めて例えば５層の配線構造（不図示）を形成する。その後、第１のカバー膜及び第２のカバー膜（不図示）を成膜する。この例では、第１のカバー膜としては、例えばＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に、第２のカバー膜としては、例えばシリコン窒化膜を膜厚５００ｎｍ程度にそれぞれ堆積する。更に、５層の配線構造にパットの引き出しのためのコンタクトを形成した後に、例えばポリイミド膜（不図示）を成膜し、パターニングすることにより、本実施形態のＦｅＲＡＭを完成させる。
【０１２０】
以上説明したように、本実施形態によれば、第１のプラグ２４と共に位置合わせマークを埋め込む、易酸化性の金属であるＷの酸化を抑制し、信頼性の高い半導体装置（ここでは強誘電体メモリ）を得ることができる。
【０１２１】
（変形例）
ここで、第２の実施形態の変形例について説明する。本変形例では、第２の実施形態と同様に強誘電体メモリの構成及び製造方法を開示するが、第１のプラグ２４の形成工程が若干異なる点で第２の実施形態と相違する。
【０１２２】
本変形例では、図２０（ａ），（ｂ）の工程を経た後、図２０（ｃ）において、ＣＶＤ法によりグルー膜２３を介して４００℃〜５００℃の範囲内の所定温度、ここでは４００℃の成膜温度で、ビア孔２４ａを埋め込むように例えばＷ膜を３００ｎｍ程度の膜厚に形成する。このような高温でＷ膜を成膜することにより、ビア孔２４ａがＷ膜で埋め込まれると共に、位置合わせマークのホールの側壁に、表面が滑らかとなるようにＷ膜が堆積される。そして、ＣＭＰにより第１の層間絶縁膜２２をストッパーとしてＷ膜及びグルー膜２３を研磨し、ビア孔２４ａ内をグルー膜２３を介してＷで埋め込む第１のプラグ２４を形成する。このとき、半導体チップの形成領域外にはホール内がＷ膜で十分に埋め込まれてなる位置合わせマークが形成される。
【０１２３】
そして、図２０（ｄ）のように第１のプラグ２４の酸化防止膜２５及び下部電極の配向性向上膜２６を成膜する。酸化防止膜２５としては、例えばＳｉＯＮ（膜厚１３０ｎｍ程度）、プラズマＴＥＯＳ（膜厚１３０ｎｍ程度）の積層構造とする。この酸化防止膜２５の形成により、第１のプラグ２４と共に位置合わせマーク（及び周辺回路部等のビア孔）のＷ膜の酸化が抑制される。
しかる後、図２０（ｅ），図２１（ａ）〜（ｄ）、図２２（ａ），（ｂ）を経て、本変形例のＦｅＲＡＭを完成させる。
【０１２４】
以上説明したように、本変形例によれば、第１のプラグ２４と共に位置合わせマークを埋め込む、易酸化性の金属であるＷの酸化を抑制し、信頼性の高い半導体装置（ここでは強誘電体メモリ）を得ることができる。
【０１２５】
なお、本発明は上述した第１及び第２の実施形態、変形例に限定されるものではない。例えば、第１の及び第２の実施形態（又は諸変形例）を組み合わせた構成、即ち第１の実施形態又はその変形例のように第１の保護膜３３を加工するとともに、更に第２の実施形態又はその変形例のように第１のプラグ２４を形成する際のＷ膜の膜厚や成膜温度を調節するようにして、第１の及び第２の実施形態（又は諸変形例）の各効果を共に奏するように構成することもできる。
【０１２６】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１２７】
（付記１）半導体基板と、
前記半導体基板上に形成された少なくとも第１の層間絶縁膜を含む第１の絶縁膜と、
前記第１の絶縁膜に形成された第１の接続孔を導電材料で充填する第１のプラグと、
下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されており、前記キャパシタ構造の特性劣化を防止するための第１の保護膜及び第２の保護膜が第２の層間絶縁膜を介して積層されてなる積層構造を少なくとも含む第２の絶縁膜と、
前記第１のプラグの少なくとも一部を露出させるように前記第２の絶縁膜に形成された第２の接続孔を導電材料で充填する第２のプラグと
を含み、
前記第１の保護膜は、前記第１の保護膜の少なくとも前記第２の接続孔に相当する部位が除去されて前記第２のプラグと非接触状態とされており、少なくとも前記キャパシタ構造を覆うように形成されてなることを特徴とする半導体装置。
【０１２８】
（付記２）前記第１の保護膜は、前記第１の保護膜の前記第２の接続孔に相当する部位のみが、前記第２の接続孔の孔径よりも大きな径となるように除去されてなることを特徴とする付記１に記載の半導体装置。
【０１２９】
（付記３）前記第１の保護膜は、前記キャパシタ構造のみを覆う島状に形成されてなることを特徴とする付記１に記載の半導体装置。
【０１３０】
（付記４）前記第１の保護膜は、前記キャパシタ構造のみを覆う島状に形成されるとともに、その前記第１のプラグと隣接する側の端部に、当該端部に隣接する前記第１のプラグの周面の一部を囲むように切り欠きが形成されてなることを特徴とする付記１に記載の半導体装置。
【０１３１】
（付記５）前記キャパシタ構造の下方に、当該キャパシタ構造の下層保護膜が形成されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【０１３２】
（付記６）前記第２の保護膜は、前記第２のプラグと接触状態となるように形成されていることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１３３】
（付記７）前記第１の保護膜及び前記第２の保護膜は、アルミナを含む材料からなることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１３４】
（付記８）半導体基板と、
前記半導体基板の上方にパターン形成された構造体と、
前記構造体を覆うように形成されており、前記構造物の特性劣化を防止するための第１の保護膜及び第２の保護膜が層間絶縁膜を介して積層されてなる積層構造を少なくとも含む絶縁膜と、
前記絶縁膜に形成された接続孔を導電材料で充填するプラグと
を含み、
前記第１の保護膜は、前記第１の保護膜の少なくとも前記接続孔に相当する部位が除去されて前記プラグと非接触状態とされており、少なくとも前記構造体を覆うように形成されてなることを特徴とする半導体装置。
【０１３５】
（付記９）前記第１の保護膜は、前記第１の保護膜の前記接続孔に相当する部位のみが、前記接続孔の孔径よりも大きな径となるように除去されてなることを特徴とする付記８に記載の半導体装置。
【０１３６】
（付記１０）前記第１の保護膜は、前記構造体のみを覆う島状に形成されてなることを特徴とする付記８に記載の半導体装置。
【０１３７】
（付記１１）前記第１の保護膜は、前記構造体のみを覆う島状に形成されるとともに、その前記プラグと隣接する側の端部に、当該端部に隣接する前記プラグの周面の一部を囲むように切り欠きが形成されてなることを特徴とする付記８に記載の半導体装置。
【０１３８】
（付記１２）前記第２の保護膜は、前記第２のプラグと接触状態となるように形成されていることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置。
【０１３９】
（付記１３）前記第１の保護膜及び前記第２の保護膜は、アルミナを含む材料からなることを特徴とする付記８〜１２のいずれか１項に記載の半導体装置。
【０１４０】
（付記１４）前記プラグの下層に当該プラグと電気的に接続されてなる他のプラグが形成されていることを特徴とする付記８〜１３のいずれか１項に記載の半導体装置。
【０１４１】
（付記１５）半導体基板上に少なくとも第１の層間絶縁膜を含む第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の接続孔を形成し、前記第１の接続孔を導電材料で充填するように第１のプラグを形成する工程と、
下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆うように、前記キャパシタ構造の特性劣化を防止するための第１の保護膜及び第２の保護膜が第２の層間絶縁膜を介して積層してなる積層構造を少なくとも含む第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に前記第１のプラグの少なくとも一部を露出させる第２の接続孔を形成し、前記第２の接続孔を導電材料で充填するように第２のプラグを形成する工程と
を含み、
前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の少なくとも前記第２の接続孔に相当する部位を除去し、少なくとも前記キャパシタ構造を覆うように前記第１の保護膜を残存させることを特徴とする半導体装置の製造方法。
【０１４２】
（付記１６）前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の前記第２の接続孔に相当する部位のみを、前記第２の接続孔の孔径よりも大きな径となるように除去することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１４３】
（付記１７）前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜が前記キャパシタ構造のみを覆う島状となって残存するように、前記第１の保護膜を加工することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１４４】
（付記１８）前記第１の保護膜を形成した後、前記第２の層間絶縁膜を形成する前に、前記第１の保護膜が前記キャパシタ構造のみを覆う島状となって残存するとともに、前記第１のプラグと隣接する側の端部に、当該端部に隣接する前記第１のプラグの周面の一部を囲む切り欠きを有する形状に、前記第１の保護膜を加工することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１４５】
（付記１９）前記キャパシタ構造を形成する前に、当該キャパシタ構造の下層保護膜を形成することを特徴とする付記１５〜１８のいずれか１項に記載の半導体装置の製造方法。
【０１４６】
（付記２０）前記第１の保護膜に施す前記加工を、前記第２の保護膜には施さず、当該第１の保護膜のみに施すことを特徴とする付記１５〜１９のいずれか１項に記載の半導体装置の製造方法。
【０１４７】
（付記２１）前記第１の保護膜及び前記第２の保護膜を、アルミナを含む材料から形成することを特徴とする付記１５〜２０のいずれか１項に記載の半導体装置の製造方法。
【０１４８】
（付記２２）半導体基板の上方に構造体をパターン形成する工程と、
前記構造体を覆うように、前記構造物の特性劣化を防止するための第１の保護膜及び第２の保護膜が層間絶縁膜を介して積層してなる積層構造を少なくとも含む絶縁膜を形成する工程と、
前記絶縁膜に接続孔を形成し、前記接続孔を導電材料で充填するようにプラグを形成する工程と
を含み、
前記第１の保護膜を形成した後、前記層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の少なくとも前記接続孔に相当する部位を除去し、少なくとも前記構造体を覆うように前記第１の保護膜を残存させることを特徴とする半導体装置の製造方法。
【０１４９】
（付記２３）前記第１の保護膜を形成した後、前記層間絶縁膜を形成する前に、前記第１の保護膜を加工して、前記第１の保護膜の前記接続孔に相当する部位のみを、前記接続孔の孔径よりも大きな径となるように除去することを特徴とする付記２２に記載の半導体装置の製造方法。
【０１５０】
（付記２４）前記第１の保護膜を形成した後、前記層間絶縁膜を形成する前に、前記第１の保護膜が前記構造体のみを覆う島状となって残存するように、前記第１の保護膜を加工することを特徴とする付記２２に記載の半導体装置の製造方法。
【０１５１】
（付記２５）前記第１の保護膜を形成した後、前記層間絶縁膜を形成する前に、前記第１の保護膜が前記構造体のみを覆う島状となって残存するとともに、前記接続孔に相当する部位と隣接する側の端部に、当該端部に隣接する前記部位の周面の一部を囲む切り欠きを有する形状に、前記第１の保護膜を加工することを特徴とする付記２２に記載の半導体装置の製造方法。
【０１５２】
（付記２６）前記構造体をパターン形成する前に、前記半導体基板上に他の絶縁膜を形成し、前記他の絶縁膜に他のプラグを形成する工程を更に含み、
前記プラグを前記他のプラグと電気的に接続するように形成することを特徴とする付記２２〜２５のいずれか１項に記載の半導体装置の製造方法。
【０１５３】
（付記２７）前記第１の保護膜に施す前記加工を、前記第２の保護膜には施さず、当該第１の保護膜のみに施すことを特徴とする付記２２〜２６のいずれか１項に記載の半導体装置の製造方法。
【０１５４】
（付記２８）前記第１の保護膜及び前記第２の保護膜を、アルミナを含む材料から形成することを特徴とする付記２２〜２７のいずれか１項に記載の半導体装置の製造方法。
【０１５５】
（付記２９）半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に接続孔をパターン形成する工程と、
前記接続孔内に易酸化性の導電材料を埋め込む工程と、
前記導電材料の表面を平坦化して、前記接続孔を前記導電材料で充填してなるプラグを形成する工程と
を含み、
前記接続孔内に前記導電材料を埋め込むに際して、前記導電材料をその膜厚が前記接続孔の深さ以上となるように形成することを特徴とする半導体装置の製造方法。
【０１５６】
（付記３０）半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に接続孔をパターン形成する工程と、
前記接続孔内に易酸化性の導電材料を埋め込む工程と、
前記導電材料の表面を平坦化して、前記接続孔を前記導電材料で充填してなるプラグを形成する工程と
を含み、
前記接続孔内に前記導電材料を埋め込むに際して、前記導電材料の成膜温度を４００℃〜５００℃の範囲内の値に調節することを特徴とする半導体装置の製造方法。
【０１５７】
（付記３１）前記プラグを覆うように、当該プラグの酸化防止膜を形成する工程を更に含むことを特徴とする付記２９又は３０に記載の半導体装置の製造方法。
【０１５８】
（付記３２）前記プラグと同時に、半導体チップの形成領域外に前記プラグと同一層で孔径が前記プラグよりも大きい位置合わせマークを形成することを特徴とする付記２９〜３１のいずれか１項に記載の半導体装置の製造方法。
【０１５９】
（付記３３）前記導電材料がタングステン（Ｗ）であることを特徴とする付記２９〜３２のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１６０】
【図１】第１の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図５】開口が形成された第１の保護膜の様子を上方から見た概略平面図である。
【図６】本発明の比較例の強誘電体メモリを示す概略断面図である。
【図７】本発明の比較例の強誘電体メモリにおけるvia-to-via構造をＳＥＭにより撮影した写真である。
【図８】本発明の比較例の強誘電体メモリにおけるチェーンコンタクト抵抗を調べた結果を示す特性図である。
【図９】本発明の強誘電体メモリにおけるチェーンコンタクト抵抗を調べた結果を示す特性図である。
【図１０】第１の実施形態の変形例１において、特に第１の実施形態と異なる主要工程を説明するための概略断面図である。
【図１１】島状にパターニングされた第１の保護膜の様子を上方から見た概略平面図である。
【図１２】第１の実施形態の変形例２において、特に第１の実施形態と異なる主要工程を説明するための概略断面図である。
【図１３】島状にパターニングされ、切り欠き部が形成された第１の保護膜の様子を上方から見た概略平面図である。
【図１４】第２の実施形態が解決する問題点について説明するためのＳＥＭによる写真である。
【図１５】第２の実施形態が解決する問題点について説明するための模式図である。
【図１６】第２の実施形態が解決する問題点について説明するためのＳＥＭによる写真である。
【図１７】第２の実施形態が解決する問題点について説明するためのＳＥＭによる写真である。
【図１８】第２の実施形態による第１の手法を説明するための模式図である。
【図１９】第２の実施形態による第２の手法を説明するための模式図である。
【図２０】第２の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【符号の説明】
【０１６１】
１０  シリコン半導体基板
１１  素子分離構造
１２  ウェル
１３  ゲート絶縁膜
１４  ゲート電極
１５  キャップ膜
１６  ＬＤＤ領域
１７  サイドウォール絶縁膜
１８  ソース／ドレイン領域
２０  ＭＯＳトランジスタ
２１  保護膜
２２  第１の層間絶縁膜
２３，４１  グルー膜
２４  第１のプラグ
２４ａ，３７ａ，３８ａ，３９ａ，４７ａ  ビア孔
２５  酸化防止膜
２６  配向性向上膜
２７  下部電極層
２８  強誘電体膜
２９  上部電極層
３０  強誘電体キャパシタ構造
３１  上部電極
３２  下部電極
３３  第１の保護膜
３３ａ  開口
３３ｂ  切り欠き部
３４  第２の層間絶縁膜
３５  第２の保護膜
３６  酸化膜
３７，３８，４７  プラグ
３９  第２のプラグ
４２，４４  バリアメタル膜
４３  配線膜
４５  配線
４６  第３の層間絶縁膜
５０  ホール
５１  Ｗ膜
５２，５３，５４  位置合わせマーク
【図１】
2006186311.tif 000003
【図２】
2006186311.tif 000004
【図３】
2006186311.tif 000005
【図４】
2006186311.tif 000006
【図５】
2006186311.tif 000007
【図６】
2006186311.tif 000008
【図７】
2006186311.tif 000009
【図８】
2006186311.tif 000010
【図９】
2006186311.tif 000011
【図１０】
2006186311.tif 000012
【図１１】
2006186311.tif 000013
【図１２】
2006186311.tif 000014
【図１３】
2006186311.tif 000015
【図１４】
2006186311.tif 000016
【図１５】
2006186311.tif 000017
【図１６】
2006186311.tif 000018
【図１７】
2006186311.tif 000019
【図１８】
2006186311.tif 000020
【図１９】
2006186311.tif 000021
【図２０】
2006186311.tif 000022
【図２１】
2006186311.tif 000023
【図２２】
2006186311.tif 000024