(57)【要約】      （修正有）【課題】新規なコンパレータ回路アッセンブリ、特に、新規なコンパレータ／レシーバ回路アッセンブリ、および、このような回路アッセンブリを有する半導体コンポーネントを提供する。【解決手段】制御入力部が相互に接続されている第１および第２のトランジスタ（８，９）と、上記第１トランジスタ（８）に接続されており、制御入力部に入力信号（ＶＩＮ）が印加される第３トランジスタ（１０）と、第２トランジスタ（９）に接続されており、制御入力部に基準信号（ＶＲＥＦｍｏｄ）が印加される第４トランジスタ（１１）とを備え、第３トランジスタ（１０）の制御入力部が、結合デバイス（２２）を介して、第１および第２のトランジスタ（８，９）に接続されている新規なコンパレータ/レシーバ回路アッセンブリ及びこのような回路アッセンブリを有する半導体コンポーネント。【選択図】図１
2006217612.tif 000002
【特許請求の範囲】
【請求項１】
制御入力部が相互に接続されている第１および第２トランジスタ（８，９）と、
上記第１トランジスタ（８）に接続されており、制御入力部に入力信号（ＶＩＮ）が印加される第３トランジスタ（１０）と、
上記第２トランジスタ（９）に接続されており、制御入力部に基準信号（ＶＲＥＦｍｏｄ，ＶＥＲ）が印加される第４トランジスタ（１１）とを備え、
上記第３トランジスタ（１０）の制御入力部は、結合デバイス（２２）を介して、上記第１および第２トランジスタ（８，９）の制御入力部に接続されている、コンパレータ回路アッセンブリ（１）、特にコンパレータ／レシーバ回路アッセンブリ。
【請求項２】
上記結合デバイス（２２）は、キャパシタ（１８５）を備えている請求項１に記載のコンパレータ回路アッセンブリ（１）。
【請求項３】
上記入力信号（ＶＩＮ）と上記基準信号（ＶＲＥＦｍｏｄ、ＶＥＲ）との間の差が大きい場合に上記結合デバイス（２２）によって引き起こされる影響を制限するための制御デバイス（１８）を備える請求項１に記載のコンパレータ回路アッセンブリ（１）。
【請求項４】
上記制御デバイス（１８）は、制御入力部に入力信号（ＶＩＮ）が印加されるとともに上記第１および第２トランジスタ（８，９）の制御入力部に接続された、他のトランジスタ（１８０）を備える請求項３に記載のコンパレータ回路アッセンブリ（１）。
【請求項５】
上記他のトランジスタ（１８０）は、さらに上記結合デバイス（２２）に接続されている請求項４に記載のコンパレータ回路アッセンブリ（１）。
【請求項６】
上記第１、第２、および、他のトランジスタ（８，９，１８０）に、電源電圧（ＲＣＶ＿ＳＵＰ）が印加される請求項４または５に記載のコンパレータ回路アッセンブリ（１）。
【請求項７】
上記入力信号（ＶＩＮ）と上記基準信号（ＶＲＥＦｍｏｄ、ＶＥＲ）との間の差が大きい場合に上記結合デバイス（２２）によって引き起こされる影響を制限するための他の制御デバイス（２０）を備える請求項３から６のいずれか１項に記載のコンパレータ回路アッセンブリ（１）。
【請求項８】
上記入力信号（ＶＩＮ）のレベルが上記基準信号（ＶＲＥＦＭｏｄ，ＶＥＲ）のレベルよりも高い場合に、上記制御デバイス（１８）は、上記結合デバイス（２２）によって引き起こされる影響を制限し、
上記入力信号（ＶＩＮ）のレベルが上記基準信号（ＶＲＥＦＭｏｄ，ＶＥＲ）のレベルよりも低い場合に、上記他の制御デバイス（２０）は、上記結合デバイス（２２）によって引き起こされる影響を制限する請求項７に記載のコンパレータ回路アッセンブリ（１）。
【請求項９】
上記他の制御装置（２０）は、制御入力部に上記入力信号（ＶＩＮ）が印加されるとともに上記第３および第４のトランジスタ（１０，１１）に接続された、他のトランジスタ（２００）を備える請求項７または８に記載のコンパレータ回路アッセンブリ（１）。
【請求項１０】
上記他のトランジスタ（２００）に、上記電源電圧（ＲＣＶ＿ＳＵＰ）が印加される請求項９に記載のコンパレータ回路アッセンブリ（１）。
【請求項１１】
上記第３および第４のトランジスタ（１０，１１）は、容量性の素子（２７）と接続されている請求項１〜９のいずれか１項に記載のコンパレータ回路アッセンブリ（１）。
【請求項１２】
上記他のトランジスタ（２００）は、上記容量性の素子（２７）と接続されている、請求項１１に記載のコンパレータ回路アッセンブリ（１）。
【請求項１３】
上記第１および第２のトランジスタ（８，９）は、電界効果トランジスタである請求項１〜１２のいずれか１項に記載のコンパレータ回路アッセンブリ（１）。
【請求項１４】
上記第１および第２のトランジスタ（８，９）は、ｐチャネル型の電界効果トランジスタである請求項１３に記載のコンパレータ回路アッセンブリ（１）。
【請求項１５】
上記他のトランジスタ（１８０）は、電界効果トランジスタである請求項４〜１４のいずれか１項に記載のコンパレータ回路アッセンブリ（１）。
【請求項１６】
上記他のトランジスタ（１８０）は、ｎチャネル型の電界効果トランジスタである請求項１５に記載のコンパレータ回路アッセンブリ（１）。
【請求項１７】
上記第３および第４のトランジスタ（１０，１１）は、電界効果トランジスタである請求項１〜１６のいずれか１項に記載のコンパレータ回路アッセンブリ（１）。
【請求項１８】
上記第３および第４のトランジスタ（１０，１１）は、ｎチャネル型の電界効果トランジスタである請求項１７に記載のコンパレータ回路アッセンブリ（１）。
【請求項１９】
上記他のトランジスタ（２００）は、電界効果トランジスタである請求項９〜１８のいずれか１項に記載のコンパレータ回路アッセンブリ（１）。
【請求項２０】
上記他のトランジスタ（２００）が、ｐチャネル電界効果トランジスタである請求項１９に記載のコンパレータ回路アッセンブリ（１）。
【請求項２１】
請求項１〜２０のいずれか１項に記載のコンパレータ回路アッセンブリ（１）を有する半導体コンポーネント。
【請求項２２】
上記入力信号（ＶＩＮ）は、上記半導体コンポーネントの入力信号である請求項２１に記載の半導体コンポーネント。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、請求項１の前提構成に基づくコンパレータ回路アッセンブリ、特に、コンパレータ／レシーバ回路アッセンブリ、および、このような回路アッセンブリを有する半導体コンポーネントに関するものである。
【０００２】
半導体コンポーネント、特に、例えばＣＭＯＳテクノロジーに基づくＤＲＡＭ（DRAM＝Dynamic Random Access Memory および／または動的書き込み読み出しメモリー）やＳＲＡＭ（SARM＝Static Random Access Memory）などのメモリコンポーネントでは、および／または、例えば、同じく集積された（アナログおよび／またはデジタル）演算回路やその他の電気的な回路では、多くの場合、いわゆるコンパレータ／レシーバ回路アッセンブリが使用されている。
【０００３】
コンパレータ／レシーバ回路アッセンブリは、半導体コンポーネントの入力部に印加される信号（例えば、パルス信号あるいはクロック信号）を増幅する役割を果たす。
【０００４】
半導体コンポーネントの内部では、クロック信号は、データの処理および／または中継を時間的に均等に行うために使用される。
【０００５】
従来の半導体コンポーネントでは、一般的に、単一の配線に現れるシングルクロック信号（すなわち、いわゆる、「シングルエンドの」クロック信号）が使用される。
【０００６】
次に、データを、例えば、シングルクロック信号の立ち上がりパルスエッジにおいて（または、例えば、シングルクロック信号の立ち下がりパルスエッジにおいて）それぞれ伝送することができる。
【０００７】
さらに、従来技術では、いわゆるＤＤＲコンポーネント、特にＤＤＲ−ＤＲＡＭ（DDR-DRAM＝Double Data Rate-DRAMおよび／または、２倍のデータ率（データレート）を有するＤＲＡＭ）が既に知られている。
【０００８】
ＤＤＲコンポーネントでは、単一の配線に現れるシングルクロック信号（「シングルエンドの」クロック信号）の代わりに、２本の分離されたラインに現れる、差動で互いに逆相の２つのクロック信号が使用される。
【０００９】
２つのクロック信号の例えば第１クロック信号が「論理ハイ」状態（例えば、高い電圧レベル）から「論理ロー」状態（例えば、低い電圧レベル）に変化する場合は常に、第２クロック信号が、ほぼ同時に、「論理ロー」状態から「論理ハイ」状態へ（例えば、低い電圧レベルから高い電圧レベルへ）と変化する。
【００１０】
逆に、第１クロック信号が「論理ロー」状態（例えば、低い電圧レベル）から「論理ハイ」状態（例えば、高い電圧レベル）に変化する場合は常に、第２クロック信号が（同じくほぼ同時に）、「論理ハイ」状態から「論理ロー」状態へ（例えば、高い電圧レベルから低い電圧レベルへ）と変化する。
【００１１】
ＤＤＲコンポーネントでは、データは、一般的に、第１クロック信号の立ち上がりエッジでも、第２クロック信号の立ち上がりエッジでも（および／または、第１クロック信号の立ち下りエッジでも、第２クロック信号の立下りエッジでも）中継される。
【００１２】
したがって、ＤＤＲコンポーネントでは、データの中継は、シングル、および／または「シングルエンドの」クロック信号を有する従前のコンポーネントよりも頻繁におよび／または速く（特に、２倍の頻度で、および／または、２倍迅速に）行われる。すなわち、データ率は、従前のコンポーネントよりも高い（特に、２倍高い）。
【００１３】
例えばクロック信号を増幅するために使用される従来のコンパレータ／レシーバ回路アッセンブリは、例えばカレントミラー回路を有する差動増幅器として設計することができる。
【００１４】
多くの場合、このような従来のコンパレータ／レシーバ回路アッセンブリは、入力される差動信号（例えば、差動クロック信号）を「シングルエンドの」信号に変換するように設計されている。
【００１５】
従来のコンパレータ／レシーバ回路アッセンブリの欠点は、特に、プロセスの変動、電圧の変動、および／または温度の変動などに比較的敏感に反応する点である。従って、プロセスの変動、電圧の変動、および／または、温度の変動が比較的大きい場合は、コンパレータ／レシーバ回路アッセンブリの信頼性が対応して低下してしまう可能性がある。
【００１６】
例えば「入力立ち上がり時間−出力立ち上がり時間」スキュー（および／または、「入力立ち下り時間−出力立ち下り時間」スキュー）を、コンパレータ／レシーバ回路アッセンブリの信頼性についての公称パラメータとして使用することができる。
【００１７】
本発明の目的は、新規なコンパレータ回路アッセンブリ、特に、新規なコンパレータ／レシーバ回路アッセンブリ、および、このような回路アッセンブリを有する半導体コンポーネントを提供することである。
【００１８】
本発明は、この目的およびその他の目的を、請求項１および１８の記載事項によって達成する。
【００１９】
本発明の有利な発展形態は、従属請求項に記載されている。
【００２０】
本願の一発明によれば、制御入力部が相互に接続されている第１および第２トランジスタと、上記第１トランジスタに接続されており、制御入力部に入力信号（ＶＩＮ）が印加される第３トランジスタと、上記第２トランジスタに接続されており、制御入力部に基準信号（ＶＲＥＦｍｏｄ，ＶＥＲ）が印加される第４トランジスタとを備え、上記第３トランジスタの制御入力部が、結合デバイスを介して、上記第１および第２トランジスタの制御入力部に接続されているコンパレータ回路アッセンブリが提供される。
【００２１】
上記結合デバイスは、キャパシタを備えていることが好ましい。
【００２２】
本願の有利な一発明によれば、コンパレータ回路アッセンブリは、制御入力部に入力信号（ＶＩＮ）が印加されるとともに第１および第２トランジスタの制御入力部に接続された、他のトランジスタを備えている。
【００２３】
コンパレータ回路アッセンブリは、制御入力部に入力信号（ＶＩＮ）が印加されるとともに第３および第４トランジスタに接続された、他のトランジスタを備えていることが特に好ましい。
【００２４】
以下で、一実施例および添付の図を参照して本発明をより詳しく説明する。
【００２５】
図１は、本発明の一実施例のコンパレータ回路アッセンブリ、特に、コンパレータ／レシーバ回路アッセンブリの概略図である。
【００２６】
図１に、本発明の一実施例のコンパレータ回路アッセンブリ、特に、コンパレータ／レシーバ回路アッセンブリ１を概略的に示す。
【００２７】
回路アッセンブリ１は、例えば半導体コンポーネント中に、例えば、ＣＭＯＳ技術に基づくＤＲＡＭメモリコンポーネント（DRAM＝Dyanmic Random Access Memoryおよび／またはダイナミックな書き込み読み出しメモリー）、ＳＲＡＭ（SRAM＝Static Random Access Memory）メモリコンポーネント、および／または、任意の適切な集積された（アナログおよび／またはデジタル）演算回路に組み込むことが可能であり、および／または、一般的に言えば、任意のその他の適切な電気的回路の一部を構成し得る。
【００２８】
ＤＲＡＭメモリコンポーネントは、例えばＤＤＲ−ＤＲＡＭ（DDR-DRAM＝Double Data Rate-DRAMおよび／または２倍のデータ率を有するＤＲＡＭ）とすることができる。
【００２９】
このＤＲＡＭメモリコンポーネントは、２つの入力クロック端子（例えば、それぞれが対応するピンを用いて接続されたコンポーネントパッド）を備えている。ここでは、第１クロック端子に、外部のクロック信号生成器から得られる、すなわち、外部から生じる第１クロック信号ｃｌｋが印加される。第２クロック端子に、同じく外部のクロック信号生成器によって生成される第２クロック信号ｂｃｌｋが印加される。
【００３０】
２つのクロック信号ｃｌｋ・ｂｃｌｋは、例えばいわゆる差動クロック信号、すなわち、互いに逆相のクロック信号とすることができる。例えば第１クロック信号ｃｌｋが「論理ハイ」状態から「論理ロー」状態に変化する場合は常に、第２クロック信号ｂｃｌｋが、ほぼ同時に、「論理ロー」状態から「論理ハイ」状態へと変化する。
【００３１】
逆に、第１クロック信号ｃｌｋが「論理ロー」状態から「論理ハイ」状態に変化する場合は常に、第２クロック信号ｂｃｌｋが、ほぼ同時に、「論理ハイ」状態から「論理ロー」状態へと変化する。
【００３２】
コンパレータ／レシーバ回路アッセンブリ１は、配線２に現れる信号ＶＩＮを増幅し、信号ＶＩＮから得られる出力信号ＯＵＴを、その出力配線３に出力する役割を果たす。
【００３３】
入力信号は、例えば上記クロック信号ｃｌｋまたはｂｃｌｋであってもよいし、任意の他の（外部から半導体コンポーネントの所定のピンに現れる、または、半導体コンポーネントの内部で生成される）信号（例えば、半導体コンポーネントのデータ入力部または制御入力部に印加されるデータ信号または制御信号）であってもよい。
【００３４】
特に、コンパレータ／レシーバ回路アッセンブリ１は、配線２に現れる高周波の「低スイング」信号を増幅する役割を果たす。信号ＶＩＮの電圧レベルが、配線４に現れる基準信号ＶＲＥＦの電圧レベル（例えば、ＶＤＤ／２で、例えば、０．７５Ｖ）および／または以下でさらに詳しく説明する基準信号ＶＲＥＦｍｏｄの電圧レベルを上回っている場合には、これに対応して「正」のスイングが（これに対応する出力信号ＯＵＴがこのときに「論理ハイ」（または「論理ロー」でもよい）となることによって）検出される。逆に、信号ＶＩＮの電圧レベルが、配線４に現れる基準信号ＶＲＥＦの電圧レベル（例えば、ＶＤＤ／２で、例えば、０．７５Ｖ）および／または基準信号ＶＲＥＦｍｏｄの電圧レベルを下回っている場合には、これに対応して「負」のスイングが（これに対応する出力信号ＯＵＴがこのときに「論理ロー」（または「論理ハイ」でもよい）となることによって）検出される。
【００３５】
図１から分かるように、コンパレータ／レシーバ回路アッセンブリ１は、入力段５（「レシーバ段」）と、出力段６（「ドライバ段」）と、基準レベル変換段７（「基準レベルコンバータ」）とを備えている。
【００３６】
信号を増幅するために、入力段５に、複数のトランジスタ８・９・１０・１１が備えられている。ここでは、互いに特性の等しいｎチャネルＭＯＳＦＥＴ１０・１１と、互いに特性の等しいｐチャネルＭＯＳＦＥＴ８・９とが備えられている。ただし、ｐチャネルＭＯＳＦＥＴ９は、カレントミラーとして機能し、ｐチャネルＭＯＳＦＥＴ８は、負荷として機能する。
【００３７】
ｐチャネルＭＯＳＦＥＴ８・９のソースは、配線１２・１３を介して、電源電圧ＲＣＶ＿ＳＵＰに接続されている（この場合に、ＲＣＶ＿ＳＵＰを例えば１．５Ｖとすることができる）。
【００３８】
ｐチャネルＭＯＳＦＥＴ８のゲートは、配線１４を介して、ｐチャネルＭＯＳＦＥＴ９のゲートに接続されている。
【００３９】
ｐチャネルＭＯＳＦＥＴ８のドレインは、配線１５を介して、出力段６に接続されており、配線１６を介して、ｎチャネルＭＯＳＦＥＴ１０のドレインに接続されている。
【００４０】
ｎチャネルＭＯＳＦＥＴ１０のゲートは、上記（入力）配線２に接続されており、以下でさらに詳しく説明するように配線１７を介して、スイング／スルー(スルー：slew)制限回路１８に接続されており、配線１９を介して、他のスイング／スルー制限回路２０に接続されており、配線２１を介してＡＣ結合デバイス２２に接続されている。
【００４１】
さらに、図１から分かるように、ｐチャネルＭＯＳＦＥＴ９のドレインは配線２３を介して、ｎチャネルＭＯＳＦＥＴ１１のドレインに接続されている。
【００４２】
ｎチャネルＭＯＳＦＥＴ１１のゲートは、配線２４を介して、上記基準レベル変換段７に接続されている。
【００４３】
ｎチャネルＭＯＳＦＥＴ１０のソースは、配線２５を介して、抵抗２６、キャパシタ２７およびｎチャネルＭＯＳＦＥＴ２８のドレインに接続されている。
【００４４】
全く同様に、ｎチャネルＭＯＳＦＥＴ１１のソースも、配線２９を介して、抵抗２６、キャパシタ２７、およびｎチャネルＭＯＳＦＥＴ２８のドレインに接続されている。
【００４５】
抵抗２６は、配線３０を介して、ｎチャネルＭＯＳＦＥＴ３１のドレインに接続されている。
【００４６】
ｎチャネルＭＯＳＦＥＴ３１のゲートは、配線３２を介して、キャパシタ２７に接続されており、配線３３を介して、ｎチャネルＭＯＳＦＥＴ２８のソースに接続されており、また、配線３４に接続されている。この配線３４に、イネーブル信号（ＥＮ信号）が印加可能である。
【００４７】
ｎチャネルＭＯＳＦＥＴ３１のソースは、配線３５を介して、接地電位（ＲＣＶ＿ＧＮＤ）に接続されている。
【００４８】
配線３４に印加され、ｎチャネルＭＯＳＦＥＴ３１を適切に制御するイネーブル信号（ＥＮ信号）を用いて、電源電圧ＲＣＶ＿ＳＵＰと接地電位（ＲＣＶ＿ＧＮＤ）との間の経路を、イネーブル信号の状態に応じて、閉鎖または開通させることができる（そして、このことにより、コンパレータ／レシーバ回路アッセンブリ１は、全体として、ディスエーブル状態またはイネーブル状態になる）。
【００４９】
さらに、図１から分かるように、コンパレータ／レシーバ回路アッセンブリ１の出力段６は、２つのトランジスタ４１・４２（つまり、ｎチャネルＭＯＳＦＥＴ４２およびｐチャネルＭＯＳＦＥＴ４１）を備えている。
【００５０】
ｎチャネルおよびｐチャネルのＭＯＳＦＥＴ４１・４２のゲートは、上記配線１５に接続されており（入力段５にも接続されている）。
【００５１】
ｐチャネルＭＯＳＦＥＴ４１のソースは、上記電源電圧（ＲＣＶ＿ＳＵＰ）に接続されており、ｎチャネルＭＯＳＦＥＴ４２のソースは、接地（ＲＣＶ＿ＧＮＤ）に接続されている。
【００５２】
ｎチャネルおよびｐチャネルのＭＯＳＦＥＴ４１・４２のドレインは、上記（出力）配線３に接続されている。この配線３において、既述のように、コンパレータ／レシーバ回路アッセンブリ１によって提供される出力信号ＯＵＴを検出することができる。
【００５３】
さらに、図１から分かるように、コンパレータ／レシーバ回路アッセンブリ１の基準レベル変換段７は、複数のトランジスタ５１・５２・５３・５４・５５・５６（つまり複数のｎチャネルＭＯＳＦＥＴ５３・５４・５５・５６と複数のｐチャネルＭＯＳＦＥＴ５１・５２）とを備えている。
【００５４】
ｐチャネルＭＯＳＦＥＴ５１・５２のソースは、上記電源電圧（ＲＣＶ＿ＳＵＰ）に接続されている。
【００５５】
ｐチャネルＭＯＳＦＥＴ５１のゲートは、配線５７を介して、ｐチャネルＭＯＳＦＥＴ５２のゲートに接続されている。
【００５６】
ｐチャネルＭＯＳＦＥＴ５１のドレインは、ｎチャネルＭＯＳＦＥＴ５３のドレインに接続されており、ｐチャネルＭＯＳＦＥＴ５２のドレインは、ｎチャネルＭＯＳＦＥＴ５４のドレインに接続されている。
【００５７】
ｎチャネルＭＯＳＦＥＴ５３・５４のソースは、ｎチャネルＭＯＳＦＥＴ５５のドレインに接続されており、ｎチャネルＭＯＳＦＥＴ５５のソースは、ｎチャネルＭＯＳＦＥＴ５６のドレインに接続されている。
【００５８】
ｎチャネルＭＯＳＦＥＴ５６のソースは、接地電位（ＲＣＶ＿ＧＮＤ）に接続されており、ｎチャネルＭＯＳＦＥＴ５６のゲートは、配線５８に接続されており、この配線５８に、上記のイネーブル信号（ＥＮ信号）、または、任意の他のイネーブル信号（ＥＮ信号）が印加される。
【００５９】
ｎチャネルＭＯＳＦＥＴ５５のゲートおよびｎチャネルＭＯＳＦＥＴ５４のゲートは、上記配線４に接続されている。この配線４に、上述のとおり、上記基準信号ＶＲＥＦが現れる。
【００６０】
基準信号ＶＲＥＦは、場合によってはその信号の大きさに対応した強い変動（例えば５％にまで）を受けるが、基準レベル変換段７を用いることにより、補正された基準信号ＶＲＥＦｍｏｄに変換される。補正された基準信号ＶＲＥＦｍｏｄは、ｎチャネルＭＯＳＦＥＴ５３のゲート（および／または、ｎチャネルＭＯＳＦＥＴ５３のドレインおよびｐチャネルＭＯＳＦＥＴ５１のドレイン）と接続されている上記配線２４に出力される。この基準信号ＶＲＥＦｍｏｄは、僅かな変動を受けるに過ぎない（そして、例えば基準信号ＶＲＥＦよりもほんの少し高い電圧レベル（例えば約１００ｍＶだけ高い電圧レベル）を有している。その結果、入力信号ＶＩＮは、内部で、正確な基準信号ＶＲＥＦとではなく、少し高くなった基準信号ＶＲＥＦｍｏｄと比較される）。
【００６１】
入力段５および／またはコンパレータ／レシーバ回路アッセンブリ１をイネーブルおよび／またはディスエーブルとする役割を果たす回路部分、特に、例えばｎチャネルＭＯＳＦＥＴ３１を備える回路部分、および／または、信号を増幅する役割を果たす（ここではｎチャネルＭＯＳＦＥＴ１０・１１とｐチャネルＭＯＳＦＥＴ８・９とを備える）回路部分は、（特に、以下でさらに詳しく説明する違い、および／または、例えば図１から分かるような違い以外は）それぞれの機能を有する従来の入力段および／またはコンパレータ／レシーバ回路アッセンブリの回路部分と類似してまたは同一に構成され、動作してもよい。
【００６２】
特に、上記信号増幅器として機能する回路部分は、配線２に現れる信号ＶＩＮの電圧レベルが、上記基準信号ＶＲＥＦ（または、より正確にはＶＲＥＦＭｏｄ）の電圧レベルを上回っていれば、「論理ロー」（または、「論理ハイ」でもよい）の信号ｂＯＵＴを、上記配線１５に出力する。その結果、出力段から配線３に出力される信号ＯＵＴは、「論理ハイ」（または、「論理ロー」でもよい）の状態となる。
【００６３】
逆に、上記信号増幅器として機能する回路部分は、配線２に現れる信号ＶＩＮの電圧レベルが、上記基準信号ＶＲＥＦ（および／またはＶＲＥＦＭｏｄ）の電圧レベルを下回っていれば、「論理ハイ」（または、「論理ロー」でもよい）の信号ｂＯＵＴを、上記配線１５に出力する。その結果、出力段から配線３に出力される信号ＯＵＴは、「論理ロー」（または、「論理ハイ」でもよい）の状態となる。
【００６４】
図１から分かるように、コンパレータ／レシーバ回路アッセンブリ１では、上記（第１）の正のスイングを制限する機能を果たすスイング／スルー制限回路１８が、トランジスタ（ここでは、ｎチャネルＭＯＳＦＥＴ１８０）を備えている。このトランジスタのゲートは、上記配線１７を介して、（入力）配線２（およびｎチャネルＭＯＳＦＥＴ１０のゲート、および、上記配線１９・２１）に接続されており、配線１８２を介して接地電位（ＲＣＶ＿ＧＮＤ）に接続されている。
【００６５】
ｎチャネルＭＯＳＦＥＴ１８０のドレインは、配線１８１を介して上記電源電圧（ＲＣＶ＿ＳＵＰ）に接続されている。
【００６６】
さらに、ｎチャネルＭＯＳＦＥＴ１８０のソースは、配線１８４を介して、上記ＡＣ結合デバイス２２に接続されているとともに、配線１８３を介してｎチャネルＭＯＳＦＥＴ８・９のゲートに接続されており、また、ｐチャネルおよびｎチャネルのＭＯＳＦＥＴ９・１１のドレインに接続されている。
【００６７】
ＡＣ結合デバイス２２はキャパシタ１８５を備えている。このキャパシタ１８５は、配線１８４を介して、スイング／スルー制限回路１８（特に、ｎチャネルＭＯＳＦＥＴ１８０のソース）に接続されているとともに、配線１８３を介して、ｐチャネルＭＯＳＦＥＴ８・９のゲートに接続されており、また、ｐチャネルおよび／またはｎチャネルのＭＯＳＦＥＴ９・１１のドレインに接続されており、さらに、配線２１を介して（入力）配線２（およびｎチャネルＭＯＳＦＥＴ１０のゲート）に接続されている。
【００６８】
負のスイングを制限する機能を果たす（他の）スイング／スルー制限回路２０は、トランジスタ（ここではｐチャネルＭＯＳＦＥＴ２００）を備えている。このトランジスタのゲートは、上記配線１９を介して（入力）配線２（そして、ｎチャネルＭＯＳＦＥＴ１０のゲートおよび上記配線１７・２１）に接続されており、配線２０２を介して、配線２０１に接続されている。配線２０１は、ｐチャネルＭＯＳＦＥＴ２００のソースおよび上記電源電圧（ＰＣＶ＿ＳＵＰ）に接続されている。
【００６９】
さらに、ｐチャネルＭＯＳＦＥＴ２００のドレインは、配線２０４を介して、ｎチャネルＭＯＳＦＥＴ１０・１１のソースに接続されているとともに、抵抗２６、キャパシタ２７、およびｎチャネルＭＯＳＦＥＴ２８のドレインに接続されている。
【００７０】
（入力）配線２を、ＡＣ結合デバイス２２、特に、キャパシタ１８５を介して、ｐチャネルＭＯＳＦＥＴ８・９（すなわち、ｐチャネル負荷）のゲートを制御する内部回路アッセンブリの節点Ａに上記のように結合することにより、ｐチャネルＭＯＳＦＥＴ８・９のスイッチング性能を改善することができ、および／または、コンパレータ／レシーバ回路アッセンブリ１によって得られる信号応答時間を場合によっては大きく改善することができる（なぜなら、ＡＣ結合デバイス２２によって、入力信号ＶＩＮに含まれる情報を、先行して節点Ａに伝達する結果、負荷トランジスタ８がより速くスイッチオーバーするからである）。
【００７１】
さらに、ＡＣ結合デバイス２２によって得られる結合によって、プロセスの変動、電圧の変動、および／または温度の変動に起因するＤＣスイッチングレベルの変動を、少なくとも部分的に補償することができる。
【００７２】
入力信号ＶＩＮの電圧レベルが（高周波アプリケーションにおいて頻繁に）特に急速に変化する（「リンギング」）場合に、および／または、入力信号電圧レベルが特に高い、または、特に低い場合に（特に、入力信号ＶＩＮの電圧レベルが、基準信号ＶＲＥＦおよび／またはＶＲＥＦｍｏｄの電圧レベルをはるかに上回っている、または、下回っている場合に）、コンパレータ／レシーバ回路アッセンブリ１が誤ってスイッチ（オーバー）しないようにするため、（特に、入力信号が依然として基準信号ＶＲＥＦｍｏｄを上回っている（または、下回っている）にもかかわらず、何もしなければ、上記ＡＣ結合デバイス２２によって上記の場合に誤って引き起こされる可能性のあるスイッチオーバーを、防止するために）コンパレータ／レシーバ回路アッセンブリ１には、さらに上記スイング／スルー制限回路１８・２０が備えられている。
【００７３】
スイング／スルー制限回路１８・２０によって得られるスイング／スルー制限では、図１から分かるように、（比較的弱い）ｎチャネル（特に、例えば、ｎチャネル型ＭＯＳＦＥＴ１８０を参照）が使用される。このｎチャネルは、上記（比較的強い）ｐチャネル負荷（特に、ｐチャネル型ＭＯＳＦＥＴ８・９）によりスイッチされ／上記ｐチャネル負荷を介して接続されている。また、コンパレータ／レシーバ回路アッセンブリ１のソース結合点ＶＭにおけるテール電圧を制御するために、（比較的弱い）ｐチャネル（特に、ｐチャネル型ＭＯＳＦＥＴ２００を参照）が使用される。
【００７４】
ｎチャネル型ＭＯＳＦＥＴ１８０およびｐチャネル型ＭＯＳＦＥＴ２００のゲートは、入力信号ＶＩＮによって制御されるので、ｎチャネル型ＭＯＳＦＥＴ１８０およびｐチャネル型ＭＯＳＦＥＴ２００は、「電圧制御抵抗」としてそれぞれ機能する。入力信号ＶＩＮの電圧レベルが、対応する値を上回って（および／または、過度に強く、および／または、過度に高速に）上昇し、または、対応する値を下回って（および／または、過度に強く、および／または、過度に高速に）下降する場合は、ｎチャネル型および／またはｐチャネル型ＭＯＳＦＥＴ１８０・２００は、それぞれ対応して（より強く）スイッチオンされ、入力信号ＶＩＮの（過度に強い）上昇および／または下降に起因する、ＡＣ結合デバイス２２によって引き起こされる負の作用に対抗するように作用する。
【００７５】
信号レベル変化が臨界的なものではない場合（すなわち、入力信号ＶＩＮの電圧レベルが比較的ゆっくりと変化する場合、および／または、入力信号ＶＩＮが基準信号ＶＲＥＦおよび／またはＶＲＥＦｍｏｄをわずかに上回っている、またはわずかに下回っている場合）は、ｎチャネルＭＯＳＦＥＴ１８０とｐチャネルＭＯＳＦＥＴ２００とのゲートドライブは比較的小さく、コンパレータ／レシーバ回路アッセンブリ１の動作に対しては全く影響しない、または、ほんの少ししか影響しない。
【００７６】
図１から分かるように（および、上で既に説明したように）、コンパレータ／レシーバ回路アッセンブリ１では、容量性の素子（つまり、上記キャパシタ２７）が、ソース結合点ＶＭと、接地電位（ＲＣＶ＿ＧＮＤ）との間に（実際はトランジスタ３１を介して）接続されている。キャパシタ２７の電圧は急に変化することができないので、ソース結合点ＶＭにおける電圧も、入力信号（ＶＩＮ）の電圧レベルの状態の変化に急に追随することはできない。その結果、入力信号（ＶＩＮ）の電圧レベルの状態が変化する場合に、ｎチャネルＭＯＳＦＥＴ１０では、従来のコンパレータ／レシーバ回路アッセンブリよりも大きなゲート−ソース間電圧を得て、より速いスイッチオーバーが可能となる。
【００７７】
従来のコンパレータ／レシーバ回路アッセンブリとは異なり、図１に示すコンパレータ／レシーバ回路アッセンブリ１は、必ずしも対称な構成である必要はなく、非対称な構成であってもよい。特に、ｐチャネル負荷（および／または、出力側のｐチャネル型ＭＯＳＦＥＴ８、および、カレントミラー側のｐチャネル型ＭＯＳＦＥＴ）は、従来のコンパレータ／レシーバ回路アッセンブリとは異なり、対称ではなく、非対称であり、および／または、大きさが異なって（特に、例えば、大きさが２０％を上回って、例えば４０％を上回って異なって）いてよい。
【００７８】
従来のコンパレータ／レシーバ回路アッセンブリと比較して、図１に示すコンパレータ／レシーバ回路アッセンブリ１では、ｐチャネル型ＭＯＳＦＥＴ９と接続されているカレントミラー側の（比較的小さな）信号インピーダンスが増加しており、その結果、これによって引き起こされるｐチャネル型ＭＯＳＦＥＴ８のより大きなスイングにより、出力側をより強く駆動することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施例のコンパレータ回路アッセンブリ、特に、コンパレータ／レシーバ回路アッセンブリの概略図である。
【符号の説明】
【００８０】
１    コンパレータ／レシーバ回路アッセンブリ
２    配線
３    配線
４    配線
５    入力段
６    出力段
７    基準レベル変換段
８    ｐチャネル型ＭＯＳＦＥＴ
９    ｐチャネル型ＭＯＳＦＥＴ
１０    ｐチャネル型ＭＯＳＦＥＴ
１１    ｐチャネル型ＭＯＳＦＥＴ
１２    配線
１３    配線
１４    配線
１５    配線
１６    配線
１７    配線
１８    スイング／スルー制限回路
１９    配線
２０    スイング／スルー制限回路
２１    配線
２２    ＡＣ結合デバイス
２３    配線
２４    配線
２５    配線
２６    抵抗
２７    キャパシタ
２８    ｎチャネル型ＭＯＳＦＥＴ
２９    配線
３０    配線
３１    ｎチャネル型ＭＯＳＦＥＴ
３２    配線
３３    配線
３４    配線
３５    配線
４１    ｐチャネル型ＭＯＳＦＥＴ
４２    ｎチャネル型ＭＯＳＦＥＴ
５１    ｐチャネル型ＭＯＳＦＥＴ
５２    ｐチャネル型ＭＯＳＦＥＴ
５３    ｎチャネル型ＭＯＳＦＥＴ
５４    ｎチャネル型ＭＯＳＦＥＴ
５５    ｎチャネル型ＭＯＳＦＥＴ
５６    ｎチャネル型ＭＯＳＦＥＴ
５７    配線
５８    配線
１８０    ｎチャネル型ＭＯＳＦＥＴ
１８１    配線
１８２    配線
１８３    配線
１８４    配線
１８５    キャパシタ
２００    pチャネル型ＭＯＳＦＥＴ
２０１    配線
２０２    配線
２０４    配線
【図１】
2006217612.tif 000003
【外国語明細書】
2006217612000001.pdf