(57)【要約】 【課題】  解像度変換後の新規な画素の生成に関わる元画像の画素群の選定を、回路規模を抑えつつ行うことができる画像解像度変換装置を提供する。【解決手段】  画素値記憶部１０１には、元画像の各画素の画素値が格納されている。領域決定部１０２は、新規に画素を設定する領域を、解像度変換倍率に基づいて、新規画素のラスタ配列順に従って順次決定すると共に、領域内において新規画素を設定する位置を決定する。画素値読み取り制御部１０３は、領域決定部１０２による領域の決定結果に基づいて、その領域に対応する画素群の画素値を画素値記憶部１０１から出力させる読み取り制御信号を生成する。補間演算部１０４は、画素群の画素値及び領域内の新規画素の設定位置に基づいて、解像度変換倍率に対応した新規画素の画素値を補間演算する。【選択図】    図１
2006217140.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素からなる元画像を、設定された解像度変換倍率を乗じた解像度を有する画像に変換する画像解像度変換装置であって、
前記元画像の各画素の画素値が格納された画素値記憶部と、
新規に画素を設定する領域を、前記解像度変換倍率に基づいて、前記新規画素のラスタ配列順に従って順次決定すると共に、前記領域内において新規画素を設定する位置を決定する領域決定部と、
前記領域決定部による決定結果に基づいて、前記領域に対応する画素群の画素値を前記画素値記憶部から出力させる読み取り制御信号を生成する画素値読み取り制御部と、
前記画素群の画素値及び前記領域内の新規画素の設定位置に基づいて、前記解像度変換倍率に対応した前記新規画素の画素値を補間演算する補間演算部と、
を有することを特徴とする画像解像度変換装置。
【請求項２】
前記領域決定部は、
画像のライン方向の解像度変換倍率に基づいて、前記領域および前記新規画素の設定位置を決定する第１の演算回路と、
前記ライン方向に交差する非ライン成分の解像度変換倍率に基づいて、前記領域および前記新規画素の設定位置を決定する第２の演算回路と、
を有することを特徴とする請求項１に記載の画像解像度変換装置。
【請求項３】
前記領域決定部は、
前記元画像の入力モードがプログレッシブ及びインタレースのいずれであるかを判定するモード判定部と、
前記入力モードがインタレースである場合に、前記元画像のフィールドが奇フィールド及び偶フィールドのいずれであるかを判定するフィールド判定部と、
前記非ライン方向に係る解像度変換倍率、及び前記フィールド判定部による判定結果に基づいて、前記第２の演算回路が、前記新規画素の設定位置を決定する際に用いる初期値を生成する初期値生成部と、
をさらに有することを特徴とする請求項２に記載の画像解像度変換装置。
【請求項４】
前記領域決定部は、前記解像度変換倍率によって示される解像度変換が拡大であるか縮小であるかを判定する変換倍率判定部をさらに有し、
前記初期値生成部は、前記非ライン方向に係る解像度変換倍率、前記フィールド判定部による判定結果、及び前記変換倍率判定部による判定結果に基づいて、前記初期値を生成する
ことを特徴とする請求項３に記載の画像解像度変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像解像度変換装置に関し、特に、元画像の画素値から任意の倍率で解像度を変換し、新規に設定した画素位置の画素値を生成するのに好適な画像解像度変換装置に関する。
【背景技術】
【０００２】
従来例として、特許文献１において、映像信号を記憶するラインメモリ、補間係数を発生する係数発生器などで構成される解像度変換装置が提案されている。この提案では、縮小率／拡大率、元画像の画素位置に対する新規設定画素の水平方向及び垂直方向の位置に基づいて、ルックアップテーブルから係数を求めて補間処理を行っている。
【特許文献１】特開２００１−１８９８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１において、元画像の画素群の画素値に基づいて、新規に設定する画素の画素値を補間演算しているが、元画像の画素群の選定に関する記載はない。本発明は、以上の課題を解決するためになされたものであり、解像度変換後の新規な画素の生成に関わる元画像の画素群の選定を、回路規模を抑えつつ行うことができる画像解像度変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、上記の課題を解決するためになされたもので、請求項１に記載の発明は、複数の画素からなる元画像を、設定された解像度変換倍率を乗じた解像度を有する画像に変換する画像解像度変換装置であって、前記元画像の各画素の画素値が格納された画素値記憶部と、新規に画素を設定する領域を、前記解像度変換倍率に基づいて、前記新規画素のラスタ配列順に従って順次決定すると共に、前記領域内において新規画素を設定する位置を決定する領域決定部と、前記領域決定部による決定結果に基づいて、前記領域に対応する画素群の画素値を前記画素値記憶部から出力させる読み取り制御信号を生成する画素値読み取り制御部と、前記画素群の画素値及び前記領域内の新規画素の設定位置に基づいて、前記解像度変換倍率に対応した前記新規画素の画素値を補間演算する補間演算部とを有することを特徴とする画像解像度変換装置である。
【０００５】
請求項２に記載の発明は、請求項１に記載の画像解像度変換装置において、前記領域決定部は、画像のライン方向の解像度変換倍率に基づいて、前記領域および前記新規画素の設定位置を決定する第１の演算回路と、前記ライン方向に交差する非ライン成分の解像度変換倍率に基づいて、前記領域および前記新規画素の設定位置を決定する第２の演算回路とを有することを特徴とする。
【０００６】
請求項３に記載の発明は、請求項２に記載の画像解像度変換装置において、前記領域決定部は、前記元画像の入力モードがプログレッシブ及びインタレースのいずれであるかを判定するモード判定部と、前記入力モードがインタレースである場合に、前記元画像のフィールドが奇フィールド及び偶フィールドのいずれであるかを判定するフィールド判定部と、前記非ライン方向に係る解像度変換倍率、及び前記フィールド判定部による判定結果に基づいて、前記第２の演算回路が、前記新規画素の設定位置を決定する際に用いる初期値を生成する初期値生成部とをさらに有することを特徴とする。
【０００７】
請求項４に記載の発明は、請求項３に記載の画像解像度変換装置において、前記領域決定部は、前記解像度変換倍率によって示される解像度変換が拡大であるか縮小であるかを判定する変換倍率判定部をさらに有し、前記初期値生成部は、前記非ライン方向に係る解像度変換倍率、前記フィールド判定部による判定結果、及び前記変換倍率判定部による判定結果に基づいて、前記初期値を生成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、解像度変換後の新規な画素の生成に関わる元画像の画素群の選定を、回路規模を抑えつつ行うことができるという効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態による画像解像度変換装置の構成を示すブロック図である。以下の実施形態においては、画像のライン方向を水平方向とし、ライン方向に交差する非ライン方向を垂直方向とする。本実施形態による画像解像度変換装置は、画素値記憶部１０１と、領域決定部１０２と、画素値読み取り制御部１０３と、補間演算部１０４と、画素値書き込み制御部１０５とを備えている。
【００１０】
ＣＣＤ（Charge Coupled Device）などの撮像素子によってラスタスキャンされた元画像スキャン画素値は、画素値書き込み制御部１０５からの書き込み制御信号に従って、画素値記憶部１０１に書き込まれる。領域決定部１０２は、外部から供給される拡大／縮小倍率データに基づいて、新規に画素を設定する領域を決定するための領域制御信号を画素値読み取り制御部１０３に供給すると同時に、新規画素設定領域において新規に画素を設定する位置を示す新規画素設定位置信号を補間演算部１０４に供給する。
【００１１】
画素値読み取り制御部１０３は、供給された領域制御信号から読み取り制御信号を生成し、この読み取り制御信号を画素値記憶部１０１に供給する。これにより、新規に画素を設定する領域の元画像画素値が画素値記憶部１０１から読み出されて補間演算部１０４に出力される。補間演算部１０４は、新規画素設定位置信号に基づいて補間係数を生成し、画素値記憶部１０１から供給された元画像画素値にこの補間係数を乗ずることにより、拡大／縮小倍率データに対応する、解像度変換した新規画素の値を出力する。
【００１２】
次に、画素値記憶部１０１について詳細に説明する。図２は、画素値記憶部１０１の構成例を示すブロック図である。ここでは、１つの新規画素を設定する領域を囲む元画像の画素群が１６個である場合について説明する。図において、画素値記憶部１０１は、撮像素子によってラスタスキャンされた元画像の画素値が格納されたフィールドメモリ２０１と、元画像の画素値がライン単位で格納された複数（図では４個）のラインメモリ２０２と、元画像の画素値を１画素分保持する複数（図では１２個）のレジスタ２０３とを備えている。
【００１３】
ＣＣＤなどの撮像素子によってラスタスキャンされた元画像スキャン画素値は、画素値書き込み制御部１０５より供給される書き込み制御信号（図２におけるフィールドメモリ書き込み制御信号）によって、ラスタスキャンされた順にフィールドメモリ２０１に格納される。フィールドメモリ２０１には１画面分の画像データが格納される。このデータ格納は、例えばラスタスキャンを行うタイミングに同期して実施される。
【００１４】
ここで、画素値読み取り制御部１０３からの読み取り制御信号は、図２に示されるラインメモリデータシフト制御信号と、ラインメモリ読み取り制御信号と、レジスタデータシフト制御信号とからなり、各々、対応するフィールドメモリ２０１、ラインメモリ２０２、レジスタ２０３に供給される。ラインメモリデータシフト制御信号は、フィールドメモリ２０１とラインメモリ２０２群の間で格納されているデータをシフトするための信号である。ラインメモリ読み取り制御信号は、ラインメモリ２０２に読み取りアドレスを与えてライン上の所望の位置のデータを読み取るための信号である。レジスタデータシフト制御信号は、レジスタ２０３群の間で格納されているデータをシフトするための信号である。
【００１５】
次に、図２に示される画素値記憶部１０１の動作を説明する。例えば、４×４の１６点の元画像画素群から新規画素を設定する場合、ラインメモリデータシフト制御信号によって、フィールドメモリ２０１の１画面分のうちの１ライン分が読み出され、ラインメモリ２０２群の図示最下段のラインメモリ２０２に格納される。ラインメモリデータシフト制御信号によるシフト制御タイミングに従って、順次フィールドメモリ２０１の次の１ライン分が読み出され、かつラインメモリ２０２群ではさらに図示上段のラインメモリ２０２に格納され、順次シフトされていく。
【００１６】
結果として、着目している水平方向４ライン分の画素値がラインメモリ２０２群の各ラインメモリ２０２に格納される。各ラインメモリ２０２に格納された水平ライン上の画素値は、ラインメモリ読み取り制御信号が指定するアドレスにより、４つの各ラインメモリ２０２から、例えば、最右端の画素値が出力されて、レジスタ２０３群の第１列目の各レジスタ２０３に格納される。これによって、第１列目のレジスタ２０３群の各レジスタ２０３に４画素分が格納されて列方向に並ぶことになる。そして、４つのラインメモリ２０２の水平ラインの画素値が、ラインメモリデータシフト制御信号のタイミングによって画素単位で各ラインメモリ２０２から順次読み出され、かつレジスタデータシフト制御信号のタイミングごとにレジスタ２０３群の第２列目、第３列目の各レジスタ２０３に順次シフトされていく。
【００１７】
以上により、新規画素設定領域を囲む４×４配列された１６点の元画像画素群の画素値Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４、Ｄ４１、Ｄ４２、Ｄ４３、Ｄ４４を同時に得ることが可能となっている。
【００１８】
次に、新規画素の設定について説明する。図３は、新規画素設定領域を囲む４×４配列された１６点の元画像画素群の構成を示している。新規画素は、中央部分の４画素（Ｄ２２、Ｄ２３、Ｄ３２、Ｄ３３）に囲まれた領域の中のどこかの位置に作られる。つまり、新しく作る画素の位置が、４つの元画素で囲まれた領域のどこかに来るように、周辺の１６点の元画像画素を決めてやり、その１６点の元画素の画素値から１つの新規画素の画素値を補間演算によって求めることになる。
【００１９】
そして、図４に示す元画像画素（○で示す）の最初の４×４配列の１６点画素（破線で囲まれた領域の画素）についての補間演算のための領域設定（及び補間に使用する元画素の取得）が完了すると、領域移動命令信号（後述する水平領域移動命令信号及び垂直領域移動命令信号）に基づいて、次の４×４配列の１６点画素（一点鎖線で囲まれた領域の画素）に領域設定を移すことになる。
【００２０】
図５は、新規に画素を設定する領域を説明するための図である。図５を用いて、領域決定部１０２を構成するにあたっての基本的な考え方について説明する。なお、同図は拡大の例を示しており、四角（□）で示した点は元画像の画素を表し、丸（○）で示した点は、拡大を実施して新規に設定する画素を表す。
【００２１】
図５に示されるように、新規画素設定領域に設定される新規画素の個数は、領域によって異なる。例えば、「ロハホヘ」の画素群で囲まれる領域には、ＢＣＥＦの位置の４画素が設定されるが、「ニホトチ」の画素群で囲まれる領域には、Ｇの位置の１画素が設定されるだけである。なお、この図においては、新規画素を設定する領域を囲む元画像の画素群のうち最近傍の画素群のみが示されている。つまり、１６点の画素の一部の領域のみが示されている。
【００２２】
次に、新規画素の画素値の算出方法について説明する。図６は拡大処理の例を示している。水平方向で元画像を例えば１１／９倍する処理は、元画像の９個の画素から１１個の新規画素を生成する処理に相当している。図６の上側の直線上の９個の区切り（右端の１つを除く）Ａ〜Ｉが元画像の９個の画素（元画素）を意味し、図６の下側の直線上の１１個の区切り（右端の１つを除く）ａ〜ｋが、新規に生成される１１個の新規画素を意味している。
【００２３】
図６の上側の元画像の直線近傍の数字は、元画像の２つの画素間の１つの区間に生成される新規画素の画素数を表している。例えば画素Ａ、Ｂ間には２つの新規画素ａ、ｂが生成されることを示している。また、図６の下側の新規画素の直線上の区切り近傍の数字（比）は、図６の上側の元画像の直線上の１つの区間の長さ（線分）に対する新規画素の内分点（すなわち間隔の内分比）を示している。図６の下側の新規画素の直線上の左端の区切りａは図６の上側の元画像直線の１区間の最初の内分点０：１１に相当する。そして、新規画素の直線上の区切りｂ〜ｋの数字（比）は、各区切りに対応する図６の上側の元画像直線の１区間の内分比９：２、７：４、５：６、３：８、１：１０、１０：１、８：３、６：５、４：７、２：９となっている。
【００２４】
これらの内分比は、上側の直線で示される元画素間の１区切りの間隔を内分する距離比である。本実施形態で必要とされる補間係数は、例えば単純な線形の２点補間を考えると、元画素Ａ，Ｂ間における新規画素ｂの内分比が９：２であるので、新規画素ｂの補間画素値を得るために元画素Ａの画素値Ａに乗ずる補間係数は２／１１、元画素Ｂの画素値Ｂに乗ずる補間係数は９／１１となる。これによって、新規画素ｂの補間画素値ｂは、ｂ＝（２／１１）・Ａ+（９／１１）・Ｂと算出できる。
【００２５】
図７は縮小処理の例を示している。水平方向で元画像を例えば５／８倍する処理は、元画像の８個の画素から５個の新規画素を生成する処理に相当している。図７の上側の直線上の８個の区切り（右端の１つを除く）Ａ〜Ｈが元画像の８個の画素を意味し、図７の下側の直線上の５個の区切り（右端の１つを除く）ａ〜ｅが、新規に生成される５個の新規画素を意味している。
【００２６】
図７の上側の元画像の直線近傍の数字は、元画像の２つの画素間の１つの区間に生成される新規画素の画素数を表している。また、図７の下側の新規画素の直線上の区切り近傍の数字（比）は、図７の上側の元画像の直線上の１つの区間の長さ（線分）に対する新規画素の内分点（すなわち間隔の内分比）を示している。図７の下側の新規画素の直線上の左端の区切りａは図７の上側の元画像直線の１区間の最初の内分点０：５に相当している。そして、新規画素の直線上の区切りｂ〜eの数字（比）は、各区切りに対応する図７の上側の元画像直線の１区間の内分比３：２、１：４、４：１、２：３となっている。内分比と補間係数との関係については図６と同様に考えればよい。
【００２７】
１６点補間による新規画素の画素値を算出する際には、元画像の画素を図２の画素値記憶部１０１に保持している間に新規画素の画素値を算出し、全部の元画像の画素値にそれぞれの画素に見合った係数（１６個の元画素に対する新規画素の距離に応じた係数）を乗じて、それらの乗算結果を加算することによって、新規画素の画素値を算出することができる。
【００２８】
図８は、新規画素の周辺の１６点の元画像画素を用いて１６点補間を行う例を説明するための図である。新しく生成する新規画素を◎とし、その周辺の１６点の元画像画素をそれぞれ○とする。また、周辺の１６点の元画像画素の水平方向の４点ずつを結んだ４本の線分をＬ１，Ｌ２，Ｌ３，Ｌ４とし、周辺の１６点の元画像画素の垂直方向の４点ずつを結んだ４本の線分をＫ１，Ｋ２，Ｋ３，Ｋ４としている。そして、線分Ｌ１，Ｌ２，Ｌ３，Ｌ４上において、新規画素◎の水平方向位置と同じ水平位置にある、垂直方向にならんだ４つの仮の新規画素Ｐ１〜Ｐ４を●で示している。
【００２９】
水平方向の線分Ｌ１上の１次元配列された４点の元画像画素（○で示す）の画素値（Ａ，Ｂ，Ｃ，Ｄとする）から１つの仮の新規画素Ｐ１（線分Ｌ１上の●に相当）を補間演算によって得る補間式は以下のようになる。線分Ｌ１上の４つの元画素それぞれとＰ１との距離に応じた値である補間係数をα１、α２、α３、α４（これら各係数の総和は１である）とした場合、仮の新規画素Ｐ１の補間画素値Ｐ１は、Ｐ１＝α１・Ａ＋α２・Ｂ＋α３・Ｃ＋α４・Ｄによって算出することができる。水平方向の線分Ｌ２，Ｌ３，Ｌ４についても同様に、線分Ｌ２，Ｌ３，Ｌ４上の●に相当する仮の新規画素Ｐ２，Ｐ３，Ｐ４の補間画素値Ｐ２，Ｐ３，Ｐ４を算出することができる。
【００３０】
そして、新規画素◎の位置に対する、４つの垂直方向に並んだ水平ライン上の仮の新規画素Ｐ１，Ｐ２，Ｐ３，Ｐ４の画素それぞれと新規画素との距離に応じた値である補間係数をβ１，β２，β３，β４（これら各係数の総和は１である）とした場合、新規画素◎の補間画素値Ｑは、Ｑ＝β１・Ｐ１＋β２・Ｐ２＋β３・Ｐ３＋β４・Ｐ４によって算出することができる。ただし、Ｐ１，Ｐ２，Ｐ３，Ｐ４は画素Ｐ１，Ｐ２，Ｐ３，Ｐ４の画素値を示している。
【００３１】
なお、図８では、線分Ｋ１，Ｋ２，Ｋ３，Ｋ４上において、新規画素◎の垂直方向位置と同じ垂直位置にある水平方向に並んだ４つの仮の新規画素Ｐ１’〜Ｐ４’を●で示している。上記の線分Ｌ１，Ｌ２，Ｌ３，Ｌ４に代えて、線分Ｋ１，Ｋ２，Ｋ３，Ｋ４上の仮の新規画素Ｐ１’，Ｐ２’，Ｐ３’，Ｐ４’の画素値をまず算出してから、新規画素◎の補間画素値Ｑを算出するようにしてもよい。
【００３２】
水平方向で元画像を例えば１１／９倍する処理は、元画像の９個の画素から１１個の新規画素を生成する処理に相当し、元画像からは、差分の２個に相当する回数、所定の領域の位置（具体的には、最初の領域、５番目の領域）で画素群を繰り返し読み取ることになる（図６参照）。以上のことは垂直方向でも同様である。このように、拡大においては、同一の画素群を繰り返し読み取る必要がある領域が存在する。したがって、水平方向の画素群単位での読み取りの繰り返しと、垂直方向のライン単位での読み取りの繰り返しとを指示する必要がある。
【００３３】
また、縮小においては、新規に設定する画素がない領域が存在する。例えば、水平方向で元画像を５／８倍する処理は、元画像の８個の画素から５個の画素を生成する処理に相当し、差分の３個の画素に相当する領域の位置（具体的には、３番目の領域、６番目の領域、８番目の領域）で新規に設定する画素が存在しない（図６参照）。以上のことは、垂直方向でも同様である。
【００３４】
このように、縮小においては、新規に設定する画素がない領域が存在する。このような領域に対しては、新規に設定された画素に係る画素値が結果的に後段の回路に出力されないようにする必要がある。具体的には、例えば、（１）画素群自体を補間演算部１０４に出力させない、（２）画素群は出力させるが補間演算部１０４で補間演算を行わない、（３）補間演算部１０４で画素群に対する補間演算は実行するが、その出力を後段で遮断する、というような操作を行う必要がある。したがって、そのような操作を行うために、水平方向に画素群単位で、また、垂直方向にライン単位で、それぞれその画素群が、新規に設定する画素のない画素群であることを指示する必要がある。
【００３５】
領域決定部１０２は、以上のような指示の元となる領域制御信号を生成するブロックであり、水平方向及び垂直方向のそれぞれの方向について、新規画素設定領域を移動するか否か、新規画素設定の不要な領域であるか否かを示す領域制御信号を生成する。また、領域決定部１０２はこれと同時に、領域内において新規画素を生成する位置を示す新規画素位置信号を出力する。
【００３６】
次に、領域決定部１０２について詳細に説明する。領域決定部１０２の各構成要素の詳細を述べる前に、領域決定部１０２の構成の背景について、図９を用いて説明する。ここでは解像度の変換倍率をＭ／Ｎ倍（Ｍ，Ｎは正の整数）として説明する。この変換に係る処理は、元画像のＮ個の画素からＭ個の新規画素を生成するものである。具体的には、元画像のＮ＋１個の画素に挟まれたＮ個の領域（図９の上段の区切りで挟まれた領域）を仮想的にＮ×Ｍ個に細分化したとき、Ｎの倍数にあたる細分化点（図９の下段の区切り）が、新規画素が生成される位置となる。
【００３７】
領域決定部１０２は、これらの新規画素が生成される位置を元画像のＮ個の領域のどの領域に生成するのかを求め、その位置を示す領域制御信号を生成する。領域内における新規画素を生成する位置は領域の前方（左側あるいは上側）の元画像の画素位置から領域の後方（右側、あるいは下側）の元画像の画素位置の手前までとし、新規画素の位置は元画像の領域の後方（右側、あるいは下側）の画素からの距離（図９の矢印）で表すこととする。したがって、新規画素の位置は１〜Ｍの整数で表せる。
【００３８】
図９に示されるように、最初の新規画素の位置は元画像の最初の画素位置と一致させている。この最初の新規画素の位置（図中の（Ａ）の位置）はＭである。次の新規画素はＮだけ後方（右側、あるいは下側）となるので、この新規画素の位置（図中の（Ｂ）の位置）は（Ｍ−Ｎ）である。
【００３９】
これ以降、新規画素の位置からＮを減じていくことで次の新規画素の位置を求めていくが、ある回数減ずると画素位置が０以下になってしまう。これは、図９の矢印（１）が示すような状態であり、元画像の領域が、新画素を生成する範囲を越えてしまっていることを意味する。このようなときにはＭを加えてやると、図９の矢印（２）が示すような状態となり、次の領域における画素位置を表すことになる。
【００４０】
画素位置が０以下になるということは、領域の移動を必要とする状況を表しており、その画素位置にＭを加えることにより、画素位置は次の領域における画素位置を表すことになる。また、ＮがＭよりも大きい場合には、前述した領域の移動を行っても画素位置が０以下のままとなることがある。これは、移動先の領域に新規画素を設定しないことを意味する。この場合は、この領域で次の新規画素の位置を求めることはせずに、さらに領域の移動を行う。
【００４１】
以上を踏まえて、領域決定部１０２の構成について説明する。図１０は、領域決定部１０２の構成例を示すブロック図である。領域決定部１０２は、水平方向に係る領域制御信号（図中の水平削除領域信号及び水平領域移動命令信号）を生成する第１の演算回路３０１と、垂直方向に係る領域制御信号（図中の垂直削除領域信号及び垂直領域移動命令信号）を生成する第２の演算回路３０６と、領域内の新規画素を生成する位置を示す新規画素位置信号を出力する新規画素位置演算器３１１とから構成されている。
【００４２】
第１の演算回路３０１は、水平有効期間のクロックで動作し、水平方向の拡大／縮小倍率に基づいて、領域制御信号として、水平方向に新規画素設定領域を移動することを命ずる水平領域移動命令信号と、新規画素設定の不要な領域を示す水平削除領域信号とを生成するブロックである。この第１の演算回路３０１は、比較器３０２、減算器３０３、比較器３０４、加算器３０５から構成されている。
【００４３】
比較器３０２は、減算不許可信号を生成し、後段の減算器３０３に出力するもので、後段の加算器３０５からのパラメータＨＣが０以下である場合に減算不許可信号をアクティブとする。この減算不許可信号は、新規画素設定の不要な領域であるか否かを示す水平削除領域信号としても出力される。また、パラメータＨＣはそのまま減算器３０３に入力される。
【００４４】
減算器３０３は、演算不許可信号がインアクティブであるときに、パラメータＨＣから水平倍率分母の値を減じたものをパラメータＨＡとして出力するもので、入力される倍率データのうち、水平方向に係る倍率データの分母値（水平倍率分母）と分子値（水平倍率分子）、入力値ＨＣ、水平有効信号、減算不許可信号、及びクロックが入力され、クロック単位で動作する。なお、水平有効信号は、水平同期信号を元に生成したもので、解像度変換を実施する部位に対応した遅延を与えたものである。
【００４５】
この減算器３０３は、水平有効信号が無効を示している間に、初期値として水平倍率分子の値を設定し、パラメータＨＡとして出力する。そして、水平有効信号が有効を示している間であって、かつ、減算不許可信号がインアクティブであるときには、パラメータＨＣから水平倍率分母の値を減じたものをパラメータＨＡとして出力する。一方、減算不許可信号がアクティブであるときには減算を実施せず、パラメータＨＣをそのままパラメータＨＡとして出力する。
【００４６】
比較器３０４は、パラメータＨＡから加算許可信号を生成して、後段の加算器３０５に出力するもので、パラメータＨＡが０以下である場合に加算許可信号をアクティブとする。この加算許可信号は、新規画素設定領域を移動するか否かを示す水平領域移動命令信号としても出力される。また、パラメータＨＡは、そのまま、加算器３０５に入力される。
【００４７】
加算器３０５は、加算許可信号がアクティブであるときに、パラメータＨＡに水平倍率分子の値を加えたものをパラメータＨＣとして出力する。加算許可信号がインアクティブであるときは、加算器３０５は、パラメータＨＡをそのままパラメータＨＣとして出力する。
【００４８】
次に、第２の演算回路３０６について説明する。第２の演算回路３０６は、垂直有効期間の水平ライン終了時に動作し、垂直方向の拡大／縮小倍率に基づいて、領域制御信号として、垂直方向に新規画素設定領域の移動を命ずる垂直領域移動命令信号と、新規画素設定の不要な領域を示す垂直削除領域信号とを生成するブロックである。この第２の演算回路３０６は、第１の演算回路３０１とほぼ同一の構成を採り、比較器３０７、減算器３０８、比較器３０９、加算器３１０から構成されている。
【００４９】
比較器３０７は、減算不許可信号を生成し、後段の減算器３０８に出力するもので、後段の加算器３１０からのパラメータＶＣが０以下である場合に減算不許可信号をアクティブとする。この減算不許可信号は、新規画素設定の不要な領域であるか否かを示す垂直削除領域信号としても出力される。また、パラメータＶＣは、そのまま、減算器３０８に入力される。
【００５０】
減算器３０８は、減算不許可信号がインアクティブであるときに、パラメータＶＣから垂直倍率分母の値を減じたものをパラメータＶＡとして出力するもので、入力される倍率データのうち、垂直方向に係る倍率データの分母値（垂直倍率分母）と分子値（垂直倍率分子）、パラメータＶＣ、垂直有効信号、減算不許可信号、ライン終了信号、及びクロックが入力され、水平ラインを１ライン終了する度に動作する。なお、垂直有効信号は垂直同期信号を元に生成したもので、解像度変換を実施する部位に対応した遅延を与えたものである。
【００５１】
この減算器３０８は、垂直有効信号が無効を示している間に、初期値として垂直倍率分子の値を設定し、パラメータＶＡとして出力する。そして、垂直有効信号が有効を示している間であって、かつ、減算不許可信号がインアクティブであるときには、パラメータＶＣから垂直倍率分母の値を減じたものをパラメータＶＡとして出力する。一方、減算不許可信号がアクティブであるときには減算を実施せず、パラメータＶＣをそのままパラメータＶＡとして出力する。
【００５２】
比較器３０９は、パラメータＶＡから加算許可信号を生成して、後段の加算器３１０に出力するもので、パラメータＶＡが０以下である場合に加算許可信号をアクティブとする。この加算許可信号は、新規画素設定領域を移動するか否かを示す垂直領域移動命令信号としても出力される。また、パラメータＶＡは、そのまま、加算器３１０に入力される。
【００５３】
加算器３１０は、加算許可信号がアクティブであるときに、パラメータＶＡに垂直倍率分子の値を加えたものをパラメータＶＣとして出力する。加算許可信号がインアクティブであるときは、加算器３１０は、パラメータＶＡをそのままパラメータＶＣとして出力する。
【００５４】
次に、倍率データとして１１／９倍（拡大）及び５／８倍（縮小）を例に採り、第１の演算回路３０１の動作を説明する。なお、第２の演算回路３０６の動作は、ラインごとという相違を除けば、第１の演算回路３０１と同様なので、説明は省略する。まず、１１／９倍の場合について説明する。水平有効信号は最初のクロック周期のときのみ無効を示し、以降は有効であるとする。減算器３０３から減算器３０３までの一連の動作が１クロック周期である。
【００５５】
減算器３０３：水平倍率分子の値を初期値１１として設定し、１１を出力する。
比較器３０４：１１は０以下ではないので、加算許可信号はインアクティブ。
加算器３０５：加算許可信号はインアクティブなので、１１をそのまま出力。
比較器３０２：１１は０以下ではないので、減算不許可信号はインアクティブ。
【００５６】
減算器３０３：減算不許可信号はインアクティブなので、１１から９（水平倍率分母）を減じた２を出力。
比較器３０４：２は０以下ではないので、加算許可信号はインアクティブ。
加算器３０５：加算許可信号はインアクティブなので、２をそのまま出力。
比較器３０２：２は０以下ではないので、減算不許可信号はインアクティブ。
【００５７】
減算器３０３：減算不許可信号はインアクティブなので、２から９を減じた−７を出力。
比較器３０４：−７は０以下なので、加算許可信号はアクティブ。
加算器３０５：加算許可信号はアクティブなので、−７に１１（水平倍率分子）を加えた４を出力。
比較器３０２：４は０以下ではないので、減算不許可信号はインアクティブ。
【００５８】
減算器３０３：減算不許可信号はインアクティブなので、４から９を減じた−５を出力。
比較器３０４：−５は０以下なので、加算許可信号はアクティブ。
加算器３０５：加算許可信号はアクティブなので、−５に１１を加えた６を出力。
以降、同様な動作を繰り返す。
【００５９】
水平有効信号が有効を示してからの加算器３０５の出力値をクロック周期ごとにみると、２、４、６、８、１０、１、３、５、７、９、１１で、１１クロック周期で一通り回ることになる。また、２を出力する１クロック周期目と、１を出力する６クロック周期目では加算許可信号がインアクティブとなり、水平領域移動命令信号もインアクティブとなる。このときは、新規に画素を生成する領域を移動しない、すなわち同じ領域に新規画素を生成することになる。一方、減算不許可信号は常にインアクティブであり、水平削除領域信号も常にインアクティブであるため、新規画素の設定が不要な領域はないということになる。
【００６０】
次に、５／８倍の場合について説明する。
減算器３０３：水平倍率分子の値を初期値５として設定し、５を出力する。
比較器３０４：５は０以下ではないので、加算許可信号はインアクティブ。
加算器３０５：加算許可信号はインアクティブなので、５をそのまま出力。
比較器３０２：５は０以下ではないので、減算不許可信号はインアクティブ。
【００６１】
減算器３０３：減算不許可信号はインアクティブなので、５から８（水平倍率分母）を減じた−３を出力。
比較器３０４：−３は０以下なので、加算許可信号はアクティブ。
加算器３０５：加算許可信号はアクティブなので、−３に５（水平倍率分子）を加えた２を出力。
比較器３０２：２は０以下ではないので、減算不許可信号はインアクティブ。
【００６２】
減算器３０３：減算不許可信号はインアクティブなので、２から８を減じた−６を出力。
比較器３０４：−６は０以下なので、加算許可信号はアクティブ。
加算器３０５：加算許可信号はアクティブなので、−６に５を加えた−１を出力。
比較器３０２：−１は０以下なので、減算不許可信号はアクティブ。
【００６３】
減算器３０３：減算不許可信号はアクティブなので、−１をそのまま出力。
比較器３０４：−１は０以下なので、加算許可信号はアクティブ。
加算器３０５：加算許可信号はアクティブなので、−１に５を加えた４を出力。
以降、同様な動作を繰り返す。
【００６４】
水平有効信号が有効を示してからの加算器３０５の出力値をクロック周期ごとにみると、２、−１、４、１、−２、３、０、−３で、８クロック周期で一通り回ることになるが、後述する水平削除領域信号がアクティブであるときを除けば、５回で１回転と言える。−１を出力する２クロック周期目と−２を出力する５クロック周期目と−３を出力する８クロック周期目では減算不許可信号がアクティブとなり、水平削除領域信号もアクティブとなる。このときは、新規に画素を設定することが不要な領域である。一方、加算許可信号は常にアクティブであり、水平領域移動命令信号も常にアクティブであるため、同一の領域に複数の新規画素を生成することはない。
【００６５】
ここで、倍率データは、ＣＰＵ（Central Processing Unit）などから図示しないレジスタに設定され、入力されるものである。また、水平有効信号、垂直有効信号、ライン終了信号は、タイミングジェネレータなどから供給される信号を利用するとよい。クロック信号の周波数には特に制約はなく、回路が動作可能な程度の周波数で構わない。
【００６６】
なお、ここでは、第１の演算回路３０１と第２の演算回路３０６とが、倍率に関係する値（水平倍率分母、水平倍率分子、垂直倍率分母、垂直倍率分子等）を加算、減算することによって領域制御信号を生成しているが、予めプログラミングしたＣＰＵやＤＳＰ（Digital Signal Processor）などのプロセッサによって領域制御信号を生成してもよい。
【００６７】
次に、新規画素位置演算器３１１について説明する。新規画素位置演算器３１１は、水平倍率分子、垂直倍率分子、パラメータＨＣ、パラメータＶＣから、領域内における新規画素を生成する位置を演算し、新規画素位置信号として出力する。元画像の４×４配列の１６画素から新規画素を生成する場合、新規画素は、図３に示されるＤ２２，Ｄ２３、Ｄ３２、Ｄ３３で囲まれる領域に位置する。これらの４画素で囲まれる領域において、新規画素位置演算器３１１は、新規画素位置の水平方向の内分比、垂直方向の内分比を演算する。
【００６８】
水平方向の内分比は、（水平倍率分子−ＨＣ）：ＨＣ、垂直方向の内分比は、（垂直倍率分子−ＶＣ）：ＶＣであり、新規画素位置演算器３１１は、この演算に含まれる減算を実施する減算器を備える。新規画素位置信号は補間演算部１０４に供給され、補間係数を生成する元となる。
【００６９】
前述した１１／９倍（拡大）を例とすると、パラメータＨＣ及びＶＣに基づいて新規画素位置演算器３１１によって算出される水平方向及び垂直方向の内分比は順に、０：１１、９：２、７：４、５：６、３：８、１：１０、１０：１、８：３、６：５、４：７、２：９、・・・となり、図６に示される位置に新規画素が生成されることになる。また、前述した５／８倍（縮小）を例とすると、パラメータＨＣ及びＶＣに基づいて新規画素位置演算器３１１によって算出される水平方向及び垂直方向の内分比は順に、０：５、３：２、１：４、４：１、２：３、・・・となり、図７に示される位置に新規画素が生成されることになる。なお、縮小の場合には、パラメータＨＣあるいはＶＣが負となることがあるが、このときには水平削除領域信号または垂直削除領域信号がアクティブとなり、新規画素の設定が不要なので、このときのＨＣまたはＶＣの値は、新規画素が生成される領域の内分比には反映されない。
【００７０】
次に、画素値読み取り制御部１０３の構成について説明する。図１１は画素値読み取り制御部１０３の構成を示している。図において、符号５０１は水平方向の調整用論理回路、符号５０２は、調整用論理回路５０１からの信号を計数するカウンタ、符号５０３は垂直方向の調整用論理回路である。
【００７１】
画素値読み取り制御部１０３が生成する信号（ラインメモリ読み取り制御信号、レジスタデータシフト制御信号、ラインメモリデータシフト制御信号）は、基本的には、水平有効期間中に領域決定部１０２から出力される水平領域移動命令信号、及び垂直有効期間中に領域決定部１０２から出力される垂直領域移動命令信号に従う。一方で、例えば、画像の端部などで補間演算を行わない領域での動作を調整する必要がある。調整用論理回路５０１及び５０３は、以上の調整を行うための回路であり、水平調整信号及び垂直調整信号により、水平領域移動命令信号及び垂直領域移動命令信号の調整を行う。なお、水平調整信号、垂直調整信号は、水平有効信号、垂直有効信号などを元にして、補間演算を実施する領域を考慮して作成される。
【００７２】
調整用論理回路５０１からの出力は、レジスタデータシフト制御信号となる。また、レジスタデータシフト制御信号は、カウンタ５０２に入力され、その信号がアクティブのときにカウントアップされる。カウンタ５０２の出力はラインメモリ読み取り制御信号となり、ラインメモリ２０２の読み取るべきアドレス値となる。一方、調整用論理回路５０３からの出力は、ラインメモリデータシフト制御信号となる。なお、出力される制御信号は、画素値を読み取る際の主たるもののみを示しており、例えばメモリを制御するリードイネーブルなどの信号については全て説明を省略している。
【００７３】
次に、補間演算部１０４の構成について説明する。図１２は補間演算部１０４の構成を示している。水平係数演算器６０１は、水平有効信号がアクティブであり、かつ水平削除領域信号がインアクティブであるときに、クロック単位で動作し、新規画素位置信号に含まれる新規画素の水平成分の内分比に基づいて、水平方向の補間係数である水平第１係数、水平第２係数、水平第３係数、及び水平第４係数を演算し、出力する。この演算においては、水平成分の内分比から、水平方向に並ぶ４つの元画像画素位置と新規画素位置との距離を求め、その距離をもとに、４つの画素に乗ずる係数値を演算するか、あるいは予め計算した係数値をメモリに格納しておき、水平成分の内分比をもとに呼び出してもよい。
【００７４】
垂直係数演算器６０２は、垂直有効信号がアクティブであり、かつ垂直削除領域信号がインアクティブであるときに、ライン終了信号がアクティブであるときのクロックで動作し、新規画素位置信号に含まれる新規画素の垂直成分の内分比に基づいて、垂直方向の補間係数である垂直第１係数、垂直第２係数、垂直第３係数、垂直第４係数を演算し、出力する。この演算においては、垂直成分の内分比から、垂直方向に並ぶ４つの元画像画素位置と新規画素位置との距離を求め、その距離をもとに、４つの画素に乗ずる係数値を演算するか、あるいは予め計算した係数値をメモリに格納しておき、水平成分内分比をもとに呼び出してもよい。
【００７５】
乗算器６１０、加算器６１１、乗算器６１２、加算器６１３は、水平方向の４つの水平補間係数と垂直方向の４つの垂直補間係数と、１６点の元画像画素群の画素値Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４、Ｄ４１、Ｄ４２、Ｄ４３、Ｄ４４とから新規画素の画素値を演算する。
【００７６】
上述したように、本実施形態によれば、領域決定部１０２は、設定された解像度変換倍率（設定倍率）に基づいて、新規に画素を設ける領域、及びその領域内の新規画素を設定する位置を、新規画素のラスタ配列順に従って順次決定する。その決定結果に応じて、画素値読み取り制御部１０３によって生成された読み取り制御信号に基づいて、新規に画素を設定する領域に対応する画素群の画素値が、元画像の各画素の画素値が格納された画素値記憶部１０１から出力される。その画素群の画素値と、領域内の新規画素を設定する位置とから、設定解像度に対応する新規画素の画素値が、補間演算部１０４によって補間演算される。
【００７７】
これにより、新規に画素を設定する領域が、新規画素のラスタ配列順に従って順次決定され、その決定結果に応じて、画素群の画素値が出力され、新規画素の値が演算されるので、演算された新規画素の並び替えを行う必要がなく、回路を小規模なものとすることができる。
【００７８】
また、新規に画素を設定する領域は、そのライン方向（水平方向）に関しては、第１の演算回路３０１によって、画像のライン方向の解像度変換倍率に基づいて決定され、ライン方向に交差する非ライン方向（垂直方向）に関しては、第２の演算回路３０６によって、非ライン方向の解像度変換倍率に基づいて決定される。これにより、ライン方向と非ライン方向の２方向について、新規に画素を設定する領域をラスタ配列順で順次決定することができる。
【００７９】
次に、本発明の第２の実施形態について説明する。本実施形態は、撮像素子からのスキャン画素値がインタレースモードで入力される場合にも、高品質な解像度変換ができるようにするものである。まず、インタレースモードにおける解像度変換について説明する。
【００８０】
図１４（ａ）は元画像のライン位置を示す図で、○は奇フィールドで得られるライン、●は偶フィールドで得られるラインを表している。図１４（ｂ）は、垂直方向に８／５倍の解像度変換を実施した際に補間生成すべきラインの位置を表した図である。図１４（ｃ）は、垂直方向に８／５倍の解像度変換を、第１の実施形態の構成によって、インタレースモードの奇フィールド及び偶フィールドで同一の処理を施した場合に、画素データが補間生成されるラインの位置を表した図である。
【００８１】
図１４（ｃ）に示されるように、各フィールド単位で見れば、等間隔にラインが生成されているものの、両フィールドを合成すると等間隔ではなくなっている。これは、偶フィールドにおいて、ラインを補間生成する位置を、元画像の偶フィールドのライン位置を基準として決定しているためで、その結果、奇フィールドのラインと偶フィールドのラインとの間隔は解像度変換前のままとなる。したがって、偶フィールドの最初の補間ラインの位置を図の上方にずらし、図１４（ｂ）に示される位置から補間ラインの生成を始めるように改める必要がある。
【００８２】
しかし、拡大の解像度変換の場合、図１４（ｂ）の位置で偶フィールドの補間ラインを生成すると、最初の補間ライン生成位置は元画像の最初のライン位置よりも上方になってしまうため、この位置に補間するための周辺画素値が十分に存在しない。
【００８３】
そこで、拡大の解像度変換については、図１４（ｄ）に示されるような位置に補正して補間ラインの生成を行うとよい。これは、偶フィールドにおいて、元画像の最初のライン位置が、解像度変換による最初の補間ライン位置と一致するように補間ラインを生成するものであり、奇フィールドの最初のラインを元画像のライン間隔の（１−１／拡大倍率）倍だけ下方にシフトさせている。すなわち、生成される解像度変換後の画像においては、元画像の上部のライン間隔の（１−１／拡大倍率）倍だけ補間演算不能領域としてカットして、新規に画素を生成する領域を元画像のライン間隔の（１−１／拡大倍率）倍だけ下方にシフトしていることになる。なお、縮小の解像度変換においては、偶フィールドの最初の補間ライン生成位置は、元画像の最初のライン位置よりも下方に位置するので、上述した補正処理は不要である。
【００８４】
次に、本実施形態による画像解像度変換装置の構成を説明する。図１３は、本実施形態による領域決定部１０２の構成を示している。解像度変換装置における領域決定部１０２以外の構成要素は第１の実施形態と共通である。本実施形態による領域決定部１０２は、水平方向に係る領域制御信号（図中の水平削除領域信号及び水平領域移動命令信号）を生成する第１の演算回路１３０１と、垂直方向に係る領域制御信号（図中の垂直削除領域信号及び垂直領域移動命令信号）を生成する第２の演算回路１３０６と、領域内の新規画素を生成する位置を示す新規画素位置信号を出力する新規画素位置演算器１３１１と、プログレッシブ、インタレースなどのモードを判定するモード判定部１３２１と、インタレースモード時に奇フィールド、偶フィールドを判定するフィールド判定部１３２２と、解像度変換が拡大であるか縮小であるかと変換倍率の特性とを判定する変換倍率判定部１３２３と、第２の演算回路１３０６に与える初期値を生成する初期値生成部１３２４とから構成されている。
【００８５】
第１の演算回路１３０１は、第１の実施形態と同一の構成であるため、ここでは説明を省略する。モード判定部１３２１、フィールド判定部１３２２、変換倍率判定部１３２３、及び初期値生成部１３２４が本実施形態で新たに付加された構成であり、第２の演算回路１３０６と、新規画素位置演算器１３１１は、第１の実施形態の構成を基本にして機能が追加されている。
【００８６】
第２の演算回路１３０６は、垂直有効期間の水平ライン終了時に動作し、垂直方向の拡大／縮小倍率に基づいて、領域制御信号として、垂直方向に新規画素設定領域の移動を命ずる垂直領域移動命令信号と、新規画素設定の不要な領域を示す垂直削除領域信号とを生成するブロックである。この第２の演算回路１３０６は、比較器１３０７、減算器１３０８、比較器１３０９、加算器１３１０から構成されている。
【００８７】
比較器１３０７は、減算不許可信号を生成し、後段の減算器１３０８に出力するもので、後段の加算器１３１０からのパラメータＶＣが０以下である場合に減算不許可信号をアクティブとする。この減算不許可信号は、新規画素設定の不要な領域であるか否かを示す垂直削除領域信号としても出力される。また、パラメータＶＣは、そのまま減算器１３０８に入力される。
【００８８】
減算器１３０８は、減算不許可信号がインアクティブであるときに、パラメータＶＣから垂直倍率分母の値を減じたものをパラメータＶＡとして出力するもので、入力される倍率データのうち、垂直方向に係る倍率データの分母値（垂直倍率分母）と分子値（垂直倍率分子）、パラメータＶＣ、垂直有効信号、減算不許可信号、ライン終了信号、及びクロックが入力され、水平ラインを１ライン終了する度に動作する。なお、垂直有効信号は垂直同期信号を元に生成したもので、解像度変換を実施する部位に対応した遅延を与えたものである。
【００８９】
この減算器１３０８は、垂直有効信号が無効を示している間に、初期値として初期値生成部１３２４によって生成された値を設定し、パラメータＶＡとして出力する。そして、垂直有効信号が有効を示している間であって、かつ、減算不許可信号がインアクティブであるときには、減算器１３０８は、パラメータＶＣから垂直倍率分母の値を減じたものをパラメータＶＡとして出力する。一方、減算不許可信号がアクティブであるときには減算を実施せず、パラメータＶＣをそのままパラメータＶＡとして出力する。
【００９０】
比較器１３０９は、パラメータＶＡから加算許可信号を生成し、後段の加算器１３１０に出力するもので、パラメータＶＡが０以下である場合に加算許可信号をアクティブとする。この加算許可信号は、新規画素設定領域を移動するか否かを示す垂直領域移動命令信号としても出力される。また、パラメータＶＡは、そのまま、加算器１３１０に入力される。
【００９１】
加算器１３１０は、加算許可信号がアクティブであるときに、パラメータＶＡに垂直倍率分子の値を加えたものをパラメータＶＣとして出力する。加算許可信号がインアクティブであるときは、加算器１３１０は、パラメータＶＡをそのままパラメータＶＣとして出力する。なお、パラメータＶＡ及びＶＣは１／２単位で表される値となることがある。これらの値を回路で扱うために、小数点以下を示すビットを１ビット備える。
【００９２】
新規画素位置演算器１３１１は、水平倍率分子、垂直倍率分子、パラメータＨＣ、パラメータＶＣから、領域内における新規画素を生成する位置を演算し、新規画素位置信号として出力する。元画像の４×４配列の１６画素から新規画素を生成する場合、新規画素は、図３に示されるＤ２２，Ｄ２３、Ｄ３２、Ｄ３３で囲まれる領域に位置する。これらの４画素で囲まれる領域において、新規画素位置演算器１３１１は、新規画素位置の水平方向の内分比、垂直方向の内分比を演算する。
【００９３】
水平方向の内分比は（水平倍率分子−ＨＣ）：ＨＣ、垂直方向の内分比は（垂直倍率分子−ＶＣ）：ＶＣであり、新規画素位置演算器１３１１は、この演算に含まれる減算を実施する減算器を備える。なお、パラメータＶＣは、１／２単位で表される値となることがあるため、ＶＣ及び（垂直倍率分子−ＶＣ）は、小数点以下を示すビットを１ビット備える。新規画素位置演算器１３１１によって生成された新規画素位置信号は補間演算部１０４に供給され、補間係数を生成する元となる。
【００９４】
モード判定部１３２１は、外部から入力されるモード信号に基づいて、元画像の入力モードがプログレッシブモードであるかインタレースモードであるかを判定し、その判定結果を示すモード判定信号をフィールド判定部１３２２及び初期値生成部１３２４に出力する。フィールド判定部１３２２は、モード判定信号がインタレースモードを示しているときに動作するもので、外部から入力されるフィールド信号から、奇フィールドであるか偶フィールドであるかを判定し、その判定結果を示すフィールド判定信号を初期値生成部１３２４に出力する。
【００９５】
変換倍率判定部１３２３は、垂直方向に係る倍率データの分母値（垂直倍率分母）と分子値（垂直倍率分子）とに基づいて、解像度変換が拡大であるか否かを判定し、その判定結果を示す変換倍率判定信号を初期値生成部１３２４に出力する。なお、変換倍率は既約分数で表現することとしているため、垂直倍率分母と垂直倍率分子がともに偶数ということはない。垂直倍率分母と垂直倍率分子がともに奇数でない場合とは、垂直倍率分母と垂直倍率分子のどちらか一方のみが偶数である場合となる。
【００９６】
初期値生成部１３２４は、モード判定信号、フィールド判定信号、変換倍率判定信号、垂直倍率分母、及び垂直倍率分子に基づいて、減算器１３０８の出力であるパラメータＶＡの初期値（ＶＡ初期値）を生成する。ＶＡ初期値は、モード判定信号と、フィールド判定信号と、変換倍率判定信号とにしたがって、以下に示す値に設定される。
【００９７】
■モード判定信号がプログレッシブモードを示している場合
ＶＡ初期値は垂直倍率分子とする。（第１の実施形態に示した基本的な初期値）
■モード判定信号がインタレースモードを示している場合
◆変換倍率判定信号が拡大を示している場合
◇フィールド判定信号が奇フィールドを示している場合
ＶＡ初期値は（垂直倍率分子＋垂直倍率分母）／２とする。
◇フィールド判定信号が偶フィールドを示している場合
ＶＡ初期値は垂直倍率分子とする。（第１の実施形態に示した基本的な初期値）
◆変換倍率判定信号が拡大ではないことを示している場合
◇フィールド判定信号が奇フィールドを示している場合
ＶＡ初期値は垂直倍率分子とする。（第１の実施形態に示した基本的な初期値）
◇フィールド判定信号が偶フィールドを示している場合
ＶＡ初期値は（３×垂直倍率分子−垂直倍率分母）／２とする。
【００９８】
なお、ＶＡ初期値を導出する演算に１／２倍処理があるため、垂直倍率分母と垂直倍率分子がともに奇数でない場合において、整数表現ができなくなる。ＶＡ初期値は、１／２単位で表現可能とするために、小数点以下を示すビットを１ビット備える。ここで、倍率データは、ＣＰＵなどから図示しないレジスタに設定され、入力されるものである。また、水平有効信号、垂直有効信号、ライン終了信号、モード信号、フィールド信号は、タイミングジェネレータなどから供給される信号を利用するとよい。クロック信号の周波数には特に制約はなく、回路が動作可能な程度の周波数で構わない。
【００９９】
次に、倍率データとして１１／９倍（拡大）を例に採り、第２の演算回路１３０６の動作を説明する。なお、第１の演算回路１３０１の動作は、第１の実施形態における第１の演算回路３０１と同様なので、説明は省略する。垂直有効信号は最初のライン周期のときのみ無効を示し、以降は有効であるとする。減算器１３０８から減算器１３０８までの一連の動作が１ライン周期である。また、初期値が特別な処理となる例を示すために、モード判定信号がインタレースモードを示しており、かつフィールド判定信号が奇フィールドを示している場合について説明する。
【０１００】
変換倍率判定部１３２３：垂直倍率分子の１１と垂直倍率分母の９とを比較し、拡大と判定。
初期値生成部１３２４：インタレースモードの奇フィールドにおける拡大であるため、垂直倍率分子の１１と垂直倍率分母の９とから、初期値を（１１＋９）／２の１０とする。
減算器１３０８：初期値生成部１３２４によって生成された１０が初期値に設定され、１０を出力する。
比較器１３０９：１０は０以下ではないので、加算許可信号はインアクティブ。
加算器１３１０：加算許可信号はインアクティブなので、１０をそのまま出力。
【０１０１】
比較器１３０７：１０は０以下ではないので、減算不許可信号はインアクティブ。
減算器１３０８：減算不許可信号はインアクティブなので、１０から９（垂直倍率分母）を減じた１を出力。
比較器１３０９：１は０以下ではないので、加算許可信号はインアクティブ。
加算器１３１０：加算許可信号はインアクティブなので、１をそのまま出力。
【０１０２】
比較器１３０７：１は０以下ではないので、減算不許可信号はインアクティブ。
減算器１３０８：減算不許可信号はインアクティブなので、１から９を減じた−８を出力。
比較器１３０９：−８は０以下なので、加算許可信号はアクティブ。
加算器１３１０：加算許可信号はアクティブなので、−８に１１（垂直倍率分子）を加えた３を出力。
【０１０３】
比較器１３０７：３は０以下ではないので、減算不許可信号はインアクティブ。
減算器１３０８：減算不許可信号はインアクティブなので、３から９を減じた−６を出力。
比較器１３０９：−６は０以下なので、加算許可信号はアクティブ。
加算器１３１０：加算許可信号はアクティブなので、−６に１１を加えた５を出力。
以降、同様な動作を繰り返す。
【０１０４】
垂直有効信号が有効を示してからの加算器１３１０の出力値をライン周期ごとに見ると、１、３、５、７、９、１１、２、４、６、８、１０で、１１ライン周期で一通り回ることになる。また、１を出力する１ライン周期目と、２を出力する７ライン周期目では加算許可信号がインアクティブとなり、垂直領域移動命令信号もインアクティブとなる。このときは、新規に画素を生成する領域を移動しない、すなわち同じ領域に新規画素を生成することになる。一方、減算不許可信号は常にインアクティブであり、垂直削除領域信号も常にインアクティブであるため、新規画素の設定が不要な領域はないということになる。
【０１０５】
また、パラメータＶＣに基づいて新規画素位置演算器１３１１によって算出される垂直方向の内分比は順に、１：１０、１０：１、８：３、６：５、４：７、２：９、０：１１、９：２、７：４、５：６、３：８、・・・となる。
【０１０６】
次に、図示は省略するが、本実施形態の変形例について説明する。本変形例は、図１４（ｄ）に示した解像度変換後のライン位置の補正を行わず、図１４（ｂ）に示す位置に解像度変換後のラインを生成するものである。問題となる最初の補間ライン生成位置が元画像の最初のライン位置よりも上方になってしまう点については、上方になってしまうすべてのラインを、元画像の最初のライン位置に補正することで対処する。
【０１０７】
本変形例では、第２の実施の形態と以下の差異がある。
・変換倍率判定部１３２３を有さない。
・初期値生成部１３２４は、変換倍率判定信号が拡大を示しているか否かによる条件判定を行わない。
・新規画素位置演算器１３１１は、補正機能を有する。
以上の３点について以下に詳述する。
【０１０８】
本変形例においては、変換倍率判定部１３２３は存在しないため、変換倍率判定信号は存在しない。初期値生成部１３２４は、変換倍率が拡大であるか否かに関わらず、同一の処理を施す。すなわち、ＶＡ初期値は以下のような値に設定される。
■モード判定信号がプログレッシブモードを示している場合
ＶＡ初期値は垂直倍率分子とする。（第１の実施形態に示した基本的な初期値）
■モード判定信号がインタレースモードを示している場合
◇フィールド判定信号が奇フィールドを示している場合
ＶＡ初期値は垂直倍率分子とする。（第１の実施形態に示した基本的な初期値）
◇フィールド判定信号が偶フィールドを示している場合
ＶＡ初期値は（３×垂直倍率分子−垂直倍率分母）／２とする。
【０１０９】
新規画素位置演算器１３１１は、パラメータＶＣが垂直倍率分子を超える値である場合に、その値を垂直倍率分子に置き換える補正機能をさらに有し、垂直方向の内分比を（補正したＶＣ）：（垂直倍率分子−補正したＶＣ）として演算する。水平方向に関わる処理については、本実施形態において説明した処理と同一である。なお、パラメータＶＣが垂直倍率分子を超えるのは、初期値生成部１３２４において、拡大処理の場合にもＶＡ初期値を（３×垂直倍率分子−垂直倍率分母）／２としているためである。
【０１１０】
パラメータＶＣが垂直倍率分子を超えている間は、比較器１３０９において０以下と判定されることがないため、垂直領域移動命令信号が領域移動を命ずることはなく、また新規画素位置演算器１３１１は、垂直倍率分子に補正された値で領域内の新規画素位置を設定するため、元画像の最初のライン位置に新規画素を生成していくことになる。
【０１１１】
上述したように、本実施形態によれば、モード判定部１３２１が、モード信号に基づいてインタレースモードであると判定した場合に、フィールド判定部１３２２は奇フィールド、偶フィールドを識別する。初期値生成部１３２４は、非ライン成分の解像度変換倍率に基づいて、各フィールドに見合った初期値を生成し、第２の演算回路１３０６に供給する。これによって、第１の実施形態と同様の効果を得ると共に、各フィールドに適した領域決定を行うことができ、両フィールドを合成した際のライン間隔を等間隔にすることができる。
【０１１２】
また、初期値生成部１３２４が、変換倍率判定部１３２３による拡大・縮小の判定結果に基づいて、パラメータＶＡの初期値を補正することによって、解像度変換後の新規画素を生成する範囲を適切に設定し、新規画素生成に必要な新規画素周辺の元画像の画素が、不足することなく揃うようにすることができる。
【０１１３】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態による画像解像度変換装置の構成を示すブロック図である。
【図２】画素値記憶部１０１の構成を示すブロック図である。
【図３】新規に画素を設定する領域を囲む元画像画素群の構成を示す参考図である。
【図４】１６点補間のための領域設定を説明するための参考図である。
【図５】新規に画素を設定する領域を説明するための参考図である。
【図６】拡大処理の例を説明するための参考図である。
【図７】縮小処理の例を説明するための参考図である。
【図８】新規画素の周辺の１６点を用いて１６点補間を行う例を説明するための参考図である。
【図９】領域決定部の構成の背景を説明するための参考図である。
【図１０】領域決定部の構成を示すブロック図である。
【図１１】画素値読み取り制御部１０３の構成を示すブロック図である。
【図１２】補間演算部１０４の構成を示すブロック図である。
【図１３】本発明の第２の実施形態による領域決定部１０２の構成を示すブロック図である。
【図１４】解像度変換後のライン位置を説明するための参考図である。
【符号の説明】
【０１１５】
１０１・・・画素値記憶部、１０２・・・領域決定部、１０３・・・画素値読み取り制御部、１０４・・・補間演算部、１０５・・・画素値書き込み制御部、３０１，１３０１・・・第１の演算回路、３０２，３０４，３０７，３０９，１３０２，１３０４，１３０７，１３０９・・・比較器、３０３，３０８，１３０３，１３０８・・・減算器、３０５，３１０，６１１，６１３，１３０５，１３１０・・・加算器、３０６，１３０６・・・第２の演算回路、３１１，１３１１・・・新規画素位置演算器、５０１，５０３・・・調整用論理回路、５０２・・・カウンタ、６０１・・・水平係数演算器、６０２・・・垂直係数演算器、６１０，６１２・・・乗算器、１３２１・・・モード判定部、１３２２・・・フィールド判定部、１３２３・・・変換倍率判定部、１３２４・・・初期値生成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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