(57)【要約】【課題】  ＩＣカードに搭載される不揮発性メモリは破壊読み出し方式をとっているため、読み出し時の再書き込みの際に、電源ノイズによるデータ改ざんの可能性があり、セキュリティ性能に大きな影響を及ぼす。【解決手段】  メモリセルより読み出したデータを保持するセンスアンプ内ラッチ回路３と電源ノイズ耐性が同等の検知用ラッチ回路５と、再書き込み動作の終了直前に、検知用ラッチ回路５に保持された電位と物理的に固定された比較対象電位とを比較し、両者が一致しない場合に異常であることを外部に通知する判定回路６とを設ける。予め検知用ラッチ回路５に比較対象電位と同等の電位を保持させておき、再書き込み動作の終了直前に、比較対象電位と検知用ラッチ回路５に保持された電位を比較し、両者が一致しない場合には、再書き込み動作の最中に電源ノイズによりラッチ回路３に保持された再書き込み用データが改ざんされていると判断できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
各メモリセルからデータ読み出し動作時に前記メモリセルから発生する電位を保持するデータラッチ回路を備え、データ読み出し動作の直後に前記データラッチ回路に保持された電位を前記メモリセルのデータとしてデータ再書き込み動作を行う破壊読出し方式不揮発性メモリであって、
前記データラッチ回路と同等以下の電源ノイズ耐性を有し、データ再書き込み動作よりも前に所定電位を保持する検知用ラッチ回路と、
データ再書き込み動作の終了直前に、前記検知用ラッチ回路に保持された電位と物理的に固定された電位とを比較し、その両者が一致しない場合に異常であることを外部に通知する判定回路とを設け、
前記検知用ラッチ回路に保持される前記所定電位を前記判定回路で比較される物理的に固定された電位と同等の電位に設定したことを特徴とする破壊読出し方式不揮発性メモリ。
【請求項２】
前記検知用ラッチ回路は、前記データラッチ回路の電源ノイズ耐性よりも低く、かつ通常動作時には保有する電位が変化しない電源ノイズ耐性を有した請求項１に記載の破壊読出し方式不揮発性メモリ。
【請求項３】
前記検知用ラッチ回路と前記判定回路とからなる判定セットを複数設けた請求項１に記載の破壊読出し方式不揮発性メモリ。
【請求項４】
複数の前記判定セットには、前記検知用ラッチ回路で保持される前記所定電位と前記判定回路で比較される物理的に固定された電位とを動作電源電圧レベルに設定した第１の判定セットと、前記検知用ラッチ回路で保持される前記所定電位と前記判定回路で比較される物理的に固定された電位とを電位ゼロに設定した第２の判定セットとを含む請求項３に記載の破壊読出し方式不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、破壊読出し方式を用いるＦｅＲＡＭ等の不揮発性メモリに関する。
【背景技術】
【０００２】
近年、電子決済、定期券、社員章などを使用用途としたＩＣカードの普及が進み、またＩＣカードが取り扱う電子マネーやＩＤといったデータの重要性から、カード内部に保存されるデータに対するセキュリティ性能が注目されている。さらに、ＩＣカード単体での高度なプログラム実行が要求されており、このためカード内部での不揮発性メモリを含めたシステムの高速動作が必要とされている。
【０００３】
このため、プログラムデータや暗号に使用する乱数、ＩＤ、通信毎に変化する暗号鍵を保存する不揮発性メモリとして、ＦｌａｓｈメモリもしくはＥＥＰＲＯＭではなく、書き込み時間の早いＦｅＲＡＭを用いることにより、前述の要求される高速動作に対応することができる。
【０００４】
一方、ＩＣカードに搭載される不揮発性メモリに保存される重要データとして、個人ＩＤ、製造ＩＤ、暗号鍵のもととして使用されるカード固有乱数などの、金銭的に価値のある重要なデータが存在する。このようなデータはカード自身を証明するための認証処理に使用されることが多く、前述のデータを悪意あるユーザーから改ざんされた場合、ＩＣカードによって成り立つシステムのセキュリティ性に壊滅的なダメージを与えることとなる。よって、ＩＣカードに搭載されるデータの保護は非常に重要である。
【０００５】
前述の通り、ＩＣカードにＦｅＲＡＭを搭載することにより、処理速度の向上、また、非接触ＩＣカードであれば低消費電力等による通信距離の増大が見込まれ、そのメリットは大きい。しかしながら、ＦｅＲＡＭは現在の技術においては、アクセス方式が破壊読出し方式であり、任意のメモリセルにアクセスし、データを読み出すと、メモリセルに保存されているデータは破壊されてしまう。このため、読出したデータを再書込みする必要性があるが、この再書込みの際に読み出したデータを書き戻すためのデータが改ざんされると、再書込み実施の際に意識的に改ざんされたデータがＦｅＲＡＭに書込まれてしまい、結果としてＩＣカードシステムのセキュリティ性能を大きく損なうことになる。
【０００６】
これに対し、特許文献１に開示された技術では、読み出したデータを複数のラッチ回路にラッチし、電源ノイズ等の悪意ある攻撃に対してある程度の耐性を保持することが可能である。
【特許文献１】特開２０００−０９０６８４号公報（特願平１０−２５９５４９）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述の方法では複数のラッチ回路にデータを保存しても、再書込みを行うためのデータが電源ノイズにより破壊された場合、ＦｅＲＡＭに対して改ざんされたデータが書込まれ、そのままそのデータが使用されてしまう。また、各ラッチ回路が信号線で接続されているため、強烈なノイズにより全ラッチ回路が同時に変異してしまう可能性があり、悪意ある攻撃によるデータの改ざんを防ぐことができない。したがって、改ざんされたデータが書込まれると、それを検知できず、改ざんされたデータがそのまま使用されてしまうという問題があった。
【０００８】
本発明は、データ読み出し時の再書き込みを行う際に電源ノイズによる悪意ある攻撃によりデータが改ざんされたかどうかを検知することができる破壊読出し方式不揮発性メモリを提供することである。
【課題を解決するための手段】
【０００９】
本発明の破壊読出し方式不揮発性メモリは、各メモリセルからデータ読み出し動作時にメモリセルから発生する電位を保持するデータラッチ回路を備え、データ読み出し動作の直後にデータラッチ回路に保持された電位をメモリセルのデータとしてデータ再書き込み動作を行う破壊読出し方式不揮発性メモリであって、データラッチ回路と同等以下の電源ノイズ耐性を有し、データ再書き込み動作よりも前に所定電位を保持する検知用ラッチ回路と、データ再書き込み動作の終了直前に、検知用ラッチ回路に保持された電位と物理的に固定された電位とを比較し、その両者が一致しない場合に異常であることを外部に通知する判定回路とを設け、検知用ラッチ回路に保持される所定電位を判定回路で比較される物理的に固定された電位と同等の電位に設定したことを特徴とする。
【００１０】
この構成によれば、物理的に固定された電位と検知用ラッチ回路に保存された電位を比較し、その両者が一致しない場合に異常であることを外部に通知することで、再書き込み動作の最中に電源ノイズによりデータラッチ回路に保存されたデータ（再書き込み用データ）が破壊・改ざんされたことを検知することができる。これは、検知用ラッチ回路の電源ノイズ耐性がデータラッチ回路の電源ノイズ耐性と同等あるいはそれ以下であることから、検知用ラッチ回路に保存された電位が変化していた場合、データラッチ回路に保存されたデータも電源ノイズによって変化したと判断できるからである。このように従来のデータラッチ回路を複数用意する方法に比べて確実にデータ改ざんの有無を検知することが可能となる。
【００１１】
本発明において、検知用ラッチ回路は、データラッチ回路の電源ノイズ耐性よりも低く、かつ通常動作時には保有する電位が変化しない電源ノイズ耐性を有するようにしてもよい。
【００１２】
本発明において、検知用ラッチ回路と判定回路とからなる判定セットを複数設けてもよい。この構成により、電源ノイズによるデータ改ざんの検知能力をより向上することができる。
【００１３】
また、複数の判定セットには、検知用ラッチ回路で保持される所定電位と判定回路で比較される物理的に固定された電位とを動作電源電圧レベルに設定した第１の判定セットと、検知用ラッチ回路で保持される所定電位と判定回路で比較される物理的に固定された電位とを電位ゼロに設定した第２の判定セットとを含むようにしてもよい。この構成により、電源ノイズの極性に依存することなく、高い確率で電源ノイズによるデータの改ざんを検知することができる。
【発明の効果】
【００１４】
本発明によれば、物理的に固定された電位と検知用ラッチ回路に保存された電位を比較し、その両者が一致しない場合に異常であることを外部に通知することで、再書き込み動作の最中に電源ノイズによりデータラッチ回路に保存されたデータ（再書き込み用データ）が破壊・改ざんされたことを検知することができ、このような破壊読出し方式を用いる不揮発性メモリを搭載したＩＣカードのセキュリティ性能を高めることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面に基づいて詳細に説明する。
【００１６】
図１は本発明の実施形態の不揮発性メモリであるＦｅＲＡＭにおける、現在では一般的な２Ｔ２Ｃの構成をとるメモリセルとその制御装置の構成を示す。また、図２は本発明の実施形態の不揮発性メモリであるＦｅＲＡＭにおける読み出しシーケンスを示したものである。
【００１７】
以下に図１の構成における、ＦｅＲＡＭに対する読み出し動作と再書き込み動作を、図２のシーケンスを用いながら説明する。図２のステップＳ１に記述されている通り、ワード線ＷＬを”Ｈ”にすることにより、両メモリセルとそれぞれに割り振られたビット線ＢＬ０及びＢＬ１を接続する。接続の後、ステップＳ２に記述されている通り、セルプレートＣＰに強誘電体の特性に応じた電位を与えることにより、ビット線ＢＬ０及びＢＬ１にそれぞれの強誘電体に蓄積された分極量に応じた電位が発生する。メモリセルが２Ｔ２Ｃの形態をとるため、通常は双方異なる分極量を蓄積しておくため、ビット線ＢＬ０とＢＬ１には電位差が生じる。ステップＳ３に記述されているとおり、前述のビット線ＢＬ０とＢＬ１における電位差をセンスアンプ２によって増幅させビット線ＢＬ０とＢＬ１を”Ｈ”レベルもしくは”Ｌ”レベルに安定させる。この時点でビット線ＢＬ０及びＢＬ１に発生した電位により、メモリセルにおけるデータの”１”もしくは”０”を判別する。
【００１８】
この際、強誘電体である各メモリセルに対してセルプレートＣＰより電位を与えたことにより、強誘電体が保持するヒステリシス曲線が変化してしまい、メモリセル自身が保持するデータは破壊されてしまうため、再度メモリセルに対し読み出したデータを書き込む必要がある。そこで、ステップＳ４に記述されている通り、センスアンプ内ラッチ回路３に、ビット線ＢＬ０、ＢＬ１に発生している電位を保存し、各強誘電体に対して再書き込みを実施するため、図１における選択信号線ＣＳ１を”Ｈ”にすることにより、センスアンプ内ラッチ回路３とビット線ＢＬ０、及びＢＬ１を接続し、センスアンプ内ラッチ回路３に各ビット線の電位を保存する。また、センスアンプ内ラッチ回路３に保存されたデータは内部のシステムに対し送信される。次にステップＳ５に記述されている通り、センスアンプ２においてビット線ＢＬ０、ＢＬ１が増幅された段階で再書き込みは開始されている。ビット線ＢＬ０が”Ｈ”、ビット線ＢＬ１が”Ｌ”である場合、ビット線ＢＬ１側の強誘電体に対してＢＬ−ＣＰの方向で”Ｌ”−”Ｈ”の書き込みが行われている。さらにステップＳ６に記述されている通り、セルプレートＣＰを”Ｌ”にたち下げることで、ビット線ＢＬ０側の強誘電体に対してＢＬ−ＣＰの方向で”Ｈ”−”Ｌ”の書き込みを実施する。再書き込み時間はメモリコア内部のワード線コントローラ４によって決定されるため、再書き込み終了のタイミングは把握できる。
【００１９】
本発明が解決しようとする課題は、前述のセンスアンプ内ラッチ回路３に保存したデータのメモリへの再書き込みにおいて、電源パルス等のノイズや、各ビット線に対する電圧の強制印加などにより、センスアンプ内ラッチ回路３に保存されたデータが破壊され、破壊されたデータが書き戻されることにより、データが改ざんされることにある。
【００２０】
そこで、本発明の実施形態では以下のように構成することを特徴とする。図１における検知用ラッチ回路５、および判定回路６を設置する。検知用ラッチ回路５は、センスアンプ内ラッチ回路３に対して物理的に近傍に配置し、特に周辺レイアウトに対しては、電源レイヤへの距離が等しいことが望ましい。また、そのデータを保存するラッチ回路の構成として、電源ノイズに対する耐性がセンスアンプ内ラッチ回路３と同等であり、具体的にはラッチ回路内外のシールド、また、回路を構成するトランジスタのサイズも同等である。この検知用ラッチ回路５に保存されるデータは、電源投入時に判定回路６内部における物理的に固定された比較対象電位（例えば図３のＶ１）と同じデータに設定される。つまり、判定回路６内部の比較対象電位が”Ｈ”である場合、その入力ＤＤ１に現れる電位も”Ｈ”となるように設定し、判定回路６内部の比較対象電位が”Ｌ”である場合、その入力ＤＤ１に現れる電位も”Ｌ”となるように設定する。なお、比較対象電位が物理的に固定された電位であるということは、電源線（”Ｈ”レベル）または接地線（”Ｌ”レベル）に直接接続して比較対象電位を取り出しているということである。
【００２１】
検知用ラッチ回路５は、例えば図４に示す回路構成にすることができる。図４の電位Ｖ２は、前述の比較対象電位Ｖ１と同電位と設定し、この電位Ｖ２と入力ＤＤ１との間に信号ＴＭ２により接続・分離の制御が可能なトランスファーゲートを挿入する。デバイスの電源投入時で、不揮発性メモリにアクセスする前に、この信号ＴＭ２を一時的にトランスファーゲートが接続する極性（図４では”Ｈ”）に電位を固定し、電位Ｖ２と入力ＤＤ１を同電位とする。その後、不揮発性メモリにアクセスする前に信号ＴＭ２をトランスファーゲートが分離する極性（図４では”Ｌ”）に電位を固定し、入力ＤＤ１と電位Ｖ２を分離する。この動作により、電源投入時に比較対象電位Ｖ１と入力ＤＤ１に対し同電位を設定する。
【００２２】
判定回路６は、例えば図３に示す回路構成にすることができ、入力ＤＤ１の信号と、物理的に”Ｌ”もしくは”Ｈ”に固定され（図３では”Ｌ”に固定）、電源ノイズによって変異しない電位Ｖ１とを比較する。さらに、ワード線コントローラ４からの信号ＴＭ１が”Ｈ”になることにより、その比較結果をマイコン等のシステムに対して表示することを特徴とする。このように検知用ラッチ回路５および判定回路６を用いて、センスアンプ内ラッチ回路３に保存されているデータが任意の電源ノイズによって破壊されていないかどうかを検知し、正常に再書き込み動作が行われているかどうかを判断する。
【００２３】
図２のステップＳ５、Ｓ６にて再書き込みを行い、メモリセルに対して十分に書き込みが行われたとワード線コントローラ４は判断して、ワード線ＷＬを立ち下げて”Ｌ”とすることにより再書き込みを終了させようとするが、その直前にワード線コントローラ４は信号ＴＭ１を”Ｈ”にすることにより、再書き込みが終了することを判定回路６に通知する。信号ＴＭ１が”Ｈ”にされることにより、判定回路６内部におけるＤＤ１の電位と物理的に固定された電位Ｖ１の比較結果はマイコン等のシステムに通知される。
【００２４】
この際、検知用ラッチ回路５に保存されたデータ（ＤＤ１の電位）と、判定回路６内部で比較対象となっている電位Ｖ１とが異なる場合、任意の電源ノイズによるセンスアンプ内ラッチ回路３のデータ改ざんがあった可能性があると判断する。これは、検知用ラッチ回路５とセンスアンプ内ラッチ回路３の電源ノイズ耐性が同等であり、検知用ラッチ回路５が保存するデータが再書き込み動作を行う前と比較して変化している場合、センスアンプ内ラッチ回路３に保存されたデータも変化していると推測され、結果として、再書き込みの際に読み出したデータと異なるデータが書き込まれていると判断できるからである。また、ＤＤ１の電位の比較対象となる物理的に固定された電位Ｖ１は、不揮発性メモリを動作させる上で、電源ノイズによって変化することはない。
【００２５】
また、センスアンプ内ラッチ回路３に保存されたデータを、別に用意したラッチ回路に保存し、再書き込み終了時に比較することによりデータが改ざんされたかどうかを確認する方法もあるが、その場合は同時に同方向にデータが変化してしまう可能性があるため、判定能力が下がる。
【００２６】
上記理由により、図１のステップＳ７に示すとおり、検知用ラッチ回路５データを判定回路６によって確認し、センスアンプ内ラッチ回路３にデータが正常に保存されているかどうかを判断する。検知用ラッチ回路５に保存されたデータが再書き込み前と同じであった場合は、正常にセンスアンプ内ラッチ回路３にデータが保存されていると判断し、ステップＳ８に示すとおり、ワード線コントローラ４によってワード線ＷＬを”Ｌ”にし、再書き込みを終了する。検知用ラッチ回路５に保存されたデータが再書き込み前と異なる場合は、ステップＳ９に示すとおり、マイコン等のシステムに対して割り込みを発生させ、データが改ざんされている可能性があることを通知する。これを受けてシステム側では不揮発性メモリの初期化や、ＩＣカードとして使用できない状態にするといった対応をすることにより、改ざんされたデータのままでの使用を防ぐ。
【００２７】
上記のように、センスアンプ内ラッチ回路３に保存されたデータに対し、検知用ラッチ回路５を用いて改ざんの有無を検知することによりセキュリティ性能の高い不揮発性メモリを実現することができる。
【００２８】
なお、検知用ラッチ回路５は、電源ノイズに対する耐性において、センスアンプ内ラッチ回路３に対して耐性が低くてもよいが、通常使用時（任意に電源ノイズを発生させていない状態）において、検知用ラッチ回路５内部のデータが反転しないレベルとする。
【００２９】
また、検知用ラッチ回路５を複数設置し、各検知用ラッチ回路５を各センスアンプ２に対し近傍に設置することにより、より電源ノイズによるデータ改ざんの検知能力を向上させることができる。
【００３０】
また、前述の検知用ラッチ回路５を複数設置し、その際検知用ラッチ回路５にあらかじめ記録させるデータを”Ｈ”と”Ｌ”に振り分けることにより、電源ノイズの方向に依存することなく、高い確率で電源ノイズによるデータの改ざんを検知することができる。
【００３１】
なお、検知用ラッチ回路５を複数設置する場合には、それに対応して判定回路６も複数設置され、いずれか１つの判定回路６において、検知用ラッチ回路５に保存されたデータ（ＤＤ１の電位）と、比較対象電位Ｖ１とが異なる場合、任意の電源ノイズによるセンスアンプ内ラッチ回路３のデータ改ざんがあった可能性があると判断し、マイコン等のシステムに対して割り込みを発生させ、データが改ざんされている可能性があることを通知するようにすればよい。
【産業上の利用可能性】
【００３２】
本発明にかかる破壊読出し方式不揮発性メモリは、これを内蔵するＩＣカード等に対し高いセキュリティ性能を備えることができ、ＩＣカード等の市場において、非常に有用なものとなる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態の不揮発性メモリの構成図
【図２】本発明の実施形態の不揮発性メモリの動作シーケンス図
【図３】図１における判定回路の一例を示す図
【図４】検知用ラッチ回路の構成図
【符号の説明】
【００３４】
１    メモリセル
２    センスアンプ
３    センスアンプ内ラッチ回路
４    ワード線コントローラ
５    検知用ラッチ回路
６    判定回路
【図１】
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【図２】
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【図３】
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【図４】
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