(57)【要約】【課題】  エンコードデータをデコードする被試験対象を、ＩＣ試験装置で試験が行えるテストシステムを実現することを目的にする。【解決手段】  本発明は、エンコードデータをデコードする被試験対象を試験するテストシステムに改良を加えたものである。本装置は、被試験対象の出力より、マッチを検出するマッチ検出回路と、このマッチ検出回路のマッチ検出により、被試験対象の同期クロックごとに、被試験対象のデコードデータの書き込みを行うＦＩＦＯメモリと、マッチ検出回路のマッチ検出により、ＦＩＦＯメモリに読み込みクロックを出力し、この出力と期待値との比較を行うＩＣ試験装置とを備えたことを特徴とする装置である。【選択図】      図１
2006030099.tif 000002
【特許請求の範囲】
【請求項１】
エンコードデータをデコードする被試験対象を試験するテストシステムにおいて、
前記被試験対象の出力より、所望のパターンのマッチを検出するマッチ検出回路と、
このマッチ検出回路のマッチ検出により、前記被試験対象のデコードデータと同期する同期クロックごとに、被試験対象のデコードデータの書き込みを行うＦＩＦＯメモリと、
前記マッチ検出回路のマッチ検出により、前記ＦＩＦＯメモリに読み込みクロックを出力し、この出力と期待値との比較を行うＩＣ試験装置と
を備えたことを特徴とするテストシステム。
【請求項２】
被試験対象のデコードデータを保持する第１のラッチ回路と、
被試験対象の同期クロックを入力し、前記第１のラッチ回路のラッチクロック、ＦＩＦＯメモリの書き込みクロックを出力するタイミング生成回路と
を設けたことを特徴とする請求項１記載のテストシステム。
【請求項３】
被試験対象の同期クロックを分周し、ＩＣ試験装置にテストレートとして与える分周回路を設けたことを特徴とする請求項１または２記載のテストシステム。
【請求項４】
少なくとも２種類のラッチタイミングで、ＦＩＦＯメモリの出力を保持し、ＩＣ試験装置に出力する第２のラッチ回路を設けたことを特徴とする請求項１〜３のいずれかに記載のテストシステム。
【請求項５】
ＩＣ試験装置は、
被試験対象に出力、または、ＦＩＦＯメモリに出力するドライバと、
ＦＩＦＯメモリの出力が入力されるコンパレータと、
前記ドライバに信号を出力すると共に、前記コンパレータの出力と期待値とを比較する試験部と
を有することを特徴とする請求項１〜４のいずれかに記載のテストシステム。
【請求項６】
被試験対象は、少なくともＭＰＥＧのデコーダを含むことを特徴とする請求項１〜５のいずれかに記載のテストシステム。
【請求項７】
被試験対象にクロックを与えるクロック生成回路を設けたことを特徴とする請求項１〜６のいずれかに記載のテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンコードデータをデコードする被試験対象、例えばＩＣ，ＬＳＩ等を、ＩＣ試験装置で試験が行えるテストシステムに関するものである。
【背景技術】
【０００２】
ＭＰＥＧ（Motion Picture Experts Group）２デコーダのＩＣ、例えばテレビ用ＩＣの試験を行う場合、ＭＰＥＧ２デコーダに対して、エンコードデータを入力し、デコードデータをアナログ信号にして、モニタに入力し、モニタで画面を確認し、ＩＣの良否の判定を行っていた。このような装置を図４に示し説明する。
【０００３】
図４において、クロック生成回路１は、映像クロック、ＭＰＵクロックを発生する。被試験対象（以下ＤＵＴ）２は例えばハイビジョンテレビ用のＩＣで、エンコードデータ、クロック生成回路１からのクロックを入力し、ＭＰＥＧ２デコーダ２１、ＭＰＵ（マイクロプロセッサユニット）２２などから、デコードデータ、アナログモニタ出力を行う。ＭＰＥＧ２デコーダ２１は、映像クロックで動作し、エンコードデータをデコードデータに変換する。ＭＰＵ２２は、ＭＰＵクロックで動作し、ＭＰＥＧ２デコーダ２１の制御等を行う。モニタ３は、アナログモニタ出力を入力し、表示を行う。
【０００４】
このような装置の動作を以下に説明する。図示しないデータ発生装置により、ＭＰＥＧ２のエンコードデータをＤＵＴ２に与え、ＤＵＴ２のＭＰＥＧ２デコーダ２１がデコードし、ＤＵＴ２内の図示しないＤ／Ａコンバータからアナログモニタ出力をモニタ３に出力する。そして、モニタの表示により、映像を確認して、ＤＵＴ２の良否の判定を行なっていた。
【０００５】
このように、目視により試験を行っているため、ミスが発生し易く、小さな欠陥を見つけることができなかった。また人手に頼るため、テスト時間が多くかかっていた。そこで、特許文献１等に示されるようなＩＣ試験装置を用いて、ＭＰＥＧ２デコーダの試験を行うことが検討された。
【０００６】
【特許文献１】特開２０００−２９２５００号公報  （段落番号０００２−００２１、図３）
【０００７】
ＭＰＥＧ２デコーダのデコードデータは、エンコードデータより約１０倍大きく、また、ＭＰＥＧＥ２デコーダからデコードデータが出力されるタイミングも、どのタイミングでデータが出力されてくるか、タイミングを特定することが難しい。そのため、所望のパターンが出力されたことを検出して、ＩＣ試験装置側で期待値と比較するタイミング合わせを行うことが考えられる。しかし、所望の出力を検出後では、ＭＰＥＧ２デコーダの出力が先に進み、試験を行うことができなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、エンコードデータをデコードする被試験対象を、ＩＣ試験装置で試験が行えるテストシステムを実現することにある。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
エンコードデータをデコードする被試験対象を試験するテストシステムにおいて、
前記被試験対象の出力より、所望のパターンのマッチを検出するマッチ検出回路と、
このマッチ検出回路のマッチ検出により、前記被試験対象のデコードデータと同期する同期クロックごとに、被試験対象のデコードデータの書き込みを行うＦＩＦＯメモリと、
前記マッチ検出回路のマッチ検出により、前記ＦＩＦＯメモリに読み込みクロックを出力し、この出力と期待値との比較を行うＩＣ試験装置と
を備えたことを特徴とするものである。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、
被試験対象のデコードデータを保持する第１のラッチ回路と、
被試験対象の同期クロックを入力し、前記第１のラッチ回路のラッチクロック、ＦＩＦＯメモリの書き込みクロックを出力するタイミング生成回路と
を設けたことを特徴とするものである。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、
被試験対象の同期クロックを分周し、ＩＣ試験装置にテストレートとして与える分周回路を設けたことを特徴とするものである。
【００１２】
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
少なくとも２種類のラッチタイミングで、ＦＩＦＯメモリの出力を保持し、ＩＣ試験装置に出力する第２のラッチ回路を設けたことを特徴とするものである。
【００１３】
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
ＩＣ試験装置は、
被試験対象に出力、または、ＦＩＦＯメモリに出力するドライバと、
ＦＩＦＯメモリの出力が入力されるコンパレータと、
前記ドライバに信号を出力すると共に、前記コンパレータの出力と期待値とを比較する試験部と
を有することを特徴とするものである。
【００１４】
請求項６記載の発明は、請求項１〜５のいずれかに記載の発明において、
被試験対象は、少なくともＭＰＥＧのデコーダを含むことを特徴とするものである。
【００１５】
請求項７記載の発明は、請求項１〜６のいずれかに記載の発明において、
被試験対象にクロックを与えるクロック生成回路を設けたことを特徴とするものである。
【発明の効果】
【００１６】
本発明によれば、マッチ検出回路でマッチを検出し、この検出により、ＦＩＦＯメモリにデコードデータを格納するので、データの洩れなく、被試験対象の試験をＩＣ試験装置で行うことができる。
【００１７】
請求項３によれば、被試験対象の同期クロックを分周回路で分周し、ＩＣ試験装置のテストレートとし、ＦＩＦＯメモリからデータの読み出しを書き込みと周波数同期して、読み出すことができるので、ＦＩＦＯメモリの容量を抑えることができ、試験時間の短縮も行える。
【００１８】
請求項４によれば、ＦＩＦＯメモリの出力を、ラッチ回路で複数チャネルに分配して保持し、ＩＣ試験装置に出力しているので、ＩＣ試験装置が低速なものでよい。
【発明を実施するための最良の形態】
【００１９】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し説明を省略する。
【００２０】
図１において、ＩＣ試験装置４は、試験部４１、ドライバＤ１〜Ｄ５、コンパレータＣ１，Ｃ２からなる。試験部４１は、テストレート、マッチフラグを入力し、テストレートに基づいて、信号出力、入力信号と期待値との比較を行う。複数のドライバＤ１は、試験部４１からのエンコードデータをＤＵＴ２に出力する。ドライバＤ２は、試験部４１からの読み込みクロックが入力される。ここで、ドライバＤ２は、ＩＣ試験装置で一般に用いられるピンマルチ機能によりテストレート内で２つのパルスを発生し、２つのドライバの出力を図示しないＯＲゲートで論理和を行い、テストレート内で４つのパルスとしている。ドライバＤ３は、試験部４１からの読み込みイネーブル信号が入力される。ドライバＤ４，Ｄ５は、試験部４１からのラッチクロックが入力される。コンパレータＣ１，Ｃ２は、試験部４１に出力する。
【００２１】
タイミング生成回路５は、ＭＰＥＧ２デコーダ２１から、デコードデータに同期する同期クロックを入力し、タイミング調整を行う。マッチ検出回路６は、ＭＰＥＧ２デコーダ２１のデコードデータ（フレーム同期信号を含む）、ＭＰＵ２２からの出力開始信号を入力し、マッチを検出し、試験部４１にマッチフラグを出力すると共に、タイミング生成回路５の出力タイミングで、書き込みイネーブル信号を出力する。ラッチ回路Ｌ１は、タイミング生成回路５のクロックにより、ＤＵＴ２のデコードデータを保持する。ＦＩＦＯ（First In First Out）メモリ７は、マッチ検出回路６の書き込みイネーブル信号により、タイミング生成回路６のクロックごとに、ラッチ回路Ｌ１からのデコードデータの書き込みを行い、ドライバＤ３の読み込みイネーブル信号により、ドライバＤ２の読み込みクロックごとに、データを出力する。ラッチ回路Ｌ２，Ｌ３は、ＦＩＦＯメモリ７の出力を入力し、それぞれ、ドライバＤ４，Ｄ５のラッチクロックにより保持し、コンパレータＣ１，Ｃ２に出力する。分周回路８は、ＭＰＥＧ２デコーダ２１の同期クロックを分周し、テストレートとして、試験部４１に与える。
【００２２】
このような装置の動作を以下に説明する。図２，３は図１に示す装置の動作を示したタイミングチャートで、図２はＦＩＦＯメモリ７の書き込みタイミングを示し、図３はＦＩＦＯメモリ７の読み出しタイミングを示す。
【００２３】
図２において、（１）はＭＰＥＧ２デコーダ２１の同期クロック、（２）はＭＰＥＧ２デコーダ２１のデコードデータ（フレーム同期信号を除く）、（３）はＭＰＥＧ２デコーダ２１のフレーム同期信号、（４）はＭＰＵ２２の出力開始信号、（５）はタイミング生成回路５の出力、（６）はラッチ回路Ｌ１の出力、（７）はマッチ検出回路６のマッチフラグ、（８）はマッチ検出回路６が出力する書き込みイネーブル信号である。図３において、（１）はＭＰＥＧ２デコーダ２１の同期クロック、（２）は分周回路８の分周出力、（３）はＦＩＦＯメモリ７の読み込みクロック、（４）はＦＩＦＯメモリ７の読み込みイネーブル信号、（５）はＦＩＦＯメモリ７のデータ出力、（６）はラッチ回路Ｌ２のラッチクロック、（７）はラッチ回路Ｌ３のラッチクロック、（８）はコンパレータＣ１側の比較タイミング、（９）はコンパレータＣ２側の比較タイミングである。
【００２４】
試験部４１は、ドライバＤ１を介して、エンコードデータをＤＵＴ２に出力する。そして、ＩＣ試験装置４はエンコードデータ出力後、待ち状態となる。ＤＵＴ２は、エンコードデータを入力し、ＭＰＥＧ２デコーダ２１によりデコードを行い、一旦内部バッファに蓄える。そして、ＭＰＵ２２が、ＭＰＥＧ２デコーダ２１の状態を監視し、エンコードデータの出力準備ができると、ＭＰＥＧ２デコーダ２１に出力開始を指示すると共に、有効な画像のフレームの出力直前に出力開始信号をマッチ検出回路６に出力する。ここで、ＤＵＴ２は図示しないメモリに接続され、このメモリに従って、ＭＰＵ２２は動作する。従って、ＭＰＵ２２の動作は実際に製品として使用される動作と異なっている。すなわち、ＭＰＵ２２が出力する出力開始信号は、実際の製品の使用状態では出力されない。出力開始指示により、ＭＰＥＧ２デコーダ２１は、フレーム同期信号を含むデコードデータ、同期クロックを出力する。
【００２５】
マッチ検出回路６が、ＭＰＵ２２から出力開始信号を入力し、ＭＰＥＧ２デコーダ２１のフレーム同期信号により、マッチフラグを遷移させる（ａ）。そして、タイミング生成回路５が、ＭＰＥＧ２デコーダ２１の同期クロックを入力し、タイミング調整して、マッチ検出回路６に出力すると共に、ラッチ回路Ｌ１のラッチクロック、ＦＩＦＯメモリ７の書き込みクロックを出力する。このクロックにより、ラッチ回路Ｌ１はデコードデータを保持し、マッチ検出回路６は、書き込イネーブル信号を立ち上がらせる（ｂ）。そして、次のクロックで、ラッチ回路Ｌ１の出力をＦＩＦＯメモリ７は書き込む（ｃ）。このような動作により、順次、ＦＩＦＯメモリ７にエンコードデータを書き込む。
【００２６】
このとき、分周回路８は、ＭＰＥＧ２デコーダ２１の同期クロック（７４ＭＨｚ）を１／４分周（１８．５ＭＨｚ）にして、テストレートとして試験部４１に出力し、このテストレートで試験部４１は動作を行っている。そして、試験部４１は、マッチ検出回路６からマッチフラグを入力して、ＦＩＦＯメモリ７への書き込みイネーブル信号を、ドライバＤ３を介して出力すると共に、ドライバＤ２を介して、読み込みクロックを出力する。
【００２７】
この読み込みクロックにより、ＦＩＦＯメモリ７がデータを出力する（ｄ）。次に、試験部４１は、ドライバＤ４を介して、ラッチクロックを出力し、このラッチクロックにより、ラッチ回路Ｌ２がＦＩＦＯメモリ７からのデータを保持する（ｅ）。このラッチ回路Ｌ２が保持するデータが、コンパレータＣ１に入力され、試験部４１が比較タイミングで期待値と比較し、良否の判定を行う（ｆ）。
【００２８】
次の読み込みクロックにより、ＦＩＦＯメモリ７がデータを出力する（ｇ）。次に、試験部４１は、ドライバＤ５を介して、ラッチクロックを出力し、このラッチクロックにより、ラッチ回路Ｌ３がＦＩＦＯメモリ７からのデータを保持する（ｈ）。このラッチ回路Ｌ３が保持するデータが、コンパレータＣ２に入力され、試験部４１が比較タイミングで期待値と比較し、良否の判定を行う（ｉ）。
【００２９】
そして、ＩＣ試験装置４は、１つのテストレート内で、コンパレータＣ１，Ｃ２の出力と期待値との比較を２回行える。従って、試験部４１が、ドライバＤ４を介して、ラッチクロックを出力し、このラッチクロックにより、ラッチ回路Ｌ２がＦＩＦＯメモリ７からのデータを保持する（ｊ）。このラッチ回路Ｌ２が保持するデータが、コンパレータＣ１に入力され、試験部４１が比較タイミングで期待値と比較し、良否の判定を行う（ｋ）。同様に、試験部４１が、ドライバＤ５を介して、ラッチクロックを出力し、このラッチクロックにより、ラッチ回路Ｌ３がＦＩＦＯメモリ７からのデータを保持する（ｌ）。このラッチ回路Ｌ３が保持するデータが、コンパレータＣ２に入力され、試験部４１が比較タイミングで期待値と比較し、良否の判定を行う（ｍ）。このような動作を繰り返し、ＤＵＴ２の試験が行われる。
【００３０】
このように、マッチ検出回路６でマッチを検出し、この検出により、ＦＩＦＯメモリ７にデコードデータを格納するので、データの洩れなく、ＤＵＴ２の試験をＩＣ試験装置４で行うことができる。
【００３１】
また、ＭＰＥＧ２デコーダ２１の同期クロックを分周回路８で分周し、ＩＣ試験装置４のテストレートとし、ＦＩＦＯメモリ７からデータの読み出しを書き込みと周波数同期して、読み出すことができるので、ＦＩＦＯメモリ７の容量を抑えることができ、試験時間の短縮も行える。
【００３２】
また、ＦＩＦＯメモリ７の出力を、ラッチ回路Ｌ１，Ｌ２で複数チャネルに分配して保持し、ＩＣ試験装置４に出力しているので、ＩＣ試験装置４が低速なものでよい。また、複数チャネルに分配しているので、１つのチャネルにおける期待値パターンのメモリ容量を減らすことができる。すなわち、メモリを大容量化する必要がない。
【００３３】
なお、本発明はこれに限定されるものではなく、ラッチ回路Ｌ１〜Ｌ３を設けない構成でもよい。また、ＩＣ試験装置４が高速動作可能ならば、分周回路８で分周する必要はない。
【００３４】
また、ＤＵＴ２がＭＰＥＧ２デコーダ２１を設け、ＭＰＥＧ２のデコードを行う構成を示したが、ＭＰＥＧ１やＭｏｔｉｏｎ  ＪＰＥＧ（Joint Photographic Coding Experts Group）等のデコードを行う構成でもよい。
【００３５】
また、タイミング生成回路６はマッチ検出回路５にタイミングを与える構成を示したが、与えない構成でもよい。すなわち、タイミング生成回路６がマッチフラグと同じ信号を書き込みイネーブル信号とする構成でもよい。
【００３６】
また、マッチ検出回路６は、ＭＰＵ２２の出力開始信号、ＭＰＥＧ２デコーダ２１のフレーム同期信号により、パターンマッチを検出する構成を示したが、ＭＰＥＧ２デコーダ２１のデコードデータのみで、パターンマッチを検出する構成でもよい。
【００３７】
また、ＩＣ試験装置４のドライバＤ１からエンコードデータをＤＵＴ２に与える構成を示したが、エンコードデータはデコードデータに比較し、データ容量が小さいので、メモリから与える構成でもよい。すなわち、メモリを別に設け、メモリに対し、ＩＣ試験装置４からアドレス等を与え、メモリからエンコードデータをＤＵＴ２に与える構成でもよい。
【００３８】
また、分周回路８は、１／４分周を行う構成を示したが、１／Ｎ（整数）でもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイミングチャートである。
【図３】図１に示す装置の動作を示したタイミングチャートである。
【図４】従来のＩＣ試験装置の構成を示した図である。
【符号の説明】
【００４０】
１  クロック生成回路
２  ＤＵＴ
４  ＩＣ試験装置
Ｄ１〜Ｄ５  ドライバ
Ｃ１，Ｃ２  コンパレータ
４１  試験部
５  タイミング生成回路
６  マッチ検出回路
７  ＦＩＦＯメモリ
８  分周回路
Ｌ１〜Ｌ３  ラッチ回路
【図１】
2006030099.tif 000003
【図２】
2006030099.tif 000004
【図３】
2006030099.tif 000005
【図４】
2006030099.tif 000006