(57)【要約】【課題】本発明は、リアルタイムクロック回路で使用される振動子の個体誤差等から生じる発振誤差を補正し、精度の高い時刻計時用のクロック信号を生成することを特徴とする。【解決手段】基準クロック信号CLKrefからウインドウパルスPw1を生成する分周器１２と、クロック信号CLK1、CLK2を発生する発振回路１９、２５と、第１、第２の選択回路２６、２９と、第１の選択回路で選択されたクロック信号とウインドウパルスとが入力される第１のＡＮＤゲート回路１３と、第２の選択回路の出力をカウントするカウンタ３０と、レジスタ３１と、カウンタ３０のカウントデータをレジスタに格納されたデータと比較して時刻計時用クロック信号CLK3を生成する比較器３２と、クロック信号CLK3及CLK2が入力される第２のＡＮＤゲート回路３４と、第２のＡＮＤゲート回路の出力をカウントするカウンタ３５とを具備し、レジスタ３１には、第１のカウンタのカウントデータまたは第２のカウンタのカウントデータが格納されることを特徴とする。【選択図】      図１
2006030136.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号を分周してウインドウパルスを生成する分周器と、
第１の周期を有する第１のクロック信号を発生する第１の発振回路と、
前記第１の周期よりも長い第２の周期を有する第２のクロック信号を発生する第２の発振回路と、
前記第１及び第２のクロック信号のいずれか一方のクロック信号を選択して出力する第１の選択回路と、
前記第１の選択回路で選択されたクロック信号と前記ウインドウパルスとの論理積をとる第１の論理積回路と、
前記第１の選択回路で選択されたクロック信号及び前記第１の論理積回路の出力のいずれか一方を選択して出力する第２の選択回路と、
前記第２の選択回路の出力をカウントする第１のカウンタと、
所定のデータが格納されるレジスタと、
前記第１のカウンタのカウントデータを前記レジスタに格納されたデータと比較して時刻計時用のクロック信号を生成する比較器と、
前記時刻計時用のクロック信号及び前記第２のクロック信号との論理積をとる第２の論理積回路と、
前記第２の論理積回路の出力をカウントする第２のカウンタとを具備し、
前記レジスタには、前記第１のカウンタのカウントデータもしくはこのカウントデータを一定数で除算したデータ、または前記第２のカウンタのカウントデータもしくはこのカウントデータを一定数で除算したデータが格納されることを特徴とするリアルタイムクロック回路。
【請求項２】
基準クロック信号を分周してウインドウパルスを生成し、このウインドウパルスの生成期間に、発振回路で発生されるクロック信号をカウントし、そのカウント数に応じたデータをレジスタに格納し、
前記クロック信号を再度、カウントし、比較器によりこのカウントデータを前記レジスタに格納されているデータと比較して時刻計時用のクロック信号を生成することを特徴とするリアルタイムクロック回路。
【請求項３】
基準クロック信号を分周してウインドウパルスを生成し、このウインドウパルスの生成期間に、第１の発振回路で発生される第１の周期を有する第１のクロック信号をカウントしてそのカウント数に応じたデータをレジスタに格納し、
前記第１のクロック信号を再度、カウントし、比較器によりこのカウントデータを前記レジスタに格納されているデータと比較して第１の時刻計時用のクロック信号を生成し、
前記第１の時刻計時用のクロック信号をウインドウパルスとして用いて、このウインドウパルスの生成期間に、第２の発振回路で発生される前記第１の周期よりも長い第２の周期を有する第２のクロック信号をカウントしてそのカウント数に応じたデータを前記レジスタに再度、格納し、
前記第２のクロック信号を再度、カウントし、前記比較器によりこのカウントデータを前記レジスタに格納されているデータと比較して第２の時刻計時用のクロック信号を生成することを特徴とするリアルタイムクロック回路。
【請求項４】
外部端子から入力される基準クロック信号を分周してウインドウパルスを生成する分周器と、
制御用データを生成する中央演算処理装置と、
前記中央演算処理装置に接続され、前記中央演算処理装置で生成された制御データを伝達するバスと、
外部端子を介して水晶振動子が接続され、第１の周期を有する第１のクロック信号を発生する第１の発振回路と、
外部端子を介して水晶振動子が接続され、前記第１の周期よりも長い第２の周期を有する第２のクロック信号を発生する第２の発振回路と、
前記バスに接続され、前記バス上の制御用データに応じて、第１及び第２のクロック信号のいずれか一方のクロック信号を選択して出力する第１の選択回路と、
前記第１の選択回路で選択されたクロック信号と前記ウインドウパルスとの論理積をとる第１の論理積回路と、
前記バスに接続され、前記バス上の制御用データに応じて、前記第１の選択回路で選択されたクロック信号及び前記第１の論理積回路の出力のいずれか一方を選択して出力する第２の選択回路と、
前記バスに接続され、前記第２の選択回路の出力をカウントする第１のカウンタと、
前記バスに接続され、前記バス上のデータが格納されるレジスタと、
前記第１のカウンタのカウントデータを前記レジスタに格納されたデータと比較して時刻計時用のクロック信号を生成する比較器と、
前記比較器で生成されたクロック信号及び前記第２のクロック信号との論理積をとる第２の論理積回路と、
前記バスに接続され、前記第２の論理積回路の出力をカウントする第２のカウンタとを具備したリアルタイムクロック回路を内蔵し、
前記レジスタには、前記第１のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算された後のデータ、または前記第２のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算されたデータが格納されることを特徴とする半導体集積回路。
【請求項５】
商用交流電源に接続され、使用電力量に応じた周波数を有するパルス信号を生成する電力量測定部と、
前記パルス信号をカウントして使用電力量を算出すると共に、時刻計時用のクロック信号を生成し、このクロック信号を計数して時刻の計時を行うリアルタイムクロック回路を内蔵し、時間帯に応じて異なる複数の課金情報の中から計時時刻の時間帯に応じた課金情報を選択し、この課金情報と前記算出された使用電力量とに応じて使用電力料金を算出する半導体集積回路とを具備し、
前記半導体集積回路は、
外部端子から入力される基準クロック信号を分周してウインドウパルスを生成する分周器と、
制御用データを生成する中央演算処理装置と、
前記中央演算処理装置に接続され、前記中央演算処理装置で生成された制御データを伝達するバスと、
外部端子を介して水晶振動子が接続され、第１の周期を有する第１のクロック信号を発生する第１の発振回路と、
外部端子を介して水晶振動子が接続され、前記第１の周期よりも長い第２の周期を有する第２のクロック信号を発生する第２の発振回路と、
前記バスに接続され、前記バス上の制御用データに応じて、第１及び第２のクロック信号のいずれか一方のクロック信号を選択して出力する第１の選択回路と、
前記第１の選択回路で選択されたクロック信号と前記ウインドウパルスとの論理積をとる第１の論理積回路と、
前記バスに接続され、前記バス上の制御用データに応じて、前記第１の選択回路で選択されたクロック信号及び前記第１の論理積回路の出力のいずれか一方を選択して出力する第２の選択回路と、
前記バスに接続され、前記第２の選択回路の出力をカウントする第１のカウンタと、
前記バスに接続され、前記バス上のデータが格納されるレジスタと、
前記第１のカウンタのカウントデータを前記レジスタに格納されたデータと比較して時刻計時用のクロック信号を生成する比較器と、
前記比較器で生成されたクロック信号及び前記第２のクロック信号との論理積をとる第２の論理積回路と、
前記バスに接続され、前記第２の論理積回路の出力をカウントする第２のカウンタとを有し、
前記レジスタには、前記第１のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算された後のデータ、または前記第２のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算されたデータが格納されることを特徴とする電力量計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時刻計時に使用されるクロック信号を発生するリアルタイムクロック回路及びこれを内蔵した半導体集積回路並びに該半導体集積回路を搭載した電力量計装置に関する。
【背景技術】
【０００２】
リアルタイムクロック回路で発生されるクロック信号をカウンタ等で計数することで時刻計時が行われる。従来の簡単なリアルタイムクロック回路では、32.768KHzで発振する水晶振動子を用いた発振回路が用いられる。この発振回路で発生されるクロック信号は分周器で１６分周され、これが１秒のパルス信号として用いられる。さらに、この１秒のパルス信号が、分用カウンタ及び時間用カウンタで順次カウントされることで時計を構成することができる。
【０００３】
しかし、水晶振動子はもともと個体誤差（ばらつき）を持っている。また、発振回路で使用される負荷容量コンデンサの誤差、さらには使用環境温度などによっても発振周波数は少なからず変動する。このように、幾つもの要因が絡み合っているために、水晶振動子を用いた発振回路では、予め発振誤差を予測することは非常に困難である。例えば、32.768KHzの水晶振動子を用いて１秒をカウントする際に、１クロック分の誤差が生じたとすると、その水晶振動子の特性は（1/32768）＝30.5ppmの誤差を持つ。この誤差は１日当りでは約2.63秒（（1/32768）×60×60×24）の誤差となり、１カ月（３１日）当りでは約81.53秒の誤差となる。このようなばらつき誤差は、製品にリアルタイムクロック回路を組み込んだ後でも時刻の再調整が頻繁にできるシステムならば問題となることは少ない。しかし、時刻調整がなかなか行えない場合には、時間が経過する程、時計の誤差が拡大する。
【０００４】
リアルタイムクロック回路を組み込んだ製品の一例として電力量計装置がある。この電力量計装置では、使用電力量に基づいて電力料金が自動的に計算される。深夜電力料金は昼間の電力料金よりも安価に設定される場合があり、そのような場合には時間帯に応じて単位電力量当りの価格を変更して電力料金を計算する必要がある。その際、時間帯を判断するためには、時刻を正確に計時する必要がある。しかし、時刻調整が行えない場合には、時間が経過する程、時計の誤差が拡大し、電力料金が正確に計算できなくなる。
【０００５】
なお、特許文献１には、外部から基準クロックを電子機器に入力し、この基準クロックを使って計時した所定の測定時間の間、水晶振動子の発振クロックをカウントし、基準クロックを使って計時した測定時間の間、誤差補正機能付きリアルタイムクロック回路のクロック出力をカウントし、測定結果のカウント値と既知の調整目標カウント値との差分をとることで補正値を算出し、算出した補正値を誤差補正機能付きリアルタイムクロック回路に設定するようにしたリアルタイムクロックの時刻補正方法及び装置が記載されている。
【特許文献１】特開２００３−２７０３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、発振回路で発生されるクロック信号にばらつきが生じても、正確な計時を行うためのクロック信号を生成できるリアルタイムクロック回路を提供することにある。
【０００７】
また、本発明の目的は、発振回路で発生されるクロック信号にばらつきが生じても、正確な計時を行うためのクロック信号を生成できるリアルタイムクロック回路を内蔵した半導体集積回路を提供することにある。
【０００８】
さらに、本発明の目的は、クロック信号を計数して時刻の計時を行うリアルタイムクロック回路を内蔵し、時間帯に応じて異なる複数の課金情報の中から計時時刻の時間帯に応じた課金情報を選択し、この課金情報と使用電力量とに応じて使用電力料金を算出する半導体集積回路を搭載した電力量計装置において、発振回路で発生されるクロック信号にばらつきが生じても正確な計時を行うためのクロック信号を生成でき、もって時間帯に応じた電力料金を正確に算出できる電力量計装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のリアルタイムクロック回路は、基準クロック信号を分周してウインドウパルスを生成する分周器と、第１の周期を有する第１のクロック信号を発生する第１の発振回路と、前記第１の周期よりも長い第２の周期を有する第２のクロック信号を発生する第２の発振回路と、前記第１及び第２のクロック信号のいずれか一方のクロック信号を選択して出力する第１の選択回路と、前記第１の選択回路で選択されたクロック信号と前記ウインドウパルスとの論理積をとる第１の論理積回路と、前記第１の選択回路で選択されたクロック信号及び前記第１の論理積回路の出力のいずれか一方を選択して出力する第２の選択回路と、前記第２の選択回路の出力をカウントする第１のカウンタと、所定のデータが格納されるレジスタと、前記第１のカウンタのカウントデータを前記レジスタに格納されたデータと比較して時刻計時用のクロック信号を生成する比較器と、前記時刻計時用のクロック信号及び前記第２のクロック信号との論理積をとる第２の論理積回路と、前記第２の論理積回路の出力をカウントする第２のカウンタとを具備し、前記レジスタには、前記第１のカウンタのカウントデータもしくはこのカウントデータを一定数で除算したデータ、または前記第２のカウンタのカウントデータもしくはこのカウントデータを一定数で除算したデータが格納されることを特徴とする。
【００１０】
本発明のリアルタイムクロック回路は、基準クロック信号を分周してウインドウパルスを生成し、このウインドウパルスの生成期間に、発振回路で発生されるクロック信号をカウントし、そのカウント数に応じたデータをレジスタに格納し、前記クロック信号を再度、カウントし、比較器によりこのカウントデータを前記レジスタに格納されているデータと比較して時刻計時用のクロック信号を生成することを特徴とする。
【００１１】
本発明のリアルタイムクロック回路は、基準クロック信号を分周してウインドウパルスを生成し、このウインドウパルスの生成期間に、第１の発振回路で発生される第１の周期を有する第１のクロック信号をカウントしてそのカウント数に応じたデータをレジスタに格納し、前記第１のクロック信号を再度、カウントし、比較器によりこのカウントデータを前記レジスタに格納されているデータと比較して第１の時刻計時用のクロック信号を生成し、前記第１の時刻計時用のクロック信号をウインドウパルスとして用いて、このウインドウパルスの生成期間に、第２の発振回路で発生される前記第１の周期よりも長い第２の周期を有する第２のクロック信号をカウントしてそのカウント数に応じたデータを前記レジスタに再度、格納し、前記第２のクロック信号を再度、カウントし、前記比較器によりこのカウントデータを前記レジスタに格納されているデータと比較して第２の時刻計時用のクロック信号を生成することを特徴とする。
【００１２】
本発明の半導体集積回路は、外部端子から入力される基準クロック信号を分周してウインドウパルスを生成する分周器と、制御用データを生成する中央演算処理装置と、前記中央演算処理装置に接続され、前記中央演算処理装置で生成された制御データを伝達するバスと、外部端子を介して水晶振動子が接続され、第１の周期を有する第１のクロック信号を発生する第１の発振回路と、外部端子を介して水晶振動子が接続され、前記第１の周期よりも長い第２の周期を有する第２のクロック信号を発生する第２の発振回路と、前記バスに接続され、前記バス上の制御用データに応じて、第１及び第２のクロック信号のいずれか一方のクロック信号を選択して出力する第１の選択回路と、前記第１の選択回路で選択されたクロック信号と前記ウインドウパルスとの論理積をとる第１の論理積回路と、前記バスに接続され、前記バス上の制御用データに応じて、前記第１の選択回路で選択されたクロック信号及び前記第１の論理積回路の出力のいずれか一方を選択して出力する第２の選択回路と、前記バスに接続され、前記第２の選択回路の出力をカウントする第１のカウンタと、前記バスに接続され、前記バス上のデータが格納されるレジスタと、前記第１のカウンタのカウントデータを前記レジスタに格納されたデータと比較して時刻計時用のクロック信号を生成する比較器と、前記比較器で生成されたクロック信号及び前記第２のクロック信号との論理積をとる第２の論理積回路と、前記バスに接続され、前記第２の論理積回路の出力をカウントする第２のカウンタとを具備したリアルタイムクロック回路を内蔵し、前記レジスタには、前記第１のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算された後のデータ、または前記第２のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算されたデータが格納されることを特徴とする。
【００１３】
本発明の電力量計装置は、商用交流電源に接続され、使用電力量に応じた周波数を有するパルス信号を生成する電力量測定部と、前記パルス信号をカウントして使用電力量を算出すると共に、時刻計時用のクロック信号を生成し、このクロック信号を計数して時刻の計時を行うリアルタイムクロック回路を内蔵し、時間帯に応じて異なる複数の課金情報の中から計時時刻の時間帯に応じた課金情報を選択し、この課金情報と前記算出された使用電力量とに応じて使用電力料金を算出する半導体集積回路とを具備し、前記半導体集積回路は、外部端子から入力される基準クロック信号を分周してウインドウパルスを生成する分周器と、制御用データを生成する中央演算処理装置と、前記中央演算処理装置に接続され、前記中央演算処理装置で生成された制御データを伝達するバスと、外部端子を介して水晶振動子が接続され、第１の周期を有する第１のクロック信号を発生する第１の発振回路と、外部端子を介して水晶振動子が接続され、前記第１の周期よりも長い第２の周期を有する第２のクロック信号を発生する第２の発振回路と、前記バスに接続され、前記バス上の制御用データに応じて、第１及び第２のクロック信号のいずれか一方のクロック信号を選択して出力する第１の選択回路と、前記第１の選択回路で選択されたクロック信号と前記ウインドウパルスとの論理積をとる第１の論理積回路と、前記バスに接続され、前記バス上の制御用データに応じて、前記第１の選択回路で選択されたクロック信号及び前記第１の論理積回路の出力のいずれか一方を選択して出力する第２の選択回路と、前記バスに接続され、前記第２の選択回路の出力をカウントする第１のカウンタと、前記バスに接続され、前記バス上のデータが格納されるレジスタと、前記第１のカウンタのカウントデータを前記レジスタに格納されたデータと比較して時刻計時用のクロック信号を生成する比較器と、前記比較器で生成されたクロック信号及び前記第２のクロック信号との論理積をとる第２の論理積回路と、前記バスに接続され、前記第２の論理積回路の出力をカウントする第２のカウンタとを有し、前記レジスタには、前記第１のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算された後のデータ、または前記第２のカウンタのカウントデータもしくはこのカウントデータが前記中央演算処理装置によって一定数で除算されたデータが格納されることを特徴とする。
【発明の効果】
【００１４】
本発明のリアルタイムクロック回路によれば、発振回路で発生されるクロック信号にばらつきが生じても、正確な計時を行うためのクロック信号を生成することができる。
【００１５】
また、本発明のリアルタイムクロック回路を内蔵した半導体集積回路では、発振回路で発生されるクロック信号にばらつきが生じても、正確な計時を行うためのクロック信号を生成することができる。
【００１６】
さらに、本発明の電力量計装置では、発振回路で発生されるクロック信号にばらつきが生じても正確な計時を行うためのクロック信号を生成でき、もって時間帯に応じて電力料金を正確に算出することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明を実施の形態により説明する。図１は本発明に係る半導体集積回路からリアルタイムクロック回路に関連した回路部分のみを抽出して示す回路図である。外部端子１１には、予め校正された数Hzから数十Hzの基準クロック信号CLKrefが半導体集積回路の外部から供給される。外部端子１１には分周器１２が接続されている。分周器１２は、基準クロック信号CLKrefを分周し、所定期間のウインドウパルスPw1を生成する。このウインドウパルスPw1は第１のＡＮＤゲート回路（第１の論理積回路）１３の一方の入力端子に供給される。
【００１８】
一対の外部端子１４ａ、１４ｂ間には、発振用の水晶振動子１５が接続される。また、この一対の各外部端子１４ａ、１４ｂと接地電位ノードとの間には、負荷容量コンデンサ１６がそれぞれ接続されている。半導体集積回路の内部では、上記一対の外部端子１４ａ、１４ｂ間に、発振用の反転回路１７と帰還用の抵抗素子１８とが並列に接続されている。そして、これら水晶振動子１５、負荷容量コンデンサ１６、反転回路１７及び抵抗素子１８により第１の発振回路１９が構成される。この第１の発振回路１９は、発振周波数が例えば数MHzとなるように水晶振動子１５の固有振動数が選択される。
【００１９】
さらに、一対の外部端子２０ａ、２０ｂ間には、発振用の水晶振動子２１が接続される。また、この一対の各外部端子２０ａ、２０ｂと接地電位ノードとの間には、負荷容量コンデンサ２２がそれぞれ接続されている。半導体集積回路の内部では、上記一対の外部端子２０ａ、２０ｂ間に、発振用の反転回路２３と帰還用の抵抗素子２４とが並列に接続されている。そして、これら水晶振動子２１、負荷容量コンデンサ２２、反転回路２３及び抵抗素子２４により第２の発振回路２５が構成される。この第２の発振回路２５は、発振周波数が例えば数KHzとなるように水晶振動子２１の固有振動数が選択される。
【００２０】
第１及び第２の発振回路１９、２５内に設けられた発振用の反転回路１７、２３はそれぞれ制御信号に応じて動作が制御され、これらの制御信号により第１及び第２の発振回路１９、２５の発振動作の可否が選択される。発振動作時に、第１の発振回路１９は第１の周期を持つ第１のクロック信号CLK1を発生し、第２の発振回路２５は第１の周期よりも長い第２の周期を持つ第２のクロック信号CLK2を発生する。つまり、第２のクロック信号CLK2は第１のクロック信号CLK1よりも低い周波数を持ち、第１の発振回路１９は高速で発振し、第２の発振回路２５は低速で発振する。
【００２１】
第１及び第２の発振回路１９、２５で発生される第１のクロック信号CLK1及び第２のクロック信号CLK2は共に第１の選択回路２６に供給される。第１の選択回路２６は、ＣＰＵ２７に接続されたバス２８上を伝達される制御データに応じて、第１のクロック信号CLK1及び第２のクロック信号CLK2のいずれか一方のクロック信号を選択して出力する。第１の選択回路２６で選択されたクロック信号は、第１のＡＮＤゲート回路１３の他方の入力端子に供給される。
【００２２】
また、第１の選択回路２６で選択されたクロック信号及び第１のＡＮＤゲート回路１３の出力は共に第２の選択回路２９に供給される。第２の選択回路２９は、上記バス２８上を伝達される制御データに応じて、第１の選択回路２６で選択されたクロック信号及び第１のＡＮＤゲート回路１３の出力のいずれか一方を選択して出力する。第２の選択回路２９で選択された信号は、第１のカウンタ（カウンタ１）３０に供給される。第１のカウンタ３０は、第２の選択回路２９から選択出力される信号をカウントする。第１のカウンタ３０のカウントデータはバス２８を介してＣＰＵ２７に送られる。ＣＰＵ２７は、第１のカウンタ３０のカウントデータをそのまま、もしくはこのカウントデータを一定数で除算したデータを不揮発性記憶装置、例えばE2PROM等に記憶させると共に、そのデータをバス２８を介してレジスタ３１に送り、格納させる。
【００２３】
第１のカウンタ３０のカウントデータ及びレジスタ３１に格納されたデータは比較器３２で比較され、時刻計時用のクロック信号CLK3が生成される。比較器３２で生成された時刻計時用のクロック信号CLK3は、図示しない計時用の分周器に送られて時刻計時が行われると共に、さらに分周器３３によって分周された後、第２のＡＮＤゲート回路（第２の論理積回路）３４の一方の入力端子に供給される。この第２のＡＮＤゲート回路３４の他方の入力端子には、第２の発振回路２５で発生される第２のクロック信号CLK2が供給される。第２のＡＮＤゲート回路３４の出力は第２のカウンタ（カウンタ２）３５に供給される。第２のカウンタ３５は第２のＡＮＤゲート回路３４の出力をカウントする。第２のカウンタ３４のカウントデータは、バス２８を介してＣＰＵ２７に送られる。ＣＰＵ２７は、第２のカウンタ３４のカウントデータをそのまま、もしくはこのカウントデータを一定数で除算したデータを不揮発性記憶装置、例えば先のE2PROM等に記憶させると共に、そのデータをバス２８を介してレジスタ３１に送り、格納させる。
【００２４】
なお、第１及び第２の発振回路１９、２５で発生される第１のクロック信号CLK1及び第２のクロック信号CLK2は、ＣＰＵ２７が処理動作を行う際に同期信号として使用される。高速で発振する第１の発振回路１９は、ＣＰＵ２７が大きな処理能力を必要とする際に動作し、低速で発振する第２の発振回路２５は、ＣＰＵ２７がそれ程大きな処理能力を必要としない場合や、半導体集積回路に供給される電源が遮断され、電池によるバックアップ動作が行われる場合等に動作するように、前記制御信号によって制御される。
【００２５】
上記構成でなる半導体集積回路において、第１、第２の発振回路１９、２５で発生される第１、第２のクロック信号CLK1、CLK2は、時刻計時用のクロック信号CLK3を生成するために使用される。前述したように水晶振動子はもともと個体誤差を持っており、負荷容量コンデンサの誤差、さらには使用環境温度などによって、発振回路の発振周波数が変動する。従って、第１、第２のクロック信号CLK1、CLK2を使用して生成される時刻計時用のクロック信号CLK3にもばらつきが生じる。そこで、半導体集積回路の工場出荷時に、図１に示されるリアルタイムクロック回路内の水晶振動子の精度測定及び補正が行われる。
【００２６】
この精度測定及び補正は、以下のようにして行われる。まず、半導体集積回路が動作状態にされ、予め校正された数〜数十Hzの正確な基準クロック信号CLKrefが外部端子１１から入力される。この際、第１、第２の発振回路１９、２５は動作させる。基準クロック信号CLKrefが入力される際、第１の選択回路２６が第１の発振回路１９で発生されるクロック信号CLK1を選択し、第２の選択回路２９が第１のＡＮＤゲート回路１３の出力を選択するように、第１、第２の選択回路２６、２９がＣＰＵ２７の処理により切り換え制御される。このときの図１の回路の接続状態を図２に抽出して示す。外部端子１１から入力される基準クロック信号CLKrefが分周器１２で分周されることにより、例えば１秒の期間を有するウインドウパルスPw1が生成され、第１のＡＮＤゲート回路１３の一方の入力端子に入力される。一方、第１の発振回路１９で発生される第１のクロック信号CLK1が、第１の選択回路２６を介して、第１のＡＮＤゲート回路１３の他方の入力端子に入力される。そして、ウインドウパルスPw1が成立している期間に、第１のＡＮＤゲート回路１３から第１のクロック信号CLK1が出力され、第１のカウンタ３０によりカウントされる。これにより、正確な１秒の期間に発生する第１のクロック信号CLK1のクロック数が測定される。この測定が終了した後は、外部から入力される基準クロック信号CLKrefは切り離すことができ、その後はＣＰＵ２７による処理が行われる。
【００２７】
第１のカウンタ３０のカウントデータは、ＣＰＵ２７の転送命令等により、バス２８を介してＣＰＵ２７に読み込まれ、カウントデータがそのまま、もしくはこのカウントデータが一定数で除算されたデータが不揮発性記憶装置に記憶されると共に、そのデータが再びバス２８を介してレジスタ３１に転送され、格納される。なお、ウインドウパルスPw1の成立期間が上記のように１秒である場合には、カウンタ３０のカウントデータがそのままレジスタ３１に転送されて格納される。しかし、分周器１２の分周数を増加させるなどして、ウインドウパルスPw1の成立期間が１秒以上に設定されている場合には、ＣＰＵ２７に読み出されたカウンタ３０のカウントデータが、ＣＰＵ２７の演算命令などで、ウインドウパルスPw1の成立期間に対応した秒数である一定数で除算されて１秒の期間のデータに変換され、この変換後のデータが不揮発性記憶装置に記憶されると共にレジスタ３１に格納される。
【００２８】
この後、第２の選択回路２９が第１の選択回路２６の出力を選択するように、第２の選択回路２９がＣＰＵ２７の処理により切り換え制御される。第１の選択回路２６の選択動作は変化しない。このときの図１の回路の接続状態を図３に抽出して示す。このとき、レジスタ３１には、正確な１秒の期間に発生する第１のクロック信号CLK1のクロック数に対応したデータが格納されている。そして、第１の発振回路１９で発生される第１のクロック信号CLK1が第１のカウンタ３０によりカウントされ、そのカウントデータが比較器３２によりレジスタ３１に格納されているデータと比較される。これにより、比較器３２では、誤差の少ない周期が１秒のクロック信号CLK3が生成される。このクロック信号CLK3を分周することによって、精度の高い時計を実現できる。
【００２９】
このように、外部から入力される正確な基準クロック信号CLKrefを用いて秒単位（例えば１秒）のウインドウパルスPw1を生成し、このウインドウパルスPw1が成立している期間、高い発振周波数（MHz以上）を持つ第１のクロック信号CLK1のカウント数をカウンタ３０で測定すると、第１のクロック信号CLK1を用いて１秒を計時するために必要なクロック数を求めることができる。この際の測定最小単位はカウンタ３０の１クロック分となるため、測定時に最大で第１のクロック信号CLK1の半クロック分の分解能誤差が発生する。また、ウインドウパルスPw1の立ち上がり及び立ち下がり時に、それぞれ１クロック分、合わせて最大２クロック分の測定誤差が生じる。ただし、これは外部から入力される正確な基準クロック信号CLKrefを分周する分周器１２の分周数を増加させて、例えば１６秒などのようにウインドウパルスPw1の成立期間を長くして、カウンタ３０による測定時間を長くすると、全体の誤差に対して測定誤差の割合を小さくできる。
【００３０】
全体の誤差は、カウンタ３０の分解能に基づく分解能誤差と、測定誤差との和で表わされ、第１のクロック信号CLK1の周波数をf1（Hz）、測定時間をt1（s）とすると、分解能誤差は（１／f1×２）、測定誤差は（２／f1×t1）となり、全体の誤差は（１／f1×２）＋（２／f1×t1）（ppm）となる。仮に第１の発振回路１９を１MHzで動作させたときに実際の発振周波数が1000010Hzだった場合、補正を行わないときの第１のクロック信号CLK1は10ppmの誤差を持つことになる。これに対し、カウンタ３０における測定時間を１６秒にすると、比較器３２で生成されるクロックCLK3の誤差は0.625ppmに減少する。
【００３１】
次に、比較器３２で生成されたクロックCLK3が分周器３３で分周されることにより、例えば１秒の期間を有するウインドウパルスPw2が生成され、第２のＡＮＤゲート回路３４の一方の入力端子に入力される。一方、第２の発振回路２５で発生される第２のクロック信号CLK2が第２のＡＮＤゲート回路３４の他方の入力端子に入力される。このときの図１の回路の接続状態を図４に抽出して示す。ウインドウパルスPw2が成立している期間に、第２のＡＮＤゲート回路３４から第２のクロック信号CLK2が出力され、第２のカウンタ３５によりカウントされる。これにより、正確な１秒の期間に発生する第２のクロック信号CLK2のクロック数が測定される。
【００３２】
第２のカウンタ３５のカウントデータは、ＣＰＵ２７の転送命令等により、バス２８を介してＣＰＵ２７に読み込まれ、カウントデータがそのまま、もしくはこのカウントデータが一定数で除算されたデータが不揮発性記憶装置に記憶されると共に、そのデータが再びバス２８を介してレジスタ３１に転送され、格納される。なお、ウインドウパルスPw2の成立期間が上記のように１秒である場合には、カウンタ３５のカウントデータがそのままレジスタ３１に格納される。しかし、分周器３３の分周数を増加させるなどして、ウインドウパルスPw2の成立期間が１秒以上である場合には、ＣＰＵ２７に読み出されたカウンタ３５のカウントデータは、ＣＰＵ２７の演算命令などで、ウインドウパルスPw2の成立期間に対応した秒数である一定数で除算されて１秒の期間のデータに変換され、この変換後のデータがレジスタ３１に格納される。
【００３３】
この後、第１の選択回路２６が第１の発振回路２５で発生されるクロック信号CLK2を選択するように、第１の選択回路２６がＣＰＵ２７の処理により切り換え制御される。第２の選択回路２９の選択動作は変化しない。このときの図１の回路の接続状態を図５に抽出して示す。このとき、レジスタ３１には、正確な１秒の期間に発生する第２のクロック信号CLK2のクロック数に応じたデータが格納されている。そして、第２の発振回路２５で発生される第２のクロック信号CLK2が第１のカウンタ３０によりカウントされ、そのカウントデータが比較器３２によりレジスタ３１に格納されているデータと比較されることにより、比較器３２からは誤差の少ない周期が１秒のクロック信号CLK3が生成される。このクロック信号CLK3を分周することによって、精度の高い時計を実現できる。
【００３４】
ところで、図１に示すようなリアルタイムクロック回路を内蔵した半導体集積回路を実際の製品に組み込んで計時動作を行わせる場合に、安定して電源電圧が供給されるときは、図３に示すように、第１の発振回路１９が動作し、第１の発振回路１９で発生される第１のクロック信号CLK1が第１の選択回路２６及び第２の選択回路２９を介して第１のカウンタ３０に供給され、第１のカウンタ３０で第１のクロック信号CLK1がカウントされる。そして、第１のカウンタ３０のカウントデータがレジスタ３１に格納されているデータと比較される。このとき、レジスタ３１には、外部から入力される正確な基準クロック信号CLKrefを用いて生成される秒単位のウインドウパルスPw1が成立している期間に、第１のクロック信号CLK1がカウンタ３０でカウントされた後のデータが格納されている。なお、この期間、第２の発振回路２５の動作は、制御信号より停止されている。
【００３５】
従って、安定して電源電圧が供給されるときは、高速で発振する第１の発振回路１９で発生される第１のクロック信号CLK1を用いて、誤差の少ない周期が１秒のクロック信号CLK3が生成される。
【００３６】
一方、半導体集積回路に供給されている電源電圧が遮断し、電池によるバックアップ動作が行われる場合は、図５に示すように、第２の発振回路２５が動作し、第２の発振回路２５で発生される第２のクロック信号CLK2が第１の選択回路２６及び第２の選択回路２９を介して第１のカウンタ３０に供給され、第１のカウンタ３０で第２のクロック信号CLK2がカウントされる。そして、第１のカウンタ３０のカウントデータがレジスタ３１に格納されているデータと比較される。このとき、レジスタ３１には、図４に示すように、クロック信号CLK3を用いて生成される秒単位のウインドウパルスPw2が成立している期間に、第２のクロック信号CLK2が第２のカウンタ３５でカウントされた後のデータが格納されている。なお、この期間、第１の発振回路１９の動作は、制御信号より停止されている。
【００３７】
従って、電池によるバックアップ動作が行われる場合は、低速で発振する第２の発振回路２５で発生される第２のクロック信号CLK2を用いて、誤差の少ない周期が１秒のクロック信号CLK3が生成される。
【００３８】
さらに、電源電圧が復帰した後は、図３に示すように、第１の発振回路１９が動作し、第１の発振回路１９で発生される第１のクロック信号CLK1が第１の選択回路２６及び第２の選択回路２９を介して第１のカウンタ３０に供給され、カウントデータがレジスタ３１に格納されているデータと比較されることで、誤差の少ない周期が１秒のクロック信号CLK3が生成される。このとき、レジスタ３１には、外部から入力される正確な基準クロック信号CLKrefを用いて生成される秒単位のウインドウパルスPw1が成立している期間に、第１のクロック信号CLK1がカウンタ３０でカウントされた後のデータが格納される。
【００３９】
このように、上記実施の形態の半導体集積回路によれば、工場出荷時に、外部端子１１から、予め校正された正確な基準クロック信号CLKrefを入力して、リアルタイムクロック回路内の水晶振動子の精度測定及び補正を行うことにより、その後、実際の製品に組み込んだ後は内部の発振回路を動作させて誤差の少ない周期が１秒のクロック信号CLK3を生成することができる。しかも、安定して電源電圧が供給されている場合や、電源電圧が遮断して電池によるバックアップ動作が行われる場合でも、誤差の少ない周期が１秒のクロック信号CLK3を生成することができる。もちろん、電源電圧の遮断後に電源電圧が復帰した後でも、外部から基準クロック信号CLKrefを入力することなく、誤差の少ない周期が１秒のクロック信号CLK3を生成することができる。
【００４０】
図６は、本発明に係るリアルタイムクロック回路を内蔵した半導体集積回路の応用例を示すブロック図である。本応用例は、図１に示す半導体集積回路を、深夜電力料金と昼間電力料金とが異なる商用交流電源の使用電力量に基づいて電力料金を自動的に計算する電力量計装置に適用したものである。
【００４１】
図６において、５０は図１に示すような構成を有するリアルタイムクロック回路を内蔵した半導体集積回路である。この半導体集積回路５０において、外部端子CIN1及びCOUT1は図１中の外部端子１４ａ、１４ｂに相当し、両外部端子CIN1及びCOUT1に先の第１の発振回路１９を構成する水晶振動子１５及び負荷容量コンデンサ１６が接続される。同様に、外部端子CIN2及びCOUT2は図１中の外部端子２０ａ、２０ｂに相当し、両外部端子CIN2及びCOUT2に先の第２の発振回路２５を構成する水晶振動子２１及び負荷容量コンデンサ２２が接続される。
【００４２】
また、この半導体集積回路５０では、図１中に示すように、第１、第２の発振回路１９、２５で発生される第１、第２のクロック信号CLK1、CLK2を第１のカウンタ３０でカウントし、さらに比較器３２においてレジスタ３１に格納されているデータと比較されることで生成される１秒の周期を有するクロック信号CLK3を分周して、秒、分、時からなる時刻を計時する時刻計時機能を有する。
【００４３】
図６において、６０は200Ｖまたは100Ｖの商用交流電源の使用電力量を測定する電力量測定部である。この電力量測定部６０は、例えばΔΣＡＤ変換用半導体集積回路（ΔΣＡＤ変換ＩＣ）を有し、商用交流電源の交流パルス（電圧／電流）を測定し、数Hzないし数KHzのデジタルパルス信号に変換して出力する。変換されたパルス信号の周波数は使用電力量に比例する。つまり、周波数が高い程、電力を多く使用していることになる。このパルス信号は、使用電力量表示部７０に設けられた機械式の表示器７１のステップモータに駆動パルスとして供給されることで、使用した累積電力量が数値表示される。使用電力量表示部７０は、上記機械式の表示器７１の他に例えば液晶表示器（ＬＣＤ）からなるフロントパネル（Front Panel）７２を有する。フロントパネル７２では、半導体集積回路５０から出力される種々の表示情報に基づいて表示がなされる。
【００４４】
また、電力量測定部６０から出力されるデジタルパルス信号は、フォトカプラ（Photo coupler）６１を介して、半導体集積回路５０の電力測定入力用の外部端子（I/O）に供給される。
【００４５】
８０は、商用交流電源から直流電圧を発生する電源回路（Regulator）である。この電源回路８０で発生される直流電圧は、ダイオード８１を介して半導体集積回路５０の電源電圧供給用の外部端子（VDD）に供給されると共に、半導体集積回路５０の電源電圧検出用の外部端子（I/O）に供給される。また、電源遮断時のバックアップ用の電池８２が、ダイオード８３を介して半導体集積回路５０の電源電圧供給用の外部端子（VDD）に接続されている。
【００４６】
半導体集積回路５０では、電源回路８０で直流電圧が発生されている時にこれが検出され、先の第１の発振回路１９（図１中に図示）で発生される第１のクロック信号CLK1がカウンタ３０（図１中に図示）でカウントされ、比較器３２（図１中に図示）で比較されることで１秒の周期を持つパルス信号CLK3が生成され、さらにパルス信号CLK3が分周されることで時刻が計時される。
【００４７】
一方、半導体集積回路５０では、電力測定入力用の外部端子（I/O）に供給されるデジタルパルス信号がカウントされることで使用電力量が測定され、この測定された使用電力量と、時間帯に応じて異なる複数の課金情報の中から計時時刻の時間帯に応じた課金情報を選択し、この課金情報と算出された使用電力量とに応じて使用電力料金が計算される。計算された電力料金は、課金情報として不揮発性記憶装置、例えばE2PROM９０に格納される。なお、図１中のＣＰＵ２７は、第１のカウンタ３０のカウントデータ、もしくはこのカウントデータを一定数で除算したデータをこのE2PROM９０に格納してもよい。
【００４８】
また、半導体集積回路５０には、主に赤外線ＬＥＤ（発光ダイオード）及び赤外線受光素子を接続するための外部端子（UART/SIO）が設けられている。そして、この外部端子に接続された赤外線ＬＥＤ及び赤外線受光素子を介して、検針用の外部端末との間で光による情報の授受が行われ、E2PROM９０に格納されている月単位の課金情報が検針用の外部端末に供給され、単価変更及び機能変更のための情報が半導体集積回路５０に供給される。単価変更及び機能変更の際に、入力情報に基づいて半導体集積回路５０で表示用情報が生成され、この表示用情報がフロントパネル７２に供給されることで、単価変更及び機能変更の際の情報がフロントパネル７２で表示されるようにしてもよい。
【００４９】
一方、交流電源が遮断され、電源回路８０で直流電圧が発生されなくなり、半導体集積回路５０でこの状態で検出されると、先の第１の発振回路１９に代わって第２の発振回路２５が動作状態にされ、この第２の発振回路２５で発生される第２のクロック信号CLK2がカウンタ３０でカウントされ、比較器３２で比較されることで１秒の周期を持つパルス信号CLK3が生成され、さらにパルス信号CLK3が分周されることで時刻が計時される。すなわち、図１に示すようなリアルタイムクロック回路を内蔵した半導体集積回路５０では、常に安定して現在時刻を計時することができるので、交流電源が遮断した後でも、ほぼ正確に時刻の計時が行われ、その後、交流電源が復帰しても、時間帯に応じた単位電力量当りの価格に基づいて正確に電力料金を計算することができる。
【００５０】
なお、この発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、図１に示す半導体集積回路では、比較器３２で生成されるクロック信号CLK3を分周器３３によりカウントして１秒の期間を有するウインドウパルスPw2を生成する場合を説明したが、これはクロック信号CLK3そのものが１秒の期間を有するクロック信号である場合には分周器３３を省略し、クロック信号CLK3そのものをウインドウパルスPw2として第２のＡＮＤゲート回路３４に供給するようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る半導体集積回路からリアルタイムクロック回路に関連した回路部分のみを抽出して示す回路図。
【図２】図１の回路を動作させたときの回路接続状態を抽出して示す回路図。
【図３】図１の回路を動作させたときの回路接続状態を抽出して示す回路図。
【図４】図１の回路を動作させたときの回路接続状態を抽出して示す回路図。
【図５】図１の回路を動作させたときの回路接続状態を抽出して示す回路図。
【図６】本発明に係るリアルタイムクロック回路を内蔵した半導体集積回路の応用例を示すブロック図。
【符号の説明】
【００５２】
１１、１４ａ、１４ｂ、２０ａ、２０ｂ…外部端子、１２…分周器、１３…第１のＡＮＤゲート回路、１５、２１…水晶振動子、１９…第１の発振回路、２５…第２の発振回路、２６…第１の選択回路、２７…ＣＰＵ、２８…バス、２９…第２の選択回路、３０…第１のカウンタ、３１…レジスタ、３２…比較器、３３…分周器、３４…第２のＡＮＤゲート回路、３５…第２のカウンタ、５０…半導体集積回路、６０…電力量測定部、６１…フォトカプラ、７０…使用電力量表示部、７１…表示器、７２…フロントパネル、８０…電源回路、８１…ダイオード、８２…バックアップ用の電池、８３…ダイオード、９０…E2PROM。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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