(57)【要約】【課題】    記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制すること。【解決手段】アクセス許可信号ＥＮを受信したオペレーションコードデコーダ２０４は、コマンドを取得してデコードし、デコードしたコマンドをリードライトコントローラ２０６に送出する。リードライトコントローラ２０６は、受信したコマンドが書き込み命令である場合には、メモリアレイ２０１の先頭から４番目のアドレスからアクセス制御情報を取得する。リードライトコントローラ２０６は、取得したアクセス制御情報が書き込み禁止を示している場合には、オペレーションコードデコーダ２０４から受信した書き込み命令を、Ｉ／Ｏコントローラ２０５に対して送出しない。【選択図】  図４
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【特許請求の範囲】
【請求項１】
先頭アドレスからシーケンシャルにアクセスされる記憶装置であって、
データ格納開始アドレスよりも先にアクセスされるアドレスに、記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含むアクセス要求を受信する受信部と、
前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備える記憶装置。
【請求項２】
請求項１に記載の記憶装置において、
前記アクセス制御情報が格納されるアドレスは、先頭アドレスから４番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う入出力制御部と、
前記受信部を介して入力されたアクセス要求に含まれる書き込み／読み出し命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備える記憶装置。
【請求項３】
請求項２に記載の記憶装置において、
前記メモリアレイは、先頭アドレスから３番目のアドレスまでに記憶装置を識別するための識別情報を格納し、
前記アクセス要求にはさらに、前記記憶装置を特定するための記憶装置識別情報が含まれており、
前記記憶装置はさらに、
前記メモリアレイから前記識別情報を取得し、その取得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とが一致するか否かを判定するＩＤコンパレータであって、前記識別情報と前記記憶装置識別情報とが一致する場合には、前記命令デコーダに対して、前記アクセス要求に含まれる命令の解析を許可する許可信号を送信するＩＤコンパレータを備える記憶装置。
【請求項４】
請求項３に記載の記憶装置において、
前記受信部は、
前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、
データを入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタとを備える記憶装置。
【請求項５】
先頭アドレスからシーケンシャルにアクセスされる記憶装置であって、
先頭アドレスから３番目のアドレスまでに記憶装置を識別するための識別情報を格納し、先頭アドレスから４番目のアドレスに記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、
データ列を入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子と、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、
前記データバスに接続されていると共に、前記データ列に含まれる記憶装置識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するＩＤコンパレータであって、前記記憶装置識別情報と前記識別情報とが一致する場合には、前記データ列に含まれる命令の解析を許可する許可信号を出力するＩＤコンパレータと、
前記メモリアレイと前記データ端子との間に配置され、受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、命令を受信するまでは、前記メモリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、
前記データバスおよび前記ＩＤコンパレータと接続されていると共に、前記ＩＤコンパレータから前記許可信号を受け取った場合には、前記データ列に含まれる命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備える記憶装置。
【請求項６】
請求項１ないし請求項５のいずれかの請求項に記載の記憶装置を備える印刷記録材収容容器。
【請求項７】
請求項６に記載の印刷記録材収容容器において、
前記印刷記録材収容容器は、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えることを特徴とする印刷記録材収容容器。
【請求項８】
アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされる記憶装置であって、
複数のメモリセルを備えると共に、先頭から３つのメモリセルに記憶装置を識別するための識別情報を格納し、先頭から４つ目のメモリセルに記憶装置に対する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記記憶装置に対するアクセス要求を受信する受信部と、
前記受信したアクセス要求に書き込み要求が含まれている場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備える記憶装置。
【請求項９】
シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置であって、所定のデータを格納する記憶装置の読み出し専用化方法であって、
リセット信号の検出により、アドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、
データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を書き込み方向に設定し、
前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、
前記アドレスカウンタのカウント値にしたがって、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込む方法。
【請求項１０】
請求項９に記載の方法において、
前記アクセス制御情報は先頭アドレスから４番目のアドレスに書き込まれ、
前記製造方法はさらに、
前記アドレスカウンタのカウント値にしたがって前記メモリアレイの先頭アドレスから３番目のアドレスまでに識別情報を書き込む方法。
【請求項１１】
シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から４番目の位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法であって、
前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情報を検索し、
前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、
前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報およびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、
アドレスカウンタのカウント値にしたがって、前記メモリアレイの記憶領域の末尾位置までデータを書き込み、続いて前記メモリアレイの記憶領域の先頭位置から４番目の位置に読み出しの禁止を示すアクセス制御情報を書き込む方法。
【請求項１２】
クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムにおいて、
前記制御装置は、
クロック信号生成回路と、
前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、
前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、
前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、
シーケンシャルにアクセスされると共に、その記憶領域の先頭位置から所定の位置に、データの書き込みの可否を示すアクセス制御情報が格納されるメモリアレイと、
前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するＩＤコンパレータと、  
前記メモリアレイおよび前記データバス間に配置されていると共に、受信した命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制御する入出力制御装置と、
前記データバスおよび前記ＩＤコンパレータ比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致すると判定された場合には、前記データ列に含まれる書き込み／読み出し命令を解析する命令デコーダと、
前記入出力制御装置と命令デコーダとの間に配置され、前記解析された命令が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記入出力制御装置に対して書き込み命令を送信しないリードライト制御部とを備える、
記憶システム。    
【請求項１３】
請求項１２に記載の記憶システムにおいて、
前記記憶装置はさらに    
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記メモリアレイに対するデータ転送方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し、前記命令デコーダによる書き込み／読み出し命令の解析が終了するまで、前記初期化時の状態を維持することを特徴とする記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相互にバス接続される記憶装置に関し、さらに詳細には記憶装置に対するアクセスを制御する技術に関する。
【背景技術】
【０００２】
記憶装置に対するアクセス（データの書き込み）を制御する技術として、例えば、記憶装置の外部に記憶装置に対する書き込み禁止装置を接地する技術が知られている。あるいは、記憶装置使用時に、記憶装置におけるデータ格納領域より後ろのアドレスにデータ格納領域に対する書き込み不許可を示す情報を書き込むことで、データ格納領域に対する書き込みを禁止する技術が知られている。
【０００３】
【特許文献１】特開２００４−２４２８９１号公報
【特許文献２】特開２００１−１６６６４９号公報
【特許文献３】特開平１０−３０２４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、記憶装置の外部に書き込み禁止装置を備える場合には、記憶装置に加えて書き込み禁止装置を外部に備える必要があった。また、記憶装置におけるデータ格納領域より後ろのアドレスに、データ格納領域に対する書き込みの可否を設定可能な技術においては、データ格納領域に対する書き込みが可能か否かの判定に時間を要すると共に、書き込み可否の判定処理時にデータ格納領域に対する意図しない書き込みが実行されるおそれがあった。さらに、記憶装置のデータ格納領域全体に対する書き込み禁止の設定が必ずしも適切に行われないおそれがあった。
【０００５】
本発明は、上記課題を解決するためになされたものであり、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明の第１の態様は、先頭アドレスからシーケンシャルにアクセスされる記憶装置を提供する。本発明の第１の態様に係る記憶装置は、データ格納開始アドレスよりも先にアクセスされるアドレスに、記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含むアクセス要求を受信する受信部と、前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とする。
【０００７】
本発明の第１の態様に係る記憶装置によれば、受信したアクセス要求がメモリアレイに対する書き込み要求である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信したアクセス要求を実行しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【０００８】
本発明の第１の態様に係る記憶装置において、前記アクセス制御情報が格納されるアドレスは、先頭アドレスから４番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからの  データの読み出しを行う入出力制御部と、前記受信部を介して入力されたアクセス要求に含まれる書き込み／読み出し命令を解析する命令デコーダと、前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備えても良い。
【０００９】
上記構成によれば、リードライト制御部は、命令デコーダによる命令の解析結果が書き込み命令である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信した書き込み命令を入出力制御部に対して送出しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【００１０】
本発明の第１の態様に係る記憶装置において、前記メモリアレイは、先頭アドレスから３番目のアドレスまでに記憶装置を識別するための識別情報を格納し、前記アクセス要求にはさらに、前記記憶装置を特定するための記憶装置識別情報が含まれており、
前記記憶装置はさらに、前記メモリアレイから前記識別情報を取得し、その取得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とが一致するか否かを判定するＩＤコンパレータであって、前記識別情報と前記記憶装置識別情報とが一致する場合には、前記命令デコーダに対して、前記アクセス要求に含まれる命令の解析を許可する許可信号を送信するＩＤコンパレータを備えても良い。
【００１１】
上記構成を備えることにより、所望する記憶装置に対するアクセスのみを許容することができる。特に、複数の記憶装置が備えられている場合には、複数の記憶装置の中から所望の記憶装置を特定して読み出し、書き込みといったアクセスを実行することができる。
【００１２】
本発明の第１の態様に係る記憶装置において、
前記受信部は、前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、データを入出力するためのデータ端子と、リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、前記データ端子と接続されているデータバスと、前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタとを備えても良い。
【００１３】
本発明の第２の態様は、先頭アドレスからシーケンシャルにアクセスされる記憶装置を提供する。本発明の第２の態様に係る記憶装置は、先頭アドレスから３番目のアドレスまでに記憶装置を識別するための識別情報を格納し、先頭アドレスから４番目のアドレスに記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、データ列を入出力するためのデータ端子と、リセット信号を受信するリセット信号端子と、前記データ端子と接続されているデータバスと、前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、前記データバスに接続されていると共に、前記データ列に含まれる記憶装置識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するＩＤコンパレータであって、前記記憶装置識別情報と前記識別情報とが一致する場合には、前記データ列に含まれる命令の解析を許可する許可信号を出力するＩＤコンパレータと、前記メモリアレイと前記データ端子との間に配置され、受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、命令を受信するまでは、前記メモリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、前記データバスおよび前記ＩＤコンパレータと接続されていると共に、前記ＩＤコンパレータから前記許可信号を受け取った場合には、前記データ列に含まれる命令を解析する命令デコーダと、前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備えることを特徴とする。
【００１４】
本発明の第２の態様に係る記憶装置によれば、命令の解析結果が書き込み命令である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信した書き込み命令を入出力制御部に対して送出しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【００１５】
本発明の第３の態様は、本発明の第１または第２の態様に係る記憶装置を備える印刷記録材収容容器を提供する。本発明の第３の態様に係る印刷記録材収容容器によれば、データ格納領域に対するアクセス制御を迅速に実行すると共に、データ格納領域に対する意図しない書き込みを抑制することができる記憶装置を備える印刷記録材収容容器を提供することができる。
【００１６】
本発明の第３の態様に係る印刷記録材収容容器において、前記印刷記録材収容容器は、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えても良い。かかる場合には、識別情報によって印刷記録材収容容器に収容されているインク種を識別することができる。
【００１７】
本発明の第４の態様は、アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされる記憶装置を提供する。本発明の第４の態様に係る記憶装置は、複数のメモリセルを備えると共に、先頭から３つのメモリセルに記憶装置を識別するための識別情報を格納し、先頭から４つ目のメモリセルに記憶装置に対する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記記憶装置に対するアクセス要求を受信する受信部と、前記受信したアクセス要求に書き込み要求が含まれている場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とする。
【００１８】
本発明の第４の態様に係る記憶装置によれば、受信したアクセス要求に書き込み要求が含まれている場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信したアクセス要求を実行しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【００１９】
本発明の第５の態様は、シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置であって、所定のデータを格納する記憶装置の読み出し専用化方法を提供する。本発明の第５の態様に係る記憶装置の読み出し専用化方法は、リセット信号の検出により、アドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を書き込み方向に設定し、前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、前記アドレスカウンタのカウント値にしたがって、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込むことを特徴とする。
【００２０】
本発明の第５の態様に係る方法によれば、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにアクセス制御情報を書き込むことによって読み出し専用の記憶装置を製造するので、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【００２１】
本発明の第５の態様に係る方法において、前記アクセス制御情報は先頭アドレスから４番目のアドレスに書き込まれ、
前記製造方法はさらに、前記アドレスカウンタのカウント値にしたがって前記メモリアレイの先頭アドレスから３番目のアドレスまでに識別情報を書き込んでも良い。
【００２２】
本発明の第６の態様は、シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から４番目の位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法を提供する。本発明の第６の態様に係る方法は、前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情報を検索し、前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報をおよびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、アドレスカウンタのカウント値にしたがって、前記メモリアレイの記憶領域の末尾位置までデータを書き込み、続いて前記メモリアレイの記憶領域の先頭位置から４番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むことを特徴とする。
【００２３】
本発明の第６の態様に係る方法によれば、メモリアレイの記憶領域の末尾位置までデータを書き込み、続いてメモリアレイの記憶領域の先頭位置から４番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むので、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【００２４】
本発明の第７の態様は、クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムを提供する。本発明の第７の態様に係る記憶システムにおいて、
前記制御装置は、
クロック信号生成回路と、前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、シーケンシャルにアクセスされると共に、その記憶領域の先頭位置から所定の位置に、データの書き込みの可否を示すアクセス制御情報が格納されるメモリアレイと、前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するＩＤコンパレータと、前記メモリアレイおよび前記データバス間に配置されていると共に、受信した命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制御する入出力制御装置と、前記データバスおよび前記ＩＤコンパレータ比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致すると判定された場合には、前記データ列に含まれる書き込み／読み出し命令を解析する命令デコーダと、前記入出力制御装置と命令デコーダとの間に配置され、前記解析された命令が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記入出力制御装置に対して書き込み命令を送信しないリードライト制御部とを備えることを特徴とする。    
【００２５】
本発明の第７の態様に係る記憶システムによれば、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【００２６】
本発明の第７の態様に係る記憶システムにおいて、前記記憶装置はさらに    
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値  をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定す  ると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記メモリアレイに対するデータ転送  方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し  、前記命令デコーダによる書き込み／読み出し命令の解析が終了するまで、前  記初期化時の状態を維持しても良い。
【００２７】
上記構成を備えることにより、記憶装置の有する識別情報と入力された識別情報とが一致するか否かを判定する際には、メモリアレイに対するデータの書き込みは実行され得ず、メモリアレイに格納されている識別情報の読み出し専用性を維持することができる
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る記憶装置を備える記憶システムおよび記憶装置の製造方法について図面を参照しつつ、実施例に基づいて説明する。
【００２９】
Ａ．記憶システムの構成：
図１を参照して本実施例に係る記憶装置を備える記憶システムの概略構成について概念的に説明する。図１は本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。
【００３０】
本実施例に係る記憶システムは、ホストコンピュータ１０と、メモリモジュール基板２００上に配置されていると共にホストコンピュータ１０によってアクセスが制御される５個の記憶装置２０，２１，２２，２３，２４とを備えている。なお、各記憶装置２０，２１，２２，２３，２４は、図１１に示すようにインクジェットプリンタ用の５色のインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５にそれぞれ備えられているものとする。５色のインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５には、例えば、シアン、ライトシアン、マゼンタ、ライトマゼンタ、イエローの各色のインクが収容されている。また、本実施例における記憶装置は不揮発的に記憶内容を保持すると共に１ビット単位にて先頭アドレスからシーケンシャルにアクセスされるＥＥＰＲＯＭとする。
【００３１】
図１では説明を容易にするために、記憶装置２０，２１，２２，２３，２４のみが示されているが、既述のように本実施例に係る記憶装置２０，２１，２２，２３，２４は、実際にはインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５に備えられている。
【００３２】
各記憶装置２０，２１，２２，２３，２４のデータ信号端子ＤＴ、クロック信号端子ＣＴ、リセット信号端子ＲＴはデータバスＤＢ、クロックバスＣＢ、リセットバスＲＢを介してそれぞれ接続されている（図４参照）。ホストコンピュータ１０とデータバスＤＢ、クロックバスＣＢ、リセットバスＲＢとはデータ信号線ＤＬ、クロック信号線ＣＬ、リセット信号線ＲＬを介して接続されている。なお、これら信号線は、例えば、フレキシブル・フィード・ケーブル（ＦＦＣ）として実現され得る。ホストコンピュータ１０の電源正極端子ＶＤＤＨと各記憶装置２０，２１，２２，２３，２４の電源正極端子ＶＤＤＭとは電源供給線ＶＤＬを介して接続されている。メモリモジュール基板２００上には、各記憶装置２０，２１，２２，２３，２４の電源負極端子ＶＳＳをシリアルに接続する電源負極信号線ＶＳＬが配置されている。電源負極信号線ＶＳＬの一端は接地されており、他端はカートリッジアウト信号線ＣＯＬを介してホストコンピュータ１０のカートリッジアウト検出端子ＣＯＴと接続されている。
【００３３】
ホストコンピュータ１０は、その内部に図示しないクロック信号生成回路、リセット信号生成回路、電源監視回路、電源回路、電源補償回路、データ記憶回路および各回路を制御する制御回路を保有する制御装置であり、記憶装置２０，２１，２２，２３，２４に対するアクセスを制御する。ホストコンピュータ１０は、例えば、インクジェットプリンタの本体側に配置されており、インク消費量、インクカートリッジの装着時間といったデータを取得しデータ記憶回路に記憶する。
【００３４】
ホストコンピュータ１０の制御回路は、例えば、インクジェットプリンタの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンタの電源遮断時等に記憶装置２０，２１，２２，２３，２４に対するアクセスを実行する。ホストコンピュータ１０の制御回路は、記憶装置２０，２１，２２，２３，２４へアクセスする場合には、リセット信号生成回路に対してリセット信号ＲＳＴの生成を要求する。したがって、停電、電源プラグが抜かれた場合にもリセット信号ＲＳＴが生成される。ホストコンピュータ１０の電源補償回路は、電源の供給が遮断された場合にも所定の期間（例えば、０．３ｓ）電源を供給する。電源補償回路としては、例えば、コンデンサが用いられる。
【００３５】
ホストコンピュータ１０の制御回路は、電源回路を制御して正電源の出力を制御する。本実施例に係るホストコンピュータ１０は、記憶装置２０，２１，２２，２３，２４に対して、常時電源を供給しておらず、記憶装置２０，２１，２２，２３，２４に対するアクセス要求が発生した場合にのみ、記憶装置２０，２１，２２，２３，２４に対して正電源を供給する。
【００３６】
ホストコンピュータ１０から送出されるデータ列について図２および図３を参照して説明する。図２は通常時にホストコンピュータ１０から送出されるデータ列の一例を示す説明図である。図３は工場出荷時の記憶装置に対する書き込みに際してホストコンピュータから送出されるデータ列の一例を示す説明図である。
【００３７】
ホストコンピュータ１０から送出されるデータ列は、通常時には、図２に示すように３ビットの識別データ部、１ビットの読み出し／書き込みコマンド部、１ビット〜２５２ビットの書き込み／読み出しデータ格納部を備える。一方、工場出荷前のデータ書き込み時には、設定用ホストコンピュータから送出されるデータ列は、図３に示すように１ビットの書き込みコマンド部、１ビット〜２５６ビットの書き込みデータ部を備える。なお、書き込みに際しては、先頭から５ビット目（５番目のアドレス）から書き込みが開始されるので、書き込みデータ部の最後の４ビットの最初の３ビットには識別データが、最後の４ビットの最終ビットにはメモリアレイ２０１に対する書き込みの可否を示すアクセス制御情報が配置されている。後述するように、本実施例に係る記憶装置２０〜２４は、メモリアレイの先頭から４ビット目（４アドレス目）は、メモリアレイに対する書き込みの可否を示すアクセス制御情報が格納される。このアクセス制御情報は、工場出荷前のデータ書き込み時に、書き込みデータ（格納データ）と共に、メモリアレイに格納される。なお、アクセス制御情報は、例えば、０のときに書き込み禁止（読み出し専用）、１の時に書き込み可能を意味する。データ値＝０の時を書き込み禁止とすることによって、データ化けによる記憶装置に対する誤った書き込みを抑制することができる。すなわち、一般的に、記憶装置は、メモリアレイ２０１のメモリセルに電荷を蓄えることによって、データ値＝１を実現するため、例えば、ノイズによってデータ値＝０がデータ値＝１とされる可能性は高いが、その逆の現象が起こることは極めて稀である。
【００３８】
ホストコンピュータ１０のクロック信号生成回路は、記憶装置２０，２１，２２，２３，２４からデータを読み出す場合には、例えば、４μＳ間隔のクロック信号ＳＣＫを生成し、データ書き込み時には３ｍｓ間隔のクロック信号ＳＣＫを生成する。
【００３９】
・本実施例に係る記憶装置の構成
次に、図４を参照して記憶装置２０，２１，２２，２３，２４の内部構成について説明する。図４は記憶装置２０の内部回路構成を示すブロック図である。なお、個々の記憶装置２０，２１，２２，２３，２４の内部構成は、格納されている識別情報（識別データ）、固有のデータを除いて同一であるから以下の説明では代表的に記憶装置２０の内部構成について説明する。
【００４０】
記憶装置２０は、メモリアレイ２０１、アドレスカウンタ２０２、ＩＤコンパレータ２０３、オペレーションコードデコーダ２０４、Ｉ／Ｏコントローラ２０５およびリードライトコントローラ２０６を備えている。
【００４１】
メモリアレイ２０１は、所定容量、例えば、２５６ビットの記憶領域を有し、先頭から３ビットの記憶領域（３番目のアドレスまで）には識別データが格納され、先頭から４ビット目の記憶領域（４番目のアドレス）にはメモリアレイ２０１に対する書き込みを禁止するためのアクセス制御情報が格納されている。本実施例では、工場出荷時には、以降の記憶装置２０〜２４に対する不意の書き込みを防止するために、メモリアレイ２０１に対する書き込みを禁止するアクセス制御情報が格納されている。上述のように、通常時、ホストコンピュータ１０から送出されるデータ列の先頭３ビットには識別データが格納され、先頭から４ビット目には書き込み／読み出しコマンドが格納されている。したがって、先頭から５ビット目（５番目のアドレス）以降の記憶領域でなければデータの書き込みは行われず、メモリアレイ２０１の記憶領域がこのような構成を備えることによって先頭４ビット（先頭４アドレス）は読み出し専用の記憶領域となる。なお、アドレスが０から開始する場合には、アドレス０が１番目のアドレスまたは１ビット目に該当し、アドレスが１から開始する場合には、アドレス１が１番目のアドレスまたは１ビット目に該当する。
【００４２】
アドレスカウンタ２０２は、クロック信号端子ＣＴに入力されるクロック信号ＳＣＫに同期してそのカウンタ値をインクリメントする回路であり、メモリアレイ２０１と接続されている。カウンタ値とメモリアレイ２０１の記憶領域位置（アドレス）とは関連付けられており、アドレスカウンタ２０２のカウンタ値によってメモリアレイ２０１における書き込み位置または読み出し位置を指定することができる。アドレスカウンタ２０２はまた、リセット信号端子ＲＴと接続されており、リセット信号ＲＳＴが入力されると、カウンタ値を初期値にリセットする。ここで、初期値はメモリアレイ２０１の先頭位置と関連付けられていればどのような値でも良く、一般的には０が初期値として用いられる。
【００４３】
ＩＤコンパレータ２０３は、クロック信号端子ＣＴ、データ信号端子ＤＴ、リセット信号端子ＲＴと接続されており、データ信号端子ＤＴを介して入力されたデータ列に含まれる識別データとメモリアレイ２０１に格納されている識別データとが一致するか否かを判定する。詳述すると、ＩＤコンパレータ２０３は、リセット信号ＲＳＴが入力された後に入力される３ビット分のデータ、すなわち識別データを取得する。ＩＤコンパレータ２０３は、データ列に含まれる識別データを格納する３ビットレジスタ（図示しない）、Ｉ／Ｏコントローラ２０５を介してメモリアレイ２０１から取得した識別データを格納する３ビットレジスタ（図示しない）を有しており、両レジスタの値が一致するか否かによって識別データが一致するか否かを判定する。ＩＤコンパレータ２０３は、両識別データが一致する場合には、アクセス許可信号ＥＮをオペレーションコードデコーダ２０４に送出する。ＩＤコンパレータ２０３は、リセット信号ＲＳＴが入力されるとレジスタの値をクリアする。なお、記憶装置２０、および他の全記憶装置２１，２２，２３，２４のＩＤコンパレータ２０３には共通識別データ、例えば、本実施例では（１，１，１）が格納されている。この共通識別データを各記憶装置２０，２１，２２，２３，２４のＩＤコンパレータが保有することにより、各記憶装置２０，２１，２２，２３，２４に対して共通に書き込むべきデータの書き込みを同時に実行することができる。
【００４４】
オペレーションコードデコーダ２０４は、ＩＤコンパレータ２０３、リードライトコントローラ２０６、クロック信号端子ＣＴ、データ信号端子ＤＴと接続されている。オペレーションコードデコーダ２０４は、データ信号端子ＤＴから入力されるデータ列から、リセット信号ＲＳＴが入力された後に入力される４ビット目のデータ、すなわち書き込み／読み出しコマンドを取得する。オペレーションコードデコーダ２０４は、ＩＤコンパレータ２０３からアクセス許可信号ＥＮが入力されると、取得した書き込み／読み出しコマンドを解析してリードライトコントローラ２０６に対して書き込み処理要求または読み出し処理要求を送出する。
【００４５】
Ｉ／Ｏコントローラ２０５は、データ信号端子ＤＴ、メモリアレイ２０１と接続されており、リードライトコントローラ２０６からの要求に従ってメモリアレイ２０１に対するデータ転送方向ならびにデータ信号端子ＤＴに対する（データ信号端子ＤＴと接続されている信号線の）データ転送方向を切り換え制御する。Ｉ／Ｏコントローラ２０５は、リセット信号端子ＲＴとも接続されており、リセット信号ＲＳＴを受信する。Ｉ／Ｏコントローラ２０５は、メモリアレイ２０１から読み出したデータおよびメモリアレイ２０１に対して書き込みデータを一時的に格納する第１のバッファメモリ（図示しない）と、データバスＤＢからのデータおよびデータバスＤＢへのデータを一時的に格納する第２のバッファメモリ（図示しない）を備えている。
【００４６】
Ｉ／Ｏコントローラ２０５は、リセット信号ＲＳＴの入力により初期化され、初期化時には、メモリアレイ２０１に対するデータ転送方向を読み出し方向に設定し、データ信号端子ＤＴと接続されている信号線をハイインピーダンスとすることでデータ信号端子ＤＴに対するデータ転送を禁止する。この初期化時の状態は、リードライトコントローラ２０６から書き込み処理要求または読み出し処理要求が入力されるまで維持される。後述するように、リードライトコントローラ２０６から書き込み処理要求または読み出し処理要求が入力されるのは、データ列の４ビット目のデータを用いた書き込み判断処理の終了後となる。したがって、リセット信号入力後にデータ信号端子ＤＴを介して入力されるデータ列の先頭から４ビットのデータはメモリアレイ２０１に書き込まれることはない。また、メモリアレイ２０１の先頭４ビットに格納されているデータは、ＩＤコンパレータ２０３に送出される。この結果、メモリアレイ２０１の先頭４ビット（先頭から４番目までのアドレス）は読み出し専用状態となる。
【００４７】
リードライトコントローラ２０６は、オペレーションコードデコーダ２０４、Ｉ／Ｏコントローラ２０５およびメモリアレイ２０１と接続されている。リードライトコントローラ２０６は、オペレーションコードデコーダ２０４から書き込み処理要求が入力されると、メモリアレイ２０１に対する書き込みが可能であるか否かを判定する。詳述すると、リードライトコントローラ２０６は、メモリアレイ２０１の先頭から４番目のアドレスにアクセスし、書き込み禁止を示すアクセス制御情報が格納されているか、すなわち、先頭から４番目のアドレスに「０」が記録されているか否かを判定する。リードライトコントローラ２０６は、書き込み禁止を示すアクセス制御情報が格納されている場合には、オペレーションコードデコーダ２０４からの書き込み処理要求を、Ｉ／Ｏコントローラ２０５に転送することなく破棄する。
【００４８】
リードライトコントローラ２０６は、書き込み許可を示すアクセス制御情報が格納されている場合には、オペレーションコードデコーダ２０４からの書き込み処理要求を、Ｉ／Ｏコントローラ２０５に転送する。リードライトコントローラ２０６は、オペレーションコードデコーダ２０４からの入力が、読み出し処理要求の場合には、メモリアレイ２０１に書き込み禁止を示すアクセス制御情報が格納されているか否かを判定することなく、Ｉ／Ｏコントローラ２０５に対して読み出し処理要求を転送する。なお、オペレーションコードデコーダ２０４、Ｉ／Ｏコントローラ２０５およびリードライトコントローラ２０６はアクセス制御手段として１つの機能回路によって実現されても良い。
【００４９】
・記憶システムの動作
図５〜図８を参照して本実施例における記憶システムの動作について説明する。図５は記憶装置２０，２１，２２，２３，２４にアクセスする際にホストコンピュータ１０によって実行される処理ルーチンを示すフローチャートである。図６はホストコンピュータ１０によってアクセスされた際に記憶装置２０，２１，２２，２３，２４の各構成回路によって実行される処理ルーチンを示すフローチャートである。図７はデータ読み出し時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。図８はデータ書き込み時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【００５０】
ホストコンピュータ１０の制御回路は、カートリッジアウト信号線ＣＯＬの入力値ＣＯが０となるまで待機する（ステップＳ１００：Ｎｏ）。すなわち、全てのインクカートリッジが正しくインクカートリッジホルダに収容されている場合には、電源負極信号線ＶＳＬがシリアルに接続されて接地されるのでカートリッジアウト信号線ＣＯＬの入力値ＣＯは接地電圧（例えば、約０ボルト）を示すからである。これに対して、たとえ、１個のインクカートリッジでもインクカートリッジホルダに正しく収容されていない場合には、電源負極信号線ＶＳＬはシリアルに接続されないので、接地されず、制御回路の回路電圧に対応する値がカートリッジアウト信号線ＣＯＬ上に現れる。但し、本実施例ではノイズ等の影響を排除するため、所定のしきい値を基準にして２値化している。したがって、カートリッジアウト信号線ＣＯＬの入力値ＣＯは０か１を取る。
【００５１】
ホストコンピュータ１０の制御回路は、カートリッジアウト信号線ＣＯＬの入力値ＣＯが０を取ると（ステップＳ１００：Ｙｅｓ）、図７および図８に示すように、電源供給線ＶＤＬを介して電源電圧を記憶装置２０，２１，２２，２３，２４の電源正極端子ＶＤＤＭに供給し（ＶＤＤ＝１）、リセット信号生成回路にリセット・ロー信号を生成させて（ＲＳＴ＝０にセット）リセット信号線ＲＬを介してリセットバスＲＢに送出する（ステップＳ１１０）。すなわち、インクカートリッジがインクカートリッジホルダに正しく収容されない限り、記憶装置２０，２１，２２，２３，２４に対しては電源電圧が供給されない。なお、リセット信号ＲＳＴはアクティブ・ローであるものとし、本明細書中にて用いられるリセット信号ＲＳＴが生成される、入力されるといった用語は、特に断らない限りリセット・ロー信号を意味するものとする。
【００５２】
ホストコンピュータ１０は、続いて、図７および図８に示すようにリセット信号生成回路にＲＳＴ＝１とさせてリセット信号ＲＳＴをハイに設定する（ステップＳ１２０）。ホストコンピュータ１０の制御回路は、アクセスを所望するインクカートリッジ（記憶装置２０，２１，２２，２３，２４）の識別データ（ＩＤデータ）を発行する（ステップＳ１３０）。発行されたＩＤデータは、図７および図８に示すようにクロック信号ＳＣＫの立ち上がりエッジに同期されてデータ信号線ＤＬを介してデータバスＤＢに転送される。ホストコンピュータ１０の制御回路は、発行したＩＤデータが（１，１，１）であるか否かを判定する（ステップＳ１４０）。既述のように、ＩＤデータ（１，１，１）は全ての記憶装置２０，２１，２２，２３，２４のＩＤコンパレータに予め格納されている識別データであり、発行されたＩＤデータが（１，１，１）の場合には、全ての記憶装置２０，２１，２２，２３，２４に対して同時にデータの書き込みを実行することができる。
【００５３】
ホストコンピュータ１０の制御回路は、ＩＤデータ＝（１，１，１）であると判定した場合には（ステップＳ１４０：Ｙｅｓ）、書き込みコマンドを発行する（ステップＳ１５０）。発行された書き込みコマンドは、図７および図８に示すようにリセット信号ＲＳＴがローからハイに切り替えられた後の４つ目のクロック信号ＳＣＫの立ち上がりエッジに同期されてデータ信号線ＤＬを介してデータバスＤＢに転送される。ホストコンピュータ１０の制御回路は、クロック信号生成回路に対してクロック信号ＳＣＫの速度を遅く、すなわち、クロック信号ＳＣＫの生成間隔を長くするよう要求する（ステップＳ１６０）。ＥＥＰＲＯＭに対してデータを書き込みために必要な時間は、例えば、３ｍｓ程度であり、データ読み出しに必要な時間は、例えば、４μｓ程度である。したがって、データ書き込み時には、データ読み出しに必要な時間の約１０００倍程度の時間を要する。そこで、本実施例では、データ書き込みコマンドが発行されるまでは速いクロック信号速度にて記憶装置２０，２１，２２，２３，２４に対してアクセスし、データ書き込み処理時にはクロック信号速度を遅くすることで、アクセス時間を短縮すると共に確実なデータの書き込みを実現する。
【００５４】
ホストコンピュータ１０の制御回路は、発行されたＩＤデータが（１，１，１）でないと判定した場合には（ステップＳ１４０：Ｎｏ）、読み出しコマンド（Read）または、書き込みコマンド（Write）のいずれかを発行する（ステップＳ１７０）。発行されたコマンドは、データ信号線ＤＬを介してデータバスＤＢに転送される。発行したコマンドが書き込みコマンドの場合には（ステップＳ１７０：Write）、ホストコンピュータ１０の制御回路は、クロック信号速度を遅らせる（ステップＳ１６０）。一方、発行したコマンドが読み出しコマンドの場合には（ステップＳ１７０：Read）クロック信号速度を維持する。
【００５５】
ホストコンピュータ１０の制御回路は、書き込みを所望するメモリアレイ２０１のアドレス（位置）に対応する数のクロック信号パルスを発行する（ステップＳ１８０）。すなわち、本実施例における記憶装置２０はシーケンシャルアクセスタイプの記憶装置であるから、書き込みを所望するアドレスに対応する数のクロック信号パルスを発行し、アドレスカウンタ２０２のカウンタ値を所定のアドレスに対応するカウント値までインクリメントしなければならない。ホストコンピュータ１０の制御回路は、最後に、リセット信号生成回路にリセット・ロー信号を生成させて（ＲＳＴ＝０にセット）リセット信号線ＲＬを介してリセットバスＲＢに送出して記憶装置２０，２１，２２，２３，２４に対するアクセスを完了する。このように、リセット信号ＲＳＴ（リセット・ロー信号）の送出によりアクセスを完了し、また、電源遮断時にもリセット信号ＲＳＴを送出するので、データ書き込み中に電源が遮断された場合でも少なくとも書き込みを終えたデータの書き込み処理を正常に完了することができる。
【００５６】
次に、図６を参照してホストコンピュータ１０によってアクセスされる際に記憶装置２０，２１，２２，２３，２４の各構成回路によって実行される処理を説明する。なお、本説明においても記憶装置２０を代表的に用いて説明する。
【００５７】
リセット・ロー信号がリセットバスＲＢに入力されると、アドレスカウンタ２０２はカウンタ値を初期値（０）にリセットする（ステップＳ２００）。また、ＩＤコンパレータ２０３、Ｉ／Ｏコントローラ２０５も初期化される。すなわち、ＩＤコンパレータ内の２つのレジスタがクリアされ、Ｉ／Ｏコントローラ２０５はメモリアレイ２０１に対するデータ転送方向を読み出し方向に設定すると共にデータ信号端子ＤＴと接続されている信号線をハイインピーダンスにしてデータ転送を禁止する。
【００５８】
既述のように、ホストコンピュータ１０は、リセット信号ＲＳＴがローからハイに切り替わると、クロック信号ＳＣＫの立ち上がりエッジに同期させて各種データを送出する。アドレスカウンタ２０２は、同じくリセット信号ＲＳＴがローからハイに切り替わると、クロック信号ＳＣＫの立ち上がりエッジに同期してカウンタ値を初期値から１つずつインクリメントする。
【００５９】
ＩＤコンパレータ２０３は、リセット信号ＲＳＴかローからハイに切り替えられた後の３つのクロック信号ＳＣＫの立ち上がりエッジに同期してデータバスＤＢに送出されたデータ、すなわち、３ビットのＩＤデータを取得して第１の３ビットレジスタに格納する（ステップＳ２１０ａ）。これと同時にＩＤコンパレータ２０３は、アドレスカウンタ２０２のカウンタ値００、０１、０２によって指定されるメモリアレイ２０１のアドレスからデータを取得する（ステップＳ２２０ｂ）。すなわち、メモリアレイ２０１の１〜３番目のアドレス（メモリセル、格納領域）に格納されている識別データを取得して、第２の３ビットレジスタに格納する。
【００６０】
ＩＤコンパレータ２０３は、第１、第２レジスタに格納されたＩＤデータ（識別データ）が一致するか否かを判定する（ステップＳ２２０）。さらに、ＩＤコンパレータ２０３は、予め保有している共通ＩＤデータと第１レジスタに格納されているＩＤデータとが一致するか否かも判定する。ＩＤコンパレータ２０３は、ＩＤデータが一致しないと判定した場合には（ステップＳ２２０：Ｎｏ）、Ｉ／Ｏコントローラ２０５に対してデータバスの解放を要求する。要求を受けたＩ／Ｏコントローラ２０５は、バスを解放して（ステップＳ２７０）、本処理ルーチンを終了する。すなわち、ホストコンピュータ１０によるメモリアレイ２０１に対するアクセスは許容されず、記憶装置２０におけるアクセス処理は終了する。かかる場合には、他の記憶装置２１，２２，２３，２４のいずれかに対するアクセスが許容される。
【００６１】
一方、ＩＤコンパレータ２０３は、ＩＤデータは一致すると判定した場合には（ステップＳ２２０：Ｙｅｓ）、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する（ステップＳ２３０）。かかる場合には複数の記憶装置２０，２１，２２，２３，２４のうち記憶装置２０のみが、あるいは、ＩＤデータが（１，１，１）の場合には全ての記憶装置２０，２１，２２，２３，２４のメモリアレイに対するアクセスが許可されることとなる。アクセス許可信号ＥＮを受信したオペレーションコードデコーダ２０４は、リセット信号ＲＳＴのローからハイへの切り替わり後の４つ目のクロック信号ＳＣＫの立ち上がりエッジに同期してデータバスに送出された読み出し／書き込みコマンドを取得して、コマンドをデコードする（ステップＳ２５０）。
【００６２】
オペレーションコードデコーダ２０４は、デコードした読み出し／書き込みコマンドをリードライトコントローラ２０６に送出する。リードライトコントローラ２０６は、オペレーションコードデコーダ２０４から入力されたデコード済みコマンドが書き込み命令であるか否かを判定する（ステップＳ２４０）。リードライトコントローラ２０６は、書き込み命令であると判定した場合には（ステップＳ２４０：Ｙｅｓ）、メモリアレイ２０１の先頭から４番目のアドレスからアクセス制御情報を取得する（ステップＳ２５０）。
【００６３】
リードライトコントローラ２０６は、メモリアレイ２０１に対して書き込みが可能であるか否かを判定する（ステップＳ２６０）。具体的には、リードライトコントローラ２０６は、取得したアクセス制御情報が書き込み禁止を示しているか否か、すなわち、「０」であるか否かを判定する。リードライトコントローラ２０６は、メモリアレイ２０１に対して書き込みが可能であると判定した場合、すなわち、アクセス制御情報が書き込み禁止を示さない（書き込み許可を示す）と判定した場合には（ステップＳ２６０：Ｙｅｓ）、Ｉ／Ｏコントローラ２０５に対して、オペレーションコードデコーダ２０４から受信した書き込み命令を送出する。
【００６４】
書き込み命令を受信したＩ／Ｏコントローラ２０５は、メモリアレイ２０１に対するデータ転送方向を書き込み方向に変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する（ステップＳ２７０）。この状態では、データバスに送出されたされた書き込みデータは、クロック信号ＳＣＫに同期して順次カウントアップされるアドレスカウンタ２０２のカウンタ値によって指定されるメモリアレイ２０１のアドレス（位置）に１ビットづつシーケンシャルに格納されていく。本実施例に係る記憶装置２０は、このようにシーケンシャルにアクセスされるので、ホストコンピュータ１０から送出された書き込みデータは、書き換えを所望するアドレスに対応するデータを除いて、メモリアレイ２０１に現在格納されているデータと同一の値（０または１）を有している。すなわち、メモリアレイ２０１における書き換えられないアドレスのデータは、同一の値によって上書きされる。
【００６５】
リードライトコントローラ２０６は、メモリアレイ２０１に対して書き込みが不可能であると判定した場合、すなわち、取得したアクセス制御情報が書き込み禁止を示していると判定した場合には（ステップＳ２６０：Ｎｏ）、オペレーションコードデコーダ２０４から受信した書き込み命令を、Ｉ／Ｏコントローラ２０５に対して送出しない。リードライトコントローラ２０６は、Ｉ／Ｏコントローラ２０５に対してデータバスの解放を要求し、Ｉ／Ｏコントローラ２０５はデータバスを解放して本処理ルーチンを終了する。（ステップＳ２８０）。
【００６６】
リードライトコントローラ２０６は、書き込み命令でないと判定した場合には（ステップＳ２４０：Ｎｏ）、オペレーションコードデコーダ２０４から受信した読み出し命令をＩ／Ｏコントローラ２０５に対して送信する。読み出し命令を受信したＩ／Ｏコントローラ２０５は、メモリアレイ２０１に対するデータ転送方向を読み出し方向に変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する。（ステップＳ２９０）。この状態では、メモリアレイ２０１に格納されているデータは、クロック信号ＳＣＫに同期して順次インクリメントされるアドレスカウンタ２０２のカウンタ値によって指定されるアドレス（位置）の順にシーケンシャルに読み出され、Ｉ／Ｏコントローラ２０５の第１のバッファメモリに順次上書きされていく。
【００６７】
すなわち、最後に読み出されたアドレスのデータ（ホストコンピュータ１０によって指定されたアドレス位置のデータ）のみが最終的にＩ／Ｏコントローラ２０５の第２のバッファメモリに保持される。Ｉ／Ｏコントローラ２０５は、第２のバッファメモリに保持されている読み出しデータをデータ端子ＤＴを介してデータバスＤＢに送出し、ホストコンピュータ１０に転送する。
【００６８】
最後に、リセット・ロー信号が入力されると、アドレスカウンタ２０２、ＩＤコンパレータ２０３、Ｉ／Ｏコントローラ２０５は初期化され、データの書き込みまたは読み出しが終了される。なお、読み出しまたは書き込みデータは１ビット単位で確定されており、リセット・ロー信号の再入力はデータの確定に必要な動作ではない。
【００６９】
・工場出荷時における記憶装置に対するデータの書き込み：
続いて、工場出荷時における記憶装置２０〜２４に対するデータ書き込み処理について図９および図１０を参照して説明する。図９は工場出荷時における記憶装置に対するデータ書き込み処理の流れを示すフローチャートである。図１０は工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。
【００７０】
以下の処理は、インクカートリッジ製造時にインクカートリッジに記憶装置２０を装着した状態で、図１０に示すように、記憶装置２０の各端子ＣＴ、ＤＴ、ＲＴ（プローブ）に対してホストコンピュータ１００（または専用の設定用ホストコンピュータ）からの信号線を一対一に接続することによって実行され得る。
【００７１】
このとき用いられる記憶装置２０のメモリアレイ２０１の先頭４ビットあるいは全記憶領域には「１」がデータ値として格納されている。先ず、設定用ホストコンピュータ１００は、ＩＤデータ「１，１，１」を発行し、ＩＤコンパレータ２０３からオペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを出力させる。
【００７２】
設定用ホストコンピュータ１００は、ＩＤコンパレータ２０３からのアクセス許可信号ＥＮを検出すると、メモリアレイ２０１の容量と同容量のデータをメモリアレイ２０１に書き込む（Ｓ３００）。設定用ホストコンピュータ１００から送出されるデータ列は、図３を用いて説明したように、先頭ビットに書き込み処理コマンドが記述され、続いて５ビット目以降のデータが記述され、最後の４ビットのうち最初の３ビットには識別情報が、最後の４ビットのうち最終ビットにはアクセス制御情報が記述されている。
【００７３】
また、本実施例ではメモリアレイ２０１は、それぞれに１ビットの容量が割り当てられている０（１）番目のアドレスから２５５（２５６）番目のアドレスまで２５６ビットの容量を有している。したがって、ステップＳ３００では、書き込み可能な５ビット目（５番目のアドレス）から２５６ビット目（２５６番目のアドレス）まで２５２ビットの容量のデータが書き込まれる。
【００７４】
設定用ホストコンピュータ１００は、続いて２５７〜２５９ビット目までの３ビット容量のデータ（識別データ）および２６０ビット目の１ビット容量のデータ（アクセス制御情報）をメモリアレイ２０１に書き込んで（ステップＳ３１０）、本処理ルーチンを終了する。すなわち、メモリアレイ２０１のアドレスのうち２５６ビット目まではすでに書き込みが完了しているので、新たに書き込まれるデータは、メモリアレイ２０１の先頭から１〜３ビット目（１番目から３番目のアドレス）および４ビット目（４番目のアドレス）に書き込まれる。この結果、メモリアレイ２０１の先頭３ビットに識別データが、先頭から４ビット目にメモリアレイ２０１に対するデータの書き込みの禁止を示すアクセス制御情報が書き込まれる。
【００７５】
以上説明したように、本実施例に係る記憶装置および記憶システムによれば、記憶装置２０に対する書き込みが可能か否かを、メモリアレイ２０１の先頭から４ビット目に格納されているアクセス制御情報を用いて判断するので、記憶装置２０に対する書き込みが可能か否かを迅速に判断することができる。
【００７６】
また、記憶装置２０（メモリアレイ２０１）における先頭から５ビット目以降のデータ格納領域に対してアクセスすることなく、記憶装置２０に対する書き込みの可否が判定されるので、データ格納領域に格納されているデータに対する誤った上書きを低減または防止することができる。したがって、記憶装置２０に格納されているデータに対する信頼性を向上させることができる。
【００７７】
さらに、記憶装置２０における先頭４ビットのデータを用いて、記憶装置２０に対するアクセスの可否、書き込みの可否を判定することができるので、複数の記憶装置２０〜２４が備えられているメモリシステムにおいて、迅速に、ターゲットとなる記憶装置を識別し、識別した記憶装置に対する書き込みが許容されるか否かを判定することができる。
【００７８】
また、本実施例における読み出し専用化方法によれば、記憶装置２０がインクカートリッジに装着されて出荷された後には、記憶装置２０に対する新たな書き込みは禁止され、記憶装置２０は読み出し専用化される。すなわち、インクカートリッジの工場出荷後は、記憶装置２０に対する書き込みを禁止することができる。したがって、５ビット目以降に格納されているインクに関するデータはもちろんのこと、識別情報に対する上書きを防止することができる。
【００７９】
・その他の実施例：
（１）上記実施例では、メモリアレイ２０１の先頭から４ビット目（４番目のアドレス）に書き込み禁止を示すアクセス制御情報が格納されているが、メモリアレイ２０１に格納されるべきデータより前のアドレスであれば他のアドレスに格納されても良い。また、識別情報は３ビットである必要はなく、格納データが識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。さらに、メモリアレイ２０１の容量は２５６ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【００８０】
（２）上記実施例では、記憶装置２０としてＥＥＰＲＯＭを用いて説明したが、格納データを不揮発的に維持することができると共に、格納データを読み出し専用化することができる記憶装置であればＥＥＰＲＯＭに限られない。
【００８１】
（３）上記実施例では、メモリアレイ２０１の先頭３ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ２０１の容量は２５６ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【００８２】
（４）上記実施例では、５つの記憶装置２０，２１，２２，２３，２４を５色（５個）の独立したインクカートリッジに備えた場合について説明したが、本実施例に係る記憶装置２０は、２色〜４色、あるいは６色以上のインクカートリッジに対しても適用することができる。また、識別情報と記憶装置２０〜２４との対応付けは、記憶装置２０〜２４が装着されるインクカートリッジのインク種、インク色のみならず、インクカートリッジに格納される初期インク量であっても良い。
【００８３】
（５）上記実施例では、インクジェットプリンタ用のインクカートリッジにインクカートリッジ情報を格納するための記憶装置として本実施例に係る記憶装置２０を説明したが、本実施例に係る記憶装置２０は他の態様にて用いられ得ることは言うまでもない。すなわち、複数の記憶装置を用いるシステムにおいて、特定の記憶装置に対してアクセスするためにメモリアレイ２０１の先頭３ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ２０１の容量は２５６ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【００８４】
（６）記憶装置２０が書き込み可能な状態において、リセット信号ＲＳＴは電源遮断時にも出力されるので、たとえデータの書き込みの最中に偶発的に電源が遮断されても、その時点で書き込みの完了しているデータについては書き込みが終了され、また、本実施例では１ビット単位でデータが書き込まれるので、書き込みの完了しているデータについてはデータ化け等の問題を回避することができる。
【００８５】
（７）電源遮断時には電源補償回路によって所定期間は電源供給が補償されると共に、データの書き込みに際しては、インク残量またはインク消費量といった書き込み優先データから順次書き込まれていく。したがって、複数の記憶装置２０，２１，２２，２３，２４に対して書き込みが必要な場合にも、全ての記憶装置に対して書き込み優先データの書き込みを完了することができる。
【００８６】
以上、実施例に基づき本発明に係る記憶装置、記憶システム、記憶装置の読み出し専用化方法を説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはもちろんである。
【図面の簡単な説明】
【００８７】
【図１】本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。
【図２】通常時にホストコンピュータから送出されるデータ列の一例を示す説明図である。
【図３】工場出荷時の記憶装置に対する書き込みに際してホストコンピュータから送出されるデータ列の一例を示す説明図である。
【図４】実施例に従う記憶装置の内部回路構成を示すブロック図である。
【図５】記憶装置にアクセスする際にホストコンピュータによって実行される処理ルーチンを示すフローチャートである。
【図６】ホストコンピュータによってアクセスされた際に記憶装置の各構成回路によって実行される処理ルーチンを示すフローチャートである。
【図７】データ読み出し時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【図８】データ書き込み時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【図９】工場出荷時における記憶装置に対するデータ書き込み処理の流れを示すフローチャートである。
【図１０】工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。
【図１１】実施例において記憶装置がインクカートリッジに適用される一例を示す説明図である。
【符号の説明】
【００８８】
１０…ホストコンピュータ
１００…設定用ホストコンピュータ１００
２０，２１，２２，２３，２４…記憶装置
２００…メモリモジュール
２０１…メモリアレイ
２０２…アドレスカウンタ
２０３…ＩＤコンパレータ
２０４…オペレーションコードデコーダ
２０５…Ｉ／Ｏコントローラ
２０６…リードライトコントローラ
ＶＤＬ…電源電圧供給線
ＶＤＤＨ…電源正極端子
ＶＤＤＭ…電源正極端子
ＣＬ…クロック信号線
ＤＬ…データ信号線
ＲＬ…リセット信号線
ＣＢ…クロックバス
ＤＢ…データバス
ＲＢ…リセットバス
ＶＳＣ…電源負極信号線
ＣＯＬ…カートリッジアウト信号線
ＣＯＴ…カートリッジアウト検出端子
ＣＴ…クロック信号端子
ＤＴ…データ信号端子
ＲＴ…リセット信号端子
ＳＣＫ…クロック信号
ＣＤＡ…データ信号
ＲＳＴ…リセット信号
ＣＯＯ…カートリッジアウト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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