(57)【要約】【課題】  ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間にトレンチを形成し、当該トレンチの表面にＬＤＤ領域を形成するトランジスタにおいて、素子サイズの縮小を可能とし、またチャネル幅の縮小に伴う特性ばらつきを抑制する。【解決手段】  ＬＤＤ領域を形成するイオン注入に対するマスクとなるレジストの開口部６６を矩形に形成する。開口部６６はソース領域４２及びドレイン領域４４のチャネル幅方向のサイズに応じた間隔を置いてチャネル方向に延びる一対の直線状のエッジを有する。チャネル領域４６は、このエッジを超えてチャネル幅方向に関して外側に突き出る寸法に形成される。【選択図】        図１
2006186192.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とゲート電極下に配置されたチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面に一列に並んで配置され、かつそれぞれの周囲に形成され絶縁物を充填された溝によって互いに隔てられ、前記ソース領域及びドレイン領域と前記チャネル領域との間の前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域を形成された半導体装置であって、
前記ＬＤＤ領域は、チャネル幅方向に関して前記ソース領域及びドレイン領域に応じたサイズを有し、
前記チャネル領域は、前記チャネル幅方向に関して前記ソース領域及びドレイン領域よりも外側に突き出ること、
を特徴とする半導体装置。
【請求項２】
ソース領域とドレイン領域とゲート電極下に配置されたチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面にチャネル方向に一列に並んで配置され、かつそれぞれの周囲に形成され絶縁物を充填された溝によって互いに隔てられ、前記ソース領域及びドレイン領域と前記チャネル領域との間の前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域を形成された半導体装置を製造する方法であって、
前記ソース領域、前記ドレイン領域及び前記チャネル領域の周囲をエッチングして前記溝を形成する溝形成工程と、
前記溝が形成された前記半導体基板の主面を覆い、前記ソース領域及びドレイン領域それぞれの前記チャネル領域に対向する部分を少なくとも包含する領域に開口部が設けられた注入阻止層を形成する注入阻止層形成工程と、
前記注入阻止層の前記開口部から前記半導体基板へ不純物を注入して前記ＬＤＤ領域を形成するＬＤＤ形成工程と、
を有し、
前記開口部のエッジのうち前記チャネル方向に沿った側部エッジは、直線に形成され、
前記チャネル領域は、チャネル幅方向に関して前記開口部の形成位置を横切ってその外側まで延在されること、
を特徴とする半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にソース領域及びドレイン領域とゲート下のチャネル領域との間にトレンチが形成され、当該トレンチの表面にＬＤＤ（Lightly Doped Drain）領域（低濃度拡散領域）が形成されたトランジスタ構造を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成するトランジスタの耐圧は、ゲート長やソース領域及びドレイン領域への不純物の注入濃度を調整することにより高めることが可能である。しかし、同一の半導体基板上に耐圧特性の異なるトランジスタを集積する場合、中高耐圧のトランジスタの素子サイズが増大しやすくなるという問題があった。
【０００３】
この問題に対して、下記特許文献１に示されるように、ＳＴＩ（Shallow Trench Isolation）技術を利用して、ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間に溝を形成すると共に、当該溝に絶縁物を充填する構成が提案されている。
【０００４】
図６は、ＳＴＩ構造を利用した従来の中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子平面図であり、図７は対応する模式的な素子断面図である。なお、図７は、図６における線Ａ−Ａ’に沿った垂直断面図である。このトランジスタはＮチャネルのＭＯＳトランジスタであり、ソース領域２及びドレイン領域４と、それらの間に位置するチャネル領域６及びチャネルを流れる電流を制御するゲート電極８とを含んで構成される。ソース領域２、ドレイン領域４及びチャネル領域６は周囲に溝１０，１２が形成される。ソース領域２及びチャネル領域６の間、ドレイン領域４及びチャネル領域６の間にはそれぞれ溝１０が形成され、またそれら領域全体を取り囲んで素子分離のための溝１２が形成される。溝１０，１２の形成後、半導体基板表面にレジストが塗布され、当該レジストをパターニングして、ソース領域２及びドレイン領域４を包含する部分に開口部１４が設けられる。このレジストをマスクとして、不純物のイオン注入を行う。その注入方向を斜めとすることで、溝１０の壁面にもイオン注入が行われ、溝１０の表面、すなわち溝１０の壁面及び底面にＬＤＤ領域１６（第１領域１６ａ）が形成される。しかる後、溝１０，１２にシリコン酸化膜１８が充填される。チャネル領域６の上にはゲート絶縁膜２０を介してゲート電極８が積層される。また、イオン注入により、ソース領域２及びドレイン領域４の上面にはＬＤＤ領域１６（第２領域１６ｂ）が形成された後、さらに高濃度のＮ型拡散層であるソース拡散層２２、ドレイン拡散層２４が形成される。なお、これらＮチャネルトランジスタ構造はＰ型の半導体基板上、又はＰウェル上に形成される。
【０００５】
上述のトランジスタにおいては、ソース領域２、チャネル領域６、及びドレイン領域４が一列に配置され、ここではその並び方向をチャネル方向、これに直交する方向をチャネル幅方向と称する。従来のＳＴＩ構造のトランジスタのソース領域２、チャネル領域６、及びドレイン領域４のチャネル幅方向の寸法は、溝を形成しない従来のトランジスタが一般にそうであったのと同様、互いに一致するように形成されている。一方、溝１０の表面にＬＤＤ領域１６を形成するイオン注入に対する阻止層（マスク）となるレジストには図６に示すように、チャネル領域６にて幅が狭まる開口部１４が設けられていた。すなわち、チャネル領域６の部分にてレジストのパターンに開口部１４の内側への凸部２６が設けられている。この凸部２６はチャネル領域６上にオーバーラップするように形成される。これは、レジストをパターニングする際に用いるフォトマスクの目合わせずれにより、開口部１４のエッジとチャネル領域６の溝１０に面しない側面との間に間隙が生じると、当該側面にイオン注入がなされ、その側面にてソース領域２とドレイン領域４とが短絡するおそれがあるためである。この短絡を防止するために、レジストパターンに凸部２６が設けられ、エッジとチャネル領域６との間に間隙が生じないようにしている。一方、基本的にソース領域２、ドレイン領域４の溝１０に面する側面の全幅にＬＤＤ領域１６が形成されるように、開口部１４はそれらソース領域２及びドレイン領域４を包含するように形成される。ちなみに、開口部１４のエッジとそれら領域との設計上の距離、及び凸部２６とチャネル領域６との設計上のオーバーラップ量は、開口部１４を形成するフォトマスクの目合わせずれに対するマージンを考慮して定められる。
【特許文献１】特許第３１２５７５２号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＬＤＤ領域１６を形成するための開口部１４の形状は、凸部２６の存在により、ソース領域２及びチャネル領域６の間とドレイン領域４及びチャネル領域６の間とにそれぞれクランク形状の屈曲を有する。この屈曲したエッジがフォトマスクの目合わせずれによってもソース領域２、ドレイン領域４及びチャネル領域６のいずれにも重ならないように、溝１０の幅は大きめに設定される。そのため、トランジスタサイズをチャネル方向に縮小することが制限されるという問題があった。また、露光後、レジストをエッチングして開口部１４を形成する際に凸部２６の角が丸まり、チャネル領域６の壁面に形成されるＬＤＤ領域１６のチャネル幅方向の寸法にばらつきが生じやすい。そのため、チャネル幅が微細になるに従って、チャネル幅の寸法ばらつきに起因した特性ばらつきが大きくなるという問題があった。
【０００７】
本発明は上記問題点を解決するためになされたものであって、トランジスタのチャネル方向のサイズ縮小を可能とし、またチャネル幅のサイズ縮小に伴う特性ばらつきを抑制することを可能とする半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、ソース領域とドレイン領域とゲート電極下に配置されたチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面に一列に並んで配置され、かつそれぞれの周囲に形成され絶縁物を充填された溝によって互いに隔てられ、前記ソース領域及びドレイン領域と前記チャネル領域との間の前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域を形成されたものであって、前記ＬＤＤ領域が、チャネル幅方向に関して前記ソース領域及びドレイン領域に応じたサイズを有し、前記チャネル領域が、前記チャネル幅方向に関して前記ソース領域及びドレイン領域よりも外側に突き出る。
【０００９】
本発明に係る半導体装置の製造方法は、ソース領域とドレイン領域とゲート電極下に配置されたチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面にチャネル方向に一列に並んで配置され、かつそれぞれの周囲に形成され絶縁物を充填された溝によって互いに隔てられ、前記ソース領域及びドレイン領域と前記チャネル領域との間の前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域を形成された半導体装置を製造する方法であって、前記ソース領域、前記ドレイン領域及び前記チャネル領域の周囲をエッチングして前記溝を形成する溝形成工程と、前記溝が形成された前記半導体基板の主面を覆い、前記ソース領域及びドレイン領域それぞれの前記チャネル領域に対向する部分を少なくとも包含する領域に開口部が設けられた注入阻止層を形成する注入阻止層形成工程と、前記注入阻止層の前記開口部から前記半導体基板へ不純物を注入して前記ＬＤＤ領域を形成するＬＤＤ形成工程と、を有し、前記開口部のエッジのうち前記チャネル方向に沿った側部エッジが、直線に形成され、前記チャネル領域が、チャネル幅方向に関して前記開口部の形成位置を横切ってその外側まで延在される。
【発明の効果】
【００１０】
本発明によれば、ＬＤＤ領域のエッジをチャネル方向に沿った方向に関して直線に形成することができ、これにより、ソース領域及びドレイン領域とチャネル領域との間の溝の幅を縮小して、トランジスタのチャネル方向のサイズ縮小が可能となる。また、当該溝幅の縮小により、周波数特性等のトランジスタの特性向上が図れる。さらに、特性ばらつきを抑制しつつチャネル幅のサイズ縮小が可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１２】
図１は、ＳＴＩ構造を利用した本実施形態に係る中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子平面図であり、図２は対応する模式的な素子断面図である。なお、図２は、図１における線Ａ−Ａ’に沿った垂直断面図である。このトランジスタはＮチャネルのＭＯＳトランジスタであり、半導体基板の主面に形成されたＰウェル内に形成されるソース領域４２、ドレイン領域４４、チャネル領域４６と、チャネル領域４６上に配置されたゲート電極４８とを含んで構成される。チャネル領域４６はソース領域４２とドレイン領域４４との間に配置され、ソース領域４２、ドレイン領域４４及びチャネル領域４６の周囲には溝５０，５２が形成される。溝５０は、ソース領域４２及びチャネル領域４６の間、ドレイン領域４４及びチャネル領域４６の間に形成される。また、溝５２はそれら領域全体を取り囲んで形成され、周囲の素子との素子分離を行う。これら溝５０，５２には絶縁物としてシリコン酸化膜５４が充填される。
【００１３】
Ｐウェルには、ソース領域４２及びチャネル領域４６の間、ドレイン領域４４及びチャネル領域４６の間に、溝５０に沿って、ソース領域４２及びドレイン領域４４よりも不純物濃度が低いＬＤＤ領域５６が形成される。このＬＤＤ領域５６は、溝５０に沿った第１領域５６ａと、ソース領域４２及びドレイン領域４４の上面に沿った第２領域５６ｂとからなる。
【００１４】
ソース領域４２、ドレイン領域４４の上面にはＬＤＤ領域５６（第２領域５６ｂ）の上に、さらに高濃度のＮ型拡散層であるソース拡散層５８、ドレイン拡散層６０が形成される。また、チャネル領域４６の上には、ゲート絶縁膜６２を介してゲート電極４８が積層される。さらに、ゲート絶縁膜６２及びゲート電極４８の側壁にはスペーサ６４が形成される。
【００１５】
上述のようにＬＤＤ領域５６を有することで、ソース領域４２及びドレイン領域４４間の動作時の耐圧を十分に維持することができるようになる。しかも、このＬＤＤ領域５６がこれらよりも高濃度のソース拡散層５８及びドレイン拡散層６０と接続されているために、これらの抵抗を低減することができ、ひいてはトランジスタの動作速度等を好適に維持することができるようになる。
【００１６】
上述のトランジスタにおいては、ソース領域４２、チャネル領域４６、及びドレイン領域４４が一列に配置され、ここではその並び方向をチャネル方向、これに直交する方向をチャネル幅方向と称する。本半導体装置においては、チャネル領域４６のチャネル幅方向の寸法は、ソース領域４２及びドレイン領域４４のチャネル幅方向の寸法より大きく形成され、チャネル領域４６は、チャネル幅方向に関してソース領域４２及びドレイン領域４４よりも外側に突き出る。なお、ソース領域４２及びドレイン領域４４のチャネル幅方向の寸法は同じに形成されている。
【００１７】
後述するＬＤＤ領域５６を形成するイオン注入工程において、マスクとなるレジストは図１に示すように、ソース領域４２及びドレイン領域４４を包含する開口部６６を設けられる。この開口部６６は矩形に形成される。すなわち、開口部６６のチャネル方向に沿った両側のエッジは直線に形成される。チャネル領域４６は、この直線のエッジを超えて外側へ突き出るように形成される。
【００１８】
次に図３から図５を用いて、本半導体装置の製造方法について説明する。図３から図５は、本半導体装置の主な製造工程におけるチャネル方向に沿った模式的な垂直断面図である。
【００１９】
例えば、半導体基板としてＰ型の半導体基板８０を用い、この上に熱酸化膜８２及びシリコン窒化膜８４を順次積層する（図３（ａ））。次に、リソグラフィ技術を用いて、熱酸化膜８２及びシリコン窒化膜８４のうち、溝５０，５２とする領域に開口部を設ける。そして、熱酸化膜８２及びシリコン窒化膜８４をマスクとして、半導体基板８０をエッチングすることで、溝５０，５２を形成する（図３（ｂ））。
【００２０】
溝５０，５２が形成された基板の主面にレジスト８６を塗布し、このレジストをパターニングして図１に示す開口部６６を形成する。このレジストをマスクとして、斜め方向からＮ型の導電型に対応する不純物の注入を行い、ＬＤＤ領域５６のうち第１領域５６ａを形成する（図３（ｃ））。なお、ソース領域４２及びドレイン領域４４それぞれの溝５０に面しない側面と開口部６６のエッジとの設計上のギャップは、開口部６６を形成するパターニングの目合わせずれ等の加工精度に応じて設定されるマージンである。例えば、開口部６６の形成位置にずれが生じても、ソース領域４２及びドレイン領域４４の溝５０に対向する側面全体にＬＤＤ領域５６が形成されるように、開口部６６のチャネル幅方向の寸法が設定され、それに応じて開口部６６のエッジとソース領域４２及びドレイン領域４４とのギャップが設定される。例えば、そのギャップは溝５０の幅に比べて小さく、イオン注入の斜め入射によって不純物が当該ギャップからソース領域４２及びドレイン領域４４に注入されないように設定することができる。
【００２１】
さらに本半導体装置では、上述のようにチャネル領域４６はソース領域４２及びドレイン領域４４よりチャネル幅方向の寸法を大きく形成され、ＬＤＤ領域５６を形成するための開口部６６のチャネル方向に沿った両側のエッジを上述のように直線に形成しても、チャネル領域４６の端部がＬＤＤ領域５６を形成するイオン注入に対するマスクの下に覆われる。これにより、当該端部側面にＬＤＤ領域５６を形成するイオン注入がされることが防止され、その端部を介してソース領域４２側のＬＤＤ領域５６とドレイン領域４４側のＬＤＤ領域５６とがつながってソース領域４２とドレイン領域４４とが短絡することが防止される。
【００２２】
ＬＤＤ領域５６の第１領域５６ａを形成した後、半導体基板８０上にシリコン酸化膜８８を堆積する（図４（ａ））。ここで、シリコン酸化膜８８の堆積量は、溝５０，５２におけるシリコン酸化膜８８の表面がシリコン窒化膜８４の表面より高い位置となるように設定することが望ましい。そして、シリコン窒化膜８４をストッパとして化学機械研磨（ＣＭＰ）法にてシリコン酸化膜８８を削り、溝５０，５２に選択的にシリコン酸化膜８８を残し、これが図２に示す溝５０，５２を充填するシリコン酸化膜５４となる。さらにシリコン窒化膜８４及び熱酸化膜８２をエッチング除去する（図４（ｂ））。
【００２３】
また、例えば、図４（ｂ）に示すように、ディープウェル９０やＰウェル９２を形成する。次に、半導体基板８０上に絶縁膜を積層し、これをパターニングして、チャネル領域４６に対応する位置にゲート絶縁膜６２を形成する。ゲート絶縁膜６２を形成した後、ゲート電極膜を積層し、これをパターニングしてチャネル領域４６の上に配置されるゲート電極４８を形成する（図４（ｃ））。
【００２４】
このゲート電極４８をマスクとして利用しつつ、ソース領域４２及びドレイン領域４４の上面に選択的にＮ型の導電型に対応する不純物を注入して、ＬＤＤ領域５６の第２領域５６ｂを形成する（図５（ａ））。また、スペーサ６４が、例えば、化学気相成長法（ＣＶＤ）で半導体基板８０にシリコン酸化膜を堆積した後、当該シリコン酸化膜を異方性エッチングすることで形成される（図５（ｂ））。さらに、ソース領域４２及びドレイン領域４４の上面に選択的にＮ型の導電型に対応する不純物を注入して、ソース拡散層５８及びドレイン拡散層６０を形成する（図５（ｃ））。
【００２５】
上述のように、本半導体装置では、チャネル領域４６はソース領域４２及びドレイン領域４４よりチャネル幅方向に突出する。その突出量は、例えば、開口部６６のパターニングにおいて目合わせずれが生じても、矩形に形成される当該開口部６６のチャネル方向に沿った一対のエッジがチャネル領域４６上をチャネル方向に横切る位置にあるように設定される。これにより、ＬＤＤ領域５６を介したソース領域４２とドレイン領域４４との短絡を防止することができる。それと共に、エッジを直線としたことで、溝５０のチャネル方向の幅を狭めてトランジスタのサイズを縮小することができる効果が得られる。また、ソース領域４２、チャネル領域４６及びドレイン領域４４がチャネル方向に関して近づくことで、高速動作等の特性改善が図られる。また、チャネル領域４６上における開口部６６のチャネル方向の寸法の均一化が図られ、素子特性のばらつきを抑制しつつチャネル幅が縮小されたトランジスタを構成することができる。
【図面の簡単な説明】
【００２６】
【図１】ＳＴＩ構造を利用した本実施形態に係る中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子平面図である。
【図２】ＳＴＩ構造を利用した本実施形態に係る中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子断面図である。
【図３】本半導体装置の主な製造工程におけるチャネル方向に沿った模式的な垂直断面図である。
【図４】本半導体装置の主な製造工程におけるチャネル方向に沿った模式的な垂直断面図である。
【図５】本半導体装置の主な製造工程におけるチャネル方向に沿った模式的な垂直断面図である。
【図６】ＳＴＩ構造を利用した従来の中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子平面図である。
【図７】ＳＴＩ構造を利用した従来の中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子断面図である。
【符号の説明】
【００２７】
４２  ソース領域、４４  ドレイン領域、４６  チャネル領域、４８  ゲート電極、５０，５２  溝、５４  シリコン酸化膜、５６  ＬＤＤ領域、５８  ソース拡散層、６０  ドレイン拡散層、６２  ゲート絶縁膜、６４  スペーサ、６６  開口部、８０  半導体基板、８２  熱酸化膜、８４  シリコン窒化膜、８６  レジスト、８８  シリコン酸化膜。
【図１】
2006186192.tif 000003
【図２】
2006186192.tif 000004
【図３】
2006186192.tif 000005
【図４】
2006186192.tif 000006
【図５】
2006186192.tif 000007
【図６】
2006186192.tif 000008
【図７】
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