(57)【要約】【課題】パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供する。【解決手段】伝送されてくるパラレルデータが同期している第１の基準クロックとは別の第２の基準クロックを生成するクロック生成部１３１１と、上記パラレルデータを、上記第２の基準クロックに基づく第２のパラレルデータに変換するＡＳＩＣ１３１３と、このＡＳＩＣ１３１３から出力された第２のパラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換するシリアライザ１３１５とを、全て同一基板上に備えた。【選択図】        図２
2006091989.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準クロックに同期したパラレルデータを取得するデータ取得部と、
前記第１の基準クロックとは別の第２の基準クロックを生成するクロック生成部と、
前記パラレルデータを、前記第２の基準クロックに基づくシリアルデータに変換し、該シリアルデータを所定のデータ伝送路に出力する変換部とを備えたことを特徴とするデータ伝送装置。
【請求項２】
少なくとも前記クロック生成部と前記変換部とが同一基板上に搭載されていることを特徴とする請求項１記載のデータ伝送装置。
【請求項３】
前記変換部が、
前記パラレルデータを、前記第２の基準クロックに基づく第２のパラレルデータに変換するパラレル変換部と、
前記パラレル変換部によって得られた前記第２のパラレルデータを、前記第２の基準クロックに基づくシリアルデータに変換するシリアライザとを備えたものであることを特徴とする請求項１記載のデータ伝送装置。
【請求項４】
前記パラレル変換部が、
前記クロック生成部で生成された第２の基準クロックの位相を調節する位相調節部と、
前記パラレルデータを、前記位相調節部で位相が調節された第２の基準クロックに同期させることによって、該パラレルデータを前記第２のパラレルデータに変換するクロック同期部とを備えたものであることを特徴とする請求項３記載のデータ伝送装置。
【請求項５】
前記変換部が、
前記第２の基準クロックを取得し、該第２の基準クロックを前記パラレル変換部と前記シリアライザとの双方に向けて互いに同位相で出力するとともに、該第２の基準クロックが該パラレル変換部と該シリアライザそれぞれにおいて反射されて生ずる反射クロックの通過を遮る同位相分岐回路を備えたものであることを特徴とする請求項３記載のデータ伝送装置。
【請求項６】
前記変換部は、前記シリアライザが複数備えられたものであり、
この変換部が、
前記第２の基準クロックが入力され、該第２の基準クロックを複数の前記シリアライザそれぞれに向けて出力するとともに、該第２の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックの通過を遮る分岐回路を備えたものであることを特徴とする請求項３記載のデータ伝送装置。
【請求項７】
第１の基準クロックに同期したパラレルデータを取得するデータ取得過程と、
前記第１の基準クロックとは別の第２の基準クロックを生成するクロック生成過程と、
前記パラレルデータを、前記第２の基準クロックに基づくシリアルデータに変換し、該シリアルデータを所定のデータ伝送路に出力する変換過程とを有することを特徴とするデータ伝送方法。
【請求項８】
前記変換過程が、
前記パラレルデータを、前記第２の基準クロックに基づく第２のパラレルデータに変換するパラレル変換過程と、
前記パラレル変換過程によって得られた前記第２のパラレルデータを、前記第２の基準クロックに基づくシリアルデータに変換し、該シリアルデータを所定のデータ伝送路に出力するシリアル変換過程とを有するものであることを特徴とする請求項７記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルデータを、シリアルデータに変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに変換して所定のデータ伝送路に出力するデータ伝送方法に関する。
【背景技術】
【０００２】
多くの電子機器において、機器内における電子データの品質は、その電子データに対応する基準クロックの品質に負うところが多く、例えば、高品質の基準クロックを得るために、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等を用いて所望の周波数あるいは位相の基準クロックを得る等といった工夫が従来よりなされている（例えば、特許文献１参照。）。
【０００３】
ところで、このような電子機器内の電子データを別の電子機器へ伝送する方式として、電子データをシリアルデータで伝送するシリアル通信方式がある。従来、シリアル通信方式は、通信速度が比較的に遅いという問題を有していたが、近年、通信技術が向上し、例えば画像データ等といった多量の電子データを安価で高速にやり取りすることができる、高速タイプのシリアル通信方式が登場するようになってきている。
【０００４】
ここで、一般に、取り扱いの簡便さから、電子データは電子機器内ではパラレルデータとして取り扱われていることが多い。そこで、このような電子データをシリアル通信方式で別の電子機器へ伝送するためには、その電子データに、パラレルデータをシリアルデータに変換するシリアル変換処理を施す必要がある。従来、このようなシリアル変換には、シリアル通信方式の伝送路の手前に設けられた通信インタフェース回路等に搭載された、パラレルデータが同期している基準クロックを用いて、そのパラレルデータをその基準クロックに同期したシリアルデータに変換するシリアライザが用いられる。
【特許文献１】特開２００１−３０９１３５号公報（第５−１０頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、上記のシリアライザにおいて正確なシリアル変換がなされるためには、正確な基準クロックが必要であることはいうまでもない。しかしながら、例えば、電子データと基準クロックが、伝送を開始しようとする電子機器とは別の機器で作成され、何らかの経路を辿ってその電子機器まで運ばれてくる等といった場合、作成されたときには高品質であった基準クロックに、その電子機器に至る経路での外乱等に起因したいわゆるジッタ等といった波形の乱れが生じてしまう可能性が高い。そして、シリアライザに入力される基準クロックの波形品質がそのように劣化した状態では、シリアライザにおいて正確なシリアル変換がなされる可能性が非常に低くなってしまう。
【０００６】
本発明は、上記事情に鑑み、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する本発明のデータ伝送装置は、第１の基準クロックに同期したパラレルデータを取得するデータ取得部と、
上記第１の基準クロックとは別の第２の基準クロックを生成するクロック生成部と、
上記パラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力する変換部とを備えたことを特徴とする。
【０００８】
本発明のデータ伝送装置によれば、上記変換部は、上記パラレルデータと共に運ばれ、波形品質が劣化している可能性が高い上記第１の基準クロックとは別に、上記クロック生成部で新たに生成された、波形品質の劣化が少ない第２の基準クロックに基づいて変換処理を行なう。従って、本発明のデータ伝送装置によれば、パラレルデータを、正確な基準クロックに基づく変換処理によって、シリアルデータに正確に変換して上記データ伝送路に出力することができる。
【０００９】
ここで、本発明のデータ伝送装置において、少なくとも上記クロック生成部と上記変換部とが同一基板上に搭載されているという形態は好ましい形態である。
【００１０】
この好ましい形態のデータ伝送装置によれば、上記第２の基準クロックが上記変換部まで至る経路が短縮され、この第２の基準クロックが、生成されたときの波形品質のまま上記変換部に用いられる。これにより、上記変換部は、一層正確な変換処理を実行することができる。
【００１１】
また、本発明のデータ伝送装置において、
「上記変換部が、
上記パラレルデータを、上記第２の基準クロックに基づく第２のパラレルデータに変換するパラレル変換部と、
上記パラレル変換部によって得られた上記第２のパラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換するシリアライザとを備えたものである」という形態も好ましい形態である。
【００１２】
この好ましい形態のデータ伝送装置によれば、上記シリアライザでは、波形品質の劣化が少ない上記第２の基準クロックと、その第２の基準クロックに基づく第２のパラレルデータとが用いられる。これにより、上記シリアライザでは、シリアルデータへの正確な変換処理が実行される。つまり、上記の好ましい形態によれば、正確な変換処理を実行できる変換部を容易に実現することができる。
【００１３】
また、この好ましい形態のデータ伝送装置において、
「上記パラレル変換部が、
上記クロック生成部で生成された第２の基準クロックの位相を調節する位相調節部と、
上記パラレルデータを、上記位相調節部で位相が調節された第２の基準クロックに同期させることによって、そのパラレルデータを上記第２のパラレルデータに変換するクロック同期部とを備えたものである」という形態はさらに好ましい形態である。
【００１４】
このさらに好ましい形態のデータ伝送装置によれば、上記シリアライザで用いられる、上記第２のパラレルデータの位相を、上記位相調節部による位相の調節処理によって、上記シリアライザで用いられる第２の基準クロックの位相に正確に同期させ、上記シリアライザにおける変換処理の確度を高めることができる。
【００１５】
また、上記の好ましい形態のデータ伝送装置において、
「上記変換部が、
上記第２の基準クロックを取得し、その第２の基準クロックを上記パラレル変換部と上記シリアライザとの双方に向けて互いに同位相で出力するとともに、その第２の基準クロックがそのパラレル変換部とそのシリアライザそれぞれにおいて反射されて生ずる反射クロックの通過を遮る同位相分岐回路を備えたものである」という形態もさらに好ましい形態である。
【００１６】
このさらに好ましい形態のデータ伝送装置によれば、上記同位相分岐回路によって、上記第２の基準クロックを、上記反射クロックとの干渉による波形の乱れを防止して上記パラレル変換部と上記シリアライザとの双方に向けて互いに同位相で出力し、上記シリアライザにおける変換処理の確度を高めることができる。
【００１７】
また、上記の好ましい形態のデータ伝送装置において、
「上記変換部は、上記シリアライザが複数備えられたものであり、
この変換部が、
上記第２の基準クロックが入力され、その第２の基準クロックを複数の上記シリアライザそれぞれに向けて出力するとともに、その第２の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックの通過を遮る分岐回路を備えたものであること」という形態もさらに好ましい。
【００１８】
このさらに好ましい形態のデータ伝送装置によれば、例えばデータの複数の伝送先それぞれに対して１つずつ設けられた複数の上記シリアライザそれぞれに向けて、上記分岐回路によって、上記第２の基準クロックを、上記反射クロックとの干渉による波形の乱れを防止して出力し、上記シリアライザにおける変換処理の確度を高めることができる。
【００１９】
また、上記目的を達成する本発明のデータ伝送方法は、第１の基準クロックに同期したパラレルデータを取得するデータ取得過程と、
上記第１の基準クロックとは別の第２の基準クロックを生成するクロック生成過程と、
上記パラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力する変換過程とを備えたことを特徴とする。
【００２０】
本発明のデータ伝送方法によれば、上記変換過程では、波形品質の劣化が少ない上記第２の基準クロックに基づいた変換処理が行なわれる。従って、本発明のデータ伝送方法によれば、パラレルデータを、正確な基準クロックに基づく変換処理によって、シリアルデータに正確に変換して上記データ伝送路に出力することができる。
【００２１】
また、本発明のデータ伝送方法において、「上記変換過程が、
上記パラレルデータを、上記第２の基準クロックに基づく第２のパラレルデータに変換するパラレル変換過程と、
上記パラレル変換過程によって得られた上記第２のパラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力するシリアル変換過程とを有するものである」という形態は好ましい形態である。
【００２２】
この好ましい形態のデータ伝送方法によれば、上記シリアル変換過程では、波形品質の劣化が少ない上記第２の基準クロックと、その第２の基準クロックに基づく第２のパラレルデータとが用いられる。これにより、上記シリアル変換過程では、シリアルデータへの正確な変換処理が実行される。つまり、上記の好ましい形態によれば、正確な変換処理を実行できる変換過程を容易に実現することができる。
【発明の効果】
【００２３】
以上、説明したように、本発明によれば、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下図面を参照して本発明の実施の形態を説明する。
【００２５】
まず、本発明の画像データ伝送方法の一実施形態について説明する。
【００２６】
図１は、本発明の画像データ伝送方法の一実施形態を示すフローチャートである。
【００２７】
このフローチャートが示す画像データ伝送処理は、後述する、本発明のデータ伝送装置の実施形態において実行されるものであり、データ取得過程（ステップＳ１０１）、クロック生成過程（ステップＳ１０２）、パラレル変換過程（ステップＳ１０３）、およびシリアル変換過程（ステップＳ１０４）からなる。
【００２８】
ここで、データ取得過程（ステップＳ１０１）、クロック生成過程（ステップＳ１０２）、パラレル変換過程（ステップＳ１０３）、およびシリアル変換過程（ステップＳ１０４）は、本発明にいうデータ取得過程、クロック生成過程、パラレル変換過程、およびシリアル変換過程の各一例に相当する。
【００２９】
この図１のフローチャートが示す画像データ伝送方法の各ステップの処理内容については、以下の本発明のデータ伝送装置の実施形態と合せて説明する。
【００３０】
まず、本発明のデータ伝送装置の第１実施形態について説明する。
【００３１】
図２は、本発明のデータ伝送装置の第１実施形態が適用された第１の画像形成システムを示す模式図である。
【００３２】
図２に示す第１の画像形成システム１０には、画像データ供給システム１００と、画像形成装置２００が備えられている。
【００３３】
図２に示す画像データ供給システム１００は、コンピュータ１１０と、ネットワーク１２０と、外部コントローラ１３０とからなり、画像形成装置２００は、ＩＩＴ（Ｉｍａｇｅ  Ｉｎｐｕｔ  Ｔｅｒｍｉｎａｌ）２１０と、ＩＰＳ（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍ）２２０と、画像形成部２３０とからなる。
【００３４】
また、外部コントローラ１３０および画像形成部２３０それぞれには、Ｉ／Ｆ基板１３１，２３１が備えられており、これら両装置それぞれのＩ／Ｆ基板１３１，２３１は、Ｉ／Ｆケーブル３００によって互いに接続されている。このＩ／Ｆ基板１３１，２３１が、それぞれ本発明のデータ伝送装置の第１実施形態に相当する。
【００３５】
この図２の例では、画像データ供給システム１００のコンピュータ１１０に格納されている画像データは、外部コントローラ１３０のＩ／Ｆ基板１３１とＩ／Ｆケーブル３００を介して画像形成部２３０へ伝送される。画像形成部２３０では、この画像データが画像形成部２３０のＩ／Ｆ基板２３１を介して受け取られる。
【００３６】
上記のＩＩＴ２１０では、原稿が読み取られることによってレッド（Ｒ）、グリーン（Ｇ）、およびブルー（Ｂ）３色の画像データが取得される。この画像データは、ＩＰＳ２２０に送られて、画像形成部２３０での画像形成に適したイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、およびブラック（Ｋ）４色の画像データに変換され、そのＹＭＣＫ４色の画像データに基づく画像が画像形成部２３０で形成される。また、上記のＲＧＢ３色の画像データは、オペレータから指示があった場合には、ＩＰＳ２２０を経ずに画像形成部２３０のＩ／Ｆ基板２３１に渡され、このＩ／Ｆ基板２３１とＩ／Ｆケーブル３００を介して外部コントローラ１３０へ伝送される。外部コントローラ１３０では、この画像データが外部コントローラ１３０のＩ／Ｆ基板１３１を介して受け取られる。
【００３７】
また、上記のＲＧＢ３色あるいはＹＭＣＫ４色の画像データは、外部コントローラ１３０および画像形成部２３０それぞれの内部では、取り扱いの簡便さからパラレルデータとして扱われている。一方、上記のＩ／Ｆケーブル３００は、データを安価で高速にやり取りできるシリアル通信方式に則った通信ケーブルであり、上記の画像データは、外部コントローラ１３０のＩ／Ｆ基板１３１あるいは画像形成部２３０のＩ／Ｆ基板２３１においてシリアルデータに変換されてからＩ／Ｆケーブル３００に送出される。さらに、各Ｉ／Ｆ基板１３１，２３１は、シリアルデータとして伝送されてきた画像データをパラレルデータに変換してから、外部コントローラ１３０および画像形成部２３０それぞれの内部へ引き渡す。
【００３８】
図２の例では、外部コントローラ１３０のＩ／Ｆ基板１３１と、画像形成部２３０のＩ／Ｆ基板２３１とは互いに同一の回路構成を有している。ここで、以下では、これらのＩ／Ｆ基板１３１，２３１の詳細について、外部コントローラ１３０のＩ／Ｆ基板１３１を例に挙げて説明する。
【００３９】
図３は、本発明のデータ伝送装置の第１実施形態であるＩ／Ｆ基板を示す回路ブロック図である。
【００４０】
図３に示すＩ／Ｆ基板１３１は、このＩ／Ｆ基板１３１に送られてくる、第１の基準クロックＣＬ１に同期したパラレル画像データＶＰを、第１の基準クロックＣＬ１とは別の第２の基準クロックＣＬ２に同期したシリアル画像データＶＳに変換して上記のＩ／Ｆケーブル３００に送出すものである。このＩ／Ｆ基板１３１は、クロック生成部１３１１、ゼロディレイ・クロックバッファ１３１２、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｌａｔｅｄ  Ｃｉｒｃｕｉｔ）１３１３、ディレイ・ライン１３１４、およびシリアライザ１３１５を備えており、ＡＳＩＣ１３１３は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１３１３ａ、およびクロック同期部１３１３ｂを備えている。本実施形態では、これらの構成要素が１枚の基板上に搭載されている。
【００４１】
ここで、上記のクロック生成部１３１１、およびゼロディレイ・クロックバッファ１３１２は、それぞれ本発明にいうクロック生成部、および同位相分岐回路の各一例に相当し、ＡＳＩＣ１３１３とシリアライザ１３１５とを合せたものは、本発明にいうデータ取得部と変換部とを兼ねた一例に相当し、また、ＡＳＩＣ１３１３、およびシリアライザ１３１５は、それぞれ本発明にいうパラレル変換部、およびシリアライザの各一例に相当する。さらに、ＰＬＬ１３１３ａ、およびクロック同期部１３１３ｂは、それぞれ本発明にいう位相調節部、およびクロック同期部の各一例に相当する。また、このＩ／Ｆ基板１３１は、シリアルデータをパラレルデータに変換するデシリアライザ等といった要素も備えているが、これらの要素については、本発明とは無関係であるので図示および説明を省略する。
【００４２】
また、クロック生成部１３１１、およびシリアライザ１３１５では、それぞれ図１に示すフローチャートにおけるクロック生成過程（ステップＳ１０２）、およびシリアル変換過程（ステップＳ１０４）が実行され、ＡＳＩＣ１３１３では、図１に示すフローチャートにおけるデータ取得過程（ステップＳ１０１）とパラレル変換過程（ステップＳ１０３）が実行される。
【００４３】
クロック生成部１３１１では、上記の第１の基準クロックＣＬ１とは別の第２の基準クロックＣＬ２が生成される。
【００４４】
ゼロディレイ・クロックバッファ１３１２では、上記の第２の基準クロックＣＬ２が、ＡＳＩＣ１３１３とシリアライザ１３１５とのそれぞれに同位相で出力される。また、このゼロディレイ・クロックバッファ１３１２は、第２の基準クロックＣＬ２がＡＳＩＣ１３１３とシリアライザ１３１５とのそれぞれにおいて反射されて生ずる反射クロックを遮る役割も担っている。これにより、第２の基準クロックＣＬ２の波形品質の劣化が抑えられる。
【００４５】
ＡＳＩＣ１３１３のＰＬＬ１３１３ａでは、第２の基準クロックＣＬ２の位相が調節される。このＰＬＬ１３１３ａにおける位相調節については後述する。
【００４６】
ＡＳＩＣ１３１３のクロック同期部１３１３ａでは、上記の第１の基準クロックＣＬ１に同期した上記のパラレル画像データＶＰが、ＰＬＬ１３１３ａで位相が調節された第２の基準クロックＣＬ２に同期した第２のパラレル画像データＶＰ’に変換される。この変換によって得られた第２のパラレル画像データＶＰ’はシリアライザ１３１５に渡される。上記の第１の基準クロックＣＬ１は、このＩ／Ｆ基板１３１に伝送されてくるまでに波形品質が劣化してしまっている可能性が高く、この第１の基準クロックＣＬ１とパラレル画像データＶＰとをシリアライザ１３１５にそのまま入力したのでは、シリアライザ１３１５において正確な変換処理が行なえない恐れがある。そこで、本実施形態は、この第１の基準クロックＣＬ１に同期したパラレル画像データＶＰが、クロック同期部１３１３ａにおいて波形品質が高い上記の第２の基準クロックＣＬ２に同期した第２のパラレル画像データＶＰ’に変換され、これら第２の基準クロックＣＬ２と第２のパラレル画像データＶＰ’とがシリアライザ１３１５に入力されるように構成されている。
【００４７】
ディレイ・ライン１３１４では、ゼロディレイ・クロックバッファ１３１２から出力された第２の基準クロックＣＬ２が、一定時間遅らせられてシリアライザ１３１５に渡される。ここで、このディレイ・ライン１３１４で生じる遅れは、クロック同期部１３１３ａにおいてデータの変換に要する時間に応じた遅れに設定されている。つまり、このディレイ・ライン１３１４が第２の基準クロックＣＬ２に及ぼす作用は、上記の第２のパラレル画像データＶＰ’と第２の基準クロックＣＬ２とを同期させるための粗い位相合せに相当する。そして、これら両者の精密な位相の合わせ込みが、上記のＰＬＬ１３１３ａにおける位相調節によって実行される。
【００４８】
図４は、ＰＬＬによって実行される位相調節を説明する模式図である。尚、以下の説明では、特に図番を断らずに図３に示す要素を参照する。
【００４９】
図４のパート（Ａ）には、シリアライザ１３１５に入力される第２の基準クロックＣＬ２における１クロックの拡大図が示され、図４のパート（Ｂ）には、シリアライザ１３１５に入力される第２のパラレル画像データＶＰ’の、パート（Ａ）に示す第２の基準クロックＣＬ２における立上り部分に対応する部分の拡大図が示されている。
【００５０】
シリアライザ１３１５において、パラレルデータがシリアルデータに正確に変換されるためには、シリアライザ１３１５に入力される第２の基準クロックＣＬ２と第２のパラレル画像データＶＰ’とが図４に示すように精密に同期している必要がある。即ち、クロックの立上りにおける所定のタイミングτよりも所定のセットアップ時間Ｔｓ前にはデータが確定し、さらに、その確定したデータが、タイミングτから所定のホールド時間Ｔｈ後まで維持される必要がある。本実施形態では、両者のこの精密な位相の合せ込みが、クロック同期部１３１３ｂに入力される第２の基準クロックＣＬ２の位相をＰＬＬ１３１３ａが調節することによって行なわれる。
【００５１】
再び、図３に戻って説明を続ける。
【００５２】
シリアライザ１３１５には、このように互いの位相が精密に合せ込まれた第２の基準クロックＣＬ２と第２のパラレル画像データＶＰ’とが入力される。そして、これらのデータが用いられて、上記の第２の基準クロックＣＬ２に正確に同期したシリアル画像データＶＳが生成される。生成されたシリアル画像データＶＳは、第２の基準クロックＣＬ２とともに出力される。
【００５３】
以上、説明したように、この第１実施形態のＩ／Ｆ基板１３１では、まず、Ｉ／Ｆ基板１３１まで伝送されてきたパラレル画像データＶＰが、波形品質の高い第２の基準クロックＣＬ２に対して精密に位相が合せ込まれた第２のパラレル画像データＶＰ’に変換され、次に、それら第２の基準クロックＣＬ２と第２のパラレル画像データＶＰ’とに基づいた変換処理がシリアライザ１３１５で行なわれる。これにより、本実施形態のＩ／Ｆ基板１３１では、パラレル画像データＶＰが、シリアル画像データＶＳに正確に変換され出力されることとなる。
【００５４】
次に、本発明の第２実施形態について説明する。
【００５５】
図５は、本発明のデータ伝送装置の第２実施形態が適用された第２の画像形成システムを示す模式図である。
【００５６】
図５に示す第２の画像形成システム５０は、１つの画像データ供給システム５００と、互いに同一な構成の２台の画像形成装置２００が備えられている。ここで、この第２の画像形成システム５０の特徴は、コンピュータ１１０から送られてくる画像データを、２台の画像形成装置２００それぞれに接続された２本の通信ケーブル３００のうちのいずれか１本に送出す外部コントローラ５１０にあり、この外部コントローラ５１０以外の構成要素は図３に示す構成要素と同等なものである。そこで、以下では、図５において外部コントローラ５１０以外の構成要素に図２と同じ符号を付し、それらの構成要素に対する重複説明を省略する。
【００５７】
図５に示す第２の画像形成システム５０では、画像データの送出しは外部コントローラ５１０に設けられた第２のＩ／Ｆ基板５１１において行なわれる。この第２のＩ／Ｆ基板５１１が、本発明のデータ伝送装置の第２実施形態に相当する。ここで、第２のＩ／Ｆ基板５１１が、上記の２本の通信ケーブル３００のうちのいずれに画像データを送出すかは、これら画像データ用の通信ケーブル３００とは別の通信ケーブル６００を介してなされる次のような信号のやり取りによって決められる。即ち、コンピュータ１１０が、２台の画像形成装置２００のうちの所望の一方に対して、画像形成を指示する指示信号を送ると、その所望の画像形成装置２００から外部コントローラ５１０に対して、その画像形成装置２００に画像形成が可能なタイミングで画像データを伝送するように指示する指示信号が送られる。そして、第２のＩ／Ｆ基板５１１では、その指示信号に従って、指示された画像形成装置２００に対応する画像データ用の通信ケーブル３００に画像データが送出される。
【００５８】
図６は、本発明のデータ伝送装置の第２実施形態であるＩ／Ｆ基板を示す回路ブロック図である。尚、以下では、特に図番を断らずに図５に示す要素を参照する。
【００５９】
図６に示す第２のＩ／Ｆ基板５１１は、この第２のＩ／Ｆ基板５１１に送られてくる、第１の基準クロックＣＬ１に同期したパラレル画像データＶＰを、第１の基準クロックＣＬ１とは別の第２の基準クロックＣＬ２に同期したシリアル画像データＶＳに変換し、図５に示す２台の画像形成装置２００それぞれに接続された２本のＩ／Ｆケーブル３００のうちのいずれか一方に送出すものである。この第２のＩ／Ｆ基板５１１の特徴は、出力先の画像形成装置２００を選択してシリアル画像データＶＳを出力する機能にあり、この第２のＩ／Ｆ基板５１１では、この機能を分岐回路５１１１ａとセレクタ５１１１ｂとが担っている。ここで、この分岐回路５１１１ａが、本発明にいう分岐回路の一例に相当する。
【００６０】
第２のＩ／Ｆ基板５１１の構成要素は、上記の分岐回路５１１１ａとセレクタ５１１１ｂとを除いて、全て図３に示すＩ／Ｆ基板１３１の構成要素と同等である。また、第２のＩ／Ｆ基板５１１には、上記の２本のＩ／Ｆケーブル３００それぞれに第２の基準クロックＣＬ２とシリアル画像データＶＳを出力するために２つのシリアライザが備えられているが、本実施形態では、これら２つのシリアライザも、図３に示すシリアライザ１３１５と同等なものである。そこで、以下では、図６において、分岐回路５１１１ａとセレクタ５１１１ｂ以外の、図３の構成要素と同等な構成要素に図３と同じ符号を付し、それらの構成要素に対する重複説明を省略する。また、この図６では、分岐回路５１１１ａとセレクタ５１１１ｂとを備えたＡＳＩＣに、図３のＡＳＩＣ１３１３とは異なる符合「５１１１」が付されている。
【００６１】
図６に示す分岐回路５１１１ａでは、クロック生成部１３１１で生成された第２の基準クロックＣＬ２が、２つのシリアライザ１３１５に向けて出力されるとともに、それらの第２の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックが遮られる。これにより、クロック同期部１３１３ｂや、２つのシリアライザ１３１５それぞれに向かう第２の基準クロックＣＬ２の波形品質の劣化が抑制される。
【００６２】
セレクタ５１１１ｂには、外部コントローラ５１０の図示しない内部回路から、シリアル画像データＶＳの出力先の画像形成装置２００を指示する指示信号ＪＳが入力される。そして、このセレクタ５１１１ｂでは、この指示信号ＪＳが指示する画像形成装置２００に対応するシリアライザ１３１５に向けて、クロック同期部１３１３ｂから渡された変換済みの第２のパラレル画像データＶＰ’が出力される。
【００６３】
分岐回路５１１１ａとセレクタ５１１１ｂとから、それぞれ第２の基準クロックＣＬ２と第２のパラレル画像データＶＰ’を受け取ったシリアライザ１３１５において、これらのデータを用いた変換処理が実行されてシリアル画像データＶＳが生成される。そして、そのシリアライザ１３１５に対応する画像形成装置２００に向けて、第２の基準クロックＣＬ２とシリアル画像データＶＳとが出力される。
【００６４】
このように、この第２実施形態のＩ／Ｆ基板１３１によれば、正確な変換処理によって求められたシリアル画像データＶＳを、指示された画像形成装置２００に向けて出力することができる。
【００６５】
以上、図１〜図６を参照して説明したように、本発明のデータ伝送方法の一実施形態、および本発明のデータ伝送装置の第１および第２実施形態によればパラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力することができる。
【００６６】
尚、上記の第１および第２実施形態の説明では、本発明にいうシリアライザの一例として、ＡＳＩＣとは独立したシリアライザを例示したが、本発明はこれに限るものではなく、本発明のシリアライザは、例えば、ＡＳＩＣ内に設けられたもの等であっても良い。
【００６７】
また、上記の第１および第２実施形態の説明では、それぞれ本発明のデータ伝送装置の一実施形態として、シリアライザが１つ備えられたＩ／Ｆ基板、およびシリアライザが２つ備えられたＩ／Ｆ基板を例示したが、本発明はこれらに限るものではなく、本発明のデータ伝送装置は、シリアライザを３つ以上備えたものであっても良い。
【図面の簡単な説明】
【００６８】
【図１】本発明の画像データ伝送方法の一実施形態を示すフローチャートである。
【図２】本発明のデータ伝送装置の第１実施形態が適用された第１の画像形成システムを示す模式図である。
【図３】本発明のデータ伝送装置の第１実施形態であるＩ／Ｆ基板を示す回路ブロック図である。
【図４】ＰＬＬによって実行される位相調節を説明する模式図である。
【図５】本発明のデータ伝送装置の第２実施形態が適用された第２の画像形成システムを示す模式図である。
【図６】本発明のデータ伝送装置の第２実施形態であるＩ／Ｆ基板を示す回路ブロック図である。
【符号の説明】
【００６９】
１０    第１の画像形成システム
５０    第２の画像形成システム
１００    画像データ供給システム
１１０    コンピュータ
１２０    ネットワーク
１３０    外部コントローラ
１３１，２３１    Ｉ／Ｆ基板
１３１１    クロック生成部
１３１２    ゼロディレイ・クロックバッファ
１３１３    ＡＳＩＣ
１３１３ａ    ＰＬＬ
１３１３ｂ    クロック同期部
１３１４    ディレイ・ライン
１３１５    シリアライザ
２００    画像形成装置
２１０    ＩＩＴ
２２０    ＩＰＳ
２３０    画像形成部
３００    Ｉ／Ｆケーブル
５００    画像データ供給システム
５１０    外部コントローラ
５１１    第２のＩ／Ｆ基板
５１１１    ＡＳＩＣ
５１１１ａ    分岐回路
５１１１ｂ    セレクタ
６００    通信ケーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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