(57)【要約】  【課題】従来よりも細かい可変幅で発振周期を微調整することができるリングオシレータ回路を提供する。  【解決手段】リングオシレータ本体は、複数の論理ゲートのうちの１つが２入力以上の切替回路であって、切替回路の出力信号が、第１の経路を介して入力される第１の信号に応じて立ち上がり、第２の経路を介して入力され、第１の信号と同一極性で伝播遅延時間が２段分のインバータの遅延時間に相当する時間だけ異なる第２の信号に応じて立ち下がる。デューティ補正回路は、複数の論理ゲートのうちの１つである第１の論理ゲートの出力信号の立ち上がりを検出する第１の検出回路と、第１の論理ゲートの次の段の第２の論理ゲートとなるインバータの、第１の論理ゲートの出力信号と逆極性の出力信号の立ち上がりを検出する第２の検出回路と、第１および第２の検出回路の出力信号を合成する合成回路と、合成回路の出力信号を２分周し、クロックとして出力する分周器とを備える。【選択図】図６
2006217455.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理ゲートがリング状に接続されて構成されたリングオシレータ本体と、該リングオシレータ本体から出力される信号のデューティを補正するデューティ補正回路とを備えるリングオシレータ回路であって、
前記リングオシレータ本体は、前記複数の論理ゲートのうちの１つが２入力以上の切替回路であって、該切替回路の出力信号が、第１の経路を介して入力される第１の信号に応じて立ち上がり、第２の経路を介して入力され、前記第１の信号と同一極性で伝播遅延時間が２段分のインバータの遅延時間に相当する時間だけ異なる第２の信号に応じて立ち下がるものであり、
前記デューティ補正回路は、前記複数の論理ゲートのうちの１つである第１の論理ゲートの出力信号の立ち上がりを検出する第１の検出回路と、前記第１の論理ゲートの次の段の第２の論理ゲートとなるインバータの、前記第１の論理ゲートの出力信号と逆極性の出力信号の立ち上がりを検出する第２の検出回路と、前記第１および第２の検出回路の出力信号を合成する合成回路と、該合成回路の出力信号を２分周し、クロックとして出力する分周器とを備えることを特徴とするリングオシレータ回路。
【請求項２】
該リングオシレータ回路は、ＰＬＬの電圧制御発振器で用いられるもので、前記論理ゲートは、前記電圧制御発振器に入力されるコントロール電圧に応じて、その遅延時間が変化するものであることを特徴とする請求項１に記載のリングオシレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＰＬＬ（位相同期ループ）の電圧制御発振器（ＶＣＯ）などで用いられるリングオシレータ回路に関するものである。
【背景技術】
【０００２】
リングオシレータ回路は、所定周波数のクロックを出力するもので、例えばクロックの停止もしくは発振を制御するための制御回路としての１個のＮＡＮＤゲートやＮＯＲゲートと、遅延回路としての偶数個のインバータとをリング状に接続して構成される。上記ＰＬＬのＶＣＯでは、インバータとして、その速度（遅延時間）がコントロール電圧に応じて変化する速度可変型のインバータが用いられる。
【０００３】
以下、制御回路として２入力のＮＡＮＤゲートと、遅延回路として４段および６段のインバータとによって構成されるリングオシレータ回路の場合を例に挙げて、従来のリングオシレータ回路の問題点について説明する。
【０００４】
図９に示すリングオシレータ回路１８は、制御回路となるＮＡＮＤゲートｉ０と、遅延回路となる４個のインバータｉ１〜ｉ４とによって構成されている。ＮＡＮＤゲートｉ０には、イネーブル信号Enableとインバータｉ４の出力信号とが入力されている。ＮＡＮＤゲートｉ０の出力信号は、クロックＯＳＣｏｕｔとして出力されるとともに、インバータｉ１に入力され、インバータｉ１〜ｉ３の出力信号が順次次段のインバータｉ２〜ｉ４に入力されている。
【０００５】
リングオシレータ回路１８の場合、クロックＯＳＣｏｕｔは、図１０のタイミングチャートに示すように、Enable＝０で停止し、Enable＝１で発振する。Enable＝０の時、各論理ゲートｉ０〜ｉ４の出力信号は以下のようになる。
【０００６】
ｉ０＝１
ｉ１＝０
ｉ２＝１
ｉ３＝０
ｉ４＝１
【０００７】
すなわち、クロックＯＳＣｏｕｔ（＝ｉ０）は１で停止している。
【０００８】
一方、Enableが０から１になると、図１０のタイミングチャートに示すように、各論理ゲートｉ０〜ｉ４の出力信号は以下のように順次変化する。
【０００９】
ｉ０：１→０
ｉ１：０→１
ｉ２：１→０
ｉ３：０→１
ｉ４：１→０
ｉ０：０→１
ｉ１：１→０
ｉ２：０→１
ｉ３：１→０
ｉ４：０→１
【００１０】
以上で１周期であり、以後上記の周期が繰り返される。すなわち、クロックＯＳＣｏｕｔの発振周期（＝１周期に要する遅延時間）は、ＮＡＮＤゲートの遅延時間×２段分＋インバータの遅延時間×８段分となる。ここで、ＮＡＮＤゲートの遅延時間がインバータの遅延時間と比べて小さく、無視することができるとすると、クロックＯＳＣｏｕｔの発振周期は、簡略的に、インバータの遅延時間×８段分と見なすことができる。
【００１１】
次に、図１１に示すリングオシレータ回路２０は、図９に示すリングオシレータ回路１８において、インバータｉ５およびｉ６を追加してインバータの段数を６段にしたものである。インバータｉ４およびｉ５の出力信号が順次次段のインバータｉ５およびｉ６に入力され、ＮＡＮＤゲートｉ０には、イネーブル信号Enableとインバータｉ６の出力信号が入力されている。また、その動作を図１２のタイミングチャートに示す。
【００１２】
図１１に示すリングオシレータ回路２０から出力されるクロックＯＳＣｏｕｔの発振周期は、図９に示すリングオシレータ回路１８の場合と同様に、簡略的にインバータの遅延時間×１２段分と見なすことができる。すなわち、インバータが６段のリングオシレータ回路２０は、インバータが４段のリングオシレータ回路１８と比べて、クロックＯＳＣｏｕｔの発振周期が１．５倍に急増することが分かる。
【００１３】
上記のように、インバータの段数を４段から６段に変更するなど、リングオシレータ回路を利用する際、さまざまな発振周波数を実現するために、インバータの段数を変更して対応することは一般的に行われる方法である。
【００１４】
例えば、特許文献１には、７個のインバータと、それに４個のインバータを加えた合計１１個のインバータとを切替えることによって、２通りに発振周波数を変更する例が示されている。また、特許文献２では、６通りにバッファの段数を切替えることによって幅広い発振周波数を実現する例が示されている。さらに、特許文献３では、インバータの段数切替えの方法について、より具体的な回路例が示されている。
【００１５】
なお、特許文献２に開示のクロック発生回路では、１個のバッファを単位として、その段数を切替えることが出来るような図が示されているが、１個のバッファは２個のインバータを直列に接続して実現されるものであるから、上記４個および６個のインバータで構成されるリングオシレータ回路のように、偶数個のインバータを単位として追加して遅延時間を調整するものと同じである。
【００１６】
【特許文献１】特開平３−２１７９１７号公報
【特許文献２】特開昭６３−２１１９１９号公報
【特許文献３】特許第２９３３２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記のように、制御回路としてＮＡＮＤゲートｉ０を使用したリングオシレータ回路１８および２０では、インバータの段数を変更する場合、偶数段で変更する必要がある。インバータの段数を奇数段にすると、リングオシレータ回路全体として信号の反転回数が偶数回となり、クロックＯＳＣｏｕｔが発振しないからである。このため、インバータの段数を変更する場合、４段から５段ではなく６段に変更する必要がある。
【００１８】
次に、ＶＣＯとして、速度可変型のインバータで構成されたリングオシレータ回路を用いたＰＬＬを構成する場合を考える。様々な発振周波数に対応するため、リングオシレータ回路の段数を切替えるが、段数の切替えだけでは離散的な発振周波数しか実現できない。このため、それら離散的な発振周波数の間の発振周波数は、コントロール電圧に応じて、速度可変型インバータの速度を調整することにより対応しなければならない。
【００１９】
既に述べたように、インバータの段数は偶数段で変更しなければならず、上記のように、インバータの段数を４段から６段に変更した場合、その発振周期は約１．５倍に急増する。従って、このリングオシレータ回路で構成されたＶＣＯを用いるＰＬＬにおいて、その間の周波数にも対応するためには、個々の速度可変型インバータの遅延時間を約１．５倍まで可変できるように設計する必要がある。
【００２０】
一方で、ＰＬＬの安定度（ジッタなど）に着目すると、過度なＶＣＯの可変幅（可変感度）は特性に悪影響を与える。可変幅が広くなると可変感度が高くなり、ジッタが大きくなる原因の１つとなる。すなわち、前述のインバータが４段と６段のリングオシレータ回路の発振周期が約１．５倍も離れてしまうことは、リングオシレータ回路をＶＣＯとして用いる上で、特性面での大きなデメリットとなる。
【００２１】
本発明の目的は、前記従来技術に基づく問題点を解消し、従来よりも細かい可変幅で発振周期を微調整することができるリングオシレータ回路を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明は、複数の論理ゲートがリング状に接続されて構成されたリングオシレータ本体と、該リングオシレータ本体から出力される信号のデューティを補正するデューティ補正回路とを備えるリングオシレータ回路であって、
前記リングオシレータ本体は、前記複数の論理ゲートのうちの１つが２入力以上の切替回路であって、該切替回路の出力信号が、第１の経路を介して入力される第１の信号に応じて立ち上がり、第２の経路を介して入力され、前記第１の信号と同一極性で伝播遅延時間が２段分のインバータの遅延時間に相当する時間だけ異なる第２の信号に応じて立ち下がるものであり、
前記デューティ補正回路は、前記複数の論理ゲートのうちの１つである第１の論理ゲートの出力信号の立ち上がりを検出する第１の検出回路と、前記第１の論理ゲートの次の段の第２の論理ゲートとなるインバータの、前記第１の論理ゲートの出力信号と逆極性の出力信号の立ち上がりを検出する第２の検出回路と、前記第１および第２の検出回路の出力信号を合成する合成回路と、該合成回路の出力信号を２分周し、クロックとして出力する分周器とを備えることを特徴とするリングオシレータ回路を提供するものである。
【００２３】
ここで、該リングオシレータ回路は、ＰＬＬの電圧制御発振器で用いられるもので、前記論理ゲートは、前記電圧制御発振器に入力されるコントロール電圧に応じて、その遅延時間が変化するものであることが好ましい。
【発明の効果】
【００２４】
本発明のリングオシレータ回路では、等価的に、インバータの段数を１段単位で変更することができ、従来よりも細かい可変幅でクロックの発振周期を微調整することができる。従って、本発明のリングオシレータ回路が適用された電圧制御発振器を用いるＰＬＬにおいて、速度可変型インバータの速度可変範囲が従来よりも狭くて済むため、ＰＬＬの安定度を向上させることができ、ジッタなどの特性を改善することができる。また、デューティ補正回路を備えることによって、デューティが５０％に補正されたクロックを出力することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のリングオシレータ回路を詳細に説明する。
【００２６】
図１は、本発明のリングオシレータ回路の構成を表す一実施形態の回路図である。同図に示すリングオシレータ回路１０は、複数の論理ゲートがリング状に接続されて構成され、そのうちの１つの論理ゲートから所定周波数のクロックＯＳＣｏｕｔを出力するもので、制御回路兼切替回路となる３入力のＮＡＮＤゲートｉ０と、遅延回路となる６個のインバータｉ１〜ｉ６とを備えている。
【００２７】
ここで、ＮＡＮＤゲートｉ０には、イネーブル信号Enableとインバータｉ４およびｉ６の出力信号とが入力されている。ＮＡＮＤゲートｉ０の出力信号は、クロックＯＳＣｏｕｔとして出力されるとともに、インバータｉ１に入力され、インバータｉ１〜ｉ５の出力信号が順次次段のインバータｉ２〜ｉ６に入力されている。
【００２８】
リングオシレータ回路１０の場合も、クロックＯＳＣｏｕｔは、図２のタイミングチャートに示すように、Enable＝０で停止し、Enable＝１で発振する。Enable＝０の時、各論理ゲートｉ０〜ｉ６の出力信号は以下のようになる。
【００２９】
ｉ０＝１
ｉ１＝０
ｉ２＝１
ｉ３＝０
ｉ４＝１
ｉ５＝０
ｉ６＝１
【００３０】
すなわち、クロックＯＳＣｏｕｔ（＝ｉ０）は１で停止している。
【００３１】
Enableが０から１になると、図２のタイミングチャートに示すように、各論理ゲートｉ０〜ｉ６の出力信号は以下のように順次変化する。
【００３２】
ｉ０：１→０
ｉ１：０→１
ｉ２：１→０
ｉ３：０→１
ｉ４：１→０
ｉ０：０→１  …  ｉ０が０→１となる変化はｉ４から伝播する。
ｉ１：１→０
ｉ２：０→１
ｉ３：１→０
ｉ４：０→１
ｉ５：１→０
ｉ６：０→１
ｉ０：１→０  …  ｉ０が１→０となる変化はｉ６から伝播する。
【００３３】
以上で１周期であり、以後上記の周期が繰り返される。すなわち、リングオシレータ回路１０から出力されるクロックＯＳＣｏｕｔの発振周期は、ＮＡＮＤゲートの遅延時間×２段分＋インバータの遅延時間×１０段分となる。同様に、ＮＡＮＤゲートの遅延時間を無視することができるとすると、クロックＯＳＣｏｕｔの発振周期は、簡略的に、インバータの遅延時間×１０段分と見なすことができる。
【００３４】
ここで、リングオシレータ回路１０では、制御回路兼切替回路としてＮＡＮＤゲートｉ０を用いている。このため、その３つの入力信号Enable、ｉ４およびｉ６の出力信号のうちの少なくとも１つが０になればＮＡＮＤゲートｉ０の出力信号は１となる。一方、ＮＡＮＤゲートｉ０の出力信号は、３つの入力信号Enable、ｉ４およびｉ６の出力信号の全てが１にならなければ０にはならない。
【００３５】
このため、上述のように、ｉ０が０→１となる（＝ＯＳＣｏｕｔが立ち上がる）時の伝播経路がｉ０→ｉ１→ｉ２→ｉ３→ｉ４→ｉ０となるのに対して、ｉ０が１→０となる（＝ＯＳＣｏｕｔが立ち下がる）時の伝播経路は、ｉ０→ｉ１→ｉ２→ｉ３→ｉ４→ｉ５→ｉ６→ｉ０となる。すなわち、クロックＯＳＣｏｕｔの立ち上がりの時と立ち下がりの時とで信号の伝播経路が異なっている。
【００３６】
つまり、リングオシレータ回路１０は、クロックＯＳＣｏｕｔの立ち上がりの時の信号の伝播経路がインバータ４段のリングオシレータ回路と同じで、なおかつ、その立ち下がりの時の信号の伝播経路がインバータ６段のリングオシレータ回路と同じリングオシレータ回路として動作する。その結果、リングオシレータ回路１０によって、等価的にインバータが５段のリングオシレータ回路が実現される。
【００３７】
従来のリングオシレータ回路では、例えばインバータの段数を４段から６段に変更することしかできず、その場合、クロックＯＳＣｏｕｔの発振周期の変化が約１．５倍となることは述べた通りである。これに対し、リングオシレータ回路１０の場合、等価的にインバータが５段のリングオシレータ回路が実現されているため、そのクロックの発振周期の変化は、インバータが４段のリングオシレータ回路の場合の１．２５倍に留まる。
【００３８】
すなわち、リングオシレータ回路１０では、等価的に、インバータの段数を４段から５段相当に１段単位で変更することができ、従来よりも細かい可変幅でクロックＯＳＣｏｕｔの発振周期を微調整することができる。
【００３９】
従って、電圧制御発振器として、速度可変型のインバータで構成されたリングオシレータ回路１０を用いたＰＬＬにおいて、連続した周波数範囲をカバーするためには、速度可変型インバータの速度（＝遅延時間）を１．２５倍まで可変できるだけでよい。すなわち、速度可変範囲が従来よりも狭くてよいため、ＰＬＬの安定度が増し、ジッタなどの特性を改善することができる。
【００４０】
なお、本発明のリングオシレータ回路は、上記実施形態の構成に限定されない。
【００４１】
すなわち、本発明のリングオシレータ回路は、リング状に接続された複数の論理ゲートのうちの１つが２入力以上の切替回路であって、この切替回路の出力信号が、第１の経路を介して入力される第１の信号に応じて立ち上がり、第２の経路を介して入力され、第１の信号と同一極性で伝播遅延時間が異なる第２の信号に応じて立ち下がるものであればよい。
【００４２】
図１に示すリングオシレータ回路１０において、３入力のＮＡＮＤゲートｉ０は、イネーブル信号Enableによって、リングオシレータ回路１０から出力されるクロックＯＳＣｏｕｔの停止もしくは発振を制御するための制御回路としての機能と、上記第１および第２の経路を介して入力される第１および第２の信号とを切り替えるための切替回路としての機能とを併せ持つ制御回路兼切替回路として一体型に構成されている。
【００４３】
リングオシレータ回路１０では、制御回路兼切替回路として３入力のＮＡＮＤゲートを使用しているが、本発明はこれに限定されない。例えば、図３および図４に示すリングオシレータ回路１２および１４のように、３入力ＮＡＮＤゲートの代わりに、２入力ＯＲ−ＮＡＮＤ複合ゲートや３入力ＮＯＲゲートなどの３入力以上の各種の論理ゲートを使用しても同様の機能を実現することができる。
【００４４】
また、本発明のリングオシレータ回路では、制御回路と切替回路とを別々の論理ゲートによって構成してもよい。また、制御回路は、本発明のリングオシレータ回路にとって必須の構成要素ではなく、不要であれば省略してもよい。
【００４５】
例えば、制御回路が不要である場合、図１に示すリングオシレータ回路１０は、制御回路兼切替回路としての３入力のＮＡＮＤゲートｉ０を、切替回路としての２入力のＮＡＮＤゲートとすることができる。また、図３および図４に示すリングオシレータ回路１２および１４の場合、制御回路兼切替回路としての２入力ＯＲ−ＮＡＮＤ複合ゲートおよび３入力ＮＯＲゲートを切替回路としての２入力ＮＯＲゲートとすることができる。
【００４６】
また、制御回路と切替回路とを別々の論理ゲートで構成する場合、例えば図５に示すリングオシレータ回路１６のように、制御回路として、イネーブル信号Enableとインバータｉ６の出力信号とが入力される２入力のＮＡＮＤゲートｉ０を用い、切替回路として、インバータｉ２およびｉ４の出力信号が入力される２入力のＮＡＮＤゲートｉ５を用いることでも同様の機能を実現できる。
【００４７】
すなわち、第１および第２の信号は、切替回路に入力される。また、第１および第２の信号は、切替回路の１段前（直前）の第１の論理ゲートの出力信号と、第１の論理ゲートの出力信号と同一極性で伝播遅延時間の異なる、第１の論理ゲートよりもさらに１段以上前の第２の論理ゲートの出力信号となる。
【００４８】
なお、切替回路には、３本以上の信号を入力することもできる。例えば、リングオシレータ回路１０において、第３の信号として、インバータｉ２の出力信号をＮＡＮＤゲートｉ０に入力することも可能である。しかし、３本以上の信号を切替回路に入力しても、最初に変化する信号（ｉ２）と最後に変化する信号（ｉ６）との間で変化する信号（ｉ４）は、クロックＯＳＣｏｕｔの変化に寄与しない。このため、切替回路には、最初に変化する信号と最後に変化する信号との２本の信号を入力するだけで必要十分である。
【００４９】
また、リングオシレータ回路１０では、制御回路兼切替回路として３入力のＮＡＮＤゲートと、遅延回路として偶数段のインバータとを使用しているが、これも限定されない。例えば、ＮＡＮＤゲートｉ０とその次の段（直後）のインバータｉ１とを合わせてＡＮＤゲートとすることも可能である。この場合、インバータの段数は奇数個となる。また、連続する２段のインバータをバッファで構成することも可能である。
【００５０】
また、本発明のリングオシレータ回路は、２つの経路を構成するインバータの段数が４段と６段のものに限定されず、任意の偶数段とすることができる。例えば、２つの経路のインバータの段数を８段と１０段とした場合、等価的にインバータが９段のリングオシレータ回路を実現できる。従来は、インバータの段数を８段から１０段に変更すると、クロックＯＳＣｏｕｔの発振周期の変化が約１．２５倍となるのに対し、本発明の場合、約１．１２５倍の変化へと緩和される。
【００５１】
リングオシレータ回路１０の場合、第１および第２の経路のインバータの段数差は、第１および第２の信号を同一極性とするために偶数段としている。しかし、両者の間のインバータの段数差が大きくなるに従って、クロックＯＳＣｏｕｔのデューティ（ハイレベルのパルス幅とローレベルのパルス幅との比）が崩れる割合も大きくなる。このため、２つの経路の間のインバータの段数差は、最小とする（リングオシレータ回路１０の場合、インバータ２段とする）のが最も好ましい。
【００５２】
ところで、リングオシレータ回路から出力されるクロックのデューティを補正する有効な手法として、例えばリングオシレータ回路を構成する遅延回路自体の遅延時間を利用するものや、クロックのデューティを補正するための遅延素子をリングオシレータ回路内に追加するものなどがある。例えば、遅延回路自体の遅延時間を利用してクロックのデューティを補正する例として、特開平９−２４６９２０号公報や特開平５−１２２０１９号公報に開示のリングオシレータ回路がある。
【００５３】
上記各公報に開示されたリングオシレータ回路は、遅延回路となるインバータの、あるノードの出力信号と他のノードの出力信号との論理和や論理積をとることにより、リングオシレータ回路から出力されるクロックのデューティを変更するものである。このように、遅延回路自体の遅延時間を利用すると、遅延回路となるインバータの１段当たりの遅延時間を単位としてクロックのデューティを調整することができる。
【００５４】
しかし、上記従来の遅延回路の遅延時間を利用してクロックのデューティを補正する手法は、リングオシレータ回路から出力されるクロックのデューティが１：１（＝５０％）であることを前提として、クロックのデューティを任意の比率に変更するものである。
【００５５】
ところが、本発明のリングオシレータ回路から出力されるクロックＯＳＣｏｕｔは、前述のように、そのデューティが５０％とはならない。例えば、第１および第２の経路のインバータの段数差が最小のインバータ２段分である場合、遅延回路となるインバータの段数をＸ段（Ｘは４以上の偶数）とすると、クロックＯＳＣｏｕｔのデューティはＸ：（Ｘ−２）（またはその逆）となる。
【００５６】
このため、従来の遅延回路の遅延時間を利用してクロックのデューティを補正する手法では、本発明のリングオシレータ回路から出力されるクロックのデューティを適切に補正することができない。
【００５７】
以下、上記のように、クロックのデューティがＸ：（Ｘ−２）となる本発明のリングオシレータ回路において、クロックのデューティを５０％に補正する機能を備える具体的な実施形態を挙げて説明する。
【００５８】
図６は、本発明のリングオシレータ回路の構成を表す別の実施形態の回路図である。同図に示すリングオシレータ回路２２は、上記の通り、クロックのデューティを５０％に補正する機能を備えるもので、複数の論理ゲートがリング状に接続されて構成されたリングオシレータ本体２４と、リングオシレータ本体２４から出力される信号（デューティがＸ：（Ｘ−２）のクロック）のデューティを５０％に補正するデューティ補正回路２６とを備えている。
【００５９】
リングオシレータ本体２４は、基本的に、図１に示すリングオシレータ回路１０と同様の構成のものであるが、遅延回路となるインバータの段数はＸ（Ｘは４以上の偶数）段で、第１および第２の経路のインバータの段数差は２段である。すなわち、リングオシレータ本体２４は、等価的に、インバータが（Ｘ−１）段のリングオシレータ回路と同様に動作する。
【００６０】
続いて、デューティ補正回路２６は、ＮＡＮＤゲートの出力信号Ａの立ち上がりを検出する第１の検出回路２８ａと、その次の段のインバータの出力信号Ｂの立ち上がりを検出する第２の検出回路２８ｂと、これら第１および第２の検出回路２８ａ、２８ｂの出力信号ＱＡおよびＱＢの論理和をとるための合成回路となるＯＲゲート３０と、ＯＲゲート３０の出力信号を２分周し、デューティが５０％に補正されたクロックＯＳＣｏｕｔを出力する分周器３２とを備えている。
【００６１】
ここで、第１の検出回路２８ａは、フリップフロップ３４ａによって構成されている。フリップフロップ３４ａのデータ入力端子Ｄは電源に接続され、そのクロック入力端子にはＮＡＮＤゲートの出力信号Ａが入力されている。また、フリップフロップ３４ａのデータ出力端子Ｑから出力される信号ＱＡは、ＯＲゲート３０の一方の入力端子に入力されるとともに、フリップフロップ３４ａ自身のクリア入力端子ＣＬＲに入力されている。
【００６２】
同様に、第２の検出回路２８ｂはフリップフロップ３４ｂによって構成されている。フリップフロップ３４ｂのデータ入力端子Ｄは電源に接続され、そのクロック入力端子にはインバータの出力信号Ｂが入力されている。また、フリップフロップ３４ｂのデータ出力端子Ｑから出力される信号ＱＢは、ＯＲゲート３０の他方の入力端子に入力されるとともに、フリップフロップ３４ｂ自身のクリア入力端子ＣＬＲに入力されている。
【００６３】
分周器３２はフリップフロップ３６によって構成されている。フリップフロップ３６のデータ入力端子Ｄには、その反転データ出力端子Ｑ￣から出力される信号が入力され、そのクロック入力端子には、ＯＲゲート３０の出力信号Ｃが入力されている。フリップフロップ３６のデータ出力端子Ｑから出力される信号が、リングオシレータ回路２２から出力されるクロックＯＳＣｏｕｔとされている。
【００６４】
次に、図７のタイミングチャートを参照しながら、リングオシレータ回路２２の動作を説明する。
【００６５】
前述の通り、リングオシレータ本体２４は、等価的に、インバータが（Ｘ−１）段のリングオシレータ回路と同様に動作する。例えばＮＡＮＤゲートの出力信号Ａおよびインバータの出力信号Ｂは、Enable＝０で停止し、Enable＝１で発振する。
【００６６】
Enable＝１の時、図７に示すように、ＮＡＮＤゲートの出力信号Ａのデューティは（Ｘ−２）：Ｘとなり、インバータの出力信号ＢのデューティはＸ：（Ｘ−２）となる。インバータの出力信号Ｂは、ＮＡＮＤゲートの出力信号Ａとは逆極性で、ＮＡＮＤゲートの出力信号Ａに対して、インバータ自身の遅延時間に相当する時間（１段分のインバータの遅延時間）だけ遅延された信号となる。
【００６７】
デューティ補正回路２６では、第１の検出回路２８ａによって、ＮＡＮＤゲートの出力信号Ａの立ち上がりが検出され、第２の検出回路２８ｂによって、インバータの出力信号Ｂの立ち上がりが検出される。
【００６８】
第１の検出回路２８ａでは、ＮＡＮＤゲートの出力信号Ａが立ち上がる毎に、フリップフロップ３４ａの出力信号ＱＡがハイレベルとなる。その後、出力信号ＱＡ自身によってフリップフロップ３４ａがクリアされ、出力信号ＱＡはローレベルに戻る。すなわち、第１の検出回路２８ａからは、図７に示すように、ＮＡＮＤゲートの出力信号Ａの立ち上がりから、所定パルス幅を持つハイレベルの検出信号ＱＡが出力される。
【００６９】
第２の検出回路２８ｂの動作は、第１の検出回路２８ａと同様である。すなわち、第２の検出回路２８ｂからは、図７に示すように、インバータの出力信号Ｂの立ち上がりから、所定パルス幅を持つハイレベルの検出信号ＱＢが出力される。
【００７０】
前述のように、ＮＡＮＤゲートの出力信号Ａとインバータの出力信号Ｂとは、１段分のインバータの遅延時間に相当する時間だけずれている。このため、ＮＡＮＤゲートの出力信号Ａの立ち上がりからインバータの出力信号Ｂの立ち上がりまでの間の時間と、インバータの出力信号Ｂの立ち上がりからＮＡＮＤゲートの出力信号Ａの立ち上がりまでの間の時間との比は、図７に示すように（Ｘ−１）：（Ｘ−１）となる。
【００７１】
続いて、第１および第２の検出回路２８ａ、２８ｂから出力される検出信号ＱＡ、ＱＢが、ＯＲゲート３０によって論理和がとられて合成される。これにより、ＯＲゲート３０の出力信号Ｃは、図７に示すように（Ｘ−１）の周期の信号となる。
【００７２】
そして最後に、ＯＲゲート３０の出力信号Ｃが分周器３２によって２分周され、クロックＯＳＣｏｕｔとして出力される。分周器３０では、ＯＲゲート３０の出力信号Ｃが立ち上がる毎に、その出力信号であるクロックＯＳＣｏｕｔがハイレベルからローレベルもしくはローレベルからハイレベルに変化する。これにより、クロックＯＳＣｏｕｔのデューティは、図７に示すように（Ｘ−１）：（Ｘ−１）の５０％となる。
【００７３】
上記のように、リングオシレータ回路２２からは、デューティが５０％に補正されたクロックＯＳＣｏｕｔが出力される。
【００７４】
なお、リングオシレータ本体２４から出力される信号は、ＮＡＮＤゲートの出力信号Ａおよびインバータの出力信号Ｂに限定されない。すなわち、第１および第２の検出回路２８ａ、２８ｂによって立ち上がりを検出する信号は、リングオシレータ本体２４を構成する論理ゲートのうちの１つの出力信号と、その次の段の論理ゲートとなるインバータの出力信号との２つの信号であればよい。
【００７５】
また、第１および第２の検出回路２８ａ、２８ｂ、分周器３２の構成は図示例のものに限定されず、同様の機能を果たす別の構成のものであってもよい。また、ＯＲゲート３０は、第１および第２の検出回路２８ａ、２８ｂの出力信号を合成するものであって、これも同様の機能を果たす別の回路で構成することができる。例えば、第１および第２の検出回路２８ａ、２８ｂは、図８に示す構成のものを使用することもできる。
【００７６】
図８に示すリングオシレータ回路３８において、第１および第２の検出回路２８ａ、２８ｂは、ＡＮＤゲート４０ａ、４０ｂによって構成されている。第１の検出回路２８ａのＡＮＤゲート４０ａには、ＮＡＮＤゲートの出力信号Ａとインバータの出力信号Ｂとが入力されている。また、第２の検出回路２８ｂのＡＮＤゲート４０ｂには、インバータの出力信号Ｂとその次の段のインバータの出力信号Ｄとが入力されている。
【００７７】
第１の検出回路２８ａからは、ＮＡＮＤゲートの出力信号Ａとインバータの出力信号Ｂとの論理積をとることによって、ＮＡＮＤゲートの出力信号ＡからＡＮＤゲート４０ａの遅延時間に相当するハイレベルのパルス幅を持つ信号が出力される。従って、図６に示す第１の検出回路２８ａと同様に、ＮＡＮＤゲートの出力信号Ａの立ち上がりを検出することができる。また、第２の検出回路２８ｂについても同様である。
【００７８】
また、本発明は、ＰＬＬのＶＣＯなどで用いられる、速度可変型インバータによって構成されるリングオシレータ回路に限定されず、通常のインバータによって構成される各種のリングオシレータ回路に適用することができる。
【００７９】
本発明は、基本的に以上のようなものである。
以上、本発明のリングオシレータ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００８０】
【図１】本発明のリングオシレータ回路の構成を表す一実施形態の回路図である。
【図２】図１に示すリングオシレータ回路の動作を表すタイミングチャートである。
【図３】本発明のリングオシレータ回路の別の構成を表す回路図である。
【図４】本発明のリングオシレータ回路の別の構成を表す回路図である。
【図５】本発明のリングオシレータ回路の別の構成を表す回路図である。
【図６】本発明のリングオシレータ回路の構成を表す別の実施形態の回路図である。
【図７】図６に示すリングオシレータ回路の動作を表すタイミングチャートである。
【図８】本発明のリングオシレータ回路の別の構成を表す回路図である。
【図９】従来のリングオシレータ回路の構成を表す一例の回路図である。
【図１０】図９に示すリングオシレータ回路の動作を表すタイミングチャートである。
【図１１】従来のリングオシレータ回路の構成を表す別の例の回路図である。
【図１２】図１１に示すリングオシレータ回路の動作を表すタイミングチャートである。
【符号の説明】
【００８１】
１０，１２，１４，１６，１８，２０，２２，３８  リングオシレータ回路
２４  リングオシレータ本体
２６  デューティ補正回路
２８ａ、２８ｂ  検出回路
３０  ＯＲゲート
３２  分周器
３４ａ、３４ｂ、３６  フリップフロップ
４０ａ、４０ｂ  ＡＮＤゲート
ｉ０〜ｉ６  論理ゲート
【図１】
2006217455.tif 000003
【図２】
2006217455.tif 000004
【図３】
2006217455.tif 000005
【図４】
2006217455.tif 000006
【図５】
2006217455.tif 000007
【図６】
2006217455.tif 000008
【図７】
2006217455.tif 000009
【図８】
2006217455.tif 000010
【図９】
2006217455.tif 000011
【図１０】
2006217455.tif 000012
【図１１】
2006217455.tif 000013
【図１２】
2006217455.tif 000014