(57)【要約】【課題】逆バイアス時に凹部１３の上端開口周縁に位置するP型の上層部２１からの空間電荷層が十分に広がり十分なピンチオフを達成すること。【解決手段】上層部２１をプレーナ構造の中央を欠いてなるリング状の部分とし、下層部２２を、上層部２１の底面から凹部１３の内面に露出しつつ凹部１３の底部まで連続して半導体基板１に達しない所定の深さまで形成された部分とする。上層部２１をプレーナ構造とすることにより、上層部２１の不純物分布にバラツキが少なく、逆バイアス時に上層部２１からの空間電荷層がより均一に広がり十分なピンチオフをより低い逆方向電圧印加時において達成することできる。製法としては、凹部１３の上端周縁を露出させて凹部１３内及び開口周縁の半導体層２表面へ一時にイオン注入する方法と、プレーナ型P型領域の中央を貫いて凹部１３を形成し、その後に凹部１３内へのイオン注入を行う方法とを提供した。【選択図】図１
2006186040.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた凹部と、
前記凹部の上端開口周縁の前記表面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
前記半導体層上に形成されたショットキ障壁金属膜とを備え、
前記半導体層の第１導電型領域と前記ショットキ障壁金属膜とが第１導電型のショットキ障壁を構成し、
前記半導体層の第１導電型領域と前記第２導電型半導体領域とがＰＮ接合を構成し、
前記第２導電型半導体領域は、
前記表面にＰＮ接合の終端があるプレーナ構造の第２導電型領域が前記凹部によりその中央を欠いてなる構造の上層部と、
前記上層部の底面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された下層部とからなり、
前記下層部は、前記凹部の底部位置に高濃度部を有することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた凹部と、
前記凹部の上端開口周縁の前記表面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記凹部の内面と前記ショットキ障壁金属膜とを絶縁する絶縁層とを備え、
前記半導体層の第１導電型領域と前記ショットキ障壁金属膜とが第１導電型のショットキ障壁を構成し、
前記半導体層の第１導電型領域と前記第２導電型半導体領域とがＰＮ接合を構成し、
前記第２導電型半導体領域は、
前記表面にＰＮ接合の終端があるプレーナ構造の第２導電型領域が前記凹部によりその中央を欠いてなる構造の上層部と、
前記上層部の底面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された下層部とからなり、
前記下層部は、前記凹部の底部位置に高濃度部を有することを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板上に前記半導体基板より低不純物濃度の第１導電型で半導体層を形成する半導体層形成工程と、
前記半導体層の表面に酸化膜を形成する酸化膜形成工程と、
前記酸化膜上に開口部を有するレジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜をマスクとして前記酸化膜をエッチングし、前記レジスト膜の前記開口部下に開口部を形成する酸化膜開口工程と、
前記レジスト膜及び前記酸化膜をマスクとして前記半導体層をエッチングし凹部を形成する凹部形成工程と、
前記レジスト膜の前記開口部の周縁部下にある酸化膜をエッチングし、前記酸化膜の開口部を拡大するとともに前記凹部の上端開口周縁の前記表面を所定間隔露出させる酸化膜開口拡大工程と、
前記レジスト膜を除去するレジスト膜除去工程と、
前記酸化膜をマスクとして第２導電型不純物を前記凹部の上端開口周縁の前記酸化膜開口拡大工程により露出した前記表面及び前記凹部底面から前記前記半導体層に導入するイオン注入工程と、
前記イオン注入工程により導入された第２導電型不純物を熱拡散させるドライブイン工程とを、以上の記載の順序で実施することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置を製造する請求項３記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板上に前記半導体基板より低不純物濃度の第１導電型で半導体層を形成する半導体層形成工程と、
前記半導体層表面に開口部を有する酸化膜膜を形成する酸化膜形成工程と、
前記開口部を介して第２導電型不純物を前記半導体層の表面から前記半導体層に導入する第１プレデポジション又はイオン注入工程と、
前記第１プレデポジション又はイオン注入工程により導入された第２導電型不純物を熱拡散させ、その際の横方向への拡散により前記開口部直下の範囲より外側へ第２導電型領域を拡大する第１ドライブイン工程と、
前記第１ドライブイン工程により形成された第２導電型領域の周縁部を残し中央部を取り除くように、前記開口部を介して前記半導体層をエッチングし凹部を形成する凹部形成工程と、
前記開口部を介して前記凹部底面から前記半導体層に第２導電型不純物を導入する第２イオン注入工程と、
第２ドライブイン工程とを、以上の記載の順序で実施することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置を製造する請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキ障壁とPIN構造による整流部を複合した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ジャンクション・バリア・コントロールド・ショットキ(Junction Barrier Controlled Schottky  以下ＪＢＳと呼ぶ) と呼ばれる半導体装置が知られている。
図１１、１２に本願出願人の先の出願にかかる特許文献１に記載されたＪＢＳ１０２を示す。図１１は特許文献１に係る半導体装置の断面図であり、図１２は図１１に示す半導体層２の表面を描いた平面図である（第１電極金属８、ショットキ障壁金属膜７、絶縁層６を排して描いたもの）。
ＪＢＳ１０２は、Ｎ＋型半導体基板１と、Ｎ＋型半導体基板１上にＮ−型で形成された半導体層２とを有する。
半導体層２は、複数のＰ型半導体領域３と、半導体層２の表面から形成され、複数のＰ型半導体領域３を包囲するＰ型ガードリング４と、複数のＰ型半導体領域３、Ｐ型ガードリング４及びＮ＋型半導体基板１の各相互間に介在するＮ−型半導体領域５とを有する。
半導体層２の表面には凹部１３が掘られており、凹部１３の内面には絶縁層１４が形成されている。絶縁層１４が形成された凹部１３内に充填層（ポリシリコン）１５が充填さている。複数のＰ型半導体領域３はそれぞれ、凹部１３に形成されている。Ｐ型半導体領域３は凹部１３の内面に露出しつつ、凹部１３の周縁部から底部まで連続して形成されている。
半導体層２の表面には、Ｐ型ガードリング４の内周縁及びＰ型ガードリング４の内側の半導体層２の表面を露出させるようにリング状に形成された絶縁層６と、絶縁層６の内側に敷設され、Ｎ−型半導体領域５とショットキ接触し、複数のＰ型半導体領域３とＰ型でショットキ接触するショットキ障壁金属膜７とが設けられている。ショットキ障壁金属膜７上に第１電極金属膜８が形成されている。Ｎ＋型半導体基板１の半導体層２が形成された面と反対の面には、第２電極金属膜９が形成されている。複数のＰ型半導体領域３はＮ−型半導体領域５とＰＮ接合を形成しており、これにより複数のＰＮ接合が構成されている。
【０００３】
複数のＰＮ接合を有したＪＢＳでは、逆バイアス時に隣り合う離間配置されたＰＮ接合から伸びる空間電荷層(空乏層)が一体となって結合する。これをピンチオフという。ピンチオフにより、ショットキ障壁金属膜７とＮ−型半導体領域５とが形成するショットキ接合界面の電界を緩和し、ショットキ障壁のバリア高さが低下するのを抑制して逆方向漏洩電流を低減する。
また、順バイアス時には同じ電流密度に対しPN接合よりも順電圧降下が小さいショットキ障壁が、PN接合と並列接続した構造をとっている為に特に、順方向電流密度の小さい領域においてPINダイオードに比べ順電圧降下を低減できる。ＪＢＳは、このように逆方向漏洩電流と順電圧降下のトレードオフ関係を改善した有用なデバイスである。
【０００４】
さらに、トレンチ型ＪＢＳ１０２にあっては、次のような優位性があることは特許文献１に記載したところである。
すなわち、半導体層２に形成された凹部１３に接してＰ型半導体領域３が形成されており、この凹部１３によって容易に深い位置に高濃度のＰ型の高濃度部３２を形成できる。その為、Ｐ型ショットキ障壁を構成する界面より深い位置でＪＢＳ１０２の逆バイアス時にピンチオフを起こすことができ、その際、Ｐ型半導体領域３に広がる空間電荷層の幅はこの高濃度部３２によって抑えられる。
また、ショットキ障壁金属膜７と絶縁層１４を介して高濃度部３２は隔絶されているので、高濃度部３２と半導体層２のＮ−型半導体領域５とのＰＮ接合は、Ｐ型ショットキ障壁と互いに逆方向の並列に接続されている。その為、従来の問題点であった逆バイアス時に低濃度なＰ型領域で生じた空間電荷層がショットキ障壁金属膜にタッチし電界が高まり早期にアバランシェ降伏を引き起こす欠点が改善される。それと同時に、順バイアス時にＰ型半導体領域３から半導体層２のＮ−型半導体領域５中への少数キャリアの注入量が減少し逆回復時間(以下Trr.と呼ぶ)が短くなる。
【０００５】
さて、特許文献１にも記載されるように、トレンチ型ＪＢＳ１０２は以下に記載する方法により製造することができる。
以下に、図１３から図１７を参照してＪＢＳ１０２の製造方法について説明する。 なお、Ｐ型ガードリング４の形成プロセスは省略する。
【０００６】
(工程1)まず、図１３(a)に示すようにシリコンバルク結晶に砒素やアンチモン等のＮ型不純物を高濃度に不純物導入したＮ＋型半導体基板１上に、エピタキシャル成長によりＮ−型の半導体層２を形成する。例えば、半導体層２に添加する不純物としては、リン(P)を用いる。
【０００７】
(工程2)次に、図１３(b)に示すように熱酸化法又はCVD (chemical vapor deposition)法により半導体層２の表面上にシリコン酸化膜４３を形成する。
シリコン酸化膜４３の厚みは引き続き行なわれる選択的なドライエッチング及びイオン注入のマスクとして十分な厚みに適宜選択すればよい。例えば、シリコン酸化膜４３の厚みを1μm程度とする。
【０００８】
(工程3)次に、図１４(c)に示すように半導体層２に凹部１３を形成する際のマスクとする為に周知のフォトリソグラフィー技術を用いてシリコン酸化膜４３をパターンエッチングし、開口部４３ａを形成する。
【０００９】
(工程4)次に、図１４(d)に示すように開口部４３ａを有するシリコン酸化膜４３をマスクとしてドライエッチングし、半導体層２の表面に凹部１３を形成する。
【００１０】
(工程5)次に、図１５(e)に示されるようにボロンを垂直方向が支配的な方向でイオン注入する。この結果、凹部１３の底部の注入量は凹部１３の側部に比較し相対的に多くなる。
【００１１】
(工程6) 次に、図１５(f)に示されるように再び熱酸化法又はCVD法により凹部１３の内面を含む表面にシリコン酸化膜４４を形成する。
【００１２】
(工程7) 次に、図１６(g)に示されるように凹部１３の内面に形成された酸化膜４５の内側の空間に充填されるように減圧CVD法によりポリシリコン４６を堆積する。
なお、図５(f)に示したシリコン酸化膜４３とシリコン酸化膜４４を合せて図１６(g)においてはシリコン酸化膜４５として示した。
【００１３】
(工程8)次に、図１６(h)に示されるように表面上のポリシリコン４６をエッチバックしドライブインを行い、ボロンを拡散させ凹部１３の底部深層方向及び側部から半導体層２の表面までＰ型拡散領域３を形成する。
この結果、イオン注入により初期に主として凹部１３の底部に存在していたボロンが拡散によって移動する。拡散により形成される領域の不純物濃度は不純物導入された場所から半導体内の拡散距離と共に減少するので、図１６(h)に示されるように凹部１３の底部にＰ型半導体領域３の高濃度部３２が形成され、高濃度部３２より浅い側に低濃度表面露出部３１が形成され、高濃度部３２より深い側に低濃度深部３３が形成される。
この濃度変化は連続的であるが、図１６(h)は分かり易くする為、便宜上高濃度領域と低濃度領域に境界線を設けて模式的に表現している。実際に階段状に濃度変化しているわけではない。
ここで重要なことは、ショットキ障壁金属膜７と接触しＰ型ショットキ障壁構成予定の低濃度表面露出部３１の表面濃度をＰ型ショットキ障壁が形成されるほど低濃度とすることである。この低不純物濃度(キャリア濃度)の値は少なくとも2×1017/cm3以下で好ましくは5×1016/cm3以下である。
一方、Ｐ型半導体領域３の高濃度部３２は、仮にショットキ障壁金属膜７と接触してもＰ型のショットキ障壁を構成しない程度に高濃度の不純物濃度を有する。
そして、Ｐ型ショットキ障壁とＰ型半導体領域３の高濃度部３２が絶縁層としてのシリコン酸化膜４５の介在により直列に逆接続していることである。
【００１４】
(工程9)次に、図１７(i)に示されるように半導体層２上のシリコン酸化膜４５をフッ酸系のエッチング液で除去する。なお、結果として、凹部１３内に残ったシリコン酸化膜４５、ポリシリコン４６はそれぞれ順に図１１に示した絶縁層１４、充填層１５に相当するものとなる。
【００１５】
(工程10)次に、図１７(j)に示されるように半導体層２上にショットキ障壁金属膜７を被着形成する。
(工程11)次に、ショットキ障壁金属膜７上に第1電極金属膜８を被着形成する。また、Ｎ＋型半導体基板１の裏面に第2電極金属膜９を被着形成する。
【特許文献１】特願２００４−３６１５４９号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、以上の従来技術においては次のような問題がある。
上記従来の製造方法によると、イオン注入法によって半導体層２に導入されたＰ型不純物の多くは、図１８に示すように凹部１３の底面下の初期分布領域３４に分布する。そしてこれをドライブインによって熱拡散し、所望のＰ型半導体領域３を形成しようとする２段階拡散法をとる。
しかし、初期分布領域３４から離れた凹部１３周縁の半導体層２上層部においては、ドライブイン時の拡散のバラツキにより、Ｐ型領域の表面濃度Ｎｓ及び凹部１３片側のＰ型領域幅ｔがばらつき、Ｐ型領域が半導体層２表面まで十分な濃度及び範囲に形成されない場合がある。また、Ｐ型領域が半導体層２表面まで形成されず、ショットキ障壁金属膜７に接触しない場合も生じる。
その結果、Ｐ型半導体領域３は所望の領域に形成されず、図１９に示すような不十分なＰ型半導体領域３ａ〜３ｄが形成される場合がある。
【００１７】
図１９(a)に示すように、Ｐ型半導体領域３ａは部位ＡにおいてＰ型領域が形成されず、ショットキ障壁金属膜７に接触していない。Ｐ型半導体領域３ｂは部位Bにおいて凹部１３片側のＰ型領域幅ｔが狭くなり、ショットキ障壁金属膜７との接触面積が小さくなっている。
図１９(b)に示すように、Ｐ型半導体領域３ｃは両側の部位Ａ１、Ａ２においてＰ型領域が形成されず、ショットキ障壁金属膜７に接触していない。Ｐ型半導体領域３ｄは両側の部位Ｂ１，Ｂ２において凹部１３片側のＰ型領域幅ｔが狭くなり、ショットキ障壁金属膜７との接触面積が小さくなっている。
特に、図１９(b)に示すＰ型半導体領域３ｃのような断面を凹部１３の全てに亘って有する場合は、そのＰ型半導体領域はショットキ障壁金属膜７に接触する部分が無い。
【００１８】
図１９の部位Ａ、Ａ１，Ａ２のようなＰ型領域が形成されていない部分では、零バイアス時の空間電荷層の形成が無く、逆電圧が印加されても空間電荷層の延びが短くなり、ピンチオフが十分にできない。
図１９の部位Ｂ、Ｂ１，Ｂ２のようなＰ型領域幅ｔが狭い部分やＰ型領域の表面濃度Ｎｓが低濃度である部分（Ｐ型領域幅ｔが狭くかつ表面濃度Ｎｓが低濃度である部分を含む。）では、逆方向電圧が印加されるとＰ型領域側に広がる空間電荷層は絶縁層（ＳｉＯ２層）１４に早期にタッチし、それ以上広がれなくなる。すると、Ｎ−型半導体領域５側に広がる空間電荷層もそれ以上広がれなくなり、ピンチオフが十分にできない。
更に、図１９(a)(b)の構造においては、Ｐ型領域幅ｔが非常に狭くなると、その部分が高抵抗となり、空間電荷層がＰ型領域に広がる過程でホールの電極側への掃き出しがゆっくりとなり耐圧波形が不安定になる。
また、半導体層２表面まで十分に拡散した所望のＰ型半導体領域３に対して、図１９のＰ型半導体領域３ａ〜３ｄの側部は曲率が大きくなり、逆バイアス時にＮ−型半導体領域５側に延びる空間電荷層の側方に出っ張る部分同士がタッチして小面積でピンチオフする。このピンチオフは深さ方向に長い距離で起こらない。
【００１９】
以上のように、不十分なＰ型半導体領域３ａ〜３ｄが形成されると、一定逆方向電圧でピンチオフが起こる部分が減少し、ピンチオフが不十分になる。ピンチオフを全体的に達成するにはより高い逆方向電圧を印加する必要がある。言い換えれば、低電圧領域でのピンチオフ率が低下する。そのため、低い逆方向電圧の領域でショットキ障壁金属膜７とＮ−型半導体領域５とが形成するショットキ接合界面の電界が十分に緩和されず、リーク電流が増大する。すなわち、上記不十分なＰ型半導体領域３ａ〜３ｄが形成されることにより、図２０に示す逆方向電圧電流特性曲線Ｆ１から初期リーク電流が増大した特性曲線Ｆ２へと悪化する。
【００２０】
以上の問題の対策として、凹部１３底部へのイオン注入におけるドーズ量を増すことが考えられるが、凹部１３底部の不純物濃度が過度に高まり、Ｐ型不純物の総量が増大したものとなり、順バイアス時には少数キャリアの注入量が増大することによってTrr.が長くなってしまうから、抜本的な解決策とならない。
また、凹部１３の深さを浅くすることが考えられるが、ピンチオフの深さ方向の長さが短くなり、逆バイアス時に電界緩和効果が低下してリーク電流が増大する。
【００２１】
本発明は以上の従来技術における問題に鑑みてなされたものであって、第１導電型で形成された半導体層の表面に掘られた凹部の内面に露出しつつ凹部の上端開口周縁の前記表面から底部まで連続して形成された第２導電型半導体領域を有するトレンチ型ＪＢＳの構造を有し、逆バイアス時に前記凹部の上端開口周縁に位置し半導体層表面に露出する前記第２導電型半導体領域の上層部からの空間電荷層が十分に広がり十分なピンチオフを達成することにより高い逆阻止性を発揮できる半導体装置を提供することを課題とする。
また、凹部の上端開口周縁に位置し半導体層表面に露出する第２導電型半導体領域の上層部を所望の分布範囲及び濃度範囲に精度良く形成することができる半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００２２】
以上の課題を解決するための請求項１記載の発明は、第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた凹部と、
前記凹部の上端開口周縁の前記表面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
前記半導体層上に形成されたショットキ障壁金属膜とを備え、
前記半導体層の第１導電型領域と前記ショットキ障壁金属膜とが第１導電型のショットキ障壁を構成し、
前記半導体層の第１導電型領域と前記第２導電型半導体領域とがＰＮ接合を構成し、
前記第２導電型半導体領域は、
前記表面にＰＮ接合の終端があるプレーナ構造の第２導電型領域が前記凹部によりその中央を欠いてなる構造の上層部と、
前記上層部の底面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された下層部とからなり、
前記下層部は、前記凹部の底部位置に高濃度部を有することを特徴とする半導体装置である。
【００２３】
請求項２記載の発明は、第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第１導電型で形成された半導体層と、
前記半導体層の表面に掘られた凹部と、
前記凹部の上端開口周縁の前記表面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された第２導電型半導体領域と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記凹部の内面と前記ショットキ障壁金属膜とを絶縁する絶縁層とを備え、
前記半導体層の第１導電型領域と前記ショットキ障壁金属膜とが第１導電型のショットキ障壁を構成し、
前記半導体層の第１導電型領域と前記第２導電型半導体領域とがＰＮ接合を構成し、
前記第２導電型半導体領域は、
前記表面にＰＮ接合の終端があるプレーナ構造の第２導電型領域が前記凹部によりその中央を欠いてなる構造の上層部と、
前記上層部の底面から前記凹部の内面に露出しつつ前記凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された下層部とからなり、
前記下層部は、前記凹部の底部位置に高濃度部を有することを特徴とする半導体装置である。
【００２４】
請求項３記載の発明は、第１導電型の半導体基板上に前記半導体基板より低不純物濃度の第１導電型で半導体層を形成する半導体層形成工程と、
前記半導体層の表面に酸化膜を形成する酸化膜形成工程と、
前記酸化膜上に開口部を有するレジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜をマスクとして前記酸化膜をエッチングし、前記レジスト膜の前記開口部下に開口部を形成する酸化膜開口工程と、
前記レジスト膜及び前記酸化膜をマスクとして前記半導体層をエッチングし凹部を形成する凹部形成工程と、
前記レジスト膜の前記開口部の周縁部下にある酸化膜をエッチングし、前記酸化膜の開口部を拡大するとともに前記凹部の上端開口周縁の前記表面を所定間隔露出させる酸化膜開口拡大工程と、
前記レジスト膜を除去するレジスト膜除去工程と、
前記酸化膜をマスクとして第２導電型不純物を前記凹部の上端開口周縁の前記酸化膜開口拡大工程により露出した前記表面及び前記凹部底面から前記前記半導体層に導入するイオン注入工程と、
前記イオン注入工程により導入された第２導電型不純物を熱拡散させるドライブイン工程とを、以上の記載の順序で実施することを特徴とする半導体装置の製造方法である。
【００２５】
請求項４記載の発明は、請求項２記載の半導体装置を製造する請求項３記載の半導体装置の製造方法である。
【００２６】
請求項５記載の発明は、第１導電型の半導体基板上に前記半導体基板より低不純物濃度の第１導電型で半導体層を形成する半導体層形成工程と、
前記半導体層表面に開口部を有する酸化膜膜を形成する酸化膜形成工程と、
前記開口部を介して第２導電型不純物を前記半導体層の表面から前記半導体層に導入する第１プレデポジション又はイオン注入工程と、
前記第１プレデポジション又はイオン注入工程により導入された第２導電型不純物を熱拡散させ、その際の横方向への拡散により前記開口部直下の範囲より外側へ第２導電型領域を拡大する第１ドライブイン工程と、
前記第１ドライブイン工程により形成された第２導電型領域の周縁部を残し中央部を取り除くように、前記開口部を介して前記半導体層をエッチングし凹部を形成する凹部形成工程と、
前記開口部を介して前記凹部底面から前記半導体層に第２導電型不純物を導入する第２イオン注入工程と、
第２ドライブイン工程とを、以上の記載の順序で実施することを特徴とする半導体装置の製造方法である。
【００２７】
請求項６記載の発明は、請求項２記載の半導体装置を製造する請求項５記載の半導体装置の製造方法である。
【発明の効果】
【００２８】
本発明請求項１又は２記載の発明によれば、第２導電型半導体領域は、半導体層表面にＰＮ接合の終端があるプレーナ構造の第２導電型領域が凹部によりその中央を欠いてなる上層部を有する。凹部の内面から半導体層に導入された第２導電型不純物のみにより形成される従来の第２導電型半導体領域に比較して、凹部上端開口周縁のプレーナ構造の上層部はその不純物分布にバラツキが少なく、より均一な第２導電型領域を所望の分布範囲及び濃度範囲に精度良く形成される。
そのため、逆バイアス時に凹部上端開口周縁の上層部からの空間電荷層がより均一に広がり十分なピンチオフをより低い逆方向電圧印加時において達成することできる。したがって、リーク電流が減少し、より高い逆阻止性を発揮できる。
【００２９】
また、第２導電型半導体領域は、上層部の底面から凹部の内面に露出しつつ凹部の底部まで連続して前記半導体基板に達しない所定の深さまで形成された下層部を有するので、ＪＢＳ半導体装置の逆バイアス時により深い位置でピンチオフを起こすことができ、その際、第２導電型半導体領域に広がる空間電荷層の幅は凹部の底部に位置する高濃度部によって抑えられる。
【００３０】
本発明請求項３又は４記載の発明によれば、酸化膜開口拡大工程により凹部の上端開口周縁の半導体層表面を所定間隔露出させ、その後のイオン注入工程により、凹部内面のみならず、凹部上端開口周縁の所定間隔露出した半導体層表面から第２導電型不純物を導入し、凹部上端開口周縁にプレーナ型上層部を形成するから、凹部内面からのみ第２導電型不純物を導入する従来の方法に比較して、凹部上端開口周縁に位置し半導体層表面に露出する第２導電型半導体領域の上層部を所望の分布範囲及び濃度範囲に精度良く形成することことができる。
また、凹部上端開口周縁の上層部の形成を、凹部底部からの拡散に偏重して頼らないから、上記従来技術に比較して第２導電型半導体領域内の濃度を均一化でき、上層部の濃度を高濃度化するために凹部底部を過度に高濃度にすることもなく、第２導電型不純物総量を抑えることができる。
そのため、本方法により製造された半導体装置は、逆バイアス時に凹部上端開口周縁のプレーナ型上層部からの空間電荷層がより均一に広がり十分なピンチオフをより低い逆方向電圧印加時において達成することできる。したがって、リーク電流が減少し、より高い逆阻止性を発揮できる。
本方法は、酸化膜開口拡大工程が入るものの、イオン注入及びドライブインがそれぞれ１回で済み、工程が簡素である。
【００３１】
本発明請求項５又は６記載の発明によれば、第２イオン注入工程により凹部内にも第２導電型不純物を導入し、第２ドライブイン工程により第２導電型半導体領域を拡散形成する前に、第１プレデポジション又はイオン注入工程及び第１ドライブイン工程によりプレーナ構造の第２導電型領域を形成し、凹部形成工程によりプレーナ構造の第２導電型領域の周縁部を残し中央部を取り除くから、凹部内面からのみ第２導電型不純物を導入する従来の方法に比較して、凹部上端開口周縁に位置し半導体層表面に露出する第２導電型半導体領域の上層部を所望の分布範囲及び濃度範囲に精度良く形成することことができる。
また、凹部上端開口周縁の上層部の形成を、凹部底部からの拡散に偏重して頼らず、第１プレデポジション又はイオン注入工程にて第２イオン注入工程とは独立にドーズ量を設定可能であるから、第２導電型半導体領域内の濃度を均一化することもでき、上層部の濃度を高濃度化するために凹部底部を高濃度にすることもなく、第２導電型不純物総量を抑えることができる。
そのため、本方法により製造された半導体装置は、逆バイアス時に凹部上端開口周縁のプレーナ型上層部からの空間電荷層がより均一に広がり十分なピンチオフをより低い逆方向電圧印加時において達成することできる。したがって、リーク電流が減少し、より高い逆阻止性を発揮できる。
本方法は、プレデポジション又はイオン注入工程及びドライブイン工程がそれぞれ２回入るものの、凹部形成工程により、第１プレデポジション時の初期分布領域を取り除き、第１ドライブイン工程時の横方向の拡散によって形成された比較的低濃度の周縁部を残すから、第２ドライブイン工程時においてさらなる横方向への拡散が抑えられ、第２導電型半導体領域のアスペクト比を高くすることができ第１導電型ショットキ面積を大きくとることができる。
また、本方法によれば、第２導電型半導体領域の上層部と下層部とで、第２導電型不純物の導入量を独立に制御することができる。
【発明を実施するための最良の形態】
【００３２】
以下に本発明の実施の一形態につき図面を参照して説明する。以下は、本発明の一実施形態であって本発明を限定するものではない。以下実施形態においては、第１導電型はＮ型に対応し、第２導電型はＰ型に対応する。
【００３３】
〔第１実施形態〕
まず、図１及び図１２を参照して本発明第１実施形態の半導体装置について説明する。図１は本発明第１実施形態の半導体装置の断面図であり、図１２は図１に示す半導体層２の表面を描いた平面図である（第１電極金属８、ショットキ障壁金属膜７、絶縁層６を排して描いたもの）。
本実施形態のＪＢＳ１００は、図１１に示した上記従来のＪＢＳ１０２のＰ型半導体領域３とは異なるＰ型半導体領域２０と有する。また、従来のＪＢＳ１０２のＰ型半導体領域３は、ショットキ障壁金属膜７とＰ型のショットキ接合を構成するものであるが、本実施形態のＪＢＳ１００のＰ型半導体領域２０は、ショットキ障壁金属膜７とＰ型のショットキ接合を構成するものに限らず、オーミック接合を構成するものであっても良い。その他は、上記従来のＪＢＳ１０２と同様であって、同一の部分に同一の符号を付す。
【００３４】
Ｐ型半導体領域２０は複数設けられ、一つのＰ型半導体領域２０は上層部２１と下層部２２とからなる。
上層部２１は、半導体層２表面にＰＮ接合の終端がある一体のシンク状のプレーナ構造のＰ型領域が凹部１３によりその中央を欠いてなるリング状に形成されている。
下層部２２は、上層部２１の底面から凹部１３の内面に露出しつつ凹部１３の底部まで連続して半導体基板１に達しない所定の深さまで形成されている。
下層部２２は、従来のＰ型半導体領域３と同様に、凹部１３の底部位置に高濃度部２４を有し、高濃度部２４の上方及び下方に低濃度部２３，２５を有する。下層部２２内の濃度変化は連続的であるが、図１は分かり易くする為、便宜上高濃度領域と低濃度領域に境界線を設けて模式的に表現している。実際に階段状に濃度変化しているわけではない。このことは他図において同様である。
【００３５】
Ｐ型半導体領域２０とショットキ障壁金属膜７との接合をショットキ接合とするか、オーミック接合とするかは、Ｐ型半導体領域２０の不純物濃度を選択することよって可能である。ショットキ接合とする場合、ショットキ障壁金属膜７と接触するＰ型半導体領域２０の表面（本実施形態では上層部２１の上面）の不純物濃度(キャリア濃度)の値は2×1017/cm3以下で好ましくは5×1016/cm3以下である。オーミック接合とするには、これに対し不純物濃度を高くする必要がある。
【００３６】
〔第２実施形態〕
次に、図２を参照して本発明第２実施形態の半導体装置について説明する。図２は本発明第２実施形態の半導体装置の断面図である。
本実施形態のＪＢＳ１０１は、上記第１実施形態のＪＢＳ１００とは異なり、凹部１３内の絶縁層１４及び充填層（ポリシリコン）１５を排して、凹部１３内にショットキ障壁金属膜７を充填したものである。その他は、上記第１実施形態のＪＢＳ１００同様であって、同一の部分に同一の符号を付す。
なお、凹部１３内の絶縁層１４を排して、凹部１３内にポリシリコンのみを充填した構造を構成しても良い。
凹部１３の内面とショットキ障壁金属膜７とを絶縁する絶縁層は、絶縁層１４のほか、絶縁層１４を排した場合、凹部１３内に充填される絶縁物（例えば、ノンドープドポリシリコン）等が該当する。
【００３７】
〔第３実施形態〕
次に、第３実施形態として、ＪＢＳ１００を製造する一方法を図３から図７を参照して説明する。
(工程1)まず、図３(a)に示すようにシリコンバルク結晶に砒素やアンチモン等のＮ型不純物を高濃度に不純物導入したＮ＋型半導体基板１上に、エピタキシャル成長によりＮ−エピタキシャル層を成長させてＮ−型の半導体層２を形成する。例えば、半導体層２に添加する不純物としてはリン(P)を用いる。
【００３８】
(工程2)次に、図３(b)に示すように熱酸化法又は、CVD(chemical vapor deposition)法を用いて半導体層２の表面上にシリコン酸化膜（ＳｉＯ２膜）２６を形成する。シリコン酸化膜２６の厚みは引き続き行なわれる選択的なドライエッチング及び、イオン注入のマスクとして十分な厚みに適宜選択すればよい。例えば、シリコン酸化膜２６の厚みを1μmとする。
【００３９】
（工程3）次に、図４(c)に示すようにシリコン酸化膜２６の上にフォトレジスト膜２７を形成し周知のフォトリソグラフィー技術を用いて図４(d)に示すようにフォトレジスト膜２７に複数の開口部２７ａを形成する。そして、開口部２７ａを有したフォトレジスト膜２７をマスクにしてエッチングし、図５(e)に示すように、シリコン酸化膜２６に複数の開口部２６ａを形成する。
【００４０】
(工程4)次に、図５(f)に示すようにフォトレジスト膜２７及びシリコン酸化膜２６をマスクとしてドライエッチングし、半導体層２に凹部１３を形成する。凹部１３、いわゆるトレンチは異方性エッチングされ側壁が略垂直に切立った凹状に形成される。
【００４１】
(工程5)次に、図６(g)に示すように弗酸(HF)系のエッチング液を用いてフォトレジスト膜開口部２７ａ近傍のシリコン酸化膜２６をアンダーエッチしてその開口部２６ａを拡大し、凹部１３開口周縁の半導体層２表面を所定間隔露出させる。この露出間隔の選択により、上層部２１の形成幅を制御することができる。
【００４２】
(工程6)次に、図６(h)に示すようにフォトレジスト膜２７を剥離し、ボロン(B)をパターンエッチしたシリコン酸化膜２６をマスクとして垂直方向を支配的としたイオン注入を行なう。このとき、ボロン(B)は凹部１３開口周縁に露出した半導体層２表面から導入されるとともに、凹部１３の内面からも導入される。凹部１３の内面から導入されるボロン(B)の多くは、凹部１３の底面から導入される。その結果、凹部１３の底部と上端周縁部に拡散源（ボロン(B)）が高濃度に仕込まれる。イオン注入のドーズ量を選択して、Ｐ型半導体領域２０とショットキ障壁金属膜７との接合をショットキ接合とするか、オーミック接合とするかを選択する。
【００４３】
(工程7) 次に、図７(i)に示すようにドライブインを行いイオン注入したボロン(B)を凹部１３周辺に拡散させＰ型半導体領域２０を形成する。このとき、凹部１３の底部と上端縁部の両方を拡散源の中心として不純物拡散が起こる。凹部１３の上端周縁部を拡散源の中心とした不純物拡散により上層部２１が形成される。凹部１３の底部を拡散源の中心とした不純物拡散により下層部２２が形成される。
本工程のドライブインの初期の比較的低温の段階で、シリコン酸化膜２６を酸化成長させるとともに、開口部２６ａ内に露出するシリコンを酸化させて新たなシリコン酸化膜２８を形成する。このシリコン酸化膜２８は、凹部１３内面及び凹部１３上端開口周縁の所定間隔露出した半導体層２の表面に比較的薄い酸化膜を有し、元のシリコン酸化膜２６のあった部分に比較的厚い酸化膜を有するものとなる。
【００４４】
(工程8) その後、上記従来の製法と同様の手法により、凹部１３の内面に形成された酸化膜２８の内側の空間に充填されるように減圧CVD法によりポリシリコンを堆積し、表面上のポリシリコンをエッチバックする。
(工程9)さらに、図７(j)に示すように、半導体層２表面上のシリコン酸化膜２８をフッ酸系のエッチング液で除去する。なお、結果として、凹部１３内に残ったシリコン酸化膜２８、ポリシリコンはそれぞれ順に図１に示した絶縁層１４、充填層１５に相当するものとなる。
【００４５】
(工程10)次に、図１に示されるように半導体層２上にショットキ障壁金属膜７を被着形成する。ここでは、ショットキ障壁金属膜７は、所望の要求特性に添ったバリアハイトΦBをもつものを適宜選択し使用すればよい。本実施形態では、モリブデン(Mo)をショットキ障壁金属膜７として用いた。
【００４６】
(工程11)次に、ショットキ障壁金属膜７上に第1電極金属膜８を被着形成する。また、Ｎ＋型半導体基板１の裏面に第2電極金属膜９を被着形成する。ここでは、第1電極金属膜８として、アルミニウム(Al)等 からなる多層電極金属膜を用いた。第2電極金属膜９としては、金(Au)等からなる多層電極金属膜を用いた。
【００４７】
〔第４実施形態〕
次に、第４実施形態として、ＪＢＳ１０１を製造する一方法を説明する。
まず、上記第３実施形態の工程1〜7を行う。これにより、半導体層２の表面に掘られた凹部１３にＰ型半導体領域２０が形成される。
次に、半導体層２表面上及び凹部１３内面のシリコン酸化膜２８を弗酸(HF)系のエッチング液で除去する。
次に、図２に示すように半導体層２の表面及び凹部１３内面にショットキ障壁金属膜７を被着形成した。ショットキ障壁金属膜７は、要求特性に応じて適宜選択されればよいが、ここでは、ショットキ障壁金属膜７としてモリブデン(Mo)を用いた。
次に、上記第３実施形態の工程11を行う。
以上により、凹部１３内にショットキ障壁金属膜７が充填されたＪＢＳ１０１が完成する。
【００４８】
〔第５実施形態〕
次に、第５実施形態として、凹部１３内の絶縁層１４が排され凹部１３内にポリシリコンのみが充填された構造のＪＢＳを製造する一方法を説明する。
まず、上記第３実施形態の工程1〜6を行う。これにより、Ｐ型半導体領域２０を形成するための不純物のイオン注入まで終了する。
次に、凹部１３内に充填されるように減圧CVD法によりポリシリコンを堆積し、表面上のポリシリコンをエッチバックする。
次に、ポリシリコンをドーピングする場合は、ここでイオン注入を行う。ドーピングしない場合は省略する。
次に、ドライブインを行う。凹部１３周辺や凹部１３内のポリシリコンを含めた領域において拡散が起こる。その結果、Ｐ型半導体領域２０が形成される。
次に、表面上のポリシリコンをエッチバックする。
さらに、上記第３実施形態の工程9〜11を行い完成させる。
【００４９】
〔第６実施形態〕
次に、第６実施形態として、ＪＢＳ１００を製造する他の一方法を図３〜図５及び図８〜１０を参照して説明する。
(工程1〜3)まず、図３〜図５(e)に示すように上記第３実施形態の工程1〜3を行う。これにより、半導体層２表面上に、開口部２６ａを有したシリコン酸化膜２６及び開口部２７ａを有したフォトレジスト膜２７が形成される。
【００５０】
(工程4)次に、図８(a)に示すようにフォトレジスト膜２７を除去した後、シリコン酸化膜２６をマスクとしてボロン(B)をイオン注入する。なお、本工程においてフォトレジスト膜２７を除去しなくても良い。
【００５１】
(工程5)次に、図８(b)に示すようにドライブインを行いイオン注入したボロン(B)をに拡散させプレーナ構造のプレーナ型Ｐ型領域２９を形成する。ここで、ボロン(B)は、深さ方向に拡散するとともに横方向にも拡散する。横方向の拡散は拡散深さに対し0.8倍程度に開口部２６aの両側に広がる。プレーナ型Ｐ型領域２９の拡散領域は、後の凹部１３を形成するためのエッチングや、後のドライブインによる酸化等により、その周縁部が消滅しないように十分な領域に広げておく。例えば、拡散深さを1.0〜1.5μｍ程度とする。
本ドライブインによりプレーナ型Ｐ型領域２９上に酸化膜が成長している場合は、これを除去する。
【００５２】
(工程6)次に、図９(c)に示すようにシリコン酸化膜２６をマスクとしてドライエッチングし、半導体層２に凹部１３を形成する。凹部１３、いわゆるトレンチは異方性エッチングされ側壁が略垂直に切立った凹状に形成される。
プレーナ型Ｐ型領域２９と凹部１３を共通の開口部２６aを利用して形成しているため、凹部１３は自ずとプレーナ型Ｐ型領域２９の中心を貫くように形成される。凹部１３が形成されたことにより、プレーナ型Ｐ型領域２９の中央部は除去され、周縁部がリング状に残る。工程5のドライブイン工程により横方向に拡散形成された比較的低濃度の周縁部が残るので、上層部２１を低濃度にでき、かつ、後続の第２ドライブイン工程時においてさらなる横方向への拡散が抑えられ、Ｐ型半導体領域のアスペクト比を高くすることができＮ型ショットキ面積を大きくとることができる。
【００５３】
(工程7)次に、図９(d)に示すようにシリコン酸化膜２６をマスクとして垂直方向を支配的としたイオン注入によりボロン(B)を凹部１３内面から半導体層２に導入する。このとき、ボロン(B)の多くは、凹部１３の底面から導入され、凹部１３の底部に拡散源（ボロン(B)）が高濃度に仕込まれる。
【００５４】
(工程8) 次に、図１０(e)に示すようにドライブインを行いボロン(B)を拡散させる。このとき、工程7によりイオン注入された拡散源により凹部１３の底部を拡散源の中心とした不純物拡散が起こり下層部２２が形成されるとともに、工程4によりイオン注入された拡散源により上層部２１が形成されてＰ型半導体領域２０が完成する。
下層部２２においては、拡散源の中心である凹部１３の底部位置が高濃度部２４となり、ここから離れるに従って低濃度化し、高濃度部２４の上方及び下方に低濃度部２３，２５が形成される。上方の低濃度部２３は、上層部２１と交わる。
上層部２１は、工程5において既にドライブイン工程を１回経ており、比較的低濃度なプレーナ型Ｐ型領域２９の周縁部であるから、本工程のドライブインでは、あまり拡散領域は広がらず、アスペクト比を高く維持できる。
本工程のドライブインにより、シリコン酸化膜２６を酸化成長させるとともに、開口部２６ａ内に露出するシリコンを酸化させて新たなシリコン酸化膜３５を形成する。このシリコン酸化膜３５は、凹部１３内面に比較的薄い酸化膜を有し、元のシリコン酸化膜２６のあった部分に比較的厚い酸化膜を有するものとなる。
【００５５】
(工程9) その後、上記従来の製法と同様の手法により、凹部１３の内面に形成された酸化膜３５の内側の空間に充填されるように減圧CVD法によりポリシリコンを堆積し、表面上のポリシリコンをエッチバックする。
【００５６】
なお、充填層１５となるポリシリコンにドーピングする場合は、工程8においては熱酸化法又はCVD法により凹部１３内面にシリコン酸化膜を形成することのみ行い、ポリシリコン堆積後にイオン注入を行い、その後にドライブインを行う。その後、表面上のポリシリコンをエッチバックする。
【００５７】
(工程10)さらに、図１０(f)に示すように、半導体層２表面上のシリコン酸化膜３５をフッ酸系のエッチング液で除去する。なお、結果として、凹部１３内に残ったシリコン酸化膜３５、ポリシリコンはそれぞれ順に図１に示した絶縁層１４、充填層１５に相当するものとなる。
(工程11) 次に、上記第３実施形態の工程10，11を行う。
【００５８】
〔第７実施形態〕
次に、第７実施形態として、ＪＢＳ１０１を製造する他の一方法を説明する。
まず、上記第６実施形態の工程1〜8を行う。これにより、半導体層２の表面に掘られた凹部１３にＰ型半導体領域２０が形成される。
次に、半導体層２表面上及び凹部１３内面のシリコン酸化膜３５を弗酸(HF)系のエッチング液で除去する。
次に、図２に示すように半導体層２の表面及び凹部１３内面にショットキ障壁金属膜７を被着形成した。ショットキ障壁金属膜７は、要求特性に応じて適宜選択されればよいが、ここでは、ショットキ障壁金属膜７としてモリブデン(Mo)を用いた。
次に、上記第３実施形態の工程11を行う。
以上により、凹部１３内にショットキ障壁金属膜７が充填されたＪＢＳ１０１が完成する。
【００５９】
〔第８実施形態〕
次に、第８実施形態として、凹部１３内の絶縁層１４が排され凹部１３内にポリシリコンのみが充填された構造のＪＢＳを製造する他の一方法を説明する。
まず、上記第６実施形態の工程1〜7を行う。これにより、Ｐ型半導体領域２０を形成するための不純物のイオン注入まで終了する。
次に、凹部１３内に充填されるように減圧CVD法によりポリシリコンを堆積し、表面上のポリシリコンをエッチバックする。
次に、ポリシリコンをドーピングする場合は、ここでイオン注入を行う。ドーピングしない場合は省略する。
次に、ドライブインを行う。凹部１３周辺や凹部１３内のポリシリコンを含めた領域において拡散が起こる。その結果、Ｐ型半導体領域２０が形成される。
次に、表面上のポリシリコンをエッチバックする。
さらに、上記第３実施形態の工程10，11を行い完成させる。
【００６０】
以上説明したように、上層部２１は、半導体層２表面にＰＮ接合の終端がある一体のプレーナ構造のＰ型領域が凹部１３によりその中央を欠いてなるリング状に形成されている。この上層部２１は、上記第３実施形態のように、凹部１３のある半導体層表面に対して凹部１３上端開口を包含する面に不純物をイオン注入し、凹部１３があることによってシンク状のプレーナ構造の中央を欠落させてもよいし、上記第６実施形態のように、中間工程で実際に構成されたプレーナ型P型領域２９の中央を貫いて凹部１３を形成することによりプレーナ構造の中央を欠落させてもよい。すなわち、プレーナ構造の中央は、結果的に欠けていれば良い。
【００６１】
図１２においては、ストライプ状のＰ型半導体領域２０を示したが、第２導電型半導体領域の半導体層に露出する形状は、これに限られず、円形、多角形など任意である。
【図面の簡単な説明】
【００６２】
【図１】本発明第１実施形態の半導体装置の断面図である。
【図２】本発明第２実施形態の半導体装置の断面図である。
【図３】本発明第３実施形態の主要製造工程における断面図である。
【図４】図３に続く、本発明第３実施形態の主要製造工程における断面図である。
【図５】図４に続く、本発明第３実施形態の主要製造工程における断面図である。
【図６】図５に続く、本発明第３実施形態の主要製造工程における断面図である。
【図７】図６に続く、本発明第３実施形態の主要製造工程における断面図である。
【図８】本発明第６実施形態の主要製造工程における断面図である。
【図９】図８に続く、本発明第６実施形態の主要製造工程における断面図である。
【図１０】図９に続く、本発明第６実施形態の主要製造工程における断面図である。
【図１１】従来の半導体装置の断面図である。
【図１２】図１及び図１１における半導体層２の表面を描いた平面図である
【図１３】従来の製造方法における主要工程ごとの断面図である。
【図１４】図１３に続く、従来の製造方法における主要工程ごとの断面図である。
【図１５】図１４に続く、従来の製造方法における主要工程ごとの断面図である。
【図１６】図１５に続く、従来の製造方法における主要工程ごとの断面図である。
【図１７】図１６に続く、従来の製造方法における主要工程ごとの断面図である。
【図１８】従来の半導体装置の部分断面図である。
【図１９】従来の半導体装置の部分断面図である。
【図２０】従来の逆方向電圧電流特性曲線である。
【符号の説明】
【００６３】
１     半導体基板
２     半導体層
２０   Ｐ型半導体領域
４     Ｐ型ガードリング
５     Ｎ−半導体領域
６     絶縁層
７     ショットキ障壁金属膜
８     第１電極金属膜
９     第２電極金属膜
１３   凹部
【図１】
2006186040.tif 000003
【図２】
2006186040.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006186040.tif 000017
【図１６】
2006186040.tif 000018
【図１７】
2006186040.tif 000019
【図１８】
2006186040.tif 000020
【図１９】
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【図２０】
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