(57)【要約】【課題】超接合構造を備えた半導体装置において、高い耐圧と高いアバランシェ耐量を有すること。【解決手段】ｎ++ドレイン層１の上に積層したｎ半導体よりなるエピタキシャル成長層に、プラズマを用いた異方性ドライエッチングによりトレンチを形成する。その際、非活性領域２００のトレンチ幅を活性領域１００のトレンチ幅よりも広くし、エッチング時のローディング効果によって、非活性領域２００のトレンチが活性領域１００のトレンチよりも深くなるようにする。トレンチをｐ半導体よりなるエピタキシャル成長層で埋め、非活性領域２００に、活性領域１００のｐ半導体層２ｂよりも深いｐ半導体層３ｂを形成することによって、エッジ構造部の電界が集中する領域での並列ｐｎ層の深さ方向の長さを長くし、深さ方向に空乏層が広がりやすくするとともに、アバランシェが活性領域で起こるようにする。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１導電型の低抵抗層上に、第１導電型半導体層と第２導電型半導体層とを交互に繰り返し接合した並列ｐｎ層が設けられ、かつ該並列ｐｎ層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置であって、
非活性領域の少なくとも一部の第２導電型半導体層の深さが、活性領域の第２導電型半導体層の深さよりも深いことを特徴とする半導体装置。
【請求項２】
前記活性領域の第２導電型半導体層は前記低抵抗層から離れており、かつ前記非活性領域の少なくとも一部の第２導電型半導体層は前記低抵抗層に接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記非活性領域に配置された、前記活性領域の第２導電型半導体層よりも深い第２導電型半導体層の幅は、前記活性領域の第２導電型半導体層の幅よりも広いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記非活性領域に配置された、前記活性領域の第２導電型半導体層よりも深い第２導電型半導体層に挟まれた第１導電型半導体層の幅は、前記活性領域の第１導電型半導体層の幅に等しいかまたはそれよりも狭いことを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）またはバイポーラトランジスタなどに適用可能で高耐圧化と大電流容量化が両立するパワー半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のドリフト層は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、ドリフト層は、オフ状態のときには空乏化して耐圧を高める。従って、ドリフト層が薄くなると、ｐ型のベース領域とｎ型のドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオードなどの半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト部を、不純物濃度を高めたｎ型半導体層とｐ型半導体層とを交互に繰り返し接合した構成の並列ｐｎ層とした超接合半導体装置が公知である。このような構造の半導体装置では、並列ｐｎ層の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト部全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
従来より、超接合半導体装置の並列ｐｎ層を作製する方法として、ｎ型半導体層のエピタキシャル成長とｐ型不純物の選択イオン注入を繰り返し行う方法（以下、多段エピタキシャル成長法とする）と、ｎ型半導体層にトレンチを形成し、そのトレンチをｐ型半導体のエピタキシャル成長層で埋める方法（以下、トレンチ埋め込み法とする）がある。
【０００７】
トレンチ埋め込み法では、多段エピタキシャル成長法よりもエピタキシャル成長回数が少ないので、コストを低く抑えることができるという利点がある。しかし、トレンチ埋め込み法で作製した超接合半導体装置の耐圧を確保するためには、エッジ構造部に設けられる周辺耐圧構造を、多段エピタキシャル成長法で超接合半導体装置を作製する場合と異なる構造にする必要がある。ここで、エッジ構造部は、超接合半導体装置がオン状態のときに電流が流れる活性領域の外側の非活性領域に設けられる。
【０００８】
その理由を以下に説明する。ただし、以下の説明では、ＭＯＳＦＥＴは、すべてｎチャネル型とする。また、非活性領域には、活性領域と同様の高濃度の並列ｐｎ層が配置されていると仮定する。また、並列ｐｎ層は、細長く伸びるｎ半導体層およびｐ半導体層を、そのｎ半導体層の伸びる方向に直交する方向に交互に繰り返し接合した平面形状（以下、ストライプ状とする）をなす構成とする。
【０００９】
なお、本明細書では、並列ｐｎ層のｎ半導体層（または、ｐ半導体層）の伸びる方向を並列ｐｎ層のストライプに平行な方向とし、それに直交する方向を並列ｐｎ層のストライプに垂直な方向とする。従って、この並列ｐｎ層をストライプに平行に切断すると、その切断面には並列ｐｎ層のｎ半導体層とｐ半導体層のいずれか一方のみが現れる。また、この並列ｐｎ層をストライプに垂直に切断すると、その切断面には並列ｐｎ層のｎ半導体層とｐ半導体層が交互に現れる。
【００１０】
並列ｐｎ層のストライプに平行な方向のエッジ構造部では、ＭＯＳＦＥＴがオフ状態のときに横型超接合構造となるので、十分な耐圧を確保することができる。それに対して、ストライプに直交する方向のエッジ構造部では、ＭＯＳＦＥＴがオフ状態のときに空乏層がｐｎ接合部から水平方向（横方向）へ広がるが、非活性領域に配置された並列ｐｎ層のｎ半導体層の濃度が高いため、空乏層が十分に広がらない。そのため、ストライプに直交する方向のエッジ構造部では、十分な耐圧を確保することができない。
【００１１】
この問題を回避するためには、エッジ構造部における並列ｐｎ層を、活性領域における並列ｐｎ層と異なる構造とし、エッジ構造部で空乏層が広がりやすい構造にする必要がある。そのような構造として、エッジ構造部の並列ｐｎ層のｐ半導体層の幅を活性領域の並列ｐｎ層のｐ半導体層の幅よりも広くすることによって、両ｐ半導体層の不純物密度が同じでも、エッジ構造部のｐ半導体層の不純物量を多くして、エッジ構造部での耐圧低下を抑制する提案がなされている（例えば、特許文献１参照。）。
【００１２】
【特許文献１】特開２００３−２７３３５５号公報（段落［００６２］、図２７など）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１の図２７に示す構成のように、活性領域と非活性領域とで並列ｐｎ層の深さが同じであると、エッジ構造部において空乏層が深さ方向に広がりにくい。そのため、エッジ構造部における空乏層の広がりが不十分な場合、局所的な電界集中が起こり、耐圧が低下するという問題点がある。また、このようにエッジ構造部の耐圧が活性領域の耐圧よりも低くなると、アバランシェがエッジ構造部で発生するため、電流集中を引き起こし、アバランシェ耐量が低くなるという問題点がある。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、高い耐圧と高いアバランシェ耐量を有する超接合構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の低抵抗層上に、第１導電型半導体層と第２導電型半導体層とを交互に繰り返し接合した並列ｐｎ層が設けられ、かつ該並列ｐｎ層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置であって、非活性領域の少なくとも一部の第２導電型半導体層の深さが、活性領域の第２導電型半導体層の深さよりも深いことを特徴とする。
【００１６】
この請求項１の発明によれば、エッジ構造部の電界が集中する領域に、活性領域の第２導電型半導体層よりも深い第２導電型半導体層が設けられることによって、この領域での並列ｐｎ層の深さ方向の長さが長くなり、深さ方向に空乏層が広がりやすくなる。従って、エッジ構造部での電界が緩和されるので、エッジ構造部の耐圧が向上する。また、活性領域では、並列ｐｎ層の深さ方向の長さがエッジ構造部より短くなるので、アバランシェが活性領域で起こるようになる。従って、アバランシェ電流の集中が回避されるので、アバランシェ耐量が向上する。
【００１７】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記活性領域の第２導電型半導体層は前記低抵抗層から離れており、かつ前記非活性領域の少なくとも一部の第２導電型半導体層は前記低抵抗層に接していることを特徴とする。この請求項２の発明によれば、非活性領域での空乏層がさらに広がりやすくなるので、より一層、耐圧が向上する。
【００１８】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記非活性領域に配置された、前記活性領域の第２導電型半導体層よりも深い第２導電型半導体層の幅は、前記活性領域の第２導電型半導体層の幅よりも広いことを特徴とする。この請求項３の発明によれば、トレンチ埋め込み法によって、非活性領域に、活性領域よりも深い第２導電型半導体層が容易に形成される。これは、プラズマを用いた異方性ドライエッチングによりトレンチを形成する際に、そのローディング効果によって、エッチングマスクの開口幅の広い領域ほど深くエッチングされるからである。
【００１９】
すなわち、非活性領域におけるエッチングマスクの開口幅を活性領域におけるエッチングマスクの開口幅よりも広くし、プラズマを用いた異方性ドライエッチングを行うことによって、非活性領域に、活性領域よりも深いトレンチが形成される。従って、トレンチを第２導電型半導体のエピタキシャル成長層で埋めることによって、非活性領域に活性領域よりも深い第２導電型半導体層が形成される。
【００２０】
また、請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記非活性領域に配置された、前記活性領域の第２導電型半導体層よりも深い第２導電型半導体層に挟まれた第１導電型半導体層の幅は、前記活性領域の第１導電型半導体層の幅に等しいかまたはそれよりも狭いことを特徴とする。
【発明の効果】
【００２１】
本発明にかかる半導体装置によれば、エッジ構造部の耐圧が向上し、また、アバランシェが活性領域で起こることによってアバランシェ耐量が向上するので、高い耐圧と高いアバランシェ耐量を有する超接合構造を備えた半導体装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付した「+」もしくは「++」、または「-」は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
実施の形態１．
図１は、本発明の実施の形態１にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している（図５においても同じ）。図１に示すように、ＭＯＳＦＥＴのオン状態において電流が流れる活性領域１００は、例えば矩形状をなすチップの中央部に配置されており、チップの周縁部に設けられた非活性領域２００で囲まれている。並列ｐｎ層は、ｎ半導体層２ａ，３ａおよびｐ半導体層２ｂ，３ｂを交互に繰り返し接合した、ストライプ状の平面形状をなす構成となっている。チップ終端部は、ｎ半導体層１３となっている。
【００２４】
ここで、並列ｐｎ層を構成するｎ半導体層２ａ，３ａを区別するため、第１のｎ半導体層２ａと第２のｎ半導体層３ａとする。ｐ半導体層２ｂ，３ｂについても同様に、第１のｐ半導体層２ｂと第２のｐ半導体層３ｂとする。また、第１のｎ半導体層２ａと第１のｐ半導体層２ｂとからなる並列ｐｎ層を第１の並列ｐｎ層とし、第２のｎ半導体層３ａと第２のｐ半導体層３ｂとからなる並列ｐｎ層を第２の並列ｐｎ層とする。
【００２５】
活性領域１００における並列ｐｎ層は、第１の並列ｐｎ層により構成されている。本実施の形態では、第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂのそれぞれの幅は、並列ｐｎ層のストライプに平行な方向に伸びる途中で変わらない。従って、非活性領域２００において活性領域１００から並列ｐｎ層が延長している領域では、並列ｐｎ層は、第１の並列ｐｎ層により構成されている。非活性領域２００のその他の領域では、並列ｐｎ層は、第２の並列ｐｎ層により構成されている。
【００２６】
図２は、図１中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ａ−Ａにおける断面構成を示す縦断面図である。図２において、右半部は、ＭＯＳＦＥＴとして電流を流す活性領域１００であり、左半部は、活性領域１００の外側において周辺耐圧構造が形成される非活性領域２００である。低抵抗層であるｎ++ドレイン層１は、活性領域１００および非活性領域２００にわたって設けられている。
【００２７】
ｎ半導体層２ａ，３ａおよびｐ半導体層２ｂ，３ｂは、ｎ++ドレイン層１の上に設けられている。ｎ半導体層２ａ，３ａは、ｎ++ドレイン層１に接している。ｐ半導体層２ｂ，３ｂは、ｎ++ドレイン層１に接していない。すなわち、ｐ半導体層２ｂ，３ｂは、ｎ半導体層２ａ，３ａよりも浅い。そして、第２の並列ｐｎ層の第２のｐ半導体層３ｂは、第１の並列ｐｎ層の第１のｐ半導体層２ｂよりも深い。また、第１のｐ半導体層２ｂ、第１のｎ半導体層２ａ、第２のｐ半導体層３ｂおよび第２のｎ半導体層３ａの幅をそれぞれＸ１、Ｙ１、Ｘ２およびＹ２とすると、Ｘ１、Ｙ１、Ｘ２およびＹ２は、Ｘ１＜Ｘ２、Ｙ２≦Ｙ１およびＸ１＝Ｙ１を満たす。
【００２８】
活性領域１００の素子表面側、および非活性領域２００の活性領域１００との境界近傍部分の素子表面側には、ｐベース領域４、ｐ+コンタクト領域５、ｎ+ソース領域６、ゲート絶縁膜７、ゲート電極８、例えば酸化膜よりなる層間絶縁膜９ａ、ソース電極１０からなるｎチャネルＭＯＳＦＥＴの素子表面構造が形成されている。ドレイン電極１１は、ｎ++ドレイン層１の裏面に設けられている。
【００２９】
非活性領域２００の表面は、活性領域１００との境界近傍部分およびチップ終端部を除いて、層間絶縁膜９ｂで被覆されている。ソース電極１０は、活性領域１００から非活性領域２００まで伸び、フィールドプレートとして、非活性領域２００を覆う層間絶縁膜９ｂの途中までを覆っている。一方、チップ終端部には、ストッパ電極１２が設けられている。ストッパ電極１２は、チップ終端部のｎ半導体層１３の表面層に設けられたｎ+半導体領域１４に接触するとともに、非活性領域２００を覆う層間絶縁膜９ｂのチップ終端側部分を覆っている。
【００３０】
特に限定されるものではないが、例えば、Ｘ１、Ｙ１、Ｘ２およびＹ２はそれぞれ５μｍ、５μｍ、６μｍおよび５μｍである。また、このときの第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの深さはそれぞれ４５μｍおよび５０μｍである。このように、第２のｐ半導体層３ｂが深いことによって、非活性領域２００において空乏層が広がりやすくなり、耐圧が向上する。
【００３１】
次に、上述した構成の半導体装置の製造プロセスについて説明する。まず、ｎ++ドレイン層１となるｎ型半導体基板上に第１のｎ半導体層２ａ、第２のｎ半導体層３ａおよびｎ半導体層１３となるｎ半導体層をエピタキシャル成長させる。次いで、そのエピタキシャル成長層上に、活性領域１００においてトレンチ形成用の開口幅がＸ１、ｎ半導体層の残し幅がＹ１、非活性領域においてトレンチ形成用の開口幅がＸ２、ｎ半導体層の残し幅がＹ２であり、かつＸ１＜Ｘ２、Ｙ２≦Ｙ１およびＸ１＝Ｙ１を満たすエッチングマスクを形成する。そして、プラズマを用いた異方性ドライエッチングを行い、ｎ半導体よりなるエピタキシャル成長層に幅Ｘ１のトレンチと幅Ｘ２のトレンチを同時に形成する。
【００３２】
このときのトレンチエッチングでは、幅の広いトレンチほど深くエッチングされるというローディング効果により、第２のｐ半導体層３ｂの方が第１のｐ半導体層２ｂよりも深く形成される。参考として、図３に、実際にプラズマを用いた異方性ドライエッチングにより種々の幅のトレンチを同時に形成した後の断面ＳＥＭ（走査型電子顕微鏡）写真を示す。
【００３３】
次いで、第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂとなるｐ半導体層をエピタキシャル成長させてトレンチを埋める。このエピタキシャル成長層の表面をＣＭＰ（化学機械研磨）などの研磨によって平坦にした後、その平坦化した面にＭＯＳＦＥＴの素子表面構造を形成する。また、ｎ++ドレイン層１の裏面にドレイン電極１１を形成し、図２に示す構成の半導体装置ができあがる。
【００３４】
本発明者らは、活性領域１００のトレンチ幅Ｘ１およびｎ半導体層の残し幅Ｙ１をともに５μｍとし、非活性領域のトレンチ幅Ｘ２およびｎ半導体層の残し幅Ｙ２をそれぞれ６μｍおよび５μｍとして、半導体装置の試作を行った。第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂを形成するためのトレンチエッチングには、例えばＩＣＰ方式のトレンチエッチャーを用いた。そして、ＨＢｒ、ＳＦ6およびＯ2の流量をそれぞれ６０ｓｃｃｍ、７０ｓｃｃｍおよび１００ｓｃｃｍとし、プラズマソースパワーおよびバイアスパワーをそれぞれ４００Ｗおよび１４０Ｗとし、圧力を２５ｍＴｏｒｒとした。
【００３５】
できあがった半導体装置の第１のｐ半導体層２ｂの深さは４５μｍであり、第２のｐ半導体層３ｂの深さは５０μｍであった。また、耐圧は６５０Ｖであり、従来構造（６００Ｖ）よりも優れていた。さらに、アバランシェ破壊電流は定格電流の２．５倍であり、従来構造（定格電流の１倍）よりも優れていた。なお、ＨＢｒに代えてＣ4Ｆ8あるいはＳｉＦ4を用いても同様の効果が得られる。
【００３６】
実施の形態２．
図４は、本発明の実施の形態２にかかる縦型ＭＯＳＦＥＴチップの要部の断面構成を示す縦断面図である。実施の形態２の部分平面図は図１と同じである。図４は、図１中の切断線Ａ−Ａにおける断面図に相当する。図４に示すように、実施の形態２では、非活性領域２１０において第２のｐ半導体層３ｂがｎ++ドレイン層１に接している。その他の構成は実施の形態１と同じである。
【００３７】
特に限定されるものではないが、例えば、Ｘ１、Ｙ１、Ｘ２およびＹ２はそれぞれ５μｍ、５μｍ、７μｍおよび５μｍであり、第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの深さはそれぞれ４５μｍおよび５５μｍである。このように、第２のｐ半導体層３ｂがｎ++ドレイン層１に達していることによって、非活性領域２１０において空乏層がより一層、広がりやすくなるので、耐圧が向上する。
【００３８】
実施の形態２の半導体装置の製造プロセスは、実施の形態１と同じである。ただし、トレンチ形成時のエッチングマスクの開口幅Ｘ１およびＸ２、並びに残し幅Ｙ１およびＹ２は、適宜選択される。特に、非活性領域２１０のトレンチを実施の形態１よりも深く形成する必要があるので、非活性領域２１０にトレンチを形成するための開口幅Ｘ２は実施の形態１よりも広くなる。
【００３９】
本発明者らは、活性領域１００のトレンチ幅Ｘ１およびｎ半導体層の残し幅Ｙ１をともに５μｍとし、非活性領域のトレンチ幅Ｘ２およびｎ半導体層の残し幅Ｙ２をそれぞれ７μｍおよび５μｍとし、実施の形態１と同じエッチング条件でトレンチエッチングを行うことによって、半導体装置の試作を行った。できあがった半導体装置の第１のｐ半導体層２ｂの深さは４５μｍであり、第２のｐ半導体層３ｂの深さは５５μｍであった。また、耐圧は７００Ｖであり、アバランシェ破壊電流は定格電流の１．８倍であり、いずれも従来構造（６００Ｖおよび定格電流の１倍）よりも優れていた。
【００４０】
実施の形態３．
図５は、本発明の実施の形態３にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。図６は、図５中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ｂ−Ｂにおける断面構成を示す縦断面図である。図５および図６に示すように、実施の形態３では、非活性領域２２０において、活性領域１００との境界からソース電極１０の終端付近までのソース電極１０の下の領域には、活性領域１００と同じ浅いｐ半導体層２ｂを有する第１の並列ｐｎ層が配置されている。
【００４１】
ソース電極１０の終端からｎ半導体層１３に至るまでの領域には、深いｐ半導体層３ｂを有する第２の並列ｐｎ層が配置されている。そして、ソース電極１０の終端の真下の領域は、第２のｐ半導体層３ｂとなっている。このような構造にすることによって、電界集中が最も起こりやすいフィールドプレート電極、すなわちここではソース電極１０の端部で電界が緩和されるので、実施の形態１と同様の効果が得られる。
【００４２】
その他の構成は実施の形態１と同じである。また、実施の形態３の半導体装置の製造プロセスは、実施の形態１と同じである。ただし、トレンチ形成時のエッチングマスクの開口幅Ｘ１およびＸ２、並びに残し幅Ｙ１およびＹ２は、適宜選択される。
【００４３】
実施の形態４．
図７は、本発明の実施の形態４にかかる縦型ＭＯＳＦＥＴチップの要部の断面構成を示す縦断面図である。実施の形態４の部分平面図は図５と同じである。図７は、図５中の切断線Ｂ−Ｂにおける断面図に相当する。図７に示すように、実施の形態４では、非活性領域２３０において、活性領域１００との境界からソース電極１０の終端付近までのソース電極１０の下の領域には、活性領域１００と同じ浅いｐ半導体層２ｂを有する第１の並列ｐｎ層が配置されている。
【００４４】
ソース電極１０の終端からｎ半導体層１３に至るまでの領域には、深いｐ半導体層３ｂを有する第２の並列ｐｎ層が配置されている。そして、ソース電極１０の終端の真下の領域は、第２のｐ半導体層３ｂとなっている。このような構造にすることによって、電界集中が最も起こりやすいフィールドプレート電極、すなわちソース電極１０の端部で電界が緩和されるので、実施の形態２と同様の効果が得られる。
【００４５】
その他の構成は実施の形態２と同じである。また、実施の形態４の半導体装置の製造プロセスは、実施の形態１と同じである。ただし、トレンチ形成時のエッチングマスクの開口幅Ｘ１およびＸ２、並びに残し幅Ｙ１およびＹ２は、適宜選択される。
【００４６】
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、深さや幅などの寸法は一例であり、本発明はそれらの数値に限定されるものではない。また、並列ｐｎ層上に、ＭＯＳＦＥＴ以外の素子、例えばＩＧＢＴやバイポーラトランジスタなどを作製してもよい。また、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４７】
以上のように、本発明は、大電力用半導体装置に有用であり、特に、並列ｐｎ層をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタなどの高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１にかかる半導体装置の要部を示す部分平面図である。
【図２】図１中の切断線Ａ−Ａにおける断面構成を示す縦断面図である。
【図３】トレンチの断面形状を示すＳＥＭ写真である。
【図４】本発明の実施の形態２にかかる半導体装置の要部の断面構成を示す縦断面図である。
【図５】本発明の実施の形態３にかかる半導体装置の要部を示す部分平面図である。
【図６】図５中の切断線Ｂ−Ｂにおける断面構成を示す縦断面図である。
【図７】本発明の実施の形態４にかかる半導体装置の要部の断面構成を示す縦断面図である。
【符号の説明】
【００４９】
１  第１導電型の低抵抗層（ｎ++ドレイン層）
２ａ，３ａ  第１導電型半導体層（ｎ半導体層）
２ｂ，３ｂ  第２導電型半導体層（ｐ半導体層）
１００  活性領域
２００，２１０，２２０，２３０  非活性領域
【図１】
2006186108.tif 000003
【図２】
2006186108.tif 000004
【図３】
2006186108.tif 000005
【図４】
2006186108.tif 000006
【図５】
2006186108.tif 000007
【図６】
2006186108.tif 000008
【図７】
2006186108.tif 000009