(57)【要約】【課題】  低スプリアス化を達成することのできるフラクショナルＮ周波数シンセサイザを得る。【解決手段】  電圧制御発振器４が出力する高周波信号より同期信号を生成する帰還回路８を、高周波信号を周波数分周して同期信号を出力する可変分周器５と、可変分周器５に対する制御データと、基準発振源１０に対する制御データとを出力するフラクショナル制御回路７とで構成する。また、基準発振源１０を、基準発振信号を出力する基準発振器１と、基準発振信号を、フラクショナル制御回路７からの制御データに応じて変調した基準信号を出力する変調信号生成回路９で構成する。【選択図】        図１
2006186572.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を生成する基準発振源と、
高周波信号を発生する電圧制御発振器と、
前記高周波信号より同期信号を生成する帰還回路と、
前記基準信号と前記同期信号を入力してこれら信号の位相比較を行う位相比較器と、
前記位相比較器の出力を入力とし、前記電圧制御発振器の制御信号を出力するループフィルタとを備え、
前記帰還回路を、前記高周波信号を周波数分周し、前記同期信号を出力する可変分周器と、外部からの設定データに応じて、前記可変分周器が周波数分周を行うための制御データと、前記基準発振源に対する制御データとを出力するフラクショナル制御回路とで構成し、
前記基準発振源を、基準発振信号を出力する基準発振器と、当該基準発振信号を、前記フラクショナル制御回路からの制御データに応じて変調した前記基準信号を出力する変調信号生成回路とで構成したフラクショナルＮ周波数シンセサイザ。
【請求項２】
フラクショナル制御回路は、可変分周器の出力信号をクロック信号とし、外部からの設定データに応じて前記可変分周器の制御データおよび変調信号生成回路の制御データを出力するΔΣ変調回路を備えたことを特徴とする請求項１記載のフラクショナルＮ周波数シンセサイザ。
【請求項３】
フラクショナル制御回路は、基準発振源の出力信号をクロック信号とし、外部からの設定データに応じて可変分周器の制御データおよび変調信号生成回路の制御データを出力するΔΣ変調回路を備えたことを特徴とする請求項１記載のフラクショナルＮ周波数シンセサイザ。
【請求項４】
変調信号生成回路は、フラクショナル制御回路からの制御データに応じて変調した基準信号を出力する第２の可変分周器からなることを特徴とする請求項１から請求項３のうちのいずれか１項記載のフラクショナルＮ周波数シンセサイザ。
【請求項５】
変調信号生成回路は、フラクショナル制御回路からの制御データに応じて変調した基準信号を出力する直接デジタルシンセサイザからなることを特徴とする請求項１から請求項３のうちのいずれか１項記載のフラクショナルＮ周波数シンセサイザ。
【請求項６】
電圧制御発振器と可変分周器との間に、所定の周波数信号を出力する局部発振源と、前記電圧制御発振器の出力信号と前記局部発振源の出力信号とを周波数混合し、差周波となる出力信号を前記可変分周器に出力する周波数変換器を設けたことを特徴とする請求項１から請求項５のうちのいずれか１項記載のフラクショナルＮ周波数シンセサイザ。
【請求項７】
可変分周器と位相比較器との間に、所定の周波数信号を出力する局部発振源と、前記可変分周器の出力信号と前記局部発振源の出力信号とを周波数混合した信号を前記位相比較器に出力する周波数変換器を設けたことを特徴とする請求項１から請求項５のうちのいずれか１項記載のフラクショナルＮ周波数シンセサイザ。
【請求項８】
基準発振源と位相比較器との間に、所定の周波数信号を出力する局部発振源と、前記基準発振源の出力信号と前記局部発振源の出力信号とを周波数混合した信号を前記位相比較器に出力する周波数変換器を設けたことを特徴とする請求項１から請求項５のうちのいずれか１項記載のフラクショナルＮ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、無線通信装置などに用いられるフラクショナルＮ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
従来、基準信号を生成する基準発振器（ＸＯ）と、高周波信号を発生する電圧制御発振器（ＶＣＯ）と、この電圧制御発振器が発生する高周波信号より同期信号を生成する帰還回路と、前記の基準信号と同期信号を入力とする位相比較器（ＰＤ）と、この位相比較器の出力である比較信号を入力とし、電圧制御発振器の制御信号を出力するループフィルタ（ＬＦ）とから構成されるフラクショナルＮ周波数シンセサイザ（フラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ）がある。尚、以下フラクショナルＮ周波数シンセサイザをＦ−ＰＬＬシンセサイザという。このようなＦ−ＰＬＬシンセサイザにおいて、帰還回路は、高周波信号を周波数分周し、同期信号を出力する可変分周器（ＦＤ）と、クロック信号に従って外部からの設定データに応じてこの可変分周器へ制御信号を出力するフラクショナル制御回路から構成されている（例えば、非特許文献１参照）。
【０００３】
このようなＦ−ＰＬＬシンセサイザでは、Ｆ−ＰＬＬシンセサイザ出力におけるクロック周波数で正規化した離調周波数に対するΔΣ変調動作に起因するスプリアス電力の関係より、スプリアス電力は離調周波数が高いほうへ集中する特性がある。離調周波数が高くなるほどＦ−ＰＬＬシンセサイザの閉伝達特性に従い、スプリアス電力の抑圧が容易となる（例えば、非特許文献１参照）。
【０００４】
一方、低い離調周波数領域では、Ｆ−ＰＬＬシンセサイザの閉伝達特性によるスプリアス電力の抑圧効果が得られない。Ｆ−ＰＬＬシンセサイザの設計条件によっては、ΔΣ変調動作に起因するスプリアス電力が、Ｆ−ＰＬＬシンセサイザの位相比較器、可変分周器、ループフィルタなどに起因する雑音電力より高くなる可能性があった。
【０００５】
【非特許文献１】Ｂ．Ｍｉｌｌｅｒ著“Ａ  ｍｕｌｔｉｐｌｅ  ｍｏｄｕｌａｔｏｒ  ｆｒａｃｔｉｏｎａｌ  ｄｉｖｉｄｅｒ”、４４ｔｈ  Ａｎｎｕａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ、ｐｐ．５５９〜５６８、１９９０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように低い離調周波数領域では、Ｆ−ＰＬＬシンセサイザの閉伝達特性によるスプリアス電力の抑圧効果が得られない。Ｆ−ＰＬＬシンセサイザの閉伝達特性を狭帯域化することで、抑圧効果を得ることができるが、周波数切り換え速度が劣化する、電圧制御発振器に起因する位相雑音の影響が大きくなる、などの問題が生じる。
また周波数分解能を高めるようにΔΣ変調回路を動作させると、スプリアスの周波数間隔が狭くなる。結果、Ｆ−ＰＬＬシンセサイザの閉伝達特性で抑圧ができない低い離調周波数領域に生じるスプリアスの数が増える問題が生じる。
【０００７】
この発明は上記のような課題を解決するためになされたもので、Ｆ−ＰＬＬシンセサイザにおいて、低スプリアス化を達成することのできる回路を実現することを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係るフラクショナルＮ周波数シンセサイザは、電圧制御発振器が出力する高周波信号より同期信号を生成する帰還回路を、高周波信号を周波数分周して同期信号を出力する可変分周器と、外部からの設定データに応じて、可変分周器に対する制御データと、基準発振源に対する制御データとを出力するフラクショナル制御回路とで構成すると共に、基準発振源を、基準発振信号を出力する基準発振器と、基準発振信号を、フラクショナル制御回路からの制御データに応じて変調した基準信号を出力する変調信号生成回路とで構成するようにしたものである。
【発明の効果】
【０００９】
この発明のフラクショナルＮ周波数シンセサイザは、基準信号を同期信号と同じ変調制御して位相比較するようにしたので、フラクショナルＮ周波数シンセサイザとして低スプリアス化を達成することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は、この発明の実施の形態1によるフラクショナルＮ周波数シンセサイザ（フラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ）を示す構成図である。
図示の周波数シンセサイザは、基準発振器１、位相比較器２、ループフィルタ３、電圧制御発振器４、可変分周器５、ＰＬＬ制御回路６、フラクショナル制御回路７、変調信号生成回路９からなり、可変分周器５〜フラクショナル制御回路７によって帰還回路８が構成され、基準発振器１と変調信号生成回路９によって基準発振源１０が構成されている。
【００１１】
基準発振器１は、基準発振信号を出力する発振器である。位相比較器２は、変調信号生成回路９から出力された基準信号と、可変分周器５から出力された同期信号を入力とし、その位相比較を行って、位相差に相当する比較信号を出力する機能部である。ループフィルタ３は、位相比較器２の出力である比較信号を入力とし、電圧制御発振器４の制御信号を出力する機能部である。電圧制御発振器４は、ループフィルタ３の出力に対応した高周波信号を発生する発振器である。
【００１２】
可変分周器５は、電圧制御発振器４から出力される高周波信号を周波数分周し、同期信号を出力する機能部である。ＰＬＬ制御回路６は、外部から与えられるチャネル設定データに基づき、フラクショナル制御回路７への制御データを出力する機能部である。フラクショナル制御回路７は、ΔΣ変調回路（図示していない）を備え、可変分周器５の出力信号をクロック信号とし、このクロック信号に従ってＰＬＬ制御回路６から出力された制御データに応じて可変分周器５への制御データと、変調信号生成回路９への制御データを出力する機能部である。また、これら可変分周器５〜フラクショナル制御回路７で構成される帰還回路８は、電圧制御発振器４から出力される高周波信号に基づいて、同期信号を生成する機能部を構成している。変調信号生成回路９は、フラクショナル制御回路７から出力される制御データに基づいて基準発振器１から送出された基準発振信号をΔΣ変調して出力する機能を有している。即ち、これら基準発振器１と変調信号生成回路９で構成される基準発振源１０は、位相比較器２への基準信号を生成する機能部を構成している。
【００１３】
次に、このように構成された実施の形態１の動作について説明する。
Ｆ−ＰＬＬシンセサイザの出力周波数を表すチャネル設定データは予め外部から入力される。ＰＬＬ制御回路６は、外部からチャネル設定データを入力し、チャネル設定データに対応したフラクショナル制御回路７の制御データＮ、ＫおよびＤをフラクショナル制御回路７に出力する。ここで、制御データＮとは、可変分周器５に対する制御用データであり、可変分周器５の分周数の中心値で、（入力周波数ｆｏ／出力周波数ｆｖ）の整数値である。また、制御データＤは、変調信号生成回路９の出力周波数ｆｒを与えるためのパラメータで、（入力周波数ｆｘｏ／出力周波数ｆｒ）の整数値である。尚、ｆｘｏは基準発振器１の出力周波数である。また、制御データＫはΔΣ変調用制御信号ｎ（ｔ）を与えるためのパラメータである。更に、ΔΣ変調用制御信号ｎ（ｔ）は、使用するフラクショナル制御回路７によって出力される値が異なるため、これに対応した任意の値となる。
【００１４】
フラクショナル制御回路７は、ＰＬＬ制御回路６から制御データＮ、ＫおよびＤを入力し、可変分周器５の出力信号に同期してＮ、ＫおよびＤに対応した可変分周器５および変調信号生成回路９の制御データＮ＋ｎ（ｔ）および制御データＤ＋ｎ（ｔ）を、それぞれ可変分周器５および変調信号生成回路９に出力する。可変分周器５は、電圧制御発振器４の出力信号を入力し、設定した分周数Ｎに応じて周波数分周した信号を位相比較器２に出力する。
【００１５】
これにより帰還回路８は、電圧制御発振器４の出力信号を入力とし、設定した分周数Ｎに応じて周波数分周した信号（周波数ｆｖ）を同期信号として位相比較器２に出力する。変調信号生成回路９は、基準発振器１の出力信号を入力し、フラクショナル制御回路７からの制御データに応じたΔΣ変調信号（周波数ｆｒ）を生成し、基準信号として位相比較器２に出力する。位相比較器２は、可変分周器５および基準発振源１０の出力信号を入力し、位相比較信号をループフィルタ３に出力する。ループフィルタ３は、位相比較器２の位相比較信号を入力し、平滑した位相比較信号を電圧制御発振器４に出力する。電圧制御発振器４では、周波数ｆｖとｆｒとが等しくなるように動作し、高周波信号（周波数ｆｏ）をＦ−ＰＬＬシンセサイザの外部および帰還回路８に出力する。
【００１６】
同期信号に含まれるスプリアス成分を抑圧するために、変調信号生成回路９では、同期信号に含まれるスプリアス成分と同じスプリアス成分を有する基準信号を生成する。即ち、従来の構成では無変調の基準信号が位相比較器２に入力されていたが、本実施の形態ではΔΣ変調した基準信号が位相比較器２に入力される。位相比較器２では、ΔΣ変調した基準信号と、ΔΣ変調した同期信号とを位相比較することで、ΔΣ変調動作に起因するスプリアス成分の抑圧を図る。
【００１７】
図２は、クロック周波数で正規化した離調周波数に対する位相比較信号の周波数成分を示す説明図である。
図において、破線は従来、実線は本実施の形態を示している。この図から明らかなように、本実施の形態では、基準信号を同期信号と同じΔΣ変調制御を行うことで、低い離調周波数領域でのスプリアス電力を抑圧していることが分かる。
【００１８】
尚、上記実施の形態では、フラクショナル制御回路７は可変分周器５の出力信号をクロック信号としたが、基準発振源１０の出力信号をクロック信号としてもよい。即ち、位相同期ループでは、位相比較器２への二つの信号（ｆｖとｆｒ）が等しくなるよう動作するため、フラクショナル制御回路７が、基準発振源１０の出力信号に同期して動作しても同様の効果を奏する。
【００１９】
以上のように、実施の形態１のフラクショナルＮ周波数シンセサイザによれば、基準信号を生成する基準発振源と、高周波信号を発生する電圧制御発振器と、高周波信号より同期信号を生成する帰還回路と、基準信号と同期信号を入力してこれら信号の位相比較を行う位相比較器と、位相比較器の出力を入力とし、電圧制御発振器の制御信号を出力するループフィルタとを備え、帰還回路を、高周波信号を周波数分周し、同期信号を出力する可変分周器と、外部からの設定データに応じて、可変分周器が周波数分周を行うための制御データと、基準発振源に対する制御データとを出力するフラクショナル制御回路とで構成し、基準発振源を、基準発振信号を出力する基準発振器と、基準発振信号を、フラクショナル制御回路からの制御データに応じて変調した基準信号を出力する変調信号生成回路とで構成したので、フラクショナルＮ周波数シンセサイザとして低スプリアス化を達成することができる。
【００２０】
また、実施の形態１のフラクショナルＮ周波数シンセサイザによれば、フラクショナル制御回路は、可変分周器の出力信号をクロック信号とし、外部からの設定データに応じて可変分周器の制御データおよび変調信号生成回路の制御データを出力するΔΣ変調回路を備えたので、更に、フラクショナルＮ周波数シンセサイザとして低スプリアス化を達成することができる。
【００２１】
また、実施の形態１のフラクショナルＮ周波数シンセサイザによれば、フラクショナル制御回路は、基準発振源の出力信号をクロック信号とし、外部からの設定データに応じて可変分周器の制御データおよび変調信号生成回路の制御データを出力するΔΣ変調回路を備えたので、更に、フラクショナルＮ周波数シンセサイザとして低スプリアス化を達成することができる。
【００２２】
実施の形態２．
図３は、この発明の実施の形態２によるＦ−ＰＬＬシンセサイザを示す構成図である。
図示のフラクショナルＮ周波数シンセサイザは、基準発振器１〜電圧制御発振器４、第１の可変分周器５、ＰＬＬ制御回路６〜帰還回路８、基準発振源１０からなる。ここで、実施の形態２では、実施の形態１の変調信号生成回路９に相当する構成として第２の可変分周器を変調信号生成回路９ａとして設けている。この第２の可変分周器は、実施の形態１における変調信号生成回路９と同様に、フラクショナル制御回路７からの制御データＤ＋ｎ（ｔ）に基づいて、基準発振器１からの基準発振信号をΔΣ変調して位相比較器２に出力するものである。また、第１の可変分周器５は、実施の形態１の可変分周器５と同様の構成である。更に、これら以外の構成は、実施の形態１と同様であるため、対応する部分に同一符号を付してその説明は省略する。
【００２３】
このように構成されたフラクショナルＮ周波数シンセサイザにおいて、全体の動作は実施の形態１と基本的に同一である。即ち、第２の可変分周器は、基準発振器１の出力信号を入力し、フラクショナル制御回路７からの制御データに対応した分周数Ｄに応じて周波数分周した信号を位相比較器２に出力する。
【００２４】
次に、フラクショナル制御回路７の詳細について説明する。
図４は、フラクショナル制御回路７の一例を示す回路図である。
図示のように、フラクショナル制御回路は、ΔΣ変調回路３１と、このΔΣ変調回路３１の出力を入力する二つの加算回路３２，３３からなる。
【００２５】
次に、このように構成されたフラクショナル制御回路７の動作を説明する。ΔΣ変調回路３１は、外部からのクロック信号（図示していない）に同期して、入力信号Ｋに対応したΔΣ変調用制御信号ｎ（ｔ）を加算回路３２と加算回路３３に出力する。加算回路３２および加算回路３３は、二つの入力信号の和Ｎ＋ｎ（ｔ）およびＤ＋ｎ（ｔ）をそれぞれ出力する。
【００２６】
また、ΔΣ変調回路３１は次のように構成されている。
図５は、ΔΣ変調回路３１の一例を示す回路図である。
図５に示すように、ΔΣ変調回路３１は、二つの加減算回路２１，２２と、これら加減算回路２１，２２に遅延出力を与える二つの遅延回路２３，２４と、加減算回路２２の出力を量子化する量子化回路２５と、量子化回路２５の出力に係数を乗じて遅延回路２３に出力する係数乗算回路２６からなる。
【００２７】
次に、ΔΣ変調回路３１の動作を説明する。
加減算回路２１，２２は、二つの入力信号の和または差を出力する。二つの入力端子に“＋”の記号が付いている場合、二つの入力信号の和を出力する。また一つの入力端子に“−”の記号が付いている場合、二つの入力信号の差を出力する。遅延回路２３，２４は１クロック分入力データを保持してから出力する。図３に示す回路の場合、可変分周器５の出力信号がΔΣ変調回路３１のクロック信号となる。係数乗算回路２６は、入力信号に固定の値Ｍを乗算した結果を出力する。量子化回路２５は、入力信号が上記固定の値Ｍ以下の場合は０を、Ｍ以上の場合は１をΔΣ変調回路３１の外部に出力する。
【００２８】
Ｆ−ＰＬＬシンセサイザの出力周波数ｆｏは次式（１）で与えられる。Ｎは可変分周器５の中心設定値、ＭはＫの上限値を与えるΔΣ変調回路３１の内部係数、ｆｘｏは基準発振器１の出力周波数である。
ｆｏ＝（Ｎ＋Ｋ／Ｍ）・ｆｘｏ／（Ｄ＋Ｋ／Ｍ）                          （１）
【００２９】
このように、ΔΣ変調基準発振源として、第２の可変分周器を用い、ΔΣ変調回路３１の出力信号に対応して周波数分周することで、ΔΣ変調した基準信号を生成する。そして、ΔΣ変調した基準信号とΔΣ変調した同期信号とを位相比較することで、ΔΣ変調に起因するスプリアス成分の抑圧が可能となる。
【００３０】
以上のように、実施の形態２のフラクショナルＮ周波数シンセサイザによれば、変調信号生成回路は、フラクショナル制御回路からの制御データに応じて変調した基準信号を出力する第２の可変分周器からなるよう構成したので、フラクショナルＮ周波数シンセサイザとして低スプリアス化を達成することができる。
【００３１】
実施の形態３．
図６は、この発明の実施の形態３によるＦ−ＰＬＬシンセサイザを示す構成図である。
図において、上記実施の形態と同一符号で示す部分については同一または相当部分を示し説明を省略する。実施の形態３では、実施の形態１の変調信号生成回路９に相当する構成として直接デジタルシンセサイザ（ＤＤＳ）を変調信号生成回路９ｂに用いている。
【００３２】
全体の動作は上記各実施の形態と基本的に同一である。即ち、直接デジタルシンセサイザは、基準発振器１の出力信号を入力し、フラクショナル制御回路７からの制御データに対応した周波数の信号を位相比較器２に出力する。
【００３３】
次に、フラクショナル制御回路７について説明する。
図７は、フラクショナル制御回路７の一例を示す回路図である。
図７において、フラクショナル制御回路は、ΔΣ変調回路３１と、二つの加算回路３２，３３と、ΔΣ変調回路３１の出力を変換して加算回路３２に出力する制御データ変換回路３４からなる。
【００３４】
このように構成されたフラクショナル制御回路７において、ΔΣ変調回路３１は、外部からのクロック信号（図示していない）に同期して、入力信号Ｋに対応したΔΣ変調用制御信号ｎ（ｔ）を加算回路３３および制御データ変換回路３４に出力する。加算回路３３は、二つの入力信号の和（Ｎ＋ｎ（ｔ））を出力する。また、制御データ変換回路３４は、外部からのクロック信号（図示していない）に同期して、二つの入力信号（Ｎ、ｎ（ｔ））に対応した制御信号ｄ（ｔ）を加算回路３２に出力する。加算回路３２は、二つの入力信号の和（Ｄ＋ｄ（ｔ））を出力する。
【００３５】
ΔΣ変調用制御信号ｎ（ｔ）は可変分周器の分周数を制御することを前提とした信号であるため、直接デジタルシンセサイザの出力周波数を制御するためには信号の変換が必要となる。制御データ変換回路３４の出力信号ｄ（ｔ）は次式（２）で与えられる。Ｌは信号Ｄのワード長、ｆｘｏは基準発振器１の出力周波数である。
ｄ（ｔ）＝（ｆｏ・２Ｌ／ｆｘｏ）・（−ｎ（ｔ）／（Ｎ＋ｎ（ｔ）））    （２）
【００３６】
また、Ｆ−ＰＬＬシンセサイザの出力周波数ｆｏは次式（３）で与えられる。
ｆｏ＝（Ｎ＋Ｋ／Ｍ）・（ｆｘｏ・（Ｄ＋ｄ（ｔ））／２Ｌ）              （３）
【００３７】
このように、実施の形態３では、ΔΣ変調基準発振源として、直接デジタルシンセサイザを用い、ΔΣ変調回路３１の出力信号に対応したΔΣ変調した基準信号を生成する。そして、ΔΣ変調した基準信号とΔΣ変調した同期信号とを位相比較することで、ΔΣ変調に起因するスプリアス成分の抑圧が可能となる。
【００３８】
以上のように、実施の形態３のフラクショナルＮ周波数シンセサイザによれば、変調信号生成回路は、フラクショナル制御回路からの制御データに応じて変調した基準信号を出力する直接デジタルシンセサイザからなるよう構成したので、フラクショナルＮ周波数シンセサイザとして低スプリアス化を達成することができる。
【００３９】
実施の形態４．
図８は、この発明の実施の形態４によるＦ−ＰＬＬシンセサイザを示す構成図である。
図において、実施の形態１と同一符号で示す部分については同一または相当部分を示し、その説明を省略する。本実施の形態では、電圧制御発振器４と帰還回路８の間に、局部発振源４１、周波数変換器４２とフィルタ４３を設けたものである。
【００４０】
次に動作を説明する。尚、上記実施の形態１と同一または相当する動作については説明を省略する。
周波数変換器４２は、電圧制御発振器４の出力信号と局部発振源４１の出力信号とを周波数混合し、フィルタ４３に出力する。フィルタ４３は、周波数変換器４２の出力信号を入力とし、電圧制御発振器４の出力信号と局部発振源４１の出力信号の差周波となる出力信号を可変分周器５に出力する。
【００４１】
このように、実施の形態４では、局部発振源４１、周波数変換器４２とフィルタ４３を用いて、可変分周器５の入力周波数を下げることで、帰還回路８の動作周波数を下げることができ、低消費電力化を図ることができる。また可変分周器５の分周数を下げることができ、位相雑音特性を改善できる。即ち、ＰＬＬ出力の位相雑音特性は、位相比較器や可変分周器の分周数Ｎで劣化し出力される。この劣化分は、２０・ｌｏｇ１０（Ｎ）（ｄＢ）で表される。従って、Ｎを低くするほど劣化量が少なくなり、位相雑音特性を改善することができるからである。
【００４２】
また、局部発振源４１、周波数変換器４２とフィルタ４３からなる構成を、可変分周器５と位相比較器２との間に設けても良い。
図９は、このような例を示す構成図である。
図示のように、周波数変換器４２とフィルタ４３は可変分周器５と位相比較器２の間に設けられ、また、周波数変換器４２に局部発振源４１の出力が与えられるようになっている。このような構成により、局部発振源４１、周波数変換器４２とフィルタ４３を用いて、位相比較器２の入力周波数を高めることで、可変分周器５の分周数を下げることができ、位相雑音特性を改善できる。また、帰還回路８の動作周波数を下げることができ、低消費電力化を図ることができる。
【００４３】
以上のように、実施の形態４のフラクショナルＮ周波数シンセサイザによれば、電圧制御発振器と位相比較器との間に、所定の周波数信号を出力する局部発振源と、電圧制御発振器の出力信号と局部発振源の出力信号とを周波数混合し、差周波となる出力信号を可変分周器に出力する周波数変換器を設けたので、位相雑音特性を改善できると共に、低消費電力化を図ることができる。
【００４４】
また、実施の形態４のフラクショナルＮ周波数シンセサイザによれば、可変分周器と位相比較器の間に、所定の周波数信号を出力する局部発振源と、可変分周器の出力信号と局部発振源の出力信号とを周波数混合した信号を位相比較器に出力する周波数変換器を設けたので、位相雑音特性を改善できると共に、低消費電力化を図ることができる。
【００４５】
実施の形態５．
図１０は、この発明の実施の形態５によるＦ−ＰＬＬシンセサイザを示す構成図である。
図において、実施の形態１と同一符号で示す部分については同一または相当部分を示し、その説明を省略する。本実施の形態では、変調信号生成回路９と位相比較器２の間に、局部発振源４１、周波数変換器４２とフィルタ４３を設けたものである。
【００４６】
次に動作を説明する。尚、上記実施の形態１と同一または相当する動作については説明を省略する。
周波数変換器４２は、変調信号生成回路９の出力信号と局部発振源４１の出力信号とを周波数混合し、フィルタ４３に出力する。フィルタ４３は、周波数変換器４２の出力信号を入力とし、変調信号生成回路９の出力信号と局部発振源４１の出力信号の差周波となる出力信号を位相比較器２に出力する。
【００４７】
このように、実施の形態５では、局部発振源４１、周波数変換器４２とフィルタ４３を用いて、位相比較器２の入力周波数を高めることで、可変分周器５の分周数を下げることができ、位相雑音特性を改善できる。また、帰還回路８の動作周波数を下げることができ、低消費電力化を図ることができる。
【００４８】
以上のように、実施の形態５のフラクショナルＮ周波数シンセサイザによれば、基準発振源と位相比較器との間に、所定の周波数信号を出力する局部発振源と、基準発振源の出力信号と局部発振源の出力信号とを周波数混合した信号を位相比較器に出力する周波数変換器を設けたので、位相雑音特性を改善できると共に、低消費電力化を図ることができる。
【００４９】
尚、上記実施の形態４、５は、実施の形態１の変調信号生成回路９の構成に適用した場合を説明したが、これに限定されるものではなく、実施の形態２、３の構成であっても同様の効果を奏する。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態１によるフラクショナルＮ周波数シンセサイザを示す構成図である。
【図２】この発明の実施の形態１におけるクロック周波数で正規化した離調周波数に対する位相比較信号の周波数成分を示す説明図である。
【図３】この発明の実施の形態２によるフラクショナルＮ周波数シンセサイザを示す構成図である。
【図４】この発明の実施の形態２におけるフラクショナル制御回路の一例を示す回路図である。
【図５】この発明の実施の形態２におけるΔΣ変調回路の一例を示す回路図である。
【図６】この発明の実施の形態３によるフラクショナルＮ周波数シンセサイザを示す構成図である。
【図７】この発明の実施の形態３におけるフラクショナル制御回路の一例を示す回路図である。
【図８】この発明の実施の形態４によるフラクショナルＮ周波数シンセサイザを示す構成図である。
【図９】この発明の実施の形態４によるフラクショナルＮ周波数シンセサイザの他の例を示す構成図である。
【図１０】この発明の実施の形態５によるフラクショナルＮ周波数シンセサイザを示す構成図である。
【符号の説明】
【００５１】
１  基準発振器、２  位相比較器、３  ループフィルタ、４  電圧制御発振器、５  可変分周器、６  ＰＬＬ制御回路、７  フラクショナル制御回路、８  帰還回路、９，９ａ，９ｂ  変調信号生成回路、１０  基準発振源、３１  ΔΣ変調回路、４１  局部発振源、４２  周波数変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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