(57)【要約】【課題】  チップサイズパッケージ型の半導体装置の製造方法において、レジスト層のパターニングの不良を極力抑止する。【解決手段】  半導体基板１０の裏面に開口部１０ｗを形成した後、それらの上に第２の絶縁膜１６及び第２のレジスト層１７を形成する。次に、第２のレジスト層１７の表面に対して、アッシングによる親水性処理を行う。次に、開口部１０ｗの底部のパッド電極１２の一部上からダイシングラインＤＬに至る領域を開口するマスクを用いた露光を行う。次に、第２のレジスト層１７を含む半導体基板１０を現像液２０ｄに浸漬して、第２のレジスト層１７を現像する。ここで、現像液２０ｄが開口部１０ｗの底部及びその近傍に行き渡り、当該底部のパッド電極１２の一部上からダイシングラインＤＬに至る領域の第２のレジスト層１７が確実に除去されて、第２の絶縁膜１６の一部が確実に露出される。【選択図】    図９
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【特許請求の範囲】
【請求項１】
ダイシングラインによって区分された半導体基板の一部を当該裏面から選択的にエッチングして開口部を形成する工程と、
前記開口部内から前記半導体基板の裏面上に延びる被パターニング層を形成する工程と、
前記被パターニング層上に、当該被パターニング層のパターニングのマスクに用いるレジスト層を形成する工程と、
前記レジスト層の表面を親水性処理する工程と、
前記開口部の底部に形成された前記レジスト層の所定の領域を開口するマスクを介して、もしくは、当該所定の領域以外の領域を開口するマスクを介して、前記レジスト層を露光する工程と、
前記レジスト層を現像液に浸漬して現像する工程と、
前記レジスト層をマスクとして前記被パターニング層を選択的にエッチングして除去し、当該被パターニング層をパターニングする工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記親水性処理は、前記レジスト層の表面に対するアッシングであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する工程を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
ダイシングラインによって区分され、第１の絶縁膜を介して、当該ダイシングラインに沿ってパッド電極が形成された半導体基板上に、樹脂層を介して支持体を形成する工程と、
前記半導体基板の一部を当該裏面から選択的にエッチングして、前記ダイシングラインの一部もしくは全体に沿って開口する開口部を形成する工程と、
前記開口部内を含む半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にポジレジスト層を形成する工程と、
前記ポジレジスト層の表面を親水性処理する工程と、
前記開口部の底部の前記パッド電極の一部上から前記ダイシングラインに至る領域を開口するマスクを介して、前記ポジレジスト層を露光する工程と、
前記ポジレジスト層を現像液に浸漬して現像する工程と、
前記ポジレジスト層をマスクとして前記第１及び第２の絶縁膜を選択的にエッチングして除去し、前記パッド電極の一部を露出する工程と、
前記パッド電極と電気的に接続されて前記開口部内から前記半導体基板の裏面上に延びる配線層を形成する工程と、
前記配線層を所定のパターンにパターニングする工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記親水性処理は、前記ポジレジスト層の表面に対するアッシングであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記配線層上を含む半導体基板の裏面上に、保護層を形成する工程と、
前記配線層の一部を露出して、当該配線層の一部上に導電端子を形成する工程と、を有することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する工程を有することを特徴とする請求項４，５，６のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置の製造方法に関し、特に、チップサイズパッケージ型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、パッケージ技術として、チップサイズパッケージ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。チップサイズパッケージとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージを意味する。従来より、チップサイズパッケージ型の半導体装置の一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、ハンダ等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他方の主面上に形成される半導体チップと電気的に接続したものである。
【０００３】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００４】
上述した従来例に係るＢＧＡ型の半導体装置は、例えば次に示すような工程を経た製造方法により製造される。
【０００５】
最初に、ダイシングラインによって区分された半導体基板を準備する。ここで、半導体基板の表面には、電子デバイスが形成されている。次に、半導体基板の表面に、第１の絶縁膜を介して、電子デバイスと接続されたパッド電極を形成する。さらに、半導体基板の表面に支持体を形成する。次に、ダイシングラインに沿って、半導体基板の一部を当該裏面から選択的にエッチングして、半導体基板を貫通する開口部を形成する。当該開口部を含む半導体基板の裏面には、第２の絶縁膜を形成する。そして、当該開口部の底部の第１及び第２の絶縁膜を選択的に除去してパッド電極の一部を露出する。次に、開口部内で露出するパッド電極と電気的に接続されて当該開口部内から半導体基板の裏面上に延びる配線層を形成する。さらに、配線層が所定の配線パターンとなるように、当該配線層を選択的にエッチングしてパターニングする。次に、配線層上を含む半導体基板の裏面上に、配線層の一部を露出する保護層を形成し、当該配線層の一部上に導電端子を形成する。最後に、ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する。
【０００６】
なお、上述した技術に関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特許公表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したような従来例に係るＢＧＡ型の半導体装置の製造方法のうち、開口部の底部の絶縁膜を選択的に除去してパッド電極の一部を露出する工程では、当該底部の所定の領域で開口するレジスト層を、エッチングマスクとして形成する必要がある。次に、上記エッチングマスクとして用いられるレジスト層の形成について、図面を参照して説明する。
【０００８】
図１６及び図１７は、従来例に係る半導体装置の製造方法を示す断面図である。なお、図１６及び図１７では、上記レジスト層は、露光される箇所が現像により除去され、かつその表面が疎水性を有するノボラック型のポジレジスト層であるものとする。このノボラック型のポジレジスト層は、絶縁膜のエッチングマスクとして一般に用いられるものである。また、図１６及び図１７では、上記従来例に係る半導体装置のうち、第１の絶縁膜、パッド電極、及び支持体等の図示は省略されている。
【０００９】
図１６に示すように、開口部５０ｗを含む半導体基板５０の裏面に形成された絶縁膜５６の全面に、例えばスプレーコートにより、レジスト層５７を形成する。その後、ダイシングラインＤＬに沿った開口部５０ｗの底部の所定の除去領域５７ａを開口するマスク６０ｍを介して、レジスト層５７に対する露光を行う。この露光の後、レジスト層５７を含む半導体基板５０を所定の現像液に浸漬して、レジスト層５７の現像行う。
【００１０】
しかしながら、図１７に示すように、レジスト層５７の表面は疎水性を有していることから、開口部５０ｗの底部及びその近傍では、現像液が弾かれて空気層６１が形成されてしまう。そのため、開口部５０ｗのうち、上記露光が及んだ当該底部の除去領域５７ａのレジスト層５７に現像液が行き渡らずに、本来ならば除去されるべき除去領域５７ａのレジスト層５７が除去されずに残存していた。即ち、開口部５０ｗのような立体的な構造を有する半導体基板に形成されたレジスト層の形成工程において、そのパターニングの不良が生じていた。
【００１１】
また、図示しないが、上記レジスト層５７をエッチングマスクとして絶縁膜５６を選択的にエッチングする際、レジスト層のパターニングの不良が反映されて、本来ならば除去されるべき開口部５０ｗの底部で除去されるべき領域の絶縁膜５６が除去されずに残存していた。即ち、開口部５０ｗのような立体的な構造を有する半導体基板に形成された絶縁膜のパターニングに不良が生じていた。
【００１２】
そこで本発明は、チップサイズパッケージ型の半導体装置の製造方法において、レジスト層のパターニングの不良を極力抑止する。
【課題を解決するための手段】
【００１３】
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有する。即ち、最初に、ダイシングラインによって区分された半導体基板の一部を当該裏面から選択的にエッチングして開口部を形成する。次に、開口部内から半導体基板の裏面上に延びる例えば絶縁膜等の被パターニング層を形成する。次に、被パターニング層上に、当該被パターニング層のパターニングのマスクに用いるレジスト層を形成する。そして、レジスト層の表面を例えばアッシングにより親水性処理する。次に、開口部の底部に形成されたレジスト層の所定の領域を開口するマスクを介して、もしくは、当該所定の領域以外の領域を開口するマスクを介して、レジスト層を露光する。次に、レジスト層を現像液に浸漬して現像する。
【００１４】
その後、上記レジスト層をエッチングマスクとして被パターニング層を選択的にエッチングして除去し、当該被パターニング層をパターニングする。最後に、ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する。
【００１５】
また、本発明の半導体装置の製造方法は、上記工程に加えて、パッド電極が形成された半導体基板上に支持体を形成する工程と、上記レジスト層をエッチングマスクとした上記エッチングにより、上記開口部の底部の被パターニング層（絶縁膜から成る）を除去してパッド電極の一部を露出する工程と、上記開口部の底部で露出するパッド電極の一部と電気的に接続されて半導体基板の裏面上に延びる配線層を形成する工程と、その配線層上に導電端子を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、半導体基板に形成された開口部の底部において所定の領域のレジスト層を選択的に除去する前に、当該レジスト層の表面を親水性処理する。この親水性処理によりレジスト層の表面が水分を弾かない性状、即ち親水性を有するため、露光後の現像において現像液が開口部の底部の所定の領域のレジスト層に行き渡る。これにより、当該所定の領域のレジスト層が確実に除去されるため、従来例にみられたようなレジスト層のパターニング不良の発生を極力抑止することができる。
【００１７】
また、開口部のような立体的な構造を有する半導体基板に形成された例えば絶縁膜等の被パターニング層を、上記レジスト層をエッチングマスクとしてパターニングすることにより、従来例にみられたような被パターニング層のパターニング不良の発生を極力抑止することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１、図２、及び図５乃至図１５は、本実施形態に係る半導体装置の製造方法を示す断面図である。また、図３及び図４は、本実施形態に係る半導体装置の製造方法を示す上面図である。なお、図１乃至図１５では、半導体基板のうち、ダイシングラインＤＬの近傍を示している。
【００１９】
最初に、図１に示すように、ダイシングラインによって区分された不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。
【００２０】
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えばＰ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。
【００２１】
次に、半導体基板１０の表面上に、第１の絶縁膜１１を介して、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２を形成する。パッド電極１２は、スパッタ法により形成されたアルミニウム（Ａｌ）から成る電極であることが好ましいが、その他の金属から成る電極であってもよい。
【００２２】
次に、パッド電極１２上を含む半導体基板１０の表面上に、樹脂層１３を介して基板状もしくはテープ状の支持体１４を形成する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１４は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成される。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１４は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。
【００２３】
次に、図２に示すように、ダイシングラインの一部もしくは全体に沿って開口する第１のレジスト層１５を、半導体基板１０の裏面上に形成する。そして、第１のレジスト層１５をマスクとして、好ましくは等方性エッチングにより、半導体基板１０の一部を当該裏面から選択的にエッチングする。このエッチングにより、半導体基板１０の一部の領域でこれを貫通するようにして開口する開口部１０ｗが形成される。ここで、開口部１０ｗの底部では第１の絶縁膜１１が露出される。なお、このエッチングは、異方性エッチングにより行われてもよい。
【００２４】
開口部１０ｗを半導体基板１０の裏面からみた場合、その上面図は、図３もしくは図４の様になる。即ち、図３に示すように、開口部１０ｗは、半導体基板の主面のうちパッド電極１２が存在する領域を、ダイシングラインＤＬの一部に沿って局所的に開口する。もしくは、図４に示すように、開口部１０ｗは、半導体基板の主面のうちパッド電極１２が存在する領域を、ダイシングラインＤＬの全体に沿って、溝状に開口するものであってもよい。
【００２５】
次に、図５に示すように、開口部１０ｗ内を含む半導体基板１０の裏面上に、裏面絶縁膜として第２の絶縁膜１６を形成する。第２の絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。
【００２６】
次に、図６に示すように、開口部１０ｗ内を含む第２の絶縁膜１６上に、当該第２の絶縁膜１６を選択的にエッチングする際のエッチングマスクとして、第２のレジスト層１７を形成する。ここで、第２のレジスト層１７は、露光される箇所が現像により除去されるポジレジスト層であり、例えばスプレーコートにより形成されるノボラック型のポジレジスト層であるものとする。また、第２のレジスト層１７の膜厚は、１０μｍ程度であることが好ましい。このノボラック型のポジレジスト層は、酸化膜から成る絶縁膜をエッチングによりパターニングする際のエッチングマスクとして一般的に用いられるものである。なお、第２のレジスト層１７は、ノボラック型以外のポジレジスト層であってもよい。
【００２７】
次に、図７に示すように、第２のレジスト層１７の表面を親水性処理する。ここで、親水性処理とは、第２のレジスト層１７の表面が水分を弾かなくなるような性質を有するように施す所定の処理である。本実施形態における親水性処理は、例えば、第２のレジスト層１７の表面に対するアッシングにより行う。
【００２８】
ここで、上記アッシングは、第２のレジスト層１７の表面が水分を弾かなくなるような性質を有するように施す所定の処理であれば、特に限定されないが、好ましくは酸素プラズマによるアッシングであるものとする。当該アッシングの際の好適な条件としては、プラズマガスの流量は、例えば５０ｓｃｃｍ（ｍｍ３／ｍｉｎ）である。また、パワーは、例えば１００Ｗである。また、反応室内の圧力は、例えば０．８Ｔｏｒｒである。
【００２９】
この親水性処理により、第２のレジスト層１７の表面が粗い面となることで、第２のレジスト層１７の表面が水分を弾かない性状、即ち親水性を有する。従って、後述する現像に用いる現像液が、従来例のように開口部５０ｗの底部及びその近傍に行き渡らずに当該箇所で空気層６１が形成されることを極力回避することが可能となる。即ち、開口部１０ｗの底部及びその近傍に現像液が隈なく行き渡ることにより、除去されるべき所定の領域が確実に除去され、第２のレジスト層１７のパターニングの不良が極力回避される。
【００３０】
なお、上記親水性処理は、上述したアッシングに限定されない。即ち、上記親水性処理は、第２のレジスト層１７の表面が水分を弾かなくなるような性質を有するように施す所定の処理であれば、アッシング以外の処理であってもよい。
【００３１】
上記親水性処理の後、次に示すように、第２のレジスト層１７が当該第２の絶縁膜１６を選択的にエッチングする際のエッチングマスクとなるように、所定のパターンに対応して当該第２のレジスト層１７を選択的に除去する。
【００３２】
図８に示すように、開口部１０ｗの底部のパッド電極１２の一部上からダイシングラインＤＬに至る領域以外の領域の上方に、マスク２０ｍを設置する。そして、マスク２０ｍを介して、第２のレジスト層１７に対する露光を行う。
【００３３】
次に、図９に示すように、第２のレジスト層１７を含む半導体基板１０を所定の現像液２０ｄに浸漬して、当該第２のレジスト層１７の現像を行う。この現像により、開口部１０ｗの底部のパッド電極１２の一部上からダイシングラインＤＬに至る領域の第２のレジスト層１７が除去されて、第２の絶縁膜１６の一部が露出される。
【００３４】
ここで、第２のレジスト層１７の表面は、上述した親水性処理により、水分を弾かない性状、即ち親水性を有している。そのため、従来例のように開口部５０ｗの底部及びその近傍で現像液６０ｄが弾かれて空気層６１が生じることを極力回避することができる。即ち、開口部１０ｗの底部及びその近傍に現像液が隈なく行き渡る。そのため、露光が確実に行われている限り、開口部１０ｗの底部のパッド電極１２の一部上からダイシングラインＤＬに至る領域の第２のレジスト層が確実に除去され、従来例にみられたような第２のレジスト層１７のパターニングの不良が極力回避される。
【００３５】
次に、図１０に示すように、第２のレジスト層１７をマスクとして、その下層のOLE_LINK1第１の絶縁膜１１及び第２の絶縁膜１６OLE_LINK1を選択的にエッチングして除去する。ここで、上記エッチングは、特に限定されないが、フッ酸（ＨＦ）もしくはそれを含む溶液から成るエッチング溶液を用いたウェットエッチングであることが好ましい。もしくは、当該第１の絶縁膜１１及び第２の絶縁膜１６の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
【００３６】
このエッチングにより、開口部１０ｗの底部の一部上からダイシングラインＤＬに至る領域の第１の絶縁膜１１及び第２の絶縁膜１６が除去される。即ち、開口部１０ｗの底部においてパッド電極１２の一部及び半導体基板１０の裏面の一部が露出される。
【００３７】
ここで、エッチングマスクである第２のレジスト層１７のパターニングの不良が従来例に比して極力回避されているため、エッチングマスクである第２のレジスト層１７のパターンが反映される第２の絶縁膜１６のエッチングでは、除去されるべき領域を確実に除去することが可能となる。
【００３８】
次に、第２のレジスト層１７を除去した後、図１１に示すように、開口部１０ｗ内のパッド電極１２の一部上から半導体基板１０の裏面上に延びる配線層１８を形成する。即ち、配線層１８は、開口部１０ｗの底部で露出するパッド電極１２と電気的に接続される。
【００３９】
この配線層１８は、例えばアルミニウム（Ａｌ）から成り、例えばスパッタ法もしくはその他の成膜方法により形成される。もしくは、配線層１８は、アルミニウム（Ａｌ）以外の金属から成るものであってもよい。例えば、図示しないが、配線層１８は、バリアメタル層とシード層とから成るバリアシード層上にメッキ形成された銅（Ｃｕ）等の金属から成るものであってもよい。
【００４０】
次に、図１２に示すように、開口部１０ｗ内を含む半導体基板１０の裏面の配線層１８上に、当該配線層１８を所定のパターンにパターニングするための第３のレジスト層１９を形成する。ここで、第３のレジスト層１９は、所定の露光及び現像により、開口部１０ｗの底部のパッド電極１２が形成されていない領域、及び所定のパターンを形成するために不要となる領域を開口するように形成される。
【００４１】
なお、図示しないが、第３のレジスト層１９に対して所定の露光及び現像を行う前に、第２のレジスト層１７の表面に対して行ったものと同様の親水性処理を、第３のレジスト層１９の表面に対して行ってもよい。この場合、第２のレジスト層１７に対する露光及び現像の時と同様に、開口部１０ｗの底部の所定の領域における第３のレジスト層１９を、確実に除去することが可能となる。
【００４２】
次に、図１３に示すように、配線層１８を所定のパターンにパターニングするため、第３のレジスト層１９をマスクとして、配線層１８の一部を選択的にエッチングして除去する。この配線層１８の選択的な除去は、水酸化ナトリウム（ＮａＯＨ）を用いたウェットエッチングにより行われることが好ましい。もしくは、当該配線層１８の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
【００４３】
さらに、図１４に示すように、第３のレジスト層１９を除去した後、配線層１８上を含む半導体基板１０の裏面上に保護層２１を形成する。この保護層２１は、レジスト材料もしくはその他の材料から成る。また、配線層１８の一部を露出するように保護層２１を開口して、当該配線層１８の一部上に導電端子２２を形成する。この導電端子２２は、例えばハンダから成り、ボール状に形成される。
【００４４】
最後に、図１５に示すように、ダイシングラインＤＬに沿ったダイシングにより、半導体基板１０及びそれに積層される各層を、複数の半導体チップ１０Ａ及びそれに積層される各層から成る半導体装置に分離する。
【００４５】
なお、本実施形態では、配線層１８上に導電端子２２を形成したが、本発明はこれに限定されない。即ち、本発明は、導電端子が形成されない半導体装置、例えばＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置に適用されるものであってもよい。
【００４６】
また、本実施形態では、親水性処理の対象となる第２のレジスト層１７の下層には、第２の絶縁膜１６が形成されるものとしたが、本発明はこれに限定されない。即ち、少なくとも開口部１０ｗ内に形成されるものであれば、第２の絶縁膜１６以外の被パターニング層であってもよい。
【００４７】
また、本実施形態では、親水性処理の対象となる第２のレジスト層１７をポジレジスト層であるものとしたが、本発明はこれに限定されない。即ち、本発明は、第２のレジスト層１７をネガレジスト層とした場合についても適用される。
【００４８】
また、本実施形態では、開口部１０ｗは半導体基板１０を貫通するようにして形成されたが、本発明はこれに限定されない。即ち、開口部１０ｗは、半導体基板１０の裏面から当該半導体基板１０を貫通せずに形成された凹部であってもよい。この場合、半導体基板１０の表面に形成された支持体１４は、上記いずれかの工程において除去されてもよい。もしくは、支持体１４は、除去されずに残されてもよい。もしくは、支持体１４の形成は省略されても構わない。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す上面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す上面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】従来に係る半導体装置の製造方法を示す断面図である。
【図１７】従来に係る半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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