(57)【要約】    【課題】      直交するＩ，Ｑｃｈデータのフィルタリング処理を行う積和演算手段を一つで済ませること。    【解決手段】  第１の遅延部１０１がそのタップ数分だけＩｃｈ入力データを遅延させ、追加遅延部１０２がＱｃｈ入力データをＩチャネルデータよりも遅延させてＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにし、第２の遅延部１０３が追加遅延部１０２からのＱｃｈ入力データをそのタップ数分だけ遅延させる。そして、データ選択部１０４は、遅延されたＩｃｈ入力データとＱｃｈ入力データと時分割で選択し、積和演算部１０６にて遅延されたＩｃｈ入力データとＱｃｈ入力データに対応したフィルタ係数を乗算して累積加算を行い、データ保持部１０７にＩｃｈ入力データ及びＱｃｈ入力データを保持させる。  【選択図】      図１
2006186802.tif 000002
【特許請求の範囲】
【請求項１】
互いに直交するＩチャネルデータとＱチャネルデータとに対しそれぞれの遅延量に応じたフィルタ係数を積算し累積加算して出力するダウンサンプリングＦＩＲフィルタ装置であって、
前記Ｉチャネルデータを遅延させる第１の遅延手段と、
前記Ｑチャネルデータを前記Ｉチャネルデータよりも遅延させる追加遅延手段と、
前記追加遅延手段により遅延されたＱチャネルデータを遅延させる第２の遅延手段と、
前記第１の遅延手段から読み出された遅延データと前記第２の遅延手段から読み出される遅延データとを選択して出力する選択手段と、
前記フィルタ係数を格納したフィルタ係数格納手段と、
前記選択手段から出力された前記Ｉチャネルデータまたは前記Ｑチャネルデータそれぞれに対し、前記第１の遅延手段における遅延量または前記第２の遅延手段における遅延量に応じた前記フィルタ係数を前記フィルタ係数格納手段から読み出し乗算し、それぞれの乗算結果を累積加算して出力する積和演算手段と、
を有するダウンサンプリングＦＩＲフィルタ装置。
【請求項２】
請求項１記載のダウンサンプリングＦＩＲフィルタ装置において、
前記フィルタ係数がインパルス応答長の中心に対して左右対称の係数値であり、
前記積和演算手段は、前記選択手段から出力された前記Ｉチャネルデータのうち同じ前記フィルタ係数が乗算される２つのデータを加算すると共に、前記Ｑチャネルデータのうち同じ前記フィルタ係数が乗算される２つのデータを加算し、その加算された２つのデータのそれぞれに対し、前記第１の遅延手段における遅延量または前記第２の遅延手段における遅延量に応じた前記同じフィルタ係数を前記フィルタ係数格納手段から読み出し乗算し、それぞれの乗算結果を累積加算して出力する、ダウンサンプリングＦＩＲフィルタ装置。
【請求項３】
請求項１又は請求項２記載のダウンサンプリングＦＩＲフィルタ装置において、
前記第２の遅延手段は、そのタップ番号の順に前記Ｑチャネルデータを順次書き込み、
前記追加遅延手段は、前記第２の遅延手段がそのタップ番号の順に前記Ｑチャネルデータ全てを書き込んだ場合、そのタップ番号の順に前記Ｑチャネルデータを順次書き込む、ダウンサンプリングＦＩＲフィルタ装置。
【請求項４】
請求項１又は請求項２記載のダウンサンプリングＦＩＲフィルタ装置において、
前記第２の遅延手段と前記追加遅延手段とは、それらのタップ番号の順に前記Ｑチャネルデータを順次書き込む、ダウンサンプリングＦＩＲフィルタ装置。
【請求項５】
請求項１〜請求項４のいずれか一の請求項に記載のダウンサンプリングＦＩＲフィルタ装置において、
前記追加遅延手段は、
前記積和演算手段による前記Ｉチャネルデータの積和演算中に入力される前記Ｑチャネルデータの個数分の遅延手段を有している、ダウンサンプリングＦＩＲフィルタ装置。
【請求項６】
請求項１〜請求項５のいずれか一の請求項に記載のダウンサンプリングＦＩＲフィルタ装置において、
前記第１の遅延手段は、遅延した前記Ｉチャネルデータの読み出しを、一つ前のＩチャネル演算時の読み出し開始タップ番号から前記Ｉチャネル入力データの個数分ずれたタップ番号から開始する、ダウンサンプリングＦＩＲフィルタ装置。
【請求項７】
請求項１〜請求項５のいずれか一の請求項に記載のダウンサンプリングＦＩＲフィルタ装置において、
前記追加遅延手段および前記第２の遅延手段は、遅延した前記Ｑチャネルデータの読み出しを、前記第２の遅延手段及び前記追加遅延手段を連続したタップ番号を持つものとして、一つ前のＱチャネル演算時の読み出し開始タップ番号から前記Ｑチャネル入力データの個数分ずれたタップ番号から開始する、ダウンサンプリングＦＩＲフィルタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに直交するＩチャネルデータとＱチャネルデータとに対しそれぞれの遅延量に応じたフィルタ係数を積算し累積加算して出力するダウンサンプリングＦＩＲ（ＤｏｗｎＳａｍｐｌｉｎｇ  ＦＩＲ）フィルタ装置に関する。
【背景技術】
【０００２】
ダウンサンプリングＦＩＲフィルタ装置は、サンプリング周波数が異なる機器間で直接信号転送を行う場合や、デルタ変調により符号化された信号系列をＰＣＭ符号に変更するなどサンプリングレートを落とす場合に用いられる。対象とする信号は、互いに直交するいわゆるＩチャネルとＱチャネルの各データ信号である。
【０００３】
図７は、従来のダウンサンプリングＦＩＲフィルタ装置の構成例を示すブロック図である。図７では、例えば特許文献１に開示されているＦＩＲデジタルフィルタを用いて構成した場合が示されている。
【０００４】
図７に示す従来のダウンサンプリングＦＩＲフィルタ装置７００は、Ｉチャネル（Ｉｃｈ）データについての処理を行う第１の遅延部７０１、積和演算部７０２、及びデータ保持部７０３と、Ｑチャネル（Ｑｃｈ）データについての処理を行う第２の遅延部７０４、積和演算部７０５、及びデータ保持部７０６と、フィルタ係数格納部７０７と、それらを制御する制御部７０８とを備えている。
【０００５】
動作について説明すると、通信装置において直交性を持つＩチャネル及びＱチャネルの各データを第１の遅延部７０１及び第２の遅延部７０４にそれぞれ入力する。第１の遅延部７０１及び第２の遅延部７０４は、それぞれ制御部７０８の制御下に入力データに遅延処理を施し、遅延データを対応する積和演算部７０２，７０５に与える。
【０００６】
積和演算部７０２，７０５は、それぞれ、乗算器７０２ａ，７０５ａと、加算器７０２ｂ，７０５ｂとを備えている。第１の遅延部７０１及び第２の遅延部７０４が出力する各遅延データは乗算器７０２ａ，７０５ａの一方の入力となる。制御部７０８は、第１の遅延部７０１及び第２の遅延部７０４が出力する各遅延データの遅延量に応じたフィルタ係数をフィルタ係数格納部７０７から読み出し、乗算器７０２ａ，７０５ａの他方の入力端に与える。
【０００７】
乗算器７０２ａ，７０５ａの乗算結果は、加算器７０２ｂ，７０５ｂにてデータ保持部７０３，７０６が保持するデータと加算され、その加算結果がデータ保持部７０３，７０６に保持される。データ保持部７０３，７０６は、制御部７０８の制御下に、保持データを加算器７０２ｂ，７０５ｂに与え、加算結果を取り込み保持する動作をある一定期間内繰り返す。
【０００８】
その結果、Ｉチャネルデータとフィルタ係数との積和演算結果が累積加算され、データ保持部７０３に保持される。また、Ｑチャネルデータとフィルタ係数との積和演算結果が累積加算され、データ保持部７０６に保持される。制御部７０８は、一定時間経過後にデータ保持部７０３，７０６から、Ｉチャネルデータ及びＱチャネルデータをそれぞれ出力させる。
【特許文献１】特開平３−７８３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、従来のダウンサンプリングＦＩＲフィルタ装置では、互いに直交するＩチャネル入力データと、Ｑチャネル入力データとの各々に積和演算部を設けてフィルタリング処理を実施しているので、積和演算部を複数も受ける必要があり、装置の小型化が望めない、という課題がある。
【００１０】
また、フィルタ係数がインパルス応答長の中心に対して左右対称係数値の場合でも、フィルタ係数の数だけ演算回数が必要であるので、高速素子等を用いて演算速度を上げないと演算の高速化が図れない、という課題もある。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、互いに直交する２つのチャネルデータのフィルタリング処理を行う積和演算手段を一つで済むようにし、特に、フィルタ係数がインパルス応答長の中心に対して左右対称係数値の場合には、演算の高速化を図ることができるダウンサンプリングＦＩＲフィルタ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記課題を解決するため、本発明のダウンサンプリングＦＩＲフィルタ装置は、互いに直交するＩチャネルデータとＱチャネルデータとに対しそれぞれの遅延量に応じたフィルタ係数を積算し累積加算して出力するダウンサンプリングＦＩＲフィルタ装置であって、前記Ｉチャネルデータを遅延させる第１の遅延手段と、前記Ｑチャネルデータを前記Ｉチャネルデータよりも遅延させる追加遅延手段と、前記追加遅延手段により遅延されたＱチャネルデータを遅延させる第２の遅延手段と、前記第１の遅延手段から読み出された遅延データと前記第２の遅延手段から読み出される遅延データとを選択して出力する選択手段と、前記フィルタ係数を格納したフィルタ係数格納手段と、前記選択手段から出力された前記Ｉチャネルデータまたは前記Ｑチャネルデータそれぞれに対し、前記第１の遅延手段における遅延量または前記第２の遅延手段における遅延量に応じた前記フィルタ係数を前記フィルタ係数格納手段から読み出し乗算し、それぞれの乗算結果を累積加算して出力する積和演算手段と、を有する。
【００１３】
また、前記ダウンサンプリングＦＩＲフィルタ装置において、前記フィルタ係数がインパルス応答長の中心に対して左右対称の係数値であり、前記積和演算手段は、前記選択手段から出力された前記Ｉチャネルデータのうち同じ前記フィルタ係数が乗算される２つのデータを加算すると共に、前記Ｑチャネルデータのうち同じ前記フィルタ係数が乗算される２つのデータを加算し、その加算された２つのデータのそれぞれに対し、前記第１の遅延手段における遅延量または前記第２の遅延手段における遅延量に応じた前記同じフィルタ係数を前記フィルタ係数格納手段から読み出し乗算し、それぞれの乗算結果を累積加算して出力する。
【００１４】
また、前記ダウンサンプリングＦＩＲフィルタ装置において、前記第２の遅延手段は、そのタップ番号の順に前記Ｑチャネルデータを順次書き込み、前記追加遅延手段は、前記第２の遅延手段がそのタップ番号の順に前記Ｑチャネルデータ全てを書き込んだ場合、そのタップ番号の順に前記Ｑチャネルデータを順次書き込む。
【００１５】
また、前記ダウンサンプリングＦＩＲフィルタ装置において、前記第２の遅延手段と前記追加遅延手段とは、それらのタップ番号の順に前記Ｑチャネルデータを順次書き込む。
【００１６】
また、前記ダウンサンプリングＦＩＲフィルタ装置において、前記追加遅延手段は、前記積和演算手段による前記Ｉチャネルデータの積和演算中に入力される前記Ｑチャネルデータの個数分の遅延手段を有している。
【００１７】
また、前記ダウンサンプリングＦＩＲフィルタ装置において、前記第１の遅延手段は、遅延した前記Ｉチャネルデータの読み出しを、一つ前のＩチャネル演算時の読み出し開始タップ番号から前記Ｉチャネル入力データの個数分ずれたタップ番号から開始する。
【００１８】
また、前記ダウンサンプリングＦＩＲフィルタ装置において、前記追加遅延手段および前記第２の遅延手段は、遅延した前記Ｑチャネルデータの読み出しを、前記第２の遅延手段及び前記追加遅延手段を連続したタップ番号を持つものとして、一つ前のＱチャネル演算時の読み出し開始タップ番号から前記Ｑチャネル入力データの個数分ずれたタップ番号から開始する。
【発明の効果】
【００１９】
本発明によれば、追加遅延部がＱチャネルデータをＩチャネルデータよりも遅延させ、ＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにしたので、ＱチャネルデータとＩチャネルデータという互いに直交する２つのチャネルデータのフィルタリング処理を、一つの共通の積和演算部にて処理することができ、回路規模の小型化を図ることができる。特に、フィルタ係数がインパルス応答長の中心に対して左右対称係数値の場合には、同じフィルタ係数を乗じる２つのデータを用いて積和演算を実施することにより、高速素子等を用いなくとも演算の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態は、例えば、互いに直交する２つのチャネルデータのフィルタリングにおいて積和演算部を共通の一つで済むようにし、また、フィルタ係数がインパルス応答長の中心に対して左右対称係数値の場合に高速素子等を用いなくとも演算の高速化を図ることができるようにすることである。
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
実施の形態１．
図１は、本発明の実施の形態１に係るダウンサンプリングＦＩＲフィルタ装置の構成を示すブロック図である。図１において、本実施の形態１に係るダウンサンプリングＦＩＲフィルタ装置１００は、第１の遅延部１０１、追加遅延部１０２、第２の遅延部１０３、データ選択部１０４、フィルタ係数格納部１０５、積和演算部１０６、データ保持部１０７、これらを制御する制御部１０８を備えている。
【００２３】
次に、図１〜図３を参照して、動作について説明する。まず、図１において、Ｉｃｈ（Ｉチャネル）入力データと，Ｑｃｈ（Ｑチャネル）入力データとは、互いに直交している信号成分である。Ｉｃｈ入力データは、第１の遅延部１０１に入力する。Ｑｃｈ入力データは、追加遅延部１０２に入力する。なお、後述するように、追加遅延部１０２または第２の遅延部１０３に入力するようにしても勿論よい。
【００２４】
第１の遅延部１０１は、制御部１０８の制御下において、Ｉｃｈ入力データを取り込み、フィルタのタップ分遅延させてデータ選択部１０４の一方の入力端に与える。
【００２５】
追加遅延部１０２は、Ｉｃｈ入力データの積和演算中に入力するＱｃｈ入力データの個数分の遅延器（図示せず）を備えており、制御部１０８の制御下において、入力されるＱｃｈ入力データを取り込み、Ｉｃｈ入力データよりも任意タイミングだけ遅延させる。
【００２６】
第２の遅延部１０３は、制御部１０８の制御下において、Ｑｃｈ入力データを取り込み、フィルタのタップ分遅延させる。データ選択部１０４の他方の入力端に与えるＱｃｈ入力データの遅延データは、追加遅延部１０２および第２の遅延部１０３から出力される。これにより、Ｉｃｈ入力データとＱｃｈ入力データとの各積和演算タイミングがずらされる。
【００２７】
データ選択部１０４は、制御部１０８の制御下において、第１の遅延部１０１から読み出される、例えば、ｎ−１個の遅延Ｉｃｈ入力データと、追加遅延部１０２または第２の遅延部１０３から読み出されるｎ−１個の遅延Ｑｃｈ入力データとを、遅延Ｉｃｈ入力データと遅延Ｑｃｈ入力データの各積和演算タイミングがずれるように切り替えて積和演算部１０６へ出力する。
【００２８】
積和演算部１０６は、乗算器１０６ａと、加算器１０６ｂとを備えている。乗算器１０６ａは、データ選択部１０４からのｎ−１個の遅延データと、制御部１０８がフィルタ係数格納部１０５から読み出す前記データ選択部１０４の出力遅延データに対応したｎ個のフィルタ係数とを乗算し、加算器１０６ｂに与える。
【００２９】
加算器１０６ｂは、乗算器１０６ａでの乗算結果にデータ保持部１０７が保持するデータを加算し、それをデータ保持部１０７に出力して保持させる。データ保持部１０７は、制御部１０８の制御下において、保持データを一方の出力端から加算器１０６ｂに与え、加算結果を取り込み保持する動作をある一定期間内繰り返す。
【００３０】
その結果、Ｉｃｈ入力データ及びＱｃｈ入力データの対応するフィルタ係数との各積和演算結果が累積加算され、データ保持部１０７に時分割保持される。制御部１０８は、一定時間経過後にデータ保持部１０７の他方の出力端から、Ｉｃｈ入力データとＱｃｈ入力データをこの順に時系列に出力させる。
【００３１】
図２は、本実施の形態１に係る遅延データの生成動作を説明する図である。
【００３２】
図２は、第１の遅延部１０１へのＩｃｈ入力データの書き込み制御と、第１の遅延部１０１からのＩｃｈ入力データの読み出し制御と、フィルタ係数格納部１０５からのフィルタ係数読み出し制御とが示されている。
【００３３】
図２では、第１の遅延部１０１における遅延量、すなわち第１の遅延部１０１へのＩｃｈ入力データ数が、例えば、「３」である場合、すなわち１回の演算中に３データが入力された場合の書き込み順、読み出し順の一例を示している。
【００３４】
つまり、図２の左端に示すように、Ｉｃｈ入力データは、第１の遅延部１０１内のタップ番号（ｔａｐ１〜ｔａｐｎ）に従って先頭から順に書き込まれる。
【００３５】
第１の遅延部１０１からの読み出しは、一つ前のＩチャネル演算時の読み出し開始タップ番号からＩｃｈ入力データの個数分、すなわちこの例であれば、Ｉｃｈ入力データの遅延量である「３」だけ間を空けてずらしたタップ番号から開始する。
【００３６】
即ち、図２において、演算１回目では、読み出しスタート位置は、書き込みスタート位置と同じ先頭タップ番号ｔａｐ１となり、最終のタップ番号ｔａｐｎまで順に読み出される。
【００３７】
演算２回目では、一つ前の演算１回目の読み出し開始タップ番号ｔａｐ１からＩｃｈ入力データの遅延量である「３」だけ間を空けてずらした５番目のタップ番号ｔａｐ５が読み出しスタート位置となり、最終のタップ番号ｔａｐｎまで順に読み出され、先頭タップ番号ｔａｐ１に戻り４番目のタップ番号ｔａｐ４まで順に読み出される。
【００３８】
同様に、演算３回目では、一つ前の演算２回目の読み出し開始タップ番号ｔａｐ５からＩｃｈ入力データの遅延量である「３」だけ間を空けてずらした９番目のタップ番号ｔａｐ９が読み出しスタート位置となり、最終のタップ番号ｔａｐｎまで順に読み出され、先頭タップ番号ｔａｐ１に戻り８番目のタップ番号ｔａｐ８まで順に読み出される。
【００３９】
フィルタ係数格納部１０５からのフィルタ係数読み出し制御も、同様に対応したタップ番号からフィルタ係数が同様の順序で読み出される。
【００４０】
なお、Ｑｃｈ入力データに対する第２の遅延部１０３における遅延データの生成動作も、Ｉｃｈ入力データに対する第１の遅延部１０１における遅延動作と同様の内容で行われる。
【００４１】
ただし、本実施の形態１では、追加遅延部１０２及び第２の遅延部１０３は、一つの遅延部として機能するので、追加遅延部１０２及び第２の遅延部１０３へのＱｃｈ入力データの書き込みは、まず第２の遅延部１０３にタップ番号の順番に書き込み、全てに書き込みを終了すると、追加遅延部１０２のタップ番号に順次書き込む方法と、追加遅延部１０２のタップ番号と第２の遅延部１０３のタップ番号とに同じ順番に書き込む方法とのいずれかの方法を用いても良い。要は、追加遅延部１０２及び第２の遅延部１０３にＱｃｈ入力データを書き込み、そして後述するように読み出すことにより、ＱチャネルデータをＩチャネルデータよりも遅延させ、ＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにすれば良い。
【００４２】
また、本実施の形態１では、追加遅延部１０２及び第２の遅延部１０３からの読み出しでは、追加遅延部１０２及び第２の遅延部１０３を連続したタップ番号を持つ遅延器として扱い、追加遅延部１０２はＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにＱチャネルデータをＩチャネルデータよりも遅延させて、第２の遅延部１０３へ出力する。このため、第２の遅延部１０３は、第１の遅延部１０１と同様に、一つ前のＱチャネル演算時の読み出し開始タップ番号からＱｃｈ入力データの個数分ずれたタップ番号から開始する。
【００４３】
図３は、本実施の形態１に係るＩｃｈ入力データとＱｃｈ入力データの切替演算動作を説明するタイムチャートである。
【００４４】
図３において、Ｄｉ０，Ｄｉ１，・・・，Ｄｉｎ−１，Ｄｉｎは、Ｉｃｈ入力データを示している。また、Ｄｑ０，Ｄｑ１，・・・，Ｄｑｎ−１，Ｄｑｎは、Ｑｃｈ入力データを示し、ｈ０，ｈ１，・・・，ｈｎ−１，ｈｎは、Ｉｃｈ入力データそれぞれの遅延量に応じたフィルタ係数を示している。
【００４５】
本実施の形態１では、まず、図３に示すように、Ｉｃｈ積和演算時間３０１内においてＩｃｈ入力データについてフィルタ係数との積和演算動作、すなわち、Ｄｉ０×ｈ０，Ｄｉ０×ｈ０＋Ｄｉ１×ｈ１，・・・,ΣＤｉｎ−１×ｈｎ-1,ΣＤｉｎ×ｈｎが行われる。
【００４６】
その後のＱｃｈ積和演算時間３０２内においては、同様に、Ｑｃｈ入力データについてフィルタ係数との積和演算動作、すなわち、Ｄｑ０×ｈ０，Ｄｑ０×ｈ０＋Ｄｑ１×ｈ１，・・・,ΣＤｑｎ−１×ｈｎ-1,ΣＤｑｎ×ｈｎが行われる。
【００４７】
よって、Ｉｃｈ積和演算時間３０１内に得られたデータ長と、Ｑｃｈ積和演算時間３０２内に得られたデータ長との和が、ダウンサンプリング後のデータ長３０３となる。
【００４８】
なお、Ｉチャネル出力データ及びＱチャネル出力データは、それぞれ積和演算の終了と同時に出力してよいので、Ｉｃｈ積和演算時間３０１とＱｃｈ積和演算時間３０２との切り替えタイミングは、任意である。
【００４９】
このように、実施の形態１によれば、Ｑｃｈ入力データをＩｃｈ入力データよりも遅延させる追加遅延部１０２を設け、追加遅延部１０２がＱチャネルデータをＩチャネルデータよりも遅延させてＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにし、ＩチャネルとＱチャネルの各遅延データとフィルタ係数との積和演算を、一つの乗算器１０６ａ及び一つの加算器１０６ｂを時分割で使用して実施するようにしたので、ダウンサンプリング機能を損なうことなく、本来並列処理が望まれるＩチャネルとＱチャネルの各データについてのフィルタ処理が行える。したがって、一つの乗算器１０６ａ及び加算器１０６ｂを有する積和演算部１０６を共用できるので、回路規模の小型化を図ることができる。
【００５０】
実施の形態２．
次に、本発明の実施の形態２に係るダウンサンプリングＦＩＲフィルタ装置について説明する。本実施の形態２では、フィルタ係数がインパルス応答長の中心に対して左右対称の係数値であることを前提とし、この場合に、演算の高速化を図るようにしたものである。
【００５１】
図４は、本発明の実施の形態２に係るダウンサンプリングＦＩＲフィルタ装置の構成を示すブロック図である。なお、図４では、図１に示す実施の形態１の構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本実施の形態２に関わる部分を中心に説明する。
【００５２】
図４に示すように、本実施の形態２に係るダウンサンプリングＦＩＲフィルタ装置４００では、図１に示す実施の形態１の構成において、積和演算部１０６に代えて積和演算部４０１が設けられ、制御部１０８に代えて制御部４０２が設けられている。
【００５３】
本実施の形態２の積和演算部４０１は、データ選択器４０１ａ，４０１ｃ，４０１ｄと、乗算器４０１ｂと、加算器４０１ｅとを備えている。データ選択器４０１ａ，４０１ｃ，４０１ｄは、制御部４０２の制御下において選択動作を行うようになっている。
【００５４】
ここで、データ選択部１０４の出力端は、データ選択器４０１ａ，４０１ｃの各一方の入力端に接続される。データ選択器４０１ａの他方の入力端は、データ選択器４０１ｄの一方の入力端と共にデータ保持部１０７の一方の出力端に接続されている。乗算器４０１ｂは、データ選択器４０１ａの出力と、フィルタ係数格納部１０５からのフィルタ係数とを乗算し、乗算結果をデータ選択器４０１ｃの他方の入力端に与えるものである。加算器４０１ｅは、データ選択器４０１ｃの出力とデータ選択器４０１ｄの出力とを加算し、加算結果をデータ保持部１０７に与える。データ選択器４０１ｄの他方の入力端は、接地（グランド）に接続されている。
【００５５】
また、本実施の形態２の制御部４０２は、図５に示す方法で同じフィルタ係数を乗じる２つのデータを第１の遅延部１０１と追加遅延部１０２あるいは第２の遅延部１０３とから読み出し、図６に示す方法でデータ選択部１０４に選択動作を行わせる。そして、積和演算部４０１に対して次のような制御を加える。
【００５６】
即ち、制御部４０２の制御により、データ選択器４０１ｃ，４０１ｄそれぞれに一方の入力端を選択させ、加算器４０１ｅにデータ選択部１０４の出力データとデータ保持部１０７の保持データとを与えて加算させる。この加算結果は、データ保持部１０７に保持させる。
【００５７】
次いで、制御部４０２の制御により、データ選択器４０１ａに他方の入力端を選択させて加算結果を乗算器４０１ｂに与えると共に、フィルタ係数格納部１０５から加算された２つのデータに対応した同じ値のフィルタ係数を読み出して乗算器４０１ｂに与える。そして、データ選択器４０１ｃに他方の入力端を選択させて、乗算器４０１ｂの乗算結果を、データ選択器４０１ｃを介し加算器４０１ｅに与え、乗算器４０１ｂの乗算結果と、データ選択器４０１ｄから入力するデータ保持部１０７の保持データとを加算させる。その加算結果はデータ保持部１０７に保持させる。
【００５８】
このように、フィルタ係数がインパルス応答長の中心に対して左右対称係数値の場合には、同じフィルタ係数が乗じられる２つのデータを加算器４０１ｅにて加算後に乗算器４０１ｂにてフィルタ係数と乗算し、累積加算値の加算を行うことが繰り返される。
【００５９】
データ保持部１０７は、制御部４０２の制御下で、保持データをデータ選択器４０１ｄ経由で加算器４０１ｅに与え、加算結果を取り込み保持する動作をある一定期間内繰り返す。
【００６０】
この結果、加算された２つのデータと対応したフィルタ係数との乗算結果は、加算器４０１ｅにて一定時間累積加算され、データ保持部１０７に保持され、データ保持部１０７から、一定時間後にＩチャネルあるいはＱチャネルの出力データを得ることができる。
【００６１】
図５は、本実施の形態２に係る遅延データの生成動作を説明する図である。
【００６２】
図５では、第１の遅延部１０１へのＩｃｈ入力データの書き込み制御と、第１の遅延部１０１からのＩｃｈ入力データの読み出し制御と、フィルタ係数格納部１０５からのフィルタ係数読み出し制御とが示されている。
【００６３】
ここで、図５では、実施の形態１の図２の場合と同様に、第１の遅延部１０１における遅延量、すなわち第１の遅延部１０１へのＩｃｈ入力データ数が、例えば、「３」である場合を示すが、図５の左端に示すように、Ｉｃｈ入力データは、第１の遅延部１０１内のタップ番号（ｔａｐ１〜ｔａｐｎ）に従って先頭から順に書き込まれる。
【００６４】
つまり、本実施の形態２の場合、第１の遅延部１０１からの読み出しは、一つ前のＩチャネル演算時の読み出し開始タップ番号からＩｃｈ入力データの個数分ずれたタップ番号から開始する。そして、（開始タップ番号）−１番目のデータを読み出す。これによって、開始タップ番号のデータと（開始タップ番号）−１番目のデータとの二値が加算され、それにフィルタ係数が乗算され、累積加算が行われる。以降、（開始タップ番号）＋１と（開始タップ番号）−２との２つのデータを読み出すことを繰り返すことで、前記した積和演算が繰り返される。
【００６５】
即ち、図５において、演算１回目では、読み出しスタート位置は、先頭タップ番号ｔａｐ１と最終タップ番号ｔａｐｎとの２つとなる。一方のデータは、先頭タップ番号ｔａｐ１から中央のタップ番号ｔａｐ（ｎ／２）−１まで順に読み出される。他方のデータは、最終タップ番号ｔａｐｎから中央のタップ番号ｔａｐ（ｎ／２）まで順に読み出される。
【００６６】
演算２回目では、一つ前の演算１回目の読み出し開始タップ番号ｔａｐ１，ｔａｐｎからそれぞれ第１の遅延部１０１における遅延量である「３」だけ間を空けてずらした５番目，４番目のタップ番号ｔａｐ５、ｔａｐ４が読み出しスタート位置となる。よって、一方のデータは、図５に示すように、タップ番号ｔａｐ５から中央のタップ番号ｔａｐ（ｎ／２）−１まで順に読み出される。他方のデータは、図５に示すように、４番目のタップ番号ｔａｐ４から先頭タップ番号ｔａｐ１まで順に読み出し最終のタップ番号ｔａｐｎから中央のタップ番号ｔａｐ（ｎ／２）まで順に読み出される。
【００６７】
また、演算３回目では、一つ前の演算２回目の読み出し開始タップ番号ｔａｐ５，ｔａｐ４からそれぞれ第１の遅延部１０１における遅延量である「３」だけ間を空けてずらした９番目，８番目のタップ番号ｔａｐ９、ｔａｐ８が読み出しスタート位置となる。よって、一方のデータは、図５に示すように、タップ番号ｔａｐ９から中央のタップ番号ｔａｐ（ｎ／２）−１まで順に読み出される。他方のデータは、図５に示すように、８番目のタップ番号ｔａｐ８から先頭タップ番号ｔａｐ１まで順に読み出し最終のタップ番号ｔａｐｎから中央のタップ番号ｔａｐ（ｎ／２）まで順に読み出される。
【００６８】
フィルタ係数格納部１０５からのフィルタ係数読み出し制御も、同様に対応したタップ番号からフィルタ係数が同様の順序で読み出される。
【００６９】
なお、Ｑｃｈ入力データに対する第２の遅延部１０３における遅延データの生成動作も、Ｉｃｈ入力データに対する第１の遅延部１０１における遅延動作と同様の内容で行われる。追加遅延部１０２及び第２の遅延部１０３の読み出し時における関係は、実施の形態１と同様である。
【００７０】
図６は、本実施の形態２に係るＩｃｈ入力データとＱｃｈ入力データの切替演算動作を説明するタイムチャートである。
【００７１】
実施の形態１の図３と同様に、Ｄｉ０，Ｄｉ１，・・・，Ｄｉｎ−１，Ｄｉｎは、Ｉｃｈ入力データを示している。また、Ｄｑ０，Ｄｑ１，・・・，Ｄｑｎ−１，Ｄｑｎは、Ｑｃｈ入力データを示し、ｈ０，ｈ１，・・・，ｈｎ−１，ｈｎは、Ｉｃｈ入力データそれぞれの遅延量に応じたフィルタ係数を示している。
【００７２】
本実施の形態２の場合、図６に示すように、まず、Ｉｃｈ積和演算時間６０１内においてＩｃｈ入力データについて積和演算動作が行われ、その後のＱｃｈ積和演算時間６０２内においてＱｃｈ入力データについて積和演算動作が行われるので、Ｉｃｈ積和演算時間６０１内に得られたデータ長とＱｃｈ積和演算時間６０２内に得られたデータ長との和がダウンサンプリング後のデータ長６０３となる。
【００７３】
つまり、本実施の形態２では、まず、図６に示すように、Ｉｃｈ積和演算時間６０１内においてＩｃｈ入力データのうち同じフィルタ係数を積算する２つのデータについて当該同じフィルタ係数との積和演算動作、すなわち、（Ｄｉ０＋Ｄｉｎ）×ｈ０，（Ｄｉ０＋Ｄｉｎ）×ｈ０＋（Ｄｉ１＋Ｄｉ（ｎ−１））×ｈ１，・・・,Σ（Ｄｉａ＋Ｄｉｎ−ａ）×ｈａ（ただし、ａ＝０〜（ｎ／２）−１），Σ（Ｄｉａ＋Ｄｉｎ−ａ）×ｈａ（ただし、ａ＝０〜（ｎ／２））が行われる。
【００７４】
その後のＱｃｈ積和演算時間６０２内においては、同様に、Ｑｃｈ入力データのうち同じフィルタ係数を積算する２つのデータについて当該同じフィルタ係数との積和演算動作、すなわち、（Ｄｑ０＋Ｄｑｎ）×ｈ０，（Ｄｑ０＋Ｄｑｎ）×ｈ０＋（Ｄｑ１＋Ｄｑ（ｎ−１））×ｈ１，・・・,Σ（Ｄｑａ＋Ｄｑｎ−ａ）×ｈａ（ただし、ａ＝０〜（ｎ／２）−１），Σ（Ｄｑａ＋Ｄｑｎ−ａ）×ｈａ（ただし、ａ＝０〜（ｎ／２））が行われる。
【００７５】
よって、本実施の形態２でも、実施の形態１の場合と同様に、Ｉｃｈ積和演算時間６０１内に得られたデータ長と、Ｑｃｈ積和演算時間６０２内に得られたデータ長との和が、ダウンサンプリング後のデータ長６０３となる。
【００７６】
なお、実施の形態１の場合と同様に、Ｉチャネル出力データ及びＱチャネル出力データは、それぞれ積和演算の終了と同時に出力してよいので、Ｉｃｈ積和演算時間６０１とＱｃｈ積和演算時間６０２の切り替えタイミングは任意である。
【００７７】
このように、実施の形態２によれば、実施の形態１と同様に、Ｑｃｈ入力データをＩｃｈ入力データよりも遅延させる追加遅延部１０２を設け、ＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにし、ＩチャネルとＱチャネルの各遅延データとフィルタ係数との積和演算を、一つの乗算器１０６ａ及び一つの加算器１０６ｂを時分割で使用して実施するようにしたので、ダウンサンプリング機能を損なうことなく、本来並列処理が望まれるＩチャネルとＱチャネルの各データについてのフィルタ処理が行え、一つの乗算器及び加算器を有する積和演算部を共用できるので、回路規模の小型化を図ることができる。
【００７８】
特に、本実施の形態２では、フィルタ係数がインパルス応答長の中心で折り返している場合において同じフィルタ係数が乗じられる２つのデータを加算器で加算した後にフィルタ係数との乗算を行い、その後累積加算を行うようにしたので、フィルタ係数との乗算処理の回数を削減することができ、高速素子等を用いなくとも演算の高速化を図ることができる。
【００７９】
なお、前記実施の形態１，２では、追加遅延部１０２と、第２の遅延部１０３とを別々に設けて説明したが、本発明では、これに限らず、追加遅延部１０２と第２の遅延部１０３とを一つの遅延部により構成し、一つの遅延部としてＱｃｈ入力データをＩｃｈデータよりも遅延させると共に、Ｑｃｈデータを第２の遅延部１０３のタップ数だけ遅延させるようにしても勿論良い。この場合、追加遅延部１０２及び第２の遅延部１０３からの読み出しでは、追加遅延部１０２及び第２の遅延部１０３を連続したタップ番号を持つ遅延器として扱って、一つの遅延器として一つ前のＱチャネル演算時の読み出し開始タップ番号からＱｃｈ入力データの個数分ずれたタップ番号から開始することになる。このため、この場合には、Ｑｃｈ入力データは、追加遅延部１０２あるいは第２の遅延部１０３から読み出されることになるが、実質的には、その一つの遅延部の中に、本発明にかかるＱｃｈ入力データをＩチャネルデータよりも遅延させる追加遅延手段と、その追加遅延手段により遅延されたＱｃｈ入力データを遅延させる第２の遅延手段と、が設けられていることと同一である。
【産業上の利用可能性】
【００８０】
本発明に係るダウンサンプリングＦＩＲフィルタ装置は、互いに直交する２つのチャネルデータのフィルタリング処理を行う積和演算部を一つで済むようにし、特に、フィルタ係数がインパルス応答長の中心に対して左右対称係数値の場合には、演算の高速化を図ることができる、という効果を有し、Ａ／Ｄ変換器等に用いられるＦＩＲ型ディジタルフィルタ等として有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態１に係るダウンサンプリングＦＩＲフィルタ装置の構成を示すブロック図
【図２】本実施の形態１に係る遅延データの生成動作を説明する図
【図３】本実施の形態１に係るＩｃｈ入力データとＱｃｈ入力データの切替演算動作を説明するタイムチャート
【図４】本発明の実施の形態２に係るダウンサンプリングＦＩＲフィルタ装置の構成を示すブロック図
【図５】本実施の形態２に係る遅延データの生成動作を説明する図
【図６】本実施の形態２に係るＩｃｈ入力データとＱｃｈ入力データの切替演算動作を説明するタイムチャート
【図７】従来のダウンサンプリングＦＩＲフィルタ装置の構成例を示すブロック図
【符号の説明】
【００８２】
１００、４００  ダウンサンプリングＦＩＲフィルタ装置
１０１  第１の遅延部
１０２  追加遅延部
１０３  第２の遅延部
１０４  データ選択部
１０５  フィルタ係数格納部
１０６，４０１  積和演算部
１０６ａ、４０１ｂ  乗算器
１０６ｂ，４０１ｅ  加算器
１０７  データ保持部
１０８，４０２  制御部
４０１ａ，４０１ｃ，４０１ｄ  データ選択器
【図１】
2006186802.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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