(57)【要約】【課題】アクティブマトリクス型検査基板において、信号線の寄生容量およびアレイテスタの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの検出結果を補正するための検査データをアレイテスタに供給する。【解決手段】各信号線の給電端又は反給電端に校正用画素Ｂを配置し、この校正用画素Ｂにおける蓄積容量を検査用画素Ａの蓄積容量よりも大きくする。これにより、アレイテスタが蓄積容量に蓄積された電荷を検出するときの検出感度を高くすることができ、アレイテスタは、信号線間で校正用画素Ｂの検査データを比較することで、アレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの出力結果を補正するためのデータを得ることができる。さらに、同一信号線で同一な構成を有する２つの校正用画素Ｂの検査データを比較することで信号線方向の寄生容量の影響を補正するためのデータを得ることができる。【選択図】図２
2006171466.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差して配線された複数の走査線及び複数の信号線の各交差部に配置され、蓄積容量素子及び前記蓄積容量素子に対して電気的に接続されたスイッチング素子を有する検査用画素と、
前記信号線のうち少なくとも１本において、当該信号線の給電端と反給電端の少なくとも一方に配置され、前記検査用画素の蓄積容量素子よりも蓄積容量が大きな蓄積容量素子を有する校正用画素と、
を備えることを特徴とするアクティブマトリクス型検査基板。
【請求項２】
前記信号線のうち少なくとも１本において、当該信号線の給電端と反給電端の両側に、同一構成の校正用画素を有することを特徴とする請求項１記載のアクティブマトリクス型検査基板。
【請求項３】
互いに交差して配線された複数の走査線及び複数の信号線の各交差部に配置され、蓄積容量素子及び前記蓄積容量素子に対して電気的に接続されたスイッチング素子を有する検査用画素と、
前記スイッチング素子と特性が異なるスイッチング素子を有する校正用画素と、
を備えることを特徴とするアクティブマトリクス型検査基板。
【請求項４】
前記校正用画素は、前記検査用画素のスイッチング素子とは、チャネル幅とチャネル長のうち少なくとも１つが異なるスイッチング素子を有することを特徴とする請求項３記載のアクティブマトリクス型検査基板。
【請求項５】
互いに交差して配線された複数の走査線及び複数の信号線の各交差部に配置され、上部電極と下部電極との間に蓄積容量線が配線された蓄積容量素子及び前記蓄積容量素子に対して電気的に接続されたスイッチング素子を有する検査用画素と、
一部に予め欠陥が作りこまれた校正用画素と、
を備えることを特徴とするアクティブマトリクス型検査基板。
【請求項６】
前記欠陥は、前記走査線、前記信号線、前記蓄積容量線、前記上部電極のうちの少なくとも２つが短絡していることを特徴とする請求項５記載のアクティブマトリクス型検査基板。
【請求項７】
前記欠陥は、前記走査線と前記蓄積容量線のうちの少なくとも１つが断線していることを特徴とする請求項５記載のアクティブマトリクス型検査基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各画素にスイッチング素子を備えたアクティブマトリクス型の液晶表示装置に用いるアレイ基板に対応したアクティブマトリクス型検査基板に関する。
【背景技術】
【０００２】
近年、高密度かつ大容量でありながら、高機能、高精細な表示が得られる液晶表示装置の実用化が進められている。
【０００３】
この液晶表示装置には各種方式があるが、中でも液晶表示画面における隣接画素間のクロストークが小さく、高コントラストの表示が得られ、透過型表示が可能かつ大面積化も容易などの理由から、マトリクス状に配置された複数の画素を備え、各画素はアレイ基板上において互いに交差するように配線された複数の走査線と複数の信号線の各交差部にスイッチング素子と蓄積容量をそれぞれ備えたアクティブマトリクス型の液晶表示装置が多く用いられている。
【０００４】
アクティブマトリクス型液晶表示装置では、高精細化に伴い、配線及びコンタクトホールの微細加工が必要になり、製造ラインを高いプロセスレベルに保つことが要求される。
【０００５】
このため、近年においては検査用に各種ライン＆スペース（Ｌ／Ｓ）だけを配置したプロセスレベルチップを製造ラインで作成し、このプロセスレベルチップを、テスタにより電気的に測定する又は欠陥検査装置により光学的に評価することにより、この製造ラインにおける欠陥の発生率や不具合の状態などを管理する手法が用いられている。
【０００６】
また、アレイテスタを用いた電気的な欠陥検査では、実際のアレイ基板を検査基板とし、アレイテスタの各検査ピンをアレイ基板上の各信号線に接続して測定を行う。測定では、アレイ基板上の各画素のスイッチング素子をオンさせた後に、各信号線を介して各画素の蓄積容量に電荷を蓄積させ、アレイテスタの検査ピンを介して蓄積された電荷量を測定する。得られた測定結果に対して不良解析を行うことで、各画素の蓄積容量へ蓄積された電荷量のリーク欠陥、スイッチング素子の特性異常や、配線の短絡・断線欠陥などが検出され、検出結果を基に製造ラインのプロセスレベルの管理、改善が行われている。
【特許文献１】特開平１１−１４５２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、アレイテスタによる検査結果は、その構成上、検査対象となる蓄積容量が小さいほど寄生容量によるノイズの影響が大きくなる。一般的に、信号線の給電端から離れるにつれて寄生容量による影響は大きくなるため、出力結果は、信号線方向にグラデーションがかかった状態で出力される。また、信号線は、通常２００本程度並列で処理されるが、アレイテスタの各検査ピンの入力信号に対する感度ばらつきにより、出力結果は、信号線間でスジ状のムラとして出力されてしまうという問題がある。
【０００８】
また、これら信号線の寄生容量の影響やアレイテスタの各検査ピンの入力信号に対する感度ばらつきにより、画素のスイッチング素子の特性に異常があっても、その異常画素が検出されないことがあり、正確に評価ができないという問題がある。
【０００９】
一方、アレイテスタによる欠陥の検査においては、各画素の電気的特性しか測定することができないために、検出された欠陥が短絡欠陥であるか断線欠陥であるかといった欠陥の種類を特定するためには、光学的な外観検査装置によるパターン検査を併用する必要がある。
【００１０】
本発明は、このような不具合に鑑みてなされたものであり、その第１の課題は、アクティブマトリクス型検査基板において、信号線の寄生容量およびアレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの検出結果を補正するための検査データをアレイテスタに供給することにある。
【００１１】
第２の課題は、アクティブマトリクス型検査基板において、信号線の寄生容量およびアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響に関係なくスイッチング素子の特性に異常がある画素を検出するための検査データをアレイテスタに供給することにある。
【００１２】
第３の課題は、アクティブマトリクス型検査基板において、信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響に関係なく短絡あるいは断線といった欠陥を確実に検出できるようにするための検査データをアレイテスタに供給することにある。
【課題を解決するための手段】
【００１３】
第１の本発明に係るアクティブマトリクス型検査基板は、互いに交差して配線された複数の走査線及び複数の信号線の各交差部に配置され、蓄積容量素子及び蓄積容量素子に対して電気的に接続されたスイッチング素子を有する検査用画素と、信号線のうち少なくとも１本において、この信号線の給電端と反給電端の少なくとも一方に配置され、検査用画素の蓄積容量素子よりも蓄積容量が大きな蓄積容量素子を有する校正用画素と、を備えることを特徴とする。
【００１４】
本発明にあっては、信号線の給電端又は反給電端に校正用画素を配置し、この校正用画素における蓄積容量を検査用画素の蓄積容量よりも大きくしたことで、アレイテスタが蓄積容量に蓄積された電荷を検出するときの検出感度を高くすることができる。これにより、例えば、アレイテスタは、信号線間で校正用画素の検査データを比較することで、アレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの出力結果を補正するためのデータを得ることができる。
【００１５】
上記アクティブマトリクス型検査基板は、信号線のうち少なくとも１本において、信号線の給電端と反給電端の両側に、同一構成の校正用画素を有することを特徴とする。
【００１６】
本発明にあっては、同一構成の校正用画素を信号線の給電端と反給電端の両側に設けたことで、例えば、アレイテスタは、同一信号線で同一な構成を有する２つの校正用画素の検査データを比較することで、信号線方向の寄生容量の影響を受ける検査用画素の出力結果を補正するためのデータを得ることができる。
【００１７】
第２の本発明に係るアクティブマトリクス型検査基板は、互いに交差して配線された複数の走査線及び複数の信号線の各交差部に配置され、蓄積容量素子及び蓄積容量素子に対して電気的に接続されたスイッチング素子を有する検査用画素と、スイッチング素子と特性が異なるスイッチング素子を有する校正用画素と、を備えることを特徴とする。
【００１８】
本発明にあっては、検査用画素における電気的特性とは異なるスイッチング素子の電気的特性を有する校正用画素を備えたことで、例えば、アレイテスタは、校正用画素の検査データとその近傍に位置する検査用画素の検出結果を比較し、同様の電気的特性を示していれば検査用画素は特性が異常であり、スイッチング素子に異常があると特定できる。
【００１９】
上記アクティブマトリクス型検査基板は、校正用画素は、検査用画素のスイッチング素子とは、チャネル幅とチャネル長のうち少なくとも１つが異なるスイッチング素子を有することを特徴とする。
【００２０】
本発明にあっては、チャネル幅又はチャネル長の異なるスイッチング素子を有する校正用画素を備えたことで、校正用画素は、検査用画素における電気的特性とは異なるスイッチング素子の電気的特性を有する。
【００２１】
第３の本発明に係るアクティブマトリクス型検査基板は、互いに交差して配線された複数の走査線及び複数の信号線の各交差部に配置され、上部電極と下部電極との間に蓄積容量線が配線された蓄積容量素子及び蓄積容量素子に対して電気的に接続されたスイッチング素子を有する検査用画素と、一部に予め欠陥が作りこまれた校正用画素と、を備えることを特徴とする。
【００２２】
本発明にあっては、欠陥を有する校正用画素を備えたことで、検査用画素における電気的特性とは異なる電気的特性を有するので、例えば、アレイテスタは短絡欠陥を有する校正用画素の検査データと検査用画素の検出結果を比較することで、両者の特性がほぼ等しい場合にはその検査用画素が短絡欠陥を有するものであると特定できる。
【００２３】
また、上記アクティブマトリクス型検査基板における校正用画素の欠陥は、走査線、信号線、蓄積容量線、上部電極のうちの少なくとも２つが短絡していることが望ましい。
【００２４】
さらに、上記アクティブマトリクス型検査基板における校正用画素の欠陥は、走査線と蓄積容量線のうちの少なくとも１つが断線していることが望ましい。
【発明の効果】
【００２５】
本発明のアクティブマトリクス型検査基板における第１の効果は、信号線の寄生容量およびアレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの検出結果を補正するための検査データをアレイテスタに供給できることである。
【００２６】
第２の効果は、信号線の寄生容量およびアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響に関係なくスイッチング素子の特性に異常がある画素を検出するための検査データをアレイテスタに供給できることである。
【００２７】
第３の効果は、信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響に関係なく短絡あるいは断線といった欠陥を確実に検出できるようにするための検査データをアレイテスタに供給できることである。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を用いて説明する。
【００２９】
［第１の実施の形態］
第１の課題を解決するために、第１の実施の形態においてはアクティブマトリクス型検査基板を用いる。アクティブマトリクス型検査基板は、アクティブマトリクス型液晶表示装置で使用されるアレイ基板とほぼ同じように走査線、信号線、蓄積容量線、蓄積容量素子、スイッチング素子等を有し、実際の製造プロセスと同じ製造プロセスを用いて形成されるととともに、検査用の特殊な配線や、工夫を施すなどにより、実際のアレイ基板を模擬したものであり、これをアレイテスタで検査することで、製造ラインにおける各配線の欠陥や、不良箇所などを予想することが可能となる。
【００３０】
図１は、第１の実施の形態に係るアクティブマトリクス型検査基板中の１チップの外形を示す平面図である。このチップでは、互いに交差して配線された複数の走査線及び複数の信号線の各交差部に検査用画素Ａが配置され、各信号線の給電端側と反給電端側には校正用画素Ｂが配置されている。
【００３１】
図２は、図１のアクティブマトリクス型検査基板における給電端側で信号線方向に沿って配置された検査用画素Ａと校正用画素Ｂの拡大図である。同図においては、互いに交差して配線された走査線１Ａ及び信号線２の交差部に配置され、蓄積容量素子３Ａ及び蓄積容量素子３Ａに対して電気的に接続されたスイッチング素子４Ａを有する検査用画素Ａと、検査用画素Ａの蓄積容量素子３Ａの蓄積容量よりも蓄積容量が大きな蓄積容量素子３Ｂを有する校正用画素Ｂとが示されている。
【００３２】
検査用画素Ａにおいては、蓄積容量素子３Ａは、蓄積容量線５Ａ、蓄積容量線５Ａの上部に配置される上部電極６Ａ、下部に位置する下部電極７Ａを有する。蓄積容量線５Ａは、走査線方向に設けられ、１画素ピッチ内で信号線２と交差して配線されている。また、走査線１Ａと信号線２の交点近傍には、スイッチング素子４Ａが配置され、上部電極６Ａ、下部電極７Ａに電気的に接続されている。スイッチング素子４Ａには、例えばＰチャネル型の薄膜トランジスタ（以下ＴＦＴ素子と呼ぶ）が使用される。
【００３３】
ここで、アクティブマトリクス型検査基板において各配線の欠陥やコンタクトホールの形状欠陥及び不良箇所などの検出を容易にするための構成について図２の検査用画素Ａを用いて説明する。同図の検査用画素Ａにおいては、走査線１Ａ，信号線２，蓄積容量線５Ａ及び上部電極６Ａ，下部電極７Ａ及びスイッチング素子４Ａ以外の領域には、走査線１Ａ，信号線２，蓄積容量線５Ａ及び上部電極６Ａ，下部電極７Ａ及びスイッチング素子４Ａのうちいずれかと電気的に接続する最上層のダミー配線８ａ、中間層のダミー配線８ｂ、最下層のダミー配線８ｃが配線されている（以下総称して「ダミー配線８」とする）。このように配線を高密度にすることで、各配線間の短絡欠陥の発生確率を高くすることができる。
【００３４】
また、走査線１Ａ及び信号線２は蛇行して配線されている。このように走査線１Ａ及び信号線２の配線長を長くすることで、各配線の断線欠陥の発生確率を高くすることができる。さらに、信号線２にコンタクトホール１０を設け、コンタクトホール１０を介して各配線に接続する構成としたことで、コンタクトホール１０の形状欠陥による断線欠陥の発生確率を高くすることができる。これにより、アクティブマトリクス型検査基板における各配線の欠陥やコンタクトホールの形状欠陥及び不良箇所などの検出を容易にすることができる。
【００３５】
次に、アレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響をアレイテスタ側で補正するために配置した校正用画素Ｂについて図２を用いて説明する。同図の校正用画素Ｂにおいては、蓄積容量素子３Ｂは、蓄積容量線５Ｂ、蓄積容量線の上部に配置される上部電極６Ｂ、下部に位置する下部電極７Ｂを有する。蓄積容量線５Ｂは、走査線方向に設けられ、１画素ピッチ内で信号線２と交差して配線されている。また、走査線１Ｂと信号線２の交点近傍には、スイッチング素子４Ｂが配置され、上部電極６Ｂ、下部電極７Ｂに電気的に接続されている。スイッチング素子４Ｂには、例えば、Ｐチャネル型のＴＦＴが使用される。検査用画素Ａとの違いは、欠陥検査用のダミー配線８を削除し、蓄積容量素子３Ｂを構成する蓄積容量線５Ｂ、上部電極６Ｂ、下部電極７Ｂの面積を検査用画素Ａの約２倍にすることで、蓄積容量素子３Ｂの蓄積容量を検査用画素Ａの蓄積容量素子３Ａの約２倍としていることである。
【００３６】
このように、信号線の給電端又は反給電端に校正用画素Ｂを配置し、この校正用画素Ｂにおける蓄積容量を検査用画素Ａの蓄積容量よりも大きくしたことで、アレイテスタが蓄積容量に蓄積された電荷を検出するときの検出感度を高くすることができる。これにより、アレイテスタは、信号線間で校正用画素Ｂの検査データを比較することで、アレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの出力結果を補正するためのデータを得ることができる。
【００３７】
次に信号線方向の寄生容量の影響をアレイテスタ側で補正するために配置した校正用画素Ｂについて図２、３を用いて説明する。図３は、図１のアクティブマトリクス型検査基板の１チップ内における反給電端側で信号線方向に沿って配置された検査用画素Ａ及び校正用画素Ｂの拡大図である。図２で示した信号線２の給電端側に配置した校正用画素Ｂと、同図の反給電端側に配置した校正用画素Ｂとは同一構成であり、校正用画素Ｂは同一信号線２の給電端と反給電端に上下逆に配置されている。
【００３８】
図２、図３で示したように、信号線２の給電端と反給電端の両側に同一構成の校正用画素Ｂを配置したことで、アレイテスタは、同一信号線で同一な構成を有する２つの校正用画素Ｂの検査データを比較することで信号線方向の寄生容量の影響を受ける検査用画素Ａの出力結果を補正するためのデータを得ることができる。
【００３９】
したがって、第１の実施の形態においては、各信号線の給電端又は反給電端に校正用画素Ｂを配置し、この校正用画素Ｂにおける蓄積容量を検査用画素Ａの蓄積容量よりも大きくしたことで、アレイテスタが蓄積容量に蓄積された電荷を検出するときの検出感度を高くすることができる。これにより、アレイテスタは、信号線間で校正用画素Ｂの検査データを比較することで、アレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの出力結果を補正するためのデータを得ることができる。さらに、同一信号線で同一な構成を有する２つの校正用画素Ｂの検査データを比較することで信号線方向の寄生容量の影響を補正するためのデータを得ることができる。
【００４０】
すなわち、アクティブマトリクス型検査基板は、信号線の寄生容量およびアレイテスタの各検査ピンの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの検出結果を補正するための検査データをアレイテスタに供給できる。
【００４１】
［第２の実施の形態］
第２の課題を解決するために、第２の実施の形態においては、第１の実施の形態と同様にアクティブマトリクス型検査基板を用いる。
【００４２】
図４は、第２の実施の形態に係るアクティブマトリクス型検査基板中の１チップの外形を示す平面図である。このチップでは、互いに交差して配線された複数の走査線及び複数の信号線の各交差部に検査用画素Ａが配置されており、１チップ内の２箇所に、検査用画素Ａとは特性の異なるスイッチング素子を有する校正用画素Ｂが配置されている。なお、ここでは検査用画素Ａだけでなく校正用画素Ｂについても、第１の実施の形態において図２を用いて説明したように、各配線の欠陥やコンタクトホールの形状欠陥、不良箇所などの検出を容易にするために、ダミー配線を設けたり、走査線及び信号線を蛇行配線としたり、信号線にコンタクトホールを設けコンタクトホールを介して各配線に接続する構成としている。
【００４３】
図５は、図４の信号線方向に沿って配置された校正用画素Ｂとその近傍の検査用画素Ａの拡大図である。同図においては、互いに交差して配置された走査線１Ａ及び信号線２の交差部に配置された蓄積容量素子３Ａ及び蓄積容量素子３Ａに対して電気的に接続されたスイッチング素子４Ａを有する検査用画素Ａと、スイッチング素子４Ａと特性が異なるスイッチング素子４Ｂを有する校正用画素Ｂと、が示されている。
【００４４】
検査用画素Ａにおいては、蓄積容量素子３Ａは、蓄積容量線５Ａ、蓄積容量線の上部に配置される上部電極６Ａ、下部に位置する下部電極７Ａを有する。蓄積容量線５Ａは、走査線方向に設けられ、１画素ピッチ内で信号線２と交差して配線されている。走査線１Ａと信号線２の交点近傍に配置されるスイッチング素子４Ａは、上部電極６Ａ、下部電極７Ａと電気的に接続されている。
【００４５】
図６は、図５に示す検査用画素Ａのスイッチング素子４Ａの拡大図である。同図ではＰチャネル型のＴＦＴがスイッチング素子４Ａとして配置されている。このＴＦＴのチャネル幅Ｗ（Ａ）は４μｍ、チャネル長Ｌ（Ａ）は５μｍであり、ここでは、ＴＦＴがオフの時のリーク電流を軽減させるために同サイズのＴＦＴを２つ直列に配置している。
【００４６】
次に、検査用画素Ａが有するスイッチング素子４Ａのチャネル長Ｌ（Ａ）の異常を判定するために配置した校正用画素Ｂについて図５、７を用いて説明する。図５の校正用画素Ｂにおいては、蓄積容量素子３Ｂは、蓄積容量線５Ｂ、蓄積容量線の上部に配置される上部電極６Ｂ、下部に位置する下部電極７Ｂを有する。蓄積容量線５Ｂは、走査線方向に設けられ、１画素ピッチ内で信号線２と交差して配線されている。走査線１Ｂと信号線２の交点近傍に配置されるスイッチング素子４Ｂは、上部電極６Ｂ、下部電極７Ｂと電気的に接続されている。
【００４７】
図７は、図５に示す校正用画素Ｂのスイッチング素子４Ｂの拡大図である。同図ではＰチャネル型のＴＦＴがスイッチング素子４Ｂとして配置されている。このＴＦＴのチャネル幅Ｗ（Ｂ）は４μｍ、チャネル長Ｌ（Ｂ）は３μｍであり、ここでもＴＦＴがオフの時のリーク電流を軽減させるために同サイズのＴＦＴを２つ直列に配置している。このように校正用画素Ｂは、スイッチング素子４Ｂのチャネル長Ｌ（Ｂ）をスイッチング素子４Ａのチャネル長Ｌ（Ａ）よりも短くしたこと以外は検査用画素Ａと同一の構成要素とする。
【００４８】
これにより、校正用画素Ｂは、検査用画素Ａのスイッチング素子４Ａの電気的特性とは異なるスイッチング素子４Ｂの電気的特性を有することから、アレイテスタにおいて、予めチャネル長Ｌ（Ｂ）を短くした校正用画素Ｂの検査データとその近傍に位置する検査用画素Ａにおける検出結果を比較し、同様の電気的特性を示していれば検査用画素Ａは特性が異常であり、スイッチング素子４Ａのチャネル長に異常があると特定できる。
【００４９】
ここでは、チャネル長Ｌ（Ｂ）が異なるスイッチング素子４Ｂを有する校正用画素Ｂを使用したが、チャネル幅Ｗ（Ｂ）とチャネル長Ｌ（Ｂ）のうち少なくとも１つが異なるスイッチング素子４Ｂを有する校正用画素Ｂを用いても、アレイテスタは同様な方法でその近傍に位置する検査用画素Ａの異常を検出することができる。ここで、校正用画素Ｂの比較対象を近傍に位置する検査用画素Ａとした理由は、この検査用画素Ａは検査時における信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響が相対的に少ないからである。
【００５０】
また、例えば、第１の実施の形態で説明した構成により、信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響を受けるアレイテスタの検出結果を補正した場合には、必ずしも検査用画素Ａは、校正用画素Ｂの近傍に位置する必要は無く、その場合は、アレイテスタは、１つの校正用画素Ｂの検査データから、同一チップ内全ての検査用画素Ａの検出結果に対して各検査用画素Ａの異常を判定することができる。
【００５１】
したがって、第２の実施の形態においては、特性が異なるスイッチング素子を有する校正用画素Ｂを備えたことで、アレイテスタは、校正用画素Ｂの検査データと検査用画素Ａにおける検出結果を比較し、同様の電気的特性を示していれば検査用画素Ａは特性が異常なスイッチング素子４Ａを有すると特定できる。
【００５２】
すなわち、アクティブマトリクス型検査基板は、信号線の寄生容量およびアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響に関係なく、スイッチング素子４Ａの特性に異常がある検査用画素Ａを検出するための検査データをアレイテスタに供給することができる。
【００５３】
なお、第２の実施の形態においては、検査基板における１チップ内の２箇所に校正用画素Ｂを配置した構成について説明したが、これに限られるものではない。例えば、検査基板における１チップ内の２箇所以上に校正用画素Ｂを配置することでも、複数の信号線毎における任意の位置に校正用画素Ｂを配置することでも、アレイテスタにおいて、校正用画素Ｂの検査データと近傍の検査用画素Ａの検出結果とを比較することで検査用画素Ａの異常を判定することができる。
【００５４】
さらに、検査基板中に、検査用画素Ａのみを有する検査用画素チップと、検査基板中の任意の領域に１チップ全てを校正用画素Ｂにし、検査用画素チップと同サイズの校正用画素チップとを配置することで、アレイテスタは、検査用画素チップから得られた検出結果と校正用画素チップから得られた検査データとを対応する画素同士で比較することにより、検査用画素チップ内全ての検査用画素Ａについて異常を判定することができる。
【００５５】
［第３の実施の形態］
第３の課題を解決するために、第３の実施の形態においては、第１の実施の形態と同様にアクティブマトリクス型検査基板を用いる。
【００５６】
図８は、第３の実施の形態に係るアクティブマトリクス型検査基板の１チップ内において走査線方向に沿って配置された検査用画素Ａと校正用画素Ｂの拡大図である。なお、ここでは検査用画素Ａ及び校正用画素Ｂについて、第１の実施の形態において図２を用いて説明したように、各配線の欠陥やコンタクトホールの形状欠陥、不良箇所などの検出を容易にするために、ダミー配線を設けたり、走査線及び信号線を蛇行配線としたり、信号線にコンタクトホールを設けコンタクトホールを介して各配線に接続する構成としている。
【００５７】
図８においては、互いに交差して配線された走査線１及び信号線２Ａの交差部に配置され、上部電極６Ａと下部電極７Ａとの間に蓄積容量線５が配線された蓄積容量素子３Ａ及びこの蓄積容量素子３Ａに対して電気的に接続されたスイッチング素子４Ａを有する検査用画素Ａと、一部に予め短絡欠陥９が作りこまれた校正用画素Ｂと、が示されている。
【００５８】
検査用画素Ａにおいては、蓄積容量素子３Ａは、蓄積容量線５、蓄積容量線の上部に配置される上部電極６Ａ、下部に位置する下部電極７Ａを有する。蓄積容量線５は、走査線方向に設けられ、１画素ピッチ内で信号線２Ａと交差して配線されている。
【００５９】
次に短絡欠陥を有する検査用画素Ａを検出するために配置した校正用画素Ｂについて説明する。図８の校正用画素Ｂにおいては、蓄積容量素子３Ｂは、蓄積容量線５、蓄積容量線の上部に配置される上部電極６Ｂ、下部に位置する下部電極７Ｂを有する。蓄積容量線５は、走査線方向に設けられ、１画素ピッチ内で信号線２Ｂと交差して配線されている。さらに、信号線２Ｂと同層の上部電極６Ｂとが短絡している短絡欠陥９を有する。
【００６０】
このように、校正用画素Ｂは短絡欠陥９を有するので、検査用画素Ａにおける電気的特性とは異なる電気的特性を有することから、アレイテスタは短絡欠陥９を有する校正用画素Ｂの検査データと、その近傍に位置する検査用画素Ａの検出結果を比較し、両者の特性がほぼ等しい場合には、この検査用画素Ａが短絡欠陥を有するものであると特定できる。
【００６１】
ここで、校正用画素Ｂの比較対象を近傍に位置する検査用画素Ａとした理由は、この検査用画素Ａは検査時における信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響が相対的に少ないからである。
【００６２】
また、例えば、第１の実施の形態で説明した構成により、信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響を受けるアレイテスタの検出結果を補正した場合には、必ずしも検査用画素Ａは、校正用画素Ｂの近傍に位置する必要は無く、その場合は、アレイテスタは、１つの校正用画素Ｂの検査データから、同一チップ内全ての検査用画素Ａの検出結果に対して各検査用画素Ａが短絡欠陥を有しているかどうかを判定することができる。
【００６３】
したがって、第３の実施の形態においては、短絡欠陥９を有する校正用画素Ｂを備えたことで、校正用画素Ｂは検査用画素Ａにおける電気的特性とは異なる電気的特性を有するので、アレイテスタは短絡欠陥９を有する校正用画素Ｂの検査データと、検査用画素Ａの検出結果を比較し、両者の特性がほぼ等しい場合には、この検査用画素Ａが短絡欠陥を有するものであると特定できる。
【００６４】
すなわち、アクティブマトリクス型検査基板は、信号線の寄生容量及びアレイテスタの各検査ピンの入力信号に対する感度ばらつきによる影響に関係なく短絡欠陥を確実に検出できるようにするための検査データをアレイテスタに供給することができる。
【００６５】
なお、第３の実施の形態において校正用画素が有する短絡欠陥は、信号線と上部電極とが短絡している場合を例にとり説明したが、これに限られるものではない。画素のスイッチング素子の実動作において異なる電位差が生じる可能性のある部位であれば、予めその部位同士をつなげ短絡させて校正用画素とし、短絡欠陥を有する校正用画素の検査データと検査用画素の検出結果を比較することで、短絡欠陥を有する検査用画素を特定することができる。例えば、走査線、信号線、蓄積容量線、上部電極のうちの少なくとも２つが短絡していることが望ましい。
【００６６】
また、第３の実施の形態において校正用画素が有する欠陥は、短絡欠陥である場合を例にとり説明したが、これに限られるものではない。予め画素を構成する配線を断線させて校正用画素とし、断線欠陥を有する校正用画素の検査データと検査用画素の検出結果を比較することで、断線欠陥を有する検査用画素を特定することができる。例えば、断線欠陥は、走査線と蓄積容量線のうちの少なくとも１つが断線していることが望ましい。
【００６７】
また、上述の各実施の形態においては、半導体層としてＰチャネル型ポリシリコン層を用いたアクティブマトリクス型液晶表示装置を例に取り、説明したが、これに限られるものではない。例えば、Ｎチャネル型ポリシリコン層を用いた場合や、ポリシリコン層などの他の半導体層を用いたアクティブマトリクス型液晶表示装置においても同様の効果を得ることができる。
【図面の簡単な説明】
【００６８】
【図１】第１の実施の形態に係るアクティブマトリクス型検査基板中の１チップの外形を示す平面図である。
【図２】第１の実施の形態に係るアクティブマトリクス型検査基板における給電端側で信号線方向に沿って配置された検査用画素と校正用画素の拡大図である。
【図３】第１の実施の形態に係るアクティブマトリクス型検査基板の１チップ内における反給電端側で信号線方向に沿って配置された検査用画素及び校正用画素の拡大図である。
【図４】第２の実施の形態に係るアクティブマトリクス型検査基板中の１チップの外形を示す平面図である。
【図５】第２の実施の形態に係るアクティブマトリクス型検査基板の１チップ内において信号線方向に沿って配置された校正用画素とその近傍の検査用画素の拡大図である。
【図６】第２の実施の形態に係るアクティブマトリクス型検査基板における検査用画素のスイッチング素子の拡大図である。
【図７】第２の実施の形態に係るアクティブマトリクス型検査基板における校正用画素のスイッチング素子の拡大図である。
【図８】第３の実施の形態に係るアクティブマトリクス型検査基板の１チップ内において走査線方向に沿って配置された検査用画素と校正用画素の拡大図である。
【符号の説明】
【００６９】
１，１Ａ，１Ｂ…走査線
２，２Ａ，２Ｂ…信号線
３Ａ，３Ｂ…蓄積容量素子
４Ａ，４Ｂ…スイッチング素子
５，５Ａ，５Ｂ…蓄積容量線
６Ａ，６Ｂ…蓄積容量線の上部電極
７Ａ，７Ｂ…蓄積容量線の下部電極
８ａ…最上層のダミー配線
８ｂ…中間層のダミー配線
８ｃ…最下層のダミー配線
８…ダミー配線
９…短絡欠陥
１０…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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