(57)【要約】【課題】高精度なピクセル位置の制御が可能な変調波形生成器を提供する。【解決手段】本発明で提供する変調波形生成器は、モード制御信号を生成し、タップ出力信号を備えるタップカウンタを含むコントローラと、水平同期検出器と、ビデオプロセッサに接続されたデータインタフェイスブロックと、コントローラ及びデータインタフェイスブロックに接続され、アンパッカと、デコーディングテーブルと、デコーディングテーブルからの出力とアンパッカの出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、パルス制御信号及びタップ出力信号を受信し、パターンモード信号を生成するパターンモードと、パルス制御信号及びタップ出力信号を受信し、パルスモード信号を生成するマルチパルスモードと、パルスモード信号、パターンモード信号、及びモード制御信号を受信し、モード制御信号の状態を示す出力を生成するモードセレクタと、を備える。【選択図】図３Ａ
2006035860.tif 000002
【特許請求の範囲】
【請求項１】
レーザードライバと、
印刷制御エンジンと、
前記印刷制御エンジン及びレーザードライバに接続され、ビデオブロックを備えるビデオコントローラと、
を有し、
前記ビデオブロックが、
ＤＭＡブロックと、
ビデオプロセッサと、
パターンモードおよびマルチパルスモードの一方を含む波形生成器と、
前記波形生成器に接続された周波数シンセサイザと、
前記ＤＭＡブロック、ビデオプロセッサ、波形生成器、及び前記周波数シンセサイザに接続された構成レジスタと、
バス制御信号を搬送するべく動作可能であり、前記ＤＭＡブロック、ビデオプロセッサ、波形生成器、及び前記構成レジスタを接続するデータバスと、
を含むプリンタ。
【請求項２】
前記波形生成器が、
パターンモードおよびマルチパルスモードの他方と、
モード制御信号を生成し、タップ出力信号を備えるタップカウンタを含むコントローラと、
水平同期検出器と、
前記ビデオプロセッサに接続されたデータインターフェイスブロックと、
前記コントローラ及び前記データインターフェイスブロックに接続され、アンパッカ出力を生成するアンパッカと、
出力を備えるデコーディングテーブルと、
前記デコーディングテーブルからの出力と前記アンパッカ出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、
を含み、
前記パターンモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パターンモード信号を生成し、
前記マルチパルスモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パルスモード信号を生成し、
前記パルスモード信号、前記パターンモード信号、及び前記モード制御信号を受信し、前記モード制御信号の状態を示す出力を生成するモードセレクタを含み、
前記デコーディングテーブル、前記データインターフェイスブロック、前記水平同期検出器、及び前記コントローラは、システムクロック信号を受信する、請求項１記載のプリンタ。
【請求項３】
前記パルス制御信号が、スタートパルス１、ストップパルス１、スタートパルス２、ストップパルス２である、請求項２記載のプリンタ。
【請求項４】
前記パルス制御信号のそれぞれが６ビット幅である、請求項３記載のプリンタ。
【請求項５】
前記タップカウンタが増分及び減分する、請求項２記載のプリンタ。
【請求項６】
前記波形生成器が、
タップ出力信号を備えるタップカウンタを含むコントローラと、
水平同期検出器と、
前記ビデオプロセッサに接続されたデータインターフェイスブロックと、
前記コントローラ及び前記データインターフェイスブロックに接続され、アンパッカ出力を生成するアンパッカと、
出力を備えるデコーディングテーブルと、
前記デコーディングテーブルからの出力と前記アンパッカ出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、
を含み、
前記パターンモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パターンモード信号を生成し、
前記デコーディングテーブル、前記データインターフェイスブロック、前記水平同期検出器、及び前記コントローラは、システムクロック信号を受信する、請求項１記載のプリンタ。
【請求項７】
前記タップカウンタが増分及び減分する、請求項６記載のプリンタ。
【請求項８】
前記波形生成器が、
モード制御信号を生成し、タップ出力信号を備えるタップカウンタを含むコントローラと、
水平同期検出器と、
前記ビデオプロセッサに接続されたデータインターフェイスブロックと、
前記コントローラ及び前記データインターフェイスブロックに接続され、アンパッカ出力を生成するアンパッカと、
出力を備えるデコーディングテーブルと、
前記デコーディングテーブルからの出力と前記アンパッカ出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、
を含み、
前記マルチパルスモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パルスモード信号を生成し、
前記デコーディングテーブル、前記データインターフェイスブロック、前記水平同期検出器、及び前記コントローラは、システムクロック信号を受信する、請求項１記載のプリンタ。
【請求項９】
前記パルス制御信号が、スタートパルス１、ストップパルス１、スタートパルス２、ストップパルス２である、請求項８記載のプリンタ。
【請求項１０】
前記パルス制御信号のそれぞれが６ビット幅である、請求項９記載のプリンタ。
【請求項１１】
前記タップカウンタが増分及び減分する、請求項８記載のプリンタ。
【請求項１２】
ＤＭＡブロックと、
ビデオプロセッサと、
パターンモードとマルチパルスモードの一方を含む波形生成器と、
前記波形生成器に接続された周波数シンセサイザと、
前記ＤＭＡブロック、ビデオプロセッサ、波形生成器、及び前記周波数シンセサイザに接続された構成レジスタと、
バス制御信号を搬送するべく動作可能であり、前記ＤＭＡブロック、ビデオプロセッサ、波形生成器、及び前記構成レジスタを接続しているデータバスと、
を有するビデオコントローラ。
【請求項１３】
前記波形生成器が、
パターンモードおよびマルチパルスモードの他方と、
モード制御信号を生成し、タップ出力信号を備えるタップカウンタを含むコントローラと、
水平同期検出器と、
前記周波数シンセサイザに接続されたデータインターフェイスブロックと、
前記コントローラ及び前記データインターフェイスブロックに接続され、アンパッカ出力を生成するアンパッカと、
出力を備えるデコーディングテーブルと、
前記デコーディングテーブルからの出力と前記アンパッカ出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、
を含み、
前記パターンモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パターンモード信号を生成し、
前記パルスモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パルスモード信号を生成し、
前記パルスモード信号、前記パターンモード信号、及び前記モード制御信号を受信し、前記モード制御信号の状態を示す出力を生成するモードセレクタを含み、
前記デコーディングテーブル、前記データインターフェイスブロック、前記水平同期検出器、及び前記コントローラは、システムクロック信号を受信する、請求項１２記載のビデオコントローラ。
【請求項１４】
前記パルス制御信号が、スタートパルス１、ストップパルス１、スタートパルス２、ストップパルス２である、請求項１３記載のビデオコントローラ。
【請求項１５】
前記パルス制御信号のそれぞれが６ビット幅である、請求項１４記載のビデオコントローラ。
【請求項１６】
前記タップカウンタが増分及び減分する、請求項１３記載のビデオコントローラ。
【請求項１７】
前記波形生成器が、
タップ出力信号を備えるタップカウンタを含むコントローラと、
水平同期検出器と、
前記ビデオプロセッサに接続されたデータインターフェイスブロックと、
前記コントローラ及び前記データインターフェイスブロックに接続され、アンパッカ出力を生成するアンパッカと、
出力を備えるデコーディングテーブルと、
前記デコーディングテーブルからの出力と前記アンパッカ出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、
を含み、
前記パターンモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パターンモード信号を生成し、
前記デコーディングテーブル、前記データインターフェイスブロック、前記水平同期検出器、及び前記コントローラは、システムクロック信号を受信する、請求項１２記載のビデオコントローラ。
【請求項１８】
前記タップカウンタが増分及び減分する、請求項１７記載のビデオコントローラ。
【請求項１９】
前記波形生成器が、
モード制御信号を生成し、タップ出力信号を備えるタップカウンタを含むコントローラと、
水平同期検出器と、
前記ビデオプロセッサに接続されたデータインターフェイスブロックと、
前記コントローラ及び前記データインターフェイスブロックに接続され、アンパッカ出力を生成するアンパッカと、
出力を備えるデコーディングテーブルと、
前記デコーディングテーブルからの出力と前記アンパッカ出力を受信し、パルス制御信号を生成するデコーディングテーブルマルチプレクサと、
を含み、
前記マルチパルスモードは、前記パルス制御信号及び前記タップ出力信号を受信し、パルスモード信号を生成し、
前記デコーディングテーブル、前記データインターフェイスブロック、前記水平同期検出器、及び前記コントローラは、システムクロック信号を受信する、請求項１２記載のビデオコントローラ。
【請求項２０】
前記パルス制御信号が、スタートパルス１、ストップパルス１、スタートパルス２、ストップパルス２である、請求項１９記載のビデオコントローラ。
【請求項２１】
前記パルス制御信号のそれぞれが６ビット幅である、請求項２０記載のビデオコントローラ。
【請求項２２】
前記タップカウンタが増分及び減分する、請求項１９記載のビデオコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザープリンタに関し、より詳細には、高精度なピクセル位置の制御を可能にする変調波形生成器に関する。
【背景技術】
【０００２】
レーザープリンタにおいては、まず、デジタル化画像を光導電体（photoconductor）上に走査することにより、印刷を実現する。通常、この走査は、例えば、光導電体上にエネルギービームをパルスする（pulse）レーザーダイオード又は発光ダイオードなどのダイオードによって実行される。この光導電体は、通常、局所化された電荷を保持する能力を有する光導電性材料によって被覆された可動表面（movable surface）を有している。この光導電体の表面は、ピクセルと呼ばれる小さな単位に概念的に分割されている。そして、それぞれのピクセル領域は、所与の電位に充電される能力を有しているが、電荷共有と、トナーが帯電領域に吸着する方式に起因し、周りのそれぞれのピクセルの電荷から完全に独立してはいない。従って、この電荷共有効果を利用して、より大きな又は小さなピクセルを効果的に生成し、吸着するトナーレイヤの厚さを制御し、１つのピクセルの一部分を単位として、個々のピクセルの位置を水平又は垂直に変更する。通常、これは、パルス幅変調波形（pulse width modulated waveform）によって実現されている。
【０００３】
このデジタル化画像は、基本的に、ラスタ内の二次元マトリックスに編成される。この画像は、複数のラインにデジタル化され、それぞれのラインは、複数の個別のポイントを有している。そして、このポイントのそれぞれは、光導電体上の１つのピクセルに対応している。それぞれのポイントには、その色や、密度などの潜在的なその他の属性に関係する情報に関連したバイナリ値が割り当てられている。これらのポイントのマトリックスが、結果的に生成される、デジタル的に保存される画像を構成する。このデジタル画像は、ラスタ画像としてコンピュータ読取り可能メモリ内に保存される。そして、ビデオブロックすなわち走査制御回路が、このラスタ画像を読み取り、レーザーを作動させて、所与のピクセルの着色の有無と着色の程度に基づいて、そのピクセルを選択的に露光させる。４色レーザープリンタの場合には、プリンタ内に少なくとも１つのレーザースキャナが含まれており、これを使用して、光導電体上に潜在的な（latent）静電気誘因方式の（electrostatic）画像を生成する。一般には、例えば、印刷対象のシアン、黄色、マゼンタ、及び黒などのそれぞれのカラープレーンごとに、１つの潜在的な静電気誘因方式の画像が生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ピクセル位置の制御を提供する従来技術による１つの方法は、外部の（external）パルス幅変調器を使用する方法である。しかしながら、この場合には、ピクセルの水平方向の行揃えが、右、左、又は中央に制限される。更には、水平同期の処理も複雑化する。
【０００５】
別の従来技術による技法は、ピクセル制御のための固定マルチオーバーサンプリングクロックを有する固定タップ（fixed tap）パルス幅変調器を使用する方法である。しかしながら、一般的なパルス幅変調器においては、通常、行揃えを有する単一パルス（single pulse）を備えており、任意の波形を許容してはいない。又、この技法の場合には、オーバーサンプリングクロックを生成する方法も制限されている。
【０００６】
或いは、この代わりに、フィードバックループ遅延タップ（feedback loop delay tap）パルス幅変調器を使用することも可能である。しかしながら、遅延要素には、カスタムレイアウトが必要である。又、プロセス（Ｐｒｏｃｅｓｓ）、電圧（Ｖｏｌｔａｇｅ）、温度（Ｔｅｍｐｅｒａｔｕｒｅ）、及びこれらＰＶＴのドリフトの調節のために、設計には、リアルタイム較正が必要である。又、遅延要素には、複雑な製造試験手順が必要であり、遅延要素の移植も不可能である。ディザリングされた（dithered）入力基準を使用することもできず、出力周波数スペクトルを簡単にスミア（smear）して高周波干渉（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＲＦＩ）を低減することもできない。そして、このような複雑な較正及び試験機能に起因して、設計が大規模なものになってしまう。
【課題を解決するための手段】
【０００７】
ビデオコントローラは、走査制御回路すなわちビデオブロックを含み、印刷制御エンジンと単一のレーザードライバに接続している。この新規のビデオブロックは、画像レンダリングの際に、マルチパルスモード及びパターンモードの制御を提供する。このビデオブロックは、ダイレクト・メモリ・アクセス（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ：ＤＭＡ）ブロック、ビデオプロセッサ、パターンモード及びマルチパルスモードを含む変調波形生成器、周波数シンセサイザ、構成レジスタ、及びデータバスを含んでいる。周波数シンセサイザは、変調波形生成器に接続されている。構成レジスタが、ＤＭＡブロック、ビデオプロセッサ、及び変調波形生成器に接続されている。バス制御信号を搬送するべく動作可能なデータバスが、ＤＭＡブロック、ビデオプロセッサ、変調波形生成器、及び構成レジスタを接続している。
【０００８】
変調波形生成器は、プログラム可能なオーバーサンプル比率を有するオーバーサンプリングクロック入力、プログラム可能なデコーディングテーブル、及び比較器を使用し、パターン及びパルス幅変調に類似した機能を提供する。デコーディングテーブルにパターンを読み込むと、（それぞれのピクセルコードごとに）任意のパターンが生成される。このパターンの幅は、テーブルの幅又はオーバーサンプル比率の小さいほうに制限されている。高オーバーサンプリングレートにおいては、パルス比較器を使用することにより、パルスを生成してピクセルウィンドウ内のどこにでも配置することができる。タップの数は、カウンタ、比較器、及びＡＳＩＣプロセス周波数の幅によって制限されている。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明のプリンタに対応する機能ブロックダイアグラム１０を示している。このプリンタ１０は、単一レーザー（single laser）ドライバ１２と印刷制御エンジン１４を含んでいる。この印刷制御エンジン１４及び単一レーザードライバ１２には、走査制御回路すなわちビデオブロック１８を含むビデオコントローラ１６が接続されている。又、このシステム１０には、印刷制御エンジン１４と通信状態にあるカートリッジアセンブリ２０と紙搬送アセンブリ２２が更に含まれている。
【００１０】
図２は、本発明の走査制御回路すなわちビデオブロック１８を示している。データバス２４が、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）ブロック２６、ビデオプロセッサ２８、変調波形生成器３０、構成（configuration）レジスタ３２を電気的に接続している。そして、構成レジスタ３２が、周波数シンセサイザ３４、ＤＭＡ２６、ビデオプロセッサ２８、及び変調波形生成器３０に双方向で接続されている。周波数シンセサイザ３４は、変調波形生成器３０に双方向で接続されている。図１に示されているシステム１０の場合には、変調波形生成器３０により、見掛け上の分解能が改善され、グレースケールが生成されると共に、コントラスト／密度が変化する。
【００１１】
本発明においては、変調波形生成器３０は、プログラム可能なオーバーサンプル比率を有するオーバーサンプリングクロック入力、プログラム可能なデコーディングテーブル、及び比較器を使用して、パターン及びパルス幅変調に類似した機能を提供する。この変調波形生成器は、デコーディングテーブルにパターンを読み込んだ場合に、（それぞれのピクセルコードごとに）任意のパターンを生成する。このパターンの幅は、テーブルの幅又はオーバーサンプル比率の小さいほうに制限されている。１出力ピクセル当たりのサンプルクロックの数をタップ数と呼ぶ。オーバーサンプリングレートが高いほど、１ピクセル当たりのタップ数も多くなり、パルス比較器を使用することにより、２つの独立したパルスを生成してピクセルウィンドウ内のどこにでも配置することができる。このタップ数は、カウンタ、比較器、及びＡＳＩＣプロセス周波数の幅によって制限されている。
【００１２】
図３は、図２に示されている変調波形生成器３０に対応する機能ブロックダイアグラムである。尚、パターン及びマルチパルスモード生成機能の両方について説明しているが、この変調波形生成器は、パターン又はマルチパルスモードのいずれかのみを含むことも可能である。そして、１つのモードのみを実装した場合には、モード選択回路は不要である。
【００１３】
マイクロコントローラ３６は、Ｃｏｎｆｉｇｕｒａｔｉｏｎ、Ｅｎａｂｌｅ、ＶｅｒｔｉｃａｌＳｙｎｃ、ＨｏｒｉｚｏｎｔａｌＳｙｎｃ、ＯｖｅｒｓａｍｐｌｅＣｌｏｃｋ、及びＳｙｓｔｅｍＣｌｏｃｋという各入力信号を受信する。ＯｖｅｒｓａｍｐｌｅＣｌｏｃｋ信号は、図２に示されている周波数シンセサイザ３４から受信する。そして、マイクロコントローラ３６内には、サブピクセルマージンカウンタ３８、ライン幅カウンタ４０、水平マージンカウンタ４２、垂直マージンカウンタ４４、及びタップカウンタ４６という複数のカウンタが存在している。又、オフセット追加（Add offset）ブロック４８も存在している。そして、生成される出力信号には、ＯｆｆｓｅｔＣｔｌ、ＭｏｄｅＣｔｌ、及びＴａｐＯｕｔｐｕｔが含まれる。
【００１４】
ＨｏｒｉｚｏｎｔａｌＳｙｎｃＤｅｔｅｃｔ信号は、プリンタ１０が行の開始位置に位置していることを示している。尚、レーザープリンタの中には、この信号を「ビーム検出」信号と呼ぶものも存在する。
【００１５】
ＶｅｒｔｉｃａｌＳｙｎｃ信号は、プリンタ１０が頁の最上位に位置していることを示している。
【００１６】
垂直マージンカウンタ４４は、垂直マージン（vertical margin）の制御を提供しており、プリンタが印刷までに「待機」することを要する行の数を示している。
【００１７】
行内における水平マージン（horizontal margin）の制御は、水平マージンカウンタ４２及びサブピクセルマージンカウンタ３８によって提供されている。これら２つのカウンタの組み合わせにより、印刷の開始位置を１つのピクセルの一部分に配置することができる。水平マージンカウンタ４２は、印刷を実行するまでの行の左端又は開始位置からの距離を、ピクセルを増分単位として示している。一方、サブピクセルマージンカウンタ３８は、印刷を実行までのこの左マージンからの距離を１つのピクセルの一部分（例：タップ）を単位として示している。
【００１８】
ライン幅カウンタ４０は、行の既定のライン幅（line width）を示している。これは、データによって「行末（end of line）」が示されていない場合に使用される。
【００１９】
動作の際には、構成レジスタ３２とビデオプロセッサ２８との接続のために、ＳｙｓｔｅｍＣｌｏｃｋ信号を使用する。サブピクセルマージンカウンタ３８、水平マージンカウンタ４２、タップカウンタ４６、及びオフセット追加ブロック４８は、ＯｖｅｒｓａｍｐｌｅＣｌｏｃｋ信号を受信し、この信号により、すべてのビデオ信号の生成をシステムの残りの部分よりも高い周波数において実行することができる。このように、高いＯｖｅｒＳａｍｐｌｅＣｌｏｃｋのレートにおいて、最小限の数の回路のみを稼働させることにより、設計の電力とゲートサイズを極小化することができる。
【００２０】
水平同期検出器（horizontal synchronization detector）５０は、ＯｖｅｒＳａｍｐｌｅＣｌｏｃｋ信号とＨｏｒｉｚｏｎｔａｌＳｙｎｃＤｅｔｅｃｔ信号を受信し、ＨｏｒｉｚｏｎｔａｌＳｙｎｃＤｅｔｅｃｔ信号を生成する。クロック変換（clock crossing）を含むデータインターフェイスブロック５２は、ＳｙｓｔｅｍＣｌｏｃｋ信号とＯｖｅｒｓａｍｐｌｅＣｌｏｃｋ信号を受信する。これは、更にデータを受信し、ビデオプロセッサ２８との間でＤａｔａＨａｎｄｓｈａｋｅ信号をやり取りする。動作の際には、このブロックは、ＳｙｓｔｅｍＣｌｏｃｋドメイン内に位置するビデオプロセッサ２８からデータを受信して、ＯｖｅｒＳａｍｐｌｅＣｌｏｃｋドメイン内に位置するロジック内においてこのデータを処理しなければならないため、クロック変換機能を必要としている。
【００２１】
アンパッカ（unpacker）ブロック（これは、４ビットにアンパックする）５４は、データインターフェイスブロック５２の出力とＯｆｆｓｅｔＣｔｌ信号を受信する。そして、入力（incoming）データ信号を４ビットエンコード値にアンパックする。入力データは、１、２、又は４ビット／ピクセル（bit per pixel：ｂｐｐ）を表す３２ビットのパックされたデータである。１ｂｐｐ及び２ｂｐｐデータは、いずれも４ビット値を完全に規定していないため、１ｂｐｐ及び２ｂｐｐデータの場合には、オフセット追加ブロック４８が、デコーディングテーブル５６の異なる部分を使用する手段を提供している。この結果、これらのモードの場合には、入力ピクセル値に対して追加オフセット値が追加され、４ビット値が生成される。
【００２２】
例えば、このブロックが１ｂｐｐデータを受信し、オフセット追加ブロック４８が値８によって構成されている場合には、エントリ８を「０」のデータ値に使用し、エントリ９を「１」のデータ値に使用することになる。
【００２３】
デコーディングテーブル５６は、ＳｙｓｔｅｍＣｌｋを受信し、構成レジスタ３２との間でＲｅｇｉｓｔｅｒＰｒｏｇｒａｍＩｎｔｅｒｆａｃｅ信号をやり取りする。この実施例においては、デコーディングテーブル５６は、それぞれが２４ビットの情報を格納する１６個のレジスタの組として実装することができる。従って、幅が２４ビットの１６個の出力信号が存在する。例えば、それぞれのピクセルが４ビットによって表されている場合には、そのピクセルの起動には、最大１６個の選択肢が存在している。それぞれのピクセル値を使用することにより、単一レジスタの２４ビットの値を選択することができる。尚、この実施例においては、すべてのビットがパラレルであるものとして出力を説明しているが、起動をシーケンシャルに説明することも可能である（例：ＲＡＭやルックアップテーブル（Ｌｏｏｋ−Ｕｐ  Ｔａｂｌｅ：ＬＵＴ））。但し、このデコーディングテーブル５６がＲＡＭの形態である場合には、そのＲＡＭは、高周波数ＯｖｅｒＳａｍｐｌｅＣｌｏｃｋドメイン内に配置するか、或いは、この高周波数ドメインにデータを移動させるクロック変換ブロックを必要とすることになろう。このデコーディングテーブル５６は、プロセッサクロックドメインにおいて動作するが、このテーブルを実行中に更新する必要はない。印刷プロセスにおいて、出力データが変化しないため、このシステムは、クロック変換の問題を有していない。
【００２４】
デコーディングテーブルマルチプレクサ（ＭＵＸ）５８は、デコーディングテーブル５６からの１６個の出力信号と、アンパッカブロック５４からのアンパックされた４ビットエンコード値を受信する。このデコーディングテーブルＭＵＸ５８の出力は、パターン又はパルスという２つのモードのうちの１つにおいて使用される２４ビット値である。デコーディングテーブルＭＵＸ５８は、デコーディングテーブル５６内にインデックス付けし、そのアンパックされたピクセルに使用するテーブルエントリを選択する。
【００２５】
パターンモードＭＵＸ６０は、このデコーディングテーブルＭＵＸ５８からの２４ビット値を入力として受信する。そして、セレクタ信号としてＴａｐＯｕｔｐｕｔ信号を受信する。パターンモードにおいては、オーバーサンプルレートにおいて、２４ビット値（又は、その一部）をビデオ出力に連続的にシフトする。任意の波形を生成可能であるが、これは、２４ビット又はオーバーサンプルレートの小さいほうに制限されている。この実施例の場合には、最大シリアル出力は、２４ビットであるが、デコーディングテーブル５６の幅に対応したものであってよい。
【００２６】
論理回路を含むマルチパルスモードブロック６２も、デコーディングテーブルＭＵＸ５８から２４ビット値を入力として受信する。そして、この入力をパルス制御信号（スタートパルス１、ストップパルス１、スタートパルス２、及びストップパルス２）として解釈する。この実施例の場合には、このパルス制御信号のそれぞれの幅は６ビットである。ＴａｐＯｕｔｐｕｔ信号をそれぞれのパルス制御信号と論理的に組み合わせることにより、パルス１又はパルス２のいずれが制御対象であるのかを判定する。この実施例の場合には、最大６４個のクロックサイクルを使用して１つのピクセルを表すことができる（例：１つのピクセルを１／６４の部分に分割配置することができる）。
【００２７】
マルチパルスモードにおいては、高オーバーサンプリングレートを印加可能であるが、デコーディングは、ピクセルウィンドウ内の１つ又は２つのパルスに制限されている。マイクロコントローラ３６が、データ経路のタイミングを調節すると共に、水平及び垂直同期を制御している。又、マイクロコントローラ３６は、ピクセルマージン及びサブピクセルマージンをも制御している。
【００２８】
モードセレクトＭＵＸ６４は、パターンモードブロック６０及びマルチパルスモードブロック６２の出力を入力信号として受信する。又、これは、マイクロコントローラ３６からＭｏｄｅＣｔｌ信号をも受信し、ＶｉｄｅｏＯｕｔ信号として伝送することを要する入力信号を判定する。
【００２９】
尚、以上においては、それぞれのビームが左から右に移動する単一ビームプリンタの環境において、本発明について説明したが、当業者であれば、以上の説明から、反対方向に移動する複数のビームを備えるデュアルビームプリンタの生成方法を想起することができよう。例えば、そのようなデュアルビームプリンタの場合には、それぞれのビームは、別個のビデオコントローラによって制御されることになろう。デコーディングテーブルは、２つのビデオコントローラ間において共有されることになろう。第１ビームは、左から右に移動し、第２ビームは、右から左に移動することになろう。第２ビームと関連付けられたタップカウンタは、カウントダウンし、第１ビームに関連付けられたタップカウンタは、カウントアップすることになろう。これは、異なる走査方向に起因するものである。
【００３０】
マルチビームレーザー印刷システムの場合には、それぞれのビームごとに、別個のビデオブロックを含むことができる。すべてのビデオブロックが同一のデコーディングテーブル値を使用可能であるため、単一の共通のデコーディングテーブルをすべてのビデオブロックに使用することができる。そして、このデコーディングテーブルの共有を活用することにより、ビデオ回路の全体サイズを縮小することが可能であろう。
【図面の簡単な説明】
【００３１】
【図１】本発明のプリンタを示す図である。
【図２】本発明の走査制御回路すなわちビデオブロックを示す図である。
【図３Ａ】図２に示されている変調波形生成器を示す図である。
【図３Ｂ】図２に示されている変調波形生成器を示す図である。
【符号の説明】
【００３２】
１０  プリンタ
１２  レーザードライバ
１４  印刷制御エンジン
１６  ビデオコントローラ
２４  データバス
２６  ＤＭＡブロック
２８  ビデオプロセッサ
３０  波形生成器
３２  構成レジスタ
３４  周波数シンセサイザ
３６  コントローラ
４６  タップカウンタ
５０  水平同期検出器
５２  データインターフェイスブロック
５４  アンパッカ
５６  デコーディングテーブル
５８  デコーディングテーブルマルチプレクサ
６４  モードセレクタ
【図１】
2006035860.tif 000003
【図２】
2006035860.tif 000004
【図３Ａ】
2006035860.tif 000005
【図３Ｂ】
2006035860.tif 000006