(57)【要約】【課題】歪みＳｉ層の下層のＳｉＧｅ層のキャリア移動度を高めることができ、波動関数のＳｉＧｅ層中へのしみ出しに伴う駆動力低下を抑制する。【解決手段】歪みＳｉチャネルを利用した電界効果トランジスタにおいて、下地絶縁膜２上に形成された、面内方向に圧縮方向の格子歪みを有するＳｉＧｅ結晶からなる第１の半導体層３と、第１の半導体層３上に形成された、面内方向に伸張方向の格子歪みを有するＳｉ結晶からなる第２の半導体層４と、第２の半導体層４上にゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６を挟んで第２の半導体層４に形成されたソース・ドレイン領域９，１０とを備えた。【選択図】図１
2006186382.tif 000002
【特許請求の範囲】
【請求項１】
下地絶縁膜上に形成された、面内方向に圧縮方向の格子歪みを有するＳｉＧｅ結晶からなる第１の半導体層と、
第１の半導体層上に形成された、面内方向に伸張方向の格子歪みを有するＳｉ結晶からなる第２の半導体層と、
第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで第２の半導体層に形成されたソース・ドレイン領域と、
を具備してなることを特徴とする電界効果トランジスタ。
【請求項２】
第２の半導体層としての歪みＳｉ結晶の膜厚が１０ｎｍ以下であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
第１の半導体層としての歪みＳｉＧｅ結晶の歪みが０．８％以上であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
第１の半導体層としての歪みＳｉＧｅ結晶のＧｅ組成ｘが０．４以上であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】
前記下地絶縁膜は、Ｓｉ結晶基板上に形成されたＳｉ酸化膜であることを特徴とする請求項１記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子の形成要素たる電界効果トランジスタに係わり、特に歪みＳｉチャネルの利用により高い電流駆動力を実現する電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ回路素子の高性能化，高機能化のため、歪みＳｉなどの高移動度のチャネル材料を用いることが検討されている。歪みＳｉは、基板面内方向に伸張歪みを有している。この伸張歪みの影響でバンド構造が変化し、電子，正孔の移動度が何れも無歪みのＳｉに比べて増大する。そして、歪みが増大するほど電子，正孔の移動度は高くなる。
【０００３】
通常、歪みＳｉ層は、より格子定数の大きな格子緩和ＳｉＧｅ層上にエピタキシャル成長することにより形成される。下地のＳｉＧｅ層のＧｅ組成が大きくなるほど歪みＳｉ層の歪み量が大きくなり、移動度はより高くなる。このような歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００４】
本発明者らを含む研究グループは、歪みＳｉとＳＯＩ（Si-On-Insulator）構造とを組み合わせたＭＯＳＦＥＴ（歪みＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた（例えば、非特許文献１参照）。この種の素子においては、歪みＳｉチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。
【０００５】
従って、歪みＳＯＩ−ＭＯＳＦＥＴでＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。特に、完全空乏型の超薄膜ＳＯＩ構造は、チャネルの不純物濃度を著しく高めることなく短チャネル効果を抑制できるので、ハイエンドの高速ロジックＣＭＯＳ回路に有効である。
【０００６】
ところで、このような完全空乏型の歪みＳＯＩ−ＭＯＳＦＥＴにおいては、短チャネル効果を抑制するために、ゲート長のスケーリングと共にボディー膜厚を薄くしていく必要がある。例えば、ゲート長が４０ｎｍの場合、歪みＳｉ層と下地のＳｉＧｅ層を足した厚さは１０ｎｍ程度まで薄くする必要がある。すると、必然的に歪みＳｉ層の厚さも１０ｎｍ以下となる。歪みＳｉ層の厚さが１０ｎｍ以下の場合、電子，正孔反転層の波動関数のＳｉＧｅ層へのしみ出しが無視できなくなる。特に、歪みＳｉ層の厚さが５ｎｍ以下になると、波動関数の１０％〜５０％程度が下地のＳｉＧｅ層へ分布する。
【０００７】
従来の構造で用いられている、ほぼ完全に格子緩和したＳｉＧｅ層においては、電子，正孔の移動度は何れも歪みＳｉの移動度を下回っている。このため、従来の歪みＳＯＩ構造を単純に薄膜化すると、低移動度のＳｉＧｅ層へのキャリア分布によって、歪みＳｉの移動度増大効果が相殺されてしまうという問題がある。さらに、微細化が進むにつれて、歪みＳｉ層の厚さは薄くなるので、ＳｉＧｅ層へのキャリア分布はより増大し、単位ゲート幅当たりの駆動力がより低下してしまうという問題がある。
【非特許文献１】T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe, and A.Toriumi, IEDM Technical Digests p.934 (1999), T.Tezuka, N.Sugiyama, T.Mizuno and S.Takagi, Symp. on VLSI Technology, p.96 (2002)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来、歪みＳｉチャネルを利用した電界効果トランジスタにおいては、歪みＳｉ層の下層のＳｉＧｅ層におけるキャリア移動度が低いために、波動関数のＳｉＧｅ層中へのしみ出しに伴う駆動力低下を招く問題があった。そしてこの問題は、歪みＳｉ層が薄膜化してくるほど顕著になる。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、歪みＳｉ層の薄膜化に伴う駆動力低下を抑制することができ、駆動力の更なる向上に寄与し得る電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち、本発明の一態様は、歪みＳｉチャネルを利用した電界効果トランジスタにおいて、下地絶縁膜上に形成された、面内方向に圧縮方向の格子歪みを有するＳｉＧｅ結晶からなる第１の半導体層と、第１の半導体層上に形成された、面内方向に伸張方向の格子歪みを有するＳｉ結晶からなる第２の半導体層と、第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで第２の半導体層に形成されたソース・ドレイン領域と、を具備してなることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、伸張歪みを有する歪みＳｉ層の下地としてのＳｉＧｅ層に圧縮歪みを与えることにより、ＳｉＧｅ層におけるキャリア移動度を高めることができ、これにより電子，正孔波動関数のＳｉＧｅ層へのしみ出しによる駆動力低下が抑制される。従って、歪みＳｉ層の薄膜化に伴う駆動力低下を抑制することができ、駆動力の更なる向上に寄与することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる歪みＳｉチャネルＭＯＳＦＥＴの概略構成を示す断面図である。
【００１５】
面方位（００１）のＳｉ基板１上に、厚さ１００ｎｍの酸化膜（ＳｉＯ2 膜）２、圧縮歪みを有する厚さ５ｎｍの歪みＳｉＧｅ層（第１の半導体層）３、伸張歪みを有する厚さ５ｎｍの歪みＳｉ層４（第２の半導体層）の積層構造が形成されている。
【００１６】
以下の説明において、歪みεは、歪みのない場合の格子定数ａ0 に対する、伝導チャネルを含む面に平行方向の格子定数の変化率を示すこととする。即ち、
ε＝（ａ//−ａ0）／ａ0 
である。ここで、歪みＳｉＧｅ層３のＧｅ組成は５０％で、１％の圧縮歪み（ε＝−０．０１）を有している。即ち、基板面内の格子定数が、歪みのない同一組成のＳｉＧｅの格子定数に比べて１％小さい。
【００１７】
一方、歪みＳｉ層４は、歪みＳｉＧｅ層３上にエピタキシャル成長しており、１％の伸張歪み（ε＝０．０１）を有している。即ち、基板面内の格子定数が、歪みのないＳｉの格子定数に比べて１％大きい。これは、Ｇｅ組成５０％の格子緩和したＳｉＧｅ結晶の格子定数がＳｉに比べ２％大きいので、ＳｉＧｅが１％の圧縮歪みを有していても、その基板面内方向の格子定数はＳｉより１％大きいためである。
【００１８】
歪みＳｉＧｅ層４のチャネル領域上部には、ゲート絶縁膜として１．５ｎｍ厚さのＳｉ酸化膜５、ゲート電極として幅４０ｎｍのＳｉ多結晶層６（厚さ２００ｎｍ）及びＮｉシリサイド層８（厚さ４０ｎｍ）の積層構造が形成されている。ゲート電極６の両側には、側壁絶縁膜７が形成されている。ゲート電極６と側壁絶縁膜７を挟んで、歪みＳｉ層４上にＮｉシリサイド層８が形成され、その上にソース領域９，ドレイン領域１０とそれぞれコンタクトするための金属配線１３が形成されている。
【００１９】
ｎ型ＭＯＳＦＥＴにおけるソース・ドレイン領域のＳｉ層は平均２×１０20ｃｍ-3、エクステンション領域は平均１×１０19ｃｍ-3の濃度の砒素でドーピングされている。一方、ｐ型ＭＯＳＦＥＴにおけるソース・ドレイン領域のＳｉ層は平均２×１０20ｃｍ-3、エクステンション領域は平均１×１０19ｃｍ-3の濃度の硼素でドーピングされている。
【００２０】
なお、本実施形態における歪みＳｉＧｅ層３の歪みと組成の範囲については、図２と図３を用いて以下のように規定される。図２は、ＳｉＧｅの正孔移動度を、Ｓｉの正孔移動度で規格化した移動度増大率を圧縮歪みの大きさに対して計算し、プロットした図である。本図より、歪みの増大と共に移動度増大率が単調に増加することが分かる。また、圧縮歪みが０．８％以上であれば、Ｇｅ組成が０．２以上において移動度増大率が１以上となる、即ち、Ｓｉに対し、歪みＳｉＧｅの移動度が増大することが分かる。
【００２１】
一方、図３は、ＳｉＧｅ層の歪みεSiGeを０．８％の圧縮歪みに固定した時の、歪みＳｉ層の電子，正孔の無歪みＳｉに対する移動度増大率をＧｅ組成に対して計算し、プロットした図である。なお、図中の実線は電子、波線は正孔を示している。図３において、Ｇｅ組成０．２未満のプロットが示されていないのは、Ｓｉ基板上にエピタキシャル成長するといった通常の手法では０．８％の圧縮歪みをＳｉＧｅ結晶に保持させることができないためである。
【００２２】
図３から、基本的にＧｅ組成が０．２以上の全域において、歪みＳｉは電子，正孔共に移動度増大効果が得られることが分かる。特に、Ｇｅ組成０．３５以上の領域で正孔の移動度増大が著しくなり、Ｇｅ組成０．４においては電子の移動度増大率を正孔の移動度増大率が上回ることが分かる。この場合、電子と正孔の移動度の差が無歪みの場合より小さくなるので、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動力バランスが改善する。よって、ＣＭＯＳ回路において、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのゲート幅の比（β比）をより１に近づけることができるので、設計が容易になる、寄生容量が低減する、などのメリットが生じる。
【００２３】
以上の計算結果より、本実施形態においては、ＳｉＧｅ層の圧縮歪みは０．８％以上であることが望ましい。更に望ましくは、ＳｉＧｅ層の圧縮歪みが０．８％以上であり、かつＧｅ組成が４０％以上であることが望ましい。
【００２４】
次に、図４を用いて本実施形態のＭＯＳＦＥＴの製造方法を説明する。
【００２５】
まず、図４（ａ）に示すように、Ｓｉ基板１、厚さ１００ｎｍの埋め込み酸化膜２、厚さ１０ｎｍのＳｉ薄膜１４から構成されるＳＯＩ基板上に、厚さ１７ｎｍ，Ｇｅ組成０．１５のＳｉＧｅ層１５、厚さ５ｎｍのＳｉキャップ層２９をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤなどによりエピタキシャル成長する。
【００２６】
次いで、図４（ｂ）に示すように、このウェハーを１０５０℃において酸素雰囲気中で熱処理し、表面に厚さ５９ｎｍの酸化膜１６を形成する。この酸化中に、酸化膜からＧｅ原子がＳｉＧｅ層１２中に押し出され、表面にはほぼ純粋なＳｉ酸化膜１６が生成される。一方、ＳｉＯ2 中でのＧｅの拡散係数は、ＳｉＧｅ結晶中に比べて極めて小さいので、Ｇｅ原子はＳｉＧｅ層１５中に閉じ込められる。さらに、ＧｅとＳｉとの相互拡散により酸化前に存在していたＳｉ層１４及び２９とＳｉＧｅ層１５との界面は消失し、Ｇｅ組成は均一となる。
【００２７】
その結果、ＳｉＧｅ膜厚に反比例してＧｅ組成は増大していく。酸化膜からＧｅを排出させ、かつ排出されたＧｅ原子を十分に拡散させるためには、９００℃以上の高温が必要となる。なお、この手法による絶縁膜上の結晶ＳｉＧｅ層の製造方法を便宜的に酸化濃縮法と呼ぶこととする。この酸化濃縮法により、Ｇｅ組成０．５，厚さ５ｎｍの歪みＳｉＧｅ膜３が形成される。この時点では、歪みＳｉＧｅ膜３の基板に平行方向（基板面内方向）の格子定数はＳｉと同一のままである。
【００２８】
次いで、表面の酸化膜１６を希弗酸、又は弗化アンモニウム溶液にて除去した後に、図４（ｃ）に示すように、Ｓｉ酸化膜１６’を５ｎｍ、Ｓｉ窒化膜１７を１００ｎｍ、さらにＳｉ酸化膜１８を２０ｎｍ、ＣＶＤにて順次堆積し、フォトリソグラフィーとＲＩＥにて活性領域をパターニングする。続いて、熱燐酸溶液にてＳｉ窒化膜１７の側壁を選択的に２０ｎｍエッチバックする。
【００２９】
次いで、図４（ｄ）に示すように、このメサ構造全体を１００ｎｍ厚さのＣＶＤ−Ｓｉ酸化膜１９で覆い、１１００℃にて熱処理を行う。すると、高温における酸化膜の粘性により、歪みＳｉＧｅ層３の歪みが徐々に緩和する。緩和の程度は、温度，熱処理時間によって決まる。本実施形態の場合、２時間の熱処理で、初め２％あった圧縮歪みが１％に減少した。ここで、圧縮歪みを完全に緩和させずに１％程度の歪みを残すことが重要である。
【００３０】
次いで、ＣＭＰ（Chemical Mechanical Polishing）により、表面を平坦化し、窒化膜１７の表面を露出させた後、図４（ｅ）に示すように、熱燐酸により窒化膜１７を、希弗酸で酸化膜１６を、それぞれ除去する。
【００３１】
次いで、図４（ｆ）に示すように、歪みＳｉＧｅ層３上に６ｎｍ厚さの歪みＳｉ層４を形成した後、熱酸化により１．５ｎｍ厚さのゲート酸化膜５を形成する。続いて、２００ｎｍ厚さのポリＳｉゲート電極６を順次形成し、不純物イオン２０をゲート電極６に注入する。このとき、ｎＭＯＳＦＥＴの領域にはＰイオンを４０ｋｅＶで４×１０15ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを５０ｋｅＶで４×１０15ｃｍ-2のドーズ量注入する。
【００３２】
次いで、図４（ｇ）に示すように、リソグラフィーとＲＩＥにより幅４０ｎｍのゲートを形成し、熱酸化によりポリＳｉゲート電極６の表面に３ｎｍの酸化膜５’を形成し、エクステンション形成用のイオン注入を行う。ここで、ｎＭＯＳＦＥＴの領域にはＡｓイオンを５ｋｅＶで２×１０13ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを４ｋｅＶで２×１０13ｃｍ-2のドーズ量注入する。
【００３３】
次いで、Ｓｉ窒化膜を２０ｎｍ堆積し、ＲＩＥによりポリＳｉゲート及びソース・ドレイン領域のＳｉ層の表面が露出するまでエッチングを行い、図４（ｈ）に示すように、ゲート側壁７を形成する。続いて、露出したポリＳｉゲート及びソース・ドレイン領域のＳｉ層の表面のＲＩＥダメージ層をＣＤＥにより除去した後に、２０ｎｍ厚のＳｉ層４’を成長する。次いで、ソース・ドレイン領域への不純物イオン注入を行う。ここで、ｎＭＯＳＦＥＴの領域にはＡｓイオンを１０ｋｅＶで２×１０15ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを８ｋｅＶで２×１０15ｃｍ-2のドーズ量注入する。続いて、１０００℃，５秒のＲＴＡにより不純物を活性化する。
【００３４】
次いで、Ｎｉを２０ｎｍ堆積し、５００℃で窒素中で１０分間熱処理し、ソース・ドレイン領域及びポリＳｉゲート上部にＮｉＳｉ層８を形成する。続いて、塩酸・過酸化水素混合液にて未反応のＮｉを除去する。次いで、層間絶縁膜１２を形成し、更にソース・ドレイン及びゲートにコンタクトするための金属配線１３を形成する。最後に、希釈水素雰囲気中で４５０℃，３０分間熱処理を行うことにより、前記図１に示す歪みＳＯＩ−ＭＯＳＦＥＴが完成する。
【００３５】
かくして製造される超薄膜ボディーを有する歪みＳＯＩ−ＭＯＳＦＥＴにおいては、伸張歪みを有する歪みＳｉ層４の下地となるＳｉＧｅ層３に圧縮歪みを与えることにより、電子，正孔波動関数のＳｉＧｅ層３へのしみ出しによる駆動力低下が抑制される。特に、ｐチャネルにおいては、歪みＳｉＧｅの正孔移動度の増大が顕著であるため、むしろ駆動力が向上する。よって、短チャネル効果が十分に抑制された、かつ高駆動力の微細ＭＯＳＦＥＴが得られる。
【００３６】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる歪みＳｉチャネルＭＯＳＦＥＴの概略構成を示す断面図である。
【００３７】
本実施形態は、ＳＯＩ構造の上下に伝導チャネルの存在する所謂ダブルゲート構造である。埋め込み酸化膜２より表面側の構造は第１の実施形態とほぼ共通である。一方、歪みＳｉＧｅ層３の裏面にも歪みＳｉ層２３，ゲート酸化膜２２，ポリＳｉゲート電極２１が形成され、これらは埋め込み酸化膜２で囲まれている。ここで、歪みＳｉＧｅ層３の厚さ、歪みＳｉ層４，２３の厚さはいずれも５ｎｍ、表面ゲート酸化膜５と裏面ゲート酸化膜２２の厚さはいずれも１．５ｎｍである。裏面歪みＳｉ層２３はゲート直下からエクステンション領域１１，ソース領域９，ドレイン領域１０の一部とオーバーラップしている。
【００３８】
本実施形態のダブルゲート構造により、第１の実施形態のシングルゲート構造に比べ、短チャネル効果を抑制することができる。また、サブスレッショールド係数（S-factor）を小さく抑えられるので、電源電圧を低電圧化することが可能である。本実施形態においては、第１の実施形態と同様の理由により、歪みＳｉＧｅ層３の圧縮歪みは０．８％以上であることが望ましい。更に望ましくは、歪みＳｉＧｅ層３の圧縮歪みが０．８％以上であり、かつＧｅ組成が４０％以上であることが望ましい。
【００３９】
次に、図６及び図７を用いて本実施形態のＭＯＳＦＥＴの製造方法を説明する。
【００４０】
まず、図６（ａ）に示すように、Ｓｉ基板１、厚さ５０ｎｍの埋め込み酸化膜２８、厚さ５０ｎｍの埋め込み窒化膜２５、厚さ２００ｎｍの埋め込み酸化膜２、厚さ１０ｎｍのＳｉ薄膜１４から構成されるＳＯＩ基板上に、厚さ１７ｎｍ，Ｇｅ組成０．１５のＳｉＧｅ層１５、厚さ５ｎｍのＳｉキャップ層２９をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤなどによりエピタキシャル成長する。
【００４１】
次いで、図６（ｂ）に示すように、第１の実施形態にて説明した１０５０℃における酸化濃縮法により、表面に厚さ５９ｎｍの酸化膜１６と、Ｇｅ組成０．５，厚さ５ｎｍの歪みＳｉＧｅ層３を形成する。この時点では、歪みＳｉＧｅ層３の基板に平行方向の格子定数はＳｉと同一のままである。
【００４２】
次いで、表面の酸化膜１６を希弗酸、又は弗化アンモニウム溶液にて除去した後に、図６（ｃ）に示すように、５ｎｍ厚さのＳｉ酸化膜１６’をＣＶＤにて堆積し、フォトリソグラフィーとＲＩＥにて活性領域をパターニングする。
【００４３】
次いで、図６（ｄ）に示すように、このメサ構造全体を１００ｎｍ厚さのＣＶＤ−Ｓｉ酸化膜１９で覆い、１１００℃にて熱処理を行う。すると、高温における酸化膜の粘性により、歪みＳｉＧｅ層３の歪みが徐々に緩和する。緩和の程度は、温度，熱処理時間によって決まる。本実施形態の場合、２時間の熱処理で、初め２％あった圧縮歪みが１％に減少した。
【００４４】
次いで、図６（ｅ）に示すように、表面の酸化膜を２０ｎｍまで薄膜化した後、フォトリソグラフィーによりレジスト２４のパターンを形成し、ＲＩＥにより活性領域の両側面に窒化膜２５に達する深さの穴２６を形成する。
【００４５】
次いで、図６（ｆ）に示すように、希弗酸又は弗化アンモニウム溶液により穴２６の側面の酸化膜をエッチバックし、活性領域下部に空洞２７を形成する。
【００４６】
次いで、図７（ａ）に示すように、歪みＳｉＧｅ層３の露出部に歪みＳｉ層をエピタキシャル成長することにより、歪みＳｉＧｅ層３の下部に歪みＳｉ層２３が形成され、歪みＳｉ層３の上部に歪みＳｉ層４が形成される。続いて、熱酸化することにより、歪みＳｉ層２３の下部にゲート絶縁膜（バックゲート絶縁膜）２２が形成され、歪みＳｉ層４の上部にゲート絶縁膜５が形成される。その後、ポリＳｉ膜を堆積することにより、ゲート絶縁膜２２の下部にポリＳｉゲート電極（バックゲート電極）２１が形成され、ゲート絶縁膜５の上部にポリＳｉゲート電極６が形成される。
【００４７】
ここで、ポリＳｉゲート電極６，２１は堆積時に２×１０20ｃｍ-3の濃度で不純物ドーピングされている。このとき、ｎＭＯＳＦＥＴの領域には砒素を、ｐＭＯＳＦＥＴの領域には硼素ドーピングする。
【００４８】
次いで、図７（ｂ）に示すように、リソグラフィーとＲＩＥによりポリＳｉゲート電極６を幅４０ｎｍのゲートパターンに加工し、熱酸化によりポリＳｉゲート表面に３ｎｍの酸化膜を形成し、エクステンション形成用のイオン注入を行う。ここで、ｎＭＯＳＦＥＴの領域にはＡｓイオンを１０ｋｅＶで４×１０13ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを８ｋｅＶで４×１０13ｃｍ-2のドーズ量注入する。
【００４９】
次いで、図７（ｃ）に示すように、Ｓｉ窒化膜を２０ｎｍ堆積し、ＲＩＥによりポリＳｉゲート及びソース・ドレイン領域のＳｉ層の表面が露出するまでエッチングを行い、ゲート側壁７を形成する。続いて、露出したポリＳｉゲート及びソース・ドレイン領域のＳｉ層の表面のＲＩＥダメージ層をＣＤＥにより除去した後に、２０ｎｍ厚のＳｉ層１４を成長する。その後、ソース・ドレイン領域への不純物イオン注入を行う。ここで、ｎＭＯＳＦＥＴの領域にはＡｓイオンを１０ｋｅＶで２×１０15ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを８ｋｅＶで２×１０15ｃｍ-2のドーズ量注入する。
【００５０】
次いで、１０００℃，５秒のＲＴＡにより不純物を活性化する。続いて、図７（ｄ）に示すように、Ｎｉを２０ｎｍ堆積し、５００℃で窒素中で１０分間熱処理し、ソース・ドレイン領域及びポリＳｉゲート上部にＮｉＳｉ層８を形成する。その後、塩酸・過酸化水素混合液にて未反応のＮｉを除去する。
【００５１】
次いで、層間絶縁膜１２を形成し、更にソース・ドレイン及びゲートにコンタクトするための金属配線１３を形成する。最後に、希釈水素雰囲気中で４５０℃，３０分間熱処理を行うことにより、前記図５に示す歪みＳＯＩ−ＭＯＳＦＥＴが完成する。
【００５２】
かくして製造される歪みＳＯＩ−ＭＯＳＦＥＴにおいては、伸張歪みを有する歪みＳｉ層４，２３の下地となるＳｉＧｅ層３に圧縮歪みを与えることにより、電子，正孔波動関数のＳｉＧｅ層３へのしみ出しによる駆動力低下が抑制されることになり、先の第１の実施形態と同様の効果が得られる。また、ＳＯＩ構造の上下に伝導チャネルの存在する所謂ダブルゲート構造を採用しているため、短チャネル効果の抑制，サブスレッショールド係数の低減が可能となり、電源電圧の更なる低電圧化をはかることができる。
【００５３】
（第３の実施形態）
図８は、本発明の第３の実施形態に係わる歪みＳｉチャネルＭＯＳＦＥＴの概略構成を説明するためのもので、（ａ）は鳥瞰図、（ｂ）は（ａ）のＡ−Ｂ断面図、（ｃ）は（ａ）のＣ−Ｄ断面図である。
【００５４】
本実施形態は、基板面に垂直方向に形成された壁面上に、基板面方向と平行方向のチャネルが形成された、所謂Ｆｉｎ−ＦＥＴ構造である。電流はＣ−Ｄ方向に沿って流れる。図８（ａ）のように、絶縁膜２上に、活性領域の形状をしたメサ構造が形成され、ゲート領域３０の薄い壁状の領域の両側及び上部が伝導チャネルとなる。
【００５５】
図８（ａ）のゲート領域３０の断面図が図８（ｂ）に示されている。幅５ｎｍの歪みＳｉＧｅ層３の周囲が厚さ５ｎｍの歪みＳｉ層４で取り囲まれ、厚さ１．５ｎｍのＳｉＯ2 ゲート絶縁膜５、２００ｎｍ厚のポリＳｉ層６と４０ｎｍ厚のＮｉシリサイド層８からなるゲート電極がさらに取り巻いている。また、図８（ｃ）に示すように、ゲート電極６の両脇には側壁絶縁膜７が形成されている。ソース・ドレイン領域９，１０においては、歪みＳｉ層４上にＮｉシリサイド膜８が形成されている。
【００５６】
本実施形態においては、第１の実施形態と同様の理由により、歪みＳｉＧｅ層３の圧縮歪みは０．８％以上であることが望ましい。更に望ましくは、歪みＳｉＧｅ層の圧縮歪みが０．８％以上であり、かつＧｅ組成が４０％以上であることが望ましい。また、チャネルの伝導方向及びチャネルの面指数に対し種々の選択が可能である。
【００５７】
まず、最も作成が容易で、かつ、ｐチャネルの駆動力が最大となる構造は、チャネル方向（Ｃ−Ｄ方向）が［１１０］方向で、ゲート領域３０の基板に垂直な壁面３２の面指数が（１１０）又は（１-1０）となる構造である。これは、最も大量に流通している通常のオリエンタルフラット（ＯＦ）構造（［１１０］方向）を持つ（００１）ＳＯＩ基板を使うことができる。
【００５８】
また、ｎチャネルの駆動力が最大となる構造は、チャネル方向（Ｃ−Ｄ方向）が［１００］方向で、ゲート領域３０の基板に垂直な壁面３２の面指数が（１００）又は（０１０）となる構造である。これは、ＯＦが［１００］方向の（００１）ＳＯＩ基板で作成可能である。或いは通常の［１１０］方向のＯＦを有する（００１）ＳＯＩ基板上に４５°パターンを回転させることによっても可能である。更に、（０１１）ＳＯＩ基板上に、チャネル方向（Ｃ−Ｄ方向）が［１００］方向で、ゲート領域３０の基板に垂直な壁面３２の面指数が（０-1１）となる構造、或いはチャネル方向（Ｃ−Ｄ方向）が［０１-1］方向で、ゲート領域３０の基板に垂直な壁面３２の面指数が（１００）となる構造も可能である。
【００５９】
次に、図９及び図１０を用いて本実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００６０】
まず、図９（ａ）に示すように、Ｓｉ基板１、厚さ１００ｎｍの埋め込み酸化膜２、厚さ３０ｎｍのＳｉ薄膜１４から構成されるＳＯＩ基板上に、厚さ１６７ｎｍ，Ｇｅ組成０．１５のＳｉＧｅ層１５、厚さ５ｎｍのＳｉキャップ層２９をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤなどによりエピタキシャル成長する。
【００６１】
次いで、図９（ｂ）に示すように、１０５０℃における酸化濃縮法により、表面に厚さ３３８ｎｍの酸化膜１６と、Ｇｅ組成０．５，厚さ５０ｎｍの歪みＳｉＧｅ膜３を形成する。第１及び第２の実施形態の場合と異なり、本実施形態においては、酸化前ＳｉＧｅ膜厚が十分厚いため、酸化前に２％であった圧縮歪みがこの時点で１％に減少した。
【００６２】
次いで、図９（c1）の断面図及び（c2）の鳥瞰図に示すように、表面の酸化膜１６を希弗酸、又は弗化アンモニウム溶液にて除去した後に、フォトリソグラフィーとＲＩＥにて活性領域３１をパターニングする。
【００６３】
次いで、図９（d1）の断面図及び（d2）の鳥瞰図に示すように、６ｎｍ厚さの歪みＳｉ層４を形成し、続いて熱酸化により１．５ｎｍ厚さのゲート酸化膜５を形成する。次いで、２００ｎｍ厚さのポリＳｉゲート電極６を順次形成する。ここで、ポリＳｉゲート電極６は堆積時に２×１０20ｃｍ-3の濃度で不純物ドーピングされている。このとき、ｎＭＯＳＦＥＴの領域には砒素を、ｐＭＯＳＦＥＴの領域には硼素をドーピングする。次いで、リソグラフィーとＲＩＥにより幅４０ｎｍのポリＳｉゲート電極６を形成する。次いで、熱酸化によりポリＳｉゲート電極６の表面に３ｎｍの酸化膜を形成し、エクステンション形成用の不純物イオン２０の注入を行う。
【００６４】
ここで、チャネルとなる壁面に注入するため、図９（d2）に示すように、壁面に対して４５°の角度で２方向から注入を行う。ｎＭＯＳＦＥＴの領域にはＡｓイオンを５ｋｅＶで一方向当たり2×1013ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを４ｋｅＶで一方向当たり２×１０13ｃｍ-2のドーズ量注入する。
【００６５】
次いで、Ｓｉ窒化膜を２０ｎｍ堆積し、ＲＩＥによりポリＳｉゲート及びソース・ドレイン領域９，１０のＳｉ層の表面が露出するまでエッチングを行い、図１０（a1）の断面図及び（a2）の鳥瞰図に示すように、ゲート側壁７を形成する。次いで、露出したポリＳｉゲート及びソース・ドレイン領域９，１０のＳｉ層の表面のＲＩＥダメージ層をＣＤＥにより除去した後に、２０ｎｍ厚のＳｉ層４’を成長する。
【００６６】
次いで、ソース・ドレイン領域への不純物イオン注入を行う。ここで、チャネルとなる壁面に注入するため、図１０（a2）に示すように、壁面に対して４５°の角度で２方向から注入を行う。ｎＭＯＳＦＥＴの領域にはＡｓイオンを１０ｋｅＶで２×１015ｃｍ-2のドーズ量注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを８ｋｅＶで一方向当たり２×１０15ｃｍ-2のドーズ量注入する。次いで、１０００℃、５秒のＲＴＡにより不純物を活性化する。
【００６７】
次いで、図１０（b1）の断面図及び（b2）の鳥瞰図に示すように、Ｎｉを２０ｎｍ堆積し、５００℃で窒素中で１０分間熱処理し、ソース・ドレイン領域９，１０及びポリＳｉゲート上部にＮｉＳｉ層８を形成する。続いて、塩酸・過酸化水素混合液にて未反応のＮｉを除去する。その後、層間絶縁膜１２を形成し、更にソース・ドレイン領域９，１０及びゲートにコンタクトするための金属配線１３を形成する。最後に、希釈水素雰囲気中で４５０℃，３０分間熱処理を行うことにより、前記図８に示す歪みＳＯＩ−ＭＯＳＦＥＴが完成する。
【００６８】
なお、図９（ｃ）の活性領域パターンを得る方法として、図１１に示す方法を用いることも可能である。即ち、まず図１１（ａ）に示すように、Ｓｉ基板１、厚さ１００ｎｍの埋め込み酸化膜２、厚さ１０ｎｍのＳｉ薄膜１４から構成されるＳＯＩ基板上に、厚さ５８ｎｍ，Ｇｅ組成０．０９のＳｉＧｅ層１５、厚さ５ｎｍのＳｉキャップ層２９をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤなどによりエピタキシャル成長する。
【００６９】
次いで、図１１（b1）の断面図及び（b2）の鳥瞰図に示すように、フォトリソグラフィーとＲＩＥにて活性領域３１をパターニングする。このとき、後の酸化工程にてゲート部の壁の幅Ｗｇが減少することを考慮し、最終的な値である５ｎｍに対し、酸化で消費される厚さを加え、Ｗｇ＝５０ｎｍとした。
【００７０】
次いで、図１１（c1）の断面図及び（c2）の鳥瞰図に示すように、１０５０℃における酸化濃縮法により、表面に厚さ５０ｎｍの酸化膜１６と、Ｇｅ組成０．５，Ｗｇ＝５ｎｍの歪みＳｉＧｅ層３を形成する。第１及び第２の実施形態の場合と異なりこの場合には、酸化前ＳｉＧｅ膜厚が十分厚いため、酸化前に２％であった圧縮歪みがこの時点で１％に減少した。次いで、表面の酸化膜１６を希弗酸、又は弗化アンモニウム溶液にて除去する。これ以降は、図９（ｄ）以降の工程と共通となる。
【００７１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１から第３の実施形態においては、表面側（ゲート側）チャネルは全て歪みＳｉ層であったが、積層順が逆となる、表面側（ゲート側）が歪みＳｉＧｅ層となる構造も可能である。何故なら、ボディー膜厚の薄膜化につれ、波動関数が両方の層に分布するため、積層順を逆にしても同様の効果が得られるためである。また、ボディーを形成する材料としては、ＳｉとＳｉＧｅの組み合わせのみならず、Ｓｉ，Ｇｅ，Ｃ，Ｓｎのいずれか、或いはこれらによって構成される任意の合金（Ｓｉ1-xＣx，Ｓｉ1-x-yＧｅxＣy，Ｓｉ1-x-yＧｅxＳｎy など）の組み合わせを用いることもできる。例えば、Ｓｉ1-xＧｅx とＳｉ1-yＧｅy （ｘ≠ｙ）、ＳｉとＳｉ1-xＣx、ＧｅとＳｉ1-xＧｅx、或いはＧｅとＧｅ1-xＳｎx、等の組み合わせが有効である。
【００７２】
また、第２の半導体層としての歪みＳｉ結晶の膜厚は５ｎｍに限るものではなく、仕様に応じて適宜変更可能である。但し、電子，正孔反転層の波動関数のＳｉＧｅ層へのしみ出しが無視できなくなるのが１０ｎｍ以下であるため、歪みＳｉ層が１０ｎｍ以下で本発明の効果は顕著に表れる。また、第１の半導体層としてのＳｉＧｅ結晶の圧縮歪みは１％としたが、０．８％以上であればよい。さらに、ＳｉＧｅ結晶のＧｅ組成ｘは０．２以上であればよく、特に正孔の移動度増大のためには０．４以上が望ましい。また、歪みＳｉＧｅ層の下地絶縁膜は、必ずしもＳｉＯ2 に限るものではなく、仕様に応じて適宜変更可能である。
【００７３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態に係わる歪みＳｉチャネルＭＯＳＦＥＴの概略構成を示す断面図。
【図２】第１の実施形態を説明するためのもので、圧縮歪みと移動度増大率との関係を示す図。
【図３】第１の実施形態を説明するためのもので、下地ＳｉＧｅのＧｅ組成と移動度増大率との関係を示す図。
【図４】第１の実施形態におけるＭＯＳＦＥＴの製造工程を示す断面図。
【図５】第２の実施形態に係わる歪みＳｉチャネルＭＯＳＦＥＴの概略構成を示す断面図。
【図６】第２の実施形態におけるＭＯＳＦＥＴの製造工程を示す断面図。
【図７】第２の実施形態におけるＭＯＳＦＥＴの製造工程を示す断面図。
【図８】第３の実施形態に係わる歪みＳｉチャネルＭＯＳＦＥＴの概略構成を示す鳥瞰図と断面図。
【図９】第３の実施形態におけるＭＯＳＦＥＴの製造工程を示す断面図と鳥瞰図。
【図１０】第３の実施形態におけるＭＯＳＦＥＴの製造工程を示す断面図と鳥瞰図。
【図１１】第３の実施形態における活性領域パターンの形成工程を示す断面図と鳥瞰図。
【符号の説明】
【００７５】
１…Ｓｉ基板、２…埋め込み絶縁層、３…歪みＳｉＧｅ層（第１の半導体層）、４…歪みＳｉ層（第２の半導体層）、５…ゲート絶縁膜、６…ゲート電極、７…側壁絶縁膜、８…シリサイド層、９…ソース領域、１０…ドレイン領域、１１…エクステンション領域、１２…層間絶縁膜、１３…金属配線、１４…Ｓｉ層、１５…ＳｉＧｅ層、１６…Ｓｉ酸化膜、１７…Ｓｉ窒化膜、１８…Ｓｉ酸化膜、１９…Ｓｉ酸化膜、２０…不純物イオン、２１…バックゲート電極、２２…バックゲート絶縁膜、２３…裏面歪みＳｉ層、２４…フォトレジスト、２５…Ｓｉ窒化膜、２６…穴、２７…空洞、２８…埋め込み酸化膜、２９…Ｓｉキャップ層、３０…ゲート領域、３１…活性領域、３２…壁面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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