(57)【要約】【課題】  表示パネルを構成する各表示画素内に設けられた保持容量や寄生容量に起因する、表示データ（階調信号電流）の書込動作の遅延や書き込み不足、輝度特性の劣化を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができる画素駆動回路、及び、表示画質の劣化を抑制することができる画像表示装置を提供する。【解決手段】  画素駆動回路ＤＣＡは、書込制御用の薄膜トランジスタＴｒ１２に形成されるゲート−ソース間の寄生容量Ｃgs2が、ゲート−ドレイン間の寄生容量Ｃgd2よりも大きく（Ｃgd2＜Ｃgs2）なるように設定されている。薄膜トランジスタＴｒ１２の具体的な素子構造は、ドレイン電極及びソース電極の平面形状が非対称形状を有し、例えば、円弧状の外周部を有して相互に対向し、半円形状及び半円弧状に延在して形成された電極構造を有している。【選択図】  図８
2006091654.tif 000002
【特許請求の範囲】
【請求項１】
表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、
少なくとも、
前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、
前記階調信号を前記電荷保持手段に供給するタイミングを制御する書込制御手段と、
前記電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する発光制御手段と、
を備え、
前記書込制御手段及び前記発光制御手段は、各々、電界効果型トランジスタを備えて構成され、
少なくとも前記電界効果型トランジスタのいずれかは、少なくとも、ゲート電極、ソース電極及びドレイン電極に所定電圧が印加されたときに前記ソース電極と前記ドレイン電極間の電流路に流れる電流を維持して、前記ゲート電極と前記ソース電極間に形成されるソース側寄生容量と、前記ゲート電極と前記ドレイン電極間に形成されるドレイン側寄生容量との容量値が異なるように設定されていることを特徴とする画素駆動回路。
【請求項２】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に前記階調信号が供給され、前記ゲート電極に選択信号が印加されるトランジスタであって、
前記ドレイン側寄生容量が前記ソース側寄生容量の容量値より小さくなるように設定されていることを特徴とする請求項１記載の画素駆動回路。
【請求項３】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記発光素子の一端側が接続され、前記ゲート電極に制御信号が印加されるトランジスタであって、
前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする請求項１記載の画素駆動回路。
【請求項４】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に選択信号が印加されるトランジスタであって、
前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より小さくなるように設定されていることを特徴とする請求項３記載の画素駆動回路。
【請求項５】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に選択信号が印加されるトランジスタであって、
前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする請求項３記載の画素駆動回路。
【請求項６】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極と前記ドレイン電極の平面形状が非対称になるように形成されていることを特徴とする請求項１乃至５のいずれかに記載の画素駆動回路。
【請求項７】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極側と前記ドレイン電極側のゲート電極の幅が異なるように形成されていることを特徴とする請求項１乃至６のいずれかに記載の画素駆動回路。
【請求項８】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が円弧状に形成されていることを特徴とする請求項６又は７記載の画素駆動回路。
【請求項９】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ゲート電極は、円弧状の帯状の平面形状を有することを特徴とする請求項８記載の画素駆動回路。
【請求項１０】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が直線状に形成されていることを特徴とする請求項６又は７記載の画素駆動回路。
【請求項１１】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ゲート電極は、矩形状の平面形状を有することを特徴とする請求項１０記載の画素駆動回路。
【請求項１２】
前記各電界効果型トランジスタは、アモルファスシリコンからなる半導体層を備えた素子構造を有していることを特徴とする請求項１乃至１１のいずれかに記載の画素駆動回路。
【請求項１３】
前記書込制御手段は、前記ソース電極と前記ドレイン電極間に形成される電流路の一端側に所定の電源電圧が印加され、前記ゲート電極に選択信号が印加される、前記電界効果型トランジスタからなる第１のトランジスタと、前記ソース電極と前記ドレイン電極間に形成される電流路の一端側に前記階調信号が供給され、前記ゲート電極に選択信号が印加される、前記電界効果型トランジスタからなる第２のトランジスタと、を備え、
前記発光制御手段は、前記ソース電極と前記ドレイン電極間に形成される電流路の一端側に前記電源電圧が印加されるとともに、他端側に前記発光素子の一端側が接続され、ゲート電極に前記第１のトランジスタの前記電流路の他端側が接続された、前記電界効果型トランジスタからなる第３のトランジスタを備え、
前記電荷保持手段は、前記第３のトランジスタの前記制御端子と前記電流路の他端側との間に接続された容量素子を備え、
前記第３のトランジスタの前記電流路を介して流れる電流を、前記発光素子に前記発光駆動電流として供給することを特徴とする請求項１乃至１２のいずれかに記載の画素駆動回路。
【請求項１４】
前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする請求項１乃至１３のいずれかに記載の画素駆動回路。
【請求項１５】
表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、
前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、
前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する書込制御手段と、前記電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する発光制御手段と、を備え、
前記書込制御手段及び前記発光制御手段は、各々、電界効果型トランジスタを備えて構成され、
少なくとも前記電界効果型トランジスタのいずれかは、少なくとも、ゲート電極、ソース電極及びドレイン電極に所定電圧が印加されたときに前記ソース電極と前記ドレイン電極間の電流路に流れる電流を維持して、前記ゲート電極とソース電極間に形成されるソース側寄生容量と、前記ゲート電極と前記ドレイン電極間に形成されるドレイン側寄生容量との容量値が異なるように設定されていることを特徴とする画像表示装置。
【請求項１６】
前記画像表示装置は、少なくとも、
前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記書込制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、
前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインを介して前記表示画素に供給する信号駆動手段と、
を備えることを特徴とする請求項１５記載の画像表示装置。
【請求項１７】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に前記階調信号が供給され、前記ゲート電極に前記選択信号が印加されるトランジスタであって、
前記ドレイン側寄生容量が前記ソース側寄生容量の容量値より小さくなるように設定されていることを特徴とする請求項１６記載の画像表示装置。
【請求項１８】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記発光素子の一端側が接続され、前記ゲート電極に制御信号が印加されるトランジスタであって、
前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする請求項１５又は１６記載の画像表示装置。
【請求項１９】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に前記選択信号が印加されるトランジスタであって、
前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より小さくなるように設定されていることを特徴とする請求項１６記載の画像表示装置。
【請求項２０】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に前記選択信号が印加されるトランジスタであって、
前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする請求項１６記載の画像表示装置。
【請求項２１】
前記各電界効果型トランジスタは、アモルファスシリコンからなる半導体層を備えた素子構造を有していることを特徴とする請求項１５乃至２０のいずれかに記載の画像表示装置。
【請求項２２】
前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする請求項１５乃至２１のいずれかに記載の画像表示装置。
【請求項２３】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極と前記ドレイン電極の平面形状が非対称になるように形成されていることを特徴とする請求項１５乃至２２のいずれかに記載の画像表示装置。
【請求項２４】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極側と前記ドレイン電極側のゲート電極の幅が異なるように形成されていることを特徴とする請求項１５乃至２３のいずれかに記載の画像表示装置。
【請求項２５】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が円弧状に形成され、前記ゲート電極は、円弧状の帯状の平面形状を有するように形成されていることを特徴とする請求項１５乃至２４のいずれかに記載の画像表示装置。
【請求項２６】
前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が直線状に形成され、前記ゲート電極は、矩形状の平面形状を有するように形成されていることを特徴とする請求項１５乃至２４のいずれかに記載の画像表示装置。
【請求項２７】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１５乃至２６のいずれかに記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を２次元配列した表示パネルを備えた画像表示装置に関する。
【背景技術】
【０００２】
従来、有機エレクトロルミネッセント素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を具備する表示画素を、２次元配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）が知られている。
【０００３】
特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、近年携帯機器を始め、様々な電子機器に広く利用されている液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、また、視野角依存性もなく、高輝度・高コントラスト化、表示画質の高精細化等が可能であるとともに、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化や低消費電力化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。
【０００４】
そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路（画素駆動回路、又は、発光駆動回路）を備えたものが知られている。
【０００５】
図１９は、従来技術における発光素子型ディスプレイの要部を示す概略構成図であり、図２０は、従来技術における発光素子型ディスプレイに適用可能な表示画素（画素駆動回路及び発光素子）の構成例を示す等価回路図である。
特許文献１等に記載されたアクティブマトリクス型有機ＥＬ表示装置は、概略、図１９に示すように、行、列方向に配設された複数の走査ライン（選択ライン）ＳＬｐ及びデータライン（信号ライン）ＤＬｐの各交点近傍に、複数の表示画素ＥＭｐがマトリクス状に配置された表示パネル１１０Ｐと、各走査ラインＳＬｐに接続された走査ドライバ（走査線駆動回路）１２０Ｐと、各データラインＤＬｐに接続されたデータドライバ（データ線駆動回路）１３０Ｐと、を備え、データドライバ１３０Ｐにおいて表示データに応じた階調信号電圧Ｖpixを生成して、各データラインＤＬｐを介して各表示画素ＥＭｐに供給する構成を有している。
【０００６】
ここで、各表示画素ＥＭｐは、図２０に示すように、ゲート端子が走査ラインＳＬｐに、ソース端子及びドレイン端子がデータラインＤＬｐ及び接点Ｎ１１１に各々接続された薄膜トランジスタ（ＴＦＴ）Ｔｒ１１１と、ゲート端子が接点Ｎ１１１に接続され、ソース端子に接地電位Ｖgndが印加された薄膜トランジスタＴｒ１１２と、を備えた画素駆動回路ＤＣｐ、及び、該画素駆動回路ＤＣｐの薄膜トランジスタＴｒ１１２のドレイン端子にアノード端子が接続され、カソード端子に接地電位Ｖgndよりも低電位の低電源電圧Ｖssが印加された有機ＥＬ素子（電流制御型の発光素子）ＯＥＬを有して構成されている。
【０００７】
ここで、図２０において、Ｃｐは、薄膜トランジスタＴｒ１１２のゲート−ソース電極間に形成される寄生容量（保持容量）である。また、薄膜トランジスタＴｒ１１１は、ｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１１２は、ｐチャネル型の電界効果型トランジスタにより構成されている。
【０００８】
そして、このような構成を有する表示画素ＥＭｐからなる表示パネル１１０Ｐを備えた表示装置においては、まず、走査ドライバ１２０Ｐから各行の走査ラインＳＬｐに選択レベル（ハイレベル）の走査信号Ｖselを順次印加することにより、行ごとの表示画素ＥＭｐ（画素駆動回路ＤＣｐ）の薄膜トランジスタＴｒ１１１がオン動作して、当該表示画素ＥＭｐが選択状態に設定される。
【０００９】
この選択タイミングに同期して、データドライバ１３０Ｐにより表示データに応じた階調信号電圧Ｖpixを生成して、各列のデータラインＤＬｐに印加することにより、当該階調信号電圧Ｖpixが各表示画素ＥＭｐ（画素駆動回路ＤＣｐ）の薄膜トランジスタＴｒ１１１を介して、接点Ｎ１１１（すなわち、薄膜トランジスタＴｒ１１２のゲート端子）に印加される。これにより、薄膜トランジスタＴｒ１１２が当該階調信号電圧Ｖpixに応じた導通状態でオン動作して、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２及び有機ＥＬ素子ＯＥＬを介して低電源電圧Ｖssに流れ、有機ＥＬ素子ＯＥＬが表示データに応じた輝度階調で発光動作する。
【００１０】
次いで、走査ドライバ１２０Ｐから走査ラインＳＬｐに非選択レベル（ローレベル）の走査信号Ｖselを印加することにより、行ごとの各行の表示画素ＥＭｐの薄膜トランジスタＴｒ１１１がオフ動作して、当該表示画素ＥＭｐが非選択状態に設定され、データラインＤＬｐと画素駆動回路ＤＣｐとが電気的に遮断される。このとき、薄膜トランジスタＴｒ１１２のゲート端子に印加され、寄生容量Ｃｐに保持された電圧に基づいて、薄膜トランジスタＴｒ１１２は、オン状態を持続することになり、上記選択状態と同様に、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２を介して有機ＥＬ素子ＯＥＬに流れて、発光動作が継続される。この発光動作は、次の表示データに応じた階調信号電圧Ｖpixが各行の表示画素ＥＭｐに印加される（書き込まれる）まで、例えば、１フレーム期間継続するように制御される。
【００１１】
このような駆動制御方法は、各表示画素ＥＭｐ（画素駆動回路ＤＣｐの薄膜トランジスタＴｒ１１２のゲート端子）に印加する電圧（階調信号電圧Ｖpix）を調整することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させていることから、電圧指定方式（又は、電圧印加方式）と呼ばれている。
【００１２】
ところで、このような電圧指定方式を採用した画素駆動回路ＤＣｐを備えた表示画素ＥＭｐにおいては、選択機能を有する薄膜トランジスタＴｒ１１１や発光駆動機能を有する薄膜トランジスタＴｒ１１２の素子特性（チャネル抵抗等）が、外部環境（周囲の温度等）や使用時間等に依存してバラツキや変動（劣化）を生じた場合には、発光素子（有機ＥＬ素子ＯＥＬ）に供給される発光駆動電流が変動することになり、長期間にわたり安定的に所望の発光特性（所定の輝度階調での表示）を実現することが困難になるという問題を有していた。
【００１３】
また、表示パネルの高精細化を図るために、各表示画素を微細化すると、画素駆動回路ＤＣｐを構成する薄膜トランジスタＴｒ１１１及びＴｒ１１２の動作特性（ソース−ドレイン間電流等）のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有していた。
【００１４】
そこで、このような問題点を解決する構成として、特許文献２等に記載されているような、いわゆる、電流印加方式（又は、電流指定方式）と呼ばれる駆動制御方法に対応した画素駆動回路の構成が知られている。なお、この電流印加方式に対応した表示画素（画素駆動回路）の具体的な構成例については、後述する「発明を実施するための最良の形態」において詳しく説明するが、概略、以下のような構成及び動作（機能）を有するものである。
【００１５】
すなわち、電流印加方式に対応した画素駆動回路においては、例えば、少なくとも、表示画素を選択状態に設定し、表示画素（画素駆動回路）への表示データ（階調信号電流）の書き込み可能なタイミングを制御する選択制御手段（上述した薄膜トランジスタＴｒ１１１に相当する）と、該書き込まれた階調信号に基づいて、発光素子（例えば、上述した有機ＥＬ素子等）に供給する発光駆動電流の電流値及びその供給状態を制御する駆動電流制御手段（上述した薄膜トランジスタＴｒ１１２及び寄生容量Ｃｐに相当する）を備え、上記選択制御手段に選択レベルの走査信号が印加されることにより、選択状態に設定されるタイミングで、表示データに応じた電流値を指定した階調信号電流を取り込んで、駆動電流制御手段により電圧成分として保持するとともに、非選択状態において該電圧成分に基づく電流値を有する発光駆動電流を発光素子に供給することにより、発光素子を所定の輝度階調で継続的に発光動作させるように構成されている。
【００１６】
したがって、上記駆動電流制御手段において、各表示画素に供給される表示データに応じた階調信号電流の電流レベルを電圧レベルに変換する機能（電流／電圧変換機能）と、該電圧レベルに基づく所定の電流値を有する発光駆動電流を発光素子に供給する機能（発光駆動機能）の双方を実現することになるので、該駆動電流制御手段を、単一の能動素子（薄膜トランジスタ）により構成することにより、図２０に示したような画素駆動回路ＤＣｐにおける複数の薄膜トランジスタ間で生じる動作特性のバラツキに起因して、発光駆動電流が変動し、表示画質が劣化するという現象を抑制することができるという利点を有している。
【００１７】
【特許文献１】特開２００２−１５６９２３号公報  （第３頁〜第４頁、図１、図２）
【特許文献２】特開２００３−１９５８１０号公報  （第１４頁〜第１７頁、図５〜図７）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述したような電流印加方式を採用した画素駆動回路においては、以下に示すような問題を有していた。
すなわち、電流指定方式の画素駆動回路においては、各表示画素に表示データ（階調信号電流）を書き込む動作は、データラインに寄生する配線容量や、各表示画素（画素駆動回路）に設けられた保持容量や寄生容量等の容量成分を、所定の電圧まで充電することに相当する。
【００１９】
そのため、このような容量成分の存在により、書き込み動作時に動作遅延や書き込み不足を生じ、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなくなるという問題を有している。なお、具体的な回路構成における各種容量成分による影響については、詳しく後述する。
【００２０】
また、表示画素内に存在する容量成分は、画素駆動回路の回路構成（スイッチング素子等の接続構造）に起因する容量結合により、例えば、上述した駆動電流制御手段を構成するスイッチング素子（薄膜トランジスタ）をオン動作させる制御電圧の変動を生じて、階調信号電流の指定電流値に対する、発光素子に供給される発光駆動電流の電流値を変動させるため、表示データに応じた適切な輝度階調で発光素子を発光動作させることができず、結果として、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。
【００２１】
そこで、本発明は、上述した問題点に鑑み、表示パネルを構成する各表示画素に付加される容量成分のうち、特に、各表示画素内に設けられた保持容量や寄生容量に起因する、表示データ（階調信号電流）の書込動作の遅延や書き込み不足、輝度特性の劣化を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができる画素駆動回路、及び、表示画質の劣化を抑制することができる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
請求項１記載の発明は、表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する書込制御手段と、前記電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する発光制御手段と、を備え、前記書込制御手段及び前記発光制御手段は、各々、電界効果型トランジスタを備えて構成され、少なくとも前記電界効果型トランジスタのいずれかは、少なくとも、ゲート電極、ソース電極及びドレイン電極に所定電圧が印加されたときに前記ソース電極と前記ドレイン電極間の電流路に流れる電流を維持して、前記ゲート電極と前記ソース電極間に形成されるソース側寄生容量と、前記ゲート電極と前記ドレイン電極間に形成されるドレイン側寄生容量との容量値が異なるように設定されていることを特徴とする。
【００２３】
請求項２記載の発明は、請求項１記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に前記階調信号が供給され、前記ゲート電極に選択信号が印加されるトランジスタであって、前記ドレイン側寄生容量が前記ソース側寄生容量の容量値より小さくなるように設定されていることを特徴とする。
【００２４】
請求項３記載の発明は、請求項１記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記発光素子の一端側が接続され、前記ゲート電極に制御信号が印加されるトランジスタであって、前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする。
【００２５】
請求項４記載の発明は、請求項３記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に選択信号が印加されるトランジスタであって、前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より小さくなるように設定されていることを特徴とする。
【００２６】
請求項５記載の発明は、請求項３記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に選択信号が印加されるトランジスタであって、前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする。
【００２７】
請求項６記載の発明は、請求項１乃至５のいずれかに記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極と前記ドレイン電極の平面形状が非対称になるように形成されていることを特徴とする。
【００２８】
請求項７記載の発明は、請求項１乃至６のいずれかに記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極側と前記ドレイン電極側のゲート電極の幅が異なるように形成されていることを特徴とする。
【００２９】
請求項８記載の発明は、請求項６又は７記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が円弧状に形成されていることを特徴とする。
【００３０】
請求項９記載の発明は、請求項８記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ゲート電極は、円弧状の帯状の平面形状を有することを特徴とする。
請求項１０記載の発明は、請求項６又は７記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が直線状に形成されていることを特徴とする。
【００３１】
請求項１１記載の発明は、請求項１０記載の画素駆動回路において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ゲート電極は、矩形状の平面形状を有することを特徴とする。
請求項１２記載の発明は、請求項１乃至１１のいずれかに記載の画素駆動回路において、前記各電界効果型トランジスタは、アモルファスシリコンからなる半導体層を備えた素子構造を有していることを特徴とする。
【００３２】
請求項１３記載の発明は、請求項１乃至１２のいずれかに記載の画素駆動回路において、前記書込制御手段は、前記ソース電極と前記ドレイン電極間に形成される電流路の一端側に所定の電源電圧が印加され、前記ゲート電極に選択信号が印加される、前記電界効果型トランジスタからなる第１のトランジスタと、前記ソース電極と前記ドレイン電極間に形成される電流路の一端側に前記階調信号が供給され、前記ゲート電極に選択信号が印加される、前記電界効果型トランジスタからなる第２のトランジスタと、を備え、前記発光制御手段は、前記ソース電極と前記ドレイン電極間に形成される電流路の一端側に前記電源電圧が印加されるとともに、他端側に前記発光素子の一端側が接続され、ゲート電極に前記第１のトランジスタの前記電流路の他端側が接続された、前記電界効果型トランジスタからなる第３のトランジスタを備え、前記電荷保持手段は、前記第３のトランジスタの前記制御端子と前記電流路の他端側との間に接続された容量素子を備え、前記第３のトランジスタの前記電流路を介して流れる電流を、前記発光素子に前記発光駆動電流として供給することを特徴とする。
請求項１４記載の発明は、請求項１乃至１３のいずれかに記載の画素駆動回路において、前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする。
【００３３】
請求項１５記載の発明は、表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する書込制御手段と、前記電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する発光制御手段と、を備え、前記書込制御手段及び前記発光制御手段は、各々、電界効果型トランジスタを備えて構成され、少なくとも前記電界効果型トランジスタのいずれかは、少なくとも、ゲート電極、ソース電極及びドレイン電極に所定電圧が印加されたときに前記ソース電極と前記ドレイン電極間の電流路に流れる電流を維持して、前記ゲート電極とソース電極間に形成されるソース側寄生容量と、前記ゲート電極と前記ドレイン電極間に形成されるドレイン側寄生容量との容量値が異なるように設定されていることを特徴とする。
【００３４】
請求項１６記載の発明は、請求項１５記載の画像表示装置において、前記画像表示装置は、少なくとも、前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記書込制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインを介して前記表示画素に供給する信号駆動手段と、を備えることを特徴とする。
【００３５】
請求項１７記載の発明は、請求項１６記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に前記階調信号が供給され、前記ゲート電極に前記選択信号が印加されるトランジスタであって、前記ドレイン側寄生容量が前記ソース側寄生容量の容量値より小さくなるように設定されていることを特徴とする。
【００３６】
請求項１８記載の発明は、請求項１５又は１６記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記発光素子の一端側が接続され、前記ゲート電極に制御信号が印加されるトランジスタであって、前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする。
【００３７】
請求項１９記載の発明は、請求項１６記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に前記選択信号が印加されるトランジスタであって、前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より小さくなるように設定されていることを特徴とする。
【００３８】
請求項２０記載の発明は、請求項１６記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ドレイン電極に所定の電源電圧が印加され、前記ソース電極に前記制御信号を出力し、前記ゲート電極に前記選択信号が印加されるトランジスタであって、前記ソース側寄生容量が前記ドレイン側寄生容量の容量値より大きくなるように設定されていることを特徴とする。
【００３９】
請求項２１記載の発明は、請求項１５乃至２０のいずれかに記載の画像表示装置において、前記各電界効果型トランジスタは、アモルファスシリコンからなる半導体層を備えた素子構造を有していることを特徴とする。
請求項２２記載の発明は、請求項１５乃至２１のいずれかに記載の画像表示装置において、前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする。
【００４０】
請求項２３記載の発明は、請求項１５乃至２２のいずれかに記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極と前記ドレイン電極の平面形状が非対称になるように形成されていることを特徴とする。
【００４１】
請求項２４記載の発明は、請求項１５乃至２３のいずれかに記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタは、前記ソース電極側と前記ドレイン電極側のゲート電極の幅が異なるように形成されていることを特徴とする。
【００４２】
請求項２５記載の発明は、請求項１５乃至２４のいずれかに記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が円弧状に形成され、前記ゲート電極は、円弧状の帯状の平面形状を有するように形成されていることを特徴とする。
【００４３】
請求項２６記載の発明は、請求項１５乃至２４のいずれかに記載の画像表示装置において、前記ソース側寄生容量と前記ドレイン側寄生容量との容量値が異なる前記電界効果型トランジスタの前記ソース電極と前記ドレイン電極は、少なくとも対向する外周部が直線状に形成され、前記ゲート電極は、矩形状の平面形状を有するように形成されていることを特徴とする。
請求項２７記載の発明は、請求項１５乃至２６のいずれかに記載の画像表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【発明の効果】
【００４４】
すなわち、本発明に係る画素駆動回路は、有機ＥＬ素子や発光ダイオード等のように、供給される電流の電流値に応じた輝度で発光動作する電流制御型の発光素子に対して、所望の輝度階調で発光動作させるための発光駆動電流を供給する画素駆動回路において、少なくとも、階調信号（階調信号電流）を画素駆動回路に取り込む（書き込む）タイミングを制御する書込制御手段、及び、該階調電流に基づく電圧成分に基づいて、上記発光駆動電流を生成して発光素子に供給する発光制御手段が、電界効果型トランジスタ（薄膜トランジスタ）により構成され、少なくとも該電界効果型トランジスタのいずれかが、ゲート電極、ソース電極及びドレイン電極に所定電圧が印加されたときにソース電極とドレイン電極間の電流路に流れる電流を維持して、ゲート−ソース間のソース側寄生容量とゲート−ドレイン間のドレイン側寄生容量の容量値が異なるように設定されている。
【００４５】
このような構成を有する画素駆動回路によれば、書込制御手段及び発光制御手段を構成する各電界効果型トランジスタの電流駆動能力を維持した状態で、各電界効果型トランジスタのソース側寄生容量及びドレイン側寄生容量の値を適切な値に設定して、階調信号（階調信号電流）の書込動作特性や、階調信号に対する発光素子の発光動作特性の改善等を図ることができる。
【００４６】
例えば、書込制御手段における階調信号の取り込み（書き込み）に関わる、階調信号電流が電流路を流れる電界効果型トランジスタにおいて、階調信号が供給されるドレイン側寄生容量をソース側寄生容量の容量値より小さく設定することにより、当該供給側に寄生する配線容量を低減することができて、画素駆動回路への階調信号（階調信号電流）の書込動作の遅延を抑制することができる。
【００４７】
また、発光制御手段における発光駆動電流を発光素子に供給する動作に関わる、発光駆動電流が電流路を流れる電界効果型トランジスタにおいて、発光素子側のソース側寄生容量をドレイン側寄生容量の容量値より大きく設定することにより、画素駆動回路が書込動作状態から発光動作状態に移行する際の電圧変化に伴って、発光駆動電流が増加する傾向を抑制することができ、階調信号に応じた適切な輝度階調で発光素子を発光動作させることができる。
【００４８】
また、書込制御手段における、上記発光制御手段の発光駆動電流が電流路を流れる電界効果型トランジスタに対する制御信号を供給して、階調信号の取り込み（書き込み）に間接的に関わる電界効果型トランジスタにおいて、上記発光制御手段の電界効果型トランジスタの制御信号供給側のソース側寄生容量をドレイン側寄生容量の容量値より小さく設定することにより、画素駆動回路が書込動作状態から発光動作状態に移行する際の電圧変化に伴って、該制御端子の電圧が低下して発光駆動電流が減少する傾向を抑制することができ、階調信号に応じた適切な輝度階調で発光素子を発光動作させることができる。
【００４９】
また、書込制御手段における、上記発光制御手段の発光駆動電流が電流路を流れる電界効果型トランジスタに対する制御信号を供給して、上記階調信号の取り込み（書き込み）に間接的に関わる電界効果型トランジスタにおいて、上記発光制御手段の電界効果型トランジスタの制御信号供給側のソース側寄生容量をドレイン側寄生容量の容量値より大きく設定、もしくは、更に別個に容量素子を接続することにより、黒表示状態（階調信号電流が０）においても発光素子に発光駆動電流が流れる現象を抑制することができ、階調信号に応じた適切な輝度階調で発光素子を発光動作させる（この場合は、発光動作させない）ことができる。
【００５０】
さらに、上記電界効果型トランジスタの駆動制御信号が供給される側のドレイン側寄生容量の容量値を小さく設定することにより、画素駆動回路における各動作状態への移行を迅速に行うことができ、書込不足を抑制して階調信号に応じた適切な輝度階調で発光素子を発光動作させることができるとともに、上記駆動制御信号を生成、出力するドライバの負荷を減少させることができる。
【００５１】
ここで、上記各寄生容量の容量値を異なるように設定する手法としては、電界効果型トランジスタのソース電極とドレイン電極の平面形状が非対称になるように形成し、各寄生容量の容量値に関連するゲート電極の幅（ゲート幅）を異なるように設定した構成を適用することができる。より具体的には、ソース電極及びドレイン電極の対向する外周部が同心円状に形成され、例えば、半円形状の外周部を有して突出したドレイン電極と、該ドレイン電極の外周部に対応して円弧状の外周部を有して延在するソース電極と、円弧状の帯状の平面形状を有するゲート電極と、からなる構成を適用することができる。
【００５２】
そして、本発明に係る画像表示装置は、上述したような回路構成を有する画素駆動回路と電流制御型の発光素子とを備えた表示画素を、相互に直交する複数の走査ラインと複数の信号ライン（データライン）の各交点近傍に、配列した表示パネルを備えることにより、走査駆動手段（走査ドライバ）により各走査ラインに接続された表示画素を選択状態に設定し、信号駆動手段（データドライバ）により表示データに基づく電流値を有する階調信号（階調信号電流）を、当該表示画素に供給することにより、階調信号（表示データ）に応じた輝度階調で各表示画素（発光素子）を発光動作させる。
【００５３】
ここで、各表示画素に設けられる画素駆動回路を構成する電界効果型トランジスタの寄生容量を、上述したように適宜設定することにより、階調信号が供給される信号ライン（データライン）に寄生する配線容量を低減して、表示画素（画素駆動回路）への当該階調信号（階調信号電流）の書込動作の遅延を抑制する効果、画素駆動回路が書込動作状態から発光動作状態に移行する際の、発光駆動電流の変動を抑制する効果、黒表示状態（階調信号電流が０）において、発光駆動電流が増加する傾向を抑制する効果、画素駆動回路における各動作状態への移行を迅速に行い、書込不足を抑制する効果を単独で、もしくは、いずれかを組み合わせ実現することができる。
【００５４】
したがって、書込不足や発光駆動電流の変動を抑制して表示データ（階調信号電流）に応じた適切な輝度階調で発光素子を発光動作させることができ、コントラストの低下を抑制して表示画質を向上させることができる。また、各駆動制御信号が印加される信号線に寄生する配線容量を低減して、ドライバの負荷を減少させることができるので、画像表示装置の消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００５５】
以下に、本発明に係る画素駆動回路及び該画素駆動回路を表示パネルに備えた画像表示装置の実施の形態について、詳しく説明する。
＜画像表示装置＞
まず、本発明に係る画像表示装置の概略構成について、図面を参照して説明する。
図１は、本発明に係る画像表示装置の基本構成を示す概略ブロック図であり、図２は、本発明に係る画像表示装置に適用可能なデータドライバの一例を示す概略ブロック図である。ここでは、電流印加方式の駆動制御方法に対応した構成を有する画像表示装置について説明する。
【００５６】
図１に示すように、本発明に係る画像表示装置１００は、概略、行方向及び列方向に相互に直交するように配設された複数の走査ラインＳＬと複数のデータライン（信号ライン）ＤＬとの各交点近傍に、例えば、後述する画素駆動回路及び電流制御型の発光素子（有機ＥＬ素子）からなる複数の表示画素ＥＭがマトリクス状に配列された表示パネル１１０と、該表示パネル１１０の各走査ラインＳＬに接続され、各走査ラインＳＬに所定のタイミングで順次走査信号（選択信号）Ｖselを印加することにより、行ごとの表示画素ＥＭを選択状態に設定（走査）する走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の各データラインＤＬに接続され、表示データに基づく階調信号電流Ｉpixを生成して、各データラインＤＬに供給するデータドライバ（信号駆動手段）１３０と、少なくとも、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御するための走査制御信号及びデータ制御信号を生成して出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、デジタル信号からなる表示データ（表示信号）を生成し、上記データドライバ１３０に供給するとともに、該表示データに基づいて表示パネル１１０に所定の画像情報を表示するためのタイミング信号（システムクロック等）を抽出、又は、生成してシステムコントローラ１４０に供給する表示信号生成回路１５０と、を備えて構成されている。
【００５７】
（表示パネル１１０）
表示パネル１１０にマトリクス状に配列された表示画素ＥＭは、電流制御型の発光素子と、走査ドライバ１２０から走査ラインＳＬに印加される走査信号Ｖsel、及び、信号ドライバ１３０からデータラインＤＬに供給される階調信号電流Ｉpixに基づいて、階調信号電流Ｉpixを取り込んで、電圧成分として保持する書込動作、及び、該電圧成分に基づいて、所定の電流値を有する発光駆動電流を発光素子に供給して所定の輝度階調で発光させる発光動作を、選択的に実行する画素駆動回路と、を有して構成されている。なお、本発明に適用可能な表示画素（画素駆動回路）の具体例については後述する。
【００５８】
（走査ドライバ１２０）
走査ドライバ１２０は、システムコントローラ１４０から供給される走査制御信号に基づいて、各走査ラインＳＬに選択レベル（例えば、ハイレベル）の走査信号Ｖselを順次印加することにより、各行ごとの表示画素ＥＭを選択状態に設定し、データドライバ１３０により各データラインＤＬを介して供給される、表示データに基づく階調電流Ｉpixを、各表示画素ＥＭ（画素駆動回路）に書き込むように制御する。
【００５９】
ここで、走査ドライバ１２０は、例えば、シフトレジスタとバッファからなるシフトブロックが、各走査ラインＳＬに対応して複数段設けられ、後述するシステムコントローラ１４０から供給される走査制御信号（走査スタート信号、走査クロック信号等）に基づいて、シフトレジスタによりシフト信号を順次次段にシフトしつつ、当該各段（各行）のシフト信号をバッファを介して所定の電圧レベル（ハイレベル）に変換して走査信号Ｖselとして各走査ラインＳＬに順次出力する、周知の構成を適用することができる。
【００６０】
（データドライバ１３０）
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号に基づいて、表示信号生成回路１５０から供給される表示データを所定のタイミングで取り込んで保持し、該表示データの階調値に対応する電流値を有する階調電流Ｉpixを生成して、上記各走査ラインＳＬごとに設定される選択期間内に各データラインＤＬに供給する。
【００６１】
ここで、データドライバ１３０は、具体的には、図２に示すように、システムコントローラ１４０から供給されるデータ制御信号（シフトクロック信号ＣＬＫ、サンプリングスタート信号ＳＴＲ）に基づいて、順次シフト信号を出力するシフトレジスタ回路１３１と、該シフト信号の入力タイミングに基づいて、表示信号生成回路１６０から供給される１行分の表示データＤ０〜Ｄｍを順次取り込むデータレジスタ回路１３２と、データ制御信号（データラッチ信号ＳＴＢ）に基づいて、データレジスタ回路１３２により取り込まれた１行分の表示データＤ０〜Ｄｍを保持するデータラッチ回路１３３と、図示を省略した電源供給手段から供給される階調基準電圧Ｖ０〜Ｖｐに基づいて、上記保持された表示データＤ０〜Ｄｍを所定のアナログ信号電圧（階調電圧Ｖpix）に変換するＤ／Ａコンバ−タ（デジタル−アナログ変換器）１３４と、アナログ信号電圧に変換された表示データ（補正後表示データ）に対応する電流値を有する階調信号電流Ｉpixを生成し、システムコントローラ１４０から供給されるデータ制御信号（出力イネ−ブル信号ＯＥ）に基づくタイミングで、該階調信号電流ＩpixをデータラインＤＬを介して各表示画素ＥＭに一斉に供給する電圧電流変換・電流供給回路１３５と、を有して構成されている。
【００６２】
（システムコントローラ１４０）
システムコントローラ１４０は、例えば、表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０に対して、走査制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、走査信号Ｖsel及び階調信号電流Ｉpixを生成させ、各走査ラインＳＬ及びデータラインＤＬに印加して各表示画素（画素駆動回路及び発光素子）ＥＭにおける発光動作を連続的に実行させて、映像信号に基づく画像情報を表示パネル１１０に表示させる制御を行う。
【００６３】
（表示信号生成回路１５０）
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出して、表示パネル１１０の１行分ごとに、該輝度階調信号成分をデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、例えば、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、図１に示すように、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１４０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバに対して個別に供給する走査制御信号及びデータ制御信号を生成する。
【００６４】
なお、表示装置１００の外部から供給される映像信号がデジタル信号により形成され、また、タイミング信号が映像信号とは別に供給されている場合には、当該映像信号（デジタル信号）をそのまま表示データとして、データドライバ１３０に供給するとともに、当該タイミング信号を直接システムコントローラ１４０に供給するようにして、表示信号生成回路１５０を省略するようにしてもよい。
【００６５】
＜表示画素＞
次いで、上述した本実施形態に係る画像表示装置に適用される表示パネルに配列される表示画素の具体回路例について、図面を参照して詳しく説明する。
図３は、本発明に係る表示装置に適用可能な表示画素（画素駆動回路）の具体回路例を示す回路構成図であり、図４は、本回路例に係る画素駆動回路の動作状態を示す概念図である。図５は、本回路例に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。図５においては、表示パネルのｉ行目及びｉ＋１行目の、ｊ列目の表示画素における駆動制御動作を示す。ここで、ｉ、ｊは表示パネルの表示画素を特定するための任意の正の整数である。
【００６６】
本実施形態に係る表示画素ＥＭは、図３に示すように、上述した表示パネル１１０に相互に直交するように配設された走査ライン（選択ライン）ＳＬとデータラインＤＬとの各交点近傍に、例えば、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が電源ラインＶＬ（アノードライン；電源電圧Ｖsc）及び接点Ｎ１１に各々接続された薄膜トランジスタ（第１のトランジスタ、書込制御手段）Ｔｒ１１と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ１２に各々接続された薄膜トランジスタ（第２のトランジスタ、書込制御手段）Ｔｒ１２と、ゲート端子が接点Ｎ１１に、ソース端子及びドレイン端子が電源ラインＶＬ及び接点Ｎ１２に各々接続された薄膜トランジスタ（第３のトランジスタ、発光制御手段）Ｔｒ１３と、接点Ｎ１１と接点Ｎ１２の間に接続されたコンデンサ（容量素子、電荷保持手段）Ｃｓと、を備えた画素駆動回路ＤＣ、及び、該画素駆動回路ＤＣの接点Ｎ１２にアノード端子が接続され、カソード端子が接地電位に接続された有機ＥＬ素子（電流制御型の発光素子）ＯＥＬを有して構成されている。なお、コンデンサＣｓは、薄膜トランジスタＴｒ１３のゲート−ソース間に形成される寄生容量であってもよい。
【００６７】
ここで、本実施形態に係る画素駆動回路ＤＣに適用される薄膜トランジスタＴｒ１１〜Ｔｒ１３については、特に限定するものではないが、薄膜トランジスタＴｒ１１〜Ｔｒ１３を全てｎチャネル型の薄膜トランジスタにより構成することにより、ｎチャネル型のアモルファスシリコンからなる半導体層を備えた電界効果型トランジスタを良好に適用することができる。この場合、簡易なアモルファスシリコン製造技術を適用して、動作特性の安定した画素駆動回路を比較的安価に製造することができる。
【００６８】
そして、本発明においては、上述したような回路構成を有する画素駆動回路ＤＣにおいて、薄膜トランジスタＴｒ１１〜Ｔｒ１３のうち、少なくとも、いずれかの薄膜トランジスタが、本発明に特有の素子構造を有し、当該薄膜トランジスタのゲート電極とソース電極間に形成される寄生容量と、ゲート電極とドレイン電極間に形成される寄生容量とが、異なる容量値を有するように設定されている。なお、薄膜トランジスタの素子構造及び寄生容量の条件設定については、詳しく後述する。
【００６９】
このような構成を有する画素駆動回路ＤＣにおける発光素子（有機ＥＬ素子ＯＥＬ）の駆動制御方法（発光駆動制御）は、例えば、図５に示すように、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、走査ラインＳＬに接続された表示画素ＥＭを選択して表示データに応じた階調信号電流Ｉpixを書き込み、電圧成分として保持する書込動作期間（選択期間）Ｔseと、該書込動作期間Ｔseに書き込み、保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を生成して有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間（非選択期間）Ｔnseと、を含むように設定することにより実行される（Ｔsc≧Ｔse＋Ｔnse）。ここで、各行の走査ラインＳＬごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。
【００７０】
（書込動作期間）
すなわち、表示画素ＥＭの書込動作期間Ｔseにおいては、図５に示すように、まず、走査ドライバ１２０から特定の走査ラインＳＬに対して、ハイレベルの走査信号Ｖselが印加されて当該行の表示画素ＥＭが選択状態に設定されるとともに、当該行の表示画素ＥＭの電源ラインＶＬに対して、ローレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、データドライバ１３０から当該行の各表示画素に対応する表示データに基づいた電流値を有する負極性の階調信号電流（−Ｉpix）が各データラインＤＬに供給される。
【００７１】
これにより、画素駆動回路ＤＣを構成する薄膜トランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ１１（すなわち、薄膜トランジスタＴｒ１３のゲート端子及びコンデンサＣｓの一端側）に印加されるとともに、データドライバ１３０によりデータラインＤＬを介して負極性の階調信号電流（−Ｉpix）を引き込む動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２（すなわち、薄膜トランジスタＴｒ１３のソース端子及びコンデンサＣｓの他端）に印加される。
【００７２】
このように、接点Ｎ１１及びＮ１２間（薄膜トランジスタＴｒ１３のゲート−ソース間）に電位差が生じることにより、薄膜トランジスタＴｒ１３がオン動作して、図４（ａ）に示すように、電源ラインＶＬから薄膜トランジスタＴｒ１３、接点Ｎ１２、薄膜トランジスタＴｒ１２、データラインＤＬを介して、データドライバ１３０に、階調信号電流Ｉpixの電流値に対応した書込電流（指定電流）Ｉａが流れる。
【００７３】
このとき、コンデンサＣｓには、接点Ｎ１１及びＮ１２間（薄膜トランジスタのＴｒ１３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源ラインＶＬには、接地電位以下の電圧レベルを有する電源電圧Ｖscが印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されることになるため、有機ＥＬ素子ＯＥＬには発光駆動電流が流れず、発光動作は行われない。
【００７４】
（発光動作期間）
次いで、書込動作期間Ｔse終了後の発光動作期間Ｔnseにおいては、図５に示すように、走査ドライバ１２０から当該書込動作が行われた走査ラインＳＬに対して、ローレベルの走査信号Ｖselが印加されて表示画素ＥＭが非選択状態に設定されるとともに、当該行の表示画素ＥＭの電源ラインＶＬに対して、ハイレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、データドライバ１３０による階調電流Ｉpixの引き込み動作（負極性の階調信号電流Ｉpixの供給動作）が停止される。
【００７５】
これにより、画素駆動回路ＤＣを構成する薄膜トランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１（すなわち、薄膜トランジスタＴｒ１３のゲート端子及びコンデンサＣｓの一端側）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２（すなわち、薄膜トランジスタＴｒ１３のソース端子及びコンデンサＣｓの他端側）へのデータドライバ１３０による階調信号電流Ｉpixの引き込み動作に起因する電圧レベルの印加が遮断されるので、コンデンサＣｓは、上述した書込動作期間において蓄積された電荷を保持する。
【００７６】
このように、コンデンサＣｓが書込動作時の充電電圧を保持することにより、接点Ｎ１１及びＮ１２間（薄膜トランジスタのＴｒ１３のゲート−ソース間）の電位差が保持されることになり、薄膜トランジスタＴｒ１３はオン状態を維持する。また、電源ラインＶＬには、接地電位よりも高い電圧レベルを有する電源電圧Ｖscが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。
【００７７】
したがって、図４（ｂ）に示すように、電源ラインＶＬから薄膜トランジスタＴｒ１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の発光駆動電流（出力電流）Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、コンデンサＣｓにより蓄積された電荷に基づく電位差（充電電圧）は、薄膜トランジスタＴｒ１３において階調信号電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに供給される発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。これにより、書込動作期間Ｔse後の非選択期間Ｔnseにおいては、書込動作期間Ｔseに書き込まれた表示データ（階調信号電流Ｉpix）に対応する電圧成分に基づいて、薄膜トランジスタＴｒ１３を介して、発光駆動電流Ｉｂが継続的に供給されることになり、有機ＥＬ素子ＯＥＬは表示データに対応する輝度階調で発光する動作を継続する。
【００７８】
そして、上述した一連の動作を、表示パネル１１０を構成する全ての走査ラインＳＬについて順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、所定の輝度階調で発光し、所望の画像情報が表示される。
ここで、本実施形態に係る画素駆動回路ＤＣにおいては、上述したように（図５参照）、電源ラインＶＬに所定の電圧値を有する電源電圧Ｖscを印加する必要があるが、そのための構成としては、例えば、図１に示した表示装置１００の構成に加え、表示パネル１１０の各走査ラインＳＬに並行に配設された複数の電源ラインＶＬに接続された電源ドライバを備え、上述したシステムコントローラ１４０から供給される電源制御信号に基づいて、走査ドライバ１２０から出力される走査信号Ｖselに同期するタイミング（図５参照）で、当該電源ドライバから所定の電圧値を有する電源電圧Ｖscを、走査ドライバ１２０により走査信号Ｖselが印加される行（選択状態に設定される表示画素ＥＭＢ）の電源ラインＶＬに対して印加するようにした構成を適用するものであってもよいし、走査ドライバ１２０から出力される走査信号Ｖselに同期するタイミングで、電源電圧Ｖscが電源ラインＶＬに印加されることから、走査ドライバ１２０において、走査信号Ｖsel（又は、走査信号を生成するためのシフト出力信号）を反転処理し、所定の信号レベルに増幅して、電源電圧Ｖscとして各電源ラインＶＬに印加するようにした構成を適用するものであってもよい。
【００７９】
なお、上述した表示画素においては、電流印加方式に対応した画素駆動回路の一例として、３個の同一のチャネル極性を有する薄膜トランジスタを備え、データドライバにより負極性の階調信号電流を生成して、表示画素（画素駆動回路）からデータラインを介してデータドライバ方向に該階調信号電流を引き込む形態の回路構成を示したが、本発明はこれに限定されるものではない。
【００８０】
すなわち、少なくとも、表示データに基づく階調信号に応じた電圧成分を保持し、当該電圧成分に基づく発光駆動電流を生成して、電流制御型の発光素子に供給する機能を有する薄膜トランジスタ（発光制御手段）を備えるものであれば、他の回路構成を有するものであってもよく、例えば、４個の薄膜トランジスタを備えた回路構成を有するものであってもよい。さらには、データドライバにより正極性の階調電流を生成して、データドライバからデータラインを介して表示画素（画素駆動回路）方向に該階調電流を流し込む形態に対応した回路構成を有するものであってもよい。
【００８１】
また、上述した表示画素においては、電流制御型の発光素子として、有機ＥＬ素子を適用した構成を示したが、これに限定されるものではなく、供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する発光素子であれば、例えば、発光ダイオードやその他の発光素子を適用するものであってもよい。
【００８２】
＜画素駆動回路における寄生容量の検討＞
ここで、上述した回路構成を有する画素駆動回路における容量成分（保持容量及び寄生容量）の接続状態について詳しく検討する。
図６は、図３に示した画素駆動回路における容量成分の接続状態を示す概念図であり、図７は、画素駆動回路に形成される寄生容量の影響を説明するための概念図である。
【００８３】
まず、上述した画素駆動回路（図３参照）においては、各スイッチング素子を構成する薄膜トランジスタＴｒ１１〜Ｔｒ１３として、電界効果型のトランジスタ構造を適用した場合、周知のように、各薄膜トランジスタのゲート電極（Ｇ）とソース電極（Ｓ）がゲート絶縁膜を介して対向するように形成され、また、ゲート電極（Ｇ）とドレイン電極（Ｄ）もゲート絶縁膜を介して対向するように形成されているため、図６（ａ）に示すように、薄膜トランジスタＴＦＴのゲート−ソース間、及び、ゲート−ドレイン間に、それぞれ寄生容量Ｃgs、Ｃgdが生じる。
【００８４】
そのため、本実施形態に適用される画素駆動回路ＤＣにおいては、図６（ｂ）に示すように、薄膜トランジスタＴｒ１１には、走査ラインＳＬに接続されたゲート電極と接点Ｎ１１に接続されたソース電極との間に寄生容量Ｃgs1が形成され、該ゲート電極と電源ラインＶＬに接続されたドレイン電極との間に寄生容量Ｃgd1が形成される。また、薄膜トランジスタＴｒ１２においては、走査ラインＳＬに接続されたゲート電極と接点Ｎ１２に接続されたソース電極との間に寄生容量Ｃgs2が形成され、該ゲート電極とデータラインＤＬに接続されたドレイン電極との間に寄生容量Ｃgd2が形成される。また、薄膜トランジスタＴｒ１３においては、接点Ｎ１１に接続されたゲート電極と接点Ｎ１２に接続されたソース電極との間に寄生容量Ｃgs3が形成され、該ゲート電極と電源ラインＶＬに接続されたドレイン電極との間に寄生容量Ｃgd3が形成される。
【００８５】
また、有機ＥＬ素子ＯＥＬは、ダイオード接合構造を有しているので、アノード電極とカソード電極との間に、接合容量に起因する寄生容量Ｃoelが形成され、また、データラインＤＬと走査ラインＳＬ間、データラインＤＬと電源ラインＶＬ間にも配線容量（寄生容量）ＣＬd-s、ＣＬd-vが形成される。また、接点Ｎ１１とＮ１２との間には、保持容量としてのコンデンサＣｓが接続されている。
【００８６】
そして、このような各種の容量成分が画素駆動回路の駆動制御動作（すなわち、画像表示装置の表示駆動動作）に及ぼす影響は、概ね、次の通りである。
（１）薄膜トランジスタＴｒ１２のゲート電極（走査ラインＳＬ）とドレイン電極（データラインＤＬ）との間に形成される寄生容量Ｃgd2により、書込動作時に動作遅延を生じ、書き込み不足を生じる。
【００８７】
すなわち、上述した書込動作において、走査ラインＳＬにハイレベルの走査信号Ｖselが印加されることにより薄膜トランジスタ１２がオン動作し、表示画素ＥＭ（画素駆動回路ＤＣ）が選択状態に設定された状態で、データラインＤＬを介して階調信号電流Ｉpixが供給されると、当該表示画素ＥＭ（画素駆動回路ＤＣ）への階調信号電流Ｉpixの供給に先立って、まず、該階調信号電流Ｉpixにより、データラインＤＬに形成された配線容量ＣＬd-s、ＣＬd-v、及び、薄膜トランジスタＴｒ１２の寄生容量Ｃgd2を充電する動作が実行され、その後、薄膜トランジスタＴｒ１２を介して接点Ｎ１２に当該階調信号電流Ｉpixが供給される。したがって、階調信号電流Ｉpixがデータドライバ１３０からデータラインＤＬに供給されてから、実際に表示画素ＥＭ（画素駆動回路ＤＣ）に書き込まれるまでに、ある程度の遅延時間（すなわち、書込動作の遅延）が発生する。
【００８８】
そのため、表示パネル１１０の大型化等に伴って、データラインＤＬに形成された配線容量ＣＬd-s、ＣＬd-v及び寄生容量Ｃgd2の容量値が大きくなった場合や、表示パネル１１０の高精細化に伴って、表示画素数が増加し、各表示画素ＥＭに割り当てられる選択期間が短く設定された場合においては、予め規定された選択期間（書込動作期間）内に上記容量成分（配線容量ＣＬd-s、ＣＬd-v及び寄生容量Ｃgd2）を充電し、さらに、本来の階調信号電流の電流値で表示画素に書き込みを行うことができなくなり、表示データの書き込み不足を生じる。これにより、各表示画素において、階調信号電流（表示データ）により指定された輝度階調で発光動作することができなくなり、表示画質の劣化を招く。
【００８９】
特に、表示画素ＥＭ（画素駆動回路ＤＣ）を構成する薄膜トランジスタに、アモルファスシリコン半導体層を適用した場合、アモルファスシリコンは比較的、電子移動度が低いため、トランジスタサイズ（ゲート電極の幅）を大きくする必要があり、この場合、データラインＤＬの配線容量ＣＬd-s、ＣＬd-vよりも薄膜トランジスタＴｒ１２の寄生容量Ｃgd2の容量値の方が大きくなり、上述した書き込み不足の主な原因となる。
【００９０】
（２）薄膜トランジスタＴｒ１１のゲート電極（走査ラインＳＬ）とソース電極（接点Ｎ１１）との間に形成される寄生容量Ｃgs1、及び、薄膜トランジスタＴｒ１３のゲート電極（接点Ｎ１１）とドレイン電極（電源ラインＶＬ）との間に形成される寄生容量Ｃgd3により、発光動作時に発光駆動電流の電流誤差を生じ、発光特性の劣化を生じる。
【００９１】
すなわち、上述した書込動作が所定の選択期間内に十分に実行された場合であっても、当該表示画素ＥＭ（画素駆動回路ＤＣ）の書込動作（選択期間）から発光動作（非選択期間）への移行の際のスイッチング動作により、薄膜トランジスタＴｒ１３のゲート電圧（接点Ｎ１１の電位）が変動して、階調信号電流（書込電流）に対する発光駆動電流の電流値が変動する現象（電流誤差）が生じる。
【００９２】
具体的には、書込動作から発光動作へ移行する際（走査信号Ｖsel及び電源電圧Ｖscのレベルの切り替わる際）の、保持容量であるコンデンサＣｓに印加される電圧の変化を検証すると、走査ラインＳＬに印加される走査信号Ｖselのレベルが切り替わる（ハイレベル→ローレベル）ことによるコンデンサＣｓへの影響は、図７（ａ）に示すような等価回路を用いて説明することができ、また、電源ラインＶＬに印加される電源電圧Ｖscのレベルが切り替わる（ローレベル→ハイレベル）ことによるコンデンサＣｓへの影響は、図７（ｂ）に示すような等価回路を用いて説明することができる。
【００９３】
走査信号Ｖselがハイレベルからローレベルに切り替わる（立ち下がる）際には、図７（ａ）に示すように、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1とコンデンサＣｓと有機ＥＬ素子ＯＥＬの接合容量Ｃoelとが直列に接続され、これらの両端に走査信号Ｖselと接地電位Ｖgndとが各々印加された等価回路が形成されるため、これらの容量成分の容量結合により、寄生容量Ｃgs1の容量値に依存して、コンデンサＣｓに蓄積された電荷（電圧成分）が再分配されて、接点Ｎ１１に印加される電圧が降下する。
【００９４】
また、電源電圧Ｖscがローレベルからハイレベルに切り替わる（立ち上がる）際には、図７（ｂ）に示すように、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3とコンデンサＣｓと有機ＥＬ素子ＯＥＬの接合容量Ｃoelとが直列に接続され、これらの両端に電源電圧Ｖscと接地電位Ｖgndとが各々印加された等価回路が形成されるため、これらの容量成分の容量結合により、電源電圧Ｖscの電圧レベル、寄生容量Ｃgd3の容量値及びコンデンサＣｓに保持された電圧成分に依存して、接点Ｎ１１に印加される電圧が上昇する。
【００９５】
そのため、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1、及び、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3の容量値に依存して、薄膜トランジスタＴｒ１３に印加されるゲート電圧が変動することになり、有機ＥＬ素子ＯＥＬに供給される発光駆動電流と、階調信号電流（書込電流）との間に差異（電流誤差）が生じ、適切な輝度階調で発光動作が行われなくなって、表示画質の劣化（コントラストの低下）を招く。
【００９６】
（３）薄膜トランジスタＴｒ１１のゲート電極（走査ラインＳＬ）とソース電極（接点Ｎ１１）との間に形成される寄生容量Ｃgs1、及び、薄膜トランジスタＴｒ１３のゲート電極（接点Ｎ１１）とドレイン電極（電源ラインＶＬ）との間に形成される寄生容量Ｃgd3により、発光動作時にコンデンサＣｓの両端電圧が降下し、発光駆動電流が減少して発光特性の劣化を生じる。
【００９７】
すなわち、書込動作の終了後の発光動作時（非選択状態）においては、走査信号Ｖselがローレベルに設定されることにより、薄膜トランジスタＴｒ１１、Ｔｒ１２はオフ状態となり、一方、コンデンサＣｓに保持された電圧成分により薄膜トランジスタＴｒ１３がオン動作することにより、電源ラインＶＬから薄膜トランジスタＴｒ１３及び接点Ｎ１２を介して、有機ＥＬ素子ＯＥＬに発光駆動電流が流れる。
【００９８】
これにより、接点Ｎ１２の電位は上昇することになるが、この場合の、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1と薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3によるコンデンサＣｓへの影響は、図７（ｃ）に示すような等価回路を用いて説明することができる。
【００９９】
図７（ｃ）に示すように、走査ラインＳＬ（走査信号Ｖsel）と接点Ｎ１１との間に、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1が接続され、電源ラインＶＬ（電源電圧Ｖsc）と接点Ｎ１１との間に、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3が接続され、接点Ｎ１１と接点Ｎ１２との間に、コンデンサＣｓと薄膜トランジスタＴｒ１３のゲート−ソース間の寄生容量Ｃgs3が並列に接続された等価回路において、寄生容量Ｃgs1、Ｃgs3が接続されていない場合には、接点Ｎ１２の電位が上昇すると、その変化に応じて接点Ｎ１１の電位も上昇し、コンデンサＣｓの両端電圧は一定に保持されるが、寄生容量Ｃgs1、Ｃgs3が接続されていることにより、接点Ｎ１２の電位が上昇しても、接点Ｎ１１の電位は追随せず、結果的にコンデンサＣｓの両端電圧が低下する。
そのため、薄膜トランジスタＴｒ１３を介して有機ＥＬ素子ＯＥＬに流れる発光駆動電流の電流値が、階調信号電流（書込電流）に対応しなくなり、適切な輝度階調で発光動作が行われなくなって、表示画質の劣化を招く。
【０１００】
以上説明したような問題は、上述した表示画素（画素駆動回路）を構成する薄膜トランジスタとして、電子移動度の比較的低いアモルファスシリコン半導体層を適用した場合には顕著となる。すなわち、多結晶シリコン（ポリシリコン）を半導体層に適用した薄膜トランジスタにおいては、電子移動度がアモルファスシリコンよりも１００倍程度高いため、トランジスタサイズ（特に、ゲート幅）を比較的小さく形成することができ、それに応じて上述したような寄生容量を小さくすることができる。
【０１０１】
これに対して、ポリシリコン半導体よりも製造プロセスが簡易で、安定した素子特性が得られるアモルファスシリコン半導体を適用する場合にあっては、上述したように、電子移動度が低いため、ポリシリコン半導体層を適用した場合と同等の素子特性（電流密度等）を実現するためには、トランジスタサイズ（特に、ゲート幅）を大きく形成する必要がある。そのため、上述した寄生容量の容量値が大きくなり、表示画素ＥＭ（画素駆動回路ＤＣ）の駆動制御動作に悪影響を及ぼす。
【０１０２】
そこで、本発明においては、以下に示すように、電子移動度の比較的低いアモルファスシリコン半導体層を適用した薄膜トランジスタをスイッチング素子として備えた表示画素（画素駆動回路）において、各薄膜トランジスタに形成される寄生容量の容量値を低減しつつ、高い電流供給能力を保持するために、薄膜トランジスタのソース側及びドレイン側で、各々ゲート幅が異なるように設定することにより、表示画素ＥＭ（画素駆動回路ＤＣ）の駆動制御動作に、寄生容量が及ぼす影響を抑制するようにしている。
【０１０３】
＜画素駆動回路の第１の実施形態＞
図８は、本発明に係る画素駆動回路の第１の実施形態を示す回路構成図であり、図９は、本実施形態に係る画素駆動回路に適用される薄膜トランジスタの素子構造の一構成例を示す概略構成図である。図８において、上述した画素駆動回路と同等の回路構成については、同一の符号を付してその説明を簡略化する。また、図９においては、図示を明瞭にするため、ドレイン電極、データライン及びソース電極に便宜的にハッチングを施した。
【０１０４】
図８に示すように、本実施形態に係る画素駆動回路ＤＣＡは、図３に示した画素駆動回路ＤＣと同等の回路構成において、電流路の一端側（ドレイン電極側）がデータラインＤＬに接続され、制御端子（ゲート電極）が走査ラインＳＬに接続された、書込制御用の薄膜トランジスタＴｒ１２に形成される寄生容量のうち、ゲート−ソース間の寄生容量Ｃgs2が、ゲート−ドレイン間の寄生容量Ｃgd2よりも大きく（Ｃgd2＜Ｃgs2）なるように設定されている。
【０１０５】
ここで、薄膜トランジスタＴｒ１２の具体的な素子構造は、ドレイン電極及びソース電極の平面形状が非対称形状を有し、例えば、図９（ａ）に示すように、同心円状の外周部を有して相互に対向し、半円形状及び半円弧状に延在して形成された電極構造を有している。
【０１０６】
具体的には、図９（ａ）、（ｂ）に示すように、薄膜トランジスタＴｒ１２のドレイン電極２７が円弧状の外周部を有してデータラインＤＬから半円形状に突出した形状を有し、一方、ソース電極２８が該ドレイン電極の外周部から等間隔だけ離間して対向するように、円弧状の外周部を有する帯状に構成されている。すなわち、ドレイン電極２７とソース電極２８の、互いに対向する外周部の形状は、半径の異なる同心円上の一部の円弧に相当するように形成されている。
また、このようなソース電極２７及びドレイン電極２８の対向する外周部の形状に対応して、薄膜トランジスタＴｒ１２の半導体層２３、ゲート電極２１及びブロック絶縁膜２４も円弧状の帯状に形成されている。
【０１０７】
また、薄膜トランジスタＴｒ１２の具体的な断面構造は、図９（ｂ）に示すように、概略、アモルファスシリコン等の半導体層（チャネル領域）２３と、該半導体層２３の上方（図面上方）に積層されたブロック絶縁膜（エッチングストッパ膜）２４と、半導体層２３及びブロック絶縁膜２４の両端部に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）２７、２８を介して、一部重なるように延在して形成されたソース電極２８（ソース端子Ｓ）及びドレイン電極２７（ドレイン端子Ｄ）と、半導体層２３の下方（図面下方）にゲート絶縁膜２２を介して形成されたゲート電極２１と、を有して構成されている。
【０１０８】
そして、このような構成を有する薄膜トランジスタは、図９（ｂ）に示すように、ガラス基板等の絶縁性基板ＳＵＢ上に形成されている。なお、図９（ｂ）に示した素子構造において、半導体層２３上に積層形成されたブロック絶縁膜２４は、半導体層２３上に設けられるソース電極２８及びドレイン電極２７をパターニング形成する際のエッチング工程において、エッチングストッパとしての機能を有するとともに、当該エッチングによる半導体層２３へのダメージを防止するための機能を有するものである。
【０１０９】
次いで、このような素子構造（電極形状）を有する薄膜トランジスタにおけるゲート幅とチャネル電流との関係について詳しく検証する。
図１０は、薄膜トランジスタの半導体層に形成されるチャネル領域の形状と、当該チャネル領域に流れる電流（チャネル電流）との関係を説明するための図である。また、図１１は、薄膜トランジスタのゲート形状（ゲート幅及びゲート長）と、当該薄膜トランジスタに形成される寄生容量との関係を示す特性図（シミュレーション結果）である。
【０１１０】
まず、一般（周知）の薄膜トランジスタに適用される矩形状（四角形）の外周部を有するドレイン電極及びソース電極、並びに、当該ドレイン電極及びソース電極の形状に対応して矩形状（長方形）に形成された半導体層及びゲート電極を有する素子構造において、図１０（ａ）に示すように、矩形状のゲート電極に対応するチャネル領域ＲＱchについて考えた場合、当該チャネル領域ＲＱch（すなわち、ゲート電極）の上方及び下方側に形成されるドレイン電極とソース電極（図示を省略）に対向するゲート電極の幅（ゲート幅）Ｗは、同一になる。
【０１１１】
ここで、単位ゲート幅あたりのチャネル電流は、チャネル領域の形状やゲート幅にかかわらず、グラデュアルチャネル近似法を用いると、次の（１）式に示す微分方程式で表される。
Ｉｙ＝−ｇ（Ｖｇ−Ｖ）・ｄＶ／ｄｙ      ・・・（１）
（１）式において、チャネル電流の流れる向きをｙ軸方向（図面上方）とし、ｇはゲート電圧で決まるチャネルコンダクタンスであり、Ｖはチャネル電位であって、ソース端でＶｓ、ドレイン端でＶｄとする。また、関数ｇ（Ｖｘ）は次の（２）式のように仮定する。
ｇ(Ｖｘ)＝μ・Ｃox・(Ｖｘ−Ｖth)・ｄＶ／ｄｙ      ・・・（２）
（２）式において、μは電子の移動度であり、Ｃoxは単位面積あたりのゲート容量であり、Ｖthは薄膜トランジスタのしきい値電圧である。
この（２）式により、上記（１）式は次の（３）式のように表される。
Ｉｙ＝−μ・Ｃox・(Ｖｇ−Ｖ−Ｖth)・ｄＶ／ｄｙ      ・・・（３）
【０１１２】
ここで、図１０（ａ）に示すように、矩形状のチャネル領域ＲＱchに流れる電流について、ｘ方向及びｙ方向からなる直交座標系を用いて考えると、ｙ方向にチャネル電流が流れる場合、ｘ方向（電流と直交する方向）の電流密度は均一であることから、上記（３）式にチャネル電流の流れる幅Ｗを積算すると、次の（４）式が導き出される。
Ｉ＝−μ・Ｃox・Ｗ・(Ｖｇ−Ｖth−Ｖ)・ｄＶ／ｄｙ
Ｉｄｙ＝−μ・Ｃox・Ｗ・(Ｖｇ−Ｖth−Ｖ)・ｄＶ      ・・・（４）
【０１１３】
（４）式は変数分離されているので、左辺と右辺を積分すると、次の（５）式が導き出される。
Ｉ＝−(Ｗ／Ｌ)・μ・Ｃox・(Ｖｄ−Ｖｓ)・{Ｖｇ−Ｖｓ−Ｖth
−０．５・(Ｖｄ−Ｖｓ)}      ・・・（５）
（５）式において、Ｌはゲート電極の長さ（ゲート長）であり、Ｗはゲート幅である。
【０１１４】
次に、本実施形態に係る薄膜トランジスタＴｒ１２に適用される同心円状の外周部を有するドレイン電極及びソース電極、並びに、当該ドレイン電極及びソース電極の形状に対応して円筒状（ドーナツ状）に形成された半導体層及びゲート電極を有する素子構造において、図１０（ｂ）に示すように、円筒状（ドーナツ状）のゲート電極に対応するチャネル領域ＲＣchについて考えた場合、当該チャネル領域ＲＣch（すなわち、ゲート電極）の内周側及び外周側に形成されるドレイン電極とソース電極（図示を省略）に対向するゲート電極の幅Ｗｓ、Ｗｒは、不均一になる。
【０１１５】
ここで、上述した場合と同様に、グラデュアルチャネル近似法を用いた単位ゲート幅あたりのチャネル電流に基づいて導き出された上記（３）式において、図１０（ｂ）に示すように、円筒状のチャネル領域ＲＣchに流れる電流について、角度θ及びｙ方向からなる円筒座標系を用いて考えると、ｙ方向（放射状）にチャネル電流が流れる場合、角度θ方向（電流と直交する方向）の電流密度は均一であることから、上記（３）式にチャネル電流の流れる幅を積算すると、次の（６）式が導き出される。
Ｉ＝−μ・Ｃox・２πｙ・(Ｖｇ−Ｖth−Ｖ)・ｄＶ／ｄｙ
Ｉｄｙ／ｙ＝−μ・Ｃox・２π・(Ｖｇ−Ｖth−Ｖ)・ｄＶ      ・・・（６）
【０１１６】
（６）式は変数分離されているので、左辺と右辺を積分すると、次の（７）式が導き出される。
Ｉ＝−２π／ｌｎ(１＋２πＬ／Ｗｓ)・μ・Ｃox・(Ｖｄ−Ｖｓ)・
{Ｖｇ−Ｖｓ−Ｖth−０．５・(Ｖｄ−Ｖｓ)}      ・・・（７）
（７）式において、Ｗｓは円筒状のゲート電極における内周側のゲート幅である。
【０１１７】
以上のことから、矩形状のゲート電極（チャネル領域ＲＱch）を有する素子構造におけるゲート幅Ｗと、円筒状のゲート電極（チャネル領域ＲＣch）を有する素子構造における内周側のゲート幅Ｗｓとを同じに設定した場合、すなわち、ゲート幅Ｗ、Ｗｓにより規定される寄生容量の容量値が同じになるように設定した場合、図１０（ｂ）に示した円筒状のゲート電極（チャネル領域ＲＣch）を有する素子構造におけるチャネル電流（上記（７）式）の電流値は、図１０（ａ）に示した矩形状のゲート電極（チャネル領域ＲＱch）を有する素子構造におけるチャネル電流（上記（５）式）に比較して、２πＬ／{Ｗｓ・ｌｎ(１＋２πＬ／Ｗｓ)}倍に大きくなることが判明した。
【０１１８】
また、このことは、換言すると、チャネル領域に同じ電流を流す場合には、円筒状のゲート電極を有する素子構造におけるゲート幅（すなわち、当該ゲート幅により規定される寄生容量）は、矩形状のゲート電極を有する素子構造におけるゲート幅に比較して、Ｗｓ・ｌｎ(１＋２πＬ／Ｗｓ)／２πＬ倍に小さくできることを意味する。
【０１１９】
ここで、上述した矩形状のゲート電極（チャネル領域ＲＱch）に対する円筒状のゲート電極（チャネル領域ＲＣch）のゲート幅の比を、寄生容量の比（Ｃgp比）に換算し、チャネル領域に同じ電流を流す場合の、円筒状のゲート電極（チャネル領域ＲＣch）を有する素子構造におけるゲート幅とゲート長の比（Ｗｓ／Ｌ）に対する該寄生容量の比の関係を検証すると、図１１に示すような結果が得られた。
【０１２０】
これによれば、図１１（ａ）、（ｂ）に示すように、円筒状のゲート電極（チャネル領域ＲＣch）を有する素子構造においては、ゲート幅とゲート長の比（Ｗｓ／Ｌ）に関わらず、寄生容量の比（Ｃgp比）は概ね１以下となり、矩形状のゲート電極（チャネル領域ＲＱch）を有する素子構造に比較して、寄生容量を小さくできることがわかる。
【０１２１】
したがって、図９に示したような素子構造を有する薄膜トランジスタを、図８に示した回路構成を有する画素駆動回路ＤＣＡの薄膜トランジスタ（選択制御手段）Ｔｒ１２に適用することにより、当該薄膜トランジスタＴｒ１２におけるゲート幅を、ドレイン側に比較してソース側の方を相対的に大きく設定することができるとともに、上述したように、当該薄膜トランジスタＴｒ１２に矩形状のゲート電極（チャネル領域）を適用した場合に比較して、ドレイン側に形成される寄生容量Ｃgd2の容量値をより小さくしつつ、同等のチャネル電流を流すことができる。
【０１２２】
これにより、ゲートラインＤＬに寄生する配線容量のうち、薄膜トランジスタＴｒ１２のドレイン側の寄生容量Ｃgd2に起因する容量成分を低減することができるので、当該表示画素（画素駆動回路）への階調信号電流の書き込み動作の際に生じる動作遅延を抑制して書込率を改善することができる。
【０１２３】
（薄膜トランジスタの他の構成例）
図１２は、本実施形態に係る画素駆動回路に適用される薄膜トランジスタの素子構造の他の構成例を示す概略構成図である。ここで、上述した薄膜トランジスタの素子構造（図９）と同等の構成については、同一の符号を付してその説明を簡略化する。また、図示を明瞭にするため、ドレイン電極、データライン及びソース電極に便宜的にハッチングを施した。
【０１２４】
上述した実施形態に適用した薄膜トランジスタの第１の構成例においては、チャネル領域を形成する半導体層が円弧状の帯状に形成され、該半導体層の両端部上に一部延在し、かつ、各々の対向する外周部が円弧状を有するようにソース電極及びドレイン電極を形成した場合について説明したが、上述したように、本発明に係る画素駆動回路においては、少なくとも、特定の機能（本実施形態においては、選択制御手段としての機能）を有する薄膜トランジスタのソース側及びドレイン側に形成される寄生容量を異なるように設定することにより、上述したような寄生容量による動作特性への影響（本実施形態においては、書込動作における動作遅延や書込不足）を抑制することができる。
【０１２５】
そこで、本実施形態に係る画素駆動回路に適用可能な薄膜トランジスタＴｒ１２の素子構造として、ドレイン電極及びソース電極の平面形状が非対称形状を有し、例えば、図１２（ａ）に示すように、ドレイン電極２７が直線状の外周部を有してデータラインＤＬから突出した形状（凸形状）を有し、一方、ソース電極２８が該ドレイン電極２７の外周部に対向するように括れた外周部を有する形状（凹形状）に形成された電極構造や、例えば、図１２（ｂ）に示すように、ドレイン電極２７が直線状の外周部を有してデータラインＤＬから突出した形状（凸形状）を有し、一方、ソース電極２８が該ドレイン電極２７の外周部に対向するように直線状の外周部を有して矩形状に形成された電極構造を良好に適用することができる。
【０１２６】
また、このようなソース電極２７及びドレイン電極２８の対向する外周部の形状に対応して、薄膜トランジスタＴｒ１２の半導体層２３（図示を省略；図９参照）、ゲート電極２１及びブロック絶縁膜２４も、図１２（ａ）、（ｂ）に示すように、矩形状（四角形状）に形成されている。
【０１２７】
これにより、薄膜トランジスタのソース側及びドレイン側のゲート幅を異ならせて、各々に形成される寄生容量を相対的に異なるように設定することができるので、上述したような寄生容量による動作特性への影響（上述した実施形態においては、書込動作における動作遅延や書込不足）を抑制することができるとともに、所望の寄生容量を有する薄膜トランジスタを、比較的簡易な形状で、かつ、比較的小さい面積で形成することができる。
【０１２８】
＜画素駆動回路の第２の実施形態＞
図１３は、本発明に係る画素駆動回路の第２の実施形態を示す回路構成図であり、図１４は、発光制御用の薄膜トランジスタの寄生容量と、書込電流（階調信号電流）に対する出力電流（発光駆動電流）との関係を示す特性図（シミュレーション結果）である。ここで、上述した第１の実施形態と同等の回路構成については、同一の符号を付してその説明を簡略化する。
【０１２９】
図１３に示すように、本実施形態に係る画素駆動回路ＤＣＢは、図３に示した画素駆動回路ＤＣと同等の回路構成において、電流路の一端側（ソース電極側）が有機ＥＬ素子（発光素子）ＯＥＬ及びコンデンサＣｓの一端側（接点Ｎ１２）に接続され、他端側（ドレイン電極側）が電源ラインＶＬに接続され、制御端子（ゲート電極）がコンデンサＣｓの他端側（接点Ｎ１１）に接続された、発光制御用の薄膜トランジスタＴｒ１３に形成される寄生容量のうち、ゲート−ソース間の寄生容量Ｃgs3が、ゲート−ドレイン間の寄生容量Ｃgd3よりも大きく（Ｃgd3＜Ｃgs3）なるように設定されている。
【０１３０】
ここで、薄膜トランジスタＴｒ１３の具体的な素子構造は、上述した第１の実施形態に示した薄膜トランジスタＴｒ１２の各構成例（図９、図１２）に係る素子構造を良好に適用することができる。
すなわち、半導体層（チャネル領域）を挟んで相互に対向するように形成されたソース電極及びドレイン電極が非対称形状を有し、各々のゲート幅が異なるように設定されていることにより、ゲート−ソース間の寄生容量、及び、ゲート−ドレイン間の寄生容量が相対的に異なり、特に、本実施形態においては、ゲート−ドレイン間の寄生容量Ｃgd3に対して、ゲート−ソース間の寄生容量Ｃgs3の方が大きくなるように構成されている。
【０１３１】
ここで、上述した画素駆動回路ＤＣにおける薄膜トランジスタＴｒ１３の寄生容量と、階調信号電流（書込電流）に対する発光駆動電流（出力電流）との関係について検討すると、図１４に示すように、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3（図１４では、コンデンサＣｓに対するゲート−ドレイン間の寄生容量Ｃgd3の容量値の比；Ｃgd3／Ｃｓ）が大きくなると、画素駆動回路ＤＣに書き込まれる階調信号電流（書込電流）が０（黒表示に相当する）であっても、薄膜トランジスタＴｒ１３がオン動作してしまい、電源ラインＶＬから薄膜トランジスタＴｒ１３を介して有機ＥＬ素子ＯＥＬに出力電流（リーク電流）が流れることが確認された。
【０１３２】
また、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3が存在しない、理想的な回路構成における書込電流に対する出力電流の線形特性（図中、Ｃgd3＝０で示した特性線）に比較して、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3（図１４では、Ｃgd3／Ｃｓ比）が大きくなると、書込電流（階調信号電流）に対する出力電流（発光駆動電流）の電流値が大きくなるとともに、非線形性を示すことが確認された。
【０１３３】
このような書込電流（階調信号電流）に対する出力電流（発光駆動電流）の電流値が大きくなる現象は、画素駆動回路が書込動作状態から発光動作状態に移行する際に、図７（ｂ）に示したように、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3とコンデンサＣｓとの容量結合が形成されることに起因するものであるが、このような現象を抑制するためには、例えば、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3を相対的に小さくすること、すなわち、図１４に示したシミュレーションにおけるＣgd3／Ｃｓ比の、コンデンサＣｓの容量値を大きくすることが考えられる。しかしながら、この場合には、上述した書込動作において、コンデンサＣｓに所定の電圧成分を保持（充電）させるために要する時間が長くなり、書込不足が発生する。
【０１３４】
そこで、本実施形態においては、薄膜トランジスタＴｒ１３に、上述した各構成例に係る素子構造（図９、図１２）を適用して、ゲート−ドレイン間の寄生容量Ｃgd3そのものを小さくした構成を有している。
これにより、コンデンサＣｓに対するゲート−ドレイン間の寄生容量Ｃgd3の容量値の比（Ｃgd3／Ｃｓ）を小さくすることができるので、画素駆動回路ＤＣＢ（薄膜トランジスタＴｒ１３）における書込電流（階調信号電流）に対する出力電流（発光駆動電流）の関係を、図１４に示した理想的な電流特性（書込電流に対する出力電流が線形特性を示し、かつ、書込電流（階調信号電流）が０のとき、出力電流（発光駆動電流）が０となる電流特性）に近似させることができる。
【０１３５】
したがって、例えば、画素駆動回路において書込動作状態から発光動作状態に移行した際に、電源ラインＶＬに印加される電源電圧Ｖscが立ち上がった場合等であっても、表示データ（階調信号電流）に応じた適切な輝度階調で有機ＥＬ素子を発光動作させることができ、コントラストの低下を抑制して表示画質を向上させることができる。
【０１３６】
なお、上述した各構成例に係る素子構造を有する薄膜トランジスタを適用した場合、上述したように、ドレイン側及びソース側のゲート幅を相対的に異なるように設定することにより、ゲート−ドレイン間の寄生容量Ｃgdに対するゲート−ソース間の寄生容量Ｃgsを異ならせるとともに、所定の電流値が得られるようにしていることから、本実施形態に示したように、ゲート−ドレイン間の寄生容量Ｃgd3を小さく設定した場合には、ゲート−ソース間の寄生容量Ｃgs3が大きく設定されることになるが、これにより、ソース電極側に接続されるコンデンサＣｓをなくして寄生容量Ｃgs3のみに、もしくは、コンデンサＣｓの容量値を小さくして主に寄生容量Ｃgs3に、書込電流に応じた電圧成分を保持するようにすることもできる。
【０１３７】
＜画素駆動回路の第３の実施形態＞
図１５は、本発明に係る画素駆動回路の第３の実施形態を示す回路構成図である。ここで、上述した第１の実施形態と同等の回路構成については、同一の符号を付してその説明を簡略化する。
【０１３８】
図１５に示すように、本実施形態に係る画素駆動回路ＤＣＣは、図３に示した画素駆動回路ＤＣと同等の回路構成において、電流路の一端側（ソース電極側）が薄膜トランジスタＴｒ１３のゲート端子（接点Ｎ１１）に接続され、他端側（ドレイン電極側）が電源ラインＶＬに接続され、制御端子（ゲート電極）が走査ラインＳＬに接続された、書込制御用の薄膜トランジスタＴｒ１１に形成される寄生容量のうち、ゲート−ドレイン間の寄生容量Ｃgd1が、ゲート−ソース間の寄生容量Ｃgs1よりも大きく（Ｃgs1＜Ｃgd1）なるように設定されている。
【０１３９】
ここで、薄膜トランジスタＴｒ１１の具体的な素子構造は、上述した第１の実施形態に示した薄膜トランジスタＴｒ１２の各構成例（図９、図１２）に係る素子構造を良好に適用することができる。
すなわち、半導体層（チャネル領域）を挟んで相互に対向するように形成されたソース電極及びドレイン電極が非対称形状を有し、各々のゲート幅が異なるように設定されていることにより、ゲート−ソース間の寄生容量Ｃgs1に対して、ゲート−ドレイン間の寄生容量Ｃgd1の方が大きくなるように構成されている。
【０１４０】
上述した画素駆動回路における寄生容量の検討において説明したように、画素駆動回路が書込動作状態から発光動作状態に移行する際には、図７（ａ）に示したように、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1とコンデンサＣｓとの容量結合が形成されることにより、コンデンサＣｓに蓄積された電荷が再分配されて、発光制御用の薄膜トランジスタＴｒ１３のゲート端子に印加される電圧（接点Ｎ１１の電位）が低下して発光駆動電流が減少する現象が生じるが、このような現象を抑制するためには、例えば、書込電流（階調信号電流）を予め大きくしておくことが考えられる。しかしながら、この場合には、データドライバ１３０の負荷が大きくなるため、電流供給能力を大きく設計する必要があり、ドライバチップの大型化や消費電力の増大を招く。
【０１４１】
そこで、本実施形態においては、薄膜トランジスタＴｒ１１に、上述した各構成例に係る素子構造（図９、図１２）を適用して、ゲート−ソース間の寄生容量Ｃgs1そのものを小さくした構成を有している。
これにより、画素駆動回路において書込動作状態から発光動作状態に移行した際に、ゲート−ソース間の寄生容量Ｃgs1とコンデンサＣｓとの容量結合により再分配される電荷量を少なくして、コンデンサＣｓの一端側（接点Ｎ１１）の電位の低下を抑制し、発光制御用の薄膜トランジスタＴｒ１３に流れる発光駆動電流の減少を抑制することができるので、表示データ（階調信号電流）に応じた適切な輝度階調で有機ＥＬ素子を発光動作させて、コントラストの低下を抑制して表示画質を向上させることができる。
【０１４２】
＜画素駆動回路の第４の実施形態＞
図１６は、本発明に係る画素駆動回路の第４の実施形態を示す回路構成図である。ここで、上述した第１の実施形態と同等の回路構成については、同一の符号を付してその説明を簡略化する。
【０１４３】
図１６に示すように、本実施形態に係る画素駆動回路ＤＣＤは、図１５に示した画素駆動回路ＤＣＣと同等の回路構成において、書込制御用の薄膜トランジスタＴｒ１１に形成される寄生容量のうち、ゲート−ソース間の寄生容量Ｃgs1が、ゲート−ドレイン間の寄生容量Ｃgd1よりも大きく（Ｃgd1＜Ｃgs1）なるように設定されている。
【０１４４】
ここで、薄膜トランジスタＴｒ１１の具体的な素子構造は、上述した第１の実施形態に示した薄膜トランジスタＴｒ１２の各構成例（図９、図１２）に係る素子構造を良好に適用することができる。
すなわち、半導体層（チャネル領域）を挟んで相互に対向するように形成されたソース電極及びドレイン電極が非対称形状を有し、各々のゲート幅が異なるように設定されていることにより、ゲート−ドレイン間の寄生容量Ｃgd1に対して、ゲート−ソース間の寄生容量Ｃgs1の方が大きくなるように構成されている。
【０１４５】
上述した画素駆動回路における寄生容量の概念に基づくと、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd1は、走査ラインＳＬと電源ラインＶＬ間の配線間容量に相当する。この配線間容量（寄生容量Ｃgd1）は、各ラインに印加する電圧レベルを切り換える際の時定数を増大させるため、書込動作及び発光動作の各動作状態への移行が迅速に行われなくなり、上述したような書込不足等の原因となったり、走査ドライバ１２０や電源ドライバの負荷が増大することにより消費電力を増大させる原因になったりする。
【０１４６】
そこで、本実施形態においては、薄膜トランジスタＴｒ１１に、上述した各構成例に係る素子構造（図９、図１２）を適用して、ゲート−ドレイン間の寄生容量Ｃgd1そのものを小さくした構成を有している。
これにより、走査ラインと電源ライン間の配線間容量が低減されるので、画素駆動回路における駆動制御動作における各動作状態への移行を迅速に行うことができ、書込不足を抑制して表示データ（階調信号電流）に応じた適切な輝度階調で有機ＥＬ素子を発光動作させることができる。また、走査ラインや電源ラインを駆動する走査ドライバや電源ドライバの負荷を減少させることができるので、画像表示装置の消費電力を抑制することができる。
【０１４７】
＜画素駆動回路の第５の実施形態＞
図１７は、本発明に係る画素駆動回路の第５の実施形態を示す回路構成図であり、図１８は、発光制御用の薄膜トランジスタの寄生容量と、書込電流（階調信号電流）に対する出力電流（発光駆動電流）との関係を示す特性図（シミュレーション結果）である。ここで、上述した第１の実施形態と同等の回路構成については、同一の符号を付してその説明を簡略化する。
【０１４８】
図１７に示すように、本実施形態に係る画素駆動回路ＤＣＥは、図１６に示した画素駆動回路ＤＣＤと同等の回路構成において、書込制御用の薄膜トランジスタＴｒ１１に形成されるゲート−ソース間の寄生容量Ｃgs1に並列にコンデンサＣadを接続して、当該薄膜トランジスタＴｒ１１のソース側に接続される容量成分（ゲート−ソース間の寄生容量Ｃgs1及びコンデンサＣad）がドレイン側に接続される容量成分（ゲート−ドレイン間の寄生容量Ｃgd1）よりも大きく（Ｃgd1＜Ｃgs1＋Ｃad）なるように設定されている。
【０１４９】
なお、図１７においては、ゲート−ソース間の寄生容量Ｃgs1に並列にコンデンサＣadを接続して、ソース側に接続される容量成分を相対的に大きくなるように形成した構成を示したが、これに限定されるものではなく、上述した第４の実施形態（図１６）に示した場合と同様に、ソース電極側及びドレイン電極側でゲート幅が異なるように設定することにより、ゲート−ドレイン間の寄生容量Ｃgd1に対して、ゲート−ソース間の寄生容量Ｃgs1の方が大きく（Ｃgd1＜Ｃgs1）なるように構成したものであってもよい。
【０１５０】
上述した画素駆動回路における寄生容量の検討において説明したように、画素駆動回路が書込動作状態から発光動作状態に移行する際には、図７（ａ）に示したように、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1とコンデンサＣｓとの容量結合が形成されることにより、発光制御用の薄膜トランジスタＴｒ１３のゲート端子に印加される電圧（接点Ｎ１１の電位）が低下して発光駆動電流が減少する現象が生じる。
【０１５１】
一方、上述した第２の実施形態において説明したように、画素駆動回路ＤＣにおける薄膜トランジスタＴｒ１３の寄生容量と、階調信号電流（書込電流）に対する発光駆動電流（出力電流）との関係は、図１４に示すように、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3（コンデンサＣｓに対する比；Ｃgd3／Ｃｓ）が大きくなると、書込電流（階調信号電流）に対する出力電流（発光駆動電流）の電流値が大きくなり、書込電流が０であっても、有機ＥＬ素子ＯＥＬに出力電流（リーク電流）が流れ、黒表示時にも発光動作が行われてコントラストが低下する。
【０１５２】
ここで、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3に起因する出力電流（発光駆動電流）の増加を打ち消すための条件について検証する。
書込動作状態から発光動作状態へ移行する直前と、移行した直後の走査信号の電圧変化（電圧差）ΔＶselを、ΔＶsel＝Ｖsel(L)−Ｖsel(H)と表した場合、この電位変動に伴って、図７（ｃ）に示したような容量結合により、各容量成分（寄生容量、コンデンサ）間に変位電流が流れるが、接点Ｎ１１、Ｎ１２に流れ込む変位電流の和が０であることから次の（１１）、（１２）式が導き出される。
Ｃgs2・(ΔＶsel−ΔＶn12)＋(Ｃgs3＋Ｃｓ)・(ΔＶn11−ΔＶn12)
−Ｃoel・ΔＶn12＝０      ・・・（１１）
Ｃgs1・(ΔＶsel−ΔＶn11)＋Ｃgd3・(ΔＶsc−ΔＶn11)
＋(Ｃgs3＋Ｃｓ)・(ΔＶn12−ΔＶn11)＝０      ・・・（１２）
ここで、ΔＶn11は接点Ｎ１１の電位、ΔＶn12は接点Ｎ１２の電位、ΔＶscは電源電圧Ｖscの電圧変化である。
【０１５３】
この（１１）、（１２）式に基づいて、接点Ｎ１１の電位ΔＶn11及び接点Ｎ１２の電位ΔＶn12について解いて、薄膜トランジスタＴｒ１３に流れる出力電流（発光駆動電流）の変動に対応する変数Δ（Ｖn11−Ｖn12）＝ΔＶn11−ΔＶn12を導き出すと、次の（１３）式が得られる。
Δ（Ｖn11−Ｖn12）＝Ａ／Ｂ      ・・・（１３）
Ａ＝(Ｃoel・Ｃgs1−Ｃgd3・Ｃgs2)・ΔＶsel＋(Ｃgs2＋Ｃoel)・Ｃgd3・ΔＶsc
Ｂ＝(Ｃgs2＋Ｃoel)・(Ｃgs1＋Ｃgd3)＋(Ｃgs2＋Ｃoel＋Ｃgs1＋Ｃgd3)・(Ｃgs3＋Ｃｓ)
【０１５４】
上記（１３）式において、画素駆動回路ＤＣに書き込まれる階調信号電流（書込電流）が０（黒表示に相当する）の場合には、接点Ｎ１１、Ｎ１２の電位変化の差（ΔＶn11−ΔＶn12）は、概ね０となっているので、Δ（Ｖn11−Ｖn12）が薄膜トランジスタＴｒ１２のしきい値電圧Ｖth以下であれば、発光動作状態に移行する際の、走査信号Ｖsel及び電源電圧Ｖscの変化に伴って薄膜トランジスタＴｒ１３に出力電流（発光駆動電流）が流れることはない。
【０１５５】
これは換言すると、上記（１３）式における変数Ａが０となる条件を満たす寄生容量Ｃgs1の容量値よりも、当該寄生容量Ｃgs1を大きく設定すれば、発光動作状態に移行する際の走査信号Ｖsel及び電源電圧Ｖscの変化に伴って電圧差（Ｖn11−Ｖn12）が正の値になることはなく、階調信号電流（書込電流）が０（黒表示に相当する）のときに有機ＥＬ素子ＯＥＬに発光駆動電流が流れなくすることができることを意味する。すなわち、上述した薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3に起因する出力電流（発光駆動電流）の増加を打ち消すことができる。
【０１５６】
このような薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1を大きく設定した場合の効果については、薄膜トランジスタＴｒ１１及びＴｒ１３の寄生容量（Ｃgs1、Ｃgd3）と、階調信号電流（書込電流）に対する発光駆動電流（出力電流）との関係について図１８に示すように、薄膜トランジスタＴｒ１３のゲート−ドレイン間の寄生容量Ｃgd3（Ｃgd3／Ｃｓ比）が存在する場合であっても、薄膜トランジスタＴｒ１１のゲート−ソース間の寄生容量Ｃgs1（コンデンサＣｓに対する比；Ｃgs1／Ｃｓ）をある程度大きく設定することにより、又は、寄生容量Ｃgs1に並列にコンデンサＣadを付加することにより、階調信号電流（書込電流）が０の場合には、薄膜トランジスタＴｒ１３に発光駆動電流は流れず、良好な黒表示状態が実現されるとともに、階調信号電流（書込電流）に対する発光駆動電流（出力電流）の関係が良好な線形特性を示すことが確認された。
【０１５７】
したがって、本実施形態においては、図１７もしくは図１６に示したような構成を有する画素駆動回路ＤＣＥを適用して、薄膜トランジスタＴｒ１１におけるゲート−ソース間の寄生容量Ｃgs1を、ゲート−ドレイン間の寄生容量Ｃgd1よりも大きく設定することにより、発光動作時に有機EL素子ＯＥＬに供給される発光駆動電流は減少するものの、黒表示状態（階調信号電流が０）において、有機ＥＬ素子ＯＥＬに流れる発光駆動電流を０にすることができるので、コントラストの低下を抑制することができる。
【図面の簡単な説明】
【０１５８】
【図１】本発明に係る画像表示装置の基本構成を示す概略ブロック図である。
【図２】本発明に係る画像表示装置に適用可能なデータドライバの一例を示す概略ブロック図である。
【図３】本発明に係る表示装置に適用可能な表示画素（画素駆動回路）の具体回路例を示す回路構成図である。
【図４】本回路例に係る画素駆動回路の動作状態を示す概念図である。
【図５】本回路例に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。
【図６】図３に示した画素駆動回路における容量成分の接続状態を示す概念図である。
【図７】画素駆動回路に形成される寄生容量の影響を説明するための概念図である。
【図８】本発明に係る画素駆動回路の第１の実施形態を示す回路構成図である。
【図９】本実施形態に係る画素駆動回路に適用される薄膜トランジスタの素子構造の一構成例を示す概略構成図である。
【図１０】薄膜トランジスタの半導体層に形成されるチャネル領域の形状と、当該チャネル領域に流れる電流（チャネル電流）との関係を説明するための図である。
【図１１】薄膜トランジスタのゲート形状（ゲート幅及びゲート長）と、当該薄膜トランジスタに形成される寄生容量との関係を示す特性図（シミュレーション結果）である。
【図１２】本実施形態に係る画素駆動回路に適用される薄膜トランジスタの素子構造の他の構成例を示す概略構成図である。
【図１３】本発明に係る画素駆動回路の第２の実施形態を示す回路構成図である。
【図１４】発光制御用の薄膜トランジスタの寄生容量と、書込電流（階調信号電流）に対する出力電流（発光駆動電流）との関係を示す特性図（シミュレーション結果）である。
【図１５】本発明に係る画素駆動回路の第３の実施形態を示す回路構成図である。
【図１６】本発明に係る画素駆動回路の第４の実施形態を示す回路構成図である。
【図１７】本発明に係る画素駆動回路の第５の実施形態を示す回路構成図である。
【図１８】発光制御用の薄膜トランジスタの寄生容量と、書込電流（階調信号電流）に対する出力電流（発光駆動電流）との関係を示す特性図（シミュレーション結果）である。
【図１９】従来技術における発光素子型ディスプレイの要部を示す概略構成図である。
【図２０】従来技術における発光素子型ディスプレイに適用可能な表示画素（画素駆動回路及び発光素子）の構成例を示す等価回路図である。
【符号の説明】
【０１５９】
１００      表示装置
１１０      表示パネル
１２０      走査ドライバ
１３０      データドライバ
ＥＭ        表示画素
ＤＣ、ＤＣＡ〜ＤＣＥ        画素駆動回路
Ｔｒ１１〜Ｔｒ１３      薄膜トランジスタ
Ｃgs1〜Ｃgs3、Ｃgd1〜Ｃgd3      寄生容量
ＯＥＬ      有機ＥＬ素子
ＳＬ        走査ライン
ＤＬ        データライン
【図１】
2006091654.tif 000003
【図２】
2006091654.tif 000004
【図３】
2006091654.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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