(57)【要約】【課題】  簡単な構成で誤書込の発生を減らすことができる誤書込防止回路を提供する。【解決手段】  オアゲート３は、ＣＰＵから出力される書込信号・/WRを開状態の時に通過させ、閉状態の時不通過とする。ナンドゲート４，５から構成される許可・不許可レジスタ６はオアゲート３の開閉を制御するゲート制御信号・/WRCを出力する。オアゲート８はＣＰＵが不揮発性メモリ２にアクセスする時出力される信号に基づいてセット信号・/Sを生成し、許可・不許可レジスタ６へ出力する。オアゲート９およびインバータ１０、１１はＣＰＵが他のデバイスを指示する信号を出力した時リセット信号・/Rを生成し許可・不許可レジスタ６へ出力する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＣＰＵによって書込／読出が行われる記憶手段の誤書込を防止する誤書込防止回路において、
前記ＣＰＵから出力される書込信号を開状態の時通過させ、閉状態の時不通過とするゲート回路と、
前記ゲート回路の開閉を制御する制御信号を出力する許可・不許可レジスタと、
前記ＣＰＵが前記記憶手段にアクセスする時出力される信号に基づいてセット信号を生成し、前記許可・不許可レジスタへ出力する第１の回路と、
前記ＣＰＵが他のデバイスを指示する信号を出力した時リセット信号を生成し前記許可・不許可レジスタへ出力する第２の回路と、
を具備することを特徴とする誤書込防止回路。
【請求項２】
前記他のデバイスは、前記記憶手段、ワークメモリおよびプログラムメモリ以外のデバイスであることを特徴とする請求項１に記載の誤書込防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Unit）の暴走や誤動作時におけるメモリへの誤書込を防止する誤書込防止回路に関する。
【背景技術】
【０００２】
従来、メモリの書込許可／不許可の制御は、ＣＰＵが書込許可レジスタを設定することにより行われていた。しかし、このような制御は、ＣＰＵがアドレスをインクリメントしながら書き込みを行うような暴走をした時は役に立たず、誤書込が発生する問題がある。また、ＣＰＵが書き込みを許可状態とした後で暴走した場合も誤書込が発生してしまう。
他方、特許文献１には、誤書込を防止するための情報書き込み方法が記載されている。この方法は、同じ情報を複数回送出し、書き込み前に複数の情報を照合して一致した場合に書き込むという方法であり、構成が複雑になる欠点がある。
【特許文献１】特開2002-63079号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は上記事情を考慮してなされたもので、その目的は、簡単な構成で誤書込の発生を減らすことができる誤書込防止回路を提供することにある。
【課題を解決するための手段】
【０００４】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、ＣＰＵによって書込／読出が行われる記憶手段の誤書込を防止する誤書込防止回路において、前記ＣＰＵから出力される書込信号を開状態の時通過させ、閉状態の時不通過とするゲート回路と、前記ゲート回路の開閉を制御する制御信号を出力する許可・不許可レジスタと、前記ＣＰＵが前記記憶手段にアクセスする時出力される信号に基づいてセット信号を生成し、前記許可・不許可レジスタへ出力する第１の回路と、前記ＣＰＵが他のデバイスを指示する信号を出力した時リセット信号を生成し前記許可・不許可レジスタへ出力する第２の回路とを具備することを特徴とする誤書込防止回路である。
【０００５】
請求項２に記載の発明は、請求項１に記載の誤書込防止回路において、前記他のデバイスは、前記記憶手段、ワークメモリおよびプログラムメモリ以外のデバイスであることを特徴とする。
【発明の効果】
【０００６】
この発明によれば、簡単な構成で、ＣＰＵの誤動作や暴走によるメモリの誤書込を防止し、あるいは減らすことができる効果が得られる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による誤書込防止回路の構成を示す回路図であり、この図において、符号１は誤書込防止回路、２は誤書込防止回路１によって書き込みが制御される不揮発性メモリ（Non volatile memory）である。なお、本実施の形態において、全ての信号は負論理である。
【０００８】
誤書込防止回路１において、符号３は２入力オアゲートであり、外部のＣＰＵ（中央処理装置）から出力されるＷＲＩＴＥ信号・/WRをゲート制御信号・/WRCに応じて制御する。すなわち、ゲート制御信号・/WRCが”０”の時はＷＲＴＴＥ信号・/WRを通過させ、これにより、ＷＲＩＴＥ信号・/WRが不揮発性メモリ２のライトエネーブル端子／ＷＥへ加えられる。一方、ゲート制御信号・/WRCが”１”の時はＷＲＴＴＥ信号・/WRを遮断する。
【０００９】
４および５はそれぞれ２入力および３入力のナンドゲートであり、ナンドゲート４の出力端がナンドゲート５の第１入力端に接続され、ナンドゲート５の出力端がナンドゲート４の第２入力端に接続されてセット−リセットフリップフロップが構成されている。そして、このフリップフロップによって１ビットの許可・不許可レジスタ６が構成されている。この許可・不許可レジスタ６は、セット信号・/Sによってセットされ、ゲート制御信号・/WRCとして”０”を出力し、これにより、不揮発性メモリ２の書き込みを許可する。また、リセット信号・/Rによってりセットされ、ゲート制御信号・/WRCとして”１”を出力し、不揮発性メモリ２の書き込みを不許可とする。
【００１０】
８は２入力オアゲートであり、第１入力端へアクセス制御信号・/IOCSが、第２入力端へレジスタセット信号・/NVENCSがそれぞれ供給され、許可・不許可レジスタ６のセット信号・/Sをナンドゲート４の第１入力端へ出力する。９は３入力オアゲートであり、第１入力端へアクセス制御信号・/IOCSが、第２入力端へレジスタセット信号・/NVENCSをインバータ１０によって反転した信号が、第３入力端へチップセレクト信号・/NVCSをインバータ１１によって反転した信号がそれぞれ供給され、許可・不許可レジスタ６のリセット信号・/Rをナンドゲート５の第２入力端へ出力する。また、チップセレクト信号・/NVCSは上述したインバータ１１へ加えられると共に、不揮発性メモリ２のチップエネーブル端子／ＣＥへ加えられる。また、システムリセット信号・/RESETはナンドゲート５の第３入力端へ入力されると共に、不揮発性メモリ２のリセット端子／ＲＥＳＥＴへ入力される。
【００１１】
次に、誤書込防止回路１に入力される各信号について説明する。なお、各信号はいずれも負論理である。
（１）ＷＲＩＴＥ信号・/WR
ＣＰＵから不揮発性メモリ２へ出力されるのＷＲＩＴＥ（書き込み）信号であり、オアゲート３を介して不揮発性メモリ２のライトエネーブル端子／ＷＥへ加えられる。
【００１２】
（２）アクセス制御信号・/IOCS
ＣＰＵが不揮発性メモリ２へアクセスする時、および、ワークＲＡＭおよびプログラムＲＯＭを除くその他のデバイスへアクセスする時”０”となる信号である。
ＣＰＵが、不揮発性メモリ２およびワークＲＡＭおよびプログラムＲＯＭを除くその他のデバイスへアクセスする時、このアクセス制御信号・/IOCSが”０”となり、これにより、許可・不許可レジスタ６がリセットされ、オアゲート３が閉となって書き込みが禁止される。ここで、ワークＲＡＭおよびプログラムＲＯＭのアクセス時においてこのアクセス制御信号・/IOCSを”０”としない理由は、インストラクションフェッチのためのプログラムＲＯＭのアクセスや、スタックのためのワークＲＡＭのアクセス時において不揮発性メモリ２の書き込みを不許可状態としないためである。
【００１３】
（３）チップセレクト信号・/NVCS
ＣＰＵから不揮発性メモリ２のチップエネーブル端子／ＣＥへ出力される信号であり、不揮発性メモリ２の書込／読出時において”０”となる。図２に上述したアクセス制御信号・/IOCSおよびこのチップセレクト信号・/NVCSと、指定エリアとの関係を示す。
（４）レジスタセット信号・/NVENCS
不揮発性メモリ２の書込許可／不許可を制御する許可・不許可レジスタ６を許可状態とするための信号である。この信号は誤書込防止回路１の内部で生成される信号であり、例えば図３に示すように、アクセス制御信号・/IOCS、チップセレクト信号・/NVCSおよびメモリエリアを指示するデータＡからデコーダＤによって生成される。
（５）システムリセット信号・/RESET 
電源投入時等に出力されるシステムリセット信号である。
【００１４】
次に、上述した実施形態の動作を図４に示すタイミングチャートを参照して説明する。
まず、図４のタイミング０において、システムリセット信号・/RESETが出力されると、許可・不許可レジスタ６がリセットされ、ゲート制御信号・/WRCが”１”（書込不許可）となる。次に、タイミング２において、アクセス制御信号・/IOCSおよびチップセレクト信号・/NVCSを”０”として、ＷＲＩＴＥ信号・/WRを”０”（書込）としても、この時、許可・不許可レジスタ６がセットされておらず、ゲート制御信号・/WRCが”１”であることから、オアゲート３が閉状態にあり、ＷＲＩＴＥ信号・/WR”０”が不揮発性メモリ２へ加えられることはない。
【００１５】
次に、タイミング４において、アクセス制御信号・/IOCSおよびレジスタセット信号・/NVENCSが”０”になると、オアゲート８から出力されるセット信号・/Sが”０”となって許可・不許可レジスタ６がセットされ、ゲート制御信号・/WRCが”０”となり（図４（ト）参照）、オアゲート３が開状態となる。したがって、このタイミング４において同時にＷＲＩＴＥ信号・/WRを”０”とすると、この”０”がオアゲート３を介して不揮発性メモリ２の書込端子／ＷＥへ加えられる（図４（ヘ）参照）。しかし、この時、チップセレクト信号・/NVCSが”１”であので、不揮発性メモリ２の書き込みは行われない。
【００１６】
次に、タイミング６において、アクセス制御信号・/IOCS、チップセレクト信号・/NVCSおよびＷＲＩＴＥ信号・/WRが”０”になると、この時、ゲート制御信号・/WRCが”０”であることから、ＷＲＩＴＥ信号・/WR”０”がオアゲート３を介して不揮発性メモリ２の書込端子／ＷＥへ加えられ、不揮発性メモリ２の書き込みが行われる。
【００１７】
次に、タイミング８において、レジスタセット信号・/NVENCS、チップセレクト信号・/NVCSが共に”１”の状態において、アクセス制御信号・/IOCSが”０”になると、オアゲート９の出力信号であるリセット信号・/Rが”０”となり、許可・不許可レジスタ６がリセットされ、ゲート制御信号・/WRCが”１”となる。この結果、オアゲート３が閉となり、ＷＲＩＴＥ信号・/WRが”０”となっても、このＷＲＩＴＥ信号・/WR”０”が不揮発性メモリ２へ加えられることはなく、書き込みは行われない。次に、タイミング１０において、アクセス制御信号・/IOCS、チップセレクト信号・/NVCS、ＷＲＩＴＥ信号・/WRが共に”０”となっても、この時、許可・不許可レジスタ６がリセットされており、オアゲート３が閉状態にあり、不揮発性メモリ２の書き込みは行われない。
【００１８】
このように、上記実施形態においては、許可・不許可レジスタ６がセットされた状態においてチップセレクト信号・/NVCSおよびＷＲＩＴＥ信号・/WRが共に”０”となると、不揮発性メモリ２の書き込みが行われる（タイミング６）。しかし、チップセレクト信号・/NVCSおよびレジスタセット信号・/NVENCSが”１”の状態において、ＣＰＵのアクセスがその他のデバイスへ移り、アクセス制御信号・/IOCSが”０”になると、許可・不許可レジスタ６がリセットされる。この結果、ゲート制御信号・/WRCが”１”となり、以後、ＷＲＩＴＥ信号・/WRが”０”となっても不揮発性メモリ２の書き込みは行われない（タイミング８）。これにより、ＣＰＵの暴走時における誤書き込みを防止することができる。
【産業上の利用可能性】
【００１９】
この発明は、主に、携帯電話等の不揮発性メモリを内蔵する電子機器に用いられる。
【図面の簡単な説明】
【００２０】
【図１】この発明の一実施形態による誤書込防止回路の構成を示すブロック図である。
【図２】同実施形態における信号/IOCS、/NVCSと指定エリアの関係を示す図である。
【図３】同実施形態における信号/NVENCSの形成回路を示す図である。
【図４】同実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００２１】
１…誤書込防止回路、２…不揮発性メモリ、３、８、９…オアゲート、４、５…ナンドゲート、６…許可・不許可レジスタ、１０、１１…インバータ。
【図１】
2006085450.tif 000003
【図２】
2006085450.tif 000004
【図３】
2006085450.tif 000005
【図４】
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