(57)【要約】【課題】外部より受信した符号化信号からクロック信号を適切に抽出する。【解決手段】伝送対象のデジタル信号をクロック信号に基づいて符号化した符号化信号を受信して当該符号化信号から前記クロック信号を抽出するクロック抽出回路において、受信した前記符号化信号の立ち上がりエッジ及び立ち下がりエッジを検出して当該検出した旨を示すエッジ検出パルスを生成するエッジ検出部と、前記受信した符号化信号の一周期毎に生成される前記エッジ検出パルスに基づいて、前記一周期毎の前記エッジ検出パルスの生成を契機として位相反転されるマスク信号を生成するマスク信号生成部と、制御可能な遅延時間分、前記マスク信号を遅延させたマスク遅延信号を生成するマスク信号遅延部と、前記マスク遅延信号のエッジに基づいて前記クロック信号を生成するクロック生成部と、前記生成されたクロック信号のデューティ比を所定値に設定すべく、前記マスク信号遅延部の遅延時間を制御する遅延制御部と、を有する。【選択図】  図１
2006217171.tif 000002
【特許請求の範囲】
【請求項１】
伝送対象のデジタル信号をクロック信号に基づいて符号化した符号化信号を受信して当該符号化信号から前記クロック信号を抽出するクロック抽出回路において、
受信した前記符号化信号の立ち上がりエッジ及び立ち下がりエッジを検出して当該検出した旨を示すエッジ検出パルスを生成するエッジ検出部と、
前記受信した符号化信号の一周期毎に生成される前記エッジ検出パルスに基づいて、前記一周期毎の前記エッジ検出パルスの生成を契機として位相反転されるマスク信号を生成するマスク信号生成部と、
制御可能な遅延時間分、前記マスク信号を遅延させたマスク遅延信号を生成するマスク信号遅延部と、
前記マスク遅延信号のエッジに基づいて前記クロック信号を生成するクロック生成部と、
前記生成されたクロック信号のデューティ比を所定値に設定すべく、前記マスク信号遅延部の遅延時間を制御する遅延制御部と、
を有することを特徴とするクロック抽出回路。
【請求項２】
前記所定値を５０％とすることを特徴とする請求項１に記載のクロック抽出回路。
【請求項３】
前記マスク信号遅延部は、
制御可能な第１遅延時間分、前記マスク信号を遅延させた第１マスク遅延信号を生成する第１遅延回路と、
前記第１遅延時間と同一の制御応答とする第２遅延時間分、前記第１マスク遅延信号を遅延させた第２マスク遅延信号を生成する第２遅延回路と、を有しており、
前記クロック生成部は、
前記第１マスク遅延信号と前記第２マスク遅延信号の位相差により前記クロック信号を生成することとし、
前記遅延制御部は、
前記第２遅延時間を前記一周期の半周期に設定すべく、前記第１遅延時間及び前記第２遅延時間を前記位相差に基づいて一括制御すること、を特徴とする請求項２に記載のクロック抽出回路。
【請求項４】
前記第１遅延回路は、前記マスク信号を位相反転させるとともに前記第１遅延時間分遅延させる第１反転遅延回路とし、
前記第２遅延回路は、
前記第１マスク遅延信号を位相反転させるとともに前記第１遅延時間分遅延させる第２反転遅延回路と、
前記第２反転遅延回路の出力を位相反転させるとともに前記第１遅延時間分遅延させた前記第２マスク遅延信号を生成する第３反転遅延回路と、を有しており、
前記第２遅延時間を、前記第２及び前記第３反転遅延回路における前記第１遅延時間を合計した時間とし、
前記遅延制御部は、前記第２遅延時間を前記一周期の半周期に設定すべく、前記第１乃至前記第３反転遅延回路における前記第１遅延時間を前記位相差に基づいて一括制御すること、
を特徴とする請求項３に記載のクロック抽出回路。
【請求項５】
前記クロック生成部は、前記第１マスク遅延信号と前記第２マスク遅延信号の位相差を検出して当該検出した位相差を示す所定振幅レベルを有した前記クロック信号を生成し、
前記遅延制御部は、
前記クロック信号のレベルと前記所定振幅レベルの半分とする基準レベルとの差分を増幅する差動アンプと、
前記第１及び前記第２遅延回路に対して同一の制御応答でレベルの制御が可能であり且つ当該レベルに応じて前記第１及び前記第２遅延時間を設定するためのバイアス信号を供給するバイアス回路と、を有しており、
前記差動アンプの出力に基づいて、前記前記第１及び前記第２遅延回路に対して供給する前記バイアス信号のレベルを一括制御すること、
を特徴とする請求項３又は４に記載のクロック抽出回路。
【請求項６】
前記バイアス回路は、可変電流源の出力電流に基づいて前記バイアス信号を生成するカレントミラー回路で構成され、
前記可変電流源は、
前記差動アンプの電圧出力を第１抵抗素子に印加させて可変電流へと変換生成する可変電流生成部と、
電源電位を第２抵抗素子に印加させて固定電流へと変換生成する固定電流生成部と、
を有しており、前記可変電流と前記固定電流を合成した電流を前記出力電流としたこと、を特徴とする請求項５に記載のクロック抽出回路。
【請求項７】
前記可変電流生成部及び前記固定電流生成部は、二組のバイポーラトランジスタのベース電極同士を接続し且つ一方のバイポーラトランジスタをダイオード接続したカレントミラー回路で夫々構成されること、を特徴とする請求項６に記載のクロック抽出回路。
【請求項８】
前記第１及び前記第２遅延回路は、容量素子と、前記マスク信号又は前記第１マスク遅延信号のレベルの切り替わりに応じて前記容量素子の充放電を切り替えるとともに、前記バイアス信号のレベルに応じて前記容量素子に台形波状の充放電波形を形成させ、当該充放電波形を用いて前記第１又は前記第２マスク遅延信号を形成する充放電回路と、によって夫々構成されること、を特徴とする請求項５乃至７のいずれかに記載のクロック抽出回路。
【請求項９】
前記エッジ検出部は、
前記マスク信号遅延部の遅延時間と同一の制御応答とする遅延時間分、前記受信した符号化信号を遅延させた符号化遅延信号を生成する符号化信号遅延部と、
前記受信した符号化信号と前記符号化遅延信号との位相差を前記エッジ検出パルスとして生成するエッジ検出パルス生成部と、を有しており、
前記遅延制御部は、前記マスク信号遅延部及び前記符号化信号遅延部の遅延時間を一括制御すること、
を特徴とする請求項１乃至８のいずれかに記載のクロック抽出回路。
【請求項１０】
前記マスク信号生成部は、
前記マスク遅延信号をデータ入力とするとともに前記エッジ検出パルスをクロック入力としたＤ型フリップフロップ回路により構成され、当該Ｄ型フリップフロップ回路のデータ出力を前記マスク信号として生成することとし、
前記符号化信号遅延部の遅延時間は、前記マスク信号遅延部の遅延時間よりも短く設定されること、を特徴とする請求項９に記載のクロック抽出回路。
【請求項１１】
前記クロック生成部は、前記第１マスク遅延信号と前記第２マスク遅延信号の位相差を検出して当該検出した位相差を示す所定振幅レベルを有したクロック信号を生成し、
前記遅延制御部は、
前記クロック信号のレベルと前記所定振幅レベルの半分とする基準レベルとの差分を増幅する差動アンプと、
前記符号化信号遅延部及び前記マスク信号遅延部に対して同一の制御応答でレベルの制御が可能であり且つ当該レベルに応じて前記符号化信号遅延部及び前記マスク信号遅延部を設定するためのバイアス信号を供給するバイアス回路と、を有しており、
前記差動アンプの出力に基づいて、前記符号化信号遅延部及び前記マスク信号遅延部に対して供給する前記バイアス信号のレベルを一括制御すること、
を特徴とする請求項９又は１０に記載のクロック抽出回路。
【請求項１２】
前記符号化信号遅延部及び前記マスク信号遅延部は、容量素子と、前記符号化信号又は前記マスク信号のレベルの切り替わりに応じて前記容量素子の充放電を切り替えるとともに、前記バイアス回路から供給される前記バイアス信号のレベルに応じて前記容量素子に台形波状の充放電波形を形成させ、当該充放電波形を用いて前記符号化遅延信号又は前記マスク遅延信号を形成する充放電回路と、によって夫々構成されること、を特徴とする請求項１１に記載のクロック抽出回路。
【請求項１３】
前記符号化信号は、バイフェーズ符号信号、差動バイフェーズ符号信号、又は、ｆ／２ｆ符号信号、のいずれか一つであることを特徴とする請求項１乃至１２のいずれかに記載のクロック抽出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック抽出回路に関する。
【背景技術】
【０００２】
オフィスのＬＡＮや自動車の車載ネットワーク等の通信ネットワークにおいて、様々な規格の信号によって機器間のデジタル信号の伝送が行われている。すなわち、通信ネットワークは、コンピュータ及びその周辺機器相互をつなぐ形態だけではなく、コンピュータ以外の各種デジタル機器の接続にも用いられつつある。車載ネットワークは、その一例であり、例えば、この車載ネットワークの１つの規格として、ＭＯＳＴ（Media Oriented Systems Transport）システムが提案されている。ＭＯＳＴシステムでは、リング形状の車載ネットワークが構成され、これに、カーナビゲーションシステム、ＣＤ／ＤＶＤプレイヤー、スピーカー、ディスプレイ、電話機等の各種機器が接続される。例えば、ＣＤプレイヤーが再生したデジタル信号を車載ネットワークを介してスピーカーへと伝送する。そして、スピーカーにおいてデジタル信号を音声に変換して出力する形態で利用される。
【０００３】
ここで、通信ネットワーク内でのデジタル信号の伝送の際には、一般的に、高速／長距離の伝送を考慮して、デジタル信号とクロック信号の多重化(符号化)が行われる。図９は、デジタル信号とクロック信号の多重化が行われたデジタル信号伝送システムの一例である。デジタル信号の送信側では、まず、符号化回路１０において、クロック信号とＮＲＺ（Non-Return to Zero）符号のデジタル信号の多重化が行われる。この多重化された信号（以下、『符号化信号』と称する。）は、ドライバ１１、伝送路を介して、デジタル信号の受信側にあるレシーバ１２へと伝送される。一方、デジタル信号の受信側では、クロック抽出回路１４において、受信したデジタル信号から元のクロック信号が抽出される。また、復号化回路１３において、クロック信号等をもとに、受信したデジタル信号から元のデジタル信号へと復号化が行われる。
【０００４】
図１０に、符号化信号の例を示す。例えば、図１０（ａ）に示すデジタルデータ「０１００１１」の場合、ＮＲＺ符号は図１０（ｂ）に示す信号として表現され、バイフェーズ符号（マンチェスタ符号とも称される。）は図１０（ｃ）に示す信号として表現され、差動バイフェーズ符号は図１０（ｄ）に示す信号として表現され、ｆ／２ｆ符号（ＦＭ符号とも称される。）は図１０（ｅ）に示す信号として表現される。
【０００５】
図１０（ｂ）に示すＮＲＺ符号は、基本的な伝送符号であり、デジタルデータのビット値「１」と「０」を夫々「Ｈレベル」と「Ｌレベル」に対応づけたものである。図１０（ｃ）に示すバイフェーズ符号は、デジタルデータのビット値「１」と「０」を、１８０度位相の異なる２種類の符号に対応づけたものである。すなわち、デジタルデータの各ビットの中央タイミングにて、レベル変化点(立ち上がりエッジ又は立ち下がりエッジ)が必ず設定される。また、このレベル変化点は、クロック信号の情報となる。図１０（ｄ）に示す差動バイフェーズ符号は、デジタルデータのビット値「１」を、そのビット値「１」の中央タイミングにてレベル変化点を有した符号と対応づける。一方、デジタルデータのビット値「０」を、そのビット値「０」の境界タイミングにてレベル反転される符号と対応づける。図１０（ｅ）に示すｆ／２ｆ符号は、デジタルデータのビット値「１」と「０」を周波数の異なる信号に対応づけたものである。ｆ／２ｆ符号は、差動バイフェーズ符号と同様な符号となるが、差動バイフェーズ符号と比較して、デジタルデータのビットの中央タイミング分位相がずれることとなる。
【０００６】
ここで、差動バイフェーズ符号に対する従来のクロック抽出回路の構成を図１１に示す。また、図１１に示す従来のクロック抽出回路の動作を示すタイミングチャートを図１２に示す。
【０００７】
まず、所定ビットレートのデジタルデータ（図１２（ａ）参照）の差動バイフェーズ符号（図１２（ｂ）参照）が、従来のクロック抽出回路へ伝送された場合とする。この場合、排他的論理和素子１６において、受信した差動バイフェーズ符号と、その差動バイフェーズ符号を遅延回路１５において所定時間分遅延させた遅延信号（図１２（ｃ）参照）との排他的論理和が演算される。この演算結果は、受信した差動バイフェーズ符号の立ち上がりエッジ及び立ち下がりエッジを検出した旨を示すエッジ検出パルス（図１２（ｄ）参照）となる。また、論理積素子１７において、エッジ検出パルスと、モノマルチバイブレータ１８の出力（図１２（ｅ）参照）との論理積が演算される。なお、モノマルチバイブレータ１８は、論理積素子１７の出力であるトリガ信号（図１２（ｆ）参照）の立ち下がりエッジにて、所定パルス幅のワンパルスを発振出力するものである。
【０００８】
従来のクロック抽出回路は、前述したような一連の動作を行うことで、受信した差動バイフェーズ符号のエッジ検出パルスに基づいて、モノマルチバイブレータ１８の出力をクロック信号とするのである。なお、従来のクロック抽出回路は、例えば、以下に示す特許文献１に開示される。
【特許文献１】特開平１１−１３６２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図１１に示したような従来のクロック抽出回路では、クロック信号を抽出するためのモノマルチバイブレータ等の遅延回路において、その遅延時間は予め固定化されたものとなる。例えば、モノマルチバイブレータは、一般的に、容量素子への充放電波形をワンパルスとして発振出力することとなる。よって、クロック信号のパルス幅は、予め定められた容量素子の容量値Ｃに基づいて固定化される。さらに、エッジ検出パルスを生成するための遅延回路においても、その遅延回路を構成する遅延素子の遅延量に基づいて、その遅延時間は予め固定化される。すなわち、エッジ検出パルスのパルス幅は固定化される。
【００１０】
このように、従来のクロック抽出回路において、クロック信号のパルス幅や、エッジ検出パルスのパルス幅は、固定化される。このため、デジタル信号のビットレートが予め定まっていない場合や、低速から高速まで広範囲のビットレートに対応させる場合において、クロック信号のデューティ比は変化することとなる。さらに、従来のクロック抽出回路における回路素子の特性変化によっても、クロック信号のデューティ比は変化することとなる。
【００１１】
なお、クロック信号は、受信した符号化信号から元のデジタル信号を復号化する処理等に用いられる。ここで、受信した符号化信号のエッジと、クロック信号のエッジのタイミングが重なってしまい、セットアップ／ホールド違反等の不都合が生じた場合、クロック信号によって元のデジタル信号を適切に復号化できなくなる。さらに、ビットレートの高速化に伴ってクロック信号のパルス幅が短くなる場合には、その波形鈍りによって、適切なクロック信号が形成されない恐れもある。
【００１２】
そこで、クロック信号に基づく後の復号化処理等を適切に行うためには、クロック信号のデューティ比は、余裕を持たせて５０％とすることが好ましい。しかしながら、クロック信号のデューティ比は、前述したように、デジタル信号のビットレート等に応じて変化するため、適切な復号化処理等が行われない恐れがあった。
【課題を解決するための手段】
【００１３】
前述した課題を解決する主たる本発明は、伝送対象のデジタル信号をクロック信号に基づいて符号化した符号化信号を受信して当該符号化信号から前記クロック信号を抽出するクロック抽出回路において、受信した前記符号化信号の立ち上がりエッジ及び立ち下がりエッジを検出して当該検出した旨を示すエッジ検出パルスを生成するエッジ検出部と、前記受信した符号化信号の一周期毎に生成される前記エッジ検出パルスに基づいて、前記一周期毎の前記エッジ検出パルスの生成を契機として位相反転されるマスク信号を生成するマスク信号生成部と、制御可能な遅延時間分、前記マスク信号を遅延させたマスク遅延信号を生成するマスク信号遅延部と、前記マスク遅延信号のエッジに基づいて前記クロック信号を生成するクロック生成部と、前記生成されたクロック信号のデューティ比を所定値に設定すべく、前記マスク信号遅延部の遅延時間を制御する遅延制御部と、を有することとする。
【発明の効果】
【００１４】
本発明によれば、外部より受信した符号化信号からクロック信号を適切に抽出するクロック抽出回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
＜第１実施形態＞
＝＝＝  差動バイフェーズ復号化装置の構成  ＝＝＝
図１は、本発明の一実施形態に係るクロック抽出回路を有した差動バイフェーズ復号化装置の構成を示す図である。図１に示す差動バイフェーズ復号化装置は、伝送対象とする所定ビットレートのデジタル信号をクロック信号に基づいて差動バイフェーズ符号化した差動バイフェーズ符号（『符号化信号』）を受信し、その受信した差動バイフェーズ符号を復号化するための装置とする。なお、デジタル信号のビットレートを“ｒ（ｂｐｓ）”とした場合、クロック信号の周波数は“ｎ（自然数）×ｒ（Ｈｚ）”となる。以下の説明では、“ｎ＝１”とする。
【００１６】
図１に示す差動バイフェーズ復号化装置は、外部より受信した差動バイフェーズ符号からクロック信号を抽出するクロック抽出回路１００と、外部より受信した差動バイフェーズ符号から元のデジタル信号（ＮＲＺ符号）を復号化する差動バイフェーズ復号化回路２００と、により構成される。なお、図１に示す差動バイフェーズ復号化装置は、ｆ／２ｆ符号を復号化するための装置としても利用できる。
【００１７】
まず、クロック抽出回路１００の構成について説明する。クロック抽出回路１００は、エッジ検出回路１１０、ＤＦＦ（Ｄ型フリップフロップ素子）１２０、反転遅延回路１３０、排他的論理和素子１４０、インバータ素子１５０、ＬＰＦ（Low Pass Filter）１６０、差動アンプ１７０、バイアス回路１８０、によって構成される。
【００１８】
エッジ検出回路１１０は、本発明に係る『エッジ検出部』の一実施形態である。すなわち、エッジ検出回路１１０は、外部より受信した差動バイフェーズ符号（図１中に示す丸数字１）の立ち上がりエッジ及び立ち下がりエッジを検出し、その検出した旨を示すエッジ検出パルスを生成するものである。ここで、エッジ検出回路１１０は、非反転遅延回路１０１と、排他的論理和素子１０２と、によって構成されることとする。
【００１９】
非反転遅延回路１０１は、本発明に係る『符号化信号遅延部』の一実施形態である。すなわち、非反転遅延回路１０１は、後述の反転遅延回路１３０の遅延時間と同一の制御応答とする遅延時間分、外部より受信した差動バイフェーズ符号を遅延させた差動バイフェーズ符号遅延信号（『符号化遅延信号』）と生成する。ここで、非反転遅延回路１０１は、非反転論理であるため、差動バイフェーズ符号の論理に応じた差動バイフェーズ符号遅延信号の論理は変化しない。なお、前述した同一の制御応答とは、同一の偏差（差動アンプ１７０の出力）に応じた制御量（バイアス信号のレベル）が同一であることを示す。
【００２０】
なお、非反転遅延回路１０１の遅延時間は、反転遅延回路１３０の遅延時間と併せて、一括制御されることとする。また、非反転遅延回路１０１の遅延時間は、反転遅延回路１３０の遅延時間よりも短く設定されることとする。具体的には、非反転遅延回路１０１の遅延時間は、反転遅延回路１３０の遅延時間の“１／２”として設定される。
【００２１】
排他的論理和素子１０２は、本発明に係る『エッジ検出パルス生成部』の一実施形態である。すなわち、排他的論理和素子１０２は、外部より受信した差動バイフェーズ符号と差動バイフェーズ符号遅延信号との位相差を、エッジ検出パルス（図１中に示す丸数字２）として生成するものである。なお、エッジ検出パルスは、差動バイフェーズ符号の性質上、差動バイフェーズ符号のビットレートに応じた一周期毎に生成される場合と、その一周期内に生成される場合とがある。
【００２２】
ＤＦＦ１２０は、本発明に係る『マスク信号生成部』の一実施形態である。すなわち、ＤＦＦ１２０は、外部より受信した差動バイフェーズ符号のビットレートに応じた一周期毎に生成されるエッジ検出パルスに基づいて、その一周期毎のエッジ検出パルスの生成を契機として位相反転される『マスク信号（図１中に示す丸数字３）』を生成するものである。
【００２３】
よって、ＤＦＦ１２０は、後述の反転遅延回路１３０によってマスク信号を遅延させたマスク遅延信号（図１中に示す丸数字６）をデータ入力とするとともにエッジ検出パルス（図１中に示す丸数字２）をクロック入力とする。すなわち、ＤＦＦ１２０において、マスク遅延信号のレベルがエッジ検出パルスのエッジによってラッチされる。このラッチされたレベルが、マスク信号のレベルとして出力されることとなる。
【００２４】
反転遅延回路１３０は、本発明に係る『マスク信号遅延部』の一実施形態である。すなわち、反転遅延回路１３０は、後述のＰＬＬ制御によって制御可能な遅延時間分、マスク信号を遅延させた『マスク遅延信号（図１中に示す丸数字６）』を生成するものである。
【００２５】
排他的論理和素子１４０は、本発明に係る『クロック生成部』の一実施形態である。すなわち、排他的論理和素子１４０は、マスク遅延信号のエッジに基づいてクロック信号を抽出するものである。なお、クロック信号は、インバータ素子１５０によって論理反転されてＬＰＦ１６０へと供給されることとする。また、クロック信号は、差動バイフェーズ復号化回路２００へと供給されることとする。
【００２６】
ここで、クロック信号は、接地電位ＧＮＤから電源電位ＶＤＤまでの振幅レベルを有することとする。すなわち、クロック信号の一方のレベル（Ｈレベル）が電源電位ＶＤＤであり、他方のレベル（Ｌレベル）が接地電位ＧＮＤとする。よって、クロック信号のデューティ比は、例えば、「電源電位ＶＤＤを示す期間÷クロック信号の一周期」として表現される。
【００２７】
ＬＰＦ１６０、差動アンプ１７０、バイアス回路１８０で構成される回路は、本発明に係る『遅延制御部』の一実施形態である。すなわち、ＬＰＦ１６０、差動アンプ１７０、バイアス回路１８０で構成される回路は、クロック信号のデューティ比を所定値に設定すべく、非反転遅延回路１０１の遅延時間と反転遅延回路１３０の遅延時間を一括してフィードバック制御するものである。このフィードバック制御は、所謂ＰＬＬ制御と同様な働きを成す。なお、クロック信号のデューティ比として設定すべき所定値は、デジタル信号のビットレート変化への対応や、クロック信号に基づく後の復号化処理等を適切に行うために、５０％とすることが好ましい。  
ＬＰＦ１６０は、論理反転後のクロック信号のレベルを平滑化するものである。
【００２８】
差動アンプ１７０は、本発明に係る『差動アンプ』の一実施形態である。すなわち、差動アンプ１７０は、非反転入力端子に基準電圧Ｖｒｅｆを印加させ、反転入力端子にＬＰＦ１６０を介してクロック信号を印加させる。なお、基準電圧Ｖｒｅｆは、電源電位ＶＤＤの“１／２”とする。そして、差動アンプ１７０は、ＬＰＦ１６０を介したクロック信号のレベル（図１中に示す丸数字８）と基準電圧Ｖｒｅｆ（図１中に示す丸数字９）の差分を増幅する。
【００２９】
バイアス回路１８０は、本発明に係る『バイアス回路』の一実施形態である。すなわち、バイアス回路１８０は、非反転遅延回路１０１と反転遅延回路１３０夫々に対して、同一の制御応答でレベルの制御が可能であり、且つ、そのレベルに応じて非反転遅延回路１０１と反転遅延回路１３０の各遅延時間を設定するためのバイアス信号を供給するものである。
【００３０】
つぎに、差動バイフェーズ復号化回路２００の構成について説明する。差動バイフェーズ復号化回路２００は、ＤＦＦ２０１と、ＤＦＦ２０２、インバータ素子２０３、によって構成される。
【００３１】
ＤＦＦ２０１は、排他的論理和素子１４０の出力、すなわちクロック信号（図１中に示す丸数字７）をデータ入力とし、排他的論理和素子１０２の出力であるエッジ検出パルス（図１中に示す丸数字２）をクロック入力としたものである。この結果、ＤＦＦ２０１のデータ出力（図１中に示す丸数字１０）は、差動バイフェーズ符号から復号化されたＲＺ（Return to Zero）符号を呈する。
【００３２】
ＤＦＦ２０２は、ＤＦＦ２０１のデータ出力（図１中に示す丸数字10）をデータ入力とし、インバータ素子２０３を介したクロック信号の論理反転出力（図１中に示す丸数字11）を、クロック入力としたものである。この結果、ＤＦＦ２０２のデータ出力（図１中に示す丸数字12）は、差動バイフェーズ符号から復号化されたＮＲＺ符号、すなわち元のデジタル信号を呈する。
【００３３】
以上が、本発明に係るクロック抽出回路１００を有した復号化装置の構成である。
【００３４】
なお、前述した実施形態において、反転遅延回路１３０は、単一の遅延回路で構成するのではなく、後述のＰＬＬ制御によって制御可能な第１遅延時間分、マスク信号を遅延させた第１マスク遅延信号（図１中に示す丸数字４）を生成する第１遅延回路と、第１遅延時間と同一の制御応答とする第２遅延時間分、第１マスク遅延信号を遅延させた第２マスク遅延信号（図１中に示す丸数字６）を生成する第２遅延回路と、によって構成されてもよい。
【００３５】
この場合、排他的論理和素子１４０は、第１マスク遅延信号（図１中に示す丸数字４）と第２マスク遅延信号（図１中に示す丸数字５）の位相差を検出し、その検出した位相差を示す接地電位ＧＮＤから電源電位ＶＤＤまでの振幅レベルを有したクロック信号を抽出することとなる。ここで、クロック信号の一方のレベル（Ｈレベル）を示す期間は、第２遅延時間ということになる。よって、クロック信号のデューティ比を“５０％”に設定するための制御としては、第２遅延時間を差動バイフェーズ符号のビットレートに応じた一周期の半周期に設定すべく、非反転遅延回路１０１の遅延時間と反転遅延回路１３０の第１及び第２遅延時間を、第１マスク遅延信号と第２マスク遅延信号の位相差に基づいて一括制御することとなる。
【００３６】
さらに、前述した実施形態において、反転遅延回路１３０の第１遅延回路は、ＤＦＦ１２０の出力であるマスク信号を位相反転させるとともに第１遅延時間分遅延させる第１反転遅延回路１３１とする。また、反転遅延回路１３０の第２遅延回路は、第１反転遅延回路１３１の出力である第１遅延信号を位相反転させるとともに第１遅延時間分遅延させる第２反転遅延回路１３２と、第２反転遅延回路１３２の出力を位相反転させるとともに第１遅延時間分遅延させた第２遅延信号を生成する第３反転遅延回路１３３と、によって構成されてもよい。
【００３７】
この場合、反転遅延回路１３０の第２遅延回路における第２遅延時間は、第２反転遅延回路１３２と第３反転遅延回路１３３における第１遅延時間を合計した時間となる。また、クロック信号のデューティ比を“５０％”に設定するための制御としては、第２遅延時間を差動バイフェーズ符号のビットレートに応じた一周期の半周期に設定すべく、非反転遅延回路１０１の遅延時間と、第１乃至第３反転遅延回路（１３１、１３２、１３３）における各第１遅延時間を、第１マスク遅延信号（図１中に示す丸数字４）と第２マスク遅延信号（図１中に示す丸数字６）の位相差に基づいて一括制御することとなる。
【００３８】
＝＝＝  バイアス回路及び非反転遅延回路の構成  ＝＝＝
図２は、本発明の一実施形態に係るバイアス回路１８０及び非反転遅延回路１０１の構成を示す図である。
【００３９】
バイアス回路１８０は、可変電流源１８１の出力電流（以下、『制御電流』と称する。）に基づいて、非反転遅延回路１０１のバイアス信号（バイアス電圧若しくはバイアス電流）を生成するカレントミラー回路として構成される。このバイアス信号は、非反転遅延回路１０１に供給され、最終的には、非反転遅延回路１０１の容量素子Ｃ１への充放電電流（図２中に示す電流Ｉｂ１’、Ｉｂ２’）を設定するための信号となる。
【００４０】
なお、バイアス回路１８０であるカレントミラー回路の構成としては、例えば、電源ライン（Ｖｃｃ）と接地ライン（ＧＮＤ）間に設けた二組のＰ型ＭＯＳＦＥＴであるトランジスタＭ１、Ｍ２のゲート電極同士を接続させるとともに、トランジスタＭ２のゲート電極とドレイン電極を短絡（ダイオード接続）させる。また、トランジスタＭ２のドレイン電極と接地ライン間に可変電流源１８１を設けるとともに、トランジスタＭ１のドレイン電極と接地ライン間にＮ型ＭＯＳＦＥＴであるトランジスタＭ８を設ける。なお、トランジスタＭ８は、ゲート電極とドレイン電極を短絡（ダイオード接続）させる。
【００４１】
このカレントミラー回路の構成によって、トランジスタＭ２を介した電源ラインと接地ライン間に可変電流源１８１の制御電流に関する電流経路が形成される。さらに、トランジスタＭ１、Ｍ８を介した電源ラインと接地ライン間に、可変電流源１８１の制御電流を複製した電流に関する電流経路が形成される。
【００４２】
バイアス回路１８０と非反転遅延回路１０１の接続態様の一例としては、Ｐ型ＭＯＳＦＥＴであるトランジスタＭ３のゲート電極がバイアス回路１８０のトランジスタＭ１、Ｍ２のゲート電極と接続される。この結果、トランジスタＭ１、Ｍ２、Ｍ３によってカレントミラー回路が形成される。一方、Ｎ型ＭＯＳＦＥＴであるトランジスタＭ９のゲート電極がバイアス回路１８０のトランジスタＭ８のゲート電極と接続される。この結果、トランジスタＭ８、Ｍ９によってカレントミラー回路が形成される。
【００４３】
また、非反転遅延回路１０１において、Ｐ型ＭＯＳＦＥＴであるトランジスタＭ６と、Ｎ型ＭＯＳＦＥＴであるトランジスタＭ７が、電源ライン（Ｖｃｃ）と接地ライン（ＧＮＤ）との間に設けられる。なお、トランジスタＭ６、Ｍ７のゲート電極同士が接続されており、さらに、外部より受信した差動バイフェーズ符号が入力端子ＩＮ１を介してトランジスタＭ６、Ｍ７のゲート電極に夫々供給される。すなわち、トランジスタＭ６、Ｍ７は、外部より受信した差動バイフェーズ符号のレベルに応じて相補的に動作することとなる。
【００４４】
なお、電源ラインとトランジスタＭ６のソース電極との間には、二組のＰ型ＭＯＳＦＥＥＴであるトランジスタＭ４、Ｍ５によって構成されたカレントミラー回路が設けられる。また、トランジスタＭ６のドレイン電極と接地ラインとの間には、トランジスタＭ９が設けられる。一方、電源ラインとトランジスタＭ７のドレイン電極との間には、トランジスタＭ３が設けられる。また、トランジスタＭ７のソース電極と接地ラインとの間には、二組のＮ型ＭＯＳＦＥＥＴであるトランジスタＭ１０、Ｍ１１によって構成されたカレントミラー回路が設けられる。
【００４５】
さらに、トランジスタＭ５、Ｍ１１のドレイン電極同士が接続されており、この接続ライン間に設けた出力端子ＯＵＴ１と接地ラインとの間に容量素子Ｃ１が設けられる。ここで、容量素子Ｃ１の容量値は、図４に夫々示す、第１反転遅延回路１３１の容量素子Ｃ２、第２反転遅延回路１３２の容量素子Ｃ３、第３反転遅延回路１３３の容量素子Ｃ４の容量値の“１／２”とする。すなわち、非反転遅延回路１０１の遅延時間が、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３の各遅延時間の“１／２”に設定される。
【００４６】
また、出力端子ＯＵＴ１は、電源ラインと接地ライン間において、Ｐ型ＭＯＳＦＥＴであるトランジスタＭ１２とＮ型ＭＯＳＦＥＴであるトランジスタＭ１３を直列接続して構成されたインバータ回路の入力端子に接続される。
【００４７】
前述したような非反転遅延回路１０１の構成によって、差動バイフェーズ符号がＬレベルの場合、トランジスタＭ６が導通するとともにトランジスタＭ７が非導通となる。よって、電源ラインと接地ラインとの間に、トランジスタＭ４、トランジスタＭ６、トランジスタＭ９、を夫々経由した電流Ｉｂ２の電流経路が形成される。なお、電流Ｉｂ２は、トランジスタＭ４、Ｍ５で構成されるカレントミラー回路によって、トランジスタＭ５のドレイン電極側へと複製される。この複製された電流を電流Ｉｂ２’とする。この電流Ｉｂ２’は、容量素子Ｃ１へと充電される電流となる。そして、容量素子Ｃ１の充放電波形がＨレベルを示すため、トランジスタＭ１３が導通するとともにトランジスタＭ１２が非導通となる。よって、インバータ回路の出力端子ＯＵＴ２から差動バイフェーズ符号と同様なＬレベルが出力される。
【００４８】
一方、差動バイフェーズ符号がＨレベルの場合、トランジスタＭ７が導通するとともにトランジスタＭ６が非導通となる。よって、電源ラインと接地ラインとの間に、トランジスタＭ３、トランジスタＭ７、トランジスタＭ１０、を夫々経由した電流Ｉｂ１の電流経路が形成される。なお、電流Ｉｂ１は、トランジスタＭ１０、Ｍ１１で構成されるカレントミラー回路によって、トランジスタＭ１１のドレイン電極側へと複製される。この複製された電流を電流Ｉｂ１’とする。この電流Ｉｂ１’は、容量素子Ｃ１から放電された電流となる。そして、容量素子Ｃ１の充放電波形がＬレベルを示すため、トランジスタＭ１２が導通するとともにトランジスタＭ１３が非導通となる。よって、インバータ回路の出力端子ＯＵＴ２から差動バイフェーズ符号と同様なＨレベルが出力される。
【００４９】
このように、非反転遅延回路１０１は、入力端子ＩＮ１に供給された差動バイフェーズ符号を、バイアス回路１８０から供給されるバイアス信号に応じた容量素子Ｃ１への充放電時間によって遅延させることとなる。そして、非反転遅延回路１０１は、遅延させた差動バイフェーズ符号を論理反転させずに出力端子ＯＵＴ２を介して出力するのである。
【００５０】
＝＝＝  可変電流源の構成  ＝＝＝
図３は、本発明の一実施形態に係る可変電流源１８１の構成を示す図である。  
可変電流源１８１は、可変電流生成部１８２と、固定電流生成部１８３と、によって構成される。
【００５１】
可変電流生成部１８２は、差動アンプ１７０からの制御電圧を第１抵抗素子Ｒ１に印加させて可変電流Ｉａへと変換生成するものである。可変電流生成部１８２は、二組のＮＰＮ型バイポーラトランジスタであるトランジスタＢ１、Ｂ２のベース電極同士を接続し、且つ、一方のトランジスタＢ１をダイオード接続したカレントミラー回路で構成される。なお、トランジスタＢ１のコレクタ電極には、第１抵抗素子Ｒ１を介して差動アンプ１７０からの制御電圧が印加される。
【００５２】
固定電流生成部１８３は、電源電位ＶＤＤを第２抵抗素子Ｒ２に印加させて固定電流Ｉｂへと変換生成するものである。なお、固定電流生成部１８３は、二組のＮＰＮ型バイポーラトランジスタであるトランジスタＢ３、Ｂ４のベース電極同士を接続し、且つ、一方のトランジスタＢ３をダイオード接続したカレントミラー回路で構成される。なお、トランジスタＢ３のコレクタ電極には、第２抵抗素子Ｒ２を介して電源電位ＶＤＤが印加される。
【００５３】
また、可変電流生成部１８２のトランジスタＢ２のコレクタ電極と、固定電流生成部１８３のトランジスタＢ４のコレクタ電極が接続され、この接続点の電流が制御電流として取り出される。すなわち、可変電流源１８１は、可変電流生成部１８２で生成された可変電流Ｉａと、固定電流生成部１８３で生成された固定電流Ｉｂを合成した電流（Ｉａ＋Ｉｂ）を、制御電流として出力するものである。
【００５４】
＝＝＝  反転遅延回路の構成  ＝＝＝
図４は、本発明の一実施形態に係る反転遅延回路１３０の構成を示す図である。  
図４に示す反転遅延回路１３０は、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３を直列接続して構成された場合である。ここで、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３は、図２に示した非反転遅延回路１０１の中で最終段のインバータ回路（トランジスタＭ１２、Ｍ１３）を取り外した以外、図２に示した非反転遅延回路１０１と同様な構成を呈する。
【００５５】
なお、第１反転遅延回路１３１の容量素子Ｃ２、第２反転遅延回路１３２の容量素子Ｃ３、第３反転遅延回路１３３の容量素子Ｃ３は、同一の容量値であり、非反転遅延回路１０１の容量素子Ｃ１の容量値の２倍とする。すなわち、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路の各遅延時間は、同一の制御応答を呈し、非反転遅延回路１０１の遅延時間の２倍に設定される。
【００５６】
また、クロック抽出回路１００の回路構成を簡略化させるために、非反転遅延回路１０１と接続したバイアス回路１８０を、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３夫々に対しても接続させた態様を呈する。すなわち、非反転遅延回路１０１、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３において、バイアス回路１８０の共用化を図ることとした。なお、非反転遅延回路１０１、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３夫々単独で、バイアス回路１８０を設けるようにしてもよい。
【００５７】
このように、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３を直列接続して構成された反転遅延回路１３０は、入力端子ＩＮ２に供給されたマスクを、バイアス回路１８０から供給されるバイアス信号に応じた容量素子Ｃ２、Ｃ３、Ｃ４への充放電時間の合計時間によって遅延させることとなる。そして、反転遅延回路１３０は、マスク信号を遅延させ且つ論理反転させて得られるマスク遅延信号を出力端子ＯＵＴ５を介して出力するのである。
【００５８】
＝＝＝  非反転遅延回路及び反転遅延回路における充放電波形  ＝＝＝
図５（ａ）は、非反転遅延回路１０１又は反転遅延回路１３０へと入力された入力矩形波（差動バイフェーズ符号、マスク信号）に対して、その応答出力として台形波上の充放電波形（以下、出力台形波）が得られた場合を模式的に示した図である。この場合、出力台形波の傾きは、容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４の容量値と、バイアス回路１８０から供給されるバイアス信号のレベル、すなわち、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）のレベルによって設定されるものである。図５（ａ）に示すように、出力台形波の傾きが変化した場合、出力台形波のレベルが、入力矩形波の立ち上がりエッジのタイミングから所定の閾値電圧Ｖｔｈに到るまでの時間、すなわち充電時間（遅延時間）が変化することとなる。
【００５９】
図５（ｂ）は、非反転遅延回路１０１又は反転遅延回路１３０へと入力された入力矩形波（差動バイフェーズ符号、マスク信号）に対して、その応答出力として三角波上の充放電波形（以下、出力三角波）が得られた場合を模式的に示した図である。この場合、出力三角波の傾きもまた同様に、容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４の容量値と、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）のレベルによって設定されるものである。ところが、図５（ｂ）に示すように、出力三角波の傾きが変化した場合、出力三角波のレベルが、入力矩形波の立ち上がりエッジのタイミングから所定の閾値電圧Ｖｔｈに到るまでの時間、すなわち充電時間（遅延時間）は一定となる。すなわち、出力三角波の場合、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）のレベルに対して何ら応答しない、所謂不感帯が発生することとなる。
【００６０】
よって、容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４の充放電波形としては、必ず、三角波状の充放電波形ではなく、台形波状の充放電波形を形成させることとする。そこで、台形波状の充放電波形を形成すべく、可変電流生成部１８２の第１抵抗素子Ｒ１と、固定電流生成部１８３の第２抵抗素子Ｒ２の抵抗比や、非反転遅延回路１０１の容量素子Ｃ１、反転遅延回路１３０の容量素子Ｃ２、Ｃ３、Ｃ４の容量値が適宜設定されることとする。
【００６１】
＝＝＝  差動バイフェーズ復号化装置の動作  ＝＝＝
図６は、本発明の一実施形態に係る差動バイフェーズ復号化装置の動作を示すタイミングチャートである。
【００６２】
なお、図６に示す丸数字１〜丸数字８、丸数字10、丸数字12の各波形は、図１に示す同一符号箇所の波形を示したものである。
【００６３】
まず、外部の送信側装置（不図示）において、４０ｎｓｅｃをビット周期とする“０１０００１”のデジタルデータ（図６（ａ）参照）が差動バイフェーズ符号（図６（ｂ）参照）へと符号化された場合とする。また、この差動バイフェーズ符号が、エッジ検出回路１１０へと入力された場合とする。さらに、第３反転遅延回路１３３の出力（図６（ｇ）参照）は予めＨレベルに、また、排他的論理和素子１４０の出力（図６（ｈ）参照）は予めＬレベルに初期化されているものとする。
【００６４】
時刻Ｔ０において、エッジ検出回路１１０は、非反転遅延回路１０１の遅延時間ｄｔ０に応じたエッジ検出パルスを生成する。このとき、ＤＦＦ１２０は、第３反転遅延回路１３３のＨレベル出力を、エッジ検出パルスの立ち上がりエッジによってラッチする。この結果、ＤＦＦ１２０の出力であるマスク信号がＬレベルからＨレベルへと立ち上がる（図６（ｄ）参照）。そして、このマスク信号が反転遅延回路１３０の第１反転遅延回路１３１へと入力される。
【００６５】
第１反転遅延回路１３１は、ＤＦＦ１２０から入力されたマスク信号を、遅延時間ｄｔ１（『第１遅延時間』）分遅延させるとともに論理反転させる（図６（ｅ）参照）。この結果、第１反転遅延回路１３１の出力である第１マスク遅延信号が、第２反転遅延回路１３２へと入力される。また、この第１マスク遅延信号は、排他的論理和素子１４０の一方の入力となる。
【００６６】
第２反転遅延回路１３２は、第１反転遅延回路１３１から入力された第１マスク遅延信号を、遅延時間ｄｔ２（『第１遅延時間』）分遅延させるとともに論理反転させる（図６（ｆ）参照）。この結果、第２反転遅延回路１３２の出力が、第３反転遅延回路１３３へと入力される。
【００６７】
第３反転遅延回路１３３は、第２反転遅延回路１３２の出力を、遅延時間ｄｔ３（『第１遅延時間』）分遅延させるとともに論理反転させる（図６（ｇ）参照）。この結果、第３反転遅延回路１３３の出力である第２マスク遅延信号が、排他的論理和素子１４０の他方の入力となる。
【００６８】
排他的論理和素子１４０は、第１反転遅延回路１３１の出力である第１マスク遅延信号と、第３反転遅延回路１３３の出力である第２マスク遅延信号の排他的論理和を演算する。ここで、第１マスク遅延信号と第２マスク遅延信号は、第２反転遅延回路１３２の遅延時間ｄｔ２と第３反転遅延回路の遅延時間ｄｔ３の合計遅延時間（『第２遅延時間』）分、論理が異なることとなる。
【００６９】
すなわち、第１マスク遅延信号の立ち下がりエッジのタイミングから第２マスク遅延信号の立ち下がりエッジのタイミングまでの期間、すなわち第１マスク遅延信号と第２マスク遅延信号の位相差を示す期間、排他的論理和素子１４０の出力は、Ｈレベルを示すこととなる（図６（ｈ）参照）。そして、排他的論理和素子１４０の出力が、差動バイフェーズ復号化回路２００へと供給されるクロック信号となる。
【００７０】
一方、排他的論理和素子１４０の出力であるクロック信号は、インバータ素子１５０を介してＬＰＦ１６０へと入力されて平滑化される（図６（ｉ）参照）。なお、平滑化後のクロック信号のレベルは、接地電位ＧＮＤから電源電位Ｖｒｅｆまでの振幅レベルを有する。そして、差動アンプ１７０において、ＬＰＦ１６０において平滑化後のクロック信号のレベルと、電源電位ＶＤＤの“１／２”である基準電圧Ｖｒｅｆとの差分が増幅される。なお、この差分の増幅レベルは、現段階でのクロック信号のデューティ比が理想的な“５０％”からどの程度離れているかの度合いを示すこととなる。
【００７１】
バイアス回路１８０は、差動アンプ１７０の出力である制御電圧が供給される。この制御電圧は、可変電流源１８１において制御電流へと変換される。そして、この制御電流に基づいてレベル制御されたバイアス信号（バイアス電圧又はバイアス電流）が、非反転遅延回路１０１、第１反転遅延回路１３１、第２反転遅延回路１３２、第３反転遅延回路１３３へと一括供給される。この結果、クロック信号のデューティ比を“５０％”へと設定すべく、非反転遅延回路１０１の遅延時間ｄｔ０、第１反転遅延回路１３１の遅延時間ｄｔ１、第２反転遅延回路１３２の遅延時間ｄｔ２、第３反転遅延回路１３３の遅延時間ｄｔ３が一括制御されるのである。
【００７２】
ここで、クロック信号のＨレベル期間が長い場合において、そのときの本発明に係る遅延制御の流れについて説明する。この場合、クロック信号のつぎの一周期（時刻Ｔ１〜時刻Ｔ３）の各遅延時間ｄｔ０乃至ｄｔ３を短くする必要がある。そこで、まず、Ｈレベルのクロック信号が、論理反転されて、ＬＰＦ１６０へと入力される。そして、ＬＰＦ１６０へと入力されるＬレベルのクロック信号は、そのＬレベル期間が長いため、ＬＰＦ１６０の出力レベルは基準電圧Ｖｒｅｆよりも低いレベルへと降下する。よって、差動アンプ１７０の出力レベルは、“基準電圧Ｖｒｅｆ−ＬＰＦ１６０の出力レベル”により、正のレベルを示すこととなる。そして、正のレベルを示す差動アンプ１７０の出力によって、つぎの一周期の各遅延時間ｄｔ０乃至ｄｔ３は短く設定されることとなる。
【００７３】
一方、クロック信号のＨレベル期間が短い場合において、そのときの本発明に係る遅延制御の流れについて説明する。この場合、クロック信号のつぎの一周期（時刻Ｔ１〜Ｔ３）の各遅延時間ｄｔ０乃至ｄｔ３を長くする必要がある。そこで、まず、Ｈレベルのクロック信号が、論理反転されて、ＬＰＦ１６０へと入力される。そして、ＬＰＦ１６０へと入力されるＬレベルのクロック信号は、そのＬレベル期間が短いため、ＬＰＦ１６０の出力レベルは基準電圧Ｖｒｅｆよりも低いレベルへと降下しきれず、基準電圧Ｖｒｅｆよりも高いレベルとなる。よって、差動アンプ１７０の出力レベルは、“基準電圧Ｖｒｅｆ−ＬＰＦ１６０の出力レベル”により、負のレベルを示すこととなる。そして、負のレベルを示す差動アンプ１７０の出力によって、つぎの一周期の各遅延時間ｄｔ０乃至ｄｔ３は長く設定されることとなる。
【００７４】
なお、差動バイフェーズ復号化回路２００側において、ＤＦＦ２０１は、クロック信号の初期設定されたＬレベルを、エッジ検出パルスの立ち上がりエッジによってラッチする。すなわち、ＤＦＦ２０１の出力であるＲＺ符号は、デジタル信号の“０”に対応したＬレベルを示すこととなる。
【００７５】
さらに、ＤＦＦ２０２は、ＤＦＦ２０１の出力がデータ入力されるとともに、クロック信号の初期設定されたＬレベルを論理反転させたＨレベルがクロック入力として入力される。すなわち、クロック入力はＨレベルに固定された状態であるため、ＤＦＦ２０２におけるラッチが行わず、ＤＦＦ２０２はＬレベルを出力する。すなわち、ＤＦＦ２０２の出力であるＮＲＺ符号は、デジタル信号の“０”に対応したＬレベルを示すこととなる。
【００７６】
引き続いて、前述した一連の動作が、時刻Ｔ１、Ｔ３、Ｔ４、Ｔ５、Ｔ７において実施されることとなる。なお、図６（ｃ）中に丸印で囲んだデジタルデータのビット中央を示す時刻Ｔ２、時刻Ｔ７においては、マスク信号の位相反転が行われない。すなわち、デジタルデータの各ビット境界の区間を、差動バイフェーズ符号の一周期とする場合である。
【００７７】
例えば、時刻Ｔ２において、ＤＦＦ１２０にデータ入力される第２マスク遅延信号はさきの時刻Ｔ１と同じＬレベルを維持する。このため、エッジ検出パルスの立ち上がりエッジによって、ＤＦＦ１２０は、さきの時刻Ｔ１と同じＬレベルをラッチすることとなり、位相反転が行われない。このように、エッジ検出パルスが差動バイフェーズ符号の一周期内に発生した場合、マスク信号の位相反転が行われず、ひいては、各遅延時間ｄｔ０乃至ｄｔ３の制御も行われない。すなわち、エッジ検出パルスが差動バイフェーズ符号の一周期内に発生した場合、そのエッジ検出パルスはマスク（無効化）されるのである。
【００７８】
＜第２実施形態＞
＝＝＝  バイフェーズ復号化装置の構成  ＝＝＝
図７は、本発明の一実施形態に係るクロック抽出回路を有したバイフェーズ復号化装置の構成を示す図である。なお、図７に示すバイフェーズ復号化装置は、伝送対象とする所定ビットレートのデジタル信号をクロック信号に基づいてバイフェーズ符号化したバイフェーズ符号（『符号化信号』）を受信し、その受信したバイフェーズ符号を復号化するための装置とする。
【００７９】
ここで、図７に示すバイフェーズ復号化装置のクロック抽出回路としては、差動バイフェーズ復号化装置のクロック抽出回路１００において、クロック信号がインバータ素子１５０の出力として得られる以外、基本的には同一の構成を呈する。そこで、図７に示すクロック抽出回路は、図１に示すクロック抽出回路と同一の符号を付してある。なお、図７に示すバイフェーズ復号化装置において、バイフェーズ復号化回路３００は、差動バイフェーズ復号化回路２００と異なる構成を呈する。
【００８０】
バイフェーズ復号化回路３００は、ＤＦＦ３０１によって構成される。ＤＦＦ３０１は、外部より受信したバイフェーズ符号（図７中に示す丸数字１）をデータ入力とし、インバータ素子１５０を介したクロック信号の論理反転出力（図７中に示す丸数字７）をクロック入力としたものである。この結果、ＤＦＦ３０１のデータ出力（図７中に示す丸数字10）は、バイフェーズ符号から復号化されたＮＲＺ符号、すなわち元のデジタル信号を呈することとなる。
【００８１】
＝＝＝  バイフェーズ復号化装置の動作  ＝＝＝
図８は、本発明の一実施形態に係るバイフェーズ復号化装置の動作を示すタイミングチャートである。
【００８２】
なお、図８に示す丸数字１〜丸数字８、丸数字10の各波形は、図７に示す同一符号箇所の波形を示したものである。また、図６に示した差動バイフェーズ復号化装置と同様に、４０ｎｓｅｃをビット周期とする“０１０００１”のデジタルデータ（図８（ａ）参照）のバイフェーズ符号（図８（ｂ）参照）が、エッジ検出回路１１０へと入力された場合とする。なお、第３反転遅延回路１３３の出力（図８（ｇ）参照）は予めＬレベルに、また、インバータ素子１５０の出力（図８（ｈ）参照）は予めＬレベルに初期化されているものとする。
【００８３】
ここで、差動バイフェーズ復号化装置の場合との相違は、図８（ｃ）中に丸印で囲んだデジタルデータのビット境界を示す時刻Ｔ０、時刻Ｔ４、時刻Ｔ６においては、マスク信号の位相反転が行われない点にある。すなわち、デジタルデータの各ビット中央の区間を、バイフェーズ符号の一周期とする場合である。
【００８４】
例えば、時刻Ｔ４において、ＤＦＦ１２０にデータ入力される第２マスク遅延信号はさきの時刻Ｔ３と同じＨレベルを維持する。このため、エッジ検出パルスの立ち上がりエッジによって、さきの時刻Ｔ３と同じＨレベルがラッチすることとなり、マスク信号の位相反転が行われない。この結果、各遅延時間ｄｔ０乃至ｄｔ３の制御も行われず、エッジ検出パルスはマスクされたことになる。
【００８５】
なお、バイフェーズ復号化回路３００の動作は、つぎのようになる。  
例えば、時刻Ｔ２から時刻Ｔ３までは、バイフェーズ符号のレベルはＨレベルを継続する。このようにＨ又はＬレベルを一ビット周期分継続する事象は、デジタルデータが“１”から“０”へ若しくは“０”から“１”へと切り替わった旨を示すものである。そこで、ＤＦＦ３０１において、時刻Ｔ２から時刻Ｔ３の期間に示されるバイフェーズ符号のＨレベルがエッジ検出パルスのエッジによってラッチされる。この結果、ＤＦＦ３０１の出力は、時刻Ｔ２におけるデジタルデータの“１”に対応したＨレベルを示すこととなる。
【００８６】
＜効果の実例＞
本発明に係るクロック抽出回路１００は、まず、エッジ検出回路１１０において、受信した符号化信号（差動バイフェーズ符号、バイフェーズ符号又はｆ／２ｆ符号のうち少なくともいずれか一つ）の立ち上がりエッジ及び立ち下がりエッジを検出した旨を示すエッジ検出パルスを生成する。そして、ＤＦＦ１２０において、受信した符号化信号の一周期毎に生成されるエッジ検出パルスに基づいて、当該一周期毎のエッジ検出パルスの生成を契機として位相反転されるマスク信号を生成する。
【００８７】
なお、当該一周期内に生成されるエッジ検出パルスは、マスク信号の位相反転に用いられない。すなわち、当該一周期内に生成されるエッジ検出パルスのマスクが実施される。このエッジ検出パルスのマスクは、バイフェーズ符号、差動バイフェーズ符号、ｆ−２ｆ符号等、長短２種類のパルス幅を有する符号化信号からのクロック抽出の際に必須な処理である。また、反転遅延回路１３０によってマスク信号を遅延させたマスク遅延信号のエッジに基づいて、クロック信号が抽出される。そして、クロック信号のデューティ比を“５０％”に設定すべく、反転遅延回路１３０の遅延時間の制御がなされる。
【００８８】
この結果、デジタル信号のビットレートがたとえ変化した場合であっても、エッジ検出パルスのマスクが誤ることなく実施されて、クロック抽出のための遅延時間はデジタル信号のビットレートに追従することとなる。そして、そのデジタル信号の符号化信号より抽出されるクロック信号のデューティ比は余裕のある“５０％”近傍へと落ち着く。よって、本発明によれば、デジタル信号のビットレートの高速化や、伝送路の品質が悪化した場合におけるデジタル信号のビットレートの低速化など、デジタル信号のビットレートを変化させる環境下であっても、クロック抽出ならびに後の復号化処理が適切に行われることになる。
【００８９】
なお、反転遅延回路１３０は、マスク信号を第１遅延時間分遅延させた第１マスク遅延信号を生成する第１遅延回路と、第１マスク遅延信号を第２遅延時間分遅延させた第２マスク遅延信号を生成する第２遅延回路と、によって構成されることが好ましい。なお、この場合、排他的論理和素子１４０において、第１マスク遅延信号と第２マスク遅延信号の位相差によりクロック信号が抽出される。さらに、ＬＰＦ１６０、差動アンプ１７０、バイアス回路１８０等によって、クロック信号のパルス幅を示す第２遅延時間を、デジタル信号のビット周期の半周期に設定すべく、同一の制御応答とする第１及び第２遅延時間が、第１マスク遅延信号と第２マスク遅延信号の位相差に基づいて一括制御される。
【００９０】
この結果、第１マスク遅延信号と第２マスク遅延信号の位相差によって、クロック信号を容易に抽出できる。なお、クロック信号の一方のレベルを示す期間は、第２遅延回路の第２遅延時間として設定される。このため、クロック信号のデューティ比を“５０％”に設定するための制御は、第２遅延回路の第２遅延時間を符号化信号の半周期に設定するための制御を行えばよく、単純な仕組みで実施可能となる。さらに、第２遅延回路の第２遅延時間の制御は、第１遅延回路の第１遅延時間の制御と同一の制御応答で実施される。このため、第１遅延信号と第２遅延信号の位相差のバラツキが抑えられ、クロック信号のデューティ比を“５０％”に設定するための制御を高精度に実施可能となる。
【００９１】
さらに、反転遅延回路１３０は、それぞれ同一の制御応答で第１遅延時間分遅延させる３つの第１乃至第３反転遅延回路（１３１、１３２、１３３）を直列接続して構成することが好ましい。この場合、第１乃至第３反転遅延回路（１３１、１３２、１３３）に対して同様の遅延制御が行わればよい。この結果、クロック信号のデューティ比を“５０％”に設定するための制御を高精度且つ単純な仕組みで実施することが可能となる。
【００９２】
また、前述した実施形態において、差動アンプ１７０において、所定振幅レベル（例えば、電源電位ＶＤＤ〜接地電位ＧＮＤ）を有したクロック信号の検出レベルと、所定振幅レベルの半分とする基準レベルＶｒｅｆ（例えば、ＶＤＤ／２）との差分が増幅される。そして、差動アンプ１７０の出力に基づいて、第１及び第２遅延回路に供給され且つ第１及び第２遅延時間を設定するためのバイアス信号のレベルを一括制御する。
【００９３】
この制御の結果、クロック信号のレベルは、基準レベルＶｒｅｆへと近づくこととなる。そして、クロック信号のレベルが基準レベルＶｒｅｆと一致したとき、クロック信号のデューティ比は“５０％”近傍へと落ち着く。なお、この際、第１及び第２遅延時間を設定するためのバイアス信号のレベルが一括制御されるため、クロック信号のデューティ比を“５０％”に設定するための制御を高精度且つ単純な仕組みで実施可能となる。
【００９４】
さらに、前述した実施形態において、バイアス回路１８０は、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）に基づいてバイアス信号を生成するカレントミラー回路として構成される。また、可変電流源１８１は、可変電流生成部１８２と、固定電流生成部１８３とによって構成される。すなわち、第１及び第２遅延時間の制御は、主に、可変電流生成部１８２において生成される可変電流Ｉａのレベル制御によって実施される。
【００９５】
ここで、クロック信号のレベルが基準レベルＶｒｅｆと一致したとき、差動アンプ１７０より出力される制御電圧が、ゼロレベルに近い所定のオフセットレベルとなる。この場合、可変電流生成部１８２は稼動せず、可変電流Ｉａのレベルはゼロレベルとなる。そこで、可変電流生成部１８２とは別個に固定電流生成部１８３を設けたことによって、可変電流源１８１の制御電流（Ｉａ＋Ｉｂ）は、差動アンプ１７より出力される制御電圧に関わらず、固定電流生成部１８３で生成された固定電流Ｉｂが定常的に流れることとなる。すなわち、バイアス回路１８０が安定して動作することとなる。この結果、クロック信号のデューティ比を“５０”に設定するための制御が安定化する。
【００９６】
さらに、前述した実施形態において、可変電流生成部１８２及び固定電流生成部１８３は、二組のバイポーラトランジスタを組み合わせたカレントミラー回路によって構成される。なお、バイポーラトランジスタは、その導通時に、安定したＶｂｅ分の電圧降下が生じるものである。よって、可変電流生成部１８２及び固定電流生成部１８３を、二組のＭＯＳトランジスタを組み合わせたカレントミラー回路構成とする場合と対比して、可変電流Ｉａ及び固定電流Ｉｂのレベルが安定化する。この結果、第１及び第２遅延時間の制御が高精度に行われ、クロック信号のデューティ比を“５０”に設定するための制御が安定化する。
【００９７】
さらに、前述した実施形態において、第１及び第２遅延回路は、マスク信号又は第１マスク遅延信号に応じて容量素子Ｃ１乃至Ｃ４の充放電を切り替えるとともに、バイアス回路１８０から供給されるバイアス信号のレベルに基づいて容量素子Ｃ１乃至Ｃ４に台形波状の充放電波形を形成させる充放電回路として構成される。
【００９８】
ここで、マスク信号又は第２マスク遅延信号といった入力矩形波信号に対する応答として、容量素子Ｃ１乃至Ｃ４に三角波状の充放電波形を形成させる場合、第１及び第２遅延時間の制御が行えない、所謂不感帯が発生することとなる。よって、マスク信号又は第２マスク遅延信号といった入力矩形波に対する応答として、容量素子Ｃ１乃至Ｃ４に台形波状の充放電波形を形成させる。この結果、前述した不感帯の現象を回避することができ、クロック信号のデューティ比を“５０％”に設定するための制御を安定して実施可能となる。  
さらに、前述した実施形態において、デジタル信号のビットレートを変化させる場合には、クロック信号のデューティ比と併せて、エッジ検出パルスのパルス幅についても同様な割合で変化させる必要がある。例えば、デジタル信号のビットレートを高速化させた場合、受信した符号化信号の一周期が短くなるので、エッジ検出パルスのマスクを適切に実施するためには、エッジ検出パルス幅を短く設定する必要がある。
【００９９】
ここで、エッジ検出回路１１０は、受信した符号化信号を遅延させる非反転遅延回路１０１を有している。よって、クロック抽出回路１００は、反転遅延回路１３０の遅延時間の遅延時間の制御と、非反転遅延回路１０１の遅延時間の制御を、同一の制御応答で行うこととする。この結果、デジタル信号のビットレートを変化させた場合であっても、そのビットレートに応じた適切なエッジ検出パルスが生成され、ひいては、クロック信号のデューティ比を“５０％”に設定するための制御が安定化する。
【０１００】
さらに、前述した実施形態において、ＤＦＦ１２０において、第２マスク遅延信号をデータ入力、エッジ検出パルスをクロック入力とした上で、マスク信号をデータ出力させる。また、非反転遅延回路１０１の遅延時間を、反転遅延回路１３０の遅延時間よりも短く（例えば“１／２”）設定することとする。この結果、ＤＦＦ１２０において、第２マスク遅延信号のレベルが、エッジ検出パルスのエッジによって安定して取り込まれ、マスク信号が適切に生成されることとなる。よって、クロック信号のデューティ比を“５０％”に設定するための制御が安定化する。
【０１０１】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一実施形態に係るクロック抽出回路を有した差動バイフェーズ復号化装置の構成を示す図である。
【図２】本発明の一実施形態に係るバイアス回路及び非反転遅延回路の構成を示す図である。
【図３】本発明の一実施形態に係る可変電流源の構成を示す図である。
【図４】本発明の一実施形態に係る反転遅延回路の構成を示す図である。
【図５】図５（ａ）は入力矩形波の応答出力として台形波状の充放電波形を示す場合を模式的に示した図であり、図５（ｂ）は入力矩形波の応答出力として三角波状の充放電波形を模式的に示した図である。
【図６】本発明の一実施形態に係る差動バイフェーズ復号化装置の動作を示すタイミングチャートである。
【図７】本発明の一実施形態に係るクロック抽出回路を有したバイフェーズ復号化装置の構成を示す図である。
【図８】本発明の一実施形態に係るバイフェーズ復号化装置の動作を示すタイミングチャートである。
【図９】デジタル信号伝送システムの構成を示す図である。
【図１０】クロック信号とデジタル信号の多重化を行った符号化信号の例を示す図である。
【図１１】差動バイフェーズ符号に対する従来のクロック抽出回路の構成を示す図である。
【図１２】差動バイフェーズ符号に対する従来のクロック抽出回路の動作を示すタイミングチャートである。
【符号の説明】
【０１０３】
１０  符号化回路
１１  ドライバ
１２  レシーバ
１３  復号化回路
１５  遅延回路
１７  論理積素子
１８  モノマルチバイブレータ
１４、１００  クロック抽出回路
１０１  非反転遅延回路
１６、１０２、１４０  排他的論理和素子
１２０、２０１、２０２、３０１  ＤＦＦ
１３０  反転遅延回路
１３１  第１反転遅延回路
１３２  第２反転遅延回路
１３３  第３反転遅延回路
１５０、２０３  インバータ素子
１６０  ＬＰＦ
１７０  差動アンプ
１８０  バイアス回路
１８１  可変電流源
１８２  可変電流生成部
１８３  固定電流生成部
２００  差動バイフェーズ復号化回路
３００  バイフェーズ復号化回路
【図１】
2006217171.tif 000003
【図２】
2006217171.tif 000004
【図３】
2006217171.tif 000005
【図４】
2006217171.tif 000006
【図５】
2006217171.tif 000007
【図９】
2006217171.tif 000008
【図１０】
2006217171.tif 000009
【図１１】
2006217171.tif 000010
【図１２】
2006217171.tif 000011
【図６】
2006217171.tif 000012
【図７】
2006217171.tif 000013
【図８】
2006217171.tif 000014