(57)【要約】    【課題】  電圧非直線性を示す抵抗体である半導体セラミックスからなるセラミック焼結体と、内部電極との密着性に優れており、耐サージ電圧が高められているだけでなく、信頼性に優れた積層型バリスタを提供する。    【解決手段】  抵抗値が電圧非直線性を有する半導体セラミックスからなるセラミック焼結体２内において、第１の内部電極３ａ，３ｃと、第２の内部電極３ｂ，３ｄとがセラミック焼結体層を介して交互に重なり合うように配置されており、第１の内部電極３ａ，３ｃが第１の端面２ｃに、第２の内部電極３ｂ，３ｄが、第２の端面２ｄに引き出されており、第１，第２の外部電極４，５が第１，第２の端面２ｃ，２ｄにそれぞれ形成されており、内部電極３ａ〜３ｄが複数の空孔６を有し、空孔６を除いた内部電極部分の実面積が、当該内部電極の面積の４０〜７０％の範囲とされている積層型バリスタ１。【選択図】      図１
2006186039.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値が電圧非直線性を有し、対向し合う第１，第２の端面を有するセラミック焼結体と、
前記セラミック焼結体内においてセラミック焼結体層を介して交互に重なり合うように配置された第１，第２の内部電極とを備え、
第１の内部電極がセラミック焼結体の第１の端面に、第２の内部電極がセラミック焼結体の第１の端面と反対側の第２の端面に引き出されており、
前記セラミック焼結体の第１，第２の端面にそれぞれ形成されており、前記第１，第２の内部電極にそれぞれ電気的に接続されている第１，第２の外部電極をさらに備える積層型バリスタにおいて、
前記内部電極が複数の空孔を有し、該空孔を除いた内部電極部分の面積が当該内部電極の面積の４０〜７０％の範囲とされていることを特徴とする、積層型バリスタ。
【請求項２】
前記第１，第２の内部電極が、Ｐｔを主成分とする材料を用いて構成されていることを特徴とする、請求項１に記載の積層型バリスタ。
【請求項３】
前記セラミック焼結体が、ＺｎＯを主成分とする材料を用いて構成されている、請求項１または２に記載の積層型バリスタ。
【請求項４】
前記第１，第２の外部電極が、複数の導電層を積層した構造を有し、最外層の導電層が電解めっき膜により形成されている、請求項１〜３のいずれか１項に記載の積層型バリスタ。
【請求項５】
前記第１，第２の外部電極が、複数の導電層を積層した構造を有し、最外層の導電層がスパッタリングにより形成された導電膜により形成されている、請求項１〜３のいずれか１項に記載の積層型バリスタ。
【請求項６】
前記第１，第２の外部電極が、前記セラミック焼結体の第１，第２の端面にスパッタリングにより形成された導電膜である、請求項１〜３のいずれか１項に記載の積層型バリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電などによるサージ電圧などに対して保護を図るのに用いられる積層型バリスタに関し、より詳細には、抵抗値が電圧非直線性を有するセラミック焼結体内に複数の内部電極が配置されている積層型バリスタに関する。
【背景技術】
【０００２】
ＩＣやＬＳＩなどの半導体デバイスでは、デジタル信号処理が行われるため、静電気放電などによるサージ電圧が加わると、半導体素子が破壊したり、誤動作が生じたりするおそれがある。また、近年、ＩＣやＬＳＩなどの半導体デバイスでは、高集積化及び低電圧駆動化が進んできているため、サージ電圧に対する耐性が低くなる傾向があった。特に、携帯電話機などの移動体通信機器は、人により直接持ち運ばれる。従って、人体からの静電気放電に半導体素子がさらされ易いため、このような静電気放電に対して半導体素子を確実に保護することが強く求められている。
【０００３】
上記のような要求に鑑み、下記の特許文献１には、図８に正面断面図に示す積層型バリスタが開示されている。
【０００４】
積層型バリスタ１０１では、ＺｎＯを主成分とする抵抗値が電圧非直線性を有するセラミック焼結体１０２が用いられている。このセラミック焼結体１０２内に、Ｐｔからなる複数の内部電極１０３ａ〜１０３ｄがセラミック焼結体層を介して重なり合うように配置されている。内部電極１０３ａ，１０３ｃがセラミック焼結体１０２の一方の端面１０２ａに引き出されており、内部電極１０３ｂ，１０３ｄが、他方の端面１０２ｂに引き出されている。第１，第２の端面１０２ａ，１０２ｂを覆うように、外部電極１０４，１０５が形成されている。
【０００５】
他方、上記積層型バリスタとは異なる用途に用いられる電子部品として、下記の特許文献２には、図９に示す積層セラミックコンデンサが開示されている。積層セラミックコンデンサ１１１は、誘電体セラミックスよりなるセラミック焼結体１１２を有する。セラミック焼結体１１２内には静電容量を取り出すために、内部電極１１３ａ〜１１３ｄがセラミック焼結体層を介して重なり合うように配置されている。そして、内部電極１１３ａ，１１３ｃが、端面１１２ａに、内部電極１１３ｂ，１１３ｄが端面１１２ｂに引き出されている。端面１１２ａ，１１２ｂには、それぞれ、外部電極１１４，１１５が形成されている。
【０００６】
積層セラミックコンデンサ１１１では、内部電極１１３ａ〜１１３ｄと誘電体セラミックスからなるセラミック焼結体層との密着性を高めるために、内部電極１１３ａ〜１１３ｄにおいて、くりぬき部１１６が内部電極全体の面積の１０〜３０％を占めるように形成されている。すなわち、くりぬき部１１６を介して上下のセラミック焼結体層が密着し、内部電極１１３ａ〜１１３ｄとセラミック焼結体層との密着性が高められるとされている。ここでは、上記くりぬき部の割合が内部電極の全体の面積、すなわち内部電極の外縁で囲まれた内部電極面積の３０％を超えると、十分な静電容量を得ることができないため、くりぬき部の割合は上記のように３０％以下としなければならないと記載されている。
【特許文献１】特開平５−２８３２０８号公報
【特許文献２】特開平５−９００６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の積層型バリスタ１０１では、ＺｎＯを主成分とする半導体セラミックスからなるセラミック焼結体１０２と、Ｐｔからなる内部電極１０３ａ〜１０３ｄとを用いることにより、サージ耐量の向上が図られていた。しかしながら、ＺｎＯを主成分とする半導体セラミックスからなるセラミック焼結体と、内部電極を構成しているＰｔとは異種材料であるため、セラミック焼結体１０２と内部電極１０３ａ〜１０３ｄの密着性が十分でなかった。
【０００８】
従って、セラミック焼結体１０２の端面１０２ａ，１０２ｂにおいて、内部電極１０３ａ〜１０３ｄとセラミック層との界面から湿気等が侵入したり、外部電極１０４，１０５の形成に際し湿式めっき法を用いた場合には、めっき液が侵入することがあった。そのため、積層型バリスタ１０１の信頼性が十分でないという問題があった。
【０００９】
他方、上記特許文献２に記載の積層セラミックコンデンサ１１１では、内部電極１１３ａ〜１１３ｄにおいて、くりぬき部の面積を１０〜３０％の割合とすることにより、上下の誘電体セラミックスからなるセラミック焼結体層同士が合着し、内部電極とセラミック焼結体との層間剥離を抑制することができるとされていた。
【００１０】
しかしながら、特許文献２には、積層セラミックコンデンサ１１１における層間剥離を抑制する構造が記載されているにすぎなかった。また、上記くりぬき部の割合を３０％以下にしなければ、十分な静電容量を得ることができない旨が述べられているにすぎなかった。すなわち、特許文献２には、積層型バリスタなどの他の積層型セラミック電子部品についての言及は存在しない。
【００１１】
本発明は、上述した従来技術の現状に鑑み、電圧非直線性を示す抵抗体である半導体セラミックスからなるセラミック焼結体と内部電極との密着性に優れており、耐サージ電圧が高められているだけでなく、信頼性に優れた積層型バリスタを提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、抵抗値が電圧非直線性を有し、対向し合う第１，第２の端面を有するセラミック焼結体と、前記セラミック焼結体内においてセラミック焼結体層を介して交互に重なり合うように配置された第１，第２の内部電極とを備え、第１の内部電極がセラミック焼結体の第１の端面に、第２の内部電極がセラミック焼結体の第１の端面と反対側の第２の端面に引き出されており、前記セラミック焼結体の第１，第２の端面にそれぞれ形成されており、前記１第１，第２の内部電極にそれぞれ電気的に接続されている第１，第２の外部電極をさらに備える積層型バリスタにおいて、前記内部電極が複数の空孔を有し、該空孔を除いた内部電極部分の面積が当該内部電極の面積の４０〜７０％の範囲とされていることを特徴とする。
【００１３】
本発明においては、内部電極は、好ましくは、Ｐｔを主成分とする材料を用いて形成される。
【００１４】
また、本発明においては、上記セラミック焼結体を構成する材料は特に限定されないが、好ましくは、ＺｎＯを主成分とする材料が用いられる。
【００１５】
また、上記第１，第２の外部電極の形態は特に限定されないが、本発明のある特定の局面では、外部電極は複数の導電層を積層した構造を有する。この場合、最外層の導電層が電解めっき膜により形成されてもよく、スパッタリングにより形成された導電膜であってもよい。
【００１６】
また、本発明においては、上記第１，第２の外部電極は、セラミック焼結体の第１，第２の端面にスパッタリングにより直接形成された導電膜により構成されていてもよい。
【発明の効果】
【００１７】
本発明に係る積層型バリスタでは、第１，第２の内部電極において、上記複数の空孔を除いた内部電極部分の面積の割合が内部電極の４０〜７０％の範囲とされているため、第１，第２の内部電極が十分な面積でセラミック焼結体層を介して重なり合っている。従って、十分なサージ耐量が確保される。しかも、上記複数の空孔が設けられているため、内部電極の上方のセラミック焼結体層と、下方のセラミック焼結体層が空孔部分で一体化し、内部電極とセラミック焼結体層との密着性が効果的に高められ、層間剥離が効果的に防止され得る。
【００１８】
よって、本発明によれば、内部電極と、電圧非直線性抵抗体からなるセラミック焼結体との密着性が十分に高められており、従って信頼性に優れており、かつサージ耐量が十分に大きな積層型バリスタを提供することが可能となる。
【００１９】
なお、上記空孔を除いた内部電極部分の面積の割合が４０％未満の場合には、十分なサージ耐量を得ることができず、７０％を超えると、内部電極とセラミック焼結体層との密着性を十分に高めることができなくなる。
【００２０】
内部電極がＰｔを用いて形成されている場合には、本発明に従って、十分な大きさのサージ耐量の積層型バリスタを容易に提供することができる。
【００２１】
半導体セラミックスからなるセラミック焼結体がＺｎＯを主成分とする材料を用いて構成されている場合には、電圧非直線性に優れており、従って、十分大きなサージ耐量を有する積層型バリスタを容易に提供することかできる。
【００２２】
第１，第２の外部電極が複数の導電層を積層した構造を有し、最外層が電解めっき膜により形成されている場合には、電解めっき法により該導電層を形成した場合であっても、内部電極とセラミック焼結体層との密着性が優れているため、めっき液の内部への侵入が生じ難い。従って、積層型バリスタの信頼性の低下が生じ難い。
【００２３】
第１，第２の外部電極の最外層がスパッタリングにより形成された導電層の場合であっても、内部電極とセラミック焼結体との密着性が向上するので、めっき膜よりも薄いスパッタ膜でも耐湿性が確保できる。
【００２４】
本発明において、セラミック焼結体の第１，第２の端面に直接スパッタリングにより導電層を形成して外部電極が形成されている場合、すなわち、銀ペーストを塗布・焼き付けによる厚膜電極が形成されず、スパッタ膜のみが形成されていてもよく、その場合においても、本発明によれば、セラミック焼結体と内部電極との密着性が優れているため、十分な耐湿性が確保される。従って、スパッタリング法を用いて、外部電極を効率良く形成することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【００２６】
図１（ａ）及び（ｂ）は、本発明の一実施形態に係る積層型バリスタの正面断面図及び平面断面図である。
【００２７】
積層型バリスタ１は、ＺｎＯを主成分とする直方体状のセラミック焼結体２を有する。セラミック焼結体２は、上面２ａ、下面２ｂ、第１の端面２ｃ、第２の端面２ｄ及び一対の側面２ｅ，２ｆを有する。
【００２８】
セラミック焼結体２内には、セラミック焼結体層を介して重なり合うように、第１の内部電極３ａ，３ｃと、第２の内部電極３ｂ，３ｄとが交互に配置されている。本実施形態では、内部電極３ａ〜３ｄは、Ｐｔを用いて形成されている。第１の内部電極３ａ，３ｃは、第１の端面２ｃに引き出されており、第２の内部電極３ｂ，３ｄは、第１の端面２ｃとは反対側の第２の端面２ｄに引き出されている。
【００２９】
第１の内部電極３ａ，３ｃと、第２の内部電極３ｂ，３ｄとが重なり合っている領域においては、これらの間に位置するセラミック焼結体層による抵抗がとり出される。
【００３０】
上記セラミック焼結体２は、周知の積層セラミック電子部品の製造方法に従って得ることができる。すなわち、まず、ＺｎＯを主成分とするセラミックグリーンシートを用意する。該セラミックグリーンシート上にスクリーン印刷などによりＰｔペーストを印刷する。しかる後、Ｐｔが印刷された複数枚のセラミックグリーンシートを積層し、上下に無地のセラミックグリーンシートを適宜の枚数積層し、積層体を得る。積層体を焼成することにより、セラミック焼結体２を得る。
【００３１】
なお、実際の製造に際しては、マザーの積層体を得た後、マザーの積層体を厚み方向に切断し、個々のセラミック焼結体２単位の積層体を用意する。そして、個々の積層体を焼成することにより、セラミック焼結体２が得られる。
【００３２】
図１（ａ）に示すように、セラミック焼結体２の第１の端面２ｃ及び第２の端面２ｄにはそれぞれ、第１，第２の外部電極４，５が形成されている。第１の外部電極４は、第１の内部電極３ａ，３ｃに電気的に接続されており、第２の外部電極５は、第２の内部電極３ｂ，３ｄに電気的に接続されている。
【００３３】
本実施形態では、外部電極４，５は、それぞれ、複数の導電層４ａ〜４ｃ，５ａ〜５ｃを積層した構造を有する。セラミック焼結体２の端面２ｃ，２ｄに直接形成されている最内側の導電層４ａ，５ａは、Ａｇペーストの塗布・焼付けにより形成された焼結電極層である。また、該焼結電極層からなる導電層４ａ，５ａ上に、Ｎｉめっき膜からなる導電層４ｂ，５ｂ及び最外層としてＳｎめっき膜からなる導電層４ｃ，５ｃが順次形成されている。これらのＮｉメッキ膜及びＳｉめっき膜は、湿式めっき法である電解めっきにより形成されている。
【００３４】
図１（ｂ）に示されているように、内部電極３ａにおいては、空孔６が多数形成されている。この空孔６が設けられている部分においては、焼成後に、内部電極３ａの上方のセラミック焼結体層と、下方のセラミック焼結体層とが合着して一体化し、従って内部電極３ａと、セラミック焼結体層との密着性が効果的に高められる。他の内部電極３ｂ〜３ｄも、内部電極３ａと同様に、上記複数の空孔６を有する。
【００３５】
そして、本実施形態の積層型バリスタ１の特徴は、焼成後の内部電極３ａ〜３ｄにおいて、内部電極の外縁で囲まれた内部電極面積に対する上記空孔を除いた内部電極部分の面積の割合が４０〜７０％の範囲となるように空孔６が形成されていることにある。
【００３６】
この割合が４０％未満の場合には、第１の内部電極３ａ，３ｃと、第２の内部電極３ｂ，３ｄとの間で十分な大きさの抵抗値を取り出すことができず、また十分な大きさのサージ耐量を得ることができなくなる。７０％を超えると、内部電極３ａ〜３ｄと、セラミック焼結体層との密着性が低くなり、信頼性が低下する。
【００３７】
さらに、内部電極３ａ〜３ｄの実面積の割合は、層間剥離を防ぐには７０％までであればよいが、積層型バリスタにサージ電圧のような大きな電圧が印加されることを考慮すれば、内部電極３ａ〜３ｄの実面積の割合を６０％までとすることが望ましい。
【００３８】
上記のように、本実施形態の特徴は、上記空孔６を除いた部分の内部電極３ａ〜３ｄの実面積の割合を４０〜７０％の範囲としたことにあり、それによって積層型バリスタ１においてバリスタ特有の特性である良好なサージ耐量と、内部電極３ａ〜３ｄとセラミック焼結体層との密着性の向上とが図られることにある。
【００３９】
前述した特許文献２では、このような積層型バリスタについての言及は何ら存在しない。また、特許文献２では、積層セラミックコンデンサが開示されているだけであり、特許文献２では、内部電極にくりぬき部が設けられていたものの、特許文献２では、くりぬき部の割合が内部電極の全面積の３０％以下、言い換えれば、くりぬき部が設けられていない内部電極部分の面積は７０％を超える大きさとしなければならない旨が記載されていた。
【００４０】
これに対して、本実施形態では、空孔６が設けられている部分を除いては内部電極部分の面積の割合が７０％以下とされており、すなわち特許文献２では、否定されている割合となるように、空孔６を除いた部分の内部電極３ａ〜３ｄの実面積が規定されている。すなわち、本実施形態では、特許文献２で否定されている割合となるように内部電極３ａ〜３ｄに空孔６を設けることにより、積層型バリスタ１のサージ耐量の向上と、内部電極とセラミック焼結体の密着性の向上とが図られている。これを具体的な実験例に基づき説明する。
【００４１】
ＺｎＯ系半導体セラミック粉末と、有機樹脂バインダを含むスラリーを成形し、セラミックグリーンシートを得た。このセラミックグリーンシート上に、Ｐｔ含有ペーストをスクリーン印刷し、内部電極パターンを形成した。また、上記Ｐｔペーストにより内部電極パターンが印刷されたセラミックグリーンシートを複数枚積層し、厚み方向に圧着した後、厚み方向に切断し、個々のセラミック焼結体単位の積層体を得た。この積層体を加熱し、脱脂し、しかる後、空気中にて１１６０〜１２００℃の温度に８時間維持し、焼成した。このようにして、セラミック焼結体２を得た。
【００４２】
次に、得られたセラミック焼結体２のコーナー部及び表面部をバレル研磨した後、Ｚｎ系フリットを３．５重量％の割合で含有するＡｇペーストを塗布し、７５０〜８５０℃の範囲で焼付け、導電層４ａ，５ａを形成した。しかる後、電解めっき法によりＮｉめっき膜及びＳｎめっき膜を順次形成し、導電層４ｂ，５ｂ，４ｃ，５ｃを形成し、積層型バリスタ１を得た。
【００４３】
なお、上記積層型バリスタ１の製造に際し、内部電極ペーストとしてのＰｔペーストにおけるＰｔの含有割合を、固形分重量割合で、７５、７０、６５、６０、５５、５０、４５、４０及び３５重量％のものを用意し、複数種の積層型バリスタ１を得た。Ｐｔの含有割合を異ならせ、Ｐｔの含有割合に応じて焼成工程において空孔６を形成するとともに、該空孔部分において上下のセラミック焼結体層が合着している部分の割合が変化された複数種の積層型バリスタ１を得るためである。
【００４４】
図２は、上記のようにして得られた複数種の積層型バリスタにおけるＰｔペーストにおけるＰｔ含有割合と、内部電極被覆率との関係を示す。
【００４５】
また、下記の表１においては、ＰｔペーストにおけるＰｔ含有量に応じた内部電極被覆率を併せて示す。内部電極被覆率とは焼成により得られたセラミック焼結体を切断し、画像解析装置により算出した空孔を除いた内部電極部分の割合である。表１から明らかなように、ＰｔペーストにおけるＰｔの含有量が低くなるにつれて、内部電極被覆率が小さくなっていくことがわかる。この内部電極被覆率は、上述した空孔の割合と逆の関係となる。
【００４６】
上記のようにして得られた積層型バリスタ１を、プリント回路基板上に半田ペーストを用いて実装し、恒温恒湿槽に投入し、８５℃及び相対湿度８５％ＲＨの環境下に１０００時間放置した。上記８５℃及び相対湿度８５％に１０００時間放置した後の絶縁抵抗ｌｏｇＩＲが６を超える場合に合格品とし、６以下の場合には不合格品とした。結果を〇印及び×印により下記の表１に示す。また、この恒温恒湿槽における試験の結果を図３に示す。
【００４７】
また、以下の要領でサージ耐量試験を行った。すなわち、８／２０μ秒の方形波であって、Ｉｐ＝２０Ａのサージ電流を２回印加し、通電後の絶縁抵抗ｌｏｇＩＲを測定した。結果を図４に示す。また、通電後のｌｏｇＩＲが６よりも大きい場合に正常とし、下記の表１において〇印を付した。また、×印は、サージ電流印加後の絶縁抵抗ｌｏｇＩＲが６未満であり、不合格品であることを示す。
【００４８】
【表１】
2006186039.tif 000003
【００４９】
表１から明らかなように、ＰｔペーストにおけるＰｔの含有割合が６０、５５、５０及び４５重量％の場合には、内部電極被覆率が７３、６１、５０及び３９％、言い換えれば空孔率が２７、３９、５０及び６１％となっている。これらの場合、上記恒温恒湿試験後の絶縁抵抗ｌｏｇＩＲの劣化は見られず、６より大きかった。さらに、サージ耐量試験後の絶縁抵抗ｌｏｇＩＲの劣化も見られず良好な結果が得られた。
【００５０】
これは、内部電極被覆率が３９〜７３％、言い換えれば空孔率が２７〜６１％の範囲である場合には、焼成に際して内部電極が収縮し、網目状とされた内部電極部分の内、内部電極構成金属による被覆に寄与しない空孔部分において上下のセラミック焼結体同士が合着し、内部電極とセラミック焼結体層との密着性が高められていることによると考えられる。すなわち、内部電極３ａ〜３ｄがセラミック焼結体２の端面２ｃ，２ｄに引き出されている部分からの湿気やめっき液の侵入、あるいは半田ペースト中のフラックス成分の侵入が抑制され、かつ上記フラックスや湿気等の内部への拡散が確実に抑制されるため、絶縁抵抗の低下が低減されたものと考えられる。また、上記のように、空孔の割合がさほど高くないため、上記電極被覆率が７３、６１、５０及び３９％の積層型バリスタでは、十分なサージ耐量も得られている。
【００５１】
これに対して、Ｐｔの含有割合が７５、７０及び６５重量％の内部電極を用いた積層型バリスタでは、恒温恒湿試験後の絶縁抵抗ｌｏｇＩＲが６を下回り、不良であった。これは、空孔率が１５％以下であるため、上下のセラミック焼結体層同士が合着する部分が少なくなり、内部電極とセラミック焼結体層との密着性が低くなったことによると考えられる。すなわち、内部電極−セラミック焼結体層間への湿気、めっき液及びフラックス成分の侵入・拡散が抑制され難かったことによると考えられる。
【００５２】
逆に、Ｐｔ含有割合が４０及び３５重量％のＰｔペーストを用いた場合には、サージ耐量試験後の絶縁抵抗ｌｏｇＩＲが６を下回り、不良であった。これは、空孔率が６８及び７５％と高いため、内部電極における空孔を除いた部分の面積が小さくなりすぎ、サージ電流を効果的に吸収することができず、内部電極間の絶縁抵抗の劣化が顕著となったことによると考えられる。
【００５３】
上記実験例から、内部電極における被覆率が３９〜７３％、言い換えれば、空孔率が６１〜３７％の範囲であれば、耐湿性及びサージ耐量を両立し得ることがわかる。本発明者の実験によれば、空孔率は、４０〜７０％の範囲であれば、上記実験例と同様の結果が得られることが確かめられている。
【００５４】
図５〜図７は、本発明の積層型バリスタの他の実施形態を説明するための各部分切欠正面断面図である。
【００５５】
図５に示す第２の実施形態の積層型バリスタ２１では、外部電極２４，２５が、導電層２４ａ，２５ａと、外側の導電層２４ｂ，２５ｂとを積層した構造を有する。その他の点については、第１の実施形態の積層型バリスタ１と同様に構成されている。
【００５６】
本実施形態では、導電層２４ａ，２５ａは、Ａｇ含有ペーストの塗布・焼付けにより形成されており、外側の導電層２４ｂ，２５ｂとして、スパッタリングにより形成されたＮｉＣｒ−ＮｉＣｕ−Ａｇ膜が積層されている。上記のように、最外層の導電層２４ｂ，２５ｂがスパッタリングにより設けられた導電層である場合であっても、基板上にはんだペーストを用いて実装する際にはんだペースト中のフラックス成分や湿気が侵入するのを抑制し、耐湿性が確保できる。なお、ＮｉＣｒ−ＮｉＣｕ−Ａｇ膜の形成に際しては、ターゲットとして、ＮｉＣｒ、ＮｉＣｕ及びＡｇを用意し、スパッタリングを行えばよい。このような合金膜、あるいは合金以外の準金属をスパッタリングすることにより、外側の導電層を形成してもよい。第１の実施形態ではＡｇ電極の外側にめっき膜を形成したが、第２の実施形態ではこれに代えて、スパッタ膜が用いられている。本実施形態の場合、めっき膜よりも薄いスパッタ膜であっても耐湿性が確保できる。さらに、スパッタリングにより誘電層を形成する場合には，めっき液を用いないので、誘電層形成の工程において耐湿性の問題が発生しない。従って、製造工程上においてもメリットがある。
【００５７】
第２の実施形態の積層型バリスタ２１において、第１の実施形態の実験例の場合と同様に、内部電極を構成する導電ペーストにおけるＰｔペーストの含有割合を７５、７０、６５、６０、５５、５０及び４５重量％と変化させて、複数種の積層型バリスタ２１を作製し、評価した。結果を下記の表２に示す。
【００５８】
【表２】
2006186039.tif 000004
【００５９】
表２においては、上記Ｐｔペーストの含有割合を変化させた場合、表１の場合と同様に、焼成後の内部電極被覆率がそれにともなって変化していることがわかる。また、高温及び高湿試験後の絶縁抵抗ｌｏｇＩＲは、内部電極被覆率が７３％以下の場合良好であることがわかる。
【００６０】
図６は、第３の実施形態に係る積層型バリスタを示す正面断面図である。第３の実施形態の積層型バリスタ３１では、外部電極３４，３５が、単層のスパッタリングにより形成された導電膜により形成されている。そのため、構造については、積層型バリスタ３１は積層型バリスタ１と同様である。
【００６１】
第３の積層型バリスタ３１のように、本発明においては、単層の導電膜により、第１，第２の外部電極３４，３５が形成されていてもよい。第３の実施形態では、単層の導電層からなる外部電極３４，３５は、ＮｉＣｒ−ＮｉＣｕ−Ａｇ膜をスパッタリングにより形成することにより構成されているが、他の金属もしくは合金により形成されてもよい。
【００６２】
第２の実施形態では、Ａｇ電極の外側にスパッタ膜を形成したが、第３の実施形態では、Ａｇ電極が形成されておらず、スパッタ膜のみが形成されており、その場合であっても耐湿性が確保される。即ち、セラミック焼結体と内部電極との密着性が十分確保されているので、Ａｇ電極の有無にかかわらず、実装時にフラックス成分や湿気が侵入するのを抑制でき、耐湿性が確保できる。
【００６３】
図７は、第１の実施形態の積層型バリスタ１の変形例に係る積層型バリスタを示す正面断面図である。図７に示す積層型バリスタ４１では、外部電極４，５は、第１の実施形態の外部電極４，５と同様に構成されている。異なるところは、セラミック焼結体２内の内部電極４３ａ〜４３ｄが、相対的に厚みの厚い部分と相対的に厚みの薄い部分とを有するように構成されていることにある。例えば、内部電極４３ａを例にとると、内部電極４３ａは、矢印Ａで示す特性部において相対的に厚みが厚くされており、外部電極４と接続される端縁近傍の引出部Ｂにおいても、相対的に厚みが厚くされている。そして、特性部Ａと、引出部Ｂとを結ぶ接続部Ｃでは、相対的に厚みが薄くされている。他の内部電極４３ｂ〜４３ｄも同様の構造を有する。
【００６４】
本変形例では、特性部Ａにおける内部電極の厚みを相対的に厚くすることにより、十分なサージ耐量を確保することが可能とされており、外部電極４，５と電気的に接続される部分である引出部Ｂにおいても十分な厚みとすることにより、電気的接続の信頼性が高められている。
【００６５】
他方、接続部Ｃについては、薄くすることにより、内部電極とセラミック焼結体層との密着性を高めることかできる。すなわち、相対的に厚みの薄い接続部Ｃにおいても、前述したように複数の空孔が形成されるが、この空孔部分に入り込んだセラミックスにより上下のセラミック焼結体が合着し、一体化するが、内部電極の厚みが薄い部分では上下のセラミック焼結体が容易に合着し、かつ内部電極とセラミック焼結体層との密着性が効果的に高められる。
【００６６】
従って、本実施形態のように特性部Ａ及び引出部Ｂ以外の部分において内部電極の厚みを相対的に薄くすることにより、サージ耐量を十分な大きさとし、電気的接続の信頼性を高めるとともに、本発明に従って内部電極とセラミック焼結体層との密着性を効果的に高めることができる。
【図面の簡単な説明】
【００６７】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る積層型バリスタの正面断面図及び平面断面図。
【図２】内部電極におけるＰｔペースト中のＰｔ含有量と、焼成後の内部電極被覆率との関係を示す図。
【図３】焼成後の内部電極被覆率と、８５℃及び相対湿度８５％に１０００時間放置した後の絶縁抵抗との関係を示す図。
【図４】焼成後の内部電極被覆率と、サージ耐量後の絶縁抵抗との関係を示す図。
【図５】本発明の第２の実施形態に係る積層型バリスタの正面断面図。
【図６】本発明の第３の実施形態に係る積層型バリスタの正面断面図。
【図７】第１の実施形態の積層型バリスタの変形例を示す正面断面図。
【図８】従来の積層型バリスタの一例を示す正面断面図。
【図９】従来の積層セラミックコンデンサを示す正面断面図。
【符号の説明】
【００６８】
１…積層型バリスタ
２…セラミック焼結体
２ａ…上面
２ｂ…下面
２ｃ，２ｄ…端面
３ａ，３ｃ…第１の内部電極
３ｂ，３ｄ…第２の内部電極
４…第１の外部電極
４ａ〜４ｃ…導電層
５…第２の外部電極
５ａ〜５ｃ…導電層
６…空孔
２１…積層型バリスタ
２４，２５…外部電極
２４ａ，２４ｂ，２５ａ，２５ｂ…導電層
３１…積層型バリスタ
３４，３５…外部電極
４１…積層型バリスタ
４３ａ〜４３ｄ…内部電極
Ａ…特性部
Ｂ…引出部
Ｃ…接続部
【図１】
2006186039.tif 000005
【図２】
2006186039.tif 000006
【図３】
2006186039.tif 000007
【図４】
2006186039.tif 000008
【図５】
2006186039.tif 000009
【図６】
2006186039.tif 000010
【図７】
2006186039.tif 000011
【図８】
2006186039.tif 000012
【図９】
2006186039.tif 000013